WO2022118809A1 - 不揮発性記憶装置 - Google Patents

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WO2022118809A1
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volatile storage
storage device
insulating layer
width
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正治 小林
非 莫
俊郎 平本
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/701—IGFETs having ferroelectric gate insulators, e.g. ferroelectric FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/689—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having ferroelectric layers

Definitions

  • One embodiment of the present invention relates to a non-volatile storage device.
  • the present invention relates to a non-volatile storage device having a three-dimensional laminated structure in which a plurality of non-volatile storage elements are arranged in series.
  • IoT Internet of Things
  • non-volatile memory as a high-speed and large-capacity storage memory is required for Internet-connected products. Further, with the miniaturization of Internet-connected products, non-volatile memory is strongly required to have low power consumption.
  • ferroelectric memory which has been known for a long time, is in the limelight.
  • a ferroelectric memory using a hafnium oxide-based material is characterized by high consistency with a CMOS process, high erasing / programming speed, low voltage operation, and low power consumption. Therefore, recently, FeFETs (Ferroelectric Field Effect Transistor) using a hafnium oxide-based material as a gate insulating layer have been actively developed (for example, Non-Patent Document 1 and Non-Patent Document 2).
  • Non-Patent Documents 3 and 4 a high-density and low power consumption memory in which a plurality of FeFETs are integrated in a three-dimensional structure has also been proposed (for example, Non-Patent Documents 3 and 4). ..
  • the memory having a three-dimensional laminated structure described in Non-Patent Document 4 uses a hafnium oxide-based material as a gate insulating film and a semiconductor material containing a metal oxide (for example, IGZO) as a channel layer. It has low power consumption and high reliability.
  • IGZO metal oxide
  • One of the problems of the present invention is to provide a highly reliable non-volatile storage device.
  • one of the problems of the present invention is to provide a highly reliable non-volatile storage device with low power consumption.
  • the non-volatile storage device is a non-volatile storage device having a three-dimensional laminated structure in which a plurality of non-volatile storage elements are arranged in series.
  • the non-volatile storage device includes a columnar semiconductor member containing a metal oxide, a dielectric layer containing hafnium oxide, which is in contact with the side surface of the semiconductor member and surrounds the semiconductor member, and the dielectric layer via the dielectric layer.
  • a plurality of gate electrodes facing the side surface of the semiconductor member and arranged along the longitudinal direction of the semiconductor member are provided, and the semiconductor member is a continuous member from the outer peripheral surface to the central axis.
  • C facing B via A is a relationship that at least a part of A, at least a part of B, and at least a part of C should be satisfied, and all of A, all of B, and so on. Or, it is not limited to the relationship that all of C should be satisfied.
  • the plurality of non-volatile storage elements may share a semiconductor member. Further, the diameter of the semiconductor member may be 20 nm or less.
  • the metal oxide is preferably a first oxide composed of a single metal or a plurality of metals selected from the group consisting of In, Ga, Zn, and Sn.
  • the metal oxides include IGZO (metal oxide composed of indium, gallium, zinc, and oxygen), ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), ITZO (Indium Tin Zinc Oxide), and ZnO (ZnO). It may be Zinc Oxide) or InO (Indium Oxide).
  • the metal oxide is preferably a second oxide composed of a plurality of metals selected from the group consisting of In, Al, and Zn.
  • it may be IAO (Indium Aluminum Oxide) or IAZO (Indium Aluminum Zinc Oxide).
  • the metal oxide is a third oxide composed of In and an element X (Si, Hf, Zr, Ti, Ta, W), or an element X in the first oxide or the second oxide. Metal oxides to which at least one is added are preferred.
  • the non-volatile storage device may further include a plurality of insulating layers provided between the plurality of gate electrodes.
  • the width of each of the plurality of gate electrodes may be 1 ⁇ m or less.
  • the film thickness of the ferroelectric layer may be 5 nm or more and 20 nm or less.
  • FIG. It is a figure which shows the distribution of the polarization charge of the gate insulating layer in the non-volatile memory element of one Embodiment of this invention. It is a figure which shows the distribution of the polarization charge of the gate insulating layer in the non-volatile memory element of the comparative example 1.
  • FIG. It is a figure which shows the simulation model of the electric field distribution inside the gate insulating layer in the non-volatile memory element of one Embodiment of this invention. It is a figure which shows the simulation result of the electric field distribution inside the gate insulating layer in the non-volatile memory element of one Embodiment of this invention.
  • FIG. 1 It is a figure which shows the simulation result of the Id-Vg characteristic in the non-volatile memory element of one Embodiment of this invention. It is a figure which shows the relationship between the width of a memory window and the diameter of a channel obtained from the Id-Vg characteristic shown in FIG. It is a figure which shows the relationship between the SS value and the drain current obtained from the Id-Vg characteristic shown in FIG. It is sectional drawing which shows the element structure in the non-volatile memory element of the comparative example 2.
  • FIG. It is a figure which shows the simulation result of the Id-Vg characteristic of the non-volatile memory element of the comparative example 2.
  • FIG. 1 shows the simulation result of the Id-Vg characteristic in the non-volatile memory element of the comparative example 2.
  • FIG. It is a figure which shows the relationship between the width of a memory window and the channel length obtained from the Id-Vg characteristic shown in FIG. It is a figure which shows the relationship between the SS value and the drain current obtained from the Id-Vg characteristic shown in FIG. It is a figure which compared the dependence of the width of the memory window with respect to the channel length in the non-volatile memory element of one Embodiment of this invention, and the non-volatile memory element of the comparative example 2.
  • FIG. It is sectional drawing which shows the modification of the element structure in the non-volatile memory apparatus of one Embodiment of this invention.
  • FIG. 21 It is a figure which shows the relationship between the width of a memory window and the film thickness of a gate insulating layer 220 in the non-volatile memory element of the element structure shown in FIG. It is sectional drawing which shows the modification of the element structure in the non-volatile memory apparatus of one Embodiment of this invention. It is a figure which shows the relationship between the width of a memory window and the film thickness of a semiconductor member in the non-volatile memory element of the element structure shown in FIG. 21. It is sectional drawing corresponding to the element structure in the non-volatile memory element of the comparative example 2.
  • the temperature conditions of the simulation are all room temperature.
  • FIG. 1 is a cross-sectional view showing a device structure in the non-volatile storage device 100 according to the embodiment of the present invention.
  • the non-volatile storage device 100 shown in FIG. 1 has a three-dimensional laminated structure in which a plurality of non-volatile storage elements 20 (see FIG. 2) are three-dimensionally integrated.
  • the plurality of non-volatile memory elements 20 share a columnar semiconductor member 210 that functions as a channel, and are arranged in series along the longitudinal direction of the semiconductor member 210.
  • the non-volatile storage element 20 is a FeFET (Ferroelectric Field Effect Transistor) having a gate insulating layer composed of a ferroelectric substance.
  • FeFET Ferroelectric Field Effect Transistor
  • a source electrode 120 is provided on the substrate 110.
  • the substrate 110 a silicon substrate having an insulating surface, a metal substrate, or the like can be used.
  • the source electrode 120 a metal material containing titanium, aluminum, tungsten, tantalum, molybdenum, copper and the like, or a compound material containing those metal materials can be used.
  • an n-type semiconductor substrate for example, an n-type silicon substrate
  • the source electrode 120 shown in FIG. 1 can be omitted.
  • the plurality of non-volatile storage elements 20 are arranged in series between the source electrode 120 and the drain electrode 130.
  • the semiconductor member 210 is electrically connected to the source electrode 120 and the drain electrode 130. That is, in the non-volatile storage device 100, the plurality of non-volatile storage elements 20 share the source electrode 120 and the drain electrode 130 in addition to the semiconductor member 210.
  • the source electrode 120 is electrically connected to the source terminal 140 made of a metal material.
  • the drain electrode 130 is electrically connected to the drain terminal 150 made of a metal material.
  • the drain terminal 150 is connected to a bit line (not shown) of the non-volatile storage device 100.
  • the plurality of gate electrodes 230 are electrically connected to the gate terminal 160, respectively.
  • the plurality of gate terminals 160 are connected to the word line (not shown) of the non-volatile storage device 100.
  • the source terminal 140, the drain terminal 150, and the gate terminal 160 are the source electrode 120 and the drain electrode 130, respectively, via the contact holes provided in the passivation layer 170 or the insulating layer 240 provided between the gate electrodes 230. And is electrically connected to the gate electrode 230.
  • FIG. 2 is a cross-sectional perspective view showing an element structure in the non-volatile storage device 100 according to the embodiment of the present invention. Specifically, FIG. 2 is an enlarged view of a portion surrounded by a frame line 200 (a portion corresponding to three non-volatile storage elements 20) in the non-volatile storage device 100.
  • FIG. 3 is a perspective view showing the configuration of the semiconductor member 210 and the gate insulating layer 220 in the non-volatile storage element 20 shown in FIG. 2.
  • the non-volatile storage element 20 of this embodiment is a FeFET composed of a semiconductor member 210, a gate insulating layer 220, and a gate electrode 230.
  • the plurality of non-volatile storage elements 20 share the semiconductor member 210 and the gate insulating layer 220.
  • the semiconductor member 210 is a columnar member that functions as a channel of the non-volatile memory element 20. As shown in FIGS. 2 and 3, the semiconductor member 210 has substantially no hollow portion or other member inside.
  • substantially having no hollow portion or other member inside means that, for example, a minute hollow portion or other member may be included inside the semiconductor member 210. That is, a minute hollow portion or other member that does not significantly affect the element characteristics may be present inside the semiconductor member 210.
  • the semiconductor member 210 is a continuous member from the outer peripheral surface to the central axis. That is, the semiconductor member 210 is continuously composed of the same material (including a material that can be regarded as substantially the same) from the outer peripheral surface to the central axis.
  • IGZO is used as a material constituting the semiconductor member 210.
  • IGZO is a metal oxide exhibiting semiconductor properties, and is a compound material composed of indium, gallium, zinc, and oxygen.
  • IGZO is an oxide containing In, Ga and Zn, or a mixture of such oxides.
  • the composition of IGZO is preferably In 2 -xGaxO 3 (ZnO) m (0 ⁇ x ⁇ 2, m is a natural number less than 0 or 6), and more preferably InGaO 3 (ZnO) m (m is 0). Or a natural number less than 6), most preferably InGaO 3 (ZnO).
  • the semiconductor member 210 is cylindrical. However, the present invention is not limited to this example, and the semiconductor member 210 may be an elliptical columnar member or a prismatic columnar member. In the present embodiment, the diameter (D) of the semiconductor member 210 is 8 nm. The diameter of the semiconductor member 210 may be set in the range of, for example, 30 nm or less (preferably 1 nm or more and 20 nm or less, more preferably 4 nm or more and 10 nm or less).
  • the diameter or length of the semiconductor member 210 in a direction substantially orthogonal to the interface between the semiconductor member 210 and the gate insulating layer 220 is set as the diameter of the semiconductor member 210. Just do it.
  • a columnar semiconductor member 210 having a longitudinal direction in a direction substantially orthogonal to the substrate 110 is used.
  • a hole having a diameter of 30 nm or less is filled with a metal oxide material to form a semiconductor member 210.
  • the semiconductor member 210 is formed by using an ALD (Atomic Layer Deposition) method.
  • the semiconductor member 210 uses a PLD (Pulsed Laser Deposition) method, a DC sputtering method, an RF sputtering method, a spin coating method, a dip coating method, a mist CVD (Mist Chemical Vapor Deposition) method, or the like. It is also possible to form. In particular, a method using a solution such as a spin coating method is suitable for filling the pores with a metal oxide material.
  • the gate insulating layer 220 corresponds to the ferroelectric layer in the non-volatile storage element 20 of the present embodiment.
  • hafnium oxide hereinafter referred to as “HZO”
  • zirconium is added
  • the present invention is not limited to this, and another ferroelectric layer such as hafnium oxide to which silicon, aluminum, gadolinium, yttrium, lanthanum, strontium or the like is added may be used as the gate insulating layer 220.
  • the gate insulating layer 220 is formed with a film thickness of 10 nm by using an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • the film thickness of the gate insulating layer 220 is not limited to this example, and may be, for example, 5 nm or more and 22 nm or less (preferably 10 nm or more and 18 nm or less).
  • the gate insulating layer 220 is provided so as to be in contact with the side surface of the semiconductor member 210 and surround the semiconductor member 210. That is, as shown in FIG. 3, the gate insulating layer 220 can be said to be a cylindrical member having a cylindrical semiconductor member 210 having a diameter (D) inside. As described above, the channel portion of the present embodiment has a structure in which the space inside the tubular gate insulating layer 220 is occupied by the semiconductor member 210.
  • the gate electrode 230 functions as a gate for controlling the programming operation or the erasing operation of the non-volatile storage element 20.
  • a compound layer made of titanium nitride (TiN) is used as the gate electrode 230.
  • TiN titanium nitride
  • the present invention is not limited to this, and as the material of the gate electrode 230, a metal material containing tungsten, tantalum, molybdenum, aluminum, copper and the like, or a compound material containing those metal materials can be used.
  • the gate electrode 230 can be formed by, for example, a sputtering method.
  • a technique called a gate first method or a gate last method can be used to form the gate electrode 230.
  • the gate-first method a step of alternately laminating a polysilicon layer and an insulating layer such as silicon oxide on a substrate to form a laminate, and forming a plurality of holes in the vertical direction in the laminate to form the plurality of pores. After forming a strong dielectric layer inside the hole and then forming a channel layer (punch and plug), the polysilicon layer is used as it is as a gate electrode.
  • the gate last method first, a step of alternately laminating a dummy layer made of silicon nitride or the like and an insulating layer such as silicon oxide to form a laminate, and a punch-and-plug step are performed. After that, a step of selectively removing the dummy layer and a step of embedding a metal material such as tungsten in the space formed by the removal are performed, and the metal layer made of the embedded metal material is used as a gate electrode.
  • lithography and reactive ion etching can be used to form the pores.
  • a CVD method or an ALD method can be used for embedding the space with a metal material.
  • the width of the gate electrode 230 corresponds to the channel length (L) of the non-volatile storage element 20.
  • the width of the gate electrode 230 is the film thickness of the titanium nitride layer that functions as the gate electrode 230.
  • the width of the gate electrode 230 (that is, the channel length) is 1 ⁇ m or less (preferably 50 nm or less).
  • the non-volatile storage element 20 of the present embodiment can secure a stable memory window when the channel length is 1 ⁇ m or less.
  • the insulating layer 240 is an insulating film for insulatingly separating the two gate electrodes 230 adjacent to each other.
  • an insulating film such as a silicon oxide film or a silicon nitride film can be used.
  • the film thickness of the insulating layer 240 is 10 nm or more and 50 nm or less (preferably 20 nm or more and 40 nm or less), but the film thickness is not limited to this example.
  • the film thickness of the insulating layer 240 may be appropriately determined according to the relationship with the channel length (that is, the width of the gate electrode 230).
  • the film thickness of the insulating layer 240 is too thin, the adjacent non-volatile memory elements 20 may affect each other and cause a malfunction. Further, if the film thickness of the insulating layer 240 is too thick, the distance between the channels of the adjacent non-volatile storage elements 20 becomes long, which may be a barrier to carrier movement.
  • the non-volatile storage device 100 of the present embodiment has a three-dimensional laminated structure in which a plurality of non-volatile storage elements 20 are integrated at high density. Further, since each non-volatile memory element 20 uses a metal oxide called IGZO as a channel, it has high reliability. IGZO has fewer internal defects than polysilicon, which is generally used as an FET channel, and is less likely to cause a decrease in carrier mobility. Further, since IGZO does not form an interface layer (low-k layer) having a low dielectric constant at the interface with the ferroelectric layer, it is possible to reduce the voltage loss that occurs when a voltage is supplied to the gate electrode.
  • IGZO metal oxide
  • IGZO has sufficient carrier mobility in the film-formed state (that is, in the amorphous state), so that it is not necessary to make it polycrystalline by annealing treatment, and it is affected by grain boundaries and crystal defects. None receive.
  • the non-volatile storage element using IGZO as a channel can be operated as a junctionless FET (transistor without a pn junction). Therefore, the FET having IGZO as a channel has carriers moving in the channel body (near the center of the channel) and is not easily affected by the charge trap near the interface layer.
  • the non-volatile storage element 20 of the present embodiment can realize high reliability by using IGZO as a channel. Further, as will be described later, in the non-volatile storage device 100 of the present embodiment, each non-volatile storage element 20 can operate with low power consumption. Therefore, according to the present embodiment, it is possible to obtain a non-volatile storage device 100 having a large capacity, low power consumption, and high reliability.
  • the element characteristics of the non-volatile storage element 20 will be described using simulation results.
  • FIG. 4 is a diagram showing a simulation result of Id-Vg characteristics in the non-volatile storage element 20 according to the embodiment of the present invention. Specifically, FIG. 4 shows the dependence of the Id-Vg characteristic on the channel length in FeFETs having the structures shown in FIGS. 2 and 3.
  • FIG. 5 is a diagram showing the relationship between the width of the memory window and the channel length obtained from the Id-Vg characteristic of FIG.
  • FIG. 6 is a diagram showing the relationship between the SS value obtained from the Id-Vg characteristic of FIG. 4 and the drain current.
  • the channel length (L) of the semiconductor member 210 was set to 10 nm, 20 nm, 50 nm, 100 nm, 200 nm, 500 nm, or 1 ⁇ m, respectively.
  • the diameter of the semiconductor member 210 and the film thickness of the gate insulating layer 220 are set to 8 nm and 10 nm, respectively.
  • the residual polarization (Pr) was set to 20 ⁇ C / cm 2 .
  • the source-drain voltage (Vds) was set to 50 mV, and the source-gate voltage (hereinafter referred to as “gate voltage”) (Vg) was swept in the range of ⁇ 5 V to 5 V.
  • the non-volatile storage element 20 of the present embodiment has a sufficient memory window if the channel length is 20 nm or more and 1 ⁇ m or less, and there is almost no change in the width of the memory window. I understood.
  • the width of the memory window is 1.0 V or more and 1.3 V or less (specifically, 1.05 V or more and 1.25 V or less). ) Is stable. In other words, in the range where the channel length is 20 nm or more and 1 ⁇ m or less, the width of the memory window is within the range of 1.15 V ⁇ 1.0 V. As described above, the non-volatile storage element 20 of the present embodiment can secure a stable memory window width in a range of 20 nm or more and 1 ⁇ m or less without depending on the channel length.
  • the non-volatile storage element 20 of the present embodiment when the channel length is less than 20 nm, the characteristics deteriorate like the so-called short channel effect due to the influence of the coupling between the source side potential and the drain side potential. Is considered to have occurred.
  • the non-volatile storage element 20 of the present embodiment can obtain good switching operation at a low voltage of ⁇ 1.0 V or less regardless of the channel length in the range of the channel length of 1 ⁇ m or less. ing. In particular, in the range where the channel length is 20 nm or more and 1 ⁇ m or less, good switching operation is obtained at a low voltage of ⁇ 0.5 V or less. As described above, the non-volatile storage element 20 of the present embodiment has a feature of low power consumption because it can be operated at a low voltage.
  • FIG. 7 is a diagram showing the distribution of the polarization charge of the gate insulating layer 220 in the non-volatile storage element 20 according to the embodiment of the present invention.
  • FIG. 8 is a diagram showing the distribution of the polarization charge of the gate insulating layer 220 in the non-volatile storage element 50 of Comparative Example 1.
  • the gate voltage is set to ⁇ 5 V.
  • the gate insulating layer (ferroelectric layer) is set as a continuum model.
  • 7 and 8 show the dielectric polarization moment of the gate insulating layer in 0.2 ⁇ C / cm 2 steps when the channel length is 50 nm.
  • the length of the long side of the rectangle described as “IGZO Channel” representing the channel corresponds to the channel length.
  • spontaneous polarization reversal occurs continuously along the channel. That is, the spontaneous polarization of the gate insulating layer 220 in the non-volatile memory element 20 is continuously reversed from the source to the drain.
  • the sign ( ⁇ ) of the spontaneous polarization is opposite on the upper side and the lower side of the channel, but it means that the vector direction of the electric field is opposite.
  • a portion where spontaneous polarization inversion does not occur is observed at a position away from the channel, which is considered to be due to the fact that the ferroelectric layer is treated as a continuum model.
  • the gate insulating layer 220 of the non-volatile storage element 20 continuously inverts the spontaneous polarization from the source side to the drain side, so that good write operation (program operation and erase operation) is controlled. It is possible.
  • FIG. 8 shows the simulation result of FeFET having a planar structure using IGZO as a channel and a ferroelectric layer as a gate insulating layer.
  • the reversal of the spontaneous polarization of the gate insulating layer is observed on the left side and the right side, but not near the center. That is, in the gate insulating layer in the non-volatile storage element of Comparative Example 1, the spontaneous polarization reversal occurs in the vicinity of the source and the drain, but the spontaneous polarization does not occur in the portion far from the source and the drain.
  • FIG. 9 is a diagram showing a simulation model of the electric field distribution inside the gate insulating layer 220 in the non-volatile storage element 20 according to the embodiment of the present invention. Specifically, FIG. 9 shows the electric field distribution of the surface perpendicular to the longitudinal direction in the semiconductor member 210 and the gate insulating layer 220 shown in FIG.
  • FIG. 10 is a diagram showing a simulation result of the electric field distribution inside the gate insulating layer 220 in the non-volatile storage element 20 according to the embodiment of the present invention.
  • FIG. 10 shows the electric field distribution in a straight line passing through the center point of the cross section perpendicular to the longitudinal direction in the semiconductor member 210 and the gate insulating layer 220 shown in FIG.
  • the dotted lines schematically represent the equipotential lines Va and Vb, respectively.
  • ⁇ , E and S represent the dielectric constant, the electric field strength and the surface area, respectively. That is, the electric field strength (electric field strength) inside the gate insulating layer 220 increases as it approaches the semiconductor member 210.
  • FIG. 10 shows how the electric field strength inside the gate insulating layer 220 (region marked as HZO) increases as it approaches the semiconductor member 210 (region marked IGZO). Inside the gate insulating layer 220, a large electric field is formed in the vicinity of the semiconductor member 210 that functions as a channel. Therefore, as shown in FIG. 7, it is considered that spontaneous polarization reversal occurs continuously along the channel.
  • the non-volatile memory element 20 of the present embodiment has a structure in which the columnar semiconductor member 210 is surrounded by the cylindrical gate insulating layer 220, so that the gate insulating layer 220 in the vicinity of the channel is spontaneously polarized. It has the feature that inversion is likely to occur. That is, in the present embodiment, it is possible to improve the characteristics of the program operation (particularly the erasing operation) by utilizing the fact that the electric field in the vicinity of the channel is strengthened by the electric field concentration in the three-dimensional structure.
  • FIG. 11 is a diagram showing a simulation result of Id-Vg characteristics in the non-volatile storage element 20 according to the embodiment of the present invention. Specifically, FIG. 11 shows the dependence of the Id-Vg characteristic on the diameter of the semiconductor member 210 in the FeFET having the structures shown in FIGS. 2 and 3.
  • FIG. 12 is a diagram showing the relationship between the width and the diameter of the memory window obtained from the Id-Vg characteristics shown in FIG.
  • FIG. 13 is a diagram showing the relationship between the SS value obtained from the Id-Vg characteristic shown in FIG. 11 and the drain current.
  • the diameter (D) of the semiconductor member 210 was set to 8 nm, 16 nm, or 24 nm, respectively.
  • the channel length of the semiconductor member 210 and the film thickness of the gate insulating layer 220 are set to 50 nm and 10 nm, respectively.
  • the residual polarization (Pr) was set to 20 ⁇ C / cm 2 .
  • the source-drain voltage (Vds) was set to 50 mV, and the gate voltage (Vg) was swept in the range of ⁇ 5 V to 5 V.
  • the diameter of the semiconductor member 210 in the non-volatile storage element 20 and the width of the memory window have a linear relationship.
  • the diameter of the semiconductor member 210 is 20 nm or less, the width of the memory window of 0.6 V or more can be secured.
  • the diameter of the semiconductor member 210 is 16 nm or less, the width of the memory window of 0.8 V or more can be secured.
  • the diameter of the semiconductor member 210 is 10 nm or less, the width of the memory window of 1.0 V or more can be secured.
  • the SS value of the non-volatile memory element 20 does not depend on the diameter of the semiconductor member 210 and falls within the range of 60 mV / dec or more and 65 mV / dec or less. It was also found that the SS value of the non-volatile memory element 20 decreases as the diameter of the semiconductor member 210 decreases. From the above, it was found that the SS value of the non-volatile memory element 20 shows a good value regardless of the diameter of the semiconductor member 210.
  • the non-volatile storage element 20 of the present embodiment has a structure in which the inside of the cylindrical gate insulating layer 220 is occupied by the semiconductor member 210, as shown in FIGS. 2 and 3.
  • the non-volatile storage element 20 has a good memory window in a range where the diameter (D) of the semiconductor member 210 is 20 nm or less and the channel length (L) is 1 ⁇ m or less, for example.
  • the width and SS value can be obtained.
  • FIG. 14 is a cross-sectional view showing an element structure in the non-volatile storage device 500 of Comparative Example 2.
  • the non-volatile storage device 500 has a three-dimensional laminated structure in which a plurality of non-volatile storage elements 50 are three-dimensionally integrated.
  • the plurality of non-volatile memory elements 50 are arranged in series along the longitudinal direction of the channel layer 510 in common with the cylindrical channel layer 510 that functions as a channel.
  • the non-volatile memory element 50 is a FeFET composed of a channel layer 510, a gate insulating layer 520, and a gate electrode 530.
  • the channel layer 510 and the gate insulating layer 520 are common to the plurality of non-volatile storage elements 50.
  • the difference between the non-volatile memory element 20 of the present embodiment and the non-volatile memory element 50 shown in FIG. 14 is that the channel layer 510 of the non-volatile memory element 50 has a cylindrical shape, and the inside of the non-volatile memory element 50 is made of an insulating material.
  • the point is that it has a filler member 550.
  • the filler member 550 functions as a filling member that fills the inside of the cylindrical channel layer 510.
  • an insulating material such as silicon oxide, silicon nitride, or resin can be used.
  • the filler member 550 a member having a diameter of 4 nm and made of silicon oxide is used.
  • FIG. 15 is a diagram showing a simulation result of the Id-Vg characteristic of the non-volatile storage element 50 of Comparative Example 2. Specifically, FIG. 15 shows the dependence of the Id-Vg characteristic on the channel length in the FeFET having the structure shown in FIG.
  • FIG. 16 is a diagram showing the relationship between the width of the memory window and the channel length obtained from the Id-Vg characteristics shown in FIG.
  • FIG. 17 is a diagram showing the relationship between the SS value and the drain current obtained from the Id-Vg characteristics shown in FIG.
  • the channel length (L) of the channel layer 510 was set to 20 nm, 50 nm, 100 nm, 200 nm, 500 nm, or 1 ⁇ m, respectively.
  • the film thickness of the channel layer 510 and the film thickness of the gate insulating layer 520 were set to 8 nm and 10 nm, respectively.
  • the residual polarization (Pr) was set to 20 ⁇ C / cm 2 .
  • the source-drain voltage (Vds) was set to 50 mV and the gate voltage (Vg) was swept in the range of -5 V to 5 V.
  • the memory window gradually opens in the range where the channel length is 500 nm or less, and the width of the memory window expands as the channel length becomes shorter.
  • the width of the memory window is stable in the range of about 0.7 V or more and 0.8 V or less.
  • the width of the memory window increased. This factor may be due to the influence of the coupling between the source side potential and the drain side potential.
  • the SS value of the non-volatile storage element 50 of Comparative Example 2 did not depend on the channel length and was within about 60 mV / dec.
  • the channel length was 20 nm, some deterioration was confirmed in the SS value.
  • FIG. 18 is a diagram comparing the dependence of the width of the memory window on the channel length between the non-volatile storage element 20 of the embodiment of the present invention and the non-volatile storage element 50 of Comparative Example 2.
  • the plot represented by “Embodiment” shows the width of the memory window of the non-volatile storage element 20 of the present embodiment.
  • the plot represented by “Comparative element” shows the width of the memory window of the non-volatile storage element 50 of Comparative Example 2.
  • “D_channel_20 nm” means a structure in which a cylindrical IGZO having a film thickness of 8 nm is provided around a filler member having a diameter of 4 nm.
  • the width of the memory window of the non-volatile storage element 20 according to the embodiment of the present invention is larger than the width of the memory window of the non-volatile storage element 50 of Comparative Example 2.
  • the non-volatile storage element 50 of Comparative Example 2 has a large fluctuation in the width of the memory window, whereas the non-volatile storage element 20 of the present embodiment has a stable memory window width of about 1.2 V.
  • the non-volatile storage element 20 of the present embodiment can stably secure a large memory window as compared with the non-volatile storage element 50 of Comparative Example 2 regardless of the channel length. That is, the non-volatile storage element 20 of the present embodiment can significantly improve the memory window as compared with the non-volatile storage element 50 of Comparative Example 2.
  • Modification 1 In this modification, the relationship between the outer diameter of the semiconductor member 210 and the film thickness of the gate insulating layer 220 will be described.
  • FIG. 19 is a cross-sectional perspective view showing a modified example of the element structure in the non-volatile storage device 100 according to the embodiment of the present invention. Specifically, FIG. 19 corresponds to an enlarged view of a portion surrounded by a frame line 200 in the non-volatile storage device 100 shown in FIG.
  • the film thickness D2 of the gate insulating layer 220 composed of the ferroelectric substance is larger than the outer diameter D1 of the semiconductor member 210 (that is, the diameter of the semiconductor member 210). Specifically, when the outer diameter of the semiconductor member 210 is D1 and the film thickness of the gate insulating layer 220 is D2, the relationship of D1 ⁇ D2 is established. Such a relationship is derived from the simulation results described below.
  • FIG. 20 is a diagram showing the relationship between the width of the memory window and the film thickness of the gate insulating layer 220 (referred to as “Thso” in FIG. 20) in the non-volatile storage element having the element structure shown in FIG.
  • the channel length and diameter of the semiconductor member 210 are set to 50 nm and 8 nm, respectively.
  • the writing voltage was 5V, 7.5V and 10V.
  • the width of the memory window gradually increases as the film thickness D2 of the gate insulating layer 220 increases regardless of the writing voltage. The tendency to become was observed.
  • the width of the memory window decreases when the write voltage is 5 V, and the width of the memory window hardly changes when the write voltage is 7.5 V. I could't see it.
  • the write voltage When the write voltage is 5 V, the tendency observed when the film thickness D2 of the gate insulating layer 220 exceeds 18 nm is that the write applied to the non-volatile storage element due to the increase in the film thickness of the gate insulating layer 220. It is probable that the voltage was insufficient. Therefore, when the write voltage is 10 V, the width of the memory window increases even if the film thickness D2 of the gate insulating layer 220 exceeds 18 nm. That is, it is considered that the higher the write voltage, the larger the film thickness of the gate insulating layer 220 at which the memory window reaches the maximum. However, since an increase in the write voltage causes an increase in the power consumption of the non-volatile storage device 100, it is desirable that the write voltage be 7.5 V or less.
  • the width of the memory window linearly increases regardless of the write voltage when the film thickness D2 of the gate insulating layer 220 is at least 10 nm or more and 18 nm or less. Moreover, it was confirmed that a memory window having a width of at least 1.3 V or more can be secured. According to the results shown in FIG. 20, when each graph is extrapolated to the range where the film thickness D2 is 10 nm or less, the width is 1.3 V or more at least in the range where the film thickness D2 of the gate insulating layer 220 is 8 nm or more. It is expected that the memory window to be possessed can be secured.
  • the film thickness D2 of the gate insulating layer 220 is equal to or larger than the outer diameter D1 (here, 8 nm) of the semiconductor member 210. More preferably, the film thickness D2 of the gate insulating layer 220 is 1.4 times or more the outer diameter D1 of the semiconductor member 210. That is, in the case of the example shown in FIG. 20, it is desirable that the film thickness D2 of the gate insulating layer 220 is 8 nm or more (preferably 12 nm or more, more preferably 16 nm or more).
  • the film thickness D2 of the gate insulating layer 220 is made equal to the outer diameter D1 of the semiconductor member 210, or is made larger than the outer diameter D1 of the semiconductor member 210. Sufficient memory window width can be secured.
  • the element structure shown in this modification is particularly effective when the diameter of the memory hole (cylindrical hole having a diameter of D3 in FIG. 19) is about 50 nm.
  • the diameter of the memory hole (cylindrical hole having a diameter of D3 in FIG. 19) is about 50 nm.
  • the smaller the outer diameter of the semiconductor member 210 the better the width of the memory window. Is obtained.
  • the outer diameter of the semiconductor member 210 is inevitably large, which is not desirable from the viewpoint of securing the memory window.
  • the element structure of this modification has a diameter of 50 nm while ensuring a memory window having a sufficient width by increasing the film thickness D2 of the gate insulating layer 220 while reducing the outer diameter D1 of the semiconductor member 210. It can sufficiently cope with a memory hole of a certain degree. Specifically, assuming that the diameter of the memory hole is in the range of 30 nm or more and 60 nm or less, the outer diameter of the semiconductor member 210 is 1 nm or more and 12 nm or less, and the film thickness of the gate insulating layer 220 is 15 nm or more and 22 nm or less. Is preferable.
  • FIG. 21 is a cross-sectional perspective view showing a modified example of the element structure in the non-volatile storage device 100 according to the embodiment of the present invention. Specifically, FIG. 21 corresponds to an enlarged view of a portion surrounded by a frame line 200 in the non-volatile storage device 100 shown in FIG.
  • the semiconductor member 210a has a cylindrical shape. That is, the semiconductor member 210a has a hollow portion in the center. In this modification, the hollow portion of the semiconductor member 210a is filled with the filler member 250a made of an insulating material. However, the present invention is not limited to this example, and the hollow portion of the semiconductor member 210a may be an empty void.
  • the inner diameter D5 of the semiconductor member 210a (that is, the outer diameter of the filler member 250a) is sufficiently smaller than the outer diameter D1 of the semiconductor member 210a (that is, the diameter of the semiconductor member 210a).
  • the ratio of the inner diameter D5 of the semiconductor member 210a to the outer diameter D1 of the semiconductor member 210a is 15% or less (preferably 10% or less). Such a relationship is derived from the simulation results described below.
  • FIG. 22 is a diagram showing the relationship between the width of the memory window in the non-volatile storage element having the element structure shown in FIG. 21 and the film thickness D4 of the semiconductor member (referred to as “Tigzo” in FIG. 22).
  • the channel length of the semiconductor member was set to 50 nm
  • the film thickness of the gate insulating layer was set to 10 nm
  • the write voltage was set to 5 V.
  • the outer diameter D1 of the semiconductor member (simply referred to as “D” in FIG. 22) was set to 8 nm, 16 nm and 24 nm.
  • the plot located at the right end corresponds to the element structure in which the semiconductor member has no hollow portion, that is, the element structure shown in FIG.
  • all the plots other than the plot located at the right end correspond to the element structure in which the semiconductor member has a hollow portion (D5> 0) as shown in FIG. 21.
  • the width of the memory window substantially equivalent to that of the element structure shown in FIG. 2 can be secured.
  • the semiconductor member 210 is formed by filling a hole (trench) having a diameter of about 30 to 50 nm with a metal oxide material. At this time, from the inner wall side of the trench. As the filling progresses, a gap that cannot be filled may be formed in the vicinity of the center of the semiconductor member 210. However, even in this case, if the volume of the void is sufficiently small, it is considered that a memory window substantially equivalent to the case without the void can be secured.
  • the width of the memory window is about 1.25 V.
  • the diameter of the memory hole (cylindrical hole having a diameter of D3 in FIG. 23) is 36 nm.
  • Such an element structure corresponds to the element structure of Comparative Example 2 shown in FIG. Specifically, referring to FIG.
  • the outer diameter D1 of the semiconductor member 510 is 16 nm
  • the film thickness D2 of the gate insulating layer 520 is 10 nm
  • the diameter D3 of the memory hole is 36 nm
  • the film thickness D4 of the semiconductor member 510 is 4 nm.
  • the outer diameter D5 of the filler member 550 is 8 nm.
  • the element structure in which the film thickness of the semiconductor member 210 (corresponding to half of the outer diameter D1 of the semiconductor member 210) and the diameter D3 of the memory hole are the same as the element structure shown in FIG.
  • the outer diameter D1 of the semiconductor member 210 is 8 nm
  • the film thickness D2 of the gate insulating layer 220 is 14 nm
  • the diameter D3 of the memory hole is 36 nm.
  • the width of the memory window of such an element structure is about 1.45V. That is, it is larger than the width of the memory window (about 1.25V) in the element structure shown in FIG. 23.
  • the total thickness of the semiconductor members in the memory hole diameter D3 (D1 in the case of the element structure shown in FIG. 19 and twice D4 in the case of the element structure shown in FIG. 23).
  • the element structure shown in FIG. 19 has a larger memory window width than the element structure shown in FIG. 23.
  • Non-volatile storage element 110 ... Substrate, 120 ... Source electrode, 130 ... Drain electrode, 140 ... Source terminal, 150 ... Drain terminal, 160 ... Gate terminal, 170 ... Passion layer, 210 ... Semiconductor member, 220 ... Gate insulation Layer, 230 ... Gate electrode, 240 ... Insulation layer

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

不揮発性記憶装置は、複数の不揮発性記憶素子が直列に配置された３次元積層構造を有する不揮発性記憶装置であって、金属酸化物を含む柱状の半導体部材と、酸化ハフニウムを含み、前記半導体部材の側面に接して前記半導体部材を囲む強誘電体層と、前記強誘電体層を介して前記半導体部材の側面に対向すると共に前記半導体部材の長手方向に沿って配置された複数のゲート電極と、を備え、前記半導体部材は、外周面から中心軸に至るまで連続する部材である。

Description

不揮発性記憶装置
　本発明の一実施形態は、不揮発性記憶装置に関する。特に、複数の不揮発性記憶素子が直列に配置された３次元積層構造を有する不揮発性記憶装置に関する。
　近年、半導体システムの高度化に伴い、日常生活の様々な場面において情報通信が必要となっている。いわゆるＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）の実現には、コンピュータ（例えば、サーバ）とインターネット接続品（エッジデバイスとも呼ばれる）との間で高速かつ大容量の情報通信が必要となる。そのためには、インターネット接続品に対し、高速かつ大容量なストレージメモリとしての不揮発性メモリが必要である。さらに、インターネット接続品の小型化に伴い、不揮発性メモリには、低消費電力であることが強く要求されている。
　不揮発性メモリの需要が拡大する中で、古くから知られている強誘電体メモリが新たな脚光を浴びている。例えば、酸化ハフニウム系材料を使用した強誘電体メモリは、ＣＭＯＳプロセスとの整合性が高く、消去／プログラム速度が速く、かつ、低電圧動作で低消費電力であるという特徴がある。そのため、最近では、酸化ハフニウム系材料をゲート絶縁層として利用するＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の開発が盛んである（例えば、非特許文献１及び非特許文献２）。また、ストレージメモリのさらなる大容量化に向けて、複数のＦｅＦＥＴを三次元構造で集積化した高密度で低消費電力のメモリも提案されている（例えば、非特許文献３及び非特許文献４）。特に、非特許文献４に記載された三次元積層構造を有するメモリは、ゲート絶縁膜として酸化ハフニウム系材料を用い、チャネル層として金属酸化物を含む半導体材料（例えば、ＩＧＺＯ）を用いることにより、低消費電力で高い信頼性を有する。
Min-Kyu Kim、Jang-Sik Lee、"Ferroelectric Analog Synaptic Transistors"、［online］、２０１９年１月３０日、American Chemical Society、［２０１９年２月１３日検索］、インターネット＜ＵＲＬ：https://pubs.acs.org/doi/abs/10.1021/acs.nanolett.9b00180＞（２０１９年） Yuxing Li、Renrong Liang、Jiabin Wang、Ying Zhang、He Tian、Houfang Liu、Songlin Li、Weiquan Mao、Yu Pang、Yutao Li、Yi Yang、Tian-Ling Ren、"A Ferroelectric Thin Film Transistor Based on Annealing-Free HfZrO Film"、２０１７年７月２６日、IEEE Journal of the Electron Devices Society、Volume 5、Page(s):378-383、（２０１７年） K. Florent、M. Pesic、A. Subirats、K. Banerjee、S. Lavizzari、A. Arreghini、L. Di Piazza、G. Potoms、F. Sebaai、S. R. C. McMitchell、M. Popovici、G. Groeseneken、J. Van Houdt、"Vertical Ferroelectric HfO2 FET based on 3-D NAND Architecture: Towards Dense Low-Power Memory"、2018 IEEE International Electron Devices Meeting (IEDM)、Page(s):2.5.1-2.5.4、（２０１８年） 発行者：IEEE、刊行物名：2019 Symposium on VLSI Technology Digest of Technical Papers、掲載ページ：T42-43、発行年月日（ダウンロード可能日）：２０１９年６月９日
　上述のように、近年では、強誘電体メモリを高密度に集積化することにより、低消費電力で高い信頼性を有する三次元積層構造のメモリが実現されつつある。しかしながら、インターネット接続品の小型化は、今後も急速に進むことが予想される。そのため、信頼性を損なうことなく、さらに低消費電力で動作可能な不揮発性メモリの開発が求められている。
　本発明の課題の一つは、信頼性の高い不揮発性記憶装置を提供することにある。特に、本発明の課題の一つは、低消費電力で信頼性の高い不揮発性記憶装置を提供することにある。
　本発明の一実施形態における不揮発性記憶装置は、複数の不揮発性記憶素子が直列に配置された３次元積層構造を有する不揮発性記憶装置である。不揮発性記憶装置は、金属酸化物を含む柱状の半導体部材と、酸化ハフニウムを含み、前記半導体部材の側面に接して前記半導体部材を囲む強誘電体層と、前記強誘電体層を介して前記半導体部材の側面に対向すると共に前記半導体部材の長手方向に沿って配置された複数のゲート電極と、を備え、前記半導体部材は、外周面から中心軸に至るまで連続する部材である。ここで、「Ａを介してＢに対向するＣ」とは、Ａの少なくとも一部、Ｂの少なくとも一部、及びＣの少なくとも一部が満たすべき関係であり、Ａの全部、Ｂの全部、又はＣの全部が満たすべき関係に限定されるものではない。
　前記不揮発性記憶装置において、複数の不揮発性記憶素子は半導体部材を共有してもよい。また、半導体部材の直径は、２０ｎｍ以下であってもよい。金属酸化物は、Ｉｎ、Ｇａ、Ｚｎ、及びＳｎからなる群から選ばれる単数又は複数の金属からなる第一の酸化物が好ましい。例えば、前記金属酸化物は、ＩＧＺＯ（インジウム、ガリウム、亜鉛、酸素で構成される金属酸化物）、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ　Ｏｘｉｄｅ）、又はＩｎＯ（Ｉｎｄｉｕｍ　Ｏｘｉｄｅ）であってもよい。また、前記金属酸化物は、Ｉｎ、Ａｌ、及びＺｎからなる群から選ばれる複数の金属からなる第二の酸化物が好ましい。例えば、ＩＡＯ（Ｉｎｄｉｕｍ　Ａｌｕｍｉｎｕｍ　Ｏｘｉｄｅ）、又はＩＡＺＯ（Ｉｎｄｉｕｍ　Ａｌｍｉｎｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）であってもよい。また、前記金属酸化物は、Ｉｎ、及び元素Ｘ（Ｓｉ，Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗ）からなる第三の酸化物、または第一の酸化物若しくは第二の酸化物に元素Ｘの少なくとも１つを加えた金属酸化物が好ましい。
　前記不揮発性記憶装置は、複数のゲート電極の間にそれぞれ設けられた複数の絶縁層をさらに備えてもよい。
　前記不揮発性記憶装置において、前記複数のゲート電極それぞれの幅は、１μｍ以下であってもよい。
　前記不揮発性記憶装置において、強誘電体層の膜厚は、５ｎｍ以上２０ｎｍ以下であってもよい。
本発明の一実施形態の不揮発性記憶装置における装置構造を示す断面図である。 本発明の一実施形態の不揮発性記憶装置における素子構造を示す断面斜視図である。 図２に示した不揮発性記憶素子における半導体部材及びゲート絶縁層の構成を示す斜視図である。 本発明の一実施形態の不揮発性記憶素子におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 図４のＩｄ－Ｖｇ特性から求めたメモリウィンドウの幅とチャネル長とをプロットした図である。 図４のＩｄ－Ｖｇ特性から求めたＳＳ値とドレイン電流との関係を示す図である。 本発明の一実施形態の不揮発性記憶素子におけるゲート絶縁層の分極電荷の分布を示す図である。 比較例１の不揮発性記憶素子におけるゲート絶縁層の分極電荷の分布を示す図である。 本発明の一実施形態の不揮発性記憶素子におけるゲート絶縁層の内部の電界分布のシミュレーションモデルを示す図である。 本発明の一実施形態の不揮発性記憶素子におけるゲート絶縁層の内部の電界分布のシミュレーション結果を示す図である。 本発明の一実施形態の不揮発性記憶素子におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 図１１に示したＩｄ－Ｖｇ特性から求めたメモリウィンドウの幅とチャネルの直径との関係を示す図である。 図１１に示したＩｄ－Ｖｇ特性から求めたＳＳ値とドレイン電流との関係を示す図である。 比較例２の不揮発性記憶素子における素子構造を示す断面図である。 比較例２の不揮発性記憶素子のＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。 図１５に示したＩｄ－Ｖｇ特性から求めたメモリウィンドウの幅とチャネル長との関係を示す図である。 図１５に示したＩｄ－Ｖｇ特性から求めたＳＳ値とドレイン電流との関係を示す図である。 本発明の一実施形態の不揮発性記憶素子と比較例２の不揮発性記憶素子とにおけるチャネル長に対するメモリウィンドウの幅の依存性を比較した図である。 本発明の一実施形態の不揮発性記憶装置における素子構造の変形例を示す断面斜視図である。 図１９に示した素子構造の不揮発性記憶素子におけるメモリウィンドウの幅とゲート絶縁層２２０の膜厚との関係を示す図である。 本発明の一実施形態の不揮発性記憶装置における素子構造の変形例を示す断面斜視図である。 図２１に示した素子構造の不揮発性記憶素子におけるメモリウィンドウの幅と半導体部材の膜厚との関係を示す図である。 比較例２の不揮発性記憶素子における素子構造に対応する断面図である。
　以下、本発明の実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　以下に説明する実施形態において、シミュレーションの温度条件は、いずれも室温である。
［素子構造］
　以下、本発明の一実施形態の不揮発性記憶装置１００について説明する。
　図１は、本発明の一実施形態の不揮発性記憶装置１００における装置構造を示す断面図である。図１に示す不揮発性記憶装置１００は、複数の不揮発性記憶素子２０（図２参照）が立体的に集積化した３次元積層構造を有する。複数の不揮発性記憶素子２０は、チャネルとして機能する柱状の半導体部材２１０を共通にして、半導体部材２１０の長手方向に沿って直列に配置される。本実施形態において、不揮発性記憶素子２０は、強誘電体で構成されるゲート絶縁層を有するＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　基板１１０の上には、ソース電極１２０が設けられている。基板１１０としては、絶縁表面を有するシリコン基板、又は、金属基板等を用いることができる。ソース電極１２０としては、チタン、アルミニウム、タングステン、タンタル、モリブデン、銅等を含む金属材料、又は、それらの金属材料を含む化合物材料を用いることができる。基板１１０として、ｎ型半導体基板（例えば、ｎ型シリコン基板）を用いてソースとして機能させた場合、図１に示すソース電極１２０は省略可能である。
　複数の不揮発性記憶素子２０は、ソース電極１２０とドレイン電極１３０との間に直列に配置される。半導体部材２１０は、ソース電極１２０及びドレイン電極１３０に対して電気的に接続される。すなわち、不揮発性記憶装置１００において、複数の不揮発性記憶素子２０は、半導体部材２１０に加えて、ソース電極１２０及びドレイン電極１３０も共有する。
　ソース電極１２０は、金属材料で構成されるソース端子１４０に電気的に接続される。ドレイン電極１３０は、金属材料で構成されるドレイン端子１５０に電気的に接続される。ドレイン端子１５０は、不揮発性記憶装置１００のビットライン（図示せず）に接続される。また、複数のゲート電極２３０は、それぞれゲート端子１６０に電気的に接続される。複数のゲート端子１６０は、不揮発性記憶装置１００のワードライン（図示せず）に接続される。ソース端子１４０、ドレイン端子１５０及びゲート端子１６０は、パッシベーション層１７０、又は、各ゲート電極２３０の間に設けられた絶縁層２４０に設けられたコンタクトホールを介して、それぞれソース電極１２０、ドレイン電極１３０及びゲート電極２３０と電気的に接続される。
　図２は、本発明の一実施形態の不揮発性記憶装置１００における素子構造を示す断面斜視図である。具体的には、図２は、不揮発性記憶装置１００において、枠線２００で囲んだ部分（３つの不揮発性記憶素子２０に対応する部分）を拡大した図である。図３は、図２に示した不揮発性記憶素子２０における半導体部材２１０及びゲート絶縁層２２０の構成を示す斜視図である。
　図２に示すように、本実施形態の不揮発性記憶素子２０は、半導体部材２１０、ゲート絶縁層２２０、及びゲート電極２３０で構成されるＦｅＦＥＴである。本実施形態の不揮発性記憶装置１００において、複数の不揮発性記憶素子２０は、半導体部材２１０及びゲート絶縁層２２０を共有する。
　半導体部材２１０は、不揮発性記憶素子２０のチャネルとして機能する柱状の部材である。図２及び図３に示すように、半導体部材２１０は、内部に中空部分又は他の部材を実質的に有していない。ここで、「内部に中空部分又は他の部材を実質的に有していない」とは、例えば、半導体部材２１０の内部に微小な中空部分又は他の部材が含まれ得ることを意味する。すなわち、半導体部材２１０の内部に素子特性に大きな影響を与えない程度の微小な中空部分又は他の部材が存在していても構わない。半導体部材２１０は、外周面から中心軸に至るまで連続する部材である。つまり、半導体部材２１０は、外周面から中心軸に至るまで連続的に同一材料（実質的に同一とみなせる材料を含む）で構成される。
　本実施形態では、半導体部材２１０を構成する材料としてＩＧＺＯと呼ばれる金属酸化物を用いる。ＩＧＺＯは、半導体特性を示す金属酸化物であり、インジウム、ガリウム、亜鉛、及び酸素で構成される化合物材料である。具体的には、ＩＧＺＯは、Ｉｎ、Ｇａ及びＺｎを含む酸化物、又は、このような酸化物の混合物である。ＩＧＺＯの組成は、好ましくは、Ｉｎ2-xＧａxＯ3（ＺｎＯ）m（０＜ｘ＜２、ｍは、０又は６未満の自然数）、より好ましくは、ＩｎＧａＯ3（ＺｎＯ）m（ｍは、０又は６未満の自然数）、最も好ましくは、ＩｎＧａＯ3（ＺｎＯ）である。
　本実施形態において、半導体部材２１０は、円柱状である。しかし、この例に限らず、半導体部材２１０は、楕円柱状、又は、角柱状の部材であってもよい。本実施形態において、半導体部材２１０の直径（Ｄ）は、８ｎｍである。半導体部材２１０の直径は、例えば、３０ｎｍ以下（好ましくは１ｎｍ以上２０ｎｍ以下、より好ましくは４ｎｍ以上１０ｎｍ以下）の範囲で設定すればよい。半導体部材２１０が円柱状以外の形状である場合、半導体部材２１０とゲート絶縁層２２０との界面に略直交する方向における半導体部材２１０の径又は長さを、半導体部材２１０の直径とみなして設定すればよい。
　図１及び図２に示すように、本実施形態では、基板１１０に略直交する方向に長手方向を有する円柱状の半導体部材２１０を用いる。この場合、不揮発性記憶装置１００を製造する際、例えば３０ｎｍ以下の直径を有する孔に対して金属酸化物材料を充填して半導体部材２１０を形成する。本実施形態において、半導体部材２１０は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。しかし、この例に限らず、半導体部材２１０は、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＤＣスパッタ法、ＲＦスパッタ法、スピンコーティング法、ディップコーティング法、ミストＣＶＤ（Ｍｉｓｔ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することも可能である。特に、スピンコーティング法のような溶液を用いる手法は、孔部に金属酸化物材料を充填する場合に適している。
　ゲート絶縁層２２０は、本実施形態の不揮発性記憶素子２０における強誘電体層に相当する。本実施形態では、ゲート絶縁層２２０を構成する強誘電体材料として、ジルコニウムを添加した酸化ハフニウム（以下「ＨＺＯ」と表す。）を用いる。ただし、これに限らず、ゲート絶縁層２２０として、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどを添加した酸化ハフニウム等の他の強誘電体層を用いても良い。本実施形態では、ゲート絶縁層２２０をＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、１０ｎｍの膜厚で形成する。ただし、ゲート絶縁層２２０の膜厚は、この例に限られるものではなく、例えば５ｎｍ以上２２ｎｍ以下（好ましくは、１０ｎｍ以上１８ｎｍ以下）とすることができる。
　ゲート絶縁層２２０は、半導体部材２１０の側面に接して半導体部材２１０を囲むように設けられる。すなわち、図３に示すように、ゲート絶縁層２２０は、直径（Ｄ）の円柱状の半導体部材２１０を内側に有する円筒状の部材と言える。このように、本実施形態のチャネル部分は、筒状のゲート絶縁層２２０の内側の空間が半導体部材２１０によって占められた構造となっている。
　ゲート電極２３０は、不揮発性記憶素子２０のプログラム動作又は消去動作を制御するゲートとして機能する。本実施形態では、ゲート電極２３０として窒化チタン（ＴｉＮ）で構成される化合物層を用いる。しかし、これに限らず、ゲート電極２３０の材料としては、タングステン、タンタル、モリブデン、アルミニウム、銅等を含む金属材料、又は、それらの金属材料を含む化合物材料を用いることができる。ゲート電極２３０は、例えばスパッタ法により形成することができる。
　ゲート電極２３０の形成には、ゲートファースト方式、又は、ゲートラスト方式と呼ばれる技術を用いることができる。ゲートファースト方式では、基板上にポリシリコン層と酸化ケイ素等の絶縁層とを交互に積層して積層体を形成する工程、及び該積層体に垂直方向の複数の孔を形成して該複数の孔の内部に強誘電体層を形成した後にチャネル層を形成する工程（パンチアンドプラグ）を行った後、該ポリシリコン層をそのままゲート電極として用いる。ゲートラスト方式では、まず、窒化ケイ素などを材料とするダミー層と酸化ケイ素等の絶縁層とを交互に積層して積層体を形成する工程、及びパンチアンドプラグ工程を行う。その後、該ダミー層を選択的に除去する工程、及び該除去により形成された空間にタングステン等の金属材料を埋め込む工程を行い、埋め込まれた金属材料からなる金属層をゲート電極として用いる。ここで、孔の形成にはリソグラフィと反応性イオンエッチングを用いることができる。また、金属材料による空間の埋め込みには、ＣＶＤ法やＡＬＤ法を用いることができる。ゲートラスト方式は、プロセスが複雑である反面、ポリシリコンゲートよりも抵抗の低い金属ゲートを有する素子を製造できるという利点を有する。
　本実施形態の不揮発性記憶素子２０において、ゲート電極２３０の幅は、不揮発性記憶素子２０のチャネル長（Ｌ）に相当する。ゲート電極２３０の幅は、ゲート電極２３０として機能する窒化チタン層の膜厚である。本実施形態において、ゲート電極２３０の幅（すなわち、チャネル長）は、１μｍ以下（好ましくは５０ｎｍ以下）とする。後述するように、本実施形態の不揮発性記憶素子２０は、チャネル長が１μｍ以下の場合において、安定したメモリウィンドウを確保することができる。
　絶縁層２４０は、互いに隣接する２つのゲート電極２３０の間を絶縁分離するための絶縁膜である。絶縁層２４０としては、酸化シリコン膜、窒化シリコン膜等の絶縁膜を用いることができる。本実施形態において、絶縁層２４０の膜厚は、１０ｎｍ以上５０ｎｍ以下（好ましくは、２０ｎｍ以上４０ｎｍ以下）であるが、この例に限られるものではない。絶縁層２４０の膜厚は、チャネル長（すなわち、ゲート電極２３０の幅）との関係に応じて適宜決定すればよい。ただし、絶縁層２４０の膜厚が薄すぎると、隣接する不揮発性記憶素子２０が互いに影響を及ぼし合い、動作不良を起こす要因となり得る。また、絶縁層２４０の膜厚が厚すぎると、隣接する不揮発性記憶素子２０のチャネル間の距離が長くなり、キャリア移動の障壁となり得る。
　上述したように、本実施形態の不揮発性記憶装置１００は、複数の不揮発性記憶素子２０を高密度で集積化した三次元積層構造を有する。また、各不揮発性記憶素子２０は、チャネルとしてＩＧＺＯと呼ばれる金属酸化物を用いるため、高い信頼性を有する。ＩＧＺＯは、一般的にＦＥＴのチャネルとして用いられるポリシリコンに比べて内部欠陥が少なく、キャリア移動度の低下を招きにくい。また、ＩＧＺＯは、強誘電体層との界面に誘電率の低い界面層（ｌｏｗ－ｋ層）を形成することがないため、ゲート電極に電圧を供給した際に生じる電圧損失も低減できる。低品質なｌｏｗ－ｋ層が生成されないことは、電荷トラップ等による素子特性の劣化をも低減できることを意味する。これらの利点に加えて、ＩＧＺＯは、成膜した状態（すなわち、アモルファス状態）で十分なキャリア移動度を有するため、アニール処理により多結晶とする必要性がなく、結晶粒界及び結晶欠陥の影響を受けることがない。また、ＩＧＺＯをチャネルとして用いた不揮発性記憶素子は、ジャンクションレスＦＥＴ（ｐｎ接合がないトランジスタ）として動作させることができる。そのため、ＩＧＺＯをチャネルとするＦＥＴは、チャネルボディ（チャネルの中央付近）をキャリアが移動し、界面層付近の電荷トラップの影響を受けにくい。
　以上の理由から、本実施形態の不揮発性記憶素子２０は、チャネルとしてＩＧＺＯを用いることにより、高い信頼性を実現することができる。さらに、後述するように、本実施形態の不揮発性記憶装置１００は、個々の不揮発性記憶素子２０が、低消費電力で動作可能である。そのため、本実施形態によれば、大容量、低消費電力かつ高信頼性の不揮発性記憶装置１００を得ることができる。以下、不揮発性記憶素子２０の素子特性について、シミュレーション結果を用いて説明する。
［素子特性］
　図４は、本発明の一実施形態の不揮発性記憶素子２０におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。具体的には、図４は、図２及び図３に示した構造を有するＦｅＦＥＴにおけるチャネル長に対するＩｄ－Ｖｇ特性の依存性を示している。図５は、図４のＩｄ－Ｖｇ特性から求めたメモリウィンドウの幅とチャネル長との関係を示す図である。図６は、図４のＩｄ－Ｖｇ特性から求めたＳＳ値とドレイン電流との関係を示す図である。
　図４に示すＩｄ－Ｖｇ特性において、半導体部材２１０のチャネル長（Ｌ）は、それぞれ１０ｎｍ、２０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍ、５００ｎｍ、又は１μｍに設定した。図４において、半導体部材２１０の直径及びゲート絶縁層２２０の膜厚は、それぞれ８ｎｍ及び１０ｎｍに設定した。残留分極（Ｐｒ）は、２０μＣ／ｃｍ2に設定した。ソース－ドレイン間の電圧（Ｖｄｓ）は、５０ｍＶに設定し、ソース－ゲート間の電圧（以下、「ゲート電圧」と呼ぶ）（Ｖｇ）は、－５Ｖから５Ｖの範囲で掃引した。
　図４に示すシミュレーション結果によれば、チャネル長が１μｍ以下の範囲では、チャネル長の長さにかかわらず、十分な幅のメモリウィンドウが得られた。特に、チャネル長が２０ｎｍ以上１μｍ以下の範囲においては、ほぼ同等の安定したＩｄ－Ｖｇ特性が得られ、メモリウィンドウの幅に大きな変化はなかった。すなわち、図４に示すシミュレーション結果から、本実施形態の不揮発性記憶素子２０は、チャネル長が２０ｎｍ以上１μｍ以下であれば、十分なメモリウィンドウを有し、メモリウィンドウの幅にほぼ変化がないことが分かった。
　この点について図５に示すグラフで見ると、チャネル長が２０ｎｍ以上１μｍ以下の範囲では、メモリウィンドウの幅が１．０Ｖ以上１．３Ｖ以下（具体的には、１．０５Ｖ以上１．２５Ｖ以下）の範囲で安定している。換言すれば、チャネル長が２０ｎｍ以上１μｍ以下の範囲では、メモリウィンドウの幅が１．１５Ｖ±１．０Ｖの範囲に収まっている。このように、本実施形態の不揮発性記憶素子２０は、チャネル長が２０ｎｍ以上１μｍ以下の範囲において、チャネル長に依存することなく、安定したメモリウィンドウの幅を確保することができる。
　他方、図４に示すように、チャネル長が１０ｎｍの場合には、他のチャネル長に比べて大きな幅を有するメモリウィンドウが得られた。具体的には、図５に示すように、チャネル長が１０ｎｍの場合、メモリウィンドウの幅は、約１．４Ｖであった。この要因としては、ゲート絶縁層２２０におけるソース側電位とドレイン側電位のカップリングの影響が考えられる。
　また、図６に示すように、チャネル長が２０ｎｍ以上１μｍ以下の範囲では、理想値に近い約６０ｍＶ／ｄｅｃのＳＳ値が得られた。すなわち、不揮発性記憶素子２０は、チャネル長が２０ｎｍ以上１μｍ以下の範囲において、安定したメモリウィンドウの幅を実現できると共に、優れたカットオフ特性を示すことが分かった。これに対し、チャネル長が１０ｎｍの場合、ＳＳ値に若干の劣化が確認された。これらの事を踏まえると、本実施形態の不揮発性記憶素子２０の場合、チャネル長が２０ｎｍ未満になると、ソース側電位とドレイン側電位のカップリングの影響により、いわゆる短チャネル効果のような特性劣化が生じていると考えられる。
　さらに、図４に示すように、本実施形態の不揮発性記憶素子２０は、チャネル長が１μｍ以下の範囲において、チャネル長にかかわらず±１．０Ｖ以下の低電圧で良好なスイッチング動作が得られている。特に、チャネル長が２０ｎｍ以上１μｍ以下の範囲では、±０．５Ｖ以下の低電圧で良好なスイッチング動作が得られている。このように、本実施形態の不揮発性記憶素子２０は、低電圧で動作させることが可能であるため、低消費電力であるという特長を有する。
　次に、図７は、本発明の一実施形態の不揮発性記憶素子２０におけるゲート絶縁層２２０の分極電荷の分布を示す図である。図８は、比較例１の不揮発性記憶素子５０におけるゲート絶縁層２２０の分極電荷の分布を示す図である。図７及び図８に示すシミュレーションでは、ゲート電圧は、－５Ｖに設定されている。ゲート絶縁層（強誘電体層）は、連続体モデルとして設定されている。図７及び図８は、チャネル長が５０ｎｍである場合におけるゲート絶縁層の誘電分極モーメントを、０．２μＣ／ｃｍ2ステップで示している。図７及び図８において、チャネルを表す「ＩＧＺＯ　Ｃｈａｎｎｅｌ」と記載された矩形の長辺の長さがチャネル長に対応する。
　図７に示すように、不揮発性記憶素子２０におけるゲート絶縁層２２０（「Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｌａｙｅｒ」と記された領域）は、チャネルに沿って連続的に自発分極の反転が生じている。すなわち、不揮発性記憶素子２０におけるゲート絶縁層２２０は、ソースからドレインに亘って連続的に自発分極が反転する。なお、図７では、チャネルの上側と下側とで自発分極の符号（±）が逆になっているが、電界のベクトル方向が逆であることを意味している。また、チャネルから離れた位置に自発分極の反転が生じていない部分が観測されているが、これは、強誘電体層を連続体モデルとして扱っていることに起因すると考えられる。
　このように、不揮発性記憶素子２０のゲート絶縁層２２０は、ソース側からドレイン側に亘って連続的に自発分極の反転が生じるため、良好な書き込み動作（プログラム動作及び消去動作）の制御を行うことが可能である。
　他方、図８は、チャネルとしてＩＧＺＯを用い、ゲート絶縁層として強誘電体層を用いたプレーナ構造のＦｅＦＥＴのシミュレーション結果を示している。この場合、ゲート絶縁層の自発分極の反転は、左側と右側には観測されるものの、中央付近に近づくと観測されない。すなわち、比較例１の不揮発性記憶素子におけるゲート絶縁層は、ソース近傍及びドレイン近傍では自発分極の反転が生じるが、ソース及びドレインから遠い部分では、自発分極の反転が生じない。
　本実施形態の不揮発性記憶素子２０において、図７に示すような自発分極の反転が観測される理由について、以下に説明する。
　図９は、本発明の一実施形態の不揮発性記憶素子２０におけるゲート絶縁層２２０の内部の電界分布のシミュレーションモデルを示す図である。具体的には、図９は、図３に示した半導体部材２１０及びゲート絶縁層２２０における長手方向に垂直な面の電界分布を表している。図１０は、本発明の一実施形態の不揮発性記憶素子２０におけるゲート絶縁層２２０の内部の電界分布のシミュレーション結果を示す図である。図１０は、図３に示した半導体部材２１０及びゲート絶縁層２２０における長手方向に垂直な断面の中心点を通る直線における電界分布を示している。
　図９において、点線は、それぞれ等電位線Ｖａ及びＶｂを模式的に表している。等電位線Ｖａ及びＶｂについては、近似的には、ガウスの定理により、ε＊Ｅ１＊Ｓ１＝ε＊Ｅ２＊Ｓ２と同様の大小関係が成立すると考えられる。ここで、ε、Ｅ及びＳは、それぞれ誘電率、電界強度及び表面積を表す。つまり、ゲート絶縁層２２０の内部における電界強度（電界の強さ）は、半導体部材２１０に近づくほど大きくなる。図１０には、ゲート絶縁層２２０（ＨＺＯと記された領域）の内部における電界強度が半導体部材２１０（ＩＧＺＯと記された領域）に近づくにつれて大きくなっている様子が示されている。ゲート絶縁層２２０の内部において、チャネルとして機能する半導体部材２１０の近傍には大きな電界が形成される。そのため、図７に示したように、チャネルに沿って連続的に自発分極の反転が生じると考えられる。
　以上のとおり、本実施形態の不揮発性記憶素子２０は、柱状の半導体部材２１０の周囲を円筒状のゲート絶縁層２２０で囲むという構造を有することにより、チャネル近傍におけるゲート絶縁層２２０において自発分極の反転が起こりやすいという特長を有している。すなわち、本実施形態では、三次元構造における電界集中によりチャネル近傍の電界が強まることを利用して、プログラム動作（特に消去動作）の特性を改善することが可能である。
　次に、本実施形態の不揮発性記憶素子２０における半導体部材２１０の直径に対する依存性について説明する。
　図１１は、本発明の一実施形態の不揮発性記憶素子２０におけるＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。具体的には、図１１は、図２及び図３に示した構造を有するＦｅＦＥＴにおける半導体部材２１０の直径に対するＩｄ－Ｖｇ特性の依存性を示している。図１２は、図１１に示したＩｄ－Ｖｇ特性から求めたメモリウィンドウの幅と直径との関係を示す図である。図１３は、図１１に示したＩｄ－Ｖｇ特性から求めたＳＳ値とドレイン電流との関係を示す図である。
　図１１に示すＩｄ－Ｖｇ特性において、半導体部材２１０の直径（Ｄ）は、それぞれ８ｎｍ、１６ｎｍ、又は２４ｎｍに設定した。図１１において、半導体部材２１０のチャネル長及びゲート絶縁層２２０の膜厚は、それぞれ５０ｎｍ及び１０ｎｍに設定した。残留分極（Ｐｒ）は、２０μＣ／ｃｍ2に設定した。また、ソース－ドレイン間の電圧（Ｖｄｓ）は、５０ｍＶに設定し、ゲート電圧（Ｖｇ）は、－５Ｖから５Ｖの範囲で掃引した。
　図１１に示すシミュレーション結果によれば、半導体部材２１０の直径（Ｄ）、すなわちチャネルの直径が小さくなるほど、メモリウィンドウの幅が大きくなることが分かった。図１２に示すように、不揮発性記憶素子２０における半導体部材２１０の直径とメモリウィンドウの幅は、線形関係を有する。図１２に示す関係を参照すると、例えば、半導体部材２１０の直径が２０ｎｍ以下であれば、０．６Ｖ以上のメモリウィンドウの幅を確保できる。また、半導体部材２１０の直径を１６ｎｍ以下とすれば、０．８Ｖ以上のメモリウィンドウの幅を確保できる。さらに、半導体部材２１０の直径を１０ｎｍ以下とすれば、１．０Ｖ以上のメモリウィンドウの幅を確保できる。
　また、図１３に示すように、不揮発性記憶素子２０のＳＳ値は、半導体部材２１０の直径に依存せず、６０ｍＶ／ｄｅｃ以上６５ｍＶ／ｄｅｃ以下の範囲に収まることが分かった。また、不揮発性記憶素子２０は、半導体部材２１０の直径が小さくなるほど、ＳＳ値も小さくなることが分かった。以上のことから、不揮発性記憶素子２０のＳＳ値は、半導体部材２１０の直径に依らず、良好な値を示すことが分かった。
　以上説明したとおり、本実施形態の不揮発性記憶素子２０は、図２及び図３に示したように、円筒状のゲート絶縁層２２０の内側が半導体部材２１０で占められた構造を有する。このような構造を採用することにより、不揮発性記憶素子２０は、例えば、半導体部材２１０の直径（Ｄ）が２０ｎｍ以下、かつ、チャネル長（Ｌ）が１μｍ以下の範囲において、良好なメモリウィンドウの幅及びＳＳ値を得られる。
［比較例２の素子構造］
　図１４は、比較例２の不揮発性記憶装置５００における素子構造を示す断面図である。図１４に示すように、不揮発性記憶装置５００は、複数の不揮発性記憶素子５０が立体的に集積化した３次元積層構造を有する。複数の不揮発性記憶素子５０は、チャネルとして機能する円筒状のチャネル層５１０を共通にして、チャネル層５１０の長手方向に沿って直列に配置される。不揮発性記憶素子５０は、チャネル層５１０、ゲート絶縁層５２０、及びゲート電極５３０で構成されるＦｅＦＥＴである。チャネル層５１０及びゲート絶縁層５２０は、複数の不揮発性記憶素子５０に対して共通である。本実施形態の不揮発性記憶素子２０と、図１４に示す不揮発性記憶素子５０との相違点は、不揮発性記憶素子５０は、チャネル層５１０が円筒形状であり、内側に絶縁材料で構成されるフィラー部材５５０を有する点である。フィラー部材５５０は、円筒形状のチャネル層５１０の内側を充填する充填部材として機能する。フィラー部材５５０としては、酸化シリコン、窒化シリコン、樹脂等の絶縁材料を用いることができる。本実施形態では、フィラー部材５５０として、酸化シリコンで構成される、直径４ｎｍの部材を用いる。
　図１５は、比較例２の不揮発性記憶素子５０のＩｄ－Ｖｇ特性のシミュレーション結果を示す図である。具体的には、図１５は、図１４に示した構造を有するＦｅＦＥＴにおけるチャネル長に対するＩｄ－Ｖｇ特性の依存性を示している。図１６は、図１５に示したＩｄ－Ｖｇ特性から求めたメモリウィンドウの幅とチャネル長との関係を示す図である。図１７は、図１５に示したＩｄ－Ｖｇ特性から求めたＳＳ値とドレイン電流との関係を示す図である。
　図１５に示すＩｄ－Ｖｇ特性において、チャネル層５１０のチャネル長（Ｌ）は、それぞれ２０ｎｍ、５０ｎｍ、１００ｎｍ、２００ｎｍ、５００ｎｍ、又は１μｍに設定した。図１５において、チャネル層５１０の膜厚及びゲート絶縁層５２０の膜厚は、それぞれ８ｎｍ及び１０ｎｍに設定した。残留分極（Ｐｒ）は、２０μＣ／ｃｍ2に設定した。ソース－ドレイン間の電圧（Ｖｄｓ）は、５０ｍＶに設定し、ゲート電圧（Ｖｇ）は、－５Ｖから５Ｖの範囲で掃引した。
　図１５及び図１６に示すシミュレーション結果によれば、チャネル長が５００ｎｍ以下の範囲では、徐々にメモリウィンドウが開き、チャネル長が短くなるほどメモリウィンドウの幅が広がることがわかった。特に、チャネル長が５０ｎｍ以上２００ｎｍ以下の範囲では、メモリウィンドウの幅が約０．７Ｖ以上０．８Ｖ以下の範囲で安定している。他方、チャネル長が５０ｎｍ以下になると、メモリウィンドウの幅が増加した。この要因としては、ソース側電位とドレイン側電位のカップリングの影響が考えられる。
　また、図１７に示すように、比較例２の不揮発性記憶素子５０のＳＳ値は、チャネル長に依存せず、ほぼ６０ｍＶ／ｄｅｃ前後に収まることが分かった。これに対し、チャネル長が２０ｎｍの場合、ＳＳ値に若干の劣化が確認された。これらの事を踏まえると、不揮発性記憶素子５０の場合、チャネル長が５０ｎｍ未満になると、ソース側電位とドレイン側電位のカップリングの影響により、いわゆる短チャネル効果のような特性劣化が生じていると考えられる。
　図１８は、本発明の一実施形態の不揮発性記憶素子２０と比較例２の不揮発性記憶素子５０とにおけるチャネル長に対するメモリウィンドウの幅の依存性を比較した図である。図１８において、「Ｅｍｂｏｄｉｍｅｎｔ」で表されるプロットは、本実施形態の不揮発性記憶素子２０のメモリウィンドウの幅を示している。「Ｃｏｍｐａｒａｔｉｖｅ　ｅｘａｍｐｌｅ」で表されるプロットは、比較例２の不揮発性記憶素子５０のメモリウィンドウの幅を示している。「Ｃｏｍｐａｒａｔｉｖｅ　ｅｘａｍｐｌｅ」について、「Ｄ＿ｃｈａｎｎｅｌ＿２０ｎｍ」は、４ｎｍの直径のフィラー部材の周囲に膜厚が８ｎｍの円筒状のＩＧＺＯが設けられた構造を意味する。
　図１８に示すように、チャネル長が１μｍ以下の範囲では、本発明の一実施形態の不揮発性記憶素子２０のメモリウィンドウの幅は、比較例２の不揮発性記憶素子５０のメモリウィンドウの幅よりも大きい。また、比較例２の不揮発性記憶素子５０は、メモリウィンドウの幅の変動が大きいのに対し、本実施形態の不揮発性記憶素子２０は、メモリウィンドウの幅が約１．２Ｖ前後に安定している。このように、本実施形態の不揮発性記憶素子２０は、比較例２の不揮発性記憶素子５０に比べて、大きなメモリウィンドウを、チャネル長に依らず安定して確保することが可能である。すなわち、本実施形態の不揮発性記憶素子２０は、比較例２の不揮発性記憶素子５０に比べて、大幅にメモリウィンドウを改善することができる。
（変形例１）
　本変形例では、半導体部材２１０の外径とゲート絶縁層２２０の膜厚との関係について説明する。
　図１９は、本発明の一実施形態の不揮発性記憶装置１００における素子構造の変形例を示す断面斜視図である。具体的には、図１９は、図１に示した不揮発性記憶装置１００において、枠線２００で囲んだ部分を拡大した図に対応する。
　図１９に示す例では、半導体部材２１０の外径Ｄ１（すなわち、半導体部材２１０の直径）に比べて、強誘電体で構成されるゲート絶縁層２２０の膜厚Ｄ２の方が大きい。具体的には、半導体部材２１０の外径をＤ１とし、ゲート絶縁層２２０の膜厚をＤ２とすると、Ｄ１≦Ｄ２の関係が成立する。このような関係は、次に説明するシミュレーション結果から導かれる。
　図２０は、図１９に示した素子構造の不揮発性記憶素子におけるメモリウィンドウの幅とゲート絶縁層２２０の膜厚（図２０では、「Ｔｈｚｏ」と記す）との関係を示す図である。図２０において、半導体部材２１０のチャネル長及び直径は、それぞれ５０ｎｍ及び８ｎｍに設定した。また、書き込み電圧は、５Ｖ、７．５Ｖ及び１０Ｖとした。
　図２０に示すように、ゲート絶縁層２２０の膜厚Ｄ２が１０ｎｍ以上１８ｎｍ以下の範囲では、書き込み電圧に依らず、ゲート絶縁層２２０の膜厚Ｄ２が増加するにつれて徐々にメモリウィンドウの幅が大きくなる傾向が観測された。他方、ゲート絶縁層２２０の膜厚Ｄ２が１８ｎｍを超えると、書き込み電圧が５Ｖの場合は、メモリウィンドウの幅が低下し、書き込み電圧が７．５Ｖの場合は、メモリウィンドウの幅にほとんど変化がみられなかった。
　書き込み電圧が５Ｖの場合、ゲート絶縁層２２０の膜厚Ｄ２が１８ｎｍを超えた場合に観測される傾向は、ゲート絶縁層２２０の膜厚が増加したことにより、不揮発性記憶素子に印加される書き込み電圧が不足したためと考えられる。そのため、書き込み電圧が１０Ｖの場合は、ゲート絶縁層２２０の膜厚Ｄ２が１８ｎｍを超えてもメモリウィンドウの幅が増加している。すなわち、書き込み電圧を高くするほど、メモリウィンドウが極大に達するゲート絶縁層２２０の膜厚は大きくなると考えられる。ただし、書き込み電圧の増加は、不揮発性記憶装置１００の消費電力の増加を招くため、書き込み電圧は、７．５Ｖ以下とすることが望ましい。
　以上のように、書き込み電圧が７．５Ｖ以下の場合、ゲート絶縁層２２０の膜厚Ｄ２が、少なくとも１０ｎｍ以上１８ｎｍ以下の範囲では、書き込み電圧に依らず線形的にメモリウィンドウの幅が増加し、かつ、少なくとも１．３Ｖ以上の幅を有するメモリウィンドウを確保できることが確認された。なお、図２０に示す結果によれば、膜厚Ｄ２が１０ｎｍ以下の範囲まで各グラフを外挿すると、少なくともゲート絶縁層２２０の膜厚Ｄ２が８ｎｍ以上の範囲では、１．３Ｖ以上の幅を有するメモリウィンドウを確保できると予想される。
　これらの結果から、ゲート絶縁層２２０の膜厚Ｄ２が半導体部材２１０の外径Ｄ１（ここでは、８ｎｍ）以上である場合、十分な幅のメモリウィンドウを確保できると言える。より好ましくは、ゲート絶縁層２２０の膜厚Ｄ２が半導体部材２１０の外径Ｄ１の１．４倍以上である。すなわち、図２０に示す例の場合、ゲート絶縁層２２０の膜厚Ｄ２は、８ｎｍ以上（好ましくは、１２ｎｍ以上、さらに好ましくは１６ｎｍ以上）であることが望ましい。
　以上のように、図１９に示した素子構造において、ゲート絶縁層２２０の膜厚Ｄ２を、半導体部材２１０の外径Ｄ１と等しくする、又は、半導体部材２１０の外径Ｄ１より大きくすることにより、十分なメモリウィンドウの幅を確保することができる。
　本変形例に示した素子構造は、特にメモリホール（図１９において、Ｄ３を直径とする円筒形状の孔）の直径が５０ｎｍ程度の集積度である場合に有効な構造である。図１２を用いて説明したように、図２に示した内部に中空部分又は他の部材を実質的に有していない素子構造は、半導体部材２１０の外径が小さくなるほど良好なメモリウィンドウの幅が得られる。しかしながら、メモリホールの直径が大きい場合、必然的に半導体部材２１０の外径も大きくなるため、メモリウィンドウの確保という観点からは望ましいものではない。これに対し、本変形例の素子構造は、半導体部材２１０の外径Ｄ１を小さくしつつゲート絶縁層２２０の膜厚Ｄ２を大きくすることにより、十分な幅のメモリウィンドウを確保しつつの直径５０ｎｍ程度のメモリホールにも十分に対応することができる。具体的には、メモリホールの直径が３０ｎｍ以上６０ｎｍ以下の範囲であると仮定すれば、半導体部材２１０の外径は、１ｎｍ以上１２ｎｍ以下、ゲート絶縁層２２０の膜厚は１５ｎｍ以上２２ｎｍ以下であることが好ましい。
（変形例２）
　本変形例では、半導体部材の中心に、半導体部材の外径よりも十分に径の小さい中空部分が存在する例について説明する。
　図２１は、本発明の一実施形態の不揮発性記憶装置１００における素子構造の変形例を示す断面斜視図である。具体的には、図２１は、図１に示した不揮発性記憶装置１００において、枠線２００で囲んだ部分を拡大した図に対応する。
　図２１に示す例では、半導体部材２１０ａは、円筒形状である。つまり、半導体部材２１０ａは、中心に中空部分を有している。本変形例では、半導体部材２１０ａの中空部分が絶縁材料で構成されるフィラー部材２５０ａで充填されている。ただし、この例に限られるものではなく、半導体部材２１０ａの中空部分は、何もない空隙であってもよい。このとき、本変形例では、半導体部材２１０ａの外径Ｄ１（すなわち、半導体部材２１０ａの直径）に比べて、半導体部材２１０ａの内径Ｄ５（すなわち、フィラー部材２５０ａの外径）が十分に小さい。具体的には、半導体部材２１０ａの外径Ｄ１に対する半導体部材２１０ａの内径Ｄ５の割合は、１５％以下（好ましくは、１０％以下）である。このような関係は、次に説明するシミュレーション結果から導かれる。
　図２２は、図２１に示した素子構造の不揮発性記憶素子におけるメモリウィンドウの幅と半導体部材の膜厚Ｄ４（図２２では、「Ｔｉｇｚｏ」と記す）との関係を示す図である。ここで、半導体部材の膜厚とは、図２１を例に示すと、フィラー部材２５０ａとゲート絶縁層２２０ａとの間の距離に相当する。すなわち、図２１に示す例では、Ｄ１＝２×Ｄ４＋Ｄ５の関係が成立する。なお、図２２において、半導体部材のチャネル長は５０ｎｍ、ゲート絶縁層の膜厚は１０ｎｍに設定し、書き込み電圧は、５Ｖに設定した。また、半導体部材の外径Ｄ１（図２２では、単に「Ｄ」と記す）は、８ｎｍ、１６ｎｍ及び２４ｎｍとした。
　図２２に示す各グラフにおいて、右端に位置するプロット（Ｔｉｇｚｏが最も大きいプロット）は、半導体部材に中空部分が無い素子構造、すなわち、図２に示した素子構造に対応する。例えば、Ｄ１＝２４ｎｍに対応するグラフの場合、右端に位置するプロットにおける膜厚Ｄ４（Ｔｉｇｚｏ）は１２ｎｍであり、中空部分の無い（Ｄ５＝０）半導体部材の半径に相当する。他方、右端に位置するプロット以外のプロットは、いずれも図２１に示すように半導体部材に中空部分が存在する（Ｄ５＞０）素子構造に対応する。
　図２２に示す結果によれば、各グラフにおいて、右端に位置するプロットの近傍では、半導体部材の膜厚（Ｔｉｇｚｏ）の変化に対するメモリウィンドウの幅の変化率が小さい。例えば、Ｄ１＝８ｎｍに対応するグラフの場合、右端のプロット（Ｔｉｇｚｏ＝４ｎｍ）と隣接するプロット（Ｔｉｇｚｏ＝３ｎｍ）とでメモリウィンドウの幅（約１．３５Ｖ）は略同一である。この事は、Ｄ１＝８ｎｍの場合、中空部分の無い半導体部材を有する素子構造（図２に示す素子構造）におけるメモリウィンドウの幅と、２ｎｍの中空部分を有する半導体部材を含む素子構造（つまり、図２１に示す素子構造）におけるメモリウィンドウの幅との間に、殆ど変化がないことを示している。
　このように、Ｄ１＝８ｎｍの場合、図２１に示す素子構造においても、中空部分の体積が十分に小さい場合は、図２に示した素子構造と実質的に同等のメモリウィンドウの幅を確保できることが分かった。この事から、外径Ｄ５が２ｎｍ以下（好ましくは１ｎｍ以下）の中空部分を有する半導体部材を含む素子構造であれば、中空部分の無い半導体部材を有する素子構造（Ｄ５＝０）と実質的に同等のメモリウィンドウの幅を確保することができると言える。例えば、Ｄ１＝１６ｎｍの場合、Ｔｉｇｚｏ＝７ｎｍ（つまり、中空部分の外径が２ｎｍ）のときにおけるメモリウィンドウの幅は、約０．９Ｖであり、右端のプロットにおけるメモリウィンドウの幅（約０．８５Ｖ）と実質的な差異はない。また、Ｄ＝２４ｎｍの場合、Ｔｉｇｚｏ＝１１ｎｍ（つまり、中空部分の外径が２ｎｍ）のときにおけるメモリウィンドウの幅は、約０．５５Ｖであり、右端のプロットにおけるメモリウィンドウの幅（約０．５Ｖ）と実質的な差異はない。
　以上の結果から、半導体部材の外径Ｄ１に対する半導体部材の内径Ｄ５の割合が１５％以下（好ましくは、１０％以下）であれば、図２１に示す素子構造であった場合においても、図２に示した中空部分の無い半導体部材を含む素子構造と実質的に同等のメモリウィンドウの幅を実現でき、実用上問題がないことが分かった。
　上述の結果は、図２に示した素子構造のプロセスマージンが高いことを意味する。例えば、図２に示した素子構造の場合、３０～５０ｎｍ程度の直径を有する孔（トレンチ）を金属酸化物材料で充填することにより半導体部材２１０を形成するが、このとき、トレンチの内壁側から充填が進むため、半導体部材２１０の中心近傍に充填できない空隙が形成される場合がある。しかし、この場合であっても、空隙の体積が十分に小さい場合には、空隙の無い場合と実質的に同等のメモリウィンドウを確保できると考えられる。
　ところで、図２２に示す結果において、例えば、Ｄ＝１６ｎｍ、Ｔｉｇｚｏ＝４ｎｍの場合、メモリウィンドウの幅は、約１．２５Ｖである。このとき、ゲート絶縁層の膜厚は１０ｎｍであるため、メモリホール（図２３のＤ３を直径とする円筒形状の孔）の直径は３６ｎｍである。このような素子構造は、図１４に示した比較例２の素子構造に対応する。具体的には、図２３を参照すると、半導体部材５１０の外径Ｄ１が１６ｎｍ、ゲート絶縁層５２０の膜厚Ｄ２が１０ｎｍ、メモリホールの直径Ｄ３が３６ｎｍ、半導体部材５１０の膜厚Ｄ４が４ｎｍ、フィラー部材５５０の外径Ｄ５が８ｎｍである。
　これに対し、図１９において、半導体部材２１０の膜厚（半導体部材２１０の外径Ｄ１の半分に相当する）とメモリホールの直径Ｄ３とが、図２３に示す素子構造と同一である素子構造は、半導体部材２１０の外径Ｄ１が８ｎｍ、ゲート絶縁層２２０の膜厚Ｄ２が１４ｎｍ、メモリホールの直径Ｄ３が３６ｎｍである。このような素子構造のメモリウィンドウの幅は、図２０に示す結果によれば、約１．４５Ｖである。つまり、図２３に示す素子構造におけるメモリウィンドウの幅（約１．２５Ｖ）よりも大きい。
　以上の事から、メモリホールの直径Ｄ３に占める半導体部材の膜厚の合計（図１９に示す素子構造の場合はＤ１であり、図２３に示す素子構造の場合はＤ４の２倍である）の割合が同じ条件で比較すると、図２３に示す素子構造に比べて、図１９に示す素子構造の方がメモリウィンドウの幅が大きいと言える。
　本発明の実施形態である不揮発性記憶装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　また、上述した実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０…不揮発性記憶素子、１１０…基板、１２０…ソース電極、１３０…ドレイン電極、１４０…ソース端子、１５０…ドレイン端子、１６０…ゲート端子、１７０…パッシベーション層、２１０…半導体部材、２２０…ゲート絶縁層、２３０…ゲート電極、２４０…絶縁層

Claims (9)

  1. 　複数の不揮発性記憶素子が直列に配置された３次元積層構造を有する不揮発性記憶装置であって、
    　金属酸化物を含む柱状の半導体部材と、
    　酸化ハフニウムを含み、前記半導体部材の側面に接して前記半導体部材を囲む強誘電体層と、
    　前記強誘電体層を介して前記半導体部材の側面に対向すると共に前記半導体部材の長手方向に沿って配置された複数のゲート電極と、
    　を備え、
    　前記半導体部材は、外周面から中心軸に至るまで連続する部材である、不揮発性記憶装置。
  2. 　前記複数の不揮発性記憶素子は、前記半導体部材を共有する、請求項１に記載の不揮発性記憶装置。
  3. 　前記半導体部材の直径が２０ｎｍ以下である、請求項１又は２に記載の不揮発性記憶装置。
  4. 　前記金属酸化物が、ＩＧＺＯ、ＩＴＯ、ＩＺＯ、又はＩＴＺＯである、請求項１乃至３のいずれか一項に記載の不揮発性記憶装置。
  5. 　前記複数のゲート電極の間にそれぞれ設けられた複数の絶縁層をさらに備える、請求項１乃至４のいずれか一項に記載の不揮発性記憶装置。
  6. 　前記複数のゲート電極それぞれの幅が１μｍ以下である、請求項１乃至５のいずれか一項に記載の不揮発性記憶装置。
  7. 　前記強誘電体層の膜厚が５ｎｍ以上２０ｎｍ以下である、請求項１乃至６のいずれか一項に記載の不揮発性記憶装置。
  8. 　前記強誘電体層の膜厚が前記半導体部材の外径以上である、請求項１乃至６のいずれか一項に記載の不揮発性記憶装置。
  9. 　複数の不揮発性記憶素子が直列に配置された３次元積層構造を有する不揮発性記憶装置であって、
    　金属酸化物を含む円筒状の半導体部材と、
    　酸化ハフニウムを含み、前記半導体部材の側面に接して前記半導体部材を囲む強誘電体層と、
    　前記強誘電体層を介して前記半導体部材の側面に対向すると共に前記半導体部材の長手方向に沿って配置された複数のゲート電極と、
    　を備え、
    　前記半導体部材の外径に対する前記半導体部材の内径の割合が１５％以下である、不揮発性記憶装置。
     
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115701210B (zh) * 2021-07-16 2025-07-04 长鑫存储技术有限公司 半导体结构及其制造方法
CN116209344B (zh) * 2023-02-10 2025-11-25 山东大学 基于铟铝锌氧化物的神经形态忆阻器、制备方法及设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
JP2016063027A (ja) * 2014-09-17 2016-04-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2020505790A (ja) * 2017-01-20 2020-02-20 リ， ウェイミンＬＩ， Ｗｅｉｍｉｎ 強誘電体酸化物メモリデバイス
JP2020155644A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
WO2018144957A1 (en) * 2017-02-04 2018-08-09 Monolithic 3D Inc. 3d semiconductor device and structure
US9941299B1 (en) * 2017-05-24 2018-04-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory device and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
JP2016063027A (ja) * 2014-09-17 2016-04-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2020505790A (ja) * 2017-01-20 2020-02-20 リ， ウェイミンＬＩ， Ｗｅｉｍｉｎ 強誘電体酸化物メモリデバイス
JP2020155644A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置

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