WO2022102086A1 - ネットワークカードおよびパケット処理方法 - Google Patents

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WO2022102086A1
WO2022102086A1 PCT/JP2020/042455 JP2020042455W WO2022102086A1 WO 2022102086 A1 WO2022102086 A1 WO 2022102086A1 JP 2020042455 W JP2020042455 W JP 2020042455W WO 2022102086 A1 WO2022102086 A1 WO 2022102086A1
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WO
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packet
queue
arithmetic processing
buffer
processing circuit
Prior art date
Application number
PCT/JP2020/042455
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English (en)
French (fr)
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勇輝 有川
顕至 田仲
猛 伊藤
勉 竹谷
健 坂本
Original Assignee
日本電信電話株式会社
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Publication date
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Priority to JP2022561809A priority patent/JP7556398B2/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9047—Buffering arrangements including multiple buffers, e.g. buffer pools
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9063—Intermediate storage in different physical parts of a node or terminal
    • H04L49/9068—Intermediate storage in different physical parts of a node or terminal in the network interface card

Definitions

  • the present invention relates to a packet processing technique for executing arithmetic processing on a packet when forwarding and controlling a packet based on priority control of a communication network.
  • Non-Patent Document 1 Although attempts have been made to update the existing information processing infrastructure, it is a fact that modern computers cannot fully cope with the rapidly increasing data. He points out that "post-Moore technology” that goes beyond Moore's law must be established in order to achieve further evolution in the future.
  • Non-Patent Document 2 discloses a technique called flow-centric computing.
  • Flow-centric computing has introduced a new concept of moving data to a place where computing functions exist and processing it, instead of the conventional idea of computing where data is processed.
  • Flow-centric computing not only is a wideband communication network required for data movement required, but data movement cannot be performed efficiently unless the communication network is controlled efficiently at the same time. there is a possibility.
  • flow control is known as a technique used for speeding up and increasing the efficiency of data movement in a communication network (for example, Patent Document 1).
  • a conventional technique it is possible to suppress packet loss by dynamically controlling the communication path according to the load of the communication network and the storage capacity of the buffer.
  • the processing content and priority differ for each data. Therefore, in addition to the priority control of the communication network, it is necessary to allocate the arithmetic processing to the data in consideration of the processing content and priority for each data. Therefore, the prior art does not disclose a packet processing technique for fusing priority control of a communication network and allocation control of arithmetic processing for a packet.
  • the present invention is for solving such a problem, and an object of the present invention is to provide a packet processing technique capable of fusing priority control of a communication network and allocation control of arithmetic processing for a packet.
  • the network card is configured to temporarily store packets with a plurality of physical ports configured to receive and transmit packets over a transmission path.
  • a predetermined operation on the buffer a packet processing circuit configured to store the first packet received by the plurality of physical ports in the buffer, and the second packet read from the buffer. It comprises a plurality of arithmetic processing circuits configured to perform processing, and a control circuit configured to control reading from the buffer and allocation to the arithmetic processing circuit with respect to the second packet.
  • the buffer has a plurality of queues corresponding to the priority of the packet, and the packet processing circuit stores the first packet in the queue in the buffer corresponding to the priority obtained from the first packet.
  • the control circuit is configured to sequentially select the queue in the buffer based on the priority of the packet, and allocate the second packet read from the selected queue to the plurality of arithmetic processing circuits. Is.
  • the packet processing method includes a plurality of physical ports configured to receive and transmit packets via a transmission path, a buffer configured to temporarily store packets, and the plurality of packets.
  • a packet processing circuit configured to store the first packet received by the physical port of No. 1 in the buffer, and a packet processing circuit configured to perform predetermined arithmetic processing on the second packet read from the buffer.
  • a packet processing method used in a network card including a plurality of arithmetic processing circuits and a control circuit configured to control reading from the buffer and allocation to the arithmetic processing circuit for the second packet.
  • the first step in which the packet processing circuit stores the first packet in the queue in the buffer corresponding to the priority obtained from the first packet, and the control circuit is the packet. It includes a second step of sequentially selecting queues in the buffer based on priority and assigning the second packet read from the selected queue to the plurality of arithmetic processing circuits.
  • the priority control of the communication network and the allocation control of the arithmetic processing for the packet can be fused, and as a result, the arithmetic processing can be efficiently executed for the packet.
  • FIG. 1 is a block diagram showing a configuration of a network card according to the first embodiment.
  • FIG. 2 is a block diagram showing a buffer configuration according to the first embodiment.
  • FIG. 3 is a flowchart showing a packet processing method of the network card according to the first embodiment.
  • FIG. 4 is a flowchart showing a control circuit packet control process according to the first embodiment.
  • FIG. 5 is a block diagram showing a buffer configuration according to the second embodiment.
  • FIG. 6 is a flowchart showing a packet control process of the control circuit according to the second embodiment.
  • FIG. 7 is a flowchart showing another packet control process of the control circuit according to the second embodiment.
  • FIG. 8 is a block diagram showing a buffer configuration according to the third embodiment.
  • FIG. 1 is a block diagram showing a configuration of a network card according to the first embodiment.
  • FIG. 2 is a block diagram showing a buffer configuration according to the first embodiment.
  • FIG. 3 is a flowchart showing a packet processing method
  • FIG. 9 is a flowchart showing a packet control process of the control circuit according to the third embodiment.
  • FIG. 10 is a block diagram showing a buffer configuration according to the fourth embodiment.
  • FIG. 11 is a flowchart showing a packet control process of the control circuit according to the fourth embodiment.
  • FIG. 12 is a block diagram showing a buffer configuration according to the fifth embodiment.
  • FIG. 13 is a flowchart showing a packet control process of the control circuit according to the fifth embodiment.
  • FIG. 14 is a block diagram showing a buffer configuration according to the sixth embodiment.
  • FIG. 15 is a block diagram showing a buffer configuration according to the seventh embodiment.
  • FIG. 16 is a block diagram showing a buffer configuration according to the eighth embodiment.
  • FIG. 17 is a block diagram showing a buffer configuration according to a ninth embodiment.
  • FIG. 18 is a block diagram showing a buffer configuration according to the tenth embodiment.
  • FIG. 19 is a block diagram showing a buffer configuration according to the eleventh embodiment.
  • FIG. 1 is a block diagram showing a configuration of a network card according to the first embodiment.
  • FIG. 2 is a block diagram showing a buffer configuration according to the first embodiment.
  • Network card This network interface card (NIC) is also called a network adapter, and is an expansion device for connecting a device such as a computer to a transmission line.
  • the network card 10 includes, but is not limited to, a card type used in a form of being inserted into an expansion slot provided on the back surface and side surface of the housing of the device, and further inside the housing.
  • it may be mounted as a circuit in a device housing, for example, on a board on which a control circuit 15 such as a CPU is mounted, or may be connected to an interface for peripheral devices such as a USB (Universal Serial Bus) port.
  • USB Universal Serial Bus
  • the network card 10 has P (P is an integer of 2 or more) physical ports (# 1 to # P) 11 and N (N is) as a main circuit unit. It includes two or more arithmetic processing circuits 12 (# 1 to #N), a packet processing circuit 13, a buffer 14, and a control circuit 15.
  • the network card 10 temporarily stores a packet (first packet) such as a data packet received by the physical port 11 via the transmission path L in the buffer 14 by the packet processing circuit 13, and the buffer 14
  • a packet (first packet) such as a data packet received by the physical port 11 via the transmission path L in the buffer 14 by the packet processing circuit 13, and the buffer 14
  • a predetermined arithmetic process is executed by the arithmetic processing circuit 12 for the packets sequentially read from the packet (second packet), and the obtained arithmetic processing result is stored in the packet and transmitted from the physical port 11. ing.
  • the packet processing circuit 13 extracts the header information of each packet, and the control circuit 15 measures the packets from the buffer 14 in the order based on the priority included in the header information and the combination of the priority and the packet classification. Is configured to be read out and output to the arithmetic processing circuit 12.
  • the physical ports 11 are input / output interfaces with an external device, an external network, and an externally connected device (both not shown), and are optical or electric input from the outside via the transmission line L. It has a function of receiving a packet by a signal and a function of outputting a packet for transmitting an arithmetic processing result obtained by the network card 10 to the outside via a transmission line L by an optical or electric signal. ..
  • the physical port 11 is composed of an arbitrary input / output interface such as an Ethernet (Ethernet: registered trademark) port, an InfiniBand port, and an I / O serial interface such as PCI Express. , Not only the input / output interface that can be obtained by general market technology, but also the interface that is uniquely determined may be configured.
  • the arithmetic processing circuit 12 (# 1 to # N) has a function of performing predetermined arithmetic processing (calculation or processing) on the data included in the packet read from the buffer 14, and the obtained arithmetic processing result (calculation result or operation result). It has a function to output the processing result).
  • the output from the arithmetic processing circuit 12 is stored in a packet by the packet processing circuit 13, and then is output from the physical port 11 to the above-mentioned external device, external network, and external connection device via the transmission line L.
  • the arithmetic processing circuit 12 may be realized by software operating on a CPU (Central processing Unit) or GPU (Graphics Processing Unit), and may be realized by an LSI formed in an FPGA (Field Programmable Gate Array) or an ASIC (Application Specific Integrated Circuit). (Large Scale Integration) It may be realized by hardware such as a circuit. Further, the arithmetic processing circuit 12 may be realized on the same physical device as any or all of the physical port 11, the packet processing circuit 13, the buffer 14, and the control circuit 15. Further, each of the arithmetic processing circuits 12 may be configured by different types of devices or dedicated circuits that provide different types of functions, or may be configured by the same processor and used for general purposes like a general-purpose processor. It may be configured so that it can be done.
  • the packet processing circuit 13 has a function of performing predetermined communication protocol processing on a packet input from the physical port 11, a function of extracting header information stored in the packet header of the packet, and an extracted header. It has a function of notifying information to the control circuit 15 and a function of storing the packet in the buffer 14.
  • the communication protocol processing consists of general protocol processing such as TCP / IP, and is equivalent to that provided by a commercially available network card.
  • the header information notified to the control circuit 15 includes the priority of the packet based on the priority control of the communication network (for example, highest priority / priority / best effort), and when controlling the arithmetic processing executed for the packet. Includes packet classifications used in. Among the header information, based on information such as a user ID or VLAN ID for identifying the user of the packet, a number for identifying the service content applied to the packet, and information on the operation processing content to be executed for the packet. Among the packet classifications to which the packets belong, the classification relating to the user of the packet and the classification relating to the arithmetic processing circuit 12 for arithmetically processing the packet are specified.
  • the packet processing circuit 13 may include port information indicating which physical port of the physical ports 11 the packet was input from in the header information and notify the control circuit 15. Based on this port information, the classification related to the physical port 11 that received the packet is specified among the packet classifications.
  • the packet processing circuit 13 analyzes the packet input from the physical port 11 based on the packet priority described above and a predetermined distribution rule using the packet priority and the packet classification, and enters the buffer 14. It has a function to store in the corresponding queue of. For example, when a queue is provided for each priority in the buffer 14, the corresponding priority is based on the information regarding the packet priority (for example, highest priority / priority / best effort, etc.) in the header information. Store the packet in the queue.
  • the buffer 14 includes a plurality of queues for storing packets, has a function of temporarily storing packets input from the packet processing circuit 13, and receives packets from a designated queue based on a read instruction from the control circuit 15. It has a function to output.
  • the control circuit 15 reads a packet from an arbitrary queue in the buffer 14 and outputs the packet to the arithmetic processing circuit 12. For example, as shown in FIG. 2, by providing a plurality of queues for each packet priority in the buffer 14, priority control such as preferentially outputting packets from the highest priority queue to the arithmetic processing circuit 12 can be performed. realizable.
  • the control circuit 15 has a function of specifying a priority and a selection candidate (selector) for packet classification regarding the packets stored in the buffer 14 based on the header information notified from the packet processing circuit 13, and these priorities. Alternatively, from the function of selecting the queue corresponding to the combination of priority and packet classification, reading the packet from the selected queue and outputting it to any of the arithmetic processing circuits 12, and the start of accumulation of the packets stored in the selected queue. It has a function of measuring the elapsed time, that is, the accumulation time, and a function of selecting a packet to be read from the queue based on the accumulation time.
  • control circuit 15 determines whether or not the excess packet exceeding the threshold value set in the accumulation time is accumulated in the buffer 14, and if there is an excess packet, the excess packet is present. Is read and output to the arithmetic processing circuit 12. Further, when the excess packet is not accumulated, the control circuit 15 selects a queue for reading the packet from the buffer 14.
  • the control circuit 15 selects a read queue in order from the highest priority queue to the lower priority queue. If no packets are accumulated in the selected queue, the control circuit 15 changes the read queue. For example, the control circuit 15 first selects the highest priority queue, and if there is no packet accumulation in the highest priority queue, the next highest priority queue is selected in order, and the queue in which the packets are accumulated is read out. Select as a queue.
  • the control circuit 15 determines whether or not there is an arithmetic processing circuit 12 to which the packet can be assigned. If there is no allottable arithmetic processing circuit 12, the control circuit 15 continues to accumulate the packet in the buffer 14 until the next allocation timing. For example, this is the case when the arithmetic processing circuit 12 capable of processing the packet is used for processing another packet. When there is an arithmetic processing circuit 12 to which the packet can be assigned, the control circuit 15 reads the packet from the buffer 14 and inputs the packet to the arithmetic processing circuit 12.
  • the control circuit 15 may grasp the processing content to be executed by the arithmetic processing circuit 12 for the packet based on the header information of the packet.
  • the arithmetic processing circuit 12 that realizes a plurality of different functions is provided, the arithmetic processing circuit 12 that can process the packet at high speed or with low power from the plurality of arithmetic processing circuits 12, that is, the content of the arithmetic processing
  • a suitable arithmetic processing circuit 12 may be selected. For example, for processing with a relatively small amount of calculation, a calculation processing circuit 12 such as a CPU or a general-purpose processor is selected. On the other hand, for a process having a relatively large amount of calculation such as detecting a person from a moving image, a calculation processing circuit 12 equipped with a GPU or hardware specialized for the processing is selected.
  • the threshold value may be dynamically changed or a fixed value may be used. For example, when the amount of data traffic is small, the threshold value can be set short to make it relatively easy to allocate packets stored in the low priority queue.
  • control circuit 15 has shown an example of determining whether or not to allocate the processing of the packet depending on whether or not there is a vacancy in the arithmetic processing circuit 12, but the determination of whether or not the packet can be allocated is limited to this. not.
  • an arithmetic processing circuit 12 suitable for processing the packet may be selected.
  • the arithmetic processing circuit 12 having the next best processing performance may be assigned. be.
  • FIG. 20 is a block diagram showing the configuration of a conventional network card.
  • the conventional network card 50 has only a function of performing a part of arithmetic processing
  • the buffer 14 has a plurality of queues.
  • the control circuit 15 controls the allocation of packets to the arithmetic processing circuit 12 for each queue.
  • FIG. 3 is a flowchart showing a packet processing method of the network card according to the first embodiment.
  • the physical port 11 receives a packet from an external device, an external network, or an externally connected device via the transmission line L (step S100). Subsequently, the packet processing circuit 13 executes predetermined communication protocol processing on the packet input from the physical port 11, extracts the header information of the packet, and notifies the control circuit 15 of the extracted header information. (Step S101). Further, the packet processing circuit 13 stores the packet in the buffer 14 (step S102) (first step).
  • control circuit 15 selects a queue for reading the packet from the buffer 14 based on the header information notified from the packet processing circuit 13 (step S103), reads the packet from the selected queue, and sends the packet to the arithmetic processing circuit 12.
  • Output step S104 (second step).
  • the buffer 14 reads the packet from the designated queue and outputs it to the arithmetic processing circuit 12 based on the read instruction from the control circuit 15. For example, by providing a plurality of queues for each packet priority, priority control can be realized by using the function, such as preferentially reading and outputting a packet from the highest priority queue.
  • the arithmetic processing circuit 12 executes a predetermined arithmetic processing on the packet input from the buffer 14, and outputs the obtained arithmetic processing result to the packet processing circuit 13 (step S105).
  • the packet processing circuit 13 stores the arithmetic processing result output from the arithmetic processing circuit 12 in a packet, transmits it as an optical or electric signal from the physical port 11 (step S106), and ends a series of packet arithmetic processing.
  • FIG. 4 is a flowchart showing a packet control process of the control circuit according to the first embodiment.
  • the control circuit 15 confirms whether or not there is an excess packet whose accumulation time exceeds the threshold value among the packets stored in each queue of the buffer 14 (step S110). If there are excess packets (step S110: YES), the process proceeds to step S113 described later. When there are no excess packets (step S110: NO), the control circuit 15 selects a queue for reading packets from each queue in the buffer 14 (step S111). For example, when the queues are provided for each priority, the queues are selected in the order of the highest priority queue to the lowest priority queue.
  • step S112 the control circuit 15 confirms whether or not packets have been accumulated in the selected queue (step S112). If there is no packet accumulation in the selected queue (step S112: NO), the process returns to step S111 to change the queue selected as the read queue. For example, when sequentially selecting from the highest priority queue to the lower priority queue, if there is no packet accumulation in the highest priority queue, the next highest priority queue (high priority queue) is selected as the read queue. If there is an accumulation of packets in the selected read queue (step S112: YES), the process proceeds to step S113 described later.
  • step S113 the control circuit 15 confirms the presence / absence of the arithmetic processing circuit 12 to which the packet read from the read queue can be assigned (step S113). If there is no allottable arithmetic processing circuit 12 (step S113: NO), the control circuit 15 shall continue to accumulate the packet in the buffer 14 until the next allocation timing, and returns to step S110. For example, this is the case when the arithmetic processing circuit 12 capable of processing the packet is used for processing another packet. On the other hand, when there is an arithmetic processing circuit 12 to which the packet can be assigned (step S113: YES), the packet is read from the selected read queue of the buffer 14 and input to the arithmetic processing circuit 12 (step S114).
  • control circuit 15 may grasp the processing content to be executed by the arithmetic processing circuit 12 for the packet based on the header information of the packet.
  • the arithmetic processing circuit 12 that realizes a plurality of different functions the arithmetic processing circuit 12 that can process the packet at high speed or low power from the plurality of arithmetic processing circuits 12, that is, the content of the arithmetic processing
  • a suitable arithmetic processing circuit 12 may be selected. For example, for processing with a relatively small amount of calculation, a calculation processing circuit 12 such as a CPU or a general-purpose processor is selected. On the other hand, for a process having a relatively large amount of calculation such as detecting a person from a moving image, a calculation processing circuit 12 equipped with a GPU or hardware specialized for the processing is selected.
  • control circuit 15 confirms whether or not there is an unallocated packet in the buffer 14, such as a packet that can be allocated to another arithmetic processing circuit 12 (step S115). If there is an unallocated packet (step S115: YES), the process returns to step S110 and the same process is repeated. If there are no unallocated packets (step S115: NO), the series of packet control processes is terminated.
  • the network card 10 of the present embodiment is provided with a plurality of queues corresponding to the priority of the packet in the buffer 14, and the packet processing circuit 13 provides the priority obtained from the packet received by the physical port 11.
  • the packet is stored in the queue in the buffer 14 corresponding to the above, the control circuit 15 selects the queue in the buffer 14 in order based on the priority of the packet, and the packet read from the selected queue is sent to the arithmetic processing circuit 12. It is configured to be assigned.
  • it is possible to allocate arithmetic processing in consideration of the processing content and priority for each data.
  • FIG. 5 is a block diagram showing a buffer configuration according to the second embodiment.
  • queues having different priorities are provided in the buffer 14 for each user of the packet in the packet classification, and the packet processing circuit 13 receives the input packet. It is stored in the corresponding queue, and the control circuit 15 is configured to read the packet from the corresponding queue and assign it to the arithmetic processing circuit 12 for each user based on the priority of the packet.
  • the buffer 14 by providing the buffer 14 with a timer for measuring the accumulation time of the packet for each user, it is possible to set a threshold value of the accumulation time different for each user.
  • FIG. 6 is a flowchart showing a packet control process of the control circuit according to the second embodiment.
  • control circuit 15 reads a packet from the buffer 14 composed of queues for each user and each priority based on the header information of the packet as a whole, and sends the packet to any one of the arithmetic processing circuits 12. Output.
  • packets of each user are evenly distributed to the arithmetic processing circuit 12 will be described as an example so as to ensure fairness among users.
  • the control circuit 15 selects a target user from the selection candidates of the packet classification specified in advance (step S120), and among the packets stored in the queue of the user among the buffers 14. , It is confirmed whether or not there is an excess packet whose accumulation time exceeds the threshold value (step S121). If there are excess packets (step S121: YES), the process proceeds to step S124 described later. When there are no excess packets (step S121: NO), the control circuit 15 selects a queue for reading packets from each queue in the buffer 14 (step S122). For example, when a queue is provided for each priority for the user, the queue is selected in the order of the highest priority queue to the lowest priority queue.
  • step S123 the control circuit 15 confirms whether or not packets have been accumulated in the selected queue. If there is no packet accumulation in the selected queue (step S123: NO), the process returns to step S122 to change the queue selected as the read queue. For example, when sequentially selecting from the highest priority queue to the lower priority queue, if there is no packet accumulation in the highest priority queue, the next highest priority queue (high priority queue) is selected as the read queue. If there is an accumulation of packets in the selected read queue (step S123: YES), the process proceeds to step S124 described later.
  • step S124 the control circuit 15 confirms the presence or absence of the arithmetic processing circuit 12 to which the packet read from the read queue can be assigned (step S124). If there is no allottable arithmetic processing circuit 12 (step S124: NO), the control circuit 15 shall continue to accumulate the packet in the buffer 14 until the next allocation timing, and returns to step S121. For example, this is the case when the arithmetic processing circuit 12 capable of processing the packet is used for processing another packet. On the other hand, when there is an arithmetic processing circuit 12 to which the packet can be assigned (step S124: YES), the packet is read from the read queue selected from the buffer 14 and input to the arithmetic processing circuit 12 (step S125).
  • control circuit 15 may grasp the processing content to be executed by the arithmetic processing circuit 12 for the packet based on the header information of the packet.
  • the arithmetic processing circuit 12 that realizes a plurality of different functions the arithmetic processing circuit 12 that can process the packet at high speed or low power from the plurality of arithmetic processing circuits 12, that is, the content of the arithmetic processing
  • a suitable arithmetic processing circuit 12 may be selected. For example, for processing with a relatively small amount of calculation, a calculation processing circuit 12 such as a CPU or a general-purpose processor is selected. On the other hand, for a process having a relatively large amount of calculation such as detecting a person from a moving image, a calculation processing circuit 12 equipped with a GPU or hardware specialized for the processing is selected.
  • control circuit 15 confirms whether or not there is an unassigned user who has not been assigned to the arithmetic processing circuit 12 (step S126). If there is an unassigned user (step S126: YES), the process returns to step S120, the user is selected again, and the same process is repeated. At this time, fairness among users can be ensured by selecting another user without selecting the user once assigned. If there are no unallocated users (step S126: NO), the series of packet control processes is terminated.
  • FIG. 7 is a flowchart showing another packet control process of the control circuit according to the second embodiment.
  • the packets of the same user are allocated as much as possible, that is, when the user ID is assigned when a series of processing requests occur, the user who has the earliest time when the processing request occurs.
  • a case where arithmetic processing is preferentially assigned to a packet will be described.
  • steps S120 to S125 are the same as those in FIG. 6 described above.
  • the control circuit 15 confirms whether or not there is an unallocated packet in the buffer 14, such as a packet that can be allocated to another arithmetic processing circuit 12 (step S127). If there is an unallocated packet (step S127: YES), the process returns to step S121 and the same process is repeated.
  • step S127 the control circuit 15 confirms whether or not there is an unallocated user who has not been allocated to the arithmetic processing circuit 12 (step S126), as in FIG. ). If there is an unassigned user (step S126: YES), the process returns to step S120, the user is selected again, and the same process is repeated. At this time, fairness among users can be ensured by selecting another user without selecting the user once assigned. If there are no unallocated users (step S126: NO), the series of packet control processes is terminated.
  • the buffer 14 is provided with queues having different priorities for each packet user in the packet classification, and the packet processing circuit 13 corresponds to the input packet.
  • the packet is stored in the queue, and the control circuit 15 is configured to read the packet from the corresponding queue and assign it to the arithmetic processing circuit 12 for each user based on the priority of the packet.
  • each user can allocate packets to the arithmetic processing circuit 12 based on the priority of the packets.
  • the queue of the buffer 14 with a timer for measuring the time from the start of accumulation for each user, it is possible to set a different threshold value for the accumulation time for each user. Therefore, it is possible to control the allocation of packets to the arithmetic processing circuit 12 with a finer particle size than that of the first embodiment. Therefore, for example, for a user who uses a service with strict restrictions on the processing time, parallel processing can be performed and the processing time can be shortened by preferentially reading from the queue. Further, by allocating to the arithmetic processing circuit 12 so as to ensure fairness among users, it is possible to homogenize the service quality.
  • FIG. 8 is a block diagram showing a buffer configuration according to the third embodiment.
  • a queue having a different priority is provided in the buffer 14 for each arithmetic processing circuit 12 in the packet classification, and the packet processing circuit 13 is input.
  • the packet is stored in the corresponding queue, and the control circuit 15 is configured to read the packet from the corresponding queue and assign it to the arithmetic processing circuit 12 for each arithmetic processing circuit 12 based on the priority of the packet. be.
  • each arithmetic processing circuit 12 when the processing contents of each arithmetic processing circuit 12 are different, the processing order can be controlled in each arithmetic processing circuit 12. Further, when the processing contents of each arithmetic processing circuit 12 are the same, when the packets are input, they are stored in the queue of the buffer 14 so that the number of packets stored in each arithmetic processing circuit 12 is equal. , It is possible to avoid load concentration on a specific arithmetic processing circuit 12, and it is possible to homogenize the processing load.
  • FIG. 9 is a flowchart showing a packet control process of the control circuit according to the third embodiment.
  • control circuit 15 reads the packet from the buffer 14 composed of the queues for each arithmetic processing circuit and each priority based on the header information of the packet as a whole, and any of the arithmetic processing circuits 12 Output to.
  • the control circuit 15 selects the arithmetic processing circuit 12 to which the packet can be assigned from the arithmetic processing circuits 12 based on the selection candidates of the packet classification specified in advance (step S130). Among the packets stored in the queue of the arithmetic processing circuit 12 in the buffer 14, it is confirmed whether or not there is an excess packet whose storage time exceeds the threshold value (step S131). If there are excess packets (step S131: YES), the process proceeds to step S134 described later. When there are no excess packets (step S131: NO), the control circuit 15 selects a queue for reading packets from each queue in the buffer 14 (step S132). For example, when the arithmetic processing circuit 12 is provided with a queue for each priority, the queue is selected in the order of the highest priority queue to the lowest priority queue.
  • step S133 the control circuit 15 confirms whether or not packets have been accumulated in the selected queue (step S133). If there is no packet accumulation in the selected queue (step S133: NO), the process returns to step S132 to change the queue selected as the read queue. For example, when sequentially selecting from the highest priority queue to the lower priority queue, if there is no packet accumulation in the highest priority queue, the next highest priority queue (high priority queue) is selected as the read queue. If there is an accumulation of packets in the selected read queue (step S133: YES), the process proceeds to step S134 described later. In step S134, the control circuit 15 reads the packet from the read queue selected from the buffer 14 and inputs the packet to the arithmetic processing circuit 12 (step S134).
  • control circuit 15 may grasp the processing content to be executed by the arithmetic processing circuit 12 for the packet based on the header information of the packet.
  • the arithmetic processing circuit 12 that realizes a plurality of different functions the arithmetic processing circuit 12 that can process the packet at high speed or low power from the plurality of arithmetic processing circuits 12, that is, the content of the arithmetic processing
  • a suitable arithmetic processing circuit 12 may be selected. For example, for processing with a relatively small amount of calculation, a calculation processing circuit 12 such as a CPU or a general-purpose processor is selected. On the other hand, for a process having a relatively large amount of calculation such as detecting a person from a moving image, a calculation processing circuit 12 equipped with a GPU or hardware specialized for the processing is selected.
  • control circuit 15 confirms whether or not there is an unallocated packet that has not been allocated to the arithmetic processing circuit 12 in the selected read queue (step S135). If there is an unallocated packet (step S135: YES), the process returns to step S131 and the same process is repeated.
  • step S135 the control circuit 15 confirms the presence / absence of the unallocated arithmetic processing circuit 12 for which the packet has not been allocated (step S136). If there is an unallocated arithmetic processing circuit 12 (step S136: YES), the process returns to step S130, the arithmetic processing circuit 12 is selected, and the same processing is repeated. Further, when there is no unallocated arithmetic processing circuit 12 (step S136: NO), a series of packet control processing is terminated.
  • the buffer 14 is provided with queues having different priorities for each arithmetic processing circuit 12 in the packet classification, and the packet processing circuit 13 is input to the packet. Is stored in the corresponding queue, and the control circuit 15 is configured to read the packet from the corresponding queue and assign it to the arithmetic processing circuit 12 for each arithmetic processing circuit 12 based on the priority of the packet. ..
  • FIG. 10 is a block diagram showing a buffer configuration according to the fourth embodiment.
  • queues having different priorities for each packet user in the packet classification are provided in the buffer 14, and the users are not distinguished, that is, they are common to each user.
  • a low priority queue is provided, the packet processing circuit 13 stores the input packet in the corresponding queue, and the control circuit 15 reads the packet from the corresponding queue based on the priority of the packet for each user and performs arithmetic processing.
  • low priority packets are configured to be read from the low priority queue common to each user and assigned to the arithmetic processing circuit 12.
  • FIG. 11 is a flowchart showing a packet control process of the control circuit according to the fourth embodiment.
  • control circuit 15 reads the packet from the buffer 14 composed of the queue for each user / priority and the low priority queue common to all users based on the header information of the packet as a whole. , Is output to any of the arithmetic processing circuits 12.
  • the control circuit 15 selects a target user from the selection candidates of the packet classification specified in advance (step S140), and among the packets stored in the queue of the user among the buffers 14. , It is confirmed whether or not there is an excess packet whose accumulation time exceeds the threshold value (step S141). If there is an excess packet (step S141: YES), the process proceeds to step S144 described later. When there are no excess packets (step S141: NO), the control circuit 15 selects a queue for reading packets from each queue in the buffer 14 (step S142). For example, when a queue is provided for each priority for the user, the queue is selected in the order of the highest priority queue to the lowest priority queue.
  • step S143 the control circuit 15 confirms whether or not packets have been accumulated in the selected queue. If there is no packet accumulation in the selected queue (step S143: NO), the process returns to step S142 to change the queue selected as the read queue. For example, when sequentially selecting from the highest priority queue to the lower priority queue, if there is no packet accumulation in the highest priority queue, the next highest priority queue (high priority queue) is selected as the read queue. If there is an accumulation of packets in the selected read queue (step S143: YES), the process proceeds to step S144 described later.
  • step S144 the control circuit 15 confirms the presence or absence of the arithmetic processing circuit 12 to which the packet read from the read queue can be assigned (step S144). If there is no allottable arithmetic processing circuit 12 (step S144: NO), the control circuit 15 shall continue to accumulate the packet in the buffer 14 until the next allocation timing, and returns to step S141. For example, this is the case when the arithmetic processing circuit 12 capable of processing the packet is used for processing another packet. On the other hand, when there is an arithmetic processing circuit 12 to which the packet can be assigned (step S144: YES), the packet is read from the read queue selected from the buffer 14 and input to the arithmetic processing circuit 12 (step S145).
  • control circuit 15 may grasp the processing content to be executed by the arithmetic processing circuit 12 for the packet based on the header information of the packet.
  • the arithmetic processing circuit 12 that realizes a plurality of different functions the arithmetic processing circuit 12 that can process the packet at high speed or low power from the plurality of arithmetic processing circuits 12, that is, the content of the arithmetic processing
  • a suitable arithmetic processing circuit 12 may be selected. For example, for processing with a relatively small amount of calculation, a calculation processing circuit 12 such as a CPU or a general-purpose processor is selected. On the other hand, for a process having a relatively large amount of calculation such as detecting a person from a moving image, a calculation processing circuit 12 equipped with a GPU or hardware specialized for the processing is selected.
  • control circuit 15 confirms whether or not there is an unassigned user who has not been assigned to the arithmetic processing circuit 12 (step S146). If there is an unassigned user (step S146: YES), the process returns to step S140, the user is selected again, and the same process is repeated. At this time, fairness among users can be ensured by selecting another user without selecting the user once assigned.
  • control circuit 15 sequentially reads out all the packets that can be assigned to the arithmetic processing circuit 12 from the low priority queue common to each user in the buffer 14. After allocating to the arithmetic processing circuit 12 (step S147), a series of packet control processing is terminated.
  • the buffer 14 is provided with queues having different priorities for each packet user in the packet classification, and the users are not distinguished, that is, the low is common to each user.
  • a priority queue is provided, the packet processing circuit 13 stores the input packet in the corresponding queue, and the control circuit 15 reads the packet from the corresponding queue based on the priority of the packet for each user and performs an arithmetic processing circuit.
  • the low priority packet is configured to read the packet from the low priority queue common to each user and allocate it to the arithmetic processing circuit 12.
  • the low priority packet can be assigned to the arithmetic processing circuit 12 without distinguishing the user. Therefore, it is possible to control the allocation of packets to the arithmetic processing circuit 12 with the same fine particle size as that of the second embodiment. Further, by sharing the low priority queue, it is possible to reduce the storage capacity of the buffer 14.
  • FIG. 12 is a block diagram showing a buffer configuration according to the fifth embodiment.
  • queues having different priorities are provided for each arithmetic processing circuit 12 in the packet classification, and the arithmetic processing circuits 12 are not distinguished.
  • a low priority queue common to each arithmetic processing circuit 12 is provided, the packet processing circuit 13 stores the input packet in the corresponding queue, and the control circuit 15 is based on the packet priority for each arithmetic processing circuit 12.
  • Packets are read from the corresponding queue and assigned to the arithmetic processing circuit 12, and low priority packets are configured to be read from the low priority queue common to each arithmetic processing circuit 12 and assigned to the arithmetic processing circuit 12. It was done.
  • each arithmetic processing circuit 12 when the processing contents of each arithmetic processing circuit 12 are different, the processing order can be controlled in each arithmetic processing circuit 12. Further, when the processing contents of each arithmetic processing circuit 12 are the same, when the packets are input, they are stored in the queue of the buffer 14 so that the number of packets stored in each arithmetic processing circuit 12 is equal. , It is possible to avoid load concentration on a specific arithmetic processing circuit 12, and it is possible to homogenize the processing load. Further, it is possible to control the allocation of packets to the arithmetic processing circuit 12 with the same fine particle size as the third embodiment described above. Further, by sharing the low priority queue, it is possible to reduce the storage capacity of the buffer 14.
  • FIG. 13 is a flowchart showing a packet control process of the control circuit according to the fifth embodiment.
  • control circuit 15 is composed of a queue for each arithmetic processing circuit / priority and a low priority queue common to each arithmetic processing circuit 12 based on the header information of the packet as a whole.
  • the packet is read from the buffer 14 and output to any of the arithmetic processing circuits 12.
  • the control circuit 15 selects the arithmetic processing circuit 12 to which the packet can be assigned from the arithmetic processing circuits 12 based on the selection candidates of the packet classification specified in advance (step S150). Among the packets stored in the queue of the arithmetic processing circuit 12 in the buffer 14, it is confirmed whether or not there is an excess packet whose storage time exceeds the threshold value (step S151). If there are excess packets (step S151: YES), the process proceeds to step S154 described later. When there are no excess packets (step S151: NO), the control circuit 15 selects a queue for reading packets from each queue in the buffer 14 (step S152). For example, when the arithmetic processing circuit 12 is provided with a queue for each priority, the queue is selected in the order of the highest priority queue to the lowest priority queue.
  • step S153 the control circuit 15 confirms whether or not packets have been accumulated in the selected queue (step S153). If there is no packet accumulation in the selected queue (step S153: NO), the process returns to step S152 to change the queue selected as the read queue. For example, when sequentially selecting from the highest priority queue to the lower priority queue, if there is no packet accumulation in the highest priority queue, the next highest priority queue (high priority queue) is selected as the read queue. If there is an accumulation of packets in the selected read queue (step S153: YES), the process proceeds to step S154 described later. In step S154, the control circuit 15 reads the packet from the read queue selected from the buffer 14 and inputs the packet to the arithmetic processing circuit 12 (step S154).
  • control circuit 15 may grasp the processing content to be executed by the arithmetic processing circuit 12 for the packet based on the header information of the packet.
  • the arithmetic processing circuit 12 that realizes a plurality of different functions the arithmetic processing circuit 12 that can process the packet at high speed or low power from the plurality of arithmetic processing circuits 12, that is, the content of the arithmetic processing
  • a suitable arithmetic processing circuit 12 may be selected. For example, for processing with a relatively small amount of calculation, a calculation processing circuit 12 such as a CPU or a general-purpose processor is selected. On the other hand, for a process having a relatively large amount of calculation such as detecting a person from a moving image, a calculation processing circuit 12 equipped with a GPU or hardware specialized for the processing is selected.
  • control circuit 15 confirms whether or not there is an unallocated packet that has not been allocated to the arithmetic processing circuit 12 in the selected read queue (step S155). If there is an unallocated packet (step S155: YES), the process returns to step S151 and the same process is repeated.
  • step S155 NO
  • the control circuit 15 confirms the existence of the unallocated arithmetic processing circuit 12 for which the packet has not been allocated (step S156). If there is an unallocated arithmetic processing circuit 12 (step S156: YES), the process returns to step S150, the arithmetic processing circuit 12 is selected again, and the same processing is repeated.
  • control circuit 15 can be assigned to the arithmetic processing circuit 12 from the low priority queue common to each arithmetic processing circuit 12 in the buffer 14. After all the packets are sequentially read out and assigned to the arithmetic processing circuit 12 (step S157), a series of packet control processes are terminated.
  • the network card 10 of the present embodiment is provided with queues having different priorities for each arithmetic processing circuit 12 in the packet classification in the buffer 14, and the arithmetic processing circuits 12 are not distinguished, that is, each.
  • a common low priority queue is provided in the arithmetic processing circuit 12, the packet processing circuit 13 stores the input packet in the corresponding queue, and the control circuit 15 is based on the packet priority for each arithmetic processing circuit 12. Packets are read from the corresponding queue and assigned to the arithmetic processing circuit 12, and low priority packets are configured to be read from the low priority queue common to each arithmetic processing circuit 12 and assigned to the arithmetic processing circuit 12. It is a thing.
  • the low priority packet can be assigned to the arithmetic processing circuit 12 without distinguishing the arithmetic processing circuit 12. Therefore, it is possible to control the allocation of packets to the arithmetic processing circuit 12 with the same fine particle size as that of the third embodiment. Further, by sharing the low priority queue, it is possible to reduce the storage capacity of the buffer 14.
  • FIG. 14 is a block diagram showing a buffer configuration according to the sixth embodiment.
  • the buffer 14 is composed of queues for each priority and each arithmetic processing circuit.
  • packets are stored in a queue for each arithmetic processing circuit for each packet priority and assigned to the arithmetic processing circuit 12.
  • the same effect as that of the third embodiment can be obtained.
  • FIG. 15 is a block diagram showing a buffer configuration according to the seventh embodiment.
  • the buffer 14 is composed of queues for each priority and each user.
  • packets are stored in a queue for each user for each packet priority and assigned to the arithmetic processing circuit 12. As a result, the same effect as that of the second embodiment can be obtained.
  • FIG. 16 is a block diagram showing a buffer configuration according to the eighth embodiment.
  • the buffer 14 is composed of queues for each physical port and each priority.
  • the packet is stored in the queue for each priority based on the priority of the packet for each physical port to which the packet is input, and is assigned to the arithmetic processing circuit 12.
  • priority control can be performed for each physical port, so that packets input from a specific physical port 11 are treated preferentially, and packets stored in the highest priority queue among the physical ports 11 are treated with priority. It is possible to reduce the processing time.
  • FIG. 17 is a block diagram showing a buffer configuration according to a ninth embodiment.
  • the buffer 14 is composed of a queue for each physical port and each priority, and a low priority queue shared between the physical ports 11 without distinguishing the physical port 11. It is a point.
  • the packet is stored in a queue for each physical port 11 based on the priority of the packet and assigned to the arithmetic processing circuit 12, and the low priority queue is a queue for accumulating a plurality of physical ports 11 together.
  • FIG. 18 is a block diagram showing a buffer configuration according to the tenth embodiment.
  • the buffer 14 is composed of queues for each physical port, each priority, and each arithmetic processing.
  • the packets are distributed to each physical port 11 based on the priority of the packets, and the packets are stored in the queue for each arithmetic processing circuit and assigned to the arithmetic processing circuit 12. This makes it possible to perform finer control than in other embodiments.
  • FIG. 19 is a block diagram showing a buffer configuration according to the eleventh embodiment.
  • the buffer 14 is composed of queues for each physical port, each priority, and each user.
  • packets are distributed to each physical port based on the priority of the packets, and the packets are stored in the queue for each user and assigned to the arithmetic processing circuit. This makes it possible to perform finer control than in other embodiments.

Landscapes

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Abstract

本発明のネットワークカード（１０）は、バッファ（１４）に、パケットの優先度と対応する複数のキューを設け、パケット処理回路（１３）が、物理ポート（１１）が受信したパケットから得られた優先度と対応するバッファ（１４）内のキューにパケットを格納し、制御回路（１５）が、パケットの優先度に基づいてバッファ（１４）内のキューを順に選択し、選択したキューから読み出したパケットを、演算処理回路（１２）に割り当てる。これにより、通信ネットワークの優先制御とパケットに対する演算処理の割り当て制御とを融合でき、結果として、パケットに対して演算処理を効率よく実行することが可能となる。

Description

ネットワークカードおよびパケット処理方法
　本発明は、通信ネットワークの優先制御に基づいてパケットを転送制御する際、当該パケットに対して演算処理を実行するためのパケット処理技術に関する。
　機械学習や人工知能（ＡＩ）やＩｏＴ（Internet of Things）など多くの分野で技術革新が進み、様々な情報やデータを活用することで、サービスの高度化・付加価値の提供が盛んに行われている。このような処理では、大量の計算をする必要があり、そのための情報処理基盤が必須である。
　例えば、非特許文献１では、既存の情報処理基盤をアップデートしようとする試みが展開されてはいるものの、急速に増えていくデータに対して現代のコンピュータが対応しきれていないのも事実であり、今後さらなる進化を遂げていくためには、ムーアの法則を越える「ポストムーア技術」が確立されなければいけないと指摘している。
　ポストムーア技術として、例えば、非特許文献２では、フローセントリックコンピューティングという技術が開示されている。フローセントリックコンピューティングでは、データのある場所で処理を行うというこれまでのコンピューティングの考えではなく、計算機能が存在する場所にデータを移動して処理を行うという新たな概念を導入した。
　このようなフローセントリックコンピューティングを実現するためには、データ移動に必要な広帯域な通信ネットワークが必要となるだけでなく、同時に効率よく通信ネットワークを制御しないと、データの移動を効率よく実施できない可能性がある。
特開２０２０－７２３４６号公報
「NTT Technology Report for Smart World 2020」，日本電信電話株式会社，28 May 2020，［2020年10月19日検索］，インターネット，＜https://www.rd.ntt/_assets/pdf/techreport/NTT_TRFSW_2020_EN_W.pdf＞ R. Takano and T. Kudoh, "Flow-centric computing leveraged by photonic circuit switching for the post-moore era", Tenth IEEE/ACM International Symposium on Networks-on-Chip (NOCS), Nara, 2016, pp. 1-3, ［2020年10月19日検索］，インターネット，＜https://ieeexplore.ieee.org/abstract/document/7579339＞
　一般に、通信ネットワークにおいて、データ移動の高速化・高効率化のために用いられる技術として、フロー制御が知られている（例えば、特許文献１）。このような従来技術によれば、通信ネットワークの負荷やバッファの蓄積容量に応じて、動的に通信経路を制御することで、パケットロスを抑制することが可能である。
　一方、通信ネットワークを介したフローセントリックコンピューティングでは、データごとに処理内容や優先度が異なる。このため、通信ネットワークの優先制御に加えて、データごとの処理内容や優先度を考慮して、データに対する演算処理を割り当てる必要がある。したがって、従来技術には、通信ネットワークの優先制御とパケットに対する演算処理の割り当て制御とを融合するためのパケット処理技術については開示されていない。
　本発明はこのような課題を解決するためのものであり、通信ネットワークの優先制御とパケットに対する演算処理の割り当て制御とを融合できるパケット処理技術を提供することを目的としている。
　このような目的を達成するために、本発明にかかるネットワークカードは、伝送路を介してパケットを受信および送信するように構成された複数の物理ポートと、パケットを一時的に蓄積するように構成されたバッファと、前記複数の物理ポートが受信した第１のパケットを前記バッファに格納するように構成されたパケット処理回路と、前記バッファから読み出された第２のパケットに対して所定の演算処理を行うように構成された複数の演算処理回路と、前記第２のパケットに関する、前記バッファからの読み出しおよび前記演算処理回路への割り当てを制御するように構成された制御回路とを備え、前記バッファは、パケットの優先度と対応する複数のキューを有し、前記パケット処理回路は、前記第１のパケットから得られた優先度と対応する前記バッファ内のキューに前記第１のパケットを格納し、前記制御回路は、パケットの優先度に基づいて前記バッファ内のキューを順に選択し、選択したキューから読み出した前記第２のパケットを、前記複数の演算処理回路に割り当てるように構成したものである。
　また、本発明にかかるパケット処理方法は、伝送路を介してパケットを受信および送信するように構成された複数の物理ポートと、パケットを一時的に蓄積するように構成されたバッファと、前記複数の物理ポートが受信した第１のパケットを前記バッファに格納するように構成されたパケット処理回路と、前記バッファから読み出された第２のパケットに対して所定の演算処理を行うように構成された複数の演算処理回路と、前記第２のパケットに関する、前記バッファからの読み出しおよび前記演算処理回路への割り当てを制御するように構成された制御回路とを備えるネットワークカードで用いられるパケット処理方法であって、前記パケット処理回路が、前記第１のパケットから得られた優先度と対応する前記バッファ内のキューに前記第１のパケットを格納する第１のステップと、前記制御回路が、パケットの優先度に基づいて前記バッファ内のキューを順に選択し、選択したキューから読み出した前記第２のパケットを、前記複数の演算処理回路に割り当てる第２のステップとを備えている。
　本発明によれば、通信ネットワークの優先制御とパケットに対する演算処理の割り当て制御とを融合することができ、結果として、パケットに対して演算処理を効率よく実行することが可能となる。
図１は、第１の実施の形態にかかるネットワークカードの構成を示すブロック図である。 図２は、第１の実施の形態にかかるバッファの構成を示すブロック図である。 図３は、第１の実施の形態にかかるネットワークカードのパケット処理方法を示すフローチャートである。 図４は、第１の実施の形態にかかる制御回路パケット制御処理を示すフローチャートである。 図５は、第２の実施の形態にかかるバッファの構成を示すブロック図である。 図６は、第２の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。 図７は、第２の実施の形態にかかる制御回路の他のパケット制御処理を示すフローチャートである。 図８は、第３の実施の形態にかかるバッファの構成を示すブロック図である。 図９は、第３の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。 図１０は、第４の実施の形態にかかるバッファの構成を示すブロック図である。 図１１は、第４の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。 図１２は、第５の実施の形態にかかるバッファの構成を示すブロック図である。 図１３は、第５の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。 図１４は、第６の実施の形態にかかるバッファの構成を示すブロック図である。 図１５は、第７の実施の形態にかかるバッファの構成を示すブロック図である。 図１６は、第８の実施の形態にかかるバッファの構成を示すブロック図である。 図１７は、第９の実施の形態にかかるバッファの構成を示すブロック図である。 図１８は、第１０の実施の形態にかかるバッファの構成を示すブロック図である。 図１９は、第１１の実施の形態にかかるバッファの構成を示すブロック図である。 図２０は、従来のネットワークカードの構成を示すブロック図である。
　次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
　まず、図１および図２を参照して、本発明の第１の実施の形態にかかるネットワークカード１０について説明する。図１は、第１の実施の形態にかかるネットワークカードの構成を示すブロック図である。図２は、第１の実施の形態にかかるバッファの構成を示すブロック図である。
［ネットワークカード］
　このネットワークカード（Network Interface Card：ＮＩＣ）は、ネットワークアダプタとも呼ばれ、コンピュータなどの機器を伝送路に接続するための拡張装置である。ネットワークカード１０は、機器の筐体背面や側面、さらには筐体内部に用意された拡張スロットに挿入する形態で使用されるカード型のものがあるが、これに限定されるものではない。例えば、機器の筐体内、例えばＣＰＵなどの制御回路１５が搭載された基板に回路として実装される形態や、ＵＳＢ（Universal Serial Bus）ポートなどの周辺機器用のインターフェースに接続される形態もある。
　図１に示すように、本実施の形態にかかるネットワークカード１０は、主な回路部として、Ｐ（Ｐは２以上の整数）個の物理ポート（＃１～＃Ｐ）１１、Ｎ（Ｎは２以上の整数）個の演算処理回路１２（＃１～＃Ｎ）、パケット処理回路１３、バッファ１４、および、制御回路１５を備えている。
　このネットワークカード１０は、全体として、物理ポート１１が伝送路Ｌを介して受信したデータパケットなどのパケット（第１のパケット）を、パケット処理回路１３でバッファ１４に一時的に格納し、バッファ１４から順次読み出したパケット（第２のパケット）に対して、演算処理回路１２で所定の演算処理を実行し、得られた演算処理結果をパケットに格納して物理ポート１１から送信するように構成されている。
　この際、パケット処理回路１３で、各パケットのヘッダ情報を抽出し、このヘッダ情報に含まれる優先度さらには優先度とパケット分類との組み合わせに基づく順序で、制御回路１５により、バッファ１４からパケットを読み出して演算処理回路１２へ出力するように構成されている。
［物理ポート］
　物理ポート１１（＃１～＃Ｐ）は、外部装置、外部ネットワーク、外部接続デバイス（ともに図示せず）との入出力インターフェースであって、伝送路Ｌを介して外部から入力される光または電気信号により、パケットを受信する機能と、当該ネットワークカード１０で得られた演算処理結果を送信するためのパケットを、光または電気信号により、伝送路Ｌを介して外部へ出力する機能と、を有する。具体的には、物理ポート１１は、イーサネット（Ethernet：登録商標）のポートや、インフィニバンド（InfiniBand）のポート、ＰＣＩ　ＥｘｐｒｅｓｓなどのＩ／Ｏシリアルインターフェースなど、任意の入出力インターフェースから構成されるが、一般的な市中技術で入手できる入出力インターフェースのみならず、独自に定めたインターフェースで構成してもよい。
［演算処理回路］
　演算処理回路１２（＃１～＃Ｎ）は、バッファ１４から読み出したパケットに含まれるデータに対して所定の演算処理（演算または処理）を行う機能と、得られた演算処理結果（演算結果また処理結果）を出力する機能と、を有する。演算処理回路１２からの出力は、パケット処理回路１３でパケットに格納された後、物理ポート１１から伝送路Ｌを介して、前述の外部装置、外部ネットワーク、外部接続デバイスへ出力される。
　演算処理回路１２は、ＣＰＵ（Central processing Unit）やＧＰＵ（Graphics Processing Unit）上で動作するソフトウェアで実現してもよく、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）に形成したＬＳＩ（Large Scale Integration）回路などのハードウェアで実現してもよい。また、演算処理回路１２は、物理ポート１１、パケット処理回路１３、バッファ１４、制御回路１５のいずれかまたは全部と同一の物理デバイス上で実現してもよい。また、演算処理回路１２のそれぞれは、異なる種類のデバイスや、異なる種類の機能を提供する専用回路で構成してもよく、同一のプロセッサで構成し、汎用プロセッサのように汎用的に用いることができるように構成してもよい。
［パケット処理回路］
　パケット処理回路１３は、物理ポート１１から入力されたパケットに対して、所定の通信プロトコル処理を実施する機能と、当該パケットのパケットヘッダに格納されているヘッダ情報を抽出する機能と、抽出したヘッダ情報を制御回路１５へ通知する機能と、当該パケットをバッファ１４へ格納する機能と、を有する。通信プロトコル処理は、ＴＣＰ／ＩＰなどの一般的なプロトコル処理からなり、市販のネットワークカードが提供するものと同等である。
　制御回路１５に通知されるヘッダ情報には、通信ネットワークの優先制御に基づくパケットの優先度（例えば、最高優先／優先／ベストエフォートなど）のほか、パケットに対して実行する演算処理を制御する際に用いるパケット分類が含まれている。
　ヘッダ情報のうち、パケットのユーザを識別するためのユーザＩＤやＶＬＡＮ　ＩＤ、パケットに適用するサービス内容を識別する番号、パケットに対して実行すべき演算処理内容に関する情報、などの情報に基づいて、パケットが属するパケット分類のうち、パケットのユーザに関する分類と、パケットを演算処理する演算処理回路１２に関する分類とが特定される。
　また、パケット処理回路１３は、物理ポート１１のうち、どの物理ポートから入力されたパケットであるかを示すポート情報を、ヘッダ情報に含めて制御回路１５へ通知することもある。このポート情報に基づいて、パケット分類のうち、パケットを受信した物理ポート１１に関する分類が特定される。
　また、パケット処理回路１３は、前述したパケットの優先度や、パケットの優先度とパケット分類とを用いた所定の振り分けルールに基づいて、物理ポート１１から入力されたパケットを解析し、バッファ１４内の対応するキューへ格納する機能を有している。例えば、バッファ１４内に、優先度ごとにキューが設けられている場合、ヘッダ情報のうち、パケットの優先度（例えば、最高優先／優先／ベストエフォートなど）に関する情報に基づいて、対応する優先度のキューへパケットを格納する。
［バッファ］
　バッファ１４は、パケットを格納する複数のキューを備え、パケット処理回路１３から入力されたパケットを一時的に記憶する機能と、制御回路１５からの読み出し指示に基づいて、指定されたキューからパケットを出力する機能と、を有する。なお、制御回路１５は、バッファ１４内の任意のキューからパケットを読み出して、演算処理回路１２へ出力する。例えば、図２に示すように、バッファ１４に、パケットの優先度ごとに複数のキューを備えることで、最高優先のキューから優先的にパケットを演算処理回路１２へ出力する、などの優先制御が実現できる。
［制御回路］
　制御回路１５は、パケット処理回路１３から通知されたヘッダ情報に基づいて、バッファ１４に蓄積されているパケットに関する優先度やパケット分類の選択候補（選択子）を特定する機能と、これら優先度、または優先度とパケット分類の組み合わせと対応するキューを選択し、選択したキューからパケットを読み出して演算処理回路１２のいずれかへ出力する機能と、選択したキューに蓄積されているパケットに関する蓄積開始から経過した時間、すなわち蓄積時間を計測する機能と、蓄積時間に基づいてキューから読み出すパケットを選択する機能と、を有する。
　具体的には、制御回路１５は、蓄積時間が予め設定されている閾値を超過した超過パケットが、バッファ１４に蓄積されているか否かを判定し、超過パケットがある場合には、その超過パケットを読み出して演算処理回路１２へ出力する。また、制御回路１５は、超過パケットが蓄積されていない場合、バッファ１４からパケットを読み出すキューを選択する。
　例えば、バッファ１４が優先度ごとにキューを備える場合、制御回路１５は、最高優先のキューから低優先のキューへ、順に読み出しキューを選択する。選択したキューにパケットが蓄積されていない場合、制御回路１５は、読み出しキューを変更する。例えば、制御回路１５は、最初に最高優先のキューを選択し、その最高優先キューにパケットの蓄積がなければ、次に優先度の高いキューを順に選択し、パケットが蓄積されているキューを読み出しキューとして選択する。
　選択したキューにパケットの蓄積がある場合、制御回路１５は、当該パケットを割り当て可能な演算処理回路１２があるか否かを判定する。割り当て可能な演算処理回路１２がない場合、制御回路１５は、次の割り当てタイミングまでバッファ１４で当該パケットの蓄積を継続する。例えば、当該パケットの処理が可能な演算処理回路１２が、他のパケットの処理に用いられている場合などが、これに該当する。当該パケットを割り当て可能な演算処理回路１２がある場合、制御回路１５は、当該パケットをバッファ１４から読み出して、演算処理回路１２へ入力する。
　制御回路１５は、パケットのヘッダ情報に基づいて、当該パケットに対して演算処理回路１２が実行すべき処理内容を把握することもある。複数の異なる機能を実現する演算処理回路１２が具備される場合、複数の演算処理回路１２の中から、当該パケットの処理を高速または低電力に処理できる演算処理回路１２、つまり演算処理の内容に適した演算処理回路１２を選択することもある。例えば、比較的演算量が少ない処理に対しては、ＣＰＵや汎用プロセッサのような演算処理回路１２を選択する。一方、動画像から人物検出をするなど、比較的演算量が多い処理に対しては、ＧＰＵや当該処理に特化したハードウェアを搭載した演算処理回路１２を選択する。
　なお、以上の説明では、バッファ１４のキューにおけるパケットの蓄積時間を計測し、閾値を超過した超過パケットを優先的に演算処理回路１２へ割り当てる例を示したが、当該制御における割り当ての契機とする閾値は、動的に変更しても、固定値を用いても良い。例えば、データトラヒック量が少ない場合は、当該閾値を短く設定し、低優先キューに格納されるパケットについて比較的割り当てやすくすることもできる。
　また、以上の説明では、制御回路１５は、演算処理回路１２に空きがあるか否かにより、当該パケットの処理を割り当てるか否かを判断する例を示したが、割り当て可否判断はこれに限らない。例えば、演算処理回路１２ごとに処理性能差がある場合は、当該パケットの処理に適した演算処理回路１２を選択することもある。また、複数ある演算処理回路１２のうち、当該パケットの処理に対して、最も処理性能が良い演算処理回路１２に空きがない場合は、次に処理性能が良好な演算処理回路１２を割り当てることもある。
　図２０は、従来のネットワークカードの構成を示すブロック図である。図２０に示すように、従来のネットワークカード５０は、一部の演算処理を行う機能を具備する程度であるのに対し、本実施の形態にかかるネットワークカード１０は、バッファ１４が複数のキューを備え、制御回路１５が、キューごとに、演算処理回路１２へのパケットの割り当てを制御する点が異なる。これにより、例えば、優先度の高いパケットに対して、優先的に演算処理を実行することが可能となる。したがって、パケットの処理時間を短縮することが可能であるとともに、優先度の低いパケットの処理は演算処理回路１２の負荷が軽い時間に実施することで、システム全体の負荷を平準化することが可能となる。
［第１の実施の形態の動作］
　次に、第１の実施の形態にかかるネットワークカード１０の動作について説明する。以下では、ネットワークカード１０全体の動作を示すパケット演算動作と、制御回路１５のパケット制御動作とについて、それぞれ説明する。
［パケット演算動作］
　最初に、図３を参照して、第１の実施の形態にかかるネットワークカード１０のパケット演算動作について説明する。図３は、第１の実施の形態にかかるネットワークカードのパケット処理方法を示すフローチャートである。
　図３に示すように、まず、物理ポート１１は、外部装置または外部ネットワーク、外部接続デバイスから伝送路Ｌを介してパケットを受信する（ステップＳ１００）。
　続いて、パケット処理回路１３は、物理ポート１１から入力されたパケットに対して、所定の通信プロトコル処理を実行し、当該パケットのヘッダ情報を抽出するとともに、抽出したヘッダ情報を制御回路１５へ通知する（ステップＳ１０１）。また、パケット処理回路１３は、当該パケットをバッファ１４へ格納する（ステップＳ１０２）（第１のステップ）。
　次に、制御回路１５は、パケット処理回路１３から通知されたヘッダ情報に基づいて、バッファ１４からパケットを読み出すキューを選択し（ステップＳ１０３）、選択したキューからパケットを読み出して演算処理回路１２へ出力する（ステップＳ１０４）（第２のステップ）。この際、バッファ１４は、制御回路１５からの読み出し指示に基づき、指定されたキューからパケットを読み出して演算処理回路１２へ出力する。例えば、パケットの優先度ごとに複数のキューを備えることで、最高優先のキューから優先的にパケットを読み出して出力するなど、当該機能を用いて優先制御が実現できる。
　演算処理回路１２は、バッファ１４から入力されたパケットに対して所定の演算処理を実行し、得られた演算処理結果をパケット処理回路１３へ出力する（ステップＳ１０５）。
　パケット処理回路１３は、演算処理回路１２から出力された演算処理結果をパケットに格納して、物理ポート１１から光または電気信号として送信し（ステップＳ１０６）、一連のパケット演算処理を終了する。
［パケット制御動作］
　次に、図４を参照して、図３のステップＳ１０３，Ｓ１０４における制御回路１５のパケット制御動作について説明する。図４は、第１の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。
　図４に示すように、まず、制御回路１５は、バッファ１４の各キューに蓄積されているパケットのうち、蓄積時間が閾値を超過した超過パケットの有無を確認する（ステップＳ１１０）。超過パケットがある場合（ステップＳ１１０：ＹＥＳ）、後述のステップＳ１１３へ移行する。
　超過パケットがない場合（ステップＳ１１０：ＮＯ）、制御回路１５は、バッファ１４の各キューからパケットを読み出すキューを選択する（ステップＳ１１１）。例えば、優先度ごとにキューを備える場合、最高優先のキューから低優先のキューの順にキューを選択する。
　次に、制御回路１５は、選択したキューでのパケットの蓄積有無を確認する（ステップＳ１１２）。選択したキューにパケットの蓄積がない場合（ステップＳ１１２：ＮＯ）、ステップＳ１１１へ戻って、読み出しキューとして選択するキューを変更する。例えば、最高優先のキューから低優先のキューへ順次選択する場合、最高優先キューにパケットの蓄積がなければ、次に優先度の高いキュー（高優先キュー）を読み出しキューとして選択する。選択した読み出しキューにパケットの蓄積がある場合（ステップＳ１１２：ＹＥＳ）、後述のステップＳ１１３へ移行する。
　ステップＳ１１３において、制御回路１５は、読み出しキューから読み出すパケットを、割り当て可能な演算処理回路１２の有無を確認する（ステップＳ１１３）。
　割り当て可能な演算処理回路１２がない場合（ステップＳ１１３：ＮＯ）、制御回路１５は、次の割り当てタイミングまでバッファ１４で当該パケットの蓄積を継続するものとし、ステップＳ１１０へ戻る。例えば、当該パケットの処理が可能な演算処理回路１２が他のパケットの処理に用いられている場合などが、これに該当する。
　一方、当該パケットを割り当て可能な演算処理回路１２がある場合（ステップＳ１１３：ＹＥＳ）、当該パケットをバッファ１４の選択した読み出しキューから読み出して、当該演算処理回路１２へ入力する（ステップＳ１１４）。
　なお、制御回路１５は、当該パケットのヘッダ情報に基づいて、当該パケットに対して演算処理回路１２が実行すべき処理内容を把握することもある。複数の異なる機能を実現する演算処理回路１２が具備されている場合、複数の演算処理回路１２の中から当該パケットの処理を高速または低電力に処理できる演算処理回路１２、つまり演算処理の内容に適した演算処理回路１２を選択することもある。例えば、比較的演算量が少ない処理に対しては、ＣＰＵや汎用プロセッサのような演算処理回路１２を選択する。一方、動画像から人物検出をするなど、比較的演算量が多い処理に対しては、ＧＰＵや当該処理に特化したハードウェアを搭載した演算処理回路１２を選択する。
　この後、制御回路１５は、他の演算処理回路１２へ割り当て可能であるパケットなど、バッファ１４において未割当てのパケットの有無を確認する（ステップＳ１１５）。未割当のパケットがある場合（ステップＳ１１５：ＹＥＳ）、ステップＳ１１０へ戻り、同様の処理を繰り返す。未割当のパケットがない場合（ステップＳ１１５：ＮＯ）、一連のパケット制御処理を終了する。
［第１の実施の形態の効果］
　このように、本実施の形態のネットワークカード１０は、バッファ１４に、パケットの優先度と対応する複数のキューを設け、パケット処理回路１３が、物理ポート１１が受信したパケットから得られた優先度と対応するバッファ１４内のキューにパケットを格納し、制御回路１５が、パケットの優先度に基づいてバッファ１４内のキューを順に選択し、選択したキューから読み出したパケットを、演算処理回路１２に割り当てるように構成したものである。
　これにより、通信ネットワークの優先制御に加えて、データごとの処理内容や優先度を考慮した演算処理の割り当てを行うことができる。したがって、最高優先のパケットから順に演算処理を実行することが可能となり、パケットの処理時間を低減することができる。このため、通信ネットワークの優先制御とパケットに対する演算処理の割り当て制御とを融合することができ、結果として、パケットに対して演算処理を効率よく実行することが可能となる。
［第２の実施の形態］
　次に、本発明の第２の実施の形態にかかるネットワークカード１０について説明する。
　第１の実施の形態では、前述の図２に示したように、ユーザを区別することなく、バッファ１４に各優先度のキューを構成した例を示したが、本実施の形態は、バッファ１４において、ユーザ別・優先度ごとにキューを構成した点が異なる。図５は、第２の実施の形態にかかるバッファの構成を示すブロック図である。
　すなわち、本実施の形態は、図５に示すように、バッファ１４に、パケット分類のうちパケットのユーザごとに、優先度の異なるキューをそれぞれ設けて、パケット処理回路１３が、入力されたパケットを対応するキューに格納し、制御回路１５が、ユーザごとに、パケットの優先度に基づいて、対応するキューからパケットを読み出して、演算処理回路１２へ割り当てるように構成したものである。この際、バッファ１４に、パケットの蓄積時間を計測するタイマを、ユーザ別で備えることで、ユーザごとに異なる蓄積時間の閾値を設定することも可能となる。
　これにより、第１の実施の形態よりも細かい粒度で、演算処理回路１２に対するパケットの割り当てを制御することが可能となる。このため、例えば、処理時間に対する制約が厳しいサービスを利用するユーザに対しては、優先的にキューからの読み出しを行うことで、処理時間を短縮することが可能となる。また、ユーザ間の公平性を担保するように演算処理回路１２への割り当てを行うことで、サービス品質の均質化することが可能となる。
［第２の実施の形態の動作］
　次に、第２の実施の形態にかかるネットワークカード１０の動作について説明する。ネットワークカード１０の全体的なパケット演算動作については、前述の図３と同様であり、ここでの説明は省略する。
　以下では、図６を参照して、本実施の形態にかかるパケット演算動作のうち、図３のステップＳ１０３，Ｓ１０４における制御回路１５のパケット制御処理について説明する。図６は、第２の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。
　本実施の形態において、制御回路１５は、全体として、パケットのヘッダ情報に基づいて、ユーザ別・優先度ごとのキューで構成されるバッファ１４からパケットを読み出して、演算処理回路１２のいずれかへ出力する。以下では、図６を参照して、ユーザ間の公平性が担保されるように、各ユーザのパケットを均等に演算処理回路１２へ割り当てる場合を例として説明する。
　具体的には、まず、制御回路１５は、予め特定したパケット分類の選択候補から、対象とするユーザを選択し（ステップＳ１２０）、バッファ１４のうち当該ユーザのキューに蓄積されているパケットのうち、蓄積時間が閾値を超過した超過パケットの有無を確認する（ステップＳ１２１）。超過パケットがある場合（ステップＳ１２１：ＹＥＳ）、後述のステップＳ１２４へ移行する。
　超過パケットがない場合（ステップＳ１２１：ＮＯ）、制御回路１５は、バッファ１４の各キューからパケットを読み出すキューを選択する（ステップＳ１２２）。例えば、当該ユーザについて優先度ごとにキューを備える場合、最高優先のキューから低優先のキューの順にキューを選択する。
　次に、制御回路１５は、選択したキューでのパケットの蓄積有無を確認する（ステップＳ１２３）。選択したキューにパケットの蓄積がない場合（ステップＳ１２３：ＮＯ）、ステップＳ１２２へ戻って、読み出しキューとして選択するキューを変更する。例えば、最高優先のキューから低優先のキューへ順次選択する場合、最高優先キューにパケットの蓄積がなければ、次に優先度の高いキュー（高優先キュー）を読み出しキューとして選択する。選択した読み出しキューにパケットの蓄積がある場合（ステップＳ１２３：ＹＥＳ）、後述のステップＳ１２４へ移行する。
　ステップＳ１２４において、制御回路１５は、読み出しキューから読み出すパケットを、割り当て可能な演算処理回路１２の有無を確認する（ステップＳ１２４）。
　割り当て可能な演算処理回路１２がない場合（ステップＳ１２４：ＮＯ）、制御回路１５は、次の割り当てタイミングまでバッファ１４で当該パケットの蓄積を継続するものとし、ステップＳ１２１へ戻る。例えば、当該パケットの処理が可能な演算処理回路１２が他のパケットの処理に用いられている場合などが、これに該当する。
　一方、当該パケットを割り当て可能な演算処理回路１２がある場合（ステップＳ１２４：ＹＥＳ）、バッファ１４のうち選択した読み出しキューから当該パケットを読み出して、当該演算処理回路１２へ入力する（ステップＳ１２５）。
　なお、制御回路１５は、当該パケットのヘッダ情報に基づいて、当該パケットに対して演算処理回路１２が実行すべき処理内容を把握することもある。複数の異なる機能を実現する演算処理回路１２が具備されている場合、複数の演算処理回路１２の中から当該パケットの処理を高速または低電力に処理できる演算処理回路１２、つまり演算処理の内容に適した演算処理回路１２を選択することもある。例えば、比較的演算量が少ない処理に対しては、ＣＰＵや汎用プロセッサのような演算処理回路１２を選択する。一方、動画像から人物検出をするなど、比較的演算量が多い処理に対しては、ＧＰＵや当該処理に特化したハードウェアを搭載した演算処理回路１２を選択する。
　この後、制御回路１５は、演算処理回路１２への割り当てが済んでいない未割当のユーザの有無を確認する（ステップＳ１２６）。未割当のユーザがある場合（ステップＳ１２６：ＹＥＳ）、ステップＳ１２０へ戻って、再度ユーザを選択して、同様の処理を繰り返す。このとき、一度割り当てられたユーザを選択せずに、他のユーザを選択することで、ユーザ間の公平性を担保することができる。また、未割当のユーザがない場合（ステップＳ１２６：ＮＯ）、一連のパケット制御処理を終了する。
　次に、図７を参照して、本実施の形態にかかる制御回路１５の他のパケット制御処理について説明する。図７は、第２の実施の形態にかかる制御回路の他のパケット制御処理を示すフローチャートである。
　以下では、図７を参照して、同一ユーザのパケットを割り当て可能なだけ割り当てる場合、すなわち、一連の処理要求が発生した際にユーザＩＤが割り当てられる場合、処理要求が発生した時刻が早いユーザから優先的に、パケットに対して演算処理を割り当てる場合について説明する。
　図７において、ステップＳ１２０～Ｓ１２５については、前述した図６と同一である。
　ステップＳ１２５の後、制御回路１５は、他の演算処理回路１２へ割り当て可能であるパケットなど、バッファ１４において未割当てのパケットの有無を確認する（ステップＳ１２７）。未割当のパケットがある場合（ステップＳ１２７：ＹＥＳ）、ステップＳ１２１へ戻り、同様の処理を繰り返す。
　また、未割当のパケットがない場合（ステップＳ１２７：ＮＯ）、制御回路１５は、図６と同様に、演算処理回路１２への割り当てが済んでいない未割当のユーザの有無を確認する（ステップＳ１２６）。未割当のユーザがある場合（ステップＳ１２６：ＹＥＳ）、ステップＳ１２０へ戻って、再度ユーザを選択して、同様の処理を繰り返す。このとき、一度割り当てられたユーザを選択せずに、他のユーザを選択することで、ユーザ間の公平性を担保することができる。また、未割当のユーザがない場合（ステップＳ１２６：ＮＯ）、一連のパケット制御処理を終了する。
　なお、以上の説明では、ユーザを選択する場合、ユーザを識別するためのユーザＩＤの若番から、ユーザを順次選択する方法があるが、この方法では、ユーザＩＤの若番が優先されることになる。このため、一連の処理要求が発生した際に割り当てるユーザＩＤをラウンドロビン（Round-Robin）のように巡回的に割り当てることで、ユーザ処理要求が発生した時刻に基づき、ＦＩＦＯ（First-In First-Out）的に演算処理を割り当てることができる。
［第２の実施の形態の効果］
このように、本実施の形態のネットワークカード１０は、バッファ１４に、パケット分類のうちパケットのユーザごとに、優先度の異なるキューをそれぞれ設けて、パケット処理回路１３が、入力されたパケットを対応するキューに格納し、制御回路１５が、ユーザごとに、パケットの優先度に基づいて、対応するキューからパケットを読み出して、演算処理回路１２へ割り当てるように構成したものである。
　これにより、ユーザごとに、パケットの優先度に基づいて、パケットを演算処理回路１２へ割り当てることが可能となる。また、バッファ１４のキューに蓄積開始からの時間を計測するタイマをユーザ別に備えることで、ユーザごとに異なる蓄積時間の閾値を設定することも可能となる。したがって、第１の実施の形態よりも細かい粒度で、演算処理回路１２に対するパケットの割り当てを制御することが可能となる。このため、例えば、処理時間に対する制約が厳しいサービスを利用するユーザに対しては、優先的にキューからの読み出しを行うことで、並列処理ができ処理時間を短縮することが可能となる。また、ユーザ間の公平性を担保するように演算処理回路１２への割り当てを行うことで、サービス品質の均質化することが可能となる。
［第３の実施の形態］
　次に、本発明の第３の実施の形態にかかるネットワークカード１０について説明する。
　第１の実施の形態では、ユーザを区別することなく、バッファ１４に各優先度のキューにパケットを蓄積する例を示し、第２の実施の形態では、バッファ１４にユーザ別・優先度ごとのキューを構成した例を示した。本実施の形態は、バッファ１４に、演算処理回路別・優先度ごとにキューを構成した点が異なる。図８は、第３の実施の形態にかかるバッファの構成を示すブロック図である。
　すなわち、本実施の形態は、図８に示すように、バッファ１４に、パケット分類のうちの演算処理回路１２ごとに、優先度の異なるキューをそれぞれ設けて、パケット処理回路１３が、入力されたパケットを対応するキューに格納し、制御回路１５が、演算処理回路１２ごとに、パケットの優先度に基づいて、対応するキューからパケットを読み出して、演算処理回路１２へ割り当てるように構成したものである。
　これにより、各演算処理回路１２の処理内容が異なる場合、各々の演算処理回路１２の中で、処理する順序を制御することができる。また、各演算処理回路１２の処理内容が同じ場合、パケットを入力する際に、各演算処理回路１２に蓄積しているパケットの数が均等になるように、バッファ１４のキューへ格納することで、特定の演算処理回路１２への負荷集中を回避でき、処理の負荷を均質化することが可能となる。
［第３の実施の形態の動作］
　次に、第３の実施の形態にかかるネットワークカード１０の動作について説明する。ネットワークカード１０の全体的なパケット演算動作については、前述の図３と同様であり、ここでの説明は省略する。
　以下では、図９を参照して、本実施の形態にかかるパケット演算動作のうち、図３のステップＳ１０３，Ｓ１０４における制御回路１５のパケット制御処理について説明する。図９は、第３の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。
　本実施の形態において、制御回路１５は、全体として、パケットのヘッダ情報に基づいて、演算処理回路別・優先度ごとのキューで構成されるバッファ１４からパケットを読み出して、演算処理回路１２のいずれかへ出力する。
　具体的には、まず、制御回路１５は、予め特定したパケット分類の選択候補に基づいて、各演算処理回路１２のうちから、パケットを割り当て可能な演算処理回路１２を選択し（ステップＳ１３０）、バッファ１４のうち当該演算処理回路１２のキューに蓄積されているパケットのうち、蓄積時間が閾値を超過した超過パケットの有無を確認する（ステップＳ１３１）。超過パケットがある場合（ステップＳ１３１：ＹＥＳ）、後述のステップＳ１３４へ移行する。
　超過パケットがない場合（ステップＳ１３１：ＮＯ）、制御回路１５は、バッファ１４の各キューからパケットを読み出すキューを選択する（ステップＳ１３２）。例えば、当該演算処理回路１２について優先度ごとにキューを備える場合、最高優先のキューから低優先のキューの順にキューを選択する。
　次に、制御回路１５は、選択したキューでのパケットの蓄積有無を確認する（ステップＳ１３３）。選択したキューにパケットの蓄積がない場合（ステップＳ１３３：ＮＯ）、ステップＳ１３２へ戻って、読み出しキューとして選択するキューを変更する。例えば、最高優先のキューから低優先のキューへ順次選択する場合、最高優先キューにパケットの蓄積がなければ、次に優先度の高いキュー（高優先キュー）を読み出しキューとして選択する。選択した読み出しキューにパケットの蓄積がある場合（ステップＳ１３３：ＹＥＳ）、後述のステップＳ１３４へ移行する。
　ステップＳ１３４において、制御回路１５は、当該パケットをバッファ１４のうち選択した読み出しキューから読み出して、当該演算処理回路１２へ入力する（ステップＳ１３４）。
　なお、制御回路１５は、当該パケットのヘッダ情報に基づいて、当該パケットに対して演算処理回路１２が実行すべき処理内容を把握することもある。複数の異なる機能を実現する演算処理回路１２が具備されている場合、複数の演算処理回路１２の中から当該パケットの処理を高速または低電力に処理できる演算処理回路１２、つまり演算処理の内容に適した演算処理回路１２を選択することもある。例えば、比較的演算量が少ない処理に対しては、ＣＰＵや汎用プロセッサのような演算処理回路１２を選択する。一方、動画像から人物検出をするなど、比較的演算量が多い処理に対しては、ＧＰＵや当該処理に特化したハードウェアを搭載した演算処理回路１２を選択する。
　この後、制御回路１５は、選択した読み出しキューに演算処理回路１２への割り当てが済んでいない未割当のパケットの有無を確認する（ステップＳ１３５）。未割当のパケットがある場合（ステップＳ１３５：ＹＥＳ）、ステップＳ１３１へ戻って、同様の処理を繰り返す。
　未割当のパケットがない場合（ステップＳ１３５：ＮＯ）、制御回路１５は、パケットの割り当てが済んでいない未割当の演算処理回路１２の有無を確認する（ステップＳ１３６）。未割当の演算処理回路１２がある場合（ステップＳ１３６：ＹＥＳ）、ステップＳ１３０へ戻って、演算処理回路１２を選択して、同様の処理を繰り返す。また、未割当の演算処理回路１２がない場合（ステップＳ１３６：ＮＯ）、一連のパケット制御処理を終了する。
［第３の実施の形態の効果］
　このように、本実施の形態のネットワークカード１０は、バッファ１４に、パケット分類のうちの演算処理回路１２ごとに、優先度の異なるキューをそれぞれ設けて、パケット処理回路１３が、入力されたパケットを対応するキューに格納し、制御回路１５が、演算処理回路１２ごとに、パケットの優先度に基づいて、対応するキューからパケットを読み出して、演算処理回路１２へ割り当てるように構成したものである。
　これにより、演算処理回路１２ごとに、パケットの優先度に基づいて、パケットを演算処理回路１２へ割り当てることが可能となる。したがって、第１の実施の形態よりも細かい粒度で、演算処理回路１２に対するパケットの割り当てを制御することが可能となる。このため、例えば、演算処理回路１２の処理内容が異なる場合、各々の演算処理回路１２の中で、処理する順序を制御することが可能となる。また、演算処理回路１２の処理内容が同じ場合、パケットを入力する際に、各演算処理回路１２に蓄積しているパケットの数が均等になるように、キューへ格納することで、特定の演算処理回路１２のみに負荷が集中することなく、処理の負荷を均質化することが可能となる。
［第４の実施の形態］
　次に、本発明の第４の実施の形態にかかるネットワークカード１０について説明する。
　第２の実施の形態では、バッファ１４にユーザ別・優先度ごとのキューを構成した例を示した。本実施の形態では、バッファ１４に、ユーザ別・優先度ごとのキューに加えて、ユーザを区別しない共通キューを構成した点が異なる。図１０は、第４の実施の形態にかかるバッファの構成を示すブロック図である。
　すなわち、本実施の形態は、図１０に示すように、バッファ１４に、パケット分類のうちパケットのユーザごとに、優先度の異なるキューをそれぞれ設けるとともに、ユーザを区別しない、つまり各ユーザで共通の低優先キューを設け、パケット処理回路１３が、入力されたパケットを対応するキューに格納し、制御回路１５が、ユーザごとにパケットの優先度に基づいて、対応するキューからパケットを読み出して演算処理回路１２へ割り当てるとともに、低優先度のパケットについては、各ユーザで共通の低優先キューからパケットを読み出して演算処理回路１２へ割り当てるように構成したものである。
　これにより、前述した第２、第３の実施の形態と同等の細かい粒度で、演算処理回路１２に対するパケットの割り当てを制御することが可能となる。さらに、低優先キューを共有することで、バッファ１４の蓄積容量を削減することが可能となる。
［第４の実施の形態の動作］
　次に、第４の実施の形態にかかるネットワークカード１０の動作について説明する。ネットワークカード１０の全体的なパケット演算動作については、前述の図３と同様であり、ここでの説明は省略する。
　以下では、図１１を参照して、本実施の形態にかかるパケット演算動作のうち、図３のステップＳ１０３，Ｓ１０４における制御回路１５のパケット制御処理について説明する。図１１は、第４の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。
　本実施の形態において、制御回路１５は、全体として、パケットのヘッダ情報に基づいて、ユーザ別・優先度ごとのキューと、ユーザ共通の低優先キューとから構成されるバッファ１４からパケットを読み出して、演算処理回路１２のいずれかへ出力する。
　具体的には、まず、制御回路１５は、予め特定したパケット分類の選択候補から、対象とするユーザを選択し（ステップＳ１４０）、バッファ１４のうち当該ユーザのキューに蓄積されているパケットのうち、蓄積時間が閾値を超過した超過パケットの有無を確認する（ステップＳ１４１）。超過パケットがある場合（ステップＳ１４１：ＹＥＳ）、後述のステップＳ１４４へ移行する。
　超過パケットがない場合（ステップＳ１４１：ＮＯ）、制御回路１５は、バッファ１４の各キューからパケットを読み出すキューを選択する（ステップＳ１４２）。例えば、当該ユーザについて優先度ごとにキューを備える場合、最高優先のキューから低優先のキューの順にキューを選択する。
　次に、制御回路１５は、選択したキューでのパケットの蓄積有無を確認する（ステップＳ１４３）。選択したキューにパケットの蓄積がない場合（ステップＳ１４３：ＮＯ）、ステップＳ１４２へ戻って、読み出しキューとして選択するキューを変更する。例えば、最高優先のキューから低優先のキューへ順次選択する場合、最高優先キューにパケットの蓄積がなければ、次に優先度の高いキュー（高優先キュー）を読み出しキューとして選択する。選択した読み出しキューにパケットの蓄積がある場合（ステップＳ１４３：ＹＥＳ）、後述のステップＳ１４４へ移行する。
　ステップＳ１４４において、制御回路１５は、読み出しキューから読み出すパケットを、割り当て可能な演算処理回路１２の有無を確認する（ステップＳ１４４）。
　割り当て可能な演算処理回路１２がない場合（ステップＳ１４４：ＮＯ）、制御回路１５は、次の割り当てタイミングまでバッファ１４で当該パケットの蓄積を継続するものとし、ステップＳ１４１へ戻る。例えば、当該パケットの処理が可能な演算処理回路１２が他のパケットの処理に用いられている場合などが、これに該当する。
　一方、当該パケットを割り当て可能な演算処理回路１２がある場合（ステップＳ１４４：ＹＥＳ）、バッファ１４のうち選択した読み出しキューから当該パケットを読み出して、当該演算処理回路１２へ入力する（ステップＳ１４５）。
　なお、制御回路１５は、当該パケットのヘッダ情報に基づいて、当該パケットに対して演算処理回路１２が実行すべき処理内容を把握することもある。複数の異なる機能を実現する演算処理回路１２が具備されている場合、複数の演算処理回路１２の中から当該パケットの処理を高速または低電力に処理できる演算処理回路１２、つまり演算処理の内容に適した演算処理回路１２を選択することもある。例えば、比較的演算量が少ない処理に対しては、ＣＰＵや汎用プロセッサのような演算処理回路１２を選択する。一方、動画像から人物検出をするなど、比較的演算量が多い処理に対しては、ＧＰＵや当該処理に特化したハードウェアを搭載した演算処理回路１２を選択する。
　この後、制御回路１５は、演算処理回路１２への割り当てが済んでいない未割当のユーザの有無を確認する（ステップＳ１４６）。未割当のユーザがある場合（ステップＳ１４６：ＹＥＳ）、ステップＳ１４０へ戻って、再度ユーザを選択して、同様の処理を繰り返す。このとき、一度割り当てられたユーザを選択せずに、他のユーザを選択することで、ユーザ間の公平性を担保することができる。
　また、未割当のユーザがない場合（ステップＳ１４６：ＮＯ）、制御回路１５は、バッファ１４のうち、各ユーザで共通の低優先キューから、演算処理回路１２へ割り当て可能なすべてパケットを順次読み出して、演算処理回路１２へ割り当てた後（ステップＳ１４７）、一連のパケット制御処理を終了する。
［第４の実施の形態の効果］
　このように、本実施の形態のネットワークカード１０は、バッファ１４に、パケット分類のうちパケットのユーザごとに、優先度の異なるキューをそれぞれ設けるとともに、ユーザを区別しない、つまり各ユーザで共通の低優先キューを設け、パケット処理回路１３が、入力されたパケットを対応するキューに格納し、制御回路１５が、ユーザごとにパケットの優先度に基づいて、対応するキューからパケットを読み出して演算処理回路１２へ割り当てるとともに、低優先度のパケットについては、各ユーザで共通の低優先キューからパケットを読み出して演算処理回路１２へ割り当てるように構成したものである。
　これにより、低優先パケットについては、ユーザを区別することなく演算処理回路１２へ割り当てることができる。したがって、第２の実施の形態と同等の細かい粒度で、演算処理回路１２に対するパケットの割り当てを制御することが可能となる。さらに、低優先キューを共有することで、バッファ１４の蓄積容量を削減することが可能となる。
［第５の実施の形態］
　まず、本発明の第５の実施の形態にかかるネットワークカード１０について説明する。
　第４の実施の形態では、バッファ１４に、ユーザ別・優先度ごとのキューに加えて、ユーザを区別しない低優先キューを構成した例を示した。本実施の形態では、バッファ１４に、演算処理回路別・優先度ごとのキューに加えて、演算処理回路１２を区別しない低優先キューを構成した点が異なる。図１２は、第５の実施の形態にかかるバッファの構成を示すブロック図である。
　すなわち、本実施の形態は、図１０に示すように、バッファ１４に、パケット分類のうち、演算処理回路１２ごとに、優先度の異なるキューをそれぞれ設けるとともに、演算処理回路１２を区別しない、つまり各演算処理回路１２で共通の低優先キューを設け、パケット処理回路１３が、入力されたパケットを対応するキューに格納し、制御回路１５が、演算処理回路１２ごとにパケットの優先度に基づいて、対応するキューからパケットを読み出して演算処理回路１２へ割り当てるとともに、低優先度のパケットについては、各演算処理回路１２で共通の低優先キューからパケットを読み出して演算処理回路１２へ割り当てるように構成したものである。
　これにより、各演算処理回路１２の処理内容が異なる場合、各々の演算処理回路１２の中で、処理する順序を制御することができる。また、各演算処理回路１２の処理内容が同じ場合、パケットを入力する際に、各演算処理回路１２に蓄積しているパケットの数が均等になるように、バッファ１４のキューへ格納することで、特定の演算処理回路１２への負荷集中を回避でき、処理の負荷を均質化することが可能となる。また、前述した第３の形態と同等の細かい粒度で、演算処理回路１２に対するパケットの割り当てを制御することが可能となる。さらに、低優先キューを共有することで、バッファ１４の蓄積容量を削減することが可能となる。
［第５の実施の形態の動作］
　次に、第５の実施の形態にかかるネットワークカード１０の動作について説明する。ネットワークカード１０の全体的なパケット演算動作については、前述の図３と同様であり、ここでの説明は省略する。
　以下では、図１３を参照して、本実施の形態にかかるパケット演算動作のうち、図３のステップＳ１０３，Ｓ１０４における制御回路１５のパケット制御処理について説明する。図１３は、第５の実施の形態にかかる制御回路のパケット制御処理を示すフローチャートである。
　本実施の形態において、制御回路１５は、全体として、パケットのヘッダ情報に基づいて、演算処理回路別・優先度ごとのキューと、各演算処理回路１２で共通の低優先キューとから構成されるバッファ１４からパケットを読み出して、演算処理回路１２のいずれかへ出力する。
　具体的には、まず、制御回路１５は、予め特定したパケット分類の選択候補に基づいて、各演算処理回路１２のうちから、パケットを割り当て可能な演算処理回路１２を選択し（ステップＳ１５０）、バッファ１４のうち当該演算処理回路１２のキューに蓄積されているパケットのうち、蓄積時間が閾値を超過した超過パケットの有無を確認する（ステップＳ１５１）。超過パケットがある場合（ステップＳ１５１：ＹＥＳ）、後述のステップＳ１５４へ移行する。
　超過パケットがない場合（ステップＳ１５１：ＮＯ）、制御回路１５は、バッファ１４の各キューからパケットを読み出すキューを選択する（ステップＳ１５２）。例えば、当該演算処理回路１２について優先度ごとにキューを備える場合、最高優先のキューから低優先のキューの順にキューを選択する。
　次に、制御回路１５は、選択したキューでのパケットの蓄積有無を確認する（ステップＳ１５３）。選択したキューにパケットの蓄積がない場合（ステップＳ１５３：ＮＯ）、ステップＳ１５２へ戻って、読み出しキューとして選択するキューを変更する。例えば、最高優先のキューから低優先のキューへ順次選択する場合、最高優先キューにパケットの蓄積がなければ、次に優先度の高いキュー（高優先キュー）を読み出しキューとして選択する。選択した読み出しキューにパケットの蓄積がある場合（ステップＳ１５３：ＹＥＳ）、後述のステップＳ１５４へ移行する。
　ステップＳ１５４において、制御回路１５は、当該パケットをバッファ１４のうち選択した読み出しキューから読み出して、当該演算処理回路１２へ入力する（ステップＳ１５４）。
　なお、制御回路１５は、当該パケットのヘッダ情報に基づいて、当該パケットに対して演算処理回路１２が実行すべき処理内容を把握することもある。複数の異なる機能を実現する演算処理回路１２が具備されている場合、複数の演算処理回路１２の中から当該パケットの処理を高速または低電力に処理できる演算処理回路１２、つまり演算処理の内容に適した演算処理回路１２を選択することもある。例えば、比較的演算量が少ない処理に対しては、ＣＰＵや汎用プロセッサのような演算処理回路１２を選択する。一方、動画像から人物検出をするなど、比較的演算量が多い処理に対しては、ＧＰＵや当該処理に特化したハードウェアを搭載した演算処理回路１２を選択する。
　この後、制御回路１５は、選択した読み出しキューに演算処理回路１２への割り当てが済んでいない未割当のパケットの有無を確認する（ステップＳ１５５）。未割当のパケットがある場合（ステップＳ１５５：ＹＥＳ）、ステップＳ１５１へ戻って、同様の処理を繰り返す。
　未割当のパケットがない場合（ステップＳ１５５：ＮＯ）、制御回路１５は、パケットの割り当てが済んでいない未割当の演算処理回路１２の有無を確認する（ステップＳ１５６）。未割当の演算処理回路１２がある場合（ステップＳ１５６：ＹＥＳ）、ステップＳ１５０へ戻って、再び演算処理回路１２を選択して、同様の処理を繰り返す。
　また、未割当の演算処理回路１２がない場合（ステップＳ１５６：ＮＯ）、制御回路１５は、バッファ１４のうち、各演算処理回路１２で共通の低優先キューから、演算処理回路１２へ割り当て可能なすべてパケットを順次読み出して、演算処理回路１２へ割り当てた後（ステップＳ１５７）、一連のパケット制御処理を終了する。
［第５の実施の形態の効果］
　このように、本実施の形態のネットワークカード１０は、バッファ１４に、パケット分類のうち、演算処理回路１２ごとに、優先度の異なるキューをそれぞれ設けるとともに、演算処理回路１２を区別しない、つまり各演算処理回路１２で共通の低優先キューを設け、パケット処理回路１３が、入力されたパケットを対応するキューに格納し、制御回路１５が、演算処理回路１２ごとにパケットの優先度に基づいて、対応するキューからパケットを読み出して演算処理回路１２へ割り当てるとともに、低優先度のパケットについては、各演算処理回路１２で共通の低優先キューからパケットを読み出して演算処理回路１２へ割り当てるように構成したものである。
　これにより、低優先パケットについては、演算処理回路１２を区別することなく演算処理回路１２へ割り当てることができる。したがって、第３の実施の形態と同等の細かい粒度で、演算処理回路１２に対するパケットの割り当てを制御することが可能となる。さらに、低優先キューを共有することで、バッファ１４の蓄積容量を削減することが可能となる。
［第６の実施の形態］
　次に、図１４を参照して、本発明の第６の実施の形態にかかるネットワークカード１０について説明する。図１４は、第６の実施の形態にかかるバッファの構成を示すブロック図である。
　他の実施の形態との違いは、バッファ１４において、優先度ごと・演算処理回路別のキューから構成している点である。本実施の形態では、パケットの優先度ごとに演算処理回路別にパケットをキューへ格納し、演算処理回路１２へ割り当てる。これにより、第３の実施の形態と同様の作用効果が得られる。
［第７の実施の形態］
　次に、図１５を参照して、本発明の第７の実施の形態にかかるネットワークカード１０について説明する。図１５は、第７の実施の形態にかかるバッファの構成を示すブロック図である。
　他の実施の形態との違いは、バッファ１４において、優先度ごと・ユーザ別のキューから構成している点である。本実施の形態では、パケットの優先度ごとにユーザ別にパケットをキューへ格納し、演算処理回路１２へ割り当てる。これにより、第２の実施の形態と同様の作用効果が得られる。
［第８の実施の形態］
　次に、図１６を参照して、本発明の第８の実施の形態にかかるネットワークカード１０について説明する。図１６は、第８の実施の形態にかかるバッファの構成を示すブロック図である。
　他の実施の形態との違いは、バッファ１４において、物理ポート別・優先度ごとのキューから構成している点である。本実施の形態では、パケットが入力される物理ポート別に、パケットの優先度に基づき優先度ごとにパケットをキューへ格納し、演算処理回路１２へ割り当てる。これにより、物理ポート別に優先制御を行うことができるため、特定の物理ポート１１から入力されたパケットを優先的に扱いつつ、さらに当該物理ポート１１の中でも最高優先のキューに蓄積されているパケットの処理時間を削減することが可能となる。
［第９の実施の形態］
　次に、図１７を参照して、本発明の第９の実施の形態にかかるネットワークカード１０について説明する。図１７は、第９の実施の形態にかかるバッファの構成を示すブロック図である。
　他の実施の形態との違いは、バッファ１４において、物理ポート別・優先度ごとのキューに加えて、物理ポート１１を区別しない、物理ポート１１間で共有する低優先キューとから構成している点である。本実施の形態では、物理ポート１１ごとにパケットの優先度に基づいて、パケットをキューへ格納し、演算処理回路１２へ割り当てるとともに、低優先キューは複数の物理ポート１１をまとめて蓄積するキュー、つまり物理ポート１１間で共有するキューを用いて蓄積し、低優先パケットについては、物理ポート１１を区別することなく演算処理回路１２へ割り当てる。これにより、第８の実施の形態と同等の細かい粒度で、演算処理回路１２に対するパケットの割り当てを制御することが可能となる。さらに、低優先キューを共有することで、バッファ１４の蓄積容量を削減することが可能となる。
［第１０の実施の形態］
　次に、図１８を参照して、本発明の第１０の実施の形態にかかるネットワークカード１０について説明する。図１８は、第１０の実施の形態にかかるバッファの構成を示すブロック図である。
　他の実施の形態との違いは、バッファ１４において、物理ポート別・優先度ごと・演算処理別のキューから構成している点である。本実施の形態では、物理ポート１１ごとにパケットの優先度に基づいて、振り分けるとともに、演算処理回路別にパケットをキューへ格納し、演算処理回路１２へ割り当てる。これにより、他の実施の形態よりも、よりきめ細かな制御を行うことが可能となる。
［第１１の実施の形態］
　次に、図１９を参照して、本発明の第１１の実施の形態にかかるネットワークカード１０について説明する。図１９は、第１１の実施の形態にかかるバッファの構成を示すブロック図である。
　他の実施の形態との違いは、バッファ１４において、物理ポート別・優先度ごと・ユーザ別のキューから構成している点である。本実施の形態では、物理ポートごとにパケットの優先度に基づいて、振り分けるとともに、ユーザ別にパケットをキューへ格納し、演算処理回路へ割り当てる。これにより、他の実施の形態よりも、よりきめ細かな制御を行うことが可能となる。
［実施の形態の拡張］
　以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
　１０…ネットワークカード、１１…物理ポート、１２…演算処理回路、１３…パケット処理回路、１４…バッファ、１５…制御回路、Ｌ…伝送路。

Claims (5)

  1. 　伝送路を介してパケットを受信および送信するように構成された複数の物理ポートと、
    　パケットを一時的に蓄積するように構成されたバッファと、
    　前記複数の物理ポートが受信した第１のパケットを前記バッファに格納するように構成されたパケット処理回路と、
    　前記バッファから読み出された第２のパケットに対して所定の演算処理を行うように構成された複数の演算処理回路と、
    　前記第２のパケットに関する、前記バッファからの読み出しおよび前記演算処理回路への割り当てを制御するように構成された制御回路とを備え、
    　前記バッファは、パケットの優先度と対応する複数のキューを有し、
    　前記パケット処理回路は、前記第１のパケットから得られた優先度と対応する前記バッファ内のキューに前記第１のパケットを格納し、
    　前記制御回路は、パケットの優先度に基づいて前記バッファ内のキューを順に選択し、選択したキューから読み出した前記第２のパケットを、前記複数の演算処理回路に割り当てる
    　ことを特徴とするネットワークカード。
  2. 　請求項１に記載のネットワークカードにおいて、
    　前記バッファは、パケットの優先度と、パケットのユーザ、パケットを演算処理する演算処理回路、パケットを受信した物理ポートのいずれか１つまたは複数の分類からなり、パケットが属する分類を示すパケット分類との組み合わせごとに、前記キューを有し、
    　前記パケット処理回路は、前記第１のパケットから得られた優先度とパケット分類とを解析し、得られた優先度およびパケット分類と対応する前記バッファ内のキューに前記第１のパケットを格納し、
    　前記制御回路は、パケットの優先度およびパケット分類との組み合わせに基づいて、前記バッファ内のキューを順に選択し、選択したキューから前記第２のパケットを読み出す
    　ことを特徴とするネットワークカード。
  3. 　請求項１または請求項２に記載のネットワークカードにおいて、
    　前記制御回路は、前記選択したキューに蓄積されているパケットのうち、当該パケットの蓄積時間が予め設定されている閾値を超過しているパケットを、前記第２のパケットとして読み出すことを特徴とするネットワークカード。
  4. 　請求項２に記載のネットワークカードにおいて、
    　前記バッファは、特定の優先度を有するとともに、前記パケット分類で共通する共通キューをさらに備え、
    　前記制御回路は、パケットの優先度およびパケット分類との組み合わせに基づいて、前記バッファ内のキューを順に選択するとともに、パケットの優先度に基づいて前記共通キューを選択し、選択したキューから前記第２のパケットを読み出す
    　ことを特徴とするネットワークカード。
  5. 　伝送路を介してパケットを受信および送信するように構成された複数の物理ポートと、パケットを一時的に蓄積するように構成されたバッファと、前記複数の物理ポートが受信した第１のパケットを前記バッファに格納するように構成されたパケット処理回路と、前記バッファから読み出された第２のパケットに対して所定の演算処理を行うように構成された複数の演算処理回路と、前記第２のパケットに関する、前記バッファからの読み出しおよび前記演算処理回路への割り当てを制御するように構成された制御回路とを備えるネットワークカードで用いられるパケット処理方法であって、
    　前記パケット処理回路が、前記第１のパケットから得られた優先度と対応する前記バッファ内のキューに前記第１のパケットを格納する第１のステップと、
    　前記制御回路が、パケットの優先度に基づいて前記バッファ内のキューを順に選択し、選択したキューから読み出した前記第２のパケットを、前記複数の演算処理回路に割り当てる第２のステップと
    　を備えることを特徴とするパケット処理方法。
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