WO2022085988A1 - 디스플레이 장치 - Google Patents

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WO2022085988A1
WO2022085988A1 PCT/KR2021/013555 KR2021013555W WO2022085988A1 WO 2022085988 A1 WO2022085988 A1 WO 2022085988A1 KR 2021013555 W KR2021013555 W KR 2021013555W WO 2022085988 A1 WO2022085988 A1 WO 2022085988A1
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signal
emission
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input terminal
scan
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PCT/KR2021/013555
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김진호
김용상
오동건
정은교
이정우
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삼성전자주식회사
성균관대학교 산학협력단
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    • G09G3/3266—Details of drivers for scan electrodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

Definitions

  • first and second control signals may be respectively provided from the timing controller to the driver of the first and second display modules through separate wires.
  • the first scan driver circuit corresponding to one row line among the plurality of scan driver circuits receives the first scan signal output from the second scan driver circuit corresponding to the previous row line of the one row line. and a second scan signal input terminal for receiving a second scan signal output from a third scan driver circuit corresponding to a next row of the one row line, and outputting the scan signal to the sub-pixel circuits corresponding to the one row line based on a scan signal input through one selected scan signal input terminal among the second scan signal input terminals.
  • the first control signals include a first clock signal, a second clock signal having a phase opposite to that of the first clock signal, a first selection signal of a first level, and a second level different from the first level.
  • a second selection signal wherein the second control signals include a third clock signal having a phase opposite to that of the first clock signal, a fourth clock signal having a phase opposite to the third clock signal, and the second a first clock input terminal of the scan driver circuit for one of the plurality of row lines of the first display module, the second including a third selection signal of the level and a fourth selection signal of the first level;
  • the first clock signal, the second clock signal, the first selection signal and the second selection signal are respectively input to the clock input terminal, the first selection signal input terminal, and the second selection signal input terminal, and the second A first clock input terminal, a second clock input terminal, a first selection signal input terminal, and a second selection signal input terminal of the scan driver circuit for a row line corresponding to the one row line among the plurality of row lines of the display
  • FIG. 6 is a detailed block diagram of a module according to an embodiment of the present disclosure.
  • 9B is a view for explaining the luminance non-uniformity and horizontal crosstalk phenomenon that may occur due to the sweep rod;
  • 16 is a block diagram of a display device according to an embodiment of the present disclosure.
  • 17C is a scan driver circuit and a driving timing diagram thereof according to an embodiment of the present disclosure.
  • 18B is a block diagram of emission drivers according to an embodiment of the present disclosure.
  • 20C is an emission driver circuit and a driving timing diagram thereof according to an embodiment of the present disclosure
  • 21L is a driving timing diagram of an emission driver circuit according to an embodiment of the present disclosure.
  • the present disclosure it is possible to prevent a phenomenon in which the wavelength of light emitted from the inorganic light emitting device changes according to the gray level by PWM driving the inorganic light emitting device in an active matrix (AM) method.
  • instantaneous peak power consumption may be reduced by driving the display panel 100 so that the sub-pixels sequentially emit light in row line order.
  • the driving unit 500 includes various DC voltages (eg, a first driving voltage (VDD_PAM), a second driving voltage (VDD_PWM) to be described later), a ground voltage (VSS), a test voltage, a Vset voltage, etc.) or a constant current
  • VDD_PAM first driving voltage
  • VDD_PWM second driving voltage
  • VSS ground voltage
  • test voltage test voltage
  • Vset voltage Vset voltage
  • a power IC or a driving voltage providing circuit for providing the raw data voltage, the high voltage (SW_VGH) of the sweep signal, and the low voltage (SW_VGL) of the sweep signal to each sub-pixel circuit included in the display panel 100 is provided.
  • a power IC or a driving voltage providing circuit for providing the raw data voltage, the high voltage (SW_VGH) of the sweep signal, and the low voltage (SW_VGL) of the sweep signal to each sub-pixel circuit included in the display panel 100 is provided.
  • SW_VGH high voltage
  • SW_VGL low voltage
  • the various circuits of the above-described driving unit 500 are implemented in a separate chip form and disposed on a film in the form of a COF (Chip On Film), and the display panel ( 100) may be connected to the sub-pixel circuits formed in the TFT layer.
  • COF Chip On Film
  • Each sub-pixel circuit included in the display panel 100 provides a driving current whose magnitude and driving time (or pulse width) are controlled based on the image data voltage applied to the corresponding inorganic light emitting device.
  • the driving unit 500 generates a control signal (hereinafter, referred to as a scan signal) for setting the image data voltage during the data setting period 61.
  • a control signal hereinafter, referred to as a scan signal
  • VST(n) and SP(n) may be applied to the sub-pixel circuits of each row line.
  • the same constant current source data voltage is applied to sub-pixel circuits included in one display module 1000 , but constant current sources of different sizes are applied to sub-pixel circuits included in another display module 1000 .
  • a data voltage may be applied. Accordingly, when a plurality of display modules are combined to form one display panel, a brightness deviation or a color deviation between display modules that may occur may be compensated for by adjusting the constant current source data voltage.
  • the sub-pixel circuit 110 includes a constant current source circuit 111 , a PWM circuit 112 , a first switching transistor T17 , and a second switching transistor T18 .
  • the deviation of the threshold voltage between the first driving transistors T16 may be compensated.
  • the second switching transistor T18 is turned on/off according to the emission signal Emi_PAM(n), as will be described later.
  • the on/off timing of the second switching transistor T18 is related to the implementation of the black gradation, which will be described in detail later.
  • a resistance component is present in the display panel 100 . Accordingly, an IR drop occurs when a driving current flows in the light emitting section, which causes a drop in the driving voltage. As will be described later, since the driving voltage also serves as a reference when setting the constant current source data voltage, a drop in the driving voltage interferes with the accurate setting of the constant current source data voltage.
  • a separate driving voltage applied through a separate wire is applied to the constant current source circuit 111 in the data setting section and the light emission section, respectively.
  • a DC voltage may be used as the constant current source data voltage.
  • three types of DC voltages eg, +5.1 [V], +4.8 [V], +5.0 [V]
  • the circuit may be individually and directly applied to each of the R, G, and B sub-pixel circuits of the display panel 100 . In this case, in order to apply the constant current source data voltage to the sub-pixel circuit 110 , there is no need for a separate data driver or a demux circuit.
  • the transistor T9 is also turned on, and the second driving voltage VDD_PWM is transferred to the capacitor C2 through the turned-on transistor T9.
  • the reference potential with respect to the constant current source data voltage (specifically, the sum of the constant current source data voltage and the threshold voltage of the first driving transistor T16) set at the node B is maintained as it is.
  • the voltage change of the sweep signal is coupled to the A node through the capacitor C1
  • the voltage of the A node also changes according to the sweep signal.
  • the second driving transistor T6 When the voltage at node A decreases according to the sweep signal and becomes a voltage corresponding to the sum of the second driving voltage and the threshold voltage of the second driving transistor T6 (ie, the gate terminal and the source of the second driving transistor T6 ) When the voltage between the terminals becomes less than or equal to the threshold voltage of the second driving transistor T6), the second driving transistor T6 is turned on.
  • the voltage of the sweep signal changes linearly when the light emission period ends (specifically, when the application of the low voltage through the Emi_PWM(n) signal is completed) It can be seen that the previous voltage is restored.
  • the PWM circuit 112 has a transistor T1 having a source terminal connected to the SW_VGH signal line, a gate terminal connected to the SP(n) signal line, and a drain terminal connected to the X node. ) is included.
  • the source terminal of the transistor T1 may be directly connected to a wiring to which the high voltage SW_VGH of the sweep signal from the power IC is applied.
  • the PWM circuit controls the on/off operation of the first switching transistor through the on/off operation of the second driving transistor, thereby controlling the time during which the driving current flows through the inorganic light emitting device 120, which is shown in FIG. It is the same in the embodiment of 10a.
  • 13B illustrates two display modules (eg, a display module 1000-1 and a display module 1000-4 positioned above and below each other adjacent to each other among a plurality of display modules included in the display apparatus 10000 of FIG. 12 ). )) is a diagram illustrating a process in which a light emitting period proceeds according to time when the first row line to the fortieth row line are sequentially driven according to time during one image frame time.
  • each of the scan driver circuits 17-1 to 17-270 has a first scan signal input terminal (Scan() n-1)), and a second scan signal input terminal Scan(n+1) for receiving a scan signal Scan(n+1) output from the scan driver circuit for the next row line.
  • each of the scan driver circuits 17-1 to 17-270 provides selection signals (a first selection signal) for selecting one of the first scan signal input terminal and the second scan signal input terminal. and a first selection signal input terminal TD and a second selection signal input terminal BU to respectively receive (TD) and a second selection signal BU.
  • each of the first and second selection signals included in the second control signals 28 has a level opposite to that of the first and second selection signals included in the first control signals 27 . That is, a high-level first selection signal TD is applied to the first selection signal input terminal TD of each of the scan driver circuits 17'-1 to 17'-270 of the scan driver 170-2, , a second selection signal BU of a low level is applied to the second selection signal input terminal BU.
  • the timing controller 2000 transmits the first control signals to one of the emission drivers 180-1 and 180-2 included in two vertically adjacent display modules, respectively. 37 is applied, and second control signals 38 may be applied to the other emission driver 180 - 2 . Accordingly, the driving order or driving direction of the two display modules adjacent to each other may be opposite to each other.
  • each of the emission driver circuits 18-1 to 18-270 receives a first emission signal input for receiving the emission signal EPWM(n-1) output from the emission driver circuit for the previous row line.
  • terminal EPWM(n-1) and a second emission signal input terminal EPWM(n+1) for receiving the emission signal EPWM(n+1) output from the emission driver circuit for the next row line ) may be included.
  • the CLK signal is input to the first clock input terminal CLK, and the second clock The CLKB signal is input to the input terminal CLKB.
  • the CLKB signal is input to the first clock input terminal CLK, and the second clock input terminal ( It can be seen that the CLK signal is applied to CLKB).
  • the CLK signal and the CLKB signal are applied to the previous row for each row line. is applied opposite to the line.
  • the sweep driver circuit 19 selects some of the input sweep signals based on the carry signal Carry(n) and outputs the sweep signal Sweep(n), so that the sweep driver circuits 19 -1 to 19-270), the carry signal Carry(n) and the sweep signal Sweep(n) are sequentially output from the first row line to the 270th row line.
  • the emission driver circuit 20'-n is It can be seen that the low-level emission signal EPAM(n) is output in the partial section 66 of (65), and the high-level emission signal EPAM(n) is output in the non-emission section 67. there is. That is, it can be seen that the emission signal EPAM(n) satisfying the above two conditions is generated and output through the emission driver circuit 20'-n according to an embodiment of the present disclosure.
  • the emission signal EPAM(n) provided by the emission driver 210-1 and the emission signal EPAM(n) provided by the emission driver 210-2 are performed according to the carry signal Carry(n). Apart from being provided in the order of row lines in the first order or in the second order, all are provided in the image frame period 60 (some period 66 of the blanking period 65 is also included). 67) has a high level.
  • the input emission signals CLK_EMI 1 to CLK_EMI are provided to the emission driver circuit 21-1 for the first row line to the emission driver circuit 21-4 for the fourth row line. 4 may be sequentially applied one by one, respectively.
  • FIG. 21G shows the operation of the emission driver circuit 21-n in the period 2 in the driving timing diagram of FIG. 21E . 2
  • the voltage of the Q(n) node is bootstrapped to output a low-level emission signal EPAM(n)
  • the voltage of the QC(n) node is bootstrapped to a low-level carry signal carry (n) is output.
  • the CLK2 signal has a high level. Accordingly, looking at the emission signal generating unit 3, the high level CLK2 signal is generated by Q( n) is applied to the node.
  • the high level driving voltage VDD is applied to the Q(n) node through the transistor T9 turned on according to the low level CLK1b signal. Accordingly, the transistor T11 is turned off. Meanwhile, the QB(n) node becomes a low level according to the low-level CLK1b signal, and accordingly, the high-level driving voltage VDD is output to the emission signal EPAM(n) output node through the turned-on transistor T12.
  • Each of the inorganic light emitting devices R, G, and B 120-1, 120-2, and 120-3 is mounted on the TFT layer 70 so as to be electrically connected to the corresponding sub-pixel circuit 110 to form the aforementioned sub-pixels. configurable.
  • FIG. 22C is only an example, and a circuit that may be included in the remaining region 11 of the TFT layer 70 is not limited to the gate driver.
  • a DeMUX circuit for selecting the R, G, and B sub-pixels, respectively, and an Electro Static Discharge (ESD) protection circuit for protecting the sub-pixel circuit 110 from static electricity More may be included.
  • ESD Electro Static Discharge

Landscapes

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Abstract

디스플레이 장치는, 복수의 디스플레이 모듈을 포함하는 모듈라 디스플레이 패널, 및 타이밍 컨트롤러를 포함하고, 복수의 디스플레이 모듈 각각은, 픽셀 어레이, 및 서브 픽셀 회로들을 포함하는 디스플레이 패널, 및 픽셀 어레이의 무기 발광 소자들이 복수의 로우 라인의 제1 순서 또는 제1 순서와 반대인 제2 순서로 순차적으로 발광하도록 서브 픽셀 회로들을 구동하는 구동부를 포함하고, 타이밍 컨트롤러는, 제1 디스플레이 모듈의 무기 발광 소자들을 제1 순서로 발광시키기 위한 제1 제어 신호들을 제1 디스플레이 모듈의 구동부에 제공하고, 제1 디스플레이 모듈의 위 또는 아래에 위치하는 제2 디스플레이 모듈의 무기 발광 소자들을 제2 순서로 발광시키기 위한 제2 제어 신호들을 제2 디스플레이 모듈의 구동부에 제공한다.

Description

디스플레이 장치
본 개시는 디스플레이 장치에 관한 것으로, 보다 상세하게는, 자발광 소자로 이루어진 픽셀 어레이를 포함하는 디스플레이 장치에 관한 것이다.
종래, 적색 LED(Light Emitting Diode), 녹색 LED, 청색 LED와 같은 무기 발광 소자(이하에서, LED는 무기 발광 소자를 말한다.)를 서브 픽셀로 구동하는 디스플레이 패널에서는, PAM(Pulse Amplitude Modulation) 구동 방식을 통해 서브 픽셀의 계조를 표현하였다.
이 경우, 구동 전류의 크기(magnitude)에 따라, 발광하는 빛의 계조뿐 아니라 파장도 함께 변화하게 되어 영상의 색 재현성이 감소된다. 도 1은 청색 LED, 녹색 LED 및 적색 LED를 흐르는 구동 전류의 크기에 따른 파장의 변화를 도시하고 있다.
따라서, 색 재현성을 향상시킬 수 있는 자발광 디스플레이 패널의 구동 방식에 대한 개발이 요구된다. 이때, 소비 전력, 휘도 균일성, 수평 크로스토크 문제 등이 고려될 필요가 있다.
한편, 복수의 디스플레이 모듈을 결합하여 하나의 디스플레이 패널을 구성할 경우에는, 상, 하 디스플레이 모듈의 경계에서 발생할 수 있는 영상의 왜곡에 대한 고려가 필요하다.
본 개시의 목적은, 입력되는 영상 신호에 대해 향상된 색 재현성을 제공하는 디스플레이 장치 및 이의 구동 방법을 제공함에 있다.
본 개시의 다른 목적은, 보다 효율적이고 안정적으로 무기 발광 소자를 구동할 수 있는 서브 픽셀 회로를 포함하여 이루어진 디스플레이 장치 및 이의 구동 방법을 제공함에 있다.
본 개시의 또 다른 목적은, 무기 발광 소자를 구동하는 각종 회로의 설계를 최적화하여, 고밀도 집적에 적합한 구동 회로를 포함하는 디스플레이 장치 및 이의 구동 방법을 제공함에 있다.
본 개시의 또 다른 목적은, 구동 트랜지스터의 문턱 전압이나 이동도 편차로 인한 휘도 균일성 저하 문제를 해결할 수 있는 디스플레이 장치 및 이의 구동 방법을 제공함에 있다.
본 개시의 또 다른 목적은, 디스플레이 패널 구동시 소비되는 소비 전력을 줄일 수 있는 디스플레이 장치 및 이의 구동 방법을 제공함에 있다.
본 개시의 또 다른 목적은, 디스플레이 패널의 위치별로 상이하게 발생하는 구동 전압의 강하가 데이터 전압의 설정 과정에 미치는 영향을 보상할 수 있는 디스플레이 장치 및 이의 구동 방법을 제공함에 있다.
본 개시의 또 다른 목적은, 스윕 로드에 의한 휘도 불균일 및 수평 크로스토크 문제가 개선된 디스플레이 장치 및 이의 구동 방법을 제공함에 있다.
본 개시의 또 다른 목적은, 복수의 디스플레이 모듈을 결합하여 하나의 디스플레이 패널을 구성할 경우 상, 하 디스플레이 모듈의 경계에서 발생할 수 있는 영상의 왜곡을 감소시킬 수 있는 디스플레이 장치 및 이의 구동 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 개시의 일 실시 예에 따른 디스플레이 장치는, 복수의 디스플레이 모듈을 포함하는 모듈라 디스플레이 패널, 및 타이밍 컨트롤러를 포함하고, 상기 복수의 디스플레이 모듈 각각은, 복수의 무기 발광 소자로 구성된 픽셀들이 복수의 로우 라인에 배치된 픽셀 어레이, 및 상기 픽셀 어레이의 무기 발광 소자들 각각에 대응되는 서브 픽셀 회로들을 포함하는 디스플레이 패널, 및 상기 타이밍 컨트롤러에서 제공되는 제어 신호들에 기초하여 상기 픽셀 어레이의 무기 발광 소자들이 상기 복수의 로우 라인의 제 1 순서 또는 상기 제 1 순서와 반대인 제 2 순서로 순차적으로 발광하도록 상기 서브 픽셀 회로들을 구동하는 구동부를 포함하고, 상기 타이밍 컨트롤러는, 상기 복수의 디스플레이 모듈 중 제 1 디스플레이 모듈의 무기 발광 소자들을 상기 제 1 순서로 발광시키기 위한 제 1 제어 신호들을 제 1 디스플레이 모듈의 구동부에 제공하고, 상기 제 1 디스플레이 모듈의 위 또는 아래에 위치하는 제 2 디스플레이 모듈의 무기 발광 소자들을 상기 제 2 순서로 발광시키기 위한 제 2 제어 신호들을 상기 제 2 디스플레이 모듈의 구동부에 제공한다.
또한, 상기 구동부는, 상기 서브 픽셀 회로들에 로우 라인 순으로 영상 데이터 전압이 설정되도록 상기 서브 픽셀 회로들에 로우 라인 순으로 스캔 신호를 제공하는 스캔 드라이버, 및 상기 픽셀 어레이의 무기 발광 소자들이 상기 스캔 신호에 따라 설정된 영상 데이터 전압에 기초하여 로우 라인 순으로 발광하도록 상기 서브 픽셀 회로들에 로우 라인 순으로 에미션 신호를 제공하는 에미션 드라이버를 포함할 수 있다.
또한, 상기 제 1 및 제 2 제어 신호들은, 별도의 배선을 통해 상기 타이밍 컨트롤러로부터 상기 제 1 및 제 2 디스플레이 모듈의 구동부로 각각 제공될 수 있다.
또한, 상기 스캔 드라이버는, 서로 동일한 회로 구조를 갖는 복수의 스캔 드라이버 회로를 포함하고, 상기 복수의 스캔 드라이버 회로 각각은, 로우 라인 별로 마련되며, 각 로우 라인에 대응되는 서브 픽셀 회로들로 상기 스캔 신호를 출력할 수 있다.
또한, 상기 복수의 스캔 드라이버 회로 중 하나의 로우 라인에 대응되는 제 1 스캔 드라이버 회로는, 상기 하나의 로우 라인의 이전 로우 라인에 대응되는 제 2 스캔 드라이버 회로가 출력하는 제 1 스캔 신호를 입력받기 위한 제 1 스캔 신호 입력 단자, 및 상기 하나의 로우 라인의 다음 로우 라인에 대응되는 제 3 스캔 드라이버 회로가 출력하는 제 2 스캔 신호를 입력받기 위한 제 2 스캔 신호 입력 단자를 포함하고, 상기 제 1 및 제 2 스캔 신호 입력 단자 중 선택된 하나의 스캔 신호 입력 단자를 통해 입력되는 스캔 신호에 기초하여, 상기 하나의 로우 라인에 대응되는 서브 픽셀 회로들로 상기 스캔 신호를 출력할 수 있다.
또한, 상기 제 1 디스플레이 모듈에 포함된 복수의 스캔 드라이버 회로는, 상기 제 1 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 1 스캔 신호 입력 단자를 통해 입력되는 상기 제 1 스캔 신호에 기초하여 상기 제 1 디스플레이 모듈의 첫 번째 로우 라인부터 마지막 로우 라인까지 순차적으로 상기 스캔 신호를 상기 서브 픽셀 회로들에 제공하고, 상기 제 2 디스플레이 모듈에 포함된 복수의 스캔 드라이버 회로는, 상기 제 2 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 2 스캔 신호 입력 단자를 통해 입력되는 상기 제 2 스캔 신호에 기초하여 상기 제 2 디스플레이 모듈의 마지막 로우 라인부터 첫 번째 로우 라인까지 순차적으로 상기 스캔 신호를 상기 서브 픽셀 회로들에 제공할 수 있다.
또한, 상기 복수의 스캔 드라이버 회로 각각은, 클럭 신호가 입력되는 제 1 클럭 입력 단자, 상기 클럭 신호와 반대의 위상을 갖는 클럭 신호가 입력되는 제 2 클럭 입력 단자, 및 상기 제 1 및 제 2 스캔 신호 입력 단자 중 하나의 스캔 신호 입력 단자를 선택하기 위한 선택 신호들을 입력받는 제 1 및 제 2 선택 신호 입력 단자를 포함할 수 있다.
또한, 상기 제 1 제어 신호들은, 제 1 클럭 신호, 상기 제 1 클럭 신호와 반대의 위상을 갖는 제 2 클럭 신호, 제 1 레벨의 제 1 선택 신호, 및 상기 제 1 레벨과 다른 제 2 레벨의 제 2 선택 신호를 포함하고, 상기 제 2 제어 신호들은, 상기 제 1 클럭 신호와 반대의 위상을 갖는 제 3 클럭 신호, 상기 제 3 클럭 신호와 반대의 위상을 갖는 제 4 클럭 신호, 상기 제 2 레벨의 제 3 선택 신호, 및 상기 제 1 레벨의 제 4 선택 신호를 포함하고, 상기 제 1 디스플레이 모듈의 복수의 로우 라인 중 하나의 로우 라인에 대한 스캔 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호, 상기 제 1 선택 신호 및 상기 제 2 선택 신호가 각각 입력되고, 상기 제 2 디스플레이 모듈의 복수의 로우 라인 중 상기 하나의 로우 라인에 대응되는 로우 라인에 대한 스캔 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 3 클럭 신호, 상기 제 4 클럭 신호, 상기 제 3 선택 신호 및 상기 제 4 선택 신호가 각각 입력될 수 있다.
또한, 상기 에미션 드라이버는, 서로 동일한 회로 구조를 갖는 복수의 에미션 드라이버 회로를 포함하고, 상기 복수의 에미션 드라이버 회로 각각은, 로우 라인 별로 마련되며, 각 로우 라인에 대응되는 서브 픽셀 회로들로 상기 에미션 신호를 출력할 수 있다.
또한, 상기 에미션 드라이버는, 제 1 타입의 에미션 드라이버이고, 상기 제 1 타입의 에미션 드라이버에 포함된 복수의 에미션 드라이버 회로 중 하나의 로우 라인에 대응되는 제 1 에미션 드라이버 회로는, 상기 하나의 로우 라인의 이전 로우 라인에 대응되는 제 2 에미션 드라이버 회로가 출력하는 제 1 에미션 신호를 입력받기 위한 제 1 에미션 신호 입력 단자, 및 상기 하나의 로우 라인의 다음 로우 라인에 대응되는 제 3 에미션 드라이버 회로가 출력하는 제 2 에미션 신호를 입력받기 위한 제 2 에미션 신호 입력 단자를 포함하고, 상기 제 1 및 제 2 에미션 신호 입력 단자 중 선택된 하나의 에미션 신호 입력 단자를 통해 입력되는 에미션 신호에 기초하여, 상기 하나의 로우 라인에 대응되는 서브 픽셀 회로들로 상기 에미션 신호를 출력할 수 있다.
또한, 상기 제 1 디스플레이 모듈에 포함된 복수의 에미션 드라이버 회로는, 상기 제 1 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 1 에미션 신호 입력 단자를 통해 입력되는 상기 제 1 에미션 신호에 기초하여 상기 제 1 디스플레이 모듈의 첫 번째 로우 라인부터 마지막 로우 라인까지 순차적으로 상기 에미션 신호를 상기 서브 픽셀 회로들에 제공하고, 상기 제 2 디스플레이 모듈에 포함된 복수의 에미션 드라이버 회로는, 상기 제 2 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 2 에미션 신호 입력 단자를 통해 입력되는 상기 제 2 에미션 신호에 기초하여 상기 제 2 디스플레이 모듈의 마지막 로우 라인부터 첫 번째 로우 라인까지 순차적으로 상기 에미션 신호를 상기 서브 픽셀 회로들에 제공할 수 있다.
또한, 상기 제 1 타입의 에미션 드라이버에 포함된 복수의 에미션 드라이버 회로 각각은, 클럭 신호가 입력되는 제 1 클럭 입력 단자, 상기 클럭 신호와 반대의 위상을 갖는 클럭 신호가 입력되는 제 2 클럭 입력 단자, 및 상기 제 1 및 제 2 에미션 신호 입력 단자 중 하나의 에미션 신호 입력 단자를 선택하기 위한 선택 신호들을 입력받는 제 1 및 제 2 선택 신호 입력 단자를 포함할 수 있다.
또한, 상기 제 1 제어 신호들은, 제 1 클럭 신호, 상기 제 1 클럭 신호와 반대의 위상을 갖는 제 2 클럭 신호, 제 1 레벨의 제 1 선택 신호, 및 상기 제 1 레벨과 다른 제 2 레벨의 제 2 선택 신호를 포함하고, 상기 제 2 제어 신호들은, 상기 제 1 클럭 신호와 반대의 위상을 갖는 제 3 클럭 신호, 상기 제 3 클럭 신호와 반대의 위상을 갖는 제 4 클럭 신호, 상기 제 2 레벨의 제 3 선택 신호, 및 상기 제 1 레벨의 제 4 선택 신호를 포함하고, 상기 제 1 디스플레이 모듈의 복수의 로우 라인 중 하나의 로우 라인에 대한 에미션 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호, 상기 제 1 선택 신호 및 상기 제 2 선택 신호가 각각 입력되고, 상기 제 2 디스플레이 모듈의 복수의 로우 라인 중 상기 하나의 로우 라인에 대응되는 로우 라인에 대한 에미션 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 3 클럭 신호, 상기 제 4 클럭 신호, 상기 제 3 선택 신호 및 상기 제 4 선택 신호가 각각 입력될 수 있다.
또한, 상기 에미션 드라이버는, 캐리 신호 및 입력 신호에 기초하여 에미션 신호를 출력하는 제 2 타입의 에미션 드라이버이고, 상기 제 2 타입의 에미션 드라이버에 포함된 복수의 에미션 드라이버 회로 중 하나의 로우 라인에 대응되는 제 1 에미션 드라이버 회로는, 상기 하나의 로우 라인의 이전 로우 라인에 대응되는 제 2 에미션 드라이버 회로가 출력하는 제 1 캐리 신호를 입력받기 위한 제 1 캐리 신호 입력 단자, 및 상기 하나의 로우 라인의 다음 로우 라인에 대응되는 제 3 에미션 드라이버 회로가 출력하는 제 2 캐리 신호를 입력받기 위한 제 2 캐리 신호 입력 단자를 포함하고, 상기 제 1 및 제 2 캐리 신호 입력 단자 중 선택된 하나의 캐리 신호 입력 단자를 통해 입력되는 캐리 신호에 기초하여, 상기 하나의 로우 라인에 대응되는 제 3 캐리 신호를 출력하고, 상기 제 3 캐리 신호에 기초하여 상기 제 1 에미션 드라이버 회로로 입력되는 입력 신호로부터 상기 하나의 로우 라인에 대응되는 서브 픽셀 회로들로 제공될 에미션 신호를 선택하여 출력할 수 있다.
또한, 상기 제 1 내지 제 3 에미션 드라이버 회로에 입력되는 입력 신호들은, 서로 위상이 다른 동일한 신호일 수 있다.
또한, 상기 제 1 디스플레이 모듈에 포함된 복수의 에미션 드라이버 회로는, 상기 제 1 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 1 캐리 신호 입력 단자를 통해 입력되는 상기 제 1 캐리 신호 및 상기 제 1 디스플레이 모듈에 포함된 복수의 에미션 드라이버 회로 각각에 입력되는 입력 신호에 기초하여, 상기 제 1 디스플레이 모듈의 첫 번째 로우 라인부터 마지막 로우 라인까지 순차적으로 에미션 신호를 상기 제 1 디스플레이 모듈의 서브 픽셀 회로들에 제공하고, 상기 제 2 디스플레이 모듈에 포함된 복수의 에미션 드라이버 회로는, 상기 제 2 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 2 캐리 신호 입력 단자를 통해 입력되는 상기 제 2 캐리 신호 및 상기 제 2 디스플레이 모듈에 포함된 복수의 에미션 드라이버 회로 각각에 입력되는 입력 신호에 기초하여, 상기 제 2 디스플레이 모듈의 마지막 로우 라인부터 첫 번째 로우 라인까지 순차적으로 에미션 신호를 상기 제 2 디스플레이 모듈의 서브 픽셀 회로들에 제공할 수 있다.
또한, 상기 제 2 타입의 에미션 드라이버에 포함된 복수의 에미션 드라이버 회로 각각은, 클럭 신호가 입력되는 제 1 클럭 입력 단자, 상기 클럭 신호와 반대의 위상을 갖는 클럭 신호가 입력되는 제 2 클럭 입력 단자, 및 상기 제 1 및 제 2 캐리 신호 입력 단자 중 하나의 캐리 신호 입력 단자를 선택하기 위한 선택 신호들을 입력받는 제 1 및 제 2 선택 신호 입력 단자를 포함할 수 있다.
또한, 상기 제 1 제어 신호들은, 제 1 클럭 신호, 상기 제 1 클럭 신호와 반대의 위상을 갖는 제 2 클럭 신호, 제 1 레벨의 제 1 선택 신호, 및 상기 제 1 레벨과 다른 제 2 레벨의 제 2 선택 신호를 포함하고, 상기 제 2 제어 신호들은, 상기 제 1 클럭 신호와 반대의 위상을 갖는 제 3 클럭 신호, 상기 제 3 클럭 신호와 반대의 위상을 갖는 제 4 클럭 신호, 상기 제 2 레벨의 제 3 선택 신호, 및 상기 제 1 레벨의 제 4 선택 신호를 포함하고, 상기 제 1 디스플레이 모듈의 복수의 로우 라인 중 하나의 로우 라인에 대한 에미션 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호, 상기 제 1 선택 신호 및 상기 제 2 선택 신호가 각각 입력되고, 상기 제 2 디스플레이 모듈의 복수의 로우 라인 중 상기 하나의 로우 라인에 대응되는 로우 라인에 대한 에미션 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 3 클럭 신호, 상기 제 4 클럭 신호, 상기 제 3 선택 신호 및 상기 제 4 선택 신호가 각각 입력될 수 있다.
또한, 상기 영상 데이터 전압은, 정전류원 데이터 전압 및 PWM(pulse width modulation) 데이터 전압을 포함하고, 상기 서브 픽셀 회로는, 상기 스캔 신호에 따라 인가된 상기 정전류원 데이터 전압 및 상기 에미션 신호에 기초하여, 상기 정전류원 데이터 전압에 기초한 크기(magnitude)의 구동 전류를 상기 무기 발광 소자로 제공하는 정전류원 회로, 및 상기 스캔 신호에 따라 인가된 상기 PWM 데이터 전압 및 상기 에미션 신호에 기초하여, 상기 구동 전류가 상기 무기 발광 소자로 제공되는 시간을 제어하는 PWM 회로를 포함할 수 있다.
또한, 상기 구동부는, 상기 정전류원 데이터 전압 및 상기 PWM 데이터 전압을 제공하는 데이터 드라이버를 포함하고, 상기 정전류원 회로는, 제 1 구동 트랜지스터를 포함하고, 상기 데이터 드라이버로부터 정전류원 데이터 전압이 인가되면, 상기 인가된 정전류원 전압 및 상기 제 1 구동 트랜지스터의 문턱 전압에 기초한 제 1 전압을 상기 제 1 구동 트랜지스터의 게이트 단자에 인가하고, 상기 PWM 회로는, 제 2 구동 트랜지스터를 포함하고, 상기 데이터 드라이버로부터 상기 PWM 데이터 전압이 인가되면, 상기 인가된 PWM 데이터 전압 및 상기 제 2 구동 트랜지스터의 문턱 전압에 기초한 제 2 전압을 상기 제 2 구동 트랜지스터의 게이트 단자에 인가할 수 있다.
이상 설명한 바와 같은 본 개시의 다양한 실시 예에 따르면, 무기 발광 소자가 발광하는 빛의 파장이 계조에 따라 변화되는 것을 방지할 수 있다.
또한, 구동 트랜지스터들 간의 문턱 전압 및 이동도 차이로 인해 영상에 나타날 수 있는 얼룩을 용이하게 보상할 수 있다. 또한, 색상의 보정이 용이해 진다.
또한, 모듈 형태의 디스플레이 패널들을 조합하여 대면적 디스플레이 패널을 구성하는 경우나, 하나의 대형 디스플레이 패널을 구성하는 경우에도, 보다 용이하게 얼룩 보상 및 색상 보정이 가능하다.
또한, 디스플레이 패널 구동시 소비되는 소비 전력을 줄일 수 있다.
또한, 디스플레이 패널의 위치별로 상이하게 발생하는 구동 전압의 강하가 데이터 전압의 설정 과정에 미치는 영향을 보상할 수 있게 된다.
또한, 보다 최적화된 구동 회로의 설계가 가능하며, 안정적이고 효율적으로 무기 발광 소자를 구동할 수 있게 된다.
또한, 스윕 로드에 의한 휘도 불균일 및 수평 크로스토크 문제를 개선할 수 있다.
또한, 복수의 디스플레이 모듈을 결합하여 하나의 디스플레이 패널을 구성할 경우 상, 하 디스플레이 모듈의 경계에서 발생할 수 있는 영상의 왜곡을 감소시킬수 있다.
도 1은 청색 LED, 녹색 LED 및 적색 LED를 흐르는 구동 전류의 크기에 따른 파장 변화를 나타내는 그래프,
도 2는 본 개시의 일 실시 예에 따른 디스플레이 장치의 픽셀 구조를 설명하기 위한 도면,
도 3a는 종래 디스플레이 패널의 구동 방식을 도시한 개념도,
도 3b는 본 개시의 일 실시 예에 따른 디스플레이 패널의 구동 방식을 도시한 개념도,
도 4는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 구성을 도시한 블럭도,
도 5는 본 개시의 일 실시 예에 따른 디스플레이 패널의 프로그레시브 구동 방식을 설명하기 위한 도면,
도 6은 본 개시의 일 실시 예에 따른 모듈의 상세 블럭도,
도 7은 본 개시의 일 실시 예에 따른 서브 픽셀 회로의 블럭도,
도 8a는 본 개시의 일 실시 예에 따른 서브 픽셀 회로의 상세 회로도,
도 8b는 도 8a에서 전술한 게이트 신호들에 대한 타이밍도,
도 8c는 도 8a의 서브 픽셀 회로를 포함하는 디스플레이 패널을 하나의 영상 프레임 기간 동안 구동하기 위한 각종 신호들의 타이밍도,
도 9a는 스윕 로드에 의해 발생할 수 있는 휘도 불균일 및 수평 크로스토크 현상을 설명하기 위한 도면,
도 9b는 스윕 로드에 의해 발생할 수 있는 휘도 불균일 및 수평 크로스토크 현상을 설명하기 위한 도면,
도 9c는 본 개시의 일 실시 예에 따른 스윕 신호의 하이 전압(SW_VGH)을 도시한 도면,
도 10a는 스윕 신호의 로우 전압(SW_VGL) 입력을 X 노드에 연결하는 본 개시의 일 실시 예를 설명하기 위한 도면,
도 10b는 본 개시의 일 실시 예에 따른 스윕 신호의 로우 전압(SW_VGL)을 도시한 도면,
도 11a는 도 10a 및 10b를 통해 전술한 실시 예가 적용된 본 개시의 일 실시 예에 따른 서브 픽셀 회로의 상세 회로도,
도 11b는 도 11a의 서브 픽셀 회로를 포함하는 디스플레이 패널을 하나의 영상 프레임 기간 동안 구동하기 위한 각종 신호들의 타이밍도,
도 12는 본 개시의 일 실시 예에 따른 디스플레이 장치의 구성을 개략적으로설명하기 위한 도면,
도 13a는 디스플레이 모듈 경계부의 패턴 왜곡 현상의 원인을 설명하기 위한 도면,
도 13b는 디스플레이 모듈 경계부의 패턴 왜곡 현상의 원인을 설명하기 위한 도면,
도 13c는 디스플레이 모듈 경계부의 패턴 왜곡 현상의 원인을 설명하기 위한 도면,
도 14a는 모듈 경계부에서의 영상 왜곡 현상을 제거 내지 감소시킬 수 있는 모듈라 디스플레이 패널의 구동 방법을 설명하기 위한 도면,
도 14b는 모듈 경계부에서의 영상 왜곡 현상을 제거 내지 감소시킬 수 있는 모듈라 디스플레이 패널의 구동 방법을 설명하기 위한 도면,
도 15는 연속된 2개의 영상 프레임에 대해, 서로 인접한 상, 하 디스플레이 모듈이 구동되는 방식을 도시한 개념도,
도 16은 본 개시의 일 실시 예에 따른 디스플레이 장치의 블럭도,
도 17a는 본 개시의 일 실시 예에 따른, n 번째 로우 라인에 대응되는 스캔 드라이버 회로의 회로도,
도 17b는 본 개시의 일 실시 예에 따른 스캔 드라이버들의 블럭도,
도 17c는 본 개시의 일 실시 예에 따른 스캔 드라이버 회로 및 이의 구동 타이밍도,
도 17d는 본 개시의 일 실시 예에 따른 스캔 드라이버 회로 및 이의 구동 타이밍도,
도 18a는 본 개시의 일 실시 예에 따른, n 번째 로우 라인에 대응되는 에미션 드라이버 회로의 회로도,
도 18b는 본 개시의 일 실시 예에 따른 에미션 드라이버들의 블럭도,
도 18c는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로 및 이의 구동 타이밍도,
도 18d는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로 및 이의 구동 타이밍도,
도 19a는 본 개시의 일 실시 예에 따른, n 번째 로우 라인에 대응되는 스윕 드라이버 회로의 회로도,
도 19b는 본 개시의 일 실시 예에 따른 스윕 드라이버들의 블럭도,
도 19c는 본 개시의 일 실시 예에 따른 스윕 드라이버 회로 및 이의 구동 타이밍도,
도 19d는 본 개시의 일 실시 예에 따른 스윕 드라이버 회로 및 이의 구동 타이밍도,
도 20a는 본 개시의 일 실시 예에 따른, n 번째 로우 라인에 대응되는 에미션 드라이버 회로의 회로도,
도 20b는 본 개시의 일 실시 예에 따른 에미션 드라이버들의 블럭도,
도 20c는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로 및 이의 구동 타이밍도,
도 20d는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로 및 이의 구동 타이밍도,
도 21a는 본 개시의 일 실시 예에 따른, n 번째 로우 라인에 대응되는 에미션 드라이버 회로의 회로도,
도 21b는 본 개시의 일 실시 예에 따른 에미션 드라이버의 블럭도,
도 21c는 본 개시의 일 실시 예에 따른 에미션 드라이버의 블럭도,
도 21d는 본 개시의 일 실시 예에 따른, n 번째 로우 라인에 대한 에미션 드라이버 회로의 회로도,
도 21e는 본 개시의 일 실시 예에 따른, n 번째 로우 라인에 대한 에미션 드라이버 회로의 구동 타밍도,
도 21f는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로의 동작을 보다 자세히 설명하기 위한 도면,
도 21g는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로의 동작을 보다 자세히 설명하기 위한 도면,
도 21h는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로의 동작을 보다 자세히 설명하기 위한 도면,
도 21i는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로의 동작을 보다 자세히 설명하기 위한 도면,
도 21j는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로의 동작을 보다 자세히 설명하기 위한 도면,
도 21k는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로의 회로도,
도 21l는 본 개시의 일 실시 예에 따른 에미션 드라이버 회로의 구동 타밍도,
도 22a는 본 개시의 일 실시 예에 따른 디스플레이 패널의 단면도,
도 22b는 본 개시의 다른 일 실시 예에 따른 디스플레이 패널의 단면도, 및
도 22c는 본 개시의 일 실시 예에 따른 TFT 층의 평면도이다.
본 개시를 설명함에 있어, 관련된 공지 기술에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 동일한 구성의 중복 설명은 되도록 생략하기로 한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
본 개시에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 사용된 "제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "(기능적으로 또는 통신적으로) 연결되어((operatively or communicatively) coupled with/to)" 있다거나 "접속되어(connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다고 이해되어야 할 것이다.
반면에, 어떤 구성요소(예: 제 1 다른 구성요소(예: 제 2 구성요소)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(예: 제 3 구성요소)가 존재하지 않는 것으로 이해될 수 있다.
본 개시의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하에서 첨부된 도면을 참조하여 본 개시의 다양한 실시 예를 상세히 설명한다.
도 2는 본 개시의 일 실시 예에 따른 디스플레이 패널의 픽셀 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 디스플레이 패널(100)은 매트릭스 형태로 배치(disposed)(또는 배열(arranged))된 복수의 픽셀(10) 즉, 픽셀 어레이를 포함한다.
픽셀 어레이는, 복수의 로우(row) 라인 또는 복수의 컬럼(column) 라인을 포함한다. 경우에 따라, 로우 라인은 가로(horizontal) 라인 또는 스캔(scan) 라인 또는 게이트 라인이라 불리울 수도 있고, 컬럼 라인은 세로(vertical) 라인 또는 데이터 라인이라 불리울 수도 있다.
또는 경우에 따라, 로우 라인, 컬럼 라인, 가로 라인, 세로 라인이라는 용어는 픽셀 어레이 상에서 픽셀들이 이루는 라인을 지칭하기 위한 용어로 사용되고, 스캔 라인, 게이트 라인, 데이터 라인이라는 용어는 데이터나 신호가 전달되는 디스플레이 패널(100) 상의 실제 배선을 지칭하기 위한 용어로 사용될 수도 있다.
한편, 픽셀 어레이의 각 픽셀(10)은 적색(R) 서브 픽셀(20-1), 녹색(G) 서브 픽셀(20-2) 및 청색(B) 서브 픽셀(20-3)과 같은 3 종류의 서브 픽셀을 포함할 수 있다.
이때, 각 픽셀(10)은, 서브 픽셀들(20-1, 20-2, 20-3)을 구성하는 복수의 무기 발광 소자를 포함할 수 있다.
예를 들어, 각 픽셀(10)은, R 서브 픽셀(20-1)을 구성하는 R 무기 발광 소자, G 서브 픽셀(20-2)을 구성하는 G 무기 발광 소자, 및 B 서브 픽셀(20-3)을 구성하는 B 무기 발광 소자와 같은 3 종류의 무기 발광 소자를 포함할 수 있다.
또는, 각 픽셀(10)은, 3 개의 청색 무기 발광 소자를 포함할 수 있다. 이 경우, 각 무기 발광 소자 상에는 R, G, B 색상 구현을 위한 컬러 필터가 구비될 수 있다. 이때, 컬러 필터는 퀀텀닷(QD) 컬러 필터일 수 있으나, 이에 한정되는 것은 아니다.
한편, 도시되지는 않았으나, 디스플레이 패널(100)에는 무기 발광 소자를 구동하기 위한 서브 픽셀 회로가 무기 발광 소자 별로 마련될 수 있다.
이때, 각 서브 픽셀 회로는, 외부(구체적으로는, 데이터 드라이버)에서 인가되는 영상 데이터 전압에 기초하여 무기 발광 소자로 구동 전류를 제공할 수 있다.
구체적으로, 영상 데이터 전압은, 정전류원(Constant Current Generator) 데이터 전압 및 PWM(Pulse Width Moludlation) 데이터 전압을 포함한다. 각 서브 픽셀 회로는, 정전류원 데이터 전압에 대응되는 크기(magnitude)의 구동 전류를, PWM 데이터 전압에 대응되는 시간 동안 무기 발광 소자로 제공함으로써, 영상의 계조를 표현할 수 있다. 이에 관한 자세한 내용은 후술하기로 한다.
한편, 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀 회로들은, "영상 데이터 전압의 설정(또는 프로그래밍)" 및 "설정된 영상 데이터 전압에 기초한 구동 전류의 제공" 순으로 구동될 수 있다.
이때, 본 개시의 일 실시 예에 따르면, 디스플레이 패널(100)의 각 로우 라인에 포함된 서브 픽셀 회로들은, 로우 라인 순으로 순차적으로 구동될 수 있다.
예를 들어, 하나의 로우 라인(예를 들어, 제 1 로우 라인)에 포함된 서브 픽셀 회로들의 영상 데이터 전압 설정 동작과, 다음 로우 라인(예를 들어, 제 2 로우 라인)에 포함된 서브 픽셀 회로들의 영상 데이터 전압 설정 동작은 로우 라인 순으로 순차적으로 진행될 수 있다. 또한, 상기 하나의 로우 라인에 포함된 서브 픽셀 회로들의 구동 전류 제공 동작과, 상기 다음 로우 라인에 포함된 서브 픽셀 회로들의 구동 전류 제공 동작 역시 로우 라인 순으로 순차적으로 진행될 수 있다.
한편, 도 2에서는, 하나의 픽셀 영역 내에서 서브 픽셀들(20-1 내지 20-3)이 좌우가 뒤바뀐 L자 모양으로 배열된 것을 예로 들었다. 그러나, 실시 예가 이에 한정되는 것은 아니며, R, G, B 서브 픽셀(20-1 내지 20-3)은 픽셀 영역 내부에서 일렬로 배치될 수도 있고, 실시 예에 따라 다양한 형태로 배치될 수 있다.
또한, 도 2에서는, 3 종류의 서브 픽셀이 하나의 픽셀을 구성하는 것을 예로 들어 설명하였다. 그러나, 실시 예에 따라, R, G, B, W(white)와 같은 4종류의 서브 픽셀이 하나의 픽셀을 구성할 수도 있고, 얼마든지 다른 개수의 서브 픽셀이 하나의 픽셀을 구성할 수도 있다.
도 3a는 종래 디스플레이 패널의 구동 방식을 도시한 개념도, 도 3b는 본 개시의 일 실시 예에 따른 디스플레이 패널의 구동 방식을 도시한 개념도이다.
도 3a 및 도 3b는 한 영상 프레임 시간 동안 디스플레이 패널을 구동하는 방식을 도시하고 있다. 또한, 도 3a 및 도 3b에서, 세로 축은 로우 라인을, 가로 축은 시간을 나타낸다. 또한, 데이터 설정 구간은, 각 로우 라인에 포함된 서브 픽셀 회로들에 영상 데이터 전압이 설정되는 디스플레이 패널(100)의 구동 구간을 나타내고, 발광 구간은, 각 로우 라인에 포함된 서브 픽셀 회로들이, 설정된 영상 데이터 전압에 기초하여 무기 발광 소자로 구동 전류를 제공하게 되는 디스플레이 패널(100)의 구동 구간을 나타낸다. 무기 발광 소자들은 발광 구간 내에서 구동 전류에 따라 발광하게 된다.
도 3a에 따르면 종래에는, 먼저 디스플레이 패널의 전체 로우 라인에 대해 영상 데이터 전압의 설정이 완료된 후에, 일괄적으로 발광 구간이 진행되는 것을 볼 수 있다.
이 경우, 발광 구간 동안 디스플레이 패널의 전체 로우 라인이 동시에 발광하게 되므로, 높은 피크 전류가 요구되며, 이에 따라, 제품에 요구되는 피크 소비 전력이 높아지는 문제가 있다. 피크 소비 전력이 높아지면, 제품에 장착되는 SMPS(Switched Mode Power Supply)와 같은 전원 공급 장치의 용량이 커지므로, 비용이 증가하고 부피가 커져 디자인적 제약 사항이 발생하게 된다.
이에 반해, 본 개시의 일 실시 예에 따르면, 도 3b에 도시된 바와 같이, 각 로우 라인의 데이터 설정 구간과 발광 구간(구체적으로는, 복수의 발광 구간)이, 로우 라인 순으로 순차적으로 진행되는 것을 볼 수 있다. 이하에서는, 도 3b와 같은 구동 방식을, 도 3a의 일괄 구동 방식과 구별하여 "프로그레시브 구동 방식"이라 부르기로 한다.
프로그레시브 구동 방식의 경우, 종래 기술에 비해 동시 발광하는 로우 라인의 개수가 줄어들게 되므로, 필요한 피크 전류량이 낮아지며, 이에 따라, 피크 소비 전력이 저감될 수 있다.
이상과 같이, 본 개시의 다양한 실시 예들에 따르면, 무기 발광 소자를 AM(Active matrix) 방식으로 PWM 구동함으로써 무기 발광 소자가 발광하는 빛의 파장이 계조에 따라 변화하는 현상을 막을 수 있다. 또한, 서브 픽셀들이 로우 라인 순으로 순차적으로 발광하도록 디스플레이 패널(100)을 구동함으로써 순간 피크 소비 전력이 저감될 수 있다.
도 4는 본 개시의 일 실시 예에 따른 디스플레이 모듈의 구성을 도시한 블럭도이다. 도 4에 따르면, 디스플레이 모듈(1000)은 디스플레이 패널(100) 및 구동부(500)를 포함한다.
구동부(500)는 디스플레이 패널(100)을 구동한다. 구체적으로, 구동부(500)는 각종 제어 신호, 데이터 신호, 구동 전압 등을 디스플레이 패널(100)로 제공하여 디스플레이 패널(100)을 구동할 수 있다.
전술한 바와 같이, 본 개시의 일 실시 예에 따르면 디스플레이 패널(100)은 로우 라인 순으로 구동될 수 있다. 이를 위해 구동부(500)는, 픽셀 어레이상의 픽셀들을 로우 라인 단위로 구동하기 위한 게이트 드라이버를 포함할 수 있다. 게이트 드라이버는, 후술할 스캔 신호 및 에미션 신호를 로우 라인별로 제공함으로써 픽셀들을 로우 라인 단위로 구동할 수 있다.
또한, 구동부(500)는 디스플레이 패널(100)의 각 픽셀(또는 각 서브 픽셀)에 PWM 데이터 전압을 제공하기 위한, 소스 드라이버(또는 데이터 드라이버)를 포함할 수 있다.
또한, 구동부(500)는 하나의 픽셀(10)에 포함된 복수의 서브 픽셀(20-1 내지 20-3) 각각을 선택하기 위한 디먹스(DeMUX) 회로를 포함할 수 있다.
또한, 구동부(500)는, 각종 DC 전압(예를 들어, 후술할 제 1 구동 전압(VDD_PAM), 제 2 구동 전압(VDD_PWM), 그라운드 전압(VSS), 테스트 전압, Vset 전압 등)이나, 정전류원 데이터 전압, 스윕 신호의 하이 전압(SW_VGH), 스윕 신호의 로우 전압(SW_VGL) 등을, 디스플레이 패널(100)에 포함된 각 서브 픽셀 회로로 제공하기 위한 파워 IC(또는 구동 전압 제공 회로)를 포함할 수 있다.
또한, 구동부(500)는 게이트 드라이버나 데이터 드라이버로 각종 클럭 신호를 제공하기 위한 클럭 신호 제공 회로를 포함할 수 있다. 이때, 본 개시의 일 실시 예에 따르면, 클럭 신호 제공 회로는 레벨 시프터를 포함하며, TCON으로부터 제공되는 클럭 신호의 레벨을 게이트 드라이버나 데이터 드라이버에서 이용할 수 있는 레벨로 시프팅하여 게이트 드라이버나 데이터 드라이버에 제공할 수 있다.
한편, 상술한 구동부(500)의 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 TCON(Timing Controller)과 함께 외부의 PCB(Printed Circuit Board)에 실장되고, FOG(Film On Glass) 배선을 통해 디스플레이 패널(100)의 TFT 층에 형성된 서브 픽셀 회로들과 연결될 수 있다.
또는, 상술한 구동부(500)의 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 COF(Chip On Film) 형태로 필름 상에 배치되고, FOG(Film On Glass) 배선을 통해 디스플레이 패널(100)의 TFT 층에 형성된 서브 픽셀 회로들과 연결될 수도 있다.
또는, 상술한 구동부(500)의 각종 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 COG(Chip On Glass) 형태로 배치(즉, 디스플레이 패널(100)의 글래스 기판(후술됨)의 후면(글래스 기판을 기준으로 TFT 층이 형성되는 면의 반대쪽 면)에 배치)되고, 연결 배선을 통해 디스플레이 패널(100)의 TFT 층에 형성된 서브 픽셀 회로들과 연결될 수 있다.
또는, 상술한 구동부(500)의 각종 회로들 중 적어도 일부는, 디스플레이 패널(100) 내의 TFT 층에 형성된 서브 픽셀 회로들과 함께 TFT 층에 형성되어 서브 픽셀 회로들과 연결될 수도 있다.
예를 들어, 상술한 구동부(500)의 각종 회로들 중, 게이트 드라이버 및 디먹스 회로는 디스플레이 패널(100)의 TFT 층 내에 형성되고, 데이터 드라이버는 디스플레이 패널(100)의 글래스 기판의 후면에 배치되며, 클럭 신호 제공 회로는 COF 형태로 필름 상에 배치되고, 파워 IC 및 TCON(Timing Controller)은 외부의 PCB(Printed Circuit Board)에 배치될 수 있으나, 이에 한정되는 것은 아니다.
특히, 구동부(500)는 디스플레이 패널(100)을 프로그레시브 구동 방식으로 구동할 수 있다. 이를 위해, 구동부(500)는, 데이터 설정 구간 동안, 디스플레이 패널(100)의 서브 픽셀 회로들에 로우 라인 순으로 영상 데이터 전압을 설정하고, 발광 구간 동안, 픽셀 어레이의 픽셀들이 설정된 영상 데이터 전압에 기초하여 로우 라인 순으로 발광하도록 서브 픽셀 회로들을 구동할 수 있다.
디스플레이 패널(100)은 도 2에서 전술한 바와 같은 픽셀 어레이를 포함하며, 인가되는 영상 데이터 전압에 대응되는 영상을 디스플레이할 수 있다.
디스플레이 패널(100)에 포함된 각 서브 픽셀 회로는, 인가되는 영상 데이터 전압에 기초하여, 크기(magnitude)와 구동 시간(또는 펄스 폭)이 제어된 구동 전류를, 대응되는 무기 발광 소자로 제공할 수 있다.
픽셀 어레이를 구성하는 무기 발광 소자들은, 대응되는 서브 픽셀 회로로부터 제공되는 구동 전류에 따라 발광하며, 이에 따라 디스플레이 패널(100)에 영상이 디스플레이될 수 있다.
도 5는 본 개시의 일 실시 예에 따른 디스플레이 패널(100)의 프로그레시브 구동 방식을 설명하기 위한 도면이다.
도 5는 연속된 2개의 영상 프레임에 대한 디스플레이 패널(100)의 구동 방식을 개념적으로 도시하고 있다. 도 5에서 세로 축은 로우 라인을, 가로 축은 시간을 나타내고, 참조 번호 60은 영상 프레임 기간을, 참조 번호 65는 블랭킹 기간을 나타낸다.
한편, 도 5에서는, 디스플레이 패널(100)이 270개의 로우 라인으로 구성되고, 데이터 설정 구간(61)에 설정된 영상 데이터 전압에 기초하여 7회의 발광 구간(62-1 내지 62-7)이 진행되는 것을 예로 들었다. 그러나, 로우 라인의 개수나 발광 구간의 진행 횟수가 이에 한정되는 것이 아님은 물론이다.
구체적으로, 도 5를 참조하면, 하나의 영상 프레임에 대해, 로우 라인 마다 한번의 데이터 설정 구간(61)과 복수의 발광 구간(62-1 내지 62-7)이 진행되는 것을 볼 수 있다.
데이터 설정 구간(61) 동안, 각 로우 라인에 포함된 서브 픽셀 회로들에는 영상 데이터 전압이 설정될 수 있다. 또한, 복수의 발광 구간(62-1 내지 62-7) 각각에서, 각 로우 라인에 포함된 서브 픽셀 회로들은 설정된 영상 데이터 전압에 기초하여 무기 발광 소자로 구동 전류를 제공할 수 있다.
이를 위해, 구동부(500)는, 데이터 설정 구간(61) 동안, 영상 데이터 전압을 설정하기 위한 제어 신호(이하, 스캔 신호라 한다. 예를 들어, 후술할 VST(n), SP(n)을 포함한다.)를 각 로우 라인의 서브 픽셀 회로들에 인가할 수 있다.
또한, 구동부(500)는, 복수의 발광 구간(62-1 내지 62-7) 동안, 구동 전류 제공 동작을 제어하기 위한 제어 신호(이하, 에미션 신호라 한다. 후술할 SET(n), Emi_PWM(n), Emi_PAM(n), Sweep(n)를 포함한다.)를 각 로우 라인의 서브 픽셀 회로들에 인가할 수 있다.
한편, 도 5를 참조하면, 데이터 설정 구간(61) 및 각 발광 구간(62-1 내지 62-7)은, 디스플레이 패널(100)의 전체 로우 라인에 대해 로우 라인 순으로 순차적으로 진행되는 것을 볼 수 있다.
이를 위해, 구동부(500)는, 디스플레이 패널(100)의 첫번째 로우 라인부터 마지막 로우 라인까지 로우 라인 순으로 서브 픽셀 회로들에 스캔 신호를 인가할 수 있다. 또한, 구동부(500)는, 디스플레이 패널(100)의 첫번째 로우 라인부터 마지막 로우 라인까지 로우 라인 순으로 서브 픽셀 회로들에 에미션 신호를 인가할 수 있다.
한편, 도 5에 도시된 바에 따르면, 각 로우 라인의 첫 번째 발광 구간(62-1)은 데이터 설정 구간(61)과 시간적으로 연속되고, 복수의 발광 구간 각각(62-1 내지 62-7)은 기설정된 시간 간격을 갖는 것을 볼 수 있다.
이때, 한 영상 프레임에 대해 각 로우 라인에서 진행되는 발광 구간의 개수 및 발광 구간들 사이의 기설정된 시간 간격은, 디스플레이 패널(100)의 사이즈 및/또는 카메라의 셔터 스피드 등에 기초하여 설정될 수 있다. 그러나, 이에 한정되는 것은 아니다.
일반적으로 카메라의 셔터 스피드는 한 영상 프레임 시간 보다 수 배 빠르므로, 한 영상 프레임 시간 동안 첫번째 로우 라인부터 마지막 로우 라인까지 한 번의 발광 구간이 로우 라인 순으로 진행되도록 디스플레이 패널(100)을 구동하는 경우, 카메라에 찍힌 디스플레이 패널(100)에 표시된 영상이 왜곡될 수 있다.
따라서, 본 개시의 일 실시 예에 따르면, 한 영상 프레임 시간 동안 복수의 발광 구간이 기설정된 시간 간격을 두고 진행되도록 디스플레이 패널(100)을 구동하되, 기설정된 시간 간격을 카메라의 스피드에 기초하여 설정함으로써, 어떤 순간에 디스플레이 패널(100)을 촬영하더라도 카메라에 찍힌 디스플레이 패널(100)에 표시된 영상이 왜곡되지 않도록 할 수 있다.
한편, 도 5에서 블랭킹 기간(Blanking interval)(65)은, 유효한 영상 데이터가 인가되지 않는, 연속된 영상 프레임 기간들(60) 사이의 시간 구간을 나타낸다. 도 5를 참조하면, 블랭킹 기간(65)에는 데이터 설정 구간(61)이 포함되지 않는 것을 볼 수 있다. 따라서, 블랭킨 기간(65) 동안에는 디스플레이 패널(100)에 영상 데이터 전압이 인가되지 않는다.
이와 같이 블랭킹 기간(65)에 영상 데이터 전압이 인가되지 않음은 별론, 실시 예에 따라 블랭킹 기간(65) 중 일부 구간에도 무기 발광 소자들이 발광할 수는 있다. 도 5에서 참조번호 66으로 나타낸 시간 구간에 포함되는 화살표들을 참조하면, 일부 로우 라인들의 발광 구간이 블랭킹 기간(65) 내에서도 진행되는 것을 볼 수 있다.
또한, 블랭킹 구간(65)은 디스플레이 패널(100)의 모든 무기 발광 소자들이 발광하지 않는 비발광 구간(67)을 포함할 수 있다. 비발광 구간(67)에서는 디스플레이 패널(100)에 아무런 전류가 흐르지 않게 되므로, 디스플레이 패널(100)의 고장 감지와 같은 동작이 수행될 수 있다.
예를 들어, 디스플레이 패널(100)의 고장 여부는, 비발광 구간(67) 동안 디스플레이 패널(100)에 전류가 흐르는지 여부에 기초하여 판단될 수 있다. 비발광 구간(67)에서는 디스플레이 패널(100)의 어떤 서브 픽셀도 발광하지 않으므로, 디스플레이 패널(100)에 전류가 흐르지 않는다. 그러나, 서브 픽셀 회로에 쇼트가 발생하는 등과 같이 디스플레이 패널(100)이 고장난 경우에는 비발광 구간(67)에 디스플레이 패널(100)에 전류가 흐를 수 있다. 따라서, 디스플레이 장치에 포함된 프로세서 또는 타이밍 컨트롤러는 비발광 구간(67) 동안 디스플레이 패널(100) 내에 전류가 흐르는 경우, 디스플레이 패널(100)이 고장난 것으로 판단할 수 있다.
한편, 이러한 비발광 구간(67)은 블랭킹 기간(65) 내에서 기설정된 시간 동안 인가되는 하이 레벨의 에미션 신호 Emi_PAM(n)에 의해 구현될 수 있다. 이에 관한 보다 구체적인 내용은 후술한다.
도 6은 본 개시의 일 실시 예에 따른 모듈(1000)의 상세 블럭도이다. 도 6을 설명함에 있어 도 4에서 전술한 것과 중복되는 내용은 설명을은 생략한다.
도 6에 따르면, 디스플레이 모듈(1000)은 서브 픽셀 회로(110) 및 무기 발광 소자(120)를 포함하는 디스플레이 패널(100), 및 구동부(500)를 포함한다.
디스플레이 패널(100)은, 후술할 바와 같이 글래스 기판 상에 서브 픽셀 회로(110)가 형성되고, 서브 픽셀 회로(110) 상에 무기 발광 소자(120)가 배치되는 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 한편, 도 6에서는 설명의 편의를 위해 디스플레이 패널(100)에 포함된 하나의 서브 픽셀 관련 구성만을 도시하였으나, 디스플레이 패널(100)의 서브 픽셀 마다 서브 픽셀 회로(110) 및 무기 발광 소자(120)가 마련됨은 물론이다.
무기 발광 소자(120)는 서브 픽셀 회로(110)와 전기적으로 연결되도록 서브 픽셀 회로(110) 상에 실장되고, 서브 픽셀 회로(110)에서 제공되는 구동 전류에 기초하여 빛을 발광할 수 있다.
무기 발광 소자(120)는 디스플레이 패널(100)의 서브 픽셀(20-1 내지 20-3)을 구성하며, 발광하는 빛의 색상에 따라 복수의 종류가 있을 수 있다. 예를 들어, 무기 발광 소자(120)는 적색 색상의 빛을 발광하는 적색(R) 무기 발광 소자, 녹색 색상의 빛을 발광하는 녹색(G) 무기 발광 소자 및 청색 색상의 빛을 발광하는 청색(B) 무기 발광 소자가 있을 수 있다.
따라서, 전술한 서브 픽셀의 종류는 무기 발광 소자(120)의 종류에 따라 결정될 수 있다. 즉, R 무기 발광 소자는 R 서브 픽셀(20-1)을, G 무기 발광 소자는 G 서브 픽셀(20-2)을, 그리고, B 무기 발광 소자는 B 서브 픽셀(20-3)을 구성할 수 있다.
여기서, 무기 발광 소자(120)는, 유기 재료를 이용하여 제작되는 OLED(Organic Light Emitting Diode)와는 다른, 무기 재료를 이용하여 제작되는 발광 소자를 의미한다.
특히, 본 개시의 일 실시 예에 따르면, 무기 발광 소자(120)는, 100 마이크로미터(μm) 이하 크기를 갖는 마이크로 발광 다이오드(마이크로 LED 또는 μLED)일 수 있다.
각 서브 픽셀이 마이크로 LED로 구현된 디스플레이 패널을 마이크로 LED 디스플레이 패널이라 한다. 마이크로 LED 디스플레이 패널은 평판 디스플레이 패널 중 하나로서, 각각 100 마이크로미터 이하인 복수의 무기 발광 다이오드(inorganic LED)로 구성된다. 마이크로 LED 디스플레이 패널은 백라이트가 필요한 액정 디스플레이(LCD) 패널에 비해 더 나은, 대비, 응답 시간 및 에너지 효율을 제공한다. 한편, 유기 발광 다이오드(organic LED, OLED)와 마이크로 LED는 모두 에너지 효율이 좋지만, 마이크로 LED가 밝기, 발광 효율, 수명 측면에서 OLED보다 더 나은 성능을 제공한다.
무기 발광 소자(120)는, 서브 픽셀 회로(110)로부터 제공되는 구동 전류의 크기(magnitude) 또는 구동 전류의 펄스 폭(Pulse Width)에 따라 상이한 밝기의 계조 값을 표현할 수 있다. 여기서, 구동 전류의 펄스 폭은 구동 전류의 듀티비(Duty Ratio) 또는 구동 전류의 구동 시간(Duration)이라 불리울 수도 있다.
예를 들어, 무기 발광 소자(120)는 구동 전류의 크기가 클수록 더 밝은 계조 값을 표현할 수 있다. 또한, 무기 발광 소자(120)는 구동 전류의 펄스 폭이 길수록(즉, 듀티비가 높을수록 또는 구동 시간이 길수록) 더 밝은 계조 값을 표현할 수 있다.
서브 픽셀 회로(110)는 무기 발광 소자(120)로 구동 전류를 제공한다.
구체적으로, 서브 픽셀 회로(110)는 구동부(500)에서 인가되는 영상 데이터 전압(예를 들어, 정전류원 데이터 전압, PWM 데이터 전압), 구동 전압(예를 들어, 제 1 구동 전압, 제 2 구동 전압, 그라운드 전압) 및 각종 제어 신호(예를 들어, 스캔 신호, 에미션 신호) 등에 기초하여, 크기 및 구동 시간이 제어된 구동 전류를 무기 발광 소자(120)로 제공할 수 있다.
즉, 서브 픽셀 회로(110)는 무기 발광 소자(120)를 PAM(Pulse Amplitued Modulation) 및/또는 PWM(Pulse Width Modulation) 구동할 수 있다.
이를 위해, 서브 픽셀 회로(110)는, 정전류원 데이터 전압에 기초한 크기의 정전류를 무기 발광 소자(120)로 제공하기 위한 정전류원(Constant Current Generator) 회로(111), 및 PWM 데이터 전압에 기초하여 상기 정전류가 무기 발광 소자(120)로 제공되는 시간을 제어하기 위한 PWM 회로(112)를 포함할 수 있다. 여기서, 무기 발광 소자(120)로 제공되는 정전류가 전술한 구동 전류가 된다.
한편, 본 개시의 일 실시 예에 따르면, 디스플레이 패널(100)의 모든 정전류원 회로(111)에는 동일한 정전류원 데이터 전압이 인가될 수 있다. 따라서, 디스플레이 패널(100)의 모든 무기 발광 소자(120)에는 동일한 크기의 구동 전류(즉, 정전류)가 제공되게 되므로, 구동 전류의 크기 변화에 따른 LED의 파장 변화 문제가 해결될 수 있다.
실시 예에 따라, 디스플레이 패널(100)의 정전류원 회로들(111)에는 서브 픽셀의 종류별로 동일한 정전류원 데이터 전압이 인가될 수 있다. 즉, 무기 발광 소자(120)의 종류에 따라 특성이 상이할 수 있으므로, 다른 종류의 서브 픽셀 회로들에는 다른 크기의 정전류원 데이터 전압이 인가될 수 있다. 이 경우에도, 동일한 종류의 서브 픽셀 회로들에는 동일한 정전류원 데이터 전압이 인가된다.
디스플레이 패널(100)의 각 PWM 회로(112)에는, 각 서브 픽셀의 계조값에 대응되는 PWM 데이터 전압이 인가될 수 있다. 따라서, PWM 회로(112)을 통해 각 서브 픽셀의 무기 발광 소자(120)로 제공되는 구동 전류(즉, 정전류)의 구동 시간이 제어될 수 있다. 이에 따라, 영상의 계조가 표현될 수 있다.
한편, 본 개시의 일 실시 예에 따르면 디스플레이 모듈(1000)은, 단일 단위로 웨어러블 기기(wearable device), 포터블 기기(portable device), 핸드헬드 기기(handheld device) 및 디스플레이가 필요한 각종 전자 제품이나 전장 제품에 적용될 수 있다.
또한, 본 개시의 다른 일 실시 예에 따르면, 복수의 디스플레이 모듈을 결합 내지 조립하여 하나의 디스플레이 패널을 구성할 수 있다. 이와 같이, 복수의 디스플레이 모듈이 결합된 하나의 디스플레이 패널을 모듈라 디스플레이 패널이라 할 수 있다. 그러나, 명칭이 이에 한정되는 것은 아니다. 이 경우, 각 디스플레이 모듈(1000)은 모듈라 디스플레이 패널을 구성하는 구성 요소가 된다. 모듈라 디스플레이 패널은 모니터, TV 등과 같은 소형 디스플레이 제품이나, 디지털 사이니지(digital signage), 전광판(electronic display) 등과 같은 대형 디스플레이 제품에 적용될 수 있다.
한편, 모듈라 디스플레이 패널에서, 하나의 디스플레이 모듈(1000)에 포함된 서브 픽셀 회로들에는 동일한 정전류원 데이터 전압이 인가되지만, 다른 디스플레이 모듈(1000)에 포함된 서브 픽셀 회로들에는 다른 크기의 정전류원 데이터 전압이 인가될 수 있다. 따라서, 복수의 디스플레이 모듈을 결합하여 하나의 디스플레이 패널을 구성하는 경우 발생될 수 있는 디스플레이 모듈 간의 밝기 편차나 색상 편차가 정전류원 데이터 전압 조정을 통해 보상될 수 있다.
도 7은 본 개시의 일 실시 예에 따른 서브 픽셀 회로(110)의 블럭도이다. 도 7에 따르면, 서브 픽셀 회로(110)는, 정전류원 회로(111), PWM 회로(112), 제 1 스위칭 트랜지스터(T17) 및 제 2 스위칭 트랜지스터(T18)를 포함한다.
정전류원 회로(111)는, 제 1 구동 트랜지스터(T16)을 포함하고, 제 1 구동 트랜지스터(T16)의 소스 단자 및 게이트 단자 사이에 인가된 전압에 기초하여 일정한 크기를 갖는 정전류를 무기 발광 소자(120)로 제공한다.
구체적으로, 데이터 설정 구간에서 구동부(500)로부터 정전류원 데이터 전압이 인가되면, 정전류원 회로(111)는 정전류원 데이터 전압을 제 1 구동 트랜지스터(T16)의 문턱 전압만큼 보정하여 제 1 구동 트랜지스터(T16)의 게이트 단자(B)에 인가할 수 있다.
디스플레이 패널(100)의 서브 픽셀 회로들에 포함된 제 1 구동 트랜지스터들의 문턱 전압(Vth)에는 편차가 존재할 수 있다. 이론적으로는 제 1 구동 트랜지스터들의 문턱 전압(Vth)이 서로 동일해야 하지만, 실제로는 공정 편차나 경시 변화와 같은 다양한 요인에 의해 편차가 생길 수 있으며, 이러한 편차는 영상의 화질 저하를 초래하므로 보상될 필요가 있다. 구체적으로, 각 서브 픽셀의 정전류원 회로(111)에는 동일한 정전류원 데이터 전압이 인가되더라도 제 1 구동 트랜지스터(T16)의 문턱 전압의 차이만큼 상이한 크기의 구동 전류를 무기 발광 소자(120)로 제공하게 되며, 이는 영상의 얼룩 등으로 나타나게 된다.
이와 같은 제 1 구동 트랜지스터들(T16) 간의 문턱 전압의 편차를 보상하기 위해, 정전류원 회로(111)는 내부 보상부(11)를 포함한다. 구체적으로, 정전류원 회로(111)는, 정전류원 데이터 전압이 인가되면, 내부 보상부(11)를 통해, 정전류원 데이터 전압과 제 1 구동 트랜지스터(T16)의 문턱 전압의 합에 해당하는 제 1 전압을 제 1 구동 트랜지스터(T16)의 게이트 단자(B)에 인가할 수 있다.
이후, 발광 구간에서 정전류원 회로(111)는, 제 1 구동 트랜지스터(T16)의 게이트 단자 및 소스 단자 사이의 전압에서, 제 1 구동 트랜지스터(T16)의 문턱 전압을 뺀 전압의 제곱에 기초한 크기의 정전류를 무기 발광 소자(120)로 제공하게 된다. 이때, 제 1 구동 트랜지스터(T16)의 게이트 단자에는 상기 제 1 전압(즉, 정전류원 데이터 전압과 제 1 구동 트랜지스터(T16)의 문턱 전압의 합)이 인가되어 있으므로, 정전류원 회로(111)가 제공하는 정전류의 크기는, 제 1 구동 트랜지스터(T16)의 문턱 전압과 무관하게 됨을 알 수 있다.
이와 같이, 제 1 구동 트랜지스터들(T16) 간의 문턱 전압의 편차가 보상될 수 있다.
한편, 도 7에 도시된 바와 같이, 제 1 스위칭 트랜지스터(T17)는, 소스 단자가 제 1 구동 트랜지스터(T16) 드레인 단자에 연결되고, 드레인 단자가 제 2 스위칭 트랜지스터(T18)의 소스 단자에 연결된다. 또한, 제 2 스위칭 트랜지스터(T18)는, 소스 단자가 제 1 스위칭 트랜지스터(T17)의 드레인 단자에 연결되고, 드레인 단자가 무기 발광 소자(120)의 애노드 단자에 연결된다. 따라서, 도 7에 도시된 바에 따르면, 제 1 스위칭 트랜지스터(T17) 및 제 2 스위칭 트랜지스터(T18)가 온된 상태에서 정전류가 무기 발광 소자(120)로 제공되게 된다.
PWM 회로(112)는 제 2 구동 트랜지스터(T6)를 포함하며, 제 1 스위칭 트랜지스터(T17)의 온/오프 동작을 제어하여 정전류가 무기 발광 소자(120)를 흐르는 시간을 제어한다.
구체적으로, 데이터 설정 구간 동안 구동부(500)로부터 PWM 데이터 전압이 인가되면, PWM 회로(112)는 PWM 데이터 전압을 제 2 구동 트랜지스터(T6)의 문턱 전압만큼 보정하여 제 2 구동 트랜지스터(T6)의 게이트 단자(A)에 인가할 수 있다.
전술한 제 1 구동 트랜지스터들(T16) 간의 문턱 전압 편차로 인한 문제는, 제 2 구동 트랜지스터들(T6)에 관하여서도 유사하게 발생할 수 있다. 구체적으로, 각 서브 픽셀의 PWM 회로(112)에는 동일한 PWM 데이터 전압이 인가되더라도, 제 2 구동 트랜지스터(T6)의 문턱 전압의 차이만큼 상이한 시간 동안(또는 상이한 펄스 폭의) 구동 전류가 무기 발광 소자(120)로 제공되게 되며, 이는 영상의 얼룩 등으로 나타나게 된다.
이와 같은 제 2 구동 트랜지스터들(T6) 간의 문턱 전압의 편차를 보상하기 위해, PWM 회로(112) 역시 내부 보상부(12)를 포함한다.
구체적으로, PWM 회로(112)는 PWM 데이터 전압이 인가되면, 내부 보상부(12)를 통해, PWM 데이터 전압과 제 2 구동 트랜지스터(T6)의 문턱 전압의 합에 해당하는 제 2 전압을 제 2 구동 트랜지스터(T6)의 게이트 단자(A)에 인가할 수 있다.
이후, 발광 구간 동안 인가되는 스윕 신호에 기초하여 제 2 구동 트랜지스터(T6)가 온되면, PWM 회로(112)는 제 2 구동 전압을 제 1 스위칭 트랜지스터(T17)의 게이트 단자에 인가하여 제 1 스위칭 트랜지스터(T17)를 오프시킴으로써 정전류가 무기 발광 소자(120)를 흐르는 시간을 제어할 수 있다. 이때, 제 2 구동 트랜지스터(T6)는, PWM 회로(112)에 인가된 스윕 신호에 따라 게이트 단자에 설정된 제 2 전압이 변화하여, 제 2 구동 트랜지스터(T6)의 게이트 단자 및 소스 단자 사이의 전압이 제 2 구동 트랜지스터(T6)의 문턱 전압이 되면, 온되게 된다.
이 경우, 제 2 구동 트랜지스터(T6)의 게이트 단자에는 제 2 전압(즉, PWM 데이터 전압과 제 2 구동 트랜지스터(T6)의 문턱 전압의 합)이 인가되어 있으므로, 제 2 구동 트랜지스터(T6)가 온되는 시간(즉, 정전류가 무기 발광 소자(120)를 흐르는 시간)은, 제 2 구동 트랜지스터(T6)의 문턱 전압과 무관하게 됨을 알 수 있다.
이와 같이, 제 2 구동 트랜지스터들(T6) 간의 문턱 전압의 편차가 보상될 수 있다.
상술한 스윕 신호는, 발광 구간 동안 제 2 구동 트랜지스터(T6)의 게이트 단자의 전압을 변화시키기 위해 구동부(500)에서 서브 픽셀 회로(110)로 인가되는 신호로써, 서로 다른 두 전압 사이를 스윕하는 전압 신호일 수 있다. 예를 들어, 스윕 신호는, 삼각파 등과 같이 두 전압 사이를 선형적으로 변화하는 신호일 수 있으나, 이에 한정되는 것은 아니다.
한편, PWM 회로(112)는 리셋부(13)를 포함한다. 리셋부(13)는 제 1 스위칭 트랜지스터(T17)를 강제로 온 시키기 위한 위한 구성이다. 전술한 바와 같이, 정전류가 무기 발광 소자(120)를 흘러 무기 발광 소자(120)가 발광하기 위해서는 제 1 스위칭 트랜지스터(T17)가 온된 상태이어야 한다. 이를 위해, 리셋부(13)의 동작을 통해, 복수의 발광 구간 각각의 시작 시점에서 제 1 스위칭 트랜지스터(T17)는 온된 상태가 될 수 있다.
제 2 스위칭 트랜지스터(T18)는, 후술할 바와 같이, 에미션 신호 Emi_PAM(n)에 따라 온/오프된다. 제 2 스위칭 트랜지스터(T18)의 온/오프 타이밍은 블랙 계조의 구현과 관계가 있으며, 이에 관한 자세한 내용은 후술한다.
한편, 디스플레이 패널(100)에는 저항 성분이 존재한다. 따라서, 발광 구간에서 구동 전류가 흐를 때 IR 드랍이 발생하며, 이는 구동 전압의 강하를 야기한다. 후술할 바와 같이, 구동 전압은 정전류원 데이터 전압 설정 시에도 기준이 되므로, 구동 전압의 강하는 정확한 정전류원 데이터 전압의 설정에 방해가 된다.
구체적으로, 본 개시의 다양한 실시 예들에서는 전술한 바와 같이, 로우 라인 순으로 데이터 설정 구간 및 발광 구간이 진행되므로, 디스플레이 패널(100)의 일부 로우 라인의 서브 픽셀 회로들이 발광 구간에서 동작하는 동안, 다른 로우 라인의 서브 픽셀 회로들은 데이터 설정 구간에서 동작하게 된다.
따라서, 디스플레이 패널(100)의 구동 구간과 무관하게 하나의 배선을 통해 인가되는 동일한 구동 전압을 디스플레이 패널(100)의 정전류원 회로들(111)에 인가하는 경우, 발광 구간에서 동작하는 서브 픽셀 회로들로 인한 구동 전압의 강하가 데이터 설정 구간에서 동작하는 서브 픽셀 회로들의 정전류원 데이터 전압 설정 동작에 영향을 미치게 된다.
이와 같은 문제를 극복하기 위해, 본 개시의 다양한 실시 예들에서는, 별도의 배선을 통해 인가되는 별도의 구동 전압을, 데이터 설정 구간과 발광 구간에 정전류원 회로(111)에 각각 인가하게 된다.
도 7의 예에서, 데이터 설정 구간에는 정전류원 회로(111)에 제 2 구동 전압(VDD_PWM)이 인가되며, 발광 구간에는 정전류원 회로(111)에 제 1 구동 전압(VDD_PAM)이 인가된다. 따라서, 발광 구간에서 동작하는 서브 픽셀 회로들로 인해 제 1 구동 전압에 전압 강하가 발생하더라도, 데이터 설정 구간에서 동작하는 서브 픽셀 회로들에는 구동 전류와 무관한 별도의 제 2 구동 전압이 인가되게 되므로 안정적인 정전류원 데이터 전압의 설정이 가능해 진다.
한편, 도 7에 도시된 바에 따르면, 제 2 구동 전압은, 발광 구간 동안 PWM 회로(112)에 인가되어 제 1 스위칭 트랜지스터(T17)를 오프시키기 위한 전압으로도 이용된다.
도 8a는 본 개시의 일 실시 예에 따른 서브 픽셀 회로(110)의 상세 회로도이다. 도 8a를 참조하면, 서브 픽셀 회로(110)는, 정전류원 회로(111), PWM 회로(112), 제 1 스위칭 트랜지스터(T17), 제 2 스위칭 트랜지스터(T18), 트랜지스터(T9), 트랜지스터(T10), 트랜지스터(T19)를 포함한다. 이때, PWM 회로(112)는 내부 보상부(12) 및 리셋부(13)를 포함하고, 정전류원 회로(111)는 내부 보상부(11)를 포함한다.
트랜지스터(T9) 및 트랜지스터(T10)는 데이터 설정 구간 동안 정전류원 회로(112)에 제 2 구동 전압(VDD_PWM)을 인가하기 위한 회로 구성이다.
트랜지스터(T19)는 무기 발광 소자(120)의 애노드 단자 및 캐소드 단자 사이에 연결된다. 트랜지스터(T19)는, 무기 발광 소자(120)가 TFT층 위에 실장되어 서브 픽셀 회로(110)와 전기적으로 연결되기 전과 후에 각각 다른 용도로 이용될 수 있다.
예를 들어, 무기 발광 소자(120)와 서브 픽셀 회로(110)가 전기적으로 서로 연결되기 전에, 트랜지스터(T19)는 서브 픽셀 회로(110)의 이상 여부를 체크하기 위해 제어 신호(TEST)에 따라 온될 수 있다. 또한, 도 8에 도시된 바와 같이 무기 발광 소자(120)와 서브 픽셀 회로(110)가 서로 연결된 후에, 트랜지스터(T19)는 무기 발광 소자(120)의 접합 캐패시턴스에 잔류하는 전하를 방전시키기 위해 제어 신호(TEST)에 따라 온될 수 있다.
도 8a에서, VDD_PAM은 제 1 구동 전압(예를 들어, + 10[V])을, VDD_PWM은 제 2 구동 전압(예를 들어, + 10[V])을, VSS는 그라운드 전압(예를 들어, 0[V])을, Vset은 제 1 스위칭 트랜지스터(T17)를 온 시키기 위한 로우 전압(예를 들어, - 3[V])을 나타낸다. VDD_PAM, VDD_PWM, VSS, Vset 및 Test 전압들은 전술한 파워 IC로부터 제공될 수 있으나, 이에 한정되는 것은 아니다.
VST(n)은 A 노드(제 2 구동 트랜지스터(T6)의 게이트 단자) 및 B 노드(제 1 구동 트랜지스터(T16)의 게이트 단자)의 전압을 초기화하기 위해 서브 픽셀 회로(110)에 인가되는 스캔 신호를 나타낸다. VST(n) 신호에 따라 A 노드 및 B 노드의 전압이 초기화되면, 제 2 구동 트랜지스터(T6) 및 제 1 구동 트랜지스터(T16)는 턴-온된다.
SP(n)은 영상 데이터 전압(즉, PWM 데이터 전압, 정전류원 데이터 전압)을 설정(또는 프로그래밍)하기 위해 서브 픽셀 회로(110)에 인가되는 스캔 신호를 나타낸다.
SET(n)은 제 1 스위칭 트랜지스터(T17)을 온시키기 위해 PWM 회로(112)의 리셋부(13)에 인가되는 에미션 신호를 나타낸다.
Emi_PWM(n)은 트랜지스터(T5)를 온시켜 제 2 구동 전압(VDD_PWM)을 PWM 회로(112)에 인가하고, 트랜지스터(T15) 및 트랜지스터(T12)을 온시켜 제 1 구동 전압(VDD_PAM)을 정전류원 회로(111)에 인가하기 위한 에미션 신호를 나타낸다.
Sweep(n)은 스윕 신호를 나타낸다. 스윕 신호는 에미션 신호 중 하나이다. 본 개시의 일 실시 예에 따르면, 스윕 신호는, 서로 다른 두 전압 사이를 선형적으로 변화하는 전압 신호일 수 있으나, 이에 한정되는 것은 아니다. 한편, 스윕 신호는 발광 구간마다 동일한 형태로 반복하여 인가될 수 있다.
Emi_PAM(n)은 제 2 스위칭 트랜지스터(T18)를 온시키기 위한 에미션 신호를 나타낸다.
이상의 신호들에서, n은 n번째 로우 라인을 나타낸다. 전술한 바와 같이, 구동부(500)는 로우 라인(또는 스캔 라인 또는 게이트 라인) 별로 디스플레이 패널(110)을 구동하게 되는 바, 전술한 제어 신호들(VST(n), SP(n), SET(n), Emi_PWM(n), Sweep(n) 및 Emi_PAM(n))은, n번째 로우 라인에 포함된 모든 서브 픽셀 회로(110)들에, 후술할 도 8b에 도시된 바와 같은 순서로 동일하게 인가될 수 있다.
한편, 상술한 제어 신호들(스캔 신호들, 에미션 신호들)은 게이트 드라이버로부터 인가될 수 있으며, 게이트 신호들이라고 불리울 수 있다.
Vsig(m)_R/G/B는 m번째 컬럼 라인에 포함된 픽셀의 R, G, B 서브 픽셀 각각에 대한 PWM 데이터 전압을 나타낸다. 상술한 게이트 신호들이 n번째 로우 라인에 대한 신호이므로, 도 8a에 도시된 Vsig(m)_R/G/B는, n번째 로우 라인과 m번째 컬럼 라인이 교차하는 곳에 배치된 픽셀로 인가되는 PWM 데이터 전압들(구체적으로는, 시분할 멀티플렉싱된 R, G, B 서브 픽셀 각각에 대한 PWM 데이터 전압들)을 나타낸다.
이때, Vsig(m)_R/G/B는 데이터 드라이버로부터 인가될 수 있다. 또한, Vsig(m)_R/G/B는 예를 들어 +10[V](블랙) 내지 +15[V](풀화이트) 사이의 전압이 이용될 수 있으나, 이에 한정되는 것은 아니다.
한편, 도 8a에 도시된 서브 픽셀 회로(110)는 R, G, B 서브 픽셀 중 어느 하나의 서브 픽셀(예를 들어, R 서브 픽셀)에 대응되는 서브 픽셀 회로(110)를 도시한 것이므로, 서브 픽셀 회로(110)에는 시분할 멀티플렉싱된 PWM 데이터 전압들 중 R 서브 픽셀에 대한 PWM 데이터 전압만이 디먹스 회로(미도시)를 통해 선택되어 인가되게 된다.
VPAM_R/G/B는 디스플레이 패널(100)에 포함된 R, G, B 서브 픽셀 각각에 대한 정전류원 데이터 전압을 나타낸다. 전술한 바와 같이, 디스플레이 패널(100)에는 동일한 정전류원 데이터 전압이 인가될 수 있다.
그러나, 여기서 정전류원 데이터 전압이 동일하다고 함은, 디스플레이 패널(100)에 포함된 동일한 종류의 서브 픽셀들에 대해 같은 정전류원 데이터 전압이 인가된다는 것이지, R, G, B와 같이 서로 다른 종류의 서브 픽셀에 대해서까지 모두 동일한 정전류원 데이터 전압이 인가되어야 한다는 것을 의미하는 것은 아니다. R, G, B 서브 픽셀은 서브 픽셀의 종류에 따라 특성이 상이할 수 있으므로, 서브 픽셀의 종류 별로 정전류원 데이터 전압이 달라질 수 있다. 이 경우에도 같은 종류의 서브 픽셀에는, 컬럼 라인이나 로우 라인과 무관하게, 동일한 정전류원 데이터 전압이 인가될 수 있다.
한편, 본 개시의 일 실시 예에 따르면, 정전류원 데이터 전압은, PWM 데이터 전압처럼 데이터 드라이버로부터 인가되는 것이 아니라, 파워 IC로부터 서브 픽셀의 종류별로 직접 인가될 수 있다.
즉, 동일한 종류의 서브 픽셀에는 컬럼 라인이나 로우 라인과 무관하게 동일한 정전류원 데이터 전압이 인가되면 되므로, 정전류원 데이터 전압으로 DC 전압이 이용될 수 있다. 따라서, 예를 들어, R, G, B 서브 픽셀 각각에 대응되는 3 종류의 DC 전압들(예를 들어, +5.1[V], +4.8[V], +5.0[V])이, 구동 전압 회로부터 디스플레이 패널(100)의 R, G, B 서브 픽셀 회로들 각각에 개별적으로 직접 인가될 수 있다. 이 경우, 정전류원 데이터 전압을 서브 픽셀 회로(110)에 인가하기 위해, 별도의 데이터 드라이버나 디먹스 회로가 필요 없게 된다.
한편, 실시 예에 따라, 서로 다른 종류의 서브 픽셀에 동일한 정전류원 데이터 전압을 사용하는 것이 더 좋은 특성을 나타내는 경우에는, 서로 다른 종류의 서브 픽셀들에 동일한 정전류원 데이터 전압이 인가될 수도 있음은 물론이다.
도 8b는 도 8a에서 전술한 게이트 신호들에 대한 타이밍도이다.
도 8b에 도시된 게이트 신호들 중 VST(n) 및 SP(n)(①)은, 서브 픽셀 회로(110)의 데이터 설정 동작과 관련되며, 에미션 신호와 구별하여 스캔 신호라 불리울 수 있다. 또한, 도 7c에 도시된 게이트 신호들 중 Emi_PWM(n), SET(n), Emi_PAM(n) 및 Sweep(n)(②)은 서브 픽셀 회로(110)의 발광 동작과 관련되므로, 에미션 신호라 불리울 수 있다.
전술한 바와 같이, 본 개시의 일 실시 예에 따르면, 하나의 영상 프레임에 대해, 데이터 설정 구간은 한번 진행되고, 발광 구간은 복수 회 진행된다. 따라서, 구동부(500)는 하나의 영상 프레임에 대해, 스캔 신호들(①)을 디스플레이 패널(100)의 각 로우 라인에 로우 라인 순으로 1회 인가되며, 에미션 신호들(②)을 디스플레이 패널(100)의 각 로우 라인에 로우 라인 순으로 복수 회 인가되게 된다.
도 8c는 도 8a의 서브 픽셀 회로(110)를 포함하는 디스플레이 패널(100)을 하나의 영상 프레임 기간 동안 구동하기 위한 각종 신호들의 타이밍도이다. 도 8c에서는 디스플레이 패널(100)이 270개의 로우 라인을 포함하는 경우를 예로 들었다.
참조 번호 n-①, n+1-① 내지 270-①에서 보는 바와 같이, 데이터 설정 동작을 위한 스캔 신호들(VST(n), SP(n))은 1 프레임 시간 동안 로우 라인 순으로 각 로우 라인에 대해 1회 인가될 수 있다.
또한, 참조 번호 n-②, n+1-② 내지 270-②에서 보는 바와 같이, 발광 동작을 위한 에미션 신호들(Emi_PWM(n), SET(n), Emi_PAM(n) 및 Sweep(n))은 각 로우 라인에 복수 회 인가될 수 있다.
이하에서는, 도 8a와 도 8c를 함께 참조하여, 서브 픽셀 회로(110)의 구체적인 동작을 설명한다.
각 로우 라인에서 데이터 설정 구간이 시작되면, 구동부(500)는 먼저, 정전류원 회로(111)에 포함된 제 1 구동 트랜지스터(T16) 및 PWM 회로(112)에 포함된 제 2 구동 트랜지스터(T6)를 온 시킨다. 이를 위해, 구동부(500)는 VST(n) 신호를 통해 로우 전압(예를 들어, -3[V])을 서브 픽셀 회로(110)에 인가한다.
도 8a를 참조하면, VST(n) 신호에 따라 온된 트랜지스터(T2)를 통해, 제 2 구동 트랜지스터(T6)의 게이트 단자(이하, A 노드라 한다.)에 로우 전압이 인가되면, 제 2 구동 트랜지스터(T6)가 온된다. 또한, VST(n) 신호에 따라 온된 트랜지스터(T11)을 통해, 제 1 구동 트랜지스터(T16)의 게이트 단자(이하, B 노드라 한다.)에 로우 전압이 인가되면, 제 1 구동 트랜지스터(T16)가 온된다.
한편, VST(n) 신호를 통해 로우 전압(예를 들어, -3[V])이 서브 픽셀 회로(110)에 인가되면, 트랜지스터(T10)도 함께 온되는데, 온된 트랜지스터(T10)을 통해 VDD_PWM(이하, 제 2 구동 전압(예를 들어, +10[V])이라 한다.) 전압이, 일단이 B 노드에 연결된 캐패시터(C2)의 타단에 인가된다. 이때, 제 2 구동 전압은, 이후 SP(n) 신호에 따라 진행될 정전류원 데이터 전압 설정을 위한 기준 전위가 된다.
데이터 설정 구간에서, VST(n) 신호를 통해 제 2 구동 트랜지스터(T6) 및 제 1 구동 트랜지스터(T16)가 온되면, 구동부(500)는 A 노드 및 B 노드에 데이터 전압을 각각 입력한다. 이를 위해, 구동부(500)는 SP(n) 신호를 통해 로우 전압을 서브 픽셀 회로(110)에 인가한다.
SP(n) 신호를 통해 로우 전압이 서브 픽셀 회로(110)에 인가되면, PWM 회로(112)의 트랜지스터(T3) 및 트랜지스터(T4)가 온된다. 이에 따라, 온된 트랜지스터(T3), 온된 상태의 제 2 구동 트랜지스터(T6) 및 온된 트랜지스터(T4)를 통해, 데이터 신호 라인(Vsig(m)_R/G/B)으로부터 PWM 데이터 전압이 A 노드에 인가될 수 있다.
이때, A 노드에는, 구동부(500)(구체적으로는, 데이터 드라이버)에서 인가되는 PWM 데이터 전압이 그대로 설정되는 것이 아니라, 제 2 구동 트랜지스터(T6)의 문턱 전압이 보상된 PWM 데이터 전압(즉, PWM 데이터 전압과 제 2 구동 트랜지스터(T6)의 문턱 전압을 합한 전압)이 설정되게 된다.
구체적으로, SP(n) 신호에 따라 트랜지스터(T3) 및 트랜지스터(T4)가 온되면, 트랜지스터(T3)의 소스 단자에 인가된 PWM 데이터 전압이 내부 보상부(12)로 입력된다. 이때, 제 2 구동 트랜지스터(T6)는 VST(n) 신호를 통해 완전히 턴-온(fully turn-on)된 상태이므로, 입력된 PWM 데이터 전압은, 트랜지스터(T3), 제 2 구동 트랜지스터(T6) 및 트랜지스터(T4)를 차례로 지나면서 A 노드에 입력되기 시작한다. 즉, A 노드의 전압이 로우 전압으로부터 상승하기 시작한다.
그러나, A 노드의 전압은 입력된 PWM 데이터 전압까지 상승하지 못하고, PWM 데이터 전압과 제 2 구동 트랜지스터(T6)의 문턱 전압의 합에 해당하는 전압까지만 상승하게 된다. 이는, PWM 데이터 전압이 내부 보상 회로(12)로 입력되기 시작하는 시점에는 A 노드의 전압이 충분히 낮은 상태(예를 들어, -3[V])여서 제 2 구동 트랜지스터(T6)가 완전히 턴-온(fully turn-on)되므로, 전류가 충분히 흘러 A 노드의 전압이 원활히 상승하지만, A 노드의 전압이 상승할수록 제 2 구동 트랜지스터(T6)의 게이트 단자(A 노드) 및 소스 단자 사이의 전압 차이가 줄어들면서 전류의 흐름이 감소하게 되며, 결국 제 2 구동 트랜지스터(T6)의 게이트 단자 및 소스 단자 간의 전압 차이가 제 2 구동 트랜지스터(T6)의 문턱 전압에 도달하면, 제 2 구동 트랜지스터(T6)가 오프되어 전류의 흐름이 멈추게 되기 때문이다.
즉, 제 2 구동 트랜지스터(T6)의 소스 단자에는 온된 트랜지스터(T3)를 통해 PWM 데이터 전압이 인가되고 있으므로, PWM 데이터 전압과 제 2 구동 트랜지스터(T6)의 문턱 전압을 합한 전압까지만 A 노드의 전압이 상승하게 되는 것이다.
한편, SP(n) 신호 라인을 통해 로우 전압이 서브 픽셀 회로(110)에 인가되면, 정전류원 회로(111)의 트랜지스터(T13) 및 트랜지스터(T14)도 온된다. 이에 따라, 온된 트랜지스터(T13), 온된 상태의 제 1 구동 트랜지스터(T16) 및 온된 트랜지스터(T14)를 통해, 데이터 신호 라인(VPAM_R/G/B)으로부터 정전류원 데이터 전압이 B 노드에 인가될 수 있다.
이때, B 노드에는, 구동부(500)(구체적으로는, 파워 IC)에서 인가되는 정전류원 데이터 전압이 그대로 설정되는 것이 아니라, A 노드에 관한 설명에서 전술한 것과 같은 이유로, 제 1 구동 트랜지스터(T16)의 문턱 전압이 보상된 정전류원 데이터 전압(즉, 정전류원 데이터 전압과 제 1 구동 트랜지스터(T16)의 문턱 전압을 합한 전압)이 설정되게 된다.
한편, SP(n) 신호 라인을 통해 로우 전압이 서브 픽셀 회로(110)에 인가되면, 트랜지스터(T9)도 함께 온되는데, 온된 트랜지스터(T9)을 통해 제 2 구동 전압(VDD_PWM)이 캐패시터(C2)의 상기 타단에 인가되므로, B 노드에 설정된 정전류원 데이터 전압(구체적으로는, 정전류원 데이터 전압과 제 1 구동 트랜지스터(T16)의 문턱 전압을 합한 전압)에 대한 기준 전위가 그대로 유지되게 된다.
한편, 이상에서 PWM 데이터 전압은 제 2 구동 전압(VDD_PWM) 이상의 값을 가질 수 있다. 따라서, 블랙 계조에 대응되는 PWM 데이터 전압이 아닌 한 A 노드에 PWM 데이터 전압이 설정된 상태에서 제 2 구동 트랜지스터(T6)은 오프된 상태를 유지할 수 있다. 또한, 정전류원 데이터 전압은 제 2 구동 전압(VDD_PWM)보다 낮은 전압일 수 있다. 따라서, B 노드에 정전류원 데이터 전압이 설정된 상태에서 제 1 구동 트랜지스터(T16)는 온된 상태를 유지할 수 있다.
정전류원 회로(111) 및 PWM 회로(112)에 각 데이터 전압의 설정이 완료되면, 구동부(500)는, 무기 발광 소자(120)를 발광시키기 위해, 먼저 제 1 스위칭 트랜지스터(T17)를 온시킨다. 이를 위해, 구동부(500)는, SET(n) 신호를 통해 로우 전압을 리셋부(13)(구체적으로는, 리셋부(13)의 트랜지스터(T8))에 인가한다.
SET(n) 신호 라인을 따라 로우 전압이 트랜지스터(T8)에 인가되면, 온된 트랜지스터(T8)를 통해 Vset 전압이 캐패시터(C3)에 충전된다. 전술한 바와 같이, Vset은 로우 전압(예를 들어, - 3[V])이므로, Vset 전압이 캐패시터(C3)에 충전되면, 제 1 스위칭 트랜지스터(T17)의 게이트 단자(이하, C 노드라 한다.)에는 로우 전압이 인가되어 제 1 스위칭 트랜지스터(T17)는 온되게 된다.
한편, Emi_PWM(n) 신호 라인을 통해 로우 전압이 인가되기 전까지 리셋부(13)는 나머지 회로 구성들과 독립적으로 동작하므로, SET(n) 신호 라인을 통해 인가되는 로우 전압은, 실시 예에 따라 도 8b나, 도 8c에 도시된 시점보다 먼저 인가되어도 무방하다.
제 1 스위칭 트랜지스터(T17)가 온되면, 구동부(500)는 A 노드 및 B 노드에 설정된 전압에 기초하여 무기 발광 소자(120)를 발광시킨다. 이를 위해, 구동부(500)는 Emi_PWM(n) 및 Emi_PAM(n) 신호 라인을 통해 로우 전압을 서브 픽셀 회로(110)에 인가하고, Sweep(n) 신호 라인을 통해 스윕 전압을 서브 픽셀 회로(110)에 인가한다.
먼저, 발광 구간 동안 구동부(500)에서 인가되는 신호들에 따른 정전류원 회로(111)의 동작을 설명하면 아래와 같다.
정전류원 회로(111)는 B 노드에 설정된 전압에 기초하여 무기 발광 소자(120)로 정전류를 제공한다.
구체적으로, 발광 구간 동안 Emi_PWM(n) 및 Emi_PAM(n) 신호 라인을 통해 게이트 단자에 로우 전압이 인가되므로, 트랜지스터(T15) 및 제 2 스위칭 트랜지스터(T18)는 온된다.
한편, 제 1 스위칭 트랜지스터(T17)는 전술한 바와 같이 SET(n) 신호에 따라 온된 상태이다.
또한, 전술한 바와 같이 B 노드에 정전류원 데이터 전압(예를 들어, +5[V]) 및 제 1 구동 트랜지스터(T16)의 문턱 전압을 합한 전압이 인가된 상태에서, Emi_PWM(n) 신호에 따라 온된 트랜지스터(T15)를 통해 제 1 구동 트랜지스터(T16)의 소스 단자에 VDD_PAM(이하, 제 1 구동 전압(예를 들어, +10[V])이라 한다.)이 인가되므로, 제 1 구동 트랜지스터(T16)의 게이트 단자 및 소스 단자 사이에는 제 1 구동 트랜지스터(T16)의 문턱 전압 미만의 전압이 전압이 인가되게 되어, 제 1 구동 트랜지스터(T16)는 온된 상태를 유지한다.(참고로, PMOSFET의 경우 문턱 전압은 음의 값을 가지며, 게이트 단자와 소스 단자 사이에 문턱 전압 미만의 전압이 인가되면 온되고, 문턱 전압을 초과하는 전압이 인가되면 오프된다.)
따라서, 온된, 트랜지스터(T15), 제 1 구동 트랜지스터(T16), 제 1 스위칭 트랜지스터(T17) 및 제 2 스위칭 트랜지스터(T18)를 통해 제 1 구동 전압이 무기 발광 소자(120)의 애노드 단자에 인가되며, 무기 발광 소자(120)의 양 단에는 순방향 전압(Vf)을 초과하는 전위차가 발생하게 된다. 이에 따라, 구동 전류(즉, 정전류)가 무기 발광 소자(120)를 흐르게 되며 무기 발광 소자(120)는 발광을 시작한다. 이때, 무기 발광 소자(120)를 발광시키는 구동 전류(즉, 정전류)의 크기는 정전류원 데이터 전압에 대응되며, 제 1 구동 트랜지스터(T16)의 문턱 전압과는 무관한 값이 된다.
한편, 발광 구간에서는 무기 발광 소자(120)로 구동 전류가 제공되어야 하므로, 정전류원 회로(111)에 인가되는 구동 전압이 제 2 구동 전압(VDD_PWM)에서 제 1 구동 전압(VDD_PAM)으로 변경되게 된다. 도 8a를 참조하면, Emi_PWM(n) 신호에 따라 로우 전압이 트랜지스터(T12) 및 트랜지스터(T15)에 인가되면, 온된 트랜지스터(T12) 및 트랜지스터(T15)를 통해 제 1 구동 전압(VDD_PAM)이 커패시터(C2)의 상기 타단에 인가되게 됨을 알 수 있다.
이때, 전술한 바와 같이, 무기 발광 소자(120)로 구동 전류가 흐르면서 발생하는 IR 드랍으로 인해 제 1 구동 전압에는 전압 강하가 발생할 수 있다. 그러나, 제 1 구동 전압에 전압 강하가 일어나더라도, 제 1 구동 전압의 전압 강하량(즉, IR 드랍량)과 무관하게 제 1 구동 트랜지스터(T16)의 게이트 단자 및 소스 단자 사이의 전압은 데이터 설정 구간에서 설정된 전압과 동일하게 유지된다. 이는, 커패시터(C2)의 상기 타단에 인가되는 전압이 어떤 전압으로 변경되더라도, 그 변화량만큼 커패시터(C2)를 통해 커플링되어 B 노드의 전압도 함께 변화되기 때문이다.
따라서, 본 개시의 실시 예들에 따르면, 데이터 설정 구간에서는 전압 강하가 없는 제 2 구동 전압이 정전류원 회로(111)에 인가되므로, 제 1 구동 전압의 전압 강하와 무관하게 정확한 정전류원 데이터 전압이 정전류원 회로(111)에 설정될 수 있다. 한편, 발광 구간에서는 전압 강하가 발생하는 제 1 구동 전압이 정전류원 회로(111)에 인가되지만, 상술한 바와 같이, 제 1 구동 트랜지스터(T16)의 게이트 단자 및 소스 단자 사이의 전압이 제 1 구동 전압의 전압 강하와 무관하게 유지되므로, 정전류원 회로(111)는 데이터 설정 구간에서 설정된 전압에 따라 정확히 동작할 수 있다.
다음으로, 발광 구간 동안 구동부(500)에서 인가되는 신호들에 따른 PWM 회로(112)의 동작을 설명하면 아래와 같다.
PWM 회로(112)는 A 노드에 설정된 전압에 기초하여 무기 발광 소자(120)의 발광 시간을 제어한다. 구체적으로, PWM 회로(112)는 A 노드에 설정된 전압에 기초하여 제 1 스위칭 트랜지스터(T17)의 오프 동작을 제어함으로써, 정전류원 회로(111)가 무기 발광 소자(120)로 제공하는 정전류가 무기 발광 소자(120)를 흐르는 시간을 제어할 수 있다.
전술한 바와 같이, 정전류원 회로(111)가 무기 발광 소자(120)로 정전류를 제공하면, 무기 발광 소자(120)는 발광을 시작한다. 이때, Emi_PWM(n) 신호에 따라 트랜지스터(T5) 및 트랜지스터(T7)가 온되더라도, 제 2 구동 전압(VDD_PWM)은 C 노드에 인가되지 않는다. 이는, 전술한 바와 같이, 블랙 계조에 대응되는 PWM 데이터 전압이 설정된 경우가 아닌한, 제 2 구동 트랜지스터(T6)는 PWM 데이터 전압이 설정된 상태에서 오프된 상태를 유지하기 때문이다. 따라서, 제 1 스위칭 트랜지스터(T17)는 전술한 바와 같이 SET(n) 신호에 따라 온된 상태를 계속 유지하며, 정전류원 회로(111)가 제공하는 정전류는 무기 발광 소자(120)를 계속 흐를 수 있다.
구체적으로, Emi_PWM(n) 신호에 따라 트랜지스터(T5)가 온되면, 온된 트랜지스터(T5)를 통해 제 2 구동 트랜지스터(T6)의 소스 단자에 제 2 구동 전압(VDD_PWM)이 인가된다.
예를 들어, 전술한 바와 같이 +10[V](블랙) 내지 +15[V](풀화이트) 사이의 전압을 PWM 데이터 전압으로 사용할 때, 제 2 구동 트랜지스터(T6)의 문턱 전압을 -1[V]라고 가정하면, 데이터 설정 구간 동안 A 노드에는 +9[V](블랙) 내지 +14[V](풀화이트) 사이의 전압이 설정되게 된다. 이후, Emi_PWM(n) 신호에 따라 제 2 구동 전압(예를 들어, +10[V])이 제 2 구동 트랜지스터(T6)의 소스 단자에 인가되면, 제 2 구동 트랜지스터(T6)의 게이트 단자 및 소스 단자 사이의 전압은, 제 2 구동 트랜지스터(T6)의 문턱 전압(-1[V]) 이상(-1[V] 내지 +4[V])이 된다. 따라서, 블랙 계조에 대응되는 PWM 데이터 전압이 A 노드에 설정된 경우가 아닌 한, 제 2 구동 트랜지스터(T6)의 소스 단자에 제 2 구동 전압이 인가될 때(즉, Emi_PWM(n) 신호에 따라 로우 전압이 서브 픽셀 회로(110)에 인가될 때) 제 2 구동 트랜지스터(T6)는 오프 상태를 유지하게 되며, 제 2 구동 트랜지스터(T6)가 오프 상태를 유지하는 한 제 1 스위칭 트랜지스터(T17)는 온된 상태를 유지하므로, 무기 발광 소자(120)는 발광을 유지하게 된다. (한편, 블랙 계조에 대응되는 PWM 데이터 전압이 A 노드에 설정된 경우에는, 제 2 구동 트랜지스터(T6)의 소스 단자에 제 2 구동 전압이 인가될 때, 제 2 구동 트랜지스터(T6)는 즉시 온된다.)
그러나, A 노드의 전압이 스윕 신호 Sweep(n)에 따라 변화하여 제 2 구동 트랜지스터(T6)의 게이트 단자 및 소스 단자 사이의 전압이 제 2 구동 트랜지스터(T6)의 문턱 전압(-1[V]) 이하가 되면, 제 2 구동 트랜지스터(T6)는 온되고, 제 2 구동 전압(VDD_PWM, 예를 들어, + 10[V])이 C노드에 인가되어 제 1 스위칭 트랜지스터(T17)는 오프되게 된다. 이에 따라, 더 이상 정전류가 무기 발광 소자(120)를 흐르지 못하고, 무기 발광 소자(120)는 발광을 멈추게 된다.
구체적으로, 도 8b 또는 도 8c를 참조하면, Emi_PWM(n) 신호에 따라 로우 전압이 서브 픽셀 회로(110)에 인가되는 동안, 선형 변화하는 스윕 신호 Sweep(n) 즉, 하이 전압(예를 들어, +15[V])에서 로우 전압(예를 들어, +10[V])까지 선형적으로 감소하는 스윕 전압이 서브 픽셀 회로(110)에 인가되는 것을 볼 수 있다.
스윕 신호의 전압 변화는 캐피시터(C1)을 통해 A 노드로 커플링되므로, A 노드의 전압 역시 스윕 신호에 따라 변화하게 된다.
A 노드의 전압이, 스윕 신호에 따라 감소하여 제 2 구동 전압 및 제 2 구동 트랜지스터(T6)의 문턱 전압의 합에 해당하는 전압이 되면(즉, 제 2 구동 트랜지스터(T6)의 게이트 단자 및 소스 단자 사이의 전압이 제 2 구동 트랜지스터(T6)의 문턱 전압 이하가 되면), 제 2 구동 트랜지스터(T6)는 온된다.
이에 따라, 온된 트랜지스터(T5), 제 2 구동 트랜지스터(T6) 및 트랜지스터(T7)를 통해, 하이 전압인 제 2 구동 전압이 C노드 즉, 제 1 스위칭 트랜지스터(T17)의 게이트 단자에 인가되어 제 1 스위칭 트랜지스터(T17)는 오프되게 된다.
각 서브 픽셀 회로(110)에 인가되는 스윕 신호의 기울기는 동일하므로, 발광 구간 내에서, 오프 상태의 제 2 구동 트랜지스터(T16)가 온될 때까지 걸리는 시간은, A 노드에 설정된 PWM 데이터 전압에 따라 달라지게 된다.
이와 같이, PWM 회로(112)는 A 노드에 설정된 전압에 기초하여 무기 발광 소자(120)의 발광 시간을 제어할 수 있다.
한편, 서브 픽셀 회로(110)에 Emi_PWM(n) 및 Emi_PAM(n) 신호를 통한 로우 전압 인가가 완료되고, Sweep(n) 신호에 따른 스윕 전압의 인가가 완료되면, 해당 발광 구간은 종료된다.
이때, 도 8b의 참조 번호 6에 도시된 바와 같이, 스윕 신호의 전압은, 발광 구간이 종료될 때(구체적으로는, Emi_PWM(n) 신호를 통한 로우 전압의 인가가 완료될 때) 선형 변화하기 전의 전압으로 복원되는 것을 볼 수 있다.
전술한 바와 같이, 스윕 신호의 전압 변화는 캐피시터(C1)을 통해 A 노드로 커플링되므로, 위와 같이 스윕 신호의 전압이 복원되면, A 노드의 전압도 함께 복원된다.
따라서, 본 개시의 일 실시 예에 따르면, 복수의 발광 구간 중 제 1 발광 구간 동안 스윕 신호에 따라 선형적으로 변화된 A 노드의 전압은, 다음 발광 구간인 제 2 발광 구간이 시작되기 전에 스윕 신호의 전압 복원에 따라 복원된다.
구체적으로는, A 노드의 전압은, 데이터 설정 구간 동안 PWM 데이터 전압과 제 2 구동 트랜지스터(T6)의 문턱 전압을 합한 전압이 되고, 발광 구간 동안 스윕 신호의 전압의 변화에 따라 선형 변화하며, 발광 구간이 종료될 때 스윕 신호의 전압 복원에 따라 다시 PWM 데이터 전압과 제 2 구동 트랜지스터(T6)의 문턱 전압을 합한 전압으로 복원된다. 이에 따라, 다음 발광 구간에서 동일한 발광 동작이 가능해 진다.
또한, 전술한 바와 같이, 발광 구간 동안 무기 발광 소자(120)가 발광하기 위해서는, 먼저 제 1 스위칭 트랜지스터(T17)가 온된 상태가 되어야 한다. 그러나, 전술한 바와 같이, 복수의 발광 구간 중 하나의 발광 구간이 진행되면서 C 노드에는 제 2 구동 전압이 인가되어 제 1 스위칭 트랜지스터(T17)는 오프 상태가 된다. 따라서, 다음 발광 구간이 진행되기 위해서는, 제 1 스위칭 트랜지스터(T17)를 온 상태로 만들기 위해 C 노드의 전압이 로우 전압으로 리셋될 필요가 있다.
이를 위해, 구동부(500)는, 다음 발광 구간이 시작되면, SET(n) 신호를 통해 트랜지스터(T8)의 게이트 단자에 다시 로우 전압을 인가하며, 이에 따라, 로우 전압인 Vset 전압이 C 노드에 인가되어 제 1 스위칭 트랜지스터(T17)는 다시 온된 상태가 된다.
SET(n) 신호를 통해 제 1 스위칭 트랜지스터(T17)가 온된 후 구동부(500)는, Emi_PWM(n) 및 Emi_PAM(n) 신호를 통해 로우 전압을 서브 픽셀 회로(110)에 인가하고, Sweep(n) 신호를 통해 스윕 전압을 서브 픽셀 회로(110)에 인가하여, 전술한 바와 동일하게 다음 발광 구간에서 무기 발광 소자(120)의 발광 동작을 제어할 수 있다.
한편, 도 8b 및 도 8c의 타이밍도를 참조하면, Emi_PWM(n) 신호에 로우 전압이 인가되기 시작하는 시점과 Emi_PAM(n) 신호에 로우 전압이 인가되는 시점에 차이가 있는 것을 볼 수 있다. 이는, 블랙 계조를 구현하기 위함이다.
구체적으로, 블랙 계조에 대응되는 PWM 데이터 전압이 A 노드에 설정된 경우에는 발광 구간이 시작하자마자 제 1 스위칭 트랜지스터(T17)가 오프되어야 한다. 즉, 이론적으로는, Emi_PWM(n) 신호를 통해 로우 전압이 인가되는 시점에, 온된 트랜지스터(T5), 제 2 구동 트랜지스터(T6) 및 트랜지스터(T7)를 통해 제 2 구동 전압(VDD_PWM)이 C 노드에 인가되어, 제 1 스위칭 트랜지스터(T17)는 즉시 오프되어야 한다.(제 1 스위칭 트랜지스터(T17)가 즉시 오프되면, 구동 전류는 무기 발광 소자(120)를 전혀 흐르지 못하고 블랙 계조가 표현되게 된다.)
그러나, 실제로는, C 노드에 제 2 구동 전압(VDD_PWM)이 충전되기까지 시간이 소요되어 제 1 스위칭 트랜지스터(T17)는 즉시 오프되지 않는다. 구체적으로, C 노드에 제 2 구동 전압(VDD_PWM)이 인가되어 커패시터(C3)에 충전이 시작된 후 제 1 스위칭 트랜지스터(T17)를 오프시킬 수 있는 전압이 C 노드에 충전될 때까지, 제 1 스위칭 트랜지스터(T17)는 온된 상태를 유지하며, 이에 따라, 제 1 스위칭 트랜지스터(T17)에서 무기 발광 소자(120)로 구동 전류의 누설이 발생한다.
결국, 제 2 스위칭 트랜지스터(T18) 없이 제 1 스위칭 트랜지스터(T17)와 무기 발광 소자(120)가 직접 연결되는 경우에는, 블랙 계조에 대응되는 PWM 데이터 전압이 A 노드에 설정되더라도, 제 1 스위칭 트랜지스터(T17)에서 누설된 구동 전류가 일정 시간 무기 발광 소자(120)를 흐르게 되어 정확한 블랙 계조를 구현할 수 없게 된다.
이러한 문제점을 해결하기 위해, 본 개시의 일 실시 예에 따르면, 제 1 스위칭 트랜지스터(T17)와 무기 발광 소자(120) 사이에 제 2 스위칭 트랜지스터(T18)를 배치할 수 있다. 또한, 구동부(500)는 Emi_PWM(n) 신호에 로우 전압이 인가되는 시점부터 일정 시간이 경과한 후에 제 2 스위칭 트랜지스터(T18)가 온되도록 Emi_PAM(n) 신호를 인가할 수 있다. 여기서, 일정 시간은, C 노드의 전압이 Vset 전압으로부터 제 1 스위칭 트랜지스터(T17)를 오프시킬 수 있는 전압까지 충전되는 시간 이상의 시간일 수 있다.
이 경우, 블랙 계조에 대응되는 PWM 데이터 전압이 A 노드에 설정되었음에도 제 1 스위칭 트랜지스터(T17)가 즉시 오프되지 않아 발생하는 누설 전류가, 제 2 스위칭 트랜지스터(T18)에 의해 차단할 수 있다. 이에 따라, 정확한 블랙 계조가 구현될 수 있다.
한편, 도 8c를 참조하면, 비발광 구간(67) 내에서는 모든 로우 라인에 대한 에미션 신호 Emi_PAM(n)가 하이 레벨의 전압을 갖는 것을 볼 수 있다. 하이 레벨의 Emi_PAM(n) 신호가 인가되면, 제 2 스위칭 트랜지스터(T18)는 오프 상태가 되며, 구동 전류는 무기 발광 소자(120)를 흐를 수 없게 된다. 이와 같이, 블랭킹 기간(65) 내의 소정의 구간에서 모든 로우 라인에 대한 에미션 신호 Emi_PAM(n)가 하이 레벨이 되도록 함으로써 비발광 구간(67)이 구현될 수 있다.
한편, 도 8a를 참조하면, SP(n) 신호 라인을 통해 로우 전압이 인가될 때, 트랜지스터(T1)이 온되어 스윕 신호의 하이 전압(SW_VGH)이 X 노드에 인가되는 것을 볼 수 있다. 이와 같은 동작을 통해 스윕 로드에 의해 발생할 수 있는 휘도 불균일 및 수평 크로스토크 현상이 최소화될 수 있다.
도 9a 및 도 9b는 스윕 로드에 의해 발생할 수 있는 휘도 불균일 및 수평 크로스토크 현상을 설명하기 위한 도면이다.
전술한 바와 같이, 본 개시의 다양한 실시 예들에서는, 디스플레이 패널(100)의 로우 라인 순으로 발광 구간이 순차적으로 진행된다. 따라서, 글로벌 신호를 통해 에미션 신호를 인가할 수 없으며, 각 로우 라인에 대응되는 에미션 신호를 제공하기 위한 에미션 드라이버 회로가 로우 라인 마다 필요하게 된다.
특히, 디스플레이 패널(100)의 PWM 구동을 위한 스윕 신호 Sweep(n) 역시, 로우 라인들에 각각 대응되는 에미션 드라이버 회로들을 통해 로우 라인 순으로 디스플레이 패널(100)에 순차적으로 제공되게 된다.(이하, 스윕 신호 Sweep(n)을 제공하기 위한 에미션 드라이버 회로를 스윕 드라이버 회로라 한다.)
이 경우, 제 2 구동 트랜지스터(T6)의 게이트 단자, 즉 A 노드에 PWM 데이터 전압이 설정되는 과정에서 A 노드의 전압의 변화가 커패시터(C1)를 통해 커플링되어 Sweep(n) 신호 라인의 전압에 변화가 생기게 된다.
이후, Sweep(n) 신호 라인에 생긴 전압의 변화는 복원되게 되는데, 이에 따라 역으로 A 노드에 설정된 전압이 변화하게 된다. 이때, A 노드 전압의 변화량은 후술할 바와 같이 스윕 로드에 따라 달라지게 되는 바, 이는 휘도 불균일과 수평 크로스토크 발생의 원인이 된다.
구체적으로, 도 9a는 하나의 로우 라인에 대응되는 스윕 드라이버 회로(505)가 배선을 통해 서브 픽셀 회로(110)와 연결된 구성을 도시하고 있다. 이때, 도 9a는, 도 8a의 서브 픽셀 회로(110)에서 트랜지스터(T1)이 없는 경우를 도시하고 있다.
도 9a에 도시된 바와 같이, 스윕 신호 Sweep(n)는 스윕 드라이버 회로(505)를 통해 서브 픽셀 회로(110)에 전달된다. 이때, 스윕 드라이버 회로(505)와 서브 픽셀 회로(110) 사이에는 스윕 배선 저항 즉, RC 로드가 존재하며, 그 크기는 스윕 드라이버 회로(505)에 가까울수록 작아지며, 스윕 드라이버 회로(505)로부터 멀어질수록 커지게 된다.
도 9b는 도 9a에 도시된 각종 신호들의 파형을 도시하고 있다. 또한, 도 9b에 도시된 far는 스윕 드라이버 회로(505)로부터 상대적으로 먼 곳에 배치된 서브 픽셀 회로(110)의 A 노드 및 X 노드의 전압 변화를, near는 스윕 드라이버 회로(505)로부터 상대적으로 가까운 곳에 배치된 서브 픽셀 회로(110)의 A 노드 및 X 노드의 전압 변화를 각각 나타내고 있다.
데이터 설정 구간에서 로우 레벨의 스캔 신호 SP(n)이 서브 픽셀 회로(110)에 인가되면, 데이터 드라이버로부터 인가되는 PWM 데이터 전압이, Vsig 배선, 트랜지스터(T3), 제 2 구동 트랜지스터(T6) 및 트랜지스터(T4)를 통해 A 노드에 인가되게 된다. 이때, PWM 데이터 전압은 디먹스 회로에 의해 선택된 R, G, B 중 어느 하나의 서브 픽셀에 대응되는 PWM 데이터 전압이다.
이 과정에서, 도 9b에 도시된 바와 같이, A 노드의 전압이 변화함에 따라 그 변화가 커패시터(C1)을 통해 X 노드에 커플링되어 X 노드의 전압 즉, Sweep(n) 신호 라인의 전압에 변화가 생기게 된다.
이후, 스윕 드라이버 회로(505)의 동작에 의해 Sweep(n) 신호 라인의 전압(X 노드의 전압)은 다시 원래의 전압 레벨로 복원되는데, 이 과정에서 발생하는 X 노드의 전압 변화는 커패시터(C1)을 통해 커플링되어 역으로 A 노드의 전압 변화를 가져오게 된다.
특히, 스윕 로드에 의한 영향으로, X 노드가 스윕 드라이버 회로(505)로부터 먼 곳에 존재하는 서브 픽셀 회로(110)일수록 A 노드의 전압에 변화가 커짐을 확인할 수 있다.(far vs. near 참고)
따라서, 동일한 PWM 데이터 전압이 인가되더라도, 스윕 로드에 따라 상이하 전압이 서브 픽셀 회로(110)에 설정되게 되며, 이는 휘도 불균일의 원인이 된다. 또한, 이러한 스윕 로드에 따른 휘도 불균일 문제는, 디스플레이 패널(100) 전체 관점에서 보면 수평 크로스토크의 발생 원인이 된다.
위와 같은 휘도 불균일 및 수평 크로스토크 문제는, PWM 데이터 전압이 A 노드에 인가될 때 X 노드의 전압이 함께 변화하기 때문에 초래되므로, 데이터 설정 구간 동안 PWM 데이터 전압이 A 노드에 인가되더라도 X 노드의 전압이 변화하지 않도록 함으로써 해결될 수 있다.
본 개시의 일 실시 예에 따르면, PWM 데이터 전압이 A 노드에 설정되는 동안, X 노드에는 도 9c에 도시된 바와 같은 스윕 신호의 하이 전압(SW_VGH)이 인가될 수 있다. 이때, 스윕 신호의 하이 전압(SW_VGH)은, 파워 IC로부터 디스플레이 패널(100)의 모든 서브 픽셀 회로들(110)에 동일하게 인가되는 글로벌 신호일 수 있다.
보다 구체적으로, 도 8a를 참조하면, PWM 회로(112)는 소스 단자가 SW_VGH 신호 라인과 연결되고, 게이트 단자가 SP(n) 신호 라인과 연결되며, 드레인 단자가 X 노드에 연결되는 트랜지스터(T1)을 포함한다. 이때, 트랜지스터(T1)의 소스 단자는 파워 IC로부터 스윕 신호의 하이 전압(SW_VGH)이 인가되는 배선과 직접 연결될 수 있다.
따라서, SP(n) 신호 라인을 통해 로우 전압이 인가되어 PWM 데이터 전압이 A 노드에 설정되는 동안, 온된 트랜지스터(T1)를 통해 인가되는 스윕 신호의 하이 전압(SW_VGH)이 X 노드에 강제적으로 인가되게 되며, X 노드의 전압은 A 노드의 전압 변화와 무관하게 스윕 신호의 하이 전압(SW_VGH)으로 유지될 수 있다.
이에 따라, 스윕 로드에 의해 발생할 수 있는 휘도 불균일 및 수평 크로스토크 현상이 방지 내지 최소화될 수 있다.
한편, 전술한 휘도 불균일 및 수평 크로스토크 문제를 해결하기 위한 다른 실시 예로, 스윕 신호의 로우 전압(SW_VGL) 입력을 X 노드에 연결하는 방법을 생각해 볼 수 있다. 도 10a 및 도 10b는 스윕 신호의 로우 전압(SW_VGL) 입력을 X 노드에 연결하는 실시 예를 설명하기 위한 도면이다.
도 10a에 도시된 바와 같이, X 노드에는 스윕 신호의 로우 전압(SW_VGL)이 인가될 수 있다. 이때, 스윕 신호의 로우 전압(SW_VGL)은, 파워 IC로부터 디스플레이 패널(100)의 모든 서브 픽셀 회로들(110)에 동일하게 인가되는 글로벌 신호일 수 있다.
구체적으로, X 노드는, 스윕 신호의 로우 전압(SW_VGL)이 인가되는 배선을 통해 파워 IC와 직접 연결될 수 있다. 따라서, PWM 데이터 전압의 인가에 의해 A 노드의 전압이 변화하더라도, X 노드의 전압은 커패시터(C1)을 통한 커플링에 영향을 받지 않고 스윕 신호의 로우 전압(SW_VGL)으로 유지될 수 있다.
한편, 도 10a에 도시된 바에 따르면, PWM 구동을 위한 스윕 신호 Sweep(n)는 제 2 구동 트랜지스터의 소스 단자에 인가될 수 있다. 이때, 스윕 신호 Sweep(n)는, 도 10b에 도시된 바와 같이 로우 전압에서 하이 전압으로 선형적으로 증가하는 형태의 전압 신호일 수 있다.
전술한 바와 같이, PWM 회로는 제 2 구동 트랜지스터의 온/오프 동작을 통해 제 1 스위칭 트랜지스터의 온/오프 동작을 제어함으로써, 구동 전류가 무기 발광 소자(120)를 흐르는 시간을 제어하며, 이는 도 10a의 실시 예에서도 마찬가지이다.
구체적으로, A 노드에 PWM 데이터 전압이 설정된 상태에서, 스윕 신호 Sweep(n)에 따라 제 2 구동 트랜지스터의 소스 단자의 전압이 증가하면, 제 2 구동 트랜지스터의 게이트 단자 및 소스 단자 사이의 전압 차이는 감소하게 된다.
감소하던 제 2 구동 트랜지스터의 게이트 단자 및 소스 단자 사이의 전압 차이가, 제 2 구동 트랜지스터의 문턱 전압에 도달하면, 제 2 구동 트랜지스터는 온되게 되며, 제 1 스위칭 트랜지스터는 오프되게 된다.
이러한 PWM 구동 메커니즘은 전술한 실시 예(스윕 신호가 X 노드로 인가되는 실시 예)와 동일한 것을 알 수 있다.
이상, 도 10a 및 10b를 통해 설명한 실시 예에 따르면, 전술한 스윕 로드에 의한 휘도 불균일 및 수평 크로스토크 문제가 해결될 수 있음을 알 수 있다. 이때, 스윕 신호가 제 2 구동 트랜지스터의 소스 단자에 인가되더라도 아무런 문제없이 디스플레이 패널(100)이 PWM 구동될 수 있음을 알 수 있다.
도 11a는 도 10a 및 10b를 통해 전술한 실시 예가 적용된 본 개시의 일 실시 예에 따른 서브 픽셀 회로(110)의 상세 회로도이고, 도 11b는 도 11a의 서브 픽셀 회로를 포함하는 디스플레이 패널(100)을 하나의 영상 프레임 기간 동안 구동하기 위한 각종 신호들의 타이밍도이다.
도 11a 및 11b에 도시된 실시 예는, 도 8a 내지 8c를 통해 전술한 것과 구성 및 동작 원리가 유사하므로, 중복되는 설명은 생략하고, 차이점을 위주로 설명한다.
도 11a의 서브 픽셀 회로(110)에서는, X 노드에 SW_VGL 신호 라인이 직접 연결된다. 따라서, 도 8a의 서브 픽셀 회로와 달리, 데이터 설정 구간 동안 SW_VGH 신호를 X 노드에 인가하기 위한 트랜지스터(T1)이 필요없다. 도 11a를 참조하면, 도 8a의 트랜지스터(T1)에 대응되는 위치에 트랜지스터가 존재하지 않는 것을 확인할 수 있다. 이에 따라, 도 11a와 도 8a의 트랜지스터들의 참조 번호를 비교해 보면, 같은 위치의 트랜지스터에 대한 참조 번호가 도 11a가 도 8a보다 하나씩 앞서도록 표기된 것을 확인할 수 있다.
한편, 도 8a의 서브 픽셀 회로(110)에서는 발광 구간에 로우 레벨의 Emi_PWM(n) 신호가 인가되면 온된 트랜지스터(T5)를 통해 제 2 구동 트랜지스터(T6)의 소스 단자에 제 2 구동 전압(VDD_PWM)이 인가되며, 스윕 신호 Sweep(n)는 X 노드로 인가된다. 그러나, 도 11a의 서브 픽셀 회로(110)에서는 발광 구간에 로우 레벨의 Emi_PWM(n) 신호가 인가되면 온된 트랜지스터(T4)를 통해 제 2 구동 트랜지스터(T5)의 소스 단자에 스윕 신호 Sweep(n)(구체적으로는, 로우 전압에서 하이 전압까지 선형 변화하는 스윕 전압)이 인가되며, X 노드에는 스윕 신호의 로우 전압(SW_VGL)이 인가되는 것을 볼 수 있다.
이때, 도 8a의 서브 픽셀 회로(110)에 인가되는 스윕 신호 Sweep(n)는 도 8b 또는 8c에 도시된 바와 같이 선형 감소하는 형태이고, 도 11a의 서브 픽셀 회로(110)에 인가되는 스윕 신호 Sweep(n)는 도 11b에 도시된 바와 같이 선형 증가하는 형태로서 서로 차이가 있는 것을 확인할 수 있다.
도 11a의 실시 예에서 스윕 신호에 따른 PWM 회로(112)의 동작을 예를 들어 자세히 설명하면 다음과 같다.
예를 들어, +13[V]의 전압(구체적으로, PWM 데이터 전압(+14[V]) + 제 2 구동 트랜지스터(T5)의 문턱 전압(-1[V]))이 데이터 설정 구간 동안 A 노드에 설정된 상태에서, 스윕 신호(예를 들어, +10[V]에서 +15[V]까지 선형적으로 증가하는 전압)가 제 2 구동 트랜지스터(T5)의 소스 단자에 인가되면, 제 2 구동 트랜지스터(T5)의 게이트 단자 및 소스 단자 사이의 전압 차이는 +3[V]에서 -2[V]까지 감소하게 된다.
이때, +3[V]에서부터 감소하던 제 2 구동 트랜지스터(T5)의 게이트 단자 및 소스 단자 사이의 전압 차이가 제 2 구동 트랜지스터(T5)의 문턱 전압(-1[V])에 도달하면 제 2 구동 트랜지스터(T5)는 온되며, 제 2 구동 트랜지스터(T5)가 온된 때의 스윕 전압인 +14[V]가 제 1 스위칭 트랜지스터(T16)로 인가되어 제 1 스위칭 트랜지스터(T16)는 오프되게 된다.
이러한 도 11a의 PWM 회로(112)의 동작 메카니즘은, 스윕 신호가 입력되는 단자에만 차이가 있을 뿐 도 8a 내지 도 8c에서 설명한 PWM 회로(112)의 동작 메커니즘과 동일한 것을 알 수 있다.
한편, 도 11a 및 11b의 서브 픽셀 회로(110) 및 그 구동에 관한 나머지 내용들은, 도 8a 내지 도 8c에서 전술한 내용과 중복되므로, 이하 설명을 생략한다.
이하에서는, 전술한 모듈라 디스플레이 패널에 포함된 복수의 디스플레이 모듈 중 상, 하 모듈의 경계부에서 발생할 수 있는 영상의 왜곡 현상 및 이를 해결하기 위한 모듈라 디스플레이 패널의 구동 방법에 대해 설명한다.
도 12는 본 개시의 일 실시 예에 따른 디스플레이 장치의 구성을 개략적으로설명하기 위한 도면이다. 도 12에 따르면, 디스플레이 장치(10000)는 9 개의 디스플레이 모듈(1000-1 내지 1000-9)을 포함할 수 있다. 이때, 디스플레이 모듈들(1000-1 내지 1000-9)은 도시된 바와 같이 매트릭스 형태로 조립 내지 배치되어 하나의 모듈라 디스플레이 패널을 구성할 수 있다.
도 12에서는 디스플레이 장치(10000)가 9 개의 디스플레이 모듈을 포함하는 것을 예로 들었으나, 다른 개수의 디스플레이 모듈을 결합하여 얼마든지 다른 크기 또는 다른 해상도의 디스플레이 장치가 구현될 수 있음은 물론이다.
한편, 각 디스플레이 모듈(1000-1 내지 1000-9)의 구성 및 구동 방법은 도 2 내지 도 11b를 통해 전술한 바와 같을 수 있다. 특히, 전술한 바에 따르면, 각 디스플레이 모듈(1000-1 내지 1000-9)은 프로그레시브 구동 방식으로 구동될 수 있다.
이때, 각 디스플레이 모듈(1000-1 내지 1000-9)을 모두 첫번째 로우 라인부터 순차적으로 구동하는 경우, 즉, 각 디스플레이 모듈(1000-1 내지 1000-9)의 프로그레시브 구동 방향이 모두 위에서 아래 방향인 경우, 모듈라 디스플레이 패널의 상, 하 모듈 경계부에서 영상의 왜곡이 발생할 수 있다. 예를 들어, 움직이는 패턴을 모듈라 디스플레이 패널에 디스플레이할 때, 디스플레이 모듈들(1000-1, 1000-2, 1000-3)과 디스플레이 모듈들(1000-4, 1000-5, 1000-6) 사이의 경계부에서, 그리고, 디스플레이 모듈들(1000-4, 1000-5, 1000-6)과 디스플레이 모듈들(1000-7, 1000-8, 1000-9)의 경계부에서 패턴의 왜곡이 발생할 수 있다.
도 13a 내지 도 13c는 이러한 패턴 왜곡 현상의 원인을 설명하기 위한 도면이다.
도 13a는 복수의 디스플레이 모듈(1000-1 내지 1000-9) 중 하나의 디스플레이 모듈이, 하나의 영상 프레임 시간 동안 시간에 따라 제 1 로우 라인부터 제 40 로우 라인까지 순차적으로 구동될 때, 각 로우 라인의 발광 구간이 진행되는 과정을 도시한 도면이다. 도 13a에서는 도시의 편의를 위해, 디스플레이 모듈이 40개의 로우 라인을 포함하고, 하나의 영상 프레임 시간 동안 4 번의 발광 구간이 진행되는 경우를 예로 들었다.
또한, 도 13a에서는 상기 하나의 영상 프레임 시간 동안 인가되는 제 1 영상 데이터 전압에 기초한 각 로우 라인의 발광 동작만을 도시하였다. 즉, 상기 하나의 영상 프레임 이전의 영상 프레임 시간에 인가된 제 2 영상 데이터 전압에 기초한 로우 라인의 발광 동작에 관한 도시는 생략하였다.
도 13a에 따르면, 제 1 내지 제 10 로우 라인은, 첫 번째 발광 구간 동안, 각 로우 라인에 인가된 상기 제 1 영상 데이터 전압에 기초하여 순차적으로 발광한다. 도 13a의 참조 번호 81은 이를 나타내고 있다. 이때, 실제로는 상기 제 2 영상 데이터 전압에 기초하여 제 11 내지 제 20 로우 라인, 제 21 내지 30 로우 라인, 제 31 내지 40 로우 라인도 순차적으로 발광하게 되나, 이에 관한 도시는 생략하였다.
이후, 제 1 내지 제 10 로우 라인의 두 번째 발광 구간과 함께, 제 11 내지 제 20 로우 라인의 첫 번째 발광 구간이 진행되면, 도 13a의 참조 번호 82에 도시된 바와 같이, 제 1 내지 제 10 로우 라인 및 제 11 내지 제 20 로우 라인은, 상기 제 1 영상 데이터 전압에 기초하여 각각 순차적으로 발광한다.
이후, 제 1 내지 제 10 로우 라인의 세 번째 발광 구간, 제 11 내지 제 20 로우 라인의 두 번째 발광 구간, 제 21 내지 제 30 로우 라인의 첫 번째 발광 구간이 함께 진행되면, 도 13a의 참조 번호 83에 도시된 바와 같이, 제 1 내지 제 10 로우 라인, 제 11 내지 제 20 로우 라인, 및 제 21 내지 제 30 로우 라인은, 상기 제 1 영상 데이터 전압에 기초하여 각각 순차적으로 발광한다.
마지막으로, 제 1 내지 제 10 로우 라인의 네 번째 발광 구간, 제 11 내지 제 20 로우 라인의 세 번째 발광 구간, 제 21 내지 제 30 로우 라인의 두 번째 발광 구간, 및 제 31 내지 제 40 로우 라인의 첫 번째 발광 구간이 함께 진행되면, 도 13a의 참조 번호 84에 도시된 바와 같이, 제 1 내지 제 10 로우 라인, 제 11 내지 제 20 로우 라인, 제 21 내지 제 30 로우 라인, 및 제 31 내지 제 40 로우 라인은, 상기 제 1 영상 데이터 전압에 기초하여 각각 순차적으로 발광하게 된다.
도 13b는 도 12의 디스플레이 장치(10000)에 포함된 복수의 디스플레이 모듈들 중 서로 인접하여 상, 하에 위치한 2개의 디스플레이 모듈(예를 들어, 디스플레이 모듈(1000-1) 및 디스플레이 모듈(1000-4))이, 하나의 영상 프레임 시간 동안 시간에 따라 제 1 로우 라인부터 제 40 로우 라인까지 순차적으로 구동될 때, 시간에 따라 발광 구간이 진행되는 과정을 도시한 도면이다.
도 13b에서 경계 라인을 기준으로 디스플레이 모듈(1000-1)과 디스플레이 모듈(1000-4)의 경계부에 위치하는 로우 라인들을 보면, 상기 하나의 영상 프레임 시간 동안 인가되는 제 1 영상 데이터 전압에 기초하여 진행되는 발광 구간의 횟수가 상이한 것을 볼 수 있다.
구체적으로, 아래쪽에 위치한 디스플레이 모듈(1000-4)의 제 1 로우 라인 내지 제 10 로우 라인은, 상기 제 1 영상 데이터 전압에 기초하여 4 번의 발광 구간이 진행되는 반면, 위쪽에 위치한 디스플레이 모듈(1000-1)의 제 31 내지 제 40 로우 라인은 상기 제 1 영상 데이터 전압에 기초하여 1 번의 발광 구간이 진행되는 것을 볼 수 있다.
이때, 제 1 영상 데이터 전압에 기초한 디스플레이 모듈(1000-1)의 제 31 내지 제 40 로우 라인의 나머지 3번의 발광 구간은 상기 하나의 영상 프레임 시간의 다음 영상 프레임 시간 동안 진행되게 된다.
이와 같은, 영상 프레임 데이터에 대한 상, 하 디스플레이 모듈의 경계부에서의 발광 구간 진행의 시간차는, 움직이는 움직이는 영상을 디스플레이할 때 모듈 경계부에서 왜곡을 유발하게 된다.
도 13c는 상, 하 디스플레이 모듈의 경계부에서 영상의 왜곡을 설명하기 위한 도면이다. 도 13c에 도시된 바와 같이 상, 하 디스플레이 모듈의 경계 라인 부근에 걸쳐진 사각형 패턴을 표시할 때, 정지 영상의 경우 동일한 영상 프레임이 반복되므로 상, 하 모듈의 경계부에서 왜곡이 발생하지 않는다. 그러나, 사각형 패턴이 오른쪽으로 이동하는 이동 영상인 경우, 전술한 발광 구간 진행의 시간차로 인해 도 13c의 우측에 도시된 바와 같이 상, 하 디스플레이 모듈의 경계부에서 패턴의 왜곡이 발생하게 된다.
한편, 모듈라 디스플레이 패널에서 서로 인접한 좌, 우 디스플레이 모듈들의 경우, 동일한 로우 라인의 발광 구간은 동일한 시간에 진행되므로, 전술한 상, 하 모듈 경계부에서 발생하는 왜곡 현상이 발생하지 않는다.
도 14a 및 도 14b는 전술한 모듈 경계부에서의 영상 왜곡 현상을 제거 내지 감소시킬 수 있는 모듈라 디스플레이 패널의 구동 방법을 설명하기 위한 도면이다.
본 개시의 일 실시 예에 따르면, 모듈라 디스플레이 패널에 포함된 복수의 디스플레이 모듈들 중 제 1 디스플레이 모듈에 포함된 서브 픽셀 회로들은, 복수의 로우 라인의 제 1 순서로 순차적으로 구동될 수 있다. 이에 따라, 상기 제 1 디스플레이 모듈에 포함된 무기 발광 소자들은 상기 제 1 순서로 발광할 수 있다.
또한, 상기 제 1 디스플레이 모듈의 위 또는 아래에 인접하여 배치된 제 2 디스플레이 모듈에 포함된 서브 픽셀 회로들은, 상기 제 1 순서와 반대인 제 2 순서로 순차적으로 구동될 수 있다. 이에 따라, 상기 제 2 디스플레이 모듈에 포함된 무기 발광 소자들은 상기 제 2 순서로 발광할 수 있다.
예를 들어, 도 14a에 도시된 바에 따르면, 디스플레이 모듈(1000-1)에 포함된 서브 픽셀 회로들은, 제 1 로우 라인부터 제 40 로우 라인까지 로우 라인 단위로 순차적으로 구동되고, 디스플레이 모듈(1000-1)의 아래에 인접한 디스플레이 모듈(1000-4)에 포함된 서브 픽셀 회로들은, 제 40 로우 라인부터 제 1 로우 라인까지 로우 라인 단위로 순차적으로 구동될 수 있다.
한편, 도시하지는 않았지만, 디스플레이 모듈(1000-4)의 아래에 인접한 디스플레이 모듈(1000-7)에 포함된 서브 픽셀 회로들의 경우, 디스플레이 모듈(1000-4)의 구동 순서와 반대되는 순서 즉, 제 1 로우 라인부터 제 40 로우 라인까지 로우 라인 단위로 순차적으로 구동될 것이다.
이와 같이, 인접하여 상, 하로 배치된 디스플레이 모듈들에 대해 서로 반대의 순서로 로우 라인들을 구동하는 경우, 즉, 상, 하로 배치된 디스플레이 모듈들의 구동 방향이 하나는 위에서 아래 방향이고, 다른 하나는 아래에서 위 방향인 경우, 도 13b에서 전술한 상, 하 디스플레이 모듈의 경계부에서의 발광 구간 진행의 시간차를 없앨 수 있다.
구체적으로, 도 14a에서 경계 라인을 기준으로 디스플레이 모듈(1000-1)과 디스플레이 모듈(1000-4)의 경계부에 위치하는 로우 라인들을 보면, 도 13b와 달리 제 1 영상 데이터 전압에 기초하여 진행되는 발광 구간의 횟수가 1 번으로 동일한 것을 볼 수 있다.
이때, 제 1 영상 데이터 전압에 기초한 디스플레이 모듈(1000-1)의 제 31 내지 제 40 로우 라인의 나머지 3번의 발광 구간과, 디스플레이 모듈(1000-4)의 제 1 내지 제 10 로우 라인의 나머지 3번의 발광 구간은, 모두 다음 영상 프레임 시간 동안 진행되게 된다.
이와 같이, 상, 하 디스플레이 모듈의 경계부에서의 발광 구간 진행의 시간차를 없앰으로써, 상, 하 디스플레이 모듈에 걸쳐서 표시되는 패턴 내지 오브젝트가 좌측 또는 우측으로 이동하는 영상을 모듈라 디스플레이 패널에 디스플레이할 때, 상, 하 모듈의 경계부에서 발생하는 영상의 왜곡 현상을 감소 내지 제거할 수 있다.
도 14b는 도 14a에서 설명한 바와 같이 모듈라 디스플레이 패널을 구동하는 경우, 상, 하 디스플레이 모듈에 디스플레이되는 사각형 오브젝트를 도시하고 있다.
도 14b를 참조하면, 정지 영상의 경우, 상, 하 모듈의 경계부에서 왜곡이 발생하지 않음은 도 13c와 같다. 한편, 사각형 패턴이 오른쪽으로 이동하는 이동 영상인 경우, 전술한 바와 같이 발광 구간 진행의 시간차가 제거되므로, 도 13c에 도시된 바와 달리 상, 하 디스플레이 모듈의 경계에서의 왜곡 현상이 현저히 감소되는 것을 볼 수 있다.
도 15는, 연속된 2개의 영상 프레임에 대해, 서로 인접한 상, 하 디스플레이 모듈이 구동되는 방식을 도시한 개념도이다.
도 15에서 세로 축은 로우 라인을, 가로 축은 시간을 나타내고, 참조 번호 60은 영상 프레임 기간을, 참조 번호 65는 블랭킹 기간을 나타낸다.
한편, 도 15에서는, 디스플레이 모듈들이 270개의 로우 라인으로 구성되고, 데이터 설정 구간(61)에 설정된 영상 데이터 전압에 기초하여 7회의 발광 구간(62-1 내지 62-7)이 진행되는 것을 예로 들었다.
구체적으로, 도 15를 참조하면, 하나의 영상 프레임에 대해, 디스플레이 모듈(1000-1)은 데이터 설정 구간(61)과 각 발광 구간(62-1 내지 62-7)이 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로 진행된다.
또한, 디스플레이 모듈(1000-1)의 아래에 인접하여 배치된 디스플레이 모듈(1000-4)은 데이터 설정 구간(61)과 각 발광 구간(62-1 내지 62-7)이 제 270 로우 라인부터 제 1 로우 라인까지 순차적으로 진행된다.
한편, 도시하지는 않았지만, 디스플레이 모듈(1000-4)의 아래에 인접하여 배치된 디스플레이 모듈(예를 들어, 도 12의 디스플레이 모듈(1000-7))의 경우, 데이터 설정 구간(61)과 각 발광 구간(62-1 내지 62-7)이 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로 진행된다.
또한, 디스플레이 모듈(1000-7)(미도시)의 아래에 인접하여 배치된 디스플레이 모듈(미도시)이 있는 경우, 해당 디스플레이 모듈은 데이터 설정 구간(61)과 각 발광 구간(62-1 내지 62-7)이 제 270 로우 라인부터 제 1 로우 라인까지 진행되게 됨은 물론이다.
이와 같이, 인접하여 상, 하로 배치된 디스플레이 모듈들에 대해 서로 반대의 순서로 로우 라인들을 구동함으로써, 움직이는 영상을 디스플레이할 때 모듈 경계부에서 발생하는 영상의 왜곡 현상을 감소 내지 제거할 수 있음은 전술한 바와 같다.
도 16은 본 개시의 일 실시 예에 따른 디스플레이 장치의 블럭도이다.
도 16에 따르면 디스플레이 장치(10000)는 복수의 디스플레이 모듈(1000-1 내지 1000-n) 및 타이밍 컨트롤러(Timing Controller, TCON)(2000)를 포함할 수 있다.
이때, 복수의 디스플레이 모듈(1000-1 내지 1000-n)은 예를 들어, 도 12에 도시된 바와 같이, 매트릭스 형태로 결합내지 조립되어 하나의 모듈라 디스플레이 패널을 구성할 수 있다.
각 디스플레이 모듈(1000-1 내지 1000-n)은 디스플레이 패널(100)을 포함할 수 있다. 여기서, 디스플레이 패널(100)은 복수의 무기 발광 소자로 구성된 픽셀들이 복수의 로우 라인에 배치된 픽셀 어레이, 및 픽셀 어레이의 무기 발광 소자들 각각에 대응되는 서브 픽셀 회로들을 포함할 수 있다.
또한, 각 디스플레이 모듈(1000-1 내지 1000-n)은, 타이밍 컨트롤러(2000)에서 제공되는 제어 신호들에 기초하여 픽셀 어레이의 무기 발광 소자들이 복수의 로우 라인의 제 1 순서 또는 제 1 순서와 반대인 제 2 순서로 순차적으로 발광하도록 서브 픽셀 회로들을 구동하는 구동부(500)를 포함할 수 있다.
이를 위해, 구동부(500)는 서브 픽셀 회로들에 로우 라인 순으로 영상 데이터 전압이 설정되도록 서브 픽셀 회로들에 로우 라인 순으로 스캔 신호를 제공하는 스캔 드라이버를 포함할 수 있다.
전술한 바와 같이, 스캔 신호는 VST(n) 및 SP(n)을 포함할 수 있다. 따라서, 각 디스플레이 모듈(1000-1 내지 1000-n)은 스캔 신호 VST(n)을 제공하기 위한 스캔 드라이버 및 스캔 신호 SP(n)을 제공하기 위한 스캔 드라이버를 포함할 수 있다.
한편, 구동부(500)는 픽셀 어레이의 무기 발광 소자들이 스캔 신호에 따라 설정된 영상 데이터 전압에 기초하여 로우 라인 순으로 발광하도록 서브 픽셀 회로들에 로우 라인 순으로 에미션 신호를 제공하는 에미션 드라이버를 포함할 수 있다.
전술한 바와 같이, 에미션 신호는 전술한 SET(n), Emi_PWM(n), Sweep(n) 및 Emi_PAM(n)을 포함할 수 있다. 따라서, 각 디스플레이 모듈(1000-1 내지 1000-n)은 에미션 신호 SET(n)을 제공하기 위한 에미션 드라이버, 에미션 신호 Emi_PWM(n)를 제공하기 위한 에미션 드라이버, 에미션 신호 Sweep(n)을 제공하기 위한 에미션 드라이버 및 에미션 신호 Emi_PAM(n)을 제공하기 위한 에미션 드라이버를 포함할 수 있다.
한편, 이상에서 "로우 라인 순"은 상술한 제 1 순서 또는 제 2 순서를 모두 포함하는 의미이며, 타이밍 컨트롤러(2000)에서 제공되는 제어 신호들에 의해 어느 하나의 순서로 결정될 수 있다.
타이밍 컨트롤러(2000)는 디스플레이 장치(10000)의 전반적인 동작을 제어한다. 특히, 타이밍 컨트롤러(2000)는, 복수의 디스플레이 모듈(1000-1 내지 1000-n) 중 상, 하로 인접한 디스플레이 모듈들을 서로 반대 방향으로 구동할 수 있다.
구체적으로, 타이밍 컨트롤러(2000)는 복수의 디스플레이 모듈(1000-1 내지 1000-n) 중 제 1 디스플레이 모듈을 위에서 아래 방향으로 로우 라인 순으로 구동할 수 있다. 또한, 타이밍 컨트롤러(2000)는 상기 제 1 디스플레이 모듈의 위 또는 아래에 인접하여 배치된 제 2 디스플레이 모듈을 아래에서 위 방향으로 로우 라인 순으로 구동할 수 있다.
즉, 타이밍 컨트롤러(2000)는 제 1 디스플레이 모듈을 복수의 로우 라인의 제 1 순서(예를 들어, 첫번째 로우 라인부터 마지막 로우 라인까지 로우 라인 순으로)로 구동할 수 있다. 또한, 타이밍 컨트롤러(2000)는 제 2 디스플레이 모듈을 복수의 로우 라인의 제 2 순서(예를 들어, 마지막 로우 라인부터 첫번째 로우 라인까지 로우 라인 순으로)로 구동할 수 있다.
이를 위해, 본 개시의 일 실시 예에 따르면, 타이밍 컨트롤러(2000)는 복수의 디스플레이 모듈(1000-1 내지 1000-n) 중 제 1 디스플레이 모듈의 무기 발광 소자들을 제 1 순서로 발광시키기 위한 제 1 제어 신호들을 제 1 디스플레이 모듈의 구동부(500)에 제공할 수 있다. 이에 따라, 제 1 제어 신호들이 인가되면, 제 1 디스플레이 모듈에 포함된 스캔 드라이버들 및 에미션 드라이버들은, 제 1 순서로 서브 픽셀 회로들에 스캔 신호들 및 에미션 신호들을 제공할 수 있다.
또한, 타이밍 컨트롤러(2000)는 상기 제 1 디스플레이 모듈의 위 또는 아래에 위치하는 제 2 디스플레이 모듈의 무기 발광 소자들을 제 2 순서로 발광시키기 위한 제 2 제어 신호들을 제 2 디스플레이 모듈의 구동부(500)에 제공할 수 있다. 이에 따라, 제 2 제어 신소들이 인가되면, 제 2 디스플레이 모듈에 포함된 스캔 드라이버들 및 에미션 드라이버들은, 제 2 순서로 서브 픽셀 회로들에 스캔 신호들 및 에미션 신호들을 제공할 수 있다.
이때, 제 1 및 제 2 제어 신호들은, 타이밍 컨트롤러(2000)로부터 제 1 및 제 2 디스플레이 모듈로, 별도의 배선을 통해 각각 제공될 수 있다. 제 1 및 제 2 제어 신호들에 관한 자세한 내용은 후술한다.
한편, 도 16에서는 디스플레이 장치(10000)에 포함된 복수의 디스플레이 모듈(1000-1 내지 1000-n)을 하나의 타이밍 컨트롤러(2000)가 제어하는 것을 예로 들었으나, 실시 예가 이에 한정되는 것은 아니다. 실시 예에 따라, 디스플레이 장치(10000)는 복수의 디스플레이 모듈(1000-1 내지 1000-n)을 제어하기 위한 적어도 하나의 타이밍 컨트롤러를 포함할 수 있다.
이하에서는, 본 개시의 다양한 실시 예들에 따른 스캔 드라이버 및 에미션 드라이버의 구체적인 실시 예들에 대해 자세히 설명한다.
도 17a 내지 도 17d는 은 본 개시의 일 실시 예에 따른 스캔 드라이버를 설명하기 위한 도면이다.
전술한 바와 같이, 스캔 드라이버는 해당 디스플레이 모듈의 서브 픽셀 회로들에 스캔 신호를 로우 라인 순으로 제공한다. 즉, 스캔 신호는 글로벌 신호를 통해 모든 서브 픽셀 회로들에 일괄적으로 제공되는 것이 아니라, 각 로우 라인마다 마련된 스캔 드라이버 회로들을 통해 서브 픽셀 회로들에 로우 라인 순으로 제공된다.
도 17a는 n 번째 로우 라인에 대응되는 스캔 드라이버 회로의 회로도를 도시하고 있다. 도 17a에 따르면, 스캔 드라이버 회로(17)는 스캔 신호 Scan(n)을 생성 및 출력할 수 있다. 이때, 스캔 신호 Scan(n)은 전술한 스캔 신호 VST(n)일 수도 있고, 스캔 신호 SP(n)일 수도 있다. 즉, 도 17a에 도시된 스캔 드라이버 회로(17)는 스캔 신호 VST(n)을 제공하기 위한 스캔 드라이버를 구성하기 위해 이용될 수도 있고, 스캔 신호 SP(n)을 제공하기 위한 스캔 드라이버를 구성하기 위해 이용될 수도 있다.
도 17a를 참조하면, 스캔 드라이버 회로(17)는, 1) 선택 신호들(TD, BU), 2) 이전 로우 라인의 출력 스캔 신호(Scan(n-1)) 및 다음 로우 라인의 출력 스캔 신호(Scan(n+1)) 중 선택 신호들(TD, BU)에 의해 선택된 어느 하나, 3) 클럭 신호들(CLK, CLKB) 및 4) 구동 전압 신호들(VGH, VGL)을 입력받아, 스캔 신호 Scan(n)을 출력할 수 있다.
특히, 스캔 드라이버 회로(17)는, 선택 신호들(TD, BU)에 기초하여 스캔 신호 입력 단자들(Scan(n-1) 및 Scan(n+1)) 중 하나의 스캔 신호 입력 단자를 선택하고, 선택된 하나의 스캔 신호 입력 단자를 통해 입력되는 스캔 신호 및 클럭 신호들(CLK, CLKB)에 기초하여 스캔 신호 Scan(n)을 출력할 수 있다.
이때, 선택 신호들(TD, BU)과 클럭 신호들(CLK, CLKB)이, 타이밍 컨트롤러(2000)로부터 인가되는 전술한 제어 신호들(구체적으로는, 제 1 제어 신호들 또는 제 2 제어 신호들)이 된다. 따라서, 선택 신호들(TD, BU)과 클럭 신호들(CLK, CLKB)이 어떻게 인가되는지에 따라 디스플레이 모듈의 구동 순서(또는 구동 방향)이 달라질 수 있다. 이에 관한 자세한 내용은 후술한다.
도 17b는 본 개시의 일 실시 예에 따른 스캔 드라이버들의 블럭도이다.
도 17b는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 스캔 드라이버(170-1) 및 스캔 드라이버(170-2)의 구성을 도시하고 있다. 이때, 각 디스플레이 모듈은 270개의 로우 라인을 포함하는 경우를 예로 들었다.
도 17b를 참조하면, 스캔 드라이버(170-1)와 스캔 드라이버(170-2)는, 스캔 드라이버(170-1)에 제 1 제어 신호들(27)이 인가되고, 스캔 드라이버(170-2)에 제 2 제어 신호들(28)이 인가되는 차이를 제외하고, 그 구성 및 배선이 서로 동일한 것을 볼 수 있다.
제 1 제어 신호들(27)이 인가된 스캔 드라이버(170-1)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 1 순서로(또는 제 1 방향으로) 스캔 신호 Scan(n)을 인가할 수 있다. 여기서, 로우 라인의 제 1 순서는 예를 들어, 제 1 로우 라인부터 제 270 로우 라인까지의 순서일 수 있다. 또한, 제 1 방향은 위에서 아래로 향하는 방향일 수 있다.
한편, 제 2 제어 신호들(28)이 인가된 스캔 드라이버(170-2)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 2 순서로(또는 제 2 방향으로) 스캔 신호 Scan(n)을 인가할 수 있다. 여기서, 로우 라인의 제 2 순서는 예를 들어, 제 270 로우 라인부터 제 1 로우 라인까지의 순서일 수 있다. 또한, 제 2 방향은 아래에서 위로 향하는 방향일 수 있다.
즉, 타이밍 컨트롤러(2000)는 상, 하로 인접한 2개의 디스플레이 모듈에 포함된 스캔 드라이버들(170-1, 170-2) 중 하나의 스캔 드라이버(170-1)에는 제 1 제어 신호들(27)을 인가하고, 다른 하나의 스캔 드라이버(170-2)에는 제 2 제어 신호들(28)을 인가할 수 있다. 이에 따라, 상, 하로 인접한 두 디스플레이 모듈의 구동 순서 또는 구동 방향은 서로 반대가 될 수 있다.
이와 같이, 상, 하로 인접한 두 디스플레이 모듈들의 구동 순서 내지 구동 방향을 서로 반대로 함으로써, 상, 하로 인접한 디스플레이 모듈들 간의 경계에서 발생하는 움직이는 패턴의 왜곡 현상을 제거 내지 감소시킬 수 있음은 전술한 바와 같다.
다시, 도 17b를 참조하면, 스캔 드라이버(170-1)는, 로우 라인마다 하나씩 마련된 스캔 드라이버 회로들(17-1 내지 17-270)을 포함할 수 있다.
이때, 각 스캔 드라이버 회로들(17-1 내지 17-270)은, 이전 로우 라인에 대한 스캔 드라이버 회로에서 출력되는 스캔 신호 Scan(n-1)를 입력받기 위한 제 1 스캔 신호 입력 단자(Scan(n-1)), 및 다음 로우 라인에 대한 스캔 드라이버 회로에서 출력되는 스캔 신호 Scan(n+1)을 입력받기 위한 제 2 스캔 신호 입력 단자 (Scan(n+1))를 포함한다.
각 스캔 드라이버 회로들(17-1 내지 17-270)의 제 1 스캔 신호 입력 단자 (Scan(n-1))는 이전 로우 라인에 대한 스캔 드라이버 회로의 출력 단자(Scan(n-1))와 연결되고, 제 2 스캔 신호 입력 단자(Scan(n+1))는 다음 로우 라인에 대한 스캔 드라이버 회로의 출력 단자(Scan(n+1))와 연결된다.
한편, 제 1 로우 라인은 이전 로우 라인이 없고, 제 270 로우 라인은 다음 로우 라인이 없으므로, 제 1 로우 라인에 대한 스캔 드라이버 회로(17-1)의 제 1 스캔 신호 입력 단자(Scan(n-1))와 제 270 로우 라인에 대한 스캔 드라이버 회로(17-270)의 제 2 스캔 신호 입력 단자(Scan(n+1))는, 스타트 신호(VST)가 인가되는 배선과 별도로 연결된다.
이때, 전술한 바와 같이, 스캔 드라이버 회로(17)는, 선택 신호들(TD, BU)에 따라 선택된 하나의 스캔 신호 입력 단자를 통해 입력되는 스캔 신호에 기초하여 동작하므로, 스캔 드라이버 회로(17-1)의 제 1 스캔 신호 입력 단자(Scan(n-1))와 스캔 드라이버 회로(17-270)의 제 2 스캔 신호 입력 단자(Scan(n+1))에 하나의 배선을 통해 동일한 스타트 신호(VST)를 인가해도 무방하다.
한편, 각 스캔 드라이버 회로들(17-1 내지 17-270)은 클럭 신호들(CLK, CLKB)이 각각 입력되는 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)를 포함한다.
이때, 각 로우 라인에 대한 스캔 드라이버 회로(17-1 내지 17-270)의 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)에는, CLK 신호 및 CLKB 신호가 로우 라인마다 이전 로우 라인과 반대로 인가된다.
구체적으로, 스캔 드라이버 회로(17-1)의 제 1 클럭 입력 단자(CLK)에는 CLK 신호가 인가되고, 제 2 클럭 입력 단자(CLKB)에는 CLKB 신호가 인가된다. 그러나, 다음 로우 라인에 대한 스캔 드라이버 회로(17-2)의 제 1 클럭 입력 단자(CLK)에는 CLKB 신호가 인가되고, 제 2 클럭 입력 단자(CLKB)에는 CLK 신호가 인가되는 것을 볼 수 있다. 이는 제 270 로우 라인에 대한 스캔 드라이버 회로(17-270)까지 마찬가지이다.
여기서, CLK 신호 및 CLKB 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들 중 일부이며, 서로 반대의 위상을 갖는다. 또한, CLK 신호 및 CLKB 신호는, 출력 신호 Scan(n)의 소스가 된다.
한편, 각 스캔 드라이버 회로들(17-1 내지 17-270)은, 제 1 스캔 신호 입력 단자 및 제 2 스캔 신호 입력 단자 중 하나의 스캔 신호 입력 단자를 선택하기 위한 선택 신호들(제 1 선택 신호(TD), 제 2 선택 신호(BU))을 각각 입력받는 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)를 포함한다.
제 1 선택 신호(즉, TD(Top-Down) 신호) 및 제 2 선택 신호(즉, BU(Buttom-Up) 신호)는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들 중 일부이며, 서로 다른 전압 레벨을 가진다. 예를 들어, 제 1 선택 신호는 로우 레벨의 구동 전압 신호(VGL)과 같은 전압 레벨을, 제 2 선택 신호는 하이 레벨의 구동 전압 신호(VGH)와 같은 전압 레벨을 가질 수 있으나, 이에 한정되는 것은 아니다.
스캔 드라이버(170-1)의 스캔 드라이버 회로들(17-1 내지 17-270)은, 로우 레벨의 제 1 선택 신호(TD)와 하이 레벨의 제 2 선택 신호(BU)가 제 1 및 제 2 선택 신호 입력 단자(TD, BU)를 통해 각각 입력되면, 제 1 및 제 2 스캔 신호 입력 단자(Scan(n-1) 및 Scan(n+1)) 중 제 1 스캔 신호 입력 단자(Scan(n-1))를 선택하고, 선택된 제 1 스캔 신호 입력 단자(Scan(n-1))를 통해 입력되는 스캔 신호 Scan(n-1)에 기초하여 각 로우 라인에 대응되는 스캔 신호 Scan(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 1 스캔 신호 입력 단자(Scan(n-1))가 선택되었으므로, 스타트 신호 VST는 제 1 로우 라인에 대한 스캔 드라이버 회로(17-1)의 제 1 스캔 신호 입력 단자(Scan(n-1))로 입력되며, 제 270 로우 라인에 대한 스캔 드라이버 회로(17-270)의 제 2 스캔 신호 입력 단자(Scan(n+1))로는 입력되지 않는다. 따라서, 각 스캔 드라이버 회로들(17-1 내지 17-270)은, 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로, 이전 로우 라인에 대한 스캔 신호 Scan(n-1)에 기초하여 스캔 신호 Scan(n)을 출력하게 된다.
한편, 스캔 드라이버(170-2)의 각 스캔 드라이버 회로들(17'-1 내지 17'-270)은, 스캔 드라이버(170-1)의 각 스캔 드라이버 회로들(17-1 내지 17-270)과 동일한 구성 및 연결 구조를 갖는다. 다만, 스캔 드라이버(170-1)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들(27)이 인가되는 반면, 스캔 드라이버(170-2)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들과는 별도의 배선을 통해 제 2 제어 신호들(28)이 인가된다.
이하에서는, 스캔 드라이버(170-1)와 동일하거나 유사한 내용은 중복 설명을 생략하고, 차이점을 위주로 스캔 드라이버(170-2)에 대해 설명한다.
도 17b를 참조하면, 스캔 드라이버(170-1)의 제 1 로우 라인에 대한 스캔 드라이버 회로(17-1)에서, 제 1 클럭 입력 단자(CLK)에는 CLK 신호가 입력되고, 제 2 클럭 입력 단자(CLKB)에는 CLKB 신호가 입력된다. 그러나, 스캔 드라이버(170-2)의 제 1 로우 라인에 대한 스캔 드라이버 회로(17'-1)에서는, 제 1 클럭 입력 단자(CLK)에 CLKB 신호가 입력되고, 제 2 클럭 입력 단자(CLKB)에 CLK 신호가 인가되는 것을 볼 수 있다.
한편, 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)에, CLK 신호 및 CLKB 신호가 로우 라인마다 이전 로우 라인과 반대로 인가되는 것은, 스캔 드라이버(170-2)의 각 스캔 드라이버 회로들(17'-1 내지 17'-270) 역시 마찬가지이다.
따라서, 스캔 드라이버(170-1)의 각 스캔 드라이버 회로들(17-1 내지 17-270)로 입력되는 클럭 신호들과, 스캔 드라이버(170-2)의 각 스캔 드라이버 회로들(17'-1 내지 17'-270)로 입력되는 클럭 신호들은, 동일한 로우 라인에 대해 위상이 서로 반대인 것을 확인할 수 있다.
한편, 제 2 제어 신호들(28)에 포함된 제 1 및 제 2 선택 신호 각각은, 제 1 제어 신호들(27)에 포함된 제 1 및 제 2 선택 신호와 반대되는 레벨을 갖는다. 즉, 스캔 드라이버(170-2)의 각 스캔 드라이버 회로들(17'-1 내지 17'-270)의 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가된다.
이에 따라, 스캔 드라이버(170-2)의 스캔 드라이버 회로들(17'-1 내지 17'-270)은, 제 1 및 제 2 스캔 신호 입력 단자(Scan(n-1) 및 Scan(n+1)) 중 제 2 스캔 신호 입력 단자(Scan(n+1))를 선택하고, 선택된 제 1 스캔 신호 입력 단자(Scan(n+1))를 통해 입력되는 스캔 신호 Scan(n+1)에 기초하여 각 로우 라인에 대응되는 스캔 신호 Scan(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 2 스캔 신호 입력 단자(Scan(n+1))가 선택되었으므로, 스타트 신호 VST는 제 270 로우 라인에 대한 스캔 드라이버 회로(17'-270)의 제 2 스캔 신호 입력 단자(Scan(n+1))로 입력되며, 제 1 로우 라인에 대한 스캔 드라이버 회로(17'-1)의 제 1 스캔 신호 입력 단자(Scan(n-1))로는 입력되지 않는다.
따라서, 각 스캔 드라이버 회로들(17'-1 내지 17'-270))은, 제 270 로우 라인부터 제 1 로우 라인까지 순차적으로, 다음 로우 라인에 대한 스캔 신호 Scan(n+1)에 기초하여 스캔 신호 Scan(n)을 출력할 수 있다.
이하에서는, 도 17c 및 도 17d를 참조하여, 스캔 드라이버 회로(17)의 동작을 보다 자세히 설명한다.
도 17c는 도 17b의 스캔 드라이버(170-1)에 포함된 복수의 스캔 드라이버 회로(17-1 내지 17-270) 중 n 번째 로우 라인에 대한 스캔 드라이버 회로(17-n) 및 이의 구동 타이밍도를, 도 17d는 도 17b의 스캔 드라이버(170-2)에 포함된 복수의 스캔 드라이버 회로(17'-1 내지 17'-270) 중 n 번째 로우 라인에 대한 스캔 드라이버 회로(17'-n) 및 이의 구동 타이밍도를 각각 도시하고 있다.
도 17c 및 도 17d를 비교하면, 전술한 바와 같이, 스캔 드라이버 회로(17-n)와 스캔 드라이버 회로(17'-n)의 구성이 서로 동일한 것을 확인할 수 있다.
다만, 동일한 위치의 클럭 입력 단자에 서로 반대되는 위상의 클럭 신호가 인가되며, 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)로 인가되는 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)의 레벨이 서로 반대인 것을 볼 수 있다. 즉, 도 17c의 스캔 드라이버 회로(17-n)에는 전술한 제 1 제어 신호들이, 도 17d의 스캔 드라이버 회로(17'-n)에는 전술한 제 2 제어 신호들이 각각 인가된다.
먼저, 도 17c를 참조하면, 스캔 드라이버 회로(17-n)에는 제 1 제어 신호들(CLK, CLKB, TD, BU)이 도시된 바와 같이 인가된다.
이때, 제 1 선택 신호 입력 단자(TD)에는 로우 레벨의 제 1 선택 신호가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 하이 레벨의 제 2 선택 신호가 인가되므로, 트랜지스터(M9)는 온되고, 트랜지스터(M11)은 오프된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 1 스캔 신호 입력 단자(Scan(n-1))가 선택된다.
따라서, 스캔 드라이버 회로(17-n)는, 제 1 스캔 신호 입력 단자(Scan(n-1)을 통해 입력되는 스캔 신호 Scan(n-1)에 기초하여 동작하게 됨을 알 수 있다.
구체적으로, 도 17c의 구동 타이밍도에서 ① 시간 구간에는 Q(n) 노드에 로우 레벨의 전압이 프리-차지(pre-charge)된다.
도 17c에 따르면, ① 시간 구간 동안에는, CLKB 신호에 따라 트랜지스터(M3)가 온된다. 한편, 트랜지스터(M9)는 로우 레벨의 제 1 선택 신호(TD)에 의해 온된 상태이고, 트랜지스터(M4)는 로우 레벨의 구동 전압(VGL)에 따라 온된 상태이다.
따라서, 온된 트랜지스터(M3)을 통해 입력된 Scan(n-1) 신호가 온된 트랜지스터(M9) 및 트랜지스터(M4)를 통해 Q(n) 노드에 인가된다. 이에 따라, 로우 레벨의 전압이 커패시터(C1)를 통해 Q(n) 노드에 pre-charge된다.
한편, 도 17c의 ② 시간 구간에는 Q(n) 노드의 전압이 부트스트랩핑(Bootstrapping)되어 스캔 신호 Scan(n)이 출력된다.도 17c에 따르면, Q(n) 노드가 pre-charge된 상태에서 CLK 신호가 로우 레벨이 됨에 따라, Q(n) 노드의 전압은 부트스트래핑된다. 이에 따라 완전히(fully) 턴-온된 풀-다운 트랜지스터(M7)을 통해, 로우 레벨의 CLK 신호가 스캔 신호 Scan(n)로 출력되게 된다.
이후, 도 17c의 ③ 시간 구간에서는 스캔 신호 Scan(n)의 출력이 풀업(pull-up)된다. 도 17c를 참조하면, 로우 레벨의 CLKB 신호에 따라 온된 트랜지스터(M3), 로우 레벨의 제 1 선택 신호(TD)에 따라 온된 상태의 트랜지스터(M9), 로우 레벨의 구동 전압(VGL)에 따라 온된 상태의 트랜지스터(M4)를 통해 하이 레벨의 Scan(n-1) 신호가 Q(n) 노드에 인가된다. 이에 따라, 풀-다운 트랜지스터(M7)은 턴-오프된다.
한편, 로우 레벨의 CLKB 신호에 따라 온된 트랜지스터(M1)를 통해 로우 레벨의 구동 전압(VGL)이 QB(n) 노드에 인가된다. 이에 따라, 풀-업 트랜지스터(M8)이턴-온되어 출력 노드 Scan(n)에는 하이 레벨의 구동 전압(VGH)이 출력되게 된다.
한편, 도 17d를 참조하면, 스캔 드라이버 회로(17'-n)에는 제 2 제어 신호들(CLK, CLKB, TD, BU)이 도시된 바와 같이 인가된다.
이때, 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가되므로, 트랜지스터(M9)은 오프되고, 트랜지스터(M11)는 온된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 2 스캔 신호 입력 단자(Scan(n+1))가 선택된다.
따라서, 스캔 드라이버 회로(17'-n)는, 제 2 스캔 신호 입력 단자(Scan(n+1)을 통해 입력되는 스캔 신호 Scan(n+1)에 기초하여 동작하게 됨을 알 수 있다.
구체적으로, 도 17d의 구동 타이밍도에서 ① 시간 구간에는 Q(n) 노드에 로우 레벨의 전압이 pre-charge된다.
도 17d에 따르면, ① 시간 구간 동안에는, CLK 신호에 따라 트랜지스터(M10)가 온된다. 한편, 트랜지스터(M11)는 로우 레벨의 제 2 선택 신호(BU)에 의해 온된 상태이고, 트랜지스터(M4)는 로우 레벨의 구동 전압(VGL)에 따라 온된 상태이다.
따라서, 온된 트랜지스터(M10)을 통해 입력된 Scan(n+1) 신호가 온된 트랜지스터(M11) 및 트랜지스터(M4)를 통해 Q(n) 노드에 인가된다. 이에 따라, 로우 레벨의 전압이 커패시터(C1)를 통해 Q(n) 노드에 pre-charge된다.
한편, 도 17d의 ② 시간 구간에는 Q(n) 노드의 전압이 부트스트랩핑(Bootstrapping)되어 스캔 신호 Scan(n)이 출력된다.도 17d에 따르면, Q(n) 노드가 pre-charge된 상태에서 CLKB 신호가 로우 레벨이 됨에 따라, Q(n) 노드의 전압은 부트스트래핑된다. 이에 따라 완전히(fully) 턴-온된 풀-다운 트랜지스터(M7)을 통해, 로우 레벨의 CLKB 신호가 스캔 신호 Scan(n)로 출력되게 된다.
이후, 도 17d의 ③ 시간 구간에서는 스캔 신호 Scan(n)의 출력이 풀업(pull-up)된다. 도 17d를 참조하면, 로우 레벨의 CLK 신호에 따라 온된 트랜지스터(M10), 로우 레벨의 제 2 선택 신호(BU)에 따라 온된 상태의 트랜지스터(M11), 로우 레벨의 구동 전압(VGL)에 따라 온된 상태의 트랜지스터(M4)를 통해 하이 레벨의 Scan(n+1) 신호가 Q(n) 노드에 인가된다. 이에 따라, 풀-다운 트랜지스터(M7)은 턴-오프된다.
한편, 로우 레벨의 CLK 신호에 따라 온된 트랜지스터(M1)를 통해 로우 레벨의 구동 전압(VGL)이 QB(n) 노드에 인가된다. 이에 따라, 풀-업 트랜지스터(M8)이턴-온되어 출력 노드 Scan(n)에는 하이 레벨의 구동 전압(VGH)이 출력되게 된다.
도 18a 내지 도 18d는 본 개시의 일 실시 예에 따른 에미션 드라이버를 설명하기 위한 도면이다.
전술한 바와 같이, 에미션 드라이버는 해당 디스플레이 모듈의 서브 픽셀 회로들에 에미션 신호를 로우 라인 순으로 제공한다. 즉, 에미션 신호는 글로벌 신호를 통해 모든 서브 픽셀 회로들에 일괄적으로 제공되는 것이 아니라, 각 로우 라인마다 마련된 에미션 드라이버 회로들을 통해 서브 픽셀 회로들에 로우 라인 순으로 제공된다.
도 18a는 n 번째 로우 라인에 대응되는 에미션 드라이버 회로의 회로도를 도시하고 있다. 도 18a에 따르면, 에미션 드라이버 회로(18)는 에미션 신호 EPWM(n)을 생성 및 출력할 수 있다. 여기서, 에미션 신호 EPWM(n)은 전술한 에미션 신호 Emi_PWM(n)을 의미한다.
한편, 이하에서는 도 18a 내지 도 18c를 통해서 에미션 신호 EPWM(n)을 제공하기 위한 에미션 드라이버의 구성 및 동작을 설명하지만, 그 내용은 에미션 신호 SET(n)을 제공하기 위한 에미션 드라이버에 그대로 적용될 수 있다. 즉, 도 18a에 도시된 에미션 드라이버 회로(18)는 에미션 신호 Emi_PWM(n)을 제공하기 위한 에미션 드라이버를 구성하기 위해 이용될 수도 있고, 에미션 신호 SET(n)을 제공하기 위한 에미션 드라이버를 구성하기 위해 이용될 수도 있다.
도 18a를 참조하면, 에미션 드라이버 회로(18)는, 1) 선택 신호들(TD, BU), 2) 이전 로우 라인의 출력 에미션 신호(EPWM(n-1)) 및 다음 로우 라인의 출력 스캔 신호(EPWM(n+1)) 중 선택 신호들(TD, BU)에 의해 선택된 어느 하나, 3) 클럭 신호들(CLK, CLKB) 및 4) 구동 전압 신호들(VGH, VGL)를 입력받아, 에미션 신호 EPWM(n)을 출력할 수 있다.
특히, 에미션 드라이버 회로(18)는, 선택 신호들(TD, BU)에 기초하여 에미션 신호 입력 단자들(EPWM(n-1) 및 EPWM(n+1)) 중 하나의 에미션 신호 입력 단자를 선택하고, 선택된 하나의 에미션 신호 입력 단자를 통해 입력되는 에미션 신호 및 클럭 신호들(CLK, CLKB)에 기초하여 에미션 신호 EPWM(n)을 출력할 수 있다.
이때, 선택 신호들(TD, BU)과 클럭 신호들(CLK, CLKB)이, 타이밍 컨트롤러(2000)로부터 인가되는 전술한 제어 신호들(구체적으로는, 제 1 제어 신호들 또는 제 2 제어 신호들)이 된다. 따라서, 선택 신호들(TD, BU)과 클럭 신호들(CLK, CLKB)이 어떻게 인가되는지에 따라 디스플레이 모듈의 구동 순서(또는 구동 방향)이 달라질 수 있다.
도 18b는 본 개시의 일 실시 예에 따른 에미션 드라이버들의 블럭도이다.
도 18b는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 에미션 드라이버(180-1) 및 에미션 드라이버(180-2)의 구성을 도시하고 있다. 이때, 각 디스플레이 모듈은 270개의 로우 라인을 포함하는 경우를 예로 들었다.
도 18b를 참조하면, 에미션 드라이버(180-1)와 에미션 드라이버(180-2)는, 에미션 드라이버(180-1)에 제 1 제어 신호들(37)이 인가되고, 에미션 드라이버(180-2)에 제 2 제어 신호들(38)이 인가되는 차이를 제외하고, 그 구성 및 연결 배선이 서로 동일한 것을 볼 수 있다.
제 1 제어 신호들(37)이 인가된 에미션 드라이버(180-1)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 1 순서로(또는 제 1 방향으로) 에미션 신호 EPWM(n)을 인가할 수 있다. 여기서, 로우 라인의 제 1 순서는 예를 들어, 제 1 로우 라인부터 제 270 로우 라인까지의 순서일 수 있다. 또한, 제 1 방향은 위에서 아래로 향하는 방향일 수 있다.
한편, 제 2 제어 신호들(38)이 인가된 에미션 드라이버(180-2)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 2 순서로(또는 제 2 방향으로) 에미션 신호 EPWM(n)을 인가할 수 있다. 여기서, 로우 라인의 제 2 순서는 예를 들어, 제 270 로우 라인부터 제 1 로우 라인까지의 순서일 수 있다. 또한, 제 2 방향은 아래에서 위로 향하는 방향일 수 있다.
즉, 타이밍 컨트롤러(2000)는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 에미션 드라이버들(180-1, 180-2) 중 하나의 에미션 드라이버(180-1)에는 제 1 제어 신호들(37)을 인가하고, 다른 하나의 에미션 드라이버(180-2)에는 제 2 제어 신호들(38)을 인가할 수 있다. 이에 따라, 상, 하로 인접한 두 디스플레이 모듈의 구동 순서 또는 구동 방향은 서로 반대가 될 수 있다.
이와 같이, 상, 하로 인접한 두 디스플레이 모듈들의 구동 순서 내지 구동 방향을 서로 반대로 함으로써, 상, 하로 인접한 디스플레이 모듈들 간의 경계에서 발생하는 움직이는 패턴의 왜곡 현상을 제거 내지 감소시킬 수 있음은 전술한 바와 같다.
다시, 도 18b를 참조하면, 에미션 드라이버(180-1)는, 로우 라인마다 하나씩 마련된 에미션 드라이버 회로들(18-1 내지 18-270)을 포함할 수 있다.
이때, 각 에미션 드라이버 회로들(18-1 내지 18-270)은, 이전 로우 라인에 대한 에미션 드라이버 회로에서 출력되는 에미션 신호 EPWM(n-1)를 입력받기 위한 제 1 에미션 신호 입력 단자(EPWM(n-1)), 및 다음 로우 라인에 대한 에미션 드라이버 회로에서 출력되는 에미션 신호 EPWM(n+1)을 입력받기 위한 제 2 에미션 신호 입력 단자(EPWM(n+1))를 포함할 수 있다.
각 에미션 드라이버 회로들(18-1 내지 18-270)의 제 1 에미션 신호 입력 단자(EPWM(n-1))는 이전 로우 라인에 대한 에미션 드라이버 회로의 출력 단자(EPWM(n-1))와 연결되고, 제 2 에미션 신호 입력 단자(EPWM(n+1))는 다음 로우 라인에 대한 에미션 드라이버 회로의 출력 단자(EPWM(n+1))와 연결된다.
한편, 제 1 로우 라인은 이전 로우 라인이 없고, 제 270 로우 라인은 다음 로우 라인이 없으므로, 제 1 로우 라인에 대한 에미션 드라이버 회로(18-1)의 제 1 에미션 신호 입력 단자(EPWM(n-1))와 제 270 로우 라인에 대한 에미션 드라이버 회로(18-270)의 제 2 에미션 신호 입력 단자(EPWM(n+1))는, 스타트 신호(VST)가 인가되는 배선과 별도로 연결된다.
이때, 전술한 바와 같이, 에미션 드라이버 회로(18)는, 선택 신호들(TD, BU)에 따라 선택된 하나의 에미션 신호 입력 단자를 통해 입력되는 에미션 신호에 기초하여 동작하므로, 에미션 드라이버 회로(18-1)의 제 1 에미션 신호 입력 단자(EPWM(n-1))와 에미션 드라이버 회로(18-270)의 제 2 에미션 신호 입력 단자(EPWM(n+1))에, 하나의 배선을 통해 동일한 스타트 신호(VST)를 인가해도 무방하다.
한편, 각 에미션 드라이버 회로들(18-1 내지 18-270)은 클럭 신호들(CLK, CLKB)이 각각 입력되는 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)를 포함한다.
이때, 각 로우 라인에 대한 에미션 드라이버 회로(18-1 내지 18-270)의 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)에는, CLK 신호 및 CLKB 신호가 로우 라인마다 이전 로우 라인과 반대로 인가된다.
구체적으로, 에미션 드라이버 회로(18-1)의 제 1 클럭 입력 단자(CLK)에는 CLK 신호가 인가되고, 제 2 클럭 입력 단자(CLKB)에는 CLKB 신호가 인가된다. 그러나, 다음 로우 라인에 대한 에미션 드라이버 회로(18-2)의 제 1 클럭 입력 단자(CLK)에는 CLKB 신호가 인가되고, 제 2 클럭 입력 단자(CLKB)에는 CLK 신호가 인가되는 것을 볼 수 있다. 이는 제 270 로우 라인에 대한 에미션 드라이버 회로(18-270)까지 마찬가지이다.
여기서, CLK 신호 및 CLKB 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들 중 일부이며, 서로 반대의 위상을 갖는다.
한편, 각 에미션 드라이버 회로들(18-1 내지 18-270)은, 제 1 에미션 신호 입력 단자 및 제 2 에미션 신호 입력 단자 중 하나의 에미션 신호 입력 단자를 선택하기 위한 선택 신호들(제 1 선택 신호(TD), 제 2 선택 신호(BU))을 각각 입력받는 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)를 포함한다.
이때, 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들 중 일부이며, 서로 다른 전압 레벨을 가진다. 예를 들어, 제 1 선택 신호는 로우 레벨의 구동 전압 신호(VGL)과 같은 전압 레벨을, 제 2 선택 신호는 하이 레벨의 구동 전압 신호(VGH)와 같은 전압 레벨을 가질 수 있으나, 이에 한정되는 것은 아니다.
에미션 드라이버 회로들(18-1 내지 18-270)은, 로우 레벨의 제 1 선택 신호(TD)와 하이 레벨의 제 2 선택 신호(BU)가 제 1 및 제 2 선택 신호 입력 단자(TD, BU)를 통해 각각 입력되면, 제 1 및 제 2 에미션 신호 입력 단자(EPWM(n-1) 및 EPWM(n+1)) 중 제 1 에미션 신호 입력 단자(EPWM(n-1))를 선택하고, 선택된 제 1 에미션 신호 입력 단자(EPWM(n-1))를 통해 입력되는 에미션 신호 EPWM(n-1)에 기초하여 각 로우 라인에 대응되는 에미션 신호 EPWM(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 1 에미션 신호 입력 단자(EPWM(n-1))가 선택되었으므로, 스타트 신호 VST는 제 1 로우 라인에 대한 에미션 드라이버 회로(18-1)의 제 1 에미션 신호 입력 단자(EPWM(n-1))로 입력되며, 제 270 로우 라인에 대한 에미션 드라이버 회로(18-270)의 제 2 에미션 신호 입력 단자(EPWM(n+1))로는 입력되지 않는다. 따라서, 각 에미션 드라이버 회로들(18-1 내지 18-270)은, 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로, 이전 로우 라인에 대한 에미션 신호 EPWM(n-1)에 기초하여 에미션 신호 EPWM(n)을 출력하게 된다.
한편, 에미션 드라이버(180-2)의 각 에미션 드라이버 회로들(18'-1 내지 18'-270)은, 전술한 에미션 드라이버(180-1)의 각 에미션 드라이버 회로들(18-1 내지 18-270)과 동일한 구성 및 연결 구조를 갖는다. 다만, 에미션 드라이버(180-1)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들(37)이 인가되는 반면, 에미션 드라이버(180-2)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들과는 별도의 배선을 통해 제 2 제어 신호들(38)이 인가된다.
이하에서는, 전술한 에미션 드라이버(180-1)와 동일하거나 유사한 내용은 중복 설명을 생략하고, 차이점을 위주로 에미션 드라이버(180-2)에 대해 설명한다.
도 18b를 참조하면, 에미션 드라이버(180-1)의 제 1 로우 라인에 대한 에미션 드라이버 회로(18-1)에서, 제 1 클럭 입력 단자(CLK)에는 CLK 신호가 입력되고, 제 2 클럭 입력 단자(CLKB)에는 CLKB 신호가 입력된다. 그러나, 에미션 드라이버(180-2)의 제 1 로우 라인에 대한 에미션 드라이버 회로(18'-1)에서는, 제 1 클럭 입력 단자(CLK)에 CLKB 신호가 입력되고, 제 2 클럭 입력 단자(CLKB)에 CLK 신호가 인가되는 것을 볼 수 있다.
한편, 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)에, CLK 신호 및 CLKB 신호가 로우 라인마다 이전 로우 라인과 반대로 인가되는 것은, 에미션 드라이버(180-2)의 각 에미션 드라이버 회로들(18'-1 내지 18'-270) 역시 마찬가지이다.
따라서, 에미션 드라이버(180-1)의 각 에미션 드라이버 회로들(18-1 내지 18-270)로 입력되는 클럭 신호들과, 에미션 드라이버(180-2)의 각 에미션 드라이버 회로들(18'-1 내지 18'-270)로 입력되는 클럭 신호들은, 동일한 로우 라인에 대해 위상이 서로 반대인 것을 확인할 수 있다.
한편, 제 2 제어 신호들(38)에 포함된 제 1 및 제 2 선택 신호 각각은, 제 1 제어 신호들(37)에 포함된 제 1 및 제 2 선택 신호와 반대되는 레벨을 갖는다. 즉, 에미션 드라이버(180-2)의 각 에미션 드라이버 회로들(18'-1 내지 18'-270)의 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가된다.
이에 따라, 에미션 드라이버(180-2)의 에미션 드라이버 회로들(18'-1 내지 18'-270)은, 제 1 및 제 2 에미션 신호 입력 단자(EPWM(n-1) 및 EPWM(n+1)) 중 제 2 에미션 신호 입력 단자(EPWM(n+1))를 선택하고, 선택된 제 2 에미션 신호 입력 단자(EPWM(n+1))를 통해 입력되는 에미션 신호 EPWM(n+1)에 기초하여 각 로우 라인에 대응되는 에미션 신호 EPWM(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 2 에미션 신호 입력 단자(EPWM(n+1))가 선택되었으므로, 스타트 신호 VST는 제 270 로우 라인에 대한 에미션 드라이버 회로(18'-270)의 제 2 에미션 신호 입력 단자(EPWM(n+1))로 입력되며, 제 1 로우 라인에 대한 에미션 드라이버 회로(18'-1)의 제 1 에미션 신호 입력 단자(EPWM(n-1))로는 입력되지 않는다.
따라서, 각 에미션 드라이버 회로들(18'-1 내지 18'-270))은, 제 270 로우 라인부터 제 1 로우 라인까지 순차적으로, 다음 로우 라인에 대한 에미션 신호 EPWM(n+1)에 기초하여 에미션 신호 EPWM(n)을 출력할 수 있다.
이하에서는, 도 18c 및 도 18d를 참조하여, 에미션 드라이버 회로(18)의 동작을 보다 자세히 설명한다.
도 18c는 도 18b의 에미션 드라이버(180-1)에 포함된 복수의 에미션 드라이버 회로(18-1 내지 18-270) 중 n 번째 로우 라인에 대한 에미션 드라이버 회로(18-n) 및 이의 구동 타이밍도를, 도 18d는 도 18b의 에미션 드라이버(180-2)에 포함된 복수의 에미션 드라이버 회로(18'-1 내지 18'-270) 중 n 번째 로우 라인에 대한 에미션 드라이버 회로(18'-n) 및 이의 구동 타이밍도를 각각 도시하고 있다.
도 18c 및 도 18d를 비교하면, 전술한 바와 같이, 에미션 드라이버 회로(18-n)와 에미션 드라이버 회로(18'-n)의 구성이 서로 동일한 것을 확인할 수 있다.
다만, 동일한 위치의 클럭 입력 단자에 서로 반대되는 위상의 클럭 신호가 인가되며, 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)에 인가되는 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)의 레벨이 서로 반대인 것을 볼 수 있다. 즉, 도 18c의 에미션 드라이버 회로(18-n)에는 전술한 제 1 제어 신호들이, 도 18d의 에미션 드라이버 회로(18'-n)에는 전술한 제 2 제어 신호들이 각각 인가된다.
먼저, 도 18c를 참조하면, 에미션 드라이버 회로(18-n)에는 제 1 제어 신호들(CLK, CLKB, TD, BU)이 도시된 바와 같이 인가된다.
이때, 제 1 선택 신호 입력 단자(TD)에는 로우 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 하이 레벨의 제 2 선택 신호(BU)가 인가되므로, 트랜지스터(M13)은 온되고, 트랜지스터(M12)는 오프된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 1 에미션 신호 입력 단자(EPWM(n-1))가 선택된다.
따라서, 에미션 드라이버 회로(18-n)는, 제 1 에미션 신호 입력 단자(EPWM(n-1))을 통해 입력되는 에미션 신호 EPWM(n-1)에 기초하여 동작하게 됨을 알 수 있다.
구체적으로, 도 18c의 구동 타이밍도에서 ① 시간 구간에는, 로우 레벨의 CLK 신호에 따라 온된 트랜지스터(M1) 및 로우 레벨의 TD 신호에 따라 온된 트랜지스터(M13)을 통해 Q(n) 노드에 로우 레벨의 EPWM(n-1) 신호가 인가된다. 이에 따라, 트랜지스터(M10)가 온되며, 로우 레벨의 구동 전압 VGL이 에미션 신호 EPWM(n)로 출력된다.
한편, 도 18c의 구동 타이밍도에서 ②, ③, ④ 시간 구간에는, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 유지된다.
구체적으로, ② 시간 구간에는, CLK 신호가 하이 레벨이 되어 트랜지스(M1)이 턴-오프된다. 따라서, 로우 레벨의 EPWM(n-1) 신호가 직접 Q(n) 노드에 인가되지는 않는다. 그러나, Q(n) 노드의 전압은 ① 시간 구간에서 로우 레벨의 EPWM(n-1) 신호가 인가된 채로 플로팅되므로, 트랜지스터(M10)은 온된 상태를 유지하며, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 유지된다.
③ 시간 구간에는, 다시 CLK 신호가 로우 레벨이 되므로, 트랜지스터(M1)가 턴-온되고, 로우 레벨의 EPWM(n-1) 신호가 Q(n) 노드에 인가된다. 이에 따라, 트랜지스터(M10)가 온된 상태를 유지하며, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 유지된다.
④ 시간 구간에는, CLK 신호가 하이 레벨이 되어 트랜지스(M1)이 턴-오프되지만, ② 시간 구간에서와 마찬가지로, 트랜지스터(M10)은 온된 상태를 유지하며, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 유지된다.
이후, 도 18c의 구동 타이밍도에서 ⑤ 시간 구간에는, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 멈춘다.
구체적으로, ⑤ 시간 구간에는 CLK 신호가 로우 레벨이 되어 트랜지스터(M1)이 턴-온되며, EPWM(n-1) 신호가 Q(n) 노드에 인가된다. 그러나, ⑤ 시간 구간에서 EPWM(n-1) 신호는 하이 레벨 상태이므로, Q(n) 노드에는 하이 레벨의 전압이 인가되며, 트랜지스터(M10)은 턴-오프된다.
이에 따라, 더 이상 VGL 신호가 에미션 신호 EPWM(n)로 출력되지 못하게 된다. 한편, ⑤ 시간 구간에서는 Q(n) 노드 뿐만 아니라 QB(n) 노드의 전압 역시 하이 레벨을 유지하게 되므로, 트랜지스터(M9) 역시 턴-온되지는 않는다. 따라서, 에미션 드라이버(18-n)의 출력 노드(트랜지스터(M10)의 드레인 단자)의 전압은 플로팅 상태가 된다. 다만, 트랜지스터(M10)의 기생 캐패시턴스 성분의 영향으로, Q(n) 노드의 전압이 로우 레벨에서 하이 레벨이 되면서, 에미션 드라이버 회로(18-n)의 출력 노드의 전압 역시 도시된 바와 같이 약간 상승하게 된다.
이후, 도 18c의 구동 타이밍도에서 ⑥ 시간 구간에는, 하이 레벨의 에미션 신호 EPWM(n)가 출력된다. 구체적으로, ⑥ 시간 구간에서는, QB(n) 노드가 로우 레벨이 되므로, 트랜지스터(M9)가 턴-온되며, 온된 트랜지스터(M9)를 통해 하이 레벨의 구동 전압(VGH)이 에미션 신호 EPWM(n)로 출력되게 된다.
한편, 도 18d를 참조하면, 에미션 드라이버 회로(18'-n)에는 제 2 제어 신호들(CLK, CLKB, TD, BU)이 도시된 바와 같이 인가된다.
이때, 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가되므로, 트랜지스터(M13)은 오프되고, 트랜지스터(M12)는 온된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 2 에미션 신호 입력 단자(EPWM(n+1))가 선택된다.
따라서, 에미션 드라이버 회로(18'-n)는, 제 2 에미션 신호 입력 단자(EPWM(n+1))을 통해 입력되는 에미션 신호 EPWM(n+1)에 기초하여 동작하게 됨을 알 수 있다.
구체적으로, 도 18d의 구동 타이밍도에서 ① 시간 구간에는, 로우 레벨의 CLKB 신호에 따라 온된 트랜지스터(M11) 및 로우 레벨의 BU 신호에 따라 온된 트랜지스터(M12)을 통해 Q(n) 노드에 로우 레벨의 EPWM(n+1) 신호가 인가된다. 이에 따라, 트랜지스터(M10)가 온되며, 로우 레벨의 구동 전압 VGL이 에미션 신호 EPWM(n)로 출력된다.
한편, 도 18d의 구동 타이밍도에서 ②, ③, ④ 시간 구간에는, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 유지된다.
구체적으로, ② 시간 구간에는, CLKB 신호가 하이 레벨이 되어 트랜지스(M11)이 턴-오프된다. 따라서, 로우 레벨의 EPWM(n+1) 신호가 직접 Q(n) 노드에 인가되지는 않는다. 그러나, Q(n) 노드의 전압은 ① 시간 구간에서 로우 레벨의 EPWM(n+1) 신호가 인가된 채로 플로팅되므로, 트랜지스터(M10)은 온된 상태를 유지하며, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 유지된다.
③ 시간 구간에는, 다시 CLKB 신호가 로우 레벨이 되므로, 트랜지스터(M11)가 턴-온되고, 로우 레벨의 EPWM(n+1) 신호가 Q(n) 노드에 인가된다. 이에 따라, 트랜지스터(M10)가 온된 상태를 유지하며, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 유지된다.
④ 시간 구간에는, CLKB 신호가 하이 레벨이 되어 트랜지스(M11)이 턴-오프되지만, ② 시간 구간에서와 마찬가지로, 트랜지스터(M10)은 온된 상태를 유지하며, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 유지된다.
이후, 도 18d의 구동 타이밍도에서 ⑤ 시간 구간에는, 로우 레벨의 에미션 신호 EPWM(n)의 출력이 멈춘다.
구체적으로, ⑤ 시간 구간에는 CLKB 신호가 로우 레벨이 되어 트랜지스터(M11)이 턴-온되며, EPWM(n+1) 신호가 Q(n) 노드에 인가된다. 그러나, ⑤ 시간 구간에서 EPWM(n+1) 신호는 하이 레벨 상태이므로, Q(n) 노드에는 하이 레벨의 전압이 인가되며, 트랜지스터(M10)은 턴-오프된다.
이에 따라, 더 이상 VGL 신호가 에미션 신호 EPWM(n)로 출력되지 못하게 된다. 한편, ⑤ 시간 구간에서는 Q(n) 노드 뿐만 아니라 QB(n) 노드의 전압 역시 하이 레벨을 유지하게 되므로, 트랜지스터(M9) 역시 턴-온되지는 않는다. 따라서, 에미션 드라이버(18'-n)의 출력 노드(트랜지스터(M10)의 드레인 단자)의 전압은 플로팅상태가 된다. 다만, 트랜지스터(M10)의 기생 캐패시턴스 성분의 영향으로, Q(n) 노드의 전압이 로우 레벨에서 하이 레벨이 되면서, 에미션 드라이버 회로(18'-n)의 출력 노드의 전압 역시 도시된 바와 같이 약간 상승하게 된다.
이후, 도 18d의 구동 타이밍도에서 ⑥ 시간 구간에는, 하이 레벨의 에미션 신호 EPWM(n)가 출력된다. 구체적으로, ⑥ 시간 구간에서는, QB(n) 노드가 로우 레벨이 되므로, 트랜지스터(M9)가 턴-온되며, 온된 트랜지스터(M9)를 통해 하이 레벨의 구동 전압(VGH)이 에미션 신호 EPWM(n)로 출력되게 된다.
도 19a 내지 도 19d는 은 본 개시의 일 실시 예에 따른 스윕 드라이버를 설명하기 위한 도면이다.
전술한 바와 같이, 스윕 드라이버는 해당 디스플레이 모듈의 서브 픽셀 회로들에 스윕 신호를 로우 라인 순으로 제공한다. 즉, 스윕 신호는 글로벌 신호를 통해 모든 서브 픽셀 회로들에 일괄적으로 제공되는 것이 아니라, 각 로우 라인마다 마련된 스윕 드라이버 회로들을 통해 서브 픽셀 회로들에 로우 라인 순으로 제공된다.
도 19a는 n 번째 로우 라인에 대응되는 스윕 드라이버 회로의 회로도를 도시하고 있다. 도 19a에 따르면, 스윕 드라이버 회로(19)는 스윕 신호 Sweep(n)을 생성 및 출력할 수 있다.
도 19a를 참조하면, 스윕 드라이버 회로(19)는, 1) 선택 신호들(TD, BU), 2) 이전 로우 라인의 출력 캐리 신호(Carry(n-1)) 및 다음 로우 라인의 출력 캐리 신호(Carry(n+1)) 중 선택 신호들(TD, BU)에 의해 선택된 어느 하나, 3) 클럭 신호들(CLK, CLKB), 4) 입력 스윕 신호(CLK_Sweep 1) 및 5) 구동 전압 신호들(VGH, VGL)를 입력받아, 스윕 신호 Sweep(n)을 출력할 수 있다.
이때, 입력 스윕 신호 CLK_Sweep 1은 서로 다른 두 전압 사이를 스윕하는 스윕 신호가 연속하여 반복되는 형태로서, 서로 다른 위상을 갖는 복수의 입력 스윕 신호 중 하나일 수 있다. 예를 들어, CLK_Sweep 1 내지 CLK_Sweep 6과 같이 6개의 서로 다른 위상을 갖는 입력 스윕 신호들이 있을 수 있으며, 도 19a에서는 그 중 하나인 CLK_Sweep 1이 입력되는 경우를 예로 들어 도시하였다. 서로 다른 위상을 갖는 입력 스윕 신호의 개수는 6개로 한정되는 것이 아니며, 실시 예에 따라 얼마든지 달라질 수 있다. 여기서, 위상이 다르다고 함은, 동일한 파형의 신호가 시간축 상에서 소정의 시간만큼 시프트된 것을 의미한다. 이때, 시프트되는 소정의 시간은 서로 다른 위상의 신호들의 갯수에 따라 달라질 수 있다.
스윕 신호 Sweep(n)는 일반적인 구형파 모양이 아니라, 시간에 따라 두 전압 사이를 스윕하는 특수한 형태를 가진다. 이러한 특수한 형태의 스윕 신호 Sweep(n)를 로우 라인 순으로 순차적으로 제공하기 위해, 본 개시의 일 실시 예에 따른 스윕 드라이버에서는 캐리 신호 Carry(n) 및 입력 스윕 신호(CLK_Sweep)가 이용되게 된다.
스윕 드라이버 회로(19)는, 선택 신호들(TD, BU)에 기초하여 캐리 신호 입력 단자들(Carry(n-1) 및 Carry(n+1)) 중 하나의 캐리 신호 입력 단자를 선택하고, 선택된 하나의 캐리 신호 입력 단자를 통해 입력되는 캐리 신호에 기초하여, 캐리 신호 Carry(n)을 출력할 수 있다. 또한, 스윕 드라이버 회로(19)는 캐리 신호 Carry(n)에 기초하여 입력 스윕 신호 CLK_Sweep 1 중 일부를 선택하여 스윕 신호 Sweep(n)을 출력할 수 있다.
이때, 선택 신호들(TD, BU), 클럭 신호들(CLK, CLKB) 및 입력 스윕 신호(CLK_Sweep 1)가, 타이밍 컨트롤러(2000)로부터 인가되는 전술한 제어 신호들(구체적으로는, 제 1 제어 신호들 또는 제 2 제어 신호들)이 된다. 따라서, 선택 신호들(TD, BU)과 클럭 신호들(CLK, CLKB), 그리고, 입력 스윕 신호(CLK_Sweep 1)가 어떻게 인가되는지에 따라 디스플레이 모듈의 구동 순서(또는 구동 방향)이 달라질 수 있다. 이에 관한 자세한 내용은 후술한다.
한편, 도 19a에 도시된 스윕 드라이버 회로(19)의 구성을 보면, 도 18a의 에미션 드라이버 회로(18)에 캐리 신호 및 스윕 신호 출력부(8)가 부가된 형태임을 알 수 있다. 따라서, 스윕 드라이버 회로(19)의 동작에는 에미션 드라이버 회로(18)의 동작과 유사한 면이 있게 된다. 이에 관한 자세한 내용은 후술된다.
도 19b는 본 개시의 일 실시 예에 따른 스윕 드라이버들의 블럭도이다.
도 19b는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 스윕 드라이버(190-1) 및 스윕 드라이버(190-2)의 구성을 도시하고 있다. 이때, 각 디스플레이 모듈은 270개의 로우 라인을 포함하는 경우를 예로 들었다.
도 19b를 참조하면, 스윕 드라이버(190-1)와 스윕 드라이버(190-2)는, 스윕 드라이버(190-1)에 제 1 제어 신호들(47)이 인가되고, 스윕 드라이버(190-2)에 제 2 제어 신호들(48)이 인가되는 차이를 제외하고, 그 구성 및 연결 배선이 서로 동일한 것을 볼 수 있다.
제 1 제어 신호들(47)이 인가된 스윕 드라이버(190-1)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 1 순서로(또는 제 1 방향으로) 스윕 신호 Sweep(n)을 인가할 수 있다. 여기서, 로우 라인의 제 1 순서는 예를 들어, 제 1 로우 라인부터 제 270 로우 라인까지의 순서일 수 있다. 또한, 제 1 방향은 위에서 아래로 향하는 방향일 수 있다.
한편, 제 2 제어 신호들(48)이 인가된 스윕 드라이버(190-2)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 2 순서로(또는 제 2 방향으로) 스윕 신호 Sweep(n)을 인가할 수 있다. 여기서, 로우 라인의 제 2 순서는 예를 들어, 제 270 로우 라인부터 제 1 로우 라인까지의 순서일 수 있다. 또한, 제 2 방향은 아래에서 위로 향하는 방향일 수 있다.
즉, 타이밍 컨트롤러(2000)는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 스윕 드라이버들(190-1, 190-2) 중 하나의 스윕 드라이버(190-1)에는 제 1 제어 신호들(47)을 인가하고, 다른 하나의 스윕 드라이버(190-2)에는 제 2 제어 신호들(48)을 인가할 수 있다. 이에 따라, 상, 하로 인접한 두 디스플레이 모듈의 구동 순서 또는 구동 방향은 서로 반대가 될 수 있다.
이와 같이, 상, 하로 인접한 두 디스플레이 모듈들의 구동 순서 내지 구동 방향을 서로 반대로 함으로써, 상, 하로 인접한 디스플레이 모듈들 간의 경계에서 발생하는 움직이는 패턴의 왜곡 현상을 제거 내지 감소시킬 수 있음은 전술한 바와 같다.
다시, 도 19b를 참조하면, 스윕 드라이버(190-1)는, 로우 라인마다 하나씩 마련된 스윕 드라이버 회로들(19-1 내지 19-270)을 포함할 수 있다.
이때, 각 스윕 드라이버 회로들(19-1 내지 19-270)은, 이전 로우 라인에 대한 스윕 드라이버 회로에서 출력되는 캐리 신호 Carry(n-1)를 입력받기 위한 제 1 캐리 신호 입력 단자(Carry(n-1)), 및 다음 로우 라인에 대한 스윕 드라이버 회로에서 출력되는 캐리 신호 Carry(n+1)을 입력받기 위한 제 2 캐리 신호 입력 단자(Carry(n+1))를 포함할 수 있다.
각 스윕 드라이버 회로들(19-1 내지 19-270)의 제 1 캐리 신호 입력 단자(Carry(n-1))는 이전 로우 라인에 대한 스윕 드라이버 회로의 캐리 신호 출력 단자(Carry(n-1))와 연결되고, 제 2 캐리 신호 입력 단자(Carry(n+1))는 다음 로우 라인에 대한 스윕 드라이버 회로의 캐리 신호 출력 단자(Carry(n+1))와 연결된다.
한편, 제 1 로우 라인은 이전 로우 라인이 없고, 제 270 로우 라인은 다음 로우 라인이 없으므로, 제 1 로우 라인에 대한 스윕 드라이버 회로(19-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))와 제 270 로우 라인에 대한 스윕 드라이버 회로(19-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))는, 스타트 신호(VST)가 인가되는 배선과 별도로 연결된다.
이때, 전술한 바와 같이, 스윕 드라이버 회로(19)는, 선택 신호들(TD, BU)에 따라 선택된 하나의 캐리 신호 입력 단자를 통해 입력되는 캐리 신호에 기초하여 동작하므로, 스윕 드라이버 회로(19-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))와 스윕 드라이버 회로(19-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))에 하나의 배선을 통해 동일한 스타트 신호(VST)를 인가해도 무방하다.
한편, 각 스윕 드라이버 회로들(19-1 내지 19-270)은 클럭 신호들(CLK, CLKB)이 각각 입력되는 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)를 포함한다.
이때, 각 로우 라인에 대한 스윕 드라이버 회로(19-1 내지 19-270)의 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)에는, CLK 신호 및 CLKB 신호가 로우 라인마다 이전 로우 라인과 반대로 인가된다.
구체적으로, 스윕 드라이버 회로(19-1)의 제 1 클럭 입력 단자(CLK)에는 CLK 신호가 인가되고, 제 2 클럭 입력 단자(CLKB)에는 CLKB 신호가 인가된다. 그러나, 다음 로우 라인에 대한 스윕 드라이버 회로(19-2)의 제 1 클럭 입력 단자(CLK)에는 CLKB 신호가 인가되고, 제 2 클럭 입력 단자(CLKB)에는 CLK 신호가 인가되는 것을 볼 수 있다. 이는 제 270 로우 라인에 대한 스윕 드라이버 회로(19-270)까지 마찬가지이다.
여기서, CLK 신호 및 CLKB 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들 중 일부이며, 서로 반대의 위상을 갖는다.
한편, 각 스윕 드라이버 회로들(19-1 내지 19-270)은, 도 19a에서 전술한 입력 스윕 신호를 입력받기 위한 입력 스윕 신호 입력 단자(CLK_Sweep)를 포함한다. 여기서, 입력 스윕 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들(47) 중 일부이다.
스윕 드라이버 회로들(19-1 내지 19-270)의 입력 스윕 신호 입력 단자(CLK_Sweep)에는, 파형은 동일하나 서로 다른 위상을 갖는 6개의 입력 스윕 신호들(CLK_Sweep 1, CLK_Sweep 2, CLK_Sweep 3, CLK_Sweep 4, CLK_Sweep 5, CLK_Sweep 6)이 로우 라인에 따라 순환적으로 하나씩 인가된다.
즉, 도 19b에 도시된 바와 같이, 제 1 로우 라인에 대한 스윕 드라이버 회로(19-1)에는 입력 스윕 신호 CLK_Sweep 1이 인가되고, 제 2 로우 라인에 대한 스윕 드라이버 회로(19-2)에는 입력 스윕 신호 CLK_Sweep 2가 인가된다.
또한, 도시되지는 않았지만, 제 3 내지 제 6 로우 라인에 대한 스윕 드라이버 회로들에는, 입력 스윕 신호 CLK_Sweep 3 내지 CLK_Sweep 6이 순차적으로 하나씩 각각 인가되고, 제 7 로우 라인에 대한 스윕 드라이버 회로에는 다시 입력 스윕 신호 CLK_Sweep 1이 인가된다.
이와 같은 방식으로, 나머지 스윕 드라이버 회로들에도 입력 스윕 신호가 각각 하나씩 인가되며, 마지막 제 270 로우 라인에 대한 스윕 드라이버 회로(19-270)에는 입력 스윕 신호 CLK_Sweep 6가 인가되게 된다.
또한, 각 스윕 드라이버 회로들(19-1 내지 19-270)은, 제 1 캐리 신호 입력 단자(Carry(n-1)) 및 제 2 캐리 신호 입력 단자(Carry(n+1)) 중 하나의 캐리 신호 입력 단자를 선택하기 위한 선택 신호들(제 1 선택 신호(TD), 제 2 선택 신호(BU))을 각각 입력받는 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)를 포함한다.
이때, 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들 중 일부이며, 서로 다른 전압 레벨을 가진다. 예를 들어, 제 1 선택 신호는 로우 레벨의 구동 전압 신호(VGL)과 같은 전압 레벨을, 제 2 선택 신호는 하이 레벨의 구동 전압 신호(VGH)와 같은 전압 레벨을 가질 수 있으나, 이에 한정되는 것은 아니다.
한편, 스윕 드라이버 회로들(19-1 내지 19-270)은, 로우 레벨의 제 1 선택 신호(TD)와 하이 레벨의 제 2 선택 신호(BU)가 제 1 및 제 2 선택 신호 입력 단자(TD, BU)를 통해 각각 입력되면, 제 1 및 제 2 캐리 신호 입력 단자(Carry(n-1) 및 Carry(n+1)) 중 제 1 캐리 신호 입력 단자(Carry(n-1))를 선택하고, 선택된 제 1 캐리 신호 입력 단자(Carry(n-1))를 통해 입력되는 캐리 신호 Carry(n-1)에 기초하여 각 로우 라인에 대응되는 캐리 신호 Carry(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 1 캐리 신호 입력 단자(Carry(n-1))가 선택되었으므로, 스타트 신호 VST는 제 1 로우 라인에 대한 스윕 드라이버 회로(19-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))로 입력되며, 제 270 로우 라인에 대한 스윕 드라이버 회로(19-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))로는 입력되지 않는다.
따라서, 스윕 드라이버 회로들(19-1 내지 19-270)은, 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로, 이전 로우 라인에 대한 캐리 신호 Carry(n-1)에 기초하여 캐리 신호 Carry(n)을 출력하게 된다.
또한, 도 19a에서 전술한 바와 같이, 스윕 드라이버 회로(19)는 캐리 신호 Carry(n)에 기초하여 입력 스윕 신호 중 일부를 선택하여 스윕 신호 Sweep(n)를 출력하므로, 스윕 드라이버 회로들(19-1 내지 19-270)은, 캐리 신호 Carry(n)과 함께 스윕 신호 Sweep(n) 또한 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로 출력하게 된다.
한편, 스윕 드라이버(190-2)의 각 스윕 드라이버 회로들(19'-1 내지 19'-270)은, 전술한 스윕 드라이버(190-1)의 각 스윕 드라이버 회로들(19-1 내지 19-270)과 동일한 구성 및 연결 구조를 갖는다. 다만, 스윕 드라이버(190-1)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들(47)이 인가되는 반면, 스윕 드라이버(190-2)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들과는 별도의 배선을 통해 제 2 제어 신호들(48)이 인가된다.
이하에서는, 전술한 스윕 드라이버(190-1)와 동일하거나 유사한 내용은 중복 설명을 생략하고, 차이점을 위주로 스윕 드라이버(190-2)에 대해 설명한다.
도 19b를 참조하면, 스윕 드라이버(190-1)의 제 1 로우 라인에 대한 스윕 드라이버 회로(19-1)에서, 제 1 클럭 입력 단자(CLK)에는 CLK 신호가 입력되고, 제 2 클럭 입력 단자(CLKB)에는 CLKB 신호가 입력된다. 그러나, 스윕 드라이버(190-2)의 제 1 로우 라인에 대한 스윕 드라이버 회로(19'-1)에서는, 제 1 클럭 입력 단자(CLK)에 CLKB 신호가 입력되고, 제 2 클럭 입력 단자(CLKB)에 CLK 신호가 인가되는 것을 볼 수 있다.
한편, 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)에, CLK 신호 및 CLKB 신호가 로우 라인마다 이전 로우 라인과 반대로 인가되는 것은, 스윕 드라이버(190-2)의 각 스윕 드라이버 회로들(19'-1 내지 19'-270) 역시 마찬가지이다.
따라서, 스윕 드라이버(190-1)의 각 스윕 드라이버 회로들(19-1 내지 19-270)로 입력되는 클럭 신호들과, 스윕 드라이버(190-2)의 각 스윕 드라이버 회로들(19'-1 내지 19'-270)로 입력되는 클럭 신호들은, 동일한 로우 라인에 대해 위상이 서로 반대인 것을 확인할 수 있다.
한편, 도 19b를 참조하면 스윕 드라이버(190-2)의 각 스윕 드라이버 회로들(19'-1 내지 19'-270) 역시, 입력 스윕 신호를 입력받기 위한 입력 스윕 신호 입력 단자(CLK_Sweep)를 포함한다. 여기서, 입력 스윕 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 2 제어 신호들(48) 중 일부이다.
스윕 드라이버 회로들(19'-1 내지 19'-270)의 입력 스윕 신호 입력 단자(CLK_Sweep)에도, 파형은 동일하나 서로 다른 위상을 갖는 6개의 입력 스윕 신호들(CLK_Sweep 1, CLK_Sweep 2, CLK_Sweep 3, CLK_Sweep 4, CLK_Sweep 5, CLK_Sweep 6)이 로우 라인에 따라 순환적으로 하나씩 인가될 수 있다. 다만, 스윕 드라이버(190-2)에는, 스윕 드라이버(190-1)와 다른 순서로 입력 스윕 신호가 인가된다
즉, 도 19b에 도시된 바와 같이, 제 270 로우 라인에 대한 스윕 드라이버 회로(19'-1)에 입력 스윕 신호 CLK_Sweep 1이 인가된다.
또한, 도시되지는 않았지만, 제 269 로우 라인에 대한 스윕 드라이버 회로에는 입력 스윕 신호 CLK_Sweep 2가 인가된다. 또한, 제 268 내지 265 로우 라인에 대한 스윕 드라이버 회로들에는, 입력 스윕 신호 CLK_Sweep 3 내지 CLK_Sweep 6이 순차적으로 하나씩 각각 인가되고, 제 264 로우 라인에 대한 스윕 드라이버 회로에는 다시 입력 스윕 신호 CLK_Sweep 1이 인가된다.
이와 같은 방식으로, 나머지 스윕 드라이버 회로들에도 입력 스윕 신호가 각각 하나씩 인가되며, 제 2 로우 라인에 대한 스윕 드라이버 회로(19'-2) 및 제 1 로우 라인에 대한 스윕 드라이버 회로(19'-1)에는 입력 스윕 신호 CLK_Sweep 5 및 CLK_Sweep 6이 각각 인가되게 된다.
한편, 제 2 제어 신호들(48)에 포함된 제 1 및 제 2 선택 신호(TD 및 BU) 각각은, 제 1 제어 신호들(47)에 포함된 제 1 및 제 2 선택 신호(TD 및 BU)와 반대되는 레벨을 갖는다. 즉, 스윕 드라이버(190-1)와 달리, 스윕 드라이버(190-2)의 각 스윕 드라이버 회로들(19'-1 내지 19'-270)의 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가된다.
이에 따라, 스윕 드라이버(190-2)의 스윕 드라이버 회로들(19'-1 내지 19'-270)은, 제 1 및 제 2 캐리 신호 입력 단자(Carry(n-1) 및 Carry(n+1)) 중 제 2 캐리 신호 입력 단자(Carry(n+1))를 선택하고, 선택된 제 2 캐리 신호 입력 단자(Carry(n+1))를 통해 입력되는 캐리 신호 Carry(n+1)에 기초하여 각 로우 라인에 대응되는 캐리 신호 Carry(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 2 캐리 신호 입력 단자(Carry(n+1))가 선택되었으므로, 스타트 신호 VST는 제 270 로우 라인에 대한 스윕 드라이버 회로(19'-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))로 입력되며, 제 1 로우 라인에 대한 스윕 드라이버 회로(19'-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))로는 입력되지 않는다.
따라서, 각 스윕 드라이버 회로들(19'-1 내지 19'-270))은, 제 270 로우 라인부터 제 1 로우 라인까지 순차적으로, 다음 로우 라인에 대한 캐리 Carry(n+1)에 기초하여 캐리 신호 Carry(n)을 출력하게 된다.
이때, 도 19a에서 전술한 바와 같이, 스윕 드라이버 회로(19)는 캐리 신호 Carry(n)에 기초하여 입력 스윕 신호 중 일부를 선택하여 스윕 신호 Sweep(n)를 출력하므로, 스윕 드라이버 회로들(19'-1 내지 19'-270)은, 캐리 신호 Carry(n)와 함께 스윕 신호 Sweep(n) 또한 제 270 로우 라인부터 제 1 로우 라인까지 순차적으로 출력하게 된다.
이하에서는, 도 19c 및 도 19d를 참조하여, 스윕 드라이버 회로(19)의 동작을 보다 자세히 설명한다.
도 19c는 도 19b의 스윕 드라이버(190-1)에 포함된 복수의 스윕 드라이버 회로(19-1 내지 19-270) 중 n 번째 로우 라인에 대한 스윕 드라이버 회로(19-n) 및 이의 구동 타이밍도를, 도 19d는 도 19b의 스윕 드라이버(190-2)에 포함된 복수의 스윕 드라이버 회로(19'-1 내지 19'-270) 중 같은 n 번째 로우 라인에 대한 스윕 드라이버 회로(19'-n) 및 이의 구동 타이밍도를 각각 도시하고 있다.
도 19c 및 도 19d를 비교하면, 전술한 바와 같이, 스윕 드라이버 회로(19-n)와 스윕 드라이버 회로(19'-n)의 구성이 서로 동일한 것을 확인할 수 있다.
다만, 동일한 위치의 클럭 입력 단자에 서로 반대되는 위상의 클럭 신호가 인가되며, 동일한 위치의 입력 스윕 신호 입력 단자에 서로 다른 입력 스윕 신호가 입력되며, 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)에 인가되는 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)의 레벨이 서로 반대인 것을 볼 수 있다. 즉, 도 19c의 스윕 드라이버 회로(19-n)에는 전술한 제 1 제어 신호들(47)이, 도 19d의 스윕 드라이버 회로(19'-n)에는 전술한 제 2 제어 신호들(48)이 각각 인가된다.
먼저, 도 19c를 참조하면, 스윕 드라이버 회로(19-n)에는 제 1 제어 신호들(CLK, CLKB, CLK_Sweep 1, TD, BU)이 도시된 바와 같이 인가된다.
이때, 제 1 선택 신호 입력 단자(TD)에는 로우 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 하이 레벨의 제 2 선택 신호(BU)가 인가되므로, 트랜지스터(M17)은 온되고, 트랜지스터(M16)는 오프된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 1 캐리 신호 입력 단자(Carry(n-1))가 선택되게 된다.
따라서, 스윕 드라이버 회로(19-n)는, 제 1 캐리 신호 입력 단자(Carry(n-1))을 통해 입력되는 캐래 신호 Carry(n-1)에 기초하여 동작하게 됨을 알 수 있다.
구체적으로, 도 19c의 구동 타이밍도에서 ① 시간 구간에는, 로우 레벨의 CLK 신호에 따라 온된 트랜지스터(M1) 및 로우 레벨의 TD 신호에 따라 온된 트랜지스터(M17)을 통해 Q(n) 노드에 로우 레벨의 Carry(n-1) 신호가 인가된다. 이에 따라, 트랜지스터(M10)가 온되며, 로우 레벨의 구동 전압 VGL이 트랜지스터(M12)의 게이트 단자로 인가된다. 이에 따라, 로우 레벨의 구동 전압 VGL이 온된 트랜지스터(M12)를 통해 캐리 신호 Carry(n)로 출력된다.
한편, 도 19c의 구동 타이밍도에서 ②, ③, ④ 시간 구간에는, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
구체적으로, ② 시간 구간에는, CLK 신호가 하이 레벨이 되어 트랜지스(M1)이 턴-오프된다. 따라서, 로우 레벨의 Carry(n-1) 신호가 직접 Q(n) 노드에 인가되지는 않는다. 그러나, Q(n) 노드의 전압은 ① 시간 구간에서 로우 레벨의 Carry(n-1) 신호가 인가된 채로 플로팅되므로, 트랜지스터(M10)은 온된 상태를 유지한다. 이에 따라, 트랜지스터(M12) 역시 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
③ 시간 구간에는, 다시 CLK 신호가 로우 레벨이 되므로, 트랜지스터(M1)가 턴-온되고, 로우 레벨의 Carry(n-1) 신호가 Q(n) 노드에 인가된다. 이에 따라, 트랜지스터(M10) 및 트랜지스터(M12)가 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
④ 시간 구간에는, CLK 신호가 하이 레벨이 되어 트랜지스(M1)이 턴-오프되지만, ② 시간 구간에서와 마찬가지로, 트랜지스터(M10) 및 트랜지스터(M12)는 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
이후, 도 19c의 구동 타이밍도에서 ⑤ 시간 구간에는, 도 18c의 에미션 드라이버(18-n)의 동작과 달리, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
구체적으로, ⑤ 시간 구간에는 CLK 신호가 로우 레벨이 되어 트랜지스터(M1)이 턴-온되며, Carry(n-1) 신호가 Q(n) 노드에 인가된다. 그러나, ⑤ 시간 구간에서 Carry(n-1) 신호는 하이 레벨 상태이므로, Q(n) 노드에는 하이 레벨의 전압이 인가되며, 트랜지스터(M10)은 턴-오프된다. 이에 따라, 더 이상 VGL 신호가 트랜지스터(M10)을 통해 출력되지는 못한다.
그러나, ⑤ 시간 구간에서는 Q(n) 노드 뿐만 아니라 QB(n) 노드의 전압 역시 하이 레벨을 유지하게 되므로, 트랜지스터(M9) 역시 턴-온되지 않으며, 트랜지스터(M10)의 드레인 단자의 전압은 ④ 시간 구간에서 로우 레벨의 전압이 인가된 채로 플로팅 된다. 따라서, 트랜지스터(M12)는 온된 상태를 유지하며, VGL 신호가 트랜지스터(M12)를 통해서 캐리 신호 Carry(n)으로 출력된다. 즉, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
이후, 도 19c의 구동 타이밍도에서 ⑥ 시간 구간에는, 하이 레벨의 캐리 신호 Carry(n)가 출력된다. 구체적으로, ⑥ 시간 구간에서는, QB(n) 노드가 로우 레벨이 되므로, 트랜지스터(M9) 및 트랜지스터(M11)가 턴-온되며, 온된 트랜지스터(M9)를 통해 하이 레벨의 구동 전압(VGH)이 트랜지스터(M12)의 게이트 단자에 인가되어 트랜지스터(M12)는 턴-오프되고, 온된 트랜지스터(M11)을 통해 하이 레벨의 구동 전압(VGH)이 캐리 신호 Carry(n)로 출력되게 된다.
한편, 두 전압 사이를 스윕하는 스윕 신호 Sweep(n)은 로우 레벨의 캐리 신호 Carry(n)이 출력되는 동안, 입력 스윕 신호 CLK_Sweep 1로부터 선택적으로 출력된다.
구체적으로, 도 19c를 참조하면, 스윕 신호 Sweep(n)는 트랜지스터(M14)가 온된 동안, 입력 스윕 신호 CLK_Sweep 1으로부터 선택적으로 출력된다. 전술한 바와 같이, 캐리 신호 Carry(n)는 ① 내지 ⑤의 시간 구간 동안 로우 레벨을 가지므로, 트랜지스터(M14)는, ① 내지 ⑤의 시간 구간 동안 온된 상태가 되며, ① 내지 ⑤의 시간 구간 동안 소스 단자로 인가되는 입력 스윕 신호 CLK_Sweep 1을 스윕 신호 Sweep(n)로 출력하게 된다.
한편, 도 19d를 참조하면, 에미션 드라이버 회로(19'-n)에는 제 2 제어 신호들(CLK, CLKB, CLK_Sweep 6, TD, BU)이 도시된 바와 같이 인가된다.
이때, 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가되므로, 트랜지스터(M17)은 오프되고, 트랜지스터(M16)는 온된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 2 캐리 신호 입력 단자(Carry(n+1))가 선택되게 된다.
따라서, 스윕 드라이버 회로(19'-n)는, 제 2 캐리 신호 입력 단자(Carry(n+1))을 통해 입력되는 캐리 신호 Carry(n+1)에 기초하여 동작하게 됨을 알 수 있다.
구체적으로, 도 19d의 구동 타이밍도에서 ① 시간 구간에는, 로우 레벨의 CLKB 신호에 따라 온된 트랜지스터(M15) 및 로우 레벨의 BU 신호에 따라 온된 트랜지스터(M16)을 통해 Q(n) 노드에 로우 레벨의 Carry(n+1) 신호가 인가된다. 이에 따라, 트랜지스터(M10)가 온되며, 로우 레벨의 구동 전압 VGL이 온된 트랜지스터(M12)를 통해 캐리 신호 Carry(n)로 출력된다.
한편, 도 19d의 구동 타이밍도에서 ②, ③, ④ 시간 구간에는, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
구체적으로, ② 시간 구간에는, CLKB 신호가 하이 레벨이 되어 트랜지스(M15)이 턴-오프된다. 따라서, 로우 레벨의 Carry(n+1) 신호가 직접 Q(n) 노드에 인가되지는 않는다. 그러나, Q(n) 노드의 전압은 ① 시간 구간에서 로우 레벨의 Carry(n+1) 신호가 인가된 채로 플로팅되므로, 트랜지스터(M10)은 온된 상태를 유지한다. 이에 따라, 트랜지스터(M12) 역시 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
③ 시간 구간에는, 다시 CLKB 신호가 로우 레벨이 되므로, 트랜지스터(M15)가 턴-온되고, 로우 레벨의 Carry(n+1) 신호가 Q(n) 노드에 인가된다. 이에 따라, 트랜지스터(M10) 및 트랜지스터(M12)가 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
④ 시간 구간에는, CLKB 신호가 하이 레벨이 되어 트랜지스(M15)이 턴-오프되지만, ② 시간 구간에서와 마찬가지로, 트랜지스터(M10) 및 트랜지스터(M12)는 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
이후, 도 19d의 구동 타이밍도에서 ⑤ 시간 구간에는, 도 18d의 에미션 드라이버(18'-n)의 동작과 달리, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
구체적으로, ⑤ 시간 구간에는 CLKB 신호가 로우 레벨이 되어 트랜지스터(M15)이 턴-온되며, Carry(n+1) 신호가 Q(n) 노드에 인가된다. 그러나, ⑤ 시간 구간에서 Carry(n+1) 신호는 하이 레벨 상태이므로, Q(n) 노드에는 하이 레벨의 전압이 인가되며, 트랜지스터(M10)은 턴-오프된다. 이에 따라, 더 이상 VGL 신호가 트랜지스터(M10)을 통해 출력되지는 못한다.
그러나, ⑤ 시간 구간에서는 Q(n) 노드 뿐만 아니라 QB(n) 노드의 전압 역시 하이 레벨을 유지하게 되므로, 트랜지스터(M9) 역시 턴-온되지 않으며, 트랜지스터(M10)의 드레인 단자의 전압은 ④ 시간 구간에서 로우 레벨의 전압이 인가된 채로 플로팅 된다. 따라서, 트랜지스터(M12)는 온된 상태를 유지하며, VGL 신호가 트랜지스터(M12)를 통해서 캐리 신호 Carry(n)으로 출력된다. 즉, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
이후, 도 19d의 구동 타이밍도에서 ⑥ 시간 구간에는, 하이 레벨의 캐리 신호 Carry(n)가 출력된다. 구체적으로, ⑥ 시간 구간에서는, QB(n) 노드가 로우 레벨이 되므로, 트랜지스터(M9) 및 트랜지스터(M11)가 턴-온되며, 온된 트랜지스터(M9)를 통해 하이 레벨의 구동 전압(VGH)이 트랜지스터(M12)의 게이트 단자에 인가되어 트랜지스터(M12)는 턴-오프되고, 온된 트랜지스터(M11)을 통해 하이 레벨의 구동 전압(VGH)이 캐리 신호 Carry(n)로 출력되게 된다.
한편, 두 전압 사이를 스윕하는 스윕 신호 Sweep(n)은 로우 레벨의 캐리 신호 Carry(n)이 출력되는 동안, 입력 스윕 신호 CLK_Sweep 6로부터 선택적으로 출력된다.
구체적으로, 도 19d를 참조하면, 스윕 신호 Sweep(n)는 트랜지스터(M14)가 온된 동안, 입력 스윕 신호 CLK_Sweep 6으로부터 선택적으로 출력된다. 전술한 바와 같이, 캐리 신호 Carry(n)는 ① 내지 ⑤의 시간 구간 동안 로우 레벨을 가지므로, 트랜지스터(M14)는, ① 내지 ⑤의 시간 구간 동안 온된 상태가 되며, ① 내지 ⑤의 시간 구간 동안 소스 단자로 인가되는 입력 스윕 신호 CLK_Sweep 6을 스윕 신호 Sweep(n)로 출력하게 된다.
도 20a 내지 도 20d는 은 본 개시의 일 실시 예에 따른 에미션 드라이버를 설명하기 위한 도면이다.
전술한 바와 같이, 에미션 드라이버는 해당 디스플레이 모듈의 서브 픽셀 회로들에 에미션 신호를 로우 라인 순으로 제공한다. 즉, 에미션 신호는 글로벌 신호를 통해 모든 서브 픽셀 회로들에 일괄적으로 제공되는 것이 아니라, 각 로우 라인마다 마련된 에미션 드라이버 회로들을 통해 서브 픽셀 회로들에 로우 라인 순으로 제공된다.
도 20a는 n 번째 로우 라인에 대응되는 에미션 드라이버 회로의 회로도를 도시하고 있다. 도 20a에 따르면, 에미션 드라이버 회로(20)는 에미션 신호 EPAM(n)을 생성 및 출력할 수 있다. 여기서, 에미션 신호 EPAM(n)은 전술한 에미션 신호 Emi_PAM(n)을 의미한다.
도 20a를 참조하면, 에미션 드라이버 회로(20)는, 1) 선택 신호들(TD, BU), 2) 이전 로우 라인의 출력 캐리 신호(Carry(n-1)) 및 다음 로우 라인의 출력 캐리 신호(Carry(n+1)) 중 선택 신호들(TD, BU)에 의해 선택된 어느 하나, 3) 클럭 신호들(CLK, CLKB), 4) 입력 에미션 신호(CLK_EMI 1) 및 5) 구동 전압 신호들(VGH, VGL)를 입력받아, 에미션 신호 EPAM(n)을 출력할 수 있다.
이때, 입력 에미션 신호 CLK_EMI 1은, 파형은 동일하지만 서로 다른 위상을 갖는 복수의 입력 에미션 신호 중 하나일 수 있다. 예를 들어, CLK_EMI 1 내지 CLK_EMI 6과 같이 6개의 서로 다른 위상을 갖는 입력 에미션 신호들이 있을 수 있으며, 도 20a에서는 그 중 하나인 CLK_EMI 1이 입력되는 경우를 예로 들어 도시하였다. 서로 다른 위상을 갖는 입력 에미션 신호의 개수는 6개로 한정되는 것이 아니며, 실시 예에 따라 얼마든지 달라질 수 있다. 여기서, 위상이 서로 다르다고 함은, 동일한 파형의 신호가 시간축 상에서 소정의 시간만큼 시프트된 것을 의미한다. 이때, 시프트되는 소정의 시간은 서로 다른 위상의 신호들의 갯수에 따라 달라질 수 있다.
한편, 전술한 바와 같이, 프로그레시브 구동 방식으로 디스플레이 패널(100)이 구동되기 위해, 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에서는, 로우 라인 순으로 진행되는 각 발광 구간에서 에미션 신호 EPAM(n)가 로우 레벨을 가져야 한다. 그러나, 디스플레이 패널(100)의 모든 무기 발광 소자들이 발광하지 않는 비발광 구간(67)을 구현하기 위해, 블랭킹 기간(65) 중 비발광 구간(67)에서는, 모든 로우 라인에 대한 에미션 신호 EPAM(n)가 하이 레벨을 가져야 한다.
이와 같은 두 가지 조건을 함께 만족하는 에미션 신호 EPAM(n)를 생성하기 위해, 본 개시의 일 실시 예에 따른 에미션 드라이버에서는 캐리 신호 Carry(n) 및 입력 에미션 신호(CLK_EMI)가 이용되게 된다.
에미션 드라이버 회로(20)는, 선택 신호들(TD, BU)에 기초하여 캐리 신호 입력 단자들(Carry(n-1) 및 Carry(n+1)) 중 하나의 캐리 신호 입력 단자를 선택하고, 선택된 하나의 캐리 신호 입력 단자를 통해 입력되는 캐리 신호에 기초하여, 캐리 신호 Carry(n)을 출력할 수 있다. 또한, 에미션 드라이버 회로(20)는 캐리 신호 Carry(n)에 기초하여 입력 에미션 신호 CLK_EMI 1 중 일부를 선택하여 에미션 신호 EPAM(n)을 출력할 수 있다.
이때, 선택 신호들(TD, BU), 클럭 신호들(CLK, CLKB) 및 입력 에미션 신호(CLK_EMI 1)가, 타이밍 컨트롤러(2000)로부터 인가되는 전술한 제어 신호들(구체적으로는, 제 1 제어 신호들 또는 제 2 제어 신호들)이 된다. 따라서, 선택 신호들(TD, BU)과 클럭 신호들(CLK, CLKB), 그리고, 입력 에미션 신호(CLK_EMI 1)가 어떻게 인가되는지에 따라 디스플레이 모듈의 구동 순서(또는 구동 방향)이 달라질 수 있다. 이에 관한 자세한 내용은 후술한다.
한편, 도 20a에 도시된 에미션 드라이버 회로(20)의 구성을 보면, 도 18a의 에미션 드라이버 회로(18)에 캐리 신호 및 에미션 신호 출력부(9)가 부가된 형태임을 알 수 있다. 따라서, 에미션 드라이버 회로(20)의 동작에는 에미션 드라이버 회로(18)의 동작과 유사한 면이 있게 된다. 이에 관한 자세한 내용 역시 후술된다.
도 20b는 본 개시의 일 실시 예에 따른 에미션 드라이버들의 블럭도이다.
도 20b는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 에미션 드라이버(200-1) 및 에미션 드라이버(200-2)의 구성을 도시하고 있다. 이때, 각 디스플레이 모듈은 270개의 로우 라인을 포함하는 경우를 예로 들었다.
도 20b를 참조하면, 에미션 드라이버(200-1)와 에미션 드라이버(200-2)는, 에미션 드라이버(200-1)에 제 1 제어 신호들(57)이 인가되고, 에미션 드라이버(200-2)에 제 2 제어 신호들(58)이 인가되는 차이를 제외하고, 그 구성 및 연결 배선이 서로 동일한 것을 볼 수 있다.
제 1 제어 신호들(57)이 인가된 에미션 드라이버(200-1)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 1 순서로(또는 제 1 방향으로) 에미션 신호 EPAM(n)을 제공할 수 있다. 여기서, 로우 라인의 제 1 순서는 예를 들어, 제 1 로우 라인부터 제 270 로우 라인까지의 순서일 수 있다. 또한, 제 1 방향은 위에서 아래로 향하는 방향일 수 있다.
한편, 제 2 제어 신호들(58)이 인가된 에미션 드라이버(200-2)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 2 순서로(또는 제 2 방향으로) 에미션 신호 EPAM(n)을 제공할 수 있다. 여기서, 로우 라인의 제 2 순서는 예를 들어, 제 270 로우 라인부터 제 1 로우 라인까지의 순서일 수 있다. 또한, 제 2 방향은 아래에서 위로 향하는 방향일 수 있다.
즉, 타이밍 컨트롤러(2000)는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 에미션 드라이버들(200-1, 200-2) 중 하나의 에미션 드라이버(200-1)에는 제 1 제어 신호들(57)을 인가하고, 다른 하나의 에미션 드라이버(200-2)에는 제 2 제어 신호들(58)을 인가할 수 있다. 이에 따라, 상, 하로 인접한 두 디스플레이 모듈의 구동 순서 또는 구동 방향은 서로 반대가 될 수 있다.
이와 같이, 상, 하로 인접한 두 디스플레이 모듈들의 구동 순서 내지 구동 방향을 서로 반대로 함으로써, 상, 하로 인접한 디스플레이 모듈들 간의 경계에서 발생하는 움직이는 패턴의 왜곡 현상을 제거 내지 감소시킬 수 있음은 전술한 바와 같다.
한편, 에미션 드라이버(200-1)가 제공하는 에미션 신호 EPAM(n)와, 에미션 드라이버(200-2)가 제공하는 에미션 신호 EPAM(n)가, 캐리 신호 Carry(n)에 따라 제 1 순서로 또는 제 2 순서로 로우 라인 순으로 제공됨은 별론, 모두 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에서는 로우 레벨을, 비발광 구간(67)에서는 하이 레벨을 갖게 된다.
다시, 도 20b를 참조하면, 에미션 드라이버(200-1)는, 로우 라인마다 하나씩 마련된 에미션 드라이버 회로들(20-1 내지 20-270)을 포함할 수 있다.
이때, 각 에미션 드라이버 회로들(20-1 내지 20-270)은, 이전 로우 라인에 대한 에미션 드라이버 회로에서 출력되는 캐리 신호 Carry(n-1)를 입력받기 위한 제 1 캐리 신호 입력 단자(Carry(n-1)), 및 다음 로우 라인에 대한 에미션 드라이버 회로에서 출력되는 캐리 신호 Carry(n+1)을 입력받기 위한 제 2 캐리 신호 입력 단자(Carry(n+1))를 포함할 수 있다.
각 에미션 드라이버 회로들(20-1 내지 20-270)의 제 1 캐리 신호 입력 단자(Carry(n-1))는 이전 로우 라인에 대한 에미션 드라이버 회로의 캐리 신호 출력 단자(Carry(n-1))와 연결되고, 제 2 캐리 신호 입력 단자(Carry(n+1))는 다음 로우 라인에 대한 에미션 드라이버 회로의 캐리 신호 출력 단자(Carry(n+1))와 연결된다.
한편, 제 1 로우 라인은 이전 로우 라인이 없고, 제 270 로우 라인은 다음 로우 라인이 없으므로, 제 1 로우 라인에 대한 에미션 드라이버 회로(20-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))와 제 270 로우 라인에 대한 에미션 드라이버 회로(20-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))는, 스타트 신호(VST)가 인가되는 배선과 별도로 연결된다.
이때, 전술한 바와 같이, 에미션 드라이버 회로(20)는, 선택 신호들(TD, BU)에 따라 선택된 하나의 캐리 신호 입력 단자를 통해 입력되는 캐리 신호에 기초하여 동작하므로, 에미션 드라이버 회로(20-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))와 에미션 드라이버 회로(20-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))에 하나의 배선을 통해 동일한 스타트 신호(VST)를 인가해도 무방하다.
한편, 각 에미션 드라이버 회로들(20-1 내지 20-270)은 클럭 신호들(CLK, CLKB)이 각각 입력되는 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)를 포함한다.
이때, 각 로우 라인에 대한 에미션 드라이버 회로(20-1 내지 20-270)의 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)에는, CLK 신호 및 CLKB 신호가 로우 라인마다 이전 로우 라인과 반대로 인가된다.
구체적으로, 에미션 드라이버 회로(20-1)의 제 1 클럭 입력 단자(CLK)에는 CLK 신호가 인가되고, 제 2 클럭 입력 단자(CLKB)에는 CLKB 신호가 인가된다. 그러나, 다음 로우 라인에 대한 에미션 드라이버 회로(20-2)의 제 1 클럭 입력 단자(CLK)에는 CLKB 신호가 인가되고, 제 2 클럭 입력 단자(CLKB)에는 CLK 신호가 인가되는 것을 볼 수 있다. 이는 제 270 로우 라인에 대한 에미션 드라이버 회로(20-270)까지 마찬가지이다.
여기서, CLK 신호 및 CLKB 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들 중 일부이며, 서로 반대의 위상을 갖는다.
한편, 각 에미션 드라이버 회로들(20-1 내지 20-270)은, 도 20a에서 전술한 입력 에미션 신호를 입력받기 위한 입력 에미션 신호 입력 단자(CLK_EMI)를 포함한다. 여기서, 입력 에미션 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들(57) 중 일부이다.
에미션 드라이버 회로들(20-1 내지 20-270)의 입력 에미션 신호 입력 단자(CLK_EMI)에는, 파형은 동일하나 서로 다른 위상을 갖는 6개의 입력 에미션 신호들(CLK_EMI 1, CLK_EMI 2, CLK_EMI 3, CLK_EMI 4, CLK_EMI 5, CLK_EMI 6)이 로우 라인에 따라 순환적으로 하나씩 인가된다.
즉, 도 20b에 도시된 바와 같이, 제 1 로우 라인에 대한 에미션 드라이버 회로(20-1)에는 입력 에미션 신호 CLK_EMI 1이 인가되고, 제 2 로우 라인에 대한 에미션 드라이버 회로(20-2)에는 입력 스윕 신호 CLK_EMI 2가 인가된다.
또한, 도시되지는 않았지만, 제 3 내지 제 6 로우 라인에 대한 에미션 드라이버 회로들에는, 입력 에미션 신호 CLK_EMI 3 내지 CLK_EMI 6이 순차적으로 하나씩 각각 인가되고, 제 7 로우 라인에 대한 에미션 드라이버 회로에는 다시 입력 에미션 신호 CLK_EMI 1이 인가된다.
이와 같은 방식으로, 나머지 에미션 드라이버 회로들에도 입력 에미션 신호가 각각 하나씩 인가되며, 마지막 제 270 로우 라인에 대한 에미션 드라이버 회로(20-270)에는 입력 에미션 신호 CLK_EMI 6가 인가되게 된다.
또한, 각 에미션 드라이버 회로들(20-1 내지 20-270)은, 제 1 캐리 신호 입력 단자(Carry(n-1)) 및 제 2 캐리 신호 입력 단자(Carry(n+1)) 중 하나의 캐리 신호 입력 단자를 선택하기 위한 선택 신호들(제 1 선택 신호(TD), 제 2 선택 신호(BU))을 각각 입력받는 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)를 포함한다.
이때, 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들 중 일부이며, 서로 다른 전압 레벨을 가진다. 예를 들어, 제 1 선택 신호(TD)는 로우 레벨의 구동 전압 신호(VGL)과 같은 전압 레벨을, 제 2 선택 신호(BU)는 하이 레벨의 구동 전압 신호(VGH)와 같은 전압 레벨을 가질 수 있으나, 이에 한정되는 것은 아니다.
한편, 에미션 드라이버 회로들(20-1 내지 20-270)은, 로우 레벨의 제 1 선택 신호(TD)와 하이 레벨의 제 2 선택 신호(BU)가 제 1 및 제 2 선택 신호 입력 단자(TD, BU)를 통해 각각 입력되면, 제 1 및 제 2 캐리 신호 입력 단자(Carry(n-1) 및 Carry(n+1)) 중 제 1 캐리 신호 입력 단자(Carry(n-1))를 선택하고, 선택된 제 1 캐리 신호 입력 단자(Carry(n-1))를 통해 입력되는 캐리 신호 Carry(n-1)에 기초하여 각 로우 라인에 대응되는 캐리 신호 Carry(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 1 캐리 신호 입력 단자(Carry(n-1))가 선택되었으므로, 스타트 신호 VST는 제 1 로우 라인에 대한 에미션 드라이버 회로(20-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))로 입력되며, 제 270 로우 라인에 대한 에미션 드라이버 회로(20-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))로는 입력되지 않는다.
따라서, 에미션 드라이버 회로들(20-1 내지 20-270)은, 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로, 이전 로우 라인에 대한 캐리 신호 Carry(n-1)에 기초하여 로우 레벨의 캐리 신호 Carry(n)을 출력하게 된다.
또한, 도 20a에서 전술한 바와 같이, 에미션 드라이버 회로(20)는 캐리 신호 Carry(n)에 기초하여 입력 에미션 신호 중 일부를 선택하여 에미션 신호 EPAM(n)를 출력하므로, 에미션 드라이버 회로들(20-1 내지 20-270)은, 캐리 신호 Carry(n)와 함께 에미션 신호 EPAM(n) 또한 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로 출력하게 된다.
이때, 로우 라인 순으로 출력되는 캐리 신호 Carry(n)는 영상 프레임 기간(60) 및 블랭킹 기간(65) 모두에서 로우 레벨을 갖는다. 반면, 로우 라인 순으로 출력되는 에미션 신호 EPAM(n)는 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에는 로우 레벨을, 비발광 구간(67)에서는 하이 레벨을 갖게 된다.
한편, 에미션 드라이버(200-2)의 각 에미션 드라이버 회로들(20'-1 내지 20'-270)은, 전술한 에미션 드라이버(200-1)의 각 에미션 드라이버 회로들(20-1 내지 20-270)과 동일한 구성 및 연결 구조를 갖는다. 다만, 에미션 드라이버(200-1)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들(57)이 인가되는 반면, 에미션 드라이버(200-2)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들과는 별도의 배선을 통해 제 2 제어 신호들(58)이 인가된다.
이하에서는, 전술한 에미션 드라이버(200-1)와 동일하거나 유사한 내용은 중복 설명을 생략하고, 차이점을 위주로 에미션 드라이버(200-2)에 대해 설명한다.
도 20b를 참조하면, 에미션 드라이버(200-1)의 제 1 로우 라인에 대한 에미션 드라이버 회로(20-1)에서, 제 1 클럭 입력 단자(CLK)에는 CLK 신호가 입력되고, 제 2 클럭 입력 단자(CLKB)에는 CLKB 신호가 입력된다. 그러나, 에미션 드라이버(200-2)의 제 1 로우 라인에 대한 에미션 드라이버 회로(20'-1)에서는, 제 1 클럭 입력 단자(CLK)에 CLKB 신호가 입력되고, 제 2 클럭 입력 단자(CLKB)에 CLK 신호가 인가되는 것을 볼 수 있다.
한편, 제 1 클럭 입력 단자(CLK) 및 제 2 클럭 입력 단자(CLKB)에, CLK 신호 및 CLKB 신호가 로우 라인마다 이전 로우 라인과 반대로 인가되는 것은, 에미션 드라이버(200-2)의 각 에미션 드라이버 회로들(20'-1 내지 20'-270) 역시 마찬가지이다.
따라서, 에미션 드라이버(200-1)의 각 에미션 드라이버 회로들(20-1 내지 20-270)로 입력되는 클럭 신호들과, 에미션 드라이버(200-2)의 각 에미션 드라이버 회로들(20'-1 내지 20'-270)로 입력되는 클럭 신호들은, 동일한 로우 라인에 대해 위상이 서로 반대인 것을 확인할 수 있다.
한편, 도 20b를 참조하면 에미션 드라이버(200-2)의 각 스윕 드라이버 회로들(20'-1 내지 20'-270) 역시, 입력 에미션 신호를 입력받기 위한 입력 에미션 신호 입력 단자(CLK_EMI)를 포함한다. 여기서, 입력 에미션 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 2 제어 신호들(58) 중 일부이다.
에미션 드라이버 회로들(20'-1 내지 20'-270)의 입력 에미션 신호 입력 단자(CLK_EMI)에도, 파형은 동일하나 서로 다른 위상을 갖는 6개의 입력 에미션 신호들(CLK_EMI 1, CLK_EMI 2, CLK_EMI 3, CLK_EMI 4, CLK_EMI 5, CLK_EMI 6)이 로우 라인에 따라 순환적으로 하나씩 인가될 수 있다. 다만, 에미션 드라이버(200-2)에는, 에미션 드라이버(200-1)와 다른 순서로 입력 에미션 신호가 인가된다
즉, 도 20b에 도시된 바와 같이, 제 270 로우 라인에 대한 에미션 드라이버 회로(20'-270)에 입력 에미션 신호 CLK_EMI 1이 인가된다.
또한, 도시되지는 않았지만, 제 269 로우 라인에 대한 에미션 드라이버 회로에는 입력 에미션 신호 CLK_EMI 2가 인가된다. 또한, 제 268 내지 265 로우 라인에 대한 에미션 드라이버 회로들에는, 입력 에미션 신호 CLK_EMI 3 내지 CLK_EMI 6이 순차적으로 하나씩 각각 인가되고, 제 264 로우 라인에 대한 에미션 드라이버 회로에는 다시 입력 에미션 신호 CLK_EMI 1이 인가된다.
이와 같은 방식으로, 나머지 에미션 드라이버 회로들에도 입력 에미션 신호가 각각 하나씩 인가되며, 제 2 로우 라인에 대한 에미션 드라이버 회로(20'-2) 및 제 1 로우 라인에 대한 에미션 드라이버 회로(20'-1)에는 입력 에미션 신호 CLK_EMI 5 및 CLK_EMI 6이 각각 인가되게 된다.
한편, 제 2 제어 신호들(58)에 포함된 제 1 및 제 2 선택 신호(TD 및 BU) 각각은, 제 1 제어 신호들(57)에 포함된 제 1 및 제 2 선택 신호(TD 및 BU)와 반대되는 레벨을 갖는다. 즉, 에미션 드라이버(200-1)와 달리, 에미션 드라이버(200-2)의 각 에미션 드라이버 회로들(20'-1 내지 20'-270)의 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가된다.
이에 따라, 에미션 드라이버(200-2)의 에미션 드라이버 회로들(20'-1 내지 20'-270)은, 제 1 및 제 2 캐리 신호 입력 단자(Carry(n-1) 및 Carry(n+1)) 중 제 2 캐리 신호 입력 단자(Carry(n+1))를 선택하고, 선택된 제 2 캐리 신호 입력 단자(Carry(n+1))를 통해 입력되는 캐리 신호 Carry(n+1)에 기초하여 각 로우 라인에 대응되는 캐리 신호 Carry(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 2 캐리 신호 입력 단자(Carry(n+1))가 선택되었으므로, 스타트 신호 VST는 제 270 로우 라인에 대한 에미션 드라이버 회로(20'-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))로 입력되며, 제 1 로우 라인에 대한 에미션 드라이버 회로(20'-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))로는 입력되지 않는다.
따라서, 각 에미션 드라이버 회로들(20'-1 내지 20'-270))은, 제 270 로우 라인부터 제 1 로우 라인까지 순차적으로, 다음 로우 라인에 대한 캐리 Carry(n+1)에 기초하여 캐리 신호 Carry(n)을 출력하게 된다.
이때, 도 20a에서 전술한 바와 같이, 에미션 드라이버 회로(20)는 캐리 신호 Carry(n)에 기초하여 입력 에미션 신호 중 일부를 선택하여 에미션 신호 EPAM(n)를 출력하므로, 에미션 드라이버 회로들(20'-1 내지 20'-270)은, 캐리 신호 Carry(n)와 함께 에미션 신호 EPAM(n) 또한 제 270 로우 라인부터 제 1 로우 라인까지 순차적으로 출력하게 된다.
이때, 로우 라인 순으로 출력되는 캐리 신호 Carry(n)는 영상 프레임 기간(60) 및 블랭킹 기간(65) 모두에서 로우 레벨을 갖는다. 반면, 로우 라인 순으로 출력되는 에미션 신호 EPAM(n)는 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에는 로우 레벨을, 비발광 구간(67)에서는 하이 레벨을 갖게 된다.
이하에서는, 도 20c 및 도 20d를 참조하여, 에미션 드라이버 회로(20)의 동작을 보다 자세히 설명한다.
도 20c는 도 20b의 에미션 드라이버(200-1)에 포함된 복수의 에미션 드라이버 회로(20-1 내지 20-270) 중 n 번째 로우 라인에 대한 에미션 드라이버 회로(20-n) 및 이의 구동 타이밍도를, 도 20d는 도 20b의 에미션 드라이버(200-2)에 포함된 복수의 에미션 드라이버 회로(20'-1 내지 20'-270) 중 같은 n 번째 로우 라인에 대한 에미션 드라이버 회로(20'-n) 및 이의 구동 타이밍도를 각각 도시하고 있다.
먼저, 도 20c 및 도 20d를 비교하면, 전술한 바와 같이, 에미션 드라이버 회로(20-n)와 에미션 드라이버 회로(20'-n)의 구성이 서로 동일한 것을 확인할 수 있다.
다만, 동일한 위치의 클럭 입력 단자에 서로 반대되는 위상의 클럭 신호가 인가되며, 동일한 위치의 입력 에미션 신호 입력 단자에 서로 다른 입력 에미션 신호가 입력되며, 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)에 인가되는 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)의 레벨이 서로 반대인 것을 볼 수 있다. 즉, 도 20c의 에미션 드라이버 회로(20-n)에는 전술한 제 1 제어 신호들(57)이, 도 20d의 에미션 드라이버 회로(20'-n)에는 전술한 제 2 제어 신호들(58)이 각각 인가된다.
먼저, 도 20c를 참조하면, 에미션 드라이버 회로(20-n)에는 제 1 제어 신호들(CLK, CLKB, CLK_EMI 1, TD, BU)이 도시된 바와 같이 인가된다.
이때, 제 1 선택 신호 입력 단자(TD)에는 로우 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 하이 레벨의 제 2 선택 신호(BU)가 인가되므로, 트랜지스터(M17)은 온되고, 트랜지스터(M16)는 오프된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 1 캐리 신호 입력 단자(Carry(n-1))가 선택되게 된다.
따라서, 에미션 드라이버 회로(20-n)는, 제 1 캐리 신호 입력 단자(Carry(n-1))을 통해 입력되는 캐래 신호 Carry(n-1)에 기초하여 동작하게 됨을 알 수 있다.
구체적으로, 도 20c의 구동 타이밍도에서 ① 시간 구간에는, 로우 레벨의 CLK 신호에 따라 온된 트랜지스터(M1) 및 로우 레벨의 TD 신호에 따라 온된 트랜지스터(M17)을 통해 Q(n) 노드에 로우 레벨의 Carry(n-1) 신호가 인가된다. 이에 따라, 트랜지스터(M10)가 온되며, 로우 레벨의 구동 전압 VGL이 트랜지스터(M12)의 게이트 단자로 인가된다. 이에 따라, 로우 레벨의 구동 전압 VGL이 온된 트랜지스터(M12)를 통해 캐리 신호 Carry(n)로 출력된다.
한편, 도 20c의 구동 타이밍도에서 ②, ③, ④ 시간 구간에는, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
구체적으로, ② 시간 구간에는, CLK 신호가 하이 레벨이 되어 트랜지스(M1)이 턴-오프된다. 따라서, 로우 레벨의 Carry(n-1) 신호가 직접 Q(n) 노드에 인가되지는 않는다. 그러나, Q(n) 노드의 전압은 ① 시간 구간에서 로우 레벨의 Carry(n-1) 신호가 인가된 채로 플로팅되므로, 트랜지스터(M10)은 온된 상태를 유지한다. 이에 따라, 트랜지스터(M12) 역시 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
③ 시간 구간에는, 다시 CLK 신호가 로우 레벨이 되므로, 트랜지스터(M1)가 턴-온되고, 로우 레벨의 Carry(n-1) 신호가 Q(n) 노드에 인가된다. 이에 따라, 트랜지스터(M10) 및 트랜지스터(M12)가 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
④ 시간 구간에는, CLK 신호가 하이 레벨이 되어 트랜지스(M1)이 턴-오프되지만, ② 시간 구간에서와 마찬가지로, 트랜지스터(M10) 및 트랜지스터(M12)는 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
이후, 도 20c의 구동 타이밍도의 ⑤ 시간 구간에는, 도 18c의 에미션 드라이버(18-n)의 동작과 달리, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
구체적으로, ⑤ 시간 구간에는 CLK 신호가 로우 레벨이 되어 트랜지스터(M1)이 턴-온되며, Carry(n-1) 신호가 Q(n) 노드에 인가된다. 그러나, ⑤ 시간 구간에서 Carry(n-1) 신호는 하이 레벨 상태이므로, Q(n) 노드에는 하이 레벨의 전압이 인가되며, 트랜지스터(M10)은 턴-오프된다. 이에 따라, 더 이상 VGL 신호가 트랜지스터(M10)을 통해 출력되지는 못한다.
그러나, ⑤ 시간 구간에서는 Q(n) 노드 뿐만 아니라 QB(n) 노드의 전압 역시 하이 레벨을 유지하게 되므로, 트랜지스터(M9) 역시 턴-온되지 않으며, 트랜지스터(M10)의 드레인 단자의 전압은 ④ 시간 구간에서 로우 레벨의 전압이 인가된 채로 플로팅 된다. 따라서, 트랜지스터(M12)는 온된 상태를 유지하며, VGL 신호가 트랜지스터(M12)를 통해서 캐리 신호 Carry(n)으로 출력된다. 즉, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
이후, 도 20c의 구동 타이밍도에서 ⑥ 시간 구간에는, 하이 레벨의 캐리 신호 Carry(n)가 출력된다. 구체적으로, ⑥ 시간 구간에서는, QB(n) 노드가 로우 레벨이 되므로, 트랜지스터(M9) 및 트랜지스터(M11)가 턴-온되며, 온된 트랜지스터(M9)를 통해 하이 레벨의 구동 전압(VGH)이 트랜지스터(M12)의 게이트 단자에 인가되어 트랜지스터(M12)는 턴-오프되고, 온된 트랜지스터(M11)을 통해 하이 레벨의 구동 전압(VGH)이 캐리 신호 Carry(n)로 출력되게 된다.
한편, 에미션 신호 EPAM(n)은 로우 레벨의 캐리 신호 Carry(n)이 출력되는 동안, 입력 스윕 신호 CLK_EMI 1로부터 선택적으로 출력된다.
구체적으로, 도 20c의 회로도를 참조하면, 에미션 신호 EPAM(n)는 트랜지스터(M14)가 온된 동안, 입력 에미션 신호 CLK_EMI 1으로부터 선택적으로 출력된다. 전술한 바와 같이, 캐리 신호 Carry(n)는 ① 내지 ⑤의 시간 구간 동안 로우 레벨을 가지므로, 트랜지스터(M14)는, ① 내지 ⑤의 시간 구간 동안 온된 상태가 되며, ① 내지 ⑤의 시간 구간 동안 소스 단자로 인가되는 입력 에미션 신호 CLK_EMI 1을 에미션 신호 EPAM(n)로 출력하게 된다.
이때, 도 20c의 구동 타이밍도에 도시된 입력 에미션 신호들(CLK_EMI 1 내지 CLK_EMI 6)의 파형을 보면, 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에는 로우 및 하이 레벨이 반복되는 형태를 갖지만, 비발광 구간(67)에서는 모든 입력 에미션 신호들(CLK_EMI 1 내지 CLK_EMI 6)이 하이 레벨을 갖는 것을 볼 수 있다.
따라서, 영상 프레임 기간(60)과 블랭킹 기간(65)에 똑같이 로우 레벨의 캐리 신호 Carry(n)가 출력되더라도, 에미션 드라이버 회로(20-n)은, 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에서는 로우 레벨의 에미션 신호 EPAM(n)을, 비발광 구간(67)에서는 하이 레벨의 에미션 신호 EPAM(n)을 출력하게 됨을 알 수 있다. 즉, 본 개시의 일 실시 예에 따른 에미션 드라이버 회로(20-n)를 통해, 전술한 두 가지 조건을 함께 만족하는 에미션 신호 EPAM(n)가 생성 및 출력됨을 알 수 있다.
한편, 도 20d를 참조하면, 에미션 드라이버 회로(20'-n)에는 제 2 제어 신호들(CLK, CLKB, CLK_EMI 6, TD, BU)이 도시된 바와 같이 인가된다.
이때, 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가되므로, 트랜지스터(M17)은 오프되고, 트랜지스터(M16)는 온된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 2 캐리 신호 입력 단자(Carry(n+1))가 선택되게 된다.
따라서, 에미션 드라이버 회로(20'-n)는, 제 2 캐리 신호 입력 단자(Carry(n+1))을 통해 입력되는 캐리 신호 Carry(n+1)에 기초하여 동작하게 됨을 알 수 있다.
구체적으로, 도 20d의 구동 타이밍도에서 ① 시간 구간에는, 로우 레벨의 CLKB 신호에 따라 온된 트랜지스터(M15) 및 로우 레벨의 BU 신호에 따라 온된 트랜지스터(M16)을 통해 Q(n) 노드에 로우 레벨의 Carry(n+1) 신호가 인가된다. 이에 따라, 트랜지스터(M10)가 온되며, 로우 레벨의 구동 전압 VGL이 온된 트랜지스터(M12)를 통해 캐리 신호 Carry(n)로 출력된다.
한편, 도 20d의 구동 타이밍도에서 ②, ③, ④ 시간 구간에는, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
구체적으로, ② 시간 구간에는, CLKB 신호가 하이 레벨이 되어 트랜지스(M15)이 턴-오프된다. 따라서, 로우 레벨의 Carry(n+1) 신호가 직접 Q(n) 노드에 인가되지는 않는다. 그러나, Q(n) 노드의 전압은 ① 시간 구간에서 로우 레벨의 Carry(n+1) 신호가 인가된 채로 플로팅되므로, 트랜지스터(M10)은 온된 상태를 유지한다. 이에 따라, 트랜지스터(M12) 역시 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
③ 시간 구간에는, 다시 CLKB 신호가 로우 레벨이 되므로, 트랜지스터(M15)가 턴-온되고, 로우 레벨의 Carry(n+1) 신호가 Q(n) 노드에 인가된다. 이에 따라, 트랜지스터(M10) 및 트랜지스터(M12)가 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
④ 시간 구간에는, CLKB 신호가 하이 레벨이 되어 트랜지스(M15)이 턴-오프되지만, ② 시간 구간에서와 마찬가지로, 트랜지스터(M10) 및 트랜지스터(M12)는 온된 상태를 유지하며, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
이후, 도 20d의 구동 타이밍도에서 ⑤ 시간 구간에는, 도 18d의 에미션 드라이버(18'-n)의 동작과 달리, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
구체적으로, ⑤ 시간 구간에는 CLKB 신호가 로우 레벨이 되어 트랜지스터(M15)이 턴-온되며, Carry(n+1) 신호가 Q(n) 노드에 인가된다. 그러나, ⑤ 시간 구간에서 Carry(n+1) 신호는 하이 레벨 상태이므로, Q(n) 노드에는 하이 레벨의 전압이 인가되며, 트랜지스터(M10)은 턴-오프된다. 이에 따라, 더 이상 VGL 신호가 트랜지스터(M10)을 통해 출력되지는 못한다.
그러나, ⑤ 시간 구간에서는 Q(n) 노드 뿐만 아니라 QB(n) 노드의 전압 역시 하이 레벨을 유지하게 되므로, 트랜지스터(M9) 역시 턴-온되지 않으며, 트랜지스터(M10)의 드레인 단자의 전압은 ④ 시간 구간에서 로우 레벨의 전압이 인가된 채로 플로팅 된다. 따라서, 트랜지스터(M12)는 온된 상태를 유지하며, VGL 신호가 트랜지스터(M12)를 통해서 캐리 신호 Carry(n)으로 출력된다. 즉, 로우 레벨의 캐리 신호 Carry(n)의 출력이 유지된다.
이후, 도 20d의 구동 타이밍도에서 ⑥ 시간 구간에는, 하이 레벨의 캐리 신호 Carry(n)가 출력된다. 구체적으로, ⑥ 시간 구간에서는, QB(n) 노드가 로우 레벨이 되므로, 트랜지스터(M9) 및 트랜지스터(M11)가 턴-온되며, 온된 트랜지스터(M9)를 통해 하이 레벨의 구동 전압(VGH)이 트랜지스터(M12)의 게이트 단자에 인가되어 트랜지스터(M12)는 턴-오프되고, 온된 트랜지스터(M11)을 통해 하이 레벨의 구동 전압(VGH)이 캐리 신호 Carry(n)로 출력되게 된다.
한편, 에미션 신호 EPAM(n)은 로우 레벨의 캐리 신호 Carry(n)이 출력되는 동안, 입력 에미션 신호 CLK_Sweep 6로부터 선택적으로 출력된다.
구체적으로, 도 20d의 회로도를 참조하면, 에미션 신호 EPAM(n)는 트랜지스터(M14)가 온된 동안, 입력 에미션 신호 CLK_EMI 6으로부터 선택적으로 출력된다. 전술한 바와 같이, 캐리 신호 Carry(n)는 ① 내지 ⑤의 시간 구간 동안 로우 레벨을 가지므로, 트랜지스터(M14)는, ① 내지 ⑤의 시간 구간 동안 온된 상태가 되며, ① 내지 ⑤의 시간 구간 동안 소스 단자로 인가되는 입력 에미션 신호 CLK_EMI 6을 에미션 신호 EPAM(n)으로 출력하게 된다.
이때, 도 20d의 구동 타이밍도에 도시된 입력 에미션 신호들(CLK_EMI 6 내지 CLK_EMI 1)의 파형을 보면, 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에는 로우 및 하이 레벨이 반복되는 형태를 갖지만, 비발광 구간(67)에서는 모든 입력 에미션 신호들(CLK_EMI 6 내지 CLK_EMI 1)이 하이 레벨을 갖는 것을 볼 수 있다.
따라서, 영상 프레임 기간(60)과 블랭킹 기간(65)에 똑같이 로우 레벨의 캐리 신호 Carry(n)가 출력되더라도, 에미션 드라이버 회로(20'-n)은, 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에서는 로우 레벨의 에미션 신호 EPAM(n)을, 비발광 구간(67)에서는 하이 레벨의 에미션 신호 EPAM(n)을 출력하게 됨을 알 수 있다. 즉, 본 개시의 일 실시 예에 따른 에미션 드라이버 회로(20'-n)를 통해, 전술한 두 가지 조건을 함께 만족하는 에미션 신호 EPAM(n)가 생성 및 출력됨을 알 수 있다.
이하에서는, 도 21a 내지 도 21l를 통해 본 개시의 다른 일 실시 예에 따른 에미션 드라이버에 대해 설명한다. 도 21a 내지 도 21l를 통해 설명되는 에미션 드라이버는, 도 20a 내지 도 20d를 통해 설명한 에미션 드라이버와 같이, 에미션 신호 EPAM(n)(즉, Emi_PAM(n))를 제공하기 위한 에미션 드라이버이다.
도 21a 내지 도 21l을 통해 설명되는 에미션 드라이버는, 캐리 신호 Carry(n) 및 에미션 신호 EPAM(n)을 출력하기 위해, 프리 차지(pre-charge) 및 부트스트래핑 방식을 이용한다는 점에서 도 20a 내지 20d를 통해 설명한 에미션 드라이버와 차이가 있다.
전술한 바와 같이, 에미션 드라이버는 해당 디스플레이 모듈의 서브 픽셀 회로들에 에미션 신호를 로우 라인 순으로 제공한다. 즉, 에미션 신호는 글로벌 신호를 통해 모든 서브 픽셀 회로들에 일괄적으로 제공되는 것이 아니라, 각 로우 라인마다 마련된 에미션 드라이버 회로들을 통해 서브 픽셀 회로들에 로우 라인 순으로 제공된다.
도 21a는 n 번째 로우 라인에 대응되는 에미션 드라이버 회로의 회로도를 도시하고 있다. 도 21a에 따르면, 에미션 드라이버 회로(21)는 에미션 신호 생성부(3) 및 캐리 신호 생성부(4)를 포함하며, 에미션 신호 생성부(3) 및 캐리 신호 생성부(4)는 각각 Q 노드(Q(n), QC(n))를 포함한다.
구체적으로, 도 21a를 참조하면, 에미션 신호 생성부(3)는, 1) 선택 신호들(TD, BU), 2) 이전 로우 라인의 출력 캐리 신호(Carry(n-1)) 및 다음 로우 라인의 출력 캐리 신호(Carry(n+1)) 중 선택 신호들(TD, BU)에 의해 선택된 어느 하나, 3) 제 2 클럭 신호들(CLK2 및 CLK2b) 중 선택 신호들(TD, BU)에 의해 선택된 어느 하나, 4) 제 1 클럭 신호들(CLK1, CLK1b), 5) 입력 에미션 신호(CLK_EMI 1) 및 5) 구동 전압 신호들(VSS, VDD)를 입력받아, 에미션 신호 EPAM(n)을 생성하고, 생성된 에미션 신호 EPAM(n)을 출력할 수 있다.
이때, 입력 에미션 신호 CLK_EMI 1은, 파형은 동일하지만 서로 다른 위상을 갖는 복수의 입력 에미션 신호 중 하나일 수 있다. 예를 들어, CLK_EMI 1 내지 CLK_EMI 6과 같이 6개의 서로 다른 위상을 갖는 입력 에미션 신호들이 있을 수 있으며, 도 20a에서는 그 중 하나인 CLK_EMI 1이 입력되는 경우를 예로 들어 도시하였다. 서로 다른 위상을 갖는 입력 에미션 신호의 개수는 6개로 한정되는 것이 아니며, 실시 예에 따라 얼마든지 달라질 수 있다. 여기서, 위상이 서로 다르다고 함은, 동일한 파형의 신호가 시간축 상에서 소정의 시간만큼 시프트된 것을 의미한다. 이때, 시프트되는 소정의 시간은 서로 다른 위상의 신호들의 갯수에 따라 달라질 수 있다.
한편, 캐리 신호 생성부(4)는, 1) 선택 신호들(TD, BU), 2) 이전 로우 라인의 출력 캐리 신호(Carry(n-1)) 및 다음 로우 라인의 출력 캐리 신호(Carry(n+1)) 중 선택 신호들(TD, BU)에 의해 선택된 어느 하나, 3) 제 1 클럭 신호들(CLK1, CLK1b), 및 4) 구동 전압 신호들(VSS, VDD)를 입력받아, 캐리 신호 Carry(n)을 생성하고, 생성된 캐리 신호 Carry(n)을 출력할 수 있다.
전술한 바와 같이, 프로그레시브 구동 방식으로 디스플레이 패널(100)이 구동되기 위해, 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에서는, 로우 라인 순으로 진행되는 각 발광 구간에서 에미션 신호 EPAM(n)가 로우 레벨을 가져야 한다. 그러나, 디스플레이 패널(100)의 모든 무기 발광 소자들이 발광하지 않는 비발광 구간(67)을 구현하기 위해, 블랭킹 기간(65) 중 비발광 구간(67)에서는, 모든 로우 라인에 대한 에미션 신호 EPAM(n)가 하이 레벨을 가져야 한다.
이와 같은 두 가지 조건을 함께 만족하는 에미션 신호 EPAM(n)를 생성하기 위해, 본 개시의 일 실시 예에 따른 에미션 드라이버에서는 캐리 신호 Carry(n) 및 입력 에미션 신호(CLK_EMI)가 이용되게 된다.
이때, 선택 신호들(TD, BU), 제 1 클럭 신호들(CLK1, CLK1b), 제 2 클럭 신호들(CLK2, CLK2b) 및 입력 에미션 신호(CLK_EMI 1)가, 타이밍 컨트롤러(2000)로부터 인가되는 제어 신호들(구체적으로는, 제 1 제어 신호들 또는 제 2 제어 신호들)이 된다. 한편, 제어 신호들이 어떻게 인가되는지에 따라 디스플레이 모듈의 구동 순서(또는 구동 방향)이 달라질 수 있으며, 이에 관한 자세한 내용은 후술한다.
도 21b 및 도 21c는 본 개시의 일 실시 예에 따른 에미션 드라이버들의 블럭도이다. 구체적으로, 도 21b 및 도 21c는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 에미션 드라이버(210-1) 및 에미션 드라이버(210-2)의 구성을 도시하고 있다. 이때, 각 디스플레이 모듈은 270개의 로우 라인을 포함하는 경우를 예로 들었다.
도 21b 및 21c를 참조하면, 에미션 드라이버(210-1)와 에미션 드라이버(210-2)는, 에미션 드라이버(210-1)에 제 1 제어 신호들(67)이 인가되고, 에미션 드라이버(210-2)에 제 2 제어 신호들(68)이 인가되는 차이를 제외하고, 그 구성 및 연결 배선이 서로 동일한 것을 볼 수 있다.
제 1 제어 신호들(67)이 인가된 도 21b의 에미션 드라이버(210-1)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 1 순서로(또는 제 1 방향으로) 에미션 신호 EPAM(n)을 제공할 수 있다. 여기서, 로우 라인의 제 1 순서는 예를 들어, 제 1 로우 라인부터 제 270 로우 라인까지의 순서일 수 있다. 또한, 제 1 방향은 위에서 아래로 향하는 방향일 수 있다.
한편, 제 2 제어 신호들(68)이 인가된 도 21c의 에미션 드라이버(210-2)는, 해당 디스플레이 모듈에 포함된 서브 픽셀 회로들에 로우 라인의 제 2 순서로(또는 제 2 방향으로) 에미션 신호 EPAM(n)을 제공할 수 있다. 여기서, 로우 라인의 제 2 순서는 예를 들어, 제 270 로우 라인부터 제 1 로우 라인까지의 순서일 수 있다. 또한, 제 2 방향은 아래에서 위로 향하는 방향일 수 있다.
즉, 타이밍 컨트롤러(2000)는 상, 하로 인접한 2개의 디스플레이 모듈에 각각 포함된 에미션 드라이버들(210-1, 210-2) 중 하나의 에미션 드라이버(210-1)에는 제 1 제어 신호들(67)을 인가하고, 다른 하나의 에미션 드라이버(210-2)에는 제 2 제어 신호들(68)을 인가할 수 있다. 이에 따라, 상, 하로 인접한 두 디스플레이 모듈의 구동 순서 또는 구동 방향은 서로 반대가 될 수 있다.
이와 같이, 상, 하로 인접한 두 디스플레이 모듈들의 구동 순서 내지 구동 방향을 서로 반대로 함으로써, 상, 하로 인접한 디스플레이 모듈들 간의 경계에서 발생하는 움직이는 패턴의 왜곡 현상을 제거 내지 감소시킬 수 있음은 전술한 바와 같다.
한편, 에미션 드라이버(210-1)가 제공하는 에미션 신호 EPAM(n)와, 에미션 드라이버(210-2)가 제공하는 에미션 신호 EPAM(n)가, 캐리 신호 Carry(n)에 따라 제 1 순서로 또는 제 2 순서로 로우 라인 순으로 제공됨은 별론, 모두 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에서는 로우 레벨을, 비발광 구간(67)에서는 하이 레벨을 갖게 된다.
다시, 도 21b를 참조하면, 에미션 드라이버(210-1)는, 로우 라인마다 하나씩 마련된 에미션 드라이버 회로들(21-1 내지 21-270)을 포함할 수 있다.
이때, 각 에미션 드라이버 회로들(21-1 내지 21-270)은, 이전 로우 라인에 대한 에미션 드라이버 회로에서 출력되는 캐리 신호 Carry(n-1)를 입력받기 위한 제 1 캐리 신호 입력 단자(Carry(n-1)), 및 다음 로우 라인에 대한 에미션 드라이버 회로에서 출력되는 캐리 신호 Carry(n+1)을 입력받기 위한 제 2 캐리 신호 입력 단자(Carry(n+1))를 포함할 수 있다.
각 에미션 드라이버 회로들(21-1 내지 21-270)의 제 1 캐리 신호 입력 단자(Carry(n-1))는 이전 로우 라인에 대한 에미션 드라이버 회로의 캐리 신호 출력 단자(Carry(n-1))와 연결되고, 제 2 캐리 신호 입력 단자(Carry(n+1))는 다음 로우 라인에 대한 에미션 드라이버 회로의 캐리 신호 출력 단자(Carry(n+1))와 연결된다.
한편, 제 1 로우 라인은 이전 로우 라인이 없고, 제 270 로우 라인은 다음 로우 라인이 없으므로, 제 1 로우 라인에 대한 에미션 드라이버 회로(21-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))와 제 270 로우 라인에 대한 에미션 드라이버 회로(21-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))는, 스타트 신호(VST)가 인가되는 배선과 별도로 연결된다.
이때, 전술한 바와 같이, 에미션 드라이버 회로(21)는, 선택 신호들(TD, BU)에 따라 선택된 하나의 캐리 신호 입력 단자를 통해 입력되는 캐리 신호에 기초하여 동작하므로, 에미션 드라이버 회로(21-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))와 에미션 드라이버 회로(21-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))에 하나의 배선을 통해 동일한 스타트 신호(VST)를 인가해도 무방하다.
한편, 각 에미션 드라이버 회로들(21-1 내지 21-270)은 제 1 클럭 신호들(CLK1, CLK1b)이 각각 입력되는 제 1 클럭 입력 단자(CLK1) 및 제 2 클럭 입력 단자(CLK1b)를 포함한다.
이때, 각 로우 라인에 대한 에미션 드라이버 회로(21-1 내지 21-270)의 제 1 클럭 입력 단자(CLK1) 및 제 2 클럭 입력 단자(CLK1b)에는, CLK1 신호 및 CLK1b 신호가 로우 라인마다 이전 로우 라인과 반대로 인가된다.
구체적으로, 에미션 드라이버 회로(21-1)의 제 1 클럭 입력 단자(CLK1)에는 CLK1 신호가 인가되고, 제 2 클럭 입력 단자(CLK1b)에는 CLK1b 신호가 인가된다. 그러나, 다음 로우 라인에 대한 에미션 드라이버 회로(21-2)의 제 1 클럭 입력 단자(CLK1)에는 CLK1b 신호가 인가되고, 제 2 클럭 입력 단자(CLK1b)에는 CLK1 신호가 인가되는 것을 볼 수 있다. 이는 제 270 로우 라인에 대한 에미션 드라이버 회로(21-270)까지 마찬가지이다.
여기서, CLK1 신호 및 CLK1b 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들(67) 중 일부이며, 서로 반대의 위상을 갖는다.
한편, 각 에미션 드라이버 회로들(21-1 내지 21-270)은 제 2 클럭 신호들(CLK2, CLK2b)이 각각 입력되는 제 3 클럭 입력 단자(CLK2) 및 제 4 클럭 입력 단자(CLK2b)를 포함한다.
이때, 각 로우 라인에 대한 에미션 드라이버 회로(21-1 내지 21-270)의 제 3 클럭 입력 단자(CLK2) 및 제 4 클럭 입력 단자(CLK2b)에는, CLK2 신호 및 CLK2b 신호가 두 로우 라인 단위로 이전 로우 라인과 반대로 인가된다.
구체적으로, 에미션 드라이버 회로(21-1) 및 에미션 드라이버 회로(21-2)의 제 3 클럭 입력 단자(CLK2)에는 CLK2 신호가 인가되고, 제 4 클럭 입력 단자(CLK2b)에는 CLK2b 신호가 인가된다. 그러나, 다음 두 로우 라인에 대한 에미션 드라이버 회로들 즉, 에미션 드라이버 회로(21-3) 및 에미션 드라이버 회로(21-4)의 제 3 클럭 입력 단자(CLK2)에는 CLK2b 신호가 인가되고, 제 4 클럭 입력 단자(CLK2b)에는 CLK2 신호가 인가되는 것을 볼 수 있다. 이는 제 270 로우 라인에 대한 에미션 드라이버 회로(21-270)까지 마찬가지이다.
여기서, CLK2 신호 및 CLK2b 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들(67) 중 일부이며, 서로 반대의 위상을 갖는다.
한편, 본 개시의 일 실시 예에 따르면, 전술한 제 2 클럭 신호들(CLK2, CLK2b)의 주기가, 제 1 클럭 신호들(CLK1, CLK1b)의 주기 보다 2배 더 길수 있으나, 실시 예가 이에 한정되는 것은 아니다.
한편, 각 에미션 드라이버 회로들(21-1 내지 21-270)은, 도 21a에서 전술한 입력 에미션 신호를 입력받기 위한 입력 에미션 신호 입력 단자(CLK_EMI)를 포함한다. 여기서, 입력 에미션 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들(67) 중 일부이다.
에미션 드라이버 회로들(21-1 내지 21-270)의 입력 에미션 신호 입력 단자(CLK_EMI)에는, 파형은 동일하나 서로 다른 위상을 갖는 6개의 입력 에미션 신호들(CLK_EMI 1, CLK_EMI 2, CLK_EMI 3, CLK_EMI 4, CLK_EMI 5, CLK_EMI 6)이 로우 라인에 따라 순환적으로 하나씩 인가될 수 있다.
즉, 도 21b에 도시된 바와 같이, 제 1 로우 라인에 대한 에미션 드라이버 회로(21-1) 내지 제 4 로우 라인에 대한 에미션 드라이버 회로(21-4)에는 입력 에미션 신호 CLK_EMI 1 내지 CLK_EMI 4이 순차적으로 하나씩 각각 인가될 수 있다.
또한, 도시되지는 않았지만, 제 5 및 제 6 로우 라인에 대한 에미션 드라이버 회로들에는, 입력 에미션 신호 CLK_EMI 5 및 CLK_EMI 6이 순차적으로 하나씩 각각 인가되고, 제 7 로우 라인에 대한 에미션 드라이버 회로에는 다시 입력 에미션 신호 CLK_EMI 1이 인가될 수 있다.
이와 같은 방식으로, 나머지 에미션 드라이버 회로들에도 입력 에미션 신호가 각각 하나씩 인가되며, 마지막 제 270 로우 라인에 대한 에미션 드라이버 회로(21-270)에는 입력 에미션 신호 CLK_EMI 6가 인가될 수 있다.
한편, 각 에미션 드라이버 회로들(21-1 내지 21-270)은, 제 1 캐리 신호 입력 단자(Carry(n-1)) 및 제 2 캐리 신호 입력 단자(Carry(n+1)) 중 하나의 캐리 신호 입력 단자를 선택하기 위한 선택 신호들(제 1 선택 신호(TD), 제 2 선택 신호(BU))을 각각 입력받는 제 1 선택 신호 입력 단자(TD) 및 제 2 선택 신호 입력 단자(BU)를 포함한다.
이때, 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)는, 타이밍 컨트롤러(2000)로부터 인가되는 제 1 제어 신호들(67) 중 일부이며, 서로 다른 전압 레벨을 가진다. 예를 들어, 제 1 선택 신호(TD)는 로우 레벨의 구동 전압 신호(VGL 또는 VSS)과 같은 전압 레벨을, 제 2 선택 신호(BU)는 하이 레벨의 구동 전압 신호(VGH 또는 VDD)와 같은 전압 레벨을 가질 수 있으나, 이에 한정되는 것은 아니다.
한편, 에미션 드라이버 회로들(21-1 내지 21-270)은, 로우 레벨의 제 1 선택 신호(TD)와 하이 레벨의 제 2 선택 신호(BU)가 제 1 및 제 2 선택 신호 입력 단자(TD, BU)를 통해 각각 입력되면, 제 1 및 제 2 캐리 신호 입력 단자(Carry(n-1) 및 Carry(n+1)) 중 제 1 캐리 신호 입력 단자(Carry(n-1))를 선택하고, 선택된 제 1 캐리 신호 입력 단자(Carry(n-1))를 통해 입력되는 캐리 신호 Carry(n-1)에 기초하여, 각 로우 라인에 대응되는 에미션 신호 EPAM(n) 및 캐리 신호 Carry(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 1 캐리 신호 입력 단자(Carry(n-1))가 선택되었으므로, 스타트 신호 VST는 제 1 로우 라인에 대한 에미션 드라이버 회로(21-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))로 입력되며, 제 270 로우 라인에 대한 에미션 드라이버 회로(21-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))로는 입력되지 않는다.
따라서, 에미션 드라이버 회로들(21-1 내지 21-270)은, 제 1 로우 라인부터 제 270 로우 라인까지 순차적으로, 이전 로우 라인에 대한 캐리 신호 Carry(n-1)에 기초하여 에미션 신호 EPAM(n) 및 캐리 신호 Carry(n)을 출력하게 된다.
이때, 로우 라인 순으로 출력되는 캐리 신호 Carry(n)는 영상 프레임 기간(60) 및 블랭킹 기간(65) 모두에서 로우 레벨을 갖는다. 반면, 로우 라인 순으로 출력되는 에미션 신호 EPAM(n)는 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에는 로우 레벨을, 비발광 구간(67)에서는 하이 레벨을 갖게 된다.
한편, 각 에미션 드라이버 회로(21-1 내지 21-270)가 출력하는 에미션 신호 EPAM(n)와 캐리 신호 Carry(n)는, 로우 레벨인 시간의 길이가 서로 다를 수 있다. 예를 들어, 캐리 신호 Carry(n)가 로우 레벨인 시간의 길이를 1H 라고 할 때, 에미션 신호 EPAM(n)가 로우 레벨인 시간의 길이는 5H 일 수 있으나, 이에 한정되는 것은 아니다.
각 에미션 드라이버 회로(21-1 내지 21-270)는, 도 21a에서 전술한 바와 같이, 에미션 신호 생성부(3) 및 캐리 신호 생성부(4)를 별도로 포함한다. 즉, 각 에미션 드라이버 회로(21-1 내지 21-270)는, 도 20a 내지 20d에서 전술한 실시 예처럼 캐리 신호 Carry(n)에 기초하여 입력 에미션 신호 중 일부를 선택하여 에미션 신호 EPAM(n)을 출력하는 것이 아니라, 에미션 신호 출력부(3) 및 캐리 신호 출력부(4)를 통해 각각 생성된 에미션 신호 EPAM(n) 및 캐리 신호 Carry(n)을 별도로 출력하게 된다.
따라서, 에미션 신호 EPAM(n)가 로우 레벨을 갖는 시간과 캐리 신호 Carry(n)가 로우 레벨을 갖는 시간의 길이는 얼마든지 서로 달라질 수 있다. 이에 관한 보다 자세한 내용은 후술된다.
한편, 도 21c를 참조하면, 에미션 드라이버(210-2)의 각 에미션 드라이버 회로들(21'-1 내지 21'-270)은, 전술한 에미션 드라이버(210-1)의 각 에미션 드라이버 회로들(21-1 내지 21-270)과 동일한 구성 및 연결 구조를 갖는다. 다만, 에미션 드라이버(210-1)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들(67)이 인가되는 반면, 에미션 드라이버(210-2)에는 타이밍 컨트롤러(2000)로부터 제 1 제어 신호들과는 별도의 배선을 통해 제 2 제어 신호들(68)이 인가된다.
이하에서는, 전술한 에미션 드라이버(210-1)와 동일하거나 유사한 내용은 중복 설명을 생략하고, 차이점을 위주로 에미션 드라이버(210-2)에 대해 설명한다.
도 21c를 참조하면, 도 21b와 달리, 에미션 드라이버(210-2)의 제 1 로우 라인에 대한 에미션 드라이버 회로(20'-1)에는, 제 1 클럭 입력 단자(CLK1)에 CLK1b 신호가 입력되고, 제 2 클럭 입력 단자(CLK1b)에 CLK1 신호가 인가되는 것을 볼 수 있다.
한편, 제 1 클럭 입력 단자(CLK1) 및 제 2 클럭 입력 단자(CLK1b)에, CLK1 신호 및 CLK1b 신호가 로우 라인마다 이전 로우 라인과 반대로 인가되는 것은, 에미션 드라이버(210-2)의 각 에미션 드라이버 회로들(21'-1 내지 21'-270) 역시 마찬가지이다.
따라서, 에미션 드라이버(210-1)의 각 에미션 드라이버 회로들(21-1 내지 21-270)로 입력되는 제 1 클럭 신호들과, 에미션 드라이버(210-2)의 각 에미션 드라이버 회로들(21'-1 내지 21'-270)로 입력되는 제 1 클럭 신호들은, 동일한 로우 라인에 대해 위상이 서로 반대인 것을 확인할 수 있다.
한편, 도 21c를 참조하면, 도 21b와 달리, 제 270 로우 라인에 대한 에미션 드라이버 회로(21'-270) 및 제 269 로우 라인에 대한 에미션 드라이버 회로(21'-269)의 제 3 클럭 입력 단자(CLK2)에 CLK2b 신호가 인가되고, 제 4 클럭 입력 단자(CLK2b)에 CLK2 신호가 입력된다.
제 2 클럭 신호들(CLK2, CLK2b)이 제 3 및 제 4 클럭 입력 단자(CLK2, CLK2b)에 인가될 때 두 로우 라인 단위로 순서가 바뀌는 것은 에미션 드라이버(210-2) 역시 마찬가지이므로, 제 268 로우 라인에 대한 에미션 드라이버 회로(21'-268) 및 제 267 로우 라인에 대한 에미션 드라이버 회로(21'-267)의 제 3 클럭 입력 단자(CLK2)에는 CLK2 신호가, 제 4 클럭 입력 단자(CLK2b)에는 CLK2b 신호가 입력되는 것을 볼 수 있다.
결과적으로, 에미션 드라이버(210-1)의 각 에미션 드라이버 회로들(21-1 내지 21-270)로 입력되는 제 2 클럭 신호들과, 에미션 드라이버(210-2)의 각 에미션 드라이버 회로들(21'-1 내지 21'-270)로 입력되는 제 2 클럭 신호들은, 동일한 로우 라인에 대해 위상이 서로 반대가 되게 된다.
한편, 도 21c를 참조하면 에미션 드라이버(210-2)의 각 에미션 드라이버 회로들(21'-1 내지 21'-270) 역시, 입력 에미션 신호를 입력받기 위한 입력 에미션 신호 입력 단자(CLK_EMI)를 포함한다. 여기서, 입력 에미션 신호는, 타이밍 컨트롤러(2000)로부터 인가되는 제 2 제어 신호들(68) 중 일부이다.
에미션 드라이버 회로들(21'-1 내지 21'-270)의 입력 에미션 신호 입력 단자(CLK_EMI)에도, 파형은 동일하나 서로 다른 위상을 갖는 6개의 입력 에미션 신호들(CLK_EMI 1, CLK_EMI 2, CLK_EMI 3, CLK_EMI 4, CLK_EMI 5, CLK_EMI 6)이 로우 라인에 따라 순환적으로 하나씩 인가될 수 있다. 다만, 에미션 드라이버(210-2)에는, 에미션 드라이버(210-1)와 다른 순서로 입력 에미션 신호가 인가된다
즉, 에미션 드라이버(210-2)에서는, 도 21c에 도시된 바와 같이, 제 270 로우 라인에 대한 에미션 드라이버 회로(21'-270)에서부터 6개의 입력 에미션 신호들(CLK_EMI 1, CLK_EMI 2, CLK_EMI 3, CLK_EMI 4, CLK_EMI 5, CLK_EMI 6)이 로우 라인에 따라 순환적으로 하나씩 인가된다.
따라서, 제 269 로우 라인에 대한 에미션 드라이버 회로(21'-269)에는 입력 에미션 신호 CLK_EMI 2가 인가되고, 제 268 로우 라인에 대한 에미션 드라이버 회로(21'-268)에는 입력 에미션 신호 CLK_EMI 3가, 제 267 로우 라인에 대한 에미션 드라이버 회로(21'-267)에는 입력 에미션 신호 CLK_EMI 4가 인가되는 것을 볼 수 있다.
도시되지는 않았지만, 제 266 로우 라인에 대한 에미션 드라이버 회로에는 입력 에미션 신호 CLK_EMI 5가, 제 265 로우 라인에 대한 에미션 드라이버 회로에는 입력 에미션 신호 CLK_EMI 6가 인가되며, 제 264 로우 라인에 대한 에미션 드라이버 회로에는 다시 CLK_EMI 1이 인가된다.
이와 같은 방식으로, 나머지 에미션 드라이버 회로들에도 입력 에미션 신호가 각각 하나씩 인가되며, 제 2 로우 라인에 대한 에미션 드라이버 회로(21'-2) 및 제 1 로우 라인에 대한 에미션 드라이버 회로(21'-1)에는 도시된 바와 같이 입력 에미션 신호 CLK_EMI 5 및 CLK_EMI 6이 각각 인가되게 된다.
한편, 제 2 제어 신호들(68)에 포함된 제 1 및 제 2 선택 신호(TD 및 BU) 각각은, 제 1 제어 신호들(67)에 포함된 제 1 및 제 2 선택 신호(TD 및 BU)와 반대되는 레벨을 갖는다. 즉, 에미션 드라이버(210-1)와 달리, 에미션 드라이버(210-2)의 각 에미션 드라이버 회로들(21'-1 내지 21'-270)의 제 1 선택 신호 입력 단자(TD)에는 하이 레벨의 제 1 선택 신호(TD)가 인가되고, 제 2 선택 신호 입력 단자(BU)에는 로우 레벨의 제 2 선택 신호(BU)가 인가된다.
이에 따라, 에미션 드라이버(210-2)의 에미션 드라이버 회로들(21'-1 내지 21'-270)은, 제 1 및 제 2 캐리 신호 입력 단자(Carry(n-1) 및 Carry(n+1)) 중 제 2 캐리 신호 입력 단자(Carry(n+1))를 선택하고, 선택된 제 2 캐리 신호 입력 단자(Carry(n+1))를 통해 입력되는 캐리 신호 Carry(n+1)에 기초하여 각 로우 라인에 대응되는 에미션 신호 EPAM(n) 및 캐리 신호 Carry(n)을 각각 출력할 수 있다.
이 경우, 선택 신호들(TD, BU)에 의해 제 2 캐리 신호 입력 단자(Carry(n+1))가 선택되었으므로, 스타트 신호 VST는 제 270 로우 라인에 대한 에미션 드라이버 회로(21'-270)의 제 2 캐리 신호 입력 단자(Carry(n+1))로 입력되며, 제 1 로우 라인에 대한 에미션 드라이버 회로(21'-1)의 제 1 캐리 신호 입력 단자(Carry(n-1))로는 입력되지 않는다.
따라서, 각 에미션 드라이버 회로들(21'-1 내지 21'-270))은, 제 270 로우 라인부터 제 1 로우 라인까지 순차적으로, 다음 로우 라인에 대한 캐리 Carry(n+1)에 기초하여 에미션 신호 EPAM(n) 및 캐리 신호 Carry(n)을 출력하게 된다.
이때, 로우 라인 순으로 출력되는 캐리 신호 Carry(n)는 영상 프레임 기간(60) 및 블랭킹 기간(65) 모두에서 로우 레벨을 갖는다. 반면, 로우 라인 순으로 출력되는 에미션 신호 EPAM(n)는 영상 프레임 기간(60)(블랭킹 기간(65) 중 일부 구간(66)도 포함된다.)에는 로우 레벨을, 비발광 구간(67)에서는 하이 레벨을 갖게 된다.
한편, 각 에미션 드라이버 회로(21'-1 내지 21'-270)가 출력하는 에미션 신호 EPAM(n)와 캐리 신호 Carry(n)는, 로우 레벨인 시간의 길이가 서로 다를 수 있으며, 이는 도 21b에서 전술한 바와 같다.
이하에서는, 도 21d 내지 도 21j을 참조하여, 도 21b의 에미션 드라이버(210-1)에 포함된 복수의 에미션 드라이버 회로들(21-1 내지 21-270) 중 n 번째 로우 라인에 대한 에미션 드라이버 회로(21-n)의 동작을 보다 자세히 설명한다.
도 21d는 에미션 드라이버 회로(21-n)의 회로도를, 도 21e는 에미션 드라이버 회로(21-n)의 구동 타이밍도를 도시하고 있다.
도 21d에 따르면, 에미션 드라이버 회로(21-n)는 에미션 신호 생성부(3) 및 캐리 신호 생성부(4)를 포함하며, 에미션 신호 생성부(3)는 Q(n) 노드를, 캐리 신호 생성부(4)는 QC(n) 노드를 각각 포함한다. 또한, 에미션 드라이버 회로(21-n)에는 제 1 제어 신호들(선택 신호들(TD, BU), 제 1 클럭 신호들(CLK1, CLK1b), 제 2 클럭 신호들(CLK2, CLK2b) 및 입력 에미션 신호(CLK_EMI 1))이 도시된 바와 인가될 수 있다.
한편, 도 21e를 참조하면, 제 2 클럭 신호들(CLK2, CLK2b)의 주기가, 제 1 클럭 신호들(CLK1, CLK1b)의 주기 보다 2배 더 긴 것을 볼 수 있다. 그러나, 실시 예가 이에 한정되는 것은 아니다. 또한, 캐리 신호들은 1H 시간 동안 로우 레벨인 반면, 에미션 신호들은 5H 시간 동안 로우 레벨인 것을 볼 수 있다. 그러나, 실시 예가 이에 한정되는 것은 아니다.
또한, 도 21e를 참조하면, 제 1 선택 신호(TD)는 로우 레벨을 갖고, 제 2 선택 신호(BU)는 하이 레벨을 갖는다.
따라서, 도 21d를 참조하면, 에미션 신호 생성부(3)의 트랜지스터(T2)는 온되고, 트랜지스터(T3)은 오프된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 1 스캔 신호 입력 단자(Scan(n-1))가 선택되며, 에미션 신호 생성부(3)는, 제 1 스캔 신호 입력 단자(Scan(n-1))을 통해 입력되는 스캔 신호 Scan(n-1)에 기초하여 동작하게 됨을 알 수 있다.
한편, 캐리 신호 생성부(4)의 경우, 캐리 신호 Carry(n-1)이 로우 레벨인 경우에만, 트랜지스터(T12)이 온되어 로우 레벨의 TD 신호가 QC(n) 노드에 인가되고, 트랜지스터(T15)가 온되어 하이 레벨의 BU 신호가 QCB(n) 노드에 인가됨을 알 수 있다.
이하에서는, 도 21f 내지 도 21j를 참조하여, 도 21e의 구동 타이밍도에서 ① 내지 ⑧ 시간 구간에서 에미션 드라이버 회로(21-n)의 동작을 자세히 설명한다.
도 21f는 도 21e의 구동 타이밍도 중 ① 시간 구간에서 에미션 드라이버 회로(21-n)의 동작을 도시하고 있다. ① 시간 구간에는 Q(n) 노드 및 QC(n) 노드가 로우 레벨의 전압으로 프리-차지(pre-charge)된다.
구체적으로, 에미션 신호 생성부(3)를 보면, 로우 레벨의 Carry(n-1) 신호에 따라 온된 트랜지스터(T1) 및 TD 신호에 따라 온된 트랜지스터(T2)를 통해 로우 레벨의 CLK2 신호가 Q(n) 노드에 인가된다. 이에 따라, 로우 레벨의 전압이 커패시터(C1)을 통해 Q(n) 노드에 pre-charge된다.
또한, 캐리 신호 생성부(4)를 보면, 로우 레벨의 Carry(n-1) 신호에 따라 온된 트랜지스터(T13)을 통해 로우 레벨의 TD 전압이 QC(n) 노드에 인가되며, 이에 따라, 로우 레벨의 전압이 커패시터(C4)를 통해 QC(n) 노드에 pre-charge된다.
도 21g는 도 21e의 구동 타이밍도 중 ② 시간 구간에서 에미션 드라이버 회로(21-n)의 동작을 도시하고 있다. ② 시간 구간에는 Q(n) 노드의 전압이 부트스트랩핑(Bootstrapping)되어 로우 레벨의 에미션 신호 EPAM(n)이 출력되고, QC(n) 노드의 전압이 부트스트래핑되어 로우 레벨의 캐리 신호 Carry(n)이 출력된다.
구체적으로, 에미션 신호 생성부(3)를 보면, ② 시간 구간에는 Carry(n-1) 신호가 하이 레벨이므로, Q(n) 노드는 로우 레벨의 전압으로 pre-charge된 상태에서 플로팅된다. 이때, CLK_EMI 1 신호가 로우 레벨이 되므로, Q(n) 노드의 전압은 커패시터(C1)을 통해 부트스트래핑된다. 이에 따라 완전히(fully) 턴-온된 트랜지스터(T11)을 통해, 로우 레벨의 CLK_EMI 1 신호가 에미션 신호 EPAM(n)로 출력되게 된다.
또한, 캐리 신호 생성부(4)를 보면, ② 시간 구간에는 Carry(n-1) 신호가 하이 레벨이므로, QC(n) 노드는 로우 레벨의 전압으로 pre-charge된 상태에서 플로팅된다. 이때, CLK 1 신호가 로우 레벨이 되므로, QC(n) 노드의 전압은 커패시터(C4)를 통해 부트스트래핑된다. 이에 따라 완전히(fully) 턴-온된 트랜지스터(T20)을 통해, 로우 레벨의 CLK 1 신호가 캐리 신호 Carry(n)으로 출력되게 된다.
도 21h는 도 21e의 구동 타이밍도 중 ③ 내지 ⑥ 시간 구간에서 에미션 드라이버 회로(21-n)의 동작을 도시하고 있다. ③ 내지 ⑥ 시간 구간에는 로우 레벨의 에미션 신호 EPAM(n)의 출력이 유지되고, 로우 레벨의 캐리 신호 Carry(n)의 출력이 풀-업(pull-up)된다.
구체적으로, 에미션 신호 생성부(3)를 보면, ③ 내지 ⑥ 시간 구간 동안 Carry(n-1) 신호가 하이 레벨이고, CLK_EMI 1 신호가 로우 레벨므로, Q(n) 노드는 부트스트래핑 전압을 유지하며 지속적으로 로우 레벨의 EPAM(n) 신호를 출력한다.
한편, 캐리 신호 생성부(4)를 보면, ③ 시간 시간 구간에서 캐리 신호 Carry(n+1)이 로우 레벨이되므로, 온된 트랜지스터(T16)을 통해 하이 레벨의 BU 신호가 QC(n) 노드에 인가된다. 이에 따라, 트랜지스터(T20)이 오프되고, 로우 레벨의 캐리 신호 Carry(n)의 출력이 풀-업된다.
이때, 로우 레벨의 캐리 신호 Carry(n+1)에 따라 온된 트랜지스터(T14)를 통해 로우 레벨의 TD 신호가, 그리고, 로우 레벨의 CLK1b 신호에 따라 온된 트랜지스터(T17)를 통해 로우 레벨의 CLK1b 신호가 QCB(n) 노드에 인가된다. 이에 따라, 트랜지스터(T21)이 온되며, 온된 트랜지스터(T21)을 통해 하이 레벨의 구동 전압 VDD가 Carry(n) 출력 노드로 출력되게 된다.
도 21i는 도 21e의 구동 타이밍도 중 ⑦ 시간 구간에서 에미션 드라이버 회로(21-n)의 동작을 도시하고 있다. ⑦ 시간 구간에는 Q(n) 노드 및 로우 레벨의 에미션 신호 EPAM(n)의 출력이 풀-업되고, QC(n) 노드가 프리-차지된다.
구체적으로, ⑦ 시간 구간에서 CLK2 신호는 하이 레벨을 갖는다. 따라서, 에미션 신호 생성부(3)를 보면, 로우 레벨의 Carry(n-1) 신호에 따라 온된 트랜지스터(T1) 및 TD 신호에 따라 온된 트랜지스터(T2)를 통해 하이 레벨의 CLK2 신호가 Q(n) 노드에 인가된다. 또한, 로우 레벨의 CLK1b 신호에 따라 온된 트랜지스터(T9)를 통해 하이 레벨의 구동 전압 VDD가 Q(n) 노드에 인가된다. 이에 따라, 트랜지스터(T11)은 오프된다. 한편, 로우 레벨의 CLK1b 신호에 따라 QB(n) 노드는 로우 레벨이 되며, 이에 따라 온된 트랜지스터(T12)를 통해 하이 레벨의 구동 전압 VDD가 에미션 신호 EPAM(n) 출력 노드로 출력되게 된다.
한편, ⑦ 시간 구간에서 CLK1 신호는 하이 레벨을 갖는다. 따라서, 캐리 신호 생성부(4)를 보면, 로우 레벨의 Carry(n-1) 신호에 따라 온된 트랜지스터(T13)을 통해 로우 레벨의 TD 신호가 QC(n) 노드에 인가된다. 이에 따라, 로우 레벨의 전압이 커패시터(C4)를 통해 QC(n) 노드에 pre-charge된다.
도 21j는 도 21e의 구동 타이밍도 중 ⑧ 시간 구간에서 에미션 드라이버 회로(21-n)의 동작을 도시하고 있다. ⑧ 시간 구간에는 Q(n) 노드에 하이 레벨의 구동 전압 VDD가 인가되고, EPAM(n) 출력 노드를 통해 하이 레벨의 구동 전압 VDD가 출력되며, QC(n) 노드의 전압이 부트스트래핑되어 로우 레벨의 캐리 신호 Carry(n)이 출력된다.
구체적으로, 에미션 신호 생성부(3)를 보면, ⑧ 시간 구간에서는, CLK1b 신호가 하이 레벨이 되지만, 트랜지스터(T9)의 게이트 단자 및 QB(n) 노드는 ⑦ 시간 구간에서 로우 레벨의 전압이 인가된 채로 플로팅된다. 따라서, 온된 상태를 유지하는 트랜지스터(T9)를 통해 하이 레벨의 구동 전압 VDD가 Q(n) 노드에 인가되고, 온된 상태를 유지하는 트랜지스터(T12)를 통해 레벨의 구동 전압 VDD가 EPAM(n) 출력 노드를 통해 출력된다.
한편, 캐리 신호 생성부(4)를 보면, ⑧ 시간 구간에서 Carry(n-1) 신호가 하이 레벨이므로, QC(n) 노드는 로우 레벨의 전압으로 pre-charge된 상태에서 플로팅된다. 이때, CLK 1 신호가 로우 레벨이 되므로, QC(n) 노드의 전압은 커패시터(C4)를 통해 부트스트래핑된다. 이에 따라 완전히(fully) 턴-온된 트랜지스터(T20)을 통해, 로우 레벨의 CLK 1 신호가 캐리 신호 Carry(n)으로 출력되게 된다.
한편, 비발광 구간(Non-Emission Period)에서는 입력 에미션 신호들(CLK_EMI 1 내지 CLK_EMI 6)이 모두 하이 레벨을 가지므로, 트랜지스터(T11)이 온되더라도 하이 레벨의 전압이 EPAM(n) 출력 노드를 통해 출력되게 된다.
도 21k 및 도 21l는 도 21c의 에미션 드라이버(210-2)에 포함된 복수의 에미션 드라이버 회로들(21'-1 내지 21'-270) 중 n 번째 로우 라인에 대한 에미션 드라이버 회로(21'-n)의 회로도 및 구동 타이밍도를 각각 도시하고 있다.
먼저, 도 21d의 에미션 드라이버 회로(21-n)와 도 21k의 에미션 드라이버 회로(21'-n)을 비교하면, 그 구성이 서로 동일한 것을 확인할 수 있다.
다만, 동일한 위치의 클럭 입력 단자에 서로 반대되는 위상의 클럭 신호가 인가된다. 즉, 에미션 드라이버 회로(21-n)에서 CLK2 신호가 입력되는 입력 단자와 같은 위치의 에미션 드라이버 회로(21'-n)의 입력 단자에는 CLK2b 신호가 입력되고, 에미션 드라이버 회로(21-n)에서 CLK2b 신호가 입력되는 입력 단자와 같은 위치의 에미션 드라이버 회로(21'-n)의 입력 단자에는 CLK2 신호가 입력되는 것을 볼 수 있다. 이는 CLK1 및 CLK1b 신호 역시 마찬가지이다.
또한, 도 21d의 에미션 드라이버 회로(21-n)와 도 21k의 에미션 드라이버 회로(21'-n)을 비교하면, 동일한 위치의 입력 에미션 신호 입력 단자에 서로 다른 입력 에미션 신호가 입력된다. 즉, 같은 n 번째 로우 라인에 대한 에미션 드라이버 회로이지만, 에미션 드라이버 회로(21-n)에는 CLK_EMI 1 신호가, 에미션 드라이버 회로(21'-n)에는 CLK_EMI 6 신호가 입력되는 것을 볼 수 있다.
또한, 도 21l을 참조하면, 제 1 선택 신호(TD) 및 제 2 선택 신호(BU)의 레벨이 도 21e에 도시된 것과 반대인 것을 볼 수 있다.
이와 같이, 도 21d의 에미션 드라이버 회로(21-n)에는 전술한 제 1 제어 신호들(67)이, 도 21k의 에미션 드라이버 회로(21'-n)에는 전술한 제 2 제어 신호들(68)이 각각 서로 다른 배선을 통해 인가되게 된다.
한편, 도 21k에 따르면, 에미션 드라이버 회로(21'-n)는 에미션 신호 생성부(3) 및 캐리 신호 생성부(4)를 포함하며, 에미션 신호 생성부(3)는 Q(n) 노드를, 캐리 신호 생성부(4)는 QC(n) 노드를 각각 포함한다. 또한, 에미션 드라이버 회로(21'-n)에는 제 2 제어 신호들(선택 신호들(TD, BU), 제 1 클럭 신호들(CLK1, CLK1b), 제 2 클럭 신호들(CLK2, CLK2b) 및 입력 에미션 신호(CLK_EMI 6))이 도시된 바와 인가될 수 있다.
한편, 도 21l를 참조하면, 제 2 클럭 신호들(CLK2, CLK2b)의 주기가, 제 1 클럭 신호들(CLK1, CLK1b)의 주기 보다 2배 더 긴 것을 볼 수 있다. 그러나, 실시 예가 이에 한정되는 것은 아니다. 또한, 캐리 신호들은 1H 시간 동안 로우 레벨인 반면, 에미션 신호들은 5H 시간 동안 로우 레벨인 것을 볼 수 있다. 그러나, 실시 예가 이에 한정되는 것은 아니다.
또한, 도 21l를 참조하면, 제 1 선택 신호(TD)는 하이 레벨을 갖고, 제 2 선택 신호(BU)는 로우 레벨을 갖는다. 따라서, 도 21k를 참조하면, 에미션 신호 생성부(3)의 트랜지스터(T2)는 오프되고, 트랜지스터(T3)은 온된다. 즉, 제 1 및 제 2 선택 신호(TD, BU)에 의해 제 2 스캔 신호 입력 단자(Scan(n+1))가 선택되며, 에미션 신호 생성부(3)는, 제 2 스캔 신호 입력 단자(Scan(n+1))을 통해 입력되는 스캔 신호 Scan(n+1)에 기초하여 동작하게 됨을 알 수 있다.
한편, 캐리 신호 생성부(4)의 경우, 캐리 신호 Carry(n+1)이 로우 레벨인 경우에만, 트랜지스터(T16)이 온되어 로우 레벨의 BU 신호가 QC(n) 노드에 인가되고, 트랜지스터(T14)가 온되어 하이 레벨의 TD 신호가 QCB(n) 노드에 인가됨을 알 수 있다.
한편, 도 21k에 도시된 에미션 드라이버 회로(21'-n)의 보다 구체적인 동작은, 도 21l에 도시된 구동 타이밍도, 도 21d 내지 도 21j를 통해 전술한 에미션 드라이버 회로(21-n)에 관한 설명을 통해 충분히 이해될 수 있으므로, 중복 설명은 생략하기로 한다.
도 22a는 본 개시의 일 실시 예에 따른 디스플레이 패널(100)의 단면도이다. 도 22a에서는 설명의 편의를 위해, 디스플레이 패널(100)에 포함된 하나의 픽셀만을 도시하였다.
도 22a에 따르면, 디스플레이 패널(100)은 글래스 기판(80), TFT 층(70) 및 무기 발광 소자 R, G, B(120-1, 120-2, 120-3)를 포함할 수 있다. 이때, 전술한 서브 픽셀 회로(110)는 TFT(Thin Film Transistor)로 구현되어, 글래스 기판(80)상의 TFT 층(70)에 포함될 수 있다.
무기 발광 소자 R, G, B(120-1, 120-2, 120-3) 각각은, 대응되는 서브 픽셀 회로(110)와 전기적으로 연결되도록 TFT 층(70) 위에 실장되어 전술한 서브 픽셀을 구성할 수 있다.
도면에 도시하지는 않았지만, TFT 층(70)에는 무기 발광 소자(120-1, 120-2, 120-3)로 구동 전류를 제공하기 위한 서브 픽셀 회로(110)가 무기 발광 소자(120-1, 120-2, 120-3)별로 존재하며, 무기 발광 소자(120-1, 120-2, 120-3) 각각은 대응되는 서브 픽셀 회로(110)와 전기적으로 연결되도록 TFT 층(70) 위에 각각 실장 내지 배치될 수 있다.
한편, 도 22a에서는 무기 발광 소자 R, G, B(120-1, 120-2, 120-3)가 플립 칩(flip chip) 타입의 마이크로 LED인 것을 예로 들어 도시하였다. 그러나, 이에 한정되는 것은 아니며, 실시 예에 따라 무기 발광 소자 R, G, B(120-1, 120-2, 120-3)는 수평(lateral) 타입이나 수직(vertical) 타입의 마이크로 LED가 될 수도 있다.
도 22b는 본 개시의 다른 일 실시 예에 따른 디스플레이 패널(100)의 단면도이다.
도 22b에 따르면, 디스플레이 패널(100)은, 글래스 기판(80)의 일면에 형성된 TFT 층(70), TFT 층(70) 위에 실장된 무기 발광 소자 R, G, B(120-1, 120-2, 120-3), 구동부(500), 그리고, TFT 층(70)에 형성된 서브 픽셀 회로(110)와 구동부(500)를 전기적으로 연결하기 위한 연결 배선(90)을 포함할 수 있다.
전술한 바와 같이, 본 개시의 일 실시 예에 따르면, 구동부(500)의 각종 드라이버나 회로들 중 적어도 일부는, 별도의 칩 형태로 구현되어 글래스 기판(80)의 후면에 배치되고, 연결 배선(90)을 통해 TFT 층(70)에 형성된 서브 픽셀 회로들(110)과 연결될 수 있다.
이와 관련하여, 도 22b를 참조하면, TFT 층(70)에 포함된 서브 픽셀 회로들(110)은 TFT 패널(이하, TFT 층(70)과 글래스 기판(80)을 합하여 TFT 패널이라 한다.)의 에지(또는 측면)에 형성된 연결 배선(90)을 통해 구동부(500)와 전기적으로 연결되는 것을 볼 수 있다. 이때, 연결 배선(90)은 전술한 스캔 라인, 데이터 라인(DL) 중 적어도 일부를 포함할 수 있다.
이와 같이, 디스플레이 패널(100)의 에지 영역에 연결 배선(90)을 형성하여 TFT 층(70)에 포함된 서브 픽셀 회로들(110)과 구동부(500)를 연결하는 이유는, 글래스 기판(80)를 관통하는 홀(Hole)을 형성하여 서브 픽셀 회로들(110)과 구동부(500)를 연결하는 경우, TFT 패널(70, 80)의 제조 공정과 홀에 전도성 물질을 채우는 공정 사이의 온도 차이로 인해 글래스 기판(80)에 크랙이 생기는 등의 문제가 발생할 수 있기 때문이다.
한편, 전술한 바와 같이, 본 개시의 다른 일 실시 예에 따르면, 구동부(500)의 각종 드라이버 및 회로들 중 적어도 일부는, 디스플레이 패널(100) 내의 TFT 층에 형성된 서브 픽셀 회로들과 함께 TFT 층에 형성되어 서브 픽셀 회로들과 연결될 수도 있다. 도 22c는 이러한 실시 예를 도시하고 있다.
도 22c는 본 개시의 일 실시 예에 따른 TFT 층(70)의 평면도이다. 도 22c를 참조하면, TFT 층(70)에는 하나의 픽셀(10)이 차지하는 영역(이 영역에는 픽셀(10)에 포함된 R, G, B 서브 픽셀 각각에 대응되는 서브 픽셀 회로들(110)이 존재한다.) 외에 나머지 영역(11)이 존재하는 것을 볼 수 있다.
이와 같이, TFT 층(70)에는 나머지 영역(11)들이 존재하므로, 이러한 나머지 영역(11)들에 전술한 구동부(500)의 각종 드라이버나 회로들 중 일부가 형성될 수 있다.
도 22c는 전술한 게이트 드라이버들이 TFT 층(70)의 상기 나머지 영역(11)에 구현된 예를 도시하고 있다. 이와 같이, TFT 층(70) 내부에 게이트 드라이버가 형성된 구조를 GIP(Gate In Panel) 구조라고 부를 수 있으나, 명칭에 이에 한정되는 것은 아니다. 또한, TFT 층(70)에 형성되는 게이트 드라이버의 위치 역시 도 22c에 도시된 것에 한정되는 것은 아니다.
한편, 도 22c는 하나의 예시일 뿐, TFT 층(70)의 나머지 영역(11)에 포함될 수 있는 회로가 게이트 드라이버에 한정되는 것은 아니다. 실시 예에 따라, TFT 층(70)에는 R, G, B 서브 픽셀을 각각 선택하기 위한 디먹스(DeMUX) 회로, 정전기로부터 서브 픽셀 회로(110)를 보호하기 위한 ESD(Electro Static Discharge) 보호 회로 등이 더 포함될 수도 있을 것이다.
이상에서는, TFT 층(70)이 형성되는 기판이 글래스 기판(80)인 경우를 예로 들었으나, 실시 예가 이에 한정되는 것은 아니다. 가령, 합성 수지 기판 상에 TFT 층(70)이 형성될 수도 있다. 이 경우에는 합성 수지 기판을 관통하는 홀을 통해 TFT 층(70)의 서브 픽셀 회로들(100)과 구동부(500)가 연결될 수도 있을 것이다.
한편, 이상에서는, TFT 층(70)에 서브 픽셀 회로(110)가 구현되는 예를 설명하였다. 그러나, 실시 예가 이에 한정되는 것은 아니다. 즉, 본 개시의 다른 일 실시 예에 따르면, 서브 픽셀 회로(110) 구현 시, TFT 층(70)을 이용하지 않고, 서브 픽셀 단위 또는 픽셀 단위로, 초소형 마이크로 IC 형태의 픽셀 회로칩을 구현하고, 이를 기판 위에 실장하는 것도 가능하다. 이때, 서브 픽셀 회로 칩이 실장되는 위치는, 예를 들어, 대응되는 무기 발광 소자(120)의 주변일 수 있으나, 이에 한정되는 것은 아니다.
또한, 이상에서는, TFT 층(70)에 게이트 드라이버들이 형성된 것을 예로 들었으나, 실시 예가 이에 한정되는 것은 아니다. 즉, 본 개시의 다른 일 실시 예에 따르면, 게이트 드라이버들(예를 들어, 스캔 드라이버, 에미션 드라이버, 스윕 드라이버) 또는 게이트 드라이버들을 구성하는 각 로우 라인별 게이트 드라이버 회로들(로우 라인별 스캔 드라이버 회로들, 로우 라인별 에미션 드라이버 회로들, 로우 라인별 스윕 드라이버 회로들)은, 초소형 마이크로 IC 형태의 게이트 드라이버 칩 또는 게이트 드라이버 회로 칩들로 구현되어 TFT 층(70) 상에 실장될 수도 있다.
또한, 상술한 본 개시의 다양한 실시 예들에서, TFT 층(또는 TFT 패널)을 구성하는 TFT는 특정 구조나 타입으로 한정되지 않는다, 즉, 본 개시의 다양한 예들에서 인용된 TFT는, LTPS(Low Temperature Poly Silicon) TFT, 산화물(oxide) TFT, 실리콘(poly silicon or a-silicon) TFT, 유기 TFT, 그래핀 TFT 등으로도 구현될 수 있으며, Si wafer CMOS공정에서 P type(or N-type) MOSFET만 만들어 적용할 수도 있다.
이상 설명한 바와 같은 본 개시의 다양한 실시 예에 따르면, 무기 발광 소자가 발광하는 빛의 파장이 계조에 따라 변화되는 것을 방지할 수 있다. 또한, 구동 트랜지스터들 간의 문턱 전압 및 이동도 차이로 인해 영상에 나타날 수 있는 얼룩을 용이하게 보상할 수 있다. 또한, 색상의 보정이 용이해 진다. 또한, 모듈 형태의 디스플레이 패널들을 조합하여 대면적 디스플레이 패널을 구성하는 경우나, 하나의 대형 디스플레이 패널을 구성하는 경우에도, 보다 용이하게 얼룩 보상 및 색상 보정이 가능하다. 또한, 디스플레이 패널 구동시 소비되는 소비 전력을 줄일 수 있다. 또한, 디스플레이 패널의 위치별로 상이하게 발생하는 구동 전압의 강하가 데이터 전압의 설정 과정에 미치는 영향을 보상할 수 있게 된다. 또한, 보다 최적화된 구동 회로의 설계가 가능하며, 안정적이고 효율적으로 무기 발광 소자를 구동할 수 있게 된다. 또한, 스윕 로드에 의한 휘도 불균일 및 수평 크로스토크 문제를 개선할 수 있다. 또한, 복수의 디스플레이 모듈을 결합하여 하나의 디스플레이 패널을 구성할 경우 상, 하 디스플레이 모듈의 경계에서 발생할 수 있는 영상의 왜곡을 감소시킬수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 따른 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 한 것이고, 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 디스플레이 장치에 있어서,
    복수의 디스플레이 모듈을 포함하는 모듈라 디스플레이 패널; 및
    타이밍 컨트롤러;를 포함하고,
    상기 복수의 디스플레이 모듈 각각은,
    복수의 무기 발광 소자로 구성된 픽셀들이 복수의 로우 라인에 배치된 픽셀 어레이, 및 상기 픽셀 어레이의 무기 발광 소자들 각각에 대응되는 서브 픽셀 회로들을 포함하는 디스플레이 패널; 및
    상기 타이밍 컨트롤러에서 제공되는 제어 신호들에 기초하여 상기 픽셀 어레이의 무기 발광 소자들이 상기 복수의 로우 라인의 제 1 순서 또는 상기 제 1 순서와 반대인 제 2 순서로 순차적으로 발광하도록 상기 서브 픽셀 회로들을 구동하는 구동부;를 포함하고,
    상기 타이밍 컨트롤러는,
    상기 복수의 디스플레이 모듈 중 제 1 디스플레이 모듈의 무기 발광 소자들을 상기 제 1 순서로 발광시키기 위한 제 1 제어 신호들을 제 1 디스플레이 모듈의 구동부에 제공하고,
    상기 제 1 디스플레이 모듈의 위 또는 아래에 위치하는 제 2 디스플레이 모듈의 무기 발광 소자들을 상기 제 2 순서로 발광시키기 위한 제 2 제어 신호들을 상기 제 2 디스플레이 모듈의 구동부에 제공하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 구동부는,
    상기 서브 픽셀 회로들에 로우 라인 순으로 영상 데이터 전압이 설정되도록 상기 서브 픽셀 회로들에 로우 라인 순으로 스캔 신호를 제공하는 스캔 드라이버; 및
    상기 픽셀 어레이의 무기 발광 소자들이 상기 스캔 신호에 따라 설정된 영상 데이터 전압에 기초하여 로우 라인 순으로 발광하도록 상기 서브 픽셀 회로들에 로우 라인 순으로 에미션 신호를 제공하는 에미션 드라이버;를 포함하는 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 제어 신호들은, 별도의 배선을 통해 상기 타이밍 컨트롤러로부터 상기 제 1 및 제 2 디스플레이 모듈의 구동부로 각각 제공되는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 스캔 드라이버는,
    서로 동일한 회로 구조를 갖는 복수의 스캔 드라이버 회로를 포함하고,
    상기 복수의 스캔 드라이버 회로 각각은,
    로우 라인 별로 마련되며, 각 로우 라인에 대응되는 서브 픽셀 회로들로 상기 스캔 신호를 출력하는 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 복수의 스캔 드라이버 회로 중 하나의 로우 라인에 대응되는 제 1 스캔 드라이버 회로는,
    상기 하나의 로우 라인의 이전 로우 라인에 대응되는 제 2 스캔 드라이버 회로가 출력하는 제 1 스캔 신호를 입력받기 위한 제 1 스캔 신호 입력 단자; 및 상기 하나의 로우 라인의 다음 로우 라인에 대응되는 제 3 스캔 드라이버 회로가 출력하는 제 2 스캔 신호를 입력받기 위한 제 2 스캔 신호 입력 단자;를 포함하고,
    상기 제 1 및 제 2 스캔 신호 입력 단자 중 선택된 하나의 스캔 신호 입력 단자를 통해 입력되는 스캔 신호에 기초하여, 상기 하나의 로우 라인에 대응되는 서브 픽셀 회로들로 상기 스캔 신호를 출력하는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제 1 디스플레이 모듈에 포함된 복수의 스캔 드라이버 회로는,
    상기 제 1 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 1 스캔 신호 입력 단자를 통해 입력되는 상기 제 1 스캔 신호에 기초하여 상기 제 1 디스플레이 모듈의 첫 번째 로우 라인부터 마지막 로우 라인까지 순차적으로 상기 스캔 신호를 상기 서브 픽셀 회로들에 제공하고,
    상기 제 2 디스플레이 모듈에 포함된 복수의 스캔 드라이버 회로는,
    상기 제 2 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 2 스캔 신호 입력 단자를 통해 입력되는 상기 제 2 스캔 신호에 기초하여 상기 제 2 디스플레이 모듈의 마지막 로우 라인부터 첫 번째 로우 라인까지 순차적으로 상기 스캔 신호를 상기 서브 픽셀 회로들에 제공하는 디스플레이 장치.
  7. 제 5 항에 있어서,
    상기 복수의 스캔 드라이버 회로 각각은,
    클럭 신호가 입력되는 제 1 클럭 입력 단자;
    상기 클럭 신호와 반대의 위상을 갖는 클럭 신호가 입력되는 제 2 클럭 입력 단자; 및
    상기 제 1 및 제 2 스캔 신호 입력 단자 중 하나의 스캔 신호 입력 단자를 선택하기 위한 선택 신호들을 입력받는 제 1 및 제 2 선택 신호 입력 단자;를 포함하는 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 제 1 제어 신호들은,
    제 1 클럭 신호, 상기 제 1 클럭 신호와 반대의 위상을 갖는 제 2 클럭 신호, 제 1 레벨의 제 1 선택 신호, 및 상기 제 1 레벨과 다른 제 2 레벨의 제 2 선택 신호를 포함하고,
    상기 제 2 제어 신호들은,
    상기 제 1 클럭 신호와 반대의 위상을 갖는 제 3 클럭 신호, 상기 제 3 클럭 신호와 반대의 위상을 갖는 제 4 클럭 신호, 상기 제 2 레벨의 제 3 선택 신호, 및 상기 제 1 레벨의 제 4 선택 신호를 포함하고,
    상기 제 1 디스플레이 모듈의 복수의 로우 라인 중 하나의 로우 라인에 대한 스캔 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호, 상기 제 1 선택 신호 및 상기 제 2 선택 신호가 각각 입력되고,
    상기 제 2 디스플레이 모듈의 복수의 로우 라인 중 상기 하나의 로우 라인에 대응되는 로우 라인에 대한 스캔 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 3 클럭 신호, 상기 제 4 클럭 신호, 상기 제 3 선택 신호 및 상기 제 4 선택 신호가 각각 입력되는 디스플레이 장치.
  9. 제 3 항에 있어서,
    상기 에미션 드라이버는,
    서로 동일한 회로 구조를 갖는 복수의 에미션 드라이버 회로를 포함하고,
    상기 복수의 에미션 드라이버 회로 각각은,
    로우 라인 별로 마련되며, 각 로우 라인에 대응되는 서브 픽셀 회로들로 상기 에미션 신호를 출력하는 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 에미션 드라이버는, 제 1 타입의 에미션 드라이버이고,
    상기 제 1 타입의 에미션 드라이버에 포함된 복수의 에미션 드라이버 회로 중 하나의 로우 라인에 대응되는 제 1 에미션 드라이버 회로는,
    상기 하나의 로우 라인의 이전 로우 라인에 대응되는 제 2 에미션 드라이버 회로가 출력하는 제 1 에미션 신호를 입력받기 위한 제 1 에미션 신호 입력 단자; 및 상기 하나의 로우 라인의 다음 로우 라인에 대응되는 제 3 에미션 드라이버 회로가 출력하는 제 2 에미션 신호를 입력받기 위한 제 2 에미션 신호 입력 단자;를 포함하고,
    상기 제 1 및 제 2 에미션 신호 입력 단자 중 선택된 하나의 에미션 신호 입력 단자를 통해 입력되는 에미션 신호에 기초하여, 상기 하나의 로우 라인에 대응되는 서브 픽셀 회로들로 상기 에미션 신호를 출력하는 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 제 1 디스플레이 모듈에 포함된 복수의 에미션 드라이버 회로는,
    상기 제 1 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 1 에미션 신호 입력 단자를 통해 입력되는 상기 제 1 에미션 신호에 기초하여 상기 제 1 디스플레이 모듈의 첫 번째 로우 라인부터 마지막 로우 라인까지 순차적으로 상기 에미션 신호를 상기 서브 픽셀 회로들에 제공하고,
    상기 제 2 디스플레이 모듈에 포함된 복수의 에미션 드라이버 회로는,
    상기 제 2 제어 신호들에 포함된 선택 신호들에 따라 선택된 제 2 에미션 신호 입력 단자를 통해 입력되는 상기 제 2 에미션 신호에 기초하여 상기 제 2 디스플레이 모듈의 마지막 로우 라인부터 첫 번째 로우 라인까지 순차적으로 상기 에미션 신호를 상기 서브 픽셀 회로들에 제공하는 디스플레이 장치.
  12. 제 10 항에 있어서,
    상기 제 1 타입의 에미션 드라이버에 포함된 복수의 에미션 드라이버 회로 각각은,
    클럭 신호가 입력되는 제 1 클럭 입력 단자;
    상기 클럭 신호와 반대의 위상을 갖는 클럭 신호가 입력되는 제 2 클럭 입력 단자; 및
    상기 제 1 및 제 2 에미션 신호 입력 단자 중 하나의 에미션 신호 입력 단자를 선택하기 위한 선택 신호들을 입력받는 제 1 및 제 2 선택 신호 입력 단자;를 포함하는 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 제 1 제어 신호들은,
    제 1 클럭 신호, 상기 제 1 클럭 신호와 반대의 위상을 갖는 제 2 클럭 신호, 제 1 레벨의 제 1 선택 신호, 및 상기 제 1 레벨과 다른 제 2 레벨의 제 2 선택 신호를 포함하고,
    상기 제 2 제어 신호들은,
    상기 제 1 클럭 신호와 반대의 위상을 갖는 제 3 클럭 신호, 상기 제 3 클럭 신호와 반대의 위상을 갖는 제 4 클럭 신호, 상기 제 2 레벨의 제 3 선택 신호, 및 상기 제 1 레벨의 제 4 선택 신호를 포함하고,
    상기 제 1 디스플레이 모듈의 복수의 로우 라인 중 하나의 로우 라인에 대한 에미션 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 1 클럭 신호, 상기 제 2 클럭 신호, 상기 제 1 선택 신호 및 상기 제 2 선택 신호가 각각 입력되고,
    상기 제 2 디스플레이 모듈의 복수의 로우 라인 중 상기 하나의 로우 라인에 대응되는 로우 라인에 대한 에미션 드라이버 회로의 제 1 클럭 입력 단자, 제 2 클럭 입력 단자, 제 1 선택 신호 입력 단자 및 제 2 선택 신호 입력 단자에는, 상기 제 3 클럭 신호, 상기 제 4 클럭 신호, 상기 제 3 선택 신호 및 상기 제 4 선택 신호가 각각 입력되는 디스플레이 장치.
  14. 제 9 항에 있어서,
    상기 에미션 드라이버는, 캐리 신호 및 입력 신호에 기초하여 에미션 신호를 출력하는 제 2 타입의 에미션 드라이버이고,
    상기 제 2 타입의 에미션 드라이버에 포함된 복수의 에미션 드라이버 회로 중 하나의 로우 라인에 대응되는 제 1 에미션 드라이버 회로는,
    상기 하나의 로우 라인의 이전 로우 라인에 대응되는 제 2 에미션 드라이버 회로가 출력하는 제 1 캐리 신호를 입력받기 위한 제 1 캐리 신호 입력 단자; 및 상기 하나의 로우 라인의 다음 로우 라인에 대응되는 제 3 에미션 드라이버 회로가 출력하는 제 2 캐리 신호를 입력받기 위한 제 2 캐리 신호 입력 단자;를 포함하고,
    상기 제 1 및 제 2 캐리 신호 입력 단자 중 선택된 하나의 캐리 신호 입력 단자를 통해 입력되는 캐리 신호에 기초하여, 상기 하나의 로우 라인에 대응되는 제 3 캐리 신호를 출력하고,
    상기 제 3 캐리 신호에 기초하여 상기 제 1 에미션 드라이버 회로로 입력되는 입력 신호로부터 상기 하나의 로우 라인에 대응되는 서브 픽셀 회로들로 제공될 에미션 신호를 선택하여 출력하는 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 제 1 내지 제 3 에미션 드라이버 회로에 입력되는 입력 신호들은, 서로 위상이 다른 동일한 신호인 디스플레이 장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013142868A (ja) * 2012-01-12 2013-07-22 Sharp Corp 表示装置および表示方法
US20160180812A1 (en) * 2014-12-22 2016-06-23 Samsung Electronics Co., Ltd. Display device, display system including the same and display method thereof
KR20160148790A (ko) * 2015-06-16 2016-12-27 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 구동 방법
KR20180023402A (ko) * 2016-08-25 2018-03-07 삼성전자주식회사 비디오월 시스템 및 그 제어 방법과, 디스플레이장치
KR20200101605A (ko) * 2019-02-20 2020-08-28 삼성전자주식회사 디스플레이 패널 및 디스플레이 패널의 구동 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100592646B1 (ko) * 2004-11-08 2006-06-26 삼성에스디아이 주식회사 발광 표시장치 및 그의 구동방법
KR100739336B1 (ko) * 2006-08-18 2007-07-12 삼성에스디아이 주식회사 유기 전계발광 표시장치
KR20140083399A (ko) * 2012-12-26 2014-07-04 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 동시 발광 구동 방법
KR102565753B1 (ko) * 2016-12-28 2023-08-11 엘지디스플레이 주식회사 전계 발광 표시장치와 그 구동 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013142868A (ja) * 2012-01-12 2013-07-22 Sharp Corp 表示装置および表示方法
US20160180812A1 (en) * 2014-12-22 2016-06-23 Samsung Electronics Co., Ltd. Display device, display system including the same and display method thereof
KR20160148790A (ko) * 2015-06-16 2016-12-27 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 구동 방법
KR20180023402A (ko) * 2016-08-25 2018-03-07 삼성전자주식회사 비디오월 시스템 및 그 제어 방법과, 디스플레이장치
KR20200101605A (ko) * 2019-02-20 2020-08-28 삼성전자주식회사 디스플레이 패널 및 디스플레이 패널의 구동 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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