WO2022065150A1 - 信号伝達装置、電子機器、車両 - Google Patents

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正人 西ノ内
晃生 篠部
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    • H04L25/0266—Arrangements for providing Galvanic isolation, e.g. by means of magnetic or capacitive coupling

Definitions

  • the invention disclosed in the present specification relates to a signal transmission device, an electronic device using the signal transmission device, and a vehicle.
  • a signal transmission device that transmits a signal between a primary circuit system and a secondary circuit system while electrically insulating between the primary circuit system and the secondary circuit system has been used in various applications (power supply device or motor). It is used for drive devices, etc.).
  • Patent Document 1 by the applicant of the present application can be mentioned.
  • the invention disclosed in the present specification is a signal transmission device capable of detecting a GND open of a secondary circuit system in view of the above-mentioned problems found by the inventors of the present application, and uses the same.
  • the purpose is to provide the electronic devices and vehicles that have been used.
  • the signal transmission device disclosed in the present specification is a transistor for driving a gate between the primary circuit system and the secondary circuit system while insulating between the primary circuit system and the secondary circuit system.
  • a first external terminal that transmits a drive signal and is configured to connect the ground end of the secondary circuit system, and a terminal voltage depending on whether or not the first external terminal is in an open state. It has a second external terminal configured to change, and an open detection circuit that monitors the terminal voltage of the second external terminal and performs open detection of the first external terminal.
  • a signal transmission device capable of detecting the GND open of a secondary circuit system, and an electronic device and a vehicle using the signal transmission device.
  • FIG. 1 is a diagram showing a basic configuration of a signal transmission device.
  • FIG. 2 is a diagram showing a basic structure of a transchip.
  • FIG. 3 is a perspective view of a semiconductor device used as a 2-channel type transformer chip.
  • FIG. 4 is a plan view of the semiconductor device shown in FIG.
  • FIG. 5 is a plan view showing a layer in which a low potential coil is formed in the semiconductor device of FIG.
  • FIG. 6 is a plan view showing a layer in which a high potential coil is formed in the semiconductor device of FIG.
  • FIG. 7 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • FIG. 8 is a diagram showing an enlarged view (separated structure) of the region XIII shown in FIG. 7.
  • FIG. 8 is a diagram showing an enlarged view (separated structure) of the region XIII shown in FIG. 7.
  • FIG. 9 is a diagram schematically showing a layout example of the transformer chip.
  • FIG. 10 is a diagram showing an embodiment of a signal transmission device.
  • FIG. 11 is a diagram showing a configuration example of an electronic device on which a signal transmission device is mounted.
  • FIG. 12 is a diagram showing a first connection example (DESAT method) of the short circuit detection terminal.
  • FIG. 13 is a diagram showing a second connection example (emitter sense method) of the short circuit detection terminal.
  • FIG. 14 is a diagram showing a configuration example of an open detection circuit.
  • FIG. 15 is a diagram showing an example of an open detection operation.
  • FIG. 16 is a diagram showing the appearance of a vehicle on which an electronic device is mounted.
  • FIG. 1 is a diagram showing a basic configuration of a signal transmission device.
  • the signal transmission device 200 of this configuration example has the primary circuit system 200p to the secondary circuit system 200s while insulating between the primary circuit system 200p (VCC1-GND1 system) and the secondary circuit system 200s (VCC2-GND2 system).
  • It is a semiconductor integrated circuit device (so-called isolated gate driver IC) that transmits a pulse signal to and drives a gate of a switch element (not shown) provided in the secondary circuit system 200s.
  • the signal transmission device 200 includes a controller chip 210, a driver chip 220, and a transformer chip 230 sealed in a single package.
  • the controller chip 210 is a semiconductor chip that operates by being supplied with a power supply voltage VCS1 (for example, a maximum of 7V based on GND1).
  • VCS1 for example, a maximum of 7V based on GND1.
  • the pulse transmission circuit 211 and the buffers 212 and 213 are integrated in the controller chip 210.
  • the pulse transmission circuit 211 is a pulse generator that generates transmission pulse signals S11 and S21 according to the input pulse signal IN. More specifically, the pulse transmission circuit 211 performs pulse drive (single or multiple transmission pulse output) of the transmission pulse signal S11 when notifying that the input pulse signal IN is at a high level, and inputs the input pulse. When notifying that the signal IN is low level, the transmission pulse signal S21 is pulse-driven. That is, the pulse transmission circuit 211 pulse-drives either one of the transmission pulse signals S11 and S21 according to the logic level of the input pulse signal IN.
  • the buffer 212 receives the input of the transmission pulse signal S11 from the pulse transmission circuit 211 and drives the transformer chip 230 (specifically, the transformer 231) in a pulse.
  • the buffer 213 receives the input of the transmission pulse signal S21 from the pulse transmission circuit 211 and drives the transformer chip 230 (specifically, the transformer 232) in a pulse manner.
  • the driver chip 220 is a semiconductor chip that operates by being supplied with a power supply voltage VCS2 (for example, a maximum of 30 V based on GND2).
  • VCS2 for example, a maximum of 30 V based on GND2
  • the buffers 221 and 222, the pulse receiving circuit 223, and the driver 224 are integrated in the driver chip 220.
  • the buffer 221 waveform-shapes the received pulse signal S12 induced in the transformer chip 230 (specifically, the transformer 231) and outputs it to the pulse receiving circuit 223.
  • the buffer 222 waveform-shapes the received pulse signal S22 induced in the transformer chip 230 (specifically, the transformer 232) and outputs it to the pulse receiving circuit 223.
  • the pulse receiving circuit 223 generates an output pulse signal OUT by driving the driver 224 in response to the received pulse signals S12 and S22 input via the buffers 221 and 222. More specifically, the pulse receiving circuit 223 receives the pulse drive of the received pulse signal S12 to raise the output pulse signal OUT to a high level, while receives the pulse drive of the received pulse signal S22 to raise the output pulse signal OUT. Drive the driver 224 to lower to a low level. That is, the pulse receiving circuit 223 switches the logic level of the output pulse signal OUT according to the logic level of the input pulse signal IN. As the pulse receiving circuit 223, for example, an RS flip-flop can be preferably used.
  • the driver 224 generates an output pulse signal OUT based on the drive control of the pulse receiving circuit 223.
  • the transformer chip 230 receives the transmission pulse signals S11 and S21 input from the pulse transmission circuit 211, respectively, while insulating the controller chip 210 and the driver chip 220 in a direct current manner by using the transformers 231 and 232. And S22 are output to the pulse receiving circuit 223.
  • DC insulating means that the object to be insulated is not connected by a conductor.
  • the transformer 231 outputs the reception pulse signal S12 from the secondary coil 231s in response to the transmission pulse signal S11 input to the primary coil 231p.
  • the transformer 232 outputs the received pulse signal S22 from the secondary coil 232s in response to the transmission pulse signal S21 input to the primary coil 232p.
  • the signal transmission device 200 of this configuration example independently has a transformer chip 230 on which only the transformers 231 and 232 are mounted, in addition to the controller chip 210 and the driver chip 220, and these three chips are used as a single unit. It is sealed in a package.
  • both the controller chip 210 and the driver chip 220 can be formed by a general low withstand voltage to medium withstand voltage process (withstand voltage of several V to several tens of V), and thus are dedicated. It is not necessary to use a high withstand voltage process (withstand voltage of several kV), and the manufacturing cost can be reduced.
  • the signal transmission device 200 can be suitably used, for example, in a power supply device or a motor drive device of an in-vehicle device mounted on a vehicle.
  • the above vehicles include electric vehicles (BEV [battery electric vehicle], HEV [hybrid electric vehicle], PHEV / PHV (plug-in hybrid electric vehicle / plug-in hybrid vehicle), or FCEV / FCV (xEV such as fuel cell electric vehicle / fuel cell vehicle) is also included.
  • FIG. 2 is a diagram showing the basic structure of the transformer chip 230.
  • the transformer 231 includes a primary coil 231p and a secondary coil 231s facing each other in the vertical direction.
  • the transformer 232 includes a primary coil 232p and a secondary coil 232s facing each other in the vertical direction.
  • Both the primary coil 231p and 232p are formed on the first wiring layer (lower layer) 230a of the transformer chip 230. Both the secondary coil 231s and 232s are formed on the second wiring layer (upper layer in this figure) 230b of the transformer chip 230.
  • the secondary coil 231s is arranged directly above the primary coil 231p and faces the primary coil 231p. Further, the secondary coil 232s is arranged directly above the primary coil 232p and faces the primary coil 232p.
  • the primary side coil 231p is laid spirally so as to surround the circumference of the internal terminal X21 in a clockwise direction starting from the first end connected to the internal terminal X21, and the second end corresponding to the end point thereof is inside. It is connected to the terminal X22.
  • the primary side coil 232p is laid spirally so as to surround the circumference of the internal terminal X23 in a counterclockwise direction starting from the first end connected to the internal terminal X23, and the second end corresponding to the end point thereof. The end is connected to the internal terminal X22.
  • the internal terminals X21, X22 and X23 are linearly arranged in the order shown in the figure.
  • the internal terminal X21 is connected to the external terminal T21 of the second layer 230b via the conductive wiring Y21 and the via Z21.
  • the internal terminal X22 is connected to the external terminal T22 of the second layer 230b via the conductive wiring Y22 and the via Z22.
  • the internal terminal X23 is connected to the external terminal T23 of the second layer 230b via the conductive wiring Y23 and the via Z23.
  • the external terminals T21 to T23 are arranged linearly side by side and are used for wire bonding with the controller chip 210.
  • the secondary coil 231s is spirally laid so as to surround the circumference of the external terminal T24 in a counterclockwise direction starting from the first end connected to the external terminal T24, and the second end corresponding to the end point thereof. Is connected to the external terminal T25.
  • the secondary side coil 232s is laid spirally so as to surround the circumference of the external terminal T26 in a clockwise direction starting from the first end connected to the external terminal T26, and the second end corresponding to the end point thereof. The end is connected to the external terminal T25.
  • the external terminals T24, T25 and T26 are arranged linearly in the order shown in the drawing, and are used for wire bonding with the driver chip 220.
  • the secondary coil 231s and 232s are AC-connected to the primary coils 231p and 232p by magnetic coupling, respectively, and are DC-insulated from the primary coils 231p and 232p, respectively. That is, the driver chip 220 is AC-connected to the controller chip 210 via the transformer chip 230, and is DC-insulated from the controller chip 210 by the transformer chip 230.
  • FIG. 3 is a perspective view showing a semiconductor device 5 used as a 2-channel type transformer chip.
  • FIG. 4 is a plan view of the semiconductor device 5 shown in FIG.
  • FIG. 7 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • the semiconductor device 5 includes a rectangular parallelepiped semiconductor chip 41.
  • the semiconductor chip 41 includes at least one of silicon, a wide bandgap semiconductor and a compound semiconductor.
  • the wide bandgap semiconductor is composed of a semiconductor that exceeds the bandgap of silicon (about 1.12 eV). Wide bandgap The bandgap of the semiconductor is preferably 2.0 eV or more.
  • the wide bandgap semiconductor may be SiC (silicon carbide).
  • the compound semiconductor may be a group III-V compound semiconductor.
  • the compound semiconductor may contain at least one of AlN (aluminum nitride), InN (indium nitride), GaN (gallium nitride) and GaAs (gallium arsenide).
  • the semiconductor chip 41 includes a semiconductor substrate made of silicon.
  • the semiconductor chip 41 may be an epitaxial substrate having a laminated structure including a silicon semiconductor substrate and a silicon epitaxial layer.
  • the conductive type of the semiconductor substrate may be n-type or p-type.
  • the epitaxial layer may be n-type or p-type.
  • the semiconductor chip 41 has a first main surface 42 on one side, a second main surface 43 on the other side, and chip side walls 44A to 44D connecting the first main surface 42 and the second main surface 43.
  • the first main surface 42 and the second main surface 43 are formed in a rectangular shape (rectangular shape in this form) in a plan view (hereinafter, simply referred to as “planar view”) viewed from their normal direction Z. ..
  • the chip side walls 44A to 44D include a first chip side wall 44A, a second chip side wall 44B, a third chip side wall 44C, and a fourth chip side wall 44D.
  • the first chip side wall 44A and the second chip side wall 44B form the long side of the semiconductor chip 41.
  • the first chip side wall 44A and the second chip side wall 44B extend along the first direction X and face the second direction Y.
  • the third chip side wall 44C and the fourth chip side wall 44D form the short side of the semiconductor chip 41.
  • the third chip side wall 44C and the fourth chip side wall 44D extend in the second direction Y and face the first direction X.
  • the chip side walls 44A to 44D are composed of a ground surface.
  • the semiconductor device 5 further includes an insulating layer 51 formed on the first main surface 42 of the semiconductor chip 41.
  • the insulating layer 51 has an insulating main surface 52 and insulating side walls 53A to 53D.
  • the insulating main surface 52 is formed in a rectangular shape (rectangular shape in this form) that matches the first main surface 42 in a plan view.
  • the insulating main surface 52 extends parallel to the first main surface 42.
  • the insulating side walls 53A to 53D include a first insulating side wall 53A, a second insulating side wall 53B, a third insulating side wall 53C, and a fourth insulating side wall 53D.
  • the insulating side walls 53A to 53D extend from the peripheral edge of the insulating main surface 52 toward the semiconductor chip 41 and are connected to the chip side walls 44A to 44D. Specifically, the insulating side walls 53A to 53D are formed flush with respect to the chip side walls 44A to 44D.
  • the insulating side walls 53A to 53D form a flush grinding surface on the chip side walls 44A to 44D.
  • the insulating layer 51 is composed of a multilayer insulating laminated structure including a lowermost insulating layer 55, an uppermost insulating layer 56, and a plurality of (11 layers in this form) interlayer insulating layers 57.
  • the bottom insulating layer 55 is an insulating layer that directly covers the first main surface 42.
  • the uppermost insulating layer 56 is an insulating layer forming the insulating main surface 52.
  • the plurality of interlayer insulating layers 57 are insulating layers interposed between the lowermost insulating layer 55 and the uppermost insulating layer 56.
  • the bottom insulating layer 55 in this form, has a single layer structure containing silicon oxide.
  • the uppermost insulating layer 56 has a single-layer structure containing silicon oxide in this form.
  • the thickness of the lowermost insulating layer 55 and the thickness of the uppermost insulating layer 56 may be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m), respectively.
  • the plurality of interlayer insulating layers 57 each have a laminated structure including a first insulating layer 58 on the lowermost insulating layer 55 side and a second insulating layer 59 on the uppermost insulating layer 56 side.
  • the first insulating layer 58 may contain silicon nitride.
  • the first insulating layer 58 is formed as an etching stopper layer for the second insulating layer 59.
  • the thickness of the first insulating layer 58 may be 0.1 ⁇ m or more and 1 ⁇ m or less (for example, about 0.3 ⁇ m).
  • the second insulating layer 59 is formed on the first insulating layer 58. It contains an insulating material different from that of the first insulating layer 58.
  • the second insulating layer 59 may contain silicon oxide.
  • the thickness of the second insulating layer 59 may be 1 ⁇ m or more and 3 ⁇ m or less (for example, about 2 ⁇ m). The thickness of the second insulating layer 59 preferably exceeds the thickness of the first insulating layer 58.
  • the total thickness DT of the insulating layer 51 may be 5 ⁇ m or more and 50 ⁇ m or less.
  • the total thickness DT of the insulating layer 51 and the number of layers of the interlayer insulating layer 57 are arbitrary and are adjusted according to the withstand voltage (dielectric breakdown resistance) to be realized.
  • the insulating materials of the lowermost insulating layer 55, the uppermost insulating layer 56, and the interlayer insulating layer 57 are arbitrary and are not limited to a specific insulating material.
  • the semiconductor device 5 includes a first functional device 45 formed on the insulating layer 51.
  • the first functional device 45 includes one or more transformers 21 (corresponding to the transformers mentioned above). That is, the semiconductor device 5 is a multi-channel device including a plurality of transformers 21.
  • the plurality of transformers 21 are formed in the inner portion of the insulating layer 51 at intervals from the insulating side walls 53A to 53D.
  • the plurality of transformers 21 are formed at intervals in the first direction X.
  • the plurality of transformers 21 are the first transformer 21A, the second transformer 21B, the third transformer 21C, and the first transformer 21A, the second transformer 21B, and the third transformer 21C formed in this order from the insulating side wall 53C side to the insulating side wall 53D side in a plan view.
  • the plurality of transformers 21A to 21D each have a similar structure.
  • the structure of the first transformer 21A will be described as an example.
  • the description of the structure of the second transformer 21B, the third transformer 21C and the fourth transformer 21D the description of the structure of the first transformer 21A shall be applied mutatis mutandis and will be omitted.
  • the first transformer 21A includes a low potential coil 22 and a high potential coil 23.
  • the low potential coil 22 is formed in the insulating layer 51.
  • the high-potential coil 23 is formed in the insulating layer 51 so as to face the low-potential coil 22 in the normal direction Z.
  • the low-potential coil 22 and the high-potential coil 23 are formed in a region (that is, a plurality of interlayer insulating layers 57) sandwiched between the lowermost insulating layer 55 and the uppermost insulating layer 56.
  • the low-potential coil 22 is formed in the insulating layer 51 on the lowermost insulating layer 55 (semiconductor chip 41) side, and the high-potential coil 23 has the uppermost insulating layer 56 in the insulating layer 51 with respect to the low-potential coil 22. It is formed on the (insulation main surface 52) side. That is, the high-potential coil 23 faces the semiconductor chip 41 with the low-potential coil 22 interposed therebetween.
  • the location of the low-potential coil 22 and the high-potential coil 23 is arbitrary. Further, the high-potential coil 23 may face the low-potential coil 22 with one or more layers of the interlayer insulating layer 57 interposed therebetween.
  • the distance between the low-potential coil 22 and the high-potential coil 23 (that is, the number of layers of the interlayer insulating layer 57) is appropriately adjusted according to the insulation withstand voltage and the electric field strength between the low-potential coil 22 and the high-potential coil 23.
  • the low-potential coil 22 is formed in the interlayer insulating layer 57, which is the third layer counting from the lowermost insulating layer 55 side.
  • the high potential coil 23 is formed on the interlayer insulating layer 57, which is the first layer counting from the uppermost insulating layer 56 side.
  • the low-potential coil 22 is embedded in the interlayer insulating layer 57 so as to penetrate the first insulating layer 58 and the second insulating layer 59.
  • the low potential coil 22 includes a first inner end 24, a first outer end 25, and a first spiral portion 26 spirally routed between the first inner end 24 and the first outer end 25.
  • the first spiral portion 26 is drawn in a spiral shape extending in an elliptical shape (oval shape) in a plan view.
  • the portion forming the innermost peripheral edge of the first spiral portion 26 defines the elliptical first inner region 66 in a plan view.
  • the number of turns of the first spiral portion 26 may be 5 or more and 30 or less.
  • the width of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the first spiral portion 26 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the first spiral portion 26 is defined by the width in the direction orthogonal to the spiral direction.
  • the first winding pitch of the first spiral portion 26 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the first winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the first winding pitch is defined by the distance between two adjacent portions of the first spiral portion 26 in a direction orthogonal to the spiral direction.
  • the winding shape of the first spiral portion 26 and the planar shape of the first inner region 66 are arbitrary and are not limited to the shapes shown in FIG. 5 and the like.
  • the first spiral portion 26 may be wound into a polygonal shape such as a triangle shape or a quadrangular shape, or a circular shape in a plan view.
  • the first inner region 66 may be divided into a polygonal shape such as a triangle shape, a quadrangular shape, or a circular shape in a plan view, depending on the winding shape of the first spiral portion 26.
  • the low potential coil 22 may contain at least one of titanium, titanium nitride, copper, aluminum and tungsten.
  • the low potential coil 22 may have a laminated structure including a barrier layer and a main body layer.
  • the barrier layer partitions the recess space in the interlayer insulating layer 57.
  • the barrier layer may contain at least one of titanium and titanium nitride.
  • the body layer may contain at least one of copper, aluminum and tungsten.
  • the high-potential coil 23 is embedded in the interlayer insulating layer 57 so as to penetrate the first insulating layer 58 and the second insulating layer 59.
  • the high potential coil 23 includes a second inner end 27, a second outer end 28, and a second spiral portion 29 spirally routed between the second inner end 27 and the second outer end 28.
  • the second spiral portion 29 is drawn in a spiral shape extending in an elliptical shape (oval shape) in a plan view.
  • the portion forming the innermost peripheral edge of the second spiral portion 29, in this form partitions the second inner region 67 having an elliptical shape in a plan view.
  • the second inner region 67 of the second spiral portion 29 faces the first inner region 66 of the first spiral portion 26 in the normal direction Z.
  • the number of turns of the second spiral portion 29 may be 5 or more and 30 or less.
  • the number of turns of the second spiral portion 29 with respect to the number of turns of the first spiral portion 26 is adjusted according to the voltage value to be boosted.
  • the number of turns of the second spiral portion 29 preferably exceeds the number of turns of the first spiral portion 26.
  • the number of turns of the second spiral portion 29 may be less than the number of turns of the first spiral portion 26, or may be equal to the number of turns of the first spiral portion 26.
  • the width of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the second spiral portion 29 is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the width of the second spiral portion 29 is defined by the width in the direction orthogonal to the spiral direction.
  • the width of the second spiral portion 29 is preferably equal to the width of the first spiral portion 26.
  • the second winding pitch of the second spiral portion 29 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the second winding pitch is preferably 1 ⁇ m or more and 3 ⁇ m or less.
  • the second winding pitch is defined by the distance between two adjacent portions of the second spiral portion 29 in the direction orthogonal to the spiral direction.
  • the second winding pitch is preferably equal to the first winding pitch of the first spiral portion 26.
  • the winding shape of the second spiral portion 29 and the planar shape of the second inner region 67 are arbitrary and are not limited to the shapes shown in FIG. 6 and the like.
  • the second spiral portion 29 may be wound into a polygonal shape such as a triangle shape or a quadrangular shape, or a circular shape in a plan view.
  • the second inner region 67 may be divided into a polygonal shape such as a triangle shape, a quadrangular shape, or a circular shape in a plan view, depending on the winding shape of the second spiral portion 29.
  • the high-potential coil 23 is preferably formed of the same conductive material as the low-potential coil 22. That is, the high-potential coil 23 preferably includes a barrier layer and a main body layer, similarly to the low-potential coil 22.
  • the semiconductor device 5 includes a plurality of (12 in this figure) low-potential terminals 11 and a plurality of (12 in this figure) high-potential terminals 12.
  • the plurality of low-potential terminals 11 are electrically connected to the low-potential coils 22 of the corresponding transformers 21A to 21D, respectively.
  • the plurality of high-potential terminals 12 are electrically connected to the high-potential coils 23 of the corresponding transformers 21A to 21D, respectively.
  • the plurality of low potential terminals 11 are formed on the insulating main surface 52 of the insulating layer 51. Specifically, the plurality of low potential terminals 11 are formed in the region on the insulating side wall 53B side at intervals in the second direction Y from the plurality of transformers 21A to 21D, and are arranged at intervals in the first direction X. Has been done.
  • the plurality of low-potential terminals 11 include a first low-potential terminal 11A, a second low-potential terminal 11B, a third low-potential terminal 11C, a fourth low-potential terminal 11D, a fifth low-potential terminal 11E, and a sixth low-potential terminal 11F. include. In this embodiment, two low-potential terminals 11A to 11F are formed, respectively. The number of the plurality of low potential terminals 11A to 11F is arbitrary.
  • the first low potential terminal 11A faces the first transformer 21A in the second direction Y in a plan view.
  • the second low potential terminal 11B faces the second transformer 21B in the second direction Y in a plan view.
  • the third low potential terminal 11C faces the third transformer 21C in the second direction Y in a plan view.
  • the fourth low potential terminal 11D faces the fourth transformer 21D in the second direction Y in a plan view.
  • the fifth low-potential terminal 11E is formed in a region between the first low-potential terminal 11A and the second low-potential terminal 11B in a plan view.
  • the sixth low-potential terminal 11F is formed in a region between the third low-potential terminal 11C and the fourth low-potential terminal 11D in a plan view.
  • the first low potential terminal 11A is electrically connected to the first inner terminal 24 of the first transformer 21A (low potential coil 22).
  • the second low-potential terminal 11B is electrically connected to the first inner end 24 of the second transformer 21B (low-potential coil 22).
  • the third low-potential terminal 11C is electrically connected to the first inner end 24 of the third transformer 21C (low-potential coil 22).
  • the fourth low-potential terminal 11D is electrically connected to the first inner end 24 of the fourth transformer 21D (low-potential coil 22).
  • the fifth low potential terminal 11E is electrically connected to the first outer end 25 of the first transformer 21A (low potential coil 22) and the first outer end 25 of the second transformer 21B (low potential coil 22). There is.
  • the sixth low potential terminal 11F is electrically connected to the first outer end 25 of the third transformer 21C (low potential coil 22) and the first outer end 25 of the fourth transformer 21D (low potential coil 22). There is.
  • the plurality of high-potential terminals 12 are formed on the insulating main surface 52 of the insulating layer 51 at intervals from the plurality of low-potential terminals 11. Specifically, the plurality of high-potential terminals 12 are formed in the region on the insulating side wall 53A side at intervals in the second direction Y from the plurality of low-potential terminals 11, and are arranged at intervals in the first direction X. ing.
  • the plurality of high-potential terminals 12 are each formed in a region close to the corresponding transformers 21A to 21D in a plan view.
  • the fact that the high-potential terminal 12 is close to the transformers 21A to 21D means that the distance between the high-potential terminal 12 and the transformer 21 is less than the distance between the low-potential terminal 11 and the high-potential terminal 12 in a plan view. means.
  • the plurality of high potential terminals 12 are formed at intervals along the first direction X so as to face the plurality of transformers 21A to 21D along the first direction X in a plan view. .. More specifically, the plurality of high-potential terminals 12 are located along the first direction X so as to be located in a region between the second inner region 67 of the high-potential coil 23 and the adjacent high-potential coils 23 in a plan view. It is formed at intervals. As a result, the plurality of high-potential terminals 12 are arranged side by side with the plurality of transformers 21A to 21D in the first direction X in a plan view.
  • the plurality of high-potential terminals 12 include a first high-potential terminal 12A, a second high-potential terminal 12B, a third high-potential terminal 12C, a fourth high-potential terminal 12D, a fifth high-potential terminal 12E, and a sixth high-potential terminal 12F. include. In this embodiment, two high-potential terminals 12A to 12F are formed, respectively. The number of the plurality of high potential terminals 12A to 12F is arbitrary.
  • the first high-potential terminal 12A is formed in the second inner region 67 of the first transformer 21A (high-potential coil 23) in a plan view.
  • the second high-potential terminal 12B is formed in the second inner region 67 of the second transformer 21B (high-potential coil 23) in a plan view.
  • the third high-potential terminal 12C is formed in the second inner region 67 of the third transformer 21C (high-potential coil 23) in a plan view.
  • the fourth high-potential terminal 12D is formed in the second inner region 67 of the fourth transformer 21D (high-potential coil 23) in a plan view.
  • the fifth high potential terminal 12E is formed in the region between the first transformer 21A and the second transformer 21B in a plan view.
  • the sixth high potential terminal 12F is formed in a region between the third transformer 21C and the fourth transformer 21D in a plan view.
  • the first high potential terminal 12A is electrically connected to the second inner end 27 of the first transformer 21A (high potential coil 23).
  • the second high-potential terminal 12B is electrically connected to the second inner end 27 of the second transformer 21B (high-potential coil 23).
  • the third high-potential terminal 12C is electrically connected to the second inner end 27 of the third transformer 21C (high-potential coil 23).
  • the fourth high potential terminal 12D is electrically connected to the second inner end 27 of the fourth transformer 21D (high potential coil 23).
  • the fifth high potential terminal 12E is electrically connected to the second outer end 28 of the first transformer 21A (high potential coil 23) and the second outer end 28 of the second transformer 21B (high potential coil 23). There is.
  • the sixth high potential terminal 12F is electrically connected to the second outer end 28 of the third transformer 21C (high potential coil 23) and the second outer end 28 of the fourth transformer 21D (high potential coil 23). There is.
  • the semiconductor device 5 includes a first low-potential wiring 31, a second low-potential wiring 32, a first high-potential wiring 33, and a second high-potential wiring formed in the insulating layer 51, respectively. Including 34.
  • a plurality of first low-potential wirings 31, a plurality of second low-potential wirings 32, a plurality of first high-potential wirings 33, and a plurality of second high-potential wirings 34 are formed.
  • the first low-potential wiring 31 and the second low-potential wiring 32 fix the low-potential coil 22 of the first transformer 21A and the low-potential coil 22 of the second transformer 21B to the same potential. Further, in the first low-potential wiring 31 and the second low-potential wiring 32, the low-potential coil 22 of the third transformer 21C and the low-potential coil 22 of the fourth transformer 21D are fixed at the same potential. In this embodiment, the first low-potential wiring 31 and the second low-potential wiring 32 fix all the low-potential coils 22 of the transformers 21A to 21D to the same potential.
  • the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the first transformer 21A and the high-potential coil 23 of the second transformer 21B to the same potential. Further, the first high-potential wiring 33 and the second high-potential wiring 34 fix the high-potential coil 23 of the third transformer 21C and the high-potential coil 23 of the fourth transformer 21D to the same potential. In this embodiment, the first high-potential wiring 33 and the second high-potential wiring 34 fix all the high-potential coils 23 of the transformers 21A to 21D to the same potential.
  • the plurality of first low-potential wirings 31 are electrically connected to the first inner end 24 of the corresponding low-potential terminals 11A to 11D and the corresponding transformers 21A to 21D (low-potential coil 22), respectively.
  • the plurality of first low-potential wirings 31 have a similar structure.
  • the structure of the first low-potential wiring 31 connected to the first low-potential terminal 11A and the first transformer 21A will be described as an example.
  • the description of the structure of the other first low-potential wiring 31 shall be applied mutatis mutandis and will be omitted.
  • the first low-potential wiring 31 includes a through wiring 71, a low-potential connection wiring 72, a lead-out wiring 73, a first connection plug electrode 74, a second connection plug electrode 75, and one or more (plural) pad plug electrodes. 76 and one or more (s) substrate plug electrodes 77 in this form.
  • the through wiring 71, the low potential connection wiring 72, the lead wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are made of the same conductive material as the low potential coil 22 and the like. It is preferable that each is formed. That is, the through wiring 71, the low potential connection wiring 72, the lead wiring 73, the first connection plug electrode 74, the second connection plug electrode 75, the pad plug electrode 76, and the substrate plug electrode 77 are the same as the low potential coil 22 and the like. It is preferable to include a barrier layer and a main body layer, respectively.
  • the penetrating wiring 71 penetrates a plurality of interlayer insulating layers 57 in the insulating layer 51 and extends in a columnar shape extending along the normal direction Z.
  • the through wiring 71 is formed in the region between the lowermost insulating layer 55 and the uppermost insulating layer 56 in the insulating layer 51.
  • the through wiring 71 has an upper end portion on the uppermost insulating layer 56 side and a lower end portion on the lowermost insulating layer 55 side.
  • the upper end of the through wiring 71 is formed in the same interlayer insulating layer 57 as the high potential coil 23, and is covered with the uppermost insulating layer 56.
  • the lower end of the through wiring 71 is formed in the same interlayer insulating layer 57 as the low potential coil 22.
  • the through wiring 71 includes a first electrode layer 78, a second electrode layer 79, and a plurality of wiring plug electrodes 80.
  • the first electrode layer 78, the second electrode layer 79, and the wiring plug electrode 80 are each formed of the same conductive material as the low potential coil 22 and the like. That is, the first electrode layer 78, the second electrode layer 79, and the wiring plug electrode 80 include a barrier layer and a main body layer, respectively, like the low potential coil 22 and the like.
  • the first electrode layer 78 forms the upper end portion of the through wiring 71.
  • the second electrode layer 79 forms the lower end portion of the through wiring 71.
  • the first electrode layer 78 is formed in an island shape and faces the low potential terminal 11 (first low potential terminal 11A) in the normal direction Z.
  • the second electrode layer 79 is formed in an island shape and faces the first electrode layer 78 in the normal direction Z.
  • the plurality of wiring plug electrodes 80 are embedded in the plurality of interlayer insulating layers 57 located in the region between the first electrode layer 78 and the second electrode layer 79, respectively.
  • the plurality of wiring plug electrodes 80 are laminated from the lowest insulating layer 55 toward the uppermost insulating layer 56 so as to be electrically connected to each other, and the first electrode layer 78 and the second electrode layer 79 are electrically connected. You are connected.
  • the plurality of wiring plug electrodes 80 each have a flat area of the first electrode layer 78 and a flat area less than the flat area of the second electrode layer 79.
  • the number of layers of the plurality of wiring plug electrodes 80 matches the number of layers of the plurality of interlayer insulating layers 57.
  • six wiring plug electrodes 80 are embedded in each interlayer insulating layer 57, but the number of wiring plug electrodes 80 embedded in each interlayer insulating layer 57 is arbitrary.
  • one or a plurality of wiring plug electrodes 80 may be formed so as to penetrate the plurality of interlayer insulating layers 57.
  • the low-potential connection wiring 72 is formed in the first inner region 66 of the first transformer 21A (low-potential coil 22) in the same interlayer insulating layer 57 as the low-potential coil 22.
  • the low-potential connection wiring 72 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z.
  • the low-potential connection wiring 72 preferably has a flat area that exceeds the flat area of the wiring plug electrode 80.
  • the low-potential connection wiring 72 is electrically connected to the first inner end 24 of the low-potential coil 22.
  • the lead-out wiring 73 is formed in the region between the semiconductor chip 41 and the through wiring 71 in the interlayer insulating layer 57.
  • the lead-out wiring 73 is formed in the interlayer insulating layer 57, which is the first layer counting from the lowest insulating layer 55.
  • the lead-out wiring 73 includes a first end portion on one side, a second end portion on the other side, and a wiring portion connecting the first end portion and the second end portion.
  • the first end of the lead-out wiring 73 is located in the region between the semiconductor chip 41 and the lower end of the through wiring 71.
  • the second end of the lead wire 73 is located in the region between the semiconductor chip 41 and the low potential connection wire 72.
  • the wiring portion extends along the first main surface 42 of the semiconductor chip 41, and extends in a band shape in the region between the first end portion and the second end portion.
  • the first connection plug electrode 74 is formed in the region between the through wiring 71 and the lead wiring 73 in the interlayer insulating layer 57, and is electrically connected to the first end portion of the through wiring 71 and the lead wiring 73.
  • the second connection plug electrode 75 is formed in the region between the low-potential connection wiring 72 and the lead-out wiring 73 in the interlayer insulating layer 57, and is electrically connected to the second end portion of the low-potential connection wiring 72 and the lead-out wiring 73. Has been done.
  • the plurality of pad plug electrodes 76 are formed in the region between the low potential terminal 11 (first low potential terminal 11A) and the through wiring 71 in the uppermost insulating layer 56, and are formed at the upper ends of the low potential terminal 11 and the through wiring 71. Each is electrically connected.
  • the plurality of substrate plug electrodes 77 are formed in the region between the semiconductor chip 41 and the lead-out wiring 73 in the lowermost insulating layer 55. In this embodiment, the substrate plug electrode 77 is formed in a region between the semiconductor chip 41 and the first end portion of the lead wire 73, and is electrically connected to the first end portion of the semiconductor chip 41 and the lead wire 73, respectively. There is.
  • the plurality of first high-potential wirings 33 are located at the second inner ends 27 of the corresponding high-potential terminals 12A to 12D and the corresponding transformers 21A to 21D (high-potential coil 23), respectively. It is electrically connected.
  • the plurality of first high-potential wirings 33 each have a similar structure.
  • the structure of the first high-potential wiring 33 connected to the first high-potential terminal 12A and the first transformer 21A will be described as an example.
  • the description of the structure of the other first high-potential wiring 33 the description of the structure of the first high-potential wiring 33 connected to the first transformer 21A shall be applied mutatis mutandis and will be omitted.
  • the first high-potential wiring 33 includes a high-potential connection wiring 81 and one or more (plural in this form) pad plug electrodes 82.
  • the high-potential connection wiring 81 and the pad plug electrode 82 are preferably formed of the same conductive material as the low-potential coil 22 and the like. That is, it is preferable that the high-potential connection wiring 81 and the pad plug electrode 82 include a barrier layer and a main body layer, similarly to the low-potential coil 22 and the like.
  • the high-potential connection wiring 81 is formed in the second inner region 67 of the high-potential coil 23 in the same interlayer insulating layer 57 as the high-potential coil 23.
  • the high-potential connection wiring 81 is formed in an island shape and faces the high-potential terminal 12 (first high-potential terminal 12A) in the normal direction Z.
  • the high-potential connection wiring 81 is electrically connected to the second inner end 27 of the high-potential coil 23.
  • the high-potential connection wiring 81 is formed at a distance from the low-potential connection wiring 72 in a plan view, and does not face the low-potential connection wiring 72 in the normal direction Z. As a result, the insulating distance between the low-potential connection wiring 72 and the high-potential connection wiring 81 is increased, and the withstand voltage of the insulating layer 51 is increased.
  • the plurality of pad plug electrodes 82 are formed in the region between the high potential terminal 12 (first high potential terminal 12A) and the high potential connection wiring 81 in the uppermost insulating layer 56, and the high potential terminal 12 and the high potential connection wiring 81 are formed. Are electrically connected to each.
  • the plurality of pad plug electrodes 82 each have a flat area smaller than the flat area of the high potential connection wiring 81 in a plan view.
  • the distance D1 between the low-potential terminal 11 and the high-potential terminal 12 preferably exceeds the distance D2 between the low-potential coil 22 and the high-potential coil 23 (D2 ⁇ D1).
  • the distance D1 preferably exceeds the total thickness DT of the plurality of interlayer insulating layers 57 (DT ⁇ D1).
  • the ratio D2 / D1 of the distance D2 to the distance D1 may be 0.01 or more and 0.1 or less.
  • the distance D1 is preferably 100 ⁇ m or more and 500 ⁇ m or less.
  • the distance D2 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the distance D2 is preferably 5 ⁇ m or more and 25 ⁇ m or less.
  • the values of the distance D1 and the distance D2 are arbitrary and are appropriately adjusted according to the withstand voltage to be realized.
  • the semiconductor device 5 includes a dummy pattern 85 embedded in the insulating layer 51 so as to be located around the transformers 21A to 21D in a plan view.
  • the dummy pattern 85 is formed of a pattern (discontinuous pattern) different from that of the high-potential coil 23 and the low-potential coil 22, and is independent of the transformers 21A to 21D. That is, the dummy pattern 85 does not function as the transformers 21A to 21D.
  • the dummy pattern 85 is formed as a shield conductor layer that shields the electric field between the low potential coil 22 and the high potential coil 23 in the transformers 21A to 21D and suppresses the electric field concentration on the high potential coil 23.
  • the dummy pattern 85 is routed at a line density equal to the line density of the high potential coil 23 per unit area.
  • the fact that the line density of the dummy pattern 85 is equal to the line density of the high potential coil 23 means that the line density of the dummy pattern 85 is within ⁇ 20% of the line density of the high potential coil 23.
  • the depth position of the dummy pattern 85 inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be relaxed.
  • the dummy pattern 85 is preferably formed in a region close to the high potential coil 23 with respect to the low potential coil 22 in the normal direction Z.
  • the fact that the dummy pattern 85 is close to the high-potential coil 23 in the normal direction Z means that the distance between the dummy pattern 85 and the high-potential coil 23 is between the dummy pattern 85 and the low-potential coil 22 in the normal direction Z. Means less than the distance.
  • the electric field concentration on the high potential coil 23 can be appropriately suppressed.
  • the dummy pattern 85 is preferably formed in the same interlayer insulating layer 57 as the high potential coil 23. In this case, the electric field concentration on the high potential coil 23 can be suppressed more appropriately.
  • the dummy pattern 85 includes a plurality of dummy patterns having different electrical states.
  • the dummy pattern 85 may include a high potential dummy pattern.
  • the depth position of the high potential dummy pattern 86 inside the insulating layer 51 is arbitrary, and is adjusted according to the electric field strength to be relaxed.
  • the high-potential dummy pattern 86 is preferably formed in a region close to the high-potential coil 23 with respect to the low-potential coil 22 in the normal direction Z.
  • the fact that the high-potential dummy pattern 86 is close to the high-potential coil 23 in the normal direction Z means that the distance between the high-potential dummy pattern 86 and the high-potential coil 23 in the normal direction Z is the high-potential dummy pattern 86 and the low-potential. It means that it is less than the distance between the coils 22.
  • the dummy pattern 85 includes a floating dummy pattern formed in an electrically floating state in the insulating layer 51 so as to be located around the transformers 21A to 21D.
  • the floating dummy pattern is drawn in a dense line shape so as to partially cover the area around the high potential coil 23 and partially expose it in a plan view.
  • the floating dummy pattern may be formed in an endless shape or may be formed in an endless shape.
  • the depth position of the floating dummy pattern inside the insulating layer 51 is arbitrary and is adjusted according to the electric field strength to be relaxed.
  • the number of floating lines is arbitrary and is adjusted according to the electric field to be relaxed.
  • the floating dummy pattern may be composed of a plurality of floating.
  • the semiconductor device 5 includes a second functional device 60 formed on the first main surface 42 of the semiconductor chip 41 in the device region 62.
  • the second functional device 60 is formed by utilizing the surface layer portion of the first main surface 42 of the semiconductor chip 41 and / or the region above the first main surface 42 of the semiconductor chip 41, and is formed by utilizing the insulating layer 51 (bottom). It is covered with an insulating layer 55).
  • the second functional device 60 is shown simplified by the broken line shown on the surface layer of the first main surface 42.
  • the second function device 60 is electrically connected to the low potential terminal 11 via the low potential wiring and electrically connected to the high potential terminal 12 via the high potential wiring.
  • the low-potential wiring has the same structure as the first low-potential wiring 31 (second low-potential wiring 32) except that the low-potential wiring is routed in the insulating layer 51 so as to be connected to the second functional device 60.
  • the high-potential wiring has the same structure as the first high-potential wiring 33 (second high-potential wiring 34) except that the high-potential wiring is routed in the insulating layer 51 so as to be connected to the second functional device 60.
  • Specific description of the low-potential wiring and the high-potential wiring according to the second function device 60 will be omitted.
  • the second function device 60 may include at least one of a passive device, a semiconductor rectifying device and a semiconductor switching device.
  • the passive device the second functional device 60 may include a network in which any two or more kinds of devices among passive devices, semiconductor rectifying devices and semiconductor switching devices are selectively combined.
  • the network may form part or all of the integrated circuit.
  • the passive device may include a semiconductor passive device. Passive devices may include resistances and / or capacitors.
  • the semiconductor rectifying device may include at least one of a pn junction diode, a PIN diode, a Zener diode, a Schottky barrier diode and a fast recovery diode.
  • the semiconductor switching device may include at least one of BJT [Bipolar Junction Transistor], MISFET [Metal Insulator Field Effect Transistor], IGBT [Insulated Gate Bipolar Junction Transistor], and JFET [Junction Field Effect Transistor].
  • the semiconductor device 5 further includes a seal conductor 61 embedded in the insulating layer 51.
  • the seal conductor 61 is embedded in the insulating layer 51 in a wall shape at intervals from the insulating side walls 53A to 53D in a plan view, and the insulating layer 51 is divided into a device region 62 and an outer region 63.
  • the seal conductor 61 suppresses the ingress of moisture and the ingress of cracks from the outer region 63 into the device region 62.
  • the device area 62 includes a first functional device 45 (a plurality of transformers 21), a second functional device 60, a plurality of low potential terminals 11, a plurality of high potential terminals 12, a first low potential wiring 31, and a second low potential wiring. 32, a region including a first high-potential wiring 33, a second high-potential wiring 34, and a dummy pattern 85.
  • the outer region 63 is an region outside the device region 62.
  • the seal conductor 61 is electrically separated from the device area 62.
  • the seal conductor 61 includes a first functional device 45 (a plurality of transformers 21), a second functional device 60, a plurality of low potential terminals 11, a plurality of high potential terminals 12, and a first low potential wiring 31. It is electrically separated from the second low-potential wiring 32, the first high-potential wiring 33, the second high-potential wiring 34, and the dummy pattern 85. More specifically, the seal conductor 61 is electrically fixed in a floating state. The seal conductor 61 does not form a current path leading to the device region 62.
  • the seal conductor 61 is formed in a strip shape along the insulating side walls 53 to 53D in a plan view.
  • the seal conductor 61 is formed in a square ring (specifically, a rectangular ring) in a plan view.
  • the seal conductor 61 partitions the device region 62 having a rectangular shape (specifically, a rectangular shape) in a plan view.
  • the seal conductor 61 partitions the outer region 63 of the square ring (specifically, the rectangular ring) surrounding the device region 62 in a plan view.
  • the seal conductor 61 has an upper end portion on the insulating main surface 52 side, a lower end portion on the semiconductor chip 41 side, and a wall portion extending like a wall between the upper end portion and the lower end portion.
  • the upper end portion of the seal conductor 61 is formed at a distance from the insulating main surface 52 to the semiconductor chip 41 side, and is located in the insulating layer 51.
  • the upper end of the seal conductor 61 is covered with the uppermost insulating layer 56 in this form.
  • the upper end of the seal conductor 61 may be covered with one or more interlayer insulating layers 57.
  • the upper end portion of the seal conductor 61 may be exposed from the uppermost insulating layer 56.
  • the lower end portion of the seal conductor 61 is formed at a distance from the semiconductor chip 41 toward the upper end portion side.
  • the seal conductor 61 is embedded in the insulating layer 51 so as to be located on the semiconductor chip 41 side with respect to the plurality of low-potential terminals 11 and the plurality of high-potential terminals 12. Further, in the insulating layer 51, the seal conductor 61 includes a first functional device 45 (a plurality of transformers 21), a first low potential wiring 31, a second low potential wiring 32, a first high potential wiring 33, and a second high potential. It faces the wiring 34 and the dummy pattern 85 in a direction parallel to the insulating main surface 52. The seal conductor 61 may face a part of the second functional device 60 in the insulating layer 51 in a direction parallel to the insulating main surface 52.
  • the seal conductor 61 includes a plurality of seal plug conductors 64 and one or more (plural in this form) seal via conductor 65.
  • the number of seal via conductors 65 is arbitrary.
  • the uppermost seal plug conductor 64 among the plurality of seal plug conductors 64 forms the upper end portion of the seal conductor 61.
  • Each of the plurality of seal via conductors 65 forms a lower end portion of the seal conductor 61.
  • the seal plug conductor 64 and the seal via conductor 65 are preferably formed of the same conductive material as the low potential coil 22. That is, it is preferable that the seal plug conductor 64 and the seal via conductor 65 include a barrier layer and a main body layer as in the case of the low potential coil 22 and the like.
  • the plurality of seal plug conductors 64 are each embedded in the plurality of interlayer insulating layers 57, and are formed in a square ring (specifically, a rectangular ring) surrounding the device region 62 in a plan view.
  • the plurality of seal plug conductors 64 are laminated from the lowermost insulating layer 55 toward the uppermost insulating layer 56 so as to be connected to each other.
  • the number of layers of the plurality of seal plug conductors 64 corresponds to the number of layers of the plurality of interlayer insulating layers 57.
  • one or more seal plug conductors 64 may be formed so as to penetrate the plurality of interlayer insulating layers 57.
  • one annular seal conductor 61 is formed by an aggregate of a plurality of seal plug conductors 64, it is not necessary that all of the plurality of seal plug conductors 64 are formed in an annular shape.
  • at least one of the plurality of seal plug conductors 64 may be formed in an endped shape.
  • at least one of the plurality of seal plug conductors 64 may be divided into a plurality of endped strip-shaped portions.
  • the plurality of seal plug conductors 64 are formed in an endless shape (annular shape).
  • the plurality of seal via conductors 65 are each formed in the region between the semiconductor chip 41 and the seal plug conductor 64 in the lowermost insulating layer 55.
  • the plurality of seal via conductors 65 are formed at intervals from the semiconductor chip 41 and are connected to the seal plug conductor 64.
  • the plurality of seal via conductors 65 have a flat area smaller than the flat area of the seal plug conductor 64.
  • the single seal via conductor 65 may have a flat area equal to or larger than the flat area of the seal plug conductor 64.
  • the width of the seal conductor 61 may be 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the width of the seal conductor 61 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the width of the seal conductor 61 is defined by the width in the direction orthogonal to the direction in which the seal conductor 61 extends.
  • the semiconductor device 5 further includes a separation structure 130 that is interposed between the semiconductor chip 41 and the seal conductor 61 and electrically separates the seal conductor 61 from the semiconductor chip 41.
  • the separation structure 130 preferably contains an insulator.
  • the separation structure 130 is composed of a field insulating film 131 formed on the first main surface 42 of the semiconductor chip 41.
  • the field insulating film 131 includes at least one of an oxide film (silicon oxide film) and a nitride film (silicon nitride film).
  • the field insulating film 131 is preferably made of a LOCOS (local oxidation of silicon) film as an example of an oxide film formed by oxidation of the first main surface 42 of the semiconductor chip 41.
  • the thickness of the field insulating film 131 is arbitrary as long as it can insulate the semiconductor chip 41 and the seal conductor 61.
  • the thickness of the field insulating film 131 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the separation structure 130 is formed on the first main surface 42 of the semiconductor chip 41 and extends in a strip shape along the seal conductor 61 in a plan view.
  • the separated structure 130 is formed in a square ring (specifically, a rectangular ring) in a plan view.
  • the separation structure 130 has a connection portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connecting portion 132 may form an anchor portion in which the lower end portion (seal via conductor 65) of the seal conductor 61 bites toward the semiconductor chip 41 side.
  • the connecting portion 132 may be formed flush with respect to the main surface of the separation structure 130.
  • the separation structure 130 includes an inner end portion 130A on the device region 62 side, an outer end portion 130B on the outer region 63 side, and a main body portion 130C between the inner end portion 130A and the outer end portion 130B.
  • the inner end portion 130A partitions a region (that is, a device region 62) in which the second functional device 60 is formed in a plan view.
  • the inner end portion 130A may be integrally formed with an insulating film (not shown) formed on the first main surface 42 of the semiconductor chip 41.
  • the outer end portion 130B is exposed from the chip side walls 44A to 44D of the semiconductor chip 41 and is connected to the chip side walls 44A to 44D of the semiconductor chip 41. More specifically, the outer end portion 130B is formed flush with respect to the chip side walls 44A to 44D of the semiconductor chip 41. The outer end portion 130B forms a flush ground surface between the chip side walls 44A to 44D of the semiconductor chip 41 and the insulating side walls 53A to 53D of the insulating layer 51. Of course, in other forms, the outer end portion 130B may be formed in the first main surface 42 at a distance from the chip side walls 44A to 44D.
  • the main body 130C has a flat surface extending substantially parallel to the first main surface 42 of the semiconductor chip 41.
  • the main body portion 130C has a connecting portion 132 to which the lower end portion (seal via conductor 65) of the seal conductor 61 is connected.
  • the connecting portion 132 is formed in a portion of the main body portion 130C at a distance from the inner end portion 130A and the outer end portion 130B.
  • the separation structure 130 may take various forms other than the field insulating film 131.
  • the semiconductor device 5 further includes an inorganic insulating layer 140 formed on the insulating main surface 52 of the insulating layer 51 so as to cover the seal conductor 61.
  • the inorganic insulating layer 140 may be referred to as a passivation layer.
  • the inorganic insulating layer 140 protects the insulating layer 51 and the semiconductor chip 41 from above the insulating main surface 52.
  • the inorganic insulating layer 140 has a laminated structure including the first inorganic insulating layer 141 and the second inorganic insulating layer 142.
  • the first inorganic insulating layer 141 may contain silicon oxide.
  • the first inorganic insulating layer 141 preferably contains USG (undoped silicate glass), which is silicon oxide without impurities.
  • the thickness of the first inorganic insulating layer 141 may be 50 nm or more and 5000 nm or less.
  • the second inorganic insulating layer 142 may contain silicon nitride.
  • the thickness of the second inorganic insulating layer 142 may be 500 nm or more and 5000 nm or less.
  • the breakdown voltage (V / cm) of USG exceeds the breakdown voltage (V / cm) of silicon nitride. Therefore, when the inorganic insulating layer 140 is thickened, it is preferable that the first inorganic insulating layer 141, which is thicker than the second inorganic insulating layer 142, is formed.
  • the first inorganic insulating layer 141 may contain at least one of BPSG (boron doped phosphor silicate glass) and PSG (phosphorus silicate glass) as an example of silicon oxide. However, in this case, since impurities (boron or phosphorus) are contained in the silicon oxide, it is particularly preferable to form the first inorganic insulating layer 141 made of USG in order to increase the withstand voltage on the high potential coil 23. ..
  • the inorganic insulating layer 140 may have a single-layer structure composed of either the first inorganic insulating layer 141 or the second inorganic insulating layer 142.
  • the inorganic insulating layer 140 covers the entire area of the seal conductor 61 and has a plurality of low-potential pad openings 143 and a plurality of high-potential pad openings 144 formed in a region outside the seal conductor 61.
  • the plurality of low-potential pad openings 143 each expose the plurality of low-potential terminals 11.
  • the plurality of high-potential pad openings 144 expose the plurality of high-potential terminals 12, respectively.
  • the inorganic insulating layer 140 may have an overlapping portion that rides on the peripheral edge portion of the low potential terminal 11.
  • the inorganic insulating layer 140 may have an overlapping portion that rides on the peripheral edge portion of the high potential terminal 12.
  • the semiconductor device 5 further includes an organic insulating layer 145 formed on the inorganic insulating layer 140.
  • the organic insulating layer 145 may contain a photosensitive resin.
  • the organic insulating layer 145 may contain at least one of polyimide, polyamide and polybenzoxazole.
  • the organic insulating layer 145 contains polyimide in this form.
  • the thickness of the organic insulating layer 145 may be 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the organic insulating layer 145 preferably exceeds the total thickness of the inorganic insulating layer 140. Further, the total thickness of the inorganic insulating layer 140 and the organic insulating layer 145 is preferably a distance D2 or more between the low potential coil 22 and the high potential coil 23. In this case, the total thickness of the inorganic insulating layer 140 is preferably 2 ⁇ m or more and 10 ⁇ m or less. Further, the thickness of the organic insulating layer 145 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the inorganic insulating layer 140 and the organic insulating layer 145 can be suppressed, and at the same time, the withstand voltage on the high potential coil 23 is appropriately increased by the laminated film of the inorganic insulating layer 140 and the organic insulating layer 145. be able to.
  • the organic insulating layer 145 includes a first portion 146 that covers the region on the low potential side and a second portion 147 that covers the region on the high potential side.
  • the first portion 146 covers the seal conductor 61 with the inorganic insulating layer 140 interposed therebetween.
  • the first portion 146 has a plurality of low-potential terminal openings 148 that each expose a plurality of low-potential terminals 11 (low-potential pad openings 143) in a region outside the seal conductor 61.
  • the first portion 146 may have an overlap portion that rides on the peripheral edge (overlap portion) of the low potential pad opening 143.
  • the second portion 147 is formed at a distance from the first portion 146, and the inorganic insulating layer 140 is exposed from between the second portion 147 and the first portion 146.
  • the second portion 147 has a plurality of high-potential terminal openings 149 each exposing the plurality of high-potential terminals 12 (high-potential pad openings 144).
  • the second portion 147 may have an overlap portion that rides on the peripheral edge (overlap portion) of the high potential pad opening 144.
  • the second part 147 collectively covers the transformers 21A to 21D and the dummy pattern 85. Specifically, the second portion 147 collectively covers a plurality of high-potential coils 23, a plurality of high-potential terminals 12, a first high-potential dummy pattern 87, a second high-potential dummy pattern 88, and a floating dummy pattern 121. is doing.
  • the embodiment of the present invention can be implemented in still another embodiment.
  • an example in which the first functional device 45 and the second functional device 60 are formed has been described.
  • a form having only the second functional device 60 without having the first functional device 45 may be adopted.
  • the dummy pattern 85 may be removed.
  • the second functional device 60 can have the same effect as the effect described in the first embodiment (excluding the effect related to the dummy pattern 85).
  • the second functional device 60 is formed.
  • the second functional device 60 is not always necessary and may be removed.
  • the dummy pattern 85 is formed.
  • the dummy pattern 85 is not always necessary and may be removed.
  • the first functional device 45 is a multi-channel type including a plurality of transformers 21 .
  • a first functional device 45 consisting of a single channel type including a single transformer 21 may be adopted.
  • FIG. 9 is a plan view (top view) schematically showing an example of the transformer arrangement in the 2-channel type transformer chip 300 (corresponding to the above-mentioned semiconductor device 5).
  • the transformer chip 300 in this figure includes a first transformer 301, a second transformer 302, a third transformer 303, a fourth transformer 304, a first guard ring 305, a second guard ring 306, and pads a1 to a8. , Pads b1 to b8, pads c1 to c4, and pads d1 to d4.
  • the pads a1 and b1 are connected to one end of the secondary coil L1s forming the first transformer 301, and the pads c1 and d1 are connected to the other end of the secondary coil L1s. ing.
  • Pads a2 and b2 are connected to one end of the secondary coil L2s forming the second transformer 302, and pads c1 and d1 are connected to the other end of the secondary coil L2s.
  • pads a3 and b3 are connected to one end of the secondary coil L3s forming the third transformer 303, and the pads c2 and d2 are connected to the other end of the secondary coil L3s.
  • Pads a4 and b4 are connected to one end of the secondary coil L4s forming the fourth transformer 304, and pads c2 and d2 are connected to the other end of the secondary coil L4s.
  • the primary side coil forming the first transformer 301, the primary side coil forming the second transformer 302, the primary side coil forming the third transformer 303, and the primary side coil forming the fourth transformer 304 will be any of them. Is not specified in this figure. However, each of the primary side coils basically has the same configuration as the secondary side coils L1s to L4s, and faces the secondary side coils L1s to L4s, respectively, and the secondary side coils L1s to L4s. It is located directly under each.
  • the pads a5 and b5 are connected to one end of the primary coil forming the first transformer 301, and the pads c3 and d3 are connected to the other end of the primary coil. Further, the pads a6 and b6 are connected to one end of the primary coil forming the second transformer 302, and the pads c3 and d3 are connected to the other end of the primary coil.
  • the pads a7 and b7 are connected to one end of the primary side coil forming the third transformer 303, and the pads c4 and d4 are connected to the other end of the primary side coil. Further, the pads a8 and b8 are connected to one end of the primary side coil forming the fourth transformer 304, and the pads c4 and d4 are connected to the other end of the primary side coil.
  • pads a5 to a8, pads b5 to b8, pads c3 and c4, and pads d3 and d4 are pulled out from the inside to the surface of the trans chip 300 via vias (not shown).
  • the pads a1 to a8 correspond to the first current supply pads
  • the pads b1 to b8 correspond to the first voltage measurement pads, respectively.
  • the pads c1 to c4 correspond to the second current supply pads, respectively
  • the pads d1 to d4 correspond to the second voltage measurement pads, respectively.
  • the series resistance component of each coil can be accurately measured at the time of inspecting the defective product. Therefore, not only reject defective products with broken wires in each coil, but also reject defective products with abnormal resistance values (for example, short circuit between coils). In the end, it is possible to prevent the outflow of defective products to the market.
  • the plurality of pads may be used as connection means for connecting the primary side chip and the secondary side chip (for example, the controller chip 210 and the driver chip 220 described above). ..
  • the pads a1 and b1, the pads a2 and b2, the pads a3 and b3, and the pads a4 and b4 may be connected to the signal input end or the signal output end of the secondary chip, respectively. Further, the pads c1 and d1 and the pads c2 and d2 may be connected to the common voltage application end (GND2) of the secondary chip, respectively.
  • GND2 common voltage application end
  • the pads a5 and b5, the pads a6 and b6, the pads a7 and b7, and the pads a8 and b8 may be connected to the signal input end or the signal output end of the primary chip, respectively. Further, the pads c3 and d3, and the pads c4 and d4 may be connected to the common voltage application end (GND1) of the primary chip, respectively.
  • the first transformer 301 to the fourth transformer 304 are arranged by being coupled in each signal transmission direction.
  • the first transformer 301 and the second transformer 302 that transmit a signal from the primary chip to the secondary chip are paired with the first guard ring 305.
  • the third transformer 303 and the fourth transformer 304 that transmit a signal from the secondary chip to the primary chip are paired with the second guard ring 306.
  • the reason for such coupling is that when the primary side coil and the secondary side coil forming the first transformer 301 to the fourth transformer 304 are stacked in the vertical direction of the substrate of the transformer chip 300, they are laminated and formed. This is to ensure a withstand voltage between the primary coil and the secondary coil.
  • the first guard ring 305 and the second guard ring 306 are not necessarily essential components.
  • the first guard ring 305 and the second guard ring 306 may be connected to low impedance wiring such as a grounding end via pads e1 and e2, respectively.
  • the pads c1 and d1 are shared between the secondary coil L1s and the secondary coil L2s. Further, the pads c2 and d2 are shared between the secondary coil L3s and the secondary coil L4s. Further, the pads c3 and d3 are shared between the primary side coil L1p and the primary side coil L2p. Further, the pads c4 and d4 are shared with the corresponding primary coil. With such a configuration, it is possible to reduce the number of pads and reduce the size of the transformer chip 300.
  • the primary side coil and the secondary side coil forming the first transformer 301 to the fourth transformer 304 respectively, have a rectangular shape (or a track with rounded corners) in the plan view of the transformer chip 300. It is desirable to wind it so that it becomes a shape). With such a configuration, the area of the portion where the primary side coil and the secondary side coil overlap each other becomes large, and it becomes possible to improve the transmission efficiency of the transformer.
  • transformer arrangement in this figure is just an example, and the number, shape, arrangement, and pad arrangement of the coils are arbitrary. Further, the chip structure, transformer arrangement, and the like described so far can be applied to all semiconductor devices in which coils are integrated on a semiconductor chip.
  • FIG. 10 is a diagram showing an embodiment of a signal transmission device.
  • the signal transmission device 400 of the present embodiment electrically insulates between the primary circuit system 400p (VCC1-GND1 system) and the secondary circuit system 400s (VCC2-GND2 system), and is secondary from the primary circuit system 400p. It is a semiconductor integrated circuit device (so-called isolated gate driver IC) that transmits a pulse signal to the circuit system 400s and drives a gate of a power transistor (not shown) provided in the secondary circuit system 400s.
  • the signal transmission device 400 can be understood as corresponding to the above-mentioned signal transmission device 200.
  • the signal transmission device 400 has a plurality of external terminals (in this figure, power supply terminals VCS1 and VCS2, ground terminals GND1 and GND2, negative power supply terminals VEE2, input terminals INA and INB) as means for establishing an electrical connection with the outside of the device. , Output terminals OUT1H and OUT1L, fault terminal FLT, ready terminal RDY, and short circuit detection terminal SCPIN).
  • Short circuit detection terminal SCPIN, ground terminal GND2, and negative power supply terminal VEE2 are arranged.
  • the external terminals (GND1, FLT, INA and INB, RDY, and VCS1) of the primary circuit system 400p are integrated on the first side of the package, and the external terminals (VEE2, OUT1L, OUT1H) of the secondary circuit system 400s are integrated.
  • VCC2, SCPIN, and GND2 may be aggregated on the second side of the package.
  • ground terminal GND1 and a negative power supply terminal VEE2 are arranged at both ends of the first side and the second side of the package. That is, it is preferable to provide two ground terminals GND1 and two negative power supply terminals VEE2, respectively.
  • the signal transmission device 400 is used for all applications (motor drivers or DC / DC converters that handle high voltage, etc.) that require signal transmission between the primary circuit system 400p and the secondary circuit system 400s while insulating them from each other. ) Can be widely applied.
  • the controller chip 410 is a semiconductor chip that integrates circuit elements of a primary circuit system 400p that operates by receiving a supply of a power supply voltage VCS1 (for example, a maximum of 7V based on GND1).
  • the controller chip 410 integrates, for example, a logic circuit 411, a UVLO [under-voltage lock out] / OVLO [over-voltage lock out] circuit 412, and NPLCs 413 and 414.
  • abnormality detection signals undervoltage, overvoltage, short circuit, open, overheat, load power supply abnormality, etc.
  • the UVLO / OVLO circuit 412 detects the low voltage / overvoltage of the power supply voltage VCS1, respectively, and outputs the detection result to the logic circuit 411.
  • the driver chip 420 is a semiconductor chip in which circuit elements of the secondary circuit system 400s that operate by being supplied with a power supply voltage VCS2 (for example, a maximum of 30 V based on GND2) are integrated.
  • VCS2 power supply voltage
  • the driver chip 420 integrates, for example, a logic circuit 421, a UVLO / OVLO circuit 422, a comparator 423, a PHPLC 424, and NHPLC 425 and 426.
  • the logic circuit 421 is a gate drive of a power transistor (not shown) connected to the output terminals OUT1H and OUT1L by turning on / off the PHPLC 424 and the N MOSFET 425 in response to the drive pulse signal PWM input via the transformer chip 430. I do.
  • the output terminals OUT1H and OUT1L may be short-circuited to each other outside the signal transmission device 400.
  • the logic circuit 421 also has a function of transmitting various abnormality detection signals (undervoltage, overvoltage, short circuit, open, overheat, load power supply abnormality, etc.) on the driver chip 420 side to the controller chip 410 via the transformer chip 430. ..
  • the UVLO / OVLO circuit 422 detects the low voltage / overvoltage of the power supply voltage VCS2, respectively, and outputs the detection result to the logic circuit 421.
  • Comparator 423 detects a short circuit of a power transistor by monitoring the terminal voltage of the short circuit detection terminal SCPIN (details will be described later).
  • the PHPLC 424 is one of the gate drive transistors, and conducts / cuts off between the power supply end and the output terminal OUT1H in response to an instruction from the logic circuit 421. For example, when the drive pulse signal PWM is at a high level, the PHPLC 424 is turned on and the output terminal OUT1H (and thus the output pulse signal applied to the gate of the power transistor) becomes a high level.
  • the NHPLC 425 is one of the gate drive transistors, and conducts / cuts off between the output terminal OUT1L and the ground end in response to an instruction from the logic circuit 421. For example, when the drive pulse signal PWM is low level, the NHPLC 425 is turned on and the output terminal OUT1L (and thus the output pulse signal applied to the gate of the power transistor) becomes low level.
  • the P MOSFET 424 and the N MOSFET 425 function as a half-bridge output stage (CMOS [complementary MOS] inverter stage) for driving the gate.
  • CMOS complementary MOS
  • the NHPLC 426 functions as a discharge switch for discharging the capacitor (not shown) externally attached between the CSPIN and GND2 by turning on / off complementarily with the PHPLC 424 (which is a power transistor (not shown)) (not shown). Details will be described later).
  • the transformer chip 430 is a semiconductor chip that integrates a transformer for bidirectional signal transmission while insulating the controller chip 410 and the driver chip 420.
  • the signal transmission device 400 of the present embodiment independently has a transformer chip 430 on which only a transformer is mounted, in addition to the controller chip 410 and the driver chip 420, and these three chips are sealed in a single package. It consists of stopping.
  • both the controller chip 410 and the driver chip 420 can be formed by a general low withstand voltage to medium withstand voltage process (withstand voltage of several V to several tens of V), and thus are dedicated. It is not necessary to use a high withstand voltage process (withstand voltage of several kV), and the manufacturing cost can be reduced.
  • controller chip 410 and the driver chip 420 can both be created by a proven existing process, and there is no need to perform a new reliability test, so the development period can be shortened and the development cost can be reduced. It can contribute to the reduction.
  • the controller chip 410 and the driver chip 420 can be used. There is no need to redevelop, which can contribute to shortening the development period and reducing development costs.
  • FIG. 11 is a diagram showing a configuration example of an electronic device on which the signal transmission device 400 is mounted.
  • the electronic device A of this configuration example includes an upper gate driver IC1H (u / v / w), a lower gate driver IC1L (u / v / w), an upper power transistor 2H (u / v / w), and a lower part. It has a side power transistor 2L (u / v / w), an ECU 3, and a motor 4.
  • the upper gate driver IC1H (u / v / w) insulates between the ECU 3 and the upper power transistor 2H (u / v / w), respectively, and receives the upper gate control signal input from the ECU 3 to the upper gate. By generating a drive signal, the upper power transistor 2H (u / v / w) is driven.
  • the lower gate driver IC 1L (u / v / w) responds to the lower gate control signal input from the ECU 3 while insulating between the ECU 3 and the lower power transistor 2L (u / v / w), respectively. By generating a lower gate drive signal, the lower power transistor 2L (u / v / w) is driven.
  • the above-mentioned signal transmission device 400 can be preferably used.
  • the lower power transistor 2L (u / v / w) serves as a lower switch forming a three-phase (U-phase / V-phase / W-phase) half-bridge output stage, respectively, with each phase input end of the motor 4 and power. It is connected to the system grounding end.
  • IGBTs insulated gate bipolar transistors
  • MOSFET metal oxide semiconductor field effect transistor
  • the ECU 3 has an upper power transistor 2H (u / v / w) and a lower power transistor 2L (u) via the upper gate driver IC1H (u / v / w) and the lower gate driver IC1L (u / v / w).
  • the rotational drive of the motor 4 is controlled.
  • the ECU 3 monitors the fault terminal FLT and the ready terminal RDY of the upper gate driver IC1H (u / v / w) and the lower gate driver IC1L (u / v / w), respectively, and various types are based on the monitoring results. It also has a function to control safety.
  • the motor 4 is a three-phase motor that is rotationally driven according to the three-phase drive voltage U / V / W input from each of the three-phase (U-phase / V-phase / W-phase) half-bridge output stages.
  • FIG. 12 is a diagram showing a first connection example (DESAT method) of the short-circuit detection terminal SCPPIN, and for convenience of illustration, only one phase of the electronic device A is extracted and shown.
  • a diode D1, resistors R0 to R3, and a capacitor C1 are connected to the outside of the lower gate driver IC1L (signal transduction device 400) that performs short-circuit detection by the DESAT method.
  • the first end of the resistor R0 is connected to both the output terminals OUT1H and OUT1L.
  • the second end of the resistor R0 is connected to the gate of the lower power transistor 2L.
  • the first end of the resistor R1 is connected to the application end of the power supply voltage VCC2. Both the second end of the resistor R1 and the first end of the resistor R2 are connected to the anode of the diode D1.
  • the cathode of the diode D1 is connected to a connection node between the emitter of the upper power transistor 2H and the collector of the lower power transistor 2L.
  • the second end of the resistor R2 and the first end of each of the resistor R3 and the capacitor C1 are both connected to the short circuit detection terminal SCPPIN.
  • the second ends of the resistor R3 and the capacitor C1 are both connected to the ground terminal GND2.
  • a comparator 423, an NHPLC 426, and a diode 427 are connected to the short circuit detection terminal CSPIN.
  • the NHPLC 426 complementarily turns on / off the lower power transistor 2L and the PHPLC 424 to conduct / cut off between the ground terminal GND2 and the short-circuit detection terminal SCPIN, thereby connecting the capacitor C1 externally attached between the SCPIN and GND2. Functions as a discharge switch that discharges. For example, the NHPLC 426 is turned off during the on period of the lower power transistor 2L and the PHPLC 424, and turned on during the off period of the lower power transistor 2L and the P MOSFET 424.
  • the diode 427 is an electrostatic protection diode in which the anode is connected to the ground terminal GND2 and the cathode is connected to the short circuit detection terminal CSPIN.
  • the cathode voltage Vx of the diode D1 rises to almost the load power supply voltage P VDD. Therefore, since the diode D1 has a reverse bias, the anode voltage Vy of the diode D1 becomes substantially the power supply voltage VCS2.
  • the DESAT method by monitoring the short-circuit detection voltage SCPIN, whether or not the collector / emitter of the lower power transistor 2L is in an unsaturated state, that is, the upper power transistor 2H and the lower power transistor 2L are checked. It is possible to detect whether or not it is in a short-circuit state (simultaneous on state).
  • FIG. 13 is a diagram showing a second connection example (emitter sense method) of the short-circuit detection terminal SCPIN, and is shown by extracting only one phase of the electronic device A as in FIG. 12 above.
  • resistors R0, resistors R4 and R5 and a capacitor C1 are connected to the outside of the lower gate driver IC1L (signal transduction device 400) that performs short-circuit detection by the emitter sense method.
  • the first end of the resistor R0 is connected to both the output terminals OUT1H and OUT1L.
  • the second end of the resistor R0 is connected to the gate of the lower power transistor 2L.
  • the first ends of the resistor R4 and the capacitor C1 are both connected to the short-circuit detection terminal SCPIN.
  • Both the second end of the resistor R4 and the first end of the resistor R5 are connected to the emitter (emitter for sense) of the lower power transistor 2L.
  • the second ends of the resistor R5 and the capacitor C1 are both connected to the ground terminal GND2.
  • the short-circuit detection voltage SCPIN ⁇ Vz
  • FIG. 14 is a diagram showing a configuration example of an open detection circuit.
  • the open detection circuit 429 of this configuration example is a circuit block provided in the driver chip 420 for detecting whether or not the ground terminal GND2 of the secondary circuit system 400s is in the open state, and is a comparator 4291 and a mask process. A part 4292 and the like. Further, in this figure, a diode 428 for electrostatic protection connected between the negative power supply terminal VEE2 and the ground terminal GND2 is depicted. In the following description, the terminal voltage of the ground terminal GND2 (voltage inside the IC) may be referred to as internal GND2.
  • the comparator 4291 generates a comparison signal SC by comparing the terminal voltage of the ground terminal GND2 input to the non-inverting input terminal (+) with the short-circuit detection terminal SCPIN input to the inverting input terminal (-). ..
  • the circuit configuration of the comparator 4291 may be the same as that of the comparator 423.
  • the mask processing unit 4292 applies mask processing to the comparison signal SC over a predetermined mask period.
  • the lower gate driver IC1L (signal transmission device 400) of this configuration example has a first external terminal (for example, a ground terminal GND2) configured to connect the ground end of the secondary circuit system 400s, and a first unit. 1
  • the first is to monitor the terminal voltage of the second external terminal (for example, short-circuit detection terminal SCPIN) configured so that the terminal voltage changes depending on whether the external terminal is open or not, and the terminal voltage of the second external terminal. It has an open detection circuit 429 for detecting the open of an external terminal.
  • FIG. 15 is a diagram showing an example of the open detection operation, in order from the top, the terminal voltage of each of the input pulse signal INA, the output pulse signal OUT1H, the ON / OFF state of the NHPLC 426, the ground terminal GND2, and the short circuit detection terminal SCPIN. (Solid line and broken line), comparison signal SC, and fault signal FLT are depicted.
  • the terminal voltage of the ground terminal GND2 (voltage inside the IC) may be referred to as an internal GND2
  • the ground voltage outside the IC may be referred to as an external GND2 for distinction.
  • the output pulse signal OUT1H is also at a low level, so that the lower power transistor 2L is turned off (the upper power transistor 2H is turned on).
  • the NHPLC 426 functioning as the discharge switch of the capacitor C1 is turned on, the ground terminal GND2 and the short-circuit detection terminal SCPIN are short-circuited. Therefore, the terminal voltages of the ground terminal GND2 and the short-circuit detection terminal SCPIN are substantially the same (SCPIN ⁇ internal GND2).
  • ground terminal GND2 when the ground terminal GND2 is in the open state, it is connected from the power supply terminal VCC2 to the circuit group of the secondary circuit system 400s (denoted as GND2SYS in the figure) and the ground terminal GND2 as shown by the thin alternate long and short dash line arrow in FIG.
  • This circuit current IGND2 flows out of the lower gate driver IC1L (signal transmission device 400) from the short-circuit detection terminal SCPIN, and reaches the ground end of the secondary circuit system 400s via the resistors R4 and R5.
  • the NHPLC 426 is turned on during the low level period of the output pulse signal OUT1H, the terminal voltages of the ground terminal GND2 and the short-circuit detection terminal SCPIN remain the same (SCPIN ⁇ internal GND2). Therefore, the comparison signal SC is maintained at a high level, and the fault signal FLT also remains at a high level.
  • each of the resistors R4 and R5 does not exceed the withstand voltage of the diode 428 connected between the ground terminal GND2 and the negative power supply terminal VEE even if the terminal voltage (internal GND2) of the ground terminal GND2 rises. It is advisable to set to as appropriate.
  • the output pulse signal OUT1H also rises to a high level, so that the lower power transistor 2L turns on (the upper power transistor 2H turns off).
  • the circuit current IGND2 flows through the diode 427 or the body diode of the N MOSFET 426 which is a forward bias, as shown by the thin double-dashed line arrow in FIG.
  • the ECU 3 can detect an abnormality in the lower gate driver IC1L (including the opening of the ground terminal GND2). As a condition for releasing the latch of the fault signal FLT, for example, the enable signal of the lower gate driver IC1L (signal transmission device 400) may be restarted from the ECU 3.
  • the open detection circuit 429 includes the mask processing unit 4292, and the fault signal FLT of the fault signal FLT until the mask period T2 (for example, a minimum of 10 ⁇ s) elapses after the comparison signal SC is lowered to the low level.
  • the comparison signal SC is masked so that the logic level does not switch. Therefore, it is possible to prevent open erroneous detection due to noise.
  • NHPLC426 when NHPLC426 is on, SCPIN ⁇ internal GND2, so open detection of the ground terminal GND2 cannot be performed. Conversely, the open detection of the ground terminal GND2 needs to be performed when the NHPLC 426 is off.
  • the NPLC426 is turned off during the high level period of the output pulse signal OUT1H (and thus the ON period of the lower power transistor 2L), and the ground terminal GND2 must be detected open during this period.
  • the delay time (time required for transformer transmission and logic processing) from open detection to lowering the fault signal FLT to a low level is preferably about 10 to 36 ⁇ s.
  • the external terminal to which the open detection circuit 429 is connected is not limited to the short-circuit detection terminal CSPIN, and is an external terminal configured so that the terminal voltage changes depending on whether or not the ground terminal GND2 is in the open state (for example).
  • FIG. 16 is a diagram showing the appearance of a vehicle on which an electronic device is mounted.
  • the vehicle B of this configuration example is equipped with electronic devices B11 to B18 that operate by receiving electric power from a battery (not shown).
  • Vehicle B includes engine vehicles, electric vehicles (BEV [battery electric vehicle], HEV [hybrid electric vehicle], PHEV / PHV (plug-in hybrid electric vehicle / plug-in hybrid vehicle), or FCEV / FCV.
  • BEV battery electric vehicle
  • HEV battery electric vehicle
  • PHEV / PHV plug-in hybrid electric vehicle / plug-in hybrid vehicle
  • FCEV / FCV FCV
  • XEV such as fuel cell electric vehicle / fuel cell vehicle
  • the electronic device B11 is engine-related control (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto-cruise control, etc.) or motor-related control (torque control, power regeneration control, etc.). It is an electronic control unit that performs.
  • the electronic device B12 is a lamp control unit that controls turning on and off such as HID [high intensity discharged lamp] or DRL [daytime running lamp].
  • the electronic device B13 is a transmission control unit that performs control related to the transmission.
  • the electronic device B14 is a braking unit that performs control related to the motion of the vehicle B (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).
  • ABS anti-lock brake system
  • EPS electric power steering
  • electronic suspension control etc.
  • the electronic device B15 is a security control unit that controls drive such as a door lock or a security alarm.
  • the electronic device B16 is an electronic device incorporated in the vehicle B at the factory shipment stage as a standard equipment or a manufacturer's option such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat. Is.
  • the electronic device B17 is an electronic device that is optionally mounted on the vehicle B as a user option such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [electronic toll collection system].
  • the electronic device B18 is an electronic device equipped with a high withstand voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.
  • a high withstand voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.
  • the electronic devices B11 to B18 can be understood as specific examples of the electronic device A described above. That is, the above-mentioned signal transmission devices 200 and 400 can be incorporated into any of the electronic devices B11 to B18.
  • the signal transmission device disclosed in the present specification is a transistor for driving a gate between the primary circuit system and the secondary circuit system while insulating between the primary circuit system and the secondary circuit system.
  • a first external terminal that transmits a drive signal and is configured to connect the ground end of the secondary circuit system, and a terminal voltage depending on whether or not the first external terminal is in an open state. It is configured to have a second external terminal configured so as to change, and an open detection circuit for monitoring the terminal voltage of the second external terminal and detecting the open of the first external terminal (first configuration). ing.
  • the signal transmission device having the first configuration may have a diode having an anode connected to the first external terminal and a cathode connected to the second external terminal (second configuration). good.
  • the signal transmission device having the first or second configuration further has a discharge switch for conducting / blocking between the first external terminal and the second external terminal in a complementary manner to the gate driving transistor. It may be configured (third configuration).
  • the open detection circuit may be configured to perform the open detection when the discharge switch is off (fourth configuration).
  • the open detection circuit is a comparator that compares the terminal voltages of the first external terminal and the second external terminal to generate a comparison signal. (Fifth configuration) may be used.
  • the open detection circuit may further include a mask processing unit that masks the comparison signal over the mask period (sixth configuration). ..
  • the mask period may be shorter than the on period of the gate drive transistor (seventh configuration).
  • the open detection circuit is configured to logically operate and output the open detection result of the first external terminal to another abnormality detection signal (first). 8 configuration) may be used.
  • the first chip in which the circuit elements of the primary circuit system are integrated and the second chip in which the circuit elements of the secondary circuit system are integrated are integrated.
  • a third chip in which an insulating element that insulates between the primary circuit system and the secondary circuit system is integrated may be enclosed in a single package (nineth configuration).
  • the electronic device disclosed in the present specification includes a power transistor and a gate driver IC for driving the gate of the power transistor, and the gate driver ICs are the first to ninth gate driver ICs. It is a configuration (10th configuration) which is a signal transmission device having any of the configurations.
  • the vehicle disclosed in the present specification has a configuration having an electronic device having the tenth configuration (the eleventh configuration).

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Abstract

信号伝達装置は、例えば、一次回路系と二次回路系との間を絶縁しつつ前記一次回路系と前記二次回路系との間でゲート駆動用トランジスタの駆動信号を伝達するものであり、前記二次回路系の接地端を接続するように構成された第１外部端子と、前記第１外部端子がオープン状態であるか否かに応じて端子電圧が変化するように構成された第２外部端子と、前記第２外部端子の端子電圧を監視して前記第１外部端子のオープン検出を行うオープン検出回路と、を有する。

Description

信号伝達装置、電子機器、車両
　本明細書中に開示されている発明は、信号伝達装置、及び、これを用いた電子機器並びに車両に関する。
　従来、一次回路系と二次回路系との間を電気的に絶縁しつつ、一次回路系と二次回路系との間で信号を伝達する信号伝達装置は、様々なアプリケーション（電源装置またはモータ駆動装置など）に用いられている。
　なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。
特開２０１８－０１１１０８号公報
　しかしながら、従来の信号伝達装置では、二次回路系のＧＮＤオープン検出について、検討の余地があった。
　本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、二次回路系のＧＮＤオープンを検出することのできる信号伝達装置、及び、これを用いた電子機器並びに車両を提供することを目的とする。
　例えば、本明細書中に開示されている信号伝達装置は、一次回路系と二次回路系との間を絶縁しつつ前記一次回路系と前記二次回路系との間でゲート駆動用トランジスタの駆動信号を伝達するものであって、前記二次回路系の接地端を接続するように構成された第１外部端子と、前記第１外部端子がオープン状態であるか否かに応じて端子電圧が変化するように構成された第２外部端子と、前記第２外部端子の端子電圧を監視して前記第１外部端子のオープン検出を行うオープン検出回路と、を有する。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、二次回路系のＧＮＤオープンを検出することのできる信号伝達装置、及び、これを用いた電子機器並びに車両を提供することが可能となる。
図１は、信号伝達装置の基本構成を示す図である。 図２は、トランスチップの基本構造を示す図である。 図３は、２チャンネル型のトランスチップとして用いられる半導体装置の斜視図である。 図４は、図３に示す半導体装置の平面図である。 図５は、図３の半導体装置において低電位コイルが形成された層を示す平面図である。 図６は、図３の半導体装置において高電位コイルが形成された層を示す平面図である。 図７は、図６に示すVIII-VIII線に沿う断面図である。 図８は、図７に示す領域XIIIの拡大図（分離構造）を示す図である。 図９は、トランスチップのレイアウト例を模式的に示す図である。 図１０は、信号伝達装置の実施形態を示す図である。 図１１は、信号伝達装置が搭載される電子機器の一構成例を示す図である。 図１２は、短絡検出端子の第１接続例（ＤＥＳＡＴ方式）を示す図である。 図１３は、短絡検出端子の第２接続例（エミッタセンス方式）を示す図である。 図１４は、オープン検出回路の一構成例を示す図である。 図１５は、オープン検出動作の一例を示す図である。 図１６は、電子機器が搭載される車両の外観を示す図である。
＜信号伝達装置（基本構成）＞
　図１は、信号伝達装置の基本構成を示す図である。本構成例の信号伝達装置２００は、一次回路系２００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系２００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を絶縁しつつ、一次回路系２００ｐから二次回路系２００ｓにパルス信号を伝達し、二次回路系２００ｓに設けられたスイッチ素子（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。例えば、信号伝達装置２００は、コントローラチップ２１０と、ドライバチップ２２０と、トランスチップ２３０と、を単一のパッケージに封止して成る。
　コントローラチップ２１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する半導体チップである。コントローラチップ２１０には、例えば、パルス送信回路２１１と、バッファ２１２及び２１３が集積されている。
　パルス送信回路２１１は、入力パルス信号ＩＮに応じて送信パルス信号Ｓ１１及びＳ２１を生成するパルスジェネレータである。より具体的に述べると、パルス送信回路２１１は、入力パルス信号ＩＮがハイレベルである旨を通知するときには、送信パルス信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行い、入力パルス信号ＩＮがローレベルである旨を通知するときには、送信パルス信号Ｓ２１のパルス駆動を行う。すなわち、パルス送信回路２１１は、入力パルス信号ＩＮの論理レベルに応じて、送信パルス信号Ｓ１１及びＳ２１のいずれか一方をパルス駆動する。
　バッファ２１２は、パルス送信回路２１１から送信パルス信号Ｓ１１の入力を受けて、トランスチップ２３０（具体的にはトランス２３１）をパルス駆動する。
　バッファ２１３は、パルス送信回路２１１から送信パルス信号Ｓ２１の入力を受けて、トランスチップ２３０（具体的にはトランス２３２）をパルス駆動する。
　ドライバチップ２２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する半導体チップである。ドライバチップ２２０には、例えば、バッファ２２１及び２２２と、パルス受信回路２２３と、ドライバ２２４が集積されている。
　バッファ２２１は、トランスチップ２３０（具体的にはトランス２３１）に誘起される受信パルス信号Ｓ１２を波形整形してパルス受信回路２２３に出力する。
　バッファ２２２は、トランスチップ２３０（具体的にはトランス２３２）に誘起される受信パルス信号Ｓ２２を波形整形してパルス受信回路２２３に出力する。
　パルス受信回路２２３は、バッファ２２１及び２２２を介して入力される受信パルス信号Ｓ１２及びＳ２２に応じてドライバ２２４を駆動することにより出力パルス信号ＯＵＴを生成する。より具体的に述べると、パルス受信回路２２３は、受信パルス信号Ｓ１２のパルス駆動を受けて出力パルス信号ＯＵＴをハイレベルに立ち上げる一方、受信パルス信号Ｓ２２のパルス駆動を受けて出力パルス信号ＯＵＴをローレベルに立ち下げるようにドライバ２２４を駆動する。すなわち、パルス受信回路２２３は、入力パルス信号ＩＮの論理レベルに応じて出力パルス信号ＯＵＴの論理レベルを切り替える。なお、パルス受信回路２２３としては、例えば、ＲＳフリップフロップを好適に用いることができる。
　ドライバ２２４は、パルス受信回路２２３の駆動制御に基づいて出力パルス信号ＯＵＴを生成する。
　トランスチップ２３０は、トランス２３１及び２３２を用いてコントローラチップ２１０とドライバチップ２２０との間を直流的に絶縁しつつ、パルス送信回路２１１から入力される送信パルス信号Ｓ１１及びＳ２１をそれぞれ受信パルス信号Ｓ１２及びＳ２２としてパルス受信回路２２３に出力する。なお、本明細書中において、「直流的に絶縁する」とは、絶縁すべき対象物が導体では接続されていないということである。
　より具体的に述べると、トランス２３１は、一次側コイル２３１ｐに入力される送信パルス信号Ｓ１１に応じて、二次側コイル２３１ｓから受信パルス信号Ｓ１２を出力する。一方、トランス２３２は、一次側コイル２３２ｐに入力される送信パルス信号Ｓ２１に応じて、二次側コイル２３２ｓから受信パルス信号Ｓ２２を出力する。
　このように、絶縁間通信に用いられるスパイラルコイルの特性上、入力パルス信号ＩＮは、２本の送信パルス信号Ｓ１１及びＳ２１（＝ライズ信号及びフォール信号に相当）に分離された後、２つのトランス２３１及び２３２を介して一次回路系２００ｐから二次回路系２００ｓに伝達される。
　なお、本構成例の信号伝達装置２００は、コントローラチップ２１０及びドライバチップ２２０とは別に、トランス２３１及び２３２のみを搭載するトランスチップ２３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
　このような構成とすることにより、コントローラチップ２１０、及び、ドライバチップ２２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　なお、信号伝達装置２００は、例えば、車両に搭載される車載機器の電源装置またはモータ駆動装置などで好適に利用することができる。上記の車両には、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
＜トランスチップ（基本構造）＞
　次に、トランスチップ２３０の基本構造について説明する。図２は、トランスチップ２３０の基本構造を示す図である。本図のトランスチップ２３０において、トランス２３１は、上下方向に対向する一次側コイル２３１ｐと二次側コイル２３１ｓを含む。トランス２３２は、上下方向に対向する一次側コイル２３２ｐと二次側コイル２３２ｓを含む。
　一次側コイル２３１ｐ及び２３２ｐは、いずれも、トランスチップ２３０の第１配線層（下層）２３０ａに形成されている。二次側コイル２３１ｓ及び２３２ｓは、いずれも、トランスチップ２３０の第２配線層（本図では上層）２３０ｂに形成されている。なお、二次側コイル２３１ｓは、一次側コイル２３１ｐの直上に配置され、一次側コイル２３１ｐに対向している。また、二次側コイル２３２ｓは、一次側コイル２３２ｐの直上に配置され、一次側コイル２３２ｐに対向している。
　一次側コイル２３１ｐは、内部端子Ｘ２１に接続された第１端を始点として、内部端子Ｘ２１の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。一方、一次側コイル２３２ｐは、内部端子Ｘ２３に接続された第１端を始点として、内部端子Ｘ２３の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が内部端子Ｘ２２に接続されている。内部端子Ｘ２１、Ｘ２２及びＸ２３は、図示の順で直線的に配列されている。
　内部端子Ｘ２１は、導電性の配線Ｙ２１及びビアＺ２１を介して、第２層２３０ｂの外部端子Ｔ２１に接続されている。内部端子Ｘ２２は、導電性の配線Ｙ２２及びビアＺ２２を介して、第２層２３０ｂの外部端子Ｔ２２に接続されている。内部端子Ｘ２３は、導電性の配線Ｙ２３及びビアＺ２３を介して、第２層２３０ｂの外部端子Ｔ２３に接続されている。なお、外部端子Ｔ２１～Ｔ２３は、直線的に並べて配置されており、コントローラチップ２１０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓは、外部端子Ｔ２４に接続された第１端を始点として、外部端子Ｔ２４の周囲を反時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。一方、二次側コイル２３２ｓは、外部端子Ｔ２６に接続された第１端を始点として、外部端子Ｔ２６の周囲を時計回りで取り囲むように螺旋状に敷設されており、その終点に相当する第２端が外部端子Ｔ２５に接続されている。なお、外部端子Ｔ２４、Ｔ２５及びＴ２６は、図示の順で直線的に並べて配置されており、ドライバチップ２２０とのワイヤボンディングに用いられる。
　二次側コイル２３１ｓ及び２３２ｓは、それぞれ、磁気結合によって一次側コイル２３１ｐ及び２３２ｐに交流接続されると共に、一次側コイル２３１ｐ及び２３２ｐから直流絶縁されている。すなわち、ドライバチップ２２０は、トランスチップ２３０を介してコントローラチップ２１０に交流接続されると共に、トランスチップ２３０によりコントローラチップ２１０から直流絶縁されている。
＜トランスチップ（２チャンネル型）＞
　図３は、２チャンネル型のトランスチップとして用いられる半導体装置５を示す斜視図である。図４は、図３に示す半導体装置５の平面図である。図５は、図３に示す半導体装置５において低電位コイル２２（＝トランスの一次側コイルに相当）が形成された層を示す平面図である。図６は、図３に示す半導体装置５において高電位コイル２３（＝トランスの二次側コイルに相当）が形成された層を示す平面図である。図７は、図６に示すVIII-VIII線に沿う断面図である。
　図３～図７を参照して、半導体装置５は、直方体形状の半導体チップ４１を含む。半導体チップ４１は、シリコン、ワイドバンドギャップ半導体および化合物半導体のうちの少なくとも１つを含む。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップ（約１．１２ｅＶ）を超える半導体からなる。ワイドバンドギャップ半導体のバンドギャップは、２．０ｅＶ以上であることが好ましい。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、III-V族化合物半導体であってもよい。化合物半導体は、ＡｌＮ(窒化アルミニウム)、ＩｎＮ(窒化インジウム)、ＧａＮ（窒化ガリウム）およびＧａＡｓ（ヒ化ガリウム）のうちの少なくとも１つを含んでいてもよい。
　半導体チップ４１は、この形態では、シリコン製の半導体基板を含む。半導体チップ４１は、シリコン製の半導体基板およびシリコン製のエピタキシャル層を含む積層構造を有するエピタキシャル基板であってもよい。半導体基板の導電型は、ｎ型またはｐ型であってもよい。エピタキシャル層は、ｎ型またはｐ型であってもよい。
　半導体チップ４１は、一方側の第１主面４２、他方側の第２主面４３、及び、第１主面４２並びに第２主面４３を接続するチップ側壁４４Ａ～４４Ｄを有している。第１主面４２及び第２主面４３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という）において、四角形状（この形態では長方形状）に形成されている。
　チップ側壁４４Ａ～４４Ｄは、第１チップ側壁４４Ａ、第２チップ側壁４４Ｂ、第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄを含む。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、半導体チップ４１の長辺を形成している。第１チップ側壁４４Ａおよび第２チップ側壁４４Ｂは、第１方向Ｘに沿って延び、第２方向Ｙに対向している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、半導体チップ４１の短辺を形成している。第３チップ側壁４４Ｃおよび第４チップ側壁４４Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ側壁４４Ａ～４４Ｄは、研削面からなる。
　半導体装置５は、半導体チップ４１の第１主面４２の上に形成された絶縁層５１をさらに含む。絶縁層５１は、絶縁主面５２および絶縁側壁５３Ａ～５３Ｄを有している。絶縁主面５２は、平面視において第１主面４２に整合する四角形状（この形態では長方形状）に形成されている。絶縁主面５２は、第１主面４２に対して平行に延びている。
　絶縁側壁５３Ａ～５３Ｄは、第１絶縁側壁５３Ａ、第２絶縁側壁５３Ｂ、第３絶縁側壁５３Ｃおよび第４絶縁側壁５３Ｄを含む。絶縁側壁５３Ａ～５３Ｄは、絶縁主面５２の周縁から半導体チップ４１に向けて延び、チップ側壁４４Ａ～４４Ｄに連なっている。絶縁側壁５３Ａ～５３Ｄは、具体的には、チップ側壁４４Ａ～４４Ｄに対して面一に形成されている。絶縁側壁５３Ａ～５３Ｄは、チップ側壁４４Ａ～４４Ｄに面一な研削面を形成している。
　絶縁層５１は、最下絶縁層５５、最上絶縁層５６および複数（この形態では１１層）の層間絶縁層５７を含む多層絶縁積層構造からなる。最下絶縁層５５は、第１主面４２を直接被覆する絶縁層である。最上絶縁層５６は、絶縁主面５２を形成する絶縁層である。複数の層間絶縁層５７は、最下絶縁層５５および最上絶縁層５６の間に介在する絶縁層である。最下絶縁層５５は、この形態では、酸化シリコンを含む単層構造を有している。最上絶縁層５６は、この形態では、酸化シリコンを含む単層構造を有している。最下絶縁層５５の厚さおよび最上絶縁層５６の厚さは、それぞれ１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。
　複数の層間絶縁層５７は、最下絶縁層５５側の第１絶縁層５８および最上絶縁層５６側の第２絶縁層５９を含む積層構造をそれぞれ有している。第１絶縁層５８は、窒化シリコンを含んでいてもよい。第１絶縁層５８は、第２絶縁層５９に対するエッチングストッパ層として形成されている。第１絶縁層５８の厚さは、０．１μｍ以上１μｍ以下（たとえば０．３μｍ程度）であってもよい。
　第２絶縁層５９は、第１絶縁層５８の上に形成されている。第１絶縁層５８とは異なる絶縁材料を含む。第２絶縁層５９は、酸化シリコンを含んでいてもよい。第２絶縁層５９の厚さは、１μｍ以上３μｍ以下（たとえば２μｍ程度）であってもよい。第２絶縁層５９の厚さは、第１絶縁層５８の厚さを超えていることが好ましい。
　絶縁層５１の総厚さＤＴは、５μｍ以上５０μｍ以下であってもよい。絶縁層５１の総厚さＤＴ及び層間絶縁層５７の積層数は任意であって、実現すべき絶縁耐圧（絶縁破壊耐量）に応じて調整される。また、最下絶縁層５５、最上絶縁層５６および層間絶縁層５７の絶縁材料は任意であり、特定の絶縁材料に限定されない。
　半導体装置５は、絶縁層５１に形成された第１機能デバイス４５を含む。第１機能デバイス４５は、１つ又は複数（この形態では複数）の変圧器２１（先出のトランスに相当）を含む。つまり、半導体装置５は、複数の変圧器２１を含むマルチチャネル型デバイスである。複数の変圧器２１は、絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１の内方部に形成されている。複数の変圧器２１は、第１方向Ｘに間隔を空けて形成されている。
　複数の変圧器２１は、具体的には、平面視において絶縁側壁５３Ｃ側から絶縁側壁５３Ｄ側に向けてこの順に形成された第１変圧器２１Ａ、第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄを含む。複数の変圧器２１Ａ～２１Ｄは、同様の構造をそれぞれ有している。以下では、第１変圧器２１Ａの構造を例にとって説明する。第２変圧器２１Ｂ、第３変圧器２１Ｃおよび第４変圧器２１Ｄの構造の説明については、第１変圧器２１Ａの構造の説明が準用されるものとし、省略する。
　図５～図７を参照して、第１変圧器２１Ａは、低電位コイル２２および高電位コイル２３を含む。低電位コイル２２は、絶縁層５１内に形成されている。高電位コイル２３は、法線方向Ｚに低電位コイル２２と対向するように絶縁層５１内に成されている。低電位コイル２２および高電位コイル２３は、この形態では、最下絶縁層５５および最上絶縁層５６に挟まれた領域（つまり複数の層間絶縁層５７）に形成されている。
　低電位コイル２２は、絶縁層５１内において最下絶縁層５５（半導体チップ４１）側に形成されており、高電位コイル２３は、絶縁層５１内において低電位コイル２２に対して最上絶縁層５６（絶縁主面５２）側に形成されている。つまり、高電位コイル２３は、低電位コイル２２を挟んで半導体チップ４１に対向している。低電位コイル２２および高電位コイル２３の配置箇所は任意である。また、高電位コイル２３は、１層以上の層間絶縁層５７を挟んで低電位コイル２２に対向していればよい。
　低電位コイル２２及び高電位コイル２３の間の距離（つまり層間絶縁層５７の積層数）は、低電位コイル２２及び高電位コイル２３の間の絶縁耐圧及び電界強度に応じて適宜調整される。低電位コイル２２は、この形態では、最下絶縁層５５側から数えて３層目の層間絶縁層５７に形成されている。高電位コイル２３は、この形態では、最上絶縁層５６側から数えて１層目の層間絶縁層５７に形成されている。
　低電位コイル２２は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。低電位コイル２２は、第１内側末端２４、第１外側末端２５、ならびに、第１内側末端２４および第１外側末端２５の間を螺旋状に引き回された第１螺旋部２６を含む。第１螺旋部２６は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第１螺旋部２６の最内周縁を形成する部分は、平面視において楕円形状の第１内側領域６６を区画している。
　第１螺旋部２６の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の幅は、０．１μｍ以上５μｍ以下であってもよい。第１螺旋部２６の幅は、１μｍ以上３μｍ以下であることが好ましい。第１螺旋部２６の幅は、螺旋方向に直交する方向の幅によって定義される。第１螺旋部２６の第１巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第１巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第１巻回ピッチは、第１螺旋部２６において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。
　第１螺旋部２６の巻回形状及び第１内側領域６６の平面形状は任意であり、図５などに示される形態に限定されない。第１螺旋部２６は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第１内側領域６６は、第１螺旋部２６の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　低電位コイル２２は、チタン、窒化チタン、銅、アルミニウム及びタングステンのうちの少なくとも１つを含んでいてもよい。低電位コイル２２は、バリア層および本体層を含む積層構造を有していてもよい。バリア層は、層間絶縁層５７内においてリセス空間を区画する。バリア層は、チタンおよび窒化チタンのうちの少なくとも１つを含んでいてもよい。本体層は、銅、アルミニウムおよびタングステンのうちの少なくとも１つを含んでいてもよい。
　高電位コイル２３は、層間絶縁層５７において第１絶縁層５８及び第２絶縁層５９を貫通して埋め込まれている。高電位コイル２３は、第２内側末端２７、第２外側末端２８、ならびに、第２内側末端２７および第２外側末端２８の間を螺旋状に引き回された第２螺旋部２９を含む。第２螺旋部２９は、平面視において楕円形状（長円形状）に延びる螺旋状に引き回されている。第２螺旋部２９の最内周縁を形成する部分は、この形態では、平面視において楕円形状の第２内側領域６７を区画している。第２螺旋部２９の第２内側領域６７は、法線方向Ｚに第１螺旋部２６の第１内側領域６６に対向している。
　第２螺旋部２９の巻回数は、５以上３０以下であってもよい。第１螺旋部２６の巻回数に対する第２螺旋部２９の巻回数は、昇圧すべき電圧値に応じて調整される。第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数を超えていることが好ましい。むろん、第２螺旋部２９の巻回数は、第１螺旋部２６の巻回数未満であってもよいし、第１螺旋部２６の巻回数と等しくてもよい。
　第２螺旋部２９の幅は、０．１μｍ以上５μｍ以下であってもよい。第２螺旋部２９の幅は、１μｍ以上３μｍ以下であることが好ましい。第２螺旋部２９の幅は、螺旋方向に直交する方向の幅によって定義される。第２螺旋部２９の幅は、第１螺旋部２６の幅と等しいことが好ましい。
　第２螺旋部２９の第２巻回ピッチは、０．１μｍ以上５μｍ以下であってもよい。第２巻回ピッチは、１μｍ以上３μｍ以下であることが好ましい。第２巻回ピッチは、第２螺旋部２９において螺旋方向に直交する方向に隣り合う２つの部分の間の距離によって定義される。第２巻回ピッチは、第１螺旋部２６の第１巻回ピッチと等しいことが好ましい。
　第２螺旋部２９の巻回形状及び第２内側領域６７の平面形状は任意であり、図６などに示される形態に限定されない。第２螺旋部２９は、平面視において三角形状、四角形状等の多角形状、または、円形状に巻回されていてもよい。第２内側領域６７は、第２螺旋部２９の巻回形状に応じて、平面視において三角形状、四角形状等の多角形状、または、円形状に区画されていてもよい。
　高電位コイル２３は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、高電位コイル２３は、低電位コイル２２と同様に、バリア層および本体層を含むことが好ましい。
　図４を参照して、半導体装置５は、複数（本図では１２個）の低電位端子１１、及び、複数（本図では１２個）の高電位端子１２を含む。複数の低電位端子１１は、対応する変圧器２１Ａ～２１Ｄの低電位コイル２２にそれぞれ電気的に接続されている。複数の高電位端子１２は、対応する変圧器２１Ａ～２１Ｄの高電位コイル２３にそれぞれ電気的に接続されている。
　複数の低電位端子１１は、絶縁層５１の絶縁主面５２の上に形成されている。複数の低電位端子１１は、具体的には、複数の変圧器２１Ａ～２１Ｄから第２方向Ｙに間隔を空けて絶縁側壁５３Ｂ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の低電位端子１１は、第１低電位端子１１Ａ、第２低電位端子１１Ｂ、第３低電位端子１１Ｃ、第４低電位端子１１Ｄ、第５低電位端子１１Ｅおよび第６低電位端子１１Ｆを含む。複数の低電位端子１１Ａ～１１Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の低電位端子１１Ａ～１１Ｆの個数は任意である。
　第１低電位端子１１Ａは、平面視において第２方向Ｙに第１変圧器２１Ａに対向している。第２低電位端子１１Ｂは、平面視において第２方向Ｙに第２変圧器２１Ｂに対向している。第３低電位端子１１Ｃは、平面視において第２方向Ｙに第３変圧器２１Ｃに対向している。第４低電位端子１１Ｄは、平面視において第２方向Ｙに第４変圧器２１Ｄに対向している。第５低電位端子１１Ｅは、平面視において第１低電位端子１１Ａおよび第２低電位端子１１Ｂの間の領域に形成されている。第６低電位端子１１Ｆは、平面視において第３低電位端子１１Ｃおよび第４低電位端子１１Ｄの間の領域に形成されている。
　第１低電位端子１１Ａは、第１変圧器２１Ａ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第２低電位端子１１Ｂは、第２変圧器２１Ｂ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第３低電位端子１１Ｃは、第３変圧器２１Ｃ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。第４低電位端子１１Ｄは、第４変圧器２１Ｄ（低電位コイル２２）の第１内側末端２４に電気的に接続されている。
　第５低電位端子１１Ｅは、第１変圧器２１Ａ（低電位コイル２２）の第１外側末端２５および第２変圧器２１Ｂ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。第６低電位端子１１Ｆは、第３変圧器２１Ｃ（低電位コイル２２）の第１外側末端２５および第４変圧器２１Ｄ（低電位コイル２２）の第１外側末端２５に電気的に接続されている。
　複数の高電位端子１２は、複数の低電位端子１１から間隔を空けて絶縁層５１の絶縁主面５２の上に形成されている。複数の高電位端子１２は、具体的には、複数の低電位端子１１から第２方向Ｙに間隔を空けて絶縁側壁５３Ａ側の領域に形成され、第１方向Ｘに間隔を空けて配列されている。
　複数の高電位端子１２は、平面視において対応する変圧器２１Ａ～２１Ｄに近接する領域にそれぞれ形成されている。高電位端子１２が変圧器２１Ａ～２１Ｄに近接するとは、平面視において高電位端子１２および変圧器２１の間の距離が、低電位端子１１および高電位端子１２の間の距離未満であることを意味する。
　複数の高電位端子１２は、具体的には、平面視において第１方向Ｘに沿って複数の変圧器２１Ａ～２１Ｄと対向するように第１方向Ｘに沿って間隔を空けて形成されている。複数の高電位端子１２は、さらに具体的には、平面視において高電位コイル２３の第２内側領域６７および隣り合う高電位コイル２３の間の領域に位置するように第１方向Ｘに沿って間隔を空けて形成されている。これにより、複数の高電位端子１２は、平面視において第１方向Ｘに複数の変圧器２１Ａ～２１Ｄと一列に並んで配列されている。
　複数の高電位端子１２は、第１高電位端子１２Ａ、第２高電位端子１２Ｂ、第３高電位端子１２Ｃ、第４高電位端子１２Ｄ、第５高電位端子１２Ｅおよび第６高電位端子１２Ｆを含む。複数の高電位端子１２Ａ～１２Ｆは、この形態では、２個ずつそれぞれ形成されている。複数の高電位端子１２Ａ～１２Ｆの個数は任意である。
　第１高電位端子１２Ａは、平面視において第１変圧器２１Ａ（高電位コイル２３）の第２内側領域６７に形成されている。第２高電位端子１２Ｂは、平面視において第２変圧器２１Ｂ（高電位コイル２３）の第２内側領域６７に形成されている。第３高電位端子１２Ｃは、平面視において第３変圧器２１Ｃ（高電位コイル２３）の第２内側領域６７に形成されている。第４高電位端子１２Ｄは、平面視において第４変圧器２１Ｄ（高電位コイル２３）の第２内側領域６７に形成されている。第５高電位端子１２Ｅは、平面視において第１変圧器２１Ａおよび第２変圧器２１Ｂの間の領域に形成されている。第６高電位端子１２Ｆは、平面視において第３変圧器２１Ｃおよび第４変圧器２１Ｄの間の領域に形成されている。
　第１高電位端子１２Ａは、第１変圧器２１Ａ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第２高電位端子１２Ｂは、第２変圧器２１Ｂ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第３高電位端子１２Ｃは、第３変圧器２１Ｃ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。第４高電位端子１２Ｄは、第４変圧器２１Ｄ（高電位コイル２３）の第２内側末端２７に電気的に接続されている。
　第５高電位端子１２Ｅは、第１変圧器２１Ａ（高電位コイル２３）の第２外側末端２８および第２変圧器２１Ｂ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。第６高電位端子１２Ｆは、第３変圧器２１Ｃ（高電位コイル２３）の第２外側末端２８および第４変圧器２１Ｄ（高電位コイル２３）の第２外側末端２８に電気的に接続されている。
　図５～図７を参照して、半導体装置５は、絶縁層５１内にそれぞれ形成された第１低電位配線３１、第２低電位配線３２、第１高電位配線３３及び第２高電位配線３４を含む。この形態では、複数の第１低電位配線３１、複数の第２低電位配線３２、複数の第１高電位配線３３および複数の第２高電位配線３４が形成されている。
　第１低電位配線３１および第２低電位配線３２は、第１変圧器２１Ａの低電位コイル２２および第２変圧器２１Ｂの低電位コイル２２を同電位に固定している。また、第１低電位配線３１および第２低電位配線３２は、第３変圧器２１Ｃの低電位コイル２２および第４変圧器２１Ｄの低電位コイル２２を同電位に固定している。第１低電位配線３１および第２低電位配線３２は、この形態では、変圧器２１Ａ～２１Ｄの全ての低電位コイル２２を同電位に固定している。
　第１高電位配線３３および第２高電位配線３４は、第１変圧器２１Ａの高電位コイル２３および第２変圧器２１Ｂの高電位コイル２３を同電位に固定している。また、第１高電位配線３３および第２高電位配線３４は、第３変圧器２１Ｃの高電位コイル２３および第４変圧器２１Ｄの高電位コイル２３を同電位に固定している。第１高電位配線３３および第２高電位配線３４は、この形態では、変圧器２１Ａ～２１Ｄの全ての高電位コイル２３を同電位に固定している。
　複数の第１低電位配線３１は、対応する低電位端子１１Ａ～１１Ｄおよび対応する変圧器２１Ａ～２１Ｄ（低電位コイル２２）の第１内側末端２４にそれぞれ電気的に接続されている。複数の第１低電位配線３１は、同様の構造を有している。以下では、第１低電位端子１１Ａおよび第１変圧器２１Ａに接続された第１低電位配線３１の構造を例にとって説明する。他の第１低電位配線３１の構造の説明については、第１変圧器２１Ａに接続された第１低電位配線３１の構造の説明が準用されるものとし、省略する。
　第１低電位配線３１は、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、１つまたは複数（この形態では複数）のパッドプラグ電極７６、および、１つまたは複数（この形態では複数）の基板プラグ電極７７を含む。
　貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同一の導電材料によってそれぞれ形成されていることが好ましい。つまり、貫通配線７１、低電位接続配線７２、引き出し配線７３、第１接続プラグ電極７４、第２接続プラグ電極７５、パッドプラグ電極７６および基板プラグ電極７７は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含むことが好ましい。
　貫通配線７１は、絶縁層５１において複数の層間絶縁層５７を貫通し、法線方向Ｚに沿って延びる柱状に延びている。貫通配線７１は、この形態では、絶縁層５１において最下絶縁層５５および最上絶縁層５６の間の領域に形成されている。貫通配線７１は、最上絶縁層５６側の上端部、および、最下絶縁層５５側の下端部を有している。貫通配線７１の上端部は、高電位コイル２３と同一の層間絶縁層５７に形成され、最上絶縁層５６によって被覆されている。貫通配線７１の下端部は、低電位コイル２２と同一の層間絶縁層５７に形成されている。
　貫通配線７１は、この形態では、第１電極層７８、第２電極層７９、および、複数の配線プラグ電極８０を含む。貫通配線７１では、第１電極層７８、第２電極層７９および配線プラグ電極８０が低電位コイル２２等と同一の導電材料によってそれぞれ形成されている。つまり、第１電極層７８、第２電極層７９および配線プラグ電極８０は、低電位コイル２２等と同様に、バリア層および本体層をそれぞれ含む。
　第１電極層７８は、貫通配線７１の上端部を形成している。第２電極層７９は、貫通配線７１の下端部を形成している。第１電極層７８は、アイランド状に形成され、法線方向Ｚに低電位端子１１（第１低電位端子１１Ａ）に対向している。第２電極層７９は、アイランド状に形成され、法線方向Ｚに第１電極層７８に対向している。
　複数の配線プラグ電極８０は、第１電極層７８および第２電極層７９の間の領域に位置する複数の層間絶縁層５７にそれぞれ埋設されている。複数の配線プラグ電極８０は、互いに電気的に接続されるように最下絶縁層５５から最上絶縁層５６に向けて積層され、かつ、第１電極層７８および第２電極層７９を電気的に接続している。複数の配線プラグ電極８０は、第１電極層７８の平面積および第２電極層７９の平面積未満の平面積をそれぞれ有している。
　なお、複数の配線プラグ電極８０の積層数は、複数の層間絶縁層５７の積層数に一致している。この形態では、６個の配線プラグ電極８０が各層間絶縁層５７内に埋設されているが、各層間絶縁層５７内に埋設される配線プラグ電極８０の個数は任意である。もちろん、複数の層間絶縁層５７を貫通する１つまたは複数の配線プラグ電極８０が形成されていてもよい。
　低電位接続配線７２は、低電位コイル２２と同一の層間絶縁層５７内において第１変圧器２１Ａ（低電位コイル２２）の第１内側領域６６に形成されている。低電位接続配線７２は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。低電位接続配線７２は、配線プラグ電極８０の平面積を超える平面積を有していることが好ましい。低電位接続配線７２は、低電位コイル２２の第１内側末端２４に電気的に接続されている。
　引き出し配線７３は、層間絶縁層５７内において半導体チップ４１および貫通配線７１の間の領域に形成されている。引き出し配線７３は、この形態では、最下絶縁層５５から数えて１層目の層間絶縁層５７内に形成されている。引き出し配線７３は、一方側の第１端部、他方側の第２端部、ならびに、第１端部および第２端部を接続する配線部を含む。引き出し配線７３の第１端部は、半導体チップ４１および貫通配線７１の下端部の間の領域に位置している。引き出し配線７３の第２端部は、半導体チップ４１および低電位接続配線７２の間の領域に位置している。配線部は、半導体チップ４１の第１主面４２に沿って延び、第１端部および第２端部の間の領域を帯状に延びている。
　第１接続プラグ電極７４は、層間絶縁層５７内において貫通配線７１および引き出し配線７３の間の領域に形成され、貫通配線７１および引き出し配線７３の第１端部に電気的に接続されている。第２接続プラグ電極７５は、層間絶縁層５７内において低電位接続配線７２および引き出し配線７３の間の領域に形成され、低電位接続配線７２および引き出し配線７３の第２端部に電気的に接続されている。
　複数のパッドプラグ電極７６は、最上絶縁層５６内において低電位端子１１（第１低電位端子１１Ａ）および貫通配線７１の間の領域に形成され、低電位端子１１および貫通配線７１の上端部にそれぞれ電気的に接続されている。複数の基板プラグ電極７７は、最下絶縁層５５内において半導体チップ４１および引き出し配線７３の間の領域に形成されている。基板プラグ電極７７は、この形態では、半導体チップ４１および引き出し配線７３の第１端部の間の領域に形成され、半導体チップ４１および引き出し配線７３の第１端部にそれぞれ電気的に接続されている。
　図６及び図７を参照して、複数の第１高電位配線３３は、対応する高電位端子１２Ａ～１２Ｄおよび対応する変圧器２１Ａ～２１Ｄ（高電位コイル２３）の第２内側末端２７にそれぞれ電気的に接続されている。複数の第１高電位配線３３は、同様の構造をそれぞれ有している。以下では、第１高電位端子１２Ａ及び第１変圧器２１Ａに接続された第１高電位配線３３の構造を例にとって説明する。他の第１高電位配線３３の構造の説明については、第１変圧器２１Ａに接続された第１高電位配線３３の構造の説明が準用されるものとし、省略する。
　第１高電位配線３３は、高電位接続配線８１、および、１つまたは複数（この形態では複数）のパッドプラグ電極８２を含む。高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同一の導電材料によって形成されていることが好ましい。つまり、高電位接続配線８１およびパッドプラグ電極８２は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　高電位接続配線８１は、高電位コイル２３と同一の層間絶縁層５７内において高電位コイル２３の第２内側領域６７に形成されている。高電位接続配線８１は、アイランド状に形成され、法線方向Ｚに高電位端子１２（第１高電位端子１２Ａ）に対向している。高電位接続配線８１は、高電位コイル２３の第２内側末端２７に電気的に接続されている。高電位接続配線８１は、平面視において低電位接続配線７２から間隔を空けて形成され、法線方向Ｚに低電位接続配線７２には対向していない。これにより、低電位接続配線７２と高電位接続配線８１の間の絶縁距離が増加し、絶縁層５１の絶縁耐圧が高められている。
　複数のパッドプラグ電極８２は、最上絶縁層５６内において高電位端子１２（第１高電位端子１２Ａ）および高電位接続配線８１の間の領域に形成され、高電位端子１２及び高電位接続配線８１にそれぞれ電気的に接続されている。複数のパッドプラグ電極８２は、平面視において高電位接続配線８１の平面積未満の平面積をそれぞれ有している。
　図７を参照して、低電位端子１１および高電位端子１２の間の距離Ｄ１は、低電位コイル２２および高電位コイル２３の間の距離Ｄ２を超えていることが好ましい（Ｄ２＜Ｄ１）。距離Ｄ１は、複数の層間絶縁層５７の総厚さＤＴを超えていることが好ましい（ＤＴ＜Ｄ１）。距離Ｄ１に対する距離Ｄ２の比Ｄ２／Ｄ１は、０．０１以上０．１以下であってもよい。距離Ｄ１は、１００μｍ以上５００μｍ以下であることが好ましい。距離Ｄ２は、１μｍ以上５０μｍ以下であってもよい。距離Ｄ２は、５μｍ以上２５μｍ以下であることが好ましい。距離Ｄ１および距離Ｄ２の値は任意であり、実現すべき絶縁耐圧に応じて適宜調整される。
　図６及び図７を参照して、半導体装置５は、平面視において変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に埋設されたダミーパターン８５を含む。
　ダミーパターン８５は、高電位コイル２３および低電位コイル２２とは異なるパターン（不連続なパターン）で形成されており、変圧器２１Ａ～２１Ｄから独立している。つまり、ダミーパターン８５は、変圧器２１Ａ～２１Ｄとしては機能しない。ダミーパターン８５は、変圧器２１Ａ～２１Ｄにおいて低電位コイル２２および高電位コイル２３の間の電界を遮蔽し、高電位コイル２３に対する電界集中を抑制するシールド導体層として形成されている。ダミーパターン８５は、この形態では、単位面積当たりにおいて高電位コイル２３のライン密度と等しいライン密度で引き回されている。ダミーパターン８５のライン密度が高電位コイル２３のライン密度と等しいとは、ダミーパターン８５のライン密度が高電位コイル２３のライン密度の±２０％の範囲内に収まることを意味する。
　絶縁層５１の内部におけるダミーパターン８５の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。ダミーパターン８５は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。なお、法線方向Ｚに関してダミーパターン８５が高電位コイル２３に近接するとは、法線方向Ｚに関して、ダミーパターン８５および高電位コイル２３の間の距離が、ダミーパターン８５および低電位コイル２２の間の距離未満であることを意味する。
　この場合、高電位コイル２３に対する電界集中を適切に抑制できる。法線方向Ｚに関して、ダミーパターン８５及び高電位コイル２３の間の距離を小さくするほど、高電位コイル２３に対する電界集中を抑制できる。ダミーパターン８５は、高電位コイル２３と同一の層間絶縁層５７内に形成されていることが好ましい。この場合、高電位コイル２３に対する電界集中を更に適切に抑制できる。ダミーパターン８５は、電気的状態が異なる複数のダミーパターンを含む。ダミーパターン８５は高電位ダミーパターンを含んでもよい。
　絶縁層５１の内部における高電位ダミーパターン８６の深さ位置は任意であり、緩和すべき電界強度に応じて調整される。高電位ダミーパターン８６は、法線方向Ｚに関して低電位コイル２２に対して高電位コイル２３に近接する領域に形成されていることが好ましい。法線方向Ｚに関して高電位ダミーパターン８６が高電位コイル２３に近接するとは、法線方向Ｚに関して、高電位ダミーパターン８６および高電位コイル２３の間の距離が、高電位ダミーパターン８６及び低電位コイル２２の間の距離未満であることを意味する。
　ダミーパターン８５は、変圧器２１Ａ～２１Ｄの周囲に位置するように絶縁層５１内に電気的に浮遊状態に形成された浮遊ダミーパターンを含む。
　浮遊ダミーパターンは、この形態では、平面視において高電位コイル２３の周囲の領域を部分的に被覆し、かつ、部分的に露出させるように密なライン状に引き回されている。浮遊ダミーパターンは、有端状に形成されていてもよいし、無端状に形成されてもよい。
　絶縁層５１の内部における浮遊ダミーパターンの深さ位置は任意であり、緩和すべき電界強度に応じて調整される。
　浮遊ラインの個数は任意であり、緩和すべき電界に応じて調整される。浮遊ダミーパターンは、複数の浮遊から構成されていてもよい。
　図７を参照して、半導体装置５は、デバイス領域６２において半導体チップ４１の第１主面４２に形成された第２機能デバイス６０を含む。第２機能デバイス６０は、半導体チップ４１の第１主面４２の表層部、および／または、半導体チップ４１の第１主面４２の上の領域を利用して形成され、絶縁層５１（最下絶縁層５５）によって被覆されている。図７では、第２機能デバイス６０が第１主面４２の表層部に示された破線によって簡略化して示されている。
　第２機能デバイス６０は、低電位配線を介して低電位端子１１に電気的に接続され、高電位配線を介して高電位端子１２に電気的に接続されている。低電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１低電位配線３１（第２低電位配線３２）と同様の構造を有している。高電位配線は、第２機能デバイス６０に接続されるように絶縁層５１内に引き回されている点を除いて、第１高電位配線３３（第２高電位配線３４）と同様の構造を有している。第２機能デバイス６０に係る低電位配線および高電位配線の具体的な説明は省略される。
　第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの少なくとも１つを含んでいてもよい。受動デバイスは、第２機能デバイス６０は、受動デバイス、半導体整流デバイスおよび半導体スイッチングデバイスのうちの任意の２種以上のデバイスが選択的に組み合わされた回路網を含んでいてもよい。回路網は、集積回路の一部または全部を形成していてもよい。
　受動デバイスは、半導体受動デバイスを含んでいてもよい。受動デバイスは、抵抗及びコンデンサのいずれか一方または双方を含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ＰＩＮダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。半導体スイッチングデバイスは、ＢＪＴ［Bipolar　Junction　Transistor］、ＭＩＳＦＥＴ［Metal　Insulator　Field　Effect　Transistor］、ＩＧＢＴ［Insulated　Gate　Bipolar　Junction　Transistor］およびＪＦＥＴ［Junction　Field　Effect　Transistor］のうちの少なくとも１つを含んでいてもよい。
　図５～図７を参照して、半導体装置５は、絶縁層５１内に埋設されたシール導体６１をさらに含む。シール導体６１は、平面視において絶縁側壁５３Ａ～５３Ｄから間隔を空けて絶縁層５１内に壁状に埋設され、絶縁層５１をデバイス領域６２および外側領域６３に区画している。シール導体６１は、外側領域６３からデバイス領域６２への水分の進入及びクラックの進入を抑制する。
　デバイス領域６２は、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５を含む領域である。外側領域６３は、デバイス領域６２外の領域である。
　シール導体６１は、デバイス領域６２から電気的に切り離されている。シール導体６１は、具体的には、第１機能デバイス４５（複数の変圧器２１）、第２機能デバイス６０、複数の低電位端子１１、複数の高電位端子１２、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５から電気的に切り離されている。シール導体６１は、さらに具体的には、電気的に浮遊状態に固定されている。シール導体６１は、デバイス領域６２に繋がる電流経路を形成しない。
　シール導体６１は、平面視において、絶縁側壁５３～５３Ｄに沿う帯状に形成されている。シール導体６１は、この形態では、平面視において、四角環状（具体的には長方形環状）に形成されている。これにより、シール導体６１は、平面視において四角形状（具体的には長方形状）のデバイス領域６２を区画している。また、シール導体６１は、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）の外側領域６３を区画している。
　シール導体６１は、具体的には、絶縁主面５２側の上端部、半導体チップ４１側の下端部、ならびに、上端部および下端部の間を壁状に延びる壁部を有している。シール導体６１の上端部は、この形態では、絶縁主面５２から半導体チップ４１側に間隔を空けて形成され、絶縁層５１内に位置している。シール導体６１の上端部は、この形態では、最上絶縁層５６によって被覆されている。シール導体６１の上端部は、１つまたは複数の層間絶縁層５７によって被覆されていてもよい。シール導体６１の上端部は、最上絶縁層５６から露出していてもよい。シール導体６１の下端部は、半導体チップ４１から上端部側に間隔を空けて形成されている。
　このように、シール導体６１は、この形態では、複数の低電位端子１１および複数の高電位端子１２に対して半導体チップ４１側に位置するように絶縁層５１内に埋設されている。また、シール導体６１は、絶縁層５１内において第１機能デバイス４５（複数の変圧器２１）、第１低電位配線３１、第２低電位配線３２、第１高電位配線３３、第２高電位配線３４およびダミーパターン８５に絶縁主面５２に平行な方向に対向している。シール導体６１は、絶縁層５１内において、第２機能デバイス６０の一部に絶縁主面５２に平行な方向に対向していてもよい。
　シール導体６１は、複数のシールプラグ導体６４、および、１つまたは複数（この形態では複数）のシールビア導体６５を含む。シールビア導体６５の個数は任意である。複数のシールプラグ導体６４のうちの最上のシールプラグ導体６４は、シール導体６１の上端部を形成している。複数のシールビア導体６５は、シール導体６１の下端部をそれぞれ形成している。シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２と同一の導電材料によって形成されていることが好ましい。つまり、シールプラグ導体６４およびシールビア導体６５は、低電位コイル２２等と同様に、バリア層および本体層を含むことが好ましい。
　複数のシールプラグ導体６４は、複数の層間絶縁層５７にそれぞれ埋め込まれ、平面視においてデバイス領域６２を取り囲む四角環状（具体的には長方形環状）にそれぞれ形成されている。複数のシールプラグ導体６４は、互いに接続されるように最下絶縁層５５から最上絶縁層５６に向かって積層されている。複数のシールプラグ導体６４の積層数は、複数の層間絶縁層５７の積層数に一致している。むろん、複数の層間絶縁層５７を貫通する１つまたは複数のシールプラグ導体６４が形成されていてもよい。
　複数のシールプラグ導体６４の集合体により１つの環状のシール導体６１が形成されるのであれば、複数のシールプラグ導体６４の全てが環状に形成される必要はない。たとえば、複数のシールプラグ導体６４の少なくとも１つが有端状に形成されていてもよい。また、複数のシールプラグ導体６４の少なくとも１つが複数の有端帯状部分に分割されていてもよい。ただし、デバイス領域６２への水分及びクラックの進入のリスクを鑑みると、複数のシールプラグ導体６４は、無端状（環状）に形成されていることが好ましい。
　複数のシールビア導体６５は、最下絶縁層５５において半導体チップ４１およびシールプラグ導体６４の間の領域にそれぞれ形成されている。複数のシールビア導体６５は、半導体チップ４１から間隔を空けて形成され、シールプラグ導体６４に接続されている。複数のシールビア導体６５は、シールプラグ導体６４の平面積未満の平面積を有している。単一のシールビア導体６５が形成されている場合、単一のシールビア導体６５は、シールプラグ導体６４の平面積以上の平面積を有していてもよい。
　シール導体６１の幅は、０．１μｍ以上１０μｍ以下であってもよい。シール導体６１の幅は、１μｍ以上５μｍ以下であることが好ましい。シール導体６１の幅は、シール導体６１が延びる方向に直交する方向の幅によって定義される。
　図７及び図８を参照して、半導体装置５は、半導体チップ４１及びシール導体６１の間に介在し、シール導体６１を半導体チップ４１から電気的に切り離す分離構造１３０を更に含む。分離構造１３０は、絶縁体を含むことが好ましい。分離構造１３０は、この形態では、半導体チップ４１の第１主面４２に形成されたフィールド絶縁膜１３１からなる。
　フィールド絶縁膜１３１は、酸化膜（酸化シリコン膜）及び窒化膜（窒化シリコン膜）のうちの少なくとも一方を含む。フィールド絶縁膜１３１は、半導体チップ４１の第１主面４２の酸化によって形成された酸化膜の一例としてのＬＯＣＯＳ（local　oxidation　of　silicon）膜からなることが好ましい。フィールド絶縁膜１３１の厚さは、半導体チップ４１およびシール導体６１を絶縁できる限り任意である。フィールド絶縁膜１３１の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　分離構造１３０は、半導体チップ４１の第１主面４２に形成され、平面視においてシール導体６１に沿う帯状に延びている。分離構造１３０は、この形態では、平面視において四角環状（具体的には長方形環状）に形成されている。分離構造１３０は、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、シール導体６１の下端部（シールビア導体６５）が半導体チップ４１側に向けて食い込んだアンカー部を形成していてもよい。むろん、接続部１３２は、分離構造１３０の主面に対して面一に形成されていてもよい。
　分離構造１３０は、デバイス領域６２側の内端部１３０Ａ、外側領域６３側の外端部１３０Ｂ、ならびに、内端部１３０Ａおよび外端部１３０Ｂの間の本体部１３０Ｃを含む。内端部１３０Ａは、平面視において第２機能デバイス６０が形成された領域（つまり、デバイス領域６２）を区画している。内端部１３０Ａは、半導体チップ４１の第１主面４２に形成された絶縁膜（図示せず）と一体的に形成されていてもよい。
　外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄから露出し、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに連なっている。外端部１３０Ｂは、より具体的には、半導体チップ４１のチップ側壁４４Ａ～４４Ｄに対して面一に形成されている。外端部１３０Ｂは、半導体チップ４１のチップ側壁４４Ａ～４４Ｄおよび絶縁層５１の絶縁側壁５３Ａ～５３Ｄとの間で面一な研削面を形成している。むろん、他の形態において、外端部１３０Ｂは、チップ側壁４４Ａ～４４Ｄから間隔を空けて第１主面４２内に形成されていてもよい。
　本体部１３０Ｃは、半導体チップ４１の第１主面４２に対してほぼ平行に延びる平坦面を有している。本体部１３０Ｃは、シール導体６１の下端部（シールビア導体６５）が接続された接続部１３２を有している。接続部１３２は、本体部１３０Ｃにおいて内端部１３０Ａ及び外端部１３０Ｂから間隔を空けた部分に形成されている。分離構造１３０は、フィールド絶縁膜１３１の他、種々の形態を採り得る。
　図７を参照して、半導体装置５は、シール導体６１を被覆するように絶縁層５１の絶縁主面５２の上に形成された無機絶縁層１４０をさらに含む。無機絶縁層１４０は、パッシベーション層と称されてもよい。無機絶縁層１４０は、絶縁主面５２の上から絶縁層５１及び半導体チップ４１を保護する。
　無機絶縁層１４０は、この形態では、第１無機絶縁層１４１及び第２無機絶縁層１４２を含む積層構造を有する。第１無機絶縁層１４１は、酸化シリコンを含んでいてもよい。第１無機絶縁層１４１は、不純物無添加の酸化シリコンであるＵＳＧ（undoped　silicate　glass）を含むことが好ましい。第１無機絶縁層１４１の厚さは、５０ｎｍ以上５０００ｎｍ以下であってもよい。第２無機絶縁層１４２は、窒化シリコンを含んでいてもよい。第２無機絶縁層１４２の厚さは、５００ｎｍ以上５０００ｎｍ以下であってもよい。無機絶縁層１４０の総厚さを大きくすることにより、高電位コイル２３上の絶縁耐圧を高めることができる。
　第１無機絶縁層１４１がＵＳＧからなり、第２無機絶縁層１４２が窒化シリコンからなる場合、ＵＳＧの絶縁破壊電圧（Ｖ／ｃｍ）は窒化シリコンの絶縁破壊電圧（Ｖ／ｃｍ）を超える。したがって、無機絶縁層１４０を厚化する場合、第２無機絶縁層１４２よりも厚い第１無機絶縁層１４１が形成されることが好ましい。
　第１無機絶縁層１４１は、酸化シリコンの一例としてのＢＰＳＧ（boron　doped　phosphor　silicate　glass）およびＰＳＧ（phosphorus　silicate　glass）のうちの少なくとも一方を含んでいてもよい。ただし、この場合、酸化シリコン内に不純物（ホウ素又はリン）が含まれるため、高電位コイル２３上の絶縁耐圧を高める上では、ＵＳＧからなる第１無機絶縁層１４１が形成されることが特に好ましい。むろん、無機絶縁層１４０は、第１無機絶縁層１４１および第２無機絶縁層１４２のいずれか一方からなる単層構造を有していてもよい。
　無機絶縁層１４０は、シール導体６１の全域を被覆し、シール導体６１外の領域に形成された複数の低電位パッド開口１４３及び複数の高電位パッド開口１４４を有している。複数の低電位パッド開口１４３は、複数の低電位端子１１をそれぞれ露出させている。複数の高電位パッド開口１４４は、複数の高電位端子１２をそれぞれ露出させている。無機絶縁層１４０は、低電位端子１１の周縁部に乗り上げたオーバラップ部を有していてもよい。無機絶縁層１４０は、高電位端子１２の周縁部に乗り上げたオーバラップ部を有していてもよい。
　半導体装置５は、無機絶縁層１４０の上に形成された有機絶縁層１４５を更に含む。有機絶縁層１４５は、感光性樹脂を含んでいてもよい。有機絶縁層１４５は、ポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。有機絶縁層１４５は、この形態では、ポリイミドを含む。有機絶縁層１４５の厚さは、１μｍ以上５０μｍ以下であってもよい。
　有機絶縁層１４５の厚さは、無機絶縁層１４０の総厚さを超えていることが好ましい。さらに、無機絶縁層１４０および有機絶縁層１４５の総厚さは、低電位コイル２２及び高電位コイル２３の間の距離Ｄ２以上であることが好ましい。この場合、無機絶縁層１４０の総厚さは２μｍ以上１０μｍ以下であることが好ましい。また、有機絶縁層１４５の厚さは５μｍ以上５０μｍ以下であることが好ましい。これらの構造によれば、無機絶縁層１４０及び有機絶縁層１４５の厚化を抑制できると同時に、無機絶縁層１４０及び有機絶縁層１４５の積層膜により高電位コイル２３上の絶縁耐圧を適切に高めることができる。
　有機絶縁層１４５は、低電位側の領域を被覆する第１部分１４６及び高電位側の領域を被覆する第２部分１４７を含む。第１部分１４６は、無機絶縁層１４０を挟んでシール導体６１を被覆している。第１部分１４６は、シール導体６１外の領域において複数の低電位端子１１（低電位パッド開口１４３）をそれぞれ露出させる複数の低電位端子開口１４８を有している。第１部分１４６は、低電位パッド開口１４３の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、第１部分１４６から間隔を空けて形成されており、第１部分１４６との間から無機絶縁層１４０を露出させている。第２部分１４７は、複数の高電位端子１２（高電位パッド開口１４４）をそれぞれ露出させる複数の高電位端子開口１４９を有している。第２部分１４７は、高電位パッド開口１４４の周縁（オーバラップ部）に乗り上がったオーバラップ部を有していてもよい。
　第２部分１４７は、変圧器２１Ａ～２１Ｄおよびダミーパターン８５を一括して被覆している。第２部分１４７は、具体的には、複数の高電位コイル２３、複数の高電位端子１２、第１高電位ダミーパターン８７、第２高電位ダミーパターン８８および浮遊ダミーパターン１２１を一括して被覆している。
　本発明の実施形態は、さらに他の形態で実施できる。前述の実施形態では、第１機能デバイス４５および第２機能デバイス６０が形成された例について説明した。しかし、第１機能デバイス４５を有さずに、第２機能デバイス６０だけを有する形態が採用されてもよい。この場合、ダミーパターン８５は取り除かれてもよい。この構造によれば、第２機能デバイス６０について、第１実施形態において述べた効果（ダミーパターン８５に係る効果を除く）と同様の効果を奏することができる。
　つまり、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、高電位端子１２およびシール導体６１の間の不所望な導通を抑制できる。また、低電位端子１１および高電位端子１２を介して第２機能デバイス６０に電圧が印加された場合において、低電位端子１１およびシール導体６１の間の不所望な導通を抑制できる。
　また、前述の実施形態では、第２機能デバイス６０が形成された例について説明した。しかし、第２機能デバイス６０は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、ダミーパターン８５が形成された例について説明した。しかし、ダミーパターン８５は必ずしも必要ではなく、取り除かれてもよい。
　また、前述の実施形態では、第１機能デバイス４５が、複数の変圧器２１を含むマルチチャネル型からなる例について説明した。しかし、単一の変圧器２１を含むシングルチャネル型からなる第１機能デバイス４５が採用されてもよい。
＜トランス配列＞
　図９は、２チャンネル型のトランスチップ３００（先出の半導体装置５に相当）におけるトランス配列の一例を模式的に示す平面図（上面図）である。本図のトランスチップ３００は、第１トランス３０１と、第２トランス３０２と、第３トランス３０３と、第４トランス３０４と、第１ガードリング３０５と、第２ガードリング３０６と、パッドａ１～ａ８と、パッドｂ１～ｂ８と、パッドｃ１～ｃ４と、パッドｄ１～ｄ４と、を有する。
　トランスチップ３００において、第１トランス３０１を形成する二次側コイルＬ１ｓの一端には、パッドａ１及びｂ１が接続されており、二次側コイルＬ１ｓの他端には、パッドｃ１及びｄ１が接続されている。第２トランス３０２を形成する二次側コイルＬ２ｓの一端には、パッドａ２及びｂ２が接続されており、二次側コイルＬ２ｓの他端には、パッドｃ１及びｄ１が接続されている。
　また、第３トランス３０３を形成する二次側コイルＬ３ｓの一端には、パッドａ３及びｂ３が接続されており、二次側コイルＬ３ｓの他端には、パッドｃ２及びｄ２が接続されている。第４トランス３０４を形成する二次側コイルＬ４ｓの一端には、パッドａ４及びｂ４が接続されており、二次側コイルＬ４ｓの他端には、パッドｃ２及びｄ２が接続されている。
　なお、第１トランス３０１を形成する一次側コイル、第２トランス３０２を形成する一次側コイル、第３トランス３０３を形成する一次側コイル、及び、第４トランス３０４を形成する一次側コイルは、いずれも本図に明示されていない。ただし、一次側コイルは、それぞれ、基本的に二次側コイルＬ１ｓ～Ｌ４ｓと同様の構成を有しており、二次側コイルＬ１ｓ～Ｌ４ｓとそれぞれ対向する形で、二次側コイルＬ１ｓ～Ｌ４ｓそれぞれの直下に配置されている。
　すなわち、第１トランス３０１を形成する一次側コイルの一端には、パッドａ５及びｂ５が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。また、第２トランス３０２を形成する一次側コイルの一端には、パッドａ６及びｂ６が接続されており、一次側コイルの他端には、パッドｃ３及びｄ３が接続されている。
　また、第３トランス３０３を形成する一次側コイルの一端には、パッドａ７及びｂ７が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。また、第４トランス３０４を形成する一次側コイルの一端には、パッドａ８及びｂ８が接続されており、一次側コイルの他端には、パッドｃ４及びｄ４が接続されている。
　ただし、上記のパッドａ５～ａ８、パッドｂ５～ｂ８、パッドｃ３並びにｃ４、及び、パッドｄ３並びにｄ４については、不図示のビアを介してトランスチップ３００の内部から表面まで引き出されている。
　上記複数のパッドのうち、パッドａ１～ａ８は、それぞれ、第１の電流供給用パッドに相当し、パッドｂ１～ｂ８は、それぞれ、第１の電圧測定用パッドに相当する。また、パッドｃ１～ｃ４は、それぞれ、第２の電流供給用パッドに相当し、パッドｄ１～ｄ４は、それぞれ、第２の電圧測定用パッドに相当する。
　従って、本構成例のトランスチップ３００であれば、その不良品検査時に各コイルの直列抵抗成分を正確に測定することができる。従って、各コイルの断線が生じている不良品をリジェクトすることはもちろん、各コイルの抵抗値異常（例えば、コイル同士の中途短絡）が生じている不良品についても、これを適切にリジェクトすることが可能となり、延いては、不良品の市場流出を未然に防止することが可能となる。
　なお、上記の不良品検査を通過したトランスチップ３００については、上記複数のパッドを一次側チップ及び二次側チップ（例えば先出のコントローラチップ２１０及びドライバチップ２２０）との接続手段として用いればよい。
　具体的に述べると、パッドａ１並びにｂ１、パッドａ２並びにｂ２、パッドａ３並びにｂ３、及び、パッドａ４及びｂ４は、それぞれ、二次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ１並びにｄ１、及び、パッドｃ２及びｄ２は、それぞれ、二次側チップのコモン電圧印加端（ＧＮＤ２）に接続すればよい。
　一方、パッドａ５並びにｂ５、パッドａ６並びにｂ６、パッドａ７並びにｂ７、及び、パッドａ８及びｂ８は、それぞれ、一次側チップの信号入力端または信号出力端に接続すればよい。また、パッドｃ３並びにｄ３、及び、パッドｃ４及びｄ４は、それぞれ、一次側チップのコモン電圧印加端（ＧＮＤ１）に接続すればよい。
　ここで、第１トランス３０１～第４トランス３０４は、図９に示すように、それぞれの信号伝達方向毎にカップリングして並べられている。本図に即して述べると、例えば一次側チップから二次側チップに向けて信号を伝達する第１トランス３０１と第２トランス３０２が第１ガードリング３０５によって第１のペアとされている。また、例えば二次側チップから一次側チップに向けて信号を伝達する第３トランス３０３と第４トランス３０４が第２ガードリング３０６によって第２のペアとされている。
　このようなカップリングを行った理由は、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルをトランスチップ３００の基板上下方向に積み重ねる形で積層形成した場合において、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３０５、及び、第２ガードリング３０６については、必ずしも必須の構成要素ではない。
　なお、第１ガードリング３０５及び第２ガードリング３０６は、それぞれ、パッドｅ１及びｅ２を介して、接地端などの低インピーダンス配線に接続すればよい。
　また、トランスチップ３００において、パッドｃ１及びｄ１は、二次側コイルＬ１ｓと二次側コイルＬ２ｓとの間で共有されている。また、パッドｃ２及びｄ２は、二次側コイルＬ３ｓと二次側コイルＬ４ｓとの間で共有されている。また、パッドｃ３及びｄ３は、一次側コイルＬ１ｐと一次側コイルＬ２ｐとの間で共有されている。また、パッドｃ４及びｄ４は、対応するそれぞれの一次側コイルとの間で共有されている。このような構成とすることにより、パッド数を削減して、トランスチップ３００の小型化を図ることが可能となる。
　また、図９に示したように、第１トランス３０１～第４トランス３０４をそれぞれ形成する一次側コイルと二次側コイルは、トランスチップ３００の平面視において、長方形状（または角を丸めたトラック状）となるように巻き回すことが望ましい。このような構成とすることにより、一次側コイルと二次側コイルが互いに重複する部分の面積が大きくなり、トランスの伝達効率を高めることが可能となる。
　もちろん、本図のトランス配列はあくまでも一例であり、コイルの個数、形状、配置、及び、パッドの配置は任意である。また、これまでに説明してきたチップ構造及びトランス配列などについては、半導体チップ上にコイルを集積化した半導体装置全般に適用することが可能である。
＜信号伝達装置（実施形態）＞
　図１０は、信号伝達装置の実施形態を示す図である。本実施形態の信号伝達装置４００は、一次回路系４００ｐ（ＶＣＣ１－ＧＮＤ１系）と二次回路系４００ｓ（ＶＣＣ２－ＧＮＤ２系）との間を電気的に絶縁しつつ、一次回路系４００ｐから二次回路系４００ｓにパルス信号を伝達し、二次回路系４００ｓに設けられたパワートランジスタ（不図示）のゲートを駆動する半導体集積回路装置（いわゆる絶縁ゲートドライバＩＣ）である。なお、信号伝達装置４００は、先出の信号伝達装置２００に相当するものとして理解することができる。
　信号伝達装置４００は、装置外部との電気的接続を確立する手段として、複数の外部端子（本図では、電源端子ＶＣＣ１及びＶＣＣ２、接地端子ＧＮＤ１及びＧＮＤ２、負電源端子ＶＥＥ２、入力端子ＩＮＡ及びＩＮＢ、出力端子ＯＵＴ１Ｈ及びＯＵＴ１Ｌ、フォールト端子ＦＬＴ、レディー端子ＲＤＹ、及び、短絡検出端子ＳＣＰＩＮ）を備えている。
　信号伝達装置４００を形成するパッケージの第１辺（＝本図では左辺）には、上から順に、接地端子ＧＮＤ１、フォールト端子ＦＬＴ、入力端子ＩＮＡ、入力端子ＩＮＢ、レディー端子ＲＤＹ、電源端子ＶＣＣ１、及び、接地端子ＧＮＤ１が配列されている。一方、同パッケージの第２辺（＝上記の第１辺と対向する辺であり、本図では右辺）には、上から順に、負電源端子ＶＥＥ２、出力端子ＯＵＴ１Ｌ、出力端子ＯＵＴ１Ｈ、電源端子ＶＣＣ２、短絡検出端子ＳＣＰＩＮ、接地端子ＧＮＤ２、及び、負電源端子ＶＥＥ２が配列されている。
　このように、一次回路系４００ｐの外部端子（ＧＮＤ１、ＦＬＴ、ＩＮＡ及びＩＮＢ、ＲＤＹ、並びに、ＶＣＣ１）をパッケージの第１辺に集約し、二次回路系４００ｓの外部端子（ＶＥＥ２、ＯＵＴ１Ｌ、ＯＵＴ１Ｈ、ＶＣＣ２、ＳＣＰＩＮ、並びに、ＧＮＤ２）をパッケージの第２辺に集約するとよい。
　また、パッケージの第１辺及び第２辺には、それぞれの両端に接地端子ＧＮＤ１及び負電源端子ＶＥＥ２を配置するとよい。すなわち、接地端子ＧＮＤ１及び負電源端子ＶＥＥ２は、それぞれ、２本ずつ設けるとよい。
　なお、信号伝達装置４００は、一次回路系４００ｐと二次回路系４００ｓとの間を絶縁しながら相互間の信号伝達を行う必要のあるアプリケーション全般（高電圧を取り扱うモータドライバまたはＤＣ／ＤＣコンバータなど）に広く適用することが可能である。
　引き続き、図１０を参照しながら、信号伝達装置４００の内部構成について説明する。本構成例の信号伝達装置４００は、コントローラチップ４１０（＝第１チップに相当）と、ドライバチップ４２０（＝第２チップに相当）と、トランスチップ４３０（＝第３チップに相当）と、を単一のパッケージに封止して成る。
　コントローラチップ４１０は、電源電圧ＶＣＣ１（例えばＧＮＤ１基準で最大７Ｖ）の供給を受けて動作する一次回路系４００ｐの回路素子を集積化した半導体チップである。なお、コントローラチップ４１０には、例えば、ロジック回路４１１と、ＵＶＬＯ［under-voltage　lock　out］／ＯＶＬＯ［over-voltage　lock　out］回路４１２と、ＮＭＯＳＦＥＴ４１３及び４１４が集積化されている。
　ロジック回路４１１は、入力パルス信号ＩＮＡ及びＩＮＢに応じて、パワートランジスタ（不図示）の駆動パルス信号ＰＷＭを生成する。例えば、ＩＮＢ＝Ｈ（ディセーブル時の論理レベル）であれば、ＰＷＭ＝Ｌ（固定値）となり、ＩＮＢ＝Ｌ（イネーブル時の論理レベル）であれば、ＰＷＭ＝ＩＮＡとなる。また、ロジック回路４１１は、信号伝達装置４００の各種異常検出信号（低電圧、過電圧、短絡、オープン、過熱、負荷電源異常など）を監視し、その監視結果に基づいてＮＭＯＳＦＥＴ４１３及び４１４を駆動することにより、フォールト信号ＦＬＴとレディー信号ＲＤＹの論理レベルを決定する機能も備えている。
　ＵＶＬＯ／ＯＶＬＯ回路４１２は、電源電圧ＶＣＣ１の低電圧／過電圧をそれぞれ検出して、その検出結果をロジック回路４１１に出力する。
　ＮＭＯＳＦＥＴ４１３は、ロジック回路４１１からの指示に応じてフォールト端子ＦＬＴと接地端との間を導通／遮断する。例えば、ドライバチップ４２０で過熱または負荷電源異常が検出されたときには、ＮＭＯＳＦＥＴ４１３がオンして、フォールト端子ＦＬＴがローレベル（＝異常検出時の論理レベル）となる。
　ＮＭＯＳＦＥＴ４１４は、ロジック回路４１１からの指示に応じてレディー端子ＲＤＹと接地端との間を導通／遮断する。例えば、コントローラチップ４１０及びドライバチップ４２０いずれかで低電圧または過電圧が検出されたときには、ＮＭＯＳＦＥＴ４１４がオンして、レディー端子ＲＤＹがローレベル（＝異常検出時の論理レベル）となる。
　ドライバチップ４２０は、電源電圧ＶＣＣ２（例えばＧＮＤ２基準で最大３０Ｖ）の供給を受けて動作する二次回路系４００ｓの回路素子を集積化した半導体チップである。なお、ドライバチップ４２０には、例えば、ロジック回路４２１と、ＵＶＬＯ／ＯＶＬＯ回路４２２と、コンパレータ４２３と、ＰＭＯＳＦＥＴ４２４と、ＮＭＯＳＦＥＴ４２５及び４２６と、が集積化されている。
　ロジック回路４２１は、トランスチップ４３０を介して入力される駆動パルス信号ＰＷＭに応じてＰＭＯＳＦＥＴ４２４及びＮＭＯＳＦＥＴ４２５をオン／オフすることにより、出力端子ＯＵＴ１Ｈ及びＯＵＴ１Ｌに接続されるパワートランジスタ（不図示）のゲート駆動を行う。なお、出力端子ＯＵＴ１Ｈ及びＯＵＴ１Ｌは、信号伝達装置４００の外部で互いに短絡しておけばよい。また、ロジック回路４２１は、ドライバチップ４２０側の各種異常検出信号（低電圧、過電圧、短絡、オープン、過熱、負荷電源異常など）をトランスチップ４３０経由でコントローラチップ４１０に伝達する機能も備えている。
　ＵＶＬＯ／ＯＶＬＯ回路４２２は、電源電圧ＶＣＣ２の低電圧／過電圧をそれぞれ検出して、その検出結果をロジック回路４２１に出力する。
　コンパレータ４２３は、短絡検出端子ＳＣＰＩＮの端子電圧を監視することにより、パワートランジスタの短絡検出を行う（詳細は後述）。
　ＰＭＯＳＦＥＴ４２４は、ゲート駆動用トランジスタの一つであり、ロジック回路４２１からの指示に応じて電源端と出力端子ＯＵＴ１Ｈとの間を導通／遮断する。例えば、駆動パルス信号ＰＷＭがハイレベルであるときには、ＰＭＯＳＦＥＴ４２４がオンして、出力端子ＯＵＴ１Ｈ（延いてはパワートランジスタのゲートに印加される出力パルス信号）がハイレベルとなる。
　ＮＭＯＳＦＥＴ４２５は、ゲート駆動用トランジスタの一つであり、ロジック回路４２１からの指示に応じて出力端子ＯＵＴ１Ｌと接地端との間を導通／遮断する。例えば、駆動パルス信号ＰＷＭがローレベルであるときには、ＮＭＯＳＦＥＴ４２５がオンして、出力端子ＯＵＴ１Ｌ（延いてはパワートランジスタのゲートに印加される出力パルス信号）がローレベルとなる。
　このように、ＰＭＯＳＦＥＴ４２４及びＮＭＯＳＦＥＴ４２５は、ゲート駆動用のハーフブリッジ出力段（ＣＭＯＳ［complementary　MOS］インバータ段）として機能する。
　ＮＭＯＳＦＥＴ４２６は、ロジック回路４２１からの指示に応じて接地端子ＧＮＤ２と短絡検出端子ＳＣＰＩＮとの間を導通／遮断する。例えば、ＮＭＯＳＦＥＴ４２６は、ＯＵＴ１Ｈ＝Ｈであるときにオフし、ＯＵＴ１Ｈ＝Ｌであるときにオンする。なお、ＮＭＯＳＦＥＴ４２６は、ＰＭＯＳＦＥＴ４２４（延いては不図示のパワートランジスタ）と相補的にオン／オフすることにより、ＳＣＰＩＮ－ＧＮＤ２間に外付けされたキャパシタ（不図示）を放電する放電スイッチとして機能する（詳細は後述）。
　トランスチップ４３０は、コントローラチップ４１０とドライバチップ４２０との間を絶縁しつつ、双方向の信号伝達を行うためのトランスを集積化した半導体チップである。
　なお、本実施形態の信号伝達装置４００は、コントローラチップ４１０及びドライバチップ４２０とは別に、トランスのみを搭載するトランスチップ４３０を独立に有しており、これら３つのチップを単一のパッケージに封止して成る。
　このような構成とすることにより、コントローラチップ４１０、及び、ドライバチップ４２０については、いずれも一般の低耐圧～中耐圧プロセス（数Ｖ～数十Ｖ耐圧）で形成することができるので、専用の高耐圧プロセス（数ｋＶ耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
　また、コントローラチップ４１０、及び、ドライバチップ４２０については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮及び開発コストの低減に貢献することができる。
　また、トランス以外の直流絶縁素子（例えばフォトカプラ）を用いる場合であっても、トランスチップ４３０のみを載せ換えることにより、容易に対応することが可能となるので、コントローラチップ４１０及びドライバチップ４２０を開発し直す必要がなくなり、開発期間の短縮及び開発コストの低減に貢献することができる。
＜電子機器＞
　図１１は、信号伝達装置４００が搭載される電子機器の一構成例を示す図である。本構成例の電子機器Ａは、上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）と、下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）と、上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）と、下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）と、ＥＣＵ３と、モータ４と、を有する。
　上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）は、それぞれ、ＥＣＵ３と上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）との間を絶縁しつつ、ＥＣＵ３から入力される上側ゲート制御信号に応じて上側ゲート駆動信号を生成することにより、上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）を駆動する。
　下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）は、それぞれ、ＥＣＵ３と下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）との間を絶縁しつつ、ＥＣＵ３から入力される下側ゲート制御信号に応じて下側ゲート駆動信号を生成することにより、下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）を駆動する。
　なお、上記の上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）及び下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）としては、先出の信号伝達装置４００を好適に用いることができる。
　上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）は、それぞれ、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段を形成する上側スイッチとして、パワー系電源端（＝負荷電源電圧ＰＶＤＤの印加端）とモータ４の各相入力端との間に接続されている。
　下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）は、それぞれ、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段を形成する下側スイッチとして、モータ４の各相入力端とパワー系接地端との間に接続されている。
　本図では、上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）及び下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）として、それぞれ、ＩＧＢＴ［insulated　gate　bipolar　transistor］を用いているが、例えば、ＩＧＢＴに代えてＭＯＳＦＥＴ［metal　oxide　semiconductor　field　effect　transistor］を用いることも可能である。
　ＥＣＵ３は、上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）及び下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）を介して、上側パワートランジスタ２Ｈ（ｕ／ｖ／ｗ）及び下側パワートランジスタ２Ｌ（ｕ／ｖ／ｗ）をそれぞれ駆動することにより、モータ４の回転駆動を制御する。また、ＥＣＵ３は、上側ゲートドライバＩＣ１Ｈ（ｕ／ｖ／ｗ）及び下側ゲートドライバＩＣ１Ｌ（ｕ／ｖ／ｗ）それぞれのフォールト端子ＦＬＴ及びレディー端子ＲＤＹを監視し、その監視結果に基づいて各種の安全制御を行う機能も備えている。
　モータ４は、３相（Ｕ相／Ｖ相／Ｗ相）のハーフブリッジ出力段からそれぞれ入力される３相の駆動電圧Ｕ／Ｖ／Ｗに応じて回転駆動される３相モータである。
＜短絡（貫通）検出＞
　図１２は、短絡検出端子ＳＣＰＩＮの第１接続例（ＤＥＳＡＴ方式）を示す図であって、図示の便宜上、電子機器Ａの１相のみが抽出して示されている。
　本図で示すように、ＤＥＳＡＴ方式の短絡検出を行う下側ゲートドライバＩＣ１Ｌ（信号伝達装置４００）の外部には、ダイオードＤ１と、抵抗Ｒ０～Ｒ３と、キャパシタＣ１が接続されている。抵抗Ｒ０の第１端は、出力端子ＯＵＴ１Ｈ及びＯＵＴ１Ｌ双方に接続されている。抵抗Ｒ０の第２端は、下側パワートランジスタ２Ｌのゲートに接続されている。抵抗Ｒ１の第１端は、電源電圧ＶＣＣ２の印加端に接続されている。抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、いずれもダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは、上側パワートランジスタ２Ｈのエミッタと下側パワートランジスタ２Ｌのコレクタとの接続ノードに接続されている。抵抗Ｒ２の第２端と抵抗Ｒ３及びキャパシタＣ１それぞれの第１端は、いずれも短絡検出端子ＳＣＰＩＮに接続されている。抵抗Ｒ３及びキャパシタＣ１それぞれの第２端は、いずれも接地端子ＧＮＤ２に接続されている。
　また、下側ゲートドライバＩＣ１Ｌの内部において、短絡検出端子ＳＣＰＩＮには、コンパレータ４２３と、ＮＭＯＳＦＥＴ４２６と、ダイオード４２７が接続されている。
　コンパレータ４２３は、反転入力端（－）に入力される短絡検出電圧ＳＣＰＩＮ（＝短絡検出端子ＳＣＰの端子電圧）と、所定の閾値電圧Ｖｔｈとを比較して短絡検出信号ＳＣＰを生成する。短絡検出信号ＳＣＰは、ＳＣＰＩＮ＜Ｖｔｈであるときにハイレベル（＝正常時の論理レベル）となり、ＳＣＰＩＮ＞Ｖｔｈであるときにローレベル（＝異常時の論理レベル）となる。
　ＮＭＯＳＦＥＴ４２６は、下側パワートランジスタ２Ｌ及びＰＭＯＳＦＥＴ４２４と相補的にオン／オフして接地端子ＧＮＤ２と短絡検出端子ＳＣＰＩＮとの間を導通／遮断することにより、ＳＣＰＩＮ－ＧＮＤ２間に外付けされたキャパシタＣ１を放電する放電スイッチとして機能する。例えば、ＮＭＯＳＦＥＴ４２６は、下側パワートランジスタ２Ｌ及びＰＭＯＳＦＥＴ４２４のオン期間にオフし、下側パワートランジスタ２Ｌ及びＰＭＯＳＦＥＴ４２４のオフ期間にオンする。
　ダイオード４２７は、アノードが接地端子ＧＮＤ２に接続されてカソードが短絡検出端子ＳＣＰＩＮに接続された静電保護ダイオードである。
　正常状態（＝上側パワートランジスタ２Ｈがオフして下側パワートランジスタ２Ｌがオンしている状態）では、ダイオードＤ１のカソード電圧Ｖｘがほぼ接地電圧ＧＮＤ２まで低下する。従って、ダイオードＤ１が順バイアスとなるので、ダイオードＤ１のアノード電圧Ｖｙがほぼ順方向降下電圧Ｖｆとなる。このとき、短絡検出電圧ＳＣＰＩＮ（＝｛Ｒ３／（Ｒ２＋Ｒ３）×Ｖｆ｝）が閾値電圧Ｖｔｈよりも低くなるので、短絡検出信号ＳＣＰがハイレベル（＝正常時の論理レベル）となる。
　一方、短絡状態（＝上側パワートランジスタ２Ｈと下側パワートランジスタ２Ｌが同時にオンして過大な短絡電流が流れ得る状態）では、ダイオードＤ１のカソード電圧Ｖｘがほぼ負荷電源電圧ＰＶＤＤまで上昇する。従って、ダイオードＤ１が逆バイアスとなるので、ダイオードＤ１のアノード電圧Ｖｙがほぼ電源電圧ＶＣＣ２となる。このとき、短絡検出電圧ＳＣＰＩＮ（＝｛Ｒ３／（Ｒ２＋Ｒ３）×ＶＣＣ２｝）が閾値電圧Ｖｔｈよりも高くなるので、短絡検出信号ＳＣＰがローレベル（＝異常時の論理レベル）となる。
　このように、ＤＥＳＡＴ方式では、短絡検出電圧ＳＣＰＩＮを監視することにより、下側パワートランジスタ２Ｌのコレクタ・エミッタ間が不飽和状態であるか否か、すなわち上側パワートランジスタ２Ｈと下側パワートランジスタ２Ｌが短絡状態（同時オン状態）であるか否かを検出することができる。
　なお、ロジック回路４２１は、上記の短絡検出信号ＳＣＰがローレベル（＝異常時の論理レベル）となったときに、下側パワートランジスタ２Ｌを強制的にオフする保護機能を備えている。また、ロジック回路４２１は、下側パワートランジスタ２Ｌの強制オフ後、ＮＭＯＳＦＥＴ４２６をオンしてキャパシタＣ１を放電することにより、短絡検出状態を解除することができる。
　図１３は、短絡検出端子ＳＣＰＩＮの第２接続例（エミッタセンス方式）を示す図であって、先出の図１２と同じく、電子機器Ａの１相のみが抽出して示されている。
　本図で示すように、エミッタセンス方式の短絡検出を行う下側ゲートドライバＩＣ１Ｌ（信号伝達装置４００）の外部には、抵抗Ｒ０、抵抗Ｒ４及びＲ５とキャパシタＣ１が接続されている。抵抗Ｒ０の第１端は、出力端子ＯＵＴ１Ｈ及びＯＵＴ１Ｌ双方に接続されている。抵抗Ｒ０の第２端は、下側パワートランジスタ２Ｌのゲートに接続されている。抵抗Ｒ４及びキャパシタＣ１それぞれの第１端は、いずれも短絡検出端子ＳＣＰＩＮに接続されている。抵抗Ｒ４の第２端と抵抗Ｒ５の第１端は、いずれも下側パワートランジスタ２Ｌのエミッタ（センス用エミッタ）に接続されている。抵抗Ｒ５及びキャパシタＣ１それぞれの第２端は、いずれも接地端子ＧＮＤ２に接続されている。
　正常状態（＝上側パワートランジスタ２Ｈがオフして下側パワートランジスタ２Ｌがオンしている状態）では、抵抗Ｒ５に過大な短絡電流が流れないので、抵抗Ｒ５の両端間電圧Ｖｚがほぼ接地電圧ＧＮＤ２まで低下する。このとき、短絡検出電圧ＳＣＰＩＮ（≒Ｖｚ）が閾値電圧Ｖｔｈよりも低くなるので、短絡検出信号ＳＣＰがハイレベル（＝正常時の論理レベル）となる。
　一方、短絡状態（＝上側パワートランジスタ２Ｈと下側パワートランジスタ２Ｌが同時にオンして過大な短絡電流が流れ得る状態）では、抵抗Ｒ５の両端間電圧Ｖｚが短絡電流Ｉｓｃに応じた電圧値（＝Ｉｓｃ×Ｒ５）まで上昇する。このとき、短絡検出電圧ＳＣＰＩＮ（≒Ｖｚ）が閾値電圧Ｖｔｈよりも高くなるので、短絡検出信号ＳＣＰがローレベル（＝異常時の論理レベル）となる。
　このように、エミッタセンス方式であれば、短絡検出電圧ＳＣＰＩＮを監視することにより、下側パワートランジスタ２Ｌに過大な短絡電流Ｉｓｃが流れているか否か、すなわち、上側パワートランジスタ２Ｈと下側パワートランジスタ２Ｌが短絡状態（同時オン状態）であるか否かを検出することができる。
＜オープン検出回路＞
　図１４は、オープン検出回路の一構成例を示す図である。本構成例のオープン検出回路４２９は、ドライバチップ４２０に設けられて二次回路系４００ｓの接地端子ＧＮＤ２がオープン状態であるか否かを検出するための回路ブロックであり、コンパレータ４２９１と、マスク処理部４２９２と、を含む。また、本図では、負電源端子ＶＥＥ２と接地端子ＧＮＤ２との間に接続された静電保護用のダイオード４２８が描写されている。なお、以下の説明では、接地端子ＧＮＤ２の端子電圧（ＩＣ内部の電圧）を内部ＧＮＤ２と呼ぶ場合がある。
　コンパレータ４２９１は、非反転入力端（＋）に入力される接地端子ＧＮＤ２の端子電圧と、反転入力端（－）に入力される短絡検出端子ＳＣＰＩＮとを比較することにより、比較信号ＳＣを生成する。比較信号ＳＣは、接地端子ＧＮＤ２及び短絡検出端子ＳＣＰＩＮそれぞれの端子電圧の差分値（＝内部ＧＮＤ２－ＳＣＰＩＮ）が所定の閾値よりも高いときにハイレベルとなり、所定の閾値よりも低いときにローレベルとなる。なお、コンパレータ４２９１の回路構成については、コンパレータ４２３と同等の回路構成とすればよい。
　マスク処理部４２９２は、所定のマスク期間に亘って比較信号ＳＣにマスク処理を施す。本図では、図示の便宜上、マスク処理部４２９２からフォールト信号ＦＬＴが直接出力されているように描写されているが、実態に即して述べると、マスク処理部４２９２の出力信号（＝接地端子ＧＮＤ２のオープン検出結果に相当）は、ドライバチップ４２０における他の異常検出信号（例えば過熱または負荷電源異常の検出信号）と論理演算された後、トランスチップ４３０を介してコントローラチップ４１０のロジック回路４１１に伝達され、ロジック回路４１１でＮＭＯＳＦＥＴ４１３のオン／オフを切り替えることによりフォールト信号ＦＬＴの論理レベルが決定される。
　このように、本構成例の下側ゲートドライバＩＣ１Ｌ（信号伝達装置４００）は、二次回路系４００ｓの接地端を接続するように構成された第１外部端子（例えば接地端子ＧＮＤ２）と、第１外部端子がオープン状態であるか否かに応じて端子電圧が変化するように構成された第２外部端子（例えば短絡検出端子ＳＣＰＩＮ）と、第２外部端子の端子電圧を監視して第１外部端子のオープン検出を行うオープン検出回路４２９と、を有する。
　以下では、本図とともに図１５を参照しながら、オープン検出回路４２９によるオープン検出動作について詳述する。
　図１５は、オープン検出動作の一例を示す図であり、上から順番に、入力パルス信号ＩＮＡ、出力パルス信号ＯＵＴ１Ｈ、ＮＭＯＳＦＥＴ４２６のオン／オフ状態、接地端子ＧＮＤ２並びに短絡検出端子ＳＣＰＩＮそれぞれの端子電圧（実線及び破線）、比較信号ＳＣ、及び、フォールト信号ＦＬＴが描写されている。なお、以下の説明では、接地端子ＧＮＤ２の端子電圧（ＩＣ内部の電圧）を内部ＧＮＤ２と呼び、ＩＣ外部の接地電圧を外部ＧＮＤ２と呼んで区別する場合がある。
　入力パルス信号ＩＮＡがローレベルであるときには、出力パルス信号ＯＵＴ１Ｈもローレベルとなるので、下側パワートランジスタ２Ｌがオフ（上側パワートランジスタ２Ｈはオン）する。このとき、キャパシタＣ１の放電スイッチとして機能するＮＭＯＳＦＥＴ４２６がオンするので、接地端子ＧＮＤ２と短絡検出端子ＳＣＰＩＮとの間がショートする。従って、接地端子ＧＮＤ２及び短絡検出端子ＳＣＰＩＮそれぞれの端子電圧がほぼ同値となる（ＳＣＰＩＮ≒内部ＧＮＤ２）。その結果、比較信号ＳＣがハイレベル（＝正常時の論理レベル）となり、延いては、フォールト信号ＦＬＴがハイレベル（＝ＮＭＯＳＦＥＴ４１３がオフしてフォールト端子ＦＬＴがハイインピーダンスである状態）となる。
　一方、接地端子ＧＮＤ２がオープン状態になると、図１４の細い一点鎖線矢印で示すように、電源端子ＶＣＣ２から、二次回路系４００ｓの回路群（図中ではＧＮＤ２ＳＹＳと表記）、接地端子ＧＮＤ２に接続される内部配線（＝ＩＣ内部の接地ライン）、及び、オン状態のＮＭＯＳＦＥＴ４２６を介して、短絡検出端子ＳＣＰＩＮに向けた回路電流ＩＧＮＤ２が流れる。
　この回路電流ＩＧＮＤ２は、短絡検出端子ＳＣＰＩＮから下側ゲートドライバＩＣ１Ｌ（信号伝達装置４００）の外部に流れ出し、抵抗Ｒ４及びＲ５を介して二次回路系４００ｓの接地端に至る。その結果、短絡検出端子ＳＣＰＩＮの端子電圧は、外部ＧＮＤ２基準で、回路電流ＩＧＮＤ２と抵抗Ｒ４及びＲ５に応じた電圧値（＝ＩＧＮＤ２×（Ｒ４＋Ｒ５））まで上昇する。ただし、出力パルス信号ＯＵＴ１Ｈのローレベル期間には、ＮＭＯＳＦＥＴ４２６がオンしているので、接地端子ＧＮＤ２及び短絡検出端子ＳＣＰＩＮそれぞれの端子電圧が同値のままとなる（ＳＣＰＩＮ≒内部ＧＮＤ２）。従って、比較信号ＳＣがハイレベルに維持され、延いては、フォールト信号ＦＬＴもハイレベルのままとなる。
　なお、抵抗Ｒ４及びＲ５それぞれの抵抗値は、接地端子ＧＮＤ２の端子電圧（内部ＧＮＤ２）が持ち上がっても、接地端子ＧＮＤ２と負電源端子ＶＥＥとの間に接続されたダイオード４２８の耐圧を超えないように適宜設定するとよい。
　その後、入力パルス信号ＩＮＡがハイレベルに立ち上がると、出力パルス信号ＯＵＴ１Ｈもハイレベルに立ち上がるので、下側パワートランジスタ２Ｌがオン（上側パワートランジスタ２Ｈはオフ）する。このとき、ＮＭＯＳＦＥＴ４２６がオフするので、回路電流ＩＧＮＤ２は、図１４の細い二点鎖線矢印で示すように、順バイアスとなるダイオード４２７またはＮＭＯＳＦＥＴ４２６のボディダイオードを介して流れるようになる。
　従って、接地端子ＧＮＤ２の端子電圧は、短絡検出端子ＳＣＰＩＮの端子電圧よりもダイオード４２７（またはＮＭＯＳＦＥＴ４２６のボディダイオード）の順方向降下電圧Ｖｆだけ高くなる（内部ＧＮＤ２＝ＳＣＰＩＮ＋Ｖｆ、すなわち内部ＧＮＤ２＞ＳＣＰＩＮ）。その結果、比較信号ＳＣがローレベル（＝オープン検出時の論理レベル）となり、延いては、コントローラチップ４１０のロジック回路４１１において、フォールト信号ＦＬＴがローレベル（＝ＮＭＯＳＦＥＴ４１３がオン状態）にラッチされる。なお、コンパレータ４２９１における閾値（＝ＧＮＤ２オープン検出電圧）は、順方向降下電圧Ｖｆのばらつきを考慮して適宜設定するとよい（順方向降下電圧Ｖｆの最小値よりも低い０．２Ｖ程度）。
　ＥＣＵ３では、上記のフォールト信号ＦＬＴを監視することにより、下側ゲートドライバＩＣ１Ｌの異常（接地端子ＧＮＤ２のオープンを含む）を検出することが可能となる。なお、フォールト信号ＦＬＴのラッチ解除条件としては、例えば、ＥＣＵ３から下側ゲートドライバＩＣ１Ｌ（信号伝達装置４００）のイネーブル信号を立ち上げ直せばよい。
　また、先にも述べたように、オープン検出回路４２９はマスク処理部４２９２を含み、比較信号ＳＣがローレベルに立ち下げられてからマスク期間Ｔ２（例えば最小１０μｓ）が経過するまでフォールト信号ＦＬＴの論理レベルが切り替わらないように、比較信号ＳＣにマスク処理を施す。従って、ノイズによるオープン誤検出を防止することが可能となる。
　なお、ＮＭＯＳＦＥＴ４２６がオンしているときには、ＳＣＰＩＮ≒内部ＧＮＤ２となるので、接地端子ＧＮＤ２のオープン検出を行うことができない。逆に言えば、接地端子ＧＮＤ２のオープン検出は、ＮＭＯＳＦＥＴ４２６がオフしているときに行う必要がある。ＮＭＯＳＦＥＴ４２６がオフするのは、出力パルス信号ＯＵＴ１Ｈのハイレベル期間（延いては下側パワートランジスタ２Ｌのオン期間）であり、この期間中に接地端子ＧＮＤ２のオープン検出を行うなければならない。
　例えば、出力パルス信号ＯＵＴ１Ｈのスイッチング周波数が１０ｋＨｚであり、かつ、デューティが５０％である場合、出力パルス信号ＯＵＴ１Ｈのハイレベル期間は、５０μｓとなる（入力パルス信号ＩＮＡのハイレベル期間Ｔ１としては５０μｓ以上を想定）。これを鑑みると、マスク期間Ｔ２は、下側パワートランジスタ２Ｌのオン期間（例えば、入力パルス信号ＩＮＡのハイレベル期間Ｔ１）よりも短く設定すればよく、例えばＴ２＝２０μｓ（最大でも３５μｓ）に設定することが望ましい。
　また、オープン検出からフォールト信号ＦＬＴをローレベルに立ち下げるまでの遅延時間（トランス伝達及びロジック処理に要する時間）は１０～３６μｓ程度であるとよい。
　なお、オープン検出回路４２９が接続される外部端子は、短絡検出端子ＳＣＰＩＮに限らず、接地端子ＧＮＤ２がオープン状態であるか否かに応じて端子電圧が変化するように構成された外部端子（例えば、ダイオードを介して接地端子ＧＮＤ２に接続されており、かつ、接地端子ＧＮＤ２がオープン状態であるときに装置内部の接地ラインから順バイアスのダイオードを介して回路電流が流れ出る外部端子）であればよい。
　従って、オープン検出回路４２９で短絡検出端子ＳＣＰＩＮの端子電圧を監視対象としない場合、言い換えれば、端子電圧の監視対象となる外部端子と接地端子ＧＮＤ２との間をショートする素子が存在しない場合には、上記のようなマスク期間Ｔ２の制約を考慮する必要はない。
　また、改めて図示はしないが、入力パルス信号ＩＮＡがハイレベルであるときに、接地端子ＧＮＤ２がオープン状態となった場合でも、上記と同じく、接地端子ＧＮＤ２及び短絡検出端子ＳＣＰＩＮそれぞれの端子電圧の差分値（＝内部ＧＮＤ２－ＳＣＰＩＮ）が所定の閾値よりも高くなるので、オープン検出を行うことが可能である。
　また、上記の説明では、フォールト信号ＦＬＴを用いて接地端子ＧＮＤ２のオープン検出結果をＥＣＵ３に報知する例を挙げたが、例えば、レディー信号ＲＤＹを用いて同様の報知を行うこともできる。その場合、マスク処理部４２９２の出力信号（＝接地端子ＧＮＤ２のオープン検出結果に相当）は、ドライバチップ４２０におけるＵＶＬＯ／ＯＶＬＯ検出信号と論理演算された後、トランスチップ４３０を介してコントローラチップ４１０のロジック回路４１１に伝達され、ロジック回路４１１でＮＭＯＳＦＥＴ４１４のオン／オフを切り替えることによりレディー信号ＲＤＹの論理レベルが決定されることになる。
＜車両への適用＞
　図１６は、電子機器が搭載される車両の外観を示す図である。本構成例の車両Ｂは、不図示のバッテリから電力供給を受けて動作する電子機器Ｂ１１～Ｂ１８を搭載している。
　車両Ｂには、エンジン車のほか、電動車（ＢＥＶ［battery　electric　vehicle］、ＨＥＶ［hybrid　electric　vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in　hybrid　electric　vehicle／plug-in　hybrid　vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel　cell　electric　vehicle／fuel　cell　vehicle］などのｘＥＶ）も含まれる。
　なお、本図における電子機器Ｂ１１～Ｂ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。
　電子機器Ｂ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。
　電子機器Ｂ１２は、ＨＩＤ［high　intensity　discharged　lamp］又はＤＲＬ［daytime　running　lamp］などの点消灯制御を行うランプコントロールユニットである。
　電子機器Ｂ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
　電子機器Ｂ１４は、車両Ｂの運動に関連する制御（ＡＢＳ［anti-lock　brake　system］制御、ＥＰＳ［electric　power　steering］制御、電子サスペンション制御など）を行う制動ユニットである。
　電子機器Ｂ１５は、ドアロック又は防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
　電子機器Ｂ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｂに組み込まれている電子機器である。
　電子機器Ｂ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic　toll　collection　system］など、ユーザオプション品として任意で車両Ｂに装着される電子機器である。
　電子機器Ｂ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
　なお、電子機器Ｂ１１～Ｂ１８は、先に説明した電子機器Ａの具体例として理解することができる。すなわち、先述の信号伝達装置２００及び４００は、電子機器Ｂ１１～Ｂ１８のいずれにも組み込むことが可能である。
＜総括＞
　以下では、これまでに説明してきた種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されている信号伝達装置は、一次回路系と二次回路系との間を絶縁しつつ前記一次回路系と前記二次回路系との間でゲート駆動用トランジスタの駆動信号を伝達するものであって、前記二次回路系の接地端を接続するように構成された第１外部端子と、前記第１外部端子がオープン状態であるか否かに応じて端子電圧が変化するように構成された第２外部端子と、前記第２外部端子の端子電圧を監視して前記第１外部端子のオープン検出を行うオープン検出回路を有する構成（第１の構成）とされている。
　なお、上記第１の構成から成る信号伝達装置は、アノードが前記第１外部端子に接続されてカソードが前記第２外部端子に接続されたダイオードをさらに有する構成（第２の構成）にしてもよい。
　また、上記第１または第２の構成から成る信号伝達装置は、前記ゲート駆動用トランジスタと相補的に前記第１外部端子と前記第２外部端子との間を導通／遮断する放電スイッチをさらに有する構成（第３の構成）にしてもよい。
　また、上記第３の構成から成る信号伝達装置において、前記オープン検出回路は、前記放電スイッチがオフしているときに前記オープン検出を行う構成（第４の構成）にしてもよい。
　また、上記第１～第４いずれかの構成から成る信号伝達装置において、前記オープン検出回路は、前記第１外部端子及び前記第２外部端子それぞれの端子電圧を比較して比較信号を生成するコンパレータを含む構成（第５の構成）にしてもよい。
　また、上記第５の構成から成る信号伝達装置において、前記オープン検出回路は、マスク期間に亘って前記比較信号にマスク処理を施すマスク処理部をさらに含む構成（第６の構成）にしてもよい。
　また、上記第６の構成から成る信号伝達装置において、前記マスク期間は、前記ゲート駆動用トランジスタのオン期間よりも短い構成（第７の構成）にしてもよい。
　また、上記第１～第７いずれかの構成から成る信号伝達装置において、前記オープン検出回路は、前記第１外部端子のオープン検出結果を他の異常検出信号に論理演算して出力する構成（第８の構成）にしてもよい。
　また、上記第１～第８いずれかの構成から成る信号伝達装置は、前記一次回路系の回路素子を集積化した第１チップと、前記二次回路系の回路素子を集積化した第２チップと、前記一次回路系と前記二次回路系の間を絶縁する絶縁素子を集積化した第３チップと、を単一のパッケージに封止した構成（第９の構成）にしてもよい。
　また、例えば、本明細書中に開示されている電子機器は、パワートランジスタと、前記パワートランジスタのゲートを駆動するゲートドライバＩＣと、を有し、前記ゲートドライバＩＣは、上記第１～第９いずれかの構成から成る信号伝達装置である構成（第１０の構成）とされている。
　また、例えば、本明細書中に開示されている車両は、上記第１０の構成から成る電子機器を有する構成（第１１の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１Ｈ（ｕ／ｖ／ｗ）　　上側ゲートドライバＩＣ
　　　１Ｌ（ｕ／ｖ／ｗ）　　下側ゲートドライバＩＣ
　　　２Ｈ（ｕ／ｖ／ｗ）　　上側パワートランジスタ
　　　２Ｌ（ｕ／ｖ／ｗ）　　下側パワートランジスタ
　　　３　　ＥＣＵ
　　　４　　モータ
　　　５　　半導体装置
　　　１１、１１Ａ～１１Ｆ　　低電位端子
　　　１２、１２Ａ～１２Ｆ　　高電位端子
　　　２１、２１Ａ～２１Ｄ　　変圧器（トランス）
　　　２２　　低電位コイル（一次側コイル）
　　　２３　　高電位コイル（二次側コイル）
　　　２４　　第１内側末端
　　　２５　　第１外側末端
　　　２６　　第１螺旋部
　　　２７　　第２内側末端
　　　２８　　第２外側末端
　　　２９　　第２螺旋部
　　　３１　　第１低電位配線
　　　３２　　第２低電位配線
　　　３３　　第１高電位配線
　　　３４　　第２高電位配線
　　　４１　　半導体チップ
　　　４２　　第１主面
　　　４３　　第２主面
　　　４４Ａ～４４Ｄ　　チップ側壁
　　　４５　　第１機能デバイス
　　　５１　　絶縁層
　　　５２　　絶縁主面
　　　５３Ａ～５３Ｄ　　絶縁側壁
　　　５５　　最下絶縁層
　　　５６　　最上絶縁層
　　　５７　　層間絶縁層
　　　５８　　第１絶縁層
　　　５９　　第２絶縁層
　　　６０　　第２機能デバイス
　　　６１　　シール導体
　　　６２　　デバイス領域
　　　６３　　外側領域
　　　６４　　シールプラグ導体
　　　６５　　シールビア導体
　　　６６　　第１内側領域
　　　６７　　第２内側領域
　　　７１　　貫通配線
　　　７２　　低電位接続配線
　　　７３　　引き出し配線
　　　７４　　第１接続プラグ電極
　　　７５　　第２接続プラグ電極
　　　７６　　パッドプラグ電極
　　　７７　　基板プラグ電極
　　　７８　　第１電極層
　　　７９　　第２電極層
　　　８０　　配線プラグ電極
　　　８１　　高電位接続配線
　　　８２　　パッドプラグ電極
　　　８５　　ダミーパターン
　　　８６　　高電位ダミーパターン
　　　８７　　第１高電位ダミーパターン
　　　８８　　第２高電位ダミーパターン
　　　８９　　第１領域
　　　９０　　第２領域
　　　９１　　第３領域
　　　９２　　第１接続部
　　　９３　　第１パターン
　　　９４　　第２パターン
　　　９５　　第３パターン
　　　９６　　第１外周ライン
　　　９７　　第２外周ライン
　　　９８　　第１中間ライン
　　　９９　　第１接続ライン
　　　１００　　スリット
　　　１３０　　分離構造
　　　１４０　　無機絶縁層
　　　１４１　　第１無機絶縁層
　　　１４２　　第２無機絶縁層
　　　１４３　　低電位パッド開口
　　　１４４　　高電位パッド開口
　　　１４５　　有機絶縁層
　　　１４６　　第１部分
　　　１４７　　第２部分
　　　１４８　　低電位端子開口
　　　１４９　　高電位端子開口
　　　２００　　信号伝達装置
　　　２００ｐ　　一次回路系
　　　２００ｓ　　二次回路系
　　　２１０　　コントローラチップ（第１チップ）
　　　２１１　　パルス送信回路（パルスジェネレータ）
　　　２１２、２１３　バッファ
　　　２２０　　ドライバチップ（第２チップ）
　　　２２１、２２２　　バッファ
　　　２２３　　パルス受信回路（ＲＳフリップフロップ）
　　　２２４　　ドライバ
　　　２３０　　トランスチップ（第３チップ）
　　　２３０ａ　　第１配線層（下層）
　　　２３０ｂ　　第２配線層（上層）
　　　２３１、２３２　　トランス
　　　２３１ｐ、２３２ｐ　　一次側コイル
　　　２３１ｓ、２３２ｓ　　二次側コイル
　　　３００　　トランスチップ
　　　３０１　　第１トランス
　　　３０２　　第２トランス
　　　３０３　　第３トランス
　　　３０４　　第４トランス
　　　３０５　　第１ガードリング
　　　３０６　　第２ガードリング
　　　４００　　信号伝達装置（絶縁ゲートドライバＩＣ）
　　　４００ｐ　　一次回路系
　　　４００ｓ　　二次回路系
　　　４１０　　コントローラチップ
　　　４１１　　ロジック回路
　　　４１２　　ＵＶＬＯ／ＯＶＬＯ回路
　　　４１３、４１４　　ＮＭＯＳＦＥＴ
　　　４２０　　ドライバチップ
　　　４２１　　ロジック回路
　　　４２２　　ＵＶＬＯ／ＯＶＬＯ回路
　　　４２３　　コンパレータ
　　　４２４　　ＰＭＯＳＦＥＴ
　　　４２５　　ＮＭＯＳＦＥＴ
　　　４２６　　ＮＭＯＳＦＥＴ（放電スイッチ）
　　　４２７、４２８　　ダイオード
　　　４２９　　オープン検出回路
　　　４２９１　　コンパレータ
　　　４２９２　　マスク処理部
　　　４３０　　トランスチップ
　　　Ａ　　電子機器
　　　Ｂ　　車両
　　　Ｂ１１～Ｂ１８　　電子機器
　　　Ｃ１　　キャパシタ
　　　Ｄ１　　ダイオード
　　　ａ１～ａ８　　パッド（第１の電流供給用パッドに相当）
　　　ｂ１～ｂ８　　パッド（第１の電圧測定用パッドに相当）
　　　ｃ１～ｃ４　　パッド（第２の電流供給用パッドに相当）
　　　ｄ１～ｄ４　　パッド（第２の電圧測定用パッドに相当）
　　　ｅ１、ｅ２　　パッド
　　　Ｌ１ｐ、Ｌ２ｐ　　一次側コイル
　　　Ｌ１ｓ、Ｌ２ｓ、Ｌ３ｓ、Ｌ４ｓ　　二次側コイル
　　　Ｒ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５　　抵抗
　　　Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ２５、Ｔ２６　　外部端子
　　　Ｘ　　第１方向
　　　Ｘ２１、Ｘ２２、Ｘ２３　　内部端子
　　　Ｙ　　第２方向
　　　Ｙ２１、Ｙ２２、Ｙ２３　　配線
　　　Ｚ　　法線方向
　　　Ｚ２１、Ｚ２２、Ｚ２３　　ビア

Claims (11)

  1. 　一次回路系と二次回路系との間を絶縁しつつ前記一次回路系と前記二次回路系との間でゲート駆動用トランジスタの駆動信号を伝達する信号伝達装置であって、
    　前記二次回路系の接地端を接続するように構成された第１外部端子と、
    　前記第１外部端子がオープン状態であるか否かに応じて端子電圧が変化するように構成された第２外部端子と、
    　前記第２外部端子の端子電圧を監視して前記第１外部端子のオープン検出を行うオープン検出回路と、
    　を有する、信号伝達装置。
  2. 　アノードが前記第１外部端子に接続されてカソードが前記第２外部端子に接続されたダイオードをさらに有する、請求項１に記載の信号伝達装置。
  3. 　前記ゲート駆動用トランジスタと相補的に前記第１外部端子と前記第２外部端子との間を導通／遮断する放電スイッチをさらに有する、請求項１又は２に記載の信号伝達装置。
  4. 　前記オープン検出回路は、前記放電スイッチがオフしているときに前記オープン検出を行う、請求項３に記載の信号伝達装置。
  5. 　前記オープン検出回路は、前記第１外部端子及び前記第２外部端子それぞれの端子電圧を比較して比較信号を生成するコンパレータを含む、請求項１～４のいずれか一項に記載の信号伝達装置。
  6. 　前記オープン検出回路は、マスク期間に亘って前記比較信号にマスク処理を施すマスク処理部をさらに含む、請求項５に記載の信号伝達装置。
  7. 　前記マスク期間は、前記ゲート駆動用トランジスタのオン期間よりも短い、請求項６に記載の信号伝達装置。
  8. 　前記オープン検出回路は、前記第１外部端子のオープン検出結果を他の異常検出信号に論理演算して出力する、請求項１～７のいずれか一項に記載の信号伝達装置。
  9. 　前記一次回路系の回路素子を集積化した第１チップと、
    　前記二次回路系の回路素子を集積化した第２チップと、
    　前記一次回路系と前記二次回路系の間を絶縁する絶縁素子を集積化した第３チップと、
    　を単一のパッケージに封止した、請求項１～８のいずれか一項に記載の信号伝達装置。
  10. 　パワートランジスタと、前記パワートランジスタのゲートを駆動するゲートドライバＩＣと、を有し、前記ゲートドライバＩＣは、請求項１～９のいずれか一項に記載の信号伝達装置である、電子機器。
  11. 　請求項１０に記載の電子機器を有する、車両。
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