WO2022059216A1 - ホスト装置およびメモリシステム - Google Patents

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WO2022059216A1
WO2022059216A1 PCT/JP2020/043420 JP2020043420W WO2022059216A1 WO 2022059216 A1 WO2022059216 A1 WO 2022059216A1 JP 2020043420 W JP2020043420 W JP 2020043420W WO 2022059216 A1 WO2022059216 A1 WO 2022059216A1
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host
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曜久 藤本
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キオクシア株式会社
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • An embodiment of the present invention relates to a host device and a memory system for controlling a memory card.
  • Memory cards are used in various host devices such as personal computers, mobile communication devices, game machines, cameras, and in-vehicle devices.
  • SD registered trademark
  • the problem to be solved by the present invention is to provide a host device and a memory system useful for controlling a memory card that supports two types of operation modes.
  • the host device can control the memory card.
  • the memory card supports a first operation mode of communicating with the host device via a first interface and a second operation mode of communicating with the host device via a second interface different from the first interface.
  • the host device includes a host controller, a power supply circuit, and a communication control circuit.
  • the host controller controls the memory card via the first interface under the control of a first driver, which is a program executed by a processor in the host device.
  • the power supply circuit includes a first power supply voltage required for both the first operation mode and the second operation mode, and a second power supply voltage lower than the first power supply voltage required only for the second operation mode. Can be supplied to the memory card.
  • the communication control circuit starts communication with the memory card via the second interface in response to the assertion of the card presence detection signal under the control of the second driver, which is a program executed by the processor. ..
  • the host controller uses the first power supply so that when the memory card supports the second operation mode, the operation mode of the memory card is changed from the first operation mode to the second operation mode.
  • the second power supply voltage is turned on while the voltage is turned on, and the card presence detection signal to the communication control circuit is asserted.
  • the host controller monitors the reset signal for the second operation mode output from the communication control circuit while the memory card is in the second operation mode. When both the card presence detection signal and the reset signal for the second operation mode are asserted for the first period or longer, the host controller has encountered an error in the second operation mode.
  • a first interrupt signal for activating the first driver is generated in response to the detection of the occurrence of the error.
  • the operation mode of the memory card is changed from the second operation mode to the first by controlling the host controller. Change to the operation mode.
  • the block diagram which shows the configuration example of the memory system including the host apparatus which concerns on embodiment The block diagram which shows the connection relationship between the SD host controller and the PCIe interface controller included in the host apparatus which concerns on embodiment. The figure explaining the timer count in the PCIe error detection processing executed in the host apparatus which concerns on embodiment.
  • FIG. 1 is a block diagram showing a configuration example of a memory system 1 including a host device 2 according to an embodiment.
  • the memory system 1 includes a host device 2 and a memory card 3.
  • the memory card 3 is a removable storage device that can be inserted into a connector in the host device 2.
  • the memory card 3 includes, for example, a non-volatile memory and a controller that controls the non-volatile memory.
  • the memory card 3 is configured to write data to the non-volatile memory in the memory card 3 and read data from the non-volatile memory.
  • the memory card 3 has two types, a first operation mode in which the memory card 3 communicates with the host device 2 via the first interface, and a second operation mode in which the memory card 3 communicates with the host device 2 via a second interface different from the first interface. Supports operating modes. That is, the memory card 3 is configured to operate in the first operation mode and the second operation mode, respectively.
  • the first interface is, for example, an existing interface for a memory card.
  • the second interface is, for example, a general-purpose interface such as PCI Express (PCIe) (registered trademark).
  • PCIe PCI Express
  • the memory card 3 is not limited to this, but may be realized as, for example, an SD Express card (registered trademark).
  • SD Express which is an existing interface for the SD card
  • PCIe interface is used as the second interface.
  • the SD Express card supports both SD mode and PCIe / NVMe mode.
  • the SD mode is an operation mode for communicating with the host device 2 via the SD interface.
  • the PCIe / NVMe mode is an operation mode for communicating with the host device 2 via the PCIe interface.
  • the host device 2 includes both a first interface and a second interface.
  • the host device 2 can control the memory card 3 by using the first operation mode, and can also control the memory card 3 by using the second operation mode.
  • the configuration of the host device 2 will be described by exemplifying the case where the memory card 3 is an SD Express card.
  • the host device 2 is an information processing device that can be connected to the memory card 3. Examples of the host device 2 are a personal computer, a server computer, a mobile terminal, an in-vehicle device, and the like.
  • the host device 2 includes a CPU 21, a system memory 22, a system controller 23, an SD host controller 24, a power supply circuit 25, and a switch circuit 26.
  • the CPU 21 is a processor configured to control the system controller 23 and the SD host controller 24.
  • the CPU 21 accesses the system memory 22 via the system controller 23. Further, the CPU 21 controls the SD host controller 24 via the system controller 23.
  • the interface between the system controller 23 and the SD host controller 24 is not particularly limited, but the SD host controller 24 is connected to the system controller 23 via, for example, the PCIe interface.
  • the system controller 23 includes a PCIe interface controller 231 and an interrupt controller 232.
  • the CPU 21 is a processor configured to execute a control program (operating system (OS), host driver, PCIe / NVM Express (NVMe) (registered trademark) driver, etc.) stored in the system memory 22.
  • the host driver is a program (software driver) executed by the CPU 21.
  • the CPU 21 controls the operation of the SD host controller 24 by executing the host driver.
  • the PCIe / NVMe driver is a program (software driver) executed by the CPU 21.
  • the CPU 21 controls the operation of the PCIe interface controller 231 by executing the PCIe / NVMe driver.
  • the system memory 22 is a main memory provided in the host device 2.
  • the system memory 22 is realized by, for example, a dynamic RAM (DRAM).
  • DRAM dynamic RAM
  • the power supply circuit 25 has two types of power supply voltages, that is, VDD1 (3.3V), which is the first power supply voltage, and the first power supply voltage, in the memory card 3 inserted into the connector of the host device 2. It supplies VDD2 (1.8V), which is a dual power supply voltage.
  • VDD1 (3.3V) is a power supply voltage required for the memory card 3 to operate in the SD mode.
  • VDD1 (3.3V) is a power supply voltage required for the memory card 3 to operate in the SD mode.
  • VDD1 (3.3V) is a power supply voltage required for the memory card 3 to operate in the SD mode.
  • VDD1 (3.3V) is a power supply voltage required for the memory card 3 to operate in the SD mode.
  • VDD1 (3.3V) is a power supply voltage required for the memory card 3 to operate in the SD mode.
  • VDD1 (3.3V) is a power supply voltage required for the memory card 3 to operate in the SD mode.
  • VDD2 (1.8V) is a power supply
  • the power supply circuit 25 controls ON / OFF of the power supply voltage VDD1 according to the first power supply voltage control signal VDD1-ON from the SD host controller 24. Further, the power supply circuit 25 controls ON / OFF of the power supply voltage VDD2 according to the second power supply voltage control signal VDD2-ON from the SD host controller 24.
  • the power supply circuit 25 turns on the first power supply voltage VDD1 when the first power supply control signal VDD1-ON reaches the High level, and turns on the first power supply when the first power supply control signal VDD1-ON reaches the Low level. Turn off the voltage VDD1. Further, the power supply circuit 25 turns on the second power supply voltage VDD2 when the second power supply control signal VDD2-ON reaches the High level, and sets the second power supply voltage VDD2 when the second power supply control signal VDD2-ON reaches the Low level. Turn off.
  • the power supply voltage VDD1 is supplied to the VDD1 terminal, which is the power supply terminal of the memory card 3.
  • the power supply voltage VDD2 is supplied to the VDD2 terminal, which is another power supply terminal of the memory card 3.
  • the SD host controller 24 is a host controller configured to control the memory card 3 via the first interface (here, the SD interface) under the control of the host driver.
  • the SD interface includes a clock signal SD CLK, an SD command SD CMD, and a 4-bit data signal DAT [3: 0].
  • the SD host controller 24 communicates with the memory card 3 via the SD interface, and also changes the operation mode of the memory card 3 from the SD mode to the PCIe / NVMe mode under the control of the host driver. The process and the process for returning the operation mode of the memory card 3 from the PCIe / NVMe mode to the SD mode are also executed.
  • the SD host controller 24 controls the on / off of the first power supply voltage VDD1 under the control of the host driver, the first power supply control signal VDD1-ON, and the second power supply voltage VDD2 on / off.
  • a second power supply control signal VDD2-ON for controlling the above is individually supplied to the power supply circuit 25.
  • the SD host controller 24 first operates the memory card 3 in the SD mode by turning on the first power supply voltage VDD1 and supplying the clock signal SD CLK to the memory card 3.
  • the clock signal SD CLK is used to synchronize the operation timing of the SD interface circuit (not shown) in the memory card 3 with the operation timing of the SD host controller 24.
  • the clock signal SD CLK is supplied to the clock CLK terminal of the memory card 3.
  • SD command SD CMD includes various commands for controlling the memory card 3 using SD mode.
  • this SD command SD CMD is a command for checking the functions supported by CMD0 and memory card 3 which are reset commands for SD mode, in addition to I / O commands such as read / write commands. Some CMD8, etc. are included.
  • the SD command SD CMD is supplied to the command CMD terminal of the memory card 3.
  • the SD host controller 24 processes to transmit the 4-bit data signal DAT [3: 0] to the memory card 3 via the switch circuit 26, and the 4-bit data signal DAT [3: 0] via the switch circuit 26. Is executed from the memory card 3.
  • the SD host controller 24 receives the card detection signal Card Detection from a connector (not shown) into which the memory card 3 can be inserted.
  • the card detection signal Card Detection is a signal indicating that the memory card 3 has been inserted into the connector and that the memory card 3 has been removed from the connector (hereinafter referred to as remote).
  • the connector When the memory card 3 is inserted into the connector, the connector outputs a card detection signal Card Detection having a predetermined voltage level indicating that the memory card 3 has been inserted into the connector. Further, when the memory card 3 is taken out from the connector, the connector outputs a card detection signal Card Detection having another predetermined voltage level indicating that the memory card 3 has been taken out from the connector.
  • the SD host controller 24 can detect the insertion / removal of the memory card 3 based on the change in the voltage level of the card detection signal Card Detection.
  • the signal voltage level of the card detection signal Card Detection differs depending on the detection method of the memory card 3. For example, when the pull-up method for pulling up the card detection signal Card Detection line is used, when the memory card 3 is inserted into the connector, the connector has a low level indicating that the memory card 3 has been inserted into the connector. The card detection signal Card Detection of is output. Further, when the memory card 3 is taken out from the connector, the connector outputs a high-level card detection signal Card Detection indicating that the memory card 3 has been taken out from the connector.
  • the operation mode of the memory card 3 is changed from the SD mode to the PCIe / NVMe mode.
  • the SD host controller 24 turns on the second power supply voltage VDD2 while the first power supply voltage VDD1 is turned on, and asserts the card presence detection signal PRSN # to the PCIe interface controller 231.
  • the card presence detection signal PRSNT # indicates that the memory card 3 supporting the PCIe / NVMe mode is connected to the host device 2, in other words, the PCIe / NVMe device is connected to the PCIe interface controller 231. It is a signal. Note that asserting the signal means setting the voltage level of the signal to the active level. Deasserting the signal also means setting the voltage level of the signal to the inactive level.
  • the card presence detection signal PRSNT # is a low active signal
  • the card presence detection signal PRSNT # to the PCIe interface controller 231 is asserted, the voltage of the card presence detection signal PRSNT # is set to the Low level.
  • the PCIe interface controller 231 is configured to initiate communication with the memory card 3 via the PCIe interface using the PCIe / NVMe driver in response to the assertion of the card presence detection signal PRSN #. In this way, the operation mode of the memory card 3 is changed to the PCIe mode.
  • the SD host controller 24 While the operation mode of the memory card 3 is the PCIe / NVMe mode, the SD host controller 24 outputs a reset signal PERST #, which is one of the sideband signals for the PCIe interface output from the PCIe interface controller 231 to the switch circuit 26. Monitor. That is, the SD host controller 24 has an input terminal for inputting the reset signal PERST # output from the PCIe interface controller 231 to the switch circuit 26. This input terminal is connected to the reset signal PERST # line between the PCIe interface controller 231 and the switch circuit 26.
  • the reset signal PERST # is a reset signal for the PCIe / NVMe mode.
  • the reset signal PERST # is supplied from the PCIe interface controller 231 to the memory card 3 via the switch circuit 26.
  • the PCIe interface circuit (not shown) contained in the memory card 3 is reset to the initial state (reset state). Further, when the reset signal PERST # is deasserted by the PCIe interface controller 231, the reset state of the PCIe interface circuit contained in the memory card 3 is released, whereby the PCIe interface circuit contained in the memory card 3 is released. Starts working.
  • the system controller 23 is connected to the CPU 21, the system memory 22, and the SD host controller 24, respectively. Further, the system controller 23 includes the above-mentioned PCIe interface controller 231 and the interrupt controller 232.
  • the PCIe interface controller 231 is a communication control circuit that communicates with the memory card 3 via the PCIe interface under the control of the PCIe / NVMe driver.
  • the PCIe interface controller 231 starts communication with the memory card 3 via the PCIe interface. More specifically, when the card presence detection signal PRSN # is asserted, the PCIe / NVMe driver is started, and the PCIe interface controller 231 starts the initialization process of the PCIe interface under the control of the PCIe / NVMe driver. When the initialization process of the PCIe interface is completed, the PCIe interface controller 231 starts read / write access to the memory card 3 via the PCIe interface under the control of the PCIe / NVMe driver.
  • the PCIe interface is a group of signals, that is, two sideband signals (reset signal PERST #, clock request signal CLKEQU #), differential reference clock signals REFCLK-P, REFCLK-N, and differential transmission signal Tx-P. It includes Tx-N and differential reception signals Rx-P and Rx-N.
  • the symbol # following the signal name indicates that this signal is a low active signal.
  • the reset signal PERST # is a reset signal for the PCIe / NVMe mode as described above.
  • the clock request signal CLKEQU # is a signal that requests the PCIe interface controller 231 to transmit a differential reference clock signal.
  • the clock request signal CLKEQU # is supplied from the memory card 3 to the PCIe interface controller 231 via the switch circuit 26.
  • the differential reference clock signals REFCLK-P and REFCLK-N do not require a clock oscillator in the memory card 3 and can simplify the configuration of the clock circuit in the memory card 3.
  • the two sideband signal lines (reset signal PERST # line, clock request signal CLKEQU # line) and the two reference clock signals REFCLK-P and REFCLK-N lines are DAT of the memory card 3 via the switch circuit 26. It is connected to the [3: 0] terminal.
  • the differential transmission signals Tx-P and Tx-N are used to transmit commands, data, etc. from the PCIe interface controller 231 to the memory card 3.
  • the differential reception signals Rx-P and Rx-N are used to transmit a response, data, etc. from the memory card 3 to the PCIe interface controller 231.
  • the operation mode of the memory card 3 is the PCIe / NVMe mode
  • the operation of each of the memory card 3 and the PCIe interface controller 231 is controlled by the PCIe / NVMe driver.
  • the standard PCIe / NVMe driver is a software driver independent of the host driver, it does not have a special function for communicating with the host driver. Further, while the memory card 3 is in the PCIe / NVMe mode, the host driver is set to the sleep state so as not to consume the resources of the CPU 21.
  • the memory card 3 will be in the PCIe / NVMe mode. It freezes, which makes it impossible to use the memory card 3.
  • the user in order to return the operation mode of the memory card 3 from the PCIe / NVMe mode to the SD mode, the user must once remove the memory card 3 and reinsert it into the connector, or restart the OS. In addition, it is necessary to retain some information indicating that an error has occurred in the PCIe / NVMe mode so that the memory card 3 can be started in the SD mode.
  • an error occurs in the PCIe / NVMe mode by the SD host controller 24 in order to deal with an error generated in the PCIe / NVMe mode. Detected. Then, in response to the detection of the occurrence of an error in the PCIe / NVMe mode, the SD host controller 24 generates an interrupt signal for activating the host driver. When the host driver is started by the CPU 21 due to this interrupt signal, the host driver controls the SD host controller 24 to change the operation mode of the memory card 3 from PCIe / NVMe to SD mode. Execute the process.
  • the reset signal PERST # is usually asserted. The condition lasts for a relatively long time. Utilizing the phenomenon that the reset signal PERST # is asserted for a long time, the SD host controller 24 detects that an error has occurred in the PCIe / NVMe mode. During the PCIe interface initialization process or memory access in PCIe / NVMe mode, the PCIe / NVMe driver controls the PCIe interface controller 231 to assert the reset signal PERST # for the retry of certain failed processes. The period during which the reset signal PERST # is maintained in the asserted state due to a retry is relatively short. In this embodiment, the SD host controller 24 is configured not to detect such a short reset for retry as an error.
  • the SD host controller 24 causes an error in the PCIe / NVMe mode on condition that both the card presence detection signal PRSN # and the reset signal PERST # are asserted for the first period or longer. Detect what you have done. This error is also referred to below as a PCIe error (PCIe Error).
  • PCIe Error PCIe Error
  • PCIe errors Errors that occur in the PCIe / NVMe mode include recoverable errors and unrecoverable errors.
  • a recoverable error means an error in which even if an error related to a certain process occurs, this process succeeds by retrying within a predetermined number of times.
  • An unrecoverable error means an error in which processing continues to fail even after a predetermined number of retries. In the PCIe specifications, unrecoverable errors are also referred to as Fatal errors.
  • the error to be detected by the SD host controller 24 is an unrecoverable error in PCIe / NVMe mode. Recoverable errors are excluded from detection by the SD host controller 24.
  • the switch circuit 26 has four data signal DAT [3: 0] lines and four PCIe signal lines (reset signal PERST # line, clock request signal CLKEQU # line, differential reference clock signal REFCLK-P, REFCLK-). Select either one of the N lines) and connect the selected signal line to the DAT [3: 0] terminal of the memory card 3.
  • the switch circuit 26 selects four data signal DAT [3: 0] lines.
  • the four data signal DAT [3: 0] lines and the DAT [3: 0] terminals of the memory card 3 are connected to each other.
  • the switch circuit 26 has four PCIe signal lines (reset signal PERST # line, clock).
  • the request signal CLKEQU # line, differential reference clock signal REFCLK-P, REFCLK-N line) are selected, and the four PCIe signal lines are connected to the DAT [3: 0] terminal of the memory card 3.
  • Factors when an interrupt signal is generated by the SD host controller 24 include "card insertion”, “card removal”, and "PCIe error”.
  • an interrupt signal for the CPU 21 is generated by the SD host controller 24. This interrupt signal is supplied to the CPU 21 via the interrupt controller 232.
  • the interrupt signal resulting from the detection of "card insertion”, “card removal”, or “PCIe error” is used to start the host driver.
  • the host driver executes interrupt processing according to the interrupt signal generation factor (“card insertion”, “card eject”, or “PCIe error”).
  • the interrupt processing is completed, the host driver can be put to sleep, and the CPU 21 is not wasted until the next interrupt is input.
  • the host driver executes a process for changing the operation mode of the memory card 3 from the PCIe / NVMe mode to the SD mode.
  • FIG. 2 is a block diagram illustrating a connection relationship between the SD host controller 24 and the PCIe interface controller 231 included in the host device 2 according to the embodiment.
  • the SD host controller 24 detects that the voltage level of the card detection signal Card Detection transmitted from the connector of the host device 2 has changed from, for example, a high level to a low level, and detects that the memory card 3 has been inserted into the connector. do. In response to the detection of the insertion of the memory card 3, the SD host controller 24 generates an interrupt signal (“card insertion” interrupt) for activating the host driver.
  • the interrupt signal is input to the CPU 21 via the interrupt controller 232.
  • the host driver boots the inserted memory card 3 in SD mode and confirms whether the memory card 3 supports PCIe / NVMe mode.
  • the host driver controls the SD host controller 24 to assert the card presence detection signal PRSNT #.
  • the PCIe driver controls the PCIe interface controller 231 to start communication with the memory card 3 via the PCIe interface.
  • the SD host controller 24 detects that the voltage level of the card detection signal Card Detection transmitted from the connector has changed from, for example, a low level to a high level, and detects that the memory card 3 has been removed from the host device 2. do. In response to the detection of the removal of the memory card 3, the SD host controller 24 generates an interrupt signal (“card eject” interrupt) for activating the host driver.
  • the host driver performs processing such as turning off the card power supply (two types of power supply voltages VDD1 and VDD2).
  • the PCIe interface controller 231 asserts the reset signal PERST # for the PCIe / NVMe mode when an error occurs in the PCIe / NVMe mode.
  • the SD host controller 24 monitors the reset signal PERST # for the PCIe / NVMe mode output from the PCIe interface controller 231. If the card existence detection signal PRSN # and the reset signal PERST # are asserted at the same time for a certain period of time or longer, the SD host controller 24 determines that a PCIe error has occurred and an interrupt signal for starting the host driver ( Generates a "PCIe error" interrupt).
  • the status register (not shown) in the SD host controller 24 stores the interrupt status indicating the interrupt factor. By reading the interrupt status from the status register in the SD host controller 24, the host driver can specify whether the interrupt factor is "card insertion", "card eject", or "PCIe error".
  • the SD host controller 24 includes a reset timer (ResTimer) 241.
  • the reset timer (ResTimer) 241 measures the period during which both the card presence detection signal PRSNT # and the reset signal PERST # are asserted.
  • the PCIe driver controls the PCIe interface controller 231 when retrying, and once asserts the reset signal PERST # for the PCIe / NVMe mode.
  • the period during which the reset signal PERST # is maintained in the asserted state due to the retry is, for example, a maximum of 1 second.
  • the reset timer (ResTimer) 241 is used to exclude short resets for retries from detection.
  • the reset timer (ResTimer) 241 has an initial value (for example, zero) when the reset signal PERST # for the PCIe / NVMe mode is asserted while the card presence detection signal PRSNT # to the PCIe interface controller 231 is asserted. ) To start counting. When the reset signal PERST # is deasserted while the card presence detection signal PRSNT # is asserted, the counting operation by the reset timer (ResTimer) 241 ends. When the deasserted reset signal PERST # is reasserted, the reset timer (ResTimer) 241 restarts counting from the initial value (eg, zero).
  • the SD host controller 24 compares the count value of the reset timer (ResTimer) 241 with the timeout value stored in the timeout value register 242 of the SD host controller 24.
  • the SD host controller 24 detects that a PCIe error (unrecoverable error) has occurred in the PCIe / NVMe mode, provided that the count value of the reset timer (ResTimer) 241 is equal to or greater than the timeout value.
  • the SD host controller 24 activates the host driver by generating an interrupt signal.
  • the host driver deasserts the card presence detection signal PRSNT # and turns off the power supply voltage VDD2 by controlling the SD host controller 24, whereby the power supply voltage VDD2 is turned off.
  • the operation mode of the memory card 3 is returned to the SD mode.
  • the host driver can also execute a process of notifying the user via the OS that a PCIe error has occurred in the PCIe / NVMe mode (warning).
  • the host driver can specify the timeout value for the SD host controller 24 by writing the timeout value in the timeout value register 242 in the SD host controller 24.
  • the timeout value may be a predetermined fixed value.
  • the SD host controller 24 holds a flag (PCIe Ferr: PCIe Material error) indicating that a PCIe error has occurred in the PCIe / NVMe mode.
  • This flag (PCIeFerr) is stored in, for example, the flag register 243 in the SD host controller 24.
  • Flag (PCIeFerr) 0 indicates that a PCIe error has not occurred (default value).
  • Flag (PCIeFerr) 1 indicates that the occurrence of a PCIe error has been detected.
  • the host driver reads the flag (PCIeFerr) from the flag register 243 of the SD host controller 24.
  • the host driver tells the host driver that the operation mode of the memory card 3 is from SD mode to PCIee. Controls the SD host controller 24 so that it is changed to / NVMe mode.
  • the host driver tells the memory card 3 whether or not the memory card 3 inserted in the connector supports the PCIe / NVMe mode.
  • the SD host controller 24 is controlled so as to operate in the SD mode. That is, even if the memory card 3 supports the PCIe / NVMe mode, the host driver controls the memory card 3 using the SD mode. This prevents the memory card 3 from being used again in the PCIe / NVMe mode, which causes the PCIe error to occur again.
  • the SD host controller 24 can be controlled so that the operation mode of is changed from the SD mode to the PCIe / NVMe mode.
  • FIG. 3 is a diagram illustrating a timer count in PCIe error detection executed in the host device 2 according to the embodiment.
  • the horizontal axis direction represents time
  • the upper row represents the card presence detection signal PRSNT #
  • the lower row represents the reset signal PERST #.
  • the solid line represents the voltage level of each signal (card presence detection signal PRSNT #, reset signal PERST #) at a certain time.
  • the broken line in the card presence detection signal PRSNT # signal represents the voltage level (High level) when the card presence detection signal PRSNT # is in the deasserted state.
  • the card presence detection signal PRSNT # is maintained in the asserted state (Low level).
  • the state in which the voltage is lower than the deasserted state is the state in which the reset signal PERST # is asserted. That is, at the timings (a) and (c), the reset signal PERST # transitions from the deassert state to the assert state.
  • ResTimer 241 starts counting the elapsed time from the initial value (for example, 0). By this counting operation, the time length in which both the card presence detection signal PRSN # signal and the reset signal PERST # are asserted is measured. The ResTimer 241 raises a timeout event when the elapsed time count value reaches the timeout value of the timeout value register 242.
  • Timing (b) indicates the time when the elapsed time from timing (a) reaches the timeout value.
  • the reset signal PERST # transitions from the assert state to the deassert state before the timing (b). Will be reset. In this case, the timeout event does not occur. Therefore, it is possible to prevent a short reset for retry from being detected as a PCIe error (unrecoverable error) in the PCIe / NVMe mode.
  • Timing (d) indicates the time when the elapsed time from timing (c) reaches the timeout value.
  • the reset signal PERST # asserted at the timing (c) is in the asserted state while the timeout value or more. Be maintained. Therefore, a timeout event occurs at the timing (d).
  • the SD host controller 24 detects that a PCIe error (unrecoverable error) has occurred in the PCIe / NVMe mode.
  • FIG. 4 is a flowchart showing a procedure of interrupt factor identification processing executed in the host device 2 according to the embodiment.
  • the host driver first reads the interrupt status stored in the status register in the SD host controller 24 (step S11), and based on the read interrupt status, the cause of the generated interrupt signal is "card insertion” or “card insertion”. It identifies whether it is “card removal” or "PCIe error” (step S12).
  • the host driver executes card insertion interrupt processing (step S13).
  • the host driver temporarily sets the operation mode of the memory card 3 to the SD mode, confirms whether the memory card 3 supports the PCIe / NVMe mode by using the CMD8, and sets the flag ( Read PCIeFerr) to check if a PCIe error has occurred, and based on these check results, execute the SD mode initialization process or the process to change the operation mode of the memory card 3 to PCIe / NVMe mode. ..
  • the details of the card insertion interrupt process will be described later with reference to FIG.
  • the host driver executes the card eject interrupt process.
  • the card eject interrupt process for example, a process of deasserting the card presence detection signal PRSN # signal, a process of turning off VDD1 and VDD2, and the like are executed.
  • the host driver executes the PCIe error interrupt processing.
  • the PCIe error interrupt process a process of changing the operation mode of the memory card 3 from the PCIe / NVMe mode to the SD mode is executed.
  • FIG. 5 is a flowchart showing a procedure of PCIe error interrupt processing executed in the host device 2 according to the embodiment.
  • the host driver When the host driver is started by the CPU 21 by an interrupt signal caused by a "PCIe error", the host driver first controls the SD host controller 24 to transition the card existence detection signal PRSNT # to the deasserted state (step S21). ). The connection between the PCIe interface controller 231 and the memory card 3 is disconnected in response to the transition from the assert state to the deassert state of the card existence detection signal PRSNT #.
  • the host driver controls the SD host controller 24 to turn off the second power supply voltage VDD2 (step S22).
  • the host driver controls the SD host controller 24 and starts supplying the SD clock (SD CLK) to the memory card 3 (step S23).
  • SD CLK SD clock
  • the host driver starts the initialization process of the SD mode (step S24).
  • an interrupt signal due to the PCIe error is transmitted from the SD host controller 24 to the system controller 231 to transmit the PCIe / NVMe mode. Can be transitioned to SD mode.
  • FIG. 6 is a flowchart showing a procedure of the operation mode switching process executed in the host device 2 according to the embodiment.
  • the flag (PCIe Ferrr) is reset to the default value (initial value) so that the use of the PCIe / NVMe mode is not prohibited when a new memory card is inserted into the connector.
  • the host driver controls the SD host controller 24 to turn on the first power supply voltage VDD1 (step S32). Specifically, the SD host controller 24 supplies the first power supply voltage control signal VDD1-ON for turning on VDD1 to the power supply circuit 25. Then, the host driver controls the SD host controller 24 to supply the SD clock to the memory card 3 (step S33). As a result, the memory card 3 starts operating in the SD mode.
  • the host driver controls the SD host controller 24, and the SD command "CMD8" in which the bit “PCIe Availability" for checking whether the memory card 3 supports the PCIe / NVMe mode is set to 1.
  • the SD command "CMD8” is a command for inquiring the capacity of the memory card 3 to the memory card 3.
  • the memory card 3 Upon receiving the SD command "CMD8", the memory card 3 returns a response "R7” including a bit "PCIe Response” indicating whether or not the PCIe / NVMe mode is supported to the SD host controller 24.
  • PCIe Response 1 indicates that the memory card 3 supports the PCIe / NVMe mode.
  • PCIe Response 0 indicates that the memory card 3 does not support the PCIe / NVMe mode.
  • the host driver issues the SD command "CMD8" with the bit "PCIe Availability” set to 1 again to the memory card 3. do.
  • the maximum number of times to retry the issuance of the SD command "CMD8" is determined according to the implementation of the host driver.
  • the host driver reads the bit "PCIe Response” included in the response "R7" from the SD host controller 24, and reads the flag (PCIe Ferrr) from the SD host controller 24.
  • the host driver determines the operation mode to be used for controlling the memory card 3 based on the read bit "PCIe Response” and the read flag (PCIe Ferrr) (step S35).
  • the host driver executes the SD mode initialization process (step S36). As a result, the memory card 3 is maintained in the SD mode.
  • step S37 the host driver controls the SD host controller 24 to stop the supply of the SD clock to the memory card 3.
  • the host driver also controls the SD host controller 24 to generate an interrupt signal due to the "card insertion” event, generate an interrupt signal due to the "card eject” event, and generate an interrupt signal due to the "PCIe error” event. Enable generation of.
  • the host driver also controls the SD host controller 24 to turn on VDD2, and controls the SD host controller 24 to assert the card presence detection signal PRSNT #.
  • the PCIe interface controller 231 starts operation.
  • the operation mode of the memory card 3 is changed to the PCIe / NVMe mode.
  • the host driver transitions to the sleep state (step S38).
  • the host driver When the host driver is started by the CPU 21 due to the restart of the OS, the host driver first determines whether or not the memory card 3 is inserted in the connector in a specific register in the SD host controller 24. By checking the value, it is determined whether or not the memory card 3 is inserted in the connector (step S41). If power is continuously supplied to the host controller 24 during the restart of the OS, the values of each register in the host controller 24 are saved. If the power supply to the host controller 24 is stopped during the restart of the OS, the value of each register is set to the initial value. When the memory card 3 is inserted in the connector, the value of a specific register indicating whether or not the memory card 3 is inserted in the connector indicates that the power supply to the host controller 24 is stopped during the restart of the OS.
  • the value is once set to indicate that the memory card 3 is not inserted in the connector, but when the power is supplied to the host controller 24 again, it indicates that the memory card 3 is inserted in the connector.
  • the OS is restarted without replacing the memory card 3 and power is supplied to the host controller 24 during the restart of the OS after the occurrence of the PCIe error of the memory card 3 is detected.
  • the operation mode of the memory card 3 is changed again from the SD mode to the PCIe / NVMe mode, and the occurrence of the PCIe error is detected again.
  • the host driver can recognize the occurrence of the PCIe error, the operation mode of the memory card 3 can be returned to the SD mode. Further, the host driver can also notify the user of the occurrence of an error in the PCIe / NVMe mode.
  • step S41 the host driver proceeds to the process of step S32.
  • the host driver controls the SD host controller 24 to turn on the first power supply voltage VDD1 (step S32). Specifically, the SD host controller 24 supplies the first power supply voltage control signal VDD1-ON for turning on VDD1 to the power supply circuit 25. Then, the host driver controls the SD host controller 24 to supply the SD clock to the memory card 3 (step S33). As a result, the memory card 3 starts operating in the SD mode.
  • the host driver controls the SD host controller 24 and transmits the SD command "CMD8" in which the bit “PCIe Availability” is set to 1 to the memory card 3.
  • the memory card 3 Upon receiving the SD command "CMD8", the memory card 3 returns a response "R7” including a bit “PCIe Response” indicating whether or not the PCIe / NVMe mode is supported to the SD host controller 24.
  • the host driver reads the bit "PCIe Response” included in the response "R7" from the SD host controller 24, and reads the flag (PCIe Ferrr) from the SD host controller 24.
  • the host driver determines the operation mode to be used for controlling the memory card 3 based on the read bit "PCIe Response” and the read flag (PCIe Ferrr) (step S35).
  • the host driver executes the SD mode initialization process (step S36). As a result, the memory card 3 is maintained in the SD mode.
  • the host driver will operate the SD host controller so that the memory card 3 operates in SD mode, regardless of whether the memory card 3 supports PCIe / NVMe mode. 24 is controlled. That is, even if the memory card 3 supports the PCIe / NVMe mode, the host driver controls the memory card 3 using the SD mode. As a result, it is possible to prevent the PCIe error from occurring again.
  • the host driver controls the SD host controller 24 to switch to the PCIe / NVMe mode. Execute (step S37). Then, the host driver transitions to the sleep state (step S38).
  • step S41 when the memory card 3 is not inserted in the connector (NO in step S41), the host driver immediately transitions to the sleep state (step S38).
  • step S51 Even when CMD0 is issued by the host driver (step S51), the process from step S32 is executed.
  • the SD host controller 24 has the memory card 3 as the PCIe.
  • VDD2 is turned on with VDD1 turned on and the card presence detection signal PRSNT # so that the operation mode of the memory card 3 is changed from SD mode to PCIe / NVMe mode. Is asserted.
  • the SD host controller 24 monitors the reset signal PERST #.
  • the SD host controller 24 causes an error (unrecoverable error) in the PCIe / NVMe mode. Detects that and generates an interrupt signal to start the host driver. This interrupt signal starts the host driver. Therefore, even in an environment where a standard PCIe / NVMe driver is used, the operation mode of the memory card 3 can be returned to the SD mode.
  • the memory card 3 is realized as an SD Express card, but the configuration of the host device 2 of the present embodiment is a first configuration in which the host device 2 communicates with the host device 2 via the first interface. It is applicable to various memory cards that support the operation mode and the second operation mode of communicating with the host device 2 via a second interface different from the first interface.

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Abstract

メモリカードが第２動作モードである間、ホストコントローラは、第２動作モード用のリセット信号を監視し、カード存在検出信号と第２動作モード用のリセット信号の双方が共にアサートされている期間が第１期間以上続いたことを条件に、第２動作モードにおいてエラーが発生したことを検出する。ホストコントローラは、エラーの発生の検出に応じて、第１のドライバを起動するための第１の割り込み信号を発生する。第１のドライバは、第１の割り込み信号の発生に起因して起動された場合、ホストコントローラを制御することによって、メモリカードの動作モードを第２動作モードから第１動作モードに変更する。

Description

ホスト装置およびメモリシステム
　本発明の実施形態は、メモリカードを制御するホスト装置およびメモリシステムに関する。
　近年、様々なメモリカードが広く普及している。メモリカードは、パーソナルコンピュータ、モバイル通信デバイス、ゲーム機、カメラ、車載機器等の様々なホスト装置において使用されている。
　メモリカードの例としては、ＳＤ（登録商標）カードが知られている。最近では、２種類の動作モードをサポートする新たなメモリカードも開発されている。
米国特許出願公開第２０２０／００９００２０号明細書 国際公開第２０１８／１８６４５７号
　本発明が解決しようとする課題は、２種類の動作モードをサポートするメモリカードの制御に有用なホスト装置およびメモリシステムを提供することである。
　実施形態によれば、ホスト装置は、メモリカードを制御可能である。前記メモリカードは、第１インタフェースを介して前記ホスト装置と通信する第１動作モードおよび前記第１インタフェースとは異なる第２インタフェースを介して前記ホスト装置と通信する第２動作モードをサポートする。前記ホスト装置は、ホストコントローラと、電源回路と、通信制御回路とを具備する。前記ホストコントローラは、前記ホスト装置内のプロセッサによって実行されるプログラムである第１のドライバの制御の下、前記第１インタフェースを介して前記メモリカードを制御する。前記電源回路は、前記第１動作モードおよび前記第２動作モードの双方に必要な第１電源電圧と、前記第２動作モードのみに必要な、前記第１電源電圧よりも低い第２電源電圧とを、前記メモリカードに供給可能である。前記通信制御回路は、前記プロセッサによって実行されるプログラムである第２のドライバの制御の下、カード存在検出信号のアサートに応じて、前記第２インタフェースを介して前記メモリカードとの通信を開始する。前記ホストコントローラは、前記メモリカードが前記第２動作モードをサポートしている場合、前記メモリカードの動作モードが前記第１動作モードから前記第２動作モードに変更されるように、前記第１電源電圧がオンされている状態で前記第２電源電圧をオンし、且つ前記通信制御回路への前記カード存在検出信号をアサートする。前記ホストコントローラは、前記メモリカードが前記第２動作モードである間、前記通信制御回路から出力される前記第２動作モード用のリセット信号を監視する。前記カード存在検出信号と前記第２動作モード用の前記リセット信号の双方が共にアサートされている期間が第１期間以上続いた場合、前記ホストコントローラは、前記第２動作モードにおいてエラーが発生したことを検出し、前記エラーの発生の検出に応じて、前記第１のドライバを起動するための第１の割り込み信号を生成する。前記第１のドライバは、前記第１の割り込み信号に起因して前記プロセッサによって起動された場合、前記ホストコントローラを制御することによって、前記メモリカードの動作モードを前記第２動作モードから前記第１動作モードに変更する。
実施形態に係るホスト装置を含むメモリシステムの構成例を示すブロック図。 実施形態に係るホスト装置に含まれるＳＤホストコントローラとＰＣＩｅインタフェースコントローラとの間の接続関係を示すブロック図。 実施形態に係るホスト装置において実行されるＰＣＩｅエラー検出処理におけるタイマーカウントについて説明する図。 実施形態に係るホスト装置において実行される割り込み要因識別処理の手順を示すフローチャート。 実施形態に係るホスト装置において実行されるＰＣＩｅエラー割り込み処理の手順を示すフローチャート。 実施形態に係るホスト装置において実行される動作モード切り替え処理の手順を示すフローチャート。
　以下、図面を参照して、実施形態を説明する。
　図１は、実施形態に係るホスト装置２を含むメモリシステム１の構成例を示すブロック図である。
　メモリシステム１は、ホスト装置２とメモリカード３とを含む。メモリカード３は、ホスト装置２内のコネクタに挿入可能なリムーバブルストレージデバイスである。メモリカード３は、例えば、不揮発性メモリと、この不揮発性メモリを制御するコントローラとを含む。メモリカード３は、メモリカード３内の不揮発性メモリにデータを書き込み、この不揮発性メモリからデータを読み出すように構成されている。
　メモリカード３は、第１インタフェースを介してホスト装置２と通信する第１動作モードと、第１インタフェースとは異なる第２インタフェースを介してホスト装置２と通信する第２動作モードとの２種類の動作モードをサポートしている。つまり、メモリカード３は、第１動作モードおよび第２動作モードでそれぞれ動作するように構成されている。
　第１インタフェースは、例えば、メモリカード用の既存のインタフェースである。第２インタフェースは、例えば、ＰＣＩ　Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）のような汎用インタフェースである。
　メモリカード３は、これに限定されないが、例えば、ＳＤ　Ｅｘｐｒｅｓｓカード（登録商標）として実現されていてもよい。メモリカード３がＳＤ　Ｅｘｐｒｅｓｓ　カードとして実現されている場合においては、ＳＤカード用の既存のインタフェースであるＳＤインタフェースが第１インタフェースとして使用され、ＰＣＩｅインタフェースが第２インタフェースとして使用される。
　ＳＤ　Ｅｘｐｒｅｓｓカードは、ＳＤモードと、ＰＣＩｅ／ＮＶＭｅモードの２種類の動作モードの双方をサポートしている。ＳＤモードは、ＳＤインタフェースを介してホスト装置２と通信する動作モードである。ＰＣＩｅ／ＮＶＭｅモードは、ＰＣＩｅインタフェースを介してホスト装置２と通信する動作モードである。
　ホスト装置２は、第１インタフェースと第２インタフェースの双方を備えている。ホスト装置２は、第１動作モードを使用してメモリカード３を制御することができ、また第２動作モードを使用してメモリカード３を制御することもできる。
　以下では、メモリカード３がＳＤ　Ｅｘｐｒｅｓｓカードである場合を例示して、ホスト装置２の構成について説明する。
　ホスト装置２は、メモリカード３と接続可能な情報処理装置である。ホスト装置２の例は、パーソナルコンピュータ、サーバコンピュータ、携帯端末、車載機器などである。ホスト装置２は、ＣＰＵ２１と、システムメモリ２２と、システムコントローラ２３と、ＳＤホストコントローラ２４と、電源回路２５と、スイッチ回路２６とを含む。
　ＣＰＵ２１は、システムコントローラ２３と、ＳＤホストコントローラ２４とを制御するように構成されたプロセッサである。ＣＰＵ２１は、システムコントローラ２３を介してシステムメモリ２２へアクセスする。また、ＣＰＵ２１は、システムコントローラ２３を介してＳＤホストコントローラ２４を制御する。システムコントローラ２３とＳＤホストコントローラ２４との間のインタフェースは特に限定されないが、ＳＤホストコントローラ２４は、例えばＰＣＩｅインタフェースを介してシステムコントローラ２３に接続される。システムコントローラ２３には、ＰＣＩｅインタフェースコントローラ２３１、および割り込みコントローラ２３２等が含まれている。
　ＣＰＵ２１は、システムメモリ２２に格納されている制御プログラム（オペレーティングシステム（ＯＳ）、ホストドライバ、ＰＣＩｅ／ＮＶＭ　Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）ドライバ、等）を実行するように構成されたプロセッサである。ホストドライバは、ＣＰＵ２１によって実行されるプログラム（ソフトウェアドライバ）である。ＣＰＵ２１は、ホストドライバを実行することによってＳＤホストコントローラ２４の動作を制御する。ＰＣＩｅ／ＮＶＭｅドライバは、ＣＰＵ２１によって実行されるプログラム（ソフトウェアドライバ）である。ＣＰＵ２１は、ＰＣＩｅ／ＮＶＭｅドライバを実行することによってＰＣＩｅインタフェースコントローラ２３１の動作を制御する。
　以下では、ホストドライバおよびＰＣＩｅ／ＮＶＭｅドライバを実行することによってＣＰＵ２１によって行われる動作を、ホストドライバおよびＰＣＩｅ／ＮＶＭｅドライバによって実行される動作として説明する。
　システムメモリ２２は、ホスト装置２に設けられたメインメモリである。システムメモリ２２は、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）によって実現される。
　電源回路２５は、ＳＤホストコントローラ２４の制御の下、ホスト装置２のコネクタに挿入されたメモリカード３に、二種類の電源電圧、つまり第１電源電圧であるＶＤＤ１（３．３Ｖ）と、第２電源電圧であるＶＤＤ２（１．８Ｖ）とを供給する。ＶＤＤ１（３．３Ｖ）は、メモリカード３がＳＤモードで動作するために必要な電源電圧である。一方、メモリカード３がＰＣＩｅ／ＮＶＭｅモードで動作するためには、ＶＤＤ１（３．３Ｖ）とＶＤＤ２（１．８Ｖ）の双方をメモリカード３に供給することが必要とされる。
　電源回路２５は、ＳＤホストコントローラ２４からの第１の電源電圧制御信号ＶＤＤ１―ＯＮに応じて電源電圧ＶＤＤ１のオン／オフを制御する。また、電源回路２５は、ＳＤホストコントローラ２４からの第２の電源電圧制御信号ＶＤＤ２―ＯＮに応じて電源電圧ＶＤＤ２のオン／オフを制御する。
　より詳しくは、電源回路２５は、第１の電源制御信号ＶＤＤ１－ＯＮがＨｉｇｈレベルになると第１電源電圧ＶＤＤ１をオンし、第１の電源制御信号ＶＤＤ１－ＯＮがＬｏｗレベルになると、第１電源電圧ＶＤＤ１をオフする。また、電源回路２５は、第２の電源制御信号ＶＤＤ２－ＯＮがＨｉｇｈレベルになると第２電源電圧ＶＤＤ２をオンし、第２の電源制御信号ＶＤＤ２－ＯＮがＬｏｗレベルになると第２電源電圧ＶＤＤ２をオフする。
　メモリカード３においては、電源電圧ＶＤＤ１はメモリカード３の電源端子であるＶＤＤ１端子に供給される。電源電圧ＶＤＤ２はメモリカード３のもう一つの電源端子であるＶＤＤ２端子に供給される。
　ＳＤホストコントローラ２４は、ホストドライバの制御の下、第１インタフェース（ここではＳＤインタフェース）を介してメモリカード３を制御するように構成されたホストコントローラである。ＳＤインタフェースは、クロック信号ＳＤ　ＣＬＫ、ＳＤコマンドＳＤ　ＣＭＤ、４ビットデータ信号ＤＡＴ［３：０］を含む。本実施形態では、ＳＤホストコントローラ２４は、ＳＤインタフェースを介してメモリカード３と通信する他、ホストドライバの制御の下、メモリカード３の動作モードをＳＤモードからＰＣＩｅ／ＮＶＭｅモードに変更するための処理と、メモリカード３の動作モードをＰＣＩｅ／ＮＶＭｅモードからＳＤモードに戻すための処理も実行する。
　具体的には、ＳＤホストコントローラ２４は、ホストドライバの制御の下、第１電源電圧ＶＤＤ１のオン／オフを制御する第１の電源制御信号ＶＤＤ１―ＯＮと、第２電源電圧ＶＤＤ２のオン／オフを制御する第２の電源制御信号ＶＤＤ２―ＯＮとを、電源回路２５に個別に供給する。
　ＳＤホストコントローラ２４は、まず、第１電源電圧ＶＤＤ１をオンし且つクロック信号ＳＤ　ＣＬＫをメモリカード３に供給することによって、メモリカード３をＳＤモードで一旦動作させる。クロック信号ＳＤ　ＣＬＫは、メモリカード３内のＳＤインタフェース回路（不図示）の動作タイミングをＳＤホストコントローラ２４の動作タイミングに同期させるために使用される。クロック信号ＳＤ　ＣＬＫは、メモリカード３のクロックＣＬＫ端子に供給される。
　また、ＳＤホストコントローラ２４は、ＳＤコマンドＳＤ　ＣＭＤをメモリカード３に送信する。ＳＤコマンドＳＤ　ＣＭＤはＳＤモードを使用してメモリカード３を制御するための様々なコマンドを含む。例えば、このＳＤコマンドＳＤ　ＣＭＤには、リード／ライトコマンドのようなＩ／Ｏコマンドの他、ＳＤモード用のリセットコマンドであるＣＭＤ０、メモリカード３がサポートしている機能をチェックするためのコマンドであるＣＭＤ８、等が含まれる。ＳＤコマンドＳＤ　ＣＭＤは、メモリカード３のコマンドＣＭＤ端子に供給される。
　また、ＳＤホストコントローラ２４は、スイッチ回路２６を介して４ビットデータ信号ＤＡＴ［３：０］をメモリカード３に送信する処理、およびスイッチ回路２６を介して４ビットデータ信号ＤＡＴ［３：０］をメモリカード３から受信する処理を実行する。
　また、ＳＤホストコントローラ２４は、メモリカード３が挿入可能なコネクタ（不図示）からカード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎを受信する。カード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎは、コネクタにメモリカード３が挿入されたこと、およびコネクタからメモリカード３が抜かれた（以下、取り出し（ｒｅｍｏｖａｌ）と称する）ことを示す信号である。コネクタにメモリカード３が挿入されると、コネクタは、コネクタにメモリカード３が挿入されたことを示す所定の電圧レベルを有するカード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎを出力する。また、コネクタからメモリカード３が取り出されると、コネクタは、コネクタからメモリカード３が取り出されたことを示す別の所定の電圧レベルを有するカード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎを出力する。ＳＤホストコントローラ２４は、カード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎの電圧レベルの変化に基づいて、メモリカード３の挿入／取り出しを検出することができる。カード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎの信号電圧レベルは、メモリカード３の検出方式によって異なる。例えば、カード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎ線をプルアップするプルアップ方式が使用された場合には、コネクタにメモリカード３が挿入されると、コネクタは、コネクタにメモリカード３が挿入されたことを示すロウレベルのカード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎを出力する。また、コネクタからメモリカード３が取り出されると、コネクタは、コネクタからメモリカード３が取り出されたことを示すハイレベルのカード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎを出力する。
　また、コネクタにメモリカード３が挿入され、且つこのメモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしていることをＣＭＤ８で検出した場合、メモリカード３の動作モードがＳＤモードからＰＣＩｅ／ＮＶＭｅモードに変更されるように、ＳＤホストコントローラ２４は、第１電源電圧ＶＤＤ１がオンされている状態で第２電源電圧ＶＤＤ２をオンし且つＰＣＩｅインタフェースコントローラ２３１へのカード存在検出信号ＰＲＳＮＴ＃をアサートする。カード存在検出信号ＰＲＳＮＴ＃は、ホスト装置２にＰＣＩｅ／ＮＶＭｅモードをサポートしているメモリカード３が接続されたこと、換言すれば、ＰＣＩｅインタフェースコントローラ２３１にＰＣＩｅ／ＮＶＭｅデバイスが接続されたことを示す信号である。なお、信号をアサートするとは、信号の電圧レベルをアクティブレベルに設定することを意味する。また、信号をデアサートするとは、信号の電圧レベルをインアクティブレベルに設定することを意味する。
　カード存在検出信号ＰＲＳＮＴ＃はロウアクティブ信号であるので、ＰＣＩｅインタフェースコントローラ２３１へのカード存在検出信号ＰＲＳＮＴ＃がアサートされると、カード存在検出信号ＰＲＳＮＴ＃の電圧はＬｏｗレベルに設定される。ＰＣＩｅインタフェースコントローラ２３１は、カード存在検出信号ＰＲＳＮＴ＃のアサートに応じて、ＰＣＩｅ／ＮＶＭｅドライバを用いてＰＣＩｅインタフェースを介してメモリカード３との通信を開始するように構成されている。このようにして、メモリカード３の動作モードはＰＣＩｅモードに変更される。
　メモリカード３の動作モードがＰＣＩｅ／ＮＶＭｅモードである間、ＳＤホストコントローラ２４は、ＰＣＩｅインタフェースコントローラ２３１からスイッチ回路２６へ出力されるＰＣＩｅインタフェース用のサイドバンド信号の一つであるリセット信号ＰＥＲＳＴ＃を監視する。つまり、ＳＤホストコントローラ２４は、ＰＣＩｅインタフェースコントローラ２３１からスイッチ回路２６へ出力されるリセット信号ＰＥＲＳＴ＃を入力するための入力端子を有している。この入力端子は、ＰＣＩｅインタフェースコントローラ２３１とスイッチ回路２６との間のリセット信号ＰＥＲＳＴ＃線に接続されている。リセット信号ＰＥＲＳＴ＃は、ＰＣＩｅ／ＮＶＭｅモード用のリセット信号である。リセット信号ＰＥＲＳＴ＃は、ＰＣＩｅインタフェースコントローラ２３１からスイッチ回路２６を介してメモリカード３へ供給される。リセット信号ＰＥＲＳＴ＃がアサートされると、メモリカード３内に含まれているＰＣＩｅインタフェース回路（不図示）が初期状態にリセットされる（リセット状態）。また、リセット信号ＰＥＲＳＴ＃がＰＣＩｅインタフェースコントローラ２３１によってデアサートされると、メモリカード３内に含まれているＰＣＩｅインタフェース回路のリセット状態が解除され、これによってメモリカード３内に含まれているＰＣＩｅインタフェース回路が動作を開始する。
　システムコントローラ２３は、ＣＰＵ２１、システムメモリ２２、およびＳＤホストコントローラ２４にそれぞれ接続されている。またシステムコントローラ２３には、上述したＰＣＩｅインタフェースコントローラ２３１と割り込みコントローラ２３２とが含まれている。
　ＰＣＩｅインタフェースコントローラ２３１は、ＰＣＩｅ／ＮＶＭｅドライバの制御の下、ＰＣＩｅインタフェースを介してメモリカード３と通信する通信制御回路である。
　ＳＤホストコントローラ２４によってカード存在検出信号ＰＲＳＮＴ＃がアサートされた場合、ＰＣＩｅインタフェースコントローラ２３１は、ＰＣＩｅインタフェースを介してメモリカード３との通信を開始する。より詳しくは、カード存在検出信号ＰＲＳＮＴ＃がアサートされると、ＰＣＩｅ／ＮＶＭｅドライバが起動され、ＰＣＩｅ／ＮＶＭｅドライバの制御の下、ＰＣＩｅインタフェースコントローラ２３１がＰＣＩｅインタフェースの初期化処理を開始する。ＰＣＩｅインタフェースの初期化処理が完了すると、ＰＣＩｅ／ＮＶＭｅドライバの制御の下、ＰＣＩｅインタフェースコントローラ２３１は、ＰＣＩｅインタフェースを介してメモリカード３へのリード／ライトアクセスを開始する。
　ＰＣＩｅインタフェースは、信号群、つまり、２つのサイドバンド信号（リセット信号ＰＥＲＳＴ＃、クロック要求信号ＣＬＫＲＥＱ＃）と、差動レファレンスクロック信号ＲＥＦＣＬＫ―Ｐ、ＲＥＦＣＬＫ―Ｎと、差動送信信号Ｔｘ―Ｐ、Ｔｘ―Ｎと、差動受信信号Ｒｘ―Ｐ、Ｒｘ―Ｎとを含む。信号名に後続する記号＃は、この信号がロウアクティブ信号であることを表している。
　リセット信号ＰＥＲＳＴ＃は、上述したように、ＰＣＩｅ／ＮＶＭｅモード用のリセット信号である。クロック要求信号ＣＬＫＲＥＱ＃は、ＰＣＩｅインタフェースコントローラ２３１に対して差動レファレンスクロック信号の送信を要求する信号である。クロック要求信号ＣＬＫＲＥＱ＃は、メモリカード３からスイッチ回路２６を介してＰＣＩｅインタフェースコントローラ２３１に供給される。差動レファレンスクロック信号ＲＥＦＣＬＫ―Ｐ、ＲＥＦＣＬＫ―Ｎは、メモリカード３内にクロック発振器を不要とし、メモリカード３内のクロック回路の構成を簡素化できるようにしている。
　２本のサイドバンド信号線（リセット信号ＰＥＲＳＴ＃線、クロック要求信号ＣＬＫＲＥＱ＃線）と、２本のレファレンスクロック信号ＲＥＦＣＬＫ―Ｐ、ＲＥＦＣＬＫ―Ｎ線は、スイッチ回路２６を介してメモリカード３のＤＡＴ［３：０］端子に接続される。
　差動送信信号Ｔｘ―Ｐ、Ｔｘ―Ｎは、ＰＣＩｅインタフェースコントローラ２３１からメモリカード３へコマンド、データ等を伝送するために使用される。差動受信信号Ｒｘ―Ｐ、Ｒｘ―Ｎは、メモリカード３からＰＣＩｅインタフェースコントローラ２３１へレスポンス、データ等を伝送するために使用される。
　ところで、メモリカード３の動作モードがＰＣＩｅ／ＮＶＭｅモードである間は、メモリカード３およびＰＣＩｅインタフェースコントローラ２３１の各々の動作はＰＣＩｅ／ＮＶＭｅドライバによって制御される。ＰＣＩｅインタフェースコントローラ２３１を最新のＰＣＩｅ／ＮＶＭｅ仕様に準拠して制御できるようにするために、このＰＣＩｅ／ＮＶＭｅドライバとしては、標準ＰＣＩｅ／ＮＶＭｅドライバを使用することが好ましい。ＰＣＩｅ／ＮＶＭｅドライバをカスタマイズしてしまうと、標準ＰＣＩｅ／ＮＶＭｅドライバが更新される毎に、ＰＣＩｅ／ＮＶＭｅドライバをカスタマイズし直す必要が発生してしまう。
　標準ＰＣＩｅ／ＮＶＭｅドライバはホストドライバとは独立したソフトウェアドライバであるので、ホストドライバと通信するための特別な機能は有していない。また、メモリカード３がＰＣＩｅ／ＮＶＭｅモードである間は、ホストドライバは、ＣＰＵ２１のリソースを消費しないように、スリープ状態に設定される。
　このため、標準ＰＣＩｅ／ＮＶＭｅドライバが使用されている環境においては、ＰＣＩｅの初期化処理中にまたはＰＣＩｅ／ＮＶＭｅモードにおけるメモリアクセス動作中に何らかのエラーが発生すると、メモリカード３はＰＣＩｅ／ＮＶＭｅモードにおいてフリーズしてしまい、これによってメモリカード３を使用することができなくなる。
　この場合、メモリカード３の動作モードをＰＣＩｅ／ＮＶＭｅモードからＳＤモードに戻すためには、ユーザが一旦メモリカード３を抜いてコネクタに再度挿入するか、ＯＳを再起動しなければならない。また、ＰＣＩｅ／ＮＶＭｅモードでエラーが発生したことを示す情報をどこかに保持しておき、メモリカード３をＳＤモードで起動するようにする必要がある。
　本実施形態では、標準ＰＣＩｅ／ＮＶＭｅドライバが使用されている環境においても、ＰＣＩｅ／ＮＶＭｅモードにおいて発生するエラーに対処できるようにするために、ＳＤホストコントローラ２４によってＰＣＩｅ／ＮＶＭｅモードにおけるエラーの発生が検出される。そして、ＰＣＩｅ／ＮＶＭｅモードにおけるエラーの発生の検出に応じて、ＳＤホストコントローラ２４は、ホストドライバを起動するための割り込み信号を生成する。この割り込み信号に起因して、ＣＰＵ２１によってホストドライバが起動された場合、ホストドライバは、ＳＤホストコントローラ２４を制御することによって、メモリカード３の動作モードをＰＣＩｅ／ＮＶＭｅからＳＤモードに変更するための処理を実行する。
　これにより、ＰＣＩｅ／ＮＶＭｅドライバにホストドライバと通信するための特別な機能を追加することなく、メモリカード３の動作モードをＳＤモードに自動的に戻すことができる。よって、ユーザが一旦メモリカード３を抜いて挿し直すという操作を行わずとも、メモリカード３をＳＤモードで動作させることが可能となる。
　ＰＣＩｅインタフェースの初期化処理中またはＰＣＩｅ／ＮＶＭｅモードにおけるメモリアクセス中に何らかのエラー（例えば、メモリカード３内のＰＣＩｅインタフェース回路のエラー、等）が発生した場合、通常、リセット信号ＰＥＲＳＴ＃がアサートされた状態が比較的長い間続く。リセット信号ＰＥＲＳＴ＃がアサートされた状態が長い間続くという現象を利用して、ＳＤホストコントローラ２４は、ＰＣＩｅ／ＮＶＭｅモードにおいてエラーが発生したことを検出する。ＰＣＩｅインタフェースの初期化処理中またはＰＣＩｅ／ＮＶＭｅモードにおけるメモリアクセス中においては、ＰＣＩｅ／ＮＶＭｅドライバは、ある失敗した処理のリトライのためにＰＣＩｅインタフェースコントローラ２３１を制御してリセット信号ＰＥＲＳＴ＃をアサートする。リトライのためにリセット信号ＰＥＲＳＴ＃がアサート状態に維持される期間は、比較的短い。本実施形態では、ＳＤホストコントローラ２４は、このようなリトライのための短いリセットを、エラーとして検出しないように構成されている。
　より詳しくは、ＳＤホストコントローラ２４は、カード存在検出信号ＰＲＳＮＴ＃とリセット信号ＰＥＲＳＴ＃の双方が共にアサートされている期間が第１期間以上続いたことを条件に、ＰＣＩｅ／ＮＶＭｅモードにおいてエラーが発生したことを検出する。このエラーは、以下では、ＰＣＩｅエラー（ＰＣＩｅ　Ｅｒｒｏｒ）としても参照される。
　ＰＣＩｅ／ＮＶＭｅモードにおいて発生するエラー（ＰＣＩｅエラー）には回復可能なエラーと、回復不能なエラーとがある。回復可能なエラーとは、たとえある処理に関するエラーが発生しても、所定回数以内のリトライによってこの処理が成功するエラーを意味する。回復不能なエラーとは、所定回数のリトライを実行しても、処理が失敗し続けるエラーを意味する。ＰＣＩｅ仕様においては、回復不能なエラーはＦａｔａｌエラーとしても参照される。ＳＤホストコントローラ２４によって検出されるべきエラーは、ＰＣＩｅ／ＮＶＭｅモードにおける回復不能なエラーである。回復可能なエラーは、ＳＤホストコントローラ２４による検出対象から除外される。
　スイッチ回路２６は、４本のデータ信号ＤＡＴ［３：０］線と、４本のＰＣＩｅ信号線（リセット信号ＰＥＲＳＴ＃線、クロック要求信号ＣＬＫＲＥＱ＃線、差動レファレンスクロック信号ＲＥＦＣＬＫ―Ｐ、ＲＥＦＣＬＫ―Ｎ線）のいずれか一方を選択し、選択した信号線とメモリカード３のＤＡＴ［３：０］端子との間を接続する。
　メモリカード３の動作モードがＳＤモードである場合、つまり第２の電源電圧制御信号ＶＤＤ２－ＯＮがＬｏｗである場合、スイッチ回路２６は、４つのデータ信号ＤＡＴ［３：０］線を選択し、４つのデータ信号ＤＡＴ［３：０］線とメモリカード３のＤＡＴ［３：０］端子との間をそれぞれ接続する。メモリカード３の動作モードがＰＣＩｅ／ＮＶＭｅモードである場合、つまり第２の電源電圧制御信号ＶＤＤ２－ＯＮがＨｉｇｈである場合、スイッチ回路２６は、４つのＰＣＩｅ信号線（リセット信号ＰＥＲＳＴ＃線、クロック要求信号ＣＬＫＲＥＱ＃線、差動レファレンスクロック信号ＲＥＦＣＬＫ―Ｐ、ＲＥＦＣＬＫ―Ｎ線）を選択し、４つのＰＣＩｅ信号線とメモリカード３のＤＡＴ［３：０］端子との間を接続する。
　次に、ＳＤホストコントローラ２４によって生成される割り込み信号について説明する。
　ＳＤホストコントローラ２４によって割り込み信号が生成される際の要因には、「カード挿入」、「カード取り出し」、「ＰＣＩｅエラー」がある。
　「カード挿入」、「カード取り出し」、または「ＰＣＩｅエラー」が検出されると、ＣＰＵ２１に対する割り込み信号がＳＤホストコントローラ２４によって生成される。この割り込み信号は、割り込みコントローラ２３２を介してＣＰＵ２１に供給される。
　「カード挿入」、「カード取り出し」、または「ＰＣＩｅエラー」の検出に起因する割り込み信号は、ホストドライバを起動するために使用される。割り込み信号によってホストドライバが起動された場合、ホストドライバは、割り込み信号の生成要因（「カード挿入」、「カード取り出し」、または「ＰＣＩｅエラー」）に応じた割り込み処理を実行する。割り込み処理が終了すれば、ホストドライバをスリープ状態にでき、次の割り込みが入るまで無駄にＣＰＵ２１を使うことがない。
　「ＰＣＩｅエラー」に起因する割り込み信号によってホストドライバが起動された場合、ホストドライバは、メモリカード３の動作モードをＰＣＩｅ／ＮＶＭｅモードからＳＤモードに変更するための処理を実行する。
　このように、本実施形態では、ＳＤホストコントローラ２４によって「ＰＣＩｅエラー」の発生が検出された場合、ＳＤホストコントローラ２４によって割り込み信号が生成され、これによってホストドライバが起動される。したがって、標準ＰＣＩｅ／ＮＶＭｅドライバが使用される環境においても、メモリカード３の動作モードをＳＤモードに戻すことができる。
　図２は、実施形態に係るホスト装置２に含まれるＳＤホストコントローラ２４とＰＣＩｅインタフェースコントローラ２３１との間の接続関係を説明するブロック図である。
　ＳＤホストコントローラ２４は、ホスト装置２のコネクタから送信されるカード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎの電圧レベルが例えばハイレベルからロウレベルに変化したことを検出して、メモリカード３がコネクタに挿入されたことを検出する。このメモリカード３の挿入の検出に応じて、ＳＤホストコントローラ２４は、ホストドライバを起動するための割り込み信号（「カード挿入」割り込み）を生成する。割り込み信号は、割り込みコントローラ２３２を介してＣＰＵ２１に入力される。
　ホストドライバは、挿入されたメモリカード３をＳＤモードで起動し、メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしているか否かを確認する。ＰＣＩｅ／ＮＶＭｅモードをサポートしている場合、ホストドライバは、ＳＤホストコントローラ２４を制御してカード存在検出信号ＰＲＳＮＴ＃をアサートする。カード存在検出信号ＰＲＳＮＴ＃がアサートされると、ＰＣＩｅドライバは、ＰＣＩｅインタフェースコントローラ２３１を制御してＰＣＩｅインタフェースを介してメモリカード３との通信を開始する。
　また、ＳＤホストコントローラ２４は、コネクタから送信されたカード検出信号Ｃａｒｄ　Ｄｅｔｅｃｔｉｏｎの電圧レベルが例えばロウレベルからハイレベルに変化したことを検出して、メモリカード３がホスト装置２から取り外されたことを検出する。このメモリカード３の取り外しの検出に応じて、ＳＤホストコントローラ２４は、ホストドライバを起動するための割り込み信号（「カード取り出し」割り込み）を生成する。ホストドライバは、カード電源（二種類の電源電圧ＶＤＤ１，ＶＤＤ２）をオフにする処理などを行う。
　ＰＣＩｅインタフェースコントローラ２３１は、ＰＣＩｅ／ＮＶＭｅモードにおいてエラーが生じた際などに、ＰＣＩｅ／ＮＶＭｅモード用のリセット信号ＰＥＲＳＴ＃をアサートする。ＳＤホストコントローラ２４は、ＰＣＩｅインタフェースコントローラ２３１から出力されるＰＣＩｅ／ＮＶＭｅモード用のリセット信号ＰＥＲＳＴ＃を監視する。カード存在検出信号ＰＲＳＮＴ＃とリセット信号ＰＥＲＳＴ＃が同時にアサートされている期間がある期間以上続いた場合、ＳＤホストコントローラ２４はＰＣＩｅエラーが発生したと判定し、ホストドライバを起動するための割り込み信号（「ＰＣＩｅエラー」割り込み）を生成する。
　このように、ＳＤホストコントローラ２４によって割り込み信号が生成される要因には、「カード挿入」と、「カード取り出し」と、「ＰＣＩｅエラー」との三種類がある。
　ＳＤホストコントローラ２４内のステータスレジスタ（不図示）には割り込み要因を示す割り込みステータスが格納されている。ホストドライバは、ＳＤホストコントローラ２４内のステータスレジスタから割り込みステータスをリードすることによって、割り込み要因が「カード挿入」、「カード取り出し」、「ＰＣＩｅエラー」のいずれであるかを特定することができる。
　次に、ＳＤホストコントローラ２４の構成要素について説明する。ＳＤホストコントローラ２４は、リセットタイマ（ＲｅｓＴｉｍｅｒ）２４１を含む。
　リセットタイマ（ＲｅｓＴｉｍｅｒ）２４１は、カード存在検出信号ＰＲＳＮＴ＃とリセット信号ＰＥＲＳＴ＃の双方が共にアサートされている期間を測定する。
　ＰＣＩｅドライバは、リトライを行う時にＰＣＩｅインタフェースコントローラ２３１を制御してＰＣＩｅ／ＮＶＭｅモード用リセット信号ＰＥＲＳＴ＃を一旦アサートする。この場合、リセット信号ＰＥＲＳＴ＃がアサート状態（アクティブ状態＝ロウレベル）に維持される期間は比較的短い（短いリセット）。リトライのためにリセット信号ＰＥＲＳＴ＃がアサート状態に維持される期間は、例えば、最大１秒である。リセットタイマ（ＲｅｓＴｉｍｅｒ）２４１は、リトライのための短いリセットを検出対象から除外するために使用される。
　リセットタイマ（ＲｅｓＴｉｍｅｒ）２４１は、ＰＣＩｅインタフェースコントローラ２３１へのカード存在検出信号ＰＲＳＮＴ＃がアサートされている状態で、ＰＣＩｅ／ＮＶＭｅモード用のリセット信号ＰＥＲＳＴ＃がアサートされると、初期値(例えば、ゼロ)からカウントを開始する。カード存在検出信号ＰＲＳＮＴ＃がアサートされている状態でリセット信号ＰＥＲＳＴ＃がデアサートされると、リセットタイマ（ＲｅｓＴｉｍｅｒ）２４１によるカウント動作が終了する。デアサートされたリセット信号ＰＥＲＳＴ＃が再びアサートされた場合、リセットタイマ（ＲｅｓＴｉｍｅｒ）２４１は、初期値(例えば、ゼロ)からカウントを再び開始する。
　ＳＤホストコントローラ２４は、リセットタイマ（ＲｅｓＴｉｍｅｒ）２４１のカウント値と、ＳＤホストコントローラ２４のタイムアウト値レジスタ２４２に格納されているタイムアウト値とを比較する。リセットタイマ（ＲｅｓＴｉｍｅｒ）２４１のカウント値がタイムアウト値以上であることを条件に、ＳＤホストコントローラ２４は、ＰＣＩｅ／ＮＶＭｅモードにおいてＰＣＩｅエラー（回復不能エラー）が発生したことを検出する。ＰＣＩｅエラーの発生の検出に応じて、ＳＤホストコントローラ２４は、割り込み信号を生成することによって、ホストドライバを起動する。
　ＰＣＩｅエラーの発生に起因する割り込みの処理（ＰＣＩｅエラー割り込み処理）において、ホストドライバは、ＳＤホストコントローラ２４を制御することによって、カード存在検出信号ＰＲＳＮＴ＃をデアサート、電源電圧ＶＤＤ２をオフにし、これによってメモリカード３の動作モードをＳＤモードに戻す。これにより、メモリカード３がＰＣＩｅ／ＮＶＭｅモードでフリーズしてしまうことを防止でき、メモリカード３を継続して使用することができる。ホストドライバは、ＰＣＩｅ／ＮＶＭｅモードにおいてＰＣＩｅエラーが発生したことを、ＯＳを介してユーザに通知する処理を実行することもできる（ワーニング）。
　ホストドライバは、ＳＤホストコントローラ２４内のタイムアウト値レジスタ２４２にタイムアウト値を書き込むことによって、タイムアウト値をＳＤホストコントローラ２４に対して指定することができる。あるいは、タイムアウト値は予め決定された固定値であってもよい。
　また、ＳＤホストコントローラ２４は、ＰＣＩｅ／ＮＶＭｅモードにおいてＰＣＩｅエラーが発生したことを示すフラグ（ＰＣＩｅＦｅｒｒ：ＰＣＩｅ　Ｆａｔｅｌ　ｅｒｒｏｒ）を保持する。このフラグ（ＰＣＩｅＦｅｒｒ）は、例えば、ＳＤホストコントローラ２４内のフラグレジスタ２４３に格納される。
　フラグ（ＰＣＩｅＦｅｒｒ）＝０は、ＰＣＩｅエラーが発生していないことを示す（デフォルト値）。フラグ（ＰＣＩｅＦｅｒｒ）＝１は、ＰＣＩｅエラーの発生を検出したことを示す。「カード挿入」イベントが発生した場合、フラグ（ＰＣＩｅＦｅｒｒ）はクリアされて、デフォルト値に設定される。なお、このフラグ（ＰＣＩｅＦｅｒｒ）はホストコントローラ２４に電源が供給されている間保持されるが、ホストコントローラ２４への電源の供給が停止されると、フラグ（ＰＣＩｅＦｅｒｒ）は保持されない。つまり、ホストコントローラ２４は、ホストコントローラ２４に電源が供給されている間は、ＰＣＩｅエラーの発生を検出したことを示す値（＝１）を示すフラグ（ＰＣＩｅＦｅｒｒ）を保持する。ホストコントローラ２４内のレジスタ群は揮発性である。このため、ホストコントローラ２４への電源の供給が停止されると、フラグレジスタ２４３に格納されているフラグ（ＰＣＩｅＦｅｒｒ）の内容（＝１）は失われる。フラグ（ＰＣＩｅＦｅｒｒ）は、次のホストコントローラ２４の起動時に、ＰＣＩｅエラーが発生していないことを示すデフォルト値（＝０）に設定される。なお、「カード挿入」イベントが発生した場合のみならず、「カード取り出し」イベントが発生した場合も、フラグ（ＰＣＩｅＦｅｒｒ）をクリアしてデフォルト値に設定することができる。
　ＯＳがユーザによって再起動された場合、ホストドライバは、フラグ（ＰＣＩｅＦｅｒｒ）をＳＤホストコントローラ２４のフラグレジスタ２４３から読み出す。
　コネクタに挿入されているメモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしており且つフラグ（ＰＣＩｅＦｅｒｒ）が「１」に設定されていない場合、ホストドライバは、メモリカード３の動作モードがＳＤモードからＰＣＩｅ／ＮＶＭｅモードに変更されるようにＳＤホストコントローラ２４を制御する。
　一方、フラグ（ＰＣＩｅＦｅｒｒ）が「１」に設定されている場合、ホストドライバは、コネクタに挿入されているメモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしているか否かにかかわらず、メモリカード３がＳＤモードで動作するようにＳＤホストコントローラ２４を制御する。つまり、たとえメモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしていても、ホストドライバは、メモリカード３を、ＳＤモードを使用して制御する。これにより、メモリカード３が再びＰＣＩｅ／ＮＶＭｅモードで使用され始め、これによってＰＣＩｅエラーが再び発生することを防止することができる。なお、ホストコントローラ２４への電源の供給が停止されると、フラグレジスタ２４３に格納されているフラグ（ＰＣＩｅＦｅｒｒ）の内容（＝１）は失われる。そして、フラグ（ＰＣＩｅＦｅｒｒ）は、次のホストコントローラ２４の起動時に、ＰＣＩｅエラーが発生していないことを示すデフォルト値（＝０）に設定される。したがって、ホストコントローラ２４への電源の供給が停止されている間にメモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしている新たなメモリカードに交換された場合は、ホストドライバは、この新たなメモリカードの動作モードがＳＤモードからＰＣＩｅ／ＮＶＭｅモードに変更されるようにＳＤホストコントローラ２４を制御することができる。
　図３は、実施形態に係るホスト装置２において実行されるＰＣＩｅエラー検出におけるタイマーカウントについて説明する図である。
　図３においては、横軸方向が時間を表しており、上段がカード存在検出信号ＰＲＳＮＴ＃、下段がリセット信号ＰＥＲＳＴ＃を表している。実線は、ある時刻におけるそれぞれの信号（カード存在検出信号ＰＲＳＮＴ＃、リセット信号ＰＥＲＳＴ＃）の電圧レベルを表している。
　カード存在検出信号ＰＲＳＮＴ＃信号における破線は、カード存在検出信号ＰＲＳＮＴ＃がデアサート状態である場合の電圧レベル（Ｈｉｇｈレベル）を表している。図３においては、メモリカード３がＰＣＩｅ／ＮＶＭｅモードである場合が想定されている。このちため、カード存在検出信号ＰＲＳＮＴ＃はアサート状態（Ｌｏｗレベル）に維持されている。
　また、リセット信号ＰＥＲＳＴ＃も同様に、デアサート状態よりも電圧が落ちている状態がリセット信号ＰＥＲＳＴ＃がアサートされている状態である。つまり、タイミング（ａ）、（ｃ）でリセット信号ＰＥＲＳＴ＃はデアサート状態からアサート状態に遷移している。
　タイミング（ａ）および（ｃ）の各々において、リセット信号ＰＥＲＳＴ＃がデアサート状態からアサート状態に遷移されると、ＲｅｓＴｉｍｅｒ２４１は、初期値（例えば０）から経過時間のカウントを開始する。このカウント動作によって、カード存在検出信号ＰＲＳＮＴ＃信号およびリセット信号ＰＥＲＳＴ＃の双方がアサートされている時間長が測定される。ＲｅｓＴｉｍｅｒ２４１は、経過時間のカウント値がタイムアウト値レジスタ２４２のタイムアウト値に到達すると、タイムアウトイベントを発生させる。
　タイミング（ｂ）は、タイミング（ａ）からの経過時間がタイムアウト値に到達する時点を示している。図３に示されているように、例えば、タイミング（ａ）でリトライのための短いリセットが発生した場合には、タイミング（ｂ）の前に、リセット信号ＰＥＲＳＴ＃がアサート状態からデアサート状態に遷移される。この場合、タイムアウトイベントは発生しない。よって、リトライのための短いリセットが、ＰＣＩｅ／ＮＶＭｅモードにおけるＰＣＩｅエラー（回復不能エラー）として検出されてしまうことを防ぐことができる。
　タイミング（ｄ）は、タイミング（ｃ）からの経過時間がタイムアウト値に到達する時点を示している。図３に示されているように、ＰＣＩｅ／ＮＶＭｅモードにおいてＰＣＩｅエラー（回復不能エラー）が発生した場合、タイミング（ｃ）でアサートされたリセット信号ＰＥＲＳＴ＃は、タイムアウト値以上の間、アサート状態に維持される。したがって、タイミング（ｄ）でタイムアウトイベントが発生する。このタイムアウトイベントが発生したことを条件に、ＳＤホストコントローラ２４は、ＰＣＩｅ／ＮＶＭｅモードにおいてＰＣＩｅエラー（回復不能エラー）が発生したことを検出する。
　次に、ホスト装置２において実行される割り込み要因識別処理について説明する。図４は、実施形態に係るホスト装置２において実行される割り込み要因識別処理の手順を示すフローチャートである。
　ＳＤホストコントローラ２４によって生成された割り込み信号が割り込みコントローラ２３２を介してＣＰＵ２１に入力されると、ホストドライバがＣＰＵ２１によって起動される。
　ホストドライバは、まず、ＳＤホストコントローラ２４内のステータスレジスタに格納されている割り込みステータスを読み出し（ステップＳ１１）、読み出した割り込みステータスに基づいて、生成された割り込み信号の要因が「カード挿入」、「カード取り出し」、「ＰＣＩｅエラー」のいずれであるかを識別する（ステップＳ１２）。
　生成された割り込み信号の要因が「カード挿入」であった場合、ホストドライバは、カード挿入割り込み処理を実行する（ステップＳ１３）。メモリカード３の挿入割り込み処理では、ホストドライバは、メモリカード３の動作モードを一旦ＳＤモードとし、ＣＭＤ８を用いてメモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしているか否かを確認し、フラグ（ＰＣＩｅＦｅｒｒ）を読み出してＰＣＩｅエラーが発生したか否かを確認し、これら確認結果に基づいて、ＳＤモードの初期化処理、またはメモリカード３の動作モードをＰＣＩｅ／ＮＶＭｅモードに変更する処理を実行する。カード挿入割り込み処理の詳細は図６で後述する。
　生成された割り込み信号の要因が「カード取り出し」であった場合、ホストドライバは、カード取り出し割り込み処理を実行する。カード取り出し割り込み処理では、例えば、カード存在検出信号ＰＲＳＮＴ＃信号をデアサートする処理、ＶＤＤ１およびＶＤＤ２をオフする処理等が実行される。
　生成された割り込み信号の要因が「ＰＣＩｅエラー」であった場合、ホストドライバは、ＰＣＩｅエラー割り込み処理を実行する。ＰＣＩｅエラー割り込み処理では、メモリカード３の動作モードをＰＣＩｅ／ＮＶＭｅモードからＳＤモードに変更する処理が実行される。
　図５は、実施形態に係るホスト装置２において実行されるＰＣＩｅエラー割り込み処理の手順を示すフローチャートである。
　「ＰＣＩｅエラー」に起因する割り込み信号によってホストドライバがＣＰＵ２１によって起動された場合、まず、ホストドライバは、ＳＤホストコントローラ２４を制御して、カード存在検出信号ＰＲＳＮＴ＃をデアサート状態に遷移させる（ステップＳ２１）。カード存在検出信号ＰＲＳＮＴ＃がアサート状態からデアサート状態に遷移されたことに応じて、ＰＣＩｅインタフェースコントローラ２３１とメモリカード３との間の接続が解除される。
　次に、ホストドライバは、ＳＤホストコントローラ２４を制御して、第２電源電圧ＶＤＤ２をオフする（ステップＳ２２）。次いで、ホストドライバは、ＳＤホストコントローラ２４を制御して、メモリカード３へのＳＤクロック（ＳＤ　ＣＬＫ）の供給を開始する（ステップＳ２３）。ＳＤクロックの供給が開始された後、ホストドライバは、ＳＤモードの初期化処理を開始する（ステップＳ２４）。
　この動作により、ＰＣＩｅ／ＮＶＭｅモードでの動作時にエラーが発生し、ＰＣＩｅエラーの判定がなされた場合、ＳＤホストコントローラ２４からシステムコントローラ２３１にＰＣＩｅエラーによる割り込み信号が送信されることによってＰＣＩｅ／ＮＶＭｅモードからＳＤモードへの移行を行うことができる。
　図６は、実施形態に係るホスト装置２において実行される動作モード切り替え処理の手順を示すフローチャートである。
　まず、「カード挿入」に起因する割り込み信号の生成によってホストドライバがＣＰＵ２１によって起動された場合に実行されるカード挿入割り込み処理について説明する。
　まず、ホストドライバは、ＳＤホストコントローラ２４を制御して、フラグレジスタ２４３に格納されているフラグ（ＰＣＩｅＦｅｒｒ）をクリアすることによって、フラグ（ＰＣＩｅＦｅｒｒ）をＰＣＩｅエラーが発生していないことを示すデフォルト値（＝０）にリセットする（ステップＳ３１）。フラグ（ＰＣＩｅＦｅｒｒ）をデフォルト値（初期値）にリセットするのは、新たなメモリカードがコネクタに挿入された場合に、ＰＣＩｅ／ＮＶＭｅモードの使用が禁止されないようにするためである。
　次いで、ホストドライバは、ＳＤホストコントローラ２４を制御して、第１電源電圧ＶＤＤ１をオンする（ステップＳ３２）。具体的には、ＳＤホストコントローラ２４は、ＶＤＤ１をオンするための第１の電源電圧制御信号ＶＤＤ１―ＯＮを電源回路２５に供給する。そして、ホストドライバは、ＳＤホストコントローラ２４を制御して、メモリカード３へＳＤクロックを供給する（ステップＳ３３）。これにより、メモリカード３はＳＤモードで動作を開始する。
　そして、ホストドライバは、ＳＤホストコントローラ２４を制御して、メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしているか否かをチェックするためのビット「ＰＣＩｅ　Ａｖａｉｌａｂｉｌｉｔｙ」が１に設定されたＳＤコマンド「ＣＭＤ８」をメモリカード３に送信する。ＳＤコマンド「ＣＭＤ８」は、メモリカード３の能力をメモリカード３に問い合わせるためのコマンドである。ＳＤコマンド「ＣＭＤ８」を受信すると、メモリカード３は、ＰＣＩｅ／ＮＶＭｅモードをサポートしているか否かを示すビット「ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ」を含むレスポンス「Ｒ７」をＳＤホストコントローラ２４に返す。
　ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ＝１は、メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしていることを示す。ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ＝０は、メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしていないことを示す。
　メモリカード３からのレスポンス「Ｒ７」の受信に失敗した場合（ステップＳ３５のＥｒｒｏｒリトライ）、ホストドライバは、ビット「ＰＣＩｅ　Ａｖａｉｌａｂｉｌｉｔｙ」が１に設定されたＳＤコマンド「ＣＭＤ８」をメモリカード３に再び発行する。ＳＤコマンド「ＣＭＤ８」の発行をリトライする上限回数はホストドライバの実装に応じて決定される。
　ホストドライバは、レスポンス「Ｒ７」に含まれるビット「ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ」をＳＤホストコントローラ２４から読み出し、またフラグ（ＰＣＩｅＦｅｒｒ）をＳＤホストコントローラ２４から読み出す。
　ホストドライバは、読み出したビット「ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ」と、読み出したフラグ（ＰＣＩｅＦｅｒｒ）とに基づいて、メモリカード３を制御するために使用すべき動作モードを決定する（ステップＳ３５）。
　メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしていない場合（ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ＝０）、またはＰＣＩｅＦｅｒｒ＝１である場合、ホストドライバは、ＳＤモード初期化処理を実行する（ステップＳ３６）。これにより、メモリカード３はＳＤモードに維持される。
　一方、メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしており（ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ＝１）且つＰＣＩｅＦｅｒｒ＝０である場合、ホストドライバは、ＳＤホストコントローラ２４を制御して、ＰＣＩｅ／ＮＶＭｅモードへの切り替えを実行する（ステップＳ３７）。
　ステップＳ３７では、ホストドライバは、ＳＤホストコントローラ２４を制御して、メモリカード３へのＳＤクロックの供給を停止する。またホストドライバは、ＳＤホストコントローラ２４を制御して、「カード挿入」イベントに起因する割り込み信号の生成、「カード取り出し」イベントに起因する割り込み信号の生成、「ＰＣＩｅエラー」イベントに起因する割り込み信号の生成を有効にする。またホストドライバは、ＳＤホストコントローラ２４を制御してＶＤＤ２をオンし、そして、ＳＤホストコントローラ２４を制御してカード存在検出信号ＰＲＳＮＴ＃をアサートする。カード存在検出信号ＰＲＳＮＴ＃がアサートされることにより、ＰＣＩｅインタフェースコントローラ２３１が動作を開始する。これにより、メモリカード３の動作モードはＰＣＩｅ／ＮＶＭｅモードに変更される。そして、ホストドライバは、スリープ状態に遷移する（ステップＳ３８）。
　ＯＳの再起動に起因してホストドライバがＣＰＵ２１によって起動された場合には、ホストドライバは、まず、コネクタにメモリカード３が挿入されているか否かを示すＳＤホストコントローラ２４内の特定のレジスタの値をチェックすることによって、コネクタにメモリカード３が挿入されているか否かを判定する（ステップＳ４１）。ＯＳの再起動中にホストコントローラ２４に電源が供給され続ける場合は、ホストコントローラ２４内の各レジスタの値は保存されている。ＯＳの再起動中にホストコントローラ２４への電源の供給が停止された場合は、各レジスタの値は初期値に設定される。コネクタにメモリカード３が挿入されている場合は、コネクタにメモリカード３が挿入されているか否かを示す特定のレジスタの値は、ＯＳの再起動中にホストコントローラ２４への電源の供給が停止された時に、コネクタにメモリカード３が挿入されていないことを示す値に一旦設定されるが、ホストコントローラ２４に電源が再び供給された時に、コネクタにメモリカード３が挿入されていることを示す値に再び設定される。フラグ（ＰＣＩｅＦｅｒｒ）はホストコントローラ２４内のフラグレジスタ２４３に格納されているので、ＯＳの再起動中にホストコントローラ２４に電源が供給され続ける場合は、ホストコントローラ２４は、ＰＣＩｅエラーの発生を検出したことを示す値（＝１）を示すフラグ（ＰＣＩｅＦｅｒｒ）を保持し続ける。一方、ＯＳの再起動中にホストコントローラ２４への電源の供給が停止されると、フラグ（ＰＣＩｅＦｅｒｒ）は、ＰＣＩｅエラーが発生していないことを示すデフォルト値（初期値＝０）に設定される。このように、フラグ（ＰＣＩｅＦｅｒｒ）が初期値（＝０）に設定されるようにしているのは、ホストコントローラ２４への電源の供給が停止されている間にメモリカード３が別のメモリカードに交換される場合があるためである。
　なお、ＯＳが再起動された場合にフラグ（ＰＣＩｅＦｅｒｒ）の内容（＝１）を有効に利用できるようにするために、ホスト装置２は、ＯＳの再起動中、少なくともホストコントローラ２４へ電源を供給し続けるように構成されていてもよい。この場合、フラグ（ＰＣＩｅＦｅｒｒ）の内容（＝１）は失われない。また、ホストコントローラ２４に電源が供給されている間は、ホストコントローラ２４のカード検出機能は有効に機能する。したがって、ＯＳの再起動中にメモリカード３が新たなメモリカードに交換された場合には、ホストコントローラ２４は、新たなメモリカードの挿入を検出することができ、そしてフラグ（ＰＣＩｅＦｅｒｒ）をＰＣＩｅエラーが発生していないことを示すデフォルト値（初期値＝０）に設定することができる。
　メモリカード３のＰＣＩｅエラーの発生が検出された後に、メモリカード３が交換されることなくＯＳが再起動され且つＯＳの再起動中にホストコントローラ２４への電源の供給がされた場合には、メモリカード３の動作モードはＳＤモードからＰＣＩｅ／ＮＶＭｅモードに再び変更され、そして、ＰＣＩｅエラーの発生が再び検出される。しかし、ホストドライバは、ＰＣＩｅエラーの発生を認識することができるので、メモリカード３の動作モードをＳＤモードに戻すことができる。さらに、ホストドライバは、ＰＣＩｅ／ＮＶＭｅモードにおけるエラーの発生をユーザに通知することもできる。
　図６の説明に戻る。ホストドライバは、コネクタにメモリカード３が挿入されていると判定した場合（ステップＳ４１のＹＥＳ）、ステップＳ３２の処理に進む。
　ホストドライバは、ＳＤホストコントローラ２４を制御して、第１電源電圧ＶＤＤ１をオンする（ステップＳ３２）。具体的には、ＳＤホストコントローラ２４は、ＶＤＤ１をオンするための第１の電源電圧制御信号ＶＤＤ１―ＯＮを電源回路２５に供給する。そして、ホストドライバは、ＳＤホストコントローラ２４を制御して、メモリカード３へＳＤクロックを供給する（ステップＳ３３）。これにより、メモリカード３はＳＤモードで動作を開始する。
　そして、ホストドライバは、ＳＤホストコントローラ２４を制御して、ビット「ＰＣＩｅ　Ａｖａｉｌａｂｉｌｉｔｙ」が１に設定されたＳＤコマンド「ＣＭＤ８」をメモリカード３に送信する。ＳＤコマンド「ＣＭＤ８」を受信すると、メモリカード３は、ＰＣＩｅ／ＮＶＭｅモードをサポートしているか否かを示すビット「ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ」を含むレスポンス「Ｒ７」をＳＤホストコントローラ２４に返す。
　ホストドライバは、レスポンス「Ｒ７」に含まれるビット「ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ」をＳＤホストコントローラ２４から読み出し、またフラグ（ＰＣＩｅＦｅｒｒ）をＳＤホストコントローラ２４から読み出す。
　ホストドライバは、読み出したビット「ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ」と、読み出したフラグ（ＰＣＩｅＦｅｒｒ）とに基づいて、メモリカード３を制御するために使用すべき動作モードを決定する（ステップＳ３５）。
　メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしていない場合（ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ＝０）、またはＰＣＩｅＦｅｒｒ＝１である場合、ホストドライバは、ＳＤモード初期化処理を実行する（ステップＳ３６）。これにより、メモリカード３はＳＤモードに維持される。
　換言すれば、ＰＣＩｅＦｅｒｒ＝１である場合には、メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしているか否かにかかわらず、ホストドライバは、メモリカード３がＳＤモードで動作するようにＳＤホストコントローラ２４を制御する。つまり、たとえメモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしていても、ホストドライバは、メモリカード３を、ＳＤモードを使用して制御する。この結果、ＰＣＩｅエラーが再び発生することを防止することができる。
　一方、メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしており（ＰＣＩｅ　Ｒｅｓｐｏｎｓｅ＝１）且つＰＣＩｅＦｅｒｒ＝０である場合、ホストドライバは、ＳＤホストコントローラ２４を制御して、ＰＣＩｅ／ＮＶＭｅモードへの切り替えを実行する（ステップＳ３７）。そして、ホストドライバは、スリープ状態に遷移する（ステップＳ３８）。
　一方、コネクタにメモリカード３が挿入されていない場合（ステップＳ４１のＮＯ）、ホストドライバは、即座にスリープ状態に遷移する（ステップＳ３８）。
　なお、ホストドライバによってＣＭＤ０が発行された場合も（ステップＳ５１）、ステップＳ３２からの処理が実行される。
　以上説明したように、本実施形態によれば、ＰＣＩｅ／ＮＶＭｅモードおよびＳＤモードで動作可能なメモリカード３とホスト装置２とを含むメモリシステム１において、ＳＤホストコントローラ２４は、メモリカード３がＰＣＩｅ／ＮＶＭｅモードをサポートしている場合、メモリカード３の動作モードがＳＤモードからＰＣＩｅ／ＮＶＭｅモードに変更されるように、ＶＤＤ１がオンされている状態でＶＤＤ２をオンし且つカード存在検出信号ＰＲＳＮＴ＃をアサートする。メモリカード３がＰＣＩｅ／ＮＶＭｅモードである間、ＳＤホストコントローラ２４は、リセット信号ＰＥＲＳＴ＃を監視する。カード存在検出信号ＰＲＳＮＴ＃とリセット信号ＰＥＲＳＴ＃の双方が共にアサートされている期間が第１期間以上続いた場合に、ＳＤホストコントローラ２４は、ＰＣＩｅ／ＮＶＭｅモードにおいてエラー（回復不能エラー）が発生したことを検出し、ホストドライバを起動するための割り込み信号を生成する。この割り込み信号によって、ホストドライバが起動される。したがって、標準ＰＣＩｅ／ＮＶＭｅドライバが使用される環境においても、メモリカード３の動作モードをＳＤモードに戻すことができる。
　なお、本実施形態では、メモリカード３がＳＤ　Ｅｘｐｒｅｓｓ　カードとして実現されている場合を想定したが、本実施形態のホスト装置２の構成は、第１インタフェースを介してホスト装置２と通信する第１動作モードおよび第１インタフェースとは異なる第２インタフェースを介してホスト装置２と通信する第２動作モードをサポートする様々なメモリカードに適用可能である。
　本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変化は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１…メモリシステム、２…ホスト装置、３…メモリカード、２１…ＣＰＵ、２２…システムメモリ、２３…システムコントローラ、２４…ＳＤホストコントローラ、２５…電源回路、２６…スイッチ回路、２３１…ＰＣＩｅインタフェースコントローラ、２３２…割り込みコントローラ、２４１…ＲｅｓＴｉｍｅｒ、２４２…タイムアウト値レジスタ、２４３…フラグレジスタ。

Claims (10)

  1. 　第１インタフェースを介してホスト装置と通信する第１動作モードおよび前記第１インタフェースとは異なる第２インタフェースを介して前記ホスト装置と通信する第２動作モードをサポートするメモリカードを制御可能なホスト装置であって、
    　前記ホスト装置内のプロセッサによって実行されるプログラムである第１のドライバの制御の下、前記第１インタフェースを介して前記メモリカードを制御するホストコントローラと、
    　前記第１動作モードおよび前記第２動作モードの双方に必要な第１電源電圧と、前記第２動作モードのみに必要な、前記第１電源電圧よりも低い第２電源電圧とを、前記メモリカードに供給可能な電源回路と、
    　前記プロセッサによって実行されるプログラムである第２のドライバの制御の下、カード存在検出信号のアサートに応じて、前記第２インタフェースを介して前記メモリカードとの通信を開始する通信制御回路とを具備し、
    　前記ホストコントローラは、
    　前記メモリカードが前記第２動作モードをサポートしている場合、前記メモリカードの動作モードが前記第１動作モードから前記第２動作モードに変更されるように、前記第１電源電圧がオンされている状態で前記第２電源電圧をオンし、且つ前記通信制御回路へ前記カード存在検出信号をアサートし、
    　前記メモリカードの動作モードが前記第２動作モードである間、前記通信制御回路から出力される前記第２動作モード用のリセット信号を監視し、
    　前記カード存在検出信号と前記第２動作モード用の前記リセット信号の双方が共にアサートされている期間が第１期間以上続いた場合、前記第２動作モードにおいてエラーが発生したことを検出し、
    　前記エラーの発生の検出に応じて、前記第１のドライバを起動するための第１の割り込み信号を生成するように構成され、
    　前記第１のドライバは、前記第１の割り込み信号に起因して前記プロセッサによって起動された場合、前記ホストコントローラを制御することによって、前記メモリカードの動作モードを前記第２動作モードから前記第１動作モードに変更するように構成されている、ホスト装置。
  2. 　前記ホストコントローラは、前記カード存在検出信号と前記リセット信号の双方が共にアサートされている期間を測定するタイマを含み、前記タイマによって測定された期間が前記第１期間に達した場合、前記第２動作モードにおいて前記エラーが発生したことを検出するように構成されている、請求項１記載のホスト装置。
  3. 　前記第１のドライバは、
    　前記第１の割り込み信号に応じて、
    　前記ホストコントローラを制御することによって前記カード存在検出信号をデアサートし、
    　前記ホストコントローラを制御することによって前記第２電源電圧をオフし、
    　前記ホストコントローラを制御することによって前記第１動作モードの初期化処理を実行するように構成されている、請求項１記載のホスト装置。
  4. 　前記ホストコントローラは、前記ホストコントローラに電源が供給されている間は前記第２動作モードにおいて前記エラーが発生したことを示す第１の値に設定されるフラグを保持し、前記ホストコントローラへの電源の供給が停止された場合、前記フラグはエラーがないことを示す初期値に設定され、
    　前記第１のドライバは、
    　前記ホスト装置のオペレーティングシステムが再起動された場合、
    　前記ホストコントローラから前記フラグを読み出し、
    　前記メモリカードが前記第２動作モードをサポートしており且つ前記フラグが前記第１の値に設定されていない場合、前記メモリカードの動作モードが前記第１動作モードから前記第２動作モードに変更されるように前記ホストコントローラを制御し、
    　前記フラグが前記第１の値に設定されている場合、前記メモリカードが前記第２動作モードをサポートしているか否かにかかわらず、前記メモリカードが前記第１動作モードで動作するように前記ホストコントローラを制御するように構成されている、請求項１記載のホスト装置。
  5. 　前記ホストコントローラは、前記ホスト装置のコネクタにメモリカードが挿入されたことを示すカード検出信号に応じて、前記第１のドライバを起動するための第２の割り込み信号を生成し、
    　前記第１のドライバは、
    　前記第２の割り込み信号に起因して前記プロセッサによって起動された場合、前記フラグをエラーがないことを示す初期値にリセットするように構成されている、請求項４記載のホスト装置。
  6. 　ホスト装置とメモリカードとを具備するメモリシステムであって、
    　前記メモリカードは、第１インタフェースを介して前記ホスト装置と通信する第１動作モードおよび前記第１インタフェースとは異なる第２インタフェースを介して前記ホスト装置と通信する第２動作モードで動作するように構成され、
    　前記ホスト装置は、
    　前記ホスト装置内のプロセッサによって実行されるプログラムである第１のドライバの制御の下、前記第１インタフェースを介して前記メモリカードを制御するホストコントローラと、
    　前記第１動作モードおよび前記第２動作モードの双方に必要な第１電源電圧と、前記第２動作モードのみに必要な、前記第１電源電圧よりも低い第２電源電圧とを、前記メモリカードに供給可能な電源回路と、
    　前記プロセッサによって実行されるプログラムである第２のドライバの制御の下、カード存在検出信号のアサートに応じて、前記第２インタフェースを介して前記メモリカードとの通信を開始する通信制御回路とを具備し、
    　前記ホストコントローラは、
    　前記メモリカードが前記第２動作モードをサポートしている場合、前記メモリカードの動モードが前記第１動作モードから前記第２動作モードに変更されるように、前記第１電源電圧がオンされている状態で前記第２電源電圧をオンし、且つ前記通信制御回路へ前記カード存在検出信号をアサートし、
    　前記メモリカードが前記第２動作モードである間、前記通信制御回路から出力される前記第２動作モード用のリセット信号を監視し、
    　前記カード存在検出信号と前記第２動作モード用の前記リセット信号の双方が共にアサートされている期間が第１期間以上続いた場合、前記第２動作モードにおいてエラーが発生したことを検出し、
    　前記エラーの発生の検出に応じて、前記第１のドライバを起動するための第１の割り込み信号を生成するように構成され、
    　前記第１のドライバは、前記第１の割り込み信号に起因して前記プロセッサによって起動された場合、前記ホストコントローラを制御することによって、前記メモリカードの動作モードを前記第２動作モードから前記第１動作モードに変更するように構成されている、メモリシステム。
  7. 　前記ホストコントローラは、前記カード存在検出信号と前記リセット信号の双方が共にアサートされている期間を測定するタイマを含み、前記タイマによって測定された期間が前記第１期間に達した場合、前記第２動作モードにおいて前記エラーが発生したことを検出するように構成されている、請求項６記載のメモリシステム。
  8. 　前記第１のドライバは、
    　前記第１の割り込み信号に応じて、
    　前記ホストコントローラを制御することによって前記カード存在検出信号をデアサートし、
    　前記ホストコントローラを制御することによって前記第２電源電圧をオフし、
    　前記ホストコントローラを制御することによって前記第１動作モードの初期化処理を実行するように構成されている、請求項６記載のメモリシステム。
  9. 　前記ホストコントローラは、前記ホストコントローラに電源が供給されている間は前記第２動作モードにおいて前記エラーが発生したことを示す第１の値に設定されるフラグを保持し、前記ホストコントローラへの電源の供給が停止された場合、前記フラグはエラーがないことを示す初期値に設定され、
    　前記第１のドライバは、
    　前記ホスト装置のオペレーティングシステムが再起動された場合、
    　前記ホストコントローラから前記フラグを読み出し、
    　前記メモリカードが前記第２動作モードをサポートしており且つ前記フラグが前記第１の値に設定されていない場合、前記メモリカードの動作モードが前記第１動作モードから前記第２動作モードに変更されるように前記ホストコントローラを制御し、
    　前記フラグが前記第１の値に設定されている場合、前記メモリカードが前記第２動作モードをサポートしているか否かにかかわらず、前記メモリカードが前記第１動作モードで動作するように前記ホストコントローラを制御するように構成されている、請求項７記載のメモリシステム。
  10. 　前記ホストコントローラは、前記ホスト装置のコネクタにメモリカードが挿入されたことを示すカード検出信号に応じて、前記第１のドライバを起動するための第２の割り込み信号を生成し、
    　前記第１のドライバは、
    　前記第２の割り込み信号に起因して前記プロセッサによって起動された場合、前記フラグをエラーがないことを示す初期値にリセットするように構成されている、請求項９記載のメモリシステム。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11442665B2 (en) * 2020-12-04 2022-09-13 Western Digital Technologies, Inc. Storage system and method for dynamic selection of a host interface
TWI824885B (zh) * 2022-12-15 2023-12-01 慧榮科技股份有限公司 資料儲存裝置與錯誤回復執行方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000010668A (ja) * 1998-06-18 2000-01-14 Hitachi Ltd メモリカード供給電圧制御方式
JP2003345674A (ja) * 2002-05-29 2003-12-05 Matsushita Electric Ind Co Ltd 入出力装置
WO2018186457A1 (ja) 2017-04-07 2018-10-11 パナソニックＩｐマネジメント株式会社 スレーブ装置およびホスト装置
US20200090020A1 (en) 2017-06-05 2020-03-19 Kioxia Corporation Memory card, host device, memory card connector, and memory card adapter

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7836236B2 (en) * 2004-02-12 2010-11-16 Super Talent Electronics, Inc. Extended secure-digital (SD) devices and hosts
US11003237B2 (en) * 2018-04-12 2021-05-11 Silicon Motion, Inc. Method for performing power management in a memory device, associated memory device and controller thereof, and associated electronic device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000010668A (ja) * 1998-06-18 2000-01-14 Hitachi Ltd メモリカード供給電圧制御方式
JP2003345674A (ja) * 2002-05-29 2003-12-05 Matsushita Electric Ind Co Ltd 入出力装置
WO2018186457A1 (ja) 2017-04-07 2018-10-11 パナソニックＩｐマネジメント株式会社 スレーブ装置およびホスト装置
US20200090020A1 (en) 2017-06-05 2020-03-19 Kioxia Corporation Memory card, host device, memory card connector, and memory card adapter

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ANONYMOUS: "SD Express (SD7.x) Host Implementation Guideline", SD ASSOCIATION, 1 May 2020 (2020-05-01), pages 1 - 21, XP055917395, Retrieved from the Internet <URL:https://www.sdcard.org/cms/wp-content/uploads/2020//11/SD_Express_Design_Guide.pdf> [retrieved on 20220503] *

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