WO2022049999A1 - 半導体装置 - Google Patents

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WO2022049999A1
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metal plate
electrode pad
semiconductor device
transistor chip
wire
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慧 林
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages

Definitions

  • This disclosure relates to semiconductor devices.
  • Patent Document 1 Packaged semiconductor devices are known (see, for example, Patent Document 1).
  • the semiconductor device disclosed in Patent Document 1 has two power device dies facing each other.
  • the semiconductor device includes a drain terminal, a source terminal, and a gate terminal.
  • the semiconductor device includes a first metal plate, a second metal plate arranged at intervals from the first metal plate, and a third metal arranged at intervals from each of the first metal plate and the second metal plate.
  • the SiC transistor chip is provided with a second SiC transistor chip which is plate-shaped and is mounted on a first metal plate adjacent to the first SiC transistor chip.
  • the first metal plate and the drain terminal are electrically connected.
  • the second metal plate and the source terminal are electrically connected.
  • the third metal plate and the gate terminal are electrically connected.
  • the first SiC transistor chip includes a first source electrode pad and a first gate electrode pad arranged on one side in the thickness direction, and a first drain electrode pad arranged on the other side in the thickness direction.
  • the second SiC transistor chip includes a second source electrode pad and a second gate electrode pad arranged on one side in the thickness direction, and a second drain electrode pad arranged on the other side in the thickness direction. ,including.
  • the first drain electrode pad is joined to the first metal plate.
  • the second drain electrode pad is joined to the first metal plate.
  • the semiconductor device includes a first conductor that electrically connects each of the first source electrode pad and the second source electrode pad and the second metal plate, and the first gate electrode pad and the second gate electrode pad.
  • a second conductor that electrically connects each to the third metal plate, and one first wire that electrically connects the first source electrode pad, the second source electrode pad, and the fourth metal plate. To prepare for. At least one end of the first wire is joined
  • FIG. 1 is a schematic plan view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view showing a part of the semiconductor device shown in FIG. 1 in an enlarged manner.
  • FIG. 3 is a schematic cross-sectional view showing a part of the semiconductor device shown in FIG. 1 in an enlarged manner.
  • FIG. 4 is a schematic plan view showing an enlarged part of the semiconductor device according to the second embodiment.
  • FIG. 5 is a schematic plan view showing an enlarged part of the semiconductor device according to the third embodiment.
  • FIG. 6 is a schematic plan view showing an enlarged part of the semiconductor device according to the fourth embodiment.
  • FIG. 7 is a schematic side view when a part of the semiconductor device shown in FIG. 6 is viewed in the direction indicated by the arrow X.
  • FIG. 7 is a schematic side view when a part of the semiconductor device shown in FIG. 6 is viewed in the direction indicated by the arrow X.
  • FIG. 8 is a schematic side view of a part of the semiconductor device shown in FIG. 6 when viewed in the Y direction.
  • FIG. 9 is a schematic side view when a part of the semiconductor device shown in FIG. 6 is viewed in the direction opposite to the direction indicated by the arrow X.
  • FIG. 10 is a schematic plan view showing an enlarged part of a bus bar included in the semiconductor device according to the fourth embodiment.
  • FIG. 11 is a schematic plan view showing an enlarged part of the semiconductor device according to the sixth embodiment.
  • one of the purposes of the present disclosure is to provide a semiconductor device capable of improving the yield and reliability.
  • the semiconductor device includes a drain terminal, a source terminal, and a gate terminal.
  • the semiconductor device includes a first metal plate, a second metal plate arranged at intervals from the first metal plate, and a third metal arranged at intervals from each of the first metal plate and the second metal plate.
  • the SiC transistor chip is provided with a second SiC transistor chip which is plate-shaped and is mounted on a first metal plate adjacent to the first SiC transistor chip.
  • the first metal plate and the drain terminal are electrically connected.
  • the second metal plate and the source terminal are electrically connected.
  • the third metal plate and the gate terminal are electrically connected.
  • the first SiC transistor chip includes a first source electrode pad and a first gate electrode pad arranged on one side in the thickness direction, and a first drain electrode pad arranged on the other side in the thickness direction.
  • the second SiC transistor chip includes a second source electrode pad and a second gate electrode pad arranged on one side in the thickness direction, and a second drain electrode pad arranged on the other side in the thickness direction. , including.
  • the first drain electrode pad is joined to the first metal plate.
  • the second drain electrode pad is joined to the first metal plate.
  • the semiconductor device includes a first conductor that electrically connects each of the first source electrode pad and the second source electrode pad and the second metal plate, and the first gate electrode pad and the second gate electrode pad.
  • a second conductor that electrically connects each to the third metal plate, and one first wire that electrically connects the first source electrode pad, the second source electrode pad, and the fourth metal plate. To prepare for. At least one end of the first wire is joined to the fourth metal plate.
  • the first SiC transistor chip and the second SiC transistor chip are mounted next to each other on the first metal plate.
  • Such a first SiC transistor chip and a second SiC transistor chip are electrically connected in parallel.
  • the SiC transistor chip refers to a transistor chip having a semiconductor layer made of SiC (silicon carbide) as an operating layer.
  • the SiC transistor chip has low on-resistance and high withstand voltage. Therefore, the semiconductor device of the present disclosure adopting the above configuration in which a plurality of SiC transistor chips are connected in parallel can pass a large current.
  • switching timing shifts may occur due to variations in the characteristics of each SiC transistor chip, and as a result, parasitic oscillation may occur. Since such parasitic oscillation may damage the transistor chip, it is required to suppress the parasitic oscillation.
  • the first source electrode pad and the second source electrode pad are connected by the conductive first wire. Therefore, the potentials of the first source electrode pad and the second source electrode pad can be made the same. Therefore, parasitic oscillation can be suppressed.
  • first source electrode pad and the second source electrode pad are electrically connected by the first wire, they may be connected by using wire bonding.
  • wire connection using wire bonding each member and wire are connected one after another by ultrasonic bonding, and then the wire is finally cut.
  • the blade of the cutter is pressed against the wire to cut the wire. If the SiC transistor chip comes into contact with the cutter blade when the wire is cut, the SiC transistor chip may be damaged. As a result, the yield at the time of manufacturing the semiconductor device is lowered.
  • the semiconductor device of the present disclosure at least one end of the first wire is joined to the fourth metal plate. Therefore, the blade of the cutter can be pressed against the fourth metal plate to cut the wire. Therefore, it is possible to prevent the SiC transistor chip from coming into contact with the blade of the cutter when the wire is cut, and it is possible to reduce the risk of damage to the SiC transistor chip. Unlike the first metal plate connected to the drain terminal, a large current does not flow through the fourth metal plate. Therefore, even if the cutter blade is damaged, the reliability of the semiconductor device is not impaired. Therefore, it is possible to suppress a decrease in the yield of the semiconductor device at the time of manufacturing. From the above, according to the semiconductor device of the present disclosure, it is possible to improve the yield and the reliability.
  • the above semiconductor device may further include a Kelvin terminal.
  • the fourth metal plate and the Kelvin terminal may be electrically connected.
  • a Kelvin terminal for controlling the gate voltage may be provided from the viewpoint of removing the influence of the parasitic inductance of the SiC transistor chips and reducing the switching loss.
  • the Kelvin terminal forms a closed circuit with the gate terminal, and a large current does not flow. Therefore, in such a semiconductor device, the fourth metal plate can be effectively used as a configuration in which the fourth metal plate is connected to the Kelvin terminal, and the switching operation can be speeded up.
  • the fourth metal plate may not be connected to each of the first metal plate, the second metal plate, and the third metal plate. By doing so, it is possible to obtain a fourth metal plate that is an electrically independent member, and even if the blade of the cutter comes into contact with the fourth metal plate and the fourth metal plate is damaged, the function as a semiconductor device is not impaired. Can be.
  • the first wire may be arranged at a distance from each of the first conductor and the second conductor when viewed in the thickness direction of the first metal plate.
  • the first conductor may be a bus bar (electrode plate).
  • the parasitic inductance can be further reduced as compared with the case of connecting with a wire.
  • soldering the bus bar it is possible to eliminate damage to the SiC transistor chip during wire bonding in connection using wires. Therefore, such a semiconductor device can further improve the yield and reliability.
  • the first conductor may be a conductive second wire. By doing so, it is possible to electrically connect using the second wire in the same process as the first wire, and it is possible to improve the manufacturing efficiency.
  • only one first wire may be used. By doing so, it is possible to improve the manufacturing efficiency.
  • the semiconductor device of the present disclosure includes a drain terminal, a source terminal, a gate terminal, and a Kelvin terminal.
  • the semiconductor device includes a first metal plate, a second metal plate arranged at intervals from the first metal plate, and a third metal arranged at intervals from each of the first metal plate and the second metal plate.
  • the SiC transistor chip is provided with a second SiC transistor chip which is plate-shaped and is mounted on a first metal plate adjacent to the first SiC transistor chip. The first metal plate and the drain terminal are electrically connected.
  • the second metal plate and the source terminal are electrically connected.
  • the third metal plate and the gate terminal are electrically connected.
  • the fourth metal plate and the Kelvin terminal are electrically connected.
  • the fourth metal plate is not connected to each of the first metal plate, the second metal plate, and the third metal plate.
  • the first SiC transistor chip includes a first source electrode pad and a first gate electrode pad arranged on one side in the thickness direction, and a first drain electrode pad arranged on the other side in the thickness direction. ,including.
  • the second SiC transistor chip includes a second source electrode pad and a second gate electrode pad arranged on one side in the thickness direction, and a second drain electrode pad arranged on the other side in the thickness direction. ,including.
  • the first drain electrode pad is joined to the first metal plate.
  • the second drain electrode pad is joined to the first metal plate.
  • the semiconductor device includes a first conductor that electrically connects each of the first source electrode pad and the second source electrode pad and the second metal plate, and the first gate electrode pad and the second gate electrode pad.
  • a second conductor that electrically connects each to the third metal plate, and one first wire that electrically connects the first source electrode pad, the second source electrode pad, and the fourth metal plate.
  • At least one end of the first wire is joined to the fourth metal plate.
  • the first wire is arranged at a distance from each of the first conductor and the second conductor when viewed in the thickness direction of the first metal plate. There is only one first wire.
  • FIG. 1 is a schematic plan view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view showing a part of the semiconductor device shown in FIG. 1 in an enlarged manner. In FIG. 2, the case described later shown in FIG. 1 is not shown.
  • FIG. 3 is a schematic cross-sectional view showing a part of the semiconductor device shown in FIG. 1 in an enlarged manner.
  • the semiconductor device 10a includes a drain terminal 31a, a source terminal 32a, a gate terminal 33a, and a Kelvin terminal 34a.
  • the semiconductor device 10a includes a first metal plate 11a, a second metal plate 12a, a third metal plate 13a, a fourth metal plate 14a, and a first SiC transistor chip 21a arranged on the first metal plate 11a.
  • a second SiC transistor chip 21b arranged on the first metal plate 11a, and a case 17a are included.
  • the first metal plate 11a includes a substrate portion 15a having a rectangular shape when viewed in the thickness direction (Z direction) of the first metal plate 11a.
  • the first metal plate 11a, the second metal plate 12a, the third metal plate 13a, and the fourth metal plate 14a constitute the lead frame 16a.
  • the second metal plate 12a is arranged at a distance from the first metal plate 11a.
  • the third metal plate 13a is arranged at a distance from each of the first metal plate 11a and the second metal plate 12a.
  • the fourth metal plate 14a is arranged at intervals from each of the first metal plate 11a, the second metal plate 12a, and the third metal plate 13a.
  • the semiconductor device 10a according to the first embodiment is a discrete device including a first SiC transistor chip 21a and a second SiC transistor chip 21b in a package.
  • the first metal plate 11a, the second metal plate 12a, the third metal plate 13a, and the fourth metal plate 14a are each in the shape of a flat plate.
  • a copper plate is adopted as the first metal plate 11a, the second metal plate 12a, the third metal plate 13a, and the fourth metal plate 14a.
  • a thickness of this copper plate for example, one having a thickness of 1 mm is used.
  • the first metal plate 11a and the drain terminal 31a are electrically connected to each other.
  • the first metal plate 11a is integrally formed with the drain terminal 31a.
  • the first metal plate 11a has a shape in which the drain terminal 31a is connected to the substrate portion 15a and is integrated.
  • the second metal plate 12a and the source terminal 32a are electrically connected to each other.
  • the second metal plate 12a is integrally formed with the source terminal 32a.
  • the third metal plate 13a and the gate terminal 33a are electrically connected to each other.
  • the third metal plate 13a is integrally formed with the gate terminal 33a.
  • the fourth metal plate 14a and the Kelvin terminal 34a are electrically connected to each other.
  • the fourth metal plate 14a is integrally formed with the Kelvin terminal 34a.
  • the drain terminal 31a, the source terminal 32a, the gate terminal 33a, and the Kelvin terminal 34a each have a band-shaped shape.
  • the drain terminal 31a, the source terminal 32a, the gate terminal 33a, and the Kelvin terminal 34a are arranged at intervals in the X direction, respectively.
  • the drain terminal 31a, the source terminal 32a, the Kelvin terminal 34a, and the gate terminal 33a are arranged in this order in the direction of the arrow X.
  • the semiconductor device 10a according to the first embodiment adopts a so-called four-terminal structure.
  • An example of the boundary between the metal and the metal is shown by a broken line.
  • the first SiC transistor chip 21a and the second SiC transistor chip 21b are so-called vertical semiconductor chips, for example, metal-oxide-semiconductor field effect transistors (MOSFETs).
  • MOSFETs metal-oxide-semiconductor field effect transistors
  • the first SiC transistor chip 21a and the second SiC transistor chip 21b are used as switching elements, respectively.
  • the first SiC transistor chip 21a and the second SiC transistor chip 21b are connected in parallel.
  • the first SiC transistor chip 21a and the second SiC transistor chip 21b each include a semiconductor layer made of silicon carbide (SiC) as an operating layer.
  • SiC silicon carbide
  • Such a first SiC transistor chip 21a and a second SiC transistor chip 21b have low on-resistance and high withstand voltage. Therefore, it is suitably used for semiconductor devices that carry a large current.
  • the first SiC transistor chip 21a has a first drain electrode pad 22a located on one side in the thickness direction, a first source electrode pad 23a located on the other side in the thickness direction, and a first gate electrode pad. 24a and.
  • the first drain electrode pad 22a of the first SiC transistor chip 21a is joined to the substrate portion 15a by, for example, solder (not shown). In this way, the first drain electrode pad 22a of the first SiC transistor chip 21a and the drain terminal 31a are electrically connected.
  • the second SiC transistor chip 21b has a second drain electrode pad 22b located on one side in the thickness direction, a second source electrode pad 23b located on the other side in the thickness direction, and a second gate electrode pad. 24b and.
  • the second drain electrode pad 22b of the second SiC transistor chip 21b is bonded to the substrate portion 15a by, for example, solder (not shown). In this way, the second drain electrode pad 22b of the second SiC transistor chip 21b and the drain terminal 31a are electrically connected.
  • the first SiC transistor chip 21a and the second SiC transistor chip 21b are arranged on the substrate portion 15a at intervals in the Y direction, respectively. The positions of the first SiC transistor chip 21a and the second SiC transistor chip 21b in the X direction are the same.
  • the case 17a is made of resin and is configured to cover the substrate portion 15a, the first SiC transistor chip 21a, the second SiC transistor chip 21b, and the wire described later.
  • the case 17a has an insulating property. In this way, the substrate portion 15a, the first SiC transistor chip 21a, the second SiC transistor chip 21b, and the wire are sealed.
  • the case 17a has a rectangular parallelepiped shape.
  • the case 17a has a rectangular shape in which the length in the Y direction is longer than the length in the X direction when viewed in the thickness direction of the first metal plate 11a.
  • the portions arranged in the case 17a constitute the first metal plate 11a, the second metal plate 12a, the third metal plate 13a, and the fourth metal plate 14, respectively.
  • a portion exposed from one side of the rectangular case 17a constitutes a drain terminal 31a, a source terminal 32a, a gate terminal 33a, and a Kelvin terminal 34a, respectively. That is, in the present embodiment, the broken line indicates the boundary of the portion exposed from the case 17a.
  • the case 17a is formed with a through hole 18a that penetrates in the thickness direction (Z direction).
  • the first source electrode pad 23a of the first SiC transistor chip 21a is connected to the second metal plate 12a by two second wires 26a as the first conductor. Each of the two second wires 26a has conductivity. In this way, the first source electrode pad 23a of the first SiC transistor chip 21a is electrically connected to the source terminal 32a.
  • the second source electrode pad 23b of the second SiC transistor chip 21b is connected to the second metal plate 12a by two second wires 26b as the first conductor. Each of the two second wires 26b has conductivity. In this way, the second source electrode pad 23b of the second SiC transistor chip 21b is electrically connected to the source terminal 32a.
  • the first gate electrode pad 24a of the first SiC transistor chip 21a is connected to the third metal plate 13a by one third wire 27a as a second conductor.
  • the third wire 27a has conductivity. In this way, the first gate electrode pad 24a of the first SiC transistor chip 21a is electrically connected to the gate terminal 33a.
  • the second gate electrode pad 24b of the second SiC transistor chip 21b is connected to the third metal plate 13a by one third wire 27b as a second conductor.
  • the third wire 27b has conductivity. In this way, the second gate electrode pad 24b of the second SiC transistor chip 21b is electrically connected to the gate terminal 33a.
  • connection by the second wires 26a, 26b and the third wires 27a, 27b is carried out by using wire bonding, for example, using a wire bonder (not shown) equipped with a bond tool (not shown) from the viewpoint of manufacturing efficiency. be able to.
  • the semiconductor device 10a includes one conductive first wire 28a.
  • the first wire 28a electrically connects the first source electrode pad 23a, the second source electrode pad 23b, and the fourth metal plate 14a.
  • One end 29a of the first wire 28a is joined to the first source electrode pad 23a.
  • the other end 29c of the first wire 28a is joined to the fourth metal plate 14a.
  • the first wire 28a is arranged at intervals from the second wires 26a and 26b, which are the first conductors, and the third wires 27a, 27b, which are the second conductors, when viewed in the thickness direction of the first metal plate 11a. Has been done. That is, the first wire 28a does not intersect the second wires 26a and 26b and the third wires 27a and 27b, respectively, when viewed in the thickness direction of the first metal plate 11a.
  • the manufacturing method of the semiconductor device 10a will be briefly described.
  • the first SiC transistor chip 21a and the second SiC transistor chip 21b are soldered to the substrate portion 15a. Join on top. Then, using wire bonding, each member is electrically connected by a wire.
  • the joining of the first wire 28a is performed as follows. First, one end 29a of the wire, in this case, the tip of the wire is placed on the first source electrode pad 23a, and the tip of the wire bonder is pressed from above the wire. In such a state, one end 29a of the wire is ultrasonically bonded to the first source electrode pad 23a. Next, the wire bonder is moved onto the second source electrode pad 23b of the second SiC transistor chip 21b while supplying the wire. Then, at the bonding portion 29b, the wire and the first source electrode pad 23a are ultrasonically bonded by a wire bonder. Next, the wire supply unit is moved onto the fourth metal plate 14a while supplying the wire.
  • the wire and the fourth metal plate 14a are ultrasonically bonded by a wire bonder.
  • the cutter is pressed against the wire of the ultrasonically bonded portion to cut the wire.
  • the other end 29c of the wire will be joined to the fourth metal plate 14a. In this way, the first wire 28a is joined.
  • the other end 29c of the first wire 28a is joined to the fourth metal plate 14a. Therefore, the blade of the cutter can be pressed onto the fourth metal plate 14a to cut the wire. Therefore, when the wire is cut, the contact between the first SiC transistor chip 21a and the second SiC transistor chip 21b and the blade of the cutter can be prevented, and the first SiC transistor chip 21a and the second SiC transistor can be prevented. The risk of damage to the chip 21b can be reduced. Therefore, it is possible to suppress a decrease in the yield of the semiconductor device 10a at the time of manufacturing. As a result, such a semiconductor device 10a can improve the yield and the reliability.
  • the fourth metal plate 14a and the Kelvin terminal 34a are electrically connected. Therefore, it is possible to reduce the switching loss by removing the influence of the parasitic inductance of the first SiC transistor chip 21a and the second SiC transistor chip 21b. Further, the Kelvin terminal 34a forms a closed circuit with the gate terminal 33a, and a large current does not flow. Therefore, such a semiconductor device 10a is a semiconductor device capable of effectively utilizing the fourth metal plate 14a as a configuration in which the fourth metal plate 14a is connected to the Kelvin terminal 34a and speeding up the switching operation. There is.
  • the first wire 28a is a first conductor, the second wire 26a, 26b, and the second conductor, the third wire 27a, 27b, respectively, when viewed in the thickness direction of the first metal plate 11a. And are arranged at intervals. Therefore, it is possible to reduce the possibility that the first wire 28a and the second wires 26a and 26b and the third wires 27a and 27b each interfere with each other. Therefore, the semiconductor device 10a is a semiconductor device that facilitates wire bonding and can improve manufacturing efficiency.
  • the first conductor is the conductive second wires 26a and 26b. Therefore, the second wires 26a and 26b can be used for electrical connection in the same process as the first wire 28a. Therefore, the semiconductor device 10a is a semiconductor device capable of improving manufacturing efficiency. In this embodiment, the third wires 27a and 27b can be used for connection in the same process as the first wire 28a.
  • the semiconductor device 10a includes a drain terminal 31a, a source terminal 32a, a gate terminal 33a, and a Kelvin terminal 34a.
  • the semiconductor device 10a is spaced from the first metal plate 11a, the second metal plate 12a arranged at intervals from the first metal plate 11a, and the first metal plate 11a and the second metal plate 12a, respectively.
  • a transistor chip 21b is provided.
  • the first metal plate 11a and the drain terminal 31a are electrically connected to each other.
  • the second metal plate 12a and the source terminal 32a are electrically connected to each other.
  • the third metal plate 13a and the gate terminal 33a are electrically connected to each other.
  • the fourth metal plate 14a and the Kelvin terminal 34a are electrically connected to each other.
  • the fourth metal plate 14a is not connected to each of the first metal plate 11a, the second metal plate 12a, and the third metal plate 13a.
  • the first SiC transistor chip 21a has a first source electrode pad 23a and a first gate electrode pad 24a arranged on one side in the thickness direction, and a first drain arranged on the other side in the thickness direction.
  • the electrode pad 22a and the like are included.
  • the second SiC transistor chip 21b has a second source electrode pad 23b and a second gate electrode pad 24b arranged on one side in the thickness direction, and a second drain arranged on the other side in the thickness direction. Includes electrode pads 22b and.
  • the first drain electrode pad 22a is joined to the first metal plate 11a.
  • the second drain electrode pad 22b is joined to the first metal plate 11a.
  • the second wires 26a and 26b as the first conductor for electrically connecting each of the first source electrode pad 23a and the second source electrode pad 23b and the second metal plate 12a, and the first one.
  • the third wires 27a and 27b as the second conductor for electrically connecting each of the gate electrode pads 24a and the second gate electrode pads 24b and the third metal plate 13a, and the first source electrode pads 23a and the first.
  • a first wire 28a for electrically connecting the source electrode pad 23b of 2 and the fourth metal plate 14a is provided.
  • the other end 29c of the first wire 28a is joined to the fourth metal plate 14a.
  • the first wire 28a is arranged at intervals from the second wires 26a and 26b, which are the first conductors, and the third wires 27a, 27b, which are the second conductors, when viewed in the thickness direction of the first metal plate 11a. Has been done. There is only one first wire 28a.
  • FIG. 4 is a schematic plan view showing an enlarged part of the semiconductor device according to the second embodiment.
  • the semiconductor device of the second embodiment is different from the case of the first embodiment in that the second wires, which are the first conductors, intersect with each other when viewed in the thickness direction of the first metal plate 11a.
  • the positions of the first SiC transistor chip 21a and the second SiC transistor chip 21b included in the semiconductor device 10b of the second embodiment are different in the X direction.
  • the second SiC transistor chip 21b is arranged so as to be closer to the drain terminal 31a than the first SiC transistor chip 21a.
  • the second wire 26a as the first conductor intersects the second wire 26b when viewed in the thickness direction of the first metal plate 11a.
  • the semiconductor device 10b is a semiconductor device capable of improving reliability. In the present embodiment, it is possible to increase the degree of freedom in the arrangement and orientation of the first SiC transistor chip 21a and the second SiC transistor chip 21b on the substrate portion 15a.
  • FIG. 5 is a schematic plan view showing an enlarged part of the semiconductor device according to the third embodiment.
  • the semiconductor device of the third embodiment is different from the case of the first embodiment and the second embodiment in that the Kelvin terminal is not included and the first wire intersects the second conductor.
  • the positions of the first SiC transistor chip 21a and the second SiC transistor chip 21b included in the semiconductor device 10c of the third embodiment are different in the X direction.
  • the first SiC transistor chip 21a is arranged so as to be closer to the drain terminal 31a than the second SiC transistor chip 21b.
  • the first wire 28a intersects with the third wire 27a as the second conductor when viewed in the thickness direction of the first metal plate 11a.
  • the fourth metal plate 14a included in the semiconductor device 10c of the third embodiment is not exposed from the case 17a.
  • the semiconductor device 10c of the third embodiment does not include the Kelvin terminal 34a included in the semiconductor devices 10a and 10b of the first embodiment and the second embodiment.
  • the semiconductor device 10c according to the third embodiment adopts a three-terminal structure.
  • the fourth metal plate 14a is not connected to any of the first metal plate 11a, the second metal plate 12a, and the third metal plate 13a.
  • the fourth metal plate 14a is used for cutting the first wire 28a during manufacturing.
  • the semiconductor device 10c of the present embodiment is a semiconductor device capable of improving reliability.
  • the semiconductor device 10c of the present embodiment is preferably used when adopting a three-terminal structure without a Kelvin terminal.
  • the semiconductor device may be configured to incorporate a diode chip that suppresses the flow of current in the reverse direction in the electric circuit. By doing so, the risk of damage to the first SiC transistor chip 21a and the second SiC transistor chip 21b can be reduced, and the reliability of the semiconductor device can be further improved.
  • FIG. 6 is a schematic plan view showing an enlarged part of the semiconductor device according to the fourth embodiment.
  • FIG. 7 is a schematic side view when a part of the semiconductor device shown in FIG. 6 is viewed in the direction indicated by the arrow X.
  • FIG. 8 is a schematic side view of a part of the semiconductor device shown in FIG. 6 when viewed in the Y direction.
  • FIG. 9 is a schematic side view when a part of the semiconductor device shown in FIG. 6 is viewed in the direction opposite to the direction indicated by the arrow X.
  • the semiconductor device of the fourth embodiment is different from the case of the first embodiment in that a bus bar (electrode plate) is used instead of the wire as the first conductor and that the semiconductor device has a diode chip.
  • a bus bar electrode plate
  • the semiconductor device 10d of the fourth embodiment includes a first metal plate 11a, a second metal plate 12a, a third metal plate 13a, and a fourth metal.
  • the case 17d is formed so as to surround the substrate portion 15a.
  • the diode chip 36a is a so-called vertical semiconductor chip, for example, a Schottky barrier diode (SBD).
  • SBD Schottky barrier diode
  • a SiC diode chip including a semiconductor layer made of silicon carbide (SiC) as an operating layer is adopted from the viewpoint of low on-resistance and high withstand voltage.
  • the diode chip 36a is arranged on the first metal plate 11a. In the present embodiment, the diode chip 36a is arranged on the substrate portion 15a of the first metal plate 11a.
  • the diode chip 36a has a plate shape.
  • the diode chip 36a includes a cathode electrode pad 37a located on one side in the thickness direction and an anode electrode pad 38a located on the other side in the thickness direction.
  • the diode chip 36a is arranged on the substrate portion 15a by joining the cathode electrode pad 37a to the substrate portion 15a, for example, by soldering (not shown). By adopting a configuration including such a diode chip 36a, it is possible to suppress the flow of current in the reverse direction.
  • the bus bar 40a has, for example, a bent steel strip.
  • the bus bar 40a is connected to a band-shaped first portion 41a extending in the Y direction and a first portion 41a, and is connected to a second portion 42a bent in a semicircular shape in the thickness direction and a second portion 42a, and is in a flat plate shape. It includes a third portion 43a, a fourth portion 44a extending in an inclined manner connected to the third portion 43a, and a flat plate-shaped fifth portion 45a connected to the fourth portion 44a and parallel to the third portion 43a.
  • the first portion 41a is arranged so as to straddle the first SiC transistor chip 21a and the second SiC transistor chip 21b.
  • the third portion 43a is arranged on the diode chip 36a.
  • the fifth portion 45a is arranged on the second metal plate 12a constituting the lead frame 16a.
  • the first portion 41a, the first SiC transistor chip 21a, and the second SiC transistor chip 21b are each joined by solder (not shown).
  • the third portion 43a and the diode chip 36a are joined by solder (not shown).
  • the fifth portion 45a and the second metal plate 12a are joined by solder (not shown).
  • the first conductor connecting each of the first source electrode pad 23a and the second source electrode pad 23b to the second metal plate 12a is a bus bar 40a.
  • the parasitic inductance can be further reduced as compared with the case of connecting with a wire.
  • soldering the bus bar 40a it is possible to eliminate damage to the first SiC transistor chip 21a and the second SiC transistor chip 21b during wire bonding in the connection using wires. Therefore, such a semiconductor device 10d is a semiconductor device capable of further improving the yield and reliability.
  • FIG. 10 is a schematic plan view showing an enlarged part of a bus bar included in the semiconductor device according to the fourth embodiment.
  • the semiconductor device of the fifth embodiment is different from the case of the fourth embodiment in the shape of the first portion of the bus bar.
  • the first portion 41b of the bus bar 40b included in the semiconductor device of the fifth embodiment includes a plurality of protrusions 46b.
  • the protrusions 46b are formed so as to extend in the Z direction with a gap in the Y direction.
  • the tip of the protrusion 46b in the Z direction is formed of a flat surface.
  • it is joined to each of the first SiC transistor chip 21a and the second SiC transistor chip 21b.
  • FIG. 11 is a schematic plan view showing an enlarged part of the semiconductor device according to the sixth embodiment.
  • the semiconductor device 10e of the sixth embodiment includes a first metal plate 11a, a second metal plate 12a, a third metal plate 13a, a fourth metal plate 14a, and a first metal plate 11a.
  • the first conductor connecting each of the first source electrode pad 23a and the second source electrode pad 23b to the second metal plate 12a is a bus bar 40a.
  • the parasitic inductance can be further reduced. Therefore, such a semiconductor device 10e is a semiconductor device capable of further improving the yield and reliability.
  • the SiC transistor chip is included, but the present invention is not limited to this, and the operating layer may include another semiconductor layer, for example, a semiconductor layer composed of gallium nitride or gallium oxide. good.
  • SiC transistor chips connected in parallel are included, but the present invention is not limited to this, and three or more SiC transistor chips connected in parallel may be included.
  • the number of the first wire is only one, but the present invention is not limited to this, and two or more first wires, that is, a plurality of the first wires may be included.
  • the present invention is not limited to this, and one end of the first wire is the fourth metal plate. It may be joined to. Further, both ends of the first wire may be joined to the fourth metal plate. In this case, a plurality of fourth metal plates may be provided.
  • the first metal plate 11a and the drain terminal 31a are integrally configured, but the present invention is not limited to this, and the first metal plate 11a and the drain terminal 31a are each configured. It is composed of a separate member, and the first metal plate 11a and the drain terminal 31a may be electrically connected by a member having conductivity.
  • the second metal plate 12a and the source terminal 32a may be electrically connected by a conductive member.
  • the third metal plate 13a and the gate terminal 33a are integrally configured, but the present invention is not limited to this, and the third metal plate 13a and the gate terminal 33a are each composed of separate members, and the third metal plate 13a and the gate terminal 33a are configured as separate members.
  • the metal plate 13a and the gate terminal 33a may be electrically connected by a conductive member.
  • the fourth metal plate 14a and the Kelvin terminal 34a are integrally configured, but the present invention is not limited to this, and the fourth metal plate 14a and the Kelvin terminal 34a are each composed of separate members, and the fourth metal plate 14a and the Kelvin terminal 34a are configured as separate members.
  • the metal plate 14a and the Kelvin terminal 34a may be electrically connected by a conductive member.
  • 10a, 10b, 10c, 10d, 10e Semiconductor device, 11a 1st metal plate, 12a 2nd metal plate, 13a 3rd metal plate, 14a 4th metal plate, 15a substrate part, 16a lead frame, 17a, 17d case, 18a Through hole, 21a first SiC transistor chip, 21b second SiC transistor chip, 22a first drain electrode pad, 22b second drain electrode pad, 23a first source electrode pad, 23b second source electrode pad , 24a 1st gate electrode pad, 24b 2nd gate electrode pad, 26a, 26b 2nd wire, 27a, 27b 3rd wire, 28a 1st wire, 29a, 29c end, 29b joint, 31a drain terminal, 32a source terminal, 33a gate terminal, 34a Kelvin terminal, 36a diode chip, 37a cathode electrode pad, 38a anode electrode pad, 40a, 40b bus bar, 41a, 41b 1st part, 42a 2nd part, 43a 3rd part, 44a 1st 4 parts

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

ドレイン端子と、ソース端子と、ゲート端子と、を含む半導体装置は、第１金属板と、第２金属板と、第３金属板と、第４金属板と、第１のＳｉＣトランジスタチップと、第２のＳｉＣトランジスタチップと、を備える。半導体装置は、第１導体と、第２導体と、第１のソース電極パッド、第２のソース電極パッドおよび第４金属板を電気的に接続する１本の第１ワイヤと、を備える。第１ワイヤの少なくともいずれか一方の端部は、第４金属板に接合されている。

Description

半導体装置
　本開示は、半導体装置に関するものである。
　本出願は、２０２０年９月１日出願の日本出願第２０２０－１４６８７４号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　パッケージ化された半導体デバイスが知られている（たとえば、特許文献１参照）。特許文献１に開示の半導体デバイスは、対向する２つのパワーデバイスダイを有する。
特開２０１９－１３４１６０号公報
　本開示に従った半導体装置は、ドレイン端子と、ソース端子と、ゲート端子と、を含む。半導体装置は、第１金属板と、第１金属板と間隔をあけて配置される第２金属板と、第１金属板および第２金属板のそれぞれと間隔をあけて配置される第３金属板と、第１金属板、第２金属板および第３金属板のそれぞれと間隔をあけて配置される第４金属板と、板状であって、第１金属板上に搭載される第１のＳｉＣトランジスタチップと、板状であって、第１のＳｉＣトランジスタチップと隣り合って第１金属板上に搭載される第２のＳｉＣトランジスタチップと、を備える。第１金属板とドレイン端子とは、電気的に接続されている。第２金属板とソース端子とは、電気的に接続されている。第３金属板とゲート端子とは、電気的に接続されている。第１のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第１のソース電極パッドおよび第１のゲート電極パッドと、厚さ方向の他方側に配置される第１のドレイン電極パッドと、を含む。第２のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第２のソース電極パッドおよび第２のゲート電極パッドと、厚さ方向の他方側に配置される第２のドレイン電極パッドと、を含む。第１のドレイン電極パッドは、第１金属板に接合されている。第２のドレイン電極パッドは、第１金属板に接合されている。半導体装置は、第１のソース電極パッドおよび第２のソース電極パッドのそれぞれと第２金属板とを電気的に接続する第１導体と、第１のゲート電極パッドおよび第２のゲート電極パッドのそれぞれと第３金属板とを電気的に接続する第２導体と、第１のソース電極パッド、第２のソース電極パッドおよび第４金属板を電気的に接続する１本の第１ワイヤと、を備える。第１ワイヤの少なくともいずれか一方の端部は、第４金属板に接合されている。
図１は、実施の形態１における半導体装置の概略平面図である。 図２は、図１に示す半導体装置の一部を拡大して示す概略平面図である。 図３は、図１に示す半導体装置の一部を拡大して示す概略断面図である。 図４は、実施の形態２における半導体装置の一部を拡大して示す概略平面図である。 図５は、実施の形態３における半導体装置の一部を拡大して示す概略平面図である。 図６は、実施の形態４における半導体装置の一部を拡大して示す概略平面図である。 図７は、図６に示す半導体装置の一部を矢印Ｘで示す向きに見た場合の概略側面図である。 図８は、図６に示す半導体装置の一部をＹ方向に見た場合の概略側面図である。 図９は、図６に示す半導体装置の一部を矢印Ｘで示す向きと逆の向きに見た場合の概略側面図である。 図１０は、実施の形態４における半導体装置に含まれるバスバーの一部を拡大して示す概略平面図である。 図１１は、実施の形態６における半導体装置の一部を拡大して示す概略平面図である。
　［本開示が解決しようとする課題］
　特許文献１に開示の半導体デバイスによると、部品点数が多く、複雑な製造であるため、高コストとなってしまう。また昨今、半導体装置において大電流を流すことができる観点から、トランジスタチップにおいてＳｉトランジスタチップに替え、ＳｉＣトランジスタチップを用いる場合がある。ＳｉＣトランジスタチップは、Ｓｉトランジスタチップと異なり、チップの製造時における歩留まりが劣る。よって、比較的面積の小さいＳｉＣトランジスタチップを複数並列に接続した構成が採用される場合がある。複数のＳｉＣトランジスタチップを用いた半導体装置において、半導体装置の製造時にＳｉＣトランジスタチップが損傷すると、歩留まりおよび信頼性が低下してしまうこととなる。歩留まりの向上および信頼性の向上を図ることができる半導体装置が求められる。
　そこで、歩留まりの向上および信頼性の向上を図ることができる半導体装置を提供することを本開示の目的の１つとする。
　［本開示の効果］
　上記半導体装置によれば、歩留まりの向上および信頼性の向上を図ることができる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、ドレイン端子と、ソース端子と、ゲート端子と、を含む。半導体装置は、第１金属板と、第１金属板と間隔をあけて配置される第２金属板と、第１金属板および第２金属板のそれぞれと間隔をあけて配置される第３金属板と、第１金属板、第２金属板および第３金属板のそれぞれと間隔をあけて配置される第４金属板と、板状であって、第１金属板上に搭載される第１のＳｉＣトランジスタチップと、板状であって、第１のＳｉＣトランジスタチップと隣り合って第１金属板上に搭載される第２のＳｉＣトランジスタチップと、を備える。第１金属板とドレイン端子とは、電気的に接続されている。第２金属板とソース端子とは、電気的に接続されている。第３金属板とゲート端子とは、電気的に接続されている。第１のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第１のソース電極パッドおよび第１のゲート電極パッドと、厚さ方向の他方側に配置される第１のドレイン電極パッドと、を含む。第２のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第２のソース電極パッドおよび第２のゲート電極パッドと、厚さ方向の他方側に配置される第２のドレイン電極パッドと、を含む。第１のドレイン電極パッドは、第１金属板に接合されている。第２のドレイン電極パッドは、第１金属板に接合されている。半導体装置は、第１のソース電極パッドおよび第２のソース電極パッドのそれぞれと第２金属板とを電気的に接続する第１導体と、第１のゲート電極パッドおよび第２のゲート電極パッドのそれぞれと第３金属板とを電気的に接続する第２導体と、第１のソース電極パッド、第２のソース電極パッドおよび第４金属板を電気的に接続する１本の第１ワイヤと、を備える。第１ワイヤの少なくともいずれか一方の端部は、第４金属板に接合されている。
　本開示の半導体装置によると、第１のＳｉＣトランジスタチップと第２のＳｉＣトランジスタチップとが隣り合って、それぞれ第１金属板上に搭載されている。このような第１のＳｉＣトランジスタチップと第２のＳｉＣトランジスタチップは、電気的に並列に接続された構成となる。ＳｉＣトランジスタチップとは、ＳｉＣ（炭化珪素）から構成される半導体層を動作層として有するトランジスタチップをいう。ＳｉＣトランジスタチップは、低オン抵抗かつ高耐圧である。よって、複数のＳｉＣトランジスタチップが並列に接続された上記構成を採用する本開示の半導体装置は、大電流を流すことができる。
　並列に接続されたＳｉＣトランジスタチップを採用する半導体装置においては、各ＳｉＣトランジスタチップの特性のばらつきに起因して、スイッチングのタイミングのずれが生じ、その結果、寄生発振が生ずるおそれがある。このような寄生発振は、トランジスタチップにダメージを与えるおそれがあるため、寄生発振を抑制することが求められる。
　本開示の半導体装置によると、導電性の第１ワイヤにより第１のソース電極パッドと第２のソース電極パッドとが接続されている。よって、第１のソース電極パッドと第２のソース電極パッドとの電位を同じにすることができる。したがって、寄生発振を抑制することができる。
　製造効率の観点から、第１のソース電極パッドと第２のソース電極パッドとを第１ワイヤにより電気的に接続する際に、ワイヤボンディングを利用して接続する場合がある。ワイヤボンディングを利用したワイヤの接続においては、超音波接合により各部材とワイヤとを次々に接続した後、最終的にワイヤを切断する。この場合、第１のソース電極パッドと第２のソース電極パッドとをワイヤにより接続した後、カッターの刃をワイヤに押し当てて、ワイヤを切断する。ワイヤの切断時にＳｉＣトランジスタチップとカッターの刃が接触すると、ＳｉＣトランジスタチップが損傷してしまうおそれがある。その結果、半導体装置の製造時における歩留まりが低下してしまうこととなる。
　本開示の半導体装置によると、第１ワイヤの少なくともいずれか一方の端部は、第４金属板に接合されている。よって、第４金属板の上でカッターの刃を押し当て、ワイヤを切断することができる。したがって、ワイヤの切断時において、ＳｉＣトランジスタチップとカッターの刃との接触を防止することができ、ＳｉＣトランジスタチップが損傷するおそれを低減することができる。第４金属板には、ドレイン端子と接続される第１金属板のように大電流が流れない。よって、カッターの刃による損傷を受けても、半導体装置の信頼性を損ねることはない。したがって、製造時において半導体装置の歩留まりの低下を抑制することができる。以上より、本開示の半導体装置によると、歩留まりの向上および信頼性の向上を図ることができる。
　上記半導体装置は、ケルビン端子をさらに含んでもよい。第４金属板とケルビン端子とは、電気的に接続されていてもよい。並列に接続されたＳｉＣトランジスタチップを採用する半導体装置において、ＳｉＣトランジスタチップの寄生インダクタンスの影響を取り除き、スイッチング損失の低減を図る観点から、ゲート電圧の制御用のケルビン端子を設ける場合がある。ケルビン端子は、ゲート端子と閉回路を形成し、大電流が流れることはない。よって、このような半導体装置は、第４金属板がケルビン端子と接続される構成として第４金属板を有効利用し、スイッチング動作の高速化を図ることができる。
　上記半導体装置において、第４金属板は、第１金属板、第２金属板および第３金属板のそれぞれと接続されていなくてもよい。このようにすることにより、電気的に独立した部材とした第４金属板とすることができ、カッターの刃が接触して第４金属板が損傷しても、半導体装置としての機能を損ねないものとすることができる。
　上記半導体装置において、第１ワイヤは、第１金属板の厚さ方向に見て、第１導体および第２導体のそれぞれと間隔をあけて配置されてもよい。このようにすることにより、第１ワイヤと、第１導体および第２導体のそれぞれとが干渉するおそれを低減することができる。したがって、ワイヤボンディングの実施が容易となり、製造効率の向上を図ることができる。
　上記半導体装置において、第１導体は、バスバー（電極板）であってもよい。このようにすることにより、ワイヤで接続する場合に比べて寄生インダクタンスをさらに低減することができる。また、バスバーをはんだ付けすることで、ワイヤを用いた接続におけるワイヤボンディング時のＳｉＣトランジスタチップの損傷を除外することができる。したがって、このような半導体装置は、より歩留まりの向上および信頼性の向上を図ることができる。
　上記半導体装置において、第１導体は、導電性の第２ワイヤであってもよい。このようにすることにより、第１ワイヤと同様の工程で第２ワイヤを用いて電気的に接続することができ、製造効率の向上を図ることができる。
　上記半導体装置において、第１ワイヤは、１本のみであってもよい。このようにすることにより、製造効率の向上を図ることができる。
　また、本開示の半導体装置は、ドレイン端子と、ソース端子と、ゲート端子と、ケルビン端子と、を含む。半導体装置は、第１金属板と、第１金属板と間隔をあけて配置される第２金属板と、第１金属板および第２金属板のそれぞれと間隔をあけて配置される第３金属板と、第１金属板、第２金属板および第３金属板のそれぞれと間隔をあけて配置される第４金属板と、板状であって、第１金属板上に搭載される第１のＳｉＣトランジスタチップと、板状であって、第１のＳｉＣトランジスタチップと隣り合って第１金属板上に搭載される第２のＳｉＣトランジスタチップと、を備える。第１金属板とドレイン端子とは、電気的に接続されている。第２金属板とソース端子とは、電気的に接続されている。第３金属板とゲート端子とは、電気的に接続されている。第４金属板とケルビン端子とは、電気的に接続されている。第４金属板は、第１金属板、第２金属板および第３金属板のそれぞれと接続されていない。第１のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第１のソース電極パッドおよび第１のゲート電極パッドと、厚さ方向の他方側に配置される第１のドレイン電極パッドと、を含む。第２のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第２のソース電極パッドおよび第２のゲート電極パッドと、厚さ方向の他方側に配置される第２のドレイン電極パッドと、を含む。第１のドレイン電極パッドは、第１金属板に接合されている。第２のドレイン電極パッドは、第１金属板に接合されている。半導体装置は、第１のソース電極パッドおよび第２のソース電極パッドのそれぞれと第２金属板とを電気的に接続する第１導体と、第１のゲート電極パッドおよび第２のゲート電極パッドのそれぞれと第３金属板とを電気的に接続する第２導体と、第１のソース電極パッド、第２のソース電極パッドおよび第４金属板を電気的に接続する１本の第１ワイヤと、を備える。第１ワイヤの少なくともいずれか一方の端部は、第４金属板に接合されている。第１ワイヤは、第１金属板の厚さ方向に見て、第１導体および第２導体のそれぞれと間隔をあけて配置されている。第１ワイヤは、１本のみである。
　このような半導体装置によると、歩留まりの向上および信頼性の向上を図ることができる。また、半導体装置としての機能を損ねず、スイッチング動作の高速化を図りながら、製造効率の向上を図ることができる。
　［本開示の実施形態の詳細］
　次に、本開示の半導体装置の実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
　（実施の形態１）
　本開示の実施の形態１における半導体装置の構成について説明する。図１は、実施の形態１における半導体装置の概略平面図である。図２は、図１に示す半導体装置の一部を拡大して示す概略平面図である。図２においては、図１中に示す後述するケースの図示を省略している。図３は、図１に示す半導体装置の一部を拡大して示す概略断面図である。
　図１、図２および図３を参照して、実施の形態１における半導体装置１０ａは、ドレイン端子３１ａと、ソース端子３２ａと、ゲート端子３３ａと、ケルビン端子３４ａと、を含む。半導体装置１０ａは、第１金属板１１ａと、第２金属板１２ａと、第３金属板１３ａと、第４金属板１４ａと、第１金属板１１ａ上に配置される第１のＳｉＣトランジスタチップ２１ａと、第１金属板１１ａ上に配置される第２のＳｉＣトランジスタチップ２１ｂと、ケース１７ａと、を含む。第１金属板１１ａは、第１金属板１１ａの厚さ方向（Ｚ方向）に見て矩形状の基板部１５ａを含む。第１金属板１１ａ、第２金属板１２ａ、第３金属板１３ａおよび第４金属板１４ａは、リードフレーム１６ａを構成する。第２金属板１２ａは、第１金属板１１ａと間隔をあけて配置される。第３金属板１３ａは、第１金属板１１ａおよび第２金属板１２ａのそれぞれと間隔をあけて配置される。第４金属板１４ａは、第１金属板１１ａ、第２金属板１２ａおよび第３金属板１３ａのそれぞれと間隔をあけて配置される。実施の形態１における半導体装置１０ａは、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂをパッケージ内に含むディスクリートデバイスである。
　第１金属板１１ａ、第２金属板１２ａ、第３金属板１３ａおよび第４金属板１４ａはそれぞれ、平板状である。第１金属板１１ａ、第２金属板１２ａ、第３金属板１３ａおよび第４金属板１４ａとして、たとえば銅板が採用される。この銅板の厚さとしては、たとえば１ｍｍのものが用いられる。第１金属板１１ａとドレイン端子３１ａとは、電気的に接続されている。本実施形態においては、第１金属板１１ａは、ドレイン端子３１ａと一体で構成されている。具体的には、第１金属板１１ａは、基板部１５ａにドレイン端子３１ａが接続され、一体とされた形状を有する。第２金属板１２ａとソース端子３２ａとは、電気的に接続されている。本実施形態においては、第２金属板１２ａは、ソース端子３２ａと一体で構成されている。第３金属板１３ａとゲート端子３３ａとは、電気的に接続されている。本実施形態においては、第３金属板１３ａは、ゲート端子３３ａと一体で構成されている。第４金属板１４ａとケルビン端子３４ａとは、電気的に接続されている。本実施形態においては、第４金属板１４ａは、ケルビン端子３４ａと一体で構成されている。ドレイン端子３１ａ、ソース端子３２ａ、ゲート端子３３ａおよびケルビン端子３４ａはそれぞれ、帯状の形状を有する。ドレイン端子３１ａ、ソース端子３２ａ、ゲート端子３３ａおよびケルビン端子３４ａはそれぞれ、Ｘ方向に間隔をあけて配置されている。本実施形態においては、矢印Ｘの向きにドレイン端子３１ａ、ソース端子３２ａ、ケルビン端子３４ａ、ゲート端子３３ａの順で配置される。実施の形態１における半導体装置１０ａは、いわゆる４端子構造を採用している。なお、第１金属板１１ａとドレイン端子３１ａとの境界、第２金属板１２ａとソース端子３２ａとの境界、第３金属板１３ａとゲート端子３３ａとの境界および第４金属板１４ａとケルビン端子３４ａとの境界の一例をそれぞれ破線で示している。
　第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂはそれぞれ、いわゆる縦型の半導体チップであり、たとえば金属－酸化物－半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。本実施形態においては、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂはそれぞれ、スイッチング素子として用いられる。第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂは並列に接続される。第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂはそれぞれ、炭化珪素（ＳｉＣ）から構成される半導体層を動作層として含む。このような第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂは、低オン抵抗かつ高耐圧である。よって、大電流を流す半導体装置に好適に用いられる。
　第１のＳｉＣトランジスタチップ２１ａは、厚さ方向の一方側に位置する第１のドレイン電極パッド２２ａと、厚さ方向の他方側に位置する第１のソース電極パッド２３ａおよび第１のゲート電極パッド２４ａと、を含む。第１のＳｉＣトランジスタチップ２１ａの第１のドレイン電極パッド２２ａは、たとえばはんだ（図示せず）により基板部１５ａに接合される。このようにして、第１のＳｉＣトランジスタチップ２１ａの第１のドレイン電極パッド２２ａとドレイン端子３１ａとが電気的に接続される。第２のＳｉＣトランジスタチップ２１ｂは、厚さ方向の一方側に位置する第２のドレイン電極パッド２２ｂと、厚さ方向の他方側に位置する第２のソース電極パッド２３ｂおよび第２のゲート電極パッド２４ｂと、を含む。第１のＳｉＣトランジスタチップ２１ａの場合と同様に、第２のＳｉＣトランジスタチップ２１ｂの第２のドレイン電極パッド２２ｂは、たとえばはんだ（図示せず）により基板部１５ａに接合される。このようにして、第２のＳｉＣトランジスタチップ２１ｂの第２のドレイン電極パッド２２ｂとドレイン端子３１ａとが電気的に接続される。本実施形態においては、基板部１５ａ上において、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂはそれぞれ、Ｙ方向に間隔をあけて配置される。なお、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂのＸ方向の位置は、同じである。
　ケース１７ａは、樹脂製であって、基板部１５ａ、第１のＳｉＣトランジスタチップ２１ａ、第２のＳｉＣトランジスタチップ２１ｂおよび後述するワイヤを覆うように構成される。ケース１７ａは、絶縁性を有する。このようにして、基板部１５ａ、第１のＳｉＣトランジスタチップ２１ａ、第２のＳｉＣトランジスタチップ２１ｂおよびワイヤが封止される。ケース１７ａは、直方体の形状を有する。ケース１７ａは、第１金属板１１ａの厚さ方向に見て、Ｙ方向の長さがＸ方向の長さよりも長い矩形状を有する。ケース１７ａ内に配置される部分がそれぞれ、第１金属板１１ａ、第２金属板１２ａ、第３金属板１３ａおよび第４金属板１４を構成する。また、矩形状のケース１７ａの一辺から露出した部分がそれぞれ、ドレイン端子３１ａ、ソース端子３２ａ、ゲート端子３３ａ、ケルビン端子３４ａを構成する。すなわち、本実施形態においては、破線は、ケース１７ａから露出する部分の境界を示している。半導体装置１０ａにおいては、ケルビン端子３４ａとの間で閉回路を形成するゲート端子３３ａの電圧を制御することにより、スイッチング動作の高速化を図りながら、ドレイン端子３１ａに大電流を流すことができる。なお、ケース１７ａには、厚さ方向（Ｚ方向）に貫通する貫通孔１８ａが形成されている。
　第１のＳｉＣトランジスタチップ２１ａの第１のソース電極パッド２３ａは、第１導体としての２本の第２ワイヤ２６ａにより第２金属板１２ａに接続される。２本の第２ワイヤ２６ａはそれぞれ、導電性を有する。このようにして、第１のＳｉＣトランジスタチップ２１ａの第１のソース電極パッド２３ａは、ソース端子３２ａと電気的に接続される。第２のＳｉＣトランジスタチップ２１ｂの第２のソース電極パッド２３ｂは、第１導体としての２本の第２ワイヤ２６ｂにより第２金属板１２ａに接続される。２本の第２ワイヤ２６ｂはそれぞれ、導電性を有する。このようにして、第２のＳｉＣトランジスタチップ２１ｂの第２のソース電極パッド２３ｂは、ソース端子３２ａと電気的に接続される。第１のＳｉＣトランジスタチップ２１ａの第１のゲート電極パッド２４ａは、第２導体としての１本の第３ワイヤ２７ａにより第３金属板１３ａに接続される。第３ワイヤ２７ａは、導電性を有する。このようにして、第１のＳｉＣトランジスタチップ２１ａの第１のゲート電極パッド２４ａは、ゲート端子３３ａと電気的に接続される。第２のＳｉＣトランジスタチップ２１ｂの第２のゲート電極パッド２４ｂは、第２導体としての１本の第３ワイヤ２７ｂにより第３金属板１３ａに接続される。第３ワイヤ２７ｂは、導電性を有する。このようにして、第２のＳｉＣトランジスタチップ２１ｂの第２のゲート電極パッド２４ｂは、ゲート端子３３ａと電気的に接続される。第２ワイヤ２６ａ，２６ｂ、第３ワイヤ２７ａ，２７ｂによる接続は、製造効率の観点から、例えばボンドツール（図示せず）を備えるワイヤボンダ（図示せず）を用い、ワイヤボンディングを利用して実施することができる。
　ここで、半導体装置１０ａは、１本の導電性の第１ワイヤ２８ａを含む。第１ワイヤ２８ａは、第１のソース電極パッド２３ａ、第２のソース電極パッド２３ｂおよび第４金属板１４ａを電気的に接続する。第１ワイヤ２８ａの一方の端部２９ａは、第１のソース電極パッド２３ａに接合されている。第１ワイヤ２８ａの他方の端部２９ｃは、第４金属板１４ａに接合されている。第１ワイヤ２８ａは、第１金属板１１ａの厚さ方向に見て、第１導体である第２ワイヤ２６ａ，２６ｂおよび第２導体である第３ワイヤ２７ａ，２７ｂのそれぞれと間隔をあけて配置されている。すなわち、第１ワイヤ２８ａは、第１金属板１１ａの厚さ方向に見て、第２ワイヤ２６ａ，２６ｂおよび第３ワイヤ２７ａ，２７ｂのそれぞれと交わっていない。
　次に、半導体装置１０ａの製造方法について、簡単に説明する。実施の形態１における半導体装置１０ａの製造方法では、銅板を打ちぬいてリードフレーム１６ａの外形形状を形成した後、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂをはんだにより基板部１５ａ上に接合する。その後、ワイヤボンディングを利用して、ワイヤにより各部材を電気的に接続する。
　ここで、第１ワイヤ２８ａの接合については、以下のようにして行う。まず、ワイヤの一方の端部２９ａ、この場合、ワイヤの先端部を第１のソース電極パッド２３ａ上に配置して、ワイヤボンダの先端部をワイヤ上から押し当てる。このような状態でワイヤの一方の端部２９ａを第１のソース電極パッド２３ａに超音波接合する。次に、ワイヤを供給しながら第２のＳｉＣトランジスタチップ２１ｂの第２のソース電極パッド２３ｂ上にワイヤボンダを移動させる。その後、接合部２９ｂにおいてワイヤと第１のソース電極パッド２３ａとをワイヤボンダにより超音波接合する。次に、ワイヤを供給しながら第４金属板１４ａ上にワイヤ供給部を移動させる。その後、ワイヤと第４金属板１４ａとをワイヤボンダにより超音波接合する。次に、超音波接合した部分のワイヤにカッターを押し当て、ワイヤを切断する。ワイヤの他方の端部２９ｃが第４金属板１４ａに接合されることになる。このようにして、第１ワイヤ２８ａの接合を行う。
　本開示の半導体装置１０ａによると、第１ワイヤ２８ａの他方の端部２９ｃは、第４金属板１４ａに接合されている。よって、第４金属板１４ａの上でカッターの刃を押し当て、ワイヤを切断することができる。したがって、ワイヤの切断時において、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂとカッターの刃との接触を防止することができ、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂが損傷するおそれを低減することができる。したがって、製造時において半導体装置１０ａの歩留まりの低下を抑制することができる。その結果、このような半導体装置１０ａは、歩留まりの向上および信頼性の向上を図ることができる。
　上記半導体装置１０ａにおいて、第４金属板１４ａとケルビン端子３４ａとは、電気的に接続されている。よって、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂの寄生インダクタンスの影響を取り除いて、スイッチング損失の低減を図ることができる。また、ケルビン端子３４ａは、ゲート端子３３ａと閉回路を形成し、大電流が流れることはない。よって、このような半導体装置１０ａは、第４金属板１４ａがケルビン端子３４ａと接続される構成として第４金属板１４ａを有効利用し、スイッチング動作の高速化を図ることができる半導体装置となっている。
　上記半導体装置１０ａにおいて、第１ワイヤ２８ａは、第１金属板１１ａの厚さ方向に見て、第１導体である第２ワイヤ２６ａ，２６ｂおよび第２導体である第３ワイヤ２７ａ，２７ｂのそれぞれと間隔をあけて配置されている。よって、第１ワイヤ２８ａと、第２ワイヤ２６ａ，２６ｂおよび第３ワイヤ２７ａ，２７ｂのそれぞれとが干渉するおそれを低減することができる。したがって、上記半導体装置１０ａは、ワイヤボンディングの実施が容易となり、製造効率の向上を図ることができる半導体装置となっている。
　上記半導体装置１０ａにおいて、第１導体は、導電性の第２ワイヤ２６ａ，２６ｂである。よって、第１ワイヤ２８ａと同様の工程で第２ワイヤ２６ａ，２６ｂを用いて電気的に接続することができる。したがって、上記半導体装置１０ａは、製造効率の向上を図ることができる半導体装置となっている。なお、本実施形態においては、第１ワイヤ２８ａと同様の工程で第３ワイヤ２７ａ，２７ｂを用いて接続することができる。
　上記半導体装置において、第１ワイヤ２８ａは、１本のみである。このようにすることにより、製造効率の向上を図ることができる。
　また、上記半導体装置１０ａは、ドレイン端子３１ａと、ソース端子３２ａと、ゲート端子３３ａと、ケルビン端子３４ａと、を含む。半導体装置１０ａは、第１金属板１１ａと、第１金属板１１ａと間隔をあけて配置される第２金属板１２ａと、第１金属板１１ａおよび第２金属板１２ａのそれぞれと間隔をあけて配置される第３金属板１３ａと、第１金属板１１ａ、第２金属板１２ａおよび第３金属板１３ａのそれぞれと間隔をあけて配置される第４金属板１４ａと、板状であって、第１金属板１１ａ上に搭載される第１のＳｉＣトランジスタチップ２１ａと、板状であって、第１のＳｉＣトランジスタチップ２１ａと隣り合って第１金属板１１ａ上に搭載される第２のＳｉＣトランジスタチップ２１ｂと、を備える。第１金属板１１ａとドレイン端子３１ａとは、電気的に接続されている。第２金属板１２ａとソース端子３２ａとは、電気的に接続されている。第３金属板１３ａとゲート端子３３ａとは、電気的に接続されている。第４金属板１４ａとケルビン端子３４ａとは、電気的に接続されている。第４金属板１４ａは、第１金属板１１ａ、第２金属板１２ａおよび第３金属板１３ａのそれぞれと接続されていない。第１のＳｉＣトランジスタチップ２１ａは、厚さ方向の一方側に配置される第１のソース電極パッド２３ａおよび第１のゲート電極パッド２４ａと、厚さ方向の他方側に配置される第１のドレイン電極パッド２２ａと、を含む。第２のＳｉＣトランジスタチップ２１ｂは、厚さ方向の一方側に配置される第２のソース電極パッド２３ｂおよび第２のゲート電極パッド２４ｂと、厚さ方向の他方側に配置される第２のドレイン電極パッド２２ｂと、を含む。第１のドレイン電極パッド２２ａは、第１金属板１１ａに接合されている。第２のドレイン電極パッド２２ｂは、第１金属板１１ａに接合されている。半導体装置１０ａは、第１のソース電極パッド２３ａおよび第２のソース電極パッド２３ｂのそれぞれと第２金属板１２ａとを電気的に接続する第１導体としての第２ワイヤ２６ａ，２６ｂと、第１のゲート電極パッド２４ａおよび第２のゲート電極パッド２４ｂのそれぞれと第３金属板１３ａとを電気的に接続する第２導体としての第３ワイヤ２７ａ，２７ｂと、第１のソース電極パッド２３ａ、第２のソース電極パッド２３ｂおよび第４金属板１４ａを電気的に接続する１本の第１ワイヤ２８ａと、を備える。第１ワイヤ２８ａの他方の端部２９ｃは、第４金属板１４ａに接合されている。第１ワイヤ２８ａは、第１金属板１１ａの厚さ方向に見て、第１導体である第２ワイヤ２６ａ，２６ｂおよび第２導体である第３ワイヤ２７ａ，２７ｂのそれぞれと間隔をあけて配置されている。第１ワイヤ２８ａは、１本のみである。
　このような半導体装置１０ａによると、歩留まりの向上および信頼性の向上を図ることができる。また、半導体装置１０ａとしての機能を損ねず、スイッチング動作の高速化を図りながら、製造効率の向上を図ることができる。
　（実施の形態２）
　次に、他の実施の形態である実施の形態２について説明する。図４は、実施の形態２における半導体装置の一部を拡大して示す概略平面図である。実施の形態２の半導体装置は、第１金属板１１ａの厚さ方向に見て第１導体である第２ワイヤ同士が交差している点において実施の形態１の場合と異なっている。
　図４を参照して、実施の形態２の半導体装置１０ｂに含まれる第１のＳｉＣトランジスタチップ２１ａと第２のＳｉＣトランジスタチップ２１ｂのＸ方向の位置は、異なっている。具体的には、Ｘ方向において、第１のＳｉＣトランジスタチップ２１ａよりも第２のＳｉＣトランジスタチップ２１ｂの方が、ドレイン端子３１ａに近くなるよう配置されている。第１導体としての第２ワイヤ２６ａは、第１金属板１１ａの厚さ方向に見て第２ワイヤ２６ｂと交差している。
　このような構成によっても、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂとカッターの刃との接触を防止することができ、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂが損傷するおそれを低減することができる。したがって、上記半導体装置１０ｂは、信頼性の向上を図ることができる半導体装置となっている。本実施形態においては、基板部１５ａ上における第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂの配置や設置する向きの自由度を高めることができる。また、寄生インダクタンスの影響を低減すべく、たとえばドレイン端子３１ａが接続される外部電極と第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂとのそれぞれの配線距離を等しくすることが容易となる。
　（実施の形態３）
　次に、さらに他の実施の形態である実施の形態３について説明する。図５は、実施の形態３における半導体装置の一部を拡大して示す概略平面図である。実施の形態３の半導体装置は、ケルビン端子を含まない点および第１ワイヤが第２導体と交差する点において実施の形態１および実施の形態２の場合と異なっている。
　図５を参照して、実施の形態３の半導体装置１０ｃに含まれる第１のＳｉＣトランジスタチップ２１ａと第２のＳｉＣトランジスタチップ２１ｂのＸ方向の位置は、異なっている。具体的には、Ｘ方向において、第２のＳｉＣトランジスタチップ２１ｂよりも第１のＳｉＣトランジスタチップ２１ａの方が、ドレイン端子３１ａに近くなるよう配置されている。第１ワイヤ２８ａは、第２導体としての第３ワイヤ２７ａはと、第１金属板１１ａの厚さ方向に見て交差している。
　実施の形態３の半導体装置１０ｃに含まれる第４金属板１４ａは、ケース１７ａから露出していない。実施の形態３の半導体装置１０ｃは、実施の形態１および実施の形態２の半導体装置１０ａ，１０ｂに含まれるケルビン端子３４ａを含まない。実施の形態３における半導体装置１０ｃは、３端子構造を採用する。第４金属板１４ａは、第１金属板１１ａ、第２金属板１２ａおよび第３金属板１３ａのいずれとも接続されていない。第４金属板１４ａは、製造時における第１ワイヤ２８ａの切断に利用される。
　本実施形態の半導体装置１０ｃにおいても、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂとカッターの刃との接触を防止することができ、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂが損傷するおそれを低減することができる。したがって、上記半導体装置１０ｃは、信頼性の向上を図ることができる半導体装置となっている。本実施形態の半導体装置１０ｃは、ケルビン端子を設けない３端子構造を採用する際に好適に用いられる。
　なお、上記の実施の形態において、半導体装置は、電気回路内に逆方向に電流が流れることを抑制するダイオードチップを組み込む構成としてもよい。このようにすることにより、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂが損傷するおそれを低減して、半導体装置の信頼性をより向上させることができる。
　（実施の形態４）
　次に、さらに他の実施の形態である実施の形態４について説明する。図６は、実施の形態４における半導体装置の一部を拡大して示す概略平面図である。図７は、図６に示す半導体装置の一部を矢印Ｘで示す向きに見た場合の概略側面図である。図８は、図６に示す半導体装置の一部をＹ方向に見た場合の概略側面図である。図９は、図６に示す半導体装置の一部を矢印Ｘで示す向きと逆の向きに見た場合の概略側面図である。実施の形態４の半導体装置は、第１導体としてワイヤの代わりにバスバー（電極板）を用いている点およびダイオードチップを有している点において実施の形態１の場合と異なっている。
　図６、図７、図８および図９を参照して、実施の形態４の半導体装置１０ｄは、第１金属板１１ａと、第２金属板１２ａと、第３金属板１３ａと、第４金属板１４ａと、第１金属板１１ａ上に配置される第１のＳｉＣトランジスタチップ２１ａと、第１金属板１１ａ上に配置される第２のＳｉＣトランジスタチップ２１ｂと、ケース１７ｄと、ダイオードチップ３６ａと、第１導体としてのバスバー４０ａと、第１ワイヤ２８ａと、第３ワイヤ２７ａ，２７ｂと、を含む。ケース１７ｄは、基板部１５ａを取り囲むように形成されている。
　ダイオードチップ３６ａは、いわゆる縦型の半導体チップであり、たとえばショットキーバリアダイオード（ＳＢＤ）である。ダイオードチップ３６ａとしては、低オン抵抗かつ高耐圧の観点から、炭化珪素（ＳｉＣ）から構成される半導体層を動作層として含むＳｉＣダイオードチップが採用される。ダイオードチップ３６ａは、第１金属板１１ａ上に配置される。本実施形態においては、ダイオードチップ３６ａは、第１金属板１１ａの基板部１５ａ上に配置される。ダイオードチップ３６ａは、板状である。ダイオードチップ３６ａは、厚さ方向の一方側に位置するカソード電極パッド３７ａと、厚さ方向の他方側に位置するアノード電極パッド３８ａと、を含む。ダイオードチップ３６ａは、カソード電極パッド３７ａが、たとえばはんだ（図示せず）により基板部１５ａに接合されることにより、基板部１５ａ上に配置される。このようなダイオードチップ３６ａを含む構成を採用することにより、逆方向に電流が流れることを抑制することができる。
　バスバー４０ａは、たとえば帯状の鋼板を折り曲げた形状を有する。バスバー４０ａは、Ｙ方向に延びる帯状の第１部分４１ａと、第１部分４１ａと連なり、厚さ方向において半円弧状に折り曲げられた第２部分４２ａと、第２部分４２ａと連なり、平板状の第３部分４３ａと、第３部分４３ａと連なって傾斜して延びる第４部分４４ａと、第４部分４４ａと連なり、第３部分４３ａと平行な平板状の第５部分４５ａと、を含む。第１部分４１ａは、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂ上に跨って配置される。第３部分４３ａは、ダイオードチップ３６ａ上に配置される。第５部分４５ａは、リードフレーム１６ａを構成する第２金属板１２ａ上に配置される。
　第１部分４１ａと第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂとはそれぞれ、図示しないはんだにより接合されている。第３部分４３ａとダイオードチップ３６ａとは、図示しないはんだにより接合されている。第５部分４５ａと第２金属板１２ａとは、図示しないはんだにより接合されている。
　上記半導体装置１０ｄにおいて、第１のソース電極パッド２３ａおよび第２のソース電極パッド２３ｂのそれぞれと第２金属板１２ａとを接続する第１導体は、バスバー４０ａである。このようにすることにより、ワイヤで接続する場合に比べて寄生インダクタンスをさらに低減することができる。また、バスバー４０ａをはんだ付けすることで、ワイヤを用いた接続におけるワイヤボンディング時の第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂの損傷を除外することができる。したがって、このような半導体装置１０ｄは、より歩留まりの向上および信頼性の向上を図ることができる半導体装置となっている。
　（実施の形態５）
　次に、さらに他の実施の形態である実施の形態５について説明する。図１０は、実施の形態４における半導体装置に含まれるバスバーの一部を拡大して示す概略平面図である。実施の形態５の半導体装置は、バスバーの第１部分の形状において、実施の形態４の場合と異なっている。
　図１０を参照して、実施の形態５の半導体装置に含まれるバスバー４０ｂの第１部分４１ｂは、複数の突起部４６ｂを含む。突起部４６ｂはそれぞれＹ方向に間隔をあけてＺ方向に延びるように形成されている。突起部４６ｂのＺ方向の先端は、平面で構成されている。突起部４６ｂの先端において、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂのそれぞれと接合される。このようにすることによっても、インダクタンスの低減を図りながら、第１のＳｉＣトランジスタチップ２１ａおよび第２のＳｉＣトランジスタチップ２１ｂの損傷を抑制して、信頼性の向上を図ることができる。
　（実施の形態６）
　次に、さらに他の実施の形態である実施の形態６について説明する。図１１は、実施の形態６における半導体装置の一部を拡大して示す概略平面図である。
　図１１を参照して、実施の形態６の半導体装置１０ｅは、第１金属板１１ａと、第２金属板１２ａと、第３金属板１３ａと、第４金属板１４ａと、第１金属板１１ａ上に配置される第１のＳｉＣトランジスタチップ２１ａと、第１金属板１１ａ上に配置される第２のＳｉＣトランジスタチップ２１ｂと、ケース１７ｄと、ダイオードチップ３６ａと、第１導体としてのバスバー４０ａと、第３ワイヤ２７ａ，２７ｂと、を含む。第１金属板１１ａ、第２金属板１２ａ、第３金属板１３ａ、第４金属板１４ａ、第１のＳｉＣトランジスタチップ２１ａ、第２のＳｉＣトランジスタチップ２１ｂ、ケース１７ｄ、ダイオードチップ３６ａ、第１導体としてのバスバー４０ａおよび第３ワイヤ２７ａ，２７ｂの構成は、実施の形態５の半導体装置１０ｄと同様であるため、それらの説明を省略する。
　上記半導体装置１０ｅにおいて、第１のソース電極パッド２３ａおよび第２のソース電極パッド２３ｂのそれぞれと第２金属板１２ａとを接続する第１導体は、バスバー４０ａである。このようにすることにより、寄生インダクタンスをさらに低減することができる。したがって、このような半導体装置１０ｅは、より歩留まりの向上および信頼性の向上を図ることができる半導体装置となっている。
　（他の実施の形態）
　なお、上記の実施の形態においては、ＳｉＣトランジスタチップを含むこととしたが、これに限らず、動作層として他の半導体層、たとえば窒化ガリウムまたは酸化ガリウムから構成される半導体層を含むこととしてもよい。
　また、上記の実施の形態においては、並列に接続された２つのＳｉＣトランジスタチップを含むこととしたが、これに限らず、並列に接続された３つ以上のＳｉＣトランジスタチップを含むようにしてもよい。
　なお、上記の実施の形態において、第１ワイヤは１本のみとしたが、これに限らず、第１ワイヤを２本以上、すなわち、複数本含むこととしてもよい。
　また、上記の実施の形態において、第１ワイヤの他方の端部が第４金属板に接合されていることとしたが、これに限らず、第１ワイヤの一方の端部が第４金属板に接合されていてもよい。また、第１ワイヤの両端部が、第４金属板に接合されていてもよい。この場合、第４金属板は、複数設けられていてもよい。
　なお、上記の実施の形態においては、第１金属板１１ａとドレイン端子３１ａとが一体で構成されていることとしたが、これに限らず、第１金属板１１ａとドレイン端子３１ａとがそれぞれ、別部材で構成されており、第１金属板１１ａとドレイン端子３１ａとが、導電性を有する部材により電気的に接続されていてもよい。第２金属板１２ａ、第３金属板１３ａおよび第４金属板１４ａの場合についても同様である。すなわち、第２金属板１２ａとソース端子３２ａとが一体で構成されていることとしたが、これに限らず、第２金属板１２ａとソース端子３２ａとがそれぞれ、別部材で構成されており、第２金属板１２ａとソース端子３２ａとが、導電性を有する部材により電気的に接続されていてもよい。第３金属板１３ａとゲート端子３３ａとが一体で構成されていることとしたが、これに限らず、第３金属板１３ａとゲート端子３３ａとがそれぞれ、別部材で構成されており、第３金属板１３ａとゲート端子３３ａとが、導電性を有する部材により電気的に接続されていてもよい。第４金属板１４ａとケルビン端子３４ａとが一体で構成されていることとしたが、これに限らず、第４金属板１４ａとケルビン端子３４ａとがそれぞれ、別部材で構成されており、第４金属板１４ａとケルビン端子３４ａとが、導電性を有する部材により電気的に接続されていてもよい。
　今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本開示の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ　半導体装置、１１ａ　第１金属板、１２ａ　第２金属板、１３ａ　第３金属板、１４ａ　第４金属板、１５ａ　基板部、１６ａ　リードフレーム、１７ａ，１７ｄ　ケース、１８ａ　貫通孔、２１ａ　第１のＳｉＣトランジスタチップ、２１ｂ　第２のＳｉＣトランジスタチップ、２２ａ　第１のドレイン電極パッド、２２ｂ　第２のドレイン電極パッド、２３ａ　第１のソース電極パッド、２３ｂ　第２のソース電極パッド、２４ａ　第１のゲート電極パッド、２４ｂ　第２のゲート電極パッド、２６ａ，２６ｂ　第２ワイヤ、２７ａ，２７ｂ　第３ワイヤ、２８ａ　第１ワイヤ、２９ａ，２９ｃ　端部、２９ｂ　接合部、３１ａ　ドレイン端子、３２ａ　ソース端子、３３ａ　ゲート端子、３４ａ　ケルビン端子、３６ａ　ダイオードチップ、３７ａ　カソード電極パッド、３８ａ　アノード電極パッド、４０ａ，４０ｂ　バスバー、４１ａ，４１ｂ　第１部分、４２ａ　第２部分、４３ａ　第３部分、４４ａ　第４部分、４５ａ　第５部分、４６ｂ　突起部。

Claims (8)

  1. 　ドレイン端子と、ソース端子と、ゲート端子と、を含む半導体装置であって、
    　第１金属板と、
    　前記第１金属板と間隔をあけて配置される第２金属板と、
    　前記第１金属板および前記第２金属板のそれぞれと間隔をあけて配置される第３金属板と、
    　前記第１金属板、前記第２金属板および前記第３金属板のそれぞれと間隔をあけて配置される第４金属板と、
    　板状であって、前記第１金属板上に搭載される第１のＳｉＣトランジスタチップと、
    　板状であって、前記第１のＳｉＣトランジスタチップと隣り合って前記第１金属板上に搭載される第２のＳｉＣトランジスタチップと、を備え、
    　前記第１金属板と前記ドレイン端子とは、電気的に接続されており、
    　前記第２金属板と前記ソース端子とは、電気的に接続されており、
    　前記第３金属板と前記ゲート端子とは、電気的に接続されており、
    　前記第１のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第１のソース電極パッドおよび第１のゲート電極パッドと、厚さ方向の他方側に配置される第１のドレイン電極パッドと、を含み、
    　前記第２のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第２のソース電極パッドおよび第２のゲート電極パッドと、厚さ方向の他方側に配置される第２のドレイン電極パッドと、を含み、
    　前記第１のドレイン電極パッドは、前記第１金属板に接合されており、
    　前記第２のドレイン電極パッドは、前記第１金属板に接合されており、
    　前記半導体装置は、
    　前記第１のソース電極パッドおよび前記第２のソース電極パッドのそれぞれと前記第２金属板とを電気的に接続する第１導体と、
    　前記第１のゲート電極パッドおよび前記第２のゲート電極パッドのそれぞれと前記第３金属板とを電気的に接続する第２導体と、
    　前記第１のソース電極パッド、前記第２のソース電極パッドおよび前記第４金属板を電気的に接続する１本の第１ワイヤと、を備え、
    　前記第１ワイヤの少なくともいずれか一方の端部は、前記第４金属板に接合されている、半導体装置。
  2. 　ケルビン端子をさらに含み、
    　前記第４金属板と前記ケルビン端子とは、電気的に接続されている、請求項１に記載の半導体装置。
  3. 　前記第４金属板は、前記第１金属板、前記第２金属板および前記第３金属板のそれぞれと接続されていない、請求項１に記載の半導体装置。
  4. 　前記第１ワイヤは、前記第１金属板の厚さ方向に見て、前記第１導体および前記第２導体のそれぞれと間隔をあけて配置される、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記第１導体は、バスバーである、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記第１導体は、第２ワイヤである、請求項１から請求項４のいずれか１項に記載の半導体装置。
  7. 　前記第１ワイヤは、１本のみである、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　ドレイン端子と、ソース端子と、ゲート端子と、ケルビン端子と、を含む半導体装置であって、
    　第１金属板と、
    　前記第１金属板と間隔をあけて配置される第２金属板と、
    　前記第１金属板および前記第２金属板のそれぞれと間隔をあけて配置される第３金属板と、
    　前記第１金属板、前記第２金属板および前記第３金属板のそれぞれと間隔をあけて配置される第４金属板と、
    　板状であって、前記第１金属板上に搭載される第１のＳｉＣトランジスタチップと、
    　板状であって、前記第１のＳｉＣトランジスタチップと隣り合って前記第１金属板上に搭載される第２のＳｉＣトランジスタチップと、を備え、
    　前記第１金属板と前記ドレイン端子とは、電気的に接続されており、
    　前記第２金属板と前記ソース端子とは、電気的に接続されており、
    　前記第３金属板と前記ゲート端子とは、電気的に接続されており、
    　前記第４金属板と前記ケルビン端子とは、電気的に接続されており、
    　前記第４金属板は、前記第１金属板、前記第２金属板および前記第３金属板のそれぞれと接続されておらず、
    　前記第１のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第１のソース電極パッドおよび第１のゲート電極パッドと、厚さ方向の他方側に配置される第１のドレイン電極パッドと、を含み、
    　前記第２のＳｉＣトランジスタチップは、厚さ方向の一方側に配置される第２のソース電極パッドおよび第２のゲート電極パッドと、厚さ方向の他方側に配置される第２のドレイン電極パッドと、を含み、
    　前記第１のドレイン電極パッドは、前記第１金属板に接合されており、
    　前記第２のドレイン電極パッドは、前記第１金属板に接合されており、
    　前記半導体装置は、
    　前記第１のソース電極パッドおよび前記第２のソース電極パッドのそれぞれと前記第２金属板とを電気的に接続する第１導体と、
    　前記第１のゲート電極パッドおよび前記第２のゲート電極パッドのそれぞれと前記第３金属板とを電気的に接続する第２導体と、
    　前記第１のソース電極パッド、前記第２のソース電極パッドおよび前記第４金属板を電気的に接続する１本の第１ワイヤと、を備え、
    　前記第１ワイヤの少なくともいずれか一方の端部は、前記第４金属板に接合されており、
    　前記第１ワイヤは、前記第１金属板の厚さ方向に見て、前記第１導体および前記第２導体のそれぞれと間隔をあけて配置されており、
    　前記第１ワイヤは、１本のみである、半導体装置。
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