WO2022013680A1 - 半導体装置、及び電子機器 - Google Patents

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木村肇
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Semiconductor Energy Laboratory Co Ltd
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Definitions

  • One aspect of the present invention relates to a semiconductor device and an electronic device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical field of the invention disclosed in the present specification and the like relates to a product, a driving method, or a manufacturing method.
  • one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter). Therefore, more specifically, the technical fields of one aspect of the present invention disclosed in the present specification include semiconductor devices, display devices, liquid crystal display devices, light emitting devices, power storage devices, image pickup devices, storage devices, signal processing devices, and processors. , Electronic devices, systems, their driving methods, their manufacturing methods, or their inspection methods.
  • the mechanism of the brain is incorporated as an electronic circuit, and it has a circuit corresponding to "neurons” and "synapses" of the human brain. Therefore, such integrated circuits are sometimes called “neuromorphic”, “brainmorphic”, “brain-inspired” and the like.
  • the integrated circuit has a non-von Neumann architecture, and is expected to be able to perform parallel processing with extremely low power consumption as compared with the von Neumann architecture in which the power consumption increases as the processing speed increases.
  • Non-Patent Document 1 and Non-Patent Document 2 disclose an arithmetic unit in which an artificial neural network is configured by using SRAM (Static Random Access Memory).
  • a calculation is performed by multiplying the synaptic connection strength (sometimes called a weighting factor) that connects two neurons with the signal transmitted between the two neurons.
  • the connection strength of each synapse between the plurality of first neurons in the first layer and one of the second neurons in the second layer, and the plurality of first neurons in the first layer. It is necessary to multiply and add each signal input to one of the second neurons of the second layer from, that is, it is necessary to perform a product-sum operation, for example, depending on the scale of the artificial neural network.
  • the number of bond strengths and the number of parameters indicating the signal are determined.
  • the second neuron performs an operation by the activation function using the result of the product-sum calculation of the synaptic connection strength and the signal output by the first neuron, and uses the calculation result as a signal in the third layer.
  • a convolutional neural network is a type of neural network that exhibits excellent performance in the field of image recognition, but the amount of calculation is determined by the resolution of the image, the size of the filter, and the like. Specifically, for example, the higher the resolution of the image, the larger the size of the filter, and the smaller the stride, the larger the amount of computation in the convolutional neural network, which may increase the power consumption of the circuit.
  • the circuit constituting the chip has circuit elements that are not easily affected by temperature. Moreover, if the characteristics of the transistor, current source, etc. contained in the chip vary, the calculation result also varies.
  • One aspect of the present invention is to provide a semiconductor device or the like that performs product-sum calculation and / or function calculation. Alternatively, one aspect of the present invention is to provide a semiconductor device or the like that performs a convolution process. Alternatively, one aspect of the present invention is to provide a semiconductor device or the like for AI. Alternatively, one aspect of the present invention is to provide a semiconductor device or the like for DNN. Alternatively, one aspect of the present invention is to provide a semiconductor device or the like having low power consumption. Alternatively, one aspect of the present invention is to provide a semiconductor device or the like that is not easily affected by the temperature of the environment. Alternatively, one aspect of the present invention is to provide a semiconductor device or the like that is not easily affected by variations in transistor characteristics. Alternatively, one aspect of the present invention is to provide a semiconductor device or the like that is not easily affected by variations in the characteristics of a current source. Alternatively, one aspect of the present invention is to provide a new semiconductor device or the like.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is a semiconductor device including a first circuit and a second circuit.
  • the first circuit has a first holding unit and a first driving transistor
  • the second circuit has a second holding unit and a second driving transistor.
  • the first circuit is electrically connected to the first input wiring, the second input wiring, the first wiring, and the second wiring
  • the second circuit is the first input wiring and the second input wiring.
  • the first wiring and the second wiring are electrically connected to each other.
  • the first holding unit has a function of holding the first potential corresponding to the first current flowing between the source and the drain of the first driving transistor from the first wiring
  • the second holding unit has a function of holding the first potential from the second wiring to the second.
  • the first circuit has a function of holding a second potential according to a second current flowing between the source and drain of the drive transistor.
  • the first circuit has a function of outputting the first current to the first wiring when the first level potential is input to the first input wiring and the second level potential is input to the second input wiring.
  • the second circuit has a function of outputting a second current to the second wiring when the first level potential is input to the first input wiring and the second level potential is input to the second input wiring.
  • the respective current amounts of the first current and the second current are quantities corresponding to the filter values included in the filter used in the convolution process. Further, the first level potential and the second level potential input to each of the first input wiring and the second input wiring are determined according to the image data to be convolved.
  • one aspect of the present invention is a semiconductor device having a first circuit and a second circuit, and having different components from the above (1).
  • the first circuit has a first holding unit and a first driving transistor
  • the second circuit has a second holding unit and a second driving transistor.
  • the first circuit is electrically connected to the first input wiring, the second input wiring, the first wiring, and the second wiring
  • the second circuit is the first input wiring and the second input wiring.
  • the first wiring and the second wiring are electrically connected to each other.
  • the first holding unit has a function of holding the first potential corresponding to the first current flowing between the source and the drain of the first driving transistor from the first wiring
  • the second holding unit has a function of holding the first potential from the second wiring to the second.
  • the first drive transistor has a function of passing a first current corresponding to the held first potential between the source and drain of the first drive transistor
  • the second drive transistor is the source and drain of the second drive transistor. It has a function of passing a second current according to the held second potential.
  • the first circuit transfers the first current to the first wiring when the first level potential is input to the first input wiring and the second level potential is input to the second input wiring in the first period. Output function and output the first current to the second wiring when the second level potential is input to the first input wiring and the first level potential is input to the second input wiring during the first period.
  • the first current is transferred to the first wiring and the second wiring. It has a function that does not output to.
  • the second circuit when the first level potential is input to the first input wiring and the second level potential is input to the second input wiring in the first period, the second circuit transfers the second current to the second wiring. Output function and output the second current to the first wiring when the second level potential is input to the first input wiring and the first level potential is input to the second input wiring during the first period.
  • the second current is sent to the first wiring and the second wiring. It has a function that does not output to.
  • the respective current amounts of the first current and the second current are the amounts corresponding to the filter values included in the filter used for the convolution process, and are applied to the first input wiring and the second input wiring, respectively.
  • the input first level potential, second level potential, and length of the first period are determined according to the image data to be convolved.
  • one aspect of the present invention may be a configuration in which the first period has a second period and a third period in the configuration of the above (2).
  • the first input wiring has a function of giving a first level potential or a second level potential to both the first circuit and the second circuit in the second period.
  • the second input wiring has a function of giving a first level potential or a second level potential to both the first circuit and the second circuit in the second period.
  • the first input wiring has a function of giving a first level potential or a second level potential to both the first circuit and the second circuit in the third period.
  • the second input wiring has a function of giving a first level potential or a second level potential to both the first circuit and the second circuit in the third period.
  • the length of the third period is preferably 1.8 times or more and 2.2 times or less the length of the second period.
  • the first circuit includes a first transistor, a second transistor, a third transistor, and a first capacitance.
  • the second circuit may have a configuration including a fourth transistor, a fifth transistor, a sixth transistor, and a second capacitance.
  • the first holding unit has a first transistor and a first capacitance
  • the second holding section has a fourth transistor and a second capacitance. The first terminal of the first transistor is electrically connected to the first terminal of the first capacitance and the gate of the first drive transistor, and the second terminal of the first transistor is electrically connected to the first wiring.
  • first terminal of the first drive transistor is electrically connected to the first terminal of the second transistor and the first terminal of the third transistor, and the second terminal of the second transistor is connected to the first wiring. Electrically connected, the gate of the second transistor is electrically connected to the first input wiring, the second terminal of the third transistor is electrically connected to the second wiring, and the gate of the third transistor is. It is electrically connected to the second input wiring. Further, the first terminal of the fourth transistor is electrically connected to the first terminal of the second capacitance and the gate of the second drive transistor, and the second terminal of the fourth transistor is electrically connected to the second wiring. Has been done.
  • first terminal of the second drive transistor is electrically connected to the first terminal of the fifth transistor and the first terminal of the sixth transistor, and the second terminal of the fifth transistor is connected to the second wiring. Electrically connected, the gate of the 5th transistor is electrically connected to the 1st input wiring, the 2nd terminal of the 6th transistor is electrically connected to the 1st wiring, and the gate of the 6th transistor is. It is electrically connected to the second input wiring.
  • the first circuit may have a seventh transistor
  • the second circuit may have an eighth transistor.
  • the first terminal of the seventh transistor is electrically connected to the first terminal of the first drive transistor, the first terminal of the second transistor, and the first terminal of the third transistor, and is the first terminal.
  • the second terminal of the 7-transistor is electrically connected to either the first terminal or the second terminal of the first transistor.
  • the first terminal of the eighth transistor is electrically connected to the first terminal of the second drive transistor, the first terminal of the fifth transistor, and the first terminal of the sixth transistor, and is of the eighth transistor.
  • the second terminal is electrically connected to either the first terminal or the second terminal of the fourth transistor.
  • the gate of the first transistor is electrically connected to the gate of the fourth transistor, the gate of the seventh transistor, and the gate of the eighth transistor.
  • the first circuit includes a first transistor, a second transistor, a third transistor, and a first capacitance.
  • the second circuit may have a configuration including a fourth transistor, a fifth transistor, a sixth transistor, and a second capacitance.
  • the first holding unit has a first transistor and a first capacitance
  • the second holding section has a fourth transistor and a second capacitance.
  • the first terminal of the first transistor is electrically connected to the first terminal of the first capacitance and the gate of the first drive transistor, and the first terminal of the first drive transistor is the second terminal of the first transistor.
  • the first terminal of the second transistor and the first terminal of the third transistor are electrically connected.
  • the second terminal of the second transistor is electrically connected to the first wiring
  • the gate of the second transistor is electrically connected to the first input wiring
  • the second terminal of the third transistor is the second terminal. It is electrically connected to the wiring and the gate of the third transistor is electrically connected to the second input wiring.
  • the first terminal of the fourth transistor is electrically connected to the first terminal of the second capacitance and the gate of the second drive transistor, and the first terminal of the second drive transistor is the second terminal of the fourth transistor.
  • the first terminal of the fifth transistor and the first terminal of the sixth transistor are electrically connected.
  • the second terminal of the fifth transistor is electrically connected to the second wiring
  • the gate of the fifth transistor is electrically connected to the first input wiring
  • the second terminal of the sixth transistor is the first terminal. It is electrically connected to the wiring and the gate of the sixth transistor is electrically connected to the second input wiring.
  • the first circuit has a third holding unit and a third drive transistor
  • the second circuit is a second circuit.
  • the configuration may include a four-holding unit and a fourth drive transistor.
  • the first circuit is electrically connected to the third wiring
  • the second circuit is electrically connected to the third wiring.
  • the third holding portion has a function of holding the third potential according to the third current flowing between the source and the drain of the first wiring to the third drive transistor
  • the fourth holding portion is from the second wiring. It has a function of holding a fourth potential according to a fourth current flowing between the source and drain of the fourth drive transistor.
  • the third drive transistor has a function of passing a third current corresponding to the held third potential between the source and drain of the third drive transistor
  • the fourth drive transistor is the source of the fourth drive transistor. It has a function of passing a fourth current according to the held fourth potential between the drains.
  • the semiconductor device switches the first current flowing through one of the first wiring or the second wiring to the third current according to the signal input to the third wiring, and switches to the other of the first wiring or the second wiring. It has a function to switch the flowing second current to the fourth current.
  • one aspect of the present invention may be configured to include a third circuit, a fourth circuit, and a fifth circuit in any one of the above (1) to (7).
  • the third circuit has a function of supplying a first current according to the filter value to the first circuit via the first wiring and a second circuit corresponding to the filter value to the second circuit via the second wiring. It has a function of supplying an electric current.
  • the fourth circuit has a function of inputting a first level potential or a second level potential to the first input wiring according to the image data, and a first level potential to the second input wiring according to the image data. Alternatively, it has a function of inputting a second level potential.
  • the fifth circuit has a function of comparing the currents flowing from the first wiring and the second wiring, and outputting the potential according to the product of the filter value and the image data from the output terminal of the fifth circuit. Has.
  • one aspect of the present invention is an electronic device having the semiconductor device according to any one of (1) to (8) above and a housing. Further, in the electronic device, the feature extraction of the image may be performed by the convolution process.
  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like may be a semiconductor device itself, and may have a semiconductor device.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (digital-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.) are X and Y. It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected by sandwiching another circuit) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one conductive film has both the function of the wiring and the function of the component of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring, or the like. Therefore, in the present specification and the like, the “resistance element” includes wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” may be paraphrased into terms such as “resistance”, “load”, and “region having a resistance value”. On the contrary, the terms “resistance”, “load”, and “region having a resistance value” may be paraphrased into terms such as “resistance element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value, a parasitic capacitance, a transistor gate capacitance, and the like. Can be. Therefore, in the present specification and the like, the terms “capacitive element”, “parasitic capacitance”, “gate capacitance” and the like may be paraphrased into terms such as “capacity”. Conversely, the term “capacity” may be paraphrased into terms such as “capacitive element”, “parasitic capacitance”, and “gate capacitance”.
  • the term “pair of electrodes” of “capacity” can be paraphrased as “pair of conductors", “pair of conductive regions", “pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type and p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain can be paraphrased.
  • the transistor when explaining the connection relationship of transistors, "one of the source or drain” (or the first electrode or the first terminal), “the other of the source or drain” (or the second electrode, or the second electrode, or The notation (second terminal) is used.
  • it may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate or the back gate of the transistor may be referred to as a first gate
  • the other of the gate or the back gate of the transistor may be referred to as a second gate.
  • the terms “gate” and “backgate” may be interchangeable.
  • the respective gates When the transistor has three or more gates, the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • the circuit element may have a plurality of circuit elements.
  • one resistance is described on the circuit diagram, it includes the case where two or more resistances are electrically connected in series.
  • one capacity is described on the circuit diagram, it includes a case where two or more capacities are electrically connected in parallel.
  • one transistor is described on the circuit diagram, two or more transistors are electrically connected in series, and the gates of the respective transistors are electrically connected to each other.
  • Shall include.
  • the switch has two or more transistors, and two or more transistors are electrically connected in series, respectively. It is assumed that the case where the gates of the transistors of the above are electrically connected to each other is included.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit, the potential output from the circuit, and the like also change.
  • the terms “high level potential” and “low level potential” do not mean a specific potential.
  • the high level potentials provided by both wirings do not have to be equal to each other.
  • the low-level potentials provided by both wirings do not have to be equal to each other. ..
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolyte, in vacuum, etc.).
  • the "current direction” in wiring or the like is the direction in which the carrier that becomes a positive charge moves, and is described as a positive current amount.
  • the direction in which the carrier that becomes a negative charge moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A”. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in “first” in one of the embodiments of the present specification and the like may be the other embodiment or the component referred to in “second” in the scope of claims. There can also be. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in other embodiments or in the scope of claims.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the terms “electrode B on the insulating layer A” it is not necessary that the electrode B is formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • words such as “membrane” and “layer” can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes a case where a plurality of “electrodes”, “wiring” and the like are integrally formed.
  • a “terminal” may be used as part of a “wiring”, “electrode”, etc., and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be a part of “wiring” or “terminal”, and for example, “terminal” can be a part of “wiring” or “electrode”. Further, terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • a term such as “signal line” may be changed to a term such as “power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 15 elements and the like (however, oxygen, Does not contain hydrogen).
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conduction state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • non-conducting state means a state in which the source electrode and the drain electrode of the transistor can be
  • An example of a mechanical switch is a switch that uses MEMS (Micro Electro Mechanical System) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, conduction and non-conduction are controlled and operated.
  • parallel means a state in which two straight lines are arranged at an angle of -10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a semiconductor device or the like that performs a product-sum calculation and / or a function calculation.
  • a semiconductor device or the like that performs a convolution process.
  • a semiconductor device or the like having low power consumption it is possible to provide a semiconductor device or the like that is not easily affected by the temperature of the environment.
  • a semiconductor device or the like that is not easily affected by variations in the characteristics of the transistor.
  • a semiconductor device or the like that is not easily affected by variations in the characteristics of the current source.
  • a novel semiconductor device or the like can be provided.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIGS. 1A and 1B are diagrams illustrating a hierarchical neural network.
  • FIG. 2 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 3 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 4 is a circuit diagram showing a configuration example of a semiconductor device.
  • Each of FIGS. 5A to 5F is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIGS. 6A to 6F is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 7 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIGS. 8A to 8D is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIGS. 8A to 8D is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIGS. 15A to 15C is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 16A and 16B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIGS. 15A to 15C is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 17A to 17C is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIGS. 18A to 18C is a timing chart illustrating an operation example of the semiconductor device.
  • FIGS. 19A to 19C is a timing chart illustrating an operation example of the semiconductor device.
  • 20A to 20C are timing charts illustrating operation examples of the semiconductor device.
  • 21A and 21B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 22A and 22B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 23A and 23B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 24 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 25 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 26 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 27 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 28 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 29 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 30A and 30B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 31 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 32 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 33 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 34 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 35 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 36 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 37 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 38 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 39 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 40 is a circuit diagram showing a configuration example of a circuit included in a semiconductor device.
  • FIG. 41A to 41C is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 42 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 43 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 44 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 45 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 46 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 47A and 47B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 48 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device. Each of FIGS.
  • FIG. 49A to 49C is a timing chart illustrating an operation example of the semiconductor device.
  • FIGS. 50A to 50C is a timing chart illustrating an operation example of the semiconductor device.
  • FIG. 51 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 52 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 53 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 54 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 55A and 55B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIGS. 56A to 56C is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 57A and 57B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 58 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • 59A and 59B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 60A and 60B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 61A and 61B are diagrams showing voltage-current characteristics of a transistor included in a semiconductor device.
  • FIG. 62 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 63 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 64 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 65 is a circuit diagram showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 66 is a block diagram showing a configuration example of CNN.
  • FIG. 67A is a diagram showing a configuration example of pixels
  • FIG. 67B is a diagram showing a configuration example of a filter.
  • 68A and 68B are diagrams illustrating an example of the convolution process.
  • FIG. 69 is a diagram illustrating an example of the convolution process.
  • FIG. 70 is a diagram showing a configuration example of a feature map.
  • FIG. 71 is a block diagram illustrating an example of a semiconductor device that performs an operation of a convolution process.
  • FIG. 72 is a block diagram illustrating an example of a semiconductor device that performs an operation of a convolution process.
  • FIG. 73 is a block diagram illustrating an example of a semiconductor device that performs an operation of a convolution process.
  • FIG. 74 is a block diagram illustrating an example of a semiconductor device that performs an operation of a convolution process.
  • 75A and 75B are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • 76A to 76D are circuit diagrams showing a configuration example of a circuit included in the semiconductor device.
  • FIG. 77 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 78A to 78C are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 79 is a schematic cross-sectional view showing a configuration example of a semiconductor device.
  • 80A and 80B are schematic cross-sectional views showing a configuration example of a transistor.
  • FIG. 81 is a schematic cross-sectional view showing a configuration example of a transistor.
  • FIG. 82A is a diagram for explaining the classification of the crystal structure of IGZO
  • FIG. 82B is a diagram for explaining the XRD spectrum of crystalline IGZO
  • FIG. 82C is a diagram for explaining the microelectron diffraction pattern of crystalline IGZO.
  • .. 83A is a perspective view showing an example of a semiconductor wafer
  • FIG. 83B is a perspective view showing an example of a chip
  • FIGS. 83C and 83D are perspective views showing an example of an electronic component.
  • FIG. 84 is a perspective view showing an example of an electronic device.
  • 85A to 85C are perspective views showing an example of an electronic device.
  • the synaptic connection strength can be changed by giving existing information to the neural network.
  • the process of giving existing information to the neural network and determining the bond strength may be called "learning”.
  • neural network models include Hopfield type and hierarchical type.
  • a neural network having a multi-layer structure may be referred to as a “deep neural network” (DNN), and machine learning by a deep neural network may be referred to as “deep learning”.
  • DNN deep neural network
  • machine learning by a deep neural network may be referred to as “deep learning”.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is contained in the channel forming region of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term "OS transistor" is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content described in one embodiment (may be a part of the content) is different from the content described in the embodiment (may be a part of the content) and one or more different implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • more figures can be formed.
  • the code is used for identification such as "_1", “[n]”, “[m, n]”. May be added and described. Further, in the drawings and the like, when the reference numerals such as “_1”, “[n]” and “[m, n]” are added to the reference numerals, when it is not necessary to distinguish them in the present specification and the like, when it is not necessary to distinguish them.
  • the identification code may not be described.
  • a hierarchical neural network has one input layer, one or more intermediate layers (hidden layers), and one output layer, and is composed of a total of three or more layers.
  • the hierarchical neural network 100 shown in FIG. 1A shows an example thereof, and the neural network 100 has a first layer to an R layer (R here can be an integer of 4 or more). ing.
  • R can be an integer of 4 or more
  • the first layer corresponds to the input layer
  • the R layer corresponds to the output layer
  • the other layers correspond to the intermediate layer.
  • FIG. 1A illustrates the (k-1) th layer and the kth layer (here, k is an integer of 3 or more and R-1 or less) as the intermediate layer, and the other intermediate layers. Is not shown.
  • Each layer of the neural network 100 has one or more neurons.
  • the first layer has neurons N 1 (1) to neurons N p (1) (where p is an integer of 1 or more), and the layer (k-1) has neurons N 1. (K-1) to neuron N m (k-1) (where m is an integer of 1 or more), and the kth layer is neuron N 1 (k) to neuron N n (k) ( Here, n is an integer of 1 or more), and the layer R has neurons N 1 (R) to neurons N q (R) (where q is an integer of 1 or more). ..
  • Figure 1B is a neuron N j of the k-th layer (k), shows the signal which is input to the neuron N j (k), a signal output from the neuron N j (k), the.
  • the degree of signal transmission is determined by the strength of synaptic connections (hereinafter referred to as weighting factors) that connect these neurons.
  • weighting factors the strength of synaptic connections that connect these neurons.
  • the signal output from the neurons in the previous layer is multiplied by the corresponding weighting factor and input to the neurons in the next layer.
  • i an integer 1 or m
  • the signal input to the neuron Nj (k) in the kth layer can be expressed by the equation (1.1).
  • the signal is used.
  • a weighting coefficient w 1 (k-1) j (k) to w m (k-1) j (k) corresponding to each signal is used. Is multiplied.
  • the neurons N j (k) in the k-th layer have w 1 (k-1) j (k) ⁇ z 1 (k-1) to w m (k-1) j (k) ⁇ z m (k-1).
  • k-1) is input.
  • the total sum u j (k) of the signals input to the neurons N j (k) in the k-th layer is given by Eq. (1.2).
  • the result of the sum of products may be biased as a bias.
  • the bias is b
  • the equation (1.2) can be rewritten as the following equation.
  • the neuron N j (k) produces an output signal z j (k) in response to u j (k).
  • the output signal z j (k) from the neuron N j (k) is defined by the following equation.
  • the function f (u j (k) ) is an activation function in a hierarchical neural network, and a step function, a ramp function (ReLU function), a sigmoid function, a tanh function, a softmax function, and the like can be used.
  • the activation function may be the same or different in all neurons.
  • the activation function of neurons may be the same or different in each layer.
  • the signal output by the neurons in each layer, the weighting factor w, or the bias b may be an analog value or a digital value.
  • the digital value may be, for example, a binary value or a ternary value. A value with a larger number of bits may be used.
  • an analog value for example, a linear ramp function, a sigmoid function, or the like may be used as the activation function.
  • binary digital values for example, a step function with an output of -1 or 1 or 0 or 1 may be used.
  • the signal output by the neuron in each layer may have three or more values.
  • the activation function that outputs three values is, for example, a step function having three or more values, for example, an output of -1, 0, or 1.
  • a step function or the like with 0, 1, or 2 may be used.
  • a step function of -2, -1, 0, 1, or 2 may be used.
  • the neural network 100 By inputting an input signal to the first layer (input layer), the neural network 100 is sequentially input from the front layer in each layer from the first layer (input layer) to the last layer (output layer). Based on the signal, an output signal is generated using the equation (1.1), the equation (1.2) (or the equation (1.3)), and the equation (1.4), and the output signal is transferred to the next layer. Perform the operation to output to. The signal output from the last layer (output layer) corresponds to the result calculated by the neural network 100.
  • the weight coefficient of the synapse circuit of the neural network 100 is binary (a combination of “-1” and “+1”, a combination of “0”, “+1”, etc.), and 3 A value (a combination of "-1", “0”, “1”, etc.) or a multi-value of 4 or more values (in the case of 5 values, "-2", “-1", “0”, “1” , “2” combination, etc.), and the activation function of the neuron is binary ("-1", "+1” combination, or "0", "+1” combination, etc.), trivalent (“-1").
  • weighting coefficient and the calculated value of the synaptic circuit of the neural network 100 are not limited to digital values, and analog values can be used for at least one of them.
  • the arithmetic circuit 110 shown in FIG. 2 is, for example, a semiconductor device including an array unit ALP, a circuit ILD, a circuit WLD, a circuit XLD, and a circuit AFP.
  • the arithmetic circuit 110 transmits signals z 1 (k-1) to z m (k-1) input to neurons N 1 (k) to neurons N n (k) in the kth layer in FIGS. 1A and 1B. It is a circuit which processes and generates the signal z 1 (k) to z n (k) output from each of the neuron N 1 (k) to the neuron N n (k).
  • the entire or part of the arithmetic circuit 110 may be used for purposes other than neural networks, AI, and the like.
  • the entire operation circuit 110 or a part thereof. May be used for processing. That is, not only the calculation for AI but also the whole or a part of the arithmetic circuit 110 may be used for general calculation.
  • the circuit ILD is electrically connected to the wiring IL [1] to the wiring IL [n] and the wiring ILB [1] to the wiring ILB [n].
  • the circuit WLD is electrically connected to the wiring WLS [1] to the wiring WLS [m].
  • the circuit XLD is electrically connected to the wiring XLS [1] to the wiring XLS [m].
  • the circuit AFP is electrically connected to the wiring OL [1] to the wiring OL [n] and the wiring OLB [1] to the wiring OLB [n].
  • the array unit ALP has m ⁇ n circuit MPs as an example.
  • the circuit MP is arranged in a matrix of m rows and n columns in the array unit ALP.
  • the circuit MP located in the i-row j column (where i is an integer of 1 or more and m or less and j is an integer of 1 or more and n or less) is referred to as a circuit MP [i, It is written as j].
  • FIG. 2 only the circuit MP [1,1], the circuit MP [m, 1], the circuit MP [i, j], the circuit MP [1, n], and the circuit MP [m, n] are shown.
  • Other circuit MPs are not shown.
  • the circuit MP [i, j] includes wiring IL [j], wiring ILB [j], wiring WLS [i], wiring XLS [i], wiring OL [j], and wiring OLB [ j] and are electrically connected to.
  • the circuit MP [i, j] may be referred to as a weighting coefficient (either the first data or the second data ) between the neuron N i (k-1) and the neuron N j (k).
  • it has a function of holding (referred to as first data).
  • the circuit MP [i, j] has information (for example, potential, resistance value, current) according to the first data (weight coefficient) input from the wiring IL [j] and the wiring ILB [j]. (Value, etc.) is retained.
  • the circuit MP [i, j] may be referred to as neuron N i (k-1) signal is output from the z i (k-1) (the first data or the other of the second data.
  • the second data has a function of outputting the product of the first data (referred to as the second data).
  • the second data z i (k-1) is input from the wiring XLS [i], so that the product of the first data and the second data is obtained.
  • the corresponding information for example, current, voltage, etc.
  • the information related to the product of the first data and the second data for example, current, voltage, etc.
  • the wiring IL [j] and the wiring ILB [j] are arranged is shown, one aspect of the present invention is not limited to this. Only one of the wiring IL [j] and the wiring ILB [j] may be arranged.
  • the circuit ILD has a circuit MP [1, 1] to a circuit MP [m, via a wiring IL [1] to a wiring IL [n] and a wiring ILB [1] to a wiring ILB [n].
  • information eg, potential, resistance value, etc.
  • w 1 (k-1) 1 (k) to w m (k-1) n (k) which is a weighting coefficient. It has a function to input the current value etc.).
  • the circuit ILD the information with respect to the circuit MP [i, j], corresponding to the first data w i is a weighting factor (k-1) j (k ) ( e.g., potential, resistance The value, current value, etc.) is supplied by the wiring IL [j] and the wiring ILB [j].
  • k-1 j (k ) e.g., potential, resistance
  • circuit XLD has a neuron N 1 (k-1 ) for each of the circuits MP [1, 1] to the circuit MP [m, n] via the wiring XLS [1] to the wiring XLS [m]. ) To the second data z 1 (k-1) to z m (k-1) corresponding to the calculated value output from the neuron N m (k-1) .
  • circuit XLD is circuit MP [i, 1] to circuit MP [i, n] relative to neuron N i (k-1) second data z i outputted from the (k-1) Information corresponding to (for example, potential, current value, etc.) is supplied by the wiring XLS [i].
  • the wiring XLS [i] may be a plurality of wirings.
  • FIG. 3 shows an arithmetic circuit having a configuration in which the wiring XLS [i] electrically connected to the circuit MP [i, j] of the arithmetic circuit 110 is replaced with two wirings X1L and X2L. Shows 120.
  • the wiring XLS [i] is arranged is shown, one aspect of the present invention is not limited to this.
  • a wiring for transmitting an inverted signal of the signal input to the wiring XLS [i] may be separately arranged.
  • the circuit WLD has a function of selecting a circuit MP to which information (for example, potential, resistance value, current value, etc.) corresponding to the first data input from the circuit ILD is written. For example, when writing information (for example, potential, resistance value, current value, etc.) to the circuit MP [i, 1] to the circuit MP [i, n] located in the i-th row of the array unit ALP, the circuit WLD For example, a signal for turning the write switching element included in the circuit MP [i, 1] to the circuit MP [i, n] into an on state or an off state is supplied to the wiring WLS [i], except for the i-th line.
  • information for example, potential, resistance value, current value, etc.
  • the potential for turning off the writing switching element included in the circuit MP of the above circuit MP may be supplied to the wiring WLS.
  • the wiring WLS [i] is arranged, one aspect of the present invention is not limited to this.
  • a wiring for transmitting an inverted signal of the signal input to the wiring WLS [i] may be separately arranged.
  • the wiring WLS [i] may be replaced with a plurality of wirings.
  • the wiring X1L [i] of the arithmetic circuit 120 of FIG. 3 may also be used as a selection signal line for writing information to the circuit MP [i, 1] to the circuit MP [i, n].
  • the wiring X1L [i] of the arithmetic circuit 120 is regarded as the wiring WX1L [i], and the wiring WX1L is electrically connected to the circuit WLD and the circuit XLD. It may have been done.
  • the wiring WX1L [i] is supplied with a signal for turning on or off the writing switching element included in the circuit MP [i, 1] to the circuit MP [i, n] from the circuit WLD.
  • the circuit XLD preferably has a function of making a non-conducting state between the circuit XLD and the wiring WX1L.
  • the second data z 1 (k-1) to z m corresponding to the calculated values output from the neurons N 1 (k-1) to the neurons N m (k-1) via the wiring WX1L [i].
  • the circuit WLD has a function of making the circuit WLD and the wiring WX1L non-conducting. It is preferable to have.
  • the circuit AFP has, for example, a circuit ACTF [1] to a circuit ACTF [n].
  • the circuit ACTF [j] is electrically connected to each of the wiring OL [j] and the wiring OLB [j].
  • the circuit ACTF [j] generates a signal corresponding to each information (for example, potential, current value, etc.) input from the wiring OL [j] and the wiring OLB [j].
  • the respective information for example, potential, current value, etc.
  • the wiring OL [j] and the wiring OLB [j] is compared, and a signal corresponding to the comparison result is generated.
  • the signal corresponds to the signal z j (k) output from the neuron N j (k) .
  • the circuit ACTF [1] to the circuit ACTF [n] functions, for example, as a circuit for performing the calculation of the activation function of the neural network described above.
  • the circuit ACTF [1] to the circuit ACTF [n] may have a function of converting an analog signal into a digital signal.
  • the circuit ACTF [1] to the circuit ACTF [n] may have a function of amplifying and outputting an analog signal, that is, a function of converting an output impedance.
  • the circuit ACTF [1] to the circuit ACTF [n] may have a function of converting a current or an electric charge into a voltage.
  • the circuit ACTF [j] may have a function of initializing the potentials of the wiring OL [j] and the wiring OLB [j].
  • the circuit ACTF In the arithmetic circuit 110, the arithmetic circuit 120, and the arithmetic circuit 130 shown in FIGS. 2 to 4, examples of the case where the circuit ACTF is arranged are shown, but one aspect of the present invention is not limited thereto. ..
  • the circuit ACTF may not be arranged in the circuit AFP.
  • FIG. 5A is a circuit that generates a signal z j (k) according to a current input from the wiring OL [j] and the wiring OLB [j].
  • FIG. 5A shows an example of an operation circuit of an activation function that outputs an output signal z j (k) represented by a binary value.
  • the circuit ACTF [j] has, for example, a resistor RE, a resistor REB, and a comparator CMP.
  • the resistance RE and the resistance REB have a function of converting a current into a voltage. Therefore, any element or circuit having a function of converting a current into a voltage is not limited to a resistor.
  • the wiring OL [j] is electrically connected to the first terminal of the resistor RE and the first input terminal of the comparator CMP, and the wiring OLB [j] is connected to the first terminal of the resistor REB and the comparator CMP. It is electrically connected to the second input terminal.
  • the second terminal of the resistance RE is electrically connected to the wiring VAL
  • the second terminal of the resistance REB is electrically connected to the wiring VAL.
  • the second terminal of the resistance RE and the second terminal of the resistance REB may be connected to the same wiring. Alternatively, it may be connected to another wiring having the same potential.
  • the resistance values of the resistance RE and the resistance REB are equal to each other.
  • the difference between the resistance values of the resistance RE and the resistance REB is within 10%, more preferably within 5% of the resistance value of the resistance RE.
  • one aspect of the present invention is not limited to this. In some cases, or depending on the situation, the resistance values of the resistors RE and the resistors REB may be different from each other.
  • Wiring VAL functions as wiring that gives a constant voltage, for example.
  • the constant voltage may be, for example, VDD, which is a high level potential, VSS, which is a low level potential, or ground potential (GND). Further, it is preferable to appropriately set the constant voltage according to the configuration of the circuit MP. Further, for example, a pulse signal may be supplied to the wiring VAL instead of a constant voltage.
  • the voltage between the first terminal and the second terminal of the resistance RE is determined according to the current flowing from the wiring OL [j]. Therefore, the resistance value of the resistor RE and the voltage corresponding to the current are input to the first input terminal of the comparator CMP.
  • the voltage between the first terminal and the second terminal of the resistor REB is determined according to the current flowing from the wiring OLB [j]. Therefore, the resistance value of the resistor REB and the voltage corresponding to the current are input to the second input terminal of the comparator CMP.
  • the comparator CMP has a function of comparing the voltages input to each of the first input terminal and the second input terminal and outputting a signal from the output terminal of the comparator CMP according to the comparison result.
  • the comparator CMP outputs a high level potential from the output terminal of the comparator CMP when the voltage input to the second input terminal is higher than the voltage input to the first input terminal, and the second input terminal.
  • the low level potential can be output from the output terminal of the comparator CMP.
  • the output signal z j (k) output by the circuit ACTF [j] should be a binary value.
  • each of the high level potential and the low level potential output from the output terminal of the comparator CMP can correspond to "+1" and "-1” as the output signal zj (k).
  • the high level potential and the low level potential output from the output terminal of the comparator CMP may correspond to "+1" and "0” as the output signal zj (k), respectively.
  • the resistance RE and the resistance REB are used, but the resistance is not limited as long as it is an element or circuit having a function of converting a current into a voltage. Therefore, the resistance RE and the resistance REB of the circuit ACTF [j] of FIG. 5A can be replaced with another circuit element.
  • the circuit ACTF [j] shown in FIG. 5B is a circuit in which the resistance RE and the resistance REB included in the circuit ACTF [j] of FIG. 5A are replaced with the capacitance CE and the capacitance CEB, and the circuit ACTF [j] of FIG. ], Almost the same operation can be performed.
  • the capacitance values of the capacitance CE and the capacitance CEB are equal to each other.
  • the difference between the capacitance values of the capacitance CE and the capacitance CEB is within 10%, more preferably within 5% of the capacitance value of the capacitance CE.
  • a circuit for initializing the electric charge accumulated in the capacitance CE and the capacitance CEB may be provided.
  • a switch may be provided in parallel with the capacitance CE.
  • the second terminal of the switch is connected to the wiring VAL, and the first terminal of the switch is connected to the first terminal of the capacitance CE, the wiring OL [j], and the first input terminal of the comparator CMP. May be good.
  • the second terminal of the switch is connected to a wiring different from the wiring VAL, and the first terminal of the switch is connected to the first terminal of the capacitance CE, the wiring OL [j], and the first input terminal of the comparator CMP. It may be connected.
  • the circuit ACTF [j] shown in FIG. 5C is a circuit in which the resistor RE and the resistor REB included in the circuit ACTF [j] of FIG.
  • comparator CMP included in the circuit ACTF [j] of FIGS. 5A to 5C can be replaced with an operational amplifier OP as an example.
  • the circuit ACTF [j] shown in FIG. 5D shows a circuit diagram in which the comparator CMP of the circuit ACTF [j] of FIG. 5A is replaced with an operational amplifier OP.
  • the switch S01a and the switch S01b may be provided in the circuit ACTF [j] of FIG. 5B.
  • the circuit ACTF [j] can hold the potential corresponding to the current input from the wiring OL [j] and the wiring OLB [j] to the capacitance CE and the capacitance CEB, respectively.
  • the wiring OL [j] is electrically connected to the first terminal of the switch S01a, and the second terminal of the switch S01a is compared with the first terminal of the capacitance CE.
  • the first input terminal of the CMP is electrically connected
  • the wiring OLB [j] is electrically connected to the first terminal of the switch S01b
  • the first terminal of the capacitance CEB and the comparison device are connected to the second terminal of the switch S01b.
  • the configuration may be such that the second input terminal of the CMP is electrically connected.
  • the switches S01a and the switch S01b are used. This can be done by turning each on.
  • the potentials input to the first input terminal and the second input terminal of the comparator CMP can be held in the capacitance CE and the capacitance CEB.
  • the switch S01a and the switch S01b for example, an electric switch such as an analog switch or a transistor can be applied. Further, as the switch S01a and the switch S01b, for example, a mechanical switch may be applied.
  • the transistor can be an OS transistor or a transistor having silicon in the channel forming region (hereinafter referred to as a Si transistor).
  • the voltage values of the capacitance CE and the capacitance CEB can be controlled by controlling the period in which each of the switch S01a and the switch S01b is kept on. For example, when the current values flowing through the capacitance CE and the capacitance CEB are large, the voltage values of the capacitance CE and the capacity CEB become large by shortening the period in which each of the switch S01a and the switch S01b is kept on. You can prevent it from going too far.
  • the comparator CMP included in the circuit ACTF [j] of FIGS. 5A to 5C and 5E can be, for example, a chopper type comparator.
  • the comparator CMP shown in FIG. 5F shows a chopper type comparator, and the comparator CMP has a switch S02a, a switch S02b, a switch S03, a capacitance CC, and an inverter circuit INV3.
  • the switch S02a, the switch S02b, and the switch S03 can be a transistor such as a mechanical switch, an OS transistor, or a Si transistor, similarly to the switch S01a and the switch S01b described above.
  • the first terminal of the switch S02a is electrically connected to the terminal VinT
  • the first terminal of the switch S02b is electrically connected to the terminal VrefT
  • the second terminal of the switch S02a is the second terminal of the switch S02b. It is electrically connected to the first terminal of the capacity CC.
  • the second terminal of the capacitance CC is electrically connected to the input terminal of the inverter circuit INV3 and the first terminal of the switch S03.
  • the terminal VoutT is electrically connected to the output terminal of the inverter circuit INV3 and the second terminal of the switch S03.
  • the terminal VinT functions as a terminal for inputting an input potential to the comparator CMP
  • the terminal VrefT functions as a terminal for inputting a reference potential to the comparator CMP
  • the terminal VoutT functions as an output potential from the comparator CMP. Functions as a terminal for outputting.
  • the terminal VinT corresponds to either the first terminal or the second terminal of the comparator CMP of FIGS. 5A to 5C and 5E
  • the terminal VrefT corresponds to the first terminal of the comparator CMP of FIGS. 5A to 5C and 5E. It can correspond to one terminal or the other of the second terminal.
  • the circuit ACTF [j] of FIGS. 5A to 5E is an operation circuit of an activation function that outputs an output signal z j (k) represented by a binary value, whereas the circuit ACTF [j] is an output signal z j ( It may be configured to output k) as 3 or more values or as an analog value.
  • 6A to 6F are circuits that generate a signal z j (k) according to the current input from the wiring OL [j] and the wiring OLB [j], and are output signals z j represented by three values.
  • An example of an arithmetic circuit of an activation function that outputs (k) is shown.
  • the circuit ACTF [j] shown in FIG. 6A has a resistance RE, a resistance REB, a comparator CMPa, and a comparator CMPb.
  • the wiring OL [j] is electrically connected to the first terminal of the resistor RE and the first input terminal of the comparator CMPA, and the wiring OLB [j] is connected to the first terminal of the resistor REB and the comparator CMPb. It is electrically connected to the first input terminal.
  • the second input terminal of the comparator CMPA and the second input terminal of the comparator CMPb are electrically connected to the wiring VrefL.
  • the second terminal of the resistance RE is electrically connected to the wiring VAL
  • the second terminal of the resistance REB is electrically connected to the wiring VAL.
  • the wiring Vref L functions as a voltage line that gives a constant voltage Vref, and the Vref is preferably, for example, GND or more and VDD or less. Further, depending on the situation, the V ref may have a potential of less than GND or a potential of higher than VDD. V ref is treated as a reference potential (potential for comparison) in the comparator CMPa and the comparator CMPb.
  • the voltage between the first terminal and the second terminal of the resistance RE is determined according to the current flowing from the wiring OL [j]. Therefore, the resistance value of the resistor RE and the voltage corresponding to the current are input to the first input terminal of the comparator CMPa.
  • the voltage between the first terminal and the second terminal of the resistor REB is determined according to the current flowing from the wiring OLB [j]. Therefore, the resistance value of the resistor REB and the voltage corresponding to the current are input to the first input terminal of the comparator CMPb.
  • the comparator CMPa compares the voltages input to each of the first input terminal and the second input terminal, and outputs a signal from the output terminal of the comparator CMPa according to the comparison result. For example, the comparator CMPa outputs a high level potential from the output terminal of the comparator CMPa when the voltage (V ref ) input to the second input terminal is higher than the voltage input to the first input terminal. When the voltage input to the first input terminal is higher than the voltage (V ref ) input to the second input terminal, the low level potential can be output from the output terminal of the comparator CMPa.
  • the comparator CMPb compares the voltages input to each of the first input terminal and the second input terminal, and outputs a signal from the output terminal of the comparator CMPb according to the comparison result. do. For example, the comparator CMPb outputs a high level potential from the output terminal of the comparator CMPb when the voltage (V ref ) input to the second input terminal is higher than the voltage input to the first input terminal. When the voltage input to the first input terminal is higher than the voltage (V ref ) input to the second input terminal, the low level potential can be output from the output terminal of the comparator CMPb.
  • the potentials output from the respective output terminals of the comparator CMPa and the comparator CMPb can be expressed as , for example, a ternary output signal z j (k).
  • a ternary output signal z j (k) For example, the comparator high level voltage from the output terminal of CMPa is output, the comparator when the low-level potential from the output terminal of CMPb is output, the output signal z j (k) is "+1", and the output of the comparator CMPa low level potential is outputted from the terminal, when the high level potential is output from the output terminal of the comparator CMPb, the output signal z j (k) is set to "-1", a low-level potential from the output terminal of the comparator CMPa is output, when the low-level potential is output from the output terminal of the comparator CMPb, the output signal z j (k) may be a "0".
  • the circuit ACTF [j] is not limited to the circuit configuration shown in FIG. 6A, and can be changed depending on the situation.
  • a conversion circuit TRF may be provided in the circuit ACTF [j].
  • the circuit ACTF [j] of FIG. 6B is a configuration example in which the conversion circuit TRF is provided in the circuit ACTF [j] of FIG. 6, and the output terminals of the comparator CMPa and the comparator CMPb are the input terminals of the converter circuit TRF. Is electrically connected to.
  • a digital-to-analog conversion circuit in this case, the signal zj (k) is an analog value
  • the like can be used.
  • the wiring VrefL electrically connected to the second input terminals of the comparator CMPa and the comparator CMPb may be replaced with separate wirings of the wiring Vref1L and the wiring Vref2L.
  • the second input terminal of the comparator CMPa included in the circuit ACTF [j] of FIG. 6A is electrically connected not to the wiring VrefL but to the wiring Vref1L, and the second input terminal of the comparator CMPb is electrically connected.
  • the two input terminals are electrically connected to the wiring Vref2L instead of the wiring VrefL.
  • an amplifier circuit, an impedance conversion circuit, or the like may be used as a configuration different from the circuit ACTF [j] of FIGS. 6A to 6C.
  • the circuit ACTF [j] shown in FIG. 6D can be applied to the circuit AFP of the arithmetic circuit 110 of FIG.
  • the circuit ACTF [j] of FIG. 6D has a resistor RE, a resistor REB, an operational amplifier OPa, and an operational amplifier OPb, and functions as an amplifier circuit.
  • the wiring OL [j] is electrically connected to the first terminal of the resistor RE and the non-inverting input terminal of the operational amplifier OPa
  • the wiring OLB [j] is the first terminal of the resistance REB and the non-inverting input terminal of the operational amplifier OPb. It is electrically connected to the input terminal.
  • the inverting input terminal of the operational amplifier OPa is electrically connected to the output terminal of the operational amplifier OPa
  • the inverting input terminal of the operational amplifier OPb is electrically connected to the output terminal of the operational amplifier OPb.
  • the second terminal of the resistance RE is electrically connected to the wiring VAL
  • the second terminal of the resistance REB is electrically connected to the wiring VAL.
  • the operational amplifier OPa and the operational amplifier OPb included in the circuit ACTF [j] of FIG. 6D have a voltage follower connection configuration.
  • the potential output from the output terminal of the operational amplifier OPa becomes almost equal to the potential input to the non-inverting input terminal of the operational amplifier OPa
  • the potential output from the output terminal of the operational amplifier OPb is the non-inverting input of the operational amplifier OPb. It is almost equal to the potential input to the terminal.
  • the output signal z j (k) is output from the circuit ACTF [j] as two analog values.
  • the output terminal of the operational amplifier OPa and the output terminal of the operational amplifier OPb may be connected to the input terminal of the comparator CMP, respectively. Then, the output from the comparator CMP may be used as an output signal z j (k).
  • an integrator circuit, a current-voltage conversion circuit, or the like may be used as a configuration different from the circuit ACTF [j] of FIGS. 6A to 6D.
  • an operational amplifier may be used to configure an integrator circuit or a current-voltage conversion circuit.
  • the circuit ACTF [j] shown in FIG. 6E can be applied to the circuit AFP of the arithmetic circuit 110 of FIG.
  • the circuit ACTF [j] of FIG. 6E has an operational amplifier OPa, an operational amplifier OPb, a load LEa, and a load LEb.
  • the wiring OL [j] is electrically connected to the first input terminal (for example, the inverting input terminal) of the operational amplifier OPa and the first terminal of the load LEa, and the wiring OLB [j] is the first terminal of the operational amplifier OPb.
  • the input terminal (for example, the inverting input terminal) and the first terminal of the load LEb are electrically connected.
  • the second input terminal (for example, non-inverting input terminal) of the operational amplifier OPa is electrically connected to the wiring Vref1L
  • the second input terminal (for example, the non-inverting input terminal) of the operational amplifier OPb is electrically connected to the wiring Vref2L. It is connected to the.
  • the second terminal of the load LEa is electrically connected to the output terminal of the operational amplifier OPa
  • the second terminal of the load LEb is electrically connected to the output terminal of the operational amplifier OPb.
  • the wiring Vref1L and the wiring Vref2L here function as wirings that supply equal or different voltages to each other. Therefore, the wiring Vref1L and the wiring Vref2L may be combined into one wiring.
  • the load LEa and the load LEb may be, for example, a resistance or a capacitance.
  • the operational amplifier OPa and the load LEa, and the operational amplifier OPb and the load LEb each function as an integrator circuit. That is, electric charges are stored in the respective capacities (load LEa, load LEb) according to the amount of current flowing through the wiring OL [j] or the wiring OLB [j]. That is, the current flowing from the wiring OL [j] and the wiring OLB [j] is converted into a voltage by the integrated circuit and output as a signal z j (k).
  • the output terminal of the operational amplifier OPa and the output terminal of the operational amplifier OPb may be connected to the input terminal of the comparator CMP, respectively. Then, the output from the comparator CMP may be used as an output signal z j (k).
  • a circuit for initializing the charges accumulated in the capacities of the load LEa and the load LEb may be provided.
  • a switch may be provided in parallel with the load LEa (capacity). That is, the second terminal of the switch is connected to the output terminal of the operational amplifier OPa, and the first terminal of the switch is connected to the wiring OL [j] and the first input terminal (for example, the inverting input terminal) of the operational amplifier OPa. May be.
  • the load LEa and the load LEb have resistances other than the capacitance. Can be used.
  • the circuit ACTF [j] shown in FIG. 6F can be applied to the circuit AFP of the arithmetic circuit 110 of FIG. 2 as a configuration different from the circuit ACTF [j] of FIGS. 6A to 6E.
  • the circuit ACTF [j] of FIG. 6F has a resistor RE, a resistor REB, an analog-to-digital conversion circuit ADCa, and an analog-to-digital conversion circuit ADCb.
  • the wiring OL [j] is electrically connected to the input terminal of the analog-to-digital conversion circuit ADCa and the first terminal of the resistor RE, and the wiring OLB [j] is connected to the input terminal of the analog-to-digital conversion circuit ADCb and the resistor. It is electrically connected to the first terminal of the REB.
  • the second terminal of the resistance RE is electrically connected to the wiring VAL, and the second terminal of the resistance REB is electrically connected to the wiring VAL.
  • the potentials of the first terminals of the resistance RE and the resistance REB are determined according to the currents flowing from the wiring OL [j] and the OLB [j]. Then, the circuit ACTF [j] converts the potential, which is an analog value, into a digital value of two values or three or more values (for example, 256 values) by the analog digital conversion circuit ADCa and the analog digital conversion circuit ADCb. , Has a function of outputting as a signal z j (k).
  • the resistance RE and resistance REB shown in FIGS. 6A to 6D and 6F can be replaced with the capacitance CE, the capacitance CEB, or the diode element DE and the diode element DEB, as in FIGS. 5B and 5C.
  • the wiring OL [j] is further provided by providing the switch S01a and the switch S01b in the same manner as in FIG. 5E. , The potential input from the wiring OLB [j] can be held.
  • each of the arithmetic circuit 110, the arithmetic circuit 120, and the arithmetic circuit 130 shown in FIGS. 2 to 4 examples of cases where the wiring IL, the wiring ILB, the wiring OL, and the wiring OLB are arranged are shown.
  • the embodiment is not limited to this.
  • each of the arithmetic circuit 110, the arithmetic circuit 120, and the arithmetic circuit 130 may be configured such that the wiring IL and the wiring OL are combined as one wiring, and the wiring ILB and the wiring OLB are combined as one wiring. ..
  • FIG. 7 shows the specific configuration.
  • the arithmetic circuit 140 shown in FIG. 7 has a switching circuit TW [1] to a switching circuit TW [n].
  • Each of the switching circuit TW [1] to the switching circuit TW [n] has a terminal TSa, a terminal TSaB, a terminal TSb, a terminal TSbB, a terminal TSc, and a terminal TScB.
  • the terminal TSa is electrically connected to the wiring OL [j]
  • the terminal TSb is electrically connected to the circuit ILD
  • the terminal TSc is electrically connected to the circuit ACTF [j].
  • the terminal TSaB is electrically connected to the wiring OLB [j]
  • the terminal TSbB is electrically connected to the circuit ILD
  • the terminal TScB is electrically connected to the circuit ACTF [j].
  • the switching circuit TW [j] has a function of making the terminal TSa conductive between one of the terminal TSb or the terminal TSc and making the terminal TSa non-conducting between the terminal TSb or the other terminal TSc. .. Further, the switching circuit TW [j] has a function of making a conductive state between the terminal TSaB and one of the terminal TSbB or the terminal TScB, and making a non-conducting state between the terminal TSaB and the other of the terminal TSbB or the terminal TScB. Have.
  • the terminal TSa and the terminal TSb are made conductive, and the terminal TSaB and the terminal TSbB are connected.
  • the circuit MP [1, j] to the circuit MP [m, j] can be selected from the circuit ILD via the wiring OL [j] or the wiring OLB [j].
  • Information corresponding to 1 data w 1 (k-1) 1 (k) to w m (k-1) n (k) (for example, potential, resistance value, current value, etc.) can be supplied.
  • the circuit ACTF [j] obtains the result of the product sum (equation (1.2)) of the weighting coefficient and the signal of the neuron calculated by the circuit MP [1, j] to the circuit MP [m, j]. If this is the case, in the switching circuit TW [j], the wiring OL [j] and the wiring OLB [j] are made to be in a conductive state between the terminal TSa and the terminal TSc and in a conductive state between the terminal TSaB and the terminal TScB. Information (for example, potential, current value, etc.) according to the result of the sum of products can be supplied from [j] to the circuit ACTF [j]. Further, in the circuit ACTF [j], the value of the activation function is calculated from the result of the input sum of products, and the signal z j (k) can be obtained as the output signal of the neuron.
  • Information for example, potential, current value, etc.
  • FIG. 8A shows a configuration example of the switching circuit TW [j] and the circuit ILD, which can be applied to the arithmetic circuit 140. Note that FIG. 8A also illustrates the wiring OL [j], the wiring OLB [j], and the circuit AFP in order to show the configuration of the electrical connection between the switching circuit TW [j] and the circuit ILD. ing.
  • the changeover circuit TW [j] has, for example, a switch SWI, a switch SWIB, a switch SWO, a switch SWOB, a switch SWL, a switch SWLB, a switch SWH, and a switch SWHB.
  • the circuit ILD has a current source circuit ISC as an example.
  • the current source circuit ISC may not be provided and a voltage source circuit may be arranged instead.
  • the current source circuit ISC has a function of passing a current corresponding to a weighting coefficient (first data) input to the circuit MP to the wiring OL [j] and / or the wiring OLB [j].
  • at least one current source circuit ISC may be arranged as a circuit for wiring OL [j] and a circuit for wiring OLB [j] as separate circuits.
  • at least one current source circuit ISC may be provided for a set of wiring OL [j] and wiring OLB [j].
  • the current source circuit ISC has one or a plurality of constant current sources, and in FIG. 8A, as an example, the constant current source circuit ISC1 and the constant current source circuit ISC2 are used as a plurality of constant current sources. It has a constant current source circuit ISC3. Further, as an example, the current source circuit ISC has a plurality of switches for selecting a plurality of constant current sources. In FIG. 8A, the switch SWC1, the switch SWC2, and the switch SWC3 are used as the plurality of switches. And have. When the current source circuit ISC has only one constant current source, the current source circuit ISC does not have to have a switch.
  • the switch SWC1 and the switch SWC2 are used.
  • the switch SWC3 may not be provided.
  • the current flowing through each of the wiring OL [j] and the wiring OLB [j] is generated by the same current source circuit ISC as shown in FIG. 8A.
  • the characteristics of the transistor may vary due to the manufacturing process of the transistor, which is different. Performance may differ between current source circuits.
  • the same current source circuit it is possible to supply a current of the same magnitude to the wiring OL [j] and the wiring OLB [j], and the calculation accuracy can be improved.
  • the switch SWI, switch SWIB, switch SWO, switch SWOB, switch SWL, switch SWLB, switch SWH, switch SWHB, switch SWC1, switch SWC2, and switch SWC3 described with reference to FIG. 8A include, for example, switch S01a and switch S01b.
  • analog switches, electric switches such as transistors, mechanical switches, and the like can be applied.
  • the terminal TSa electrically connects to the first terminal of the switch SWI, the first terminal of the switch SWO, the first terminal of the switch SWL, and the first terminal of the switch SWH. It is connected.
  • the terminal TSaB is electrically connected to the first terminal of the switch SWIB, the first terminal of the switch SWOB, the first terminal of the switch SWLB, and the first terminal of the switch SWHB.
  • the second terminal of the switch SWI is electrically connected to the terminal TSb1.
  • the second terminal of the switch SWIB is electrically connected to the terminal TSbB1.
  • the second terminal of the switch SWO is electrically connected to the terminal TSc.
  • the second terminal of the switch SWOB is electrically connected to the terminal TScB.
  • the second terminal of the switch SWL is electrically connected to the terminal TSb2.
  • the second terminal of the switch SWLB is electrically connected to the terminal TSbB2.
  • the second terminal of the switch SWH is electrically connected to the terminal TSb3.
  • the second terminal of the switch SWHB is electrically connected to the terminal TSbB3.
  • the terminal TSb1, terminal TSb2, and terminal TSb3 shown in FIG. 8A correspond to the terminal TSb shown in FIG. 7. Further, the terminal TSbB1, the terminal TSbB2, and the terminal TSbB3 shown in FIG. 8A correspond to the terminal TSbB shown in FIG. 7.
  • the terminal TSb1 is electrically connected to the first terminal of the switch SWC1, the first terminal of the switch SWC2, and the first terminal of the switch SWC3. Further, the terminal TSbB1 is electrically connected to the first terminal of the switch SWC1, the first terminal of the switch SWC2, and the first terminal of the switch SWC3.
  • the second terminal of the switch SWC1 is electrically connected to the output terminal of the constant current source circuit ISC1, the second terminal of the switch SWC2 is electrically connected to the output terminal of the constant current source circuit ISC2, and the second terminal of the switch SWC3 is connected.
  • the two terminals are electrically connected to the output terminal of the constant current source circuit ISC3.
  • the input terminal of the constant current source circuit ISC1, the input terminal of the constant current source circuit ISC2, and the input terminal of the constant current source circuit ISC3 are each electrically connected to the wiring VSO.
  • the output terminals of the constant current source circuit ISC1, the constant current source circuit ISC2, and the constant current source circuit ISC3 are electrically connected to the terminals of the respective switches, and the input terminals are electrically connected to the wiring VSO.
  • the input terminal is electrically connected to the terminal of each switch, and the output terminal is electrically connected to the wiring VSO. It may be configured as such.
  • the wiring VCN2 Before outputting the current from the circuit MP, the wiring VCN2 may be arranged in order to input a constant potential to the wiring OL [j] and the wiring OLB [j].
  • the wiring VCN2 is connected to the wiring OL [j] via the switch SWH. Further, the wiring VCN2 is connected to the wiring OLB [j] via the switch SWHB.
  • the wiring VCN2 can supply a potential different from that of the wiring VCS described later. For example, when VSS or a ground potential is supplied to the wiring VCS, VDD or the like may be supplied to the wiring VCS2.
  • VSS or a ground potential may be supplied to the wiring VCS2.
  • the constant current source circuit ISC1 (constant current source circuit ISC2, constant current source circuit ISC3) shown in FIG. 8B has a p-channel transistor, and the first terminal of the transistor is electrically connected to the wiring VSO. The second terminal of the transistor is electrically connected to the second terminal of the switch SWC1 (switch SWC2, switch SWC3), and the gate of the transistor is electrically connected to the wiring VB. Further, the constant current source circuit ISC1 (constant current source circuit ISC2, constant current source circuit ISC3) shown in FIG.
  • the wiring VB functions as a wiring for inputting a bias voltage to the gate of each transistor. ..
  • a pulse signal may be supplied to the wiring VB. This makes it possible to control whether or not a current is output from each constant current source circuit. In that case, the switch SWC1, the switch SWC2, and the switch SWC3 may not be provided. Alternatively, an analog voltage may be supplied to the wiring VB. As a result, an analog current can be supplied from the constant current source circuit.
  • the wiring VSO functions as wiring that supplies a constant voltage to each of the constant current source circuit ISC1, the constant current source circuit ISC2, and the constant current source circuit ISC3.
  • the constant voltage is set to a potential higher than the ground potential (for example, VDD).
  • the constant current source circuit ISC1 constant current source circuit ISC2, constant current source circuit ISC3 shown in FIG. 8B.
  • the constant voltage is higher than the ground potential and lower than the high level potential, ground.
  • the constant current source circuit ISC1 constant current source circuit ISC2, constant current source circuit ISC3 shown in FIG. 8C.
  • the current flowing from the circuit ILD to the wiring OL or the wiring OLB via the switching circuit TW [j] may be described as a positive current. Therefore, the current flowing from the wiring OL or the wiring OLB to the circuit ILD via the switching circuit TW [j] may be described as a negative current.
  • Examples of circuits other than those shown in FIGS. 8B and 8C that can be applied to the constant current source circuit ISC1, the constant current source circuit ISC2, and the constant current source circuit ISC3 include the circuit configuration shown in FIG. 8D.
  • the constant current source circuit ISC1 constant current source circuit ISC2, constant current source circuit ISC3 shown in FIG. 8D has an n-channel transistor having a back gate, and the first terminal of the transistor is electrically connected to the wiring VSO. The second terminal of the transistor is connected, and the gate and back gate of the transistor are electrically connected to the second terminal of the switch SWC1 (switch SWC2, switch SWC3).
  • the high level potential is input to the first terminal of the transistor shown in FIG. 8D.
  • the potential of the second terminal of the transistor is set to a potential lower than the high level potential.
  • the first terminal of the transistor functions as a drain
  • the second terminal of the transistor functions as a source.
  • the gate-source voltage of the transistor is 0V. Therefore, when the threshold voltage of the transistor is within an appropriate range, the transistor operates in the subthreshold region, and the current (drain) in the subthreshold region is between the first terminal and the second terminal of the transistor. Current) flows.
  • the amount of the current is preferably 1.0 ⁇ 10 -8 A or less, and more preferably 1.0 ⁇ 10 -12 A or less. Further, it is more preferably 1.0 ⁇ 10 -15 A or less. Further, for example, it is more preferable that the current is within a range in which the current increases exponentially with respect to the gate-source voltage. That is, the transistor functions as a current source for passing a current in the current range when operating in the subthreshold region.
  • the potential of the wiring VB may be the same as the potential of the wiring VSO or higher than the potential of the wiring VSO. .. That is, by reducing the absolute value of the gate-source voltage, it is possible to operate in the subthreshold region. Alternatively, by setting the gate-source voltage to a positive value or setting the voltage to be larger than the threshold voltage, it is possible to operate in the subthreshold region.
  • the transistor shown in FIG. 8B may be operated in the saturation region.
  • the transistor shown in FIG. 8B may be operated near the boundary between the saturation region and the subthreshold region.
  • the gate-source voltage is Vth ⁇ 1.0V or more, Vth. It shall include the case where it is ⁇ 0.5V or more, or Vth ⁇ 0.1V or more, and Vth +0.1V or less, Vth +0.5V or less, or Vth +1.0V or less.
  • the above-mentioned lower limit value and upper limit value can be combined with each other.
  • the case of FIG. 8C is the same as that of FIG. 8B. That is, in the case of FIG. 8C, assuming that the wiring VSO side is the source in the transistor of FIG. 8C, the potential of the wiring VB may be the same as the potential of the wiring VSO or lower than the potential of the wiring VSO. .. That is, by reducing the absolute value of the gate-source voltage, it is possible to operate in the subthreshold region. Alternatively, by setting the gate-source voltage to a negative value or setting the voltage to be smaller than the threshold voltage, it is possible to operate in the subthreshold region. However, one aspect of the present invention is not limited to this. For example, the transistor shown in FIG. 8C may be operated in the saturation region. Alternatively, the transistor shown in FIG. 8C may be operated near the boundary between the saturation region and the subthreshold region.
  • the current is constant current source circuit ISC1 flow was I ut
  • the current is constant current source circuit ISC2 flow is preferably set to 2I ut
  • current is constant current source circuit ISC3 flow is a 4I ut It is preferable to do so. That is, when the current source circuit ISC has P constant current sources (P is an integer of 1 or more), the p-th constant current source (p is an integer of 1 or more and P or less) flows.
  • the current is preferably 2 (p-1) ⁇ ut. In this way, the magnitude of the current flowing from the current source circuit ISC can be changed.
  • the current output from the current source circuit ISC has eight values (“0”, “I ut ”, “2 I ut ”, “3 I ut ”, “4 I ut ”, “5 I ut ”, “6 I ut ”, It can be any one of "7I ut”). If it is desired to output a current having a value larger than 8 values, the number of constant current sources may be 4 or more. Similarly, by turning off the switch SWI and turning on the switch SWIB, any one of the eight values can be passed through the wiring OLB [j].
  • the switch SWI and the switch SWIB of the switching circuit TW may be turned off without turning off the switches SWC1 to SWC3 of the current source circuit ISC.
  • the current source circuit ISC can output the amount of current according to the control signal (digital value) for switching the on state and the off state of each switch.
  • the current source circuit ISC performs digital-to-analog (DA) conversion from the control signal to the amount of current.
  • the current source circuit may be configured such that the current value output from the current source circuit can be freely changed as an analog value, and the circuit ILD may be configured to have only one current source circuit.
  • the current source circuit ISC is, if having a P-number of constant current sources, the current p-th constant current source flow is, 2 (p-1) has been described as ⁇ I ut, the present invention
  • the magnitudes of the current flowing through the constant current source circuit ISC1, the current flowing through the constant current source circuit ISC2, and the current flowing through the constant current source circuit ISC3 may all be the same.
  • the magnitude of the current output from the current source circuit ISC may be controlled by making all the magnitudes of the currents of the sources the same and controlling how many current sources the currents are output from.
  • the terminal TSb2 is electrically connected to the wiring VCS, and the terminal TSbB2 is electrically connected to the wiring VCS.
  • the wiring VCN functions as a wiring that supplies a constant voltage to the wiring OL [j] and / or the wiring OLB [j].
  • the constant voltage given by the wiring VCS is a low level potential (for example, VSS). Is preferable.
  • the constant potential given by the wiring VCN may be a high level potential. preferable. As shown in FIGS.
  • the capacitance C3 when the capacitance C3 is connected to a source terminal such as a transistor M1 and the source terminal is not connected to a power supply line or the like, a switching circuit is used from the circuit ILD.
  • the constant voltage given by the wiring VCN is preferably a high level potential (for example, VDD). That is, when a constant voltage is supplied from the wiring VCN, it is desirable that the potential difference between both ends of the capacitance C3 is close to zero. In other words, it is desirable to supply the wiring VCN with a potential such that no current is output from the circuit MC.
  • the terminal TSb3 is electrically connected to the wiring VCN2, and the terminal TSbB3 is electrically connected to the wiring VCN2.
  • the wiring VCN2 functions as a wiring that supplies a constant voltage to the wiring OL [j] and / or the wiring OLB [j].
  • the constant voltage given by the wiring VCN is a high level potential (for example, VDD). Is preferable.
  • the constant potential given by the wiring VCN is a low level potential. preferable.
  • the changeover circuit TW [j] switches the wiring OL [j] and the wiring OL [j] by switching each of the switch SWI, the switch SWIB, the switch SWO, the switch SWOB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB into the on state or the off state.
  • the circuit that becomes conductive with the wiring OLB [j] can be changed.
  • a current corresponding to the weighting coefficient may be input to the wiring OL [j], and a constant potential given by the wiring VCN may be input to the wiring OLB [j].
  • the current source circuit ISC and the wiring OL [j] are made conductive, the current source circuit ISC and the wiring OLB [j] are made non-conducting, and the circuit AFP and the wiring OL [j] are connected.
  • the space between the circuit AFP and the wiring OLB [j] is made non-conducting, the wiring VCN and the wiring OL [j] are made non-conducting, and the wiring VCN and the wiring OLB [j] are made non-conducting.
  • the wiring between the wiring VCN2 and the wiring OL [j] may be made a non-conducting state, and the wiring between the wiring VCN2 and the wiring OLB [j] may be made a non-conducting state. That is, in the changeover circuit TW [j], the switch SWI and SWLB may be turned on, and the switch SWIB, switch SWO, switch SWOB, switch SWL, switch SWH, and switch SWHB may be turned off. As a result, the current source circuit ISC and the wiring OL [j] are in a conductive state, so that a current can flow from the current source circuit ISC to the circuit MP via the wiring OL [j].
  • the current is any one of 2 P- 1 values (excluding zero current). Since the positive weighting factor input to the circuit MP is determined according to the current, the weighting factor can be any one of the 2 P-1 values. Further, since the wiring VCN and the wiring OLB [j] are in a conductive state, a constant voltage from the wiring VCN is input to the wiring OLB [j].
  • a current corresponding to the weighting coefficient may be input to the wiring OLB [j], and a constant potential given by the wiring VCN may be input to the wiring OL [j].
  • the current source circuit ISC and the wiring OL [j] are made non-conducting, the current source circuit ISC and the wiring OLB [j] are made conductive, and the circuit AFP and the wiring OL [j] are connected.
  • the switch SWIB and the switch SWL may be turned on, and the switch SWI, the switch SWO, the switch SWOB, the switch SWLB, the switch SWH, and the switch SWHB may be turned off.
  • the current source circuit ISC and the wiring OLB [j] are in a conductive state, so that a current can flow from the current source circuit ISC to the circuit MP via the wiring OLB [j].
  • the current is any one of 2 P- 1 values (excluding zero current). Since the negative weighting factor input to the circuit MP is determined according to the current, the weighting factor can be any one of the 2 P-1 values. Further, since the wiring VCN and the wiring OL [j] are in a conductive state, a constant voltage from the wiring VCN is input to the wiring OL [j].
  • the constant potential given by the wiring VCN may be input to each of the wiring OL [j] and the wiring OLB [j].
  • the current source circuit ISC and the wiring OL [j] are made non-conducting
  • the current source circuit ISC and the wiring OLB [j] are made non-conducting
  • the circuit AFP and the wiring OL [j] are made non-conducting.
  • the circuit AFP and the wiring OLB [j] are made non-conducting
  • the wiring VCN and the wiring OL [j] are made conductive
  • the wiring VCN and the wiring OLB [j] are made non-conducting.
  • the wiring between the wiring VCN2 and the wiring OL [j] may be made a non-conducting state, and the wiring between the wiring VCN2 and the wiring OLB [j] may be made a non-conducting state. That is, in the changeover circuit TW [j], the switch SWL and the switch SWLB may be turned on, and the switch SWI, the switch SWIB, the switch SWO, the switch SWOB, the switch SWH, and the switch SWHB may be turned off. As a result, the wiring VCN and the wiring OL [j] are in a conductive state, and the wiring VCN and the wiring OLB [j] are in a conductive state. A constant voltage from the wiring VCS is input.
  • the number of weighting factors (positive weighting factor, negative weighting factor, 0 weighting factor) that can be input to the circuit MP is 2 P + 1 ⁇ . It will be one.
  • the wiring OL [j] and the wiring OLB [j] are predetermined potentials.
  • the predetermined potential is preferably a high level potential.
  • the predetermined potential is preferably a low level potential.
  • the current source circuit ISC and the wiring OL [j] are made non-conducting, and the current source circuit ISC is used.
  • the conduction state may be established between the VCS2 and the wiring OLB [j]. That is, in the changeover circuit TW [j], the switch SWH and the switch SWHB may be turned on, and the switch SWI, the switch SWIB, the switch SWO, the switch SWOB, the switch SWL, and the switch SWLB may be turned off. As a result, the wiring OL [j] and the wiring VCN2 are in a conductive state, and the wiring OLB [j] and the wiring VCN2 are in a conductive state. , The constant voltage from the wiring VCN2 is input.
  • the current source circuit ISC and the wiring OL [j] are made non-conducting to be a current source.
  • make the circuit ISC and the wiring OLB [j] non-conducting make the circuit AFP and the wiring OL [j] conductive, make the circuit AFP and the wiring OLB [j] conductive, and wire.
  • the non-conducting state is set between the VCS and the wiring OL [j]
  • the non-conducting state is set between the wiring VCN and the wiring OLB [j]
  • the non-conducting state is set between the wiring VCN 2 and the wiring OL [j].
  • the non-conducting state may be set between the wiring VCN2 and the wiring OLB [j]. That is, in the changeover circuit TW [j], the switch SWO and the switch SWOB may be turned on, and the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB may be turned off. As a result, the circuit AFP and the circuit MP [i, j] are in a conductive state, so that information (for example, potential, current, etc.) can be supplied from the circuit MP [i, j] to the circuit AFP.
  • information for example, potential, current, etc.
  • the same current source is used when a predetermined current is passed through the wiring OL [j] and the wiring OLB [j]. Since the circuit ISC can be used, it is possible to reduce the influence of the characteristic variation of the current source on each of the wiring OL [j] and the wiring OLB [j].
  • Circuit MP [i, j] included in the arithmetic circuit 110, the arithmetic circuit 120, the arithmetic circuit 130, and the arithmetic circuit 140 will be described.
  • FIG. 9A shows a configuration example of a circuit MP [i, j] applicable to the arithmetic circuit 140, and the circuit MP [i, j] has a circuit MC and a circuit MCr as an example.
  • the circuit MC and the circuit MCr are circuits that calculate the product of the weighting coefficient and the input signal (calculated value) of the neuron in the circuit MP.
  • the circuit MC may have the same configuration as the circuit MCr or a configuration different from the circuit MCr. Therefore, in order to distinguish the circuit MCr from the circuit MC, "r" is added to the reference numeral. Further, "r” is also added to the code of the circuit element described later, which is included in the circuit MCr.
  • the circuit MC has, for example, the circuit HC, and the circuit MCr has the circuit HCr.
  • the circuit HC and the circuit HCr each have a function of holding information (for example, potential, resistance value, current value, etc.).
  • the first data w i (k-1) set in the circuit MP [i, j] j ( k) is the information held in the respective circuits HC, and circuits HCr (e.g., potential, resistance, It is determined according to the current value, etc.).
  • each of the circuits HC and circuit HCr each information corresponding to the first data w i (k-1) j (k) (e.g., potential, resistance, current, etc.) to the wire OL [j] And is electrically connected to the wiring OLB [j].
  • the circuit MP [i, j] is electrically connected to the wiring VE [j] and the wiring VEr [j].
  • the wiring VE [j] and the wiring VEr [j] function as wiring for supplying a constant voltage. Further, the wiring VE [j] also functions as a wiring for discharging the current from the wiring OL via the circuit MC. Further, the wiring VEr [j] also functions as a wiring for discharging the current from the wiring OLB via the circuit MCr.
  • the wiring WL [i] shown in FIG. 9A corresponds to the wiring WL [i] in FIG. 7.
  • the wiring WL [i] is electrically connected to each of the circuit HC and the circuit HCr.
  • the wiring OL [j] and the circuit HC are brought into a conductive state
  • the wiring OLB [j] and the circuit HCr are brought into a conductive state.
  • the wiring OL [j], OLB such as by supplying a potential corresponding to each of the [j] first data w i (k-1) j (k), circuit HC, and the each of the circuits HCr You can input the electric potential and so on. After that, a predetermined potential is supplied to the wiring WL [i] so that the wiring OL [j] and the circuit HC are in a non-conducting state, and the wiring OLB [j] and the circuit HCr are in a non-conducting state. do.
  • the circuit HC, and the first data w i to each of the circuits HCr (k-1) such as the current corresponding to the j (k) is maintained.
  • the first data w i (k-1) j (k) is "-1", "0", a case of taking one of three values of "1".
  • a current corresponding to “1” is applied to the wiring VE [j] from the wiring OL [j] via the circuit MC. as flows, the circuit HC predetermined potential is maintained, and the wiring OLB [j] from the so no current flows through the circuit MCr wiring VEr [j], potential V 0 which is held in the circuit HCr Ru.
  • the potential V 0 is held in the circuit HCr so that the potential V 0 is held in the circuit HC and no current flows from the wiring OLB [j] to the wiring VEr [j] via the circuit MCr.
  • the potential V 0 can be the potential given by the wiring VCN in the description of FIG. 8A.
  • the first data w i (k-1) j (k) is an analog value, specifically, "negative analog value", "0", or, "the positive analog values”
  • the wiring VE [j] is connected to the “positive analog value” from the wiring OL [j] via the circuit MC.
  • the circuit HC holds a predetermined potential so that the analog current corresponding to the above can flow, and the circuit HCr does not allow the current to flow from the wiring OLB [j] to the wiring VEr [j] via the circuit MCr. Holds the potential V 0.
  • the wiring VE from the wiring OL [j] through the circuit MC [j] flows
  • the circuit HC holds the potential V 0 and allows the analog current corresponding to the "negative analog value" to flow from the wiring OLB [j] to the wiring VEr [j] via the circuit MCr.
  • a predetermined potential is held in the HCr.
  • the potential V 0 is held in the circuit HCr so that the potential V 0 is held in the circuit HC and no current flows from the wiring OLB [j] to the wiring VEr [j] via the circuit MCr.
  • the potential V 0 can be the potential given by the wiring VCN in the description of FIG. 8A, as in the previous example.
  • the circuit MC transfers a current or the like corresponding to the information held in the circuit HC (for example, a potential, a resistance value, a current value, etc.) to one of the wiring OL [j] and the wiring OLB [j].
  • the circuit MCr has a function of outputting to the wiring OL [j] or the wiring OLB [j], and the circuit MCr transfers a current or the like according to the information held in the circuit HCr (for example, a potential, a resistance value, or a current value). ] Has a function to output to the other side.
  • the circuit MC when the first potential is held in the circuit HC, the circuit MC is assumed to pass a current having the first current value from the wiring OL [j] or the wiring OLB [j] to the wiring VE, and the second current is passed through the circuit HC.
  • the circuit MC causes a current having a second current value to flow from the wiring OL [j] or the wiring OLB [j] to the wiring VE.
  • the circuit MCr is assumed to pass a current having the first current value from the wiring OL [j] or the wiring OLB [j] to the wiring VEr, and the circuit HCr is the first.
  • the circuit MCr shall pass a current having a second current value from the wiring OL [j] or the wiring OLB [j] to the wiring VEr.
  • the first current value each of the magnitude of the second current value is determined by the value of the first data w i (k-1) j (k).
  • the first current value may be larger or smaller than the second current value.
  • one of the first current value and the second current value may be zero current, that is, the current value may be zero.
  • the direction in which the current flows may differ between the current having the first current value and the current having the second current value.
  • the first data w i (k-1) j (k) is "-1", “0", if the take any of three values "1", the first current value or second current value It is preferable to configure the circuit MC and the circuit MCr so that one of them becomes zero.
  • the first data w i (k-1) j (k) is an analog value, for example, "negative analog value", "0", or, in the case of taking a "positive analog value" is the first current As for the value or the second current value, as an example, an analog value can be taken.
  • the current flowing from the wiring OL [j] or the wiring OLB [j] to the wiring VE via the circuit MC, and the current flowing from the wiring OL [j] or the wiring OLB [j] to the wiring VEr via the circuit MCr When and are equal to each other, the characteristics of the transistor may vary due to the manufacturing process of the transistor and the like, so that the potential held in the circuit MC and the potential held in the circuit MCr may not be equal.
  • the amount of current flowing from the wiring OL [j] or the wiring OLB [j] to the wiring VE via the circuit MC is determined by the wiring OL [ It can be made substantially equal to the amount of current flowing from the wiring OLB [j] to the wiring VEr via the circuit MCr.
  • the current or voltage according to the information held in the circuit HC and the circuit HCr may be regarded as a positive current or voltage. It may be a negative current or a voltage, a zero current or a zero voltage, or a mixture of positive, negative, and zero. That is, for example, one of the wiring OL [j] and the wiring OLB [j], for example, the current or voltage according to the above-mentioned "information held in the circuit HC (for example, potential, resistance value, current value, etc.)".
  • the circuit MCr has a function of outputting to the circuit HCr, and the circuit MCr transfers the current or voltage according to the information held in the circuit HCr (for example, potential, resistance value, or current value, etc.) to the wiring OL [j] or the wiring OLB.
  • the description "has a function to output to the other side of [j]” means that the current, voltage, etc.
  • the circuit HC according to the information held in the circuit HC (for example, potential, resistance value, current value, etc.) are connected to the wiring OL [ It has a function of discharging from either j] or the wiring OLB [j], and the circuit MCr has a current, a voltage, or the like according to the information held in the circuit HCr (for example, a potential, a resistance value, or a current value).
  • the circuit MCr has a current, a voltage, or the like according to the information held in the circuit HCr (for example, a potential, a resistance value, or a current value).
  • the wiring X1L [i] and the wiring X2L [i] shown in FIG. 9A correspond to the wiring XLS [i] in FIG. 7.
  • the second data z i (k-1) input to the circuit MP [i, j] is, for example, determined by the potentials or currents of the wiring X1L [i] and the wiring X2L [i]. Be done. Therefore, circuit MC, and the circuit MCr, for example, via a wire X1L [i] and the wiring X2L [i], the potential corresponding to the second data z i (k-1) is input.
  • the circuit MC is electrically connected to the wiring OL [j] and the wiring OLB [j]
  • the circuit MCr is electrically connected to the wiring OL [j] and the wiring OLB [j].
  • the circuit MC and the circuit MCr are, for example, in the wiring OL [j] and the wiring OLB [j] according to the potential or the current input to the wiring X1L [i] and the wiring X2L [i].
  • the current or potential corresponding to the product of the data w i (k-1) j (k) and the second data z i (k-1) is output.
  • the output destination of the current from the circuit MC and the circuit MCr is determined by the potentials of the wiring X1L [i] and the wiring X2L [i].
  • the current output from the circuit MC flows to either the wiring OL [j] or the wiring OLB [j]
  • the current output from the circuit MCr is the wiring OL [j] or the wiring OLB.
  • the circuit configuration is such that it flows to the other side of [j]. That is, the currents output from the circuit MC and the circuit MCr flow not in the same wiring but in different wirings.
  • a current may not flow from the circuit MC and the circuit MCr to either the wiring OL [j] or the wiring OLB [j].
  • the second data z i (k-1) takes any of the three values of "-1", "0", and "1".
  • the circuit MP makes the circuit MC and the wiring OL [j] conductive, and the circuit MCr and the wiring OLB [j] are connected to each other.
  • the interval conductive.
  • the circuit MP makes the circuit MC and the wiring OLB [j] conductive, and causes the circuit MCr and the wiring OL [j] to be in a conductive state. Make the space between them conductive.
  • the circuit MP puts the circuit MC and the wiring OL [j] in a non-conducting state and between the circuit MC and the wiring OLB [j] in a non-conducting state, and makes the circuit MCr and the wiring OL [j] non-conducting. And between the circuit MC and the wiring OLB [j] are made non-conducting.
  • a current may flow from the wiring OL [j] or the wiring OLB [j] to the wiring VEr [j] via the circuit MCr.
  • the circuit MC and the wiring OL [j] and the circuit MCr and the wiring OLB [j] are in a conductive state.
  • the second data z i (k-1) is “-1”
  • the circuit MC and the wiring OLB [j] and the circuit MCr and the wiring OL [j] are in a conductive state. ..
  • the wiring through a circuit MC OL [j] A current flows through the wiring VE [j], or a current flows from the wiring OL [j] to the wiring VEr [j] via the circuit MCr.
  • the wiring VE When the product of the first data w i (k-1) j (k) and the second data z i (k-1) is a value of zero, the wiring VE from the wiring OL [j] or the wiring OLB [j]. No current flows through [j], and no current flows from the wiring OL [j] or the wiring OLB [j] to the wiring VEr [j].
  • the first data w i (k-1) j (k) is a "1”
  • the second data z i (k-1) is "1"
  • a current I1 [i, j] having a first current value flows from the circuit MC to the wiring OL [j]
  • a current I2 [i, j] having a second current value flows from the circuit MCr to the wiring OLB [j].
  • the magnitude of the second current value is zero as an example.
  • the wiring OL [j from the circuit MC ] When the first data w i (k-1) j (k) is “-1” and the second data z i (k-1) is “1”, for example, the wiring OL [j from the circuit MC ], The current I1 [i, j] having the second current value flows, and the current I2 [i, j] having the first current value flows from the circuit MCr to the wiring OLB [j]. At this time, the magnitude of the second current value is zero as an example.
  • the first data w i (k-1) j (k) is “0” and the second data z i (k-1) is “1”
  • the first data is from the circuit MC to the wiring OL [j].
  • the magnitude of the second current value is zero as an example.
  • the first data w i (k-1) j (k) is a "1", when the second data z i (k-1) is "-1", the wiring from the circuit MC OLB [j ], The current I1 [i, j] having the first current value flows, and the current I2 [i, j] having the second current value flows from the circuit MCr to the wiring OL [j]. At this time, the magnitude of the second current value is zero as an example.
  • the first data w i (k-1) j (k) is “-1” and the second data z i (k-1) is “-1”, the wiring OLB [j] from the circuit MC.
  • the current I1 [i, j] having the second current value flows through the circuit MCr, and the current I2 [i, j] having the first current value flows from the circuit MCr to the wiring OL [j].
  • the magnitude of the second current value is zero as an example.
  • the circuit MC is changed to the wiring OLB [j].
  • the current I1 [i, j] having the second current value flows, and the current I2 [i, j] having the second current value flows from the circuit MCr to the wiring OL [j].
  • the magnitude of the second current value is zero as an example.
  • the circuit MC when the value of the product of the first data w i (k-1) j (k) and the second data z i (k-1) takes a positive value, the circuit MC Alternatively, a current flows from any of the circuits MCr to the wiring OL [j]. At this time, if the first data w i (k-1) j (k) is a positive value, a current flows from the circuit MC wiring OL [j], first data w i (k-1) j When (k) is a negative value, a current flows from the circuit MCr to the wiring OL [j].
  • the sum of the currents output from the plurality of circuits MC or circuits MCr connected to the wiring OL [j] will flow to the wiring OL [j]. That is, in the wiring OL [j], a current that is the sum of the positive values flows.
  • the sum of the currents output from the plurality of circuits MC or circuits MCr connected to the wiring OLB [j] will flow to the wiring OLB [j]. That is, in the wiring OLB [j], a current having a value obtained by summing the negative values flows.
  • the total current value flowing through the wiring OL [j] that is, the sum of the positive values and the total current value flowing through the wiring OLB [j], that is, the sum of the negative values are used.
  • the product-sum operation process can be performed. For example, if the total current value flowing through the wiring OL [j] is larger than the total current value flowing through the wiring OLB [j], it is determined that the product-sum calculation results in a positive value. Can be done. If the total current value flowing through the wiring OL [j] is smaller than the total current value flowing through the wiring OLB [j], it can be determined that a negative value is taken as a result of the product-sum calculation. .. If the total current value flowing through the wiring OL [j] and the total current value flowing through the wiring OLB [j] are approximately the same value, it is determined that the value of zero is taken as the result of the product-sum calculation. Can be done.
  • the second data z i (k-1) is “-1", “0", of “1", any two values, for example, “- 1", when the binary "1", Alternatively, the two values of "0” and “1” can be operated in the same manner.
  • the first data w i (k-1) j (k) is "-1", "0", "1", among the at either binary, e.g., "- 1", "1 In the case of two values of "” or in the case of two values of "0” and “1", the operation can be performed in the same manner.
  • the first data w i (k-1) j (k) is an analog value, or may take the digital values of multi-bit (multilevel).
  • a "negative analog value” may be used instead of "-1”
  • a "positive analog value” may be used instead of "1”.
  • the magnitude of the current flowing from the circuit MC or circuit MCr also, as an example, an analog value corresponding to the absolute value of the value of the first data w i (k-1) j (k).
  • the circuit MP [i, j] shown in FIG. 9B has a configuration in which the wiring X1L is replaced with the wiring WX1L. That is, in the circuit MP [i, j] of FIG. 9B, the wiring WX1L and the wiring WL switch between the conductive state or the non-conducting state between the wiring OL [j] and the circuit HC, and the wiring OLB [j]. It functions as a wiring that supplies a predetermined potential in order to switch between a conductive state and a non-conducting state with the circuit HCr.
  • the circuit MP [i, j] of FIG. 9B in the wiring WX1L wiring X2L are circuit MP [i, j] current corresponding to the second data z i that is input to the (k-1), voltage, etc. Functions as giving wiring.
  • the circuit MP [i, j] of FIG. 9B has the wiring WX1L like the arithmetic circuit 130 shown in FIG. 4, and does not have the wiring IL and the wiring ILB like the arithmetic circuit 140 shown in FIG. It can be applied to arithmetic circuits. Specifically, for example, the circuit MP [i, j] of FIG. 9B can be applied to the circuit MP [i, j] of the arithmetic circuit 150 shown in FIG.
  • the circuit MP [i, j] shown in FIG. 9C is a modification of the circuit MP [i, j] of FIG. 9A.
  • the circuit MP [i, j] of FIG. 9C has a circuit MC and a circuit MCr, similarly to the circuit MP [i, j] of FIG. 9A.
  • the circuit MP [i, j] of FIG. 9C is different from the circuit MP [i, j] of FIG. 9A in that the circuit MCr does not include the circuit HCr.
  • the circuit MCr does not have the circuit HCr, the arithmetic circuit to which the circuit MP [i, j] of FIG. 9C is applied has the wiring ILB [j] for supplying the potential held in the circuit HCr. It does not have to be. In addition, the circuit MCr may not be electrically connected to the wiring WL [i].
  • the circuit HC included in the circuit MC is electrically connected to the circuit MCr. That is, the circuit MP [i, j] of FIG. 9C is configured such that the circuit MCr and the circuit MC share the circuit HC with each other.
  • an inverted signal can be supplied from the circuit HC to the circuit MCr with respect to the signal held by the circuit HC. This makes it possible for the circuit MC and the circuit MCr to perform different operations.
  • the internal circuit configuration is different between the circuit MC and the circuit MCr, and as a result, the magnitude of the current output by the circuit MC and the circuit MCr for the same signal held by the circuit HC. Can be different.
  • the first data w i to the circuit HC (k-1) holds the potential corresponding to the j (k), wiring potential corresponding to the second data z i (k-1) X1L [i] and wiring by supplying X2L [i],
  • the circuit MP [i, j] is the wiring OL [j] and the wiring OLB [j], first data w i (k-1) j (k) and the second data It is possible to output a current corresponding to the product of z i (k-1).
  • the arithmetic circuit 110 to which the circuit MP of FIG. 9C is applied can be changed to, for example, the circuit configuration of the arithmetic circuit 140 shown in FIG.
  • the circuit MP [i, j] shown in FIG. 9D is a modification of the circuit MP [i, j] of FIG. 9A, and specifically, the circuit MP [i, j] applicable to the arithmetic circuit 160 of FIG. j] is a configuration example.
  • the arithmetic circuit 160 has a configuration in which the wiring ILB [1] to the wiring ILB [n] are removed from the arithmetic circuit 110 of FIG.
  • the circuit MP [i, j] of FIG. 9D has a circuit MC and a circuit MCr, similarly to the circuit MP [i, j] of FIG. 9A.
  • the circuit MP [i, j] of FIG. 9D and the circuit MP [i, j] of FIG. 9A have different wiring configurations that are electrically connected.
  • the wiring W1L [i] and the wiring W2L [i] shown in FIG. 9D correspond to the wiring WLS [i] in FIG.
  • the wiring W1L [i] is electrically connected to the circuit HC, and the wiring W2L [i] is electrically connected to the circuit HCr.
  • the wiring IL [j] is electrically connected to the circuit HC and the circuit HCr.
  • circuit MP [i, j] of FIG. 9D when different information (for example, voltage, resistance value, current, etc.) is held in the circuit HC and the circuit HCr, the information holding operation in the circuit HC and the circuit HCr is performed. , It is preferable to perform them in order, not simultaneously.
  • circuit MP [i, j] first data w i of (k-1) j (k ) , the first information to the circuit HC, and if that can be expressed by holding the second information circuit HCr think.
  • a predetermined potential is applied to each of the wiring W1L [i] and the wiring W2L [i] to make the circuit HC and the wiring IL [j] conductive, and the circuit HCr and the wiring IL [j] are connected. Make the space non-conducting.
  • the first information can be given to the circuit HC by supplying the wiring IL [j] with a current, a voltage, or the like corresponding to the first information.
  • a predetermined potential is applied to each of the wiring W1L [i] and the wiring W2L [i] to make the circuit HC and the wiring IL [j] non-conducting, and the circuit HCr and the wiring IL [j]. Make the connection between and.
  • circuit MP [i, j] may be set w i (k-1) j (k) as the first data.
  • each of the circuit HC and circuit HCr e.g., voltage, resistance, current, etc.
  • the circuit HC and the wiring IL [j] are in a conductive state
  • the circuit HCr and the wiring IL [j] are connected.
  • a predetermined potential is applied to each of the wiring W1L [i] and the wiring W2L [i] so as to be in a conductive state between the wiring IL [j] and the circuit HC and the circuit HCr.
  • the current, voltage, etc. corresponding to the information may be supplied.
  • Circuit MP in FIG. 9D [i, j] is a circuit HC, and the circuit first data w i (k-1) holds the potential corresponding to the j (k) in HCr, second data z i (k-1 )
  • the circuit first data w i (k-1) holds the potential corresponding to the j (k) in HCr, second data z i (k-1 )
  • the circuit MP [i, j] shown in FIG. 9E is a modification of the circuit MP [i, j] of FIG. 9D.
  • the circuit MP [i, j] of FIG. 9E has a circuit MC and a circuit MCr, similarly to the circuit MP [i, j] of FIG. 9D.
  • the circuit MP [i, j] of FIG. 9E and the circuit MP [i, j] of FIG. 9D have different wiring configurations that are electrically connected.
  • the wiring ILB [j] is added to the circuit MP of FIG. 9D, and the wiring W1L [i] and the wiring W2L [i] are electrically connected to the circuit MP of FIG. 9D. ] Is replaced with the wiring WL [i].
  • the wiring IL [j] is electrically connected to the circuit HC
  • the wiring ILB [j] is electrically connected to the circuit HCr. That is, in the circuit MP of FIG. 9D, the wiring IL [j] functions as wiring for supplying current, voltage, etc. according to information (for example, voltage, resistance value, current, etc.) to the circuit HC and the circuit HCr, respectively.
  • the wiring IL [j] functions as a wiring for supplying the circuit HC with a current, a voltage, etc. according to the information
  • the wiring ILB [j] functions as a wiring corresponding to the information to the circuit HCr. , Functions as wiring to supply voltage, etc.
  • the wiring W1L [i] is illustrated as the wiring for controlling the switching between the circuit HC and the wiring IL [j] in the conduction state or the non-conduction state, and the circuit HCr and the wiring ILB [j] are shown.
  • Wiring W2L [i] is shown as wiring for controlling switching between the conduction state and the non-conduction state, but in the circuit MP of FIG. 9E, the wiring W1L [i] and the wiring W2L [i] are used.
  • Wiring WL [i] is shown as a grouped wiring.
  • circuit MP of FIG. 9E can be applied to, for example, the arithmetic circuit 110 of FIG. 2 and the arithmetic circuit 120 of FIG.
  • the circuit MP [i, j] shown in FIG. 9F is a modification of the circuit MP [i, j] in FIG. 9A.
  • the circuit MP [i, j] of FIG. 9F has a circuit MC and a circuit MCr, similarly to the circuit MP [i, j] of FIG. 9A.
  • the circuit MC is not electrically connected to the wiring OLB [j] and the circuit MCr is not electrically connected to the wiring OL [j]. And, it is different from the circuit MP [i, j] of FIG. 9A.
  • the wiring WL [i] shown in FIG. 9F is electrically connected to the circuit HC and the circuit HCr. Further, the wiring XL [i] shown in FIG. 9F is electrically connected to the circuit MC and the circuit MCr.
  • the circuit MC is not electrically connected to the wiring OLB [j]
  • the circuit MCr is not electrically connected to the wiring OL [j]. .. That is, unlike the circuit MP [i, j] of FIGS. 9A to 9E, the circuit MP [i, j] of FIG. 9F does not allow the current output from the circuit MC to flow to the wiring OLB [j] and is transmitted from the circuit MCr. The output current does not flow to the wiring OL [j].
  • the circuit MP [i, j] of FIG. 9F is preferably applied to the arithmetic circuit when the second data z i (k-1) has a binary value of “0” or “1”.
  • the circuit MP makes the circuit MC and the wiring OL [j] conductive, and the circuit MCr and the wiring OLB [j] are connected to each other. Make the interval conductive.
  • the current output by each of the circuit MC and the circuit MCr can be transferred to either the wiring OL [j] or the wiring OLB [j].
  • the circuit MP makes the circuit MC and the wiring OL [j] non-conducting, and the circuit MC and the wiring OLB [j] in a non-conducting state, and the circuit MCr and the wiring OL [j]. And between the circuit MCr and the wiring OLB [j] are made non-conducting.
  • the first data w i (k-1) j (k) is "-1", "0", " The operation can be performed when any of the three values of "1” is taken and the second data z i (k-1) takes two values of "0” and "1".
  • the first data w i (k-1) j (k) is "-1", "0", "1", of, any two values, for example, "- 1", "1” It can be operated even in the case of two values or in the case of two values of "0” and "1".
  • the first data w i (k-1) j (k) is an analog value, or may take the digital values of multi-bit (multilevel).
  • a "negative analog value” may be used instead of "-1”
  • a "positive analog value” may be used instead of "1”.
  • the magnitude of the current flowing from the circuit MC or circuit MCr also, as an example, an analog value corresponding to the absolute value of the value of the first data w i (k-1) j (k).
  • Circuit MP [i, j] shown in FIG. 10A similar to FIG. 9A, the wiring OL [j] and the wiring OLB [j], first data w i (k-1) j (k) and the second data It is a circuit capable of outputting a current corresponding to the product of z i (k-1).
  • the circuit MP [i, j] of FIG. 10A can be applied to, for example, the arithmetic circuit 110 of FIG.
  • the circuit MP [i, j] of FIG. 10A has a transistor MZ in addition to the circuit MC and the circuit MCr.
  • the first terminal of the transistor MZ is electrically connected to the first terminal of the circuit MC and the first terminal of the circuit MCr.
  • the second terminal of the transistor MZ is electrically connected to the wiring VL.
  • the gate of the transistor MZ is electrically connected to the wiring XL [i].
  • the wiring VL functions as a wiring that gives a constant voltage, for example.
  • the constant voltage is preferably determined by the configuration of the circuit MP [i, j], the arithmetic circuit 110, and the like.
  • VDD which is a high level potential
  • VSS which is a low level potential
  • ground potential and the like can be used as the constant voltage.
  • the wiring WL [i] shown in FIG. 10A corresponds to the wiring WLS [i] in the arithmetic circuit 110 of FIG.
  • the wiring WL [i] is electrically connected to the circuit HC and the circuit HCr.
  • the wiring OL [j] is electrically connected to the second terminal of the circuit MC. Further, the wiring OLB [j] is electrically connected to the second terminal of the circuit MCr.
  • the wiring IL [j] is electrically connected to the circuit HC
  • the wiring ILB [j] is electrically connected to the circuit HCr.
  • the circuit MC applies a current corresponding to the potential held in the circuit HC when the constant voltage given by the wiring VL is supplied to the first terminal of the circuit MC. It has a function of flowing between the first terminal and the second terminal of the circuit MC. Further, in the circuit MCr, when the constant voltage given by the wiring VL is supplied to the first terminal of the circuit MC, the current corresponding to the potential held in the circuit HCr is applied to the first terminal and the second terminal of the circuit MCr. It has a function to flow between and.
  • the circuit MP [i, j] circuit HC for by holding the potential corresponding to the first data w i (k-1) j (k) to the respective circuit HCr, first the first terminal of the circuit MC
  • the amount of current flowing between the two terminals and the amount of current flowing between the first terminal and the second terminal of the circuit MCr can be determined.
  • the circuit MC (circuit MCr) may be, for example, the first terminal and the second terminal of the circuit MC (circuit MCr). It may be assumed that no current flows between the and.
  • circuit HC when the potential corresponding to the first data w i of "1" to each of the circuits HCr (k-1) j ( k) is maintained, giving a constant voltage to provide the wiring VL circuit MC
  • the circuit MC causes a predetermined current to flow between the first terminal and the second terminal of the circuit MC. Therefore, a current flows between the circuit MC and the wiring OL.
  • the circuit MCr does not allow a current to flow between the first terminal and the second terminal of the circuit MCr. Therefore, no current flows between the circuit MCr and the wiring OLB.
  • circuit HC when the potential corresponding to the first data w i of "-1", respectively (k-1) j (k ) of the circuit HCr is held constant to provide the wiring VL circuit MC
  • the circuit MCr causes a predetermined current to flow between the first terminal and the second terminal of the circuit MCr. Therefore, a current flows between the circuit MCr and the wiring OLB.
  • the circuit MC does not pass a current between the first terminal and the second terminal of the circuit MC. Therefore, no current flows between the circuit MC and the wiring OL.
  • circuit HC when the first data w i (k-1) potential corresponding to j (k) for each "0" of the circuit HCr held, wiring VL circuit MC and a circuit MCr Regardless of whether a constant voltage is applied, the circuit MC does not pass current between the first and second terminals of the circuit MC, and the circuit MCr is between the first and second terminals of the circuit MCr. Do not pass current. That is, no current flows between the circuit MC and the wiring OL, and no current flows between the circuit MCr and the wiring OLB.
  • circuit HC is held in the circuit HCr, a specific example of a potential corresponding to the first data w i (k-1) j (k) is, 9A
  • the circuit HC and the circuit HCr have a function of holding information such as a current and a resistance value instead of a potential, like the circuit MP [i, j] of FIG. 9A.
  • the circuit MC and the circuit MCr may have a function of passing a current according to the information.
  • the wiring XL [i] shown in FIG. 10A corresponds to the wiring XLS [i] in the arithmetic circuit 110 of FIG.
  • the second data z i (k-1) input to the circuit MP [i, j] is, for example, determined by the potential, current, and the like of the wiring XL [i]. Therefore, the gate of the transistor MZ, for example, via the wiring XL [i], a potential corresponding to the second data z i (k-1) is input.
  • the second data z i (k-1) takes either of two values of “0” and “1”.
  • the second data z i (k-1) is “1”
  • the wiring XL [i] is given a high level potential.
  • the circuit MP makes the wiring VL and the first terminal of the circuit MC conductive, and makes the wiring VL and the first terminal of the circuit MCr conductive. .. That is, when the second data z i (k-1) is “1”, a constant voltage from the wiring VL is given to the circuit MC and the circuit MCr.
  • the circuit MP puts the circuit MC and the wiring OL [j] in a non-conducting state, and puts the circuit MCr and the wiring OL [j] in a non-conducting state. That is, when the second data z i (k-1) is “0”, the circuit MC and the circuit MCr are not given a constant voltage from the wiring VL.
  • the first data w i (k-1) j (k) is a "1", when the second data z i (k-1) is "1", the circuit MC and the wiring OL The result is that no current flows between the circuit MCr and the wiring OLB.
  • the first data w i (k-1) j (k) is a "-1”, if the second data z i (k-1) is "1", the circuit MC and the wiring OL No current flows between the circuit MCr and the current flows between the circuit MCr and the wiring OLB.
  • the first data w i (k-1) j (k) is a "0"
  • the second data z i (k-1) is "1”
  • the circuit MC and wire OL As a result, no current flows between the circuits MCr and the wiring OLB.
  • the second data z i (k-1) is "0”
  • the first data w i (k-1) j (k) is "-1", "0", "1” In either case, no current flows between the circuit MC and the wiring OL, and between the circuit MCr and the wiring OLB.
  • the circuit MP in Figure 10A [i, j] similarly to the circuit MP [i, j] of FIG. 9F, as an example, the first data w i (k-1) j (k) is "-1" , "0", "1” takes one of three values, the second data z i (k-1) is "0", in the case of taking two values of "1", it is possible to perform an operation.
  • the circuit MP in Figure 10A [i, j] is the first data w i (k-1) j (k) is "-1", "0 , “1", any two values, for example, "-1", "1", or "0", "1” can be operated. can.
  • the first data w i (k-1) j (k) is an analog value, or may take the digital values of multi-bit (multilevel).
  • a "negative analog value” may be used instead of "-1”
  • a "positive analog value” may be used instead of "1”.
  • the magnitude of the current flowing from the circuit MC or circuit MCr also, as an example, an analog value corresponding to the absolute value of the value of the first data w i (k-1) j (k).
  • the wiring IL [j] and the wiring OL [j] are combined into one wiring OL [j] as shown in the circuit MP [i, j] shown in FIG. 10B.
  • the configuration may be changed so that the wiring ILB [j] and the wiring OLB [j] are combined into one wiring OLB [j].
  • the arithmetic circuit 140 of FIG. 13 is shown focusing on the circuit located in the j-th column of the arithmetic circuit 140 of FIG. That is, the arithmetic circuit 140 of FIG. 13 is from the neuron N 1 (k-1) to the neuron N m (k-1) input to the neuron N j (k) in the neural network 100 shown in FIG. 1A. Multiply-accumulate operation of signals z 1 (k-1) to z m (k-1) and weight coefficients w 1 (k-1) j (k) to w m (k-1) j (k) , Corresponds to the calculation of the activation function using the result of the product-sum operation and the circuit to be performed. Further, it is assumed that the circuit MP included in the array unit ALP of the arithmetic circuit 140 of FIG. 13 applies the circuit MP of FIG. 9B.
  • the first data w 1 (k-1) j (k) to w m (k-1) j (k) is input to the circuit MP [1, j] to the circuit MP [m, j]. Is set.
  • a predetermined potential is sequentially input to the wiring WLS [1] to the wiring WLS [m] by the circuit WLD, and the circuit MP [1] is used.
  • J] to circuit MP [m, j] are selected in order, and for each circuit HC and circuit HCr of the circuit MC and circuit MCr included in the selected circuit MP, from the circuit ILD.
  • the potential, the current, etc. according to the first data are supplied via the switching circuit TW [j], the wiring OL [j], and the OLB [j]. Then, after supplying the potential, current, etc., the circuit MP [1, j] to the circuit MP [m] is deselected by the circuit WLD to deselect each of the circuit MP [1, j] to the circuit MP [m, j].
  • J] has the first data w 1 (k-1) j (k) to w m (k-1) j (k) in each circuit MC of the circuit MCr and each circuit HC and circuit HCr. It is possible to hold the corresponding potential, current, etc.
  • the circuit HC has the positive value. A value corresponding to the value of is input, and a value corresponding to zero is input to the circuit HCr.
  • each of the first data w 1 (k-1) j (k) to w m (k-1) j (k) takes a negative value, it corresponds to zero in the circuit HC. A value is input, and a value corresponding to the absolute value of the negative value is input to the circuit HCr.
  • the second data z 1 (k-1) to z m (k- ) are applied to the wiring X1L [1] to the wiring X1L [m] and the wiring X2L [1] to the wiring X2L [m] by the circuit XLD. 1) is supplied.
  • the second data z 1 (k-1) is supplied to the wiring X1L [i] and the wiring X2L [i].
  • the wiring X1L [i] and the wiring X2L [i] correspond to the wiring XLS [i] of the arithmetic circuit 140 shown in FIG.
  • Circuit MP [1, j] according to the second data z 1 (k-1) to z m (k-1) input to each of the circuit MP [1, j] to the circuit MP [m, j].
  • the conduction state between the circuit MC included in the circuit MP [m, j] and the circuit MCr and the wiring OL [j] and the wiring OLB [j] is determined.
  • the state of "the circuit MC and the circuit MCr become non-conducting with the wiring OL [j] and the wiring OLB [j], respectively” is taken.
  • the wiring X1L [1] when a positive value is taken for the second data z 1 (k-1) , the wiring X1L [1] is in a conductive state between the circuit MC and the wiring OL [j], and the wiring X1L [1] is in a conductive state.
  • the value of the wiring X2L [1] is such that the circuit MC and the wiring OLB [j] can be in a non-conducting state, and the circuit MCr and the wiring OL [j] can be in a non-conducting state. Enter.
  • the wiring X1L [1] When a negative value is taken for the second data z 1 (k-1) , the wiring X1L [1] is in a conductive state between the circuit MC and the wiring OLB [j], and the circuit Enter a value that allows the conduction state between the MCr and the wiring OL [j].
  • the value of the wiring X2L [1] is such that the circuit MC and the wiring OL [j] can be in a non-conducting state, and the circuit MCr and the wiring OLB [j] can be in a non-conducting state. Enter.
  • the wiring X1L [1] is in a non-conducting state between the circuit MC and the wiring OLB [j], and the wiring X1L [1] is in a non-conducting state.
  • the value of the wiring X2L [1] is such that the circuit MC and the wiring OL [j] can be in a non-conducting state, and the circuit MCr and the wiring OLB [j] can be in a non-conducting state. Enter.
  • the current is input and output between the circuit MCr and the wiring OL [j] and the wiring OLB [j]. .. Furthermore, the amount of the current is dependent on the circuit MP [i, j] first data w i set to (k-1) j (k ) and / or the second data z i (k-1) ..
  • the current flowing from the wiring OL [j] to the circuit MC or the circuit MCr is I [i, j]
  • the current flowing from the wiring OLB [j] to the circuit MC or the circuit MCr Let IB [i, j]. Then, if the current flowing from the circuit ACTF [j] to the wiring OL [j] is I out [j] and the current flowing from the wiring OLB [j] to the circuit ACTF [j] is I Bout [j], then I out [. j] and I Bout [j] can be expressed by the following equations.
  • Circuit MP [i, j] in, as an example, when the first data w i (k-1) j (k) is "+1", circuit MC is discharged I (+1), circuit MCr is I ( shall discharging -1), when the first data w i (k-1) j (k) is "-1", the circuit MC is discharged I (-1), circuit MCr is I (+1 ) shall discharging, when the first data w i (k-1) j (k) is "0”, circuit MC is discharged I (-1), circuit MCr is I (-1) It shall be discharged.
  • the current I [i, j] flowing from the wiring OL [j] to the circuit MC or the circuit MCr and the current flowing from the wiring OLB [j] to the circuit MC or the circuit MCr. and I B [i, j], is as shown in the table below.
  • the circuit MP [i, j] may be configured so that the amount of current of I (-1) becomes 0.
  • the current I [i, j] may be a current flowing from the circuit MC or the circuit MCr to the wiring OL [j].
  • current I B [i, j] may be a current flowing from the circuit MC or circuit MCr wiring OLB [j].
  • each of I out [j] and I Bout [j] flowing from each of the wiring OL [j] and the wiring OLB [j] is input to the circuit ACTF [j], whereby the circuit ACTF [ As an example, j] compares I out [j] and I Bout [j]. As an example, the circuit ACTF [j] outputs a signal z j (k) transmitted by the neuron N j (k) to the neurons in the (k + 1) layer, depending on the result of the comparison.
  • the signal z 1 (k-1) from the neuron N 1 (k-1) to the neuron N m (k-1) input to the neuron N j (k) by the arithmetic circuit 140 of FIG. 13 The product-sum operation of to z m (k-1) and the weight coefficient w 1 (k-1) j (k) to w m (k-1) j (k), and the result of the product-sum operation. It is possible to perform the calculation of the activation function used. Further, by providing n rows of circuit MPs in the array unit ALP of the arithmetic circuit of FIG. 13, a circuit equivalent to the arithmetic circuit 140 of FIG. 7 can be configured. That is, the arithmetic circuit 140 of FIG. 7 simultaneously performs the product-sum operation and the operation of the activation function using the result of the product-sum operation in each of the neurons N 1 (k) to N n (k). It can be carried out.
  • Equation (1.3) corresponds to an operation in which the result of the sum of products in equation (1.2) is biased.
  • a circuit that gives a bias value to the wiring OL and the wiring OLB may be provided.
  • the arithmetic circuit 170 shown in FIG. 14 has a circuit configuration in which the circuit BS [1] to the circuit BS [n] are added to the array portion ALP of the arithmetic circuit 150 of FIG.
  • the circuit BS [j] is electrically connected to the wiring OL [j], the wiring OLB [j], the wiring WLBS, and the wiring WXBS.
  • the wiring WLBS is the same as the wiring WLS [1] to the wiring WLS [m] of the arithmetic circuit 110 of FIG. 2 and the wiring WL [1] to the wiring WL [m] of the arithmetic circuit 140 of FIG. 1] to circuit BS [n] functions as wiring for supplying a signal for turning on or off the writing switching element. Therefore, the wiring WLBS can supply the signal from the circuit WLD to the wiring WLBS by being electrically connected to the circuit WLD.
  • Wiring WXBS similarly to the wiring XLS [1] to the wiring XLS [m] of the arithmetic circuit 110 in FIG. 2, the neuron N i (k-1) second data z i outputted from the (k-1) It functions as wiring that supplies the corresponding information (for example, potential, current value, etc.) to the circuit BS [1] to the circuit BS [n]. Therefore, the wiring WXBS can supply the information from the circuit XLD to the wiring WXBS by being electrically connected to the circuit XLD.
  • the wiring WXBS is used as a selection signal line for writing information to the circuit BS [1] to the circuit BS [n], similarly to the wiring WX1L [1] to the wiring WX1L [n] of the arithmetic circuit 140 in FIG. It may be combined.
  • the wiring WXBS shows an example of being electrically connected to the circuit WLD.
  • the circuit WLD sends a signal to each of the wiring WLBS and the wiring WXBS to turn on or off the writing switching element included in the circuit BS [1] to the circuit BS [n]. Can be supplied.
  • the amount of current flowing from the circuit MP [1, j] to the circuit MP [m, j] to the wiring OL [j] or the wiring OLB [j] is the equation (1. 5) can be expressed by the equation (1.6).
  • the current flowing from the circuit BS [j] to the wiring OL [j] is IBIAS [.
  • IBIASB [j] the current flowing from the circuit BS [j] to the wiring OLB [j]
  • each of the equations (1.5) and (1.6) can be rewritten as the following equations. can.
  • I out [j] and I Bout [j] including the bias can be generated as the operation of the equation (1.3). Further, the biased I out [j] and I Bout [j] are biased by being input to the circuit ACTF [j], and the output signal z j (k ) from the neuron N j (k) is biased. ) Can be generated.
  • the circuit BS [1] to the circuit BS [n] are configured to be provided for one line with respect to the array unit ALP, but one aspect of the present invention is not limited to this.
  • the circuit BS [1] to the circuit BS [n] may be provided with two or more rows with respect to the array unit ALP.
  • a part or all of the transistors included in each of the above-mentioned array unit ALP, circuit ILD, circuit WLD, circuit XLD, circuit AFP, circuit MP, switching circuit TW, etc. are, for example, OS transistors. It is preferable to have.
  • the transistor having a function of holding the electric charge accumulated in a capacitive element or the like is preferably an OS transistor.
  • the OS transistor has the structure of the transistor described in the fifth embodiment.
  • one or a plurality of materials may be selected from indium, element M (element M is aluminum, gallium, yttrium, or tin), and zinc.
  • a metal oxide composed of indium, gallium, and zinc is a semiconductor having a high band gap and is intrinsic (also referred to as type I) or substantially intrinsic, and the carrier concentration of the metal oxide is 1. It is preferably x10 18 cm -3 or less, more preferably less than 1 x 10 17 cm -3 , even more preferably less than 1 x 10 16 cm -3 , and even more preferably 1 x 10 13 cm -3. It is more preferably less than 1 ⁇ 10 12 cm -3 .
  • the off-current of the OS transistor in which the metal oxide is contained in the channel forming region is 10 aA (1 ⁇ 10 -17 A) or less per 1 ⁇ m of the channel width, preferably 1 aA (1 ⁇ 10 -18 A) per 1 ⁇ m of the channel width.
  • 10 zA (1 ⁇ 10 -20 A) or less per 1 ⁇ m of channel width still more preferably 1 zA (1 ⁇ 10 -21 A) or less per 1 ⁇ m of channel width, still more preferably 100 yA (1 ⁇ ) per 1 ⁇ m of channel width. 10-22 A) It can be less than or equal to.
  • the carrier concentration of the metal oxide of the OS transistor is low, the off current remains low even when the temperature of the OS transistor changes. For example, even if the temperature of the OS transistor is 150 ° C., the off current can be set to 100 zA per 1 ⁇ m of channel width.
  • the transistor included in the array unit ALP, circuit ILD, circuit WLD, circuit XLD, circuit AFP, circuit MP, switching circuit TW, etc. may not be an OS transistor. good.
  • a transistor (Si transistor) containing silicon in the channel forming region may be used.
  • the silicon for example, single crystal silicon, amorphous silicon (sometimes referred to as hydride amorphous silicon), microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • the transistor other than the OS transistor and the Si transistor for example, a transistor in which Ge and the like are included in the channel forming region, and a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, and SiGe are included in the channel forming region.
  • Transistors, transistors in which carbon nanotubes are contained in the channel forming region, transistors in which organic semiconductors are contained in the channel forming region, and the like can be used.
  • an n-type semiconductor can be produced by using a metal oxide containing indium (for example, In oxide) or a metal oxide containing zinc (for example, Zn oxide).
  • the arithmetic circuit 110, the arithmetic circuit 120, the arithmetic circuit 130, the arithmetic circuit 140, the arithmetic circuit 150, the arithmetic circuit 160, and the arithmetic circuit 170 include an array unit ALP, a circuit ILD, a circuit WLD, a circuit XLD, a circuit AFP, and a circuit MP.
  • An OS transistor may be applied as the n-channel transistor included in the above, and a Si transistor may be applied as the p-channel transistor.
  • [1,1], [i, j], [m, n] and the like indicating the positions in the array unit ALP are added to the code of the circuit MP, but in the present embodiment, they are added. Unless otherwise specified, the description of [1,1], [i, j], [m, n], etc. is omitted for the code of the circuit MP.
  • the circuit MP shown in FIG. 15A is an example of the configuration of the circuit MP of FIG. 9B, and the circuit MC included in the circuit MP of FIG. 15A includes transistors M1 to M4 and a capacitance C1 as an example.
  • the circuit HC is composed of the transistor M2 and the capacitance C1.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral.
  • the transistors M1 to M4 shown in FIG. 15A are n-channel transistors having a multi-gate structure having gates above and below the channel, and the transistors M1 to M4 are the first gate and the second, respectively.
  • Has a gate it is preferable that the transistors M3 and the transistor M4 have the same size.
  • the first gate is described as a gate (sometimes referred to as a front gate) and the second gate is described as a back gate, but the first gate is described as an example.
  • the second gate can be interchanged with each other. Therefore, in the present specification and the like, the phrase "gate" can be replaced with the phrase "back gate".
  • the phrase “backgate” can be replaced with the phrase “gate”.
  • the connection configuration that "the gate is electrically connected to the first wiring and the back gate is electrically connected to the second wiring” is "the back gate is electrically connected to the first wiring”.
  • the gate is electrically connected to the second wiring.
  • the back gate of the transistor M1 may be electrically connected to the first terminal of the capacitance C1 and the first terminal of the transistor M2.
  • the semiconductor device of one aspect of the present invention does not depend on the connection configuration of the back gate of the transistor.
  • a back gate is shown in the transistors M1 to M4 shown in FIG. 15A, and the connection configuration of the back gate is not shown.
  • the electrical connection destination of the back gate is at the design stage. You can decide.
  • the gate and the back gate may be electrically connected in order to increase the on-current of the transistor. That is, for example, the gate of the transistor M2 and the back gate may be electrically connected.
  • a wiring electrically connected to an external circuit or the like is provided in order to fluctuate the threshold voltage of the transistor or to reduce the off current of the transistor. Therefore, a fixed potential or a variable potential may be applied to the back gate of the transistor by the external circuit or the like. The same applies not only to FIG. 15A but also to the transistors described in other parts of the specification or the transistors shown in other drawings.
  • the semiconductor device of one aspect of the present invention does not depend on the structure of the transistor included in the semiconductor device.
  • the transistors M1 to M4 shown in FIG. 15A may have a configuration that does not have a back gate, that is, a transistor having a single gate structure, as shown in FIG. 15C.
  • some transistors may have a configuration having a back gate, and some other transistors may have a configuration having no back gate. The same applies not only to the circuit diagram shown in FIG. 15A, but also to the transistors described in other parts of the specification or the transistors shown in other drawings.
  • transistors having various structures can be used as the transistors. Therefore, the type of transistor used is not limited.
  • a transistor or the like can be used.
  • a thin film transistor (TFT) obtained by thinning those semiconductors can be used.
  • TFT thin film transistor
  • the manufacturing equipment can be made large, it can be manufactured on a large substrate. Therefore, since a large number of display devices can be manufactured at the same time, it can be manufactured at low cost. Alternatively, since the production temperature is low, a substrate having weak heat resistance can be used. Therefore, a transistor can be manufactured on a translucent substrate. Alternatively, the transmission of light in the display element can be controlled by using a transistor on a transparent substrate. Alternatively, since the film thickness of the transistor is thin, a part of the film forming the transistor can transmit light. Therefore, the aperture ratio can be improved.
  • a compound semiconductor for example, SiGe, GaAs, etc.
  • an oxide semiconductor for example, Zn-O, In-Ga-Zn-O, In-Zn-O, In-Sn-O
  • a transistor having (ITO), Sn—O, Ti—O, Al—Zn—Sn—O (AZTO), In—Sn—Zn—O, etc.) can be used.
  • these compound semiconductors or thin film transistors obtained by thinning these oxide semiconductors can be used. As a result, the manufacturing temperature can be lowered, so that the transistor can be manufactured at room temperature, for example.
  • the transistor can be directly formed on a substrate having low heat resistance, for example, a plastic substrate or a film substrate.
  • these compound semiconductors or oxide semiconductors can be used not only for the channel portion of the transistor but also for other purposes.
  • these compound semiconductors or oxide semiconductors can be used as wirings, resistance elements, pixel electrodes, translucent electrodes, and the like. Since they can be formed or formed at the same time as the transistor, the cost can be reduced.
  • a transistor formed by an inkjet method or a printing method can be used. These allow it to be manufactured at room temperature, at a low degree of vacuum, or on a large substrate. Therefore, since it can be manufactured without using a mask (reticle), the layout of the transistor can be easily changed. Alternatively, since it can be manufactured without using a resist, the material cost can be reduced and the number of processes can be reduced. Alternatively, since the film can be attached only to the necessary part, the material is not wasted and the cost can be reduced as compared with the manufacturing method in which the film is formed on the entire surface and then etched.
  • a transistor having an organic semiconductor, carbon nanotubes, or the like can be used as an example of the transistor. These make it possible to form a transistor on a bendable substrate. Devices using transistors having organic semiconductors, carbon nanotubes, etc. can be made strong against impact.
  • a transistor having various structures can be used.
  • a MOS type transistor, a junction type transistor, a bipolar transistor, or the like can be used as the transistor.
  • MOS transistor the size of the transistor can be reduced. Therefore, a large number of transistors can be mounted.
  • bipolar transistor as a transistor, a large current can flow. Therefore, the circuit can be operated at high speed.
  • the MOS transistor and the bipolar transistor may be mixed and formed on one substrate. As a result, low power consumption, miniaturization, high-speed operation, and the like can be realized.
  • a transistor having a structure in which gate electrodes are arranged above and below the active layer can be applied.
  • the circuit configuration is such that a plurality of transistors are connected in parallel. Therefore, since the channel formation region increases, the current value can be increased.
  • a depletion layer can be easily formed, so that the S value can be improved.
  • a structure in which a gate electrode is arranged on an active layer a structure in which a gate electrode is arranged under an active layer, a normal stagger structure, a reverse stagger structure, and a plurality of channel regions are used.
  • Transistors such as a structure divided into two, a structure in which active layers are connected in parallel, or a structure in which active layers are connected in series can be used.
  • the transistor can have various configurations such as a planar type, a FIN type, a TRI-GATE type, a top gate type, a bottom gate type, and a double gate type (gates are arranged above and below the channel). ..
  • a transistor having a structure in which at least one of the source electrode and the drain electrode overlaps the active layer (or a part thereof) can be used.
  • a structure in which at least one of the source electrode and the drain electrode overlaps the active layer (or a part thereof) it is possible to prevent the operation from becoming unstable due to the accumulation of electric charges in a part of the active layer.
  • a structure provided with an LDD region can be applied.
  • the LDD region By providing the LDD region, it is possible to reduce the off-current or improve the withstand voltage of the transistor (improve the reliability).
  • the drain current does not change so much, and voltage / current characteristics with a flat slope can be obtained. can.
  • various substrates can be used to form transistors.
  • the type of substrate is not limited to a specific one.
  • the substrate include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, and a stainless steel still foil.
  • a semiconductor substrate for example, a single crystal substrate or a silicon substrate
  • SOI substrate SOI substrate
  • a glass substrate for example, a single crystal substrate or a silicon substrate
  • quartz substrate for example, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, and a stainless steel still foil.
  • substrates tungsten substrates, substrates with tungsten foil, flexible substrates, bonded films, paper containing fibrous materials, base films, and the like.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and
  • Examples of flexible substrates, laminated films, base films, etc. include the following.
  • plastics typified by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • a synthetic resin such as acrylic.
  • polypropylene polyester, polyvinyl fluoride, polyvinyl chloride and the like.
  • polyamide, polyimide, aramid epoxy resin, inorganic thin-film film, papers and the like.
  • a transistor using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, it is possible to manufacture a transistor having a high current capacity and a small size with little variation in characteristics, size, or shape. ..
  • a circuit is configured with such transistors, it is possible to reduce the power consumption of the circuit or increase the integration of the circuit.
  • a flexible substrate may be used as the substrate, and the transistor may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate and the transistor. The release layer can be used to separate a part or all of the semiconductor device from the substrate and transfer it to another substrate. At that time, the transistor can be reprinted on a substrate having inferior heat resistance, a flexible substrate, or the like.
  • a structure in which an inorganic film of a tungsten film and a silicon oxide film is laminated, a structure in which an organic resin film such as polyimide is formed on a substrate, or the like can be used.
  • a transistor may be formed using one substrate, then the transistor may be transposed to another substrate, and the transistor may be arranged on another substrate.
  • the substrate on which the transistor is translocated in addition to the substrate capable of forming the above-mentioned transistor, a paper substrate, a cellophane substrate, an aramid film substrate, a polyimide film substrate, a stone substrate, a wood substrate, and a cloth substrate (natural fiber). (Including silk, cotton, linen), synthetic fibers (nylon, polyurethane, polyester) or recycled fibers (including acetate, cupra, rayon, recycled polyester), leather substrates, rubber substrates, etc.
  • a transistor having good characteristics to form a transistor having low power consumption, to manufacture a device that is hard to break, to impart heat resistance, to reduce the weight, or to reduce the thickness.
  • a part of the circuit necessary for realizing a predetermined function is formed on one board, and another part of the circuit necessary for realizing a predetermined function is formed on another board. It is possible. For example, a part of the circuit necessary to realize a predetermined function is formed on a glass substrate, and another part of the circuit necessary to realize a predetermined function is a single crystal substrate (or SOI substrate). Can be formed into. Then, a single crystal substrate (also referred to as an IC chip) on which another part of the circuit necessary for realizing a predetermined function is formed is connected to the glass substrate by COG (Chip On Glass) to be connected to the glass substrate.
  • COG Chip On Glass
  • the IC chip can be placed in the glass.
  • the IC chip can be connected to a glass substrate using a TAB (Tape Automated Bonding), COF (Chip On Film), SMT (Surface Mount Technology), a printed circuit board, or the like.
  • TAB Transmission Automated Bonding
  • COF Chip On Film
  • SMT Surface Mount Technology
  • a printed circuit board or the like.
  • a circuit having a large drive voltage or a circuit having a high drive frequency often consumes a large amount of power. Therefore, such a circuit is formed on a substrate (for example, a single crystal substrate) different from the pixel portion to form an IC chip. By using this IC chip, it is possible to prevent an increase in power consumption.
  • the first terminal of the transistor M1 is electrically connected to the wiring VE.
  • the second terminal of the transistor M1 is electrically connected to the first terminal of the transistor M3 and the first terminal of the transistor M4.
  • the gate of the transistor M1 is electrically connected to the first terminal of the capacitance C1 and the first terminal of the transistor M2.
  • the second terminal of the capacitance C1 is electrically connected to the wiring VE.
  • the second terminal of the transistor M2 is electrically connected to the wiring OL.
  • the gate of the transistor M2 is electrically connected to the wiring WL.
  • the second terminal of the transistor M3 is electrically connected to the wiring OL, and the gate of the transistor M3 is electrically connected to the wiring WX1L.
  • the second terminal of the transistor M4 is electrically connected to the wiring OLB, and the gate of the transistor M4 is electrically connected to the wiring X2L.
  • the connection configuration different from the circuit MC in the circuit MCr will be described.
  • the second terminal of the transistor M3r is electrically connected to the wiring OL instead of the wiring OL, and the second terminal of the transistor M4r is electrically connected to the wiring OL instead of the wiring OLB.
  • the first terminal of the transistor M1r and the first terminal of the capacitance C1r are electrically connected to the wiring VEr.
  • the first terminal of the transistor M1 may be electrically connected to the wiring VEm as another wiring instead of the wiring VE.
  • the first terminal of the transistor M1r may be electrically connected to the wiring VEmr as another wiring instead of the wiring VEr.
  • the first terminal of the transistor M1 is electrically connected to another wiring VEm instead of the wiring VE, and / or the transistor.
  • the first terminal of M1r may be configured to be electrically connected to another wiring VEmr instead of the wiring VEr.
  • the electrical connection point between the gate of the transistor M1, the first terminal of the capacitance C1, and the first terminal of the transistor M2 is a node n1.
  • the circuit HC has a function of holding a potential according to the first data as an example.
  • the potential in the circuit HC included in the circuit MC of FIG. 15A when the transistor M2 and the transistor M3 are turned on, the potential is input from the wiring OL, written to the capacitance C1, and then written. This is done by turning off the transistor M2. Thereby, the potential of the node n1 can be held as the potential corresponding to the first data.
  • a current can be input from the wiring OL, and a potential having a magnitude corresponding to the magnitude of the current can be held in the capacitance C1. Therefore, it is possible to reduce the influence of variations in the current characteristics of the transistor M1.
  • the transistor M1 holds the potential of the node n1 for a long time, it is preferable to apply a transistor having a small off current.
  • a transistor having a small off current for example, an OS transistor can be used.
  • a transistor having a back gate may be applied, and a low level potential may be applied to the back gate to shift the threshold voltage to the positive side to reduce the off current.
  • both ends of the wiring OL shown in FIG. 15A are designated as node ina and node outa, and both ends of the wiring OL are referred to as node inb and node outb, respectively. ..
  • the wiring VE functions as a wiring that supplies a constant voltage, for example.
  • the constant voltage is when the transistor M3, the transistor M3r, the transistor M4, or the transistor M4r is an n-channel type transistor, and / or when the potential given by the wiring VSO in FIGS. 8A to 8D is a high level potential. Can be, for example, a low level potential, VSS, a ground potential, or a low level potential other than these.
  • each of the wiring VEm, the wiring VEr, and the wiring VEm functions as a voltage line for supplying a constant voltage like the wiring VE, and the constant voltage is a low level potential other than the low level potentials VSS and VSS. , Ground potential, etc.
  • the constant voltage may be VDD, which is a high level potential.
  • FIGS. 5A to 5E and FIGS. 6A to 6A are shown as circuits ACTF [1] to circuit ACTF [n] of the arithmetic circuit 110, the arithmetic circuit 120, the arithmetic circuit 130, the arithmetic circuit 140, the arithmetic circuit 150, and the arithmetic circuit 160.
  • the constant voltage given by the wiring VAL electrically connected to the circuit ACTF [1] to the circuit ACTF [n] is the potential VDD given by the wiring VE and the wiring VEr. It is preferable that the potential is higher than that.
  • the constant voltages supplied by each of the wiring VE, the wiring VEm, the wiring VEr, and the wiring VEm may be different from each other, or may be partially or all the same. Further, when the voltage supplied by each wiring is the same, those wirings may be selected and used as the same wiring. For example, when the constant voltages given by the wiring VE, the wiring VEm, the wiring VEr, and the wiring VEm are substantially the same, the wiring VEm, the wiring VEr, and the wiring VEm are the same wiring as the wiring VE as shown in the circuit MP of FIG. 16B. can do.
  • the wiring VE and the wiring VEr can be one and the same wiring.
  • the wiring VEm and the wiring VEmr can be one and the same wiring.
  • the wiring VE and the wiring VEr may be one and the same wiring, and the wiring VEm and the wiring VEmr may be one and the same wiring.
  • the wiring VE and the wiring VEmr may be one and the same wiring, and the wiring VEm and the wiring VEr may be one and the same wiring.
  • each of the transistor M1, the transistor M1r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r of the circuit MP of FIG. It may be replaced with M3pr, a transistor M4p, and a transistor M4pr.
  • the transistor M3p, the transistor M3pr, the transistor M4p, and the transistor M4pr as an example, a p-channel transistor having an SOI (Silicon On Insulator) structure can be applied. Further, in this case, it is preferable that the constant voltage given by the wiring VE and the wiring VEr is VDD, which is a high level potential.
  • FIGS. 5A to 5E are used as circuits ACTF [1] to circuit ACTF [n] of the arithmetic circuit 110, the arithmetic circuit 120, the arithmetic circuit 130, the arithmetic circuit 140, the arithmetic circuit 150, and the arithmetic circuit 160.
  • the constant voltage given by the wiring VAL electrically connected to the circuit ACTF [1] to the circuit ACTF [n] is the ground potential or the ground potential. It is preferably VSS. In this way, when the potential of the wiring is changed, the direction in which the current flows is also changed.
  • the transistor M2 may be replaced with a p-channel type transistor (not shown).
  • the transistors M4 and M4r of the circuit MP of FIG. 15A may be replaced with the transistors M4p and M4pr which are p-channel type transistors, respectively.
  • the circuit MP has the first data other than 0 (for example, a weighting coefficient or the like). Can be retained.
  • each of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r of the circuit MP of FIG. 15A may be replaced with an analog switch AS3, an analog switch AS4, an analog switch AS3r, and an analog switch AS4r. ..
  • FIG. 17C also shows the wiring WX1LB and the wiring X2LB for operating the analog switch AS3, the analog switch AS4, the analog switch AS3r, and the analog switch AS4r.
  • the wiring WX1LB is electrically connected to the analog switch AS3 and the analog switch AS3r
  • the wiring X2LB is electrically connected to the analog switch AS4 and the analog switch AS4r.
  • an inverted signal of the signal input to the wiring WX1L is input to the wiring WX1LB
  • an inverted signal of the signal input to the wiring X2L is input to the wiring X2LB.
  • the wiring WX1L and the wiring X2L may be combined as one wiring
  • the wiring WX1LB and the wiring X2LB may be combined as one wiring (not shown).
  • the analog switch AS3, the analog switch AS4, the analog switch AS3r, and the analog switch AS4r may have a CMOS configuration using an n-channel transistor and a p-channel transistor.
  • the sizes of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r shown in FIGS. 15A to 15C and 16A and 16B, for example, the channel length and the channel width are the same. With such a circuit configuration, there is a possibility that the layout can be performed efficiently. Further, there is a possibility that the currents flowing through the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r can be made uniform. Similarly, it is preferable that the transistors M1 and the transistor M1r shown in FIGS. 15A to 15C, 16A and 16B have the same size. Similarly, it is preferable that the transistors M2 and M2r shown in FIGS.
  • the transistors M1p and the transistor M1pr shown in FIG. 17A have the same size.
  • the transistors M3p, the transistor M3pr, the transistor M4p, and the transistor M4pr shown in FIG. 17A have the same size.
  • FIGS. 18A to 18C, FIGS. 19A to 19C, and FIGS. 20A to 20C are timing charts showing operation examples of the circuit MP, and the potentials of the wiring WL, the wiring WX1L, the wiring X2L, the node n1, and the node n1r, respectively. Shows fluctuations in. It should be noted that high shown in FIGS. 18A to 18C, FIGS. 19A to 19C, and FIGS. 20A to 20C indicates a high level potential, and low indicates a low level potential.
  • the amount of current output is set to I OL. Further, the amount of current output from the wiring OLB to the node outb (or from the node outb to the wiring OLB) is defined as IOLB .
  • Figure 18A to Figure 18C, FIGS. 19A to FIG. 19C, the timing charts shown in FIGS. 20A to 20C is, I OL, also illustrates the variation of I OLB.
  • the constant voltage given by the wiring VE and the wiring VEr is VSS (low level potential).
  • VSS low level potential
  • a high level potential is given to the wiring VSO, and a current flows from the wiring VSO to the wiring VE or the wiring VEr via the switching circuit TW and the wiring OL.
  • a current flows from the wiring VSO to the wiring VE or the wiring VEr via the switching circuit TW and the wiring OLB.
  • the potential given by the wiring VCS is defined as VSS.
  • VSS is given to the second terminal of the transistor M1 by making the wiring VCN and the second terminal of the transistor M1 conductive.
  • the potential of the gate of the transistor M1 is also VSS, so that the transistor M1 is turned off.
  • the potential of the second terminal of the transistor M1r and the gate becomes VSS, so that the transistor M1r is turned off.
  • the transistor M1 when the transistor M2 and the transistor M3 are in the ON state, the transistor M1 has a diode connection configuration. Therefore, when a current flows from the wiring OL to the circuit MC, the potentials of the second terminal of the transistor M1 and the gate of the transistor M1 become substantially equal. The potential is determined by the amount of current flowing from the wiring OL to the circuit MC, the potential of the first terminal of the transistor M1 (here, VSS), and the like.
  • the transistor M1 functions as a current source through which a current corresponding to the potential of the gate of the transistor M1 flows. Therefore, it is possible to reduce the influence of variations in the current characteristics of the transistor M1.
  • the transistors M2, and transistor M3 is on, when the current amount of I 1 to the wiring VE from the wiring OL via the circuit MC flows, the potential of the gate (node n1) of the transistor M1 is made as V 1 And.
  • V 1 is held by the circuit HC. Accordingly, transistor M1, the potential VSS of the first terminal of the transistor M1, the I 1 is a current amount corresponding to the potential V 1 of the gate of the transistor M1 source of the transistor M1 - can flow between the drain.
  • transistor M1 the source of the transistor M1 - the amount of current flowing between the drain is set to I 1
  • transistor M1 the source of the transistor M1 - flowing between the drain The amount of current is programmed to I 1 "and so on.
  • the amount of current flowing from the wiring OL to the circuit MC is 0, I 1 , and I 2 . Therefore, the amount of current set in the transistor M1 is 0, I 1 , and I 2 .
  • the potential of the gate of the transistor M1 held in the circuit HC is VSS
  • the potentials of the first terminal and the second terminal of the transistor M1 are also VSS, so that the threshold voltage of the transistor M1 is set. If it is higher than 0, the transistor M1 is turned off. Therefore, since no current flows between the source and drain of the transistor M1, it can be said that the amount of current flowing between the source and drain of the transistor M1 is set to 0.
  • the transistor M1 held in the circuit HC when the potential of the gate of the transistor M1 held in the circuit HC is V 1 , if the threshold voltage of the transistor M1 is lower than V 1 ⁇ VSS, the transistor M1 is turned on. At this time, the amount of current flowing through the transistor M1 to I 1. Therefore, when the potential of the gate of the transistor M1 is V 1 , it can be said that the amount of current flowing between the source and the drain of the transistor M1 is set to I 1. Further, for example, held in the circuit HC, when the potential of the gate of the transistor M1 is V 2, if the threshold voltage of the transistor M1 is lower than V 2 -VSS, transistor M1 is turned on. At this time, the amount of current flowing through the transistor M1 is I 2 . Therefore, it can be said that when the potential of the gate of the transistor M1 is V 2 , the amount of current flowing between the source and drain of the transistor M1 is set to I 2.
  • I 1 the amount of current of I 1 is larger than 0 and smaller than I 2.
  • the potential V 1 is higher than VSS and lower than V 2.
  • the threshold voltage of the transistor M1 is higher than 0, and lower than V 1 -VSS.
  • I 1 for example, in the description of FIG. 8A, can be replaced with I ut generated by the constant current source circuit ISC1, also, I 2, for example, in the description of FIG. 8A, a constant current source circuit ISC2 It can be replaced with the generated 2 Iut.
  • the first data held by the circuit MP (for example, here, it is referred to as a weighting coefficient) is defined as follows.
  • VSS is held in the node n1 of the circuit HC and VSS is held in the node n1r of the circuit HCr, it is assumed that the circuit MP holds "0" as the first data (weight coefficient).
  • V 1 to the node n1 of the circuit HC the VSS to the node n1r circuit HCr held, circuit MP is assumed to hold the "+1" as the first data (weight coefficient).
  • the circuit MP When the node n1 of the circuit HC V 2, VSS to the node n1r circuit HCr is held, the circuit MP is assumed to hold the "+2" as the first data (weight coefficient).
  • V 1 is stored in the node n1 of the circuit HC VSS, the nodes of the circuit HCr N1R, circuit MP is assumed to hold the "-1" as the first data (weight coefficient).
  • V 2 is held in the node n1 of the circuit HC VSS, the nodes of the circuit HCr N1R, circuit MP is assumed to hold the "-2" as the first data (weight coefficient).
  • the second data input to the circuit MP (for example, here, the value of the signal of the neuron (calculated value)) is defined as follows as an example.
  • “+1” is input to the circuit MP as the second data (neuron signal value).
  • “-1” is input to the circuit MP as the second data (neuron signal value).
  • the transistor M1 and the transistor M1r include the case where the transistor M1 and the transistor M1r finally operate in the saturated region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • one aspect of the present invention is not limited to this.
  • the transistor M1 and the transistor M1r may operate in a linear region. Further, in order to reduce the amount of current flowing through the transistor M1 and the transistor M1r, the transistor M1 and the transistor M1r may operate in the subthreshold region.
  • the transistor M1 and the transistor M1r may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M1 and the transistor M1r operate in a linear region depending on the size of the first data (weighting factor).
  • the case of operating in the saturated region and the case of operating in the subthreshold region may be mixed.
  • the transistor M1 and the transistor M1r may be operated in a linear region and a saturated region in a mixed manner, or may be operated in a subthreshold region and in a linear region. , May be mixed, or the case of operating in the saturated region and the case of operating in the subthreshold region may be mixed.
  • the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r may finally operate in the linear region in the ON state unless otherwise specified. It shall include. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region. However, one aspect of the present invention is not limited to this.
  • the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r may operate in the saturation region or the subthreshold region when in the ON state.
  • the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r may operate in the linear region and in the saturation region, or in the saturation region.
  • the case of operating and the case of operating in the subthreshold region may be mixed, or the case of operating in the subthreshold region and the case of operating in the linear region may be mixed, or the linear region may be mixed.
  • the case of operating in the subthreshold region, the case of operating in the saturation region, and the case of operating in the subthreshold region may be mixed.
  • the first data for example, hereinafter referred to as a weighting coefficient
  • the second data for example, hereinafter, a neuron signal value (calculated value), etc.
  • FIG. 18A is a timing chart of the circuit MP in that case.
  • the initial potential is held in the circuit HC and the circuit HCr.
  • the node n1 and the node n1r hold a potential higher than the potential VSS as the initial potential.
  • a low level potential is applied to the wiring WL, the wiring WX1L, and the wiring X2L.
  • a low level potential is input to each gate of the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r, so that the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, and the transistor Each of M4 and the transistor M4r is turned off.
  • a high level potential is applied to the wiring WL and the wiring WX1L between the time T2 and the time T3.
  • a high level potential is input to each gate of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r, so that each of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r is turned on.
  • Vini is applied as an initialization potential to each of the wiring OL and the wiring OLB. Since each of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r is in the ON state, the potentials of the node n1 of the circuit HC and the node n1r of the circuit HCr are V ini . That is, between the time T2 and the time T3, the potentials of the node n1 of the circuit HC and the node n1r of the circuit HCr are initialized.
  • the initialization potential Vini is preferably, for example, the ground potential. Further, the Vini of the initialization potential may be VSS, a potential higher than the ground potential, or a potential lower than the ground potential. Further, the initialization potential Vini given to each of the wiring OL and the wiring OLB may be different potentials from each other. The wiring OL, and may not enter the initialization potential V ini to the respective wiring OLB. It is not always necessary to provide a period from time T2 to time T3. Alternatively, it is not always necessary to perform initialization between the time T2 and the time T3.
  • the potential VSS is input from the wiring OL to the circuit MC, and the potential VSS is input from the wiring OLB to the circuit MCr.
  • the potential of the node n1 of the circuit HC becomes VSS
  • the potential of the node n1r of the circuit HCr becomes VSS.
  • the transistor M1 since the transistor M1 is set to pass 0 as the amount of current, no current flows from the wiring OL to the wiring VE via the circuit MC.
  • the transistor M1r since the transistor M1r is set to pass 0 as the amount of current, no current flows from the wiring OLB to the wiring VEr via the circuit MCr.
  • the transistor M1 and the transistor M1r are turned off between the time T3 and the time T4, the wiring OL and the wiring VE are in a non-conducting state, and the wiring OLB and the wiring VEr are non-conducting. It becomes a state.
  • a low level potential is applied to the wiring WL and the wiring WX1L between the time T4 and the time T5.
  • a low level potential is input to each of the gates of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r, so that each of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r is turned off.
  • the transistor M2 and the transistor M2r are turned off, the potential VSS of the node n1 of the circuit HC is held, and the potential VSS of the node n1r of the circuit HCr is held.
  • the transistor M3 is turned off, no current flows from the wiring OL to the wiring VE via the circuit MC.
  • the transistor M3r is turned off, no current flows from the wiring OLB to the wiring VEr via the circuit MCr.
  • the switch SWI, the switch SWIB, the switch SWO, the switch SWOB, the switch SWL, and the switch SWLB may be turned off in FIG. 8A.
  • the switch SWH and the switch SWHB are turned on, and the potentials of the wiring OL and the wiring OLB are set to the wiring VCN2. May be precharged to the potential provided by (eg, high level potential). After precharging the wiring OL and the wiring OLB to a high level potential, the switch SWH and the switch SWHB may be turned off.
  • a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the neuron signal (calculated value) "+1" to the circuit MP.
  • a high level potential is input to each gate of the transistor M3 and the transistor M3r, and a low level potential is input to each gate of the transistor M4 and the transistor M4r. Therefore, each of the transistor M3 and the transistor M3r is turned on, and each of the transistor M4 and the transistor M4r is turned off.
  • the circuit MC and the wiring OL and the circuit MCr and the wiring OLB are in a conductive state, and the circuit MC and the wiring OLB and the circuit MCr and the wiring OL are in a conductive state. It becomes a non-conducting state.
  • the switch SWI and the switch SWOB are turned on, the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB are turned off, and the wiring OL and the wiring OLB are respectively.
  • the transistor M1 Since the transistor M1 is in the off state (because it is set to allow 0 to flow as the amount of current), no current flows between the wiring OL and the wiring OLB and the wiring VE in the circuit MC.
  • the transistor M1r is in the off state (because the current amount is set to flow 0), no current flows between the wiring OL and the wiring OLB and the wiring VEr in the circuit MCr. ..
  • the current I OL outputted from the node outa wiring OL, and current I OLB outputted from the node outb wiring OLB does not change before and after the time T5. Therefore, the current I OL does not flow between the circuit AFP and the wiring OL, and the current I OLB does not flow between the circuit AFP and the wiring OLB.
  • the first data (weight coefficient) is "0” and the second data (neuron signal value (calculated value)) input to the circuit MP is "+1", so that the equation (1).
  • the product of the first data (weight coefficient) and the second data becomes “0”.
  • a first data (weighting factor) results which the product is "0" of the second data (the value of the neurons of the signal), the operation of the circuit MP, each change of the current I OL and the current I OLB after the time T5 Correspond to the case of not doing.
  • the result that the product of the first data (weight coefficient) and the second data (neuron signal value) is “0” is output as a signal z j (k) from the circuit AFP in FIG. 8A.
  • the first data for example, weighting factor
  • the second data neuro signal value, calculated value, etc.
  • Multiple product-sum operations can be performed. In this case, it is not necessary to update the first data (weight coefficient), so that the power consumption can be reduced.
  • FIG. 18B is a timing chart of the circuit MP in that case.
  • the potential VSS is inputted from the wiring OLB circuit MCr.
  • FIG. 8A This is done in FIG. 8A by turning on the switch SWI and SWLB and turning off the switch SWIB, switch SWO, switch SWOB, switch SWH, and switch SWHB.
  • V 1 next to V 1 was the potential of the node n1 in the circuit HC, the potential of the node n1r circuit HCr becomes VSS.
  • the transistors M1 is to be configured to stream I 1 as the current amount, I 1 flows as the current amount of wiring VE from the wiring OL via the circuit MC.
  • the transistor M1r since the transistor M1r is set to pass 0 as the amount of current, no current flows from the wiring OLB to the wiring VEr via the circuit MCr.
  • a low level potential is applied to the wiring WL and the wiring WX1L.
  • a low level potential is input to each gate of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r, so that each of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r is turned off.
  • Transistor M2, and transistor M2r is by turned off is held potential V 1 of the node n1 in the circuit HC, the potential VSS of the nodes of the circuit HCr N1R is held.
  • the transistor M3 is turned off, no current flows from the wiring OL to the wiring VE via the circuit MC.
  • the transistor M3r is turned off, no current flows from the wiring OLB to the wiring VEr via the circuit MCr.
  • the switch SWI, the switch SWIB, the switch SWO, the switch SWOB, the switch SWL, and the switch SWLB may be turned off in FIG. 8A.
  • the switch SWH and the switch SWHB are turned on, and the wiring OL and the wiring OLB are set to the potentials given by the wiring VCN2 (for example, high level potentials). Can be done.) May be precharged. After precharging the wiring OL and the wiring OLB to a high level potential, the switch SWH and the switch SWHB may be turned off.
  • a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the second data (neuron signal value (calculated value)) "+1" to the circuit MP.
  • a high level potential is input to each gate of the transistor M3 and the transistor M3r, and a low level potential is input to each gate of the transistor M4 and the transistor M4r. Therefore, each of the transistor M3 and the transistor M3r is turned on, and each of the transistor M4 and the transistor M4r is turned off.
  • the circuit MC and the wiring OL and the circuit MCr and the wiring OLB are in a conductive state, and the circuit MC and the wiring OLB and the circuit MCr and the wiring OL are in a conductive state. It becomes a non-conducting state.
  • the switch SWI and the switch SWOB are turned on, the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB are turned off, and the wiring OL and the wiring OLB are respectively.
  • the transistors M3 is turned on and the potential of the wiring OL to the second terminal of the transistor M1 is turned on (is set to stream I 1 as the current amount, and the transistor M1 is input Therefore, a current flows between the wiring OL and the wiring VE.
  • the transistor M4 since the transistor M4 is in the off state, no current flows between the wiring OLB and the wiring VE.
  • the transistor M3r is in the ON state, but the transistor M1r is in the OFF state (because the current amount is set to flow 0), so that the wiring from the wiring OLB to the wiring VEr No current flows between them.
  • the transistor M4r since the transistor M4r is in the off state, no current flows from the wiring OL to the wiring VEr.
  • current I OL outputted from the node outa wiring OL is I 1 increased after time T5
  • the current I OLB outputted from the node outb wiring OLB does not change before and after the time T5. Therefore, the current I OL of the current amount I 1 flows between the circuit AFP and the wiring OL, and the current I OLB does not flow between the circuit AFP and the wiring OLB.
  • the first data (weight coefficient) is set to "+1” and the second data (value of the neuron signal) input to the circuit MP is set to "+1", so the equation (1.1) is used.
  • the product of the first data (weighting factor) and the second data (neuron signal value) is "+1".
  • a first data (weighting factor) results which the product is "+1” of the second data (the value of the neurons of the signal), the operation of the circuit MP, a current I OL is I 1 increased in subsequent time T5, the current I Corresponds to the case where the OLB does not change.
  • the result that the product of the first data (weight coefficient) and the second data (neuron signal value) is “+1” is output as a signal z j (k) from the circuit AFP in FIG. 8A.
  • FIG. 18C is a timing chart of the circuit MP in that case.
  • the potential VSS is input from the wiring OL to the circuit MC
  • I 1 is input from the wiring OLB to the circuit MCr as the amount of current.
  • This is done by turning on the switch SWIB and the switch SWL and turning off the switch SWI, the switch SWO, the switch SWOB, the switch SWLB, the switch SWH, and the switch SWHB in FIG. 8A.
  • the potential of the node n1 of the circuit HC potential of VSS, and the node of the circuit HCr N1R becomes V 1.
  • transistor M1r is to be configured to stream I 1 as the current amount, I 1 flows as the current amount of wiring VEr from the wiring OLB through the circuit MCr.
  • a low level potential is applied to the wiring WL and the wiring WX1L.
  • a low level potential is input to each gate of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r, so that each of the transistor M2, the transistor M2r, the transistor M3, and the transistor M3r is turned off.
  • Transistor M2, and transistor M2r is by turned off is held the potential VSS of the node n1 in the circuit HC, the potential V 1 of the nodes of the circuit HCr N1R is held.
  • the transistor M3 is turned off, no current flows from the wiring OL to the wiring VE via the circuit MC.
  • the transistor M3r is turned off, no current flows from the wiring OLB to the wiring VEr via the circuit MCr.
  • "-1" is set as the first data (weighting factor) of the circuit MP.
  • the switch SWI, the switch SWIB, the switch SWO, the switch SWOB, the switch SWL, and the switch SWLB may be turned off in FIG. 8A.
  • the switch SWH and the switch SWHB are turned on, and the wiring OL and the wiring OLB are set to the potentials given by the wiring VCN2 (for example, high level potentials). Can be done.) May be precharged. After precharging the wiring OL and the wiring OLB to a high level potential, the switch SWH and the switch SWHB may be turned off.
  • a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the second data (neuron signal value (calculated value)) "+1" to the circuit MP.
  • a high level potential is input to each gate of the transistor M3 and the transistor M3r, and a low level potential is input to each gate of the transistor M4 and the transistor M4r. Therefore, each of the transistor M3 and the transistor M3r is turned on, and each of the transistor M4 and the transistor M4r is turned off.
  • the circuit MC and the wiring OL and the circuit MCr and the wiring OLB are in a conductive state, and the circuit MC and the wiring OLB and the circuit MCr and the wiring OL are in a conductive state. It becomes a non-conducting state.
  • the switch SWI and the switch SWOB are turned on, the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB are turned off, and the wiring OL and the wiring OLB are respectively.
  • the transistor M3 is in the on state, but the transistor M1 is in the off state (because the current amount is set to flow 0), so that between the wiring OL and the wiring VE. No current flows.
  • the transistor M4 since the transistor M4 is in the off state, no current flows between the wiring OLB and the wiring VE.
  • transistor M3r is turned on, the transistor M1r is because the ON state (has been configured to stream I 1 as the current amount, and the potential of the wiring OLB to the second terminal of the transistor M1r input Therefore, a current flows between the wiring OLB and the wiring VEr.
  • the transistor M4r since the transistor M4r is in the off state, no current flows from the wiring OL to the wiring VEr. From the above, the current I OL outputted from the node outa wiring OL does not change before and after the time T5, the current I OLB outputted from the node outb wiring OLB is I 1 increases after the time T5. Therefore, between the circuit AFP and wiring OL current I OL does not flow, and between the circuit AFP and wiring OLB current flows I OLB current amount I 1.
  • the first data (weight coefficient) is set to "-1” and the second data (value of the neuron signal (calculated value)) input to the circuit MP is set to "+1".
  • the product of the first data (weight coefficient) and the second data becomes “-1”.
  • the result that the product of the first data (weight coefficient) and the second data (value of the signal of the neuron) is "-1” is that the current IOL does not change after the time T5 in the operation of the circuit MP, and the current I The OLB corresponds to the case where I 1 increases.
  • the result that the product of the first data (weight coefficient) and the second data (neuron signal value) is “-1” is output as a signal z j (k) from the circuit AFP in FIG. 8A.
  • FIG. 19A is a timing chart of the circuit MP in that case.
  • a low level potential is input to the wiring WX1L and a high level potential is input to the wiring X2L as the input of the second data (neuron signal value (calculated value)) "-1" to the circuit MP.
  • a low level potential is input to each gate of the transistor M3 and the transistor M3r, and a high level potential is input to each gate of the transistor M4 and the transistor M4r. Therefore, each of the transistor M3 and the transistor M3r is turned off, and each of the transistor M4 and the transistor M4r is turned on.
  • the circuit MC and the wiring OL and the circuit MCr and the wiring OLB are in a non-conducting state, and the circuit MC and the wiring OLB and the circuit MCr and the wiring OL are in a non-conducting state. Becomes a conductive state.
  • the switch SWO and the switch SWOB are turned on, the switch SWI, the switch SWIB, the switch SWL, and the switch SWLB are turned off, and each of the wiring OL and the wiring OLB is placed between the circuit AFP. Make it conductive. Since the transistor M1 is in the off state (because it is set to allow 0 to flow as the amount of current), no current flows between the wiring OL and the wiring OLB and the wiring VE in the circuit MC. That is, the current I OL output from the node outa of the wiring OL and the current I OLB output from the node outb of the wiring OL do not change before and after the time T5.
  • the first data (weight coefficient) is set to "0" and the second data (value of the neuron signal (calculated value)) input to the circuit MP is set to "-1".
  • the product of the first data (weight coefficient) and the second data becomes “0”.
  • a first data (weighting factor) results which the product is "0" of the second data (the value of the neurons of the signal), the operation of the circuit MP, each change of the current I OL and the current I OLB after the time T5 This corresponds to the case where it does not correspond to the case, which is consistent with the result of the circuit operation of the condition 1.
  • the result that the product of the first data (weight coefficient) and the second data (neuron signal value) is "0" is the same as in condition 1, in FIG. 8A, from the circuit AFP to the signal z j (k). Is output as.
  • a low level potential is input to the wiring WX1L and a high level potential is input to the wiring X2L as the input of the second data (neuron signal value (calculated value)) "-1" to the circuit MP.
  • a low level potential is input to each gate of the transistor M3 and the transistor M3r, and a high level potential is input to each gate of the transistor M4 and the transistor M4r. Therefore, each of the transistor M3 and the transistor M3r is turned off, and each of the transistor M4 and the transistor M4r is turned on.
  • the circuit MC and the wiring OL and the circuit MCr and the wiring OLB are in a non-conducting state, and the circuit MC and the wiring OLB and the circuit MCr and the wiring OL are in a non-conducting state. Becomes a conductive state.
  • the switch SWI and the switch SWOB are turned on, the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB are turned off, and the wiring OL and the wiring OLB are respectively.
  • the wiring OL and the wiring OLB are respectively.
  • the transistors M4 is turned on, the transistor M1 is turned on (is set to stream I 1 as the current amount, and the potential of the wiring OL to the second terminal of the transistor M1 is input Therefore, a current flows from the wiring OLB to the wiring VE.
  • the transistor M3r since the transistor M3r is in the off state, no current flows from the wiring OLB to the wiring VEr. Further, in the circuit MCr, the transistor M4r is in the ON state, but the transistor M1r is in the OFF state (because the current amount is set to flow 0), so that the wiring OL to the wiring VEr No current flows between them. From the above, the current I OL outputted from the node outa wiring OL does not change before and after the time T5, the current I OLB outputted from the node outb wiring OLB is I 1 increases after the time T5. Therefore, between the circuit AFP and wiring OL current I OL does not flow, and between the circuit AFP and wiring OLB current flows I OLB current amount I 1.
  • the first data (weight coefficient) is set to "+1" and the second data (value of the neuron signal (calculated value)) input to the circuit MP is set to "-1".
  • the product of the first data (weight coefficient) and the second data becomes “-1”.
  • the result that the product of the first data (weight coefficient) and the second data (value of the signal of the neuron) is "-1" is that in the operation of the circuit MP, the current IOL does not change after the time T5, and the current I The OLB corresponds to the case where I 1 is increased, which is consistent with the result of the circuit operation of condition 3.
  • the current flowing from the wiring OL to the circuit MC is set to I 2 instead of I 1 between the time T3 and the time T4 of this condition, and V 2 is set in the circuit HC. You may hold it.
  • "+2" is set as the first data (weighting factor) of the circuit MP.
  • the first data (weighting factor) and the second data (weighting factor) and the second from the equation (1.1) are set.
  • the product of the data (value of the signal of the neuron) is "-2".
  • a low level potential is input to the wiring WX1L and a high level potential is input to the wiring X2L as the input of the second data (neuron signal value (calculated value)) "-1" to the circuit MP.
  • a low level potential is input to each gate of the transistor M3 and the transistor M3r, and a high level potential is input to each gate of the transistor M4 and the transistor M4r. Therefore, each of the transistor M3 and the transistor M3r is turned off, and each of the transistor M4 and the transistor M4r is turned on.
  • the circuit MC and the wiring OL and the circuit MCr and the wiring OLB are in a non-conducting state, and the circuit MC and the wiring OLB and the circuit MCr and the wiring OL are in a non-conducting state. Becomes a conductive state.
  • the switch SWI and the switch SWOB are turned on, the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB are turned off, and the wiring OL and the wiring OLB are respectively.
  • the wiring OL and the wiring OLB are respectively.
  • the transistor M3 since the transistor M3 is in the off state, no current flows from the wiring OL to the wiring VE.
  • the transistor M4 is in the ON state, but the transistor M1 is in the OFF state (because the current amount is set to flow 0), so that the wiring from the wiring OLB to the wiring VE No current flows between them.
  • the first data (weight coefficient) is set to "-1" and the second data (value of the neuron signal (calculated value)) input to the circuit MP is set to "-1".
  • the product of the first data (weight coefficient) and the second data becomes “+1”.
  • a first data (weighting factor) results which the product is "+1" of the second data (the value of the neurons of the signal), the operation of the circuit MP, a current I OL is changed in the following time T5, the current I OLB Corresponds to the case where it does not change, which is consistent with the result of the circuit operation of condition 2.
  • the result that the product of the first data (weight coefficient) and the second data (neuron signal value) is "+1” is the same as in condition 2, in FIG. 8A, from the circuit AFP to the signal z j (k). Is output as.
  • the current flowing from the wiring OLB to the circuit MCr is set to I 2 instead of I 1 between the time T3 and the time T4 of this condition, and V 2 is set to the circuit HCr. You may hold it.
  • "-2" is set as the first data (weighting factor) of the circuit MP.
  • the product of the data (weight coefficient) and the second data (value of the signal of the neuron) is "+2".
  • a first data (weighting factor) results which the product is "+2" of the second data (the value of the neurons of the signal), the operation of the circuit MP, does not change the current I OL at later time T5, the current I OLB Corresponds to the case where I 2 increases.
  • the VSS to the circuit HC in the circuit MC, and by setting the non-current amount I 1 in the circuit MCr, to set a negative value other than "-1" as the weighting factor of the circuit MP can.
  • a low level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the second data (neuron signal value (calculated value)) "0" to the circuit MP.
  • a low level potential is input to each gate of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r. Therefore, each of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r is turned off. That is, by this operation, the circuit MC and the wiring OL, the circuit MCr and the wiring OLB, the circuit MC and the wiring OLB, and the circuit MCr and the wiring OL are in a non-conducting state.
  • the switch SWW and the switch SWOB are turned on, and the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB are turned off, so that the wiring OL and the switch SWHB are turned on.
  • the current I OL does not flow between the circuit AFP and the wiring OL, and the current I OLB does not flow.
  • the first data (weight coefficient) is set to “0” and the second data (value of the neuron signal (calculated value)) input to the circuit MP is set to "0", so that the equation (1).
  • the product of the first data (weight coefficient) and the second data (value of the signal of the neuron) becomes “0”.
  • a first data (weighting factor) results which the product is "0" of the second data (the value of the neurons of the signal), the operation of the circuit MP, each change of the current I OL and the current I OLB after the time T5 This corresponds to the case where it does not correspond to the case, which is consistent with the result of the circuit operation of the conditions 1 and 4.
  • the first data (weighting factor) results which the product is "0" of the second data (the value of the neurons of the signal), the condition 1, similarly to the condition 4, in Figure 8A, the signal z j from the circuit AFP It is output as (k).
  • a low level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the second data (value of the signal of the neuron (calculated value)) “0” to the circuit MP.
  • a low level potential is input to each gate of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r. Therefore, each of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r is turned off. That is, as in condition 7, by this operation, regardless of the amount of the set current flowing through each of the transistor M1 and the transistor M1r, between the circuit MC and the wiring OL, and between the circuit MCr and the wiring OLB.
  • the circuit MC and the wiring OLB, and the circuit MCr and the wiring OL are in a non-conducting state. Therefore, no current flows from the wiring OL to one of the wiring VE or the wiring VEr, and no current flows from the wiring OLB to the other of the wiring VE or the wiring VEr.
  • the switch SWO and the switch SWOB are turned on, and the switch SWI, the switch SWIB, the switch SWL, and the switch SWLB are turned off, so that the wiring OL and the wiring OLB are respectively and the circuit.
  • the switch SWI, the switch SWIB, the switch SWL, and the switch SWLB are turned off, so that the wiring OL and the wiring OLB are respectively and the circuit.
  • the first data (weight coefficient) is "+1" and the second data (neuron signal value (calculated value)) input to the circuit MP is "0", so that the equation (1).
  • the product of the first data (weight coefficient) and the second data becomes “0”.
  • a first data (weighting factor) results which the product is "0" of the second data (the value of the neurons of the signal), the operation of the circuit MP, each change of the current I OL and the current I OLB after the time T5
  • the result that the product of the first data (weight coefficient) and the second data (neuron signal value) is "0" is obtained from the circuit AFP in FIG. 8A as in the conditions 1, 4, and 7. It is output as a signal z j (k).
  • a low level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the second data (value of the signal of the neuron (calculated value)) “0” to the circuit MP.
  • a low level potential is input to each gate of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r. Therefore, each of the transistors M3, M3r, the transistor M4, and the transistor M4r is turned off. That is, as in condition 7, by this operation, regardless of the amount of the set current flowing through each of the transistor M1 and the transistor M1r, between the circuit MC and the wiring OL, and between the circuit MCr and the wiring OLB.
  • the circuit MC and the wiring OLB, and the circuit MCr and the wiring OL are in a non-conducting state. Therefore, no current flows from the wiring OL to one of the wiring VE or the wiring VEr, and no current flows from the wiring OLB to the other of the wiring VE or the wiring VEr.
  • the switch SWW and the switch SWOB are turned on, and the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB are turned off, so that the wiring OL and the switch SWHB are turned on.
  • the current I OL does not flow between the circuit AFP and the wiring OL, and the current I OLB does not flow.
  • the first data (weight coefficient) is set to "-1" and the second data (value of the neuron signal (calculated value)) input to the circuit MP is set to "0".
  • the product of the first data (weight coefficient) and the second data becomes “0”.
  • a first data (weighting factor) results which the product is "0" of the second data (the value of the neurons of the signal), the operation of the circuit MP, each change of the current I OL and the current I OLB after the time T5 This corresponds to the case where the condition is not satisfied, which is consistent with the result of the circuit operation of condition 1, condition 4, condition 7, and condition 8.
  • the case where one circuit MC and one circuit MCr are connected to the wiring OL and the wiring OLB is shown as an example.
  • a plurality of circuits MC and circuits MCr are connected to the wiring OL and the wiring OLB.
  • the currents output from each circuit MC and circuit MCr are added together based on Kirchhoff's current law.
  • the sum operation is performed. That is, the product is calculated in the circuit MC and the circuit MCr, and the sum is calculated by adding the currents from the plurality of circuits MC and the circuit MCr.
  • the product-sum calculation process is performed.
  • the first data is set to only two values of "+1" and "-1"
  • the second data value of the signal of the neuron
  • the circuit MP can perform the same operation as the circuit (matching circuit) in which the exclusive OR is negated.
  • the first data (weight coefficient) is set to only two values of "+1” and “0”
  • the second data value of the signal of the neuron
  • the circuit MP can perform the same operation as the circuit of the logical product by performing the calculation only.
  • the circuit HCr may hold a potential indicating a binary value or an analog value. For example, in the case of a "positive analog value" as the first data (weight coefficient), a high-level analog potential is held in the node n1 of the circuit HC, and a low-level potential is held in the node n1r of the circuit HCr.
  • a low level potential is held in the node n1 of the circuit HC
  • a high level analog potential is held in the node n1r of the circuit HCr.
  • the magnitude of the current of the current I OL and the current I OLB is a magnitude corresponding to the analog potential. Further, holding the potential indicating an analog value in the circuit HC and the circuit HCr is not limited to the operation example of the circuit MP of FIG. 15A, and is also performed for other circuit MPs shown in the present specification and the like. May be good.
  • the circuit MP shown in FIG. 21A shows a configuration example of the circuit MP of FIG. 9B, and the difference from the circuit MP of FIG. 15A is that the second terminal of the transistor M2 is not the wiring OL but the second terminal of the transistor M1.
  • the point that is electrically connected to the first terminal of the transistor M3 and the first terminal of the transistor M4, and the second terminal of the transistor M2r is not the wiring OLB but the second terminal of the transistor M1r and the transistor M3r. It is a point that is electrically connected to the first terminal of the transistor M4r and the first terminal of the transistor M4r.
  • the circuit MP of FIG. 21A can operate in the same manner as the circuit MP of FIG. 15A.
  • the circuit MP shown in FIG. 21B shows a configuration example of the circuit MP of FIG. 9B, and the difference from the circuit MP of FIG. 15A is that the circuit MC includes the transistor M1c and the first terminal of the transistor M4 is a transistor.
  • the circuit MCr includes the transistor M1cr, and the first terminal of the transistor M4r is the second terminal of the transistor M1r. The point is that the two terminals are electrically connected to the transistor M1cr instead of the second terminal of the transistor M3r.
  • the transistor M1c and the transistor M1cr include the case where they finally operate in the saturated region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • one aspect of the present invention is not limited to this.
  • the transistor M1c and the transistor M1cr may operate in the linear region.
  • the transistor M1c and the transistor M1cr may operate in the subthreshold region.
  • the transistor M1c and the transistor M1cr are linear depending on the size of the first data (weighting factor).
  • the case of operating in the region, the case of operating in the saturated region, and the case of operating in the subthreshold region may be mixed.
  • the transistor M1c and the transistor M1cr may be operated in the linear region and in the saturated region, or may be operated in the subthreshold region and in the linear region. , May be mixed, or the case of operating in the saturated region and the case of operating in the subthreshold region may be mixed.
  • the first terminal of the transistor M1c is electrically connected to the wiring VE. Further, the gate of the transistor M1c is electrically connected to the gate of the transistor M1, the first terminal of the transistor M2, and the first terminal of the capacitance C1. In addition, the second terminal of the transistor M1c is electrically connected to the first terminal of the transistor M4.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral.
  • the current flowing through the transistor M3 and the transistor M4 is determined by the potential of the gate of the transistor M1 and the transistor M1c, respectively.
  • the sizes of the transistor M1 and the transistor M1c, for example, the channel length and the channel width are equal to each other.
  • the circuit MP of FIG. 21B can operate in the same manner as the circuit MP of FIG. 15A.
  • the circuit MP shown in FIG. 22A shows a configuration example of the circuit MP of FIG. 9E, and the difference from the circuit MP of FIG. 15A is that the circuit MC includes the transistor M5 and the circuit MCr includes the transistor M5r. The point is that the circuit MP is electrically connected to the wiring IL and the wiring ILB.
  • the transistor M5 and the transistor M5r include the case where they finally operate in the linear region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor M5 and the transistor M5r may operate in the saturation region or may operate in the subthreshold region. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M5 and the transistor M5r may, for example, have a mixture of operating in a linear region, operating in a saturated region, and operating in a subthreshold region.
  • the transistor M5 and the transistor M5r may be operated in a linear region and a saturated region in a mixed manner, or may be operated in a saturated region and a subthreshold region. And may be mixed, or may be mixed with the case of operating in the subthreshold region and the case of operating in the linear region.
  • the first terminal of the transistor M5 is electrically connected to the second terminal of the transistor M2 and the wiring IL.
  • the second terminal of the transistor M5 is electrically connected to the second terminal of the transistor M1, the first terminal of the transistor M3, and the first terminal of the transistor M4.
  • the gate of the transistor M5 is electrically connected to the wiring WL.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral.
  • the sizes of the transistor M1, the transistor M2, the transistor M3, and the transistor M4, for example, the channel length and the channel width are set to the transistor M1r and the transistor M2r, respectively, as in the configuration example 1 and the configuration example 2. It is preferably equal to the size of the transistor M3r and the transistor M4r. With such a circuit configuration, there is a possibility that the layout can be performed efficiently.
  • the size of the transistor M5 is preferably equal to the size of the transistor M5r.
  • the setting of the current to the circuit MC and the circuit MCr is performed by giving a high level potential to the wiring WL and turning on the transistor M2, the transistor M2r, the transistor M5, and the transistor M5r. Further, after the current is set in the circuit MC and the circuit MCr, a low level potential is applied to the wiring WL in order to maintain the potential set in the circuit HC and the circuit HCr, and the transistor M2, the transistor M2r, and the transistor M5 are applied. , And the transistor M5r may be turned off.
  • the wiring for transmitting the second data (for example, the value of the signal of the neuron here) and the first data (for example, here, the weighting coefficient) are used for the circuit MP.
  • the wiring for supplying or holding information for example, voltage, current, etc.
  • the wiring for transmitting the signal value) is defined as the wiring X1L
  • the wiring for supplying or holding the information (for example, voltage, current, etc.) according to the first data (weight coefficient) to the circuit MP is defined as the wiring WL. be able to. That is, the circuit MP of FIG. 22A can be said to have a configuration in which the wiring WX1L of the circuit MP of the configuration example 1 and the configuration example 2 is divided for each function.
  • FIG. 22B shows a circuit configuration different from the circuit MP of FIG. 22A.
  • the circuit MP shown in FIG. 22B has a configuration in which the electrical connection of the first terminal of each of the transistor M5 and the transistor M5r of the circuit MP of FIG. 22A is changed. Specifically, in the circuit MP of FIG. 22B, the first terminal of the transistor M5 is electrically connected to the first terminal of the transistor M2, the gate of the transistor M1, and the first terminal of the capacitance C1. ..
  • the circuit MP operates in almost the same manner as the circuit MP of FIG. 22A.
  • the circuit MP shown in FIGS. 22A and 22B may have a configuration in which the wiring IL is grouped in the wiring OL and the wiring ILB is grouped in the wiring OLB.
  • the wiring IL is grouped in the wiring OL and the wiring ILB is grouped in the wiring OLB, so that the circuit MP shown in FIG. 23A can be configured.
  • the wiring IL is grouped in the wiring OL and the wiring ILB is grouped in the wiring OLB, so that the circuit MP shown in FIG. 23B can be configured.
  • the circuit MPs of FIGS. 23A and 23B have a circuit configuration applicable to the circuit MP shown in FIG. 9A, and the operation of the respective circuit MPs of FIGS. 23A and 23B is the circuit MP of FIG. 15A. Refer to the explanation of the operation of.
  • the circuit MP shown in FIG. 24 is an example of a circuit having not only the circuit HC and the circuit HCr but also the circuit HCs and the circuit HCsr, unlike the circuit MP of FIG. 15A.
  • the circuit MC included in the circuit MP of FIG. 24 has a transistor M1s, a transistor M2s, a transistor M6, a transistor M6s, and a capacitance C1s in addition to the circuit element of the circuit MP of FIG. 21A. Further, since the circuit MCr included in the circuit MP of FIG. 24 has the same circuit elements as the circuit MC, it corresponds to each of the transistor M1s, the transistor M2s, the transistor M6, the transistor M6s, and the capacitance C1s of the circuit MC. , Transistor M1sr, transistor M2sr, transistor M6r, transistor M6sr, and capacitance C1sr. The transistor M2s and the capacitance C1s are included in the circuit HCs, and the transistor M2sr and the capacitance C1sr are included in the circuit HCsr.
  • the transistor M1s and the transistor M1sr include the case where the transistor M1s and the transistor M1r finally operate in the saturation region when they are in the ON state, like the transistor M1 and the transistor M1r. .. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the transistor M1s and the transistor M1sr may operate in the linear region.
  • the transistor M1s and the transistor M1sr may operate in the subthreshold region. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region.
  • the first data (weighting factor) is an analog value
  • the transistor M1s and the transistor M1sr operate in a linear region depending on the size of the first data (weighting factor).
  • the case of operating in the saturated region and the case of operating in the subthreshold region may be mixed.
  • the transistor M1s and the transistor M1sr may operate in the linear region and in the saturated region, or may operate in the subthreshold region and in the linear region. , May be mixed, or the case of operating in the saturated region and the case of operating in the subthreshold region may be mixed.
  • the transistor M2s, the transistor M2sr, the transistor M6, the transistor M6s, the transistor M6r, and the transistor M6sr are in the ON state like the transistor M2, the transistor M3, and the transistor M4 unless otherwise specified.
  • the case shall include the case where it finally operates in the linear region. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • one aspect of the present invention is not limited to this.
  • the transistor M2s, the transistor M2sr, the transistor M6, the transistor M6s, the transistor M6r, and the transistor M6sr may operate in the saturation region or the subthreshold region when they are on.
  • the transistor M2s, the transistor M2sr, the transistor M6, the transistor M6s, the transistor M6r, and the transistor M6sr may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M2s, the transistor M2sr, the transistor M6, the transistor M6s, the transistor M6r, and the transistor M6sr may operate in the linear region and in the saturation region, or in the saturation region.
  • the case of operating and the case of operating in the subthreshold region may be mixed, or the case of operating in the subthreshold region and the case of operating in the linear region may be mixed, or the linear region may be mixed.
  • the case of operating in the subthreshold region, the case of operating in the saturation region, and the case of operating in the subthreshold region may be mixed.
  • the second terminal of the transistor M1 is electrically connected to the second terminal of the transistor M2 and the first terminal of the transistor M6.
  • the second terminal of the transistor M6 is electrically connected to the first terminal of the transistor M3 and the first terminal of the transistor M4.
  • the gate of the transistor M6 is electrically connected to the wiring S1L.
  • the first terminal of the transistor M1s is electrically connected to the wiring VE.
  • the second terminal of the transistor M1s is electrically connected to the first terminal of the transistor M6s.
  • the gate of the transistor M1s is electrically connected to the first terminal of the capacitance C1s and the first terminal of the transistor M2s.
  • the second terminal of the capacitance C1s is electrically connected to the wiring VE.
  • the second terminal of the transistor M2s is electrically connected to the second terminal of the transistor M1s and the first terminal of the transistor M6s.
  • the second terminal of the transistor M6s is electrically connected to the first terminal of the transistor M3 and the first terminal of the transistor M4.
  • the gate of the transistor M6s is electrically connected to the wiring S2L.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral.
  • the wiring S1L functions as a voltage line for supplying a potential for turning the transistor M6 and the transistor M6r into an on state or an off state
  • the wiring S2L is for turning the transistor M6s and the transistor M6sr into an on state or an off state. It functions as a voltage line that supplies an electric potential.
  • the sizes of the transistor M6, the transistor M6s, the transistor M6r, and the transistor M6sr, for example, the channel length and the channel width are preferably equal to each other. With such a circuit configuration, there is a possibility that the layout can be performed efficiently.
  • the circuit MP of the arithmetic circuit 150 uses the first data (for example, a weighting coefficient here). Two can be held. Specifically, in the circuit MP of FIG. 24, the potential corresponding to the first first data (weight coefficient) is held in the circuit HC of the circuit MC and the circuit HCr of the circuit MCr, and the second circuit MP. The potential corresponding to the first data (weight coefficient) of the above can be held in the circuit HCs of the circuit MC and the circuit HCsr of the circuit MCr. Further, the circuit MP of FIG.
  • the 24 can switch the first data (weight coefficient) used for the calculation by the potential given from the wiring S1L and the wiring S2L.
  • the first data (weight coefficient) w 1 (k-1) h (k) to w m (k-1) h (k) in HCsr (h here is an integer greater than or equal to 1 and not j).
  • a high level potential is applied to the wiring S1L to turn on the transistor M6 and the transistor M6r, and a low level potential is applied to the wiring S2L to turn off the transistor M6s and the transistor M6sr.
  • the circuit MP [1, j] to the circuit MP [m, j] of the arithmetic circuit 150 has a weighting potential w 1 (k-1) j (k) to w m (k-1) j (k) and a signal z 1. (k-1) to be able to perform the calculation of the sum-of-products and activation function of z m (k-1). Further, a low level potential is applied to the wiring S1L to turn off the transistor M6 and the transistor M6r, and a high level potential is applied to the wiring S2L to turn the transistor M6s and the transistor M6sr on.
  • the circuit MP [1, j] to the circuit MP [m, j] of the circuit 150 has a weight coefficient w 1 (k-1) h (k) to w m (k-1) h (k) and a signal z 1 ( k-1) to be able to perform the calculation of the sum-of-products and activation function of z m (k-1).
  • the arithmetic circuit 150 constituting the circuit MP of FIG. 24 is effective, for example, when the number of neurons in the kth layer is larger than n, or when an arithmetic is performed in an intermediate layer different from the kth layer.
  • the circuit MC and the circuit MCr each have two holding portions, but each of the circuit MC and the circuit MCr has three or more holding portions depending on the situation. You may.
  • circuit MP included in the semiconductor device of one aspect of the present invention is not limited to the circuit MP of FIG. 24.
  • the circuit configuration of the circuit MP of FIG. 24 can be changed depending on the situation.
  • the circuit MP shown in FIG. 25 has a circuit configuration in which the circuit MP of FIG. 24 is changed.
  • a transistor M3s, a transistor M4s, a transistor M3sr, and a transistor M4sr are added to the circuit MP of FIG. 24, and the electrical connection is changed.
  • the first terminal of the transistor M3s is electrically connected to the second terminal of the transistor M6s and the first terminal of the transistor M4s, and the second terminal of the transistor M3s is electrically connected to the wiring OL.
  • the gate of is electrically connected to the wiring WX1L.
  • the second terminal of the transistor M4s is electrically connected to the wiring OLB, and the gate of the transistor M4s is electrically connected to the wiring X2L.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral. Further, in the circuit MCr, the second terminal of the transistor M3sr is electrically connected to the wiring OLB, and the second terminal of the transistor M4sr is electrically connected to the wiring OL.
  • the sizes of the transistor M3, the transistor M3s, the transistor M3r, the transistor M3sr, the transistor M4, the transistor M4s, the transistor M4r, and the transistor M4sr for example, the channel length and the channel width are preferably equal to each other. With such a circuit configuration, there is a possibility that the layout can be performed efficiently.
  • the circuit MP of FIG. 25 can hold two first data (weighting factors) by performing the same operation as the circuit MP of FIG. 24, and the first data (weighting factors) can be switched. You can perform operations on the sum of products and the activation function. Further, in the circuit MP of FIG. 25, the circuit MC and the circuit MCr each have two holding portions, but each of the circuit MC and the circuit MCr has three or more holding portions depending on the situation. You may.
  • the circuit MP shown in FIG. 26 is different from the circuit MP of FIG. 21A in that the ratio of the channel width (hereinafter referred to as W length) and the channel length (hereinafter referred to as L length) is different in the circuit MC. It has a transistor M1, a transistor M1-2b, and a transistor M1-3b as an example. In addition to the transistor M1, the transistor M1-2b, and the transistor M1-3b, it may have more transistors, or it may not have the transistor M1-3b, the transistor M1-2b, and the like.
  • the circuit MC included in the circuit MP of FIG. 26 further includes a transistor M3-2b, a transistor M4-2b, a transistor M3-3b, and a transistor M4-3b in addition to the circuit elements of the circuit MP of FIG. 21A. ..
  • the transistor M1-2b and the transistor M1-3b include the case where the transistor M1-2b and the transistor M1-3b finally operate in the saturated region when they are in the ON state, unless otherwise specified. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region. However, one aspect of the present invention is not limited to this. In order to reduce the amplitude value of the supplied voltage, the transistors M1-2b and the transistors M1-3b may operate in the linear region.
  • the transistor M1-2b and the transistor M1-3b may operate in the subthreshold region. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region.
  • the first data for example, the weighting factor is used here
  • the transistor M1-2b and the transistor M1- depending on the size of the first data (weighting factor).
  • 3b may be a mixture of a case where it operates in a linear region, a case where it operates in a saturated region, and a case where it operates in a subthreshold region.
  • the transistors M1-2b and the transistors M1-3b may be operated in a linear region and in a saturated region, or may be operated in a subthreshold region and in a linear region.
  • the case of operating and the case of operating in the subthreshold region may be mixed, and the case of operating in the saturated region and the case of operating in the subthreshold region may be mixed.
  • the transistor M3-2b, the transistor M4-2b, the transistor M3-3b, and the transistor M4-3b are in the ON state, like the transistor M3 and the transistor M4, unless otherwise specified.
  • the case shall include the case where it finally operates in the linear region. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor M3-2b, the transistor M4-2b, the transistor M3-3b, and the transistor M4-3b may operate in the saturation region or the subthreshold region when in the ON state.
  • the transistor M3-2b, the transistor M4-2b, the transistor M3-3b, and the transistor M4-3b may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M3-2b, the transistor M4-2b, the transistor M3-3b, and the transistor M4-3b may operate in the linear region and in the saturation region, or may be saturated.
  • the case of operating in the region and the case of operating in the subthreshold region may be mixed, or the case of operating in the subthreshold region and the case of operating in the linear region may be mixed, or
  • the case of operating in the linear region, the case of operating in the saturated region, and the case of operating in the subthreshold region may be mixed.
  • the first terminal of the transistor M1-2b is electrically connected to the wiring VE.
  • the second terminal of the transistor M1-2b is electrically connected to the first terminal of the transistor M3-2b and the first terminal of the transistor M4-2b.
  • the gate of the transistor M1-2b is electrically connected to the first terminal of the transistor M2 and the first terminal of the capacitance C1.
  • the second terminal of the transistor M3-2b is electrically connected to the wiring OL.
  • the gate of the transistor M3-2b is electrically connected to the wiring X1L2b.
  • the second terminal of the transistor M4-2b is electrically connected to the wiring OLB.
  • the gate of the transistor M4-2b is electrically connected to the wiring X2L2b.
  • the first terminal of the transistor M1-3b is electrically connected to the wiring VE.
  • the second terminal of the transistor M1-3b is electrically connected to the first terminal of the transistor M3-3b and the first terminal of the transistor M4-3b.
  • the gate of the transistor M1-3b is electrically connected to the first terminal of the transistor M2 and the first terminal of the capacitance C1.
  • the second terminal of the transistor M3-3b is electrically connected to the wiring OL.
  • the gate of the transistor M3-3b is electrically connected to the wiring X1L3b.
  • the second terminal of the transistor M4-3b is electrically connected to the wiring OLB.
  • the gate of the transistor M4-3b is electrically connected to the wiring X2L3b.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral. Further, the second terminal of the transistor M3-2br is electrically connected to the wiring OLB, the second terminal of the transistor M4-2br is electrically connected to the wiring OL, and the second terminal of the transistor M3-3br is. It is electrically connected to the wiring OL, and the second terminal of the transistor M4-3br is electrically connected to the wiring OL.
  • the sizes of the M4-2br and the transistor M4-3br, for example, the channel length and the channel width are equal to each other.
  • the wiring X1L2b is a wiring for switching the transistor M3-2b and the transistor M3-2br from the on state and the off state
  • the wiring X2L2b is the wiring for switching the transistor M4-2b and the transistor M4-2br into the on state and the off state
  • the wiring X1L3b is the wiring for switching the transistor M3-3b and the transistor M3-3br from the on state and the off state
  • the wiring X2L3b is the wiring for switching the transistor M3-3b and the transistor M3-3b. This is wiring for switching the transistor M4-3br between the on state and the off state.
  • the ratio of the W length to the L length of the transistor M1 is W / L
  • the ratio of the W length to the L length of the transistor M1-2b is preferably 2 ⁇ W / L, and the W of the transistor M1-3b.
  • the ratio of length to L length is preferably 4 ⁇ W / L. Since the current flowing between the source and drain of the transistor is proportional to the channel width / channel length, if the structures and configuration conditions other than the channel width / channel length of the transistor M1, the transistor M1-2b, and the transistor M1-3b are the same, The currents flowing through the transistors M1-2b and the transistors M1-3b are approximately twice and four times the currents flowing through the transistor M1, respectively.
  • the ratio of the amount of current flowing through the transistor M1, the transistor M1-2b, and the transistor M1-3b is approximately 1: 2: 4.
  • the circuit MC included in the circuit MP of FIG. 26 has, for example, Q (Q is an integer of 4 or more) as a transistor corresponding to the transistor M1.
  • the first transistor is the transistor M1
  • the second transistor is the transistor M1-2b
  • the third transistor is the transistor M1-3b
  • the Qth is an integer of 4 or more and Q or less
  • the circuit MC included in the circuit MP of FIG. 26 may have Q transistors so that the amount of current flowing through each transistor is a power ratio of 2.
  • the ratio of the W length to the L length of the transistor M1r is preferably equal to the ratio of the W length to the L length of the transistor M1
  • the ratio of the W length to the L length of the transistor M1-2br is the W of the transistor M1-2b. It is preferable that it is equal to the ratio of the length and the L length
  • the ratio of the W length and the L length of the transistor M1-3br is preferably equal to the ratio of the W length and the L length of the transistor M1-3b.
  • positive first data (positive weighting coefficient) is set in the circuit MP, and at least one of the transistor M3, the transistor M3-2b, and the transistor M3-3b is turned on, and the transistor M4 and the transistor M4- 2b and the transistor M4-3b may be turned off.
  • the amount of current flowing from the wiring OL to the circuit MC changes depending on the combination of the on state and the off state of the transistor M3, the transistor M3-2b, and the transistor M3-3b.
  • the transistor M3 is formed by applying a high level potential to the wiring WX1L, applying a low level potential to the wiring X2L, and further applying a low level potential to the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b.
  • the on state can be turned on, and the transistor M3-2b, the transistor M3-3b, the transistor M4, the transistor M4-2b, and the transistor M4-3b can be turned off.
  • the amount of current flowing in the circuit MC from the wiring OL becomes I ut.
  • the source of the transistor M1 - the amount of current flowing between the drain is set to I ut, and a high level voltage is applied to the wiring WX1L, and the wiring X1L2b, a low-level potential is applied to the wiring X2L, and wiring X2L2b Further, a low level potential is applied to the wiring X1L3b and the wiring X2L3b.
  • the transistor M3 and the transistor M3-2b can be turned on, and the transistor M3-3b, the transistor M4, the transistor M4-2b, and the transistor M4-3b can be turned off, and the current flows from the wiring OL to the circuit MC.
  • the amount of current is 3 Trans .
  • the source of the transistor M1 - the amount of current flowing between the drain is set to I ut, and a high level voltage is applied to the wiring X1L2b, and the wiring X1L3b, a low-level potential is applied to the wiring X2L2b, and wiring X2L3b Further, a low level potential is applied to the wiring WX1L and the wiring X2L.
  • the transistor M3-2b and the transistor M3-3b can be turned on, and the transistor M3, the transistor M4, the transistor M4-2b, and the transistor M4-3b can be turned off, and the current flowing from the wiring OL to the circuit MC can be turned off.
  • the amount will be 6I ut.
  • the transistor M3 is formed by applying a high level potential to the wiring WX1L, applying a low level potential to the wiring X2L, and further applying a low level potential to the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b.
  • the on state can be turned on, and the transistor M3-2b, the transistor M3-3b, the transistor M4, the transistor M4-2b, and the transistor M4-3b can be turned off.
  • the amount of current flowing from the wiring OL to the circuit MC is 2 Mut .
  • the amount of current flowing between the source and drain of the transistor M1 is set to 2 ut , a high level potential is applied to the wiring WX1L and the wiring X1L2b, and a low level potential is applied to the wiring X2L and the wiring X2L2b. Further, a low level potential is applied to the wiring X1L3b and the wiring X2L3b.
  • the transistor M3 and the transistor M3-2b can be turned on, and the transistor M3-3b, the transistor M4, the transistor M4-2b, and the transistor M4-3b can be turned off, and the current flows from the wiring OL to the circuit MC.
  • current amount is 6I ut.
  • the amount of current flowing between the source and drain of the transistor M1 is set to 2 ut , a high level potential is applied to the wiring X1L2b and the wiring X1L3b, and a low level potential is applied to the wiring X2L2b and the wiring X2L3b. Further, a low level potential is applied to the wiring WX1L and the wiring X2L.
  • the transistor M3-2b and the transistor M3-3b can be turned on, and the transistor M3, the transistor M4, the transistor M4-2b, and the transistor M4-3b can be turned off, and the current flows from the wiring OL to the circuit MC.
  • current amount is 12I ut.
  • the current set between the source and the drain of the transistor M1 is approximately multiplied by an integral number according to the potentials of the wiring WX1L, the wiring X1L2b, and the wiring X1L3b, and the current multiplied by the integral number is wired. It has a function to flow from OL to circuit MC.
  • the current set between the source and the drain of the transistor M1 is not an integral multiple but a real multiple. Then, it can flow from the wiring OL to the circuit MC.
  • the amount of current flowing from the wiring OL to the circuit MC has been dealt with, but the amount of current flowing from the wiring OLB to the circuit MC can also be considered in the same manner.
  • positive first data (positive weighting coefficient) is set in the circuit MP, and at least one of the transistor M4, the transistor M4-2b, and the transistor M4-3b is turned on, and the transistor M3 and the transistor M3-2b are turned on. , And the transistor M3-3b may be turned off.
  • the amount of current flowing from the wiring OLB to the circuit MC changes depending on the combination of the on state and the off state of the transistor M4, the transistor M4-2b, and the transistor M4-3b.
  • the current flowing from the wiring OLB to the circuit MCr can be considered in the same manner.
  • negative first data negative weighting coefficient
  • the transistor M3r, the transistor M3-2br, and the transistor M3-3br is turned on, and the transistor M4r and the transistor M4- 2br and the transistor M4-3br may be turned off.
  • the amount of current flowing from the wiring OLB to the circuit MCr changes depending on the combination of the on state and the off state of the transistor M3r, the transistor M3-2br, and the transistor M3-3br.
  • the current flowing from the wiring OL to the circuit MCr can be considered in the same manner.
  • negative first data (negative weighting coefficient) is set in the circuit MP, and at least one of the transistor M4r, the transistor M4-2br, and the transistor M4-3br is turned on, and the transistor M3r and the transistor M3- 2br and the transistor M3-3br may be turned off.
  • the amount of current flowing from the wiring OL to the circuit MCr changes depending on the combination of the on state and the off state of the transistor M4r, the transistor M4-2br, and the transistor M4-3br.
  • the set amount of current is multiplied by an integral number (real number multiple) according to the respective potentials of the wiring WX1L, the wiring X2L, the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b. Then, a current can be passed from the wiring OL to the circuit MC or the circuit MCr, or a current can be passed from the wiring OLB to the circuit MC or the circuit MCr.
  • the second data (for example, here, it is the value of the signal of the neuron) is determined according to the combination of the potentials of the wiring WX1L, the wiring X2L, the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b. Therefore, the second data (value of the signal of the neuron) can be treated as a multi-value (15 value in the configuration of the circuit MP in FIG. 26). That is, the circuit MP of FIG. 26 can be a circuit capable of calculating the product of the multi-valued first data (weighting factor) and the multi-valued second data (neuron signal).
  • the potential of the node n1 circuit HC and V 1 is set to VSS.
  • the second data the value of the neurons of the signal
  • a current I OL flowing through the circuit MC or circuit MCr from wire OL flows through the circuit MC or circuit MCr from the wiring OLB
  • the table below shows the changes in the amount of current IOLB and the amount of current. In the table below, the high level potential is described as high, and the low level potential is described as low.
  • the first data (weighting factor) set in the circuit MP is set to "-1" (the amount of current set between the source and drain of the transistor M1 is 0, and the current set between the source and drain of the transistor M1r). the amount of the I ut.
  • the potential of the node n1 circuit HC and VSS, and the potential of the node n1r circuit HCr and V 1. corresponding to the second data (the value of the neurons of the signal), line WX1L, wiring X2L, wiring X1L2b, wiring X2L2b, wiring X1L3b, and when the potential of the wiring X2L3b entered into circuit MP, a current I OL flowing through the circuit MC or circuit MCr from the wiring OL, circuit MC or circuit from the wiring OLB a current I OLB flowing through the MCr, a change in the amount of current in the table below. In the table below, the high level potential is described as high, and the low level potential is described as low.
  • the potential of the node n1 may be, for example, VSS.
  • the amount of current flowing between the source and drain of each of the transistor M1-2b and the transistor M1-3b can be set to zero. Therefore, the current from the wiring OL or the wiring OLB to the circuit MC regardless of whether the transistor M3, the transistor M3-2b, the transistor M3-3b, the transistor M4, the transistor M4-2b, and the transistor M4-3b are on or off. Does not flow.
  • the second data is obtained by setting each of the wiring WX1L, the wiring X2L, the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b to a low level potential or a high level potential.
  • (Signal value of) can be expressed as 15 values, and the product of the multi-valued first data (weight coefficient) and the multi-valued second data (neuron signal value) can be calculated. ..
  • circuit MP included in the semiconductor device of one aspect of the present invention is not limited to the circuit MP of FIG. 26.
  • the circuit configuration of the circuit MP of FIG. 26 can be changed depending on the situation.
  • the circuit MP shown in FIG. 27 has a circuit configuration in which the circuit MP of FIG. 26 is changed.
  • the circuit MP of FIG. 27 has a configuration in which a circuit HC-2b, a circuit HC-3b, a circuit HC-2br, and a circuit HC-3br are added to the circuit MP of FIG. 26. .. Since the configurations of the circuit HC-2b, the circuit HC-3b, the circuit HC-2br, and the circuit HC-3br are the same as those of the circuit HC and the circuit HCr, the description of the circuit HC and the circuit HCr is taken into consideration. do.
  • the electrical connection configuration around the transistor M1-2b, the transistor M3-2b, and the transistor M4-2b, and the circuit HC-2b is the peripheral of the transistor M1, the transistor M3, the transistor M4, and the circuit HC. It has a similar electrical connection configuration. Further, the electrical connection configuration around the transistor M1-3b, the transistor M3-3b, the transistor M4-3b, and the circuit HC-3b is the same as that around the transistor M1, the transistor M3, the transistor M4, and the circuit HC. Connection configuration.
  • the electrical connection configuration around the transistor M1-2br, the transistor M3-2br, the transistor M4-2br, and the circuit HC-2br is the periphery of the transistor M1r, the transistor M3r, the transistor M4r, and the circuit HCr. It has the same electrical connection configuration as. Further, the electrical connection configuration around the transistor M1-3br, the transistor M3-3br, the transistor M4-3br, and the circuit HC-3br is the same as that around the transistor M1r, the transistor M3r, the transistor M4r, and the circuit HCr. Connection configuration.
  • circuit HC-2b is electrically connected to the wiring WL2b
  • circuit HC-3b is electrically connected to the wiring WL3b
  • circuit HC-2br is electrically connected to the wiring WL2b
  • circuit HC- The 3br is electrically connected to the wiring WL3b.
  • the ratio of the W length to the L length of each of the transistor M1, the transistor M1-2b, and the transistor M1-3b is set to W / L, 2 ⁇ W. / L, 4 ⁇ W / L
  • the circuit HC holds a potential that sets the amount of current flowing between the source and drain of the transistor M1 to Auto
  • the circuit HC-2b which has almost the same potential as the potential. And by holding it in the circuit HC-3b, it can operate in the same manner as the circuit MP of FIG.
  • the wiring WL, the wiring WL2b, and the wiring WL3b may be combined into one wiring (not shown). ..
  • the ratio of the W length and the L length of each of the transistor M1, the transistor M1-2b, and the transistor M1-3b is made equal, and the amount of current flowing between the source and drain of the transistor M1 is set to I.
  • the same operation as the circuit MP of FIG. 26 is performed. can do.
  • the circuit MP of FIG. 28 has a configuration in which a transistor M2-2b, a transistor M2-3b, a transistor M2-2br, and a transistor M2-3br are added to the circuit MP of FIG. 26.
  • the ratio of the W length to the L length of each of the transistor M1, the transistor M1-2b, and the transistor M1-3b is, for example, W / L, 2 ⁇ W / L, 4 ⁇ W /, as in FIG. 26. Let it be L.
  • the amount of current is determined by the magnitude at the time of setting, and may not depend on the W length and the L length. Therefore, the ratios of the W length and the L length of the transistors M1, the transistors M1-2b, and the transistors M1-3b may all be the same. However, in that case, the potential of the gate of each transistor may differ depending on the amount of current. When it is desired to make the potentials of the gates of the transistors substantially the same, it is desirable that the ratio of W length to L length is W / L, 2 ⁇ W / L, and 4 ⁇ W / L.
  • the transistor M2-2b, the transistor M2-3b, the transistor M2-2br, and the transistor M2-3br are in the ON state like the transistor M2 and the transistor M2r unless otherwise specified.
  • the case of finally operating in the linear region is included. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor M2-2b, the transistor M2-3b, the transistor M2-2br, and the transistor M2-3br may operate in the saturation region or the subthreshold region when in the ON state.
  • the transistor M2-2b, the transistor M2-3b, the transistor M2-2br, and the transistor M2-3br may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M2-2b, the transistor M2-3b, the transistor M2-2br, and the transistor M2-3br may be operated in a linear region and may be operated in a saturated region, or may be saturated.
  • the case of operating in the region and the case of operating in the subthreshold region may be mixed, or the case of operating in the subthreshold region and the case of operating in the linear region may be mixed or linear.
  • the case of operating in the region, the case of operating in the saturated region, and the case of operating in the subthreshold region may be mixed.
  • the first terminal of the transistor M2-2b is the first terminal of the transistor M2-3b, the first terminal of the transistor M2, the gate of the transistor M1, the gate of the transistor M1-2b, and the transistor M1-3b. Is electrically connected to the gate of No. 1 and the first terminal of the capacitance C1.
  • the second terminal of the transistor M2-2b is electrically connected to the second terminal of the transistor M1-2b, the first terminal of the transistor M3-2b, and the first terminal of the transistor M4-2b.
  • the second terminal of the transistor M2-3b is electrically connected to the second terminal of the transistor M1-3b, the first terminal of the transistor M3-3b, and the first terminal of the transistor M4-3b.
  • the gate of the transistor M2-2b and the gate of the transistor M2-3b are electrically connected to the wiring WL.
  • the first terminal of the transistor M2-2br includes the first terminal of the transistor M2-3br, the first terminal of the transistor M2r, the gate of the transistor M1r, and the gate of the transistor M1-2br. , Is electrically connected to the gate of the transistor M1-3br and the first terminal of the capacitance C1.
  • the second terminal of the transistor M2-2br is electrically connected to the second terminal of the transistor M1-2br, the first terminal of the transistor M3-2br, and the first terminal of the transistor M4-2br.
  • the second terminal of the transistor M2-3br is electrically connected to the second terminal of the transistor M1-3br, the first terminal of the transistor M3-3br, and the first terminal of the transistor M4-3br.
  • the gate of the transistor M2-2br and the gate of the transistor M2-3br are electrically connected to the wiring WL.
  • each of the wiring WX1L2b and the wiring WX1L3b shown in FIG. 28 corresponds to the wiring X1L2b and the wiring X1L3b in the circuit MP of FIG. 26.
  • a low level potential is input to the wiring X2L, the wiring X2L2b, and the wiring X2L3b to turn off the transistor M4, the transistor M4-2b, the transistor M4-3b, the transistor M4r, the transistor M4-2br, and the transistor M4-3br. do.
  • the circuit MC from the wiring OL, the transistor M1, the transistor M1-2b, and by flowing a sum of the current to be set to each of the transistors M1-3b, for example, by flowing 7I ut, circuit HC node n1 Becomes a predetermined potential.
  • a predetermined potential is held at the node n1 of the circuit HC.
  • the circuit MCr from the wiring OLB, transistor M1r, transistors M1-2br, and by flowing a sum of the current to be set to each of the transistors M1-3br, for example, by flowing 7I ut, the circuit HCr
  • the node n1r has a predetermined potential. Then, by inputting a low level potential to the wiring WL and holding a predetermined potential at the node n1r of the circuit HCr, between the source and drain of the transistor M1r, the transistor M1-2br, and the transistor M1-3br. , I ut, 2I ut, current 4I ut is set to flow.
  • the same operation as in the circuit MP in FIG. 26 can be performed. Further, by adopting the circuit MP having the configuration of FIG. 28, it is possible to reduce the influence of the structural variation generated at the time of forming the transistor M1, the transistor M1-2b, and the transistor M1-3b in the circuit MC. Similarly, in the circuit MCr, it is possible to reduce the influence of structural variations that occur during the formation of the transistor M1r, the transistor M1-2br, and the transistor M1-3br.
  • the circuit HC and the circuit HCr may have different configurations.
  • the circuit MP shown in FIG. 29 has a configuration in which the circuit HC and the circuit HCr included in the circuit MP of FIG. 26 are replaced with the circuit HCS and the circuit HCSr, respectively.
  • the ratio of the W length to the L length of each of the transistor M1, the transistor M1-2b, and the transistor M1-3b is W / L, 2 ⁇ W / L, and 4 ⁇ W / L, as in FIG. 26. ..
  • the circuit HCS is electrically connected to, for example, a wiring OL and a wiring OLB.
  • the circuit HCS has a function of receiving information (potential, current, etc.) input from one or both of the wiring OL and the wiring OLB, and holding the potential according to the information. Further, the circuit HCS is electrically connected to each gate of the transistor M1, the transistor M1-2b, and the transistor M1-3b.
  • the circuit HCS has a function of applying the held potential to the respective gates of the transistor M1, the transistor M1-2b, and the transistor M1-3b. Therefore, a source-drain current corresponding to the potential given by the circuit HCS and the ratio of the W length to the L length flows through each of the transistor M1, the transistor M1-2b, and the transistor M1-3b.
  • the circuit HCSr has the same function as the circuit HCS, and each of the transistor M1r, the transistor M1-2br, and the transistor M1-3br has the potential given by the circuit HCSr, and the W length and the L length.
  • the source-drain current flows according to the ratio of.
  • FIG. 30A A specific example of the circuit HCS included in the circuit MP shown in FIG. 29 and the circuit HCSr is shown in FIG. 30A.
  • the circuit HCS and the circuit HCSr shown in FIG. 30A have a configuration having a SRAM (Static Random Access Memory).
  • FIG. 30A shows the entire circuit MP in order to show the electrical connection configuration of the circuit HCS and the circuit elements included in the circuit HCSr.
  • the SRAM holds either a high level potential or a low level potential, so that the first data (weight coefficient) set in the circuit MP is, for example, It is limited to two values (combination of "-1", “+1”, etc.) and three values (combination of "-1", "0", “+1”, etc.).
  • the first data (weighting factor) set in the circuit MP is “+1”
  • the circuit HCS may hold a high level potential and the circuit HCSr may hold a low level potential.
  • the circuit HCS may hold a low level potential and the circuit HCSr may hold a high level potential.
  • the circuit HCS may hold a low level potential and the circuit HCSr may hold a low level potential.
  • the circuit HCS has a transistor M7, a transistor M7s, and an inverter loop circuit IVR.
  • the inverter loop circuit IVR has an inverter circuit IV1 and an inverter circuit IV2.
  • the transistor M7 and the transistor M7s include the case where they finally operate in the linear region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor M7 and the transistor M7s may operate in the saturation region or the subthreshold region when in the ON state.
  • the transistor M7 and the transistor M7s may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M7 and the transistor M7s may be operated in a linear region and a saturated region in a mixed manner, or may be operated in a saturated region and a subthreshold region. And may be mixed, or when they operate in the subthreshold region and when they operate in the linear region, and when they operate in the linear region and when they operate in the saturated region. And the case of operating in the subthreshold region may be mixed.
  • Each of the inverter circuit IV1 and the inverter circuit IV2 has a function of outputting an inverted signal of the input signal from the output terminal when the input signal is input to the input terminal. Therefore, for example, an inverter circuit can be used as each of the inverter circuit IV1 and the inverter circuit IV2.
  • a configuration example of the inverter circuit IV1 and the inverter circuit IV2 is shown in FIG. 30B.
  • the inverter circuit IV1 and the inverter circuit IV2 can be configured as a CMOS (Complementary MOS) circuit.
  • CMOS Complementary MOS
  • one aspect of the present invention is not limited to this, and for example, a unipolar circuit having only n-channel type transistors or only p-channel type transistors may be configured instead of a CMOS circuit.
  • the inverter circuit IV1 and the inverter circuit IV2 can be, for example, a NAND circuit, a NOR circuit, an XOR circuit, a circuit combining these, or the like.
  • the NAND circuit can function as an inverter circuit by inputting a high level potential as a fixed potential to one of the two input terminals of the NAND circuit.
  • the NOR circuit can function as an inverter circuit by inputting a low level potential as a fixed potential to one of the two input terminals of the NOR circuit.
  • the XOR circuit can function as an inverter circuit by inputting a high level potential as a fixed potential to one of the two input terminals of the XOR circuit.
  • inverter circuit As described above, the inverter circuit described in the present specification and the like can be replaced with a logic circuit such as a NAND circuit, a NOR circuit, an XOR circuit, or a circuit combining these. Therefore, in the present specification and the like, the term “inverter circuit” can be referred to as "logic circuit”.
  • the first terminal of the transistor M7 is electrically connected to the wiring OL, and the second terminal of the transistor M7 is an input terminal of the inverter circuit IV1, an output terminal of the inverter circuit IV2, a gate of the transistor M1, and a transistor M1-. It is electrically connected to the gate of 2b and the gate of the transistor M1-3b, and the gate of the transistor M7 is electrically connected to the wiring WL.
  • the first terminal of the transistor M7s is electrically connected to the wiring OLB, and the second terminal of the transistor M7s is electrically connected to the output terminal of the inverter circuit IV1 and the input terminal of the inverter circuit IV2.
  • the gate of is electrically connected to the wiring WL.
  • the wiring VEH is electrically connected to the high power potential input terminal of the inverter circuit IV1 and the inverter circuit IV2, and the wiring VE is electrically connected to the low power potential input terminal of the inverter circuit IV1 and the inverter circuit IV2. Has been done.
  • Wiring VEH functions as wiring that gives a constant voltage, for example.
  • the constant voltage may be, for example, VDD which is a high level potential, or potential VDDL which is higher than the low level potential VSS and lower than VDD. Further, it is preferable to appropriately set the constant voltage according to the configuration of the circuit MP. Further, for example, a pulse signal may be supplied to the wiring VAL instead of a constant voltage.
  • the wiring VEH functions as a wiring that gives the potential VDD.
  • the circuit HCS has almost the same circuit configuration as the circuit HCSr. Therefore, in order to distinguish the circuit element of the circuit HCSr from the circuit element of the circuit HCS, "r" is added to the reference numeral. Further, the first terminal of the transistor M7r is electrically connected to the wiring OLB, and the first terminal of the transistor M7sr is electrically connected to the wiring OL.
  • a high level potential is applied to the wiring WL to turn on the transistor M7, the transistor M7s, the transistor M7r, and the transistor M7sr.
  • the high level potential or the low level potential is input to the wiring OL, and the other of the high level potential or the low level potential is input to the wiring OLB.
  • the high level potential is substantially the same as the potential given by the wiring VEH.
  • the high level potential will be referred to as the potential VDDL
  • the low level potential will be referred to as the potential VSS.
  • the circuit HCS After one of VDDL or VSS is written in the circuit HCS and the other of VDDL or VSS is written in the circuit HCSr, a low level potential is applied to the wiring WL to apply a low level potential to the transistor M7, the transistor M7s, the transistor M7r, and the transistor M7sr. Turn off. Thereby, the circuit HCS can hold one of VDDL or VSS in the inverter loop circuit IVR, and the circuit HCSr can hold the other of VDDL or VSS in the inverter loop circuit IVRr.
  • wiring X1L (wiring WX1L in FIG. 26), wiring X2L, wiring X1L2b, wiring X2L2b, wiring X1L3b, and wiring X1L2b, as in the circuit MP of FIG.
  • the amount of current flowing from the circuit MC or the circuit MCr to the wiring OL or the wiring OLB is divided into a binary or ternary first data (weight coefficient) and a multi-value (weight coefficient). In the configuration example of FIG. 30A, it can be treated as a product of the second data (value of the neuron signal) of 15 values).
  • the circuit MP of FIG. 30A can be transformed into the circuit MP shown in FIG. 31, for example.
  • the circuit MP of FIG. 31 has a configuration in which the circuit HCSr is removed from the circuit MP of FIG. 30A.
  • the output terminals of the inverter circuit IV1 included in the inverter loop circuit IVR are the gate of the transistor M1r of the circuit MCr, the gate of the transistor M1-2br of the circuit MCr, and the transistor M1- of the circuit MCr. It is electrically connected to the 3br gate.
  • circuit MP in FIG. 31 By configuring the circuit MP in FIG. 31, it can operate in the same manner as the circuit MP in FIG. 30A. Since the circuit MP of FIG. 31 has a configuration in which the circuit HCSr is removed from the circuit MP of FIG. 30A, the power consumption can be lower than that of the circuit MP of FIG. 30A.
  • circuit MP of FIG. 30A can be transformed into the circuit MP shown in FIG. 32, for example. Similar to the circuit MP of FIGS. 22A and 22B, the circuit MP of FIG. 32 has a configuration in which a wiring IL and a wiring ILB are added to the circuit MP of FIG. 30A.
  • the circuit MP of FIG. 32 has a configuration in which the functions of the wiring OL and the wiring OLB of the circuit MP of FIG. 30A are separated.
  • the wiring OL of the circuit MP of FIG. 30A functions as a wiring for inputting a high level potential or a low level potential to the circuit HCS, and also supplies a current to the wiring VE via the circuit MC. Also functions as wiring for supplying current to the wiring VEr via the circuit MCr. Further, the wiring OLB of the circuit MP of FIG. 30A functions as a wiring for inputting a high level potential or a low level potential to the circuit HCSr, and is a wiring for supplying a current to the wiring VE via the circuit MC. Also functions as wiring for supplying current to the wiring VEr via the circuit MCr.
  • the wiring OL of the circuit MP in FIG. 32 functions as a wiring for supplying a current to the wiring VE via the circuit MC, and also as a wiring for supplying a current to the wiring VEr via the circuit MCr. do.
  • the wiring OLB of the circuit MP in FIG. 32 functions as a wiring for supplying a current to the wiring VE via the circuit MC, and also as a wiring for supplying a current to the wiring VEr via the circuit MCr. do.
  • the wiring IL of the circuit MP of FIG. 32 functions as a wiring for inputting either a high level potential or a low level potential to the circuit HCS, and the wiring ILB of the circuit MP of FIG. 32 has a high level to the circuit HCSr. It functions as a wiring for inputting the potential or the other of the low level potentials.
  • circuit MP in FIG. 32 By configuring the circuit MP in FIG. 32, it can operate in the same manner as the circuit MP in FIG. 30A.
  • the circuit MP of FIG. 32 is, for example, the transistor M7s as shown in the circuit MP of FIG. And the transistor M7sr may be excluded.
  • the circuit MP of FIG. 33 it is possible to operate in the same manner as the circuit MP of FIG. 30A.
  • FIG. 34 shows a specific example of the circuit HCS included in the circuit MP shown in FIG. 29 and the circuit HCSr, which are different from those in FIG. 30A.
  • the circuit MP shown in FIG. 34 has a configuration having a storage circuit called NOSRAM (Nonvolatile Oxide Semiconductor Random Access Memory) (registered trademark). Note that FIG. 34 shows the entire circuit MP in order to show the electrical connection configuration of the circuit HCS and the circuit elements included in the circuit HCSr.
  • NOSRAM Nonvolatile Oxide Semiconductor Random Access Memory
  • the circuit HCS has a transistor M8 and a capacitance C2.
  • the transistor M8 includes the case where it finally operates in the linear region when it is in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor M8 may operate in a saturation region or a subthreshold region when it is in the ON state.
  • the transistor M8 may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M8 may operate in a linear region and a saturated region, or may operate in a saturated region and a subthreshold region.
  • the first terminal of the transistor M8 is electrically connected to the wiring IL, and the second terminal of the transistor M8 is the first terminal of the capacitance C2, the gate of the transistor M1, the gate of the transistor M1-2b, and the transistor M1-. It is electrically connected to the gate of 3b, and the gate of the transistor M8 is electrically connected to the wiring WL.
  • the second terminal of the capacitance C2 is electrically connected to the wiring VE.
  • the electrical connection point between the second terminal of the transistor M8 and the first terminal of the capacitance C2 is a node n2.
  • the circuit HCSr has almost the same circuit configuration as the circuit HCS. Therefore, in order to distinguish the circuit element of the circuit HCSr from the circuit element of the circuit HCS, "r" is added to the reference numeral. Further, the first terminal of the transistor M8r is electrically connected to the wiring ILB.
  • the first data (weighting factor) set in the circuit MP is, for example, binary (“-1”, “+1”, etc.), tertiary value (“-1”, “0”, “+1”, etc.). ) And so on.
  • the circuit HCS may hold a high level potential and the circuit HCSr may hold a low level potential.
  • the circuit HCS may hold a low level potential and the circuit HCSr may hold a high level potential.
  • the circuit HCS may hold a low level potential and the circuit HCSr may hold a low level potential.
  • the circuit HCS and the circuit HCSr may hold a digital value or an analog value of 3 or more values instead of a binary value (digital value) of a high level potential or a low level potential.
  • a high level potential is applied to the wiring WL to turn on the transistor M8 and the transistor M8r.
  • one of the high level potential or the low level potential is input to the wiring IL, and the other of the high level potential or the low level potential is input to the wiring ILB.
  • the high level potential will be referred to as the potential VDDL
  • the low level potential will be referred to as the potential VSS.
  • wiring X1L (wiring WX1L in FIG. 26), wiring X2L, wiring X1L2b, wiring X2L2b, wiring X1L3b, and wiring X1L2b, as in the circuit MP of FIG.
  • the amount of current flowing from the circuit MC or the circuit MCr to the wiring OL or the wiring OLB can be treated as 3-bit data.
  • circuit MP in FIG. 34 By configuring the circuit MP in FIG. 34, it can operate in the same manner as the circuit MP in FIG. 30A.
  • the circuit MP shown in FIGS. 29 to 34 has one circuit HCS and one circuit HCSr, respectively, but the circuit MP may have a plurality of circuit HCS and circuit HCSr.
  • the circuit MP shown in FIG. 35 has a circuit HCS-2b having the same function as the circuit HCS, a circuit HCS-3b, a circuit HCS-2br having the same function as the circuit HCSr, and a circuit HCS-3br. .. Specifically, the circuit HCS-2b, the circuit HCS-3b, the circuit HCS-2br, and the circuit HCS-3br receive information (potential, current, etc.) input from one or both of the wiring OL and the wiring OLB. It has a function of receiving and holding a potential according to the information.
  • the circuit HCS-2b has a function of applying a potential held in the gate of the transistor M1-2b
  • the circuit HCS-3b has a function of applying a potential held in the gate of the transistor M1-3b
  • the circuit HCS-2br has a function of applying a potential held in the gate of the transistor M1-2br
  • the circuit HCS-3br has a function of applying a potential held in the gate of the transistor M1-3br.
  • the configuration of the circuit HCS the circuit HCS-2b, the circuit HCS-3b, the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br, for example, all of them may have an SRAM or have a NOSRAM. It may be configured. Further, one or more circuits selected from the circuit HCS, the circuit HCS-2b, the circuit HCS-3b, the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br have a configuration having SRAM, and the remaining circuits have NO SRAM. It may be configured.
  • the circuit HCS, the circuit HCS-2b, the circuit HCS-3b, the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br included in the circuit MP of FIG. 35 are electrically connected to the wiring OL and the wiring OLB, respectively.
  • the configuration of the circuit MP according to one aspect of the present invention is not limited to this.
  • the circuit MP of FIG. 35 is provided with a wiring IL and an ILB, and the circuit HCS, the circuit HCS-2b, and the HCS-3b are connected to the wiring IL and the wiring ILB, similarly to the circuit MP of FIG. May be connected.
  • circuit 35 is provided with a wiring IL and a wiring ILB in the same manner as the circuit MP of FIGS. 33 and 34, and the circuit HCS, the circuit HCS-2b, and the HCS-3b are electrically connected to the wiring IL.
  • the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br may be electrically connected to the wiring ILB.
  • the circuit MP shown in FIG. 36 has a circuit HCS, a circuit HCS-2b, a circuit HCS-3b, a circuit HCSr, a circuit HCS-2br, and a circuit HCS-3br as a plurality of holding portions, and has the circuit MP of FIG. This is an example of a different circuit configuration.
  • the ratio of the W length to the L length of the transistor M1 included in the circuit MP of FIG. 36 is W / L
  • the ratio of the W length to the L length of the transistor M1-2b is preferably 2 ⁇ W / L.
  • the ratio of the W length to the L length of the transistors M1-3b is preferably 4 ⁇ W / L.
  • the size of the transistor M1r is preferably equal to the transistor M1
  • the size of the transistor M1-2br is preferably equal to the transistor M1-2b
  • the size of the transistor M1-3br is equal to the transistor M1-3b. preferable.
  • the circuit HCS is electrically connected to the wiring OL and the gate of the transistor M1
  • the circuit HCS-2b is electrically connected to the wiring OL and the gate of the transistor M1-2b. Is electrically connected to the wiring OL and the gate of the transistor M1-3b.
  • the first terminals of the transistor M1, the transistor M1-2b, and the transistor M1-3b are electrically connected to the wiring VE, and the first terminal of the transistor M3 is the first terminal of the transistor M4, the transistor M1, and the transistor M1. -2b and the second terminals of the transistors M1-3b are electrically connected to each other.
  • the second terminal of the transistor M3 is electrically connected to the wiring OL, and the gate of the transistor M3 is electrically connected to the wiring X1L.
  • the second terminal of the transistor M4 is electrically connected to the wiring OLB, and the gate of the transistor M4 is electrically connected to the wiring X2L.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral. Further, the second terminal of the transistor M3r is electrically connected to the wiring OLB, and the second terminal of the transistor M4r is electrically connected to the wiring OL.
  • each of the transistor M1r, the transistor M1-2br, and the transistor M1-3br is turned off. can do.
  • a high level potential or a low level potential in each of the circuit HCS, the circuit HCS-2b, and the circuit HCS-3b included in the circuit MC the circuit HCS, the circuit HCS-2b, and the circuit HCS-3b are held.
  • the amount of current flowing through each of the transistor M1, the transistor M1-2b, and the transistor M1-3b is determined according to the potential held in each of the above.
  • the current can be passed from the wiring OL to the wiring VE via the circuit MC. Further, by turning off the transistor M3 and turning on the transistor M4, the current can be passed from the wiring OLB to the wiring VE via the circuit MC.
  • each of the transistor M1, the transistor M1-2b, and the transistor M1-3b is turned off. Can be in a state.
  • a high level potential or a low level potential in each of the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br included in the circuit MCr the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br are held.
  • the amount of current flowing through each of the transistor M1r, the transistor M1-2br, and the transistor M1-3br is determined according to the potential held in each of the above.
  • the current can be passed from the wiring OLB to the wiring VEr via the circuit MCr. Further, by turning off the transistor M3r and turning on the transistor M4r, the current can be passed from the wiring OL to the wiring VEr via the circuit MCr.
  • the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br hold low-level potentials. It is assumed that each of the circuit HCS, the circuit HCS-2b, and the circuit HCS-3b holds a combination of potentials corresponding to the positive first data (weighting coefficient). Further, when the circuit MP of FIG. 36 holds, for example, positive first data (for example, a weighting factor is used here), the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br hold low-level potentials. It is assumed that each of the circuit HCS, the circuit HCS-2b, and the circuit HCS-3b holds a combination of potentials corresponding to the positive first data (weighting coefficient). Further, when the circuit MP of FIG.
  • each of -2br and the circuit HCS-3br holds a combination of potentials corresponding to the negative first data (weighting factor).
  • FIG. 37 Specific examples of the circuit HCS, the circuit HCS-2b, the circuit HCS-3b, the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br included in the circuit MP shown in FIG. 36 are shown in FIG. 37.
  • the circuit HCS, the circuit HCS-2b, the circuit HCS-3b, the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br shown in FIG. 37 have an SRAM.
  • FIG. 37 the description of the high power potential input terminal and the low power potential input terminal of the inverter circuit IV1 and the inverter circuit IV2 is omitted.
  • circuit HCS the circuit HCS-2b, the circuit HCS-3b, the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br shown in FIG. 37
  • the description of the HCSr is taken into consideration.
  • the configuration may have a NOSRAM.
  • the configurations of the circuit HCS, the circuit HCS-2b, the circuit HCS-3b, the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br shown in FIG. 38 the circuit HCS and the circuit included in the circuit MP of FIG. 34 The description of the HCSr is taken into consideration.
  • the circuit MP of FIG. 36 can be transformed into the circuit MP shown in FIG. 39 as an example.
  • the circuit MP of FIG. 39 is a circuit capable of handling multi-valued second data (for example, here, it is a value (calculated value) of a neuron signal) like the circuit MP shown in FIGS. 26 to 35. Is.
  • the circuit MP of FIG. 39 has a configuration in which a transistor M3-2x, a transistor M4-2x, a transistor M1x, a transistor M1x-2b, and a transistor M1x-3b are added to the circuit MC included in the circuit MP of FIG. There is.
  • the circuit HCS, circuit HCS-2b, circuit HCS-3b, circuit HCSr, circuit HCS-2br, and circuit HCS-3br included in the circuit MP of FIG. 39 include SRAM as an example. It has a structure to have.
  • the transistor M1x, the transistor M1x-2b, and the transistor M1x-3b are the same as the transistor M1 when they finally operate in the saturation region in the ON state unless otherwise specified.
  • Shall include. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • one aspect of the present invention is not limited to this.
  • the transistor M1x, the transistor M1x-2b, and the transistor M1x-3b may operate in a linear region.
  • the transistor M1x, the transistor M1x-2b, and the transistor M1x-3b may operate in the subthreshold region.
  • the transistor M1x, the transistor M1x-2b, and the transistor M1x-3b may be operated near the boundary between the saturation region and the subthreshold region.
  • the first data is an analog value
  • the transistor M1x, the transistor M1x-2b, and the transistor M1x-3b are in a linear region according to the size of the first data (weighting coefficient).
  • the case of operating in the subthreshold region, the case of operating in the saturation region, and the case of operating in the subthreshold region may be mixed.
  • the transistor M1x, the transistor M1x-2b, and the transistor M1x-3b may be operated in a linear region and may be operated in a saturated region, or may be linear in a subthreshold region.
  • the case of operating in the region may be mixed, or the case of operating in the saturated region and the case of operating in the subthreshold region may be mixed.
  • the transistor M3-2x and the transistor M4-2x may finally operate in the linear region in the ON state unless otherwise specified, as in the case of the transistor M3 and the transistor M4. It shall include. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor M3-2x and the transistor M4-2x may operate in the saturation region or the subthreshold region when they are in the ON state.
  • the transistor M3-2x and the transistor M4-2x may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M3-2x and the transistor M4-2x may be operated in a linear region and a saturated region in a mixed manner, or may be operated in a saturated region and in a subthreshold region.
  • the ratio of the W length to the L length of the transistor M1x included in the circuit MP of FIG. 39 is preferably 2 ⁇ W / L. Further, the ratio of the W length to the L length of the transistor M1x-2b is preferably 4 ⁇ W / L. Further, the ratio of the W length to the L length of the transistor M1x-3b is preferably 8 ⁇ W / L. Similarly, when arranging more transistors, the ratio of W length to L length may be increased by a power of 2.
  • the first terminals of each of the transistor M1x, the transistor M1x-2b, and the transistor M1x-3b are electrically connected to the wiring VE.
  • the gate of the transistor M1x is electrically connected to the circuit HCS
  • the gate of the transistor M1x-2b is electrically connected to the circuit HCS-2b
  • the gate of the transistor M1x-3b is electrically connected to the circuit HCS-3b. It is connected.
  • the first terminal of the transistor M3-2x is electrically connected to the first terminal of the transistor M4-2x and the second terminals of the transistor M1x, the transistor M1x-2b, and the transistor M1x-3b.
  • the second terminal of the transistor M3-2x is electrically connected to the wiring OL, and the gate of the transistor M3-2x is electrically connected to the wiring X1L2x.
  • the second terminal of the transistor M4-2x is electrically connected to the wiring OLB, and the gate of the transistor M4-2x is electrically connected to the wiring X2L2x.
  • the circuit HCSr has almost the same circuit configuration as the circuit HCS. Therefore, in order to distinguish the circuit element of the circuit HCSr from the circuit element of the circuit HCS, "r" is added to the reference numeral. Further, the second terminal of the transistor M3-2xr is electrically connected to the wiring OL, and the second terminal of the transistor M4-2xr is electrically connected to the wiring OL.
  • the wiring X1L2x is a wiring for switching the transistor M3-2x and the transistor M3-2xr from the on state and the off state, and the wiring X2L2x switches the transistors M4-2x and M4-2xr from the on state and the off state. Wiring to do.
  • the transistor M1 When the high level potential to the circuit HCS, for example VDDL is held, the transistor M1 is a source - shall flow I ut as the current amount between the drain.
  • the ratio of the W length to the L length of the transistor M1-2b is twice the ratio of the W length to the L length of the transistor M1.
  • the source of the transistor M1-2b - flows 2I ut as the current amount between the drain.
  • the ratio of the W length to the L length of the transistor M1-3b is four times the ratio of the W length to the L length of the transistor M1.
  • the source of the transistor M1-3b - flows 4I ut as the current amount between the drain.
  • the first terminal of the transistor M3 and the first terminal of the transistor M4 are electrically connected to each other via the circuit MC.
  • current flowing through the wiring VE changes from 0 in increments of I ut to 7I ut.
  • the amount of current is referred to as IX1.
  • the ratio of the W length to the L length of the transistor M1x is twice the ratio of the W length to the L length of the transistor M1, so that the source of the transistor M1x. - 2I ut flows as the current amount between the drain.
  • the ratio of the W length to the L length of the transistor M1x-2b is four times the ratio of the W length to the L length of the transistor M1.
  • transistors M1x-2b source - flow 4I ut as the current amount between the drain.
  • the ratio of the W length to the L length of the transistor M1x-3b is eight times the ratio of the W length to the L length of the transistor M1.
  • 8 ITO flows as the amount of current between the source and drain of the transistor M1x-3b.
  • a circuit is formed from the electrical connection point between the first terminal of the transistor M3-2x and the first terminal of the transistor M4-2x according to the potentials held in each of the circuit HCS, the circuit HCS-2b, and the circuit HCS-3b.
  • current flowing through the MC to the wiring VE changes from 0 in increments 2I ut to 14I ut.
  • the transistor M4 is turned on in the circuit MC, and the transistor M3, the transistor M3-2x, The transistor M4-2x is turned off.
  • the wiring OLB, the wiring VE via the circuit MC, I X1 flows as the current amount.
  • the transistor M3-2x is turned on in the circuit MC, and the transistor M3, the transistor M4, The transistor M4-2x is turned off.
  • the transistor M4-2x is turned on in the circuit MC, and the transistor M3, the transistor M4, The transistor M3-2x is turned off.
  • the transistor M3 and the transistor M3-2x are turned on in the circuit MC, and the transistor M4, The transistor M4-2x is turned off.
  • the wiring OL, the wiring VE via the circuit MC, I X1 + I X2 3I X1 flows as the current amount.
  • the circuit MC included in the circuit MP of FIG. 39 draws a current corresponding to the potential held in each of the circuit HCS, the circuit HCS-2b, and the circuit HCS-3b from the wiring OL or the wiring OLB.
  • the current is passed through the circuit MC to the wiring VE, and the current is multiplied by 0, 1, 2, or 3 and output according to the potentials input to the wiring X1L, the wiring X2L, the wiring X1L2x, and the wiring X2L2x. be able to.
  • the circuit MP causes a current to flow from the wiring OL or the wiring OLB to the wiring VEr via the circuit MCr, and the current is multiplied by 0 according to the potentials input to the wiring X1L, the wiring X2L, the wiring X1L2x, and the wiring X2L2x. It can be output at 1x, 2x, and 3x.
  • each of the circuit HCS, the circuit HCS-2b, the circuit HCS-3b, the circuit HCSr, the circuit HCS-2br, and the circuit HCS-3br is set.
  • a low level potential eg VSS, may be applied.
  • the amount of current flowing between the source and drain of each of the transistors M1x-3br can be set to 0.
  • the potential held in each of the circuit HCS, the circuit HCS-2b, and the circuit HCS-3b is set as the potential corresponding to the first data (weight coefficient), and the wiring X1L and the wiring
  • the potential input to the X2L, the wiring X1L2x, and the wiring X2L2x is set as the potential corresponding to the second data (the value of the signal of the neuron)
  • the current flowing from the wiring OL or the wiring OLB to the wiring VE via the circuit MC the amount of can be treated as the product of the first data (weight coefficient) and the second data (value of the signal of the neuron).
  • the circuit MP shown in FIG. 40 is a circuit obtained by removing the transistor M4 and the transistor M4r from the circuit MP of FIG. 16A. Further, since the transistor M4 and the transistor M4r are excluded, in FIG. 40, the wiring X2L for inputting the potential to each gate of the transistor M4 and the transistor M4r is also excluded. Further, the wiring corresponding to the wiring X1L is described as wiring WXL in FIG. 40. Note that FIG. 40 shows an example in which the circuit MC and the circuit MCr are arranged, but one aspect of the present invention is not limited to this. For example, when a negative value is not used as the weight, or when a positive value is not used, at least one of the circuit MC and the circuit MCr may not be provided. Although an example is shown here when applied to FIG. 16A, one aspect of the present invention is not limited thereto. Similarly, in other drawings, the transistor M4 and the transistor M4r can be excluded.
  • the first data (weight coefficient) set in the circuit MP of FIG. 40 is the same as the first data (weight coefficient) set in the circuit MP of FIG. 15A. Therefore, the first data (weighting factor) set in the circuit MP of FIG. 40 takes into consideration the description of the circuit MP of FIG. 15A.
  • the first data (weight coefficient) can be, for example, "-2", "-1", "0", "+1", "+2".
  • the second data (value of the signal of the neuron) input to the circuit MP of FIG. 40 is set to “+1” when the high level potential is applied to the wiring WXL, and the low level potential is applied to the wiring WXL. If it is, set it to "0".
  • the second data is applied to the circuit MP.
  • data values of neurons of the signal
  • the change in current I OL outputted from the node outa wiring OL and presence or absence of a change in the current I OLB outputted from the node outb wiring OLB is , It is as shown in the table below. In the table below, the high level potential is described as high, and the low level potential is described as low.
  • the first data (weight coefficient) is a positive multi-value or a negative multi-value
  • the second data (neuron signal value) is “+1” or “0”.
  • the product of two values can be calculated.
  • the first data (weighting coefficient) may be a binary value instead of a five-valued value, or may be a multi-valued value other than the five-valued value.
  • the two values may be, for example, two values of "+1" and "0", or two values of "+1" and "-1”.
  • the first data (weight coefficient) may be, for example, an analog value or a multi-bit (multi-value) digital value.
  • the current set in each of the circuit MC of the circuit MP, the circuit HC of the circuit MCr, and the circuit HCr is set to a multi-value, but the set current may be an analog value.
  • an analog value current is set in the node n1 of the circuit HC, the potential corresponding to the current is held in the node n1, and the circuit.
  • a low level potential is held at the node n1r of the HCr.
  • a low level potential is held in the node n1 of the circuit HC
  • the analog value current is set in the node n1r of the circuit HCr, and the node.
  • the potential corresponding to the current is held in n1r.
  • the magnitude of the current of the current I OL and the current I OLB is a magnitude corresponding to the analog potential.
  • constant current source circuit ISC1 constant current source circuit ISC2, constant current source circuit ISC3 included in the current source circuit ISC of the circuit ILD is configured to have the n-channel transistor of FIG. 8C
  • a configuration example of a circuit MP in which all the included transistors are n-channel transistors will be described.
  • the circuit MP shown in FIG. 41A is a circuit in which the configuration of the circuit MP of FIG. 21A is changed, and the circuit MP of FIG. 41A relates to the configuration of the circuit HC and the connection destination of the back gate of the transistor M1. It is different from the circuit MP of. Therefore, the description of the circuit MP of FIG. 21A and the portion having the same connection configuration as the circuit MP of FIG. 41A will be omitted.
  • the circuit HC has a transistor M9 and a capacitance C3.
  • the transistor M9 includes the case where it finally operates in the linear region in the case of the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor M9 may operate in a saturation region or a subthreshold region when it is in the ON state.
  • the transistor M9 may operate in a linear region and a saturated region, or may operate in a saturated region and a subthreshold region.
  • the gate of the transistor M1 is electrically connected to the first terminal of the transistor M9 and the first terminal of the capacitance C3.
  • the second terminal of the transistor M9 is electrically connected to the wiring VE.
  • the back gate of the transistor M1 is electrically connected to the second terminal of the transistor M1, the second terminal of the capacitance C3, the first terminal of the transistor M3, and the first terminal of the transistor M4.
  • the transistor M1 By electrically connecting the back gate of the transistor M1 and the second terminal of the transistor M1 and giving a high level potential to the first terminal of the transistor M1, the transistor M1 raises the threshold voltage of the transistor M1. May be possible.
  • the semiconductor device according to one aspect of the present invention is not limited to this, and for example, in the circuit MP of FIG. 41A, the back gate of the transistor M1 is electrically connected to a wiring or the like that gives a low level potential. May be. Further, for example, the circuit MP of FIG. 41A may have a configuration in which the transistor M1 does not have a back gate.
  • the electrical connection point between the gate of the transistor M1, the first terminal of the transistor M9, and the first terminal of the capacitance C3 is a node n3.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral.
  • the potential given by the wiring VE and the wiring VEr is preferably, for example, a high level potential.
  • the constant current source circuit ISC1 constant current source circuit ISC2, constant current source circuit ISC3 shown in FIG. 8C
  • the potentials given by the wiring VE and the wiring VEr are set to high level potentials.
  • a current can be passed from the circuit MC or the circuit MCr to the circuit ILD via the wiring OL and the wiring OLB.
  • the potential given by the wiring VE and the wiring VEr will be described as VDD.
  • the wiring WX1L and the wiring WL have a high level.
  • a potential is applied to turn on the transistor M3 and the transistor M9.
  • the potential of the node n3 of the circuit HC becomes VDD.
  • the current source circuit ISC of FIG. 8A by generating a current, the current is generated from the wiring VE via the source-drain of the transistor M1, the source-drain of the transistor M3 of the circuit MC, and the wiring OL. , The current flows through the current source circuit ISC.
  • the potential of the second terminal of the capacitance C3 (the potential of the second terminal of the transistor M1) is determined by the current.
  • the voltage between the gate of the transistor M1 and the second terminal of the transistor M1 is increased by the capacitance C3. Can be retained. Thereby, the current can be set between the source and the drain of the transistor M1.
  • a predetermined potential is applied to each of the wiring WX1L and the wiring X2L to turn one of the transistor M3 or the transistor M4 into the on state and the other of the transistor M3 or the transistor M4 to the off state, thereby causing the circuit MC from the wiring VE.
  • a current set in the wiring OL or the wiring OLB can be passed through the wiring OL or the wiring OLB.
  • FIG. 41B an example of changing the configuration of the circuit MP of FIG. 41A is shown in FIG. 41B.
  • the second terminal of the transistor M9 is electrically connected to the wiring VA instead of the wiring VE
  • the second terminal of the transistor M9r is electrically connected to the wiring VA instead of the wiring VEr. It differs from the circuit MP of FIG. 41A in that it is connected.
  • the wiring VA functions, for example, as wiring that applies a constant voltage.
  • the constant voltage is preferably a ground potential, a low level potential, a potential higher than VSS and a high level potential given by the wiring VE, and a potential lower than VDD.
  • the constant voltage wiring VA is given as V M
  • the potential V M is the ground potential
  • the high level potential wiring VE give, and it is a potential lower than VDD.
  • the source of the transistor M1 - drain voltage becomes VDD-V S.
  • V M to the gate of the transistor M1 is inputted, the gate of the transistor M1 - source voltage becomes V M -V S.
  • VDD-V S> V M -V S -V th it should satisfy the relationship VDD-V S> V M -V S -V th.
  • the transistor M1 when the transistor M1 is normally on, the gate - even when the source voltage V M -V S is a negative value, the gate - to-source voltage VDD-V S is a positive value, the transistor M1 can operate as a saturation region.
  • the normally-on characteristic means that a channel exists even if a voltage is not applied to the gate of the transistor, and a current flows through the transistor.
  • the wiring VA and the wiring VAr may be combined as one wiring.
  • the wiring VA and the wiring VA may be combined as a wiring VA and provided along the column direction.
  • the wiring VA may be provided along the row direction instead of the column direction (not shown).
  • the circuit MP shown in FIG. 42 is a circuit obtained by modifying the circuit MP of FIG. 41A so as to be able to handle multi-valued second data (for example, here, the value (calculated value) of a neuron signal).
  • the circuit MC included in the circuit MP of FIG. 42 has a transistor M1-2b, a transistor M3-2b, a transistor M4-2b, a transistor M10, and a circuit HC-2b in addition to the circuit elements of the circuit MP of FIG. 41A. ..
  • the transistor M1-2b includes the case where the transistor M1-2b finally operates in the saturated region in the on state, unless otherwise specified, like the transistor M1. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the saturation region.
  • the transistor M1-2b may operate in the linear region.
  • the transistor M1-2b may operate in the subthreshold region.
  • the transistor M1-2b may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M1-2b When the first data (weight coefficient) is an analog value, for example, the transistor M1-2b operates in a linear region and a saturation region depending on the size of the first data (weight coefficient).
  • the case of operating in the subthreshold region and the case of operating in the subthreshold region may be mixed.
  • the transistor M1-2b may be operated in a linear region and a saturated region in a mixed manner, or may be operated in a subthreshold region and in a linear region. It may be mixed, or it may be mixed in the case of operating in the saturated region and the case of operating in the subthreshold region.
  • the transistor M3-2b, the transistor M4-2b, and the transistor M10 include the case where they finally operate in the linear region when they are in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor M3-2b, the transistor M4-2b, and the transistor M10 may operate in the saturation region or the subthreshold region when in the ON state. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region.
  • the transistor M3-2b, the transistor M4-2b, and the transistor M10 may operate in a linear region and in a saturated region, or may operate in a saturated region.
  • the case of operating in the subthreshold region and the case of operating in the subthreshold region may be mixed, or the case of operating in the subthreshold region and the case of operating in the linear region may be mixed, and the case of operating in the linear region may be mixed.
  • the case of operating in the saturation region and the case of operating in the subthreshold region may be mixed.
  • the circuit HC-2b has the same configuration as the circuit HC. Therefore, when the circuit element included in the circuit HC-2b is described, the reference numeral of the circuit element included in the circuit HC may be used for the description.
  • the first terminal of the transistor M1-2b is electrically connected to the wiring VE.
  • the second terminal of the transistor M1-2b is electrically connected to the back gate of the transistor M1-2b, the first terminal of the transistor M3-2b, and the first terminal of the transistor M4-2b.
  • the gate of the transistor M1-2b is electrically connected to the first terminal of the transistor M9 of the circuit HC-2b and the first terminal of the capacitance C3 of the circuit HC-2b.
  • the second terminal of the capacitance C3 of the circuit HC-2b is electrically connected to the first terminal of the transistor M10 and the second terminal of the transistor M1-2b.
  • the second terminal of the transistor M3-2b is electrically connected to the wiring OL.
  • the gate of the transistor M3-2b is electrically connected to the wiring X1L2b.
  • the second terminal of the transistor M4-2b is electrically connected to the wiring OLB.
  • the gate of the transistor M4-2b is electrically connected to the wiring X2L2b.
  • the second terminal of the transistor M10 is electrically connected to the second terminal of the transistor M1, the first terminal of the transistor M3, the first terminal of the transistor M4, and the second terminal of the capacitance C3 of the circuit HC.
  • the second terminal of the transistor M9 of the circuit HC-2b is electrically connected to the first terminal of the transistor M9 of the circuit HC.
  • the gate of the transistor M9 of the circuit HC-2b and the gate of the transistor M10 are electrically connected to the wiring WL.
  • the circuit MCr of the circuit MP in FIG. 42 has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral. Further, the second terminal of the transistor M3-2br is electrically connected to the wiring OLB, and the second terminal of the transistor M4-2br is electrically connected to the wiring OL.
  • the sizes of the transistor M3, the transistor M3-2b, the transistor M3r, the transistor M3-2br, the transistor M4, the transistor M4-2b, the transistor M4r, and the transistor M4-2br are, for example, the channel length and the channel width. It is preferable that they are equal to each other. With such a circuit configuration, there is a possibility that the layout can be performed efficiently.
  • the sizes of the respective transistors M9r included in the circuit HCr and the circuit HC-2br for example, the channel length and the channel width are included in the circuit HC and the circuit HC-2b, respectively. It is preferably equal to the transistor M9 of. Further, the size of the transistor M10r is preferably equal to that of the transistor M10.
  • the ratio of the W length to the L length of the transistor M1 is W / L
  • the ratio of the W length to the L length of the transistor M1-2b is preferably 2 W / L.
  • the size of the transistor M1r is preferably equal to that of the transistor M1
  • the size of the transistor M1-2br is preferably equal to that of the transistor M1-2b.
  • the wiring X1L2b is a wiring for switching the transistor M3-2b and the transistor M3-2br from the on state and the off state
  • the wiring X2L2b is the wiring for switching the transistor M4-2b and the transistor M4-2br from the on state and the off state. It is a wiring for performing.
  • a high level potential is applied to the wiring WX1L and the wiring WL to turn on the transistor M3, the transistor M10, the transistor M9 of the circuit HC, and the transistor M9 of the circuit HC-2b.
  • the potential of the node n3 of the circuit HC becomes VDD
  • the potential of the node n3 of the circuit HC-2b becomes VDD.
  • the ratio of the W length to the L length of the transistor M1-2b is twice the ratio of the W length to the L length of the transistor M1
  • the amount of current flowing between the source and drain of the transistor M1 is I. It becomes ut
  • the amount of the current flowing between the source and the drain of the transistor M1-2b is 2 I ut .
  • the current flowing between the source and drain of the transistor M1 and the transistor M1-2b flows to the current source circuit ISC via the source and drain of the transistor M3 and the wiring OL.
  • the potential of the second terminal of the capacitance C3 of the circuit HC (the potential of the second terminal of the transistor M1) is determined by the current flowing between the source and the drain of the transistor M1 and is the second potential of the capacitance C3 of the circuit HC-2b.
  • the potential of the terminal (potential of the second terminal of the transistor M1-2b) is determined by the current flowing between the source and the drain of the transistor M1-2b.
  • the capacitance C3 of the circuit HC causes the wiring WX1L and the wiring WL to be turned off.
  • the voltage between the gate of the transistor M1 and the second terminal of the transistor M1 can be held, and the capacitance C3 of the circuit HC-2b between the gate of the transistor M1-2b and the second terminal of the transistor M1-2b.
  • the source of the transistor M1 - it is possible to set the amount of current flowing between the drain 2I ut - the amount of current flowing between the drain can be set to I ut, the source of the transistor M1-2b.
  • the first data (1st data) set in the circuit MP by applying a predetermined potential to each of the wiring WX1L, the wiring X2L, the wiring X1L2b, and the wiring X2L2b according to the second data (value of the signal of the neuron), the first data (1st data) set in the circuit MP.
  • the product of the weighting factor) and the second data (value of the signal of the neuron) can be calculated.
  • the details of the calculation of the product of the multi-valued first data (weighting coefficient) and the multi-valued second data (neuron signal value) will be described in Configuration Example 5.
  • the configuration of the circuit MP of FIG. 42 can be changed to the circuit MP of FIG. 43.
  • the connection destination of the second terminal of the transistor M9 of the circuit HC-2b is changed from the first terminal of the transistor M9 of the circuit HC to the wiring VE
  • the circuit HC- This corresponds to a configuration in which the connection destination of the second terminal of the transistor M9r of 2br is changed from the first terminal of the transistor M9r of the circuit HCr to the wiring VEr.
  • the circuit MP of FIG. 43 can operate in the same manner as the circuit MP of FIG. 42.
  • the wiring VE is separated into the wiring VE and the wiring VA
  • the wiring VEr is divided into the wiring VEr and the wiring VAr, as in the circuit MP of FIG. 41B. It may be separated into and.
  • the circuit MP shown in FIG. 44 has a configuration in which the wiring VE is separated into the wiring VE and the wiring VA in the circuit MP of FIG. 42
  • the circuit MP shown in FIG. 45 has the wiring VE in the circuit MP of FIG. , Wiring VE and wiring VA are separated.
  • the circuit MP of FIG. 44 and the circuit MP of FIG. 45 can operate in the same manner as the circuit MPs of FIGS. 42 and 43, respectively.
  • the capacitance C3 is connected to a source terminal such as a transistor M1, the source terminal is not connected to a power line or the like, and the drain terminal is connected to the power line or the like.
  • the constant voltage given by the wiring VCS is supplied to the wiring VE, the wiring VA, etc.
  • the voltage it is preferable to set the voltage to be high, for example, a high level potential (for example, VDD).
  • the wiring VCN when a constant voltage is supplied from the wiring VCN, it is desirable that the potential difference between both ends of the capacitance C3 is close to zero. That is, it is desirable that the transistor M1 is turned off. In other words, it is desirable to supply the wiring VCN with a potential such that no current is output from the circuit MC. On the other hand, it is desirable that the wiring VCN2 has a low level potential such as VSS and ground potential. By making the potential given by the wiring VCN and the wiring VCN2 appropriate, a current can be passed from the circuit MP to the wiring OL and / or the wiring OLB.
  • FIG. 46 shows an example of a circuit BS and a circuit MP that can be applied to the arithmetic circuit 170 of FIG.
  • the circuit MP of FIG. 40 can be applied.
  • the circuit BMC corresponds to the circuit MC of the circuit MP of FIG. 40
  • the circuit BMCr corresponds to the circuit MCr of the circuit MP of FIG. 40.
  • the transistor M11 corresponds to the transistor M1 of the circuit MP of FIG. 40
  • the transistor M12 corresponds to the transistor M2 of the circuit MP of FIG. 40
  • the transistor M13 corresponds to the transistor M3 of the circuit MP of FIG. 40
  • the capacitance C4 corresponds to the node n1 of the circuit MP of FIG. 40.
  • the wiring WXBS corresponds to the wiring WXL of the circuit MP of FIG. 40
  • the wiring WLBS corresponds to the wiring WL of the circuit MP of FIG. 40
  • the wiring VF corresponds to the wiring VE of the circuit MP of FIG. 40. Therefore, for the configuration of the circuit BS shown in FIG. 46, the description of the circuit MP in FIG. 40 is taken into consideration.
  • the circuit MP for example, as shown in FIG. 46, the circuit MP of FIG. 15A can be applied. Therefore, for the configuration of the circuit MP shown in FIG. 46, the description of the circuit MP in FIG. 15A is referred to.
  • the circuit BMCr has almost the same circuit configuration as the circuit BMC. Further, in the circuit MP, the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit elements of the circuit BMCr from the circuit elements of the circuit BMC, "r" is added to the reference numerals, and the circuit elements of the circuit MCr have the circuit MC. An “r” is added to the code to distinguish it from a circuit element or the like.
  • a “positive bias” is set in the circuit BS, a high level potential is applied to the wiring WXBS and the wiring WLBS in the same manner as in the operation of the circuit MP in FIG. It should be turned on.
  • the current source circuit ISC of FIG. 8A a current corresponding to the bias is selected, and a conduction state is established between the wiring OL and the current source circuit ISC.
  • the current flows from the current source circuit ISC to the wiring VF via the wiring OL and the circuit BMC, and the potential of the node n4 becomes a potential corresponding to the current.
  • the potential VSS from the wiring VCS is given to the node n4r on the circuit BMCr side, so that the potential of the node n4r becomes VSS.
  • the potentials of the node n4 and the node n4r can be maintained by applying a low level potential to the wiring WXBS and the wiring WLBS to turn off the transistor M12, the transistor M13, the transistor M12r, and the transistor M13r. This makes it possible to set a "positive bias" in the circuit BS.
  • a high level potential is applied to the wiring WXBS and the wiring WLBS to turn on the transistor M12, the transistor M13, the transistor M12r, and the transistor M13r.
  • a current corresponding to the bias is selected, and a conduction state is established between the wiring OLB and the current source circuit ISC.
  • the current flows from the current source circuit ISC to the wiring VFr via the wiring OLB and the circuit BMCr, and the potential of the node n4r becomes a potential corresponding to the current.
  • the potential VSS from the wiring VCS is given to the node n4 on the circuit BMC side, so that the potential of the node n4 becomes VSS.
  • the potentials of the node n4 and the node n4r can be maintained by applying a low level potential to the wiring WXBS and the wiring WLBS to turn off the transistor M12, the transistor M13, the transistor M12r, and the transistor M13r. This makes it possible to set a "negative bias" in the circuit BS.
  • a high level potential is applied to the wiring WXBS and the wiring WLBS to turn on the transistor M12, the transistor M13, the transistor M12r, and the transistor M13r, and the wiring OL and the wiring OLB.
  • the potential of the node n4 and the node n4r is set to VSS by making a conduction state between the wiring and the wiring VCN.
  • a low level potential is applied to the wiring WXBS and the wiring WLBS, the transistor M12, the transistor M13, the transistor M12r, and the transistor M13r are turned off, and the potential VSS of each of the node n4 and the node n4r is held to hold the circuit BS. Can be set to "0 bias".
  • a potential other than VSS may be applied to each of the node n4 and the node n4r.
  • the first data (for example, the weighting coefficient is used here) is held in the circuit MP, and the second data (for example, the signal value of the neuron is used here) is used in the circuit MP.
  • a current corresponding to the weighting factor is set in the circuit MP, and a potential corresponding to the second data (neuron signal value) is given to the circuit MP from each of the wiring WX1L and the wiring X2L.
  • the circuit BS by setting the wiring WXBS to a high level potential, the product of the first data (weight coefficient) and the second data (neuron signal value) calculated by the circuit MP is set in the circuit BS. Can be biased.
  • the first data (weight coefficient) is first held in the circuit MP, the product of the first data (weight coefficient) and the second data (neuron signal value) is calculated once in the circuit MP, and then.
  • a bias may be set in the circuit BS according to the calculation result, and the calculation may be performed again. That is, the operation of changing the bias as appropriate according to the calculation result may be performed.
  • the wiring VF, the wiring VFr, the wiring VE, and the wiring VEr are shown in the configuration example of FIG. 46, one aspect of the present invention is not limited to this.
  • the wiring VF and the wiring VE may be combined as one wiring, and the wiring VFr and the wiring VEr may be combined as one wiring.
  • the wiring VF and the wiring VFr may be combined as one wiring, and the wiring VE and the wiring VEr may be combined as one wiring.
  • the wiring VF, the wiring VFr, the wiring VE, and the wiring VEr may be combined as one wiring.
  • two or more wirings selected from the wiring VF, the wiring VFr, the wiring VE, and the wiring VEr may be combined as one wiring.
  • the circuit MP shown in FIG. 47A shows, for example, a configuration example of the circuit MP of FIG. 10B that can be applied to the arithmetic circuit 140 of FIG. 7.
  • the circuit MP of FIG. 47A corresponds to a circuit in which the transistor M3 and the transistor M3r are combined as one transistor, and the wiring VE and the wiring VEr are combined as one wiring in the circuit MP shown in FIG. 40.
  • the transistor M3 and the transistor M3r of the circuit MP shown in FIG. 40 are grouped as the transistor MZ in the circuit MP of FIG. 47A, and the wiring VE and the wiring VEr of the circuit MP shown in FIG. 40 are shown in FIG.
  • wiring VL In the circuit MP of 47A, it is summarized as wiring VL.
  • the circuit MCr of the circuit MP in FIG. 47A has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, "r" is added to the reference numeral.
  • the transistor MZ includes the case where it finally operates in the linear region in the case of the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-mentioned transistors are appropriately biased to the voltage in the range of operation in the linear region.
  • the transistor MZ may operate in the saturation region or the subthreshold region when it is in the ON state. Alternatively, it may be operated near the boundary between the saturation region and the subthreshold region. Alternatively, the transistor MZ may operate in a linear region and a saturated region, or may operate in a saturated region and a subthreshold region.
  • circuit MC has a circuit HC and a transistor M20
  • circuit MCr has a circuit HCr and a transistor M20r.
  • the first terminal of the transistor M20 is electrically connected to the first terminal of the transistor MZ, and the gate of the transistor M20 is electrically connected to the second terminal of the transistor M2 and the first terminal of the capacitance C1.
  • the second terminal of the transistor M20 is electrically connected to the wiring OL.
  • the second terminal of the capacitance C1 is electrically connected to the wiring VL.
  • the first terminal of the transistor M2 is electrically connected to the wiring OL.
  • the first terminal of the transistor M20r is electrically connected to the first terminal of the transistor MZ
  • the gate of the transistor M20r is electrically connected to the second terminal of the transistor M2r and the first terminal of the capacitance C1r.
  • the second terminal of the transistor M20r is electrically connected to the wiring OLB.
  • the second terminal of the capacitance C1r is electrically connected to the wiring VL.
  • the first terminal of the transistor M2r is electrically connected to the wiring OLB.
  • the wiring VL functions as a wiring that gives a constant voltage, for example.
  • the constant voltage may be, for example, VSS, which is a low level potential, a ground potential (GND), or the like.
  • the circuit HC and the circuit HCr included in the circuit MP of FIG. 47A set a current amount corresponding to the weighting coefficient in the same manner as the circuit HC and the circuit HCr included in the circuit MP shown in FIG. 15A and the like. be able to.
  • a predetermined potential is applied to the wiring XL to turn on the transistor MZ
  • a predetermined potential is applied to the wiring W1L to turn on the transistor M2
  • An amount of current corresponding to the weighting coefficient is passed through the first terminal and the second terminal of the transistor M20.
  • the gate-source voltage of the transistor M20 is determined according to the current amount (the amount of current flowing between the source and drain).
  • the potential of the source of the transistor M20 is the potential given by the wiring VL
  • the potential of the gate of the transistor M20 is determined.
  • the potential of the gate of the transistor M20 can be maintained.
  • the potential corresponding to the current amount is set to the transistor M20r. Can be held at the gate of.
  • the weighting coefficient set to the circuit MP in FIG. 47A is set current I ut the transistor M20 of the circuit MC, when it is set such that no current flows through the transistor circuit MCr M20r " +1 and -1 "", and is set such that no current flows through the transistor M20 of the circuit MC, when the current I ut is set to the transistor circuit MCr M20r ", circuit MC, each of the transistors of the circuit MCr It is set to "0" when it is set so that no current flows through the M20 and the transistor M20r.
  • the potentials of the respective gates of the transistor M20 and the transistor M20r are determined.
  • the wiring XL a potential corresponding to, for example, the value of the signal of the neuron
  • the current flowing between the wiring OL and / or the wiring OLB and the circuit MP is determined.
  • the constant voltage given by the wiring VL is given to the first terminal of the transistor M20 and the first terminal of the transistor M20r.
  • the constant voltage given by the wiring VL is given to the first terminal of the transistor M20 and the first terminal of the transistor M20r. No. That is, no current flows through the transistor M20 and the transistor M20r.
  • the potential from the wiring VL is applied to the source of the transistor M20, so that the amount of current is between the first terminal and the second terminal of the transistor M20. It flows I ut as. Further, when the transistor M20 is set so that no current flows, even if a potential from the wiring VL is applied to the source of the transistor M20, a current is generated between the first terminal and the second terminal of the transistor M20. Not flowing.
  • I ut is set as the current amount of the transistor M20r, that potential is applied from the wiring VL to the source of the transistor M20r, the current amount between the first terminal and the second terminal of the transistor M20r It flows I ut as. Further, when the transistor M20r is set so that no current flows, even if the potential from the wiring VL is applied to the source of the transistor M20r, the current is generated between the first terminal and the second terminal of the transistor M20r. Not flowing.
  • the weighting coefficients are three values of "+1", “-1” and "0", and the signal (calculated value) of the neuron is two values of "+1" and "0".
  • the product of can be calculated.
  • the first data (weight coefficient) is changed by changing the amount of current set in the transistor M20 and the transistor M20r as an example. It is possible to calculate the product of "positive multi-value", "0", “negative multi-value” and the two values of the second data (neuron signal value) "+1", "0".
  • the circuit MP shown in FIG. 47A may be changed to, for example, the circuit MP shown in FIG. 47B.
  • the circuit MP shown in FIG. 47B differs from the circuit MP of FIG. 47A in that the second terminal of the capacitance C1 and the second terminal of the capacitance C1r are electrically connected to the wiring CVL instead of the wiring VL. ..
  • the second terminal of the capacitance C1 may be connected to the first terminal of the transistor M20 or the first terminal of the transistor MZ.
  • the second terminal of the capacitance C1r may be connected to the first terminal of the transistor M20r or the first terminal of the transistor MZ.
  • FIG. 48 the circuit MP in which the second terminal of the capacitance C1 is electrically connected to the first terminal of the transistor M20 and the second terminal of the capacitance C1r is electrically connected to the first terminal of the transistor M20r. Is illustrated.
  • the wiring CVL functions as a wiring that gives a constant voltage as an example.
  • the constant voltage can be, for example, a high level potential, a low level potential, a ground potential, or the like.
  • the first multi-valued data eg, one of the weighting factors or the signal of the neuron
  • the second multi-valued data eg, the other of the weighting factor or the signal of the neuron (calculated value)
  • the first multi-valued data for example, one of the weighting factors or the signal of the neuron
  • the second multi-valued data for example, the weighting factor or the neuron
  • each of the circuits ACTF [1] to ACTF [n] included in the circuit ACFP is, as an example, a circuit ACTF having a configuration of an integrator circuit (or a current charge (IQ) conversion circuit).
  • the circuit ACTF having an integrator circuit may be configured such that the load LEa and the load LEb are capacitances in the circuit ACTF [j] of FIG. 6E.
  • FIG. 49A is a timing chart showing an example of the operation method. Specifically, in each of FIG. 49A, the potential of the node n1 of the circuit HC, the potential of the node n1r of the circuit HCr, and the potential of the wiring WX1L during and near the time T11 to the time T14. It shows changes in the amount of current IOL flowing in the wiring OL , the amount of current IOLB flowing in the wiring OLB, and the amount of electric charge stored in the capacity of the integrating circuit of the circuit ACTF. In particular, in FIG. 49A, the amount of charge accumulated by the current flowing to the capacitor that is included from the wiring OL load LEa described as Q OL, accumulated by the current flowing through the capacitor included from the wiring OLB load LEb The amount of charge is described as QOLB.
  • the current corresponding to the multi-valued first data (for example, here, the weighting factor) is set at the time before the time T11.
  • the description of the second embodiment is referred to.
  • the weight coefficient of “+1” is set in advance in the circuit MP. Specifically, at time before time T11, it is set so that the current amount I 1 flows through the transistor M1, the transistor M1r is set so that no current flows. Further, V 1 is held in the node n1 of the circuit HC, the node of the circuit HCr N1R assumed that VSS is held. The potential V 1 has a higher potential than VSS. Further, in FIG. 49A, it is assumed that the weight coefficient of “+1” is set in advance in the circuit MP. Specifically, at time before time T11, it is set so that the current amount I 1 flows through the transistor M1, the transistor M1r is set so that no current flows. Further, V 1 is held in the node n1 of the circuit HC, the node of the circuit HCr N1R assumed that VSS is held. The potential V 1 has a higher potential than VSS. Further, in FIG.
  • the switch SWH and the switch SWHB are turned on, the switch SWI, the switch SWIB, the switch SWO, the switch SWOB, the switch SWL, and the switch SWLB are turned off, and the wiring OL, the wiring OLB, and the wiring VCN2 are set.
  • the wiring OL and the wiring OLB are set to a high level potential by making the space conductive.
  • the switch SWO and the switch SWOB are turned on in FIG. 8A, and the switch SWI, the switch SWIB, the switch SWL, and the switch SWLB, It is assumed that the switch SWH and the switch SWHB are turned off.
  • the input of the second data (for example, here, it is the value of the signal of the neuron) to the circuit MP is performed.
  • the input time between the time T12 and the time T13 is defined as tu .
  • the length of this input time corresponds to the magnitude of the signal value of the neuron. That is, the calculation result can be changed by changing the length of the input time.
  • a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the second data (the value of the signal of the neuron) to the circuit MP. Therefore, a high level potential is input to each gate of the transistor M3 and the transistor M3r, a low level potential is input to each gate of the transistor M4 and the transistor M4r, each of the transistor M3 and the transistor M3r is turned on, and the transistor is turned on. Each of M4 and the transistor M4r is turned off.
  • the circuit MC and the wiring OL and the circuit MCr and the wiring OLB become conductive, and the circuit MC and the wiring OLB and the circuit MCr and the wiring OL are not connected. It becomes a conductive state.
  • the transistor M1 because they are set the amount of current to flow current to I 1, the circuit ACTF, switching circuit TW, wire OL, through the circuit MC, the current amount I 1 to the wiring VE Current flows. Further, since the transistor M1r is in the off state (because it is set to pass 0 as the amount of current), a current is applied from the circuit ACTF to the wiring VEr via the switching circuit TW, the wiring OLB, and the circuit MCr. Does not flow.
  • the integrator circuit of the circuit ACTF Since the second data (value of the signal of the neuron) is input between the time T12 and the time T13, the capacity of the integrating circuit included in the circuit ACTF, which is in a conductive state with the wiring OL ( Charges continue to be accumulated in the load LEa) between the time T12 and the time T13. Ideally, at the time point T13, the said volume, the charge of t ut ⁇ I 1 is accumulated. In the timing chart of FIG. 49A, during the period from the time T12 to time T13, and the amount of charge stored in the capacitor is described as Q 1.
  • circuit ACTF can output a signal z j neuron corresponding to the charge amount 0 flowing in the wiring OLB and the charge amount Q 1 flowing in the wiring OL (k).
  • FIG. 49A shows the case where the input time of the neuron signal to the circuit MP is changed from tut to 2 tuts.
  • the timing chart shown in FIG. 49B shows an operation example in the timing chart of FIG. 49A when the input time of the neuron signal to the circuit MP is changed from tut to 2 tut.
  • the operation before the time T12 in the timing chart of FIG. 49B is the same as the operation example before the time T12 in the timing chart of FIG. 49A. Therefore, for the operation before the time T12 in the timing chart of FIG. 49B, the description of the operation before the time T12 in the timing chart of FIG. 49A is taken into consideration.
  • the input of the neuron signal to the circuit MP is performed between the time T12 and the time T14 in the operation example of FIG. 49B. As described above, the input time between the time T12 and the time T14 is 2 tut.
  • a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the second data (the value of the signal of the neuron) to the circuit MP.
  • a current having a current amount of I 1 flows from the circuit ACTF to the wiring VE via the switching circuit TW, the wiring OL, and the circuit MC.
  • no current flows from the circuit ACTF to the wiring VEr via the switching circuit TW, the wiring OLB, and the circuit MCr.
  • the operation before the time T12 in the timing chart of FIG. 49C is the same as the operation example before the time T12 in the timing chart of FIG. 49A. Therefore, for the operation before the time T12 in the timing chart of FIG. 49C, the description of the operation before the time T12 in the timing chart of FIG. 49A is taken into consideration.
  • the neuron signal is input to the circuit MP between the time T12 and the time T13 in the operation example of FIG. 49C. As described above, the input time between the time T12 and the time T13 is defined as tut.
  • a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as the input of the second data (value of the signal of the neuron) to the circuit MP.
  • Ru Therefore, a current having a current amount of I 2 flows from the circuit ACTF to the wiring VEr via the switching circuit TW, the wiring OLB, and the circuit MCr. Further, no current flows from the circuit ACTF to the wiring VE via the switching circuit TW, the wiring OL, and the circuit MC.
  • circuit ACTF can output a signal z j neuron corresponding to the charge amount Q 2 to which a charge amount 0 flowing in the wiring OL flows in the wiring OLB (k).
  • the second data can be determined according to the input period of the second data to the circuit MP, and depends on the length of the input period. Therefore, the calculation result output from the circuit ACTF is determined. Therefore, by defining the second data (value of the signal of the neuron) according to the length of the input period and the potential applied to the wiring WX1L and the wiring X2L, the circuit MP can perform the second data (values of 3 or more). It can handle the value of the signal of the neuron), and the product-sum operation of the first data of multiple values (weight coefficient) and the second data of three or more values (value of the signal of the neuron), and / or the activation function. Can perform operations.
  • the second data (value of the signal of the neuron) input to the circuit MP can be defined as follows as an example. High level potential to the wiring WX1L, wires enter the low-level potential to X2L, and an input period and second data (value of the neurons of the signal) "+1" when a t ut, high-level potential to the wiring WX1L, When the low level potential is input to the wiring X2L and the input period is 2 ut , the second data (neuron signal value) is set to "+2", the high level potential is set to the wiring WX1L, and the low level potential is set to the wiring X2L.
  • the second data (value of the signal of the neuron) when input is performed and the input period is set to 3 ut is set to “+3”.
  • the low-level potential to the wiring WX1L enter the high level potential to the wiring X2L, and an input period and second data (value of the neurons of the signal) "-1" when the t ut, low wiring WX1L
  • the second data (value of the signal of the neuron) when the high level potential is input to the level potential and the wiring X2L and the input period is 2 ut is set to "-2", and the low level potential is set to the wiring WX1L and the wiring X2L.
  • the second data (value of the signal of the neuron) when the high level potential is input and the input period is 3 ut is set to “-3”. Further, the second data (value of the signal of the neuron) when the low level potential is input to the wiring WX1L and the low level potential is input to the wiring X2L is set to "0".
  • the first data (weight coefficient) “+1” and the second data ( "+1” can be calculated as the product of the neuron signal value) "+1".
  • “+2” can be calculated as the product of the first data (weight coefficient) “+1” and the second data (neuron signal value) “+2”.
  • "-2" can be calculated as the product of the first data (weight coefficient) "-2” and the second data (neuron signal value) "+1". can.
  • the first data is set to any one of "-2", “-1”, “0”, “+1”, and “+2”, and the second data (value of the signal of the neuron).
  • the "-2", “- 1”, “0”, “+1”, “+2” any definitive when the one, and the charge amount Q OL flowing in wire OL charge amount Q OLB flowing through the wiring OLB It is described in the table below. In the table below, the high level potential is described as high and the low level potential is described as low.
  • positive multi-value, negative multi-value, and 0 are defined as the second data (neuron signal value), but by taking the input period as a continuous value instead of a discrete value (a). Is a positive real number and the input period is a ⁇ tu), and the second data (value of the signal of the neuron) can be treated as an analog value.
  • the first data (weight coefficient) set in the circuit MP is set to “+1”, and in the operation example shown in FIG. 49C, the first data set in the circuit MP is set.
  • the data (weight coefficient) is set to "-2"
  • the calculation may be performed using the first data (weight coefficient) other than "+1" and "-2".
  • the first data (weight coefficient) set in the circuit MP can be set to an analog value or the like, so that the integrator circuit included in the circuit ACTF.
  • the amount of electric charge stored in the capacity of the above can also be calculated according to the first data (weight coefficient) which is an analog value or the like.
  • the change in the potential of the wiring WX1L is started from the time T12. That is, in each of FIGS. 49A to 49C, the time of change from the low level potential to the high level potential is the same (time T12) even when the period during which the potential of the wiring WX1L becomes the high level potential is different.
  • one aspect of the present invention is not limited to this. For example, even when the potentials of the wirings WX1L shown in FIGS. 49A to 49C have different periods of high level potential, the times when the high level potential changes to the low level potential are the same. You may. Alternatively, even when the potentials of the wirings WX1L of FIGS. 49A to 49C have different periods of high level potential, the time at the center of the period of high level potential may be the same. good.
  • the arithmetic circuit 150 of FIG. 11 is taken as an example, but the same operation as this operation example can be performed by changing to another arithmetic circuit depending on the situation.
  • each of the circuits ACTF [1] to ACTF [n] included in the circuit AFP has a configuration (or current charge (IQ) of an integrating circuit. )
  • IQ current charge
  • the amount of current flowing through each of the transistor M20 and the transistor M20r is set according to the first data (weight coefficient), and the wiring XL is set according to the second data (neuron signal value).
  • the first data which is one of "positive multi-value”, “negative multi-value”, and "0" and "positive multi-value” are set as in this operation example.
  • the product of the second data which is "value" or "0" can be calculated. Further, the calculation may be performed using the first data and / or the second data as analog values.
  • each of the circuits ACTF [1] to ACTF [n] included in the circuit ACFP is, as an example, a circuit ACTF having a configuration of an integrator circuit (or a current charge (IQ) conversion circuit).
  • the integrator circuit may be configured such that the load LEa and the load LEb are capacitances in the circuit ACTF [j] of FIG. 6E.
  • FIG. 50A is a timing chart showing an example of the operation method. Specifically, in each of FIG. 50A, the potential of the node n1 of the circuit HC, the potential of the node n1r of the circuit HCr, and the potential of the wiring WX1L during and near the time T21 to the time T25. It shows changes in the amount of current IOL flowing in the wiring OL , the amount of current IOLB flowing in the wiring OLB, and the amount of electric charge stored in the capacity of the integrator circuit of the circuit ACTF. In particular, in FIG. 50A, the amount of charge accumulated by the current flowing to the capacitor that is included from the wiring OL load LEa described as Q OL, accumulated by the current flowing through the capacitor included from the wiring OLB load LEb The amount of charge is described as QOLB.
  • the current corresponding to the multi-valued first data (for example, here, the weighting factor) is set at the time before the time T21.
  • the description of the second embodiment is referred to.
  • the first data of “+1” (here, for example, a weighting coefficient) is set in advance in the circuit MP. Specifically, at time before time T21, it is set so that the current amount I 1 flows through the transistor M1, the transistor M1r is set so that no current flows. Further, V 1 is held in the node n1 of the circuit HC, the node of the circuit HCr N1R assumed that VSS is held. The potential V 1 has a higher potential than VSS. Further, in FIG.
  • the switch SWH and the switch SWHB are turned on, the switch SWI, the switch SWIB, the switch SWO, the switch SWOB, the switch SWL, and the switch SWLB are turned off, and the wiring OL, the wiring OLB, and the wiring VCN2 are set.
  • the wiring OL and the wiring OLB are set to a high level potential by making the space conductive.
  • the switch SWO and the switch SWOB are turned on in FIG. 8A, and the switch SWI, the switch SWIB, the switch SWL, and the switch SWLB, It is assumed that the switch SWH and the switch SWHB are turned off.
  • the second data (for example, here, it is the value of the signal of the neuron) is input to the circuit MP.
  • the input of the second data (neuron signal value) to the circuit MP is between time T22 and time T23, between time T23 and time T24, and from time T24. It is divided into the period until time T25 and the time. Specifically, the input time from time T22 to time T23 and t ut, 4t input time between the input time from time T23 to time T24 and 2t ut, from time T24 to time T25 It is ut .
  • each period is referred to as a first sub-period, a second sub-period, and a third sub-period.
  • the length of the second sub-period is preferably 1.8 times or more, or 1.9 times or more, and 2.1 times or less, or 2.2 times or less the length of the first sub-period. Is preferable.
  • the length of the third sub-period is preferably 3.6 times or more, or 3.8 times or more, and 4.2 times or less, or 4.4 times or less, the length of the first sub-period. Is preferable.
  • each of the above-mentioned lower limit value and upper limit value can be combined with each other.
  • the wiring WX1L has a high level potential and the wiring X2L has a low level potential. Is entered. Therefore, a high level potential is input to each gate of the transistor M3 and the transistor M3r, a low level potential is input to each gate of the transistor M4 and the transistor M4r, each of the transistor M3 and the transistor M3r is turned on, and the transistor is turned on. Each of M4 and the transistor M4r is turned off.
  • the circuit MC and the wiring OL and the circuit MCr and the wiring OLB become conductive, and the circuit MC and the wiring OLB and the circuit MCr and the wiring OL are not connected. It becomes a conductive state.
  • the transistor M1 is set to pass I 1 as the amount of current
  • the circuit ACTF, the switching circuit TW, the wiring OL, and the circuit MC are set to flow in the first sub period and the third sub period.
  • a current with a current amount of I 1 flows through the wiring VE.
  • a low level potential is input to the wiring WX1L and the wiring X2L
  • a low level potential is input to each gate of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r.
  • Each of the transistor M3r, the transistor M4, and the transistor M4r is turned off, and no current flows from the circuit ACTF to the wiring VE via the switching circuit TW, the wiring OL, and the circuit MC.
  • the circuit ACTF No current flows through the wiring VEr via the switching circuit TW, the wiring OLB, and the circuit MCr.
  • the integrator circuit of the circuit ACTF Since the second data (neuron signal) is input after the time T22, the capacity (load LEa) of the integrating circuit included in the circuit ACTF, which is in a conductive state with the wiring OL, is the time. Charges continue to accumulate after T22. Ideally, in the first sub-period, the charge of tut ⁇ I 1 is accumulated in the capacity, and in the third sub-period, the charge of 4 tut ⁇ I 1 is accumulated. In the timing chart of FIG. 50A, in the first sub-period, the amount of charge stored in the capacitor and Q 1, the third sub-period, and the amount of charge stored in the capacitor as the Q 4.
  • the amount of electric charge accumulated in the capacity after the time T25 is described as Q 1 + Q 4.
  • the timing chart shown in FIG. 50B shows an operation example in the timing chart of FIG. 50A when the input of the neuron signal to the circuit MP is changed from the first sub-period and the third sub-period to the second sub-period. ing.
  • the operation before the time T22 in the timing chart of FIG. 50B is the same as the operation example before the time T22 in the timing chart of FIG. 50A. Therefore, for the operation before the time T22 in the timing chart of FIG. 50B, the description of the operation before the time T22 in the timing chart of FIG. 50A is taken into consideration.
  • the signal of the neuron is input to the circuit MP. Specifically, as described above, the input of the neuron signal to the circuit MP takes place during the second sub-period.
  • a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L as input of the neuron signal (calculated value) to the circuit MP in the second sub-period. Therefore, in the second sub-period, a current having a current amount of I 1 flows from the circuit ACTF to the wiring VE via the switching circuit TW, the wiring OL, and the circuit MC. Since the low level potentials are input to the wiring WX1L and the wiring X2L in the first sub period and the third sub period, each of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r is turned off, and the circuit ACTF. Therefore, no current flows through the wiring VE via the switching circuit TW, the wiring OL, and the circuit MC.
  • the circuit ACTF No current flows through the wiring VEr via the switching circuit TW, the wiring OLB, and the circuit MCr.
  • the second data (neuron signal) is input after time T22
  • charges continue to be accumulated in the capacitance (load LEa) of the integrator circuit that is in a conductive state with the wiring OL after time T22. ..
  • a charge of 2 tut x I 1 is accumulated in the capacitance.
  • time T22 the amount of charge stored in the capacitor since described as Q 2.
  • no charge is accumulated in the capacitance (load LEb) of the integrating circuit included in the circuit ACTF, which is in a conductive state with the wiring OLB.
  • the weighting coefficient set in the circuit MP is changed from “+1" to "-2", and the input of the second data (neuron signal) is input to the first sub-period and the first sub-period.
  • the input of the second data is input to the first sub-period and the first sub-period.
  • the operation before the time T22 in the timing chart of FIG. 50C is the same as the operation example before the time T22 in the timing chart of FIG. 50A. Therefore, for the operation before the time T22 in the timing chart of FIG. 50C, the description of the operation before the time T22 in the timing chart of FIG. 50A is taken into consideration.
  • the signal of the neuron is input to the circuit MP.
  • the input of the neuron signal to the circuit MP takes place during the first and second sub-periods.
  • the wiring WX1L has a high level potential and the wiring X2L has a low level potential as the input of the second data (neuron signal value) to the circuit MP. Entered. Therefore, in the first sub period and the second sub period, a current of the current amount I 2 flows from the circuit ACTF to the wiring VEr via the switching circuit TW, the wiring OLB, and the circuit MCr.
  • each of the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r is turned off, and the switching circuit TW from the circuit ACTF. No current flows through the wiring VEr via the wiring OLB and the circuit MCr.
  • the circuit ACTF No current flows through the wiring VE via the switching circuit TW, the wiring OL, and the circuit MC.
  • the second data has a plurality of sub-periods during the period in which the second data (neuron signal value) can be input to the circuit MP.
  • the second data (neuron signal value) input to the circuit MP can be defined as follows as an example.
  • the second data (neuron signal value) when a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L is set to "+1" only in the first sub period, and the wiring WX1L is set only in the second sub period.
  • the second data (value of the signal of the neuron) when the high level potential is input to the wiring X2L and the low level potential is input to the wiring X2L is set to "+2".
  • the second data (value of the signal of the neuron) when the level potential is input is set to "+4".
  • the second data (neuron signal value) when a low level potential is input to the wiring WX1L and a high level potential is input to the wiring X2L is set to "-1" only in the first sub period, and wiring is performed only in the second sub period.
  • the second data (value of the signal of the neuron) when the low level potential is input to WX1L and the high level potential is input to the wiring X2L is set to "-2", and the low level potential to the wiring WX1L and the wiring X2L are set only in the third sub-period.
  • the second data (value of the signal of the neuron) when the high level potential is input to is set to "-4". Further, in the first sub period, the second sub period, and the third sub period, the second data (neuron signal value) when the low level potential is input to the wiring WX1L and the low level potential is input to the wiring X2L is “0”. And.
  • the second data value of the signal of the neuron
  • the second data value of the signal of the neuron
  • a high level potential may be input to the wiring WX1L and a low level potential may be input to the wiring X2L during the first sub-period and the third sub-period. ..
  • the second data value of the signal of the neuron
  • the second data neuroon signal value
  • the wiring WX1L has a low level potential
  • the wiring X2L has a high potential during the first sub-period, the second sub-period, and the third sub-period. All you have to do is enter the level potential.
  • the first data (weight coefficient) “+1” and the second data ( "+5" can be calculated as the product of the neuron signal value) "+5".
  • “+2” can be calculated as the product of the first data (weight coefficient) "+1” and the second data (neuron signal value) "+2”.
  • "-6" can be calculated as the product of the first data (weight coefficient) "-2” and the second data (neuron signal value) "+3". can.
  • the first sub-period, the second sub-period, and the third sub-period are provided as the period during which the second data (neuron signal value) can be input, but four or more sub-periods may be provided. ..
  • the period in which the second data (the value of the signal of the neuron) can be input is divided into the first sub-period to the T-sub period (T is an integer of 4 or more), and the s-sub period (s is 4).
  • the length of (which is an integer equal to or less than T) may be defined as 2 (s-1) ⁇ tut.
  • the period in which the second data (the value of the signal of the neuron) can be input is divided into the first sub-period to the T-sub period (T is an integer of 4 or more), and the s-sub period (s). Is an integer of 4 or more and T or less.)
  • the length may be defined as s ⁇ tu.
  • the second data (value of the signal of the neuron) when the high level potential is input to the wiring WX1L and the low level potential is input to the wiring X2L only in the first sub period is set to "+0.1", and the second sub is set.
  • the second data (neuron signal value) when a high level potential is input to the wiring WX1L and a low level potential is input to the wiring X2L is set to "+0.2" only during the period, and the wiring WX1L is used only during the third sub-period.
  • the second data (neuron signal value) is defined as a real number, such as setting the second data (neuron signal value) to "+0.4" when the high level potential and low level potential are input to the wiring X2L. You may.
  • the first data (weight coefficient) set in the circuit MP is set to "+1", and in the operation example shown in FIG. 50C, the first data set in the circuit MP is set.
  • the data (weight coefficient) is set to "+2"
  • the calculation may be performed using the first data (weight coefficient) other than "+1" and "+2".
  • the first data (weighting factor) set in the circuit MP can be set to a negative value, a multi-value, an analog value, or the like, and thus the circuit ACTF.
  • the amount of charge stored in the capacitance of the integrating circuit included in the above can also be calculated according to the first data (weighting factor) having a negative value, a multi-value, an analog value, or the like.
  • a plurality of sub-periods are provided as the period during which the second data (neuron signal value) can be input, and one or more of the plurality of sub-periods is selected.
  • the arithmetic circuit may be laid out more simply and / or more efficiently than the circuit configuration required for the operation examples of FIGS. 49A to 49C.
  • the arithmetic circuit 150 of FIG. 11 is taken as an example, but the same operation as this operation example can be performed by changing to another arithmetic circuit depending on the situation.
  • the change of the current flowing through the wiring OL and the wiring OLB is one that is electrically connected to the wiring OL and the wiring OLB. It shall be performed only by the circuit MP. Further, it is assumed that each of the wiring VE and the wiring VEr electrically connected to the circuit MP gives VSS as a constant voltage to the circuit MP. Further, each of the circuits ACTF [1] to ACTF [n] included in the circuit ACFP is, for example, a circuit ACTF having a configuration of an integrator circuit (or a current charge (IQ) conversion circuit). For example, the circuit ACTF may be configured such that the load LEa and the load LEb are capacities in the circuit ACTF [j] of FIG. 6E.
  • FIG. 51 shows the same circuit configuration as the circuit MP shown in FIG. 26.
  • the respective sizes of the transistor M1, the transistor M1r, the transistor M1-2b, the transistor M1-2br, the transistor M1-3b, and the transistor M1-3br, for example, the W length and the L length are the same.
  • the example of this operation method is different from the operation example of the circuit MP of FIG. 26 described in the second embodiment.
  • second data circuit MP (e.g., now to. The value of the neurons of the signal) at the time of entering the wiring WX1L, or input time of the high level potential to one of the wiring X2L t ut
  • the input time of the high level potential to one of the wiring X1L2b or the wiring X2L2b is 2 ut
  • the input time of the high level potential to one of the wiring X1L3b or the wiring X2L3b is 4 ut. ..
  • the transistor M3, the transistor M3r is turned on, or the transistor M4, when a time that transistor M4r is turned on and the t ut, transistor M3-2b, the transistor M3-2br is turned on, or transistor M4-2b, transistor
  • the time for M4-2br to be on is 2 ut
  • the time for transistor M3-3b and transistor M3-3br to be on, or transistor M4-3b and transistor M4-3br to be on is 4 ut.
  • the first data (for example, a weighting coefficient is used here) is set in the circuit MP, and the time during which the transistor M3 or the transistor M4 is in the ON state is set. By determining, the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VE via the transistor M1 is determined. Further, by setting the first data (weight coefficient) in the circuit MP and determining the time during which the transistor M3r or the transistor M4r is in the ON state, the data flows from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1r. The amount of charge is determined.
  • a weighting coefficient is used here
  • the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VE via the transistor M1-2b and the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1-2br are also determined. It is determined by determining the on-state time in each of the transistor M3-2b, the transistor M3-2br, the transistor M4-2b, and the transistor M4-2br. Further, the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VE via the transistor M1-3b and the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1-3br are also transistors. It is determined by determining the on-state time in each of the M3-3b, the transistor M3-3br, the transistor M4-3b, and the transistor M4-3br.
  • the second data (neuron signal value) set in the circuit MP can be defined as shown in the following table.
  • the first data (weighting coefficient) of "+1" is set in advance in the circuit MP.
  • the transistor M1 is set so that the amount of current I 1 flows, and the transistor M1r, the transistor M1-2br, and the transistor M1-3br are in the off state.
  • the sizes of the transistors M1, the transistors M1-2b, and the transistors M1-3b are the same, and the gates of the transistors M1, the transistors M1-2b, and the transistors M1-3b are electrically connected to the node n1 of the circuit HC. Since the first terminals of the transistor M1, the transistor M1-2b, and the transistor M1-3b are electrically connected to the wiring VE, the respective sources of the transistor M1, the transistor M1-2b, and the transistor M1-3b-. Currents that are almost equal to each other flow between the drains. Let the amount of the current be It.
  • the transistor M3 When “+7" is input to the circuit MP as the second data (value of the signal of the neuron), the transistor M3 is turned on for the time tut and the transistor M4 is turned off, so that the transistor M1 is turned on from the wiring OL.
  • the amount of charge flowing through the wiring VE via the transistor is ut ⁇ I ut .
  • t ut ⁇ I ut Qut .
  • the transistor M3-2b is turned on for a time of 2 ut and the transistor M4-2b is turned off, the amount of charge flowing from the wiring OL to the wiring VE via the transistor M1-2b is 2 ut.
  • the amount of electric charge flowing from the wiring OLB to the wiring VEr via the circuit MCr is 0 because the transistor M1r, the transistor M1-2br, and the transistor M1-3br are in the off state.
  • the first data (weighting coefficient) of "-1" is set in advance in the circuit MP.
  • the transistor M1r is set so that the amount of current I 1 flows, and the transistor M1, the transistor M1-2b, and the transistor M1-3b are in the off state.
  • the respective sizes of the transistor M1r, the transistor M1-2br, and the transistor M1-3br are equal, and the respective gates of the transistor M1r, the transistor M1-2br, and the transistor M1-3br are electrically connected to the node n1r of the circuit HCr. Since the first terminals of the transistor M1r, the transistor M1-2br, and the transistor M1-3br are electrically connected to the wiring VEr, the respective sources of the transistor M1r, the transistor M1-2br, and the transistor M1-3br-. Currents that are approximately equal to each other flow between the drains. The source of the transistor M1 - like the current flowing between the drain, the amount of the current and I ut.
  • the amount of electric charge flowing from the wiring OL to the wiring VE via the circuit MC is 0 because the transistor M1, the transistor M1-2b, and the transistor M1-3b are in the off state.
  • the first data (weight coefficient) of "+1" is set in the circuit MP, and the transistor M3 and the transistor M3- are included in the circuit MP according to the positive second data (value of the signal of the neuron).
  • the transistor M3-3b by selecting one or more transistors to be turned on, from the wiring OL, the amount of charge flowing through the wiring VE via the circuit MC, Q ut, 2Q ut, 3Q ut, 4Q ut It can be any one of 5Q ut , 6Q ut , and 7Q ut. At this time, the amount of electric charge flowing from the wiring OLB to the wiring VEr via the circuit MCr becomes 0.
  • the first data (weight coefficient) of "-1" is set in the circuit MP, and the transistor M3r and the transistor M3- are included in the circuit MP according to the positive second data (value of the signal of the neuron).
  • 2br, transistors M3-3br by selecting one or more transistors to be turned on, from the wiring OLB, the amount of charge flowing through the wiring VEr through the circuit MCr, Q ut, 2Q ut, 3Q ut, 4Q ut It can be any one of 5Q ut , 6Q ut , and 7Q ut. At this time, the amount of electric charge flowing from the wiring OL to the wiring VE via the circuit MC becomes 0.
  • the first data (weight coefficient) of "+1" is set in the circuit MP, and the transistor M4 and the transistor M4-2b included in the circuit MP are set according to the negative second data (value of the signal of the neuron).
  • transistors M4-3b by selecting one or more transistors to be turned on, from the wiring OLB, the amount of charge flowing through the wiring VE via the circuit MC, Q ut, 2Q ut, 3Q ut, 4Q ut, It can be any one of 5Q ut , 6Q ut , and 7Q ut. At this time, the amount of electric charge flowing from the wiring OL to the wiring VEr via the circuit MCr becomes 0.
  • the first data (weight coefficient) of "-1" is set in the circuit MP, and the transistor M4r and the transistor M4- included in the circuit MP are set according to the negative second data (value of the signal of the neuron).
  • 2br, transistors M4-3br by selecting one or more transistors to be turned on, from the wiring OL, the amount of charge flowing through the wiring VEr through the circuit MCr, Q ut, 2Q ut, 3Q ut, 4Q ut It can be any one of 5Q ut , 6Q ut , and 7Q ut. At this time, the amount of electric charge flowing from the wiring OLB to the wiring VE via the circuit MC becomes zero.
  • the first data (weighting coefficient) set in the circuit MP is changed from “+1" to "A" which is a positive integer.
  • I A current amount
  • the transistor M1-2b respective sources of the transistors M1-3b - the amount of current flowing between the drain also becomes I A. Therefore, one or more transistors to be turned on should be selected from the transistor M3, the transistor M3-2b, and the transistor M3-3b included in the circuit MP according to the second data (value of the signal of the neuron).
  • the wiring OL the amount of charge flowing through the wiring VE via the circuit MC is, AQ ut, 2AQ ut, 3QA ut, 4AQ ut, 5AQ ut, 6AQ ut, made with any one of 7AQ ut.
  • the wiring VEr through the circuit MCr, AQ ut, 2AQ ut, 3QA ut, 4AQ ut, 5AQ ut, 6AQ ut, either 7AQ ut one The amount of electric charge will flow.
  • the first data (weighting factor) of "0" is set in the circuit MP in advance, it is assumed that each of the transistor M1 and the transistor M1r is in the off state. Therefore, no current flows from the wiring OL or the wiring OLB to the wiring VE via the circuit MC, and no current flows from the wiring OL or the wiring OLB to the wiring VEr via the circuit MCr. In other words, the amount of electric charge flowing through each of the wiring OL and the wiring OLB can be said to be zero.
  • the integrator circuit of the circuit ACTF When a current flows from the wiring OL or the wiring OLB to the wiring VE via the circuit MC, or when a current flows from the wiring OL or the wiring OLB to the wiring VEr via the circuit MCr, in FIG. 8A, the switches SWO and SWOB. Is turned on, the switch SWI, the switch SWIB, the switch SWL, the switch SWLB, the switch SWH, and the switch SWHB are turned off, and the wiring OL and the wiring OLB and the circuit AFP are connected to each other to make the circuit ACTF.
  • the amount of charge flowing through the wiring OL and the wiring OLB can be accumulated in the capacity of the included integrating circuit.
  • the circuit ACTF can output a neuron signal z j (k) according to the charge amount QOL flowing through the wiring OL and the charge amount QOLB flowing through the wiring OLB.
  • the electric charge flowing through the wiring OL when the first data (weight coefficient) is set to "+1" or "-1" and the second data (value of the signal of the neuron) is defined as described above, the electric charge flowing through the wiring OL. the charge amount Q OLB flowing to the amount Q OL wiring OLB described in the table below.
  • the product of the first data (weight coefficient) and the second data (neuron signal value) depending on the result, the charge amount Q OL flowing from the wiring OL circuit MC or circuit MCr, and the charge amount Q OLB is determined from the wiring OLB flowing through the circuit MC or circuit MCr. If the result of the product of the first data (weight coefficient) and the second data (neuron signal value) is a positive value, a current flows from the wiring OL to the circuit MC or circuit MCr, and the first data (weight).
  • the result of the product of the coefficient) and the second data (the value of the signal of the neuron) is a negative value
  • a current flows from the wiring OLB to the circuit MC or the circuit MCr. That is, it is possible to calculate the product of the charge amount Q OL, and the charge amount Q OLB, and the first data (weighting coefficient) second data (the value of the neurons of the signal).
  • the first data (weight coefficient) is set to "-1" or "+1”
  • the second data (value of the signal of the neuron) is set to any one of "-7" to "+7”
  • the first data is set to "-1" or "+1”
  • the second data value of the signal of the neuron
  • the charge amount Q OL current flows from the wiring OL circuit MC or circuit MCr, Q
  • the product of the first data (weight coefficient) and the second data can be obtained from the charge amount QOL.
  • the first data (weight coefficient) is set to "-1" or "+1”
  • the second data (value of the signal of the neuron) is set to any one of "-7" to "+7”
  • the first data is set.
  • the charge amount Q OLB current flows from the wiring OLB circuit MC or circuit MCr , Qut can be replaced with "-1" to obtain the product of the first data (weight coefficient) and the second data (neuron signal value) from the charge amount QOLB.
  • the first data (weighting factor) set in the circuit MP is set to "+1" and "-1", but the first data (weighting factor) such as "0" and analog value is used. It may be calculated using.
  • the circuit MP performs a multiply-accumulate operation between the first data (weighting factor) such as binary, multi-value, and analog values and the second multi-value data (neuron signal value), and / or an activation function. Can be calculated.
  • positive multi-value, negative multi-value, and 0 are defined as the second data (value of the signal of the neuron), but for example, by taking a continuous value instead of a discrete value for the input period.
  • the second data (value of the signal of the neuron) can be treated as an analog value (by setting a as a positive real number and the input period as a ⁇ tu).
  • the time when M4-2br is in the ON state is 2 ut and the time when the transistor M3-3b and the transistor M3-3br are in the ON state, or the time when the transistor M4-3b and the transistor M4-3br are in the ON state is 4 ut .
  • the second data when a high level potential is input to the wiring WX1L, a low level potential is input to the wiring X2L, and a low level potential is input to the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b. It may be defined as a real number such as "+0.1" instead of "+1".
  • the semiconductor device is not limited to the configuration of the circuit MP shown in FIG.
  • the circuit MP of FIG. 51 three transistors M1, a transistor M1-2b, and a transistor M1-3b are set in the circuit MC as transistors for setting the current amount, and the transistor M1r and the transistor M1 are in the circuit MCr.
  • the number is set to -2br and the transistors M1-3br, the number of transistors for setting the current amount may be two or four or more in each of the circuit MC and the circuit MCr.
  • the semiconductor device according to one aspect of the present invention and the operation method of the semiconductor device are not limited to the above.
  • the sizes of the transistor M1, the transistor M1r, the transistor M1-2b, the transistor M1-2br, the transistor M1-3b, and the transistor M1-3br of the circuit MP of FIG. 51 have been described as being equal.
  • the ratio of the W length to the L length of the transistor M1r is W / L
  • the ratio of the W length to the L length of the transistor M1-2b, the transistor M1-2br, the transistor M1-3b, and the transistor M1-3br is 2W / L. May be.
  • the source of the transistor M1 - By setting as current I 1 flows as the current amount between the drain, and the ratio of W length and L length of the transistor M1-2b, W length of the transistor M1-3b and L Since each of the length ratio is twice the ratio of the W length and the L length of the transistor M1, 2I 1 flows as the amount of current between the source and drain of the transistors M1-2b and the transistor M1-3b. ..
  • the source of the transistor M1r - by setting so that the current of I 1 flows as the current amount between the drain, and the ratio of W length and L length of the transistor M1-2br, W length of the transistor M1-3br and L Since each of the length ratio is twice the ratio of the W length and the L length of the transistor M1r, 2I 1 flows as the amount of current between the source and drain of the transistor M1-2br and the transistor M1-3br. ..
  • the transistor M3, the transistor M3r is turned on, or the transistor M4, the time that transistor M4r is turned on and t ut, transistor M3-2b, the transistor M3-2br is turned on, or transistor M4-2b, the transistor M4
  • the time during which -2br is in the on state is 2 ut
  • the time during which the transistor M3-3b and the transistor M3-3br are in the on state, or the transistor M4-3b and the transistor M4-3br are in the on state is 2 ut .
  • a wiring WX1L, or one input time of the high level potential to the wiring X2L is a t ut, one wiring X1L2b, or wiring X2L2b
  • the input time of the high level potential to is 2 ut
  • the input time of the high level potential to one of the wiring X1L3b or the wiring X2L3b is 2 ut
  • the circuit MP of FIG. 52 shows a schematic diagram of a pulse voltage and an input time different from those of FIG. 51 in the vicinity of the reference numerals of the wiring WX1L, the wiring X2L, the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b.
  • the source of the transistor M1 - when current I ut is set to flow a current amount between the drain, only one time 2t ut transistor M3-3b or transistor M4-3b ON state, the transistor M3-3b or transistor M4 by other -3b is turned off, the wiring OL or wiring OLB, the amount of charge flowing through the wiring VE via the transistor M1-3b becomes 2t ut ⁇ 2I ut 4Q ut . Since the conditions of the amount of charge flowing from the wiring OL to the wiring VE via the transistor M1 and the amount of charge flowing from the wiring OL to the wiring VE via the transistor M1-2b are the same as those in the above operation example, the conditions are the same. The explanation is omitted.
  • the source of the transistor M1r - when current I ut is set to flow a current amount between the drain, only one time 2t ut transistor M3-3br or transistor M4-3br ON state, the transistor M3-3br or by other transistor M4-3br is turned off, the wiring OL or wiring OLB, the amount of charge flowing through the wiring VEr through transistor M1-3br becomes 2t ut ⁇ 2I ut 4Q ut .
  • the amount of electric charge flowing from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1r and the amount of electric charge flowing from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1-2br are the above-mentioned operation examples and conditions. Are the same, so the description is omitted.
  • the circuit MP can be operated in the same manner as the operation example of the circuit MP shown in FIG. 51.
  • the semiconductor device of one aspect of the present invention is not limited to the configuration of the circuit MP of FIGS. 51 and 52.
  • the circuit MP of FIG. 51 three transistors M1, a transistor M1-2b, and a transistor M1-3b are set in the circuit MC as transistors for setting the current amount, and the transistor M1r and the transistor M1 are in the circuit MCr.
  • the number is set to -2br and the transistors M1-3br, the number of transistors for setting the current amount may be two or four or more in each of the circuit MC and the circuit MCr. Further, the number of holding portions and the number of wirings may be increased or decreased depending on the transistor.
  • the operation method of the semiconductor device is not limited to the above-mentioned operation method.
  • the input period of the signal input to each of the wiring WX1L, the wiring X2L, the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b may be divided into a plurality of sub-periods.
  • the circuit MP considers the case where only one circuit MP is electrically connected to the wiring OL and the wiring OLB, but FIG. 11 shows.
  • a plurality of circuits MP may be electrically connected to the wiring OL and the wiring OLB.
  • the total amount of electric charges input to the plurality of circuit MPs from each of the wiring OL and the wiring OLB can be accumulated in the capacity of the integrating circuit included in the circuit ACTF, and the circuit ACTF can store the wiring OL and the wiring OLB. It is possible to output the signal zj (k) of the neuron according to the amount of each charge flowing in.
  • the arithmetic circuit 150 of FIG. 11 is taken as an example, but the same operation as this operation example can be performed by changing to another arithmetic circuit depending on the situation.
  • the change of the current flowing through the wiring OL and the wiring OLB is one that is electrically connected to the wiring OL and the wiring OLB. It shall be performed only by the circuit MP. Further, it is assumed that each of the wiring VE and the wiring VEr electrically connected to the circuit MP gives VSS as a constant voltage to the circuit MP. Further, each of the circuit ACTF [1] to the circuit ACTF [n] included in the circuit ACFP is, for example, a circuit ACTF having a configuration of an integrator circuit (or a current charge (IQ) conversion circuit). The circuit ACTF may be configured such that the load LEa and the load LEb are capacities in the circuit ACTF [j] of FIG. 6E, for example.
  • FIG. 53 shows the transistor M1-3b, the transistor M1-3br, the transistor M3-3b, the transistor M3-3br, the transistor M4-3b, the transistor M4-3br, the circuit HC-3b, and the circuit HC in the circuit MP shown in FIG.
  • the configuration is such that -3br is not provided. Therefore, the circuit MP of FIG. 53 is not provided with the wiring WX1L3b, the wiring X2L3b, and the wiring WL3b. Further, it is preferable that the respective sizes of the transistor M1, the transistor M1r, the transistor M1-2b, and the transistor M1-2br, for example, the W length and the L length are the same. Further, the example of this operation method is different from the operation example of the circuit MP of FIG. 27 described in the second embodiment.
  • a wiring WX1L or as an input time t ut high level potential to one of the wires X2L, wiring WX1L2b, or high level to one of the wiring X2L2b
  • the potential input time shall be 2 tut . That is, the transistor M3, the transistor M3r is turned on, or the transistor M4, when a time that transistor M4r is turned on and the t ut, transistor M3-2b, the transistor M3-2br is turned on, or transistor M4-2b, transistor M4-2br operates the time which is turned so that 2t ut. Therefore, in order to show that the operation of the circuit MP of FIG. 53 is different from that of the circuit MP of FIG. It is shown in the figure.
  • the first data (for example, a weighting coefficient is used here) is set in the circuit MP, and the time during which the transistor M3 or the transistor M4 is in the ON state is set. By determining, the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VE via the transistor M1 is determined. Further, by setting the first data (weight coefficient) in the circuit MP and determining the time during which the transistor M3r or the transistor M4r is in the ON state, the data flows from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1r. The amount of charge is determined.
  • a weighting coefficient is used here
  • the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VE via the transistor M1-2b and the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1-2br are also transistors. It is determined by determining the time during which each of the M3-2b, the transistor M3-2br, the transistor M4-2b, and the transistor M4-2br is in the ON state.
  • the wiring VCS in FIG. 8A and the node n1 of the circuit HC and / or the node n1 of the circuit HC-2b in FIG. 53 are brought into a conductive state. It is done by.
  • the transistors M1 when set as the current amount I 1 to each of the transistors M1-2b, transistors M1, due to variations in transistor characteristics to be caused and manufacturing process of the transistor M1-2b, circuit HC, the circuit HC-2b
  • the voltages held in each may differ from each other.
  • Circuit HCr the respective circuit HC-2br, like above, as a digital value (binary), it is assumed that VSS, or V 1 is held.
  • the first data (weighting factor) set in the circuit MP is defined.
  • the transistors M1 when setting the "+3" as the first data (weighting factor) on the circuit MP, the transistors M1, set so that the current amount I 1 flows in the transistor M1-2b, circuit HCr, the circuit HC-2br VSS Shall be retained.
  • the wiring WX1L or if the high level potential to one of the wiring X2L is input, via the transistor M1 from the wiring OL or wiring OLB, the amount of charge flowing through the wiring VE is t ut ⁇ I 1, and the wiring WX1L2b
  • the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VE via the transistor M1 is 2 ut ⁇ I 1 .
  • transistor M1r when setting the "-3" as the first data (weighting factor) on the circuit MP, transistor M1r, set so that the current amount I 1 flows in the transistor M1-2br, circuit HC, to a circuit HC-2b is VSS shall be retained. From above, the wiring WX1L, or if the high level potential to one of the wiring X2L is input, via the transistor M1r from the wiring OL or wiring OLB, the amount of charge flowing through the wiring VEr the t ut ⁇ I 1, and the wiring WX1L2b Or, when a high level potential is input to one of the wiring X2L2b, the amount of charge flowing from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1r-2br is 2 ut ⁇ I 1 .
  • VSS is held in the circuit HC, the circuit HCr, the circuit HC-2b, and the circuit HC-2br. Therefore, the amount of current flowing between the source and drain of each of the transistor M1, the transistor M1r, the transistor M1-2b, and the transistor M1-2br becomes zero.
  • the second data here, for example, a neuron signal
  • the second data when the second data is “+1”, the wiring WX1L, It is assumed that a high level potential is input to the wiring X1L2b and a low level potential is input to the wiring X2L and the wiring X2L2b.
  • the second data is "-1"
  • the low level potential is input to the wiring WX1L and the wiring X1L2b.
  • the high level potential is input to the wiring X2L and the wiring X2L2b, and when the second data is "0", the low level potential is input to each of the wiring WX1L, the wiring X1L2b, the wiring X2L, and the wiring X2L2b. It shall be.
  • the switch SWO the switch
  • SWOB is turned on
  • switch SWI, switch SWIB, switch SWL, switch SWLB, switch SWH, and switch SWHB are turned off, and the circuit ACTF is made conductive between the wiring OL and wiring OLB and the circuit AFP.
  • the amount of charge flowing through the wiring OL and the wiring OLB can be accumulated in the capacitance of the integrating circuit included in the wiring OL.
  • the circuit ACTF can output a neuron signal z j (k) according to the charge amount QOL flowing through the wiring OL and the charge amount QOLB flowing through the wiring OLB.
  • the first data (weight coefficient) is set to any one of "+3", “+2”, “+1”, “0”, “-1”, “-2”, and “-3”.
  • the second data value of the signal of the neuron
  • the charge amount QOL flowing through the wiring OL and the charge amount QOLB flowing through the wiring OLB are shown in the table below.
  • the product of the first data (weight coefficient) and the second data (neuron signal value) depending on the result, the charge amount Q OL current flows through the circuit MC or circuit MCr from wire OL, and a charge amount Q OLB from wiring OLB current flows in the circuit MC or circuit MCr is determined. If the result of the product of the first data (weight coefficient) and the second data (neuron signal value) is a positive value, a current flows from the wiring OL to the circuit MC or circuit MCr, and the first data (weight).
  • the first data is set to "-3" to "+3”
  • the second data value of the signal of the neuron
  • the product of the first data (weight coefficient) and the second data can be obtained from the charge amount QOL.
  • the first data is set to "-1" or "+1”
  • the second data value of the signal of the neuron
  • the first data is set. If the product of 1 data (the weight coefficient) and the second data (the value of the neurons of the signal) is a negative number, in the above table, the charge amount Q OLB current flows from the wiring OLB circuit MC or circuit MCr , Qut can be replaced with "-1" to obtain the product of the first data (weight coefficient) and the second data (neuron signal value) from the charge amount QOLB.
  • the first data (weight coefficient) set in the circuit MP is set to "+3", “+2", “+1”, “0”, “-1", “-2”, “-”. Although it is set to 3 ”, the first data (weight coefficient) may be used as an analog value or the like by adjusting the time for inputting a high level potential to the wiring WX1L, the wiring X2L, the wiring WX1L2b, and the wiring X2L2b.
  • the circuit MP can perform a product-sum operation of the first data (weight coefficient) such as an analog value and a multi-valued second data (neuron signal value), and / or an activation function operation. can.
  • the semiconductor device of one aspect of the present invention is not limited to the configuration of the circuit MP of FIG. 53.
  • the circuit MP of FIG. 53 as transistors for setting the amount of current, two transistors M1 and M1-2b are used in the circuit MC, and two transistors M1r and M1-2br are used in the circuit MCr.
  • the number of transistors for setting the current amount may be three or more. Further, the number of holding portions and the number of wirings may be increased or decreased depending on the transistor.
  • the operation method of the semiconductor device is not limited to the above.
  • the input period of the signal input to each of the wiring WX1L, the wiring X2L, the wiring WX1L2b, and the wiring X2L2b may be divided into a plurality of sub-periods, and may be shortened or lengthened. May be good.
  • the product-sum operation of the first data and the second data can be performed as a multi-value or an analog value.
  • the circuit MP considers the case where only one circuit MP is electrically connected to the wiring OL and the wiring OLB, but FIG. 11 shows.
  • a plurality of circuits MP may be electrically connected to the wiring OL and the wiring OLB.
  • the total amount of electric charges input to the plurality of circuit MPs from each of the wiring OL and the wiring OLB can be accumulated in the capacity of the integrating circuit included in the circuit ACTF, and the circuit ACTF can store the wiring OL and the wiring OLB. It is possible to output the signal zj (k) of the neuron according to the amount of each charge flowing in.
  • the arithmetic circuit 150 of FIG. 11 is taken as an example, but the same operation as this operation example can be performed by changing to another arithmetic circuit depending on the situation.
  • the change of the current flowing through the wiring OL and the wiring OLB is one that is electrically connected to the wiring OL and the wiring OLB. It shall be performed only by the circuit MP. Further, it is assumed that each of the wiring VE and the wiring VEr electrically connected to the circuit MP gives VSS as a constant voltage to the circuit MP. Further, each of the circuit ACTF [1] to the circuit ACTF [n] included in the circuit ACFP is, for example, a circuit ACTF having a configuration of an integrator circuit (or a current charge (IQ) conversion circuit). For example, the circuit ACTF may be configured such that the load LEa and the load LEb are capacities in the circuit ACTF [j] of FIG. 6E.
  • FIG. 54 shows the transistor M1-2b, the transistor M1-2br, the transistor M1-3b, the transistor M1-3br, the transistor M3-2b, the transistor M3-2br, the transistor M3-3b, and the transistor M3 in the circuit MP shown in FIG. -3br, transistor M4-2b, transistor M4-2br, transistor M4-3b, transistor M4-3br, circuit HC-2b, circuit HC-2br, circuit HC-3b, circuit HC-3br are not provided. There is. Therefore, the circuit MP of FIG. 54 is not provided with the wiring X1L2b, the wiring X2L2b, the wiring X1L3b, and the wiring X2L3b. Further, the example of this operation method is different from the operation example of the circuit MP of FIG. 29 described in the second embodiment.
  • the wiring X1L or the wiring is used according to the second data (the value of the neuron signal).
  • the input time of the high level potential to one of X2L is set. That is, the time during which the transistor M3 and the transistor M3r are in the ON state or the transistor M4 and the transistor M4r are in the ON state is set.
  • wiring is performed by setting the first data (for example, a weighting coefficient here) in the circuit MP and determining the time during which the transistor M3 or the transistor M4 is in the ON state. The amount of charge flowing from the OL or the wiring OLB to the wiring VE via the transistor M1 is determined. Further, by setting the first data (weight coefficient) in the circuit MP and determining the time during which the transistor M3r or the transistor M4r is in the ON state, the data flows from the wiring OL or the wiring OLB to the wiring VEr via the transistor M1r. The amount of charge is determined.
  • the first data for example, a weighting coefficient here
  • the input period of the high level potential of the wiring X1L and t ut, high-level potential to the wiring X1L, low-level potential to the wiring X2L can be defined as shown in the following table.
  • the table below shows only integers of "-3" to "+3".
  • the circuit HCS and the circuit HCSr as described in the configuration example 5 of the second embodiment, a configuration having an SRAM or a configuration having a NO SRAM can be used.
  • the circuit HCS and the circuit HCSr hold a binary (digital value) potential. Therefore, as an example, when the first data (weighting factor) set in the circuit MP is "+1", the circuit HCS has a high level potential (here, for example, VDDL), and the circuit HCSr has a low level potential (.
  • VSS the first data (weighting factor) set in the circuit MP is “-1”, the circuit HCS has a low level potential and the circuit HCSr has a high level.
  • the level potential is held, and when the first data (weighting factor) set in the circuit MP is "0", the low level potential is held in the circuit HCS and the low level potential is held in the circuit HCSr. And.
  • the amount of current flowing through the transistor M1 to I 1 is set to 0.
  • the amount of current flowing through the transistor M1r and I 1 if the voltage VSS to the circuit HCSr is held, and 0 the amount of current flowing through the transistor M1r .
  • the first data (weighting coefficient) of "+1" is set in advance in the circuit MP, for example.
  • the circuit MP as the second data (the value of the neurons of the signal) "+3" is input, when the transistor M3 is time 3t ut only on state, the transistor M4 is turned off, the wiring OL, the transistor M1
  • the amount of electric charge flowing through the wiring VE via the above is 3 ut ⁇ I ut .
  • t ut ⁇ I ut Qut .
  • the amount of electric charge flowing from the wiring OLB to the wiring VEr via the circuit MCr is 0 because the transistor M1r is in the off state.
  • the amount of electric charge flowing from the wiring OL to the wiring VE via the circuit MC is 0 because the transistor M1 is in the off state.
  • the switch SWO the switch
  • SWOB is turned on
  • switch SWI, switch SWIB, switch SWL, switch SWLB, switch SWH, and switch SWHB are turned off, and the circuit ACTF is made conductive between the wiring OL and wiring OLB and the circuit AFP.
  • the amount of charge flowing through the wiring OL and the wiring OLB can be accumulated in the capacitance of the integrating circuit included in the wiring OL.
  • the circuit ACTF can output a neuron signal z j (k) according to the charge amount QOL flowing through the wiring OL and the charge amount QOLB flowing through the wiring OLB.
  • the electric charge flowing through the wiring OL when the first data (weight coefficient) is set to "+1" or "-1" and the second data (value of the signal of the neuron) is defined as described above, the electric charge flowing through the wiring OL. the charge amount Q OLB flowing to the amount Q OL wiring OLB described in the table below.
  • the second data (value of the signal of the neuron) is an integer other than "-3", “-2", “-1”, “0”, “+1”, “+2", “+3”, or a real number.
  • the input time of the high level potential to either the wiring X1L or the wiring X2L may be set according to an integer or a real number. For example, by setting a as a positive real number and the input period as a ⁇ tu , the second data (neuron signal value) can be treated as an analog value.
  • the second data (value of the signal of the neuron) can be given to the circuit MP as a multi-value.
  • FIG. 55A shows a specific example showing the details of the circuit MP of FIG. 54 as a configuration in which the circuit HCS and the circuit HCSr have SRAM.
  • the reference numerals shown in FIG. 55A the method of holding the first data (weight data), and the like, the description of the circuit MP in FIG. 30 is taken into consideration.
  • the potential held in the circuit HCS is one of the low level potential or the high level potential
  • the potential held in the circuit HCSr is the other of the low level potential or the high level potential. That is, when the circuit HCS and the circuit HCSr do not have to hold the same potential, the circuit MP of FIG. 55A can be changed to the circuit MP of FIG. 55B.
  • the circuit MP of FIG. 55B has a circuit HCS in the circuit MC, and is configured to give an inverted signal of a signal given to the gate of the transistor M1 to the transistor M1r by an inverter loop circuit IVR included in the circuit HCS. There is.
  • the first data (weight) set in the circuit MP when a high level potential is applied to the gate of the transistor M1 (when a low level potential is applied to the gate of the transistor M1r), the first data (weight) set in the circuit MP.
  • the coefficient) can be set to "+1", and when a low level potential is applied to the gate of the transistor M1 (when a high level potential is applied to the gate of the transistor M1r), the first set in the circuit MP.
  • One data (weight coefficient) can be set to "-1".
  • FIG. 56A shows a configuration example in which the circuit HCS and the circuit HCSr have an inverter loop circuit IVR and are different from the circuit MP of FIG. 55A.
  • the circuit MP shown in FIG. 56A includes a circuit HCS including an inverter loop circuit IVR in the circuit MC, a transistor M3 and a transistor M4, and a circuit HCSr including an inverter loop circuit IVRr in the circuit MCr, and a transistor M3r and a transistor M4r.
  • the inverter loop circuit IVR has an inverter circuit IV1 and an inverter circuit IV2
  • the inverter loop circuit IVRr has an inverter circuit IV1r and an inverter circuit IV2r.
  • the output terminal of the inverter circuit IV1 is electrically connected to the input terminal of the inverter circuit IV2, the first terminal of the transistor M3, and the first terminal of the transistor M4, and the output terminal of the inverter circuit IV2 is the inverter circuit IV1. It is electrically connected to the input terminal of.
  • the second terminal of the transistor M3 is electrically connected to the wiring OL, and the gate of the transistor M3 is electrically connected to the wiring WX1L.
  • the second terminal of the transistor M4 is electrically connected to the wiring OLB, and the gate of the transistor M4 is electrically connected to the wiring X2L.
  • the output terminal of the inverter circuit IV1r is electrically connected to the input terminal of the inverter circuit IV2r, the first terminal of the transistor M3r, and the first terminal of the transistor M4r, and the output terminal of the inverter circuit IV2r is the inverter circuit IV1r. It is electrically connected to the input terminal of.
  • the second terminal of the transistor M3r is electrically connected to the wiring OLB, and the gate of the transistor M3r is electrically connected to the wiring WX1L.
  • the second terminal of the transistor M4r is electrically connected to the wiring OL, and the gate of the transistor M4r is electrically connected to the wiring X2L.
  • the circuit HCS has a function of holding either a high level potential or a low level potential at the output terminal of the inverter circuit IV1 by the inverter loop circuit IVR, and the circuit HCSr is the output of the inverter circuit IV1r by the inverter loop circuit IVRr.
  • the terminal has a function of holding either a high level potential or a low level potential. Therefore, as in FIGS. 54 and 55A, as an example, when the first data (weighting factor) set in the circuit MP is set to “+1”, a high level potential (here, here,) is applied to the output terminal of the inverter circuit IV1.
  • a low level potential here, it is assumed to be VSS
  • the first data (weighting factor) set in the circuit MP is set to "VDDL.”
  • VSS low level potential
  • the first data (weighting factor) set in the circuit MP is set to "VDDL.”
  • -1 is set
  • the output terminal of the inverter circuit IV1 holds the low level potential and the output terminal of the inverter circuit IV1r holds the high level potential
  • the first data (weight coefficient) set in the circuit MP is set.
  • set to "0” it is assumed that the output terminal of the inverter circuit IV1 holds the low level potential and the output terminal of the inverter circuit IV1r holds the low level potential.
  • the input time of the high level potential to one of the wiring WX1L or the wiring X2L is set in the same manner as in FIGS. 54 and 55A. do it.
  • the circuit MP of FIG. 56A uses a transistor included in the inverter loop circuit IVR of the circuit HCS to generate a current from the wiring OL or the wiring OLB to the circuit MC.
  • the current is passed from the wiring OL or the wiring OLB to the circuit MCr by using the transistor included in the inverter loop circuit IVRr of the circuit HCSr.
  • the circuit MP of FIG. 56A can be changed to the configuration of the circuit MP shown in FIG. 56B.
  • the circuit MP of FIG. 56B has a configuration in which the circuit MCr included in the circuit MP of FIG. 56A is not provided. That is, the current is passed from the wiring OL or the wiring OLB to the circuit MC by using the transistor included in the inverter loop circuit IVR of the circuit HCS.
  • the first data (weight coefficient) set in the circuit MP can be set to "+1", and the inverter circuit can be set to "+1".
  • the first data (weight coefficient) set in the circuit MP can be set to “0”.
  • the wiring X2L is not provided in the circuit MP of FIG. 56B, and the first terminal of the transistor M4 is electrically connected to the input terminal of the inverter circuit IV1 and the output terminal of the inverter circuit IV2. It is configured to be.
  • the potential of the wiring WX1L is a high level potential
  • the reverse signal is output to the wiring OL or the wiring OLB.
  • the first data (weight coefficient) set in the circuit MP can be set to “+1”, and the inverter circuit IV1 can be set to “+1”.
  • the first data (weight coefficient) set in the circuit MP can be set to "-1".
  • the second data (neuron) input to the circuit MP when supplying information (for example, current, voltage, etc.) from the circuit MP to the circuit AFP, when a high level potential is input to the wiring WX1L, the second data (neuron) input to the circuit MP.
  • the value of the signal of) can be set to “+1”, and the second data (value of the signal of the neuron) input to the circuit MP can be set to “0” when the low level potential is input to the wiring WX1L.
  • circuit MPs of FIGS. 56A to 56C can be applied to, for example, the circuit MP of the arithmetic circuit 140 shown in FIG. 7.
  • FIG. 57A shows a specific example showing the details of the circuit MP of FIG. 54 as a configuration in which the circuit HCS and the circuit HCSr have a NOSRAM.
  • the circuit HCS is electrically connected to the wiring OL and the wiring OLB
  • the circuit HCSr is electrically connected to the wiring OL and the wiring OLB.
  • the circuit MP of 57A is provided with a wiring IL and a wiring ILB with respect to the circuit MP of FIG.
  • the circuit HCS is electrically connected to the wiring IL
  • the circuit HCSr is electrically connected to the wiring ILB. It is configured to be. Further, regarding the reference numerals shown in FIG. 57A, the method of holding the first data (weight data), and the like, the description of the circuit MP in FIG. 34 is taken into consideration.

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Abstract

少ない消費電力で畳み込み処理が可能な半導体装置を提供する。 第１回路が第１保持部と、第１トランジスタと、を有し、第２回路が第２保持部と、第２トランジスタと、を有する半導体装置である。第１、第２回路は、第１、第２入力配線と、第１、第２配線と、に電気的に接続されている。第１保持部は、第１トランジスタに流れる第１電流を保持する機能を有し、第２保持部は、第２トランジスタに流れる第２電流を保持する機能を有する。また、第１、第２電流は、畳み込み処理に用いられるフィルタ値に応じて定まる。第１、第２入力配線に、畳み込み処理が施される画像データに応じた電位が入力されることで、第１回路は、第１配線又は第２配線の一方に電流を出力し、第２回路は、第１配線又は第２配線の他方に電流を出力する。第１、第２回路が第１配線又は第２配線に出力する電流の量は、フィルタ値と画像データと、に応じて決まる。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、駆動方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、「ブレインインスパイア」などと呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１、及び非特許文献２には、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。
Ｍ．Ｋａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１８，Ｖｏｌｕｍｅ　５３，Ｎｏ．２，ｐ．６４２−６５５． Ｊ．Ｚｈａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１７，Ｖｏｌｕｍｅ　５２，Ｎｏ．４，ｐ．９１５−９２４．
　人工ニューラルネットワークでは、２つのニューロン同士を結合するシナプスの結合強度（重み係数という場合がある。）と、２つのニューロン間で伝達する信号と、を乗じる計算が行われる。特に、階層型の人工ニューラルネットワークでは、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間のそれぞれのシナプスの結合強度と、第１層の複数の第１ニューロンから第２層の第２ニューロンの一に入力されるそれぞれの信号と、を乗じて足し合わせる必要があり、つまり積和演算を行う必要があり、人工ニューラルネットワークの規模に応じて、例えば、当該結合強度の数、当該信号を示すパラメータの数が決まる。また、第２ニューロンは、シナプスの結合強度と第１ニューロンが出力した信号との積和演算の結果を用いて、活性化関数による演算を行って、当該演算結果を信号として、第３層目の第３ニューロンに対して出力する。つまり、人工ニューラルネットワークは、階層の数、ニューロン数などが多くなる程、「ニューロン」及び「シナプス」のそれぞれに相当する回路の数が多くなり、演算量も膨大になることがある。これにより、回路の消費電力が大きくなり、回路からの発熱量も大きくなることがある。
　また、人工ニューラルネットワークにも様々なモデルが存在するが、例えば、画像分析に使われているモデルとして、畳み込みニューラルネットワーク（ＣＮＮ）と呼ばれるものがある。畳み込みニューラルネットワークは、画像認識の分野で優れた性能を発揮するニューラルネットワークの一種であるが、画像の解像度、フィルタの大きさなどによって、演算量が決まってくる。具体的には、例えば、画像の解像度が高くなるほど、フィルタの大きさが大きくなるほど、ストライドが小さいほど、畳み込みニューラルネットワークにおける演算量は大きくなるため、回路の消費電力が大きくなる場合がある。
　また、チップを構成する回路の数が増えると消費電力が高くなり、装置の駆動時に発生する発熱量も大きくなる。特に、発熱量が高くなるほど、チップに含まれている回路素子の特性に影響が出るため、チップを構成する回路は温度による影響を受けにくい回路素子を有することが好ましい。また、チップに含まれているトランジスタ、電流源などの特性がばらつくと、演算結果もばらついてしまう。
　本発明の一態様は、積和演算、及び／又は関数演算を行う半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、畳み込み処理を行う半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、ＡＩ向けの半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、ＤＮＮ向けの半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、環境の温度の影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、トランジスタの特性ばらつきの影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、電流源の特性ばらつきの影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１回路と、第２回路と、を有する半導体装置である。第１回路は、第１保持部と、第１駆動トランジスタと、を有し、第２回路は、第２保持部と、第２駆動トランジスタと、を有する。第１回路は、第１入力配線と、第２入力配線と、第１配線と、第２配線と、に電気的に接続され、第２回路は、第１入力配線と、第２入力配線と、第１配線と、第２配線と、に電気的に接続されている。第１保持部は、第１配線から第１駆動トランジスタのソース−ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、第２保持部は、第２配線から第２駆動トランジスタのソース−ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有する。また、第１回路は、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第１電流を第２配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線、及び第２配線に出力しない機能と、を有する。また、第２回路は、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第２配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第２電流を第１配線に出力する機能と、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第１配線、及び第２配線に出力しない機能と、を有する。第１電流と、第２電流と、のそれぞれの電流量は、畳み込み処理に用いられるフィルタに含まれるフィルタ値に応じた量である。また、第１入力配線と、第２入力配線と、のそれぞれに入力される第１レベル電位、及び第２レベル電位は、畳み込み処理が施される画像データに応じて決められる。
（２）
　又は、本発明の一態様は、第１回路と、第２回路と、を有し、上記（１）とは構成要素が異なる半導体装置である。第１回路は、第１保持部と、第１駆動トランジスタと、を有し、第２回路は、第２保持部と、第２駆動トランジスタと、を有する。第１回路は、第１入力配線と、第２入力配線と、第１配線と、第２配線と、に電気的に接続され、第２回路は、第１入力配線と、第２入力配線と、第１配線と、第２配線と、に電気的に接続されている。第１保持部は、第１配線から第１駆動トランジスタのソース−ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、第２保持部は、第２配線から第２駆動トランジスタのソース−ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有する。第１駆動トランジスタは、第１駆動トランジスタのソース−ドレイン間において、保持された第１電位に応じた第１電流を流す機能を有し、第２駆動トランジスタは、第２駆動トランジスタのソース−ドレイン間において、保持された第２電位に応じた第２電流を流す機能を有する。また、第１回路は、第１期間に、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第１電流を第２配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第１電流を第１配線、及び第２配線に出力しない機能と、を有する。また、第２回路は、第１期間に、第１入力配線に第１レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第２配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第１レベル電位が入力されたときに、第２電流を第１配線に出力する機能と、第１期間に、第１入力配線に第２レベル電位が入力され、かつ第２入力配線に第２レベル電位が入力されたときに、第２電流を第１配線、及び第２配線に出力しない機能と、を有する。第１電流と、第２電流と、のそれぞれの電流量は、畳み込み処理に用いられるフィルタに含まれるフィルタ値に応じた量であり、第１入力配線と、第２入力配線と、のそれぞれに入力される第１レベル電位、及び第２レベル電位と、第１期間の長さと、は、畳み込み処理が施される画像データに応じて決められる。
（３）
　又は、本発明の一態様は、上記（２）の構成において、第１期間が、第２期間と、第３期間と、を有する構成としてもよい。具体的には、第１入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有する。また、第２入力配線は、第２期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有する。また、第１入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有する。また、第２入力配線は、第３期間において、第１回路及び第２回路の両方に第１レベル電位又は第２レベル電位を与える機能を有する。なお、第３期間の長さは、第２期間の長さの１．８倍以上２．２倍以下であることが好ましい。
（４）
　又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、を有し、第２回路は、第４トランジスタと、第５トランジスタと、第６トランジスタと、第２容量と、を有する構成としてもよい。具体的には、第１保持部は、第１トランジスタと、第１容量と、を有し、第２保持部は、第４トランジスタと、第２容量と、を有する。第１トランジスタの第１端子は、第１容量の第１端子と、第１駆動トランジスタのゲートに電気的に接続され、第１トランジスタの第２端子は、第１配線に電気的に接続されている。また、第１駆動トランジスタの第１端子は、第２トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第２トランジスタの第２端子は、第１配線に電気的に接続され、第２トランジスタのゲートは、第１入力配線に電気的に接続され、第３トランジスタの第２端子は、第２配線に電気的に接続され、第３トランジスタのゲートは、第２入力配線に電気的に接続されている。また、第４トランジスタの第１端子は、第２容量の第１端子と、第２駆動トランジスタのゲートに電気的に接続され、第４トランジスタの第２端子は、第２配線に電気的に接続されている。また、第２駆動トランジスタの第１端子は、第５トランジスタの第１端子と、第６トランジスタの第１端子と、に電気的に接続され、第５トランジスタの第２端子は、第２配線に電気的に接続され、第５トランジスタのゲートは、第１入力配線に電気的に接続され、第６トランジスタの第２端子は、第１配線に電気的に接続され、第６トランジスタのゲートは、第２入力配線に電気的に接続されている。
（５）
　又は、本発明の一態様は、上記（４）において、第１回路は、第７トランジスタを有し、第２回路は、第８トランジスタを有する構成としてもよい。具体的には、第７トランジスタの第１端子は、第１駆動トランジスタの第１端子と、第２トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続され、第７トランジスタの第２端子は、第１トランジスタの第１端子、又は第２端子の一方に電気的に接続されている。また、第８トランジスタの第１端子は、第２駆動トランジスタの第１端子と、第５トランジスタの第１端子と、第６トランジスタの第１端子と、に電気的に接続され、第８トランジスタの第２端子は、第４トランジスタの第１端子、又は第２端子の一方に電気的に接続されている。また、第１トランジスタのゲートは、第４トランジスタのゲートと、第７トランジスタのゲートと、第８トランジスタのゲートと、に電気的に接続されている。
（６）
　又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１回路が、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、を有し、第２回路が、第４トランジスタと、第５トランジスタと、第６トランジスタと、第２容量と、を有する構成としてもよい。具体的には、第１保持部は、第１トランジスタと、第１容量と、を有し、第２保持部は、第４トランジスタと、第２容量と、を有する。第１トランジスタの第１端子は、第１容量の第１端子と、第１駆動トランジスタのゲートと、に電気的に接続され、第１駆動トランジスタの第１端子は、第１トランジスタの第２端子と、第２トランジスタの第１端子と、第３トランジスタの第１端子と、に電気的に接続されている。また、第２トランジスタの第２端子は、第１配線に電気的に接続され、第２トランジスタのゲートは、第１入力配線に電気的に接続され、第３トランジスタの第２端子は、第２配線に電気的に接続され、第３トランジスタのゲートは、第２入力配線に電気的に接続されている。また、第４トランジスタの第１端子は、第２容量の第１端子と、第２駆動トランジスタのゲートに電気的に接続され、第２駆動トランジスタの第１端子は、第４トランジスタの第２端子と、第５トランジスタの第１端子と、第６トランジスタの第１端子と、に電気的に接続されている。また、第５トランジスタの第２端子は、第２配線に電気的に接続され、第５トランジスタのゲートは、第１入力配線に電気的に接続され、第６トランジスタの第２端子は、第１配線に電気的に接続され、第６トランジスタのゲートは、第２入力配線に電気的に接続されている。
（７）
　又は、本発明の一態様は、上記（１）乃至（３）のいずれか一において、第１回路は、第３保持部と、第３駆動トランジスタと、を有し、第２回路は、第４保持部と、第４駆動トランジスタと、を有する構成としてもよい。具体的には、第１回路は、第３配線に電気的に接続され、第２回路は、第３配線に電気的に接続されている。また、第３保持部は、第１配線から第３駆動トランジスタのソース−ドレイン間に流れる第３電流に応じた第３電位を保持する機能を有し、第４保持部は、第２配線から第４駆動トランジスタのソース−ドレイン間に流れる第４電流に応じた第４電位を保持する機能を有する。また、第３駆動トランジスタは、第３駆動トランジスタのソース−ドレイン間において、保持された第３電位に応じた第３電流を流す機能を有し、第４駆動トランジスタは、第４駆動トランジスタのソース−ドレイン間において、保持された第４電位に応じた第４電流を流す機能を有する。また、半導体装置は、第３配線に入力される信号に応じて、第１配線又は第２配線の一方に流れる第１電流を第３電流に切り替え、かつ第１配線又は第２配線の他方に流れる第２電流を第４電流に切り替える機能を有する。
（８）
　又は、本発明の一態様は、上記（１）乃至（７）のいずれか一において、第３回路と、第４回路と、第５回路と、を有する構成としてもよい。第３回路は、第１配線を介して、第１回路に、フィルタ値に応じた第１電流を供給する機能と、第２配線を介して、第２回路に、フィルタ値に応じた第２電流を供給する機能と、を有する。また、第４回路は、画像データに応じて、第１入力配線に、第１レベル電位又は第２レベル電位を入力する機能と、画像データに応じて、第２入力配線に、第１レベル電位又は第２レベル電位を入力する機能と、を有する。また、第５回路は、第１配線と、第２配線と、のそれぞれから流れる電流を比較して、第５回路の出力端子から、フィルタ値と画像データの積に応じた電位を出力する機能を有する。
（９）
　又は、本発明の一態様は、上記（１）乃至上記（８）のいずれか一の半導体装置と、筐体と、を有する電子機器である。また、電子機器は、畳み込み処理によって、画像の特徴抽出が行われてもよい。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品などは半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」、「負荷」、「抵抗値を有する領域」などの用語に言い換えることができる場合がある。逆に「抵抗」、「負荷」、「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる場合がある。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
　また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」、「寄生容量」、「ゲート容量」などという用語は、「容量」などの用語に言い換えることができる場合がある。逆に、「容量」という用語は、「容量素子」、「寄生容量」、「ゲート容量」などの用語に言い換えることができる場合がある。また、「容量」の「一対の電極」という用語は、「一対の導電体」、「一対の導電領域」、「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソース、及びドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　また、回路図上では、単一の回路素子が図示されている場合でも、当該回路素子が複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合は、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合は、当該スイッチが２個以上のトランジスタを有し、２個以上のトランジスタが直列に電気的に接続され、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
　また、本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
　また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
　「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流量で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」、又は「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」、「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」、「配線」、「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」又は「配線」の用語は、複数の「電極」、「配線」などが一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」、「電極」などの一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」、「配線」、「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」、「配線」、「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」、「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１５族元素など（但し、酸素、水素は含まない）がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」又は「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」又は「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　本発明の一態様によって、積和演算、及び／又は関数演算を行う半導体装置などを提供することができる。又は、本発明の一態様によって、畳み込み処理を行う半導体装置などを提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置などを提供することができる。又は、本発明の一態様によって、環境の温度の影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、トランジスタの特性ばらつきの影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、電流源の特性ばらつきの影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、及び図１Ｂは、階層型のニューラルネットワークを説明する図である。
図２は、半導体装置の構成例を示す回路図である。
図３は、半導体装置の構成例を示す回路図である。
図４は、半導体装置の構成例を示す回路図である。
図５Ａ乃至図５Ｆのそれぞれは、半導体装置が有する回路の構成例を示す回路図である。
図６Ａ乃至図６Ｆのそれぞれは、半導体装置が有する回路の構成例を示す回路図である。
図７は、半導体装置の構成例を示す回路図である。
図８Ａ乃至図８Ｄのそれぞれは、半導体装置が有する回路の構成例を示す回路図である。
図９Ａ乃至図９Ｆのそれぞれは、半導体装置が有する回路の構成例を示す回路図である。
図１０Ａ、及び図１０Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図１１は、半導体装置の構成例を示す回路図である。
図１２は、半導体装置の構成例を示す回路図である。
図１３は、半導体装置の構成例を示す回路図である。
図１４は、半導体装置の構成例を示す回路図である。
図１５Ａ乃至図１５Ｃのそれぞれは、半導体装置が有する回路の構成例を示す回路図である。
図１６Ａ、及び図１６Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図１７Ａ乃至図１７Ｃのそれぞれは、半導体装置が有する回路の構成例を示す回路図である。
図１８Ａ乃至図１８Ｃのそれぞれは、半導体装置の動作例を説明するタイミングチャートである。
図１９Ａ乃至図１９Ｃのそれぞれは、半導体装置の動作例を説明するタイミングチャートである。
図２０Ａ乃至図２０Ｃのそれぞれは、半導体装置の動作例を説明するタイミングチャートである。
図２１Ａ、及び図２１Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図２２Ａ、及び図２２Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図２３Ａ、及び図２３Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図２４は、半導体装置が有する回路の構成例を示す回路図である。
図２５は、半導体装置が有する回路の構成例を示す回路図である。
図２６は、半導体装置が有する回路の構成例を示す回路図である。
図２７は、半導体装置が有する回路の構成例を示す回路図である。
図２８は、半導体装置が有する回路の構成例を示す回路図である。
図２９は、半導体装置が有する回路の構成例を示す回路図である。
図３０Ａ、及び図３０Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図３１は、半導体装置が有する回路の構成例を示す回路図である。
図３２は、半導体装置が有する回路の構成例を示す回路図である。
図３３は、半導体装置が有する回路の構成例を示す回路図である。
図３４は、半導体装置が有する回路の構成例を示す回路図である。
図３５は、半導体装置が有する回路の構成例を示す回路図である。
図３６は、半導体装置が有する回路の構成例を示す回路図である。
図３７は、半導体装置が有する回路の構成例を示す回路図である。
図３８は、半導体装置が有する回路の構成例を示す回路図である。
図３９は、半導体装置が有する回路の構成例を示す回路図である。
図４０は、半導体装置が有する回路の構成例を示す回路図である。
図４１Ａ乃至図４１Ｃのそれぞれは、半導体装置が有する回路の構成例を示す回路図である。
図４２は、半導体装置が有する回路の構成例を示す回路図である。
図４３は、半導体装置が有する回路の構成例を示す回路図である。
図４４は、半導体装置が有する回路の構成例を示す回路図である。
図４５は、半導体装置が有する回路の構成例を示す回路図である。
図４６は、半導体装置が有する回路の構成例を示す回路図である。
図４７Ａ、及び図４７Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図４８は、半導体装置が有する回路の構成例を示す回路図である。
図４９Ａ乃至図４９Ｃのそれぞれは、半導体装置の動作例を説明するタイミングチャートである。
図５０Ａ乃至図５０Ｃのそれぞれは、半導体装置の動作例を説明するタイミングチャートである。
図５１は、半導体装置が有する回路の構成例を示す回路図である。
図５２は、半導体装置が有する回路の構成例を示す回路図である。
図５３は、半導体装置が有する回路の構成例を示す回路図である。
図５４は、半導体装置が有する回路の構成例を示す回路図である。
図５５Ａ、及び図５５Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図５６Ａ乃至図５６Ｃのそれぞれは、半導体装置が有する回路の構成例を示す回路図である。
図５７Ａ、及び図５７Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図５８は、半導体装置が有する回路の構成例を示す回路図である。
図５９Ａ、及び図５９Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図６０Ａ、及び図６０Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図６１Ａ、及び図６１Ｂは、半導体装置が有するトランジスタの電圧−電流特性を示す図である。
図６２は、半導体装置が有する回路の構成例を示す回路図である。
図６３は、半導体装置が有する回路の構成例を示す回路図である。
図６４は、半導体装置が有する回路の構成例を示す回路図である。
図６５は、半導体装置が有する回路の構成例を示す回路図である。
図６６は、ＣＮＮの構成例を示すブロック図である。
図６７Ａは画素の構成例を示す図であり、図６７Ｂはフィルタの構成例を示す図である。
図６８Ａ及び図６８Ｂは、畳み込み処理の例を説明する図である。
図６９は、畳み込み処理の例を説明する図である。
図７０は、特徴マップの構成例を示す図である。
図７１は、畳み込み処理の演算を行う半導体装置の一例を説明するブロック図である。
図７２は、畳み込み処理の演算を行う半導体装置の一例を説明するブロック図である。
図７３は、畳み込み処理の演算を行う半導体装置の一例を説明するブロック図である。
図７４は、畳み込み処理の演算を行う半導体装置の一例を説明するブロック図である。
図７５Ａ、及び図７５Ｂは、半導体装置が有する回路の構成例を示す回路図である。
図７６Ａ乃至図７６Ｄは、半導体装置が有する回路の構成例を示す回路図である。
図７７は、半導体装置の構成例を示す断面模式図である。
図７８Ａ乃至図７８Ｃは、トランジスタの構成例を示す断面模式図である。
図７９は、半導体装置の構成例を示す断面模式図である。
図８０Ａ、及び図８０Ｂは、トランジスタの構成例を示す断面模式図である。
図８１は、トランジスタの構成例を示す断面模式図である。
図８２ＡはＩＧＺＯの結晶構造の分類を説明する図であり、図８２Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図８２Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図８３Ａは半導体ウェハの一例を示す斜視図であり、図８３Ｂはチップの一例を示す斜視図であり、図８３Ｃ及び図８３Ｄは電子部品の一例を示す斜視図である。
図８４は、電子機器の一例を示す斜視図である。
図８５Ａ乃至図８５Ｃは、電子機器の一例を示す斜視図である。
　人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
　また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
　ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物が含まれている場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。また、図面等において、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記している場合、本明細書等において区別する必要が無いときには、識別用の符号を記載しない場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、積和演算、及び／又は関数演算を行う演算回路について説明する。
＜階層型のニューラルネットワーク＞
　初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図１Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図１Ａには、中間層として第（ｋ−１）層、第ｋ層（ここでのｋは３以上Ｒ−１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
　ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図１Ａにおいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ−１）層はニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
　なお、図１Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ−１）、ニューロンＮｍ （ｋ−１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ−１）層のニューロンＮｉ （ｋ−１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
　次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目する。
　図１Ｂは、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
　具体的には、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれの出力信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
　前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ−１）層のニューロンＮｉ （ｋ−１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ−１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（１．１）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　つまり、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）には、それぞれの信号に対応する重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ−１） ｊ （ｋ）・ｚ１ （ｋ−１）乃至ｗｍ （ｋ−１） ｊ （ｋ）・ｚｍ （ｋ−１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（１．２）となる。
Figure JPOXMLDOC01-appb-M000002
　また、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、ニューロンの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをｂとしたとき、式（１．２）は、次の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000003
　ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
Figure JPOXMLDOC01-appb-M000004
　関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、ランプ関数（ＲｅＬＵ関数）、シグモイド関数、ｔａｎｈ関数、ソフトマックス関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
　ところで、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線型ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を−１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、例えば、３値を出力する活性化関数としては、例えば３値以上、例えば出力は−１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。また、例えば、５値を出力する活性化関数として、−２、−１、０、１、若しくは２とするステップ関数などを用いてもよい。各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、または、演算スピードを速くすること、などができる。また、各層のニューロンが出力する信号、重み係数ｗ、または、バイアスｂについて、少なくとも一つについて、アナログ値を用いることにより、演算の精度を向上させることができる。
　ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（１．１）、式（１．２）（又は式（１．３））、式（１．４）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
＜演算回路の構成例＞
　ここでは、上述のニューラルネットワーク１００において、式（１．２）（又は式（１．３））、及び式（１．４）の演算を行うことができる演算回路の例について説明する。なお、当該演算回路において、一例として、ニューラルネットワーク１００のシナプス回路の重み係数を、２値（“−１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、３値（“−１”、“０”、“１”の組み合わせ等。）、又は４値以上の多値（５値の場合、“−２”、“−１”、“０”、“１”、“２”の組み合わせ等）とし、ニューロンの活性化関数が２値（“−１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、３値（“−１”、“０”、“１”の組み合わせ等。）、４値以上の多値（４値の場合、“０”、“１”、“２”、“３”の組み合わせ等）を出力する関数とする。また、本明細書等において、重み係数と、前層のニューロンから次層のニューロンに入力される信号の値（演算値と呼称する場合がある）とについて、そのいずれか一方を第１データと呼称し、他方を第２データと呼称する場合がある。なお、ニューラルネットワーク１００のシナプス回路の重み係数、及び演算値は、デジタル値に限定されず、少なくとも一方について、アナログ値を用いることも可能である。
　図２に示す演算回路１１０は、一例として、アレイ部ＡＬＰと、回路ＩＬＤと、回路ＷＬＤと、回路ＸＬＤと、回路ＡＦＰと、を有する半導体装置である。演算回路１１０は、図１Ａ、及び図１Ｂにおける第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）に入力される信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を処理して、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれから出力される信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を生成する回路である。
　なお、演算回路１１０の全体、または、その一部について、ニューラルネットワーク、ＡＩなど以外の用途で使用してよい。例えば、グラフィック向けの計算（画像の特徴抽出を行うための畳み込み処理など）、科学計算などにおいて、積和演算処理、行列演算処理などを行う場合に、演算回路１１０の全体、または、その一部を用いて、処理を行ってもよい。つまり、ＡＩ向けの計算だけでなく、一般的な計算のために、演算回路１１０の全体、または、その一部を用いてもよい。
　回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、に電気的に接続される。回路ＷＬＤは、一例として、配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］に電気的に接続される。回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］に電気的に接続されている。回路ＡＦＰは、一例として、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］と、に電気的に接続されている。
＜＜アレイ部ＡＬＰ＞＞
　アレイ部ＡＬＰは、一例として、ｍ×ｎ個の回路ＭＰを有している。回路ＭＰは、一例として、アレイ部ＡＬＰ内において、ｍ行ｎ列のマトリクス状に配置されている。なお、図２では、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である。）に位置する回路ＭＰを、回路ＭＰ［ｉ，ｊ］と表記している。但し、図２では、回路ＭＰ［１，１］、回路ＭＰ［ｍ，１］、回路ＭＰ［ｉ，ｊ］、回路ＭＰ［１，ｎ］、回路ＭＰ［ｍ，ｎ］のみ図示しており、それ以外の回路ＭＰについては図示を省略している。
　回路ＭＰ［ｉ，ｊ］は、一例として、配線ＩＬ［ｊ］と、配線ＩＬＢ［ｊ］と、配線ＷＬＳ［ｉ］と、配線ＸＬＳ［ｉ］と、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。
　回路ＭＰ［ｉ，ｊ］は、一例として、ニューロンＮｉ （ｋ−１）とニューロンＮｊ （ｋ）との間の重み係数（第１データ又は第２データの一方と呼称する場合がある。ここでは第１データと呼称する）を保持する機能を有する。具体的には、回路ＭＰ［ｉ，ｊ］は、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］から入力される、第１データ（重み係数）に応じた情報（例えば、電位、抵抗値、電流値など）の保持を行う。また、回路ＭＰ［ｉ，ｊ］は、ニューロンＮｉ （ｋ−１）から出力される信号ｚｉ （ｋ−１）（第１データ又は第２データの他方と呼称する場合がある。ここでは第２データと呼称する）と第１データとの積を出力する機能を有する。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、配線ＸＬＳ［ｉ］から第２データｚｉ （ｋ−１）が入力されることで、第１データと第２データとの積に応じた情報（例えば、電流、電圧など）、又は第１データと第２データとの積に関連した情報（例えば、電流、電圧など）を配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に出力する。なお、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］のいずれか一方のみが配置されていてもよい。
＜＜回路ＩＬＤ＞＞
　回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、重み係数である第１データｗ１ （ｋ−１） １ （ｋ）乃至ｗｍ （ｋ−１） ｎ （ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を入力する機能を有する。具体的な例としては、回路ＩＬＤは、回路ＭＰ［ｉ，ｊ］に対して、重み係数である第１データｗｉ （ｋ−１） ｊ （ｋ）に対応する情報（例えば、電位、抵抗値、または、電流値など）を、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］によって供給する。
＜＜回路ＸＬＤ＞＞
　回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）から出力された演算値に相当する第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を供給する機能を有する。具体的には、回路ＸＬＤは、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に対して、ニューロンＮｉ （ｋ−１）から出力された第２データｚｉ （ｋ−１）に対応する情報（例えば、電位、電流値など）を、配線ＸＬＳ［ｉ］によって供給する。なお、配線ＸＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、図２の演算回路１１０において、配線ＸＬＳ［ｉ］を複数本の配線としてもよい。具体例として、図３には、演算回路１１０の回路ＭＰ［ｉ，ｊ］に電気的に接続されている配線ＸＬＳ［ｉ］を、配線Ｘ１Ｌ、配線Ｘ２Ｌの２本に置き換えた構成の演算回路１２０を示している。なお、配線ＸＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＸＬＳ［ｉ］の他に、例えば、配線ＸＬＳ［ｉ］に入力される信号の反転信号を送信する配線が別途配置されていてもよい。
＜＜回路ＷＬＤ＞＞
　回路ＷＬＤは、一例として、回路ＩＬＤから入力される第１データに応じた情報（例えば、電位、抵抗値、電流値など）の書き込む先となる回路ＭＰを選択する機能を有する。例えば、アレイ部ＡＬＰのｉ行目に位置する回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に情報（例えば、電位、抵抗値、電流値など）の書き込みを行う場合、回路ＷＬＤは、例えば、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を配線ＷＬＳ［ｉ］に供給し、ｉ行目以外の回路ＭＰに含まれる書き込み用スイッチング素子をオフ状態にする電位を配線ＷＬＳに供給すればよい。なお、配線ＷＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＷＬＳ［ｉ］の他に、例えば、配線ＷＬＳ［ｉ］に入力される信号の反転信号を送信する配線が別途配置されていてもよい。
　なお、図２の演算回路１１０には、配線ＷＬＳ［ｉ］が配置されている構成例を示したが、本発明の一態様は、これに限定されない。例えば、配線ＷＬＳ［ｉ］を複数の配線として置き換えてもよい。また、例えば、図３の演算回路１２０の配線Ｘ１Ｌ［ｉ］を、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に情報を書き込むための選択信号線として兼用してもよい。具体的には、図４に示す演算回路１３０のように、演算回路１２０の配線Ｘ１Ｌ［ｉ］を配線ＷＸ１Ｌ［ｉ］として、配線ＷＸ１Ｌは、回路ＷＬＤと、回路ＸＬＤと、に電気的に接続されていてもよい。なお、配線ＷＸ１Ｌ［ｉ］に、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を回路ＷＬＤから供給する場合、回路ＸＬＤは、回路ＸＬＤと配線ＷＸ１Ｌとの間を非導通状態にする機能を有するのが好ましい。また、配線ＷＸ１Ｌ［ｉ］を介して、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）から出力された演算値に相当する第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）の信号を回路ＸＬＤから回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に供給する場合、回路ＷＬＤは、回路ＷＬＤと配線ＷＸ１Ｌとの間を非導通状態にする機能を有するのが好ましい。
＜＜回路ＡＦＰ＞＞
　回路ＡＦＰは、一例としては、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］を有する。回路ＡＣＴＦ［ｊ］は、一例としては、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、のそれぞれに電気的に接続されている。回路ＡＣＴＦ［ｊ］は、一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、電流値など）に応じた信号を生成する。一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、電流値など）を比較し、その比較結果に応じた信号を生成する。当該信号は、ニューロンＮｊ （ｋ）から出力される信号ｚｊ （ｋ）に相当する。つまり、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例としては、上述したニューラルネットワークの活性化関数の演算を行う回路として機能する。ただし、本発明の一態様は、これに限定されない。例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号をデジタル信号に変換する機能を有していてもよい。又は、例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号を増幅して出力する機能、つまり、出力インピーダンスを変換する機能を有していてもよい。または、例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、電流、又は電荷を電圧に変換する機能を有していてもよい。または例えば、回路ＡＣＴＦ［ｊ］は、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］の電位を初期化する機能を有していてもよい。
　なお、図２乃至図４のそれぞれに示す演算回路１１０、演算回路１２０、演算回路１３０では、回路ＡＣＴＦが配置されている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、回路ＡＦＰには、回路ＡＣＴＦが配置されていなくてもよい。
　次に、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］について説明する。回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例として、図５Ａに示す回路構成とすることができる。図５Ａは、一例として、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じて、信号ｚｊ （ｋ）を生成する回路である。具体的には、図５Ａには、２値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路の一例を示している。
　図５Ａにおいて、回路ＡＣＴＦ［ｊ］は、一例として、抵抗ＲＥ、抵抗ＲＥＢ、比較器ＣＭＰを有する。抵抗ＲＥ、抵抗ＲＥＢは、電流を電圧に変換する機能を有する。したがって、電流を電圧に変換する機能を有する素子または回路であれば、抵抗に限定されない。配線ＯＬ［ｊ］は、抵抗ＲＥの第１端子と、比較器ＣＭＰの第１入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗ＲＥＢの第１端子と、比較器ＣＭＰの第２入力端子と、電気的に接続されている。また、抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。なお、抵抗ＲＥの第２端子と抵抗ＲＥＢの第２端子とは、同一の配線に接続されていてもよい。または、電位が同じである別の配線に接続されていてもよい。
　抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値は、互いに等しいことが好ましい。例えば、抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値の差は、抵抗ＲＥの抵抗値の１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、抵抗ＲＥ、抵抗ＲＥＢのそれぞれの抵抗値は互いに異なる値としてもよい。
　配線ＶＡＬは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位（ＧＮＤ）などとすることができる。また、当該定電圧は、回路ＭＰの構成に応じて、適宜設定するのが好ましい。また、例えば、配線ＶＡＬには、定電圧ではなく、パルス信号が供給されていてもよい。
　抵抗ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰの第１入力端子には、抵抗ＲＥの抵抗値と当該電流に応じた電圧が入力される。同様に、抵抗ＲＥＢの第１端子と第２端子との間の電圧は、配線ＯＬＢ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰの第２入力端子には、抵抗ＲＥＢの抵抗値と当該電流に応じた電圧が入力される。
　比較器ＣＭＰは、一例としては、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰの出力端子から信号を出力する機能を有する。例えば、比較器ＣＭＰは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧が高い場合に、高レベル電位を比較器ＣＭＰの出力端子から出力し、第２入力端子に入力された電圧よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰの出力端子から出力することができる。つまり、比較器ＣＭＰの出力端子から出力される電位は、高レベル電位と低レベル電位の２通りであるため、回路ＡＣＴＦ［ｊ］が出力する出力信号ｚｊ （ｋ）は２値とすることができる。例えば、比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、出力信号ｚｊ （ｋ）として“＋１”、“−１”に対応することができる。また、場合によっては、比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、出力信号ｚｊ （ｋ）として“＋１”、“０”と対応してもよい。
　また、図５Ａの回路ＡＣＴＦ［ｊ］では、抵抗ＲＥ、抵抗ＲＥＢを用いたが、電流を電圧に変換する機能を有する素子または回路であれば、抵抗に限定されない。そのため、図５Ａの回路ＡＣＴＦ［ｊ］の抵抗ＲＥ、抵抗ＲＥＢは、別の回路素子に置き換えることができる。例えば、図５Ｂに示す回路ＡＣＴＦ［ｊ］は、図５Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗ＲＥ、抵抗ＲＥＢを、容量ＣＥ、容量ＣＥＢに置き換えた回路であり、図５Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。なお、容量ＣＥ、容量ＣＥＢのそれぞれの静電容量の値は、互いに等しいことが好ましい。例えば、容量ＣＥ、容量ＣＥＢのそれぞれの静電容量の値の差は、容量ＣＥの静電容量値の１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに限定されない。なお、容量ＣＥ、容量ＣＥＢに蓄積された電荷を初期化する回路が設けられていてもよい。例えば、容量ＣＥと並列に、スイッチが設けられていてもよい。つまり、スイッチの第２端子が、配線ＶＡＬに接続され、スイッチの第１端子が、容量ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。または、スイッチの第２端子が、配線ＶＡＬとは異なる配線に接続され、スイッチの第１端子が、容量ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。また、図５Ｃに示す回路ＡＣＴＦ［ｊ］は、図５Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗ＲＥ、抵抗ＲＥＢを、ダイオード素子ＤＥ、ダイオード素子ＤＥＢに置き換えた回路であり、図５Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。ダイオード素子ＤＥ、ダイオード素子ＤＥＢの向き（アノードとカソードの接続箇所）は、配線ＶＡＬの電位の大きさにより、適宜変更することが望ましい。
　また、図５Ａ乃至図５Ｃの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、一例として、オペアンプＯＰに置き換えることができる。図５Ｄに示す回路ＡＣＴＦ［ｊ］は、図５Ａの回路ＡＣＴＦ［ｊ］の比較器ＣＭＰをオペアンプＯＰに置き換えた回路図を示している。
　また、図５Ｂの回路ＡＣＴＦ［ｊ］にスイッチＳ０１ａ、スイッチＳ０１ｂを設けてもよい。これにより、回路ＡＣＴＦ［ｊ］は、容量ＣＥ、容量ＣＥＢのそれぞれに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じた電位を保持することができる。その具体的な回路の一例としては、図５Ｅに示すとおり、スイッチＳ０１ａの第１端子に配線ＯＬ［ｊ］が電気的に接続され、スイッチＳ０１ａの第２端子に容量ＣＥの第１端子と比較器ＣＭＰの第１入力端子とが電気的に接続され、スイッチＳ０１ｂの第１端子に配線ＯＬＢ［ｊ］が電気的に接続され、スイッチＳ０１ｂの第２端子に容量ＣＥＢの第１端子と比較器ＣＭＰの第２入力端子とが電気的に接続された構成とすればよい。図５Ｅの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰの第１入力端子、第２入力端子のそれぞれに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］の電位を入力するとき、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にすることによって行うことができる。また、その後、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオフ状態にすることによって、比較器ＣＭＰの第１入力端子、第２入力端子のそれぞれに入力された電位を容量ＣＥ、容量ＣＥＢに保持することができる。なお、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、機械的なスイッチを適用してもよい。なお、スイッチＳ０１ａ、スイッチＳ０１ｂにトランジスタを適用する場合、当該トランジスタは、ＯＳトランジスタ、またはチャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）とすることができる。または、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を制御することにより、容量ＣＥ、容量ＣＥＢの電圧値を制御することができる。例えば、容量ＣＥ、容量ＣＥＢに流れる電流値が大きい場合には、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を短くしておくことにより、容量ＣＥ、容ＣＥＢの電圧値が大きくなりすぎることを防ぐことができる。
　また、図５Ａ乃至図５Ｃ、図５Ｅの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、例えば、チョッパ型の比較器とすることができる。図５Ｆに示す比較器ＣＭＰは、チョッパ型の比較器を示しており、比較器ＣＭＰはスイッチＳ０２ａ、スイッチＳ０２ｂ、スイッチＳ０３と、容量ＣＣと、インバータ回路ＩＮＶ３と、を有する。なお、スイッチＳ０２ａ、スイッチＳ０２ｂ、スイッチＳ０３は、前述したスイッチＳ０１ａ、スイッチＳ０１ｂと同様に、機械的なスイッチ、ＯＳトランジスタ、Ｓｉトランジスタなどのトランジスタとすることができる。
　スイッチＳ０２ａの第１端子は、端子ＶｉｎＴに電気的に接続され、スイッチＳ０２ｂの第１端子は、端子ＶｒｅｆＴに電気的に接続され、スイッチＳ０２ａの第２端子は、スイッチＳ０２ｂの第２端子と、容量ＣＣの第１端子と、に電気的に接続されている。容量ＣＣの第２端子は、インバータ回路ＩＮＶ３の入力端子と、スイッチＳ０３の第１端子と、に電気的に接続されている。端子ＶｏｕｔＴは、インバータ回路ＩＮＶ３の出力端子と、スイッチＳ０３の第２端子と、に電気的に接続されている。
　端子ＶｉｎＴは、比較器ＣＭＰに入力電位を入力するための端子として機能し、端子ＶｒｅｆＴは、比較器ＣＭＰに参照電位を入力するための端子として機能し、端子ＶｏｕｔＴは、比較器ＣＭＰから出力電位を出力するための端子として機能する。なお、端子ＶｉｎＴは、図５Ａ乃至図５Ｃ、図５Ｅの比較器ＣＭＰの第１端子又は第２端子の一方に対応し、端子ＶｒｅｆＴは、図５Ａ乃至図５Ｃ、図５Ｅの比較器ＣＭＰの第１端子又は第２端子の他方に対応することができる。
　図５Ａ乃至図５Ｅの回路ＡＣＴＦ［ｊ］は、２値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路であるが、回路ＡＣＴＦ［ｊ］は出力信号ｚｊ （ｋ）を３値以上、又はアナログ値として出力する構成としてもよい。
　図６Ａ乃至図６Ｆは、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じて、信号ｚｊ （ｋ）を生成する回路であり、３値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路の一例を示している。
　図６Ａに示す回路ＡＣＴＦ［ｊ］は、抵抗ＲＥ、抵抗ＲＥＢ、比較器ＣＭＰａ、比較器ＣＭＰｂを有する。配線ＯＬ［ｊ］は、抵抗ＲＥの第１端子と、比較器ＣＭＰａの第１入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗ＲＥＢの第１端子と、比較器ＣＭＰｂの第１入力端子と、電気的に接続されている。また、比較器ＣＭＰａの第２入力端子と、比較器ＣＭＰｂの第２入力端子と、は、配線ＶｒｅｆＬに電気的に接続されている。更に、抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
　配線ＶｒｅｆＬは、定電圧Ｖｒｅｆを与える電圧線として機能し、Ｖｒｅｆは、例えば、ＧＮＤ以上、ＶＤＤ以下であることが好ましい。また、状況に応じて、Ｖｒｅｆは、ＧＮＤ未満の電位、又はＶＤＤより高い電位としてもよい。Ｖｒｅｆは、比較器ＣＭＰａ、比較器ＣＭＰｂにおける参照電位（比較用の電位）として扱われる。
　抵抗ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰａの第１入力端子には、抵抗ＲＥの抵抗値と当該電流に応じた電圧が入力される。同様に、抵抗ＲＥＢの第１端子と第２端子との間の電圧は、配線ＯＬＢ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰｂの第１入力端子には、抵抗ＲＥＢの抵抗値と当該電流に応じた電圧が入力される。
　比較器ＣＭＰａは、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰａの出力端子から信号を出力する。例えば、比較器ＣＭＰａは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧（Ｖｒｅｆ）が高い場合に、高レベル電位を比較器ＣＭＰａの出力端子から出力し、第２入力端子に入力された電圧（Ｖｒｅｆ）よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰａの出力端子から出力することができる。
　比較器ＣＭＰｂは、比較器ＣＭＰａと同様に、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰｂの出力端子から信号を出力する。例えば、比較器ＣＭＰｂは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧（Ｖｒｅｆ）が高い場合に、高レベル電位を比較器ＣＭＰｂの出力端子から出力し、第２入力端子に入力された電圧（Ｖｒｅｆ）よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰｂの出力端子から出力することができる。
　このとき、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの出力端子から出力された電位は、例えば、３値の出力信号ｚｊ （ｋ）として表すことができる。例えば、比較器ＣＭＰａの出力端子から高レベル電位が出力され、比較器ＣＭＰｂの出力端子から低レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“＋１”とし、比較器ＣＭＰａの出力端子から低レベル電位が出力され、比較器ＣＭＰｂの出力端子から高レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“−１”とし、比較器ＣＭＰａの出力端子から低レベル電位が出力され、比較器ＣＭＰｂの出力端子から低レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“０”とすることができる。
　また、回路ＡＣＴＦ［ｊ］は、図６Ａに示した回路構成に限定されず、状況に応じて、変更することができる。例えば、図６Ａの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰａ、比較器ＣＭＰｂの２つの出力結果を、１つの信号としてまとめたい場合、回路ＡＣＴＦ［ｊ］に変換回路ＴＲＦを設ければよい。図６Ｂの回路ＡＣＴＦ［ｊ］は、図６Ａの回路ＡＣＴＦ［ｊ］に変換回路ＴＲＦを設けた構成例であり、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの出力端子は、変換回路ＴＲＦの入力端子に電気的に接続されている。変換回路ＴＲＦの具体的な例としては、デジタルアナログ変換回路（この場合、信号ｚｊ （ｋ）はアナログ値となる。）などとすることができる。
　また、例えば、図６Ａにおいて、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの第２入力端子に電気的に接続されている配線ＶｒｅｆＬを、配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌの別々の配線に置き換えてもよい。図６Ｃの回路ＡＣＴＦ［ｊ］は、図６Ａの回路ＡＣＴＦ［ｊ］に含まれている比較器ＣＭＰａの第２入力端子が配線ＶｒｅｆＬでなく配線Ｖｒｅｆ１Ｌと電気的に接続され、比較器ＣＭＰｂの第２入力端子が配線ＶｒｅｆＬでなく配線Ｖｒｅｆ２Ｌと電気的に接続された構成となっている。配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌに入力される電位を互いに異なる値にすることによって、比較器ＣＭＰａ、比較器ＣＭＰｂにおける参照電位を別々に設定することができる。
　また、例えば、図６Ａ乃至図６Ｃの回路ＡＣＴＦ［ｊ］とは別の構成として、増幅回路、または、インピーダンス変換回路などを用いてもよい。例えば、図６Ｄに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図６Ｄの回路ＡＣＴＦ［ｊ］は、抵抗ＲＥ、抵抗ＲＥＢ、オペアンプＯＰａ、オペアンプＯＰｂを有しており、増幅回路として機能する。
　配線ＯＬ［ｊ］は、抵抗ＲＥの第１端子と、オペアンプＯＰａの非反転入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗ＲＥＢの第１端子と、オペアンプＯＰｂの非反転入力端子と、電気的に接続されている。また、オペアンプＯＰａの反転入力端子は、オペアンプＯＰａの出力端子に電気的に接続され、オペアンプＯＰｂの反転入力端子は、オペアンプＯＰｂの出力端子に電気的に接続されている。更に、抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
　つまり、図６Ｄの回路ＡＣＴＦ［ｊ］に含まれているオペアンプＯＰａ、オペアンプＯＰｂはボルテージフォロワの接続構成となっている。これによって、オペアンプＯＰａの出力端子から出力される電位は、オペアンプＯＰａの非反転入力端子に入力された電位とほぼ等しくなり、オペアンプＯＰｂの出力端子から出力される電位は、オペアンプＯＰｂの非反転入力端子に入力された電位とほぼ等しくなる。この場合、出力信号ｚｊ （ｋ）は、２つのアナログ値として回路ＡＣＴＦ［ｊ］から出力される。なお、オペアンプＯＰａの出力端子と、オペアンプＯＰｂの出力端子とを、比較器ＣＭＰの入力端子にそれぞれ接続してもよい。そして、比較器ＣＭＰからの出力を出力信号ｚｊ （ｋ）としてもよい。
　また、例えば、図６Ａ乃至図６Ｄの回路ＡＣＴＦ［ｊ］とは別の構成として、積分回路、または、電流電圧変換回路などを用いてもよい。さらに、オペアンプを用いて、積分回路、または、電流電圧変換回路を構成してもよい。一例として、図６Ｅに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図６Ｅの回路ＡＣＴＦ［ｊ］は、オペアンプＯＰａ、オペアンプＯＰｂ、負荷ＬＥａ、負荷ＬＥｂを有する。
　配線ＯＬ［ｊ］は、オペアンプＯＰａの第１入力端子（例えば、反転入力端子）と、負荷ＬＥａの第１端子と、に電気的に接続され、配線ＯＬＢ［ｊ］は、オペアンプＯＰｂの第１入力端子（例えば、反転入力端子）と、負荷ＬＥｂの第１端子と、電気的に接続されている。また、オペアンプＯＰａの第２入力端子（例えば、非反転入力端子）は、配線Ｖｒｅｆ１Ｌに電気的に接続され、オペアンプＯＰｂの第２入力端子（例えば、非反転入力端子）は、配線Ｖｒｅｆ２Ｌに電気的に接続されている。負荷ＬＥａの第２端子は、オペアンプＯＰａの出力端子に電気的に接続され、負荷ＬＥｂの第２端子は、オペアンプＯＰｂの出力端子に電気的に接続されている。
　なお、ここでの配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌは、互いに等しい電圧、又は異なる電圧を供給する配線として機能する。したがって、配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌは、１本の配線にまとめることができる場合がある。
　図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂとしては、例えば、抵抗、容量とすることができる。特に、負荷ＬＥａ、負荷ＬＥｂとして容量を用いることによって、オペアンプＯＰａと負荷ＬＥａ、オペアンプＯＰｂと負荷ＬＥｂ、はそれぞれ積分回路として機能する。つまり、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］に流れる電流量に応じて、それぞれの容量（負荷ＬＥａ、負荷ＬＥｂ）に電荷が蓄えられる。つまり、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる電流は、積分回路によって、積分された電流量が電圧に変換されて、信号ｚｊ （ｋ）として出力される。なお、オペアンプＯＰａの出力端子と、オペアンプＯＰｂの出力端子とを、比較器ＣＭＰの入力端子にそれぞれ接続してもよい。そして、比較器ＣＭＰからの出力を出力信号ｚｊ （ｋ）としてもよい。なお、負荷ＬＥａ、負荷ＬＥｂの容量に蓄積された電荷を初期化する回路が設けられていてもよい。例えば、負荷ＬＥａ（容量）と並列に、スイッチが設けられていてもよい。つまり、スイッチの第２端子が、オペアンプＯＰａの出力端子に接続され、スイッチの第１端子が、配線ＯＬ［ｊ］、および、オペアンプＯＰａの第１入力端子（例えば、反転入力端子）と接続されていてもよい。
　また、図６Ｅの回路ＡＣＴＦ［ｊ］において、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる電流を電圧に変換して出力したい場合、負荷ＬＥａ、負荷ＬＥｂとしては、容量以外としては抵抗を用いることができる。
　また、例えば、図６Ａ乃至図６Ｅの回路ＡＣＴＦ［ｊ］とは別の構成として、図６Ｆに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図６Ｆの回路ＡＣＴＦ［ｊ］は、抵抗ＲＥ、抵抗ＲＥＢ、アナログデジタル変換回路ＡＤＣａ、アナログデジタル変換回路ＡＤＣｂを有する。
　配線ＯＬ［ｊ］は、アナログデジタル変換回路ＡＤＣａの入力端子と、抵抗ＲＥの第１端子と、に電気的に接続され、配線ＯＬＢ［ｊ］は、アナログデジタル変換回路ＡＤＣｂの入力端子と、抵抗ＲＥＢの第１端子と、に電気的に接続されている。抵抗ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
　図６Ｆの回路ＡＣＴＦ［ｊ］において、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］から流れる電流に応じて、抵抗ＲＥ、抵抗ＲＥＢのそれぞれの第１端子の電位が定められる。そして、回路ＡＣＴＦ［ｊ］は、アナログ値である当該電位をアナログデジタル変換回路ＡＤＣａ、アナログデジタル変換回路ＡＤＣｂによって、２値、又は３値以上（例えば、２５６値など）のデジタル値に変換して、信号ｚｊ （ｋ）として出力する機能を有する。
　なお、図６Ａ乃至図６Ｄ、図６Ｆに示した抵抗ＲＥ、抵抗ＲＥＢは、図５Ｂ、図５Ｃと同様に、容量ＣＥ、容量ＣＥＢ、又はダイオード素子ＤＥ、ダイオード素子ＤＥＢに置き換えることができる。特に、図６Ａ乃至図６Ｄ、図６Ｆに示した抵抗ＲＥ、抵抗ＲＥＢを容量ＣＥ、容量ＣＥＢに置き換えた場合、さらに図５Ｅと同様にスイッチＳ０１ａ、スイッチＳ０１ｂを設けることで、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電位を保持することができる。
　なお、図２乃至図４のそれぞれに示す演算回路１１０、演算回路１２０、演算回路１３０では、配線ＩＬ、配線ＩＬＢ、配線ＯＬ、配線ＯＬＢを配置した場合の例を示したが、本発明の一態様は、これに限定されない。例えば、演算回路１１０、演算回路１２０、演算回路１３０のそれぞれは、配線ＩＬと配線ＯＬとは一本の配線としてまとめ、かつ配線ＩＬＢと配線ＯＬＢとは一本の配線としてまとめた構成としてもよい。図７はその具体的な構成を示している。図７に示す演算回路１４０は、切り替え回路ＴＷ［１］乃至切り替え回路ＴＷ［ｎ］を有する。
　切り替え回路ＴＷ［１］乃至切り替え回路ＴＷ［ｎ］のそれぞれは、端子ＴＳａと、端子ＴＳａＢと、端子ＴＳｂと、端子ＴＳｂＢと、端子ＴＳｃと、端子ＴＳｃＢと、を有する。
　端子ＴＳａは配線ＯＬ［ｊ］に電気的に接続され、端子ＴＳｂは回路ＩＬＤに電気的に接続され、端子ＴＳｃは回路ＡＣＴＦ［ｊ］に電気的に接続されている。端子ＴＳａＢは配線ＯＬＢ［ｊ］に電気的に接続され、端子ＴＳｂＢは回路ＩＬＤに電気的に接続され、端子ＴＳｃＢは回路ＡＣＴＦ［ｊ］に電気的に接続されている。
　切り替え回路ＴＷ［ｊ］は、端子ＴＳａと、端子ＴＳｂ又は端子ＴＳｃの一方との間を導通状態にし、端子ＴＳａと、端子ＴＳｂ又は端子ＴＳｃの他方との間を非導通状態にする機能を有する。また、切り替え回路ＴＷ［ｊ］は、端子ＴＳａＢと、端子ＴＳｂＢ又は端子ＴＳｃＢの一方との間を導通状態にし、端子ＴＳａＢと、端子ＴＳｂＢ又は端子ＴＳｃＢの他方との間を非導通状態にする機能を有する。
　つまり、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のいずれか一に重み係数である第１データｗ１ （ｋ−１） １ （ｋ）乃至ｗｍ （ｋ−１） ｎ （ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を入力したい場合、切り替え回路ＴＷ［ｊ］において、端子ＴＳａと端子ＴＳｂとの間を導通状態にし、かつ端子ＴＳａＢと端子ＴＳｂＢとの間を導通状態にすることで、回路ＩＬＤから配線ＯＬ［ｊ］、又は配線ＯＬＢ［ｊ］を介して回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のいずれか一に第１データｗ１ （ｋ−１） １ （ｋ）乃至ｗｍ （ｋ−１） ｎ （ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を供給することができる。
　また、回路ＡＣＴＦ［ｊ］が回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］によって計算された、重み係数とニューロンの信号との積和（式（１．２））の結果を取得したい場合、切り替え回路ＴＷ［ｊ］において、端子ＴＳａと端子ＴＳｃとの間を導通状態にし、かつ端子ＴＳａＢと端子ＴＳｃＢとの間を導通状態にすることで、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から回路ＡＣＴＦ［ｊ］に積和の結果に応じた情報（例えば、電位、電流値など）を供給することができる。また、回路ＡＣＴＦ［ｊ］において、入力された積和の結果から活性化関数の値が計算されて、ニューロンの出力信号として信号ｚｊ （ｋ）を得ることができる。
　次に、演算回路１４０に含まれる切り替え回路ＴＷ［ｊ］と、回路ＩＬＤと、について説明する。図８Ａには、演算回路１４０に適用することができる、切り替え回路ＴＷ［ｊ］と、回路ＩＬＤと、の構成例を示している。なお、図８Ａでは、切り替え回路ＴＷ［ｊ］と、回路ＩＬＤと、の電気的な接続の構成を示すため、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、回路ＡＦＰと、も図示している。
　切り替え回路ＴＷ［ｊ］は、一例として、スイッチＳＷＩと、スイッチＳＷＩＢと、スイッチＳＷＯと、スイッチＳＷＯＢと、スイッチＳＷＬと、スイッチＳＷＬＢと、スイッチＳＷＨと、スイッチＳＷＨＢと、を有する。
　回路ＩＬＤは、一例として、電流源回路ＩＳＣを有する。ただし、本発明の一態様は、これに限定されない。例えば、電流源回路ＩＳＣを有さず、その代わりに、電圧源回路を配置してもよい。電流源回路ＩＳＣは、配線ＯＬ［ｊ］、及び／又は配線ＯＬＢ［ｊ］に対して、回路ＭＰに入力する重み係数（第１データ）に応じた電流を流す機能を有する。なお、電流源回路ＩＳＣは、配線ＯＬ［ｊ］のための回路と、配線ＯＬＢ［ｊ］のための回路として、それぞれ別々の回路として、少なくとも１個ずつ配置されていてもよい。または、図８Ａに示すように、配線ＯＬ［ｊ］、および、配線ＯＬＢ［ｊ］という一組の配線に対して、少なくとも１個の電流源回路ＩＳＣを有していてもよい。
　また、電流源回路ＩＳＣは、一つ又は複数の定電流源を有しており、図８Ａでは、一例として、複数の定電流源として、定電流源回路ＩＳＣ１と、定電流源回路ＩＳＣ２と、定電流源回路ＩＳＣ３と、を有する。また、電流源回路ＩＳＣは、一例として、複数の定電流源を選択するために、複数のスイッチを有しており、図８Ａでは、複数のスイッチとして、スイッチＳＷＣ１と、スイッチＳＷＣ２と、スイッチＳＷＣ３と、を有する。なお、電流源回路ＩＳＣが１つの定電流源のみを有する場合、電流源回路ＩＳＣはスイッチを有さなくてもよい。または、定電流源回路ＩＳＣ１と、定電流源回路ＩＳＣ２と、定電流源回路ＩＳＣ３とが、それぞれ、電流を出力するか否かを制御する機能を有する場合には、スイッチＳＷＣ１と、スイッチＳＷＣ２と、スイッチＳＷＣ３は、設けなくてもよい。
　ところで、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれに流す電流は、図８Ａに示すとおり、同じ電流源回路ＩＳＣで生成されることが好ましい。配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれに流す電流を異なる電流源回路で生成する場合、トランジスタの作製工程時などを起因とする当該トランジスタの特性のバラつきが生じることがあるため、異なる電流源回路同士では性能に差が現れることがある。一方、同一の電流源回路を用いる場合には、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］とに、同じ大きさの電流を供給することが可能となり、演算精度を向上させることができる。
　なお、図８Ａで説明するスイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢ、スイッチＳＷＣ１、スイッチＳＷＣ２、スイッチＳＷＣ３としては、例えば、スイッチＳ０１ａ、及びスイッチＳ０１ｂと同様に、アナログスイッチ、トランジスタなどの電気的なスイッチ、機械的なスイッチなどを適用することができる。
　切り替え回路ＴＷ［ｊ］の一例において、端子ＴＳａは、スイッチＳＷＩの第１端子と、スイッチＳＷＯの第１端子と、スイッチＳＷＬの第１端子と、スイッチＳＷＨの第１端子と、に電気的に接続されている。端子ＴＳａＢは、スイッチＳＷＩＢの第１端子と、スイッチＳＷＯＢの第１端子と、スイッチＳＷＬＢの第１端子と、スイッチＳＷＨＢの第１端子と、に電気的に接続されている。スイッチＳＷＩの第２端子は、端子ＴＳｂ１に電気的に接続されている。スイッチＳＷＩＢの第２端子は、端子ＴＳｂＢ１に電気的に接続されている。スイッチＳＷＯの第２端子は、端子ＴＳｃに電気的に接続されている。スイッチＳＷＯＢの第２端子は、端子ＴＳｃＢに電気的に接続されている。スイッチＳＷＬの第２端子は、端子ＴＳｂ２に電気的に接続されている。スイッチＳＷＬＢの第２端子は、端子ＴＳｂＢ２に電気的に接続されている。スイッチＳＷＨの第２端子は、端子ＴＳｂ３に電気的に接続されている。スイッチＳＷＨＢの第２端子は、端子ＴＳｂＢ３に電気的に接続されている。
　図８Ａに図示している端子ＴＳｂ１、端子ＴＳｂ２、端子ＴＳｂ３は、図７に図示している端子ＴＳｂに相当する。また、図８Ａに図示している端子ＴＳｂＢ１、端子ＴＳｂＢ２、端子ＴＳｂＢ３は、図７に図示している端子ＴＳｂＢに相当する。
　回路ＩＬＤに含まれている電流源回路ＩＳＣにおいて、端子ＴＳｂ１は、スイッチＳＷＣ１の第１端子と、スイッチＳＷＣ２の第１端子と、スイッチＳＷＣ３の第１端子と、に電気的に接続されている。また、端子ＴＳｂＢ１は、スイッチＳＷＣ１の第１端子と、スイッチＳＷＣ２の第１端子と、スイッチＳＷＣ３の第１端子と、に電気的に接続されている。スイッチＳＷＣ１の第２端子は、定電流源回路ＩＳＣ１の出力端子に電気的に接続され、スイッチＳＷＣ２の第２端子は、定電流源回路ＩＳＣ２の出力端子に電気的に接続され、スイッチＳＷＣ３の第２端子は、定電流源回路ＩＳＣ３の出力端子に電気的に接続されている。定電流源回路ＩＳＣ１の入力端子と、定電流源回路ＩＳＣ２の入力端子と、定電流源回路ＩＳＣ３の入力端子と、のそれぞれは、配線ＶＳＯに電気的に接続されている。
　なお、図８Ａでは、定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３のそれぞれは、出力端子がそれぞれのスイッチの端子に電気的に接続され、入力端子が配線ＶＳＯに電気的に接続されている構成となっているが、本発明の一態様はこれに限定されない。例えば、定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３のそれぞれは、入力端子がそれぞれのスイッチの端子に電気的に接続され、出力端子を配線ＶＳＯに電気的に接続されている構成としてもよい。なお、回路ＭＰから電流を出力する前に、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］に定電位を入力するために、配線ＶＣＮ２を配置してもよい。配線ＶＣＮ２は、スイッチＳＷＨを介して、配線ＯＬ［ｊ］と接続されている。また、配線ＶＣＮ２は、スイッチＳＷＨＢを介して、配線ＯＬＢ［ｊ］と接続されている。配線ＶＣＮ２は、後述する配線ＶＣＮとは異なる電位を供給することができる。例えば、配線ＶＣＮに、ＶＳＳ、または、接地電位が供給されている場合には、配線ＶＣＮ２には、ＶＤＤなどが供給されていてもよい。配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］に配線ＶＣＮ２の定電位を与えることによって、回路ＭＰに含まれる各回路素子に当該定電位を与えることができる。
　定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３の具体的な構成例を図８Ｂ、及び図８Ｃに示す。図８Ｂに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）は、ｐチャネル型トランジスタを有し、当該トランジスタの第１端子は、配線ＶＳＯに電気的に接続され、当該トランジスタの第２端子は、スイッチＳＷＣ１（スイッチＳＷＣ２、スイッチＳＷＣ３）の第２端子に電気的に接続され、当該トランジスタのゲートは、配線ＶＢに電気的に接続されている。また、図８Ｃに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）は、ｎチャネル型トランジスタを有し、当該トランジスタの第１端子は、配線ＶＳＯに電気的に接続され、当該トランジスタの第２端子は、スイッチＳＷＣ１（スイッチＳＷＣ２、スイッチＳＷＣ３）の第２端子に電気的に接続され、当該トランジスタのゲートは、配線ＶＢに電気的に接続されている。図８Ｂ、及び図８Ｃのそれぞれの定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）において、配線ＶＢは、それぞれのトランジスタのゲートにバイアス電圧を入力するための配線として機能する。なお、配線ＶＢに、パルス信号を供給してもよい。これにより、それぞれの定電流源回路から電流を出力するか否かを制御することができる。その場合、スイッチＳＷＣ１と、スイッチＳＷＣ２と、スイッチＳＷＣ３は、設けなくてもよい。または、配線ＶＢに、アナログ電圧を供給してもよい。これにより、定電流源回路から、アナログ電流を供給することができる。
　配線ＶＳＯは、定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３のそれぞれに対して、定電圧を供給する配線として機能する。例えば、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに電流を供給する場合、当該定電圧としては、接地電位よりも高い電位（例えば、ＶＤＤなど。）とするのが好ましく、更に、図８Ｂに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）を用いるのが好ましい。また、例えば、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに電流を供給する場合、当該定電圧としては、接地電位よりも高く当該高レベル電位よりも低い電位、接地電位などとするのが好ましく、更に、図８Ｃに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）を用いるのが好ましい。なお、本明細書において、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに流れる電流を正の電流と記載する場合がある。そのため、配線ＯＬ又は配線ＯＬＢから、切り替え回路ＴＷ［ｊ］を介して回路ＩＬＤに流れる電流を負の電流と記載する場合がある。
　また、定電流源回路ＩＳＣ１、定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３に適用できる、図８Ｂ、及び図８Ｃ以外の回路としては、例えば、図８Ｄに示す回路構成が挙げられる。図８Ｄに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）は、バックゲートを有するｎチャネル型トランジスタを有し、当該トランジスタの第１端子は、配線ＶＳＯに電気的に接続され、当該トランジスタの第２端子は、当該トランジスタのゲート及びバックゲートと、スイッチＳＷＣ１（スイッチＳＷＣ２、スイッチＳＷＣ３）の第２端子に電気的に接続されている。
　ここで、配線ＶＳＯが与える定電圧を高レベル電位としたとき、図８Ｄに図示されたトランジスタの第１端子には高レベル電位が入力される。また、当該トランジスタの第２端子の電位は、当該高レベル電位よりも低い電位とする。このとき、当該トランジスタの第１端子はドレインとして機能し、当該トランジスタの第２端子はソースとして機能する。また、当該トランジスタのゲート、及び第２端子は、互いに電気的に接続されているため、当該トランジスタのゲート−ソース間電圧は０Ｖとなる。このため、当該トランジスタのしきい値電圧が適切な範囲内である場合、当該トランジスタはサブスレッショルド領域で動作し、当該トランジスタの第１端子−第２端子間には、サブスレッショルド領域の電流（ドレイン電流）が流れる。当該電流の量としては、当該トランジスタがＯＳトランジスタである場合、例えば、１．０×１０−８Ａ以下であることが好ましく、また、１．０×１０−１２Ａ以下であることがより好ましく、また、１．０×１０−１５Ａ以下であることがより好ましい。また、例えば、当該電流はゲート−ソース間電圧に対して指数関数的に増大する範囲内であることがより好ましい。つまり、当該トランジスタは、サブスレッショルド領域で動作するときの電流範囲の電流を流すための電流源として機能する。
　または、図８Ｂの場合には、図８Ｂのトランジスタにおいて配線ＶＳＯ側をソースであるとすると、配線ＶＢの電位を、配線ＶＳＯの電位と同じ、または、配線ＶＳＯの電位よりも高くしてもよい。つまり、ゲート−ソース間電圧の絶対値を小さくすることにより、サブスレッショルド領域で動作させることが可能となる。または、ゲート−ソース間電圧を正の値にすること、又はしきい値電圧よりも大きな電圧にすることにより、サブスレッショルド領域で動作させることが可能となる。ただし、本発明の一態様はこれに限定されない。例えば、図８Ｂに示すトランジスタを飽和領域で動作させてもよい。または、図８Ｂに示すトランジスタを飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。
　ところで、本明細書などにおいて、飽和領域とサブスレッショルド領域の境界付近としては、例えば、トランジスタのしきい値電圧をＶｔｈとしたとき、ゲートソース間電圧がＶｔｈ−１．０Ｖ以上、Ｖｔｈ−０．５Ｖ以上、又はＶｔｈ−０．１Ｖ以上であり、かつＶｔｈ＋０．１Ｖ以下、Ｖｔｈ＋０．５Ｖ以下、又はＶｔｈ＋１．０Ｖ以下である場合を含むものとする。なお、上述した下限値、上限値は互いに組み合わせることができるものとする。
　次に、図８Ｃの場合にも、図８Ｂの場合と同様である。つまり、図８Ｃの場合には、図８Ｃのトランジスタにおいて配線ＶＳＯ側をソースであるとすると、配線ＶＢの電位を、配線ＶＳＯの電位と同じ、または、配線ＶＳＯの電位よりも低くしてもよい。つまり、ゲート−ソース間電圧の絶対値を小さくすることにより、サブスレッショルド領域で動作させることが可能となる。または、ゲート−ソース間電圧を負の値にすること、しきい値電圧よりも小さな電圧にすることにより、サブスレッショルド領域で動作させることが可能となる。ただし、本発明の一態様はこれに限定されない。例えば、図８Ｃに示すトランジスタを飽和領域で動作させてもよい。または、図８Ｃに示すトランジスタを飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。
　ところで、定電流源回路ＩＳＣ１が流す電流をＩｕｔとしたとき、一例としては、定電流源回路ＩＳＣ２が流す電流は２Ｉｕｔとすることが好ましく、定電流源回路ＩＳＣ３が流す電流は４Ｉｕｔとすることが好ましい。つまり、電流源回路ＩＳＣが、Ｐ個（Ｐは１以上の整数である。）の定電流源を有する場合、ｐ番目（ｐは１以上Ｐ以下の整数である。）の定電流源が流す電流は、２（ｐ−１）×Ｉｕｔとするのが好ましい。このようにして、電流源回路ＩＳＣから流れる電流の大きさを変更することができる。
　例えば、電流源回路ＩＳＣの定電流源の個数を３個（Ｐ＝３）とする。配線ＯＬ［ｊ］にＩｕｔの電流を流したい場合は、スイッチＳＷＩをオン状態、スイッチＳＷＩＢをオフ状態にした上で、スイッチＳＷＣ１をオン状態にし、スイッチＳＷＣ２、スイッチＳＷＣ３をオフ状態にすればよい。また、配線ＯＬ［ｊ］に５Ｉｕｔの電流を流したい場合は、スイッチＳＷＣ１、スイッチＳＷＣ３をオン状態にし、スイッチＳＷＣ２をオフ状態にすればよい。つまり、電流源回路ＩＳＣから出力される電流は、８値（“０”、“Ｉｕｔ”、“２Ｉｕｔ”、“３Ｉｕｔ”、“４Ｉｕｔ”、“５Ｉｕｔ”、“６Ｉｕｔ”、“７Ｉｕｔ”）のいずれか一とすることができる。なお、８値よりも大きな値の電流を出力したい場合には、定電流源の個数を４個以上にすればよい。また、同様に、スイッチＳＷＩをオフ状態、スイッチＳＷＩＢをオン状態にすることによって、配線ＯＬＢ［ｊ］に８値のいずれか一の電流を流すことができる。なお、電流源回路ＩＳＣから電流の出力をしない場合、電流源回路ＩＳＣのスイッチＳＷＣ１乃至スイッチＳＷＣ３をオフ状態にせず、切り替え回路ＴＷのスイッチＳＷＩ、スイッチＳＷＩＢをオフ状態にしてもよい。このように複数の定電流源を配置することにより、電流源回路ＩＳＣは、各スイッチのオン状態、オフ状態の切り替えを行う制御信号（デジタル値）に応じた電流量を出力することができる。換言すると、電流源回路ＩＳＣは、当該制御信号から電流量へのデジタルアナログ（ＤＡ）変換を行っているということができる。なお、電流源回路を、当該電流源回路から出力される電流値をアナログ値として自由に変更できるような構成として、回路ＩＬＤは当該電流源回路を１個のみ有する構成としてもよい。
　ただし、上記の例では、電流源回路ＩＳＣが、Ｐ個の定電流源を有する場合、ｐ番目の定電流源が流す電流は、２（ｐ−１）×Ｉｕｔとして説明したが、本発明の一態様はこれに限定されない。例えば、定電流源回路ＩＳＣ１が流す電流、定電流源回路ＩＳＣ２が流す電流、定電流源回路ＩＳＣ３が流す電流の大きさを、全て同じ大きさにしてもよい。例えば、電流源回路ＩＳＣから出力される電流を、８値とする場合、電流源回路ＩＳＣの中の定電流源の個数を７個（Ｐ＝７）として、電流源回路ＩＳＣの中の定電流源の電流の大きさを全て同じにして、何個の電流源から電流を出力するのかを制御することにより、電流源回路ＩＳＣから出力される電流の大きさを制御してもよい。
　また、回路ＩＬＤにおいて、端子ＴＳｂ２は、配線ＶＣＮに電気的に接続され、端子ＴＳｂＢ２は、配線ＶＣＮに電気的に接続されている。
　配線ＶＣＮは、配線ＯＬ［ｊ］及び／又は配線ＯＬＢ［ｊ］に対して、定電圧を供給する配線として機能する。例えば、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに電流（正の電流）を供給する場合、配線ＶＣＮが与える定電圧としては、低レベル電位（例えばＶＳＳなど。）とすることが好ましい。また、例えば、配線ＯＬ又は配線ＯＬＢから、切り替え回路ＴＷ［ｊ］を介して回路ＩＬＤに電流（負の電流）を供給する場合、配線ＶＣＮが与える定電位としては、高レベル電位とすることが好ましい。なお、後述する図４２乃至図４５などに示すように、容量Ｃ３がトランジスタＭ１などのソース端子に接続され、そのソース端子が電源線などに接続されていない場合には、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに正の電流を供給するとき、配線ＶＣＮが与える定電圧としては、高レベル電位（例えばＶＤＤなど。）とすることが好ましい。つまり、配線ＶＣＮから定電圧を供給するときに、容量Ｃ３の両端の電位差がゼロに近くなるようにすることが望ましい。言い換えると、回路ＭＣより、電流が出力されなくなるような電位を配線ＶＣＮに供給することが望ましい。
　また、回路ＩＬＤにおいて、端子ＴＳｂ３は、配線ＶＣＮ２に電気的に接続され、端子ＴＳｂＢ３は、配線ＶＣＮ２に電気的に接続されている。
　配線ＶＣＮ２は、配線ＯＬ［ｊ］及び／又は配線ＯＬＢ［ｊ］に対して、定電圧を供給する配線として機能する。例えば、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに電流（正の電流）を供給する場合、配線ＶＣＮが与える定電圧としては、高レベル電位（例えばＶＤＤなど。）とするのが好ましい。また、例えば、配線ＯＬ又は配線ＯＬＢから、切り替え回路ＴＷ［ｊ］を介して回路ＩＬＤに電流（負の電流）を供給する場合、配線ＶＣＮが与える定電位としては、低レベル電位とするのが好ましい。
　切り替え回路ＴＷ［ｊ］は、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオン状態又はオフ状態に切り替えることによって、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］と導通状態となる回路を変更することができる。
　ここで、回路ＭＰに入力される重み係数について説明する。
　回路ＭＰに正の重み係数を入力したいとき、配線ＯＬ［ｊ］に当該重み係数に応じた電流を入力し、配線ＯＬＢ［ｊ］に配線ＶＣＮが与える定電位を入力すればよい。一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を非導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＩ、ＳＷＬＢをオン状態とし、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオフ状態とすればよい。これにより、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間が導通状態となるので、電流源回路ＩＳＣから、配線ＯＬ［ｊ］を介して、回路ＭＰに電流を流すことができる。ところで、電流源回路ＩＳＣの定電流源の個数をＰ個としたとき、当該電流は、２Ｐ−１値のいずれか一となる（ゼロ電流を含まない）。回路ＭＰに入力される正の重み係数は当該電流に応じて決まるため、当該重み係数は２Ｐ−１値のいずれか一とすることができる。また、配線ＶＣＮと配線ＯＬＢ［ｊ］との間が導通状態となるので、配線ＯＬＢ［ｊ］には、配線ＶＣＮからの定電圧が入力される。
　また、回路ＭＰに負の重み係数を入力したいとき、配線ＯＬＢ［ｊ］に当該重み係数に応じた電流を入力し、配線ＯＬ［ｊ］に配線ＶＣＮが与える定電位を入力すればよい。一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を非導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を非導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＩＢ、スイッチＳＷＬをオン状態とし、スイッチＳＷＩ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオフ状態とすればよい。これにより、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間が導通状態となるので、電流源回路ＩＳＣから、配線ＯＬＢ［ｊ］を介して、回路ＭＰに電流を流すことができる。ところで、電流源回路ＩＳＣの定電流源の個数をＰ個としたとき、当該電流は、２Ｐ−１値のいずれか一となる（ゼロ電流を含まない）。回路ＭＰに入力される負の重み係数は当該電流に応じて決まるため、当該重み係数は２Ｐ−１値のいずれか一とすることができる。また、配線ＶＣＮと配線ＯＬ［ｊ］との間が導通状態となるので、配線ＯＬ［ｊ］には、配線ＶＣＮからの定電圧が入力される。
　また、回路ＭＰに０の重み係数を入力したいとき、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれに配線ＶＣＮが与える定電位を入力すればよい。一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を非導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を非導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＬ、スイッチＳＷＬＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオフ状態とすればよい。これにより、配線ＶＣＮと配線ＯＬ［ｊ］との間が導通状態となり、配線ＶＣＮと配線ＯＬＢ［ｊ］との間が導通状態となるので、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］には、配線ＶＣＮからの定電圧が入力される。
　つまり、電流源回路ＩＳＣの定電流源の個数をＰ個とすることによって、回路ＭＰに入力できる重み係数の数（正の重み係数、負の重み係数、０の重み係数）は、２Ｐ＋１−１個となる。
　次に、回路ＭＰから回路ＡＦＰに情報（例えば、電位、電流など）を供給する場合について説明する。
　回路ＭＰから回路ＡＦＰに情報（例えば、電位、電流など）を供給する前には、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］を所定の電位にしておくことが好ましい。例えば、回路ＡＦＰから、配線ＯＬ又は配線ＯＬＢを介して回路ＭＰに正の電流が流れる場合、所定の電位としては、高レベル電位とするのがよい。また、例えば、回路ＭＰから、配線ＯＬ又は配線ＯＬＢを介して回路ＡＦＰに正の電流が流れる場合、所定の電位としては、低レベル電位とするのがよい。そのため、回路ＭＰから回路ＡＦＰに情報（例えば、電位、電流など）を供給する前では、一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を非導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＨ、スイッチＳＷＨＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢのそれぞれをオフ状態とすればよい。これにより、配線ＯＬ［ｊ］と配線ＶＣＮ２との間が導通状態となり、配線ＯＬＢ［ｊ］と配線ＶＣＮ２との間が導通状態となるので、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］には、配線ＶＣＮ２からの定電圧が入力される。
　回路ＭＰ［ｉ，ｊ］から回路ＡＦＰに情報（例えば、電位、電流など）を供給する時には、一例としては、電流源回路ＩＳＣと配線ＯＬ［ｊ］との間を非導通状態にし、電流源回路ＩＳＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＦＰと配線ＯＬ［ｊ］との間を導通状態にし、回路ＡＦＰと配線ＯＬＢ［ｊ］との間を導通状態にし、配線ＶＣＮと配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮと配線ＯＬＢ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬ［ｊ］との間を非導通状態にし、配線ＶＣＮ２と配線ＯＬＢ［ｊ］との間を非導通状態にすればよい。すなわち、切り替え回路ＴＷ［ｊ］において、スイッチＳＷＯ、スイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢのそれぞれをオフ状態とすればよい。これにより、回路ＡＦＰと回路ＭＰ［ｉ，ｊ］との間が導通状態となるので、回路ＭＰ［ｉ，ｊ］から回路ＡＦＰに情報（例えば、電位、電流など）を供給することができる。
　以上のとおり、回路ＩＬＤと、切り替え回路ＴＷ［ｊ］と、を図８Ａに示す構成とすることにより、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］に所定の電流を流す際、同じ電流源回路ＩＳＣを用いることができるため、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のそれぞれに与える電流源の特性ばらつきの影響を小さくすることができる。
＜＜回路ＭＰ＞＞
　次に、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０に含まれる回路ＭＰ［ｉ，ｊ］の構成例について説明する。
　図９Ａは、演算回路１４０に適用できる回路ＭＰ［ｉ，ｊ］の構成例を示しており、回路ＭＰ［ｉ，ｊ］は、一例としては、回路ＭＣと、回路ＭＣｒと、を有する。回路ＭＣ及び回路ＭＣｒは、回路ＭＰにおいて、重み係数と、ニューロンの入力信号（演算値）と、の積を計算する回路である。回路ＭＣは、回路ＭＣｒと同様の構成、又は回路ＭＣｒと異なる構成とすることができる。そのため、回路ＭＣｒは、回路ＭＣと区別をするため、符号に「ｒ」を付している。また、回路ＭＣｒに含まれている、後述する回路素子の符号にも「ｒ」を付している。
　回路ＭＣは、一例としては、回路ＨＣを有し、回路ＭＣｒは、回路ＨＣｒを有する。回路ＨＣ、及び回路ＨＣｒは、それぞれ情報（例えば、電位、抵抗値、電流値など）を保持する機能を有する。なお、回路ＭＰ［ｉ，ｊ］に設定される第１データｗｉ （ｋ−１） ｊ （ｋ）は、回路ＨＣ、及び回路ＨＣｒのそれぞれに保持される情報（例えば、電位、抵抗値、電流値など）に応じて定められる。そのため、回路ＨＣ及び回路ＨＣｒのそれぞれは、第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた各情報（例えば、電位、抵抗値、電流値など）を供給する配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に電気的に接続されている。
　図９Ａにおいて、回路ＭＰ［ｉ，ｊ］は、配線ＶＥ［ｊ］と、配線ＶＥｒ［ｊ］と、に電気的に接続されている。配線ＶＥ［ｊ］、配線ＶＥｒ［ｊ］は、定電圧を供給する配線として機能する。また、配線ＶＥ［ｊ］は、回路ＭＣを介して配線ＯＬからの電流を排出する配線としても機能する。また、配線ＶＥｒ［ｊ］は、回路ＭＣｒを介して配線ＯＬＢからの電流を排出する配線としても機能する。
　図９Ａに示した配線ＷＬ［ｉ］は、図７における配線ＷＬ［ｉ］に相当する。配線ＷＬ［ｉ］は、回路ＨＣ及び回路ＨＣｒのそれぞれに電気的に接続されている。回路ＭＰ［ｉ，ｊ］に含まれる回路ＨＣ、及び回路ＨＣｒに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた情報（例えば、電位、抵抗値、電流値など）を書き込むとき、配線ＷＬ［ｉ］に所定の電位を供給することによって、配線ＯＬ［ｊ］と回路ＨＣとの間を導通状態にし、かつ配線ＯＬＢ［ｊ］と回路ＨＣｒとの間を導通状態にする。そして、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］のそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位などを供給することによって、回路ＨＣ、及び回路ＨＣｒのそれぞれに当該電位などを入力することができる。その後、配線ＷＬ［ｉ］に所定の電位を供給して、配線ＯＬ［ｊ］と回路ＨＣとの間を非導通状態にし、かつ配線ＯＬＢ［ｊ］と回路ＨＣｒとの間を非導通状態にする。そして、回路ＨＣ、及び回路ＨＣｒのそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた各電流などが保持される。
　例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとる場合を考える。第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に“１”に応じた電流が流れるように、回路ＨＣには所定の電位が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に電流が流れないように、回路ＨＣｒには電位Ｖ０が保持される。また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、回路ＨＣには電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に“−１”に応じた電流が流れるように、回路ＨＣｒには所定の電位が保持される。そして、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、回路ＨＣに電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に電流が流れないように、回路ＨＣｒに電位Ｖ０が保持される。なお、電位Ｖ０は、図８Ａの説明において、配線ＶＣＮが与える電位とすることができる。
　なお、別の例として、第１データｗｉ （ｋ−１） ｊ （ｋ）がアナログ値、具体的には、“負のアナログ値”、“０”、または、“正のアナログ値”をとる場合を考える。第１データｗｉ （ｋ−１） ｊ （ｋ）が“正のアナログ値”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に“正のアナログ値”に応じたアナログ電流が流れるように、回路ＨＣには所定の電位が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に電流が流れないように、回路ＨＣｒには電位Ｖ０が保持される。また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“負のアナログ値”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、回路ＨＣには電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に“負のアナログ値”に応じたアナログ電流が流れるように、回路ＨＣｒには所定の電位が保持される。そして、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”である場合、一例として、配線ＯＬ［ｊ］から回路ＭＣを介して配線ＶＥ［ｊ］に電流が流れないように、回路ＨＣに電位Ｖ０が保持され、かつ配線ＯＬＢ［ｊ］から回路ＭＣｒを介して配線ＶＥｒ［ｊ］に電流が流れないように、回路ＨＣｒに電位Ｖ０が保持される。なお、電位Ｖ０は、先の例と同様に、図８Ａの説明において、配線ＶＣＮが与える電位とすることができる。
　また、一例として、回路ＭＣは、回路ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する機能を有し、回路ＭＣｒは、回路ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出力する機能を有する。例えば、回路ＨＣに第１電位が保持されている場合、回路ＭＣは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥに第１電流値を持つ電流を流すものとし、回路ＨＣに第２電位が保持されている場合、回路ＭＣは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥに第２電流値を持つ電流を流すものする。同様に、回路ＨＣｒに第１電位が保持されている場合、回路ＭＣｒは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥｒに第１電流値を持つ電流を流すものとし、回路ＨＣｒに第２電位が保持されている場合、回路ＭＣｒは配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から配線ＶＥｒに第２電流値を持つ電流を流すものとする。なお、第１電流値、第２電流値のそれぞれの大きさは、第１データｗｉ （ｋ−１） ｊ （ｋ）の値によって定められる。一例としては、第１電流値は第２電流値よりも大きい場合もあり、又は小さい場合もある。更に、一例としては、第１電流値又は第２電流値の一方はゼロ電流、つまり電流値が０の場合もある。または、第１電流値を持つ電流と第２電流値を持つ電流とで、電流が流れる向きが異なる場合もある。
　特に、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとる場合、第１電流値又は第２電流値の一方がゼロとなるように、回路ＭＣ、及び回路ＭＣｒを構成するのが好ましい。なお、第１データｗｉ （ｋ−１） ｊ （ｋ）がアナログ値、例えば、“負のアナログ値”、“０”、または、“正のアナログ値”をとる場合には、第１電流値又は第２電流値についても、一例としては、アナログ値をとることができる。
　ところで、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣを介して配線ＶＥに流す電流と、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣｒを介して配線ＶＥｒに流す電流と、を等しくする場合、トランジスタの作製工程などを起因として当該トランジスタの特性がバラつくことがあるため、回路ＭＣに保持する電位と、回路ＭＣｒに保持する電位と、は等しくならないことがある。本発明の一態様の半導体装置は、トランジスタの特性にバラつきがあっても、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣを介して配線ＶＥに流す電流の量を、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］から、回路ＭＣｒを介して配線ＶＥｒに流す電流の量に、ほぼ等しくすることができる。
　なお、本明細書などにおいて、回路ＨＣ、及び回路ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などは、正の電流または電圧などとしてもよいし、負の電流または電圧などとしてもよいし、ゼロ電流またはゼロ電圧などとしてもよいし、正と負と０とが混在していてもよい。つまり、例えば、上述の「回路ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する機能を有し、回路ＭＣｒは、回路ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流または電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出力する機能を有する」という記載は、「回路ＨＣに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方から排出する機能を有し、回路ＭＣｒは、回路ＨＣｒに保持された情報（例えば、電位、抵抗値、または、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方から排出する機能を有する」という記載に換言することができる。
　図９Ａに示した配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］は、図７における配線ＸＬＳ［ｉ］に相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）は、一例としては、配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］のそれぞれの電位または電流などによって定められる。そのため、回路ＭＣ、及び回路ＭＣｒには、例えば、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］を介して、第２データｚｉ （ｋ−１）に応じた各電位が入力される。
　回路ＭＣは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続され、回路ＭＣｒは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。回路ＭＣ、及び回路ＭＣｒは、一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に入力された電位または電流などに応じて、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流または電位などを出力する。具体的な例としては、回路ＭＣ、及び回路ＭＣｒからの電流の出力先は、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］の電位によって定められる。例えば、回路ＭＣ、及び回路ＭＣｒは、回路ＭＣから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に流れ、回路ＭＣｒから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に流れるような回路構成となっている。つまり、回路ＭＣ、及び回路ＭＣｒから出力されたそれぞれの電流は、同一の配線でなく、互いに異なる配線に流れる。なお、一例としては、回路ＭＣ、及び回路ＭＣｒから、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］のいずれにも電流が流れない場合もある。
　例えば、第２データｚｉ （ｋ−１）が“−１”、“０”、“１”の３値のいずれかをとる場合を考える。例えば、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を導通状態とする。例えば、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬ［ｊ］との間を導通状態とする。例えば、第２データｚｉ （ｋ−１）が“０”である場合、回路ＭＣ、及び回路ＭＣｒのそれぞれが出力した電流を、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のいずれにも流さないようにするため、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にする。
　以上の動作をまとめた場合の例を示す。第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”の場合には、回路ＭＣを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れる場合があり、回路ＭＣｒを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れない。第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”の場合には、回路ＭＣを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れず、回路ＭＣｒを介して配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる場合がある。そして、第２データｚｉ （ｋ−１）が“１”の場合には、回路ＭＣと配線ＯＬ［ｊ］との間、および、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通状態になる。第２データｚｉ （ｋ−１）が“−１”の場合には、回路ＭＣと配線ＯＬＢ［ｊ］との間、および、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態になる。以上より、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）の積が正の値の場合には、回路ＭＣを介して配線ＯＬ［ｊ］から配線ＶＥ［ｊ］に電流が流れる、又は、回路ＭＣｒを介して配線ＯＬ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる、の一方となる。第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）の積が負の値の場合には、回路ＭＣｒを介して配線ＯＬ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れる、又は、回路ＭＣを介して配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れる、の一方となる。第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）の積がゼロの値の場合には、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥ［ｊ］に電流が流れず、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］から配線ＶＥｒ［ｊ］に電流が流れない。
　上述した例を具体的な例として記すと、第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ−１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第１電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であって、第２データｚｉ （ｋ−１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。
　また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。
　また、第２データｚｉ （ｋ−１）が“０”である場合、一例としては、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となる。同様に、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となる。そのため、第１データｗｉ （ｋ−１） ｊ （ｋ）がどんな値であっても、回路ＭＣ及び回路ＭＣｒから配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に電流は出力されない。
　このように、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積の値が正の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかから、配線ＯＬ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ−１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬ［ｊ］に電流が流れ、第１データｗｉ （ｋ−１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから配線ＯＬ［ｊ］に電流が流れる。一方、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積の値が、負の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかから、配線ＯＬＢ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ−１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬＢ［ｊ］に電流が流れ、第１データｗｉ （ｋ−１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから配線ＯＬＢ［ｊ］に電流が流れる。そのため、配線ＯＬ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬ［ｊ］に流れることになる。つまり、配線ＯＬ［ｊ］では、正の値の和をとった値となる電流が流れることになる。一方、配線ＯＬＢ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬＢ［ｊ］に流れることになる。つまり、配線ＯＬＢ［ｊ］では、負の値の和をとった値となる電流が流れることになる。以上のような動作の結果、配線ＯＬ［ｊ］に流れる総電流値、つまり、正の値の総和と、配線ＯＬＢ［ｊ］に流れる総電流値、つまり、負の値の総和とを利用することにより、積和演算処理を行うことができる。例えば、配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも大きい場合には、積和演算の結果としては、正の値をとると判断することができる。配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも小さい場合には、積和演算の結果としては、負の値をとると判断することができる。配線ＯＬ［ｊ］に流れる総電流値と、配線ＯＬＢ［ｊ］に流れる総電流値とが概ね同じ値である場合には、積和演算の結果としては、ゼロの値をとると判断することができる。
　なお、第２データｚｉ （ｋ−１）が“−１”、“０”、“１”のうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同様に動作させることができる。同様に、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”、でのうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同様に動作させることができる。
　なお、第１データｗｉ （ｋ−１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“−１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
　次に、図９Ａの回路ＭＰ［ｉ，ｊ］を変形した例について、説明する。なお、回路ＭＰ［ｉ，ｊ］の変形例については、図９Ａの回路ＭＰ［ｉ，ｊ］と異なる部分を主に説明し、図９Ａの回路ＭＰ［ｉ，ｊ］と共通する部分については説明を省略することがある。
　図９Ｂに示す回路ＭＰ［ｉ，ｊ］は、配線Ｘ１Ｌを配線ＷＸ１Ｌに置き換えた構成となっている。すなわち、図９Ｂの回路ＭＰ［ｉ，ｊ］において、配線ＷＸ１Ｌと配線ＷＬは、配線ＯＬ［ｊ］と回路ＨＣとの間を導通状態、又は非導通状態の切り替えと、配線ＯＬＢ［ｊ］と回路ＨＣｒとの間を導通状態、又は非導通状態の切り替えを行うために、所定の電位を供給する配線として機能する。また、図９Ｂの回路ＭＰ［ｉ，ｊ］において、配線ＷＸ１Ｌと配線Ｘ２Ｌは、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）に応じた電流、電圧などを与える配線として機能する。
　図９Ｂの回路ＭＰ［ｉ，ｊ］は、図４に示す演算回路１３０のように、配線ＷＸ１Ｌを有し、かつ図７に示す演算回路１４０のように、配線ＩＬ、配線ＩＬＢを有さない演算回路に適用することができる。具体的には、例えば、図９Ｂの回路ＭＰ［ｉ，ｊ］は、図１１に示す演算回路１５０の回路ＭＰ［ｉ，ｊ］に適用することができる。
　次に、図９Ｂとは異なる、図９Ａの回路ＭＰ［ｉ，ｊ］を変形した例について、説明する。図９Ｃに示す回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］の変形例である。図９Ｃの回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図９Ｃの回路ＭＰ［ｉ，ｊ］は、回路ＭＣｒに回路ＨＣｒが含まれていない点で、図９Ａの回路ＭＰ［ｉ，ｊ］と異なる。
　また、回路ＭＣｒは回路ＨＣｒを有していないため、図９Ｃの回路ＭＰ［ｉ，ｊ］を適用した演算回路は、回路ＨＣｒに保持する電位を供給するための配線ＩＬＢ［ｊ］を有さなくてもよい。加えて、回路ＭＣｒは配線ＷＬ［ｉ］に電気的に接続されていなくてもよい。
　図９Ｃの回路ＭＰ［ｉ，ｊ］において、回路ＭＣに含まれる回路ＨＣは、回路ＭＣｒに電気的に接続されている。つまり、図９Ｃの回路ＭＰ［ｉ，ｊ］は、回路ＭＣｒと回路ＭＣとが互いに回路ＨＣを共有するような構成となっている。一例としては、回路ＨＣで保持された信号に対して、反転した信号を、回路ＨＣから回路ＭＣｒに供給することができる。これにより、回路ＭＣと回路ＭＣｒとで、異なる動作をすることが可能となる。または、回路ＭＣと回路ＭＣｒとで、内部の回路構成が異なるようにして、その結果、回路ＨＣで保持された同一の信号に対して、回路ＭＣと回路ＭＣｒとで、出力する電流の大きさが異なるようにすることも可能である。ここで、回路ＨＣに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位を保持し、第２データｚｉ （ｋ−１）に応じた電位を配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、回路ＭＰ［ｉ，ｊ］は、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流を出力することができる。
　なお、図９Ｃの回路ＭＰを適用した演算回路１１０は、例えば、図７に示す演算回路１４０の回路構成に変更することができる。
　図９Ｄに示す回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］の変形例であり、具体的には、後述する図１２の演算回路１６０に適用できる回路ＭＰ［ｉ，ｊ］の構成例である。なお、演算回路１６０は、図２の演算回路１１０から配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］を除いた構成となっている。図９Ｄの回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図９Ｄの回路ＭＰ［ｉ，ｊ］と図９Ａの回路ＭＰ［ｉ，ｊ］は、電気的に接続されている配線の構成が異なっている。
　図９Ｄに示した配線Ｗ１Ｌ［ｉ］、及び配線Ｗ２Ｌ［ｉ］は、図１２における配線ＷＬＳ［ｉ］に相当する。配線Ｗ１Ｌ［ｉ］は回路ＨＣに電気的に接続され、配線Ｗ２Ｌ［ｉ］は回路ＨＣｒに電気的に接続されている。
　また、配線ＩＬ［ｊ］は、回路ＨＣと、回路ＨＣｒと、に電気的に接続されている。
　図９Ｄの回路ＭＰ［ｉ，ｊ］において、回路ＨＣと回路ＨＣｒのそれぞれに異なる情報（例えば、電圧、抵抗値、電流など）を保持するとき、回路ＨＣと回路ＨＣｒへの情報の保持動作は、同時ではなく、順に行うことが好ましい。例えば、回路ＭＰ［ｉ，ｊ］の第１データｗｉ （ｋ−１） ｊ （ｋ）は、回路ＨＣに第１の情報、回路ＨＣｒに第２の情報を保持することによって表現できる場合を考える。初めに、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、回路ＨＣと配線ＩＬ［ｊ］との間を導通状態にし、かつ回路ＨＣｒと配線ＩＬ［ｊ］との間を非導通状態にする。次に、配線ＩＬ［ｊ］に第１情報に応じた電流、電圧などを供給することで、回路ＨＣに第１の情報を与えることができる。その後に、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、回路ＨＣと配線ＩＬ［ｊ］との間を非導通状態にし、かつ回路ＨＣｒと配線ＩＬ［ｊ］との間を導通状態にする。そして、配線ＩＬ［ｊ］に第２の情報に応じた電流、電圧などを供給することで、回路ＨＣｒに第２の情報を与えることができる。これにより、回路ＭＰ［ｉ，ｊ］は、第１データとしてｗｉ （ｋ−１） ｊ （ｋ）を設定することができる。
　なお、回路ＨＣと回路ＨＣｒのそれぞれにほぼ等しい情報（例えば、電圧、抵抗値、電流など）を保持する場合（回路ＭＰ［ｉ，ｊ］の第１データｗｉ （ｋ−１） ｊ （ｋ）が、回路ＨＣと回路ＨＣｒのそれぞれにほぼ等しい情報を保持することによって設定される場合）、回路ＨＣと配線ＩＬ［ｊ］との間を導通状態とし、かつ回路ＨＣｒと配線ＩＬ［ｊ］との間を導通状態となるように、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、その後に、配線ＩＬ［ｊ］から回路ＨＣ、及び回路ＨＣｒに対して当該情報に応じた電流、電圧などを供給すればよい。
　図９Ｄの回路ＭＰ［ｉ，ｊ］は、回路ＨＣ、及び回路ＨＣｒに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位を保持し、第２データｚｉ （ｋ−１）に応じた電位を配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流を出力することができる。
　図９Ｅに示す回路ＭＰ［ｉ，ｊ］は、図９Ｄの回路ＭＰ［ｉ，ｊ］の変形例である。図９Ｅの回路ＭＰ［ｉ，ｊ］は、図９Ｄの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図９Ｅの回路ＭＰ［ｉ，ｊ］と図９Ｄの回路ＭＰ［ｉ，ｊ］は、電気的に接続されている配線の構成が異なっている。
　具体的には、図９Ｅの回路ＭＰは、図９Ｄの回路ＭＰに配線ＩＬＢ［ｊ］を加え、かつ図９Ｄの回路ＭＰに電気的に接続されている配線Ｗ１Ｌ［ｉ］、配線Ｗ２Ｌ［ｉ］を配線ＷＬ［ｉ］に置き換えた構成となっている。
　図９Ｅの回路ＭＰにおいて、配線ＩＬ［ｊ］は回路ＨＣに電気的に接続され、配線ＩＬＢ［ｊ］は回路ＨＣｒに電気的に接続されている。つまり、図９Ｄの回路ＭＰにおいて、配線ＩＬ［ｊ］は、回路ＨＣと回路ＨＣｒのそれぞれに情報（例えば、電圧、抵抗値、電流など）に応じた電流、電圧などを供給する配線として機能するが、図９Ｅの回路ＭＰにおいて、配線ＩＬ［ｊ］は、回路ＨＣに情報に応じた電流、電圧などを供給する配線として機能し、配線ＩＬＢ［ｊ］は、回路ＨＣｒに情報に応じた電流、電圧などを供給する配線として機能する。
　また、図９Ｅの回路ＭＰにおいて、回路ＨＣ、及び回路ＨＣｒにそれぞれ配線ＩＬ［ｊ］、及び配線ＩＬＢ［ｊ］が電気的に接続されているため、回路ＨＣ、及び回路ＨＣｒのそれぞれに同時に情報（例えば、電圧、抵抗値、電流など）に応じた電流、電圧などを供給することができる。そのため、回路ＨＣと配線ＩＬ［ｊ］との間を導通状態、又は非導通状態の切り替えと、回路ＨＣｒと配線ＩＬＢ［ｊ］との間を導通状態、又は非導通状態の切り替えと、を同時に行うことができる。図９Ｄの回路ＭＰでは、回路ＨＣと配線ＩＬ［ｊ］との間を導通状態、又は非導通状態の切り替えを制御する配線として配線Ｗ１Ｌ［ｉ］を図示し、回路ＨＣｒと配線ＩＬＢ［ｊ］との間を導通状態、又は非導通状態の切り替えを制御する配線として配線Ｗ２Ｌ［ｉ］を図示しているが、図９Ｅの回路ＭＰでは、配線Ｗ１Ｌ［ｉ］と配線Ｗ２Ｌ［ｉ］とをまとめた配線として、配線ＷＬ［ｉ］を図示している。
　なお、図９Ｅの回路ＭＰは、例えば、図２の演算回路１１０、図３の演算回路１２０に適用することができる。
　図９Ｆに示す回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］の変形例である。図９Ｆの回路ＭＰ［ｉ，ｊ］は、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図９Ｆの回路ＭＰ［ｉ，ｊ］は、回路ＭＣが配線ＯＬＢ［ｊ］に電気的に接続されていない点と、回路ＭＣｒが配線ＯＬ［ｊ］に電気的に接続されていない点と、で図９Ａの回路ＭＰ［ｉ，ｊ］と異なっている。
　図９Ｆに示した配線ＷＬ［ｉ］は、回路ＨＣと、回路ＨＣｒと、に電気的に接続されている。また、図９Ｆに示した配線ＸＬ［ｉ］は、回路ＭＣと、回路ＭＣｒと、に電気的に接続されている。
　図９Ｆの回路ＭＰ［ｉ，ｊ］は、前述した通り、回路ＭＣが配線ＯＬＢ［ｊ］に電気的に接続されていなく、かつ回路ＭＣｒが配線ＯＬ［ｊ］に電気的に接続されていない。つまり、図９Ｆの回路ＭＰ［ｉ，ｊ］は、図９Ａ乃至図９Ｅの回路ＭＰ［ｉ，ｊ］と異なり、回路ＭＣから出力された電流は配線ＯＬＢ［ｊ］に流れず、回路ＭＣｒから出力された電流は配線ＯＬ［ｊ］に流れない構成となっている。
　そのため、図９Ｆの回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ−１）が“０”、又は“１”の２値である場合に、演算回路に適用するのが好ましい。例えば、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を導通状態にし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を導通状態にする。また、例えば、第２データｚｉ （ｋ−１）が“０”である場合、回路ＭＣ、及び回路ＭＣｒのそれぞれが出力した電流を、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のいずれにも流さなくするため、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を非導通状態にする。
　図９Ｆの回路ＭＰ［ｉ，ｊ］は、演算回路１１０に適用することによって、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとり、第２データｚｉ （ｋ−１）が“０”、“１”の２値をとる場合における、演算を行うことができる。なお、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”、のうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、動作させることができる。なお、第１データｗｉ （ｋ−１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“−１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
　図１０Ａに示す回路ＭＰ［ｉ，ｊ］は、図９Ａと同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流を出力することが可能な回路である。なお、図１０Ａの回路ＭＰ［ｉ，ｊ］は、例えば、図２の演算回路１１０に適用することができる。
　図１０Ａの回路ＭＰ［ｉ，ｊ］は、回路ＭＣと、回路ＭＣｒと、に加えて、トランジスタＭＺを有する。
　トランジスタＭＺの第１端子は、回路ＭＣの第１端子と、回路ＭＣｒの第１端子と、に電気的に接続されている。トランジスタＭＺの第２端子は、配線ＶＬに電気的に接続されている。トランジスタＭＺのゲートは、配線ＸＬ［ｉ］に電気的に接続されている。
　配線ＶＬは、一例としては、定電圧を与える配線として機能する。当該定電圧は、回路ＭＰ［ｉ，ｊ］、演算回路１１０などの構成によって決めることが好ましい。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位などとすることができる。
　また、図１０Ａに示した配線ＷＬ［ｉ］は、図２の演算回路１１０における配線ＷＬＳ［ｉ］に相当する。配線ＷＬ［ｉ］は、回路ＨＣと、回路ＨＣｒと、に電気的に接続されている。
　また、配線ＯＬ［ｊ］は、回路ＭＣの第２端子に電気的に接続されている。また、配線ＯＬＢ［ｊ］は、回路ＭＣｒの第２端子に電気的に接続されている。
　また、配線ＩＬ［ｊ］は、回路ＨＣに電気的に接続され、配線ＩＬＢ［ｊ］は、回路ＨＣｒに電気的に接続されている。
　図１０Ａの回路ＭＰ［ｉ，ｊ］において、回路ＨＣと回路ＨＣｒのそれぞれに第１データに応じた電位を保持する場合の動作については、図９Ａの回路ＭＰ［ｉ，ｊ］における第１データに応じた電位を保持する動作の説明を参酌する。
　図１０Ａの回路ＭＰ［ｉ，ｊ］において、回路ＭＣは、回路ＭＣの第１端子に配線ＶＬが与える定電圧が供給されているときに、回路ＨＣに保持された電位に応じた電流を、回路ＭＣの第１端子と第２端子との間に流す機能を有する。また、回路ＭＣｒは、回路ＭＣの第１端子に配線ＶＬが与える定電圧が供給されているときに、回路ＨＣｒに保持された電位に応じた電流を、回路ＭＣｒの第１端子と第２端子との間に流す機能を有する。つまり、回路ＭＰ［ｉ，ｊ］の回路ＨＣ、回路ＨＣｒのそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位を保持することによって、回路ＭＣの第１端子と第２端子との間に流れる電流量と、回路ＭＣｒの第１端子と第２端子との間に流れる電流量を定めることができる。なお、回路ＭＣ（回路ＭＣｒ）の第１端子に配線ＶＬが与える定電圧が供給されていない場合、回路ＭＣ（回路ＭＣｒ）は、例えば、回路ＭＣ（回路ＭＣｒ）の第１端子と第２端子との間に電流を流さないものとしてもよい。
　例えば、回路ＨＣ、回路ＨＣｒのそれぞれに“１”の第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣに配線ＶＬが与える定電圧が与えられることによって、回路ＭＣは、回路ＭＣの第１端子と第２端子との間に所定の電流を流す。そのため、回路ＭＣと配線ＯＬとの間に電流が流れる。なお、このとき、回路ＭＣｒは回路ＭＣｒの第１端子と第２端子との間に電流を流さないものとする。そのため、回路ＭＣｒと配線ＯＬＢとの間には電流は流れない。また、例えば、回路ＨＣ、回路ＨＣｒのそれぞれに“−１”の第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣに配線ＶＬが与える定電圧が与えられることによって、回路ＭＣｒは、回路ＭＣｒの第１端子と第２端子との間に所定の電流を流す。そのため、回路ＭＣｒと配線ＯＬＢとの間に電流が流れる。なお、このとき、回路ＭＣは回路ＭＣの第１端子と第２端子との間に電流を流さないものとする。そのため、回路ＭＣと配線ＯＬとの間には電流は流れない。また、例えば、回路ＨＣ、回路ＨＣｒのそれぞれに“０”の第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣ及び回路ＭＣｒに配線ＶＬの定電圧が与えられるかどうかに関わらず、回路ＭＣは回路ＭＣの第１端子と第２端子との間に電流を流さず、回路ＭＣｒは回路ＭＣｒの第１端子と第２端子との間に電流を流さない。つまり、回路ＭＣと配線ＯＬとの間には電流は流れず、回路ＭＣｒと配線ＯＬＢとの間には電流は流れない。
　なお、図１０Ａの回路ＭＰ［ｉ，ｊ］において、回路ＨＣ、回路ＨＣｒに保持される、第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位の具体例については、図９Ａの回路ＭＰ［ｉ，ｊ］の記載を参酌する。また、図１０Ａの回路ＭＰ［ｉ，ｊ］において、回路ＨＣ、回路ＨＣｒは、図９Ａの回路ＭＰ［ｉ，ｊ］と同様に、電位でなく、電流、抵抗値などの情報を保持する機能を有し、回路ＭＣ、回路ＭＣｒは当該情報に応じた電流を流す機能を有してもよい。
　図１０Ａに示した配線ＸＬ［ｉ］は、図２の演算回路１１０における配線ＸＬＳ［ｉ］に相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）は、一例としては、配線ＸＬ［ｉ］の電位、電流などによって定められる。そのため、トランジスタＭＺのゲートには、例えば、配線ＸＬ［ｉ］を介して、第２データｚｉ （ｋ−１）に応じた電位が入力される。
　例えば、第２データｚｉ （ｋ−１）が“０”、“１”の２値のいずれかをとる場合を考える。例えば、第２データｚｉ （ｋ−１）が“１”である場合、配線ＸＬ［ｉ］には高レベル電位が与えられるものとする。このとき、トランジスタＭＺがオン状態となるので、回路ＭＰは、配線ＶＬと回路ＭＣの第１端子との間を導通状態にし、配線ＶＬと回路ＭＣｒの第１端子との間を導通状態にする。つまり、第２データｚｉ （ｋ−１）が“１”であるとき、回路ＭＣと、回路ＭＣｒと、に配線ＶＬからの定電圧が与えられる。また、例えば、第２データｚｉ （ｋ−１）が“０”である場合、配線ＸＬ［ｉ］には低レベル電位が与えられるものとする。このとき、回路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態とし、回路ＭＣｒと配線ＯＬ［ｊ］との間を非導通状態とする。つまり、第２データｚｉ （ｋ−１）が“０”であるとき、回路ＭＣと、回路ＭＣｒと、には、配線ＶＬからの定電圧が与えられない。
　ここで、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣと配線ＯＬとの間には電流は流れ、回路ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。また、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣと配線ＯＬとの間には電流は流れず、回路ＭＣｒと配線ＯＬＢとの間には電流は流れる結果となる。また、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣと配線ＯＬとの間、及び回路ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。また、例えば、第２データｚｉ （ｋ−１）が“０”である場合、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”のいずれかであっても、回路ＭＣと配線ＯＬとの間、及び回路ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。
　つまり、図１０Ａの回路ＭＰ［ｉ，ｊ］は、図９Ｆの回路ＭＰ［ｉ，ｊ］と同様に、一例として、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとり、第２データｚｉ （ｋ−１）が“０”、“１”の２値をとる場合における、演算を行うことができる。また、図９Ｆの回路ＭＰ［ｉ，ｊ］と同様に、図１０Ａの回路ＭＰ［ｉ，ｊ］は、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”のうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、動作させることができる。なお、第１データｗｉ （ｋ−１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“−１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとってもよい。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
　なお、図１０Ａに示す回路ＭＰ［ｉ，ｊ］は、図１０Ｂに示す回路ＭＰ［ｉ，ｊ］のとおり、配線ＩＬ［ｊ］と配線ＯＬ［ｊ］を１本の配線ＯＬ［ｊ］にまとめ、かつ配線ＩＬＢ［ｊ］と配線ＯＬＢ［ｊ］を１本の配線ＯＬＢ［ｊ］にまとめた構成に変更してもよい。
＜演算回路の動作例＞
　次に、図７の演算回路１４０の動作例について説明する。なお、本動作例の説明では、一例として、図１３に示す演算回路１４０を用いる。
　図１３の演算回路１４０は、図７の演算回路１４０のｊ列目に位置する回路に着目して図示されたものである。つまり、図１３の演算回路１４０は、図１Ａに示したニューラルネットワーク１００における、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）からの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、の積和演算と、当該積和演算の結果を用いた活性化関数の演算と、行う回路に相当する。更に、図１３の演算回路１４０のアレイ部ＡＬＰに含まれている回路ＭＰは、図９Ｂの回路ＭＰを適用しているものとする。
　初めに、演算回路１４０において、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）が設定される。第１データｗｉ （ｋ−１） ｊ （ｋ）の設定の方法としては、回路ＷＬＤによって、配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］に順に所定の電位を入力して、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］を順に選択していき、選択された回路ＭＰに含まれている回路ＭＣ、及び回路ＭＣｒのそれぞれの回路ＨＣ、及び回路ＨＣｒに対して、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］を介して、第１データに応じた電位、電流などを供給する。そして、電位、電流などの供給後に、回路ＷＬＤによって回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれを非選択にすることにより、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれが有する回路ＭＣ、及び回路ＭＣｒのそれぞれの回路ＨＣ、及び回路ＨＣｒに第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）に応じた電位、電流などを保持することができる。一例としては、第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）のそれぞれについて、正の値を取る場合には、回路ＨＣには、その正の値に応じた値を入力し、回路ＨＣｒには、ゼロに相当する値を入力する。一方、第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）のそれぞれについて、負の値を取る場合には、回路ＨＣには、ゼロに相当する値を入力し、回路ＨＣｒには、負の値の絶対値に応じた値を入力する。
　次に、回路ＸＬＤによって、配線Ｘ１Ｌ［１］乃至配線Ｘ１Ｌ［ｍ］、配線Ｘ２Ｌ［１］乃至配線Ｘ２Ｌ［ｍ］のそれぞれに、第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を供給する。具体的な一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に第２データｚ１ （ｋ−１）が供給される。なお、配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］は、図７に示す演算回路１４０の配線ＸＬＳ［ｉ］に相当する。
　回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれに入力される第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じて、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との導通状態が決まる。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ−１）に応じて、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通となる」状態と、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通となる」状態と、「回路ＭＣ、及び回路ＭＣｒはそれぞれ配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］と非導通となる」状態と、のいずれか一をとる。一例としては、第２データｚ１ （ｋ−１）について、正の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ−１）について、負の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ−１）について、ゼロの値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となることができる値を入力する。
　回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）に応じて、回路ＭＰ［ｉ，ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との間の導通状態、又は非導通状態が決まることによって、回路ＭＣ、及び回路ＭＣｒと配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との間で電流の入出力が行われる。更に、当該電流の量は、回路ＭＰ［ｉ，ｊ］に設定された第１データｗｉ （ｋ−１） ｊ （ｋ）及び／又は第２データｚｉ （ｋ−１）に応じて決まる。
　例えば、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流をＩ［ｉ，ｊ］とし、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流をＩＢ［ｉ，ｊ］とする。そして、回路ＡＣＴＦ［ｊ］から配線ＯＬ［ｊ］に流れる電流をＩｏｕｔ［ｊ］とし、配線ＯＬＢ［ｊ］から回路ＡＣＴＦ［ｊ］に流れる電流をＩＢｏｕｔ［ｊ］とすると、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000005
　回路ＭＰ［ｉ，ｊ］において、一例として、第１データｗｉ （ｋ−１） ｊ （ｋ）が“＋１”であるとき、回路ＭＣはＩ（＋１）を排出し、回路ＭＣｒはＩ（−１）を排出するものとし、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であるとき、回路ＭＣはＩ（−１）を排出し、回路ＭＣｒはＩ（＋１）を排出するものとし、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であるとき、回路ＭＣはＩ（−１）を排出し、回路ＭＣｒはＩ（−１）を排出するものとする。
　更に、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ−１）が“＋１”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ−１）が“−１”であるときに、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣと配線ＯＬ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ−１）が“０”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間、および、回路ＭＣと配線ＯＬＢ［ｊ］との間は、非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間、および、回路ＭＣｒとＯＬＢ［ｊ］との間は、非導通となる」状態をとるものとする。
　このとき、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流Ｉ［ｉ，ｊ］と、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流ＩＢ［ｉ，ｊ］と、は、下表に示すとおりとなる。なお、場合によっては、Ｉ（−１）の電流量が０となるように、回路ＭＰ［ｉ，ｊ］を構成してもよい。なお、電流Ｉ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬ［ｊ］に流れる電流であってもよい。同様に、電流ＩＢ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬＢ［ｊ］に流れる電流であってもよい。
Figure JPOXMLDOC01-appb-T000006
　そして、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のそれぞれから流れてくるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］のそれぞれが、回路ＡＣＴＦ［ｊ］に入力されることによって、回路ＡＣＴＦ［ｊ］は、一例としては、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］の比較などを行う。回路ＡＣＴＦ［ｊ］は、一例としては、当該比較の結果に応じて、ニューロンＮｊ （ｋ）が第（ｋ＋１）層のニューロンに送信する信号ｚｊ （ｋ）を出力する。
　図１３の演算回路１４０によって、一例としては、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）からの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、の積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を行うことができる。更に、図１３の演算回路のアレイ部ＡＬＰにおいて、回路ＭＰをｎ列設けることで、図７の演算回路１４０と同等の回路を構成できる。つまり、図７の演算回路１４０によって、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれにおける、積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を同時に行うことができる。
＜＜演算回路に含まれる回路などの変更例＞＞
　上述した演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０のそれぞれは、式（１．２）の演算ではなく式（１．３）の演算を行う回路に変更することができる。式（１．３）は、式（１．２）の積和の結果にバイアスを与えた演算に相当する。そのため、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０のそれぞれにおいて、配線ＯＬ、及び配線ＯＬＢにバイアスの値を与える回路を設けてもよい。
　図１４に示す演算回路１７０は、図１１の演算回路１５０のアレイ部ＡＬＰに回路ＢＳ［１］乃至回路ＢＳ［ｎ］を加えた回路構成となっている。
　回路ＢＳ［ｊ］は、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、配線ＷＬＢＳと、配線ＷＸＢＳと、に電気的に接続されている。
　配線ＷＬＢＳは、図２の演算回路１１０などの配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］、図７の演算回路１４０などの配線ＷＬ［１］乃至配線ＷＬ［ｍ］と同様に、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を供給するための配線として機能する。そのため、配線ＷＬＢＳは、回路ＷＬＤに電気的に接続されることによって、回路ＷＬＤから配線ＷＬＢＳに対して、当該信号を供給することができる。
　配線ＷＸＢＳは、図２の演算回路１１０などの配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］と同様に、ニューロンＮｉ （ｋ−１）から出力された第２データｚｉ （ｋ−１）に対応する情報（例えば、電位、電流値など）を、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に供給する配線として機能する。そのため、配線ＷＸＢＳは、回路ＸＬＤに電気的に接続されることによって、回路ＸＬＤから配線ＷＸＢＳに対して、当該情報を供給することができる。
　また、配線ＷＸＢＳは、図７の演算回路１４０などの配線ＷＸ１Ｌ［１］乃至配線ＷＸ１Ｌ［ｎ］と同様に、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に情報を書き込むための選択信号線として兼用してもよい。図１４の演算回路１７０では、配線ＷＸＢＳは、回路ＷＬＤに電気的に接続されている例を示している。このような構成の場合、回路ＷＬＤは、配線ＷＬＢＳ、配線ＷＸＢＳのそれぞれに、回路ＢＳ［１］乃至回路ＢＳ［ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を供給することができる。
　演算回路１７０のアレイ部ＡＬＰのｊ列において、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］から配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］に流れる電流量は、それぞれ式（１．５）、式（１．６）で表すことができる。また、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］のそれぞれは、回路ＢＳ［ｊ］に電気的に接続されているため、回路ＢＳ［ｊ］から配線ＯＬ［ｊ］に流れる電流をＩＢＩＡＳ［ｊ］、回路ＢＳ［ｊ］から配線ＯＬＢ［ｊ］に流れる電流をＩＢＩＡＳＢ［ｊ］としたとき、式（１．５）、式（１．６）のそれぞれは下の式に書き直すことができる。
Figure JPOXMLDOC01-appb-M000007
　これにより、式（１．３）の演算として、バイアスが含まれるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］を生成することができる。また、バイアスが含まれるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］は、回路ＡＣＴＦ［ｊ］に入力されることによって、バイアスがかかった、ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を生成することができる。
　図１４の演算回路１７０では、回路ＢＳ［１］乃至回路ＢＳ［ｎ］は、アレイ部ＡＬＰに対して１行分設けた構成としたが、本発明の一態様は、これに限定されない。例えば、回路ＢＳ［１］乃至回路ＢＳ［ｎ］は、アレイ部ＡＬＰに対して２行以上設けてもよい。
　上述した、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰ、切り替え回路ＴＷなどのそれぞれに含まれているトランジスタの一部、または、全部は、一例としては、ＯＳトランジスタであることが好ましい。例えば、オフ電流を低くすることが望ましいようなトランジスタの場合、具体例としては、容量素子などに蓄積された電荷を保持する機能を有するトランジスタは、ＯＳトランジスタであることが好ましい。特に、当該トランジスタとしてＯＳトランジスタを適用する場合、ＯＳトランジスタは、特に実施の形態５に記載するトランジスタの構造であることがより好ましい。ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物としては、例えば、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛から一又は複数選ばれる材料とすることができる。特に、インジウム、ガリウム、亜鉛からなる金属酸化物は、バンドギャップが高く、真性（Ｉ型ともいう。）、又は実質的に真性である半導体であって、当該金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。また、当該金属酸化物がチャネル形成領域に含まれるＯＳトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下とすることができる。また当該ＯＳトランジスタは、金属酸化物のキャリア濃度が低いため、ＯＳトランジスタの温度が変化した場合でも、オフ電流は低いままとなる。例えば、ＯＳトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。
　ただし、本発明の一態様は、上記に限定されず、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰ、切り替え回路ＴＷなどに含まれるトランジスタは、ＯＳトランジスタでなくてもよい。ＯＳトランジスタ以外では、一例としては、チャネル形成領域にシリコンを含むトランジスタ（Ｓｉトランジスタ）としてもよい。また、シリコンとしては、例えば、単結晶シリコン、非晶質シリコン（水素化アモルファスシリコンという場合がある）、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどがチャネル形成領域に含まれているトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体がチャネル形成領域に含まれているトランジスタ、カーボンナノチューブがチャネル形成領域に含まれるトランジスタ、有機半導体がチャネル形成領域に含まれるトランジスタ等を用いることができる。
　なお、ＯＳトランジスタの半導体層の金属酸化物において、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい場合もある。そのため、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０は、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰなどに含まれるｎチャネル型トランジスタとしてＯＳトランジスタを適用し、ｐチャネル型トランジスタとしてＳｉトランジスタを適用した構成としてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、実施の形態１で説明した回路ＭＰの具体的な構成例について説明する。
　なお、実施の形態１では、回路ＭＰの符号に、アレイ部ＡＬＰ内の位置を示す［１，１］、［ｉ，ｊ］、［ｍ，ｎ］等を付記したが、本実施の形態では、特に断らない限り、回路ＭＰの符号に対して［１，１］、［ｉ，ｊ］、［ｍ，ｎ］等の記載を省略する。
＜構成例１＞
　初めに、図９Ｂの回路ＭＰに適用できる回路構成の例について説明する。図１５Ａに示す回路ＭＰは、図９Ｂの回路ＭＰの構成の一例であり、図１５Ａの回路ＭＰに含まれている回路ＭＣは、一例としては、トランジスタＭ１乃至トランジスタＭ４と、容量Ｃ１と、を有する。なお、例えば、トランジスタＭ２と、容量Ｃ１とによって、回路ＨＣが構成されている。
　図１５Ａの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
　図１５Ａに図示しているトランジスタＭ１乃至トランジスタＭ４は、一例としては、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、トランジスタＭ１乃至トランジスタＭ４のそれぞれは第１ゲートと第２ゲートとを有する。特に、一例としては、トランジスタＭ３、及びトランジスタＭ４のそれぞれのサイズは等しいことが好ましい。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。例えば、図１５Ｂに示すとおり、トランジスタＭ１のバックゲートが容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、に電気的に接続される構成としてもよい。
　また、本発明の一態様の半導体装置は、トランジスタのバックゲートの接続構成に依らない。図１５Ａに図示されているトランジスタＭ１乃至トランジスタＭ４には、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ２のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに固定電位、又は可変電位を与えてもよい。なお、これについては、図１５Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図１５Ａに図示しているトランジスタＭ１乃至トランジスタＭ４は、図１５Ｃに示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。なお、これについては、図１５Ａに示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　また、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることができる。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることができる。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることができる。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することができる。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることができる。そのため、開口率が向上させることができる。
　なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｓｎ−Ｏ、Ｔｉ−Ｏ、Ａｌ−Ｚｎ−Ｓｎ−Ｏ（ＡＺＴＯ）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏなど）などを有するトランジスタを用いることができる。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることができる。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することができる。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることもできる。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。
　なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
　なお、トランジスタの一例としては、有機半導体、カーボンナノチューブなどを有するトランジスタを用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。有機半導体、カーボンナノチューブなどを有するトランジスタを用いた装置は、衝撃に強くすることができる。
　なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることができる。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることができる。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことができる。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することができる。
　なお、トランジスタの一例としては、活性層の上下にゲート電極が配置されている構造のトランジスタを適用することができる。活性層の上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル形成領域が増えるため、電流値の増加を図ることができる。または、活性層の上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
　なお、トランジスタの一例としては、活性層の上にゲート電極が配置されている構造、活性層の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、活性層を並列に接続した構造、又は活性層が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型、ＴＲＩ−ＧＡＴＥ型、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることができる。
　なお、トランジスタの一例としては、活性層（もしくはその一部）にソース電極、又はドレイン電極の少なくとも一が重なっている構造のトランジスタを用いることができる。活性層（もしくはその一部）にソース電極又はドレイン電極の少なくとも一が重なる構造にすることによって、活性層の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
　なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。
　例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することができる。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
　また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板、可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
　つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
　なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
　なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ　Ｍｏｕｎｔ　Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
　図１５Ａの回路ＭＰにおいて、トランジスタＭ１の第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１の第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。トランジスタＭ１のゲートは、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、に電気的に接続されている。容量Ｃ１の第２端子は、配線ＶＥに電気的に接続されている。トランジスタＭ２の第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ２のゲートは配線ＷＬに電気的に接続されている。トランジスタＭ３の第２端子は配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線ＷＸ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は配線ＯＬＢに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。
　回路ＭＣｒにおいて、回路ＭＣと異なる接続構成について説明する。トランジスタＭ３ｒの第２端子は、配線ＯＬでなく、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＯＬＢでなく、配線ＯＬに電気的に接続されている。トランジスタＭ１ｒの第１端子と、容量Ｃ１ｒの第１端子と、は、配線ＶＥｒに電気的に接続されている。
　なお、図１６Ａに示すように、トランジスタＭ１の第１端子は、配線ＶＥではなく、別の配線として配線ＶＥｍに電気的に接続されていてもよい。また、同様に、トランジスタＭ１ｒの第１端子は、配線ＶＥｒではなく、別の配線として配線ＶＥｍｒに電気的に接続されていてもよい。なお、図１６Ａだけでなく、他の図面の回路図においても、トランジスタＭ１の第１端子が、配線ＶＥではなく、別の配線ＶＥｍに電気的に接続されるような構成、及び／又は、トランジスタＭ１ｒの第１端子が、配線ＶＥｒではなく、別の配線ＶＥｍｒに電気的に接続されるような構成にしてもよい。
　なお、図１５Ａに示す回路ＨＣにおいて、トランジスタＭ１のゲートと、容量Ｃ１の第１端子と、トランジスタＭ２の第１端子と、の電気的接続点をノードｎ１としている。
　回路ＨＣは、実施の形態１で説明したとおり、一例としては、第１データに応じた電位を保持する機能を有する。図１５Ａの回路ＭＣに含まれている回路ＨＣへの当該電位の保持は、トランジスタＭ２、及びトランジスタＭ３をオン状態としたときに、配線ＯＬから電位を入力して、容量Ｃ１に書き込み、その後にトランジスタＭ２をオフ状態にすることで行われる。これによって、ノードｎ１の電位を、第１データに応じた電位として保持することができる。このとき、配線ＯＬから電流を入力し、その電流の大きさに応じた大きさの電位を容量Ｃ１に保持することができる。そのため、トランジスタＭ１の電流特性のばらつきの影響を低減することができる。
　また、トランジスタＭ１は、ノードｎ１の電位を長時間保持するため、オフ電流が小さいトランジスタを適用するのが好ましい。オフ電流が小さいトランジスタとしては、例えば、ＯＳトランジスタを用いることができる。また、トランジスタＭ１として、バックゲートを有するトランジスタを適用し、バックゲートに低レベル電位を印加して、閾値電圧をプラス側にシフトさせて、オフ電流を小さくする構成としてもよい。
　後述する動作例において、回路ＭＰに入出する電流について簡易的に説明するため、図１５Ａに示す配線ＯＬの両端をそれぞれノードｉｎａ、ノードｏｕｔａとし、配線ＯＬＢの両端をそれぞれノードｉｎｂ、ノードｏｕｔｂとする。
　配線ＶＥは、一例としては、定電圧を供給する配線として機能する。当該定電圧としては、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、または、トランジスタＭ４ｒがｎチャネル型トランジスタである場合、及び／又は図８Ａ乃至図８Ｄにおいて配線ＶＳＯが与える電位が高レベル電位である場合には、例えば、低レベル電位であるＶＳＳ、接地電位、または、それら以外の低レベル電位などとすることができる。また、配線ＶＥｍ、配線ＶＥｒ、配線ＶＥｍｒのそれぞれは、配線ＶＥと同様に、定電圧を供給する電圧線として機能し、当該定電圧としては、低レベル電位であるＶＳＳ、ＶＳＳ以外の低レベル電位、接地電位などとすることができる。また、当該定電圧としては、高レベル電位であるＶＤＤとしてもよい。この場合、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］として、図５Ａ乃至図５Ｅ、図６Ａ乃至図６Ｄ、図６Ｆのいずれかを適用している場合、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］に電気的に接続されている配線ＶＡＬが与える定電圧は、配線ＶＥ、配線ＶＥｒが与える電位ＶＤＤよりも高い電位とするのが好ましい。
　また、配線ＶＥ、配線ＶＥｍ、配線ＶＥｒ、及び配線ＶＥｍｒのそれぞれが供給する定電圧は、互いに異なってもよいし、一部又は全てが同一であってもよい。また、それぞれの配線が供給する電圧が同一である場合には、それらの配線を選択して、同一の配線としてもよい。例えば、配線ＶＥ、配線ＶＥｍ、配線ＶＥｒ、及び配線ＶＥｍｒのそれぞれの与える定電圧がほぼ等しい場合、図１６Ｂの回路ＭＰのとおり、配線ＶＥｍ、配線ＶＥｒ、及び配線ＶＥｍｒは配線ＶＥと同一の配線とすることができる。または、例えば、配線ＶＥ、及び配線ＶＥｒのそれぞれの与える定電圧がほぼ等しい場合、配線ＶＥと配線ＶＥｒとを一本の同一の配線とすることができる。または、例えば、配線ＶＥｍ、配線ＶＥｍｒのそれぞれの与える定電圧がほぼ等しい場合、配線ＶＥｍと配線ＶＥｍｒとを一本の同一の配線とすることができる。同様に、図１６Ａにおいても、例えば、配線ＶＥと配線ＶＥｒとを一本の同一の配線として、配線ＶＥｍと配線ＶＥｍｒとを一本の同一の配線としてもよい。または例えば、配線ＶＥと配線ＶＥｍｒとを一本の同一の配線として、配線ＶＥｍと配線ＶＥｒとを一本の同一の配線としてもよい。
　また、図１５Ａの回路ＭＰの構成は、状況に応じて、変更することができる。例えば、図１７Ａに示すとおり、図１５Ａの回路ＭＰのトランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれをｐチャネル型トランジスタであるトランジスタＭ１ｐ、トランジスタＭ１ｐｒ、トランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒに置き換えてもよい。トランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒとしては、一例としては、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造のｐチャネル型トランジスタを適用することができる。また、この場合、配線ＶＥ、及び配線ＶＥｒが与える定電圧は、高レベル電位であるＶＤＤとするのが好ましい。また、この場合に加え、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、及び演算回路１６０の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］として、図５Ａ乃至図５Ｅ、図６Ａ乃至図６Ｄ、図６Ｆのいずれかを適用している場合、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］に電気的に接続されている配線ＶＡＬが与える定電圧は、接地電位、又はＶＳＳとするのが好ましい。このように、配線の電位を変更した場合には、電流が流れる向きも変更されることとなる。
　また、同様に、トランジスタＭ２についてもｐチャネル型のトランジスタに置き換えてもよい（図示しない）。
　また、例えば、図１７Ｂに示す通り、図１５Ａの回路ＭＰのトランジスタＭ４、Ｍ４ｒのそれぞれをｐチャネル型トランジスタであるトランジスタＭ４ｐ、Ｍ４ｐｒに置き換えてもよい。また、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒのそれぞれのゲートに接続する配線を、配線ＷＸＬとして１本にまとめることによって、回路ＭＰは、０以外の第１データ（例えば、重み係数など）を保持することができる。
　また、例えば、図１７Ｃに示す通り、図１５Ａの回路ＭＰのトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれをアナログスイッチＡＳ３、アナログスイッチＡＳ４、アナログスイッチＡＳ３ｒ、アナログスイッチＡＳ４ｒに置き換えてもよい。なお、図１７Ｃには、アナログスイッチＡＳ３、アナログスイッチＡＳ４、アナログスイッチＡＳ３ｒ、及びアナログスイッチＡＳ４ｒを動作させるため、配線ＷＸ１ＬＢ、及び配線Ｘ２ＬＢも図示している。配線ＷＸ１ＬＢは、アナログスイッチＡＳ３、及びアナログスイッチＡＳ３ｒに電気的に接続され、配線Ｘ２ＬＢは、アナログスイッチＡＳ４、及びアナログスイッチＡＳ４ｒに電気的に接続されている。配線ＷＸ１ＬＢには、配線ＷＸ１Ｌに入力される信号の反転信号が入力され、配線Ｘ２ＬＢには、配線Ｘ２Ｌに入力される信号の反転信号が入力される。また、配線ＷＸ１Ｌ、及び配線Ｘ２Ｌを１本の配線としてまとめ、かつ配線ＷＸ１ＬＢ、及び配線Ｘ２ＬＢを１本の配線としてまとめてもよい（図示しない）。なお、一例としては、アナログスイッチＡＳ３、アナログスイッチＡＳ４、アナログスイッチＡＳ３ｒ、及びアナログスイッチＡＳ４ｒは、ｎチャネル型トランジスタとｐチャネル型トランジスタとを用いたＣＭＯＳ構成としてもよい。
　また、図１５Ａ乃至図１５Ｃ、図１６Ａ乃び図１６Ｂに示したトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのサイズ、例えば、チャネル長及びチャネル幅はそれぞれ等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。また、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒに流れる電流を揃えることができる可能性がある。また、同様に、図１５Ａ乃至図１５Ｃ、図１６Ａ乃び図１６Ｂに示したトランジスタＭ１、及びトランジスタＭ１ｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図１５Ａ乃至図１５Ｃ、図１６Ａ乃び図１６Ｂに示したトランジスタＭ２、トランジスタＭ２ｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図１７Ａに示したトランジスタＭ１ｐ、及びトランジスタＭ１ｐｒのサイズはそれぞれ等しいことが好ましい。また、同様に、図１７Ａに示したトランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、及びトランジスタＭ４ｐｒのサイズはそれぞれ等しいことが好ましい。
＜＜動作例＞＞
　次に、図１５Ａに示した回路ＭＰの動作例について説明する。図１８Ａ乃至図１８Ｃ、図１９Ａ乃至図１９Ｃ、図２０Ａ乃至図２０Ｃは、回路ＭＰの動作例を示したタイミングチャートであり、それぞれ、配線ＷＬ、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、ノードｎ１、ノードｎ１ｒの電位の変動を示している。なお、図１８Ａ乃至図１８Ｃ、図１９Ａ乃至図１９Ｃ、図２０Ａ乃至図２０Ｃに記載しているｈｉｇｈは高レベル電位を示し、ｌｏｗは低レベル電位を示している。また、本動作例において、配線ＯＬからノードｏｕｔａに（または、ノードｏｕｔａから配線ＯＬに）出力される電流量をＩＯＬとしている。また、配線ＯＬＢからノードｏｕｔｂに（または、ノードｏｕｔｂから配線ＯＬＢに）出力される電流量をＩＯＬＢとしている。図１８Ａ乃至図１８Ｃ、図１９Ａ乃至図１９Ｃ、図２０Ａ乃至図２０Ｃに示すタイミングチャートでは、ＩＯＬ、ＩＯＬＢの変化量も図示している。
　なお、本動作例では、配線ＶＥ、及び配線ＶＥｒが与える定電圧はＶＳＳ（低レベル電位）とする。この場合、図８Ａ乃至図８Ｄにおいて、配線ＶＳＯには高レベル電位が与えられ、配線ＶＳＯから切り替え回路ＴＷ、配線ＯＬを介して、配線ＶＥ又は配線ＶＥｒに電流が流れることになる。同様に、配線ＶＳＯから切り替え回路ＴＷ、配線ＯＬＢを介して、配線ＶＥ又は配線ＶＥｒに電流が流れることになる。
　また、本動作例では、図８Ａにおいて、配線ＶＣＮが与える電位をＶＳＳとする。配線ＶＣＮとトランジスタＭ１の第２端子との間を導通状態にすることによって、トランジスタＭ１の第２端子にはＶＳＳが与えられる。詳しくは後述するが、このとき、トランジスタＭ１のゲートの電位もＶＳＳになるため、トランジスタＭ１はオフ状態となる。同様に、配線ＶＣＮとトランジスタＭ１ｒの第２端子との間を導通状態にすることによって、トランジスタＭ１ｒの第２端子とゲートの電位はＶＳＳとなるため、トランジスタＭ１ｒはオフ状態となる。
　図１５Ａに示した回路ＭＰにおいて、トランジスタＭ２、及びトランジスタＭ３がオン状態のとき、トランジスタＭ１はダイオード接続の構成となる。そのため、配線ＯＬから回路ＭＣに電流が流れるとき、トランジスタＭ１の第２端子とトランジスタＭ１のゲートと、のそれぞれの電位はほぼ等しくなる。当該電位は、配線ＯＬから回路ＭＣに流れる電流量とトランジスタＭ１の第１端子の電位（ここではＶＳＳ）などによって定められる。ここで、トランジスタＭ１のゲートの電位を容量Ｃ１に保持し、その後にトランジスタＭ２をオフ状態にすることによって、トランジスタＭ１は、トランジスタＭ１のゲートの電位に応じた電流を流す電流源として機能する。そのため、トランジスタＭ１の電流特性のばらつきの影響を低減することができる。
　例えば、トランジスタＭ２、及びトランジスタＭ３がオン状態で、配線ＯＬから回路ＭＣを介して配線ＶＥにＩ１の電流量が流れたとき、トランジスタＭ１のゲート（ノードｎ１）の電位はＶ１となるものとする。ここで、トランジスタＭ２をオフ状態にすることによって、Ｖ１は回路ＨＣによって保持される。これにより、トランジスタＭ１は、トランジスタＭ１の第１端子の電位ＶＳＳと、トランジスタＭ１のゲートの電位Ｖ１に応じた電流量であるＩ１をトランジスタＭ１のソース−ドレイン間に流すことができる。本明細書等では、このような動作を「トランジスタＭ１は、トランジスタＭ１のソース−ドレイン間に流れる電流量をＩ１に設定された」、「トランジスタＭ１は、トランジスタＭ１のソース−ドレイン間に流れる電流量をＩ１にプログラミングされた」などと呼称する。
　本動作例では、配線ＯＬから回路ＭＣに流れる電流量を０、Ｉ１、Ｉ２の３種類とする。このため、トランジスタＭ１に設定される電流量は０、Ｉ１、Ｉ２の３種類となる。例えば、回路ＨＣに保持されている、トランジスタＭ１のゲートの電位がＶＳＳであるとき、トランジスタＭ１の第１端子、第２端子のそれぞれの電位もＶＳＳであるため、トランジスタＭ１のしきい値電圧が０より高ければ、トランジスタＭ１はオフ状態となる。このため、トランジスタＭ１のソース−ドレイン間に電流は流れないので、トランジスタＭ１のソース−ドレイン間に流れる電流量は０に設定されている、ということができる。また、例えば、回路ＨＣに保持されている、トランジスタＭ１のゲートの電位がＶ１であるとき、トランジスタＭ１のしきい値電圧がＶ１−ＶＳＳよりも低ければ、トランジスタＭ１はオン状態となる。このとき、トランジスタＭ１に流れる電流量をＩ１とする。このため、トランジスタＭ１のゲートの電位がＶ１であるとき、トランジスタＭ１のソース−ドレイン間に流れる電流量はＩ１に設定されている、ということができる。また、例えば、回路ＨＣに保持されている、トランジスタＭ１のゲートの電位がＶ２であるとき、トランジスタＭ１のしきい値電圧がＶ２−ＶＳＳよりも低ければ、トランジスタＭ１はオン状態となる。このとき、トランジスタＭ１に流れる電流量をＩ２とする。このため、トランジスタＭ１のゲートの電位がＶ２であるとき、トランジスタＭ１のソース−ドレイン間に流れる電流量はＩ２に設定されている、ということができる。
　なお、Ｉ１の電流量は、０よりも大きく、Ｉ２よりも小さいものとする。また、電位Ｖ１は、ＶＳＳよりも高く、Ｖ２よりも低いものとする。また、トランジスタＭ１のしきい値電圧は、０よりも高く、Ｖ１−ＶＳＳよりも低いものとする。また、Ｉ１は、例えば、図８Ａの説明における、定電流源回路ＩＳＣ１が生成するＩｕｔに置き換えることができ、また、Ｉ２は、例えば、図８Ａの説明における、定電流源回路ＩＳＣ２が生成する２Ｉｕｔに置き換えることができる。
　また、動作例を説明する前に、回路ＭＰが保持する第１データ（例えば、ここでは重み係数とする。）を次の通りに定義する。回路ＨＣのノードｎ１にＶＳＳ、回路ＨＣｒのノードｎ１ｒにＶＳＳが保持されているとき、回路ＭＰは第１データ（重み係数）として“０”を保持しているものとする。回路ＨＣのノードｎ１にＶ１、回路ＨＣｒのノードｎ１ｒにＶＳＳが保持されているとき、回路ＭＰは第１データ（重み係数）として“＋１”を保持しているものとする。回路ＨＣのノードｎ１にＶ２、回路ＨＣｒのノードｎ１ｒにＶＳＳが保持されているとき、回路ＭＰは第１データ（重み係数）として“＋２”を保持しているものとする。回路ＨＣのノードｎ１にＶＳＳ、回路ＨＣｒのノードｎ１ｒにＶ１が保持されているとき、回路ＭＰは第１データ（重み係数）として“−１”を保持しているものとする。回路ＨＣのノードｎ１にＶＳＳ、回路ＨＣｒのノードｎ１ｒにＶ２が保持されているとき、回路ＭＰは第１データ（重み係数）として“−２”を保持しているものとする。
　また、回路ＭＰに入力される第２データ（例えば、ここではニューロンの信号の値（演算値）とする。）を一例として次の通りに定義する。配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が印加されているとき、回路ＭＰには、第２データ（ニューロンの信号の値）として“＋１”が入力されている。配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が印加されているとき、回路ＭＰには、第２データ（ニューロンの信号の値）として“−１”が入力されている。配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が印加されているとき、回路ＭＰには、第２データ（ニューロンの信号の値）として“０”が入力されるものとする。なお、一例としては、高レベル電位としては、ＶＤＤ、または、ＶＤＤよりも１０％以上、もしくは、２０％以上高い電位をとるものとする。
　また、本明細書などにおいて、トランジスタＭ１、及びトランジスタＭ１ｒは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１、及びトランジスタＭ１ｒは、線形領域で動作してもよい。また、トランジスタＭ１、及びトランジスタＭ１ｒに流れる電流量を小さくするため、トランジスタＭ１、及びトランジスタＭ１ｒは、サブスレッショルド領域で動作してもよい。又は、トランジスタＭ１、及びトランジスタＭ１ｒは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１、及びトランジスタＭ１ｒは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ１、及びトランジスタＭ１ｒは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒは、オン状態のときは飽和領域で動作してもよく、又はサブスレッショルド領域で動作してもよい。又は、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　以下では、第１データ（例えば、以下では重み係数とする。）、及び第２データ（例えば、以下では、ニューロンの信号の値（演算値）など）のそれぞれが取り得る値の組み合わせ毎に、回路ＭＰの動作例を説明する。
〔条件１〕
　初めに、一例として、第１データ（重み係数）が“０”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“＋１”である場合を考える。図１８Ａは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ２までの間では、回路ＨＣ、及び回路ＨＣｒには、初期の電位が保持されている。図１８Ａでは、例えば、ノードｎ１、ノードｎ１ｒには、初期の電位として、電位ＶＳＳよりも高い電位が保持されているものとする。
　また、配線ＷＬ、配線ＷＸ１Ｌ、配線Ｘ２Ｌには、低レベル電位が印加されている。これによって、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートには、低レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態となる。
　時刻Ｔ２から時刻Ｔ３までの間において、配線ＷＬと、配線ＷＸ１Ｌには、高レベル電位が印加される。これにより、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒのそれぞれのゲートには、高レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となる。
　また、図１８Ａには図示していないが、配線ＯＬ、及び配線ＯＬＢのそれぞれには、初期化電位としてＶｉｎｉが印加される。トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となっているため、回路ＨＣのノードｎ１、及び回路ＨＣｒのノードｎ１ｒのそれぞれの電位はＶｉｎｉとなる。つまり、時刻Ｔ２から時刻Ｔ３までの間では、回路ＨＣのノードｎ１、及び回路ＨＣｒのノードｎ１ｒのそれぞれの電位の初期化が行われる。
　なお、初期化電位のＶｉｎｉとしては、例えば、接地電位とするのが好ましい。また、初期化電位のＶｉｎｉとしては、ＶＳＳ、接地電位よりも高い電位、又は接地電位よりも低い電位としてもよい。また、配線ＯＬ、及び配線ＯＬＢのそれぞれに与える初期化電位Ｖｉｎｉは互いに異なる電位としてもよい。なお、配線ＯＬ、及び配線ＯＬＢのそれぞれに初期化電位Ｖｉｎｉを入力しなくてもよい。なお、必ずしも、時刻Ｔ２から時刻Ｔ３までの期間を設けなくてもよい。または、必ずしも、時刻Ｔ２から時刻Ｔ３までの間において、初期化を行わなくてもよい。
　時刻Ｔ３から時刻Ｔ４までの間において、配線ＯＬから回路ＭＣに電位ＶＳＳが入力され、配線ＯＬＢから回路ＭＣｒに電位ＶＳＳが入力される。これは、図８Ａにおいて、スイッチＳＷＬ、及びスイッチＳＷＬＢをオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることによって行われる。これによって、回路ＨＣのノードｎ１の電位はＶＳＳとなり、回路ＨＣｒのノードｎ１ｒの電位はＶＳＳとなる。これにより、回路ＭＣにおいて、トランジスタＭ１は電流量として０を流すように設定されるため、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ１ｒは電流量として０を流すように設定されるため、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、時刻Ｔ３から時刻Ｔ４までの間において、トランジスタＭ１、トランジスタＭ１ｒはオフ状態となるため、配線ＯＬと配線ＶＥとの間は非導通状態となり、配線ＯＬＢと配線ＶＥｒとの間は非導通状態となる。
　時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬと、配線ＷＸ１Ｌには、低レベル電位が印加される。これにより、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒのそれぞれのゲートには、低レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒのそれぞれはオフ状態となる。トランジスタＭ２、トランジスタＭ２ｒがオフ状態になることにより、回路ＨＣのノードｎ１の電位ＶＳＳが保持され、回路ＨＣｒのノードｎ１ｒの電位ＶＳＳが保持される。また、トランジスタＭ３がオフ状態になることによって、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れなくなる。また、同様に、トランジスタＭ３ｒがオフ状態になることによって、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れなくなる。
　時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの第１データ（重み係数）として“０”が設定される。また、回路ＭＰに第１データ（重み係数）が設定された後は、図８Ａにおいて、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、及びスイッチＳＷＬＢをオフ状態としてもよい。なお、回路ＭＰに重み係数が設定された後（例えば、時刻Ｔ４から時刻Ｔ５までの間など）に、スイッチＳＷＨ、及びスイッチＳＷＨＢをオン状態にして、配線ＯＬ、及び配線ＯＬＢの電位を配線ＶＣＮ２が与える電位（例えば、高レベル電位とすることができる。）にプリチャージしてもよい。配線ＯＬ、及び配線ＯＬＢを高レベル電位にプリチャージした後は、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態としてもよい。
　時刻Ｔ５以降において、回路ＭＰへのニューロンの信号（演算値）“＋１”の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。
　このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。なお、トランジスタＭ１はオフ状態となっているため（電流量として０を流すように設定されているため）、回路ＭＣにおいて、配線ＯＬ、及び配線ＯＬＢから配線ＶＥまでの間に電流は流れない。同様に、トランジスタＭ１ｒはオフ状態となっているため（電流量として０を流すように設定されているため）、回路ＭＣｒにおいて、配線ＯＬ、及び配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の前後で変化しない。そのため、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
　ところで、本条件は、第１データ（重み係数）を“０”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“＋１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
　なお、第１データ（例えば、重み係数など）は、一旦入力すると、その値を更新せずに、第２データ（ニューロンの信号の値、又は演算値など）の方のみを変更することによって、複数の積和演算処理を行うことができる。この場合、第１データ（重み係数）の更新が不要となるため、消費電力を低減することができる。なお、第１データ（重み係数）の更新を少なくするためには、第１データ（重み係数）を長期間保持する必要がある。このとき、例えば、ＯＳトランジスタを用いると、オフ電流が低いことを利用して、第１データ（重み係数）を長期間保持することが可能となる。
〔条件２〕
　次に、一例として、第１データ（重み係数）が“＋１”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“＋１”である場合を考える。図１８Ｂは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ３までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作の説明を参酌する。
　時刻Ｔ３から時刻Ｔ４までの間において、配線ＯＬから回路ＭＣに電流量してＩ１が入力され、配線ＯＬＢから回路ＭＣｒに電位ＶＳＳが入力される。これは、図８Ａにおいて、スイッチＳＷＩ、及びスイッチＳＷＬＢをオン状態にし、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることによって行われる。これによって、回路ＨＣのノードｎ１の電位はＶ１となり、回路ＨＣｒのノードｎ１ｒの電位はＶＳＳとなる。これにより、回路ＭＣにおいて、トランジスタＭ１は電流量としてＩ１を流すように設定されるため、配線ＯＬから回路ＭＣを介して配線ＶＥに電流量としてＩ１が流れる。また、回路ＭＣｒにおいて、トランジスタＭ１ｒは電流量として０を流すように設定されるため、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れない。
　時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬと、配線ＷＸ１Ｌには、低レベル電位が印加される。これにより、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートには、低レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となる。トランジスタＭ２、及びトランジスタＭ２ｒがオフ状態になることにより、回路ＨＣのノードｎ１の電位Ｖ１が保持され、回路ＨＣｒのノードｎ１ｒの電位ＶＳＳが保持される。また、トランジスタＭ３がオフ状態になることによって、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れなくなる。また、同様に、トランジスタＭ３ｒがオフ状態になることによって、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れなくなる。
　時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの第１データ（重み係数）として“＋１”が設定される。また、回路ＭＰに第１データ（重み係数）が設定された後は、図８Ａにおいて、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢをオフ状態としてもよい。なお、回路ＭＰに第１データ（重み係数）が設定された後に、スイッチＳＷＨ、及びスイッチＳＷＨＢをオン状態にして、配線ＯＬ、及び配線ＯＬＢを配線ＶＣＮ２が与える電位（例えば、高レベル電位とすることができる。）にプリチャージしてもよい。配線ＯＬ、及び配線ＯＬＢを高レベル電位にプリチャージした後は、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態としてもよい。
　時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“＋１”の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。
　このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。回路ＭＣにおいて、トランジスタＭ３がオン状態となり、トランジスタＭ１がオン状態となるため（電流量としてＩ１を流すように設定されており、かつトランジスタＭ１の第２端子に配線ＯＬの電位が入力されるため）、配線ＯＬから配線ＶＥまでの間に電流が流れる。また、回路ＭＣにおいて、トランジスタＭ４がオフ状態になっているため、配線ＯＬＢから配線ＶＥまでの間に電流は流れない。一方、回路ＭＣｒにおいて、トランジスタＭ３ｒがオン状態になっているが、トランジスタＭ１ｒがオフ状態になっているため（電流量として０を流すように設定されているため）、配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ４ｒがオフ状態になっているため、配線ＯＬから配線ＶＥｒまでの間に電流は流れない。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ５以降にＩ１増加し、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の前後で変化しない。そのため、回路ＡＦＰと配線ＯＬとの間には電流量Ｉ１の電流ＩＯＬが流れ、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
　ところで、本条件は、第１データ（重み係数）を“＋１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“＋１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“＋１”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋１”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬがＩ１増加し、電流ＩＯＬＢが変化しない場合に対応する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋１”となる結果は、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
　なお、本条件の時刻Ｔ３から時刻Ｔ４までの間において、例えば、配線ＯＬから回路ＭＣに流れる電流をＩ１でなくＩ２に設定することで、回路ＨＣにＶ２を保持することができる。これにより、回路ＭＰの第１データ（重み係数）として“＋２”が設定される。第１データ（重み係数）を“＋２”とし、回路ＭＰに入力されるニューロンの信号を“＋１”とすることにより、式（１．１）から、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“＋２”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋２”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬがＩ２増加し、電流ＩＯＬＢが変化しない場合に対応する。このように、回路ＭＣｒにおいて回路ＨＣｒにＶＳＳを保持し、かつ回路ＭＣにおいて電流量Ｉ１以外を設定することで、回路ＭＰの第１データ（重み係数）として“＋１”以外の正の値を設定することができる。
〔条件３〕
　次に、一例として、第１データ（重み係数）が“−１”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“＋１”である場合を考える。図１８Ｃは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ３までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作の説明を参酌する。
　時刻Ｔ３から時刻Ｔ４までの間において、配線ＯＬから回路ＭＣに電位ＶＳＳが入力され、配線ＯＬＢから回路ＭＣｒに電流量としてＩ１が入力される。これは、図８Ａにおいて、スイッチＳＷＩＢ、及びスイッチＳＷＬをオン状態にし、スイッチＳＷＩ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることによって行われる。これによって、回路ＨＣのノードｎ１の電位はＶＳＳとなり、回路ＨＣｒのノードｎ１ｒの電位はＶ１となる。これにより、回路ＭＣにおいて、トランジスタＭ１は電流量として０を流すように設定されるため、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ１ｒは電流量としてＩ１を流すように設定されるため、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流量としてＩ１が流れる。
　時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬと、配線ＷＸ１Ｌには、低レベル電位が印加される。これにより、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートには、低レベル電位が入力されるため、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となる。トランジスタＭ２、及びトランジスタＭ２ｒがオフ状態になることにより、回路ＨＣのノードｎ１の電位ＶＳＳが保持され、回路ＨＣｒのノードｎ１ｒの電位Ｖ１が保持される。また、トランジスタＭ３がオフ状態になることによって、配線ＯＬから回路ＭＣを介して配線ＶＥに電流は流れなくなる。また、同様に、トランジスタＭ３ｒがオフ状態になることによって、配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに電流は流れなくなる。
　時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの第１データ（重み係数）として“−１”が設定される。また、回路ＭＰに第１データ（重み係数）が設定された後は、図８Ａにおいて、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、及びスイッチＳＷＬＢをオフ状態としてもよい。なお、回路ＭＰに第１データ（重み係数）が設定された後に、スイッチＳＷＨ、及びスイッチＳＷＨＢをオン状態にして、配線ＯＬ、及び配線ＯＬＢを配線ＶＣＮ２が与える電位（例えば、高レベル電位とすることができる。）にプリチャージしてもよい。配線ＯＬ、及び配線ＯＬＢを高レベル電位にプリチャージした後は、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態としてもよい。
　時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“＋１”の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。
　このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。回路ＭＣにおいて、トランジスタＭ３がオン状態になっているが、トランジスタＭ１がオフ状態になっているため（電流量として０を流すように設定されているため）、配線ＯＬから配線ＶＥまでの間に電流が流れない。また、回路ＭＣにおいて、トランジスタＭ４がオフ状態になっているため、配線ＯＬＢから配線ＶＥまでの間に電流は流れない。一方、回路ＭＣｒにおいて、トランジスタＭ３ｒがオン状態となり、トランジスタＭ１ｒがオン状態となるため（電流量としてＩ１を流すように設定されており、かつトランジスタＭ１ｒの第２端子に配線ＯＬＢの電位が入力されるため）、配線ＯＬＢから配線ＶＥｒまでの間に電流が流れる。また、回路ＭＣｒにおいて、トランジスタＭ４ｒがオフ状態になっているため、配線ＯＬから配線ＶＥｒまでの間に電流は流れない。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ５の前後で変化せず、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５以降にＩ１増加する。そのため、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流量Ｉ１の電流ＩＯＬＢが流れる。
　ところで、本条件は、第１データ（重み係数）を“−１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“＋１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“−１”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“−１”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢはＩ１増加する場合に対応する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“−１”となる結果は、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
　なお、本条件の時刻Ｔ３から時刻Ｔ４までの間において、例えば、配線ＯＬＢから回路ＭＣｒに流れる電流をＩ１でなくＩ２に設定することで、回路ＨＣｒにＶ２を保持することができる。これにより、回路ＭＰの第１データ（重み係数）として“−２”が設定される。第１データ（重み係数）を“−２”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“＋１”とすることにより、式（１．１）から、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“−２”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“−２”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢがＩ２増加する場合に対応する。このように、回路ＭＣにおいて回路ＨＣにＶＳＳを保持し、かつ回路ＭＣｒにおいて電流量としてＩ１以外を設定することで、回路ＭＰの重み係数として“−１”以外の負の値を設定することができる。
〔条件４〕
　本条件では、一例として、第１データ（重み係数）を“０”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“−１”とする場合の回路ＭＰの動作を考える。図１９Ａは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ５までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
　時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“−１”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに低レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに高レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオン状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が非導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が導通状態となる。
　このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、及びスイッチＳＷＬＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。なお、トランジスタＭ１はオフ状態となっているため（電流量として０を流すように設定されているため）、回路ＭＣにおいて、配線ＯＬ、及び配線ＯＬＢから配線ＶＥまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の前後で変化しない。同様に、トランジスタＭ１ｒはオフ状態となっているため（電流量として０を流すように設定されているため）、回路ＭＣｒにおいて、配線ＯＬ、及び配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢも、時刻Ｔ５の前後で変化しない。そのため、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
　ところで、本条件は、第１データ（重み係数）を“０”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“−１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、条件１と同様に、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
〔条件５〕
　本条件では、一例として、第１データ（重み係数）を“＋１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“−１”とする場合の回路ＭＰの動作を考える。図１９Ｂは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ５までの間の動作については、条件２の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件２の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
　時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“−１”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに低レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに高レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオン状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が非導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が導通状態となる。
　このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。回路ＭＣにおいて、トランジスタＭ３がオフ状態になっているため、配線ＯＬから配線ＶＥまでの間に電流は流れない。また、回路ＭＣにおいて、トランジスタＭ４がオン状態となり、トランジスタＭ１がオン状態となるため（電流量としてＩ１を流すように設定されており、かつトランジスタＭ１の第２端子に配線ＯＬの電位が入力されるため）、配線ＯＬＢから配線ＶＥまでの間に電流が流れる。一方、回路ＭＣｒにおいて、トランジスタＭ３ｒがオフ状態になっているため、配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ４ｒがオン状態になっているが、トランジスタＭ１ｒがオフ状態になっているため（電流量として０を流すように設定されているため）、配線ＯＬから配線ＶＥｒまでの間に電流が流れない。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ５の前後で変化せず、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５以降にＩ１増加する。そのため、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流量Ｉ１の電流ＩＯＬＢが流れる。
　ところで、本条件は、第１データ（重み係数）を“＋１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“−１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“−１”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“−１”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢはＩ１増加する場合に対応し、これは条件３の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“−１”となる結果は、条件３と同様に、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
　なお、条件２でも記載した通り、本条件の時刻Ｔ３から時刻Ｔ４までの間において、例えば、配線ＯＬから回路ＭＣに流れる電流をＩ１でなくＩ２に設定して、回路ＨＣにＶ２を保持してもよい。これにより、回路ＭＰの第１データ（重み係数）として“＋２”が設定される。第１データ（重み係数）を“＋２”とし、回路ＭＰに入力されるニューロンの信号を“−１”とすることにより、式（１．１）から、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“−２”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“−２”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢがＩ２増加する場合に対応する。このように、回路ＭＣｒにおいて回路ＨＣｒにＶＳＳを保持し、かつ回路ＭＣにおいて電流量Ｉ１以外を設定することで、回路ＭＰの重み係数として“＋１”以外の正の値を設定することができる。
〔条件６〕
　本条件では、一例として、第１データ（重み係数）を“−１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“−１”とする場合の回路ＭＰの動作を考える。図１９Ｃは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ５までの間の動作については、条件３の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件３の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
　時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“−１”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。このとき、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれのゲートに低レベル電位が入力され、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに高レベル電位が入力される。このため、トランジスタＭ３、及びトランジスタＭ３ｒのそれぞれはオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオン状態になる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が非導通状態となり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が導通状態となる。
　このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態として、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態にする。回路ＭＣにおいて、トランジスタＭ３がオフ状態になっているため、配線ＯＬから配線ＶＥまでの間に電流は流れない。また、回路ＭＣにおいて、トランジスタＭ４がオン状態になっているが、トランジスタＭ１がオフ状態になっているため（電流量として０を流すように設定されているため）、配線ＯＬＢから配線ＶＥまでの間に電流は流れない。一方、回路ＭＣｒにおいて、トランジスタＭ３ｒがオフ状態になっているため、配線ＯＬＢから配線ＶＥｒまでの間に電流は流れない。また、回路ＭＣｒにおいて、トランジスタＭ４ｒがオン状態となり、トランジスタＭ１ｒがオン状態となるため（電流量としてＩ１を流すように設定されており、かつトランジスタＭ１ｒの第２端子に配線ＯＬＢの電位が入力されるため）、配線ＯＬから配線ＶＥｒまでの間に電流が流れる。以上より、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ５以降にＩ１増加し、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ５の前後で変化しない。そのため、回路ＡＦＰと配線ＯＬとの間には電流量Ｉ１の電流ＩＯＬが流れ、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
　ところで、本条件は、第１データ（重み係数）を“−１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“−１”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“＋１”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋１”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化し、電流ＩＯＬＢが変化しない場合に対応し、これは条件２の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋１”となる結果は、条件２と同様に、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
　なお、条件３でも記載した通り、本条件の時刻Ｔ３から時刻Ｔ４までの間において、例えば、配線ＯＬＢから回路ＭＣｒに流れる電流をＩ１でなくＩ２に設定して、回路ＨＣｒにＶ２を保持してもよい。これにより、回路ＭＰの第１データ（重み係数）として“−２”が設定される。第１データ（重み係数）を“−２”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“−１”とすることにより、式（１．１）から、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“＋２”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“＋２”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬが変化せず、電流ＩＯＬＢがＩ２増加する場合に対応する。このように、回路ＭＣにおいて回路ＨＣにＶＳＳを保持し、かつ回路ＭＣｒにおいて電流量Ｉ１以外を設定することで、回路ＭＰの重み係数として“−１”以外の負の値を設定することができる。
〔条件７〕
　本条件では、一例として、第１データ（重み係数）が“０”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“０”である場合を条件７として、回路ＭＰの動作を考える。図２０Ａは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ５までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
　時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“０”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態となる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間、回路ＭＣｒと配線ＯＬＢとの間、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。
　このため、回路ＭＣにおいて、トランジスタＭ１に流れる、設定された電流の量に関わらず、配線ＯＬから配線ＶＥ又は配線ＶＥｒの一方までの間に電流は流れない。同様に、回路ＭＣｒにおいて、トランジスタＭ１ｒに流れる、設定された電流の量に関わらず、配線ＯＬＢから配線ＶＥ又は配線ＶＥｒの他方までの間にも電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢのそれぞれは、時刻Ｔ５の前後で変化しない。
　また、このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることで、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態としても、上述の通り、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
　ところで、本条件は、第１データ（重み係数）を“０”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“０”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、条件４の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、条件１、条件４と同様に、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
〔条件８〕
　本条件では、一例として、第１データ（重み係数）が“＋１”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“０”である場合を条件８として、回路ＭＰの動作を考える。図２０Ｂは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ５までの間の動作については、条件２の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件２の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
　時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“０”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態となる。つまり、条件７と同様に、この動作によって、トランジスタＭ１、及びトランジスタＭ１ｒのそれぞれに流れる、設定された電流の量に関わらず、回路ＭＣと配線ＯＬとの間、回路ＭＣｒと配線ＯＬＢとの間、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態となる。このため、配線ＯＬから配線ＶＥ又は配線ＶＥｒの一方までの間に電流は流れず、かつ配線ＯＬＢから配線ＶＥ又は配線ＶＥｒの他方までの間にも電流は流れないため、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢのそれぞれは、時刻Ｔ５の前後で変化しない。
　また、このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、及びスイッチＳＷＬＢをオフ状態にすることで、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態としても、上述の通り、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
　ところで、本条件は、第１データ（重み係数）を“＋１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“０”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、条件４、条件７の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、条件１、条件４、条件７と同様に、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
〔条件９〕
　本条件では、一例として第１データ（重み係数）が“−１”であって、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））が“０”である場合を条件９として、回路ＭＰの動作を考える。図２０Ｃは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ５までの間の動作については、条件３の時刻Ｔ１から時刻Ｔ５までの間の動作と同様であるため、条件３の時刻Ｔ１から時刻Ｔ５までの間の動作の説明を参酌する。
　時刻Ｔ５以降において、回路ＭＰへの第２データ（ニューロンの信号の値（演算値））“０”の入力として、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このとき、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力される。このため、トランジスタＭ３、Ｍ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれはオフ状態となる。つまり、条件７と同様に、この動作によって、トランジスタＭ１、及びトランジスタＭ１ｒのそれぞれに流れる、設定された電流の量に関わらず、回路ＭＣと配線ＯＬとの間、回路ＭＣｒと配線ＯＬＢとの間、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態になる。このため、配線ＯＬから配線ＶＥ又は配線ＶＥｒの一方までの間に電流は流れず、かつ配線ＯＬＢから配線ＶＥ又は配線ＶＥｒの他方までの間にも電流は流れないため、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢのそれぞれは、時刻Ｔ５の前後で変化しない。
　また、このとき、図８Ａにおいて、スイッチＳＷＯ、及びスイッチＳＷＯＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、及びスイッチＳＷＨＢをオフ状態にすることで、配線ＯＬ、及び配線ＯＬＢのそれぞれと回路ＡＦＰとの間を導通状態としても、上述の通り、回路ＡＦＰと配線ＯＬとの間には電流ＩＯＬは流れず、かつ回路ＡＦＰと配線ＯＬＢとの間には電流ＩＯＬＢは流れない。
　ところで、本条件は、第１データ（重み係数）を“−１”とし、回路ＭＰに入力される第２データ（ニューロンの信号の値（演算値））を“０”としているため、式（１．１）を用いると、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積は、“０”となる。第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ５以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、条件４、条件７、条件８の回路動作の結果と一致する。なお、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積が“０”となる結果は、条件１、条件４、条件７、条件８と同様に、図８Ａにおいて、回路ＡＦＰから信号ｚｊ （ｋ）として出力される。
　上述した条件１乃至条件９の動作例の結果を下表にまとめる。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure JPOXMLDOC01-appb-T000008
　ここでは、配線ＯＬ、及び配線ＯＬＢに、回路ＭＣ、回路ＭＣｒが１個ずつ接続されている場合を一例として示した。これについて、図２、図３、図４、図７、図１１、図１２、図１４などに示すように、配線ＯＬ、及び配線ＯＬＢに、回路ＭＣ、回路ＭＣｒが複数個ずつ接続されている場合には、各回路ＭＣ、回路ＭＣｒから出力される電流が、キルヒホッフの電流則に基づいて、足し合わせられることになる。その結果、和の演算が行われることとなる。つまり、回路ＭＣ、回路ＭＣｒにおいて、積の演算が行われ、複数の回路ＭＣ、回路ＭＣｒからの電流の足し合わせにより、和の演算が行われる。以上の結果、積和演算処理が行われることとなる。
　ところで、回路ＭＰの動作において、第１データ（重み係数）を“＋１”、“−１”の２値のみとし、第２データ（ニューロンの信号の値）を“＋１”、“−１”の２値のみとした計算を行うことで、回路ＭＰは排他的論理和の否定の回路（一致回路）と同様の動作を行うことができる。
　また、回路ＭＰの動作において、第１データ（重み係数）を“＋１”、“０”の２値のみとし、第２データ（ニューロンの信号の値）を“＋１”、“０”の２値のみとした計算を行うことで、回路ＭＰは論理積の回路と同様の動作を行うことができる。
　ところで、本動作例では、回路ＭＰの回路ＭＣ、及び回路ＭＣｒが有する回路ＨＣ、回路ＨＣｒに保持されている電位を、ＶＳＳ、Ｖ１、Ｖ２などのように多値としたが、回路ＨＣ、回路ＨＣｒには２値、又はアナログ値を示す電位を保持してもよい。例えば、第１データ（重み係数）として“正のアナログ値”の場合には、回路ＨＣのノードｎ１に高レベルのアナログ電位、回路ＨＣｒのノードｎ１ｒに低レベル電位が保持されている。第１データ（重み係数）として“負のアナログ値”の場合には、例えば、回路ＨＣのノードｎ１に低レベル電位、回路ＨＣｒのノードｎ１ｒに高レベルのアナログ電位が保持されている。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。また、回路ＨＣ、回路ＨＣｒにはアナログ値を示す電位を保持することについては、図１５Ａの回路ＭＰの動作例に限定されず、本明細書等に示す他の回路ＭＰに対しても行ってもよい。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例２＞
　次に、図１５Ａ乃至図１５Ｃ、図１６Ａ、図１６Ｂのそれぞれの回路構成とは異なる、図９Ｂに図示した回路ＭＰに適用できる回路構成の例について説明する。
　図２１Ａに示す回路ＭＰは、図９Ｂの回路ＭＰの構成例を示しており、図１５Ａの回路ＭＰとの違いは、トランジスタＭ２の第２端子が、配線ＯＬでなくトランジスタＭ１の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている点と、トランジスタＭ２ｒの第２端子が、配線ＯＬＢでなくトランジスタＭ１ｒの第２端子と、トランジスタＭ３ｒの第１端子と、トランジスタＭ４ｒの第１端子と、に電気的に接続されている点、とである。
　図２１Ａの回路ＭＰは、図１５Ａの回路ＭＰと同様に動作することができる。
　また、図２１Ａとは異なる、図９Ｂに図示した回路ＭＰに適用できる回路構成の別の例について説明する。図２１Ｂに示す回路ＭＰは、図９Ｂの回路ＭＰの構成例を示しており、図１５Ａの回路ＭＰとの違いは、回路ＭＣにトランジスタＭ１ｃが含まれ、かつトランジスタＭ４の第１端子が、トランジスタＭ１の第２端子とトランジスタＭ３の第２端子でなく、トランジスタＭ１ｃに電気的に接続されている点と、回路ＭＣｒにトランジスタＭ１ｃｒが含まれ、かつトランジスタＭ４ｒの第１端子が、トランジスタＭ１ｒの第２端子とトランジスタＭ３ｒの第２端子でなく、トランジスタＭ１ｃｒに電気的に接続されている点である。
　なお、本明細書などにおいて、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒは、線形領域で動作してもよい。または、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒに流れる電流量を小さくするため、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒは、サブスレッショルド領域で動作してもよい。又は、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。なお、第１データ（例えば、ここでは重み係数とする。）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ１ｃ、及びトランジスタＭ１ｃｒは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　図２１Ｂの回路ＭＰにおいて、トランジスタＭ１ｃの第１端子は、配線ＶＥに電気的に接続されている。また、トランジスタＭ１ｃのゲートは、トランジスタＭ１のゲートと、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。加えて、トランジスタＭ１ｃの第２端子は、トランジスタＭ４の第１端子に電気的に接続されている。
　なお、図２１Ｂの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
　また、図２１Ｂの回路ＭＰと、図１５Ａの回路ＭＰと同様の接続構成となっている箇所については説明を省略する。
　図２１Ｂの回路ＭＰにおいて、トランジスタＭ３、及びトランジスタＭ４に流れる電流は、それぞれトランジスタＭ１、及びトランジスタＭ１ｃのゲートの電位によって決められる。なお、一例としては、トランジスタＭ１、及びトランジスタＭ１ｃのサイズ、例えば、チャネル長及びチャネル幅は互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。また、トランジスタＭ３、及びトランジスタＭ４に流れる電流を揃えることができる可能性がある。
　図２１Ｂの回路ＭＰは、図１５Ａの回路ＭＰと同様に動作することができる。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例３＞
　次に、図９Ｅに図示した回路ＭＰに適用できる回路構成の例について説明する。
　図２２Ａに示す回路ＭＰは、図９Ｅの回路ＭＰの構成例を示しており、図１５Ａの回路ＭＰとの違いは、回路ＭＣにトランジスタＭ５が含まれ、かつ回路ＭＣｒにトランジスタＭ５ｒが含まれている点と、回路ＭＰは配線ＩＬと配線ＩＬＢとに電気的に接続されている点である。
　なお、本明細書などにおいて、トランジスタＭ５、及びトランジスタＭ５ｒは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。但し、本発明の一態様は、これに限定されない。トランジスタＭ５、及びトランジスタＭ５ｒは、飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。または、トランジスタＭ５、及びトランジスタＭ５ｒは、例えば、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ５、及びトランジスタＭ５ｒは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、または、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよい。
　図２２Ａの回路ＭＰにおいて、トランジスタＭ５の第１端子は、トランジスタＭ２の第２端子と、配線ＩＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ１の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。トランジスタＭ５のゲートは、配線ＷＬに電気的に接続されている。
　なお、図２２Ａの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
　また、図２２Ａの回路ＭＰと、図１５Ａの回路ＭＰと同様の接続構成となっている箇所については説明を省略する。
　図２２Ａの回路ＭＰにおいて、構成例１、及び構成例２と同様に、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、及びトランジスタＭ４のサイズ、例えば、チャネル長及びチャネル幅は、それぞれトランジスタＭ１ｒ、トランジスタＭ２ｒ、トランジスタＭ３ｒ、及びトランジスタＭ４ｒのサイズと等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。加えて、トランジスタＭ５のサイズは、トランジスタＭ５ｒのサイズと等しいことが好ましい。
　回路ＭＣ、及び回路ＭＣｒへの電流の設定は、配線ＷＬに高レベル電位を与えて、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ５、及びトランジスタＭ５ｒをオン状態にすることによって行われる。また、回路ＭＣ、及び回路ＭＣｒに電流を設定した後は、回路ＨＣ、及び回路ＨＣｒに設定された電位を保持するため、配線ＷＬに低レベル電位を与えて、トランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ５、及びトランジスタＭ５ｒをオフ状態にすればよい。
　構成例１、構成例２で説明した回路ＭＰでは、第２データ（例えば、ここではニューロンの信号の値）を送信する配線と、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）に応じた情報（例えば、電圧、電流など）を供給、又は保持するための配線と、をまとめて配線ＷＸ１Ｌとしたが、回路ＭＰを図２２Ａの構成とすることによって、第２データ（ニューロンの信号の値）を送信する配線を配線Ｘ１Ｌとして、回路ＭＰに第１データ（重み係数）に応じた情報（例えば、電圧、電流など）を供給、又は保持するための配線を配線ＷＬとすることができる。つまり、図２２Ａの回路ＭＰは、構成例１、構成例２の回路ＭＰの配線ＷＸ１Ｌを、機能毎に分けた構成ということができる。
　また、図２２Ａの回路ＭＰと異なる、回路構成を図２２Ｂに示す。
　図２２Ｂに示す回路ＭＰは、図２２Ａの回路ＭＰのトランジスタＭ５、及びトランジスタＭ５ｒのそれぞれの第１端子の電気的な接続を変更した構成となっている。具体的には、図２２Ｂの回路ＭＰにおいて、トランジスタＭ５の第１端子は、トランジスタＭ２の第１端子と、トランジスタＭ１のゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。
　図２２Ｂに示す構成とすることによって、回路ＭＰは、図２２Ａの回路ＭＰとほぼ同様に動作する。
　なお、図２２Ａ、及び図２２Ｂのそれぞれに示した回路ＭＰは、配線ＩＬを配線ＯＬにまとめ、かつ配線ＩＬＢを配線ＯＬＢにまとめた構成としてもよい。例えば、図２２Ａに示す回路ＭＰにおいて、配線ＩＬを配線ＯＬにまとめ、かつ配線ＩＬＢを配線ＯＬＢにまとめることによって、図２３Ａに示す回路ＭＰの構成にすることができる。また、例えば、図２２Ｂに示す回路ＭＰにおいて、配線ＩＬを配線ＯＬにまとめ、かつ配線ＩＬＢを配線ＯＬＢにまとめることによって、図２３Ｂに示す回路ＭＰの構成にすることができる。なお、図２３Ａ、及び図２３Ｂのそれぞれの回路ＭＰは、図９Ａに図示した回路ＭＰに適用できる回路構成であり、図２３Ａ、及び図２３Ｂのそれぞれの回路ＭＰの動作は、図１５Ａの回路ＭＰの動作の説明を参酌する。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例４＞
　図２４に示す回路ＭＰは、図１５Ａの回路ＭＰと異なり、回路ＨＣ、及び回路ＨＣｒだけでなく、回路ＨＣｓ、及び回路ＨＣｓｒも有する回路の一例である。
　図２４の回路ＭＰに含まれている回路ＭＣは、図２１Ａの回路ＭＰが有する回路素子に加え、トランジスタＭ１ｓ、トランジスタＭ２ｓ、トランジスタＭ６、トランジスタＭ６ｓ、及び容量Ｃ１ｓを有する。また、図２４の回路ＭＰに含まれている回路ＭＣｒは、回路ＭＣと同様の回路素子を有するため、回路ＭＣのトランジスタＭ１ｓ、トランジスタＭ２ｓ、トランジスタＭ６、トランジスタＭ６ｓ、及び容量Ｃ１ｓのそれぞれに対応する、トランジスタＭ１ｓｒ、トランジスタＭ２ｓｒ、トランジスタＭ６ｒ、トランジスタＭ６ｓｒ、及び容量Ｃ１ｓｒを有する。なお、トランジスタＭ２ｓと、容量Ｃ１ｓと、は、回路ＨＣｓに含まれ、トランジスタＭ２ｓｒと、容量Ｃ１ｓｒと、は、回路ＨＣｓｒに含まれている。
　なお、本明細書などにおいて、トランジスタＭ１ｓ、及びトランジスタＭ１ｓｒは、特に断りの無い場合は、トランジスタＭ１、及びトランジスタＭ１ｒと同様に、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１ｓ、及びトランジスタＭ１ｓｒは、線形領域で動作してもよい。また、トランジスタＭ１ｓ、及びトランジスタＭ１ｓｒに流れる電流量を小さくするため、トランジスタＭ１ｓ、及びトランジスタＭ１ｓｒは、サブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１ｓ、及びトランジスタＭ１ｓｒは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ１ｓ、及びトランジスタＭ１ｓｒは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＭ２ｓ、トランジスタＭ２ｓｒ、トランジスタＭ６、トランジスタＭ６ｓ、トランジスタＭ６ｒ、トランジスタＭ６ｓｒは、特に断りの無い場合は、トランジスタＭ２、トランジスタＭ３、トランジスタＭ４などと同様に、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ２ｓ、トランジスタＭ２ｓｒ、トランジスタＭ６、トランジスタＭ６ｓ、トランジスタＭ６ｒ、及びトランジスタＭ６ｓｒは、オン状態のときは飽和領域で動作してもよく、または、サブスレッショルド領域で動作してもよい。又は、トランジスタＭ２ｓ、トランジスタＭ２ｓｒ、トランジスタＭ６、トランジスタＭ６ｓ、トランジスタＭ６ｒ、及びトランジスタＭ６ｓｒは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ２ｓ、トランジスタＭ２ｓｒ、トランジスタＭ６、トランジスタＭ６ｓ、トランジスタＭ６ｒ、及びトランジスタＭ６ｓｒは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。
　次に、図２４の回路ＭＰの構成について説明する。なお、図２４の回路ＭＰにおいて、図２１Ａの回路ＭＰと同様の構成となっている箇所については省略する。
　図２４の回路ＭＰにおいて、トランジスタＭ１の第２端子は、トランジスタＭ２の第２端子と、トランジスタＭ６の第１端子と、に電気的に接続されている。トランジスタＭ６の第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。トランジスタＭ６のゲートは、配線Ｓ１Ｌに電気的に接続されている。トランジスタＭ１ｓの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１ｓの第２端子は、トランジスタＭ６ｓの第１端子に電気的に接続されている。トランジスタＭ１ｓのゲートは、容量Ｃ１ｓの第１端子と、トランジスタＭ２ｓの第１端子と、に電気的に接続されている。容量Ｃ１ｓの第２端子は、配線ＶＥに電気的に接続されている。トランジスタＭ２ｓの第２端子は、トランジスタＭ１ｓの第２端子と、トランジスタＭ６ｓの第１端子に電気的に接続されている。トランジスタＭ６ｓの第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。トランジスタＭ６ｓのゲートは、配線Ｓ２Ｌに電気的に接続されている。
　図２４の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
　配線Ｓ１Ｌは、トランジスタＭ６、及びトランジスタＭ６ｒをオン状態又はオフ状態にするための電位を供給する電圧線として機能し、配線Ｓ２Ｌは、トランジスタＭ６ｓ、及びトランジスタＭ６ｓｒをオン状態又はオフ状態にするための電位を供給する電圧線として機能する。
　図２４の回路ＭＰにおいて、トランジスタＭ６、トランジスタＭ６ｓ、トランジスタＭ６ｒ、及びトランジスタＭ６ｓｒのサイズ、例えば、チャネル長及びチャネル幅は、互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。
　例えば、図１１に示した演算回路１５０に、図２４の回路ＭＰに示した構成を適用することによって、演算回路１５０の回路ＭＰは、第１データ（例えば、ここでは重み係数とする。）を２個保持することができる。具体的には、図２４の回路ＭＰは、１個目の第１データ（重み係数）に応じた電位を、回路ＭＣの回路ＨＣと、回路ＭＣｒの回路ＨＣｒと、に保持し、２個目の第１データ（重み係数）に応じた電位を、回路ＭＣの回路ＨＣｓと、回路ＭＣｒの回路ＨＣｓｒと、に保持することができる。また、図２４の回路ＭＰは、配線Ｓ１Ｌ、及び配線Ｓ２Ｌから与える電位によって、演算に用いる第１データ（重み係数）の切り替えを行うことができる。例えば、演算回路１５０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれるそれぞれの回路ＨＣ、及び回路ＨＣｒに第１データ（重み係数）ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）に相当する電位を保持し、演算回路１５０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれるそれぞれの回路ＨＣｓ、及び回路ＨＣｓｒに第１データ（重み係数）ｗ１ （ｋ−１） ｈ （ｋ）乃至ｗｍ （ｋ−１） ｈ （ｋ）（ここでのｈは、１以上でｊでない整数とする。）に相当する電位を保持して、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］（図２４の回路ＭＰにおける配線ＷＸ１Ｌ、及び配線Ｘ２Ｌ）に信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じた電位を入力する。このとき、配線Ｓ１Ｌに高レベル電位を印加して、トランジスタＭ６、及びトランジスタＭ６ｒをオン状態とし、配線Ｓ２Ｌに低レベル電位を印加して、トランジスタＭ６ｓ、及びトランジスタＭ６ｓｒをオフ状態とすることで、演算回路１５０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］は、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）との積和と活性化関数の演算を行うことができる。また、配線Ｓ１Ｌに低レベル電位を印加して、トランジスタＭ６、及びトランジスタＭ６ｒをオフ状態とし、配線Ｓ２Ｌに高レベル電位を印加して、トランジスタＭ６ｓ、及びトランジスタＭ６ｓｒをオン状態とすることで、演算回路１５０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］は、重み係数ｗ１ （ｋ−１） ｈ （ｋ）乃至ｗｍ （ｋ−１） ｈ （ｋ）と信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）との積和と活性化関数の演算を行うことができる。
　上述の通り、演算回路１５０に図２４の回路ＭＰを適用することによって、重み係数を２個保持することができ、かつ当該重み係数を切り替えて、積和と活性化関数の演算を行うことができる。図２４の回路ＭＰを構成した演算回路１５０は、例えば、第ｋ層のニューロンの個数がｎより大きい場合、第ｋ層と異なる中間層における演算を行う場合、などに有効である。また、図２４の回路ＭＰでは、回路ＭＣ、及び回路ＭＣｒが有する保持部はそれぞれ２個としたが、回路ＭＣ、及び回路ＭＣｒのそれぞれは、状況に応じて、３個以上の保持部を有してもよい。
　また、本発明の一態様の半導体装置に含まれている回路ＭＰは、図２４の回路ＭＰに限定されない。本発明の一態様の半導体装置の回路ＭＰとしては、図２４の回路ＭＰの回路構成を状況に応じて変更することができる。
　例えば、図２５に示す回路ＭＰは、図２４の回路ＭＰを変更した回路構成となっている。具体的には、図２５の回路ＭＰは、図２４の回路ＭＰに対して、トランジスタＭ３ｓ、トランジスタＭ４ｓ、トランジスタＭ３ｓｒ、及びトランジスタＭ４ｓｒが加えられ、かつ電気的な接続の変更がされている。トランジスタＭ３ｓの第１端子は、トランジスタＭ６ｓの第２端子と、トランジスタＭ４ｓの第１端子と、に電気的に接続され、トランジスタＭ３ｓの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３ｓのゲートは、配線ＷＸ１Ｌに電気的に接続されている。トランジスタＭ４ｓの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｓのゲートは、配線Ｘ２Ｌに電気的に接続されている。
　なお、図２５の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、回路ＭＣｒにおいて、トランジスタＭ３ｓｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｓｒの第２端子は、配線ＯＬに電気的に接続されている。
　図２５の回路ＭＰにおいて、トランジスタＭ３、トランジスタＭ３ｓ、トランジスタＭ３ｒ、トランジスタＭ３ｓｒ、トランジスタＭ４、トランジスタＭ４ｓ、トランジスタＭ４ｒ、及びトランジスタＭ４ｓｒのサイズ、例えば、チャネル長及びチャネル幅は、互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。
　図２５の回路ＭＰは、図２４の回路ＭＰと同様の動作を行うことで、第１データ（重み係数）を２個保持することができ、かつ当該第１データ（重み係数）を切り替えて、積和と活性化関数の演算を行うことができる。また、図２５の回路ＭＰでは、回路ＭＣ、及び回路ＭＣｒが有する保持部はそれぞれ２個としたが、回路ＭＣ、及び回路ＭＣｒのそれぞれは、状況に応じて、３個以上の保持部を有してもよい。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例５＞
　図２６に示す回路ＭＰは、図２１Ａの回路ＭＰと異なり、回路ＭＣにおいて、チャネル幅（以下、Ｗ長と呼称する。）とチャネル長（以下、Ｌ長と呼称する。）の比がそれぞれ異なるトランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂを一例として有している。なお、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂだけでなく、更に多くのトランジスタを有していてもよいし、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｂなどを有していなくてもよい。
　図２６の回路ＭＰに含まれている回路ＭＣは、更に、図２１Ａの回路ＭＰが有する回路素子に加え、トランジスタＭ３−２ｂ、トランジスタＭ４−２ｂ、トランジスタＭ３−３ｂ、及びトランジスタＭ４−３ｂを有する。
　本明細書などにおいて、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂは、トランジスタＭ１と同様に、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂは、線形領域で動作してもよい。また、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂに流れる電流量を小さくするため、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂは、サブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。なお、第１データ（例えば、ここでは重み係数とする。）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＭ３−２ｂ、トランジスタＭ４−２ｂ、トランジスタＭ３−３ｂ、及びトランジスタＭ４−３ｂは、トランジスタＭ３、及びトランジスタＭ４と同様に、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ３−２ｂ、トランジスタＭ４−２ｂ、トランジスタＭ３−３ｂ、及びトランジスタＭ４−３ｂは、オン状態のときは飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。又は、トランジスタＭ３−２ｂ、トランジスタＭ４−２ｂ、トランジスタＭ３−３ｂ、及びトランジスタＭ４−３ｂは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ３−２ｂ、トランジスタＭ４−２ｂ、トランジスタＭ３−３ｂ、及びトランジスタＭ４−３ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。
　次に、図２６の回路ＭＰの構成について説明する。なお、図２６の回路ＭＰにおいて、図２１Ａの回路ＭＰと同様の構成となっている箇所については省略する。
　図２６の回路ＭＰの回路ＭＣにおいて、トランジスタＭ１−２ｂの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１−２ｂの第２端子は、トランジスタＭ３−２ｂの第１端子と、トランジスタＭ４−２ｂの第１端子と、に電気的に接続されている。トランジスタＭ１−２ｂのゲートは、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ３−２ｂの第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ３−２ｂのゲートは、配線Ｘ１Ｌ２ｂに電気的に接続されている。トランジスタＭ４−２ｂの第２端子は、配線ＯＬＢに電気的に接続されている。トランジスタＭ４−２ｂのゲートは、配線Ｘ２Ｌ２ｂに電気的に接続されている。トランジスタＭ１−３ｂの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１−３ｂの第２端子は、トランジスタＭ３−３ｂの第１端子と、トランジスタＭ４−３ｂの第１端子と、に電気的に接続されている。トランジスタＭ１−３ｂのゲートは、トランジスタＭ２の第１端子と、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ３−３ｂの第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ３−３ｂのゲートは、配線Ｘ１Ｌ３ｂに電気的に接続されている。トランジスタＭ４−３ｂの第２端子は、配線ＯＬＢに電気的に接続されている。トランジスタＭ４−３ｂのゲートは、配線Ｘ２Ｌ３ｂに電気的に接続されている。
　なお、図２６の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３−２ｂｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４−２ｂｒの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３−３ｂｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４−３ｂｒの第２端子は、配線ＯＬに電気的に接続されている。
　図２６の回路ＭＰにおいて、トランジスタＭ３、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂ、トランジスタＭ３ｒ、トランジスタＭ３−２ｂｒ、トランジスタＭ３−３ｂｒ、トランジスタＭ４、トランジスタＭ４−２ｂ、トランジスタＭ４−３ｂ、トランジスタＭ４ｒ、トランジスタＭ４−２ｂｒ、及びトランジスタＭ４−３ｂｒのサイズ、例えば、チャネル長及びチャネル幅は、互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。
　配線Ｘ１Ｌ２ｂは、トランジスタＭ３−２ｂ、及びトランジスタＭ３−２ｂｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ２Ｌ２ｂは、トランジスタＭ４−２ｂ、及びトランジスタＭ４−２ｂｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ１Ｌ３ｂは、トランジスタＭ３−３ｂ、及びトランジスタＭ３−３ｂｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ２Ｌ３ｂは、トランジスタＭ４−３ｂ、及びトランジスタＭ４−３ｂｒをオン状態とオフ状態の切り替えを行うための配線である。
　トランジスタＭ１のＷ長とＬ長の比をＷ／Ｌとしたとき、トランジスタＭ１−２ｂのＷ長とＬ長の比は、２×Ｗ／Ｌとするのが好ましく、かつトランジスタＭ１−３ｂのＷ長とＬ長の比は、４×Ｗ／Ｌとするのが好ましい。トランジスタのソース−ドレイン間に流れる電流はチャネル幅／チャネル長に比例するため、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのチャネル幅／チャネル長以外の構造、構成条件などが同じ場合、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂに流れる電流は、それぞれトランジスタＭ１に流れる電流の概ね２倍、概ね４倍となる。つまり、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂに流れる電流量の比は、概ね１：２：４となる。なお、図２６の回路ＭＰに含まれる回路ＭＣが、トランジスタＭ１に相当するトランジスタとして、例えばＱ個（Ｑは４以上の整数とする）有する場合を考える。１番目のトランジスタをトランジスタＭ１とし、２番目のトランジスタをトランジスタＭ１−２ｂとし、３番目のトランジスタをトランジスタＭ１−３ｂとして、ｑ番目（ｑは４以上Ｑ以下の整数）のトランジスタのＷ長とＬ長の比を、トランジスタＭ１のＷ長とＬ長の比の２（ｑ−１）倍とすると、１番目のトランジスタ、２番目のトランジスタ、３番目のトランジスタ、ｑ番目のトランジスタのそれぞれに流れる電流量の比は、１：２：４：２（ｑ−１）となる。つまり、図２６の回路ＭＰに含まれる回路ＭＣは、Ｑ個のトランジスタを、それぞれに流れる電流の量を２のべき乗の比となるように有してもよい。
　例えば、トランジスタＭ１のソース−ドレイン間に流れる電流量をＩｕｔとしたとき、上述のトランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのチャネル幅／チャネル長より、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂに流れる電流量は、それぞれ２Ｉｕｔ、４Ｉｕｔとなる。
　また、トランジスタＭ１ｒのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比と等しいことが好ましく、トランジスタＭ１−２ｂｒのＷ長とＬ長の比は、トランジスタＭ１−２ｂのＷ長とＬ長の比と等しいことが好ましく、トランジスタＭ１−３ｂｒのＷ長とＬ長の比は、トランジスタＭ１−３ｂのＷ長とＬ長の比と等しいことが好ましい。
　ここで、配線ＯＬから回路ＭＣに流れる電流量を考える。この場合、回路ＭＰには正の第１データ（正の重み係数）が設定され、かつトランジスタＭ３、トランジスタＭ３−２ｂ、及びトランジスタＭ３−３ｂの少なくとも一をオン状態とし、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂをオフ状態とすればよい。このとき、トランジスタＭ３、トランジスタＭ３−２ｂ、及びトランジスタＭ３−３ｂのそれぞれのオン状態、オフ状態の組み合わせによって、配線ＯＬから回路ＭＣに流れる電流量が変化する。
　例えば、トランジスタＭ１のソース−ドレイン間に流れる電流量をＩｕｔに設定したとき、トランジスタＭ１−２ｂに流れる電流量は２Ｉｕｔとなり、トランジスタＭ１−３ｂに流れる電流量は４Ｉｕｔとなる。ここで、配線ＷＸ１Ｌに高レベル電位を印加し、配線Ｘ２Ｌに低レベル電位を印加し、更に、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加することによって、トランジスタＭ３をオン状態にし、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂ、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂをオフ状態にすることができる。このとき、配線ＯＬから回路ＭＣに流れる電流量はＩｕｔとなる。また、例えば、トランジスタＭ１のソース−ドレイン間に流れる電流量をＩｕｔに設定し、かつ配線ＷＸ１Ｌ、及び配線Ｘ１Ｌ２ｂに高レベル電位を印加し、配線Ｘ２Ｌ、及び配線Ｘ２Ｌ２ｂに低レベル電位を印加し、更に、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加する。このとき、トランジスタＭ３、及びトランジスタＭ３−２ｂをオン状態にし、トランジスタＭ３−３ｂ、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂをオフ状態にすることができ、配線ＯＬから回路ＭＣに流れる電流量は３Ｉｕｔとなる。また、例えば、トランジスタＭ１のソース−ドレイン間に流れる電流量をＩｕｔに設定し、かつ配線Ｘ１Ｌ２ｂ、及び配線Ｘ１Ｌ３ｂに高レベル電位を印加し、配線Ｘ２Ｌ２ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加し、更に、配線ＷＸ１Ｌ、及び配線Ｘ２Ｌに低レベル電位を印加する。このとき、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂをオン状態にし、トランジスタＭ３、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂをオフ状態にすることができ、配線ＯＬから回路ＭＣに流れる電流量は６Ｉｕｔとなる。
　更に、例えば、トランジスタＭ１のソース−ドレイン間に流れる電流量を２Ｉｕｔに設定したとき、トランジスタＭ１−２ｂに流れる電流量は４Ｉｕｔとなり、トランジスタＭ１−３ｂに流れる電流量は８Ｉｕｔとなる。ここで、配線ＷＸ１Ｌに高レベル電位を印加し、配線Ｘ２Ｌに低レベル電位を印加し、更に、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加することによって、トランジスタＭ３をオン状態にし、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂ、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂをオフ状態にすることができる。このとき、配線ＯＬから回路ＭＣに流れる電流量は２Ｉｕｔとなる。また、例えば、トランジスタＭ１のソース−ドレイン間に流れる電流量を２Ｉｕｔに設定し、かつ配線ＷＸ１Ｌ、及び配線Ｘ１Ｌ２ｂに高レベル電位を印加し、配線Ｘ２Ｌ、及び配線Ｘ２Ｌ２ｂに低レベル電位を印加し、更に、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加する。このとき、トランジスタＭ３、及びトランジスタＭ３−２ｂをオン状態にし、トランジスタＭ３−３ｂ、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂをオフ状態にすることができ、配線ＯＬから回路ＭＣに流れる電流量は６Ｉｕｔとなる。また、例えば、トランジスタＭ１のソース−ドレイン間に流れる電流量を２Ｉｕｔに設定し、かつ配線Ｘ１Ｌ２ｂ、及び配線Ｘ１Ｌ３ｂに高レベル電位を印加し、配線Ｘ２Ｌ２ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を印加し、更に、配線ＷＸ１Ｌ、及び配線Ｘ２Ｌに低レベル電位を印加する。このとき、トランジスタＭ３−２ｂ、及びトランジスタＭ３−３ｂをオン状態にし、トランジスタＭ３、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂをオフ状態にすることができ、配線ＯＬから回路ＭＣに流れる電流量は１２Ｉｕｔとなる。
　つまり、図２６の回路ＭＰは、トランジスタＭ１のソース−ドレイン間に設定した電流を、配線ＷＸ１Ｌ、配線Ｘ１Ｌ２ｂ、及び配線Ｘ１Ｌ３ｂのそれぞれの電位に応じて概ね整数倍して、整数倍した電流を配線ＯＬから回路ＭＣに流す機能を有する。なお、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのＷ長とＬ長の比を変更することによって、トランジスタＭ１のソース−ドレイン間に設定した電流を整数倍でなく実数倍にして、配線ＯＬから回路ＭＣに流すことができる。
　上述の例では、配線ＯＬから回路ＭＣに流れる電流量について扱ったが、配線ＯＬＢから回路ＭＣに流れる電流量についても同様に考えることができる。この場合、回路ＭＰには正の第１データ（正の重み係数）が設定され、かつトランジスタＭ４、トランジスタＭ４−２ｂ、トランジスタＭ４−３ｂの少なくとも一をオン状態とし、トランジスタＭ３、トランジスタＭ３−２ｂ、及びトランジスタＭ３−３ｂをオフ状態とすればよい。このとき、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂのそれぞれのオン状態、オフ状態の組み合わせによって、配線ＯＬＢから回路ＭＣに流れる電流量が変化する。また、配線ＯＬＢから回路ＭＣｒに流れる電流についても同様に考えることができる。この場合、回路ＭＰには負の第１データ（負の重み係数）が設定され、かつトランジスタＭ３ｒ、トランジスタＭ３−２ｂｒ、及びトランジスタＭ３−３ｂｒの少なくとも一をオン状態とし、トランジスタＭ４ｒ、トランジスタＭ４−２ｂｒ、及びトランジスタＭ４−３ｂｒをオフ状態とすればよい。このとき、トランジスタＭ３ｒ、トランジスタＭ３−２ｂｒ、及びトランジスタＭ３−３ｂｒのそれぞれのオン状態、オフ状態の組み合わせによって、配線ＯＬＢから回路ＭＣｒに流れる電流量が変化する。更に、配線ＯＬから回路ＭＣｒに流れる電流についても同様に考えることができる。この場合、回路ＭＰには負の第１データ（負の重み係数）が設定され、かつトランジスタＭ４ｒ、トランジスタＭ４−２ｂｒ、及びトランジスタＭ４−３ｂｒの少なくとも一をオン状態とし、トランジスタＭ３ｒ、トランジスタＭ３−２ｂｒ、及びトランジスタＭ３−３ｂｒをオフ状態とすればよい。このとき、トランジスタＭ４ｒ、トランジスタＭ４−２ｂｒ、及びトランジスタＭ４−３ｂｒのそれぞれのオン状態、オフ状態の組み合わせによって、配線ＯＬから回路ＭＣｒに流れる電流量が変化する。
　上述の通り、図２６の回路ＭＰは、設定した電流の量を、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂのそれぞれの電位に応じて、整数倍（実数倍）にして、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流を流し、又は配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流を流すことができる。ここで、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂのそれぞれの電位の組み合わせに応じて第２データ（例えば、ここではニューロンの信号の値とする。）を定めることによって、第２データ（ニューロンの信号の値）を多値（図２６の回路ＭＰの構成では１５値）として、扱うことができる。つまり、図２６の回路ＭＰは、多値の第１データ（重み係数）と、多値の第２データ（ニューロン信号）と、の積を計算することができる回路とすることができる。
　回路ＭＰに設定される第１データ（重み係数）を“＋１”として（トランジスタＭ１のソース−ドレイン間に設定される電流量をＩｕｔ、トランジスタＭ１ｒのソース−ドレイン間に設定される電流量を０とする。なお、回路ＨＣのノードｎ１の電位をＶ１とし、回路ＨＣｒのノードｎ１ｒの電位をＶＳＳとしている。）、第２データ（ニューロンの信号の値）に応じた、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂの電位を回路ＭＰに入力したときの、配線ＯＬから回路ＭＣ又は回路ＭＣｒに流れる電流ＩＯＬと、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに流れる電流ＩＯＬＢと、の電流量の変化を下表に示す。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure JPOXMLDOC01-appb-T000009
　また、回路ＭＰに設定される第１データ（重み係数）を“−１”として（トランジスタＭ１のソース−ドレイン間に設定される電流量を０、トランジスタＭ１ｒのソース−ドレイン間に設定される電流量をＩｕｔとする。なお、回路ＨＣのノードｎ１の電位をＶＳＳとし、回路ＨＣｒのノードｎ１ｒの電位をＶ１としている。）、第２データ（ニューロンの信号の値）に応じた、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂの電位を回路ＭＰに入力したときの、配線ＯＬから回路ＭＣ又は回路ＭＣｒに流れる電流ＩＯＬと、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに流れる電流ＩＯＬＢと、の電流量の変化を下表に示す。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure JPOXMLDOC01-appb-T000010
　ところで、トランジスタＭ１のソース−ドレイン間に流れる電流量を０としたとき、ノードｎ１の電位としては、例えば、ＶＳＳとすればよい。これにより、トランジスタＭ１に加え、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのソース−ドレイン間に流れる電流量も０にすることができる。このため、トランジスタＭ３、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂ、トランジスタＭ４、トランジスタＭ４−２ｂ、及びトランジスタＭ４−３ｂのオン状態又はオフ状態に関わらず、配線ＯＬ又は配線ＯＬＢから回路ＭＣへの電流は流れない。
　このように、図２６の回路ＭＰは、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂのそれぞれを、低レベル電位又は高レベル電位にすることによって、第２データ（ニューロンの信号の値）を１５値として表現することができ、多値の第１データ（重み係数）と、多値の第２データ（ニューロンの信号の値）と、の積を計算することができる。
　また、本発明の一態様の半導体装置に含まれている回路ＭＰは、図２６の回路ＭＰに限定されない。本発明の一態様の半導体装置の回路ＭＰとしては、図２６の回路ＭＰの回路構成を状況に応じて変更することができる。
　例えば、図２７に示す回路ＭＰは、図２６の回路ＭＰを変更した回路構成となっている。具体的には、図２７の回路ＭＰは、図２６の回路ＭＰに対して、回路ＨＣ−２ｂ、回路ＨＣ−３ｂ、回路ＨＣ−２ｂｒ、及び回路ＨＣ−３ｂｒが加えられた構成となっている。回路ＨＣ−２ｂ、回路ＨＣ−３ｂ、回路ＨＣ−２ｂｒ、及び回路ＨＣ−３ｂｒの構成は、回路ＨＣ、及び回路ＨＣｒと同様の構成であるため、回路ＨＣ、及び回路ＨＣｒの説明の記載を参酌する。
　回路ＭＣにおいて、トランジスタＭ１−２ｂ、トランジスタＭ３−２ｂ、及びトランジスタＭ４−２ｂ、及び回路ＨＣ−２ｂの周辺の電気的な接続構成は、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４、及び回路ＨＣの周辺と同様の電気的な接続構成となっている。また、トランジスタＭ１−３ｂ、トランジスタＭ３−３ｂ、トランジスタＭ４−３ｂ、及び回路ＨＣ−３ｂの周辺の電気的な接続構成は、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４、及び回路ＨＣの周辺と同様の電気的な接続構成となっている。また、回路ＭＣｒにおいて、トランジスタＭ１−２ｂｒ、トランジスタＭ３−２ｂｒ、トランジスタＭ４−２ｂｒ、及び回路ＨＣ−２ｂｒの周辺の電気的な接続構成は、トランジスタＭ１ｒ、トランジスタＭ３ｒ、トランジスタＭ４ｒ、及び回路ＨＣｒの周辺と同様の電気的な接続構成となっている。また、トランジスタＭ１−３ｂｒ、トランジスタＭ３−３ｂｒ、トランジスタＭ４−３ｂｒ、及び回路ＨＣ−３ｂｒの周辺の電気的な接続構成は、トランジスタＭ１ｒ、トランジスタＭ３ｒ、トランジスタＭ４ｒ、及び回路ＨＣｒの周辺と同様の電気的な接続構成となっている。
　更に、回路ＨＣ−２ｂは、配線ＷＬ２ｂに電気的に接続され、回路ＨＣ−３ｂは、配線ＷＬ３ｂに電気的に接続され、回路ＨＣ−２ｂｒは、配線ＷＬ２ｂに電気的に接続され、回路ＨＣ−３ｂｒは、配線ＷＬ３ｂに電気的に接続されている。
　図２７の回路ＭＰにおいて、例えば、図２６の回路ＭＰと同様に、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのＷ長とＬ長の比を、Ｗ／Ｌ、２×Ｗ／Ｌ、４×Ｗ／Ｌとし、トランジスタＭ１のソース−ドレイン間に流れる電流量をＩｕｔに設定するような電位を回路ＨＣに保持し、かつ当該電位とほぼ同じ電位を回路ＨＣ−２ｂ、及び回路ＨＣ−３ｂに保持することによって、図２６の回路ＭＰと同様に動作することができる。
　また、回路ＨＣ、回路ＨＣ−２ｂ、及び回路ＨＣ−３ｂにはほぼ同じ電位を書き込めばよいので、配線ＷＬ、配線ＷＬ２ｂ、及び配線ＷＬ３ｂはそれぞれ一本の配線にまとめてもよい（図示しない）。
　また、例えば、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのＷ長とＬ長の比をそれぞれ等しくし、かつトランジスタＭ１のソース−ドレイン間に流れる電流量をＩに設定した場合、トランジスタＭ１−２ｂのソース−ドレイン間に流れる電流量として２Ｉに設定し、トランジスタＭ１−３ｂのソース−ドレイン間に流れる電流量を４Ｉに設定することによって、図２６の回路ＭＰと同様に動作することができる。
　また、図２７の回路ＭＰと異なる、図２６の回路ＭＰを変更した回路構成として、例えば、図２８に示す回路ＭＰとしてもよい。図２８の回路ＭＰは、図２６の回路ＭＰに対して、トランジスタＭ２−２ｂ、トランジスタＭ２−３ｂ、トランジスタＭ２−２ｂｒ、及びトランジスタＭ２−３ｂｒが加えられた構成となっている。なお、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのＷ長とＬ長の比は、一例として、図２６と同様に、Ｗ／Ｌ、２×Ｗ／Ｌ、４×Ｗ／Ｌとする。ただし、電流量は、設定されたときの大きさによって決定され、Ｗ長、及びＬ長には、依存しない場合がある。そのため、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのＷ長とＬ長の比は、全て同じとしてもよい。ただしその場合には、電流量に応じて、各トランジスタのゲートの電位が異なることがある。各トランジスタのゲートの電位を概ね同じにしたい場合には、Ｗ長とＬ長の比は、Ｗ／Ｌ、２×Ｗ／Ｌ、４×Ｗ／Ｌとすることが望ましい。
　また、本明細書などにおいて、トランジスタＭ２−２ｂ、トランジスタＭ２−３ｂ、トランジスタＭ２−２ｂｒ、及びトランジスタＭ２−３ｂｒとしては、特に断りの無い場合は、トランジスタＭ２、及びトランジスタＭ２ｒと同様に、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ２−２ｂ、トランジスタＭ２−３ｂ、トランジスタＭ２−２ｂｒ、及びトランジスタＭ２−３ｂｒは、オン状態のときは飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。又は、トランジスタＭ２−２ｂ、トランジスタＭ２−３ｂ、トランジスタＭ２−２ｂｒ、及びトランジスタＭ２−３ｂｒは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ２−２ｂ、トランジスタＭ２−３ｂ、トランジスタＭ２−２ｂｒ、及びトランジスタＭ２−３ｂｒは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。
　回路ＭＣにおいて、トランジスタＭ２−２ｂの第１端子は、トランジスタＭ２−３ｂの第１端子と、トランジスタＭ２の第１端子と、トランジスタＭ１のゲートと、トランジスタＭ１−２ｂのゲートと、トランジスタＭ１−３ｂのゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ２−２ｂの第２端子は、トランジスタＭ１−２ｂの第２端子と、トランジスタＭ３−２ｂの第１端子と、トランジスタＭ４−２ｂの第１端子と、に電気的に接続されている。トランジスタＭ２−３ｂの第２端子は、トランジスタＭ１−３ｂの第２端子と、トランジスタＭ３−３ｂの第１端子と、トランジスタＭ４−３ｂの第１端子と、に電気的に接続されている。トランジスタＭ２−２ｂのゲートと、トランジスタＭ２−３ｂのゲートと、は、配線ＷＬに電気的に接続されている。
　また、同様に、回路ＭＣｒにおいて、トランジスタＭ２−２ｂｒの第１端子は、トランジスタＭ２−３ｂｒの第１端子と、トランジスタＭ２ｒの第１端子と、トランジスタＭ１ｒのゲートと、トランジスタＭ１−２ｂｒのゲートと、トランジスタＭ１−３ｂｒのゲートと、容量Ｃ１の第１端子と、に電気的に接続されている。トランジスタＭ２−２ｂｒの第２端子は、トランジスタＭ１−２ｂｒの第２端子と、トランジスタＭ３−２ｂｒの第１端子と、トランジスタＭ４−２ｂｒの第１端子と、に電気的に接続されている。トランジスタＭ２−３ｂｒの第２端子は、トランジスタＭ１−３ｂｒの第２端子と、トランジスタＭ３−３ｂｒの第１端子と、トランジスタＭ４−３ｂｒの第１端子と、に電気的に接続されている。トランジスタＭ２−２ｂｒのゲートと、トランジスタＭ２−３ｂｒのゲートと、は、配線ＷＬに電気的に接続されている。
　また、図２８に示す配線ＷＸ１Ｌ２ｂ、及び配線ＷＸ１Ｌ３ｂのそれぞれは、図２６の回路ＭＰにおける配線Ｘ１Ｌ２ｂ、及び配線Ｘ１Ｌ３ｂに相当する。
　トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、及びトランジスタＭ１−３ｂｒのそれぞれに流れる電流を設定するとき、配線ＷＬと、配線ＷＸ１Ｌと、配線ＷＸ１Ｌ２ｂと、配線ＷＸ１Ｌ３ｂと、に高レベル電位を入力して、トランジスタＭ２、トランジスタＭ２−２ｂ、トランジスタＭ２−３ｂ、トランジスタＭ３、トランジスタＭ３−２ｂ、及びトランジスタＭ３−３ｂのそれぞれをオン状態にする。また、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｂ、及び配線Ｘ２Ｌ３ｂに低レベル電位を入力して、トランジスタＭ４、トランジスタＭ４−２ｂ、トランジスタＭ４−３ｂ、トランジスタＭ４ｒ、トランジスタＭ４−２ｂｒ、及びトランジスタＭ４−３ｂｒをオフ状態にする。
　このとき、配線ＯＬから回路ＭＣに、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれに設定する電流の総和を流すことによって、例えば、７Ｉｕｔを流すことによって、回路ＨＣのノードｎ１は所定の電位になる。ここで、配線ＷＬに低レベル電位を入力して、トランジスタＭ２をオフ状態にすることで、回路ＨＣのノードｎ１に所定の電位を保持する。これによって、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのソース−ドレイン間には、Ｉｕｔ、２Ｉｕｔ、４Ｉｕｔの電流が流れるように設定される。
　また、同様に、配線ＯＬＢから回路ＭＣｒに、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、及びトランジスタＭ１−３ｂｒのそれぞれに設定する電流の総和を流すことによって、例えば、７Ｉｕｔを流すことによって、回路ＨＣｒのノードｎ１ｒは所定の電位になる。そして、配線ＷＬに低レベル電位を入力して、回路ＨＣｒのノードｎ１ｒに所定の電位を保持することで、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、及びトランジスタＭ１−３ｂｒのそれぞれのソース−ドレイン間には、Ｉｕｔ、２Ｉｕｔ、４Ｉｕｔの電流が流れるように設定される。
　回路ＭＰを図２８の構成とすることにより、図２６の回路ＭＰと同様の動作を行うことができる。更に、回路ＭＰを図２８の構成とすることにより、回路ＭＣにおいて、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂの形成時に発生する構造のばらつきによる影響を少なくすることができる。また、同様に、回路ＭＣｒにおいて、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、及びトランジスタＭ１−３ｂｒの形成時に発生する構造のばらつきによる影響を少なくすることができる。
　また、図２６の回路ＭＰの変更例として、回路ＨＣ、及び回路ＨＣｒのそれぞれを別の構成としてもよい。図２９に示す回路ＭＰは、図２６の回路ＭＰに含まれている回路ＨＣ、及び回路ＨＣｒのそれぞれを、回路ＨＣＳ、及び回路ＨＣＳｒに置き換えた構成となっている。なお、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのＷ長とＬ長の比は、図２６と同様に、Ｗ／Ｌ、２×Ｗ／Ｌ、４×Ｗ／Ｌとする。
　回路ＨＣＳは、例えば、配線ＯＬと、配線ＯＬＢと、に電気的に接続されている。回路ＨＣＳは、配線ＯＬ、又は配線ＯＬＢの一方、又は両方から入力される情報（電位、電流など）を受け取って、当該情報に応じた電位を保持する機能を有する。また、回路ＨＣＳは、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのゲートに電気的に接続されている。回路ＨＣＳは、保持した当該電位をトランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれのゲートに印加する機能を有する。したがって、トランジスタＭ１、トランジスタＭ１−２ｂ、及びトランジスタＭ１−３ｂのそれぞれには、回路ＨＣＳから与えられた電位と、Ｗ長とＬ長の比と、に応じたソース−ドレイン電流が流れる。なお、回路ＨＣＳｒは、回路ＨＣＳと同様の機能を有しており、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、及びトランジスタＭ１−３ｂｒのそれぞれには、回路ＨＣＳｒから与えられた電位と、Ｗ長とＬ長の比と、に応じたソース−ドレイン電流が流れる。
　図２９に示す回路ＭＰに含まれている回路ＨＣＳ、及び回路ＨＣＳｒの具体例を図３０Ａに図示している。図３０Ａに示す回路ＨＣＳ、及び回路ＨＣＳｒは、一例としては、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有する構成となっている。なお、図３０Ａには、回路ＨＣＳ、及び回路ＨＣＳｒの有する回路素子の電気的な接続構成を示すため、回路ＭＰの全体を示している。
　なお、回路ＨＣＳ、及び回路ＨＣＳｒがＳＲＡＭを有する構成である場合、ＳＲＡＭは、高レベル電位、低レベル電位の一方を保持するため、回路ＭＰに設定される第１データ（重み係数）は、例えば、２値（“−１”、“＋１”の組み合わせなど）、３値（“−１”、“０”、“＋１”の組み合わせなど）などに限定される。例えば、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、回路ＨＣＳには高レベル電位を保持し、回路ＨＣＳｒには低レベル電位を保持すればよい。また、例えば、回路ＭＰに設定される第１データ（重み係数）を“−１”とするとき、回路ＨＣＳには低レベル電位を保持し、回路ＨＣＳｒには高レベル電位を保持すればよい。また、例えば、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、回路ＨＣＳには低レベル電位を保持し、回路ＨＣＳｒには低レベル電位を保持すればよい。
　回路ＨＣＳは、トランジスタＭ７、トランジスタＭ７ｓ、インバータループ回路ＩＶＲを有している。インバータループ回路ＩＶＲは、インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、を有する。
　本明細書などにおいて、トランジスタＭ７、及びトランジスタＭ７ｓは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ７、及びトランジスタＭ７ｓは、オン状態のときは飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。又は、トランジスタＭ７、及びトランジスタＭ７ｓは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ７、及びトランジスタＭ７ｓは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。
　インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、のそれぞれは、入力端子に入力信号が入力されたとき、当該入力信号の反転信号を出力端子から出力する機能を有する。そのため、インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、のそれぞれとしては、例えば、インバータ回路を用いることができる。なお、インバータ回路ＩＶ１、及びインバータ回路ＩＶ２と、の構成例を図３０Ｂに示す。図３０Ｂに示すとおり、インバータ回路ＩＶ１、及びインバータ回路ＩＶ２は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路として構成することができる。ただし、本発明の一態様はこれに限定されず、例えば、ＣＭＯＳ回路ではなく、ｎチャネル型トランジスタのみ、または、ｐチャネル型トランジスタのみの単極性回路で構成してもよい。
　また、インバータ回路ＩＶ１、及びインバータ回路ＩＶ２としては、例えば、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、これらを組み合わせた回路等とすることができる。具体的には、インバータ回路をＮＡＮＤ回路に置き換える場合、ＮＡＮＤ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＮＡＮＤ回路をインバータ回路として機能することができる。また、インバータ回路をＮＯＲ回路に置き換える場合、ＮＯＲ回路の２入力端子の一方に固定電位として低レベル電位を入力することで、ＮＯＲ回路をインバータ回路として機能することができる。また、インバータ回路をＸＯＲ回路に置き換える場合、ＸＯＲ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＸＯＲ回路をインバータ回路として機能することができる。
　上述の通り、本明細書等に記載されているインバータ回路は、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、又はこれらを組み合わせた回路などの論理回路に置き換えることができる。そのため、本明細書などにおいて、「インバータ回路」という用語は、「論理回路」と呼称することができる。
　トランジスタＭ７の第１端子は、配線ＯＬに電気的に接続され、トランジスタＭ７の第２端子は、インバータ回路ＩＶ１の入力端子と、インバータ回路ＩＶ２の出力端子と、トランジスタＭ１のゲートと、トランジスタＭ１−２ｂのゲートと、トランジスタＭ１−３ｂのゲートと、に電気的に接続され、トランジスタＭ７のゲートは、配線ＷＬに電気的に接続されている。トランジスタＭ７ｓの第１端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ７ｓの第２端子は、インバータ回路ＩＶ１の出力端子と、インバータ回路ＩＶ２の入力端子と、に電気的に接続され、トランジスタＭ７ｓのゲートは、配線ＷＬに電気的に接続されている。インバータ回路ＩＶ１、及びインバータ回路ＩＶ２の高電源電位入力端子には、配線ＶＥＨが電気的に接続され、インバータ回路ＩＶ１、及びインバータ回路ＩＶ２の低電源電位入力端子には、配線ＶＥが電気的に接続されている。
　配線ＶＥＨは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、又は低レベル電位ＶＳＳより高くＶＤＤよりも低い電位ＶＤＤＬなどとすることができる。また、当該定電圧は、回路ＭＰの構成に応じて、適宜設定するのが好ましい。また、例えば、配線ＶＡＬには、定電圧ではなく、パルス信号が供給されていてもよい。なお、本構成例の説明では、配線ＶＥＨは、電位ＶＤＤを与える配線として機能するものとする。
　なお、図３０Ａの回路ＭＰにおいて、回路ＨＣＳは、回路ＨＣＳｒとほぼ同様の回路構成となっている。そのため、回路ＨＣＳｒの有する回路素子には、回路ＨＣＳの有する回路素子と区別をするため、符号に「ｒ」を付している。また、トランジスタＭ７ｒの第１端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ７ｓｒの第１端子は、配線ＯＬに電気的に接続されている。
　回路ＨＣＳ、及び回路ＨＣＳｒに情報（例えば、電位、電流など）を書き込むとき、配線ＷＬに高レベル電位を印加して、トランジスタＭ７、トランジスタＭ７ｓ、トランジスタＭ７ｒ、トランジスタＭ７ｓｒをオン状態にする。その後、配線ＯＬに高レベル電位又は低レベル電位の一方を入力し、配線ＯＬＢに高レベル電位又は低レベル電位の他方を入力する。特に、高レベル電位は、配線ＶＥＨが与える電位とほぼ同じであることが好ましい。ここでは、例えば、高レベル電位を電位ＶＤＤＬとし、低レベル電位を電位ＶＳＳとして説明する。
　回路ＨＣＳにＶＤＤＬ又はＶＳＳの一方が書き込まれ、回路ＨＣＳｒにＶＤＤＬ又はＶＳＳの他方が書き込まれた後は、配線ＷＬに低レベル電位を印加して、トランジスタＭ７、トランジスタＭ７ｓ、トランジスタＭ７ｒ、及びトランジスタＭ７ｓｒをオフ状態にする。これによって、回路ＨＣＳは、ＶＤＤＬ又はＶＳＳの一方をインバータループ回路ＩＶＲに保持し、回路ＨＣＳｒは、ＶＤＤＬ又はＶＳＳの他方をインバータループ回路ＩＶＲｒに保持することができる。
　回路ＨＣＳ、及び回路ＨＣＳｒのそれぞれに所定の電位を保持した後は、図２６の回路ＭＰと同様に、配線Ｘ１Ｌ（図２６では配線ＷＸ１Ｌ）、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂのそれぞれに入力される電位の組み合わせによって、回路ＭＣ、又は回路ＭＣｒから配線ＯＬ、又は配線ＯＬＢに流れる電流量を、２値又は３値の第１データ（重み係数）と、多値（図３０Ａの構成例では、１５値）の第２データ（ニューロン信号の値）と、の積として扱うことができる。
　また、図３０Ａの回路ＭＰは、例えば、図３１に示す回路ＭＰに変形することができる。図３１の回路ＭＰは、図３０Ａの回路ＭＰから、回路ＨＣＳｒを除いた構成となっている。具体的な構成としては、インバータループ回路ＩＶＲに含まれているインバータ回路ＩＶ１の出力端子は、回路ＭＣｒのトランジスタＭ１ｒのゲートと、回路ＭＣｒのトランジスタＭ１−２ｂｒのゲートと、回路ＭＣｒのトランジスタＭ１−３ｂｒのゲートと、に電気的に接続されている。
　回路ＭＰを図３１の構成とすることによって、図３０Ａの回路ＭＰと同様に動作することができる。なお、図３１の回路ＭＰは、図３０Ａの回路ＭＰから回路ＨＣＳｒを除いた構成となっているので、図３０Ａの回路ＭＰよりも消費電力を低くすることができる。
　また、図３０Ａの回路ＭＰは、例えば、図３２に示す回路ＭＰに変形することができる。図３２の回路ＭＰは、図２２Ａ、及び図２２Ｂの回路ＭＰと同様に、図３０Ａの回路ＭＰに、配線ＩＬと、配線ＩＬＢと、を加えた構成となっている。
　図３２の回路ＭＰは、図３０Ａの回路ＭＰの配線ＯＬ、及び配線ＯＬＢが有する機能を分離した構成となっている。
　具体的には、図３０Ａの回路ＭＰの配線ＯＬは、回路ＨＣＳに高レベル電位、又は低レベル電位を入力するための配線として機能し、また、回路ＭＣを介して配線ＶＥに電流を供給するための配線として機能し、また、回路ＭＣｒを介して配線ＶＥｒに電流を供給するための配線として機能する。また、図３０Ａの回路ＭＰの配線ＯＬＢは、回路ＨＣＳｒに高レベル電位、又は低レベル電位を入力するための配線として機能し、また、回路ＭＣを介して配線ＶＥに電流を供給するための配線として機能し、また、回路ＭＣｒを介して配線ＶＥｒに電流を供給するための配線として機能する。
　一方、図３２の回路ＭＰの配線ＯＬは、回路ＭＣを介して配線ＶＥに電流を供給するための配線として機能し、また、回路ＭＣｒを介して配線ＶＥｒに電流を供給するための配線として機能する。また、図３２の回路ＭＰの配線ＯＬＢは、回路ＭＣを介して配線ＶＥに電流を供給するための配線として機能し、また、回路ＭＣｒを介して配線ＶＥｒに電流を供給するための配線として機能する。また、図３２の回路ＭＰの配線ＩＬは、回路ＨＣＳに高レベル電位、又は低レベル電位の一方を入力するための配線として機能し、図３２の回路ＭＰの配線ＩＬＢは、回路ＨＣＳｒに高レベル電位、又は低レベル電位の他方を入力するための配線として機能する。
　回路ＭＰを図３２の構成とすることによって、図３０Ａの回路ＭＰと同様に動作することができる。
　また、図３２の回路ＭＰの構成を、図２の演算回路１１０、図３の演算回路１２０に適用する場合、図３２の回路ＭＰは、例えば、図３３に示す回路ＭＰのとおり、トランジスタＭ７ｓ、及びトランジスタＭ７ｓｒは除いた構成としてもよい。図３３の回路ＭＰの構成とすることによって、図３０Ａの回路ＭＰと同様に動作することができる。
　また、図３０Ａとは異なる、図２９に示す回路ＭＰに含まれている回路ＨＣＳ、及び回路ＨＣＳｒの具体例を図３４に示す。図３４に示す回路ＭＰは、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（登録商標）と呼ばれる記憶回路を有する構成となっている。なお、図３４には、回路ＨＣＳ、及び回路ＨＣＳｒの有する回路素子の電気的な接続構成を示すため、回路ＭＰの全体を示している。
　回路ＨＣＳは、トランジスタＭ８、容量Ｃ２と、を有する。
　本明細書などにおいて、トランジスタＭ８は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ８は、オン状態のときは飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。又は、トランジスタＭ８は、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ８は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。
　トランジスタＭ８の第１端子は、配線ＩＬに電気的に接続され、トランジスタＭ８の第２端子は、容量Ｃ２の第１端子と、トランジスタＭ１のゲートと、トランジスタＭ１−２ｂのゲートと、トランジスタＭ１−３ｂのゲートと、に電気的に接続され、トランジスタＭ８のゲートは、配線ＷＬに電気的に接続されている。容量Ｃ２の第２端子は配線ＶＥに電気的に接続されている。
　なお、図３４に示す回路ＨＣＳにおいて、トランジスタＭ８の第２端子と、容量Ｃ２の第１端子と、の電気的接続点をノードｎ２としている。
　また、図３４の回路ＭＰにおいて、回路ＨＣＳｒは、回路ＨＣＳとほぼ同様の回路構成となっている。そのため、回路ＨＣＳｒの有する回路素子などには、回路ＨＣＳの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ８ｒの第１端子は、配線ＩＬＢに電気的に接続されている。
　なお、回路ＨＣＳ、及び回路ＨＣＳｒがＮＯＳＲＡＭを有する構成である場合、回路ＨＣＳ、及び回路ＨＣＳｒのそれぞれには、高レベル電位、又は低レベル電位の一方を保持することができる。このため、回路ＭＰに設定される第１データ（重み係数）は、例えば、２値（“−１”、“＋１”など）、３値（“−１”、“０”、“＋１”など）などに限定される。例えば、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、回路ＨＣＳには高レベル電位を保持し、回路ＨＣＳｒには低レベル電位を保持すればよい。また、例えば、回路ＭＰに設定される第１データ（重み係数）を“−１”とするとき、回路ＨＣＳには低レベル電位を保持し、回路ＨＣＳｒには高レベル電位を保持すればよい。また、例えば、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、回路ＨＣＳには低レベル電位を保持し、回路ＨＣＳｒには低レベル電位を保持すればよい。なお、回路ＨＣＳ、回路ＨＣＳｒには、高レベル電位、又は低レベル電位の２値（デジタル値）でなく、３値以上のデジタル値、又はアナログ値を保持してもよい。
　回路ＨＣＳ、及び回路ＨＣＳｒに情報（ここでは電位とする。）を書き込むとき、配線ＷＬに高レベル電位を印加して、トランジスタＭ８、及びトランジスタＭ８ｒをオン状態にする。その後、配線ＩＬに高レベル電位又は低レベル電位の一方を入力し、配線ＩＬＢに高レベル電位又は低レベル電位の他方を入力する。ここでは、例えば、高レベル電位を電位ＶＤＤＬとし、低レベル電位を電位ＶＳＳとして説明する。
　回路ＨＣＳの容量Ｃ２の第１端子にＶＤＤＬ又はＶＳＳの一方が書き込まれ、回路ＨＣＳｒの容量Ｃ２ｒの第１端子にＶＤＤＬ又はＶＳＳの他方が書き込まれた後は、配線ＷＬに低レベル電位を印加して、トランジスタＭ８、及びトランジスタＭ８ｒをオフ状態にする。これによって、回路ＨＣＳは、ＶＤＤＬ又はＶＳＳの一方をノードｎ２に保持し、回路ＨＣＳｒは、ＶＤＤＬ又はＶＳＳの他方をノードｎ２ｒに保持することができる。
　回路ＨＣＳ、及び回路ＨＣＳｒのそれぞれに所定の電位を保持した後は、図２６の回路ＭＰと同様に、配線Ｘ１Ｌ（図２６では配線ＷＸ１Ｌ）、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、及び配線Ｘ２Ｌ３ｂのそれぞれに入力される電位の組み合わせによって、回路ＭＣ、又は回路ＭＣｒから配線ＯＬ、又は配線ＯＬＢに流れる電流量を、３ビットのデータとして扱うことができる。
　回路ＭＰを図３４の構成とすることによって、図３０Ａの回路ＭＰと同様に動作することができる。
　図２９乃至図３４のそれぞれに示す回路ＭＰは、回路ＨＣＳ、及び回路ＨＣＳｒをそれぞれ１つずつ有する構成であるが、回路ＭＰは、回路ＨＣＳ、及び回路ＨＣＳｒを複数有する構成であってもよい。
　図３５に示す回路ＭＰは、回路ＨＣＳと同様の機能を有する回路ＨＣＳ−２ｂと、回路ＨＣＳ−３ｂと、回路ＨＣＳｒと同様の機能を有する回路ＨＣＳ−２ｂｒと、回路ＨＣＳ−３ｂｒと、を有する。具体的には、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳ−２ｂｒ、及び回路ＨＣＳ−３ｂｒは、配線ＯＬ、又は配線ＯＬＢの一方、又は両方から入力される情報（電位、電流など）を受け取って、当該情報に応じた電位を保持する機能を有する。特に、回路ＨＣＳ−２ｂは、トランジスタＭ１−２ｂのゲートに保持した電位を印加する機能を有し、回路ＨＣＳ−３ｂは、トランジスタＭ１−３ｂのゲートに保持した電位を印加する機能を有し、回路ＨＣＳ−２ｂｒは、トランジスタＭ１−２ｂｒのゲートに保持した電位を印加する機能を有し、回路ＨＣＳ−３ｂｒは、トランジスタＭ１−３ｂｒのゲートに保持した電位を印加する機能を有する。
　また、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、及び回路ＨＣＳ−３ｂｒの構成としては、例えば、その全てがＳＲＡＭを有する構成としてもよいし、ＮＯＳＲＡＭを有する構成としてもよい。また、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、及び回路ＨＣＳ−３ｂｒから選ばれた一以上の回路はＳＲＡＭを有する構成とし、残りの回路はＮＯＳＲＡＭを有する構成としてもよい。
　なお、図３５の回路ＭＰに含まれる、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、及び回路ＨＣＳ−３ｂｒのそれぞれは、配線ＯＬ及び配線ＯＬＢに電気的に接続されているが、本発明の一態様に係る回路ＭＰの構成は、これに限定されない。例えば、図３５の回路ＭＰは、図３２の回路ＭＰと同様に、配線ＩＬ、ＩＬＢを設けて、回路ＨＣＳ、回路ＨＣＳ−２ｂ、及びＨＣＳ−３ｂを、配線ＩＬと、配線ＩＬＢと、に電気的に接続してもよい。また、例えば、図３５の回路ＭＰは、図３３、図３４の回路ＭＰと同様に、配線ＩＬ、及び配線ＩＬＢを設けて、回路ＨＣＳ、回路ＨＣＳ−２ｂ、及びＨＣＳ−３ｂを配線ＩＬに電気的に接続し、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、及び回路ＨＣＳ−３ｂｒを配線ＩＬＢに電気的に接続してもよい。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例６＞
　図３６に示す回路ＭＰは、複数の保持部として、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒを有し、かつ図３５の回路ＭＰと異なる、回路構成の一例である。
　図３６の回路ＭＰに含まれるトランジスタＭ１のＷ長とＬ長の比をＷ／Ｌとしたとき、トランジスタＭ１−２ｂのＷ長とＬ長の比は２×Ｗ／Ｌとすることが好ましく、トランジスタＭ１−３ｂのＷ長とＬ長の比は４×Ｗ／Ｌとすることが好ましい。更に、トランジスタＭ１ｒのサイズは、トランジスタＭ１と等しいことが好ましく、トランジスタＭ１−２ｂｒのサイズは、トランジスタＭ１−２ｂと等しいことが好ましく、トランジスタＭ１−３ｂｒのサイズは、トランジスタＭ１−３ｂと等しいことが好ましい。
　回路ＨＣＳは、配線ＯＬと、トランジスタＭ１のゲートと、に電気的に接続され、回路ＨＣＳ−２ｂは、配線ＯＬと、トランジスタＭ１−２ｂのゲートと、に電気的に接続され、回路ＨＣＳ−３ｂは、配線ＯＬと、トランジスタＭ１−３ｂのゲートと、に電気的に接続されている。
　トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれの第１端子は、配線ＶＥに電気的に接続され、トランジスタＭ３の第１端子は、トランジスタＭ４の第１端子と、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれの第２端子と、に電気的に接続されている。トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。
　図３６の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３ｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＯＬに電気的に接続されている。
　回路ＭＣｒに含まれている回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒに低レベル電位、例えばＶＳＳを保持することによって、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれをオフ状態にすることができる。このとき、回路ＭＣに含まれている回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれに高レベル電位又は低レベル電位を保持することで、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれに保持された電位に応じて、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれに流れる電流の量が決まる。その後、トランジスタＭ３をオン状態にし、トランジスタＭ４をオフ状態にすることによって、配線ＯＬから、回路ＭＣを介して、配線ＶＥに当該電流を流すことができる。また、トランジスタＭ３をオフ状態にし、トランジスタＭ４をオン状態にすることによって、配線ＯＬＢから、回路ＭＣを介して、配線ＶＥに当該電流を流すことができる。
　また、回路ＭＣに含まれている回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂに低レベル電位、例えばＶＳＳを保持することによって、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれをオフ状態にすることができる。このとき、回路ＭＣｒに含まれている回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに高レベル電位又は低レベル電位を保持することで、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに保持された電位に応じて、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれに流れる電流の量が決まる。その後、トランジスタＭ３ｒをオン状態にし、トランジスタＭ４ｒをオフ状態にすることによって、配線ＯＬＢから、回路ＭＣｒを介して、配線ＶＥｒに当該電流を流すことができる。また、トランジスタＭ３ｒをオフ状態にし、トランジスタＭ４ｒをオン状態にすることによって、配線ＯＬから、回路ＭＣｒを介して、配線ＶＥｒに当該電流を流すことができる。
　図３６の回路ＭＰに、例えば、正の第１データ（例えば、ここでは重み係数とする。）を保持する場合、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒに低レベル電位を保持し、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれに正の第１データ（重み係数）に応じた電位の組み合わせを保持するものとする。また、図３６の回路ＭＰに、例えば、負の第１データ（重み係数）を保持する場合、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂに低レベル電位を保持し、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに負の第１データ（重み係数）に応じた電位の組み合わせを保持するものとする。
　図３６に示す回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒの具体例を図３７に図示している。図３７に示す回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒは、ＳＲＡＭを有する構成となっている。なお、図３７では、インバータ回路ＩＶ１、インバータ回路ＩＶ２のそれぞれの高電源電位入力端子、低電源電位入力端子の記載を省略している。また、図３７に示す回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒの構成については、図３０Ａの回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳｒの説明の記載を参酌する。
　また、図３７とは異なる具体例として、図３６に示す回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒは、図３８に示すとおり、ＮＯＳＲＡＭを有する構成としてもよい。なお、図３８に示す回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒの構成については、図３４の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳｒの説明の記載を参酌する。
　また、図３６の回路ＭＰは、一例として、図３９に示す回路ＭＰに変形することができる。図３９の回路ＭＰは、図２６乃至図３５に示す回路ＭＰのように、多値の第２データ（例えば、ここではニューロンの信号の値（演算値）とする。）を扱うことができる回路である。図３９の回路ＭＰは、図３６の回路ＭＰに含まれている回路ＭＣに、トランジスタＭ３−２ｘ、トランジスタＭ４−２ｘ、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、トランジスタＭ１ｘ−３ｂを加えた構成となっている。なお、図３９の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒは、一例として、図３７に示すとおり、ＳＲＡＭを有する構成となっている。
　また、本明細書などにおいて、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、及びトランジスタＭ１ｘ−３ｂは、トランジスタＭ１と同様に、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、トランジスタＭ１ｘ−３ｂは、線形領域で動作してもよい。また、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、及びトランジスタＭ１ｘ−３ｂに流れる電流量を小さくするため、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、及びトランジスタＭ１ｘ−３ｂは、サブスレッショルド領域で動作してもよい。又は、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、及びトランジスタＭ１ｘ−３ｂは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、トランジスタＭ１ｘ−３ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、トランジスタＭ１ｘ−３ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＭ３−２ｘ、トランジスタＭ４−２ｘは、トランジスタＭ３、トランジスタＭ４と同様に、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ３−２ｘ、トランジスタＭ４−２ｘは、オン状態のときは飽和領域で動作してもよく、又はサブスレッショルド領域で動作してもよい。又は、トランジスタＭ３−２ｘ、トランジスタＭ４−２ｘは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ３−２ｘ、トランジスタＭ４−２ｘは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　図３９の回路ＭＰに含まれるトランジスタＭ１ｘのＷ長とＬ長の比は、２×Ｗ／Ｌとすることが好ましい。また、トランジスタＭ１ｘ−２ｂのＷ長とＬ長の比は、４×Ｗ／Ｌとすることが好ましい。また、トランジスタＭ１ｘ−３ｂのＷ長とＬ長の比は、８×Ｗ／Ｌとすることが好ましい。トランジスタをさらに多く配置する場合も、同様に、２のべき乗でＷ長とＬ長の比を大きくしていけばよい。
　トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、トランジスタＭ１ｘ−３ｂのそれぞれの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１ｘのゲートは、回路ＨＣＳに電気的に接続され、トランジスタＭ１ｘ−２ｂのゲートは、回路ＨＣＳ−２ｂに電気的に接続され、トランジスタＭ１ｘ−３ｂのゲートは、回路ＨＣＳ−３ｂに電気的に接続されている。トランジスタＭ３−２ｘの第１端子は、トランジスタＭ４−２ｘの第１端子と、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、トランジスタＭ１ｘ−３ｂのそれぞれの第２端子と、に電気的に接続されている。トランジスタＭ３−２ｘの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３−２ｘのゲートは、配線Ｘ１Ｌ２ｘに電気的に接続されている。トランジスタＭ４−２ｘの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４−２ｘのゲートは、配線Ｘ２Ｌ２ｘに電気的に接続されている。
　なお、図３９の回路ＭＰにおいて、回路ＨＣＳｒは、回路ＨＣＳとほぼ同様の回路構成となっている。そのため、回路ＨＣＳｒの有する回路素子などには、回路ＨＣＳの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３−２ｘｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４−２ｘｒの第２端子は、配線ＯＬに電気的に接続されている。
　配線Ｘ１Ｌ２ｘは、トランジスタＭ３−２ｘ、トランジスタＭ３−２ｘｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ２Ｌ２ｘは、トランジスタＭ４−２ｘ、Ｍ４−２ｘｒをオン状態とオフ状態の切り替えを行うための配線である。
　回路ＨＣＳに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１はソース−ドレイン間に電流量としてＩｕｔが流れるものとする。このとき、回路ＨＣＳ−２ｂに高レベル電位、例えばＶＤＤＬが保持されているき、トランジスタＭ１−２ｂのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１−２ｂのソース−ドレイン間に電流量として２Ｉｕｔが流れる。また、回路ＨＣＳ−３ｂに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１−３ｂのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の４倍であるため、トランジスタＭ１−３ｂのソース−ドレイン間に電流量として４Ｉｕｔが流れる。
　つまり、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれに保持されている電位に応じて、トランジスタＭ３の第１端子とトランジスタＭ４の第１端子の電気的接続点から回路ＭＣを介して配線ＶＥに流れる電流は、Ｉｕｔ刻みで０から７Ｉｕｔまで変化する。ここでは、当該電流量をＩＸ１と呼称する。
　また、回路ＨＣＳに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１ｘのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１ｘのソース−ドレイン間に電流量として２Ｉｕｔが流れる。また、回路ＨＣＳ−２ｂに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１ｘ−２ｂのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の４倍であるため、トランジスタＭ１ｘ−２ｂのソース−ドレイン間に電流量として４Ｉｕｔが流れる。また、回路ＨＣＳ−３ｂに高レベル電位、例えばＶＤＤＬが保持されているとき、トランジスタＭ１ｘ−３ｂのＷ長とＬ長の比はトランジスタＭ１のＷ長とＬ長の比の８倍であるため、トランジスタＭ１ｘ−３ｂのソース−ドレイン間に電流量として８Ｉｕｔが流れる。
　つまり、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれに保持されている電位に応じて、トランジスタＭ３−２ｘの第１端子とトランジスタＭ４−２ｘの第１端子の電気的接続点から回路ＭＣを介して配線ＶＥに流れる電流は、２Ｉｕｔ刻みで０から１４Ｉｕｔまで変化する。ここでは、当該電流量をＩＸ２と呼称する。つまり、ＩＸ２＝２ＩＸ１が成り立つ。
　ここで、図３９の回路ＭＰに正の第１データ（重み係数）が設定されているときにおいて、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘのそれぞれに、高レベル電位又は低レベル電位が与えられる場合を考える。
　配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ４、トランジスタＭ４−２ｘはオフ状態になる。このとき、配線ＯＬから、回路ＭＣを介して配線ＶＥに、電流は流れない。
　配線Ｘ１Ｌに高レベル電位を与え、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ３はオン状態になり、トランジスタＭ３−２ｘ、トランジスタＭ４、トランジスタＭ４−２ｘはオフ状態になる。このとき、配線ＯＬから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ１が流れる。
　また、配線Ｘ２Ｌに高レベル電位を与え、配線Ｘ１Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ４はオン状態になり、トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ４−２ｘはオフ状態になる。このとき、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ１が流れる。
　また、配線Ｘ１Ｌ２ｘに高レベル電位を与え、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ３−２ｘはオン状態になり、トランジスタＭ３、トランジスタＭ４、トランジスタＭ４−２ｘはオフ状態になる。このとき、配線ＯＬから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ２＝２ＩＸ１が流れる。
　また、配線Ｘ２Ｌ２ｘに高レベル電位を与え、配線Ｘ１Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ４−２ｘはオン状態になり、トランジスタＭ３、トランジスタＭ４、トランジスタＭ３−２ｘはオフ状態になる。このとき、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ２＝２ＩＸ１が流れる。
　更に、配線Ｘ１Ｌ、配線Ｘ１Ｌ２ｘに高レベル電位を与え、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ３、トランジスタＭ３−２ｘはオン状態になり、トランジスタＭ４、トランジスタＭ４−２ｘはオフ状態になる。このとき、配線ＯＬから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ１＋ＩＸ２＝３ＩＸ１が流れる。
　同様に、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｘに高レベル電位を与え、配線Ｘ１Ｌ、配線Ｘ１Ｌ２ｘのそれぞれに低レベル電位を与えたとき、回路ＭＣにおいて、トランジスタＭ４、トランジスタＭ４−２ｘはオン状態になり、トランジスタＭ３、トランジスタＭ３−２ｘはオフ状態になる。このとき、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに、電流量としてＩＸ１＋ＩＸ２＝３ＩＸ１が流れる。
　上述の通り、図３９の回路ＭＰに含まれている回路ＭＣは、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれに保持されている電位に応じた電流を、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流し、かつ配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘに入力される電位に応じて、当該電流を０倍、１倍、２倍、３倍にして出力することができる。
　上述では、図３９の回路ＭＰに正の第１データ（重み係数）を設定した例について説明したが、図３９の回路ＭＰに負の第１データ（重み係数）を設定した場合でも同様に、回路ＭＰは、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流を流し、かつ配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘに入力される電位に応じて、当該電流を０倍、１倍、２倍、３倍にして出力することができる。
　また、図３９の回路ＭＰに０の第１データ（重み係数）を設定する場合、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに低レベル電位、例えばＶＳＳを与えればよい。これにより、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒ、トランジスタＭ１ｘ、トランジスタＭ１ｘ−２ｂ、トランジスタＭ１ｘ−３ｂ、トランジスタＭ１ｘｒ、トランジスタＭ１ｘ−２ｂｒ、トランジスタＭ１ｘ−３ｂｒのそれぞれのソース−ドレイン間に流れる電流量を０に設定することができる。このため、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘが与える電位に関わらず、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流は流れず、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流は流れない。
　上述したとおり、図３９の回路ＭＰにおいて、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれに保持されている電位を、第１データ（重み係数）に応じた電位とし、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｘ、配線Ｘ２Ｌ２ｘに入力される電位を、第２データ（ニューロンの信号の値）に応じた電位とすることで、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電流の量は、第１データ（重み係数）と第２データ（ニューロンの信号の値）の積として扱うことができる。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例７＞
　構成例１乃至構成例６では、回路ＭＰが保持する第１データ（例えば、ここでは重み係数とする。）を、“正の多値”、“０”、“負の多値”として、第２データ（例えば、ここではニューロンの信号の値とする。）との積を計算することができる回路ＭＰについて説明したが、本構成例では、一例として、第１データ（重み係数）が“正の多値”、“０”、“負の多値”と、第２データ（ニューロンの信号の値）が“＋１”、“０”の２値と、の積を計算することができる回路ＭＰについて説明する。
　図４０に示す回路ＭＰは、図１６Ａの回路ＭＰからトランジスタＭ４、トランジスタＭ４ｒを除いた回路である。また、トランジスタＭ４、トランジスタＭ４ｒを除いたため、図４０では、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに電位を入力するための配線Ｘ２Ｌも除いている。また、配線Ｘ１Ｌに相当する配線は、図４０では配線ＷＸＬと記載している。なお、図４０では、回路ＭＣと回路ＭＣｒとを配置した場合の例を示すが、本発明の一態様は、これに限定されない。例えば、重みとして負の値を用いない場合、又は正の値を用いない場合などにおいて、回路ＭＣと回路ＭＣｒの少なくとも一方を設けないようにしてもよい。なお、ここでは、図１６Ａに適用した場合の例を示すが、本発明の一態様は、これに限定されない。他の図面においても、同様に、トランジスタＭ４、トランジスタＭ４ｒを除くことが可能である。
　図４０の回路ＭＰに設定される第１データ（重み係数）は、図１５Ａの回路ＭＰに設定される第１データ（重み係数）と同様とする。そのため、図４０の回路ＭＰに設定される第１データ（重み係数）は、図１５Ａの回路ＭＰの説明の記載を参酌する。当該第１データ（重み係数）としては、例えば、“−２”、“−１”、“０”、“＋１”、“＋２”とすることができる。
　また、図４０の回路ＭＰに入力される第２データ（ニューロンの信号の値）は、配線ＷＸＬに高レベル電位が印加されている場合に“＋１”とし、配線ＷＸＬに低レベル電位が印加されている場合に“０”とする。
　なお、図４０の回路ＭＰの動作については、構成例１の動作例の説明を参酌する。
　図４０の回路ＭＰにおいて、上述のとおり、第１データ（重み係数）と入力される第２データ（ニューロンの信号の値）を定義したとき、それぞれの重み係数の場合において、回路ＭＰに第２データ（ニューロンの信号の値）が入力されたことによって、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬの変化の有無、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢの変化の有無は、以下の表のとおりとなる。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure JPOXMLDOC01-appb-T000011
　上表のとおり、図４０の回路ＭＰは、第１データ（重み係数）が正の多値又は負の多値と、第２データ（ニューロンの信号の値）が“＋１”、“０”の２値と、の積を計算することができる。なお、第１データ（重み係数）は、５値ではなく、２値でもよいし、５値以外の多値であってもよい。２値としては、例えば、“＋１”、“０”の２値、または、“＋１”、“−１”の２値、でもよい。また、第１データ（重み係数）は、例えば、アナログ値でもよいし、多ビット（多値）のデジタル値でもよい。
　なお、本動作例では、回路ＭＰの回路ＭＣ、回路ＭＣｒの回路ＨＣ、回路ＨＣｒにおいて、それぞれで設定する電流は多値としたが、設定する電流はアナログ値としてもよい。例えば、第１データ（重み係数）として“正のアナログ値”の場合には、回路ＨＣのノードｎ１においてアナログ値の電流が設定されて、ノードｎ１に当該電流に応じた電位が保持され、回路ＨＣｒのノードｎ１ｒに低レベル電位が保持される。第１データ（重み係数）として“負のアナログ値”の場合には、例えば、回路ＨＣのノードｎ１に低レベル電位が保持され、回路ＨＣｒのノードｎ１ｒにおいてアナログ値の電流が設定されて、ノードｎ１ｒに当該電流に応じた電位が保持される。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例８＞
　次に、回路ＩＬＤに含まれているトランジスタと、回路ＭＰに含まれているトランジスタと、が同じ極性である場合の回路ＭＰの構成例について説明する。
　ここでは、回路ＩＬＤの電流源回路ＩＳＣに含まれている定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）を、図８Ｃのｎチャネル型トランジスタを有する構成とした場合において、含まれているトランジスタを全てｎチャネル型トランジスタとした回路ＭＰの構成例について説明する。
　図４１Ａに示す回路ＭＰは、図２１Ａの回路ＭＰの構成を変更した回路であって、図４１Ａの回路ＭＰは、回路ＨＣの構成と、トランジスタＭ１のバックゲートの接続先と、に関して、図２１Ａの回路ＭＰと異なっている。そのため、図２１Ａの回路ＭＰと、図４１Ａの回路ＭＰと同様の接続構成となっている箇所については説明を省略する。
　図４１Ａの回路ＭＰにおいて、回路ＨＣは、トランジスタＭ９と、容量Ｃ３と、を有する。
　また、本明細書などにおいて、トランジスタＭ９は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ９は、オン状態のときは飽和領域で動作してもよく、又はサブスレッショルド領域で動作してもよい。又は、トランジスタＭ９は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　トランジスタＭ１のゲートは、トランジスタＭ９の第１端子と、容量Ｃ３の第１端子と、に電気的に接続されている。トランジスタＭ９の第２端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１のバックゲートは、トランジスタＭ１の第２端子と、容量Ｃ３の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。
　トランジスタＭ１のバックゲートと、トランジスタＭ１の第２端子と、を電気的に接続し、トランジスタＭ１の第１端子に高レベル電位を与えることによって、トランジスタＭ１は、トランジスタＭ１のしきい値電圧を高くすることができる場合がある。なお、本発明の一態様の半導体装置は、これに限定されず、例えば、図４１Ａの回路ＭＰは、トランジスタＭ１のバックゲートが、低レベル電位を与える配線などに電気的に接続されている構成としてもよい。また、例えば、図４１Ａの回路ＭＰは、トランジスタＭ１がバックゲートを有さない構成としてもよい。
　なお、図４１Ａに示す回路ＨＣにおいて、トランジスタＭ１のゲートと、トランジスタＭ９の第１端子と、容量Ｃ３の第１端子と、の電気的接続点をノードｎ３としている。
　図４１Ａの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
　図４１Ａの回路ＭＰにおいて、配線ＶＥ、配線ＶＥｒが与える電位としては、例えば、高レベル電位であることが好ましい。図８Ｃに示す定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）において、配線ＶＳＯが低レベル電位となっているため、配線ＶＥ、配線ＶＥｒが与える電位を高レベル電位とすることによって、回路ＭＣ又は回路ＭＣｒから配線ＯＬ、配線ＯＬＢを介して回路ＩＬＤに電流を流すことができる。ここでは、配線ＶＥ、配線ＶＥｒが与える電位をＶＤＤとして説明する。
　図４１Ａの回路ＭＣにおいて、トランジスタＭ１のソース−ドレイン間に流れる電流を設定するとき（第１データ（例えば、ここでは重み係数とする。）を設定するとき）、配線ＷＸ１Ｌ、配線ＷＬに高レベル電位を与えて、トランジスタＭ３、トランジスタＭ９をオン状態にする。これにより、回路ＨＣのノードｎ３の電位はＶＤＤとなる。その後、図８Ａの電流源回路ＩＳＣにおいて、電流を生成することで、配線ＶＥから、トランジスタＭ１のソース−ドレイン間と、回路ＭＣのトランジスタＭ３のソース−ドレイン間と、配線ＯＬと、を介して、電流源回路ＩＳＣに当該電流が流れる。このとき、容量Ｃ３の第２端子の電位（トランジスタＭ１の第２端子の電位）は、当該電流によって定められる。ここで、配線ＷＸ１Ｌ、配線ＷＬに低レベル電位を与えて、トランジスタＭ３、トランジスタＭ９をオフ状態にすることによって、容量Ｃ３によって、トランジスタＭ１のゲートとトランジスタＭ１の第２端子との間の電圧を保持することができる。これにより、トランジスタＭ１のソース−ドレイン間に当該電流を設定することができる。その後に、配線ＷＸ１Ｌ、配線Ｘ２Ｌのそれぞれに所定の電位を与えて、トランジスタＭ３又はトランジスタＭ４の一方をオン状態、トランジスタＭ３又はトランジスタＭ４の他方をオフ状態にすることによって、配線ＶＥから、回路ＭＣを介して配線ＯＬ又は配線ＯＬＢに設定された電流を流すことができる。
　また、図４１Ａの回路ＭＰの構成の変更例を、図４１Ｂに示す。図４１Ｂの回路ＭＰは、トランジスタＭ９の第２端子が配線ＶＥでなく、配線ＶＡに電気的に接続されている点と、トランジスタＭ９ｒの第２端子が配線ＶＥｒでなく、配線ＶＡｒに電気的に接続されている点と、で図４１Ａの回路ＭＰと異なる。
　配線ＶＡは、一例としては、定電圧を与える配線として機能する。特に、当該定電圧としては、接地電位、低レベル電位、ＶＳＳよりも高く、配線ＶＥが与える高レベル電位、ＶＤＤよりも低い電位であることが好ましい。ここで、配線ＶＡが与える定電圧をＶＭとして、電位ＶＭは、接地電位、低レベル電位、ＶＳＳよりも高く、配線ＶＥが与える高レベル電位、ＶＤＤよりも低い電位であるとする。
　図４１Ｂの回路ＭＰにおいて、トランジスタＭ１の第２端子の電位をＶＳとしたとき、トランジスタＭ１のソース−ドレイン間電圧は、ＶＤＤ−ＶＳとなる。また、トランジスタＭ１のゲートにＶＭが入力されている場合、トランジスタＭ１のゲート−ソース間電圧は、ＶＭ−ＶＳとなる。トランジスタＭ１を飽和領域として動作させるためには、トランジスタＭ１のしきい値電圧をＶｔｈとおくと、ＶＤＤ−ＶＳ＞ＶＭ−ＶＳ−Ｖｔｈの関係を満たせばよい。ところで、トランジスタＭ１がノーマリーオン特性である場合、ゲート−ソース間電圧ＶＭ−ＶＳが負の値となっても、ゲート−ソース間電圧ＶＤＤ−ＶＳが正の値となるため、トランジスタＭ１は飽和領域として動作することができる。
　なお、ノーマリーオン特性とは、トランジスタのゲートに電圧を印加しなくてもチャネルが存在し、当該トランジスタに電流が流れてしまう状態のことをいう。
　また、図４１Ｂの回路ＭＰにおいて、配線ＶＡと配線ＶＡｒとは、一本の配線としてまとめてもよい。例えば、図４１Ｃに示す回路ＭＰのとおり、配線ＶＡと配線ＶＡｒとを配線ＶＡとして一本にまとめて、列方向に沿って設けてもよい。なお、配線ＶＡは、列方向ではなく、行方向に沿って設けてもよい（図示しない。）。
　次に、図４１Ａ乃至図４１Ｃとは異なる、定電流源回路ＩＳＣ１（定電流源回路ＩＳＣ２、定電流源回路ＩＳＣ３）と回路ＭＰと、をｎチャネル型トランジスタの単極性回路とした場合の、回路ＭＰの構成例について説明する。
　図４２に示す回路ＭＰは、図４１Ａの回路ＭＰを、多値の第２データ（例えば、ここではニューロンの信号の値（演算値）とする。）を扱えるように変形した回路である。
　図４２の回路ＭＰに含まれている回路ＭＣは、図４１Ａの回路ＭＰが有する回路素子に加え、トランジスタＭ１−２ｂ、トランジスタＭ３−２ｂ、トランジスタＭ４−２ｂ、トランジスタＭ１０、回路ＨＣ−２ｂを有する。
　本明細書などにおいて、トランジスタＭ１−２ｂは、トランジスタＭ１と同様に、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ１−２ｂは、線形領域で動作してもよい。また、トランジスタＭ１−２ｂに流れる電流量を小さくするため、トランジスタＭ１−２ｂは、サブスレッショルド領域で動作してもよい。又は、トランジスタＭ１−２ｂは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、トランジスタＭ１−２ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ１−２ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＭ３−２ｂ、トランジスタＭ４−２ｂ、及びトランジスタＭ１０は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ３−２ｂ、及びトランジスタＭ４−２ｂ、トランジスタＭ１０は、オン状態のときは飽和領域で動作してもよく、又はサブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ３−２ｂ、トランジスタＭ４−２ｂ、及びトランジスタＭ１０は、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　次に、図４２の回路ＭＰの構成について説明する。なお、図４２の回路ＭＰにおいて、図４１Ａの回路ＭＰと同様の構成となっている箇所については省略する。
　回路ＨＣ−２ｂは、回路ＨＣと同様の構成となっている。そのため、回路ＨＣ−２ｂに含まれる回路素子などを説明するときは、回路ＨＣに含まれる回路素子の符号を用いて説明する場合がある。
　図４２の回路ＭＰの回路ＭＣにおいて、トランジスタＭ１−２ｂの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１−２ｂの第２端子は、トランジスタＭ１−２ｂのバックゲートと、トランジスタＭ３−２ｂの第１端子と、トランジスタＭ４−２ｂの第１端子と、に電気的に接続されている。トランジスタＭ１−２ｂのゲートは、回路ＨＣ−２ｂのトランジスタＭ９の第１端子と、回路ＨＣ−２ｂの容量Ｃ３の第１端子と、に電気的に接続されている。回路ＨＣ−２ｂの容量Ｃ３の第２端子は、トランジスタＭ１０の第１端子と、トランジスタＭ１−２ｂの第２端子と、に電気的に接続されている。トランジスタＭ３−２ｂの第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ３−２ｂのゲートは、配線Ｘ１Ｌ２ｂに電気的に接続されている。トランジスタＭ４−２ｂの第２端子は、配線ＯＬＢに電気的に接続されている。トランジスタＭ４−２ｂのゲートは、配線Ｘ２Ｌ２ｂに電気的に接続されている。トランジスタＭ１０の第２端子は、トランジスタＭ１の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、回路ＨＣの容量Ｃ３の第２端子に電気的に接続されている。回路ＨＣ−２ｂのトランジスタＭ９の第２端子は、回路ＨＣのトランジスタＭ９の第１端子に電気的に接続されている。回路ＨＣ−２ｂのトランジスタＭ９のゲートと、トランジスタＭ１０のゲートと、は、配線ＷＬに電気的に接続されている。
　なお、図４２の回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３−２ｂｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４−２ｂｒの第２端子は、配線ＯＬに電気的に接続されている。
　図４２の回路ＭＰにおいて、トランジスタＭ３、トランジスタＭ３−２ｂ、トランジスタＭ３ｒ、トランジスタＭ３−２ｂｒ、トランジスタＭ４、トランジスタＭ４−２ｂ、トランジスタＭ４ｒ、トランジスタＭ４−２ｂｒのサイズ、例えば、チャネル長及びチャネル幅は、互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。
　また、図４２の回路ＭＰにおいて、回路ＨＣｒ、回路ＨＣ−２ｂｒに含まれているそれぞれのトランジスタＭ９ｒのサイズ、例えば、チャネル長及びチャネル幅は、回路ＨＣ、回路ＨＣ−２ｂに含まれているそれぞれのトランジスタＭ９と等しいことが好ましい。また、トランジスタＭ１０ｒのサイズは、トランジスタＭ１０と等しいことが好ましい。
　また、トランジスタＭ１のＷ長とＬ長の比をＷ／Ｌとしたとき、トランジスタＭ１−２ｂのＷ長とＬ長の比は、２Ｗ／Ｌとするのが好ましい。また、トランジスタＭ１ｒのサイズは、トランジスタＭ１と等しいことが好ましく、トランジスタＭ１−２ｂｒのサイズは、トランジスタＭ１−２ｂと等しいことが好ましい。
　配線Ｘ１Ｌ２ｂは、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒをオン状態とオフ状態の切り替えを行うための配線であり、配線Ｘ２Ｌ２ｂは、トランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒをオン状態とオフ状態の切り替えを行うための配線である。
　次に、図４２の回路ＭＰにおける、電流の設定の方法（第１データ（重み係数）の設定方法）について説明する。
　初めに、配線ＷＸ１Ｌ、配線ＷＬに高レベル電位を与えて、トランジスタＭ３、トランジスタＭ１０、回路ＨＣのトランジスタＭ９、回路ＨＣ−２ｂのトランジスタＭ９をオン状態にする。これにより、回路ＨＣのノードｎ３の電位はＶＤＤとなり、回路ＨＣ−２ｂのノードｎ３の電位はＶＤＤとなる。その後、図８Ａの電流源回路ＩＳＣにおいて、電流量として３Ｉｕｔの電流を生成することで、配線ＶＥから、トランジスタＭ１のソース−ドレイン間と、トランジスタＭ１−２ｂのソース−ドレイン間と、に異なる電流が流れる。具体的には、トランジスタＭ１−２ｂのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１のソース−ドレイン間に流れる電流の量はＩｕｔとなり、トランジスタＭ１−２ｂのソース−ドレイン間に流れる電流の量は２Ｉｕｔとなる。トランジスタＭ１とトランジスタＭ１−２ｂのそれぞれのソース−ドレイン間に流れる電流は、トランジスタＭ３のソース−ドレイン間と、配線ＯＬと、を介して、電流源回路ＩＳＣに流れる。このとき、回路ＨＣの容量Ｃ３の第２端子の電位（トランジスタＭ１の第２端子の電位）は、トランジスタＭ１のソース−ドレイン間に流れる電流によって定められ、回路ＨＣ−２ｂの容量Ｃ３の第２端子の電位（トランジスタＭ１−２ｂの第２端子の電位）は、トランジスタＭ１−２ｂのソース−ドレイン間に流れる電流によって定められる。ここで、配線ＷＸ１Ｌ、配線ＷＬに低レベル電位を与えて、トランジスタＭ３、トランジスタＭ１０、回路ＨＣのトランジスタＭ９、回路ＨＣ−２ｂのトランジスタＭ９をオフ状態にすることによって、回路ＨＣの容量Ｃ３によって、トランジスタＭ１のゲートとトランジスタＭ１の第２端子との間の電圧を保持することができ、回路ＨＣ−２ｂの容量Ｃ３によって、トランジスタＭ１−２ｂのゲートとトランジスタＭ１−２ｂの第２端子との間の電圧を保持することができる。これにより、トランジスタＭ１のソース−ドレイン間に流れる電流の量をＩｕｔに設定することができ、トランジスタＭ１−２ｂのソース−ドレイン間に流れる電流の量を２Ｉｕｔに設定することができる。
　その後に、第２データ（ニューロンの信号の値）に応じて、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂのそれぞれに所定の電位を与えることで、回路ＭＰにおいて、設定された第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を計算することができる。なお、多値の第１データ（重み係数）と、多値の第２データ（ニューロンの信号の値）との積の計算についての詳細は、構成例５で説明している。
　なお、図４２の回路ＭＰは、図４３の回路ＭＰに構成を変更することができる。図４３の回路ＭＰは、図４２の回路ＭＰにおいて、回路ＨＣ−２ｂのトランジスタＭ９の第２端子の接続先を、回路ＨＣのトランジスタＭ９の第１端子から、配線ＶＥに変更し、回路ＨＣ−２ｂｒのトランジスタＭ９ｒの第２端子の接続先を、回路ＨＣｒのトランジスタＭ９ｒの第１端子から、配線ＶＥｒに変更した構成に相当する。図４３の回路ＭＰは、図４２の回路ＭＰと同様に動作することができる。
　また、図４２の回路ＭＰと、図４３の回路ＭＰと、は、図４１Ｂの回路ＭＰのように、配線ＶＥを、配線ＶＥと配線ＶＡとに分離し、配線ＶＥｒを、配線ＶＥｒと配線ＶＡｒとに分離してもよい。図４４に示す回路ＭＰは、図４２の回路ＭＰにおいて、配線ＶＥを、配線ＶＥと配線ＶＡとに分離した構成であり、図４５に示す回路ＭＰは、図４３の回路ＭＰにおいて、配線ＶＥを、配線ＶＥと配線ＶＡとに分離した構成である。
　図４４の回路ＭＰ、図４５の回路ＭＰは、図４２、図４３のそれぞれの回路ＭＰと同様に動作することができる。なお、図４２乃至図４５などに示すように、容量Ｃ３がトランジスタＭ１などのソース端子に接続され、そのソース端子が電源線などに接続されておらず、そのドレイン端子が電源線などに接続されている場合には、回路ＩＬＤから、切り替え回路ＴＷ［ｊ］を介して配線ＯＬ又は配線ＯＬＢに正の電流を供給する場合、配線ＶＣＮが与える定電圧としては、配線ＶＥ、配線ＶＡなどに供給されている電圧、例えば、高レベル電位（例えばＶＤＤなど。）とすることが好ましい。つまり、配線ＶＣＮから定電圧を供給するときに、容量Ｃ３の両端の電位差がゼロに近くなるようにすることが望ましい。つまり、トランジスタＭ１がオフ状態になるようにすることが望ましい。言い換えると、回路ＭＣより、電流が出力されなくなるような電位を配線ＶＣＮに供給することが望ましい。一方、配線ＶＣＮ２は、ＶＳＳ、接地電位などの低レベルの電位とすることが望ましい。配線ＶＣＮ、及び配線ＶＣＮ２が与える電位を適切にすることによって、回路ＭＰから電流を配線ＯＬ、及び／又は配線ＯＬＢに電流を流すことができる。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例９＞
　図４６には、図１４の演算回路１７０に適用できる回路ＢＳと回路ＭＰの一例を示している。
　回路ＢＳとしては、例えば、図４６に示すとおり、図４０の回路ＭＰを適用することができる。回路ＢＭＣは、図４０の回路ＭＰの回路ＭＣに相当し、回路ＢＭＣｒは、図４０の回路ＭＰの回路ＭＣｒに相当する。トランジスタＭ１１は、図４０の回路ＭＰのトランジスタＭ１に相当し、トランジスタＭ１２は、図４０の回路ＭＰのトランジスタＭ２に相当し、トランジスタＭ１３は、図４０の回路ＭＰのトランジスタＭ３に相当し、容量Ｃ４は、図４０の回路ＭＰの容量Ｃ１に相当し、ノードｎ４は、図４０の回路ＭＰのノードｎ１に相当する。また、配線ＷＸＢＳは、図４０の回路ＭＰの配線ＷＸＬに相当し、配線ＷＬＢＳは、図４０の回路ＭＰの配線ＷＬに相当し、配線ＶＦは、図４０の回路ＭＰの配線ＶＥに相当する。そのため、図４６に示す回路ＢＳの構成については、図４０の回路ＭＰの説明の記載を参酌する。
　回路ＭＰとしては、例えば、図４６に示すとおり、図１５Ａの回路ＭＰを適用することができる。そのため、図４６に示す回路ＭＰの構成については、図１５Ａの回路ＭＰの説明の記載を参酌する。
　図４６の回路ＢＳにおいて、回路ＢＭＣｒは、回路ＢＭＣとほぼ同様の回路構成となっている。また、回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＢＭＣｒの有する回路素子などには、回路ＢＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付し、また、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。
　回路ＢＳに“正のバイアス”を設定するときは、図４０の回路ＭＰの動作と同様に、配線ＷＸＢＳ、配線ＷＬＢＳに高レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオン状態にすればよい。その後に、図８Ａの電流源回路ＩＳＣにおいて、当該バイアスに応じた電流を選択し、配線ＯＬと電流源回路ＩＳＣとの間を導通状態する。これにより、電流源回路ＩＳＣから、配線ＯＬ及び回路ＢＭＣを介して配線ＶＦに当該電流が流れ、ノードｎ４の電位は、当該電流に応じた電位となる。また、このとき、配線ＯＬＢと配線ＶＣＮとの間を導通状態にすることで、回路ＢＭＣｒ側のノードｎ４ｒには配線ＶＣＮからの電位ＶＳＳが与えられるため、ノードｎ４ｒの電位はＶＳＳとなる。その後、配線ＷＸＢＳ、配線ＷＬＢＳに低レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオフ状態にすることで、ノードｎ４、ノードｎ４ｒの電位を保持することができる。これによって、回路ＢＳに“正のバイアス”を設定することができる。
　また、回路ＢＳに“負のバイアス”を設定するときは、配線ＷＸＢＳ、配線ＷＬＢＳに高レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオン状態にする。その後に、図８Ａの電流源回路ＩＳＣにおいて、当該バイアスに応じた電流を選択し、配線ＯＬＢと電流源回路ＩＳＣとの間を導通状態する。これにより、電流源回路ＩＳＣから、配線ＯＬＢ及び回路ＢＭＣｒを介して配線ＶＦｒに当該電流が流れ、ノードｎ４ｒの電位は、当該電流に応じた電位となる。また、このとき、配線ＯＬと配線ＶＣＮとの間を導通状態にすることで、回路ＢＭＣ側のノードｎ４には配線ＶＣＮからの電位ＶＳＳが与えられるため、ノードｎ４の電位はＶＳＳとなる。その後、配線ＷＸＢＳ、配線ＷＬＢＳに低レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオフ状態にすることで、ノードｎ４、ノードｎ４ｒの電位を保持することができる。これによって、回路ＢＳに“負のバイアス”を設定することができる。
　また、回路ＢＳに“０のバイアス”を設定するときは、配線ＷＸＢＳ、配線ＷＬＢＳに高レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオン状態にし、配線ＯＬ及び配線ＯＬＢと配線ＶＣＮとの間を導通状態にして、ノードｎ４、及びノードｎ４ｒの電位をＶＳＳにする。その後、配線ＷＸＢＳ、配線ＷＬＢＳに低レベル電位を与えて、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１２ｒ、トランジスタＭ１３ｒをオフ状態にして、ノードｎ４、ノードｎ４ｒのそれぞれの電位ＶＳＳを保持することで、回路ＢＳに“０のバイアス”を設定することができる。
　また、場合によっては、回路ＢＳにバイアスを設定するとき、ノードｎ４、及びノードｎ４ｒのそれぞれにＶＳＳ以外の電位を与えてもよい。
　回路ＢＳにバイアスを設定した後は、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を保持し、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を与えればよい。具体的には、回路ＭＰに当該重み係数に応じた電流を設定し、回路ＭＰに配線ＷＸ１Ｌ、配線Ｘ２Ｌのそれぞれから第２データ（ニューロンの信号の値）に応じた電位を与える。更に、回路ＢＳにおいて、配線ＷＸＢＳを高レベル電位にすることによって、回路ＭＰで計算された第１データ（重み係数）と第２データ（ニューロンの信号の値）との積に、回路ＢＳに設定されたバイアスを与えることができる。
　また、先に回路ＭＰに第１データ（重み係数）を保持して、一度、回路ＭＰで第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を計算し、その後にその計算結果に応じて回路ＢＳにバイアスを設定して、再度演算を行ってもよい。つまり、演算結果に応じて適宜バイアスを変更する動作を行ってもよい。
　なお、図４６の構成例では、配線ＶＦ、配線ＶＦｒ、配線ＶＥ、配線ＶＥｒを図示したが、本発明の一態様は、これに限定されない。例えば、図４６の構成において、配線ＶＦと配線ＶＥを一本の配線としてまとめ、配線ＶＦｒと配線ＶＥｒを一本の配線としてまとめてもよい。また、例えば、図１６Ｂの回路ＭＰのとおり、図４６の構成において、配線ＶＦと配線ＶＦｒを一本の配線としてまとめ、配線ＶＥと配線ＶＥｒを１本の配線としてまとめてもよい。また、例えば、図４６の構成において、配線ＶＦ、配線ＶＦｒ、配線ＶＥ、配線ＶＥｒを一本の配線としてまとめてもよい。例えば、図４６の構成において、配線ＶＦ、配線ＶＦｒ、配線ＶＥ、配線ＶＥｒから選ばれた２本以上の配線を一本の配線としてまとめてもよい。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
＜構成例１０＞
　次に、図１０Ｂに図示した回路ＭＰに適用できる回路構成の例について説明する。
　図４７Ａに示す回路ＭＰは、例えば、図７の演算回路１４０に適用できる図１０Ｂの回路ＭＰの構成例を示している。なお、図４７Ａの回路ＭＰは、図４０に示す回路ＭＰにおいて、トランジスタＭ３とトランジスタＭ３ｒとを１つのトランジスタとしてまとめ、配線ＶＥと配線ＶＥｒとを１本の配線としてまとめた回路に相当する。具体的には、図４０に示している回路ＭＰのトランジスタＭ３及びトランジスタＭ３ｒは、図４７Ａの回路ＭＰではトランジスタＭＺとしてまとめられ、図４０に示している回路ＭＰの配線ＶＥ及び配線ＶＥｒは、図４７Ａの回路ＭＰでは配線ＶＬとしてまとめられている。
　なお、図４７Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。
　なお、本明細書などにおいて、トランジスタＭＺは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭＺは、オン状態のときは飽和領域で動作してもよく、又はサブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭＺは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、回路ＭＣは、回路ＨＣと、トランジスタＭ２０と、を有し、回路ＭＣｒは、回路ＨＣｒと、トランジスタＭ２０ｒと、を有する。
　トランジスタＭ２０の第１端子は、トランジスタＭＺの第１端子に電気的に接続され、トランジスタＭ２０のゲートは、トランジスタＭ２の第２端子と、容量Ｃ１の第１端子と、に電気的に接続され、トランジスタＭ２０の第２端子は、配線ＯＬに電気的に接続されている。容量Ｃ１の第２端子は、配線ＶＬに電気的に接続されている。トランジスタＭ２の第１端子は、配線ＯＬに電気的に接続されている。
　また、トランジスタＭ２０ｒの第１端子は、トランジスタＭＺの第１端子に電気的に接続され、トランジスタＭ２０ｒのゲートは、トランジスタＭ２ｒの第２端子と、容量Ｃ１ｒの第１端子と、に電気的に接続され、トランジスタＭ２０ｒの第２端子は、配線ＯＬＢに電気的に接続されている。容量Ｃ１ｒの第２端子は、配線ＶＬに電気的に接続されている。トランジスタＭ２ｒの第１端子は、配線ＯＬＢに電気的に接続されている。
　配線ＶＬは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、低レベル電位であるＶＳＳ、接地電位（ＧＮＤ）などとすることができる。
　図４７Ａの回路ＭＰに含まれている回路ＨＣ、回路ＨＣｒは、図１５Ａなどに示している回路ＭＰに含まれている回路ＨＣ、回路ＨＣｒと同様に、重み係数に相当する電流量を設定することができる。具体的には、例えば、回路ＭＰにおいて、配線ＸＬに所定の電位を与えてトランジスタＭＺをオン状態にし、配線Ｗ１Ｌに所定の電位を与えてトランジスタＭ２をオン状態にして、配線ＯＬから容量Ｃ１の第１端子、及びトランジスタＭ２０の第２端子に、重み係数に相当する電流量を流す。このとき、トランジスタＭ２０は、ダイオード接続となっているため、トランジスタＭ２０のゲート−ソース間電圧は、当該電流量（ソース−ドレイン間に流れる電流の量）に応じて定められる。このとき、トランジスタＭ２０のソースの電位は配線ＶＬが与える電位とすると、トランジスタＭ２０のゲートの電位が定められる。ここで、トランジスタＭ２をオフ状態にすることによって、トランジスタＭ２０のゲートの電位を保持することができる。なお、回路ＨＣｒについても同様に、配線ＯＬＢから容量Ｃ１ｒの第１端子、及びトランジスタＭ２０ｒの第２端子に、重み係数に相当する電流量を流すことによって、当該電流量に応じた電位をトランジスタＭ２０ｒのゲートに保持することができる。
　ここで、例えば、図４７Ａの回路ＭＰに設定される重み係数は、回路ＭＣのトランジスタＭ２０にＩｕｔの電流が設定され、回路ＭＣｒのトランジスタＭ２０ｒに電流が流れないように設定されたときに“＋１”とし、回路ＭＣのトランジスタＭ２０に電流が流れないように設定され、回路ＭＣｒのトランジスタＭ２０ｒにＩｕｔの電流が設定されたときに“−１”とし、回路ＭＣ、回路ＭＣｒのそれぞれのトランジスタＭ２０、トランジスタＭ２０ｒに電流が流れないように設定されたときに“０”とする。
　回路ＨＣ、及び回路ＨＣｒのそれぞれに重み係数に応じた電流が設定されることによって、トランジスタＭ２０及びトランジスタＭ２０ｒのそれぞれのゲートの電位が定まる。ここで、配線ＸＬに、例えば、ニューロンの信号の値に応じた電位を与えることによって、配線ＯＬ、及び／又は配線ＯＬＢと回路ＭＰとの間に流れる電流が定まる。例えば、配線ＸＬに“＋１”の第２データとして高レベル電位が与えられたとき、配線ＶＬが与える定電圧がトランジスタＭ２０の第１端子と、トランジスタＭ２０ｒの第１端子と、に与えられる。また、例えば、配線ＸＬに“０”の第２データとして低レベル電位が与えられたとき、配線ＶＬが与える定電圧はトランジスタＭ２０の第１端子と、トランジスタＭ２０ｒの第１端子と、に与えられない。つまり、トランジスタＭ２０、及びトランジスタＭ２０ｒには電流が流れない。
　ここで、トランジスタＭ２０に電流量としてＩｕｔが設定されているとき、トランジスタＭ２０のソースに配線ＶＬからの電位が与えられることで、トランジスタＭ２０の第１端子と第２端子との間に電流量としてＩｕｔが流れる。また、トランジスタＭ２０に電流が流れないように設定されているとき、トランジスタＭ２０のソースに配線ＶＬからの電位が与えられても、トランジスタＭ２０の第１端子と第２端子との間には電流が流れない。同様に、トランジスタＭ２０ｒに電流量としてＩｕｔが設定されているとき、トランジスタＭ２０ｒのソースに配線ＶＬからの電位が与えられることで、トランジスタＭ２０ｒの第１端子と第２端子との間に電流量としてＩｕｔが流れる。また、トランジスタＭ２０ｒに電流が流れないように設定されているとき、トランジスタＭ２０ｒのソースに配線ＶＬからの電位が与えられても、トランジスタＭ２０ｒの第１端子と第２端子との間には電流が流れない。
　つまり、上記をまとめると、重み係数とニューロンの信号の値との積が“＋１”であるとき、回路ＭＣと配線ＯＬとの間にＩｕｔの電流量が流れ、回路ＭＣｒと配線ＯＬＢとの間に電流が流れない。また、重み係数とニューロンの信号の値との積が“−１”であるとき、回路ＭＣｒと配線ＯＬＢとの間にＩｕｔの電流量が流れ、回路ＭＣと配線ＯＬとの間に電流が流れない。また、重み係数とニューロンの信号の値との積が“０”であるとき、回路ＭＣと配線ＯＬとの間に電流が流れず、回路ＭＣｒと配線ＯＬＢとの間に電流が流れない。
　以上より、図４７Ａの回路ＭＰは、重み係数が“＋１”、“−１”、“０”の３値と、ニューロンの信号（演算値）が“＋１”、“０”の２値と、の積を計算することができる。また、図４７Ａの回路ＭＰは、構成例７で説明した回路ＭＰと同様に、一例として、トランジスタＭ２０、及びトランジスタＭ２０ｒに設定する電流量を変更することによって、第１データ（重み係数）が“正の多値”、“０”、“負の多値”と、第２データ（ニューロンの信号の値）が“＋１”、“０”の２値と、の積を計算することができる。
　また、図４７Ａに示した回路ＭＰは、例えば、図４７Ｂに示した回路ＭＰに変更してもよい。図４７Ｂに示す回路ＭＰは、容量Ｃ１の第２端子と、容量Ｃ１ｒの第２端子と、が配線ＶＬでなく、配線ＣＶＬに電気的に接続されている点で、図４７Ａの回路ＭＰと異なる。なお、容量Ｃ１の第２端子は、トランジスタＭ２０の第１端子、または、トランジスタＭＺの第１端子と接続されてもよい。同様に、容量Ｃ１ｒの第２端子は、トランジスタＭ２０ｒの第１端子、または、トランジスタＭＺの第１端子と接続されてもよい。また、図４８には、容量Ｃ１の第２端子がトランジスタＭ２０の第１端子に電気的に接続され、容量Ｃ１ｒの第２端子がトランジスタＭ２０ｒの第１端子に電気的に接続されている回路ＭＰについて図示している。
　配線ＣＶＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。
　なお、本構成例は、本明細書で示す他の構成例などと適宜組み合わせることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、多値の第１データ（例えば、重み係数又はニューロンの信号の一方など）と多値の第２データ（例えば、重み係数又はニューロンの信号（演算値）の他方など）との積和演算を行うことができる半導体装置、又は当該半導体装置の動作方法について説明する。
＜動作方法例１＞
　初めに、上記実施の形態で説明した半導体装置などを用いて、多値の第１データ（例えば、重み係数又はニューロンの信号の一方など）と多値の第２データ（例えば、重み係数又はニューロンの信号（演算値）の他方など）との積和演算を行う動作方法の一例について説明する。
　一例として、図２１Ａの回路ＭＰを適用した図１１の演算回路１５０の動作方法を考える。また、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例として、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、積分回路を有する回路ＡＣＴＦは、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
　図４９Ａは、当該動作方法の例を示したタイミングチャートである。具体的には、図４９Ａのそれぞれは、時刻Ｔ１１から時刻Ｔ１４までの間、及びその近傍の時刻における、回路ＨＣのノードｎ１の電位と、回路ＨＣｒのノードｎ１ｒの電位と、配線ＷＸ１Ｌの電位と、配線ＯＬに流れる電流ＩＯＬの電流量と、配線ＯＬＢに流れる電流ＩＯＬＢの電流量と、回路ＡＣＴＦの積分回路の容量に蓄積される電荷量の変化を示している。特に、図４９Ａにおいて、配線ＯＬから負荷ＬＥａに含まれている容量に流れる電流によって蓄積される電荷量をＱＯＬと記載し、配線ＯＬＢから負荷ＬＥｂに含まれている容量に流れる電流によって蓄積される電荷量をＱＯＬＢと記載する。
　また、図４９Ａに示すタイミングチャートは、それぞれ時刻Ｔ１１より前の時刻において、多値の第１データ（例えば、ここでは重み係数とする。）に応じた電流が設定されたものとする。なお、当該電流の設定の方法については、実施の形態２の説明の記載を参酌する。
　図４９Ａのタイミングチャートの動作例では、あらかじめ、回路ＭＰに“＋１”の重み係数が設定されているものとする。具体的には、時刻Ｔ１１より前の時刻において、トランジスタＭ１に電流量Ｉ１が流れるように設定され、トランジスタＭ１ｒには電流が流れないように設定される。また、回路ＨＣのノードｎ１にはＶ１が保持され、回路ＨＣｒのノードｎ１ｒにはＶＳＳが保持されているものとする。なお、電位Ｖ１は、ＶＳＳよりも高い電位とする。また、あらかじめ、図８Ａにおいて、スイッチＳＷＨ、スイッチＳＷＨＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢをオフ状態として、配線ＯＬ及び配線ＯＬＢと配線ＶＣＮ２との間を導通状態にして、配線ＯＬ、配線ＯＬＢの電位を高レベル電位としている。
　時刻Ｔ１１以降では、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にするため、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態になり、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態になるものとする。
　時刻Ｔ１２から時刻Ｔ１３までの間において、回路ＭＰへの第２データ（例えば、ここではニューロンの信号の値とする。）の入力が行われる。なお、時刻Ｔ１２から時刻Ｔ１３までの間の入力時間を、ｔｕｔとする。この入力時間の長さが、ニューロンの信号の値の大きさに対応する。つまり、この入力時間の長さを変えることにより、演算結果を変えることができるようになる。
　図４９Ａの動作例では、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。そのため、トランジスタＭ３、トランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力されて、トランジスタＭ３、トランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態になる。この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態になり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態になる。
　このとき、トランジスタＭ１は、電流量をＩ１とする電流を流すように設定されているため、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流量Ｉ１の電流が流れる。また、トランジスタＭ１ｒは、オフ状態となっているため（電流量として０を流すように設定されているため）、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
　ここで、回路ＡＣＴＦの積分回路に着目する。時刻Ｔ１２から時刻Ｔ１３までの間に第２データ（ニューロンの信号の値）の入力が行われているため、配線ＯＬと導通状態になっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥａ）には、時刻Ｔ１２から時刻Ｔ１３までの間に電荷が蓄積され続ける。理想的には、時刻Ｔ１３の時点において、当該容量には、ｔｕｔ×Ｉ１の電荷が蓄積される。なお、図４９Ａのタイミングチャートでは、時刻Ｔ１２から時刻Ｔ１３までの間に、当該容量に蓄積された電荷量をＱ１と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥｂ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量Ｑ１と配線ＯＬＢに流れた電荷量０に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　次に、図４９Ａのタイミングチャートにおいて、回路ＭＰへのニューロンの信号の入力時間をｔｕｔから２ｔｕｔに変化した場合を考える。図４９Ｂに示すタイミングチャートは、図４９Ａのタイミングチャートにおいて、回路ＭＰへのニューロンの信号の入力時間をｔｕｔから２ｔｕｔに変化させた場合の動作例を示している。
　図４９Ｂのタイミングチャートの時刻Ｔ１２より前の動作については、図４９Ａのタイミングチャートの時刻Ｔ１２より前の動作例と同様である。そのため、図４９Ｂのタイミングチャートの時刻Ｔ１２より前の動作については、図４９Ａのタイミングチャートの時刻Ｔ１２より前の動作の説明を参酌する。
　図４９Ｂの動作例の時刻Ｔ１２から時刻Ｔ１４までの間において、回路ＭＰへのニューロンの信号の入力が行われる。上述したとおり、時刻Ｔ１２から時刻Ｔ１４までの間の入力時間を、２ｔｕｔとしている。
　図４９Ｂの動作例では、図４９Ａの動作例と同様に、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このため、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流量Ｉ１の電流が流れる。また、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
　時刻Ｔ１２から時刻Ｔ１４までの間に第２データ（ニューロンの信号の値）の入力が行われているため、配線ＯＬと導通状態となっている、積分回路の容量（負荷ＬＥａ）には、時刻Ｔ１２から時刻Ｔ１４までの間に電荷が蓄積され続ける。理想的には、時刻Ｔ１４の時点において、当該容量には、２ｔｕｔ×Ｉ１（＝２Ｑ１）の電荷が蓄積される。なお、図４９Ｂのタイミングチャートでは、時刻Ｔ１２から時刻Ｔ１４までの間に、当該容量に蓄積された電荷量をＱ２と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥｂ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量Ｑ２と配線ＯＬＢに流れた電荷量０とに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　次に、図４９Ａのタイミングチャートにおいて、回路ＭＰに設定されている重み係数を“＋１”から“−２”に変更した場合を考える。具体的には、図４９Ｃに示すタイミングチャートは、あらかじめ、時刻Ｔ１１より前の時刻において、トランジスタＭ１には電流が流れないように設定され、トランジスタＭ１ｒに電流Ｉ２（＝２Ｉ１）が流れるように設定される。また、回路ＨＣｒのノードｎ１ｒにはＶ２が保持され、回路ＨＣのノードｎ１にはＶＳＳが保持されているものとする。なお、電位Ｖ２は、Ｖ１及びＶＳＳよりも高い電位とする。
　図４９Ｃのタイミングチャートの時刻Ｔ１２より前の動作については、図４９Ａのタイミングチャートの時刻Ｔ１２より前の動作例と同様である。そのため、図４９Ｃのタイミングチャートの時刻Ｔ１２より前の動作については、図４９Ａのタイミングチャートの時刻Ｔ１２より前の動作の説明を参酌する。
　図４９Ｃの動作例の時刻Ｔ１２から時刻Ｔ１３までの間において、回路ＭＰへのニューロンの信号の入力が行われる。上述したとおり、時刻Ｔ１２から時刻Ｔ１３までの間の入力時間を、ｔｕｔとしている。
　図４９Ｃの動作例では、図４９Ａの動作例と同様に、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このため、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流量Ｉ２の電流が流れる。また、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流は流れない。
　時刻Ｔ１２から時刻Ｔ１３までの間に第２データ（ニューロンの信号の値）の入力が行われているため、配線ＯＬＢと導通状態となっている、積分回路の容量（負荷ＬＥｂ）には、時刻Ｔ１２から時刻Ｔ１３までの間に電荷が蓄積され続ける。理想的には、時刻Ｔ１３の時点において、当該容量には、ｔｕｔ×Ｉ２（＝２ｔｕｔ×Ｉ１＝２Ｑ１）の電荷が蓄積される。なお、図４９Ｃのタイミングチャートでは、時刻Ｔ１２から時刻Ｔ１３までの間に、当該容量に蓄積された電荷量をＱ２と記載している。一方、配線ＯＬと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥａ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量０と配線ＯＬＢに流れた電荷量Ｑ２に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　図４９Ａ乃至図４９Ｃに示した動作例の通り、第２データ（ニューロンの信号の値）は、回路ＭＰへの第２データの入力期間に応じて定めることができ、入力期間の長さに応じて、回路ＡＣＴＦから出力される演算結果が決まる。そのため、第２データ（ニューロンの信号の値）を、入力期間の長さ、及び配線ＷＸ１Ｌ、配線Ｘ２Ｌに印加する電位に応じて定義することによって、回路ＭＰは、３値以上の第２データ（ニューロンの信号の値）を扱うことができ、多値の第１データ（重み係数）と３値以上の第２データ（ニューロンの信号の値）との積和演算、及び／又は活性化関数の演算を行うことができる。
　本動作例において、回路ＭＰに入力される第２データ（ニューロンの信号の値）は、一例として、次の通りに定義することができる。配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力し、かつ入力期間をｔｕｔとしたときの第２データ（ニューロンの信号の値）を“＋１”とし、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力し、かつ入力期間を２ｔｕｔとしたときの第２データ（ニューロンの信号の値）を“＋２”とし、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力し、かつ入力期間を３ｔｕｔとしたときの第２データ（ニューロンの信号の値）を“＋３”とする。また、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力し、かつ入力期間をｔｕｔとしたときの第２データ（ニューロンの信号の値）を“−１”とし、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力し、かつ入力期間を２ｔｕｔとしたときの第２データ（ニューロンの信号の値）を“−２”とし、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力し、かつ入力期間を３ｔｕｔとしたときの第２データ（ニューロンの信号の値）を“−３”とする。また、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“０”とする。
　回路ＭＰに入力される第２データ（ニューロンの信号の値）を上述の通り、定義することによって、図４９Ａに示した動作例では、第１データ（重み係数）“＋１”と第２データ（ニューロンの信号の値）“＋１”との積として、“＋１”を算出することができる。また、図４９Ｂに示した動作例では、第１データ（重み係数）“＋１”と第２データ（ニューロンの信号の値）“＋２”との積として、“＋２”を算出することができる。また、図４９Ｃに示した動作例では、第１データ（重み係数）“−２”と第２データ（ニューロンの信号の値）“＋１”との積として、“−２”を算出することができる。本動作例において、第１データ（重み係数）を“−２”、“−１”、“０”、“＋１”、“＋２”のいずれか一として、第２データ（ニューロンの信号の値）を“−２”、“−１”、“０”、“＋１”、“＋２”のいずれか一としたときにおける、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れる電荷量ＱＯＬＢを下の表に記す。なお、下表において、高レベル電位をｈｉｇｈ、低レベル電位をｌｏｗと記載している。
Figure JPOXMLDOC01-appb-T000012
　また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）として、正の多値、負の多値、０を定義したが、入力期間を離散的な値でなく連続的な値をとることによって（ａを正の実数として、入力期間をａ×ｔｕｔとすることによって）、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
　また、図４９Ａ、図４９Ｂに示した動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋１”とし、図４９Ｃに示した動作例では、回路ＭＰに設定された第１データ（重み係数）を“−２”としたが、“＋１”、“−２”以外の第１データ（重み係数）を用いて計算を行ってもよい。実施の形態１、及び実施の形態２で説明したとおり、回路ＭＰに設定される第１データ（重み係数）は、アナログ値などを設定することができるため、回路ＡＣＴＦに含まれている積分回路の容量に蓄積される電荷量も、アナログ値などとする第１データ（重み係数）に応じて算出することができる。
　また、図４９Ａ乃至図４９Ｃに示した動作例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。なお、図４９Ａ乃至図４９Ｃでは、時刻Ｔ１２から配線ＷＸ１Ｌの電位の変化が開始されている。つまり、図４９Ａ乃至図４９Ｃのそれぞれでは、配線ＷＸ１Ｌの電位が高レベル電位となる期間が異なっている場合においても、低レベル電位から高レベル電位へ変化する時刻が同じ（時刻Ｔ１２）となっているが、本発明の一態様は、これに限定されない。例えば、図４９Ａ乃至図４９Ｃのそれぞれの配線ＷＸ１Ｌの電位が高レベル電位となる期間が異なっている場合においても、高レベル電位から低レベル電位へ変化する時刻が、同じになるように動作さぜてもよい。または、図４９Ａ乃至図４９Ｃのそれぞれの配線ＷＸ１Ｌの電位が高レベル電位となる期間が異なっている場合においても、高レベル電位となる期間の中心の時刻が、同じになるように動作させてもよい。
　なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。例えば、図４７Ｂの回路ＭＰを図７の演算回路１４０に適用して、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれが積分回路の構成（または、電流電荷（ＩＱ）変換回路）を有している場合を考える。この場合の回路構成においても、第１データ（重み係数）に応じてトランジスタＭ２０、及びトランジスタＭ２０ｒのそれぞれに流れる電流量を設定し、第２データ（ニューロンの信号の値）に応じて配線ＸＬに高レベル電位を与える期間を設定することにより、本動作例と同様に、“正の多値”、“負の多値”、“０”のいずれかである第１データと、“正の多値”又は“０”である第２データと、の積を計算することができる。また、第１データ及び／又は第２データをアナログ値として計算を行ってもよい。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例２＞
　次に、図４９Ａ乃至図４９Ｃに示した動作例とは異なる、別の動作方法の例について説明する。
　一例として、図４９Ａ乃至図４９Ｃと同様に、図２１Ａの回路ＭＰを適用した図１１の演算回路１５０の動作方法を考える。また、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例として、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、積分回路は、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
　図５０Ａは、当該動作方法の例を示したタイミングチャートである。具体的には、図５０Ａのそれぞれは、時刻Ｔ２１から時刻Ｔ２５までの間、及びその近傍の時刻における、回路ＨＣのノードｎ１の電位と、回路ＨＣｒのノードｎ１ｒの電位と、配線ＷＸ１Ｌの電位と、配線ＯＬに流れる電流ＩＯＬの電流量と、配線ＯＬＢに流れる電流ＩＯＬＢの電流量と、回路ＡＣＴＦの積分回路の容量に蓄積される電荷量の変化を示している。特に、図５０Ａにおいて、配線ＯＬから負荷ＬＥａに含まれている容量に流れる電流によって蓄積される電荷量をＱＯＬと記載し、配線ＯＬＢから負荷ＬＥｂに含まれている容量に流れる電流によって蓄積される電荷量をＱＯＬＢと記載する。
　また、図５０Ａに示すタイミングチャートは、それぞれ時刻Ｔ２１より前の時刻において、多値の第１データ（例えば、ここでは重み係数とする。）に応じた電流が設定されたものとする。なお、当該電流の設定の方法については、実施の形態２の説明の記載を参酌する。
　図５０Ａのタイミングチャートの動作例では、あらかじめ、回路ＭＰに“＋１”の第１データ（ここでは、例えば、重み係数とする。）が設定されているものとする。具体的には、時刻Ｔ２１より前の時刻において、トランジスタＭ１に電流量Ｉ１が流れるように設定され、トランジスタＭ１ｒには電流が流れないように設定される。また、回路ＨＣのノードｎ１にはＶ１が保持され、回路ＨＣｒのノードｎ１ｒにはＶＳＳが保持されているものとする。なお、電位Ｖ１は、ＶＳＳよりも高い電位とする。また、あらかじめ、図８Ａにおいて、スイッチＳＷＨ、スイッチＳＷＨＢをオン状態とし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＯ、スイッチＳＷＯＢ、スイッチＳＷＬ、スイッチＳＷＬＢをオフ状態として、配線ＯＬ及び配線ＯＬＢと配線ＶＣＮ２との間を導通状態にして、配線ＯＬ、配線ＯＬＢの電位を高レベル電位としている。
　時刻Ｔ２１以降では、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にするため、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態になり、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態になるものとする。
　時刻Ｔ２２以降において、回路ＭＰへの第２データ（例えば、ここではニューロンの信号の値とする。）の入力が行われる。なお、図５０Ａの動作例では、回路ＭＰへの第２データ（ニューロンの信号の値）の入力は、時刻Ｔ２２から時刻Ｔ２３までの間と、時刻Ｔ２３から時刻Ｔ２４までの間と、時刻Ｔ２４から時刻Ｔ２５までの間と、に分けて行われる。具体的には、時刻Ｔ２２から時刻Ｔ２３までの間の入力時間をｔｕｔとし、時刻Ｔ２３から時刻Ｔ２４までの間の入力時間を２ｔｕｔとし、時刻Ｔ２４から時刻Ｔ２５までの間の入力時間を４ｔｕｔとしている。なお、本明細書などでは、それぞれの期間を第１サブ期間、第２サブ期間、第３サブ期間、と呼称する。また、第２サブ期間の長さは、第１サブ期間の長さの１．８倍以上、又は１．９倍以上とすることが好ましく、かつ２．１倍以下、又は２．２倍以下とすることが好ましい。また、第３サブ期間の長さは、第１サブ期間の長さの３．６倍以上、又は３．８倍以上とすることが好ましく、かつ４．２倍以下、又は４．４倍以下とすることが好ましい。なお、上述したそれぞれの下限値と上限値は互いに組み合わせることができるものとする。
　図５０Ａの動作例では、第１サブ期間と、第３サブ期間において、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。そのため、トランジスタＭ３、トランジスタＭ３ｒのそれぞれのゲートに高レベル電位が入力され、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力されて、トランジスタＭ３、トランジスタＭ３ｒのそれぞれはオン状態となり、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態になる。この動作によって、回路ＭＣと配線ＯＬとの間、及び、回路ＭＣｒと配線ＯＬＢとの間が導通状態になり、回路ＭＣと配線ＯＬＢとの間、及び、回路ＭＣｒと配線ＯＬとの間が非導通状態になる。
　このとき、トランジスタＭ１は、電流量としてＩ１を流すように設定されているため、第１サブ期間と、第３サブ期間において、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流量Ｉ１の電流が流れる。なお、第２サブ期間では、配線ＷＸ１Ｌ、配線Ｘ２Ｌに低レベル電位が入力されて、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに低レベル電位が入力されるため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態となり、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流は流れない。
　また、第１サブ期間と、第２サブ期間と、第３サブ期間において、トランジスタＭ１ｒは、オフ状態となっているため（電流量として０を流すように設定されているため）、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
　ここで、回路ＡＣＴＦの積分回路に着目する。時刻Ｔ２２以降に第２データ（ニューロンの信号）の入力が行われているため、配線ＯＬと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥａ）には、時刻Ｔ２２以降に電荷が蓄積され続ける。理想的には、第１サブ期間において、当該容量には、ｔｕｔ×Ｉ１の電荷が蓄積され、第３サブ期間において、４ｔｕｔ×Ｉ１の電荷が蓄積される。なお、図５０Ａのタイミングチャートでは、第１サブ期間において、当該容量に蓄積された電荷量をＱ１とし、第３サブ期間において、当該容量に蓄積された電荷量をＱ４としている。そのため、時刻Ｔ２５以降の当該容量に蓄積された電荷量をＱ１＋Ｑ４と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥｂ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量Ｑ１＋Ｑ４（＝５Ｑ１）と配線ＯＬＢに流れた電荷量０とに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　次に、図５０Ａのタイミングチャートにおいて、回路ＭＰへのニューロンの信号の入力を、第１サブ期間及び第３サブ期間から、第２サブ期間に変更した場合を考える。図５０Ｂに示すタイミングチャートは、図５０Ａのタイミングチャートにおいて、回路ＭＰへのニューロンの信号の入力を、第１サブ期間及び第３サブ期間から、第２サブ期間に変化した場合の動作例を示している。
　図５０Ｂのタイミングチャートの時刻Ｔ２２より前の動作については、図５０Ａのタイミングチャートの時刻Ｔ２２より前の動作例と同様である。そのため、図５０Ｂのタイミングチャートの時刻Ｔ２２より前の動作については、図５０Ａのタイミングチャートの時刻Ｔ２２より前の動作の説明を参酌する。
　図５０Ｂの動作例の時刻Ｔ２２以降において、回路ＭＰへのニューロンの信号の入力が行われる。具体的には、上述したとおり、回路ＭＰへのニューロンの信号の入力は、第２サブ期間に行われる。
　図５０Ｂの動作例では、第２サブ期間において、回路ＭＰへのニューロンの信号（演算値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このため、第２サブ期間では、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流量Ｉ１の電流が流れる。なお、第１サブ期間と、第３サブ期間では、配線ＷＸ１Ｌ、配線Ｘ２Ｌに低レベル電位が入力されているため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態となり、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流は流れない。
　また、第１サブ期間と、第２サブ期間と、第３サブ期間において、トランジスタＭ１ｒは、オフ状態となっているため（電流量として０を流すように設定されているため）、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
　時刻Ｔ２２以降に第２データ（ニューロンの信号）の入力が行われているため、配線ＯＬと導通状態となっている積分回路の容量（負荷ＬＥａ）には、時刻Ｔ２２以降に電荷が蓄積され続ける。理想的には、時刻Ｔ２５の時点において、当該容量には、２ｔｕｔ×Ｉ１の電荷が蓄積される。なお、図５０Ｂのタイミングチャートでは、時刻Ｔ２２以降に当該容量に蓄積された電荷量をＱ２と記載している。一方、配線ＯＬＢと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥｂ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量Ｑ２（＝２Ｑ１）と配線ＯＬＢに流れた電荷量０とに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　次に、図５０Ａのタイミングチャートにおいて、回路ＭＰに設定されている重み係数を“＋１”から“−２”に変更し、かつ第２データ（ニューロンの信号）の入力を第１サブ期間及び第３サブ期間から、第１サブ期間及び第２サブ期間に変更した場合を考える。
　図５０Ｃに示すタイミングチャートは、あらかじめ、時刻Ｔ２１より前の時刻において、トランジスタＭ１には電流が流れないように設定され、トランジスタＭ１ｒに電流Ｉ２（＝２Ｉ１）が流れるように設定されている。また、回路ＨＣのノードｎ１にはＶＳＳが保持され、回路ＨＣｒのノードｎ１ｒにはＶ２が保持されているものとする。なお、電位Ｖ２は、Ｖ１及びＶＳＳよりも高い電位とする。
　図５０Ｃのタイミングチャートの時刻Ｔ２２より前の動作については、図５０Ａのタイミングチャートの時刻Ｔ２２より前の動作例と同様である。そのため、図５０Ｃのタイミングチャートの時刻Ｔ２２より前の動作については、図５０Ａのタイミングチャートの時刻Ｔ２２より前の動作の説明を参酌する。
　図５０Ｃの動作例の時刻Ｔ２２以降において、回路ＭＰへのニューロンの信号の入力が行われる。上述したとおり、回路ＭＰへのニューロンの信号の入力は、第１サブ期間及び第２サブ期間に行われる。
　図５０Ｃの動作例では、第１サブ期間及び第２サブ期間において、回路ＭＰへの第２データ（ニューロンの信号の値）の入力として、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。このため、第１サブ期間及び第２サブ期間では、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流量Ｉ２の電流が流れる。なお、第３サブ期間では、配線ＷＸ１Ｌ、配線Ｘ２Ｌに低レベル電位が入力されているため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれはオフ状態となり、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬＢ、回路ＭＣｒを介して、配線ＶＥｒに電流は流れない。
　また、第１サブ期間と、第２サブ期間と、第３サブ期間において、トランジスタＭ１は、オフ状態となっているため（電流量として０を流すように設定されているため）、回路ＡＣＴＦから、切り替え回路ＴＷ、配線ＯＬ、回路ＭＣを介して、配線ＶＥに電流は流れない。
　時刻Ｔ２２以降に第２データ（ニューロンの信号）の入力が行われているため、配線ＯＬＢと導通状態となっている積分回路の容量（負荷ＬＥｂ）には、時刻Ｔ２２以降に電荷が蓄積され続ける。理想的には、時刻Ｔ２５の時点において、当該容量には、６ｔｕｔ×Ｉ１（＝ｔｕｔ×２Ｉ１＋２ｔｕｔ×２Ｉ１）の電荷が蓄積される。なお、図５０Ｃのタイミングチャートでは、時刻Ｔ２５以降に当該容量に蓄積された電荷量を２（Ｑ１＋Ｑ２）と記載している。一方、配線ＯＬと導通状態となっている、回路ＡＣＴＦに含まれている積分回路の容量（負荷ＬＥａ）には、電荷の蓄積は起こらない。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量０と配線ＯＬＢに流れた電荷量２（Ｑ１＋Ｑ２）（＝６Ｑ１）と、に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　図５０Ａ乃至図５０Ｃに示した動作例の通り、第２データ（ニューロンの信号の値）は、回路ＭＰへの第２データ（ニューロンの信号の値）の入力が可能な期間において複数のサブ期間を設けて、複数のサブ期間から一以上の選択された期間に応じて定めることができ、選択された期間に応じて、回路ＡＣＴＦから出力される演算結果が決まる。そのため、第２データ（ニューロンの信号の値）を、選択されたサブ期間、及び配線ＷＸ１Ｌ、配線Ｘ２Ｌに印加する電位に応じて定義することによって、回路ＭＰは、３値以上の第２データ（ニューロンの信号の値）を扱うことができ、多値の第１データ（重み係数）と３値以上の第２データ（ニューロンの信号の値）との積和演算、及び／又は活性化関数の演算を行うことができる。
　本動作例において、回路ＭＰに入力される第２データ（ニューロンの信号の値）は、一例として、次の通りに定義することができる。第１サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋１”とし、第２サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋２”とし、第３サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋４”とする。第１サブ期間にのみ、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力したときの第２データ（ニューロンの信号の値）を“−１”とし、第２サブ期間にのみ、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力したときの第２データ（ニューロンの信号の値）を“−２”とし、第３サブ期間にのみ、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力したときの第２データ（ニューロンの信号の値）を“−４”とする。また、第１サブ期間、第２サブ期間、第３サブ期間において、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“０”とする。
　なお、第２データ（ニューロンの信号の値）を“＋３”としたい場合、第１サブ期間及び第２サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力すればよく、また、第２データ（ニューロンの信号の値）を“＋５”としたい場合、第１サブ期間及び第３サブ期間に、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力すればよい。また、第２データ（ニューロンの信号の値）を“−６”としたい場合、第２サブ期間及び第３サブ期間にのみ、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力すればよく、また、第２データ（ニューロンの信号の値）を“−７”としたい場合、第１サブ期間、第２サブ期間及び第３サブ期間に、配線ＷＸ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力すればよい。
　回路ＭＰに入力される第２データ（ニューロンの信号の値）を上述の通り、定義することによって、図５０Ａに示した動作例では、第１データ（重み係数）“＋１”と第２データ（ニューロンの信号の値）“＋５”との積として、“＋５”を算出することができる。また、図５０Ｂに示した動作例では、第１データ（重み係数）“＋１”と第２データ（ニューロンの信号の値）“＋２”との積として、“＋２”を算出することができる。また、図５０Ｃに示した動作例では、第１データ（重み係数）“−２”と第２データ（ニューロンの信号の値）“＋３”との積として、“−６”を算出することができる。
　また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）の入力可能な期間として、第１サブ期間、第２サブ期間、第３サブ期間を設けたが、４つ以上のサブ期間を設けてもよい。例えば、第２データ（ニューロンの信号の値）の入力可能な期間を第１サブ期間乃至第Ｔサブ期間（Ｔは４以上の整数である。）に分けて、第ｓサブ期間（ｓは４以上Ｔ以下の整数である。）の長さを２（ｓ−１）×ｔｕｔと定めればよい。また、例えば、第２データ（ニューロンの信号の値）の入力可能な期間を第１サブ期間乃至第Ｔサブ期間（Ｔは４以上の整数である。）に分けて、第ｓサブ期間（ｓは４以上Ｔ以下の整数である。）の長さをｓ×ｔｕｔと定めてもよい。また、例えば、第１サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋０．１”とし、第２サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋０．２”とし、第３サブ期間にのみ、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力したときの第２データ（ニューロンの信号の値）を“＋０．４”とするなど、第２データ（ニューロンの信号の値）を実数として定義してもよい。
　また、図５０Ａ、図５０Ｂに示した動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋１”とし、図５０Ｃに示した動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋２”としたが、“＋１“、“＋２”以外の第１データ（重み係数）を用いて計算を行ってもよい。実施の形態１、及び実施の形態２で説明したとおり、回路ＭＰに設定される第１データ（重み係数）は、負の値、多値、アナログ値などを設定することができるため、回路ＡＣＴＦに含まれている積分回路の容量に蓄積される電荷量も、負の値、多値、アナログ値などとする第１データ（重み係数）に応じて算出することができる。
　また、図５０Ａ乃至図５０Ｃに示した動作例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　また、図５０Ａ乃至図５０Ｃの動作例のとおり、第２データ（ニューロンの信号の値）の入力可能な期間として、複数のサブ期間を設けて、複数のサブ期間から１つ以上を選択して、選択された期間に信号を入力する構成としては、例えば、それぞれのサブ期間の長さを、回路設計の段階からあらかじめ決めることが好ましい。このような回路構成にすることにより、図４９Ａ乃至図４９Ｃの動作例に求められる回路構成よりも、演算回路を簡易的及び／又は効率的にレイアウトできる場合がある。
　なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例３＞
　ここでは、図５１の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
　動作方法例１及び動作方法例２と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、回路ＡＣＴＦは、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
　図５１は、図２６に示した回路ＭＰと同様の回路構成を示している。但し、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれのサイズ、例えば、Ｗ長とＬ長は等しいことが好ましい。また、本動作方法の例は、実施の形態２で説明した図２６の回路ＭＰの動作例と異なる。
　具体的には、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を入力する際において、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間をｔｕｔとしたとき、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｂ、又は配線Ｘ２Ｌ３ｂの一方への高レベル電位の入力時間は４ｔｕｔとして動作させるものとする。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとしたとき、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒがオン状態、又はトランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒがオン状態となる時間が２ｔｕｔとなり、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒがオン状態、又はトランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒがオン状態となる時間を４ｔｕｔとなるように動作させる。なお、図５１の回路ＭＰには、図２６の回路ＭＰと動作が異なることを示すため、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂの符号の付近に、パルス電圧の模式図と入力時間を図示している。
　動作方法例１、動作方法例２で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
　同様に、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒ、トランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。また、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒ、トランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。
　そのため、回路ＭＰに設定する第２データ（ニューロンの信号の値）を次の表の通りに定義することができる。
Figure JPOXMLDOC01-appb-T000013
　ここで、例えば、回路ＭＰには、あらかじめ、“＋１”の第１データ（重み係数）が設定されているものとする。具体的には、トランジスタＭ１には電流量Ｉ１が流れるように設定されているものとし、かつトランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒはオフ状態になっているものとする。
　回路ＭＣにおいて、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのサイズが等しく、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのゲートが回路ＨＣのノードｎ１に電気的に接続され、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれの第１端子が配線ＶＥに電気的に接続されているため、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのソース−ドレイン間には互いにほぼ等しい電流が流れる。当該電流の量をＩｕｔとする。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３が時間ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１を介して配線ＶＥに流れる電荷量は、ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。また、同様に、トランジスタＭ３−２ｂが時間２ｔｕｔだけオン状態、トランジスタＭ４−２ｂがオフ状態となることで、配線ＯＬから、トランジスタＭ１−２ｂを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＝２Ｑｕｔとなり、トランジスタＭ３−３ｂが時間４ｔｕｔだけオン状態、トランジスタＭ４−３ｂがオフ状態となることで、配線ＯＬから、トランジスタＭ１−３ｂを介して配線ＶＥに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＝４Ｑｕｔとなる。そのため、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、Ｑｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなる。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒがオフ状態であるため、０となる。
　なお、回路ＭＰに第２データ（ニューロンの信号の値）として“−７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量がＱｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
　また、例えば、回路ＭＰには、あらかじめ、“−１”の第１データ（重み係数）が設定されているものとする。具体的には、トランジスタＭ１ｒには電流量Ｉ１が流れるように設定されているものとし、かつトランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂはオフ状態になっているものとする。
　回路ＭＣｒにおいて、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれのサイズが等しく、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれのゲートが回路ＨＣｒのノードｎ１ｒに電気的に接続され、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれの第１端子が配線ＶＥｒに電気的に接続されているため、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれのソース−ドレイン間には互いにほぼ等しい電流が流れる。トランジスタＭ１のソース−ドレイン間に流れる電流と同様に、当該電流の量をＩｕｔとする。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３ｒが時間ｔｕｔだけオン状態、トランジスタＭ４ｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量は、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとなる。また、同様に、トランジスタＭ３−２ｂｒが時間２ｔｕｔだけオン状態、トランジスタＭ４−２ｂｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１−２ｂｒを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＝２Ｑｕｔとなり、トランジスタＭ３−３ｂｒが時間４ｔｕｔだけオン状態、トランジスタＭ４−３ｂｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１−３ｂｒを介して配線ＶＥｒに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＝４Ｑｕｔとなる。そのため、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、Ｑｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂがオフ状態であるため、０となる。
　なお、回路ＭＰに第２データ（ニューロンの信号の値）として“−７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量がＱｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなり、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が、０となる。
　このため、回路ＭＰに“＋１”の第１データ（重み係数）を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに“−１”の第１データ（重み係数）を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３ｒ、トランジスタＭ３−２ｂｒ、トランジスタＭ３−３ｂｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
　また、回路ＭＰに“＋１”の第１データ（重み係数）を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４、トランジスタＭ４−２ｂ、トランジスタＭ４−３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに“−１”の第１データ（重み係数）を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４ｒ、トランジスタＭ４−２ｂｒ、トランジスタＭ４−３ｂｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
　また、例えば、回路ＭＰに設定されている第１データ（重み係数）を“＋１”から正の整数である“Ａ”に変更したとする。具体的には、トランジスタＭ１には電流量ＩＡ（＝ＡＩ１）が流れるように設定されているものとし、かつトランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒはオフ状態になっているものとする。このとき、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのソース−ドレイン間に流れる電流量もＩＡとなる。このため、第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、ＡＱｕｔ、２ＡＱｕｔ、３ＱＡｕｔ、４ＡＱｕｔ、５ＡＱｕｔ、６ＡＱｕｔ、７ＡＱｕｔのいずれか一となる。また、“Ａ”を負の整数としたとき、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに、ＡＱｕｔ、２ＡＱｕｔ、３ＱＡｕｔ、４ＡＱｕｔ、５ＡＱｕｔ、６ＡＱｕｔ、７ＡＱｕｔのいずれか一の電荷量が流れることになる。
　なお、回路ＭＰには、あらかじめ、“０”の第１データ（重み係数）が設定されている場合、トランジスタＭ１、トランジスタＭ１ｒのそれぞれはオフ状態になっているものとする。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
　ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、ＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　上述の動作例より、第１データ（重み係数）を“＋１”又は“−１”として、第２データ（ニューロンの信号の値）を上述の通りに定義した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。
Figure JPOXMLDOC01-appb-T000014
Figure JPOXMLDOC01-appb-T000015
　上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“−１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“−７”乃至“＋７”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が正の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることで、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。また、例えば、第１データ（重み係数）を“−１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“−７”乃至“＋７”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が負の数である場合、上述の表において、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“−１”に置き換えることで、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。
　なお、上述の動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋１”、“−１”としたが、“０”、アナログ値などの第１データ（重み係数）を用いて計算してもよい。これにより、回路ＭＰは、２値、多値、アナログ値などの第１データ（重み係数）と多値の第２データ（ニューロンの信号の値）との積和演算、及び／又は活性化関数の演算を行うことができる。
　また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）として、正の多値、負の多値、０を定義したが、例えば、入力期間を離散的な値でなく連続的な値をとることによって（ａを正の実数として、入力期間をａ×ｔｕｔとすることによって）、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
　また、例えば、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとし、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒがオン状態、又はトランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒがオン状態、又はトランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒがオン状態となる時間を４ｔｕｔとしたとき、配線ＷＸ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力され、かつ配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂに低レベル電位が入力されたときの第２データ（ニューロンの信号の値）を“＋１”ではなく“＋０．１”などの実数として定義してもよい。
　また、本発明の一態様の半導体装置は、図５１の回路ＭＰの構成に限定されない。例えば、図５１の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂの３個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個でもよいし、４個以上としてもよい。
　また、本発明の一態様の半導体装置及び当該半導体装置の動作方法は、上述に限定されない。上述では、図５１の回路ＭＰのトランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれのサイズを等しいものとして説明したが、例えば、トランジスタＭ１、トランジスタＭ１ｒのＷ長とＬ長との比をＷ／Ｌとし、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのＷ長とＬ長との比を２Ｗ／Ｌとしてもよい。このとき、トランジスタＭ１のソース−ドレイン間に電流量としてＩ１の電流が流れるように設定することによって、トランジスタＭ１−２ｂのＷ長とＬ長の比と、トランジスタＭ１−３ｂのＷ長とＬ長の比と、のそれぞれはトランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのソース−ドレイン間には電流量として２Ｉ１が流れる。同様に、トランジスタＭ１ｒのソース−ドレイン間に電流量としてＩ１の電流が流れるように設定することによって、トランジスタＭ１−２ｂｒのＷ長とＬ長の比と、トランジスタＭ１−３ｂｒのＷ長とＬ長の比と、のそれぞれはトランジスタＭ１ｒのＷ長とＬ長の比の２倍であるため、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれのソース−ドレイン間には電流量として２Ｉ１が流れる。
　ここで、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとし、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒがオン状態、又はトランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒがオン状態、又はトランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒがオン状態となる時間を２ｔｕｔとする。つまり、回路ＭＰに第２データ（ニューロンの信号の値）を入力する際において、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間はｔｕｔとし、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｂ、又は配線Ｘ２Ｌ３ｂの一方への高レベル電位の入力時間は２ｔｕｔとする。図５２の回路ＭＰには、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂの符号の付近に、図５１とは異なる、パルス電圧の模式図と入力時間を示している。
　トランジスタＭ１のソース−ドレイン間に電流量としてＩｕｔの電流が流れるように設定されたとき、トランジスタＭ３−３ｂ又はトランジスタＭ４−３ｂの一方が時間２ｔｕｔだけオン状態、トランジスタＭ３−３ｂ又はトランジスタＭ４−３ｂの他方がオフ状態となることで、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｂを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×２Ｉｕｔ＝４Ｑｕｔとなる。なお、配線ＯＬからトランジスタＭ１を介して配線ＶＥに流れる電荷量と、配線ＯＬからトランジスタＭ１−２ｂを介して配線ＶＥに流れる電荷量と、については上述の動作例と条件が同じであるため、説明を省略する。
　また、トランジスタＭ１ｒのソース−ドレイン間に電流量としてＩｕｔの電流が流れるように設定されたとき、トランジスタＭ３−３ｂｒ又はトランジスタＭ４−３ｂｒの一方が時間２ｔｕｔだけオン状態、トランジスタＭ３−３ｂｒ又はトランジスタＭ４−３ｂｒの他方がオフ状態となることで、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｂｒを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×２Ｉｕｔ＝４Ｑｕｔとなる。なお、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量と、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１−２ｂｒを介して配線ＶＥｒに流れる電荷量と、については上述の動作例と条件が同じであるため、説明を省略する。
　上述の通り、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれのサイズと、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれへの高レベル電位の入力時間と、を適切に変更することによって、図５１に示した回路ＭＰの動作例と同様に、動作することができる。
　また、本発明の一態様の半導体装置は、図５１、図５２の回路ＭＰの構成に限定されない。例えば、図５１の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂの３個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個、又は４個以上としてもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増減してもよい。
　また、本発明の一態様の半導体装置の動作方法は、上述の動作方法に限定されない。例えば、動作方法例２で説明した通り、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
　また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例４＞
　ここでは、図５３の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
　動作方法例１乃至動作方法例３と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。回路ＡＣＴＦは、例えば、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
　図５３は、図２７に示した回路ＭＰにおいて、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒ、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒ、トランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒ、回路ＨＣ−３ｂ、回路ＨＣ−３ｂｒを設けていない構成となっている。また、そのため、図５３の回路ＭＰには、配線ＷＸ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂ、配線ＷＬ３ｂも設けられていない。また、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒのそれぞれのサイズ、例えば、Ｗ長とＬ長は等しいことが好ましい。また、本動作方法の例は、実施の形態２で説明した図２７の回路ＭＰの動作例と異なる。
　具体的には、回路ＡＦＰから回路ＭＰに電流が流れる際において、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間はｔｕｔとして、配線ＷＸ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとして動作させるものとする。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとしたとき、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒがオン状態、又はトランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒがオン状態となる時間を２ｔｕｔとなるように動作させる。そのため、図５３の回路ＭＰには、図２７の回路ＭＰと動作が異なることを示すため、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線ＷＸ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂの符号の付近に、パルス電圧の模式図と入力時間を図示している。
　動作方法例１、動作方法例２で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
　同様に、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｂｒを介して配線ＶＥｒに流れる電荷量と、についてもトランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒ、トランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒのそれぞれがオン状態となる時間を定めることによって決まる。
　ところで、図５３の回路ＨＣ、回路ＨＣ−２ｂのそれぞれには、デジタル値（２値）として、ＶＳＳ、又はＶ１が保持されるものとする。回路ＨＣ、回路ＨＣ−２ｂのそれぞれへの電位ＶＳＳの保持は、図８Ａにおける配線ＶＣＮと、図５３の回路ＨＣのノードｎ１及び／又は回路ＨＣ−２ｂのノードｎ１と、を導通状態にすることによって行われる。また、回路ＨＣ、回路ＨＣ−２ｂのそれぞれへの電位Ｖ１の保持は、トランジスタＭ１及び／又はトランジスタＭ１−２ｂのソース−ドレイン間に電流を電流量Ｉ１として設定を行うことによって行われるものとする。なお、トランジスタＭ１、トランジスタＭ１−２ｂのそれぞれに電流量Ｉ１として設定したとき、トランジスタＭ１、トランジスタＭ１−２ｂの作製工程などを起因とするトランジスタ特性のばらつきによって、回路ＨＣ、回路ＨＣ−２ｂのそれぞれに保持されている電圧は互いに異なる場合がある。
　回路ＨＣｒ、回路ＨＣ−２ｂｒのそれぞれには、上述と同様に、デジタル値（２値）として、ＶＳＳ、又はＶ１が保持されるものとする。
　ここで、回路ＭＰに設定される第１データ（重み係数）について定義する。
　一例として、回路ＭＰに第１データ（重み係数）として“＋１”を設定する場合、トランジスタＭ１において電流量Ｉ１が流れるように設定し、回路ＨＣ−２ｂ、回路ＨＣｒ、回路ＨＣ−２ｂｒにはＶＳＳを保持するものとする。トランジスタＭ１の第１端子は、トランジスタＭ３を介して配線ＯＬに電気的に接続され、トランジスタＭ４を介して配線ＯＬＢに電気的に接続されているため、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１を介して、配線ＶＥに流れる電荷量はｔｕｔ×Ｉ１となる。ここで、ｔｕｔ×Ｉ１＝Ｑｕｔとする。なお、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒはオフ状態となるため、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　また、回路ＭＰに第１データ（重み係数）として“＋２”を設定する場合、トランジスタＭ１−２ｂにおいて電流量Ｉ１が流れるように設定し、回路ＨＣ、回路ＨＣｒ、回路ＨＣ−２ｂｒにはＶＳＳを保持するものとする。トランジスタＭ１−２ｂの第１端子は、トランジスタＭ３−２ｂを介して配線ＯＬに電気的に接続され、トランジスタＭ４−２ｂを介して配線ＯＬＢに電気的に接続されているため、配線ＷＸ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１−２ｂを介して、配線ＶＥに流れる電荷量は２ｔｕｔ×Ｉ１＝２Ｑｕｔとなる。なお、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒはオフ状態となるため、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　また、回路ＭＰに第１データ（重み係数）として“＋３”を設定する場合、トランジスタＭ１、トランジスタＭ１−２ｂにおいて電流量Ｉ１が流れるように設定し、回路ＨＣｒ、回路ＨＣ−２ｂｒにはＶＳＳを保持するものとする。上述より、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１を介して、配線ＶＥに流れる電荷量はｔｕｔ×Ｉ１となり、配線ＷＸ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１を介して、配線ＶＥに流れる電荷量は２ｔｕｔ×Ｉ１となる。このため、配線ＯＬ又は配線ＯＬＢから回路ＭＣを介して配線ＶＥに流れる電荷量は、ｔｕｔ×Ｉ１＋２ｔｕｔ×Ｉ１＝３Ｑｕｔとなる。なお、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒはオフ状態となるため、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　また、第１データ（重み係数）を“−１”とする場合、トランジスタＭ１ｒにおいて電流量Ｉ１が流れるように設定し、回路ＨＣ、回路ＨＣ−２ｂ、回路ＨＣ−２ｂｒにはＶＳＳを保持するものとする。トランジスタＭ１ｒの第１端子は、トランジスタＭ３ｒを介して配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒを介して配線ＯＬに電気的に接続されているため、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１ｒを介して、配線ＶＥｒに流れる電荷量はｔｕｔ×Ｉ１となる。ここで、ｔｕｔ×Ｉ１＝Ｑｕｔとする。なお、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒはオフ状態となるため、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　また、回路ＭＰに第１データ（重み係数）として“−２”を設定する場合、トランジスタＭ１−２ｂｒにおいて電流量Ｉ１が流れるように設定し、回路ＨＣ、回路ＨＣｒ、回路ＨＣ−２ｂにはＶＳＳを保持するものとする。トランジスタＭ１−２ｂｒの第１端子は、トランジスタＭ３−２ｂｒを介して配線ＯＬＢに電気的に接続され、トランジスタＭ４−２ｂｒを介して配線ＯＬに電気的に接続されているため、配線ＷＸ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１−２ｂｒを介して、配線ＶＥｒに流れる電荷量は２ｔｕｔ×Ｉ１＝２Ｑｕｔとなる。なお、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂはオフ状態となるため、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　また、回路ＭＰに第１データ（重み係数）として“−３”を設定する場合、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒにおいて電流量Ｉ１が流れるように設定し、回路ＨＣ、回路ＨＣ−２ｂにはＶＳＳを保持するものとする。上述より、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１ｒを介して、配線ＶＥｒに流れる電荷量はｔｕｔ×Ｉ１となり、配線ＷＸ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方に高レベル電位が入力されている場合、配線ＯＬ又は配線ＯＬＢからトランジスタＭ１ｒ−２ｂｒを介して、配線ＶＥｒに流れる電荷量は２ｔｕｔ×Ｉ１となる。このため、配線ＯＬ又は配線ＯＬＢから回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、ｔｕｔ×Ｉ１＋２ｔｕｔ×Ｉ１＝３Ｑｕｔとなる。なお、トランジスタＭ１、トランジスタＭ１−２ｂはオフ状態となるため、トランジスタＭ１、トランジスタＭ１−２ｂのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　また、第１データ（重み係数）を“０”とする場合、回路ＨＣ、回路ＨＣｒ、回路ＨＣ−２ｂ、回路ＨＣ−２ｂｒにはＶＳＳを保持するものとする。そのため、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　つまり、回路ＨＣ、回路ＨＣｒ、回路ＨＣ−２ｂ、回路ＨＣ−２ｂｒにデジタル値（２値）を保持して、配線ＷＸ１Ｌ、配線Ｘ２Ｌの一方への高レベル電位の入力期間をｔｕｔとし、配線ＷＸ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力期間を２ｔｕｔとすることで、多値（本動作例では“−３”、“−２”、“−１”、“０”、“＋１”、“＋２”、“＋３”の７値）の第１データ（重み係数）を表すことができる。
　なお、本動作例では、回路ＭＰに入力される第２データ（ここでは、例えば、ニューロンの信号とする。）の定義として、一例として、第２データが“＋１”のときは、配線ＷＸ１Ｌ、配線Ｘ１Ｌ２ｂに高レベル電位が入力され、かつ配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｂに低レベル電位が入力されるものとし、第２データが“−１”のときは、配線ＷＸ１Ｌ、配線Ｘ１Ｌ２ｂに低レベル電位が入力され、かつ配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｂに高レベル電位が入力されるものとし、第２データが“０”のときは、配線ＷＸ１Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ、配線Ｘ２Ｌ２ｂのそれぞれに低レベル電位が入力されるものとする。
　ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　上述の動作例より、第１データ（重み係数）を“＋３”、“＋２”、“＋１”、“０”、“−１”、“−２”、“−３”のいずれか一に設定し、第２データ（ニューロンの信号の値）を上述の通りに定義した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。
Figure JPOXMLDOC01-appb-T000016
　上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“−３”乃至“＋３”とし、第２データ（ニューロンの信号の値）を“−１”、“０”、“＋１”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が正の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることで、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。また、例えば、第１データ（重み係数）を“−１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“−７”乃至“＋７”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が負の数である場合、上述の表において、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“−１”に置き換えることで、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。
　なお、上述の動作例では、回路ＭＰに設定された第１データ（重み係数）を“＋３”、“＋２”、“＋１”、“０”、“−１”、“−２”、“−３”としたが、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線ＷＸ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂへの高レベル電位を入力する時間を調節して、第１データ（重み係数）をアナログ値などとして用いてもよい。これにより、回路ＭＰは、アナログ値などの第１データ（重み係数）と多値の第２データ（ニューロンの信号の値）との積和演算、及び／又は活性化関数の演算を行うことができる。
　また、本発明の一態様の半導体装置は、図５３の回路ＭＰの構成に限定されない。例えば、図５３の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１−２ｂの２個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒの２個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは３個以上としてもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増減してもよい。
　また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、配線ＷＸ１Ｌ、配線Ｘ２Ｌ、配線ＷＸ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよいし、短く又は長くしてもよい。後者において、具体的には、例えば、上記の動作例で、配線ＷＸ１Ｌ、及び配線Ｘ２Ｌに入力される信号の入力時間をＡｔｕｔ（Ａは０よりも大きい実数とする）、配線ＷＸ１Ｌ２ｂ、及び配線Ｘ２Ｌ２ｂに入力される信号の入力時間を２Ａｔｕｔとすることにより、第２データ（ニューロンの信号の値）を“−１”、“０”、“＋１”の３値でなく、３値以外の多値、又はアナログ値として、第１データと第２データとの積和演算を行うことができる。
　また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例５＞
　ここでは、図５４の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
　動作方法例１乃至動作方法例４と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、回路ＡＣＴＦは、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
　図５４は、図２９に示した回路ＭＰにおいて、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒ、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒ、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒ、トランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒ、トランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒ、回路ＨＣ−２ｂ、回路ＨＣ−２ｂｒ、回路ＨＣ−３ｂ、回路ＨＣ−３ｂｒを設けていない構成となっている。また、そのため、図５４の回路ＭＰには、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂを設けていない。また、本動作方法の例は、実施の形態２で説明した図２９の回路ＭＰの動作例と異なる。
　具体的には、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を入力する際において、第２データ（ニューロンの信号の値）に応じて、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定する。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間を設定する。
　動作方法例１で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
　一例として、第２データ（ニューロンの信号の値）が“＋１”のときは、配線Ｘ１Ｌへの高レベル電位の入力期間をｔｕｔして、配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を印加するものとしたとき、他の第２データ（ニューロンの信号の値）を次の表の通りに定義することができる。なお、下の表は、“−３”乃至“＋３”の整数のみを図示している。
Figure JPOXMLDOC01-appb-T000017
　また、回路ＨＣＳ、回路ＨＣＳｒとしては、実施の形態２の構成例５で説明したとおり、ＳＲＡＭを有する構成、又はＮＯＳＲＡＭを有する構成とすることができる。ここでは、回路ＨＣＳ、回路ＨＣＳｒには、２値（デジタル値）の電位を保持するものとする。そのため、一例として、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、回路ＨＣＳに高レベル電位（ここでは、例えばＶＤＤＬとする。）、回路ＨＣＳｒに低レベル電位（ここでは、例えばＶＳＳとする。）が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“−１”とするとき、回路ＨＣＳに低レベル電位、回路ＨＣＳｒに高レベル電位が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、回路ＨＣＳに低レベル電位、回路ＨＣＳｒに低レベル電位が保持されているものとする。
　なお、回路ＨＣＳに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１に流れる電流の量をＩ１とする。また、回路ＨＣＳに電圧ＶＳＳが保持されている場合、トランジスタＭ１に流れる電流の量を０とする。同様に、回路ＨＣＳｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１ｒに流れる電流の量をＩ１とし、回路ＨＣＳｒに電圧ＶＳＳが保持されている場合、トランジスタＭ１ｒに流れる電流の量を０とする。
　次に、図５４の回路ＭＰの具体的な動作例について説明する。
　回路ＭＰには、例えば、あらかじめ、“＋１”の第１データ（重み係数）が設定されているものとする。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋３”が入力されている場合、トランジスタＭ３が時間３ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１を介して配線ＶＥに流れる電荷量は、３ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒがオフ状態であるため、０となる。
　また、回路ＭＰに第２データ（ニューロンの信号の値）として“−３”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が３ｔｕｔ×Ｉｕｔ＝３Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
　また、回路ＭＰには、例えば、あらかじめ、“−１”の第１データ（重み係数）が設定されている場合を考える。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋３”が入力されている場合、トランジスタＭ３ｒが時間３ｔｕｔだけオン状態、トランジスタＭ４ｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量は、３ｔｕｔ×Ｉｕｔ＝３Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１がオフ状態であるため、０となる。
　また、回路ＭＰに第２データ（ニューロンの信号の値）として“−３”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が３ｔｕｔ×Ｉｕｔ＝３Ｑｕｔとなり、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が、０となる。
　ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　上述の動作例より、第１データ（重み係数）を“＋１”又は“−１”として、第２データ（ニューロンの信号の値）を上述の通りに定義した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。
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　なお、第２データ（ニューロンの信号の値）を“−３”、“−２”、“−１”、“０”、“＋１”、“＋２”、“＋３”以外の整数、又は実数とするとき、整数又は実数に応じて、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定すればよい。例えば、ａを正の実数として、入力期間をａ×ｔｕｔとすることによって、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
　これにより、動作方法例１乃至動作方法例３と同様に、第２データ（ニューロンの信号の値）を多値として、回路ＭＰに与えることができる。
　なお、上述した通り、図５４の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳｒは、ＳＲＡＭを有する構成とすることができる。図５５Ａは、回路ＨＣＳ、回路ＨＣＳｒがＳＲＡＭを有する構成として、図５４の回路ＭＰの詳細を示した具体例を示している。なお、図５５Ａに記載している符号、第１データ（重みデータ）の保持方法などについては、図３０の回路ＭＰの説明の記載を参酌する。
　また、図５５Ａの回路ＭＰにおいて、回路ＨＣＳに保持されている電位を低レベル電位、又は高レベル電位の一方とし、回路ＨＣＳｒに保持されている電位を低レベル電位、又は高レベル電位の他方とする場合、つまり、回路ＨＣＳ、回路ＨＣＳｒにそれぞれ同じ電位を保持しなくてもよい場合、図５５Ａの回路ＭＰは、図５５Ｂの回路ＭＰに構成を変更することができる。図５５Ｂの回路ＭＰは、回路ＭＣに回路ＨＣＳを有しており、回路ＨＣＳに含まれているインバータループ回路ＩＶＲによって、トランジスタＭ１のゲートに与える信号の反転信号をトランジスタＭ１ｒに与える構成となっている。なお、この場合、一例として、トランジスタＭ１のゲートに高レベル電位が与えられているとき（トランジスタＭ１ｒのゲートに低レベル電位が与えられているとき）、回路ＭＰに設定される第１データ（重み係数）を“＋１”とすることができ、トランジスタＭ１のゲートに低レベル電位が与えられているとき（トランジスタＭ１ｒのゲートに高レベル電位が与えられているとき）、回路ＭＰに設定される第１データ（重み係数）を“−１”とすることができる。
　また、回路ＨＣＳ、回路ＨＣＳｒにインバータループ回路ＩＶＲを有し、かつ図５５Ａの回路ＭＰとは異なる構成例を、図５６Ａに示す。図５６Ａに示す回路ＭＰは、回路ＭＣにおいて、インバータループ回路ＩＶＲを含む回路ＨＣＳと、トランジスタＭ３、トランジスタＭ４と、回路ＭＣｒにおいて、インバータループ回路ＩＶＲｒを含む回路ＨＣＳｒと、トランジスタＭ３ｒ、トランジスタＭ４ｒと、を有する。インバータループ回路ＩＶＲは、インバータ回路ＩＶ１と、インバータ回路ＩＶ２と、を有し、インバータループ回路ＩＶＲｒは、インバータ回路ＩＶ１ｒと、インバータ回路ＩＶ２ｒと、を有する。
　インバータ回路ＩＶ１の出力端子は、インバータ回路ＩＶ２の入力端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続され、インバータ回路ＩＶ２の出力端子は、インバータ回路ＩＶ１の入力端子に電気的に接続されている。トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ３のゲートは、配線ＷＸ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。インバータ回路ＩＶ１ｒの出力端子は、インバータ回路ＩＶ２ｒの入力端子と、トランジスタＭ３ｒの第１端子と、トランジスタＭ４ｒの第１端子と、に電気的に接続され、インバータ回路ＩＶ２ｒの出力端子は、インバータ回路ＩＶ１ｒの入力端子に電気的に接続されている。トランジスタＭ３ｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ３ｒのゲートは、配線ＷＸ１Ｌに電気的に接続されている。トランジスタＭ４ｒの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ４ｒのゲートは、配線Ｘ２Ｌに電気的に接続されている。
　回路ＨＣＳは、インバータループ回路ＩＶＲによって、インバータ回路ＩＶ１の出力端子に高レベル電位、又は低レベル電位の一方を保持する機能を有し、回路ＨＣＳｒは、インバータループ回路ＩＶＲｒによって、インバータ回路ＩＶ１ｒの出力端子に高レベル電位、又は低レベル電位の一方を保持する機能を有する。このため、図５４、図５５Ａと同様に、一例として、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、インバータ回路ＩＶ１の出力端子に高レベル電位（ここでは、例えばＶＤＤＬとする。）、インバータ回路ＩＶ１ｒの出力端子に低レベル電位（ここでは、例えばＶＳＳとする。）が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“−１”とするとき、インバータ回路ＩＶ１の出力端子に低レベル電位、インバータ回路ＩＶ１ｒの出力端子に高レベル電位が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、インバータ回路ＩＶ１の出力端子に低レベル電位、インバータ回路ＩＶ１ｒの出力端子に低レベル電位が保持されているものとする。
　また、図５６Ａの回路ＭＰへの第２データ（ニューロンの信号の値）の入力は、図５４、図５５Ａと同様に、配線ＷＸ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定すればよい。
　図５６Ａの回路ＭＰは、図５４、図５５Ａ、及び図５５Ｂのそれぞれの回路ＭＰと異なり、回路ＨＣＳのインバータループ回路ＩＶＲに含まれているトランジスタを用いて配線ＯＬ又は配線ＯＬＢから回路ＭＣに電流を流し、回路ＨＣＳｒのインバータループ回路ＩＶＲｒに含まれているトランジスタを用いて、配線ＯＬ又は配線ＯＬＢから回路ＭＣｒに電流を流す構成となっている。
　また、図５６Ａの回路ＭＰは、図５６Ｂに示す回路ＭＰの構成に変更することができる。図５６Ｂの回路ＭＰは、図５６Ａの回路ＭＰに含まれている回路ＭＣｒを設けていない構成となっている。つまり、回路ＨＣＳのインバータループ回路ＩＶＲに含まれているトランジスタを用いて配線ＯＬ又は配線ＯＬＢから回路ＭＣに電流を流す構成となっている。なお、この場合、一例として、インバータ回路ＩＶ１の出力端子に高レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“＋１”とすることができ、インバータ回路ＩＶ１の出力端子に低レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“０”とすることができる。
　また、図５６Ｃの回路ＭＰは、図５６Ｂの回路ＭＰにおいて、配線Ｘ２Ｌを設けず、かつトランジスタＭ４の第１端子がインバータ回路ＩＶ１の入力端子と、インバータ回路ＩＶ２の出力端子とに電気的に接続されている構成となっている。配線ＷＸ１Ｌの電位が高レベル電位となっているときに、配線ＯＬ又は配線ＯＬＢには、逆の信号が出力されることとなる。この場合、一例として、インバータ回路ＩＶ１の出力端子に高レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“＋１”とすることができ、インバータ回路ＩＶ１の出力端子に低レベル電位が与えられているとき、回路ＭＰに設定される第１データ（重み係数）を“−１”とすることができる。また、一例として、回路ＭＰから回路ＡＦＰに情報（例えば、電流、電圧など）を供給する際において、配線ＷＸ１Ｌに高レベル電位が入力されているとき、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“＋１”とし、配線ＷＸ１Ｌに低レベル電位が入力されているとき、回路ＭＰに入力される第２データ（ニューロンの信号の値）を“０”とすることができる。
　なお、図５６Ａ乃至図５６Ｃの回路ＭＰは、例えば、図７に示す演算回路１４０の回路ＭＰに適用することができる。
　また、上述した通り、図５４の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳｒは、ＮＯＳＲＡＭを有する構成とすることができる。図５７Ａは、回路ＨＣＳ、回路ＨＣＳｒがＮＯＳＲＡＭを有する構成として、図５４の回路ＭＰの詳細を示した具体例を示している。但し、図５４の回路ＭＰでは、回路ＨＣＳは、配線ＯＬ及び配線ＯＬＢに電気的に接続され、回路ＨＣＳｒは、配線ＯＬ及び配線ＯＬＢに電気的に接続されている構成を示しているが、図５７Ａの回路ＭＰは、図５４の回路ＭＰに対して配線ＩＬ及び配線ＩＬＢが設けられており、回路ＨＣＳは、配線ＩＬに電気的に接続され、回路ＨＣＳｒは配線ＩＬＢに電気的に接続されている構成となっている。また、図５７Ａに記載している符号、第１データ（重みデータ）の保持方法などについては、図３４の回路ＭＰの説明の記載を参酌する。
　また、図５７Ａの回路ＭＰにおいて、配線ＩＬと配線ＯＬとを一本の配線にまとめ、及び／又は、配線ＩＬＢと配線ＯＬＢとを一本の配線にまとめてもよい。図５７Ｂの回路ＭＰは、配線ＩＬと配線ＯＬとを、配線ＯＬとして一本の配線にまとめ、配線ＩＬＢと配線ＯＬＢとを、配線ＯＬＢとして一本の配線にまとめた構成となっている。
　また、図５７Ａの回路ＭＰにおいて、配線ＩＬと配線ＩＬＢとを一本の配線まとめてもよい。図５８の回路ＭＰは、配線ＩＬと配線ＩＬＢとを、配線ＩＬとして一本にまとめた構成となっている。ただし、図５８に示す回路ＭＰには、図５７の回路ＭＰの配線ＷＬに相当する配線として、配線Ｗ１Ｌ、及び配線Ｗ２Ｌが電気的に接続されている。具体的には、回路ＭＣのトランジスタＭ８のゲートには、配線Ｗ１Ｌが電気的に接続され、回路ＭＣｒのトランジスタＭ８ｒのゲートには、配線Ｗ２Ｌが電気的に接続されている。配線Ｗ１Ｌ、及び配線Ｗ２Ｌは、配線ＩＬから回路ＭＣ、又は回路ＭＣｒの一方にデータを書き込む際に、回路ＭＣ、又は回路ＭＣｒの一方を選択する信号線として機能する。なお、トランジスタＭ８をｎチャネル型トランジスタ又はｐチャネル型トランジスタの一方とし、トランジスタＭ８ｒをｎチャネル型トランジスタ又はｐチャネル型トランジスタの他方とすることで、配線Ｗ１Ｌ、及び配線Ｗ２Ｌは一本の配線としてまとめてもよい場合がある（図示しない）。
　また、図５７Ａの回路ＭＰにおいて、容量Ｃ２の第２端子と、トランジスタＭ１の第１端子と、のそれぞれに異なる電圧を与えたい場合は、図５７Ａの回路ＭＰを図５９Ａに示す回路ＭＰの構成に変更すればよい。図５９Ａの回路ＭＰは、図１６Ａの回路ＭＰと同様に、容量Ｃ２の第２端子に配線ＶＥが電気的に接続され、トランジスタＭ１の第１端子に配線ＶＥｍが電気的に接続され、容量Ｃ２ｒの第２端子に配線ＶＥｒが電気的に接続され、トランジスタＭ１の第１端子に配線ＶＥｍｒが電気的に接続された構成となっている。この構成によって、トランジスタＭ１の第１端子、容量Ｃ２の第２端子、トランジスタＭ１ｒの第１端子、及び容量Ｃ２ｒの第２端子のそれぞれに異なる電位を与えることができる。また、図５７Ｂの回路ＭＰにおいても、同様に、容量Ｃ２の第２端子と、トランジスタＭ１の第１端子と、のそれぞれに異なる電圧を与えたい場合は、図５９Ｂに示す回路ＭＰの構成に変更すればよい。なお、図５９Ｂの回路ＭＰの回路構成は、図１６Ａの回路ＭＰと同じ構成になる場合がある。
　また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、図５４乃至図５８の回路ＭＰにおいて、配線Ｘ１Ｌ（図５６Ａ、及び図５６Ｂでは配線ＷＸ１Ｌ）、配線Ｘ２Ｌのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
　また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例６＞
　ここでは、図６０Ａの回路ＭＰを適用した図３の演算回路１２０の動作方法について、説明する。
　動作方法例１乃至動作方法例５と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、回路ＡＣＴＦは、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
　図６０Ａは、回路ＭＰに含まれている回路ＭＣが、トランジスタＭ３と、トランジスタＭ４と、回路ＨＣＳと、を有する構成となっている。具体的には、トランジスタＭ３の第１端子は、トランジスタＭ４の第１端子と、回路ＨＣＳと、に電気的に接続されている構成となっている。また、トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続され、トランジスタＭ３のバックゲートは、回路ＨＣＳに電気的に接続され、トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続されている。また、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続され、トランジスタＭ４のバックゲートは、回路ＨＣＳに電気的に接続され、トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続されている。また、回路ＨＣＳは、配線ＩＬと、配線ＷＬと、に電気的に接続されている。
　また、図６０Ａの回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３ｒは、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒは、配線ＯＬに電気的に接続されている。
　トランジスタＭ３、トランジスタＭ４、トランジスタＭ３ｒ、及びトランジスタＭ４ｒのそれぞれの構成については、別の個所に記載のトランジスタＭ３、トランジスタＭ４、トランジスタＭ３ｒ、及びトランジスタＭ４ｒの説明の記載を参酌する。
　回路ＨＣＳ、及び回路ＨＣＳｒとしては、例えば、図２９の回路ＭＰが有する回路ＨＣＳ、及び回路ＨＣＳｒと同様にＳＲＡＭ、ＮＯＳＲＡＭなどとすることができる。また、回路ＨＣＳ、及び回路ＨＣＳｒは、回路ＭＰに設定される第１データ（例えば、重み係数など）に応じた電位を保持する機能を有する。
　具体例として、回路ＨＣＳ、及び回路ＨＣＳｒのそれぞれにＮＯＳＲＡＭを適用した場合の回路構成を図６０Ｂに示す。回路ＨＣＳは、トランジスタＭ８と、容量Ｃ３と、を有する。トランジスタＭ８の第１端子は、配線ＩＬに電気的に接続され、トランジスタＭ８の第２端子は、容量Ｃ３の第１端子と、トランジスタＭ３のバックゲートと、トランジスタＭ４のバックゲートと、に電気的に接続され、トランジスタＭ８のゲートは、配線ＷＬに電気的に接続されている。また、容量Ｃ３の第２端子は、配線ＶＥに電気的に接続されている。
　図６０Ａ、及び図６０Ｂに示す配線Ｘ１Ｌ、及び配線Ｘ２Ｌは、例えば、図３に示す演算回路１２０の配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］とすることができる。また、図６０Ａ、及び図６０Ｂに示す配線ＷＬは、例えば、図３に示す演算回路１２０の配線ＷＬＳ［ｉ］とすることができる。また、図６０Ａ、及び図６０Ｂに示す配線ＩＬ、及び配線ＩＬＢは、例えば、図３に示す演算回路１２０の配線ＩＬ［ｊ］、及び配線ＩＬ［ｊ］とすることができる。また、図６０Ａ、及び図６０Ｂに示す配線ＯＬ、及び配線ＯＬＢは、例えば、図３に示す演算回路１２０の配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］とすることができる。
　配線ＶＥは、定電圧を与える配線として機能する。当該定電圧としては、例えば、接地電位、低レベル電位などとすることができる。
　ここで、回路ＭＰに含まれるトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒの動作特性について説明する。図６１Ａは、図６０Ａの回路ＭＰに含まれるトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのいずれか一のトランジスタのゲート−ソース間電圧とドレイン電流との特性を簡易的に示したグラフである。横軸は、当該トランジスタのゲート−ソース間電圧Ｖｇｓを示し、縦軸は、当該トランジスタのドレイン電流Ｉｄを示している。なお、図６０Ａに示す縦軸は、線形スケールとしている。
　また、図６０Ａにおいて、一例として、当該トランジスタのゲートに印加される電位をＶｇとし、当該トランジスタのバックゲートに印加される電位をＶｂｇとする。また、当該トランジスタのソースに印加されている定電位を、一例として、０Ｖとする。
　図６１Ａには、２本の曲線を示しており、一方の曲線は当該トランジスタのＶｂｇが高レベル電位（図６１ＡではＨｉｇｈと図示している。）である場合のゲート−ソース間電圧Ｖｇｓとドレイン電流Ｉｄとの特性を示しており、他方の曲線は当該トランジスタのＶｂｇが低レベル電位（図６１ＡではＬｏｗと図示している。）である場合のゲート−ソース間電圧Ｖｇｓとドレイン電流Ｉｄとの特性を示している。図６１Ａより、Ｖｂｇが高レベル電位であるときの当該トランジスタのしきい値電圧Ｖｔｈ２は、Ｖｂｇが低レベル電位であるときの当該トランジスタのしきい値電圧Ｖｔｈ１よりも低くなることが分かる。つまり、当該トランジスタのＶｂｇを変動させることによって、当該トランジスタをオン状態にするのに必要なＶｇｓ（ソースの電位を０Ｖとしているため、Ｖｇに言い換えることができる。）を変化させることができる。
　ここで、当該トランジスタのＶｂｇが高レベル電位であるとき、当該トランジスタがオン状態となり、かつ当該トランジスタのＶｂｇが低レベル電位であるとき、当該トランジスタがオフ状態となるように、当該トランジスタのＶｇを定める。図６１Ａでは、そのトランジスタのＶｇをＶｇ１と図示している。つまり、Ｖｇ１は、Ｖｂｇが高レベル電位である当該トランジスタのしきい値電圧Ｖｔｈ２より高く、Ｖｂｇが低レベル電位である当該トランジスタのしきい値電圧Ｖｔｈ１より低い電位とすればよい。
　また、当該トランジスタのＶｂｇが高レベル電位であるとき、当該トランジスタがオフ状態となり、かつ当該トランジスタのＶｂｇが低レベル電位であるとき、当該トランジスタがオフ状態となるように、当該トランジスタのＶｇを定める。図６１Ａでは、そのトランジスタのＶｇをＶｇ２と図示している。つまり、Ｖｇ２は、Ｖｂｇが高レベル電位であるトランジスタＭ３（トランジスタＭ４）のしきい値電圧Ｖｔｈ２より低い電位とすればよい。
　また、例えば、図６０Ａより、トランジスタＭ３、トランジスタＭ３ｒのゲートの電位Ｖｇは、配線Ｘ１Ｌから与えられる。そのため、Ｖｇ１、Ｖｇ２は、配線Ｘ１Ｌから与えられる電位とすることができる。また、同様に、トランジスタＭ４、トランジスタＭ４ｒのゲートの電位Ｖｇは、配線Ｘ２Ｌから与えられる。そのため、Ｖｇ１、Ｖｇ２は、配線Ｘ２Ｌから与えられる電位とすることができる。本明細書等において、Ｖｇ１、Ｖｇ２はそれぞれ高レベル電位、低レベル電位と言い換えることができるものとする。
　本明細書などにおいて、「低レベル電位」、「高レベル電位」という用語は、特定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。そのため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのバックゲートに印加される高レベル電位は、配線Ｘ１Ｌ、配線Ｘ２Ｌに印加される高レベル電位（Ｖｇ１）と異なる電位であってもよい。同様に、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのバックゲートに印加される低レベル電位は、配線Ｘ１Ｌ、配線Ｘ２Ｌに印加される低レベル電位（Ｖｇ２）と異なる電位であってもよい。例えば、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのバックゲートに印加される高レベル電位は、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのソース電位と同じとしてもよい。また例えば、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのバックゲートに印加される低レベル電位は、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのソース電位よりも低い電位としてもよい。そのため例えば、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのソース電位が０Ｖの場合には、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのバックゲートに印加される低レベル電位は、マイナスの電位となり、例えば、−１１Ｖ以上−２Ｖ以下、より好ましくは、−３Ｖ程度であってもよい。
　なお、上記の動作例では、配線Ｘ１Ｌ、配線Ｘ２Ｌに与えられる電位（Ｖｇ１又はＶｇ２）と、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのバックゲートの電位は、２値（デジタル値）として説明しているが、本発明の一態様は、これに限定されない。例えば、図６１Ｂに示すとおり、トランジスタのゲートをＶｇａ１とした場合に、トランジスタのバックゲートの電位をＶｂｇ１、Ｖｂｇ２、Ｖｂｇ３のいずれか一に変動させることによって、トランジスタのドレイン電流Ｉｄを増減することができる。ここで、図６０Ａの回路ＭＰの場合を考える。トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのゲートの電位を一定とし、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのバックゲートの電位を変動させて、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのドレイン電流Ｉｄを変化させることで、配線ＯＬ、配線ＯＬＢに流れる電流量を増減することができる。つまり、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのバックゲートの電位をアナログ値として変動させることによって、回路ＭＰはアナログ値を利用した演算を行うことができる。
　図６０Ａ及び図６０Ｂより、トランジスタＭ３、及びトランジスタＭ４のバックゲートに与えられる電位は、回路ＨＣＳで保持された電位とすることができる。また、トランジスタＭ３ｒ、及びトランジスタＭ４ｒのバックゲートに与えられる電位は、回路ＨＣＳｒで保持された電位とすることができる。つまり、回路ＨＣＳ、及び回路ＨＣＳｒのそれぞれには、回路ＭＰに設定される第１データ（例えば、重み係数など）に応じた電位を保持すればよい。
　また、例えば、図６１Ｂに示すとおり、トランジスタのバックゲートの電位をＶｂｇ１、Ｖｂｇ２、Ｖｂｇ３のいずれか一に定めた場合に、当該トランジスタのゲートの電位をＶｇａ１、Ｖｇａ２、Ｖｇａ３のいずれか一に変動させることによって、当該トランジスタのドレイン電流Ｉｄを増減することができる。図６０Ａの回路ＭＰの場合を考えたとき、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのバックゲートの電位を一定とし、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのゲートの電位を変動させて、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのドレイン電流Ｉｄを変化させることで、配線ＯＬ、配線ＯＬＢに流れる電流量を増減することができる。つまり、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのゲートの電位をアナログ値として変動させることによって、回路ＭＰはアナログ値を利用した演算を行うことができる。また、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのゲート及びバックゲートの電位を一定とし、ソース電極の電位をナログ値として変動させて、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのドレイン電流Ｉｄを変化させる構成としてもよい（図示しない。）。
　又は、図６０Ａの回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を入力する際において、前述した動作方法例と同様に、第２データ（ニューロンの信号の値）に応じて、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方に高レベル電位を入力し、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの他方には低レベル電位を入力し、かつ配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方に入力される高レベル電位の入力時間を設定してもよい。また、例えば、高レベル電位の入力期間を、複数のサブ期間に分けてもよい。この方法でも、第２データを多値、又はアナログ値として扱うことができるため、２値、多値、又はアナログ値の第１データと、２値、多値、又はアナログ値の第２データとの積を計算することができる。
　なお、図６０Ｂにおいて、配線ＶＥは、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、トランジスタＭ３ｒの第１端子と、トランジスタＭ４ｒの第１端子と、容量Ｃ３の第２端子と、容量Ｃ３ｒの第２端子と、に電気的に接続されているが、それぞれの回路素子に異なる電位を与えたい場合は、図５９Ａ、図５９Ｂなどの配線ＶＥ、配線ＶＥｍ、配線ＶＥｒ、配線ＶＥｍｒなどのように、それぞれの回路素子に異なる配線を電気的に接続すればよい。
　また、図５９Ａ、図５９Ｂにおいて、トランジスタＭ３のゲートと、バックゲートと、は互いに入れ替えても、上記と同様の動作を行うことができる場合がある。また、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒのそれぞれについても、ゲートと、バックゲートと、は互いに入れ替えても、上記と同様の動作を行うことができる場合がある。
　また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図３の演算回路１２０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　なお、本動作例では、図３の演算回路１２０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。例えば、図５９Ａ、図５９Ｂの回路ＭＰは、配線ＩＬと配線ＯＬとを一本の配線ＯＬとしてまとめて、配線ＩＬＢと配線ＯＬＢとを一本の配線ＯＬＢとしてまとめることで、図７の演算回路１４０、図１１の演算回路１５０などにも適用することができる。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例７＞
　ここでは、図６２の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
　動作方法例１乃至動作方法例６と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、回路ＡＣＴＦは、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
　図６２は、図３６に示した回路ＭＰと同様の回路構成を示している。なお、図６２の回路ＭＰは、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれは、配線ＯＬＢに電気的に接続され、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれは、配線ＯＬに電気的に接続されている構成となっている。また、本動作方法の例は、実施の形態２で説明した図３６の回路ＭＰの動作例と異なる。
　具体的には、動作方法例５と同様に、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）に応じて、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定する。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間を設定する。
　動作方法例１で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
　また、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｂｒを介して配線ＶＥｒに流れる電荷量と、についてもトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれがオン状態となる時間を定めることによって決まる。
　そのため、図６２の回路ＭＰにおける、第２データ（ニューロンの信号の値）については、図５４の回路ＭＰにおける第２データ（ニューロンの信号の値）の定義と同様とすることができる。
　また、図６２に示す回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒとしては、実施の形態２の構成例６で説明したとおり、一例として、ＳＲＡＭを有する構成、又はＮＯＳＲＡＭを有する構成とすることができる。ここでは、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒには、２値（デジタル値）の電位を保持するものとする。
　また、トランジスタＭ１、トランジスタＭ１ｒのＷ長とＬ長との比をＷ／Ｌとしたとき、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒのＷ長とＬ長との比を２Ｗ／Ｌとし、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのＷ長とＬ長との比を４Ｗ／Ｌとする。
　そのため、回路ＭＰに設定される第１データ（ここでは、例えば、重み係数とする。）は、実施の形態２の構成例６の内容を参酌することができる。具体的には、例えば、回路ＭＰに設定される第１データ（重み係数）は、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれに流れる電流に応じて決まる。換言すると、回路ＭＰに設定される第１データ（重み係数）は、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに保持される電位に応じて決まる。上記より、一例として、次の表のとおりに、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに電位を保持することによって、回路ＭＰに設定される第１データ（重み係数）を設定することができる。
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　なお、回路ＨＣＳに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１に流れる電流の量をＩ１とする。また、トランジスタＭ１−２ｂのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の２倍であるため、回路ＨＣＳ−２ｂに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１−２ｂに流れる電流の量は２Ｉ１となる。また、トランジスタＭ１−３ｂのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の４倍であるため、回路ＨＣＳ−３ｂに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１−３ｂに流れる電流の量は４Ｉ１となる。また、同様に、回路ＨＣＳｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１ｒに流れる電流の量はＩ１となり、回路ＨＣＳ−２ｂｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１−２ｂｒに流れる電流の量は２Ｉ１となり、回路ＨＣＳ−３ｂｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１−３ｂｒに流れる電流の量は４Ｉ１となる。なお、回路ＨＣＳ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂ、回路ＨＣＳ−２ｂｒのそれぞれに電圧ＶＳＳが保持されている場合、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒに流れる電流の量を０とする。
　次に、図６２の回路ＭＰの具体的な動作例について説明する。
　回路ＭＰには、例えば、あらかじめ、“＋７”の第１データ（重み係数）が設定されているものとする。このとき、トランジスタＭ１のソース−ドレイン間には電流Ｉｕｔが流れ、トランジスタＭ１−２ｂのソース−ドレイン間には電流２Ｉｕｔが流れ、トランジスタＭ１−３ｂのソース−ドレイン間には電流４Ｉｕｔが流れる。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋３”が入力されている場合、トランジスタＭ３が時間３ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、３ｔｕｔ×Ｉｕｔ＋３ｔｕｔ×２Ｉｕｔ＋３ｔｕｔ×４Ｉｕｔ＝２１ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。つまり、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、２１ｔｕｔ×Ｉｕｔ＝２１Ｑｕｔとなる。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒがオフ状態であるため、０となる。
　また、回路ＭＰに第２データ（ニューロンの信号の値）として“−３”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が２１ｔｕｔ×Ｉｕｔ＝２１Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
　また、回路ＭＰには、例えば、あらかじめ、“−７”の第１データ（重み係数）が設定されている場合を考える。このとき、トランジスタＭ１ｒのソース−ドレイン間には電流Ｉ１が流れ、トランジスタＭ１−２ｂｒのソース−ドレイン間には電流２Ｉ１が流れ、トランジスタＭ１−３ｂｒのソース−ドレイン間には電流４Ｉ１が流れる。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋３”が入力されている揚合、トランジスタＭ３ｒが時間３ｔｕｔだけオン状態、トランジスタＭ４ｒがオフ状態となることで、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、３ｔｕｔ×Ｉｕｔ＋３ｔｕｔ×２Ｉｕｔ＋３ｔｕｔ×４Ｉｕｔ＝２１ｔｕｔ×Ｉｕｔとなる。つまり、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、２１ｔｕｔ×Ｉｕｔ＝２１Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂがオフ状態であるため、０となる。
　また、回路ＭＰに第２データ（ニューロンの信号の値）として“−３”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が２１ｔｕｔ×Ｉｕｔ＝２１Ｑｕｔとなり、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が、０となる。
　また、回路ＭＰに設定される第１データ（重み係数）を変更することによって、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに保持される電位の組み合わせが変化するため、これにより、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれに流れる電流の量が変化する。したがって、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量と、第１データ（重み係数）に応じて決めることができる。
　また、回路ＭＰには、あらかじめ、“０”の第１データ（重み係数）が設定されている場合、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれはオフ状態になっている。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
　また、回路ＭＰに第２データ（ニューロンの信号の値）として“０”が入力されている場合、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれには低レベル電位が入力されているため、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
　配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢのそれぞれに流れた電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“＋７”とし、第２データ（ニューロンの信号の値）を“＋３”としたとき、ＱＯＬ＝２１Ｑｕｔ、ＱＯＬＢ＝０となる。この場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れるため、積の結果は正の値となる。このため、一例として、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることによって、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果として、“＋２１”を求めることができる。また、例えば、第１データ（重み係数）を“−７”とし、第２データ（ニューロンの信号の値）を“＋３”としたとき、ＱＯＬ＝０、ＱＯＬＢ＝２１Ｑｕｔとなる。この場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れるため、積の結果は負の値となる。このため、一例として、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“−１”に置き換えることによって、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果として、“−２１”を求めることができる。
　また、第２データ（ニューロンの信号の値）を“−３”、“−２”、“−１”、“０”、“＋１”、“＋２”、“＋３”以外の整数、又は実数とするとき、整数又は実数に応じて、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間を設定すればよい。例えば、ａを正の実数として、入力期間をａ×ｔｕｔとすることによって、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
　これにより、動作方法例１乃至動作方法例３、動作方法例５と同様に、第２データ（ニューロンの信号の値）を多値として、回路ＭＰに与えることができる。
　また、本発明の一態様の半導体装置は、図６２の回路ＭＰの構成に限定されない。例えば、図６２の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂの３個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個、又は４個以上としてもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増やしてもよい。
　また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、図６２の回路ＭＰにおいて、配線Ｘ１Ｌ、Ｘ２Ｌのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
　また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例８＞
　ここでは、図６３の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
　動作方法例１乃至動作方法例７と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（又は、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、回路ＡＣＴＦは、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。
　図６３は、図２９に示した回路ＭＰと同様の回路構成を示している。但し、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれのサイズ、例えば、Ｗ長とＬ長は等しいことが好ましい。また、本動作方法の例は、実施の形態２で説明した図２９の回路ＭＰの動作例と異なる。
　具体的には、図５１の回路ＭＰと同様に、回路ＭＰに第２データ（例えば、ここではニューロンの信号の値とする。）を入力する際において、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間をｔｕｔとしたとき、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｂ、又は配線Ｘ２Ｌ３ｂの一方への高レベル電位の入力時間は４ｔｕｔとして動作させるものとする。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間がｔｕｔとしたとき、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒがオン状態、又はトランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒがオン状態となる時間を２ｔｕｔとなり、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒがオン状態、又はトランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒがオン状態となる時間を４ｔｕｔとなるように動作させる。そのため、図６３の回路ＭＰには、図２９の回路ＭＰと動作が異なることを示すため、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂの符号の付近に、パルス電圧の模式図と入力時間を図示している。
　動作方法例１、動作方法例２で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１を介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量が決まる。
　同様に、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒ、トランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。また、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒ、トランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。
　そのため、図６３の回路ＭＰにおける、第２データ（ニューロンの信号の値）については、一例としては、動作方法例３で説明した図５１の回路ＭＰにおける第２データ（ニューロンの信号の値）の定義と同様とすることができる。
　また、図６３に示す回路ＨＣＳ、回路ＨＣＳｒとしては、実施の形態２の構成例５で説明したとおり、一例として、ＳＲＡＭを有する構成、又はＮＯＳＲＡＭを有する構成とすることができる。ここでは、回路ＨＣＳ、回路ＨＣＳｒは、２値（デジタル値）の電位を保持するものとする。そのため、一例として、回路ＭＰに設定される第１データ（重み係数）を“＋１”とするとき、回路ＨＣＳに高レベル電位（ここでは、例えばＶＤＤＬとする。）、回路ＨＣＳｒに低レベル電位（ここでは、例えばＶＳＳとする。）が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“−１”とするとき、回路ＨＣＳに低レベル電位、回路ＨＣＳｒに高レベル電位が保持されているものとし、回路ＭＰに設定される第１データ（重み係数）を“０”とするとき、回路ＨＣＳに低レベル電位、回路ＨＣＳｒに低レベル電位が保持されているものとする。
　なお、回路ＨＣＳに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１に流れる電流の量をＩ１とする。また、回路ＨＣＳに電圧ＶＳＳが保持されている場合、トランジスタＭ１に流れる電流の量を０とする。同様に、回路ＨＣＳｒに電圧ＶＤＤＬが保持されている場合、トランジスタＭ１ｒに流れる電流の量をＩｕｔとし、回路ＨＣＳｒに電圧ＶＳＳが保持されている場合、トランジスタＭ１ｒに流れる電流の量を０とする。
　また、回路ＭＣにおいて、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのサイズは互いに等しく、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのゲートが回路ＨＣＳに電気的に接続され、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれの第１端子が配線ＶＥに電気的に接続されているため、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのソース−ドレイン間には互いにほぼ等しい電流が流れる。そのため、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのソース−ドレイン間に流れる電流量は、トランジスタＭ１と同じＩｕｔとなる。また、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれは、トランジスタＭ１のサイズと等しく、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのゲートが回路ＨＣＳｒに電気的に接続され、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれの第１端子が配線ＶＥｒに電気的に接続されているため、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれのソース−ドレイン間に流れる電流は、トランジスタＭ１のソース−ドレイン間に流れる電流と等しくなる。そのため、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれのソース−ドレイン間に流れる電流量は、トランジスタＭ１と同じＩｕｔとなる。
　次に、図６３の回路ＭＰの具体的な動作例について説明する。
　回路ＭＰには、例えば、あらかじめ、“＋１”の第１データ（重み係数）が設定されているものとする。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３が時間ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１を介して配線ＶＥに流れる電荷量は、ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。また、同様に、トランジスタＭ３−２ｂが時間２ｔｕｔだけオン状態、トランジスタＭ４−２ｂがオフ状態となることで、配線ＯＬから、トランジスタＭ１−２ｂを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＝２Ｑｕｔとなり、トランジスタＭ３−３ｂが時間４ｔｕｔだけオン状態、トランジスタＭ４−３ｂがオフ状態となることで、配線ＯＬから、トランジスタＭ１−３ｂを介して配線ＶＥに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＝４Ｑｕｔとなる。そのため、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、Ｑｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなる。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒがオフ状態であるため、０となる。
　なお、回路ＭＰに第２データ（ニューロンの信号の値）として“−７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量がＱｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
　また、回路ＭＰには、例えば、あらかじめ、“−１”の第１データ（重み係数）が設定されている場合を考える。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３ｒが時間ｔｕｔだけオン状態、トランジスタＭ４ｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量は、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとなる。また、同様に、トランジスタＭ４−２ｂｒが時間２ｔｕｔだけオン状態、トランジスタＭ３−２ｂｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１−２ｂｒを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＝２Ｑｕｔとなり、トランジスタＭ４−３ｂｒが時間４ｔｕｔだけオン状態、トランジスタＭ３−３ｂｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１−３ｂｒを介して配線ＶＥｒに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＝４Ｑｕｔとなる。そのため、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、Ｑｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂがオフ状態であるため、０となる。
　なお、回路ＭＰに第２データ（ニューロンの信号の値）として“−７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量がＱｕｔ＋２Ｑｕｔ＋４Ｑｕｔ＝７Ｑｕｔとなり、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が、０となる。
　このため、回路ＭＰに“＋１”の第１データ（重み係数）を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに“−１”の第１データ（重み係数）を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３ｒ、トランジスタＭ３−２ｂｒ、トランジスタＭ３−３ｂｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
　また、回路ＭＰに“＋１”の第１データ（重み係数）を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４、トランジスタＭ４−２ｂ、トランジスタＭ４−３ｂから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに“−１”の第１データ（重み係数）を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４ｒ、トランジスタＭ４−２ｂｒ、トランジスタＭ４−３ｂｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ、２Ｑｕｔ、３Ｑｕｔ、４Ｑｕｔ、５Ｑｕｔ、６Ｑｕｔ、７Ｑｕｔのいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
　なお、回路ＭＰには、あらかじめ、“０”の第１データ（重み係数）が設定されている場合、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
　また、回路ＭＰに“０”の第２データ（ニューロンの信号の値）が入力される場合、トランジスタＭ３、トランジスタＭ３−２ｂ、トランジスタＭ３−３ｂ、トランジスタＭ４、トランジスタＭ４−２ｂ、トランジスタＭ４−３ｂ、トランジスタＭ３ｒ、トランジスタＭ３−２ｂｒ、トランジスタＭ３−３ｂｒ、トランジスタＭ４ｒ、トランジスタＭ４−２ｂｒ、トランジスタＭ４−３ｂｒのそれぞれはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
　ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　上述の動作例より、第１データ（重み係数）を“＋１”又は“−１”として、第２データ（ニューロンの信号の値）を上述の通りに定義した場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。
Figure JPOXMLDOC01-appb-T000020
Figure JPOXMLDOC01-appb-T000021
　上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“−１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“−７”乃至“＋７”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が正の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｑｕｔを“＋１”に置き換えることで、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。また、例えば、第１データ（重み係数）を“−１”又は“＋１”とし、第２データ（ニューロンの信号の値）を“−７”乃至“＋７”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が負の数である場合、上述の表において、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“−１”に置き換えることで、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。
　また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）として、正の多値、負の多値、０を定義したが、例えば、入力期間を離散的な値でなく連続的な値をとることによって（ａを正の実数として、入力期間をａ×ｔｕｔとすることによって）、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
　また、例えば、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとし、トランジスタＭ３−２ｂ、Ｍ３−２ｂｒがオン状態、又はトランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒがオン状態、又はトランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒがオン状態となる時間を４ｔｕｔとしたとき、配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力され、かつ配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂに低レベル電位が入力されたときの第２データ（ニューロンの信号の値）を“＋１”ではなく“＋０．１”などの実数として定義してもよい。
　また、本発明の一態様の半導体装置は、図６３の回路ＭＰの構成に限定されない。例えば、図６３の回路ＭＰでは、電流量を設定するトランジスタとして、回路ＭＣ内には、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂの３個とし、回路ＭＣｒ内は、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて、電流量を設定するトランジスタは２個でもよいし、４個以上としてもよい。
　また、本発明の一態様の半導体装置及び当該半導体装置の動作方法は、上述に限定されない。上述では、図６３の回路ＭＰのトランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれのサイズを等しいものとして説明したが、例えば、図５２の回路ＭＰのとおり、トランジスタＭ１、トランジスタＭ１ｒのＷ長とＬ長との比をＷ／Ｌとし、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのＷ長とＬ長との比を２Ｗ／Ｌとしてもよい。回路ＨＣＳに電位ＶＤＤＬが保持されている場合、トランジスタＭ１のソース−ドレイン間に電流量としてＩ１の電流が流れるものとすると、トランジスタＭ１−２ｂのＷ長とＬ長の比と、トランジスタＭ１−３ｂのＷ長とＬ長の比と、のそれぞれはトランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれのソース−ドレイン間には電流量として２Ｉ１が流れる。同様に、回路ＨＣＳｒに電位ＶＤＤＬが保持されている場合、トランジスタＭ１ｒのソース−ドレイン間に電流量としてＩ１の電流が流れるものとすると、トランジスタＭ１−２ｂｒのＷ長とＬ長の比と、トランジスタＭ１−３ｂｒのＷ長とＬ長の比と、のそれぞれはトランジスタＭ１ｒのＷ長とＬ長の比の２倍であるため、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれのソース−ドレイン間には電流量として２Ｉ１が流れる。
　ここで、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間をｔｕｔとし、トランジスタＭ３−２ｂ、トランジスタＭ３−２ｂｒがオン状態、又はトランジスタＭ４−２ｂ、トランジスタＭ４−２ｂｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３−３ｂ、トランジスタＭ３−３ｂｒがオン状態、又はトランジスタＭ４−３ｂ、トランジスタＭ４−３ｂｒがオン状態となる時間を２ｔｕｔとする。つまり、回路ＭＰに第２データ（ニューロンの信号の値）を入力する際において、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間はｔｕｔとし、配線Ｘ１Ｌ２ｂ、又は配線Ｘ２Ｌ２ｂの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｂ、又は配線Ｘ２Ｌ３ｂの一方への高レベル電位の入力時間は２ｔｕｔとする。図６４の回路ＭＰには、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂの符号の付近に、図６３とは異なる、パルス電圧の模式図と入力時間を示している。
　回路ＨＣＳに電位ＶＤＤＬが保持されて、トランジスタＭ１のソース−ドレイン間に電流量としてＩｕｔの電流が流れるとき、トランジスタＭ３−３ｂ又はトランジスタＭ４−３ｂの一方が時間２ｔｕｔだけオン状態、トランジスタＭ３−３ｂ又はトランジスタＭ４−３ｂの他方がオフ状態となることで、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｂを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×２Ｉｕｔ＝４Ｑｕｔとなる。なお、配線ＯＬからトランジスタＭ１を介して配線ＶＥに流れる電荷量と、配線ＯＬからトランジスタＭ１−２ｂを介して配線ＶＥに流れる電荷量と、については上述の動作例と条件が同じであるため、説明を省略する。
　回路ＨＣＳｒに電位ＶＤＤＬが保持されて、トランジスタＭ１ｒのソース−ドレイン間に電流量としてＩ１の電流が流れるとき、トランジスタＭ３−３ｂｒ又はトランジスタＭ４−３ｂｒの一方が時間２ｔｕｔだけオン状態、トランジスタＭ３−３ｂｒ又はトランジスタＭ４−３ｂｒがオフ状態となることで、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｂｒを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×２Ｉｕｔ＝４Ｑｕｔとなる。なお、配線ＯＬＢからトランジスタＭ１ｒを介して配線ＶＥｒに流れる電荷量と、配線ＯＬＢからトランジスタＭ１−２ｂｒを介して配線ＶＥｒに流れる電荷量と、については上述の動作例と条件が同じであるため、説明を省略する。
　上述の通り、トランジスタＭ１、トランジスタＭ１ｒ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂ、トランジスタＭ１−３ｂｒのそれぞれのサイズと、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれへの高レベル電位の入力時間と、を適切に変更することによって、図６３に示した回路ＭＰの動作例と同様に、動作することができる。
　また、本発明の一態様の半導体装置は、図６３、図６４の回路ＭＰの構成に限定されない。例えば、図６３の回路ＭＰでは、回路ＨＣＳに保持されている電位に応じた電流を流すトランジスタを、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂの３個とし、回路ＨＣＳｒに保持されている電位に応じた電流を流すトランジスタを、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒの３個としたが、回路ＭＣ、回路ＭＣｒのそれぞれにおいて保持されている電位に応じた電流量を設定するトランジスタは２個、又は４個以上としてもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増減してもよい。
　また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、図６３、図６４の回路ＭＰにおいて、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
　また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
＜動作方法例９＞
　ここでは、図６５の回路ＭＰを適用した図１１の演算回路１５０の動作方法について、説明する。
　動作方法例１乃至動作方法例８と同様に、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢに流れる電流の変化については、配線ＯＬ、配線ＯＬＢに電気的に接続されている１個の回路ＭＰのみによって行われるものとする。また、回路ＭＰに電気的に接続されている配線ＶＥ、配線ＶＥｒのそれぞれは、回路ＭＰに対して、定電圧としてＶＳＳを与えるものとする。また、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］のそれぞれは、一例としては、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦとする。例えば、回路ＡＣＴＦは、図６Ｅの回路ＡＣＴＦ［ｊ］において、負荷ＬＥａ、負荷ＬＥｂを容量などとした構成としてもよい。なお、例えば、１つの保持部（例として、回路ＨＣＳ）に接続されたトランジスタは、３個（例として、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘという３個）の場合を示したが、本発明の一態様は、これに限定されない。各保持部には、任意の数のトランジスタを配置してもよい。同様に、回路ＭＣに含まれ、配線ＯＬ（配線ＯＬＢ）に電気的に接続されているトランジスタについても、３個（トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ３−３ｘ、及びトランジスタＭ４、トランジスタＭ４−２ｘ、トランジスタＭ４−３ｘ）の場合を示したが、本発明の一態様は、これに限定されず、任意の数のトランジスタを配置してもよい。また、保持部は、３個（例として、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ）の場合を示したが、本発明の一態様は、これに限定されない。任意の数の保持部を配置してもよい。
　図６５の回路ＭＰにおいて、回路ＭＣは、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ３−３ｘ、トランジスタＭ４、トランジスタＭ４−２ｘ、トランジスタＭ４−３ｘ、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂを有する。
　なお、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘのそれぞれのサイズ、例えば、Ｗ長とＬ長は、互いに等しいことが好ましい。また、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂのサイズは、互いに等しいことが好ましい。また、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂのサイズは、互いに等しいことが好ましい。
　更に、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘのそれぞれのＷ長とＬ長の比をＷ／Ｌとしたとき、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂのそれぞれのＷ長とＬ長の比を２Ｗ／Ｌとし、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂのそれぞれのＷ長とＬ長の比を４Ｗ／Ｌとするのが好ましい。つまり、保持部（例として、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂなど）と、ゲートに電気的に接続されているトランジスタ（例として、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂなど）のＷ長とＬ長の比Ｗ／Ｌは、保持部の数に応じて２のべき乗で大きくしていけばよい。
　また、本明細書などにおいて、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、及びトランジスタＭ１−３ｘ−３ｂは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、これらのトランジスタは、線形領域で動作してもよい。また、これらのトランジスタに流れる電流量を小さくするため、上述したトランジスタは、サブスレッショルド領域で動作してもよい。又は、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、及びトランジスタＭ１−３ｘ−３ｂは、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。なお、第１データ（重み係数）をアナログ値とする場合には、第１データ（重み係数）の大きさに応じて、例えば、上述したトランジスタは、線形領域で動作する場合と、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在していてもよい。又は、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、及びトランジスタＭ１−３ｘ−３ｂは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよい。
　また、本明細書などにおいて、トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ３−３ｘ、トランジスタＭ４、トランジスタＭ４−２ｘ、及びトランジスタＭ４−３ｘは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ３−３ｘ、トランジスタＭ４、トランジスタＭ４−２ｘ、及びトランジスタＭ４−３ｘは、オン状態のときは飽和領域で動作してもよく、またはサブスレッショルド領域で動作してもよい。または、飽和領域とサブスレッショルド領域の境界付近で動作させてもよい。又は、トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ３−３ｘ、トランジスタＭ４、トランジスタＭ４−２ｘ、及びトランジスタＭ４−３ｘは、線形領域で動作する場合と、飽和領域で動作する場合と、が混在してもよく、又は、飽和領域で動作する場合と、サブスレッショルド領域で動作する場合と、が混在してもよく、又は、サブスレッショルド領域で動作する場合と線形領域で動作する場合と、が混在してもよく、又は、線形領域で動作する場合と、飽和領域で動作する場合とサブスレッショルド領域で動作する場合と、が混在してもよい。
　回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれは、図２９の回路ＭＰに含まれている回路ＨＣＳと同様に、配線ＯＬ、又は配線ＯＬＢの一方、又は両方から入力される情報（電位、電流など）を受け取って、当該情報に応じた電位を保持する機能を有する。また、回路ＨＣＳは、電気的に接続されているトランジスタのゲートに保持した当該電位を印加する機能を有する。回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂとしては、例えば、ＳＲＡＭを有する構成、又はＮＯＳＲＡＭを有する構成とすることができる。図６５の回路ＭＰに含まれている回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂのそれぞれは、デジタル値（２値）として、高レベル電位（ここでは、例えばＶＤＤＬ）又は低レベル電位（ここでは、例えば、ＶＳＳ）の一方を保持するものとする。
　なお、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂのそれぞれのゲートは、回路ＨＣＳ−２ｂに電気的に接続されている。トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−２ｂのそれぞれのゲートは、回路ＨＣＳ−３ｂに電気的に接続されている。
　トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘのそれぞれのゲートに、回路ＨＣＳに保持されているＶＤＤＬが入力されているとき、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘのそれぞれのソース−ドレイン間に流れる電流量をＩｕｔとする。トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂのそれぞれのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の２倍であるため、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂのゲートに、回路ＨＣＳ−２ｂに保持されているＶＤＤＬが入力されているとき、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂのそれぞれのソース−ドレイン間に流れる電流量は２Ｉｕｔとなる。また、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂのそれぞれのＷ長とＬ長の比は、トランジスタＭ１のＷ長とＬ長の比の４倍であるため、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂのゲートに、回路ＨＣＳ−３ｂに保持されているＶＤＤＬが入力されているとき、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂのそれぞれのソース−ドレイン間に流れる電流量は４Ｉｕｔとなる。
　トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−２ｂのそれぞれの第１端子は、配線ＶＥに電気的に接続されている。トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘのそれぞれのゲートは、回路ＨＣＳに電気的に接続されている。
　トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれの第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続されている。トランジスタＭ１−２ｘ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−２ｘ−３ｂのそれぞれの第２端子は、トランジスタＭ３−２ｘの第１端子と、トランジスタＭ４−２ｘの第１端子と、に電気的に接続されている。トランジスタＭ１−３ｘ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｘ−３ｂのそれぞれの第２端子は、トランジスタＭ３−３ｘの第１端子と、トランジスタＭ４−３ｘの第１端子と、に電気的に接続されている。
　トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。トランジスタＭ３−２ｘのゲートは、配線Ｘ１Ｌ２ｘに電気的に接続され、トランジスタＭ４−２ｘのゲートは、配線Ｘ２Ｌ２ｘに電気的に接続されている。トランジスタＭ３−３ｘのゲートは、配線Ｘ１Ｌ３ｘに電気的に接続され、トランジスタＭ４−３ｘのゲートは、配線Ｘ２Ｌ３ｘに電気的に接続されている。
　トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ３−３ｘのそれぞれの第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ４、トランジスタＭ４−２ｘ、トランジスタＭ４−３ｘのそれぞれの第２端子は、配線ＯＬＢに電気的に接続されている。
　なお、図６５の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子などには、回路ＭＣの有する回路素子などと区別をするため、符号に「ｒ」を付している。また、トランジスタＭ３ｒ、トランジスタＭ３−２ｘｒ、トランジスタＭ３−３ｘｒのそれぞれの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４、トランジスタＭ４−２ｘ、トランジスタＭ４−３ｘのそれぞれの第２端子は、配線ＯＬに電気的に接続されている。
　図６５の回路ＭＰに設定される第１データ（ここでは、例えば、重み係数とする。）について説明する。図６５の回路ＭＰに設定される第１データ（重み係数）は、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに保持されている電位の組み合わせによって、定義することができる。具体的には、動作方法例７で説明した図６２の回路ＭＰのとおり、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒのそれぞれに所定の電位を保持して、第１データ（重み係数）を設定すればよい。上記より、図６５の回路ＭＰにおける、第１データ（重み係数）については、一例として、動作方法例７で説明した図６２の回路ＭＰにおける第１データ（重み係数）の定義と同様とすることができる。
　次に、回路ＭＰに入力される第２データ（ここでは、例えば、ニューロンの信号の値とする。）について説明する。前提として、回路ＭＰに第２データ（ニューロンの信号の値）を入力する際において、配線Ｘ１Ｌ、又は配線Ｘ２Ｌの一方への高レベル電位の入力時間をｔｕｔとしたとき、配線Ｘ１Ｌ２ｘ、又は配線Ｘ２Ｌ２ｘの一方への高レベル電位の入力時間は２ｔｕｔとし、配線Ｘ１Ｌ３ｘ、又は配線Ｘ２Ｌ３ｘの一方への高レベル電位の入力時間は４ｔｕｔとして動作させるものとする。つまり、トランジスタＭ３、トランジスタＭ３ｒがオン状態、又はトランジスタＭ４、トランジスタＭ４ｒがオン状態となる時間がｔｕｔとしたとき、トランジスタＭ３−２ｘ、トランジスタＭ３−２ｘｒがオン状態、又はトランジスタＭ４−２ｘ、トランジスタＭ４−２ｘｒがオン状態となる時間を２ｔｕｔとし、トランジスタＭ３−３ｘ、トランジスタＭ３−３ｘｒがオン状態、又はトランジスタＭ４−３ｘ、トランジスタＭ４−３ｘｒがオン状態となる時間を４ｔｕｔとするように動作させる。
　動作方法例１、動作方法例２で説明したとおり、回路ＭＰに第１データ（例えば、ここでは重み係数とする。）を設定して、かつトランジスタＭ３、又はトランジスタＭ４がオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂを介して配線ＶＥに流れる電荷量が決まる。また、回路ＭＰに第１データ（重み係数）を設定して、トランジスタＭ３ｒ、又はトランジスタＭ４ｒがオン状態となる時間を定めることによって、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒを介して配線ＶＥｒに流れる電荷量が決まる。
　同様に、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｘ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−２ｘ−３ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−２ｘｒ、トランジスタＭ１−２ｘ−２ｂｒ、トランジスタＭ１−２ｘ−３ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３−２ｘ、トランジスタＭ３−２ｘｒ、トランジスタＭ４−２ｘ、トランジスタＭ４−２ｘｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。また、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｘ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｘ−３ｂを介して配線ＶＥに流れる電荷量と、配線ＯＬ又は配線ＯＬＢから、トランジスタＭ１−３ｘｒ、トランジスタＭ１−３ｘ−２ｂｒ、トランジスタＭ１−３ｘ−３ｂｒを介して配線ＶＥｒに流れる電荷量と、についても、トランジスタＭ３−３ｘ、トランジスタＭ３−３ｘｒ、トランジスタＭ４−３ｘ、トランジスタＭ４−３ｘｒのそれぞれにおいて、オン状態となる時間を定めることによって決まる。
　そのため、図６５の回路ＭＰにおける、第２データ（ニューロンの信号の値）については、一例としては、動作方法例３で説明した図５１の回路ＭＰにおける第２データ（ニューロンの信号の値）の定義と同様とすることができる。
　上述の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量によって、第１データ（重み係数）と、第２データ（ニューロンの信号の値）との積を表現することができる。
　次に、図６５の回路ＭＰの具体的な動作例について説明する。
　回路ＭＰには、例えば、あらかじめ、“＋７”の第１データ（重み係数）が設定されているものとする。このとき、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘのソース−ドレイン間には電流Ｉｕｔが流れ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂのソース−ドレイン間には電流２Ｉｕｔが流れ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂのソース−ドレイン間には電流４Ｉｕｔが流れる。一方、トランジスタＭ１ｒ、トランジスタＭ１−２ｘｒ、トランジスタＭ１−３ｘｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−２ｘ−２ｂｒ、トランジスタＭ１−３ｘ−２ｂｒ、トランジスタＭ１−３ｂｒ、トランジスタＭ１−２ｘ−３ｂｒ、トランジスタＭ１−３ｘ−３ｂｒのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３が時間ｔｕｔだけオン状態、トランジスタＭ４がオフ状態となることで、配線ＯＬから、トランジスタＭ１、トランジスタＭ１−２ｂ、トランジスタＭ１−３ｂのそれぞれを介して配線ＶＥに流れる電荷量は、ｔｕｔ×Ｉｕｔ＋ｔｕｔ×２Ｉｕｔ＋ｔｕｔ×４Ｉｕｔ＝７ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。また、トランジスタＭ３−２ｘが時間２ｔｕｔだけオン状態、トランジスタＭ４−２ｘがオフ状態となることで、配線ＯＬから、トランジスタＭ１−２ｘ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−２ｘ−３ｂのそれぞれを介して配線ＶＥに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＋２ｔｕｔ×２Ｉｕｔ＋２ｔｕｔ×４Ｉｕｔ＝１４ｔｕｔ×Ｉｕｔとなる。また、トランジスタＭ３−３ｘが時間４ｔｕｔだけオン状態、トランジスタＭ４−３ｘがオフ状態となることで、配線ＯＬから、トランジスタＭ１−３ｘ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｘ−３ｂのそれぞれを介して配線ＶＥに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＋４ｔｕｔ×２Ｉｕｔ＋４ｔｕｔ×４Ｉｕｔ＝２８ｔｕｔ×Ｉｕｔとなる。そのため、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、７Ｑｕｔ＋１４Ｑｕｔ＋２８Ｑｕｔ＝４９Ｑｕｔとなる。一方、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、トランジスタＭ１ｒ、トランジスタＭ１−２ｘｒ、トランジスタＭ１−３ｘｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−２ｘ−２ｂｒ、トランジスタＭ１−３ｘ−２ｂｒ、トランジスタＭ１−３ｂｒ、トランジスタＭ１−２ｘ−３ｂｒ、トランジスタＭ１−３ｘ−３ｂｒのそれぞれがオフ状態であるため、０となる。
　なお、回路ＭＰに第２データ（ニューロンの信号の値）として“−７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が７Ｑｕｔ＋１４Ｑｕｔ＋２８Ｑｕｔ＝４９Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
　また、回路ＭＰには、例えば、あらかじめ、“−７”の第１データ（重み係数）が設定されているものとする。このとき、トランジスタＭ１ｒ、トランジスタＭ１−２ｘｒ、トランジスタＭ１−３ｘｒのソース−ドレイン間には電流Ｉｕｔが流れ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−２ｘ−２ｂｒ、トランジスタＭ１−３ｘ−２ｂｒのソース−ドレイン間には電流２Ｉｕｔが流れ、トランジスタＭ１−３ｂｒ、トランジスタＭ１−２ｘ−３ｂｒ、トランジスタＭ１−３ｘ−３ｂｒのソース−ドレイン間には電流４Ｉｕｔが流れる。一方、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂのそれぞれのソース−ドレイン間に流れる電流量は０となる。
　回路ＭＰに第２データ（ニューロンの信号の値）として“＋７”が入力されている場合、トランジスタＭ３ｒが時間ｔｕｔだけオン状態、トランジスタＭ４ｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１ｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−３ｂｒのそれぞれを介して配線ＶＥｒに流れる電荷量は、ｔｕｔ×Ｉｕｔ＋ｔｕｔ×２Ｉｕｔ＋ｔｕｔ×４Ｉｕｔ＝７ｔｕｔ×Ｉｕｔとなる。なお、ここで、ｔｕｔ×Ｉｕｔ＝Ｑｕｔとする。また、トランジスタＭ３−２ｘｒが時間２ｔｕｔだけオン状態、トランジスタＭ４−２ｘｒがオフ状態となることで、配線ＯＬから、トランジスタＭ１−２ｘｒ、トランジスタＭ１−２ｘ−２ｂｒ、トランジスタＭ１−２ｘ−３ｂｒのそれぞれを介して配線ＶＥｒに流れる電荷量は、２ｔｕｔ×Ｉｕｔ＋２ｔｕｔ×２Ｉｕｔ＋２ｔｕｔ×４Ｉｕｔ＝１４ｔｕｔ×Ｉｕｔとなる。また、トランジスタＭ３−３ｘｒが時間４ｔｕｔだけオン状態、トランジスタＭ４−３ｘｒがオフ状態となることで、配線ＯＬＢから、トランジスタＭ１−３ｘｒ、トランジスタＭ１−３ｘ−２ｂｒ、トランジスタＭ１−３ｘ−３ｂｒのそれぞれを介して配線ＶＥｒに流れる電荷量は、４ｔｕｔ×Ｉｕｔ＋４ｔｕｔ×２Ｉｕｔ＋４ｔｕｔ×４Ｉｕｔ＝２８ｔｕｔ×Ｉｕｔとなる。そのため、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量は、７Ｑｕｔ＋１４Ｑｕｔ＋２８Ｑｕｔ＝４９Ｑｕｔとなる。一方、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量は、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂのそれぞれがオフ状態であるため、０となる。
　なお、回路ＭＰに第２データ（ニューロンの信号の値）として“−７”が入力されている場合、配線ＯＬＢと回路ＭＣとの間、配線ＯＬと回路ＭＣｒとの間がそれぞれ導通状態となり、配線ＯＬＢと回路ＭＣｒとの間、配線ＯＬと回路ＭＣとの間が非導通状態となるため、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量が７Ｑｕｔ＋１４Ｑｕｔ＋２８Ｑｕｔ＝４９Ｑｕｔとなり、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量が、０となる。
　上記より、回路ＭＰに正の第１データ（重み係数）として“＋１”乃至“＋７”の７値のいずれか一を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ３−３ｘから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ刻みで“Ｑｕｔ”乃至“４９Ｑｕｔ”のいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに負の第１データ（重み係数）として“−７”乃至“−１”の７値のいずれか一を設定し、正の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ３ｒ、トランジスタＭ３−２ｘｒ、トランジスタＭ３−３ｘｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ刻みで“Ｑｕｔ”乃至“４９Ｑｕｔ”のいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
　また、回路ＭＰに正の第１データ（重み係数）として“＋１”乃至“＋７”の７値のいずれか一を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４、トランジスタＭ４−２ｘ、トランジスタＭ４−３ｘから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬＢから、回路ＭＣを介して配線ＶＥに流れる電荷量を、Ｑｕｔ刻みで“Ｑｕｔ”乃至“４９Ｑｕｔ”のいずれか一とすることができる。なお、このとき、配線ＯＬから、回路ＭＣｒを介して、配線ＶＥｒに流れる電荷量は０となる。また、回路ＭＰに負の第１データ（重み係数）として“−７”乃至“−１”の７値のいずれか一を設定し、負の第２データ（ニューロンの信号の値）に応じて、回路ＭＰに含まれているトランジスタＭ４ｒ、トランジスタＭ４−２ｘｒ、トランジスタＭ４−３ｘｒから、オン状態にするトランジスタを一つ以上選択することによって、配線ＯＬから、回路ＭＣｒを介して配線ＶＥｒに流れる電荷量を、Ｑｕｔ刻みで“Ｑｕｔ”乃至“４９Ｑｕｔ”のいずれか一とすることができる。なお、このとき、配線ＯＬＢから、回路ＭＣを介して、配線ＶＥに流れる電荷量は０となる。
　なお、回路ＭＰには、あらかじめ、“０”の第１データ（重み係数）が設定されている場合、トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ、トランジスタＭ１−２ｂ、トランジスタＭ１−２ｘ−２ｂ、トランジスタＭ１−３ｘ−２ｂ、トランジスタＭ１−３ｂ、トランジスタＭ１−２ｘ−３ｂ、トランジスタＭ１−３ｘ−３ｂ、トランジスタＭ１ｒ、トランジスタＭ１−２ｘｒ、トランジスタＭ１−３ｘｒ、トランジスタＭ１−２ｂｒ、トランジスタＭ１−２ｘ−２ｂｒ、トランジスタＭ１−３ｘ−２ｂｒ、トランジスタＭ１−３ｂｒ、トランジスタＭ１−２ｘ−３ｂｒ、トランジスタＭ１−３ｘ−３ｂｒのそれぞれはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
　また、回路ＭＰに“０”の第２データ（ニューロンの信号の値）が入力される場合、トランジスタＭ３、トランジスタＭ３−２ｘ、トランジスタＭ３−３ｘ、トランジスタＭ４、トランジスタＭ４−２ｘ、トランジスタＭ４−３ｘ、トランジスタＭ３ｒ、トランジスタＭ３−２ｘｒ、トランジスタＭ３−３ｘｒ、トランジスタＭ４ｒ、トランジスタＭ４−２ｘｒ、トランジスタＭ４−３ｘｒのそれぞれはオフ状態となる。そのため、配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流は流れず、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流は流れない。換言すると、配線ＯＬ、配線ＯＬＢのそれぞれに流れる電荷量は０ということができる。
　ここで、回路ＡＣＴＦの積分回路に着目する。配線ＯＬ又は配線ＯＬＢから、回路ＭＣを介して配線ＶＥに電流が流れるとき、又は、配線ＯＬ又は配線ＯＬＢから、回路ＭＣｒを介して配線ＶＥｒに電流が流れるとき、図８Ａにおいて、スイッチＳＷＯ、スイッチＳＷＯＢはオン状態にし、スイッチＳＷＩ、スイッチＳＷＩＢ、スイッチＳＷＬ、スイッチＳＷＬＢ、スイッチＳＷＨ、スイッチＳＷＨＢはオフ状態にして、配線ＯＬ及び配線ＯＬＢと回路ＡＦＰとの間を導通状態にすることで、回路ＡＣＴＦに含まれている積分回路の容量に配線ＯＬ、配線ＯＬＢに流れる電荷量を蓄積することができる。この結果、回路ＡＣＴＦは、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢに応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　上述の動作例より、第１データ（重み係数）を“０”を除く“−７”乃至“＋７”のいずれか一として、第２データ（ニューロンの信号の値）を“０”を除く“−７”乃至“＋７”のいずれか一とした場合の、配線ＯＬに流れた電荷量ＱＯＬと配線ＯＬＢに流れた電荷量ＱＯＬＢを下の表に記載する。なお、第１データ（重み係数）、第２データ（ニューロンの信号の値）の少なくとも一方が“０”のときは、ＱＯＬ＝０、ＱＯＬＢ＝０となる。
Figure JPOXMLDOC01-appb-T000022
Figure JPOXMLDOC01-appb-T000023
Figure JPOXMLDOC01-appb-T000024
Figure JPOXMLDOC01-appb-T000025
　上記の通り、第１データ（重み係数）と、第２データ（ニューロンの信号の値）を定めることにより、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果に応じて、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬ、及び配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢが決まる。また、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が正の値の場合、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積の結果が負の値の場合、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる。つまり、電荷量ＱＯＬ、及び電荷量ＱＯＬＢから、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を算出することができる。例えば、第１データ（重み係数）を“−７”乃至“＋７”のいずれか一とし、第２データ（ニューロンの信号の値）を“−７”乃至“＋７”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が正の数である場合、上述の表において、配線ＯＬから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬにおいて、Ｏｕｔを“＋１”に置き換えることで、電荷量ＱＯＬから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。また、例えば、第１データ（重み係数）を“−７”乃至“＋７”のいずれか一とし、第２データ（ニューロンの信号の値）を“−７”乃至“＋７”のいずれか一とし、かつ、第１データ（重み係数）と第２データ（ニューロンの信号の値）との積が負の数である場合、上述の表において、配線ＯＬＢから回路ＭＣ又は回路ＭＣｒに電流が流れる電荷量ＱＯＬＢにおいて、Ｑｕｔを“−１”に置き換えることで、電荷量ＱＯＬＢから第１データ（重み係数）と第２データ（ニューロンの信号の値）との積を求めることができる。
　また、本発明の一態様は、上述の定義に限定されない。上述では、第２データ（ニューロンの信号の値）として、正の多値、負の多値、０を定義したが、例えば、入力期間を離散的な値でなく連続的な値をとることによって（ａを正の実数として、入力期間をａ×ｔｕｔとすることによって）、第２データ（ニューロンの信号の値）をアナログ値として扱うことができる。
　また、本発明の一態様の半導体装置は、図６５の回路ＭＰの構成に限定されない。例えば、図６５の回路ＭＰでは、電位を保持する回路を、回路ＨＣＳ、回路ＨＣＳ−２ｂ、回路ＨＣＳ−３ｂ、回路ＨＣＳｒ、回路ＨＣＳ−２ｂｒ、回路ＨＣＳ−３ｂｒの６個とし、それぞれの回路にゲートを電気的に接続しているトランジスタ（トランジスタＭ１、トランジスタＭ１−２ｘ、トランジスタＭ１−３ｘ）の数を３個としたが、第１データ（重み係数）及び第２データ（ニューロンの信号の値）の取り得る値に応じて、電位を保持する回路及び当該トランジスタの数を増減してもよい。また、当該トランジスタに応じて、保持部の個数、配線の数も増減してもよい。
　また、本発明の一態様の半導体装置の動作方法は、上述に限定されない。例えば、動作方法例２で説明した通り、図６５の回路ＭＰにおいて、配線Ｘ１Ｌ、配線Ｘ２Ｌ、配線Ｘ１Ｌ２ｂ、配線Ｘ２Ｌ２ｂ、配線Ｘ１Ｌ３ｂ、配線Ｘ２Ｌ３ｂのそれぞれに入力される信号の入力期間を、複数のサブ期間に分けてもよい。
　また、本動作方法例では、回路ＭＰは、説明の煩雑さを避けるため、配線ＯＬ、配線ＯＬＢには１個の回路ＭＰのみが電気的に接続されている場合を考えたが、図１１の演算回路１５０のとおり、配線ＯＬ、配線ＯＬＢには複数の回路ＭＰを電気的に接続してもよい。これにより、配線ＯＬ、配線ＯＬＢのそれぞれから複数の回路ＭＰに入力された電荷量の合計を、回路ＡＣＴＦに含まれる積分回路の容量に蓄積することができ、回路ＡＣＴＦは、配線ＯＬ、配線ＯＬＢに流れたそれぞれの電荷量に応じたニューロンの信号ｚｊ （ｋ）を出力することができる。
　なお、本動作例では、図１１の演算回路１５０を例としたが、状況に応じて、別の演算回路に変更することでも、本動作例と同様の動作を行うことができる。
　なお、本動作方法例は、本明細書で示す他の動作方法例などと適宜組み合わせることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、一例として、畳み込みニューラルネットワーク（ＣＮＮ）で行われる演算を行うため半導体装置の構成例について説明する。なお、当該半導体装置としては、上記実施の形態で説明した半導体装置を用いることができる。
＜畳み込みニューラルネットワーク＞
　ＣＮＮは、画像などを特徴抽出する場合において使用される計算モデルの一である。図６６に、ＣＮＮの構成例を示す。ＣＮＮは、畳み込み層ＣＬ、プーリング層ＰＬ、全結合層ＦＣＬなどによって構成されている。ＣＮＮは、画像データＩＰＤが入力されることによって、画像データＩＰＤに対する特徴抽出を行う。
　畳み込み層ＣＬは、画像データに対して畳み込み処理を行う機能を有する。畳み込み処理は、画像データの一部の領域と重みフィルタのフィルタ値との積和演算を繰り返すことにより行われる。畳み込み層ＣＬにおける畳み込みにより、画像の特徴が抽出される。
　畳み込み処理には、一又は複数の重みフィルタを用いることができる。複数の重みフィルタを用いる場合、画像データに含まれる複数の特徴を抽出することが可能となる。図６６には、重みフィルタとして３つのフィルタ（フィルタｆｉｌａ、フィルタｆｉｌｂ、フィルタｆｉｌｃ）が用いられる例を示している。畳み込み層ＣＬに入力された画像データには、フィルタｆｉｌａ、ｆｉｌｂ、ｆｉｌｃを用いたフィルタ処理が施され、画像データＤａ、Ｄｂ、Ｄｃが生成される。
　畳み込みが施された画像データＤａ、Ｄｂ、Ｄｃは、例えば、活性化関数による演算が行われてもよい。活性化関数としては、一例として、ＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ　Ｌｉｎｅａｒ　Ｕｎｉｔｓ）などを用いることができる。ＲｅＬＵは、入力値が負である場合は“０”を出力し、入力値が“０”以上である場合は入力値をそのまま出力する関数である。また、別の活性化関数として、シグモイド関数、ｔａｎｈ関数などを用いることもできる。
　畳み込みが施された画像データＤａ、Ｄｂ、Ｄｃ（活性化関数による演算が行われたかどうかは問わない。）は、例えば、プーリング層ＰＬに出力される。プーリング層ＰＬは、畳み込み層ＣＬから入力された画像データに対してプーリングを行う機能を有する。プーリングは、画像データを複数の領域に分割し、当該領域ごとに所定のデータを抽出して新たにマトリクス状に配置する処理である。プーリングによって、畳み込み層ＣＬによって抽出された特徴を残しつつ、画像データを縮小することができる。なお、プーリングとしては、最大プーリング、平均プーリング、Ｌｐプーリングなどを用いることができる。
　ＣＮＮは、例えば、上記の畳み込み処理、プーリング処理などにより特徴抽出を行う。なお、ＣＮＮは、複数の畳み込み層ＣＬ、及び／又は複数のプーリング層ＰＬを有してもよい。図６６では、一例として、畳み込み層ＣＬとプーリング層ＰＬを有する層Ｌがｚ層（ここでのｚは１以上の整数である。）設けられ（層Ｌ１乃至層Ｌｚ）、畳み込み処理及びプーリング処理がｚ回行われる構成を示している。これにより、各層Ｌにおいて特徴抽出を行うことができ、より高度な特徴抽出が可能となる場合がある。なお、図６６には、層Ｌ１、層Ｌ２、層Ｌｚを図示しており、それ以外の層Ｌについては、省略している。
　なお、図６６では、層Ｌ１乃至層Ｌｚのそれぞれは、畳み込み層ＣＬと、プーリング層ＰＬと、を有する例を示したが、ＣＮＮの構成は、これに限定されない。例えば、ＣＮＮに含まれる層Ｌ１乃至層Ｌｚから選ばれた一以上の層は、畳み込み層ＣＬと、プーリング層ＰＬと、のどちらか一方のみを有する構成としてもよい。例えば、ＣＮＮは、畳み込み層ＣＬが連続して設けられていてもよいし、プーリング層ＰＬが連続して設けられていてもよい。
　全結合層ＦＣＬは、例えば、畳み込み及びプーリングが行われた画像データを用いて、画像の判定を行う機能を有する。全結合層ＦＣＬは、ある層の全てのノードが、次の層の全てのノードと接続された構成を有する。畳み込み層ＣＬ又はプーリング層ＰＬから出力された画像データは２次元の特徴マップであり、全結合層ＦＣＬに入力されると１次元に展開される。そして、全結合層ＦＣＬによる推論によって得られたデータＯＰＤが出力される。
　なお、ＣＮＮの構成は図６６の構成に限定されない。例えば、プーリング層ＰＬが複数の畳み込み層ＣＬごとに設けられていてもよい。また、抽出された特徴の位置情報を極力残したい場合は、プーリング層ＰＬを少なめに設ければよい。
　また、全結合層ＦＣＬの出力データから画像の分類を行う場合は、全結合層ＦＣＬと電気的に接続された出力層が設けられていてもよい。出力層は、尤度関数としてソフトマックス関数などを用い、分類クラスを出力することができる。
　また、ＣＮＮは、画像データを学習データ及び教師データとして用いた教師あり学習を行うことができる。教師あり学習には、例えば誤差逆伝播法を用いることができる。ＣＮＮの学習により、重みフィルタのフィルタ値、全結合層の重み係数などを最適化することができる。
＜畳み込み処理＞
　次に、畳み込み層ＣＬにおいて行われる畳み込み処理の具体例について説明する。
　図６７Ａに、マトリクス状に配置された、ｎ行ｍ列（ここでのｎ、ｍのそれぞれは１以上の整数である。）の複数の画素ｐｉｘを示す。画素ｐｉｘ［１，１］乃至ｐｉｘ［ｎ，ｍ］には、それぞれ画像データとしてｇ［１，１］乃至ｇ［ｎ，ｍ］が取り込まれる。
　畳み込みは、画像データｇと重みフィルタのフィルタ値との積和演算によって行われる。図６７Ｂに、ｔ行ｓ列（ここでのｔは１以上ｎ以下の整数であり、ｓは１以上ｍ以下の整数である。）のフィルタｆｉｌａを示す。フィルタｆｉｌａのそれぞれのアドレスには、フィルタ値ｆａ［１，１］乃至フィルタ値ｆａ［ｔ，ｓ］が割り振られている。
　畳み込みによって特徴抽出を行う場合、フィルタ値ｆａ［１，１］乃至フィルタ値ｆａ［ｔ，ｓ］として、所定の特徴を示すデータ（特徴データと呼称する。）を格納することができる。そして、特徴抽出の際は、当該データと画像データの比較が行われる。また、畳み込みによってエッジ処理、又はぼかし処理などの画像処理を行う場合、フィルタ値ｆａ［１，１］乃至フィルタ値ｆａ［ｔ，ｓ］として、画像処理に必要なパラメータを格納することができる。以下では一例として、特徴抽出を行う場合の動作の詳細について説明する。
　図６８Ａは、画素ｐｉｘ［１，１］と、画素ｐｉｘ［１，ｓ］と、画素ｐｉｘ［ｔ，１］と、画素ｐｉｘ［ｔ，ｓ］と、を角とする画素領域Ｐ［１，１］に対して、フィルタｆｉｌａを用いたフィルタ処理を行うことにより、データＤａ［１，１］を取得する様子を示している。このフィルタ処理は、図６７Ｂに示すように、画素領域Ｐ［１，１］が有する一の画素ｐｉｘの画像データと、当該画素ｐｉｘのアドレスに対応するフィルタｆｉｌａのフィルタ値ｆａを乗算し、各画素ｐｉｘにおける乗算結果を足し合わせる処理である。すなわち、画素領域Ｐ［１，１］が有する全ての画素ｐｉｘにおいて、画像データｇ［ｖ，ｗ］（ここでのｖは１以上ｔ以下の整数であり、ｗは１以上ｓ以下の整数である。）とフィルタ値ｆａ［ｖ，ｗ］を用いた積和演算が行われる。データＤａ［１，１］は、下式で表すことができる。
Figure JPOXMLDOC01-appb-M000026
　その後、上記の積和演算が他の画素領域についても順次行われる。具体的には、例えば、図６９に示すように、画素ｐｉｘ［１，２］と、画素ｐｉｘ［１，ｓ＋１］と、画素ｐｉｘ［ｔ，２］と、画素ｐｉｘ［ｔ，ｓ＋１］と、を角とする画素領域Ｐ［１，２］に対してフィルタ処理を行い、データＤａ［１，２］を取得する。その後も同様に、画素領域Ｐを画素１列分ずつ移動させ、各画素領域ＰにおいてデータＤａを取得する。
　そして、画素ｐｉｘ［１，ｍ−ｓ＋１］と、画素ｐｉｘ［１，ｍ］と、画素ｐｉｘ［ｔ，ｍ−ｓ＋１］と、画素ｐｉｘ［ｔ，ｍ］と、を角とする画素領域Ｐ［１，ｍ−ｓ＋１］からデータＤａ［１，ｍ−ｓ＋１］を取得する。１行分の画素領域、つまり画素領域Ｐ［１，１］乃至画素領域Ｐ［１，ｍ−ｓ＋１］のそれぞれにおいてデータＤａの取得が完了した後は、一例として、画素領域Ｐを画素１行分移動させ、同様に１行分のデータＤａを順次取得する。図６９には、画素領域Ｐ［２，１］乃至画素領域Ｐ［２，ｍ−ｓ＋１］からデータＤａ［２，１］乃至データＤａ［２，ｍ−ｓ＋１］が取得される様子を示している。
　以上の動作を繰り返し、画素ｐｉｘ［ｎ−ｔ＋１，ｍ−ｓ＋１］と、画素ｐｉｘ［ｎ−ｔ＋１，ｍ］と、画素ｐｉｘ［ｎ，ｍ−ｓ＋１］と、画素ｐｉｘ［ｎ，ｍ］と、を角とする画素領域Ｐ［ｎ−ｔ＋１，ｍ−ｓ＋１］からデータＤａ［ｎ−ｔ＋１，ｍ−ｓ＋１］が取得されると、全ての画素領域Ｐに対する、フィルタｆｉｌａを用いたフィルタ処理が終了する。
　このように、画素ｐｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］から、ｔ行ｓ列のマトリクス状の画素領域Ｐが選択され、当該画素領域Ｐに対してフィルタｆｉｌａを用いたフィルタ処理が行われる。画素ｐｉｘ［ｘ，ｙ］（ここでのｘは１以上ｎ−ｔ＋１以下の整数であり、ｙは１以上ｍ−ｓ＋１以下の整数である。）と、画素ｐｉｘ［ｘ，ｙ＋ｓ−１］と、画素ｐｉｘ［ｘ＋ｔ−１，ｙ］と、画素ｐｉｘ［ｘ＋ｔ−１，ｙ＋ｓ−１］と、を角とする画素領域Ｐに対して、フィルタｆｉｌａを用いたフィルタ処理を行うことにより得られるデータＤａ［ｘ，ｙ］は、下式で表すことができる。
Figure JPOXMLDOC01-appb-M000027
　上記の通り、画素ｐｉｘ［１，１］乃至画素ｐｉｘ［ｎ，ｍ］から選択することができる全てのｔ行ｓ列の画素領域Ｐに対して、フィルタｆｉｌａを用いたフィルタ処理を行うことにより、データＤａ［１，１］乃至Ｄａ［ｎ−ｔ＋１，ｍ−ｓ＋１］を得ることができる。そして、データＤａ［１，１］乃至データＤａ［ｎ−ｔ＋１，ｍ−ｓ＋１］をアドレスに従ってマトリクス状に配置することにより、図７０に示す特徴マップ（場合によっては、深度マップ）が得られる。
　以上のように、画像データとフィルタ値を用いた積和演算により、畳み込み処理が行われ、画像の特徴抽出が行われる。
　なお、図６６に示すよう、畳み込み層ＣＬに複数のフィルタｆｉｌが設けられる場合は、フィルタｆｉｌごとに上記の畳み込み処理を行う。
　また、ここでは画素領域Ｐを画素１列分、及び画素１行分ずつ移動させる例について説明したが、画素領域Ｐの移動距離（ストライドと呼ばれる場合がある。）は自由に設定することができる。例えば、画素領域Ｐは、２行分及び２列分移動させてもよいし、１行分及び３列分移動させてもよい。また、例えば、画素領域Ｐは、その画素領域Ｐの列の数以上の数だけ列方向に移動、及び／又は、その画素領域Ｐの行の数以上の数だけ行方向に移動させてもよい。つまり、移動した画素領域Ｐが元の位置の画素領域Ｐと重ならないように、移動距離を設定してもよい。
　また、画像データの大きさとしては、例えば、「８Ｋ　ＵＨＤ」（７６８０×４３２０）、「４Ｋ　ＵＨＤ」（３８４０×２１６０）、「ＦＨＤ」（１９２０×１０８０）、「ＨＤ」（１２８０×７２０）、「ＳＤ」（７２０×４８０）などとすることができる。また、画像データの大きさとしては、行数を０よりも大きい数、５０以上の数、１００以上の数、又は５００以上の数とし、かつ列数を０よりも大きい数、５０以上の数、１００以上の数、又は５００以上の数としてもよい。なお、行数の下限値と、列数の下限値と、は、それぞれ独立に任意に選択できるものとする。
　また、畳み込み処理に用いるフィルタの大きさ（画素領域の範囲）としては、例えば、行数を０よりも大きい数、３以上の数、５以上の数、１０以上の数、５０以上の数、又は１００以上の数とし、かつ列数を０よりも大きい数、３以上の数、５以上の数、１０以上の数、５０以上の数、又は１００以上の数としてもよい。なお、行数の下限値と、列数の下限値と、は、それぞれ独立に任意に選択できるものとする。
＜半導体装置の動作例＞
　次に、上記の実施の形態で説明した半導体装置において、上述した畳み込み処理を行う場合について、説明する。
　ここでは、一例として、図７１に示すブロック図を用いて、実施の形態１で説明した図２の演算回路１１０が、上述した畳み込み処理を行う動作例について説明する。なお、ここでは図７１に示すブロック図を用いて述べるが、図７１に示すブロック図に限定されず、上記の実施の形態で説明した様々な回路を用いることが出来る。なお、ここでの畳み込み処理は、ｔ行ｓ列の重みフィルタを用いて、ｎ行ｍ列の画像データ（ｇ［１，１］乃至ｇ［ｎ，ｍ］）に対して行われるものとする。なお、ｔ行ｓ列の重みフィルタについては、図６７Ｂの説明を参酌し、ｎ行ｍ列の画像データについては、図６７Ａの説明を参酌する。
　また、ここでの畳み込み処理は、ｕ個（ｕは１以上の整数とする。）の重みフィルタによって行われるものとする。そのため、ｕ個の重みフィルタのそれぞれを、フィルタｆｉｌ１乃至フィルタｆｉｌｕと呼称する。
　図７１の演算回路１１０において、アレイ部ＡＬＰに含まれている回路ＭＰは、例えば、列方向（縦方向）に少なくともｔ×ｓ個配置されている。また、アレイ部ＡＬＰの行方向（横方向）に配置されている回路ＭＰの数は、例えば、重みフィルタの数とすることができる。そのため、重みフィルタの数をｕ個としたとき、図７１の演算回路１１０のアレイ部ＡＬＰに含まれている回路ＭＰは、（ｔ×ｓ）行ｕ列のマトリクス状に配置されることになる。また、各回路ＭＰには、一例としては、重みフィルタの値が保存される。例えば、１列分として縦方向に配置されたｔ×ｓ個の回路ＭＰには、ｔ行ｓ列の重みフィルタの１個分の値が保存される。１列分として縦方向に配置されたｔ×ｓ個の回路ＭＰが、ｔ行ｓ列の重みフィルタの１個分に相当するため、ｕ列分の回路ＭＰに保存される重みフィルタは、ｕ個分の重みフィルタに対応することになる。
　なお、図２では、回路ＭＰの符号にアドレスとして［ｘ，ｙ］を付記したが、図７１では、回路ＭＰの符号には［ｘ，ｙ］を付記していない。
　図７１の演算回路１１０には、一例としては、アレイ部ＡＬＰがｔ×ｓ行の回路ＭＰを有するため、ｔ×ｓ本の配線ＷＬＳと、ｔ×ｓ本の配線ＸＬＳが設けられている。図７１では、ｔ×ｓ本の配線ＷＬＳの一部の配線として、配線ＷＬＳ［１］と、配線ＷＬＳ［ｓ］と、配線ＷＬＳ［（ｔ−１）ｓ＋１］と、配線ＷＬＳ［ｔ×ｓ］と、を図示し、ｔ×ｓ本の配線ＸＬＳの一部の配線として、配線ＸＬＳ［１］と、配線ＸＬＳ［ｓ］と、配線ＸＬＳ［（ｔ−１）ｓ＋１］と、配線ＸＬＳ［ｔ×ｓ］と、を図示している。
　配線ＷＬＳ［１］乃至配線ＷＬＳ［ｔ×ｓ］のそれぞれは、回路ＷＬＤに電気的に接続されている。また、配線ＸＬＳ［１］乃至配線ＷＬＳ［ｔ×ｓ］のそれぞれは、回路ＸＬＤに電気的に接続されている。なお、図７１の演算回路１１０に含まれる回路ＷＬＤ、及び回路ＸＬＤについては、図２の回路ＷＬＤ、及び回路ＸＬＤのそれぞれの説明を参酌する。
　特に、図７１の演算回路１１０の回路ＸＬＤは、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］のそれぞれに対して、画像データを入力する機能を有する。具体的には、図７１では、回路ＸＬＤは、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］のそれぞれに対して、図６８Ａに示す画素領域Ｐ［１，１］に含まれる画像データｇ［１，１］乃至ｇ［ｔ，ｓ］を出力する例を示している。
　また、図７１の演算回路１１０には、アレイ部ＡＬＰがｕ列の回路ＭＰを有するため、一例としては、ｕ本の配線ＩＬと、ｕ本の配線ＩＬＢと、ｕ本の配線ＯＬと、ｕ本の配線ＯＬＢと、が設けられている。図７１では、ｕ本の配線ＩＬの一部として、配線ＩＬ［１］と、配線ＩＬ［ｈ］（ここでのｈは、１以上ｕ以下の整数である。）と、配線ＩＬ［ｕ］と、を図示し、ｕ本の配線ＩＬＢの一部として、配線ＩＬＢ［１］と、配線ＩＬＢ［ｈ］と、配線ＩＬＢ［ｕ］と、を図示している。また、図７１では、ｕ本の配線ＯＬの一部として、配線ＯＬ［１］と、配線ＯＬ［ｈ］と、配線ＯＬ［ｕ］と、を図示し、ｕ本の配線ＯＬＢの一部として、配線ＯＬＢ［１］と、配線ＯＬＢ［ｈ］と、配線ＯＬＢ［ｕ］と、を図示している。なお、例えば、重みフィルタの値が、負の値を有していない場合、又は正の値を有していない場合には、配線ＯＬまたは配線ＯＬＢのいずれか１つを有していなくてもよい。または、例えば、重みフィルタの値が、負の値を有していない場合、又は正の値を有していない場合には、配線ＩＬまたは配線ＩＬＢのいずれか１つを有していなくてもよい。
　配線ＩＬ［１］乃至配線ＩＬ［ｕ］、及び配線ＩＬＢ［１］乃至配線ＩＬＢ［ｕ］のそれぞれは、回路ＩＬＤに電気的に接続されている。また、配線ＯＬ［１］乃至配線ＯＬ［ｕ］、及び配線ＯＬ［１］乃至配線ＯＬ［ｕ］のそれぞれは、回路ＡＦＰに電気的に接続されている。なお、図７１の演算回路１１０に含まれる回路ＩＬＤ、及び回路ＡＦＰについては、図２の回路ＩＬＤ、及び回路ＡＦＰのそれぞれの説明を参酌する。
　特に、配線ＯＬ［１］、及び配線ＯＬＢ［１］は、回路ＡＦＰに含まれている回路ＡＣＴＦ［１］に電気的に接続されている。また、配線ＯＬ［ｈ］、及び配線ＯＬＢ［ｈ］は、回路ＡＦＰに含まれている回路ＡＣＴＦ［ｈ］に電気的に接続されている。また、配線ＯＬ［ｕ］、及び配線ＯＬＢ［ｕ］は、回路ＡＦＰに含まれている回路ＡＣＴＦ［ｕ］に電気的に接続されている。なお、図７１の回路ＡＦＰに含まれる回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｕ］は、図２の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］の説明を参酌する。また、図７１の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｕ］は、配線ＯＬと配線ＯＬＢとに流れる電流量の差を電圧などの信号に変換する機能だけでなく、当該電流量の差、当該電圧などに対してＲｅＬＵ関数、シグモイド関数、ｔａｎｈ関数などの演算を行う機能を有してもよい。
　次に、図７１の演算回路１１０のアレイ部ＡＬＰに含まれている回路ＭＰについて説明する。
　アレイ部ＡＬＰの回路ＭＰには、一例としては、重みフィルタのフィルタ値が保持される。重みフィルタのフィルタ値としては、例えば、上記実施の形態で説明したとおり、“０”、“＋１”の２値、“−１”、“＋１”の２値、“−１”、“０”、“＋１”の３値、３値を超える多値、アナログ値などとすることができる。
　ここでは、アレイ部ＡＬＰの１列目の回路ＭＰには、フィルタｆｉｌ１に含まれるフィルタ値が保持され、アレイ部ＡＬＰのｈ列目の回路ＭＰには、フィルタｆｉｌｈに含まれるフィルタ値が保持され、アレイ部ＡＬＰのｕ列目の回路ＭＰには、フィルタｆｉｌｕに含まれるフィルタ値が保持されるものとする。
　一例として、フィルタｆｉｌ１のｖ行ｗ列（ここでのｖは１以上ｔ以下の整数であり、ｗは１以上ｓ以下の整数である。）のフィルタ値をｆ１［ｖ，ｗ］としたとき、アレイ部ＡＬＰの１行目１列目の回路ＭＰにはｆ１［１，１］が保持され、アレイ部ＡＬＰのｓ行目１列目の回路ＭＰにはｆ１［１，ｓ］が保持され、アレイ部ＡＬＰの（ｔ−１）ｓ＋１行目１列目の回路ＭＰにはｆ１［ｔ，１］が保持され、アレイ部ＡＬＰのｔ×ｓ行目１列目の回路ＭＰにはｆ１［ｔ，ｓ］が保持されるものとする。同様に、一例として、フィルタｆｉｌｈのｖ行ｗ列のフィルタ値をｆｈ［ｖ，ｗ］としたとき、アレイ部ＡＬＰの１行目ｈ列目の回路ＭＰにはｆｈ［１，１］が保持され、アレイ部ＡＬＰのｓ行目ｈ列目の回路ＭＰにはｆｈ［１，ｓ］が保持され、アレイ部ＡＬＰの（ｔ−１）ｓ＋１行目ｈ列目の回路ＭＰにはｆｈ［ｔ，１］が保持され、アレイ部ＡＬＰのｔ×ｓ行目ｈ列目の回路ＭＰにはｆｈ［ｔ，ｓ］が保持されるものとする。同様に、一例として、フィルタｆｉｌｕのｖ行ｗ列のフィルタ値をｆｕ［ｖ，ｗ］としたとき、アレイ部ＡＬＰの１行目ｕ列目の回路ＭＰにはｆｕ［１，１］が保持され、アレイ部ＡＬＰのｓ行目ｕ列目の回路ＭＰにはｆｕ［１，ｓ］が保持され、アレイ部ＡＬＰの（ｔ−１）ｓ＋１行目ｕ列目の回路ＭＰにはｆｕ［ｔ，１］が保持され、アレイ部ＡＬＰのｔ×ｓ行目ｕ列目の回路ＭＰにはｆｕ［ｔ，ｓ］が保持されるものとする。つまり、一例として、ｖ行ｗ列のフィルタｆｉｌｈは、合計でｖ×ｗ個の値を有している。この値を、ｈ列目において縦方向に並んで配置された合計ｖ×ｗ個の回路ＭＰに、それぞれ保存することになる。なお、アレイ部ＡＬＰでの回路ＭＰの列数が、フィルタｆｉｌの数よりも多い場合には、余った列の回路ＭＰには、ゼロの値を保持しておけばよい。具体的には、回路ＭＰから配線ＩＬ及び配線ＩＬＢのそれぞれに電流が流れないような電圧を保持すればよい。これにより、回路ＭＰから配線ＩＬ及び配線ＩＬＢに電流が出力されないため、消費電力を低減することが出来る。
　アレイ部ＡＬＰの回路ＭＰのそれぞれに、重みフィルタのフィルタ値が保持されているとき、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］のそれぞれには、画像データとしてｇ［１，１］乃至ｇ［ｎ，ｍ］のうち、畳み込み処理が行われるｔ×ｓ個の画像データが入力される。
　一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｓ］のそれぞれには、畳み込み処理の対象となる画像データの画素領域Ｐ［１，１］に含まれているｇ［１，１］乃至ｇ［１，ｓ］が入力される。また、配線ＸＬＳ［（ｔ−１）ｓ＋１］乃至配線ＸＬＳ［ｔ×ｓ］のそれぞれには、ｇ［ｔ，１］乃至ｇ［ｔ，ｓ］が入力される。つまり、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］のそれぞれには、図６８Ａ及び図６９で示した画素領域Ｐ［１，１］の画像データが入力される。
　上記実施の形態で説明したとおり、回路ＭＰに第１データ（本説明におけるフィルタ値）が保持されているときに、配線ＸＬＳから第２データ（本説明における画像データ）が入力されることによって、第１データと第２データとの積和演算が行われる。また、当該積和演算の結果は、配線ＯＬと配線ＯＬＢに流れる電流量の差分に応じて定められる。
　したがって、アレイ部ＡＬＰの１列目では、画像データの画素領域Ｐ［１，１］に含まれる画像データと、重みフィルタｆｉｌ１（ｆ１［１，１］乃至ｆ１［ｔ，ｓ］）と、の積和演算が行われる。具体的には、アレイ部ＡＬＰの１列目に位置する回路ＭＰから、配線ＯＬ［１］及び配線ＯＬＢ［１］を介して、回路ＡＣＴＦ［１］に電流が流れる。なお、当該積和演算の結果をデータＤ１［１，１］としたとき、データＤ１［１，１］は、配線ＯＬ［１］及び配線ＯＬＢ［１］のそれぞれに流れる電流量の差分に応じた値となる。また、データＤ１［１，１］は、回路ＡＣＴＦ［１］に含まれる回路によって活性化関数の演算が施されてもよい。なお、図７１では、活性化関数が施されたデータＤ１［１，１］をＡＦ（Ｄ１［１，１］）として、便宜上、回路ＡＣＴＦ［１］からＡＦ（Ｄ１［１，１］）を出力する様子を示している。
　また、同様に、アレイ部ＡＬＰのｈ列目では、画像データの画素領域Ｐ［１，１］に含まれる画像データと、重みフィルタｆｉｌｈ（ｆｈ［１，１］乃至ｆｈ［ｔ，ｓ］）と、の積和演算が行われる。なお、当該積和演算の結果をデータＤｈ［１，１］としたとき、データＤｈ［１，１］は、配線ＯＬ［ｈ］及び配線ＯＬＢ［ｈ］のそれぞれに流れる電流量の差分に応じた値となる。また、アレイ部ＡＬＰのｕ列目では、画像データの画素領域Ｐ［１，１］に含まれる画像データと、重みフィルタｆｉｌｕ（ｆｕ［１，１］乃至ｆｕ［ｔ，ｓ］）と、の積和演算が行われる。なお、当該積和演算の結果をデータＤｕ［１，１］としたとき、データＤｕ［１，１］は、配線ＯＬ［ｕ］及び配線ＯＬＢ［ｕ］のそれぞれに流れる電流量の差分に応じた値となる。また、図７１では、活性化関数が施されたデータＤｈ［１，１］、及びデータＤｕ［１，１］を、それぞれＡＦ（Ｄｈ［１，１］）、及びＡＦ（Ｄｕ［１，１］）とし、便宜上、回路ＡＣＴＦ［ｈ］からＡＦ（Ｄｈ［１，１］）を出力し、回路ＡＣＴＦ［ｕ］からＡＦ（Ｄｕ［１，１］）を出力する様子を示している。
　また、データＤ１［１，１］乃至データＤｕ［１，１］のそれぞれは、式（４．２）を用いて表すことができる。このように、複数の重みフィルタに対して、画像データ１回分を入力することにより、同時に複数の積和演算を行うことが出来る。そのため、消費電力を小さくすることができ、かつ、高速に演算を行うことが出来る。
　ところで、図７１に示す演算回路１１０では、回路ＸＬＤが、画素領域Ｐ［１，１］に含まれている画像データとしてｇ［１，１］乃至ｇ［ｔ，ｓ］のそれぞれを、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に出力する例を示しているが、回路ＸＬＤは、画素領域Ｐを順次切り替えて、ｇ［１，１］乃至ｇ［ｔ，ｓ］とは異なる画像データを配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に出力する構成としてもよい。
　例えば、図７２に示す演算回路１１０を考える。図７２の演算回路１１０では、図７１の演算回路１１０において、アレイ部ＡＬＰにおけるｈ列目の回路ＭＰのみを図示している。また、図７２の演算回路１１０では、回路ＸＬＤが順次出力する画素領域Ｐに含まれている画像データについて図示している。
　回路ＸＬＤは、一例として、１回目の積和演算を行うとき、画素領域Ｐ［１，１］に含まれている画像データとして、ｇ［１，１］乃至ｇ［ｔ，ｓ］のそれぞれを配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に出力する。これにより、演算回路１１０は、アレイ部ＡＬＰのｈ列目において、フィルタｆｉｌｈとｇ［１，１］乃至ｇ［ｔ，ｓ］との積和演算の結果であるデータＤｈ［１，１］を生成する。また、同時に、アレイ部ＡＬＰの１列目において、重みフィルタｆｉｌ１とｇ［１，１］乃至ｇ［ｔ，ｓ］との積和演算の結果であるデータＤ１［１，１］を生成し、アレイ部ＡＬＰのｕ列目において、フィルタｆｉｌｕとｇ［１，１］乃至ｇ［ｔ，ｓ］との積和演算の結果であるデータＤｕ［１，１］を生成する。なお、図７２では、回路ＡＣＴＦ［ｈ］からＡＦ（Ｄｈ［１，１］）を出力する様子を示している。
　続いて、２回目の積和演算を行うとき、回路ＸＬＤは、画素領域Ｐ［１，２］に含まれている画像データとして、ｇ［１，２］乃至ｇ［ｔ，ｓ＋１］のそれぞれを配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に出力する。これにより、演算回路１１０は、アレイ部ＡＬＰのｈ列目において、フィルタｆｉｌｈとｇ［１，２］乃至ｇ［ｔ，ｓ＋１］との積和演算の結果であるデータＤｈ［１，２］を生成する。同様に、演算回路１１０は、アレイ部ＡＬＰの１列目において、フィルタｆｉｌ１とｇ［１，２］乃至ｇ［ｔ，ｓ＋１］との積和演算の結果であるデータＤ１［１，２］を生成し、演算回路１１０は、アレイ部ＡＬＰのｕ列目において、フィルタｆｉｌｕとｇ［１，２］乃至ｇ［ｔ，ｓ＋１］との積和演算の結果であるデータＤｕ［１，２］を生成する。
　つまり、積和演算を１回行うたびに、回路ＸＬＤから出力する画素領域を変更することによって、画素領域毎にフィルタｆｉｌ１乃至フィルタｆｉｌｕのそれぞれとの積和演算との結果を出力することができる。ここで、画像データｇ［１，１］乃至ｇ［ｎ，ｍ］において、取り得る全ての画素領域Ｐ［１，１］乃至画素領域Ｐ［ｎ−ｓ＋１，ｍ−ｔ＋１］を、回路ＸＬＤから順次出力することによって、画素領域Ｐ［１，１］乃至画素領域Ｐ［ｎ−ｓ＋１，ｍ−ｔ＋１］のそれぞれに対して、フィルタｆｉｌ１乃至フィルタｆｉｌｕの畳み込み処理を行うことができる。これにより、演算回路１１０は、アレイ部ＡＬＰの１列目において、画素領域Ｐ［１，１］乃至画素領域Ｐ［ｎ−ｓ＋１，ｍ−ｔ＋１］のそれぞれと、フィルタｆｉｌ１と、の積和演算の結果であるデータＤ１［１，１］乃至データＤ１［ｎ−ｓ＋１，ｍ−ｔ＋１］を生成する。同様に、演算回路１１０は、アレイ部ＡＬＰのｈ列目において、画素領域Ｐ［１，１］乃至画素領域Ｐ［ｎ−ｓ＋１，ｍ−ｔ＋１］のそれぞれと、フィルタｆｉｌｈと、の積和演算の結果であるデータＤｈ［１，１］乃至データＤｈ［ｎ−ｓ＋１，ｍ−ｔ＋１］を生成し、また、アレイ部ＡＬＰのｕ列目において、画素領域Ｐ［１，１］乃至画素領域Ｐ［ｎ−ｓ＋１，ｍ−ｔ＋１］のそれぞれと、フィルタｆｉｌｕと、の積和演算の結果であるデータＤｕ［１，１］乃至データＤｕ［ｎ−ｓ＋１，ｍ−ｔ＋１］を生成する。
　これにより、図６９に示した処理と同様に、画像データに含まれているｇ［１，１］乃至ｇ［ｎ，ｍ］に対する畳み込み処理を行うことができる。なお、重みフィルタの値は、一旦決まれば、通常は、変更されることが少ない。そのため、一旦、回路ＭＰに入力しておけば、その値を保存しておくことにより、書き換えを行う必要がない。そのため、消費電力を低減することが出来る。一方、画像データは、畳み込み処理を行う対象が変わるたびに、変更されることになる。例えば、動画の場合には、画像データは特定周期毎に変わることになる。
　なお、本実施の形態で扱われた画像データｇ［１，１］乃至ｇ［ｎ，ｍ］は、ゼロパディングされたデータとしてもよい。ゼロパディングされたデータを用いることで、積和演算の回数が増えるため、画像データの周辺の部分において、特徴を抽出することができる。
　なお、上記実施の形態で説明した半導体装置では、回路ＸＬＤから送られる第２データは、負の値、“０”、正の値とすることができる。そのため、第２データとして画像データを送る場合、“０”は、画像データにおける基準値とすることができる。例えば、グレースケールの場合、最小値（負の値）を黒、最大値（正の値）を白として、中間に位置する灰色を“０”とすることができる。または、第２データとして画像データを送る場合、“０”は、画像データにおける最小値、または、最大値とすることができる。例えば、全体として暗い画像の場合、“０”を黒、最大値（正の値）を白とすることができる。その結果、負の値を用いないようにすることが出来る。その場合には、図４０に示すような回路を用いることが出来る。なお、データは、“０”の場合には、電流が流れないため、消費電力を下げることが出来る。そのため、例えば、全体として明るい画像の場合、“０”を白、最小値（負の値）を黒とすることもできる。その結果、正の値を用いないようにすることが出来る。その場合にも、図４０に示すような回路を用いることが出来る。
　また、上記実施の形態で説明した方法、例えば、図２６乃至図３５、図３９などに示す回路ＭＰを用いることによって、回路ＸＬＤから送られる第２データ（画像データ）を多値、又はアナログ値として扱うことができる。また、実施の形態３、図５１乃至図５３、図６３乃至図６５など、に記載したとおり、回路ＸＬＤから配線ＸＬＳに供給する信号の入力時間の長さを設定することでも、回路ＸＬＤから送られる第２データ（画像データ）を多値、又はアナログ値として扱うことができる。
　また、上記では、演算回路１１０のアレイ部ＡＬＰの回路ＭＰに重みフィルタの値を保持し、回路ＸＬＤから、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に画像データを入力して、当該画像データに対する畳み込み処理を行う例について説明したが、本発明の一態様の半導体装置に係る動作方法は、これに限定されない。例えば、演算回路１１０で畳み込み処理を行う場合、演算回路１１０のアレイ部ＡＬＰの回路ＭＰに画像データを保持し、回路ＸＬＤから、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に重みフィルタの値を入力して演算を行ってもよい。
　このような動作が行われる演算回路１１０を、図７３に示す。図７３の演算回路１１０のアレイ部ＡＬＰに含まれている回路ＭＰは、例えば、列方向（縦方向）に少なくともｔ×ｓ個配置されている。また、図７３の演算回路１１０のアレイ部ＡＬＰの行方向（横方向）に配置される回路ＭＰの個数は、一例として、畳み込み処理が行われる画像のサイズと畳み込み処理の条件（重みフィルタのサイズ、ストライドなど）によって定められる画素領域の個数とすることができる。例えば、図６７Ａ、図６７Ｂ、図６８Ａ、図６８Ｂ、図６９に示す通り、画像の画素数がｎ×ｍ個であり、重みフィルタがｔ行ｓ列であり、ストライドが１である場合、アレイ部ＡＬＰの行方向に配置される回路ＭＰの個数は、（ｎ−ｔ＋１）×（ｍ−ｓ＋１）個となる。なお、ここでは、（ｎ−ｔ＋１）×（ｍ−ｓ＋１）＝Ｕとする。つまり、図７３の演算回路１１０のアレイ部ＡＬＰに含まれている回路ＭＰは、ｔ×ｓ行Ｕ列のマトリクス状に配置されることになる。
　したがって、図７３の演算回路１１０は、アレイ部ＡＬＰがＵ列の回路ＭＰを有する点で、図７１の演算回路１１０と異なる。このため、図７３の演算回路には、Ｕ本の配線ＩＬと、Ｕ本の配線ＩＬＢと、Ｕ本の配線ＯＬと、Ｕ本の配線ＯＬＢと、が設けられている。なお、図７３では、Ｕ本の配線ＩＬの一部として、配線ＩＬ［１］と、配線ＩＬ［Ｈ］（ここでのＨは、１以上Ｕ以下の整数である。）と、配線ＩＬ［Ｕ］と、を図示し、Ｕ本の配線ＩＬＢの一部として、配線ＩＬＢ［１］と、配線ＩＬＢ［Ｈ］と、配線ＩＬＢ［Ｕ］と、を図示している。また、図７１では、Ｕ本の配線ＯＬの一部として、配線ＯＬ［１］と、配線ＯＬ［Ｈ］と、配線ＯＬ［Ｕ］と、を図示し、Ｕ本の配線ＯＬＢの一部として、配線ＯＬＢ［１］と、配線ＯＬＢ［Ｈ］と、配線ＯＬＢ［Ｕ］と、を図示している。また、回路ＡＦＰには、Ｕ個の回路ＡＣＴＦが含まれている。
　上述したとおり、アレイ部ＡＬＰの回路ＭＰには、畳み込み処理される画像に含まれる画像データが保持される。
　ここでは、アレイ部ＡＬＰの１列目の回路ＭＰには、画素領域Ｐ［１，１］に含まれる画像データｇ［１，１］乃至ｇ［ｔ，ｓ］が保持され、アレイ部ＡＬＰのＨ列目の回路ＭＰには、Ｈ番目の画素領域（図７３ではＰＨと表記している）に含まれる画像データが保持され、アレイ部ＡＬＰのＵ列目の回路ＭＰには、画素領域Ｐ［ｎ−ｔ＋１，ｍ−ｓ＋１］に含まれる画像データｇ［ｎ−ｔ＋１，ｍ−ｓ＋１］乃至ｇ［ｎ，ｍ］が保持されるものとする。
　一例として、アレイ部ＡＬＰの１行目１列目の回路ＭＰにはｇ［１，１］が保持され、アレイ部ＡＬＰのｓ行目１列目の回路ＭＰにはｇ［１，ｓ］が保持され、アレイ部ＡＬＰの（ｔ−１）ｓ＋１行目１列目の回路ＭＰにはｇ［ｔ，１］が保持され、アレイ部ＡＬＰのｔ×ｓ行目１列目の回路ＭＰにはｇ［ｔ，ｓ］が保持されるものとする。同様に、一例として、アレイ部ＡＬＰの１行目Ｕ列目の回路ＭＰにはｇ［ｎ−ｔ＋１，ｍ−ｓ＋１］が保持され、アレイ部ＡＬＰのｓ行目Ｕ列目の回路ＭＰにはｇ［ｎ−ｔ＋１，ｍ］が保持され、アレイ部ＡＬＰの（ｔ−１）ｓ＋１行目Ｕ列目の回路ＭＰにはｇ［ｎ，ｍ−ｓ＋１］が保持され、アレイ部ＡＬＰのｔ×ｓ行目ｕ列目の回路ＭＰにはｇ［ｎ，ｍ］が保持されるものとする。
　アレイ部ＡＬＰの回路ＭＰのそれぞれに、画像データが保持されているとき、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］のそれぞれには、畳み込み処理に使われるフィルタｆｉｌ１に含まれるフィルタ値としてｆ１［１，１］乃至ｆ１［ｔ，ｓ］が入力される。
　一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｓ］のそれぞれには、畳み込み処理に使われるフィルタｆｉｌ１に含まれているｆ１［１，１］乃至ｆ１［１，ｓ］が入力される。また、配線ＸＬＳ［（ｔ−１）ｓ＋１］乃至配線ＸＬＳ［ｔ×ｓ］のそれぞれには、ｆ１［ｔ，１］乃至ｆ１［ｔ，ｓ］が入力される。つまり、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］のそれぞれには、図６８Ａ及び図６９の畳み込み処理で使われるフィルタｆｉｌ１に含まれているフィルタ値が入力される。
　上記実施の形態で説明したとおり、回路ＭＰに第１データ（本説明における画像データ）が保持されているときに、配線ＸＬＳから第２データ（本説明におけるフィルタ値）が入力されることによって、第１データと第２データとの積和演算が行われる。また、当該積和演算の結果は、配線ＯＬと配線ＯＬＢに流れる電流量の差分に応じて定められる。
　したがって、アレイ部ＡＬＰの１列目では、画像データの画素領域Ｐ［１，１］に含まれる画像データと、重みフィルタｆｉｌ１（ｆ１［１，１］乃至ｆ１［ｔ，ｓ］）と、の積和演算が行われる。具体的には、アレイ部ＡＬＰの１列目に位置する回路ＭＰから、配線ＯＬ［１］及び配線ＯＬＢ［１］を介して、回路ＡＣＴＦ［１］に電流が流れる。なお、当該積和演算の結果をデータＤ１［１，１］としたとき、データＤ１［１，１］は、配線ＯＬ［１］及び配線ＯＬＢ［１］のそれぞれに流れる電流量の差分に応じた値となる。なお、図７３では、活性化関数が施されたデータＤ１［１，１］をＡＦ（Ｄ１［１，１］）として、便宜上、回路ＡＣＴＦ［１］からＡＦ（Ｄ１［１，１］）を出力する様子を示している。
　また、同様に、アレイ部ＡＬＰのＨ列目では、画像データの画素領域ＰＨに含まれる画像データと、重みフィルタｆｉｌ１（ｆ１［１，１］乃至ｆ１［ｔ，ｓ］）と、の積和演算が行われる。なお、当該積和演算の結果をデータＤ１［ＰＨ］としたとき、データＤ１［ＰＨ］は、配線ＯＬ［Ｈ］及び配線ＯＬＢ［Ｈ］のそれぞれに流れる電流量の差分に応じた値となる。また、アレイ部ＡＬＰのＵ列目では、画像データの画素領域Ｐ［ｎ−ｔ＋１，ｍ−ｓ＋１］に含まれる画像データと、重みフィルタｆｉｌ１（ｆ１［１，１］乃至ｆ１［ｔ，ｓ］）と、の積和演算が行われる。なお、当該積和演算の結果をデータＤ１［ｎ−ｔ＋１，ｍ−ｓ＋１］としたとき、データＤ１［ｎ−ｔ＋１，ｍ−ｓ＋１］は、配線ＯＬ［Ｕ］及び配線ＯＬＢ［Ｕ］のそれぞれに流れる電流量の差分に応じた値となる。また、図７３では、活性化関数が施されたデータＤ１［ＰＨ］、及びデータＤ１［ｎ−ｔ＋１，ｍ−ｓ＋１］を、それぞれＡＦ（Ｄ１［ＰＨ］）、及びＡＦ（Ｄ１［ｎ−ｔ＋１，ｍ−ｓ＋１］）とし、便宜上、回路ＡＣＴＦ［ｈ］からＡＦ（Ｄ１［ＰＨ］）を出力し、回路ＡＣＴＦ［ｕ］からＡＦ（Ｄ１［ｎ−ｔ＋１，ｍ−ｓ＋１］）を出力する様子を示している。
　また、データＤ１［１，１］乃至データＤ１［ｎ−ｔ＋１，ｍ−ｓ＋１］のそれぞれは、式（４．２）を用いて表すことができる。
　ところで、図７３に示す演算回路１１０では、回路ＸＬＤが、重みフィルタｆｉｌ１に含まれているフィルタ値としてｆ１［１，１］乃至ｆ１［ｔ，ｓ］のそれぞれを、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に出力する例を示しているが、回路ＸＬＤは、重みフィルタｆｉｌ１を別の重みフィルタに順次切り替えて、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に出力する構成としてもよい。
　例えば、図７４に示す演算回路１１０を考える。図７４の演算回路１１０では、図７３の演算回路１１０において、アレイ部ＡＬＰにおけるＨ列目の回路ＭＰのみを図示している。また、図７４の演算回路１１０では、回路ＸＬＤが順次出力する重みフィルタｆｉｌ１乃至ｆｉｌｕに含まれているフィルタ値について図示している。
　回路ＸＬＤは、一例として、１回目の積和演算を行うとき、重みフィルタｆｉｌ１に含まれているフィルタ値として、ｆ１［１，１］乃至ｆ１［ｔ，ｓ］のそれぞれを配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に出力する。これにより、演算回路１１０は、アレイ部ＡＬＰのＨ列目において、フィルタｆｉｌ１と画素領域ＰＨに含まれている画像データとの積和演算の結果であるデータＤ１［ＰＨ］を生成する。また、同時に、アレイ部ＡＬＰの１列目において、重みフィルタｆｉｌ１とｇ［１，１］乃至ｇ［ｔ，ｓ］との積和演算の結果であるデータＤ１［１，１］を生成し、アレイ部ＡＬＰのＵ列目において、フィルタｆｉｌ１とｇ［ｎ−ｔ＋１，ｍ−ｓ＋１］乃至ｇ［ｎ，ｍ］との積和演算の結果であるデータＤ１［ｎ−ｔ＋１，ｍ−ｓ＋１］を生成する。
　続いて、２回目の積和演算を行うとき、回路ＸＬＤは、重みフィルタｆｉｌ２（図示しない）に含まれているフィルタ値として、ｆ２［１，１］乃至ｆ２［ｔ，ｓ］のそれぞれを配線ＸＬＳ［１］乃至配線ＸＬＳ［ｔ×ｓ］に出力する。これにより、演算回路１１０は、アレイ部ＡＬＰのＨ列目において、フィルタｆｉｌ２と画素領域ＰＨに含まれている画像データとの積和演算の結果であるデータＤ２［ＰＨ］を生成する。同様に、演算回路１１０は、アレイ部ＡＬＰの１列目において、フィルタｆｉｌ２とｇ［１，１］乃至ｇ［ｔ，ｓ］との積和演算の結果であるデータＤ２［１，１］を生成し、演算回路１１０は、アレイ部ＡＬＰのＵ列目において、フィルタｆｉｌ２とｇ［ｎ−ｔ＋１，ｍ−ｓ＋１］乃至ｇ［ｎ，ｍ］との積和演算の結果であるデータＤ２［ｎ−ｔ＋１，ｍ−ｓ＋１］を生成する。
　つまり、積和演算を１回行うたびに、回路ＸＬＤから出力する重みフィルタを変更することによって、重みフィルタ毎に画素領域Ｐ［１，１］乃至画素領域Ｐ［ｎ−ｓ＋１，ｍ−ｔ＋１］のそれぞれとの積和演算との結果を出力することができる。ここで、重みフィルタｆｉｌ１乃至ｆｉｌｕを、回路ＸＬＤから順次出力することによって、画素領域Ｐ［１，１］乃至画素領域Ｐ［ｎ−ｓ＋１，ｍ−ｔ＋１］のそれぞれに対して、フィルタｆｉｌ１乃至フィルタｆｉｌｕの畳み込み処理を行うことができる。これにより、演算回路１１０は、アレイ部ＡＬＰの１列目において、画素領域Ｐ［１，１］と、フィルタｆｉｌ１乃至フィルタｆｉｌｕのそれぞれと、の積和演算の結果であるデータＤ１［１，１］乃至データＤｕ［１，１］を生成する。同様に、演算回路１１０は、アレイ部ＡＬＰのＨ列目において、画素領域ＰＨと、フィルタｆｉｌ１乃至フィルタｆｉｌｕのそれぞれと、の積和演算の結果であるデータＤ１［ＰＨ］乃至データＤｕ［ＰＨ］を生成し、また、アレイ部ＡＬＰのＵ列目において、画素領域Ｐ［ｎ−ｓ＋１，ｍ−ｔ＋１］と、フィルタｆｉｌ１乃至フィルタｆｉｌｕと、の積和演算の結果であるデータＤ１［ｎ−ｓ＋１，ｍ−ｔ＋１］乃至データＤｕ［ｎ−ｓ＋１，ｍ−ｔ＋１］を生成する。
　これにより、図６９に示した処理と同様に、画像データに含まれているｇ［１，１］乃至ｇ［ｎ，ｍ］に対する畳み込み処理を行うことができる。
＜半導体装置の構成例＞
　上記の動作例では、演算回路１１０を用いて畳み込み処理を行う動作について、説明したが、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、及び演算回路１７０を用いても、画像に対する畳み込み処理を行うことができる。
　また、上述した演算回路において、回路ＭＰへの、重みフィルタのフィルタ値（又は画像データ）の保持は、実施の形態１で説明した、トランジスタＭ１のソース−ドレイン間に流れる電流量を設定する方法、実施の形態２で説明したＳＲＡＭ、ＮＯＳＲＡＭを用いた方法などとしてもよい。
　また、畳み込み処理、ニューラルネットワークなどの演算は、上記の実施の形態で説明した演算回路、及び当該演算回路に含まれる回路ＭＰ以外の回路を用いても行うことができる。ここでは、上記の実施の形態で扱った回路以外で、畳み込み処理、ニューラルネットワークなどの演算が可能な回路について説明する。
　図７５Ａは、上記実施の形態では説明していない回路ＭＰの構成の一例である。図７５Ａに示す回路ＭＰは、他の回路ＭＰと同様に、第１データ（重み係数、又は重みフィルタのフィルタ値（又は画像データ））を保持することができる。また、図７５Ａに示す回路ＭＰは、例えば、図２乃至図４、図１２などの演算回路の回路ＭＰに適用できる回路である。
　図７５Ａの回路ＭＰにおいて、回路ＭＣは、回路ＨＣとトランジスタＭ３とトランジスタＭ４とを有する。また、回路ＨＣは、負荷回路ＬＣとトランジスタＭ８とを有する。
　図７５Ａの回路ＭＰの回路ＭＣにおいて、負荷回路ＬＣの第１端子は、トランジスタＭ８の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続され、負荷回路ＬＣの第２端子は、配線ＶＬに電気的に接続されている。また、トランジスタＭ８の第１端子は、配線ＩＬに電気的に接続され、トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続され、トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続されている。また、トランジスタＭ８のゲートは、配線ＷＬに電気的に接続され、トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続され、トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続されている。
　図７５Ａに示す配線Ｘ１Ｌ、及び配線Ｘ２Ｌは、例えば、図３に示す演算回路１２０の配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］とすることができる。また、図７５Ａに示す配線ＷＬは、例えば、図３に示す演算回路１２０の配線ＷＬＳ［ｉ］とすることができる。また、図７５Ａに示す配線ＩＬ、及び配線ＩＬＢは、例えば、図３に示す演算回路１２０の配線ＩＬ［ｊ］、及び配線ＩＬ［ｊ］とすることができる。また、図７５Ａに示す配線ＯＬ、及び配線ＯＬＢは、例えば、図３に示す演算回路１２０の配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］とすることができる。
　なお、図７５Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。また、トランジスタＭ８ｒの第１端子は、配線ＩＬＢに電気的に接続され、トランジスタＭ３ｒの第２端子は、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＯＬに電気的に接続されている。
　また、トランジスタＭ３、トランジスタＭ４、トランジスタＭ８、トランジスタＭ３ｒ、トランジスタＭ４ｒ、及びトランジスタＭ８ｒのそれぞれの構成については、別の個所に記載のトランジスタＭ３、トランジスタＭ４、トランジスタＭ８、トランジスタＭ３ｒ、トランジスタＭ４ｒ、及びトランジスタＭ８ｒの説明の記載を参酌する。
　ここでの配線ＶＬ、配線ＶＬｒは、定電圧ＶＣＮＳを供給する配線として機能する。ＶＣＮＳとしては、例えば、接地電位（ＧＮＤ）、又は負荷回路ＬＣと負荷回路ＬＣｒを正常に動作させる範囲の低電位とすることができる。
　負荷回路ＬＣ、負荷回路ＬＣｒは、一例としては、第１端子と第２端子との間の抵抗値を変化することができる回路である。負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第２端子との間の抵抗値を変化することにより、負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第２端子との間に流れる電流量を変化させることができる。
　ここで、図７５Ａの回路ＭＰにおいて、負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第２端子との間の抵抗値を変更する方法について説明する。初めに、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれに低レベル電位を入力してトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒをオフ状態にする。次に、配線ＷＬに高レベル電位を入力してトランジスタＭ８、トランジスタＭ８ｒをオン状態にし、配線ＩＬ（配線ＩＬＢ）の電位を変化させることで、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値を設定する。例えば、配線ＩＬ（配線ＩＬＢ）に、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値をリセットするための電位を入力し、その後に、配線ＩＬ（配線ＩＬＢ）に、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値を所望の値となるような電位を入力する方法などがある。負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値を所望の値に設定したあとは、配線ＷＬに低レベル電位を入力してトランジスタＭ８、トランジスタＭ８ｒをオフ状態にすればよい。
　負荷回路ＬＣ、及び負荷回路ＬＣｒとしては、例えば、図７６Ａに図示するように、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに含まれる抵抗変化素子ＶＲを用いることができる。また、負荷回路ＬＣ、及び負荷回路ＬＣｒとしては、例えば、図７６Ｂに図示するように、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに含まれるＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）素子ＭＲを含む負荷回路ＬＣとすることができる。また、負荷回路ＬＣ、及び負荷回路ＬＣｒとしては、例えば、図７６Ｃに図示するように、相変化メモリ（ＰＣＭ）などに用いられる、相変化材料が含まれる抵抗素子（本明細書等では、便宜上、相変化メモリＰＣＭと呼称する。）を用いることができる。
　また、負荷回路ＬＣ、及び負荷回路ＬＣｒとしては、例えば、図７６Ｄに図示するように、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などに用いられる一対の電極によって挟まれた強誘電体キャパシタＦＥＣを用いることができる。図７６Ｄでは、強誘電体キャパシタＦＥＣの第１端子は、配線ＶＬに電気的に接続され、強誘電体キャパシタＦＥＣの第２端子は、トランジスタＭ８の第２端子と、トランジスタＭ３の第１端子（図７６Ｄには図示せず、図７５Ａに図示されている。）と、トランジスタＭ４の第１端子（図７６Ｄには図示せず、図７５Ａに図示されている。）に電気的に接続されている。
　なお、この場合、配線ＶＬは、定電圧を供給する配線ではなく、強誘電体キャパシタの強誘電体膜を分極させる、又は強誘電体膜の分極を反転させるためのプレート線として機能する。
　強誘電体キャパシタＦＥＣに第１データを書き込む場合、一例として、トランジスタＭ８をオン状態にして、配線ＩＬ、及び配線ＶＬに電圧を与えて、強誘電体キャパシタＦＥＣに含まれる強誘電体膜を分極させることによって書き込みが行われる。また、強誘電体キャパシタＦＥＣから第１データを読み出す場合、第２データに応じた電圧を配線Ｘ１Ｌ及び配線Ｘ２Ｌに入力して、トランジスタＭ３、及びトランジスタＭ４をオン状態、又はオフ状態にした後に、配線ＶＬにパルス電圧を与えることによって読み出しが行われる。強誘電体キャパシタＦＥＣは、配線ＶＬからのパルス電圧によって分極反転が起きたかどうかで、第１データが“０”か“１”かを判定する。強誘電体キャパシタＦＥＣは、強誘電体膜で分極反転が起きた時、トランジスタＭ３を介して配線ＯＬに、又は、トランジスタＭ４を介して配線ＯＬＢに電流が流れる。配線ＯＬ、及び配線ＯＬＢに流れる電流の量は、例えば、積分回路（または、電流電荷（ＩＱ）変換回路）の構成を有する回路ＡＣＴＦを用いることによって取得することができる。
　以上より、図７５Ａの回路ＭＰを用いることによって、上記実施の形態で説明した演算回路に含まれる回路ＭＰと同様に、第１データと第２データとの積の結果を、配線ＯＬ及び配線ＯＬＢに電流量として出力することができる。また、上記実施の形態で説明した演算回路と同様に、複数の回路ＭＰを配線ＯＬ、及び配線ＯＬＢに沿って電気的に接続することによって、複数の回路ＭＰから出力された電流の総和が配線ＯＬ、及び配線ＯＬＢに流れる。配線ＯＬ、及び配線ＯＬＢに流れる電流量の差を取ることで、回路ＭＰに保持された第１データと、回路ＭＰに入力された第２データと、の積和の値を算出することができる。
　また、本発明の一態様に係る、負荷回路ＬＣ、及び負荷回路ＬＣｒを用いた回路ＭＰは、図７５Ａに示した構成に限定されず、状況に応じて、図７５Ａの回路ＭＰの構成を変更することができる。図７５Ａの回路ＭＰの変更例としては、図７５Ａの回路ＭＰに配線ＩＬ、配線ＩＬＢと、トランジスタＭ８と、トランジスタＭ８ｒと、を設けない回路構成とすることができる。図７５Ｂは、当該回路構成を示した回路図であり、例えば、図７、図１１、図１４などに示した演算回路の回路ＭＰに適用することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置の構成例、及び上記の実施の形態で説明した半導体装置に適用できるトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図７７は、上記実施の形態で説明した半導体装置の一例であって、当該半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有する。また、図７８Ａにはトランジスタ５００のチャネル長方向の断面図、図７８Ｂにはトランジスタ５００のチャネル幅方向の断面図を示しており、図７８Ｃにはトランジスタ３００のチャネル幅方向の断面図を示している。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００を、半導体装置、例えば、上記実施の形態で説明した演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０などに含まれるトランジスタに適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。特に、オフ電流が小さい特性を利用して、トランジスタ５００を、例えば、トランジスタＭ２、トランジスタＭ７、トランジスタＭ８、トランジスタＭ９などに適用することにより、回路ＨＣ、回路ＨＣＳなどに書き込んだ電位を長時間保持することができる。
　トランジスタ５００は、例えば、トランジスタ３００の上方に設けられ、容量素子６００は、例えば、トランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、上記実施の形態で説明した演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０などに含まれる容量などとすることができる。なお、回路構成によっては、図７７に示す容量素子６００は必ずしも設けなくてもよい。
　トランジスタ３００は、基板３１０上に設けられ、素子分離層３１２、導電体３１６、絶縁体３１５、基板３１０の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態で説明した演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０などに含まれるトランジスタなどに適用することができる。具体的には、例えば、図５Ａ乃至図５Ｅ、図６Ａ乃至図６Ｅに示した回路ＡＣＴＦが有する比較器ＣＭＰａ、比較器ＣＭＰｂ、オペアンプＯＰａ、オペアンプＯＰｂなどに含まれているトランジスタとすることができる。なお、図７７では、トランジスタ３００のゲートが、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成を示しているが、演算回路１１０、演算回路１２０、演算回路１３０、演算回路１４０、演算回路１５０、演算回路１６０、演算回路１７０などの構成によっては、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のソース又はドレインの一方に電気的に接続されている構成としてもよく、また、トランジスタ３００のソース又はドレインの一方が、容量素子６００の一対の電極を介して、トランジスタ５００のゲートに電気的に接続されている構成としてもよく、また、トランジスタ３００の各端子は、トランジスタ５００の各端子、容量素子６００の各端子のそれぞれに電気的に接続されない構成としてもよい。
　また、基板３１０としては、半導体基板（例えば単結晶基板又はシリコン基板）を用いることが好ましい。
　トランジスタ３００は、図７８Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）、ＧａＮ（窒化ガリウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　素子分離層３１２は、基板３１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法、メサ分離法などを用いて形成することができる。
　なお、図７７に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、トランジスタ３００は、図７８Ｃに示すＦＩＮ型ではなく、プレーナ型の構造としてもよい。また、例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図７９に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　なお、図７９において、トランジスタ３００は、基板３１０Ａ上に設けられているが、この場合、基板３１０Ａとしては、図７７の半導体装置の基板３１０と同様に半導体基板を用いてもよい。また、基板３１０Ａとしては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。
　図７７に示すトランジスタ３００には、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６が、基板３１０側から順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、絶縁体３２０及び絶縁体３２２に覆われているトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１０、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図７７において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が、絶縁体３２６、及び導電体３３０の上方に、順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素、水などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。また、絶縁体３５２、及び絶縁体３５４としては、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。また、導電体３５６は、水素、水などの不純物に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　また、絶縁体３５４、及び導電体３５６上には、絶縁体３６０と、絶縁体３６２と、絶縁体３６４が順に積層されている。
　絶縁体３６０は、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体３６０としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体３６２、及び絶縁体３６４は、層間絶縁膜、及び平坦化膜としての機能を有する。また、絶縁体３６２、及び絶縁体３６４は、絶縁体３２４と同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。このため、絶縁体３６２、及び／又は絶縁体３６４としては、絶縁体３２４に適用できる材料を用いることができる。
　また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４のそれぞれの、一部の導電体３５６と重畳する領域に開口部が形成されて、当該開口部を埋めるように導電体３６６が設けられている。また、導電体３６６は、絶縁体３６２上にも形成されている。導電体３６６は、一例として、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお、導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　絶縁体３６４、及び導電体３６６上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１０、又はトランジスタ３００を設ける領域などから、トランジスタ５００が設けられている領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、図７８Ａ、及び図７８Ｂに示す導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図７８Ａ、及び図７８Ｂに示すように、トランジスタ５００は、絶縁体５１４上の絶縁体５１６と、絶縁体５１４または絶縁体５１６に埋め込まれるように配置された導電体５０３（導電体５０３ａ、および導電体５０３ｂ）と、絶縁体５１６上、および導電体５０３上の絶縁体５２２と、絶縁体５２２上の絶縁体５２４と、絶縁体５２４上の酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の導電体５４２ａと、導電体５４２ａ上の絶縁体５７１ａと、酸化物５３０ｂ上の導電体５４２ｂと、導電体５４２ｂ上の絶縁体５７１ｂと、酸化物５３０ｂ上の絶縁体５５２と、絶縁体５５２上の絶縁体５５０と、絶縁体５５０上の絶縁体５５４と、絶縁体５５４上に位置し、酸化物５３０ｂの一部と重なる導電体５６０（導電体５６０ａ、および導電体５６０ｂ）と、絶縁体５２２、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、絶縁体５７１ａ、および絶縁体５７１ｂ上に配置される絶縁体５４４と、を有する。ここで、図７８Ａ、及び図７８Ｂに示すように、絶縁体５５２は、絶縁体５２２の上面、絶縁体５２４の側面、酸化物５３０ａの側面、酸化物５３０ｂの側面および上面、導電体５４２の側面、絶縁体５７１の側面、絶縁体５４４の側面、絶縁体５８０の側面、および絶縁体５５０の下面と接する。また、導電体５６０の上面は、絶縁体５５４の上部、絶縁体５５０の上部、絶縁体５５２の上部、および絶縁体５８０の上面と高さが概略一致するように配置される。また、絶縁体５７４は、導電体５６０の上面、絶縁体５５２の上部、絶縁体５５０の上部、絶縁体５５４の上部、および絶縁体５８０の上面の少なくともいずれかの一部と接する。
　絶縁体５８０、および絶縁体５４４には、酸化物５３０ｂに達する開口が設けられる。当該開口内に、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０が配置されている。また、トランジスタ５００のチャネル長方向において、絶縁体５７１ａ、および導電体５４２ａと、絶縁体５７１ｂ、および導電体５４２ｂと、の間に導電体５６０、絶縁体５５２、絶縁体５５０、および絶縁体５５４が設けられている。絶縁体５５４は、導電体５６０の側面と接する領域と、導電体５６０の底面と接する領域と、を有する。
　酸化物５３０は、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、を有することが好ましい。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、トランジスタ５００では、酸化物５３０が、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構造を設ける構成にしてもよいし、酸化物５３０ａ、および酸化物５３０ｂのそれぞれが積層構造を有していてもよい。
　導電体５６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電体５０３は、第２のゲート（バックゲートともいう。）電極として機能する。また、絶縁体５５２、絶縁体５５０、及び絶縁体５５４は、第１のゲート絶縁体として機能し、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁体として機能する。なお、ゲート絶縁体は、ゲート絶縁層、またはゲート絶縁膜と呼ぶ場合もある。また、導電体５４２ａは、ソースまたはドレインの一方として機能し、導電体５４２ｂは、ソースまたはドレインの他方として機能する。また、酸化物５３０の導電体５６０と重畳する領域の少なくとも一部はチャネル形成領域として機能する。
　ここで、図７８Ａにおけるチャネル形成領域近傍の拡大図を図８０Ａに示す。酸化物５３０ｂに酸素が供給されることで、導電体５４２ａと導電体５４２ｂの間の領域にチャネル形成領域が形成される。よって、図８０Ａに示すように、酸化物５３０ｂは、トランジスタ５００のチャネル形成領域として機能する領域５３０ｂｃと、領域５３０ｂｃを挟むように設けられ、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂと、を有する。領域５３０ｂｃは、少なくとも一部が導電体５６０と重畳している。言い換えると、領域５３０ｂｃは、導電体５４２ａと導電体５４２ｂの間の領域に設けられている。領域５３０ｂａは、導電体５４２ａに重畳して設けられており、領域５３０ｂｂは、導電体５４２ｂに重畳して設けられている。
　チャネル形成領域として機能する領域５３０ｂｃは、領域５３０ｂａおよび領域５３０ｂｂよりも、酸素欠損（本明細書等では、金属酸化物中の酸素欠損をＶＯ（ｏｘｙｇｅｎ　ｖａｃａｎｃｙ）と呼称する場合がある。）が少なく、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって領域５３０ｂｃは、ｉ型（真性）または実質的にｉ型であるということができる。
　金属酸化物を用いたトランジスタは、金属酸化物中のチャネルが形成される領域に不純物または酸素欠損（ＶＯ）が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損（ＶＯ）近傍の水素が、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨと呼称する場合がある。）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、酸素欠損（ＶＯ）が多く、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域５３０ｂａおよび領域５３０ｂｂは、領域５３０ｂｃと比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　ここで、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域５３０ｂｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの間に、キャリア濃度が、領域５３０ｂａおよび領域５３０ｂｂのキャリア濃度と同等、またはそれよりも低く、領域５３０ｂｃのキャリア濃度と同等、またはそれよりも高い、領域が形成されていてもよい。つまり、当該領域は、領域５３０ｂｃと領域５３０ｂａまたは領域５３０ｂｂとの接合領域として機能する。当該接合領域は、水素濃度が、領域５３０ｂａおよび領域５３０ｂｂの水素濃度と同等、またはそれよりも低く、領域５３０ｂｃの水素濃度と同等、またはそれよりも高くなる場合がある。また、当該接合領域は、酸素欠損が、領域５３０ｂａおよび領域５３０ｂｂの酸素欠損と同等、またはそれよりも少なく、領域５３０ｂｃの酸素欠損と同等、またはそれよりも多くなる場合がある。
　なお、図８０Ａでは、領域５３０ｂａ、領域５３０ｂｂ、および領域５３０ｂｃが酸化物５３０ｂに形成される例について示しているが、本発明はこれに限られるものではない。例えば、上記の各領域が酸化物５３０ｂだけでなく、酸化物５３０ａまで形成されてもよい。
　また、酸化物５３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０（酸化物５３０ａ、および酸化物５３０ｂ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　また、半導体として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　ここで、酸化物５３０ｂに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　このように、酸化物５３０ｂの下に酸化物５３０ａを配置することで、酸化物５３０ａよりも下方に形成された構造物からの、酸化物５３０ｂに対する、不純物および酸素の拡散を抑制することができる。
　また、酸化物５３０ａおよび酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、酸化物５３０ａと酸化物５３０ｂの界面における欠陥準位密度を低くすることができる。酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　酸化物５３０ｂは、結晶性を有することが好ましい。特に、酸化物５３０ｂとして、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物、欠陥（例えば、酸素欠損（ＶＯ）など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（ＶＯＨ）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネルが形成される領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネルが形成される領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある。）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、およびＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。
　よって、酸化物半導体中において、チャネル形成領域として機能する領域５３０ｂｃは、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂは、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体の領域５３０ｂｃの酸素欠損、およびＶＯＨを低減し、領域５３０ｂａおよび領域５３０ｂｂには過剰な量の酸素が供給されないようにすることが好ましい。
　そこで、本実施の形態では、酸化物５３０ｂ上に導電体５４２ａおよび導電体５４２ｂを設けた状態で、酸素を含む雰囲気でマイクロ波処理を行い、領域５３０ｂｃの酸素欠損、およびＶＯＨの低減を図る。ここで、マイクロ波処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを作用させることができる。このとき、マイクロ波、またはＲＦ等の高周波を領域５３０ｂｃに照射することもできる。プラズマ、マイクロ波などの作用により、領域５３０ｂｃのＶＯＨを分断し、水素Ｈを領域５３０ｂｃから除去し、酸素欠損ＶＯを酸素で補填することができる。つまり、領域５３０ｂｃにおいて、「ＶＯＨ→Ｈ＋ＶＯ」という反応が起きて、領域５３０ｂｃの水素濃度を低減することができる。よって、領域５３０ｂｃ中の酸素欠損、およびＶＯＨを低減し、キャリア濃度を低下させることができる。
　また、酸素を含む雰囲気でマイクロ波処理を行う際、マイクロ波、またはＲＦ等の高周波、酸素プラズマなどの作用は、導電体５４２ａおよび導電体５４２ｂに遮蔽され、領域５３０ｂａおよび領域５３０ｂｂには及ばない。さらに、酸素プラズマの作用は、酸化物５３０ｂ、および導電体５４２を覆って設けられている、絶縁体５７１、および絶縁体５８０によって、低減することができる。これにより、マイクロ波処理の際に、領域５３０ｂａおよび領域５３０ｂｂで、ＶＯＨの低減、および過剰な量の酸素供給が発生しないので、キャリア濃度の低下を防ぐことができる。
　また、絶縁体５５２となる絶縁膜の成膜後、または絶縁体５５０となる絶縁膜の成膜後に、酸素を含む雰囲気でマイクロ波処理を行うことが好ましい。このように絶縁体５５２、または絶縁体５５０を介して、酸素を含む雰囲気でマイクロ波処理を行うことで、効率よく領域５３０ｂｃ中へ酸素を注入することができる。また、絶縁体５５２を導電体５４２の側面、および領域５３０ｂｃの表面と接するように配置することで、領域５３０ｂｃへ必要量以上の酸素の注入を抑制し、導電体５４２の側面の酸化を抑制することができる。また、絶縁体５５０となる絶縁膜の成膜時に導電体５４２の側面の酸化を抑制することができる。
　また、領域５３０ｂｃ中に注入される酸素は、酸素原子、酸素分子、酸素ラジカル（Ｏラジカルともいう、不対電子をもつ原子または分子、あるいはイオン）など様々な形態がある。なお、領域５３０ｂｃ中に注入される酸素は、上述の形態のいずれか一または複数であればよく、特に酸素ラジカルであると好適である。このため、絶縁体５５２、および絶縁体５５０の膜質を向上させることができるので、トランジスタ５００の信頼性が向上する。
　このようにして、酸化物半導体の領域５３０ｂｃで選択的に酸素欠損、およびＶＯＨを除去して、領域５３０ｂｃをｉ型または実質的にｉ型とすることができる。さらに、ソース領域またはドレイン領域として機能する領域５３０ｂａおよび領域５３０ｂｂに過剰な酸素が供給されるのを抑制し、ｎ型を維持することができる。これにより、トランジスタ５００の電気特性の変動を抑制し、基板面内でトランジスタ５００の電気特性のばらつきを少なくすることができる。
　以上のような構成にすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
　また、図７８Ｂに示すように、トランジスタ５００のチャネル幅方向の断面視において、酸化物５３０ｂの側面と酸化物５３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう。）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体５４２と重なる領域の酸化物５３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体５５２、絶縁体５５０、絶縁体５５４、および導電体５６０の、酸化物５３０ｂへの被覆性を高めることができる。
　酸化物５３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ｂは、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物であることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物、及び欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　ここで、酸化物５３０ａと酸化物５３０ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物５３０ａと酸化物５３０ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｍ−Ｚｎ酸化物、元素Ｍの酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物などを用いてもよい。
　具体的には、酸化物５３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　また、図７８Ａなどに示すように、酸化物５３０の上面および側面に接して、酸化アルミニウムなどにより形成される絶縁体５５２を設けることにより、酸化物５３０と絶縁体５５２の界面およびその近傍に、酸化物５３０に含まれるインジウムが偏在する場合がある。これにより、酸化物５３０の表面近傍が、インジウム酸化物に近い原子数比、またはＩｎ−Ｚｎ酸化物に近い原子数比になる。このように酸化物５３０、特に酸化物５３０ｂの表面近傍のインジウムの原子数比が大きくなることで、トランジスタ５００の電界効果移動度を向上させることができる。
　酸化物５３０ａおよび酸化物５３０ｂを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流、および高い周波数特性を得ることができる。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、及び絶縁体５８１の少なくとも一は、水、水素などの不純物が、基板側から、または、トランジスタ５００の上方からトランジスタ５００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の少なくとも一は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　なお、本明細書において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。本明細書において、バリア性とは、対応する物質の拡散を抑制する機能（透過性が低いともいう）とする。または、対応する物質を、捕獲、および固着する（ゲッタリングともいう）機能とする。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体を用いることが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６として、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体５１４、絶縁体５７１、絶縁体５７４、および絶縁体５８１として、水素を捕獲および水素を固着する機能が高い、酸化アルミニウムまたは酸化マグネシウムなどを用いることが好ましい。これにより、水、水素などの不純物が絶縁体５１２、および絶縁体５１４を介して、基板側からトランジスタ５００側に拡散するのを抑制することができる。または、水、水素などの不純物が絶縁体５８１よりも外側に配置されている層間絶縁膜などから、トランジスタ５００側に拡散するのを抑制することができる。または、絶縁体５２４などに含まれる酸素が、絶縁体５１２、および絶縁体５１４を介して基板側に、拡散するのを抑制することができる。または、絶縁体５８０などに含まれる酸素が、絶縁体５７４などを介してトランジスタ５００より上方に、拡散するのを抑制することができる。この様に、トランジスタ５００を、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁体５１２、絶縁体５１４、絶縁体５７１、絶縁体５４４、絶縁体５７４、絶縁体５７６、および絶縁体５８１で取り囲む構造とすることが好ましい。
　ここで、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１として、アモルファス構造を有する酸化物を用いることが好ましい。例えば、ＡｌＯｘ（ｘは０より大きい任意数）、またはＭｇＯｙ（ｙは０より大きい任意数）などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。このようなアモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、トランジスタ５００に含まれる水素、またはトランジスタ５００の周囲に存在する水素を捕獲または固着することができる。特にトランジスタ５００のチャネル形成領域に含まれる水素を捕獲または固着することが好ましい。アモルファス構造を有する金属酸化物をトランジスタ５００の構成要素として用いる、またはトランジスタ５００の周囲に設けることで、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造であることが好ましいが、一部に多結晶構造の領域が形成されていてもよい。また、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１は、アモルファス構造の層と、多結晶構造の層と、が積層された多層構造であってもよい。例えば、アモルファス構造の層の上に多結晶構造の層が形成された積層構造でもよい。
　絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の成膜は、例えば、スパッタリング法を用いて行えばよい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいので、絶縁体５１２、絶縁体５１４、絶縁体５４４、絶縁体５７１、絶縁体５７４、絶縁体５７６、および絶縁体５８１の水素濃度を低減することができる。なお、成膜方法は、スパッタリング法に限られるものではなく、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを適宜用いてもよい。
　また、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体５１２、絶縁体５４４、および絶縁体５７６が、導電体５０３、導電体５４２、導電体５６０などのチャージアップを緩和することができる場合がある。絶縁体５１２、絶縁体５４４、および絶縁体５７６の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体５１６、絶縁体５７４、絶縁体５８０、および絶縁体５８１は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１６、絶縁体５８０、および絶縁体５８１として、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体５８１は、一例として、層間膜、平坦化膜などとして機能する絶縁体とすることが好ましい。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。ここで、導電体５０３は、絶縁体５１６に形成された開口に埋め込まれて設けることが好ましい。また、導電体５０３の一部が絶縁体５１４に埋め込まれる場合がある。
　導電体５０３は、導電体５０３ａ、および導電体５０３ｂを有する。導電体５０３ａは、当該開口の底面および側壁に接して設けられる。導電体５０３ｂは、導電体５０３ａに形成された凹部に埋め込まれるように設けられる。ここで、導電体５０３ｂの上部の高さは、導電体５０３ａの上部の高さおよび絶縁体５１６の上部の高さと概略一致する。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５０３ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体５０３ｂに含まれる水素などの不純物が、絶縁体５２４等を介して、酸化物５３０に拡散するのを防ぐことができる。また、導電体５０３ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電体５０３ａとしては、上記導電性材料を単層または積層とすればよい。例えば、導電体５０３ａは、窒化チタンを用いればよい。
　また、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体５０３ｂは、タングステンを用いればよい。
　導電体５０３は、第２のゲート電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体５０３の電気抵抗率は、上記の導電体５０３に印加する電位を考慮して設計され、導電体５０３の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体５１６の膜厚は、導電体５０３とほぼ同じになる。ここで、導電体５０３の設計が許す範囲で導電体５０３および絶縁体５１６の膜厚を薄くすることが好ましい。絶縁体５１６の膜厚を薄くすることで、絶縁体５１６中に含まれる水素などの不純物の絶対量を低減することができるので、当該不純物が酸化物５３０に拡散するのを低減することができる。
　なお、導電体５０３は、上面から見て、酸化物５３０の導電体５４２ａおよび導電体５４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図７８Ｂに示すように、導電体５０３は、酸化物５３０ａおよび酸化物５３０ｂのチャネル幅方向の端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物５３０のチャネル幅方向における側面の外側において、導電体５０３と、導電体５６０とは、絶縁体を介して重畳していることが好ましい。当該構成を有することで、第１のゲート電極として機能する導電体５６０の電界と、第２のゲート電極として機能する導電体５０３の電界によって、酸化物５３０のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート、および第２のゲートの電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　なお、本明細書等において、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタとは、一対のゲート電極の一方および他方の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を表す。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる。Ｓ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　また、図７８Ｂに示すように、導電体５０３は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体５０３の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体５０３は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体５０３を複数のトランジスタで共有する構成にしてもよい。
　なお、トランジスタ５００では、導電体５０３は、導電体５０３ａ、および導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　絶縁体５２２、および絶縁体５２４は、ゲート絶縁体として機能する。
　絶縁体５２２は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５２２は、絶縁体５２４よりも水素および酸素の一方または双方の拡散を抑制する機能を有することが好ましい。
　絶縁体５２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０から基板側への酸素の放出、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の拡散などを抑制する層として機能する。よって、絶縁体５２２を設けることで、水素等の不純物が、トランジスタ５００の内側へ拡散することを抑制し、酸化物５３０中の酸素欠損の生成を抑制することができる。また、導電体５０３が、絶縁体５２４、酸化物５３０の少なくとも一が有する酸素と反応することを抑制することができる。
　または、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。また、絶縁体５２２は、これらの絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウムなどの、いわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、絶縁体５２２として、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの誘電率が高い物質を用いることができる場合もある。
　酸化物５３０と接する絶縁体５２４は、例えば、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上６００℃以下、より好ましくは３５０℃以上５５０℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　なお、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。また、絶縁体５２４は、酸化物５３０ａと重畳して島状に形成してもよい。この場合、絶縁体５４４が、絶縁体５２４の側面および絶縁体５２２の上面に接する構成になる。
　導電体５４２ａ、および導電体５４２ｂは酸化物５３０ｂの上面に接して設けられる。導電体５４２ａおよび導電体５４２ｂは、それぞれトランジスタ５００のソース電極またはドレイン電極として機能する。
　導電体５４２（導電体５４２ａ、および導電体５４２ｂ）としては、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタルおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物５３０ｂなどに含まれる水素が、導電体５４２ａまたは導電体５４２ｂに拡散する場合がある。特に、導電体５４２ａおよび導電体５４２ｂに、タンタルを含む窒化物を用いることで、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに拡散しやすく、拡散した水素は、導電体５４２ａまたは導電体５４２ｂが有する窒素と結合することがある。つまり、酸化物５３０ｂなどに含まれる水素は、導電体５４２ａまたは導電体５４２ｂに吸い取られる場合がある。
　また、導電体５４２の側面と導電体５４２の上面との間に、湾曲面が形成されないことが好ましい。当該湾曲面が形成されない導電体５４２とすることで、チャネル幅方向の断面における、導電体５４２の断面積を大きくすることができる。これにより、導電体５４２の導電率を大きくし、トランジスタ５００のオン電流を大きくすることができる。
　絶縁体５７１ａは、導電体５４２ａの上面に接して設けられており、絶縁体５７１ｂは、導電体５４２ｂの上面に接して設けられている。絶縁体５７１は、少なくとも酸素に対するバリア絶縁膜として機能することが好ましい。したがって、絶縁体５７１は、酸素の拡散を抑制する機能を有することが好ましい。例えば、絶縁体５７１は、絶縁体５８０よりも酸素の拡散を抑制する機能を有することが好ましい。絶縁体５７１としては、例えば、窒化シリコンなどのシリコンを含む窒化物を用いればよい。また、絶縁体５７１は、水素などの不純物を捕獲する機能を有することが好ましい。その場合、絶縁体５７１としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を用いればよい。特に、絶縁体５７１として、アモルファス構造の酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５４４は、絶縁体５２４、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２、および絶縁体５７１を覆うように設けられる。絶縁体５４４として、水素を捕獲および水素を固着する機能を有することが好ましい。その場合、絶縁体５４４としては、窒化シリコンまたは、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムまたは酸化マグネシウムなどの絶縁体を含むことが好ましい。また、例えば、絶縁体５４４として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
　上記のような絶縁体５７１および絶縁体５４４を設けることで、酸素に対するバリア性を有する絶縁体で導電体５４２を包み込むことができる。つまり、絶縁体５２４、および絶縁体５８０に含まれる酸素が、導電体５４２に拡散するのを防ぐことができる。これにより、絶縁体５２４、および絶縁体５８０に含まれる酸素によって、導電体５４２が直接酸化されて抵抗率が増大し、オン電流が低減するのを抑制することができる。
　絶縁体５５２は、ゲート絶縁体の一部として機能する。絶縁体５５２としては、酸素に対するバリア絶縁膜を用いることが好ましい。絶縁体５５２としては、上述の絶縁体５７４に用いることができる絶縁体を用いればよい。絶縁体５５２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５２として、酸化アルミニウムを用いる。この場合、絶縁体５５２は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。
　図７８Ｂに示すように、絶縁体５５２は、酸化物５３０ｂの上面および側面、酸化物５３０ａの側面、絶縁体５２４の側面、および絶縁体５２２の上面に接して設けられる。つまり、酸化物５３０ａ、酸化物５３０ｂ、および絶縁体５２４の導電体５６０と重なる領域は、チャネル幅方向の断面において、絶縁体５５２に覆われている。これにより、熱処理などを行った際に、酸化物５３０ａおよび酸化物５３０ｂで酸素が脱離するのを、酸素に対するバリア性を有する絶縁体５５２でブロックすることができる。よって、酸化物５３０ａおよび酸化物５３０ｂに酸素欠損（Ｖｏ）が形成されるのを低減することができる。これにより、領域５３０ｂｃに形成される、酸素欠損（Ｖｏ）、およびＶＯＨを低減することができる。よって、トランジスタ５００の電気特性を良好にし、信頼性を向上させることができる。
　また、逆に、絶縁体５８０および絶縁体５５０などに過剰な量の酸素が含まれていても、当該酸素が酸化物５３０ａおよび酸化物５３０ｂに過剰に供給されるのを抑制することができる。よって、領域５３０ｂｃを介して、領域５３０ｂａおよび領域５３０ｂｂが過剰に酸化され、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、図７８Ａに示すように、絶縁体５５２は、導電体５４２、絶縁体５７１、および絶縁体５８０、それぞれの側面に接して設けられる。よって、導電体５４２の側面が酸化され、当該側面に酸化膜が形成されるのを低減することができる。これにより、トランジスタ５００のオン電流の低下、または電界効果移動度の低下を起こすのを抑制することができる。
　また、絶縁体５５２は、絶縁体５５４、絶縁体５５０、および導電体５６０とともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５２の膜厚は薄いことが好ましい。絶縁体５５２の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ１．０ｎｍ以下、３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５２は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５２の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５２は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　絶縁体５５２を上記のように膜厚を薄く成膜するには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体５５２を絶縁体５８０などに形成された開口の側面などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　絶縁体５５０は、ゲート絶縁体の一部として機能する。絶縁体５５０は、絶縁体５５２の上面に接して配置することが好ましい。絶縁体５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体５５０は、少なくとも酸素とシリコンと、を有する絶縁体となる。
　絶縁体５５０は、絶縁体５２４と同様に、絶縁体５５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上、又は０．５ｎｍ以上とすることが好ましく、かつ１５．０ｎｍ以下、又は２０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　図７８Ａ、及び図７８Ｂなどでは、絶縁体５５０を単層とする構成について示したが、本発明はこれに限られず、２層以上の積層構造としてもよい。例えば図８０Ｂに示すように、絶縁体５５０を、絶縁体５５０ａと、絶縁体５５０ａ上の絶縁体５５０ｂの２層の積層構造にしてもよい。
　図８０Ｂに示すように、絶縁体５５０を２層の積層構造とする場合、下層の絶縁体５５０ａは、酸素を透過しやすい絶縁体を用いて形成し、上層の絶縁体５５０ｂは、酸素の拡散を抑制する機能を有する絶縁体を用いて形成することが好ましい。このような構成にすることで、絶縁体５５０ａに含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、絶縁体５５０ａに含まれる酸素による導電体５６０の酸化を抑制することができる。例えば、絶縁体５５０ａは、上述した絶縁体５５０に用いることができる材料を用いて設け、絶縁体５５０ｂは、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）などを用いることができる。本実施の形態では、絶縁体５５０ｂとして、酸化ハフニウムを用いる。この場合、絶縁体５５０ｂは、少なくとも酸素と、ハフニウムと、を有する絶縁体となる。また、絶縁体５５０ｂの膜厚は、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５０ｂは、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　なお、絶縁体５５０ａに酸化シリコン、酸化窒化シリコンなどを用いる場合、絶縁体５５０ｂは、比誘電率が高いｈｉｇｈ−ｋ材料である絶縁性材料を用いてもよい。ゲート絶縁体を、絶縁体５５０ａと絶縁体５５０ｂとの積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。よって、絶縁体５５０の絶縁耐圧を高くすることができる。
　絶縁体５５４は、ゲート絶縁体の一部として機能する。絶縁体５５４としては、水素に対するバリア絶縁膜を用いることが好ましい。これにより、導電体５６０に含まれる水素などの不純物が、絶縁体５５０、および酸化物５３０ｂに拡散するのを防ぐことができる。絶縁体５５４としては、上述の絶縁体５７６に用いることができる絶縁体を用いればよい。例えば、絶縁体５５４としてＰＥＡＬＤ法で成膜した窒化シリコンを用いればよい。この場合、絶縁体５５４は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　また、絶縁体５５４が、さらに酸素に対するバリア性を有してもよい。これにより、絶縁体５５０に含まれる酸素が、導電体５６０へ拡散するのを抑制することができる。
　また、絶縁体５５４は、絶縁体５５２、絶縁体５５０、および導電体５６０とともに、絶縁体５８０などに形成された開口に設ける必要がある。トランジスタ５００の微細化を図るにあたって、絶縁体５５４の膜厚は薄いことが好ましい。絶縁体５５４の膜厚は、０．１ｎｍ以上、０．５ｎｍ以上、又は１．０ｎｍ以上とすることが好ましく、かつ３．０ｎｍ以下、又は５．０ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。この場合、絶縁体５５４は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体５５４の膜厚は絶縁体５５０の膜厚より薄いことが好ましい。この場合、絶縁体５５４は、少なくとも一部において、絶縁体５５０より膜厚が薄い領域を有していればよい。
　導電体５６０は、トランジスタ５００の第１のゲート電極として機能する。導電体５６０は、導電体５６０ａと、導電体５６０ａの上に配置された導電体５６０ｂと、を有することが好ましい。例えば、導電体５６０ａは、導電体５６０ｂの底面および側面を包むように配置されることが好ましい。また、図７８Ａおよび図７８Ｂに示すように、導電体５６０の上部の高さの位置は、絶縁体５５０の上部の高さの位置と概略一致している。なお、図７８Ａおよび図７８Ｂでは、導電体５６０は、導電体５６０ａと導電体５６０ｂの２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体５６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
　また、トランジスタ５００では、導電体５６０は、絶縁体５８０などに形成されている開口を埋めるように自己整合的に形成される。導電体５６０をこのように形成することにより、導電体５４２ａと導電体５４２ｂとの間の領域に、導電体５６０を位置合わせすることなく確実に配置することができる。
　また、図７８Ｂに示すように、トランジスタ５００のチャネル幅方向において、絶縁体５２２の底面を基準としたときの、導電体５６０の、導電体５６０と酸化物５３０ｂとが重ならない領域の底面の高さは、酸化物５３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体５６０が、絶縁体５５０などを介して、酸化物５３０ｂのチャネル形成領域の側面および上面を覆う構成とすることで、導電体５６０の電界を酸化物５３０ｂのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ５００のオン電流を増大させ、周波数特性を向上させることができる。絶縁体５２２の底面を基準としたときの、酸化物５３０ａおよび酸化物５３０ｂと、導電体５６０とが、重ならない領域における導電体５６０の底面の高さと、酸化物５３０ｂの底面の高さと、の差は、０ｎｍ以上、３ｎｍ以上、又は５ｎｍ以上とすることが好ましく、かつ２０ｎｍ以下、５０ｎｍ以下、又は１００ｎｍ以下とすることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。
　絶縁体５８０は、絶縁体５４４上に設けられ、絶縁体５５０、および導電体５６０が設けられる領域に開口が形成されている。また、絶縁体５８０の上面は、平坦化されていてもよい。
　層間膜として機能する絶縁体５８０は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。絶縁体５８０は、例えば、絶縁体５１６と同様の材料を用いて設けることが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体５８０は、絶縁体５８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体５８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を適宜用いればよい。
　絶縁体５７４は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましく、水素などの不純物を捕獲する機能を有することが好ましい。また、絶縁体５７４は、酸素の透過を抑制するバリア絶縁膜として機能することが好ましい。絶縁体５７４としては、アモルファス構造を有する金属酸化物、例えば、酸化アルミニウムなどの絶縁体を用いればよい。この場合、絶縁体５７４は、少なくとも酸素と、アルミニウムと、を有する絶縁体となる。絶縁体５１２と絶縁体５８１に挟まれた領域内で、絶縁体５８０に接して、水素などの不純物を捕獲する機能を有する、絶縁体５７４を設けることで、絶縁体５８０などに含まれる水素などの不純物を捕獲し、当該領域内における、水素の量を一定値にすることができる。特に、絶縁体５７４として、アモルファス構造を有する酸化アルミニウムを用いることで、より効果的に水素を捕獲または固着できる場合があるため好ましい。これにより、良好な特性を有し、信頼性の高いトランジスタ５００、および半導体装置を作製することができる。
　絶縁体５７６は、水、水素などの不純物が、上方から絶縁体５８０に拡散するのを抑制するバリア絶縁膜として機能する。絶縁体５７６は、絶縁体５７４の上に配置される。絶縁体５７６としては、窒化シリコンまたは窒化酸化シリコンなどの、シリコンを含む窒化物を用いることが好ましい。例えば、絶縁体５７６としてスパッタリング法で成膜された窒化シリコンを用いればよい。絶縁体５７６をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。また、絶縁体５７６として、スパッタリング法で成膜された窒化シリコンの上に、さらに、ＰＥＡＬＤ法または、ＣＶＤ法で成膜された窒化シリコンを積層してもよい。
　また、トランジスタ５００の第１端子、又は第２端子の一方は、プラグとして機能する導電体５４０ａに電気的に接続され、トランジスタ５００の第１端子、又は第２端子の他方は、導電体５４０ｂに電気的に接続されている。なお、本明細書等では、導電体５４０ａ、及び導電体５４０ｂをまとめて導電体５４０と呼ぶこととする。
　導電体５４０ａは、一例として、導電体５４２ａと重畳する領域に設けられている。具体的には、導電体５４２ａと重畳する領域において、図７８Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図７７に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ａは、当該開口部の内側に設けられている。また、導電体５４０ｂは、一例として、導電体５４２ｂと重畳する領域に設けられている。具体的には、導電体５４２ｂと重畳する領域において、図７８Ａに示す絶縁体５７１、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５７６、及び絶縁体５８１、更に図７７に示す絶縁体５８２、及び絶縁体５８６には開口部が形成されており、導電体５４０ｂは、当該開口部の内側に設けられている。なお、絶縁体５８２、及び絶縁体５８６については後述する。
　さらに、図７８Ａに示すとおり、導電体５４２ａと重畳する領域の開口部の側面と導電体５４０ａとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ａを設けてもよい。同様に、導電体５４２ｂと重畳する領域の開口部の側面と導電体５４０ｂとの間には、不純物に対してバリア性を有する絶縁体として、絶縁体５４１ｂを設けてもよい。なお、本明細書等では、絶縁体５４１ａ、及び絶縁体５４１ｂをまとめて絶縁体５４１と呼ぶこととする。
　導電体５４０ａおよび導電体５４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい、また、導電体５４０ａおよび導電体５４０ｂは積層構造としてもよい。
　また、導電体５４０を積層構造とする場合、絶縁体５７４、絶縁体５７６、絶縁体５８１、絶縁体５８０、絶縁体５４４、および絶縁体５７１の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。また、絶縁体５７６より上層に含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入することを抑制することができる。
　絶縁体５４１ａおよび絶縁体５４１ｂとしては、絶縁体５４４などに用いることができるバリア絶縁膜を用いればよい。例えば、絶縁体５４１ａおよび絶縁体５４１ｂとして、窒化シリコン、酸化アルミニウム、窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体５４１ａおよび絶縁体５４１ｂは、絶縁体５７４、絶縁体５７６、および絶縁体５７１に接して設けられるので、絶縁体５８０などに含まれる水、水素などの不純物が、導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に混入するのを抑制することができる。特に、窒化シリコンは水素に対するブロッキング性が高いので好適である。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されるのを防ぐことができる。
　絶縁体５４１ａおよび絶縁体５４１ｂを、図７８Ａに示すように積層構造にする場合、絶縁体５８０などの開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁膜と、水素に対するバリア絶縁膜を組み合わせて用いることが好ましい。
　例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体５４０の酸化を抑制し、さらに、導電体５４０に水素が混入するのを低減することができる。
　なお、トランジスタ５００では、絶縁体５４１の第１の絶縁体および絶縁体５４１の第２の絶縁体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体５４１を単層、または３層以上の積層構造として設ける構成にしてもよい。また、トランジスタ５００では、導電体５４０の第１の導電体および導電体５４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、図７７に示すとおり、導電体５４０ａの上部、および導電体５４０ｂの上部に接して配線として機能する導電体６１０、導電体６１２などを配置してもよい。導電体６１０、導電体６１２は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　なお、本発明の一態様の半導体装置に含まれるトランジスタの構造は、図７７、図７８Ａ、図７８Ｂ、及び図７９に示したトランジスタ５００に限定されない。本発明の一態様の半導体装置に含まれるトランジスタの構造は、状況に応じて、変更してもよい。
　例えば、図７７、図７８Ａ、図７８Ｂ、及び図７９に示すトランジスタ５００は、図８１に示す構成としてもよい。図８１のトランジスタは、酸化物５４３ａ、及び酸化物５４３ｂを有する点で、図７７、図７８Ａ、図７８Ｂ、及び図７９に示すトランジスタ５００と異なっている。なお、本明細書等では、酸化物５４３ａ、及び酸化物５４３ｂをまとめて酸化物５４３と呼ぶこととする。また、図８１のトランジスタのチャネル幅方向の断面の構成については、図７８Ｂに示すトランジスタ５００の断面と同様の構成とすることができる。
　酸化物５４３ａは、酸化物５３０ｂと導電体５４２ａの間に設けられ、酸化物５４３ｂは、酸化物５３０ｂと導電体５４２ｂの間に設けられる。ここで、酸化物５４３ａは、酸化物５３０ｂの上面、および導電体５４２ａの下面に接することが好ましい。また、酸化物５４３ｂは、酸化物５３０ｂの上面、および導電体５４２ｂの下面に接することが好ましい。
　酸化物５４３は、酸素の透過を抑制する機能を有することが好ましい。ソース電極、又はドレイン電極として機能する導電体５４２と酸化物５３０ｂとの間に酸素の透過を抑制する機能を有する酸化物５４３を配置することで、導電体５４２と、酸化物５３０ｂとの間の電気抵抗が低減されるので好ましい。このような構成とすることで、トランジスタ５００の電気特性、電界効果移動度、および信頼性を向上させることができる場合がある。
　また、酸化物５４３として、元素Ｍを有する金属酸化物を用いてもよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物５４３は、酸化物５３０ｂよりも元素Ｍの濃度が高いことが好ましい。また、酸化物５４３として、酸化ガリウムを用いてもよい。また、酸化物５４３として、Ｉｎ−Ｍ−Ｚｎ酸化物等の金属酸化物を用いてもよい。具体的には、酸化物に用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５４３の膜厚は、０．５ｎｍ以上、又は１ｎｍ以上であることが好ましく、かつ２ｎｍ以下、３ｎｍ以下、又は５ｎｍ以下であることが好ましい。なお、上述した下限値、及び上限値はそれぞれ組み合わせることができるものとする。また、酸化物５４３は、結晶性を有すると好ましい。酸化物５４３が結晶性を有する場合、酸化物５３０中の酸素の放出を好適に抑制することが出来る。例えば、酸化物５４３としては、六方晶などの結晶構造であれば、酸化物５３０中の酸素の放出を抑制できる場合がある。
　絶縁体５８１上には、絶縁体５８２が設けられ、絶縁体５８２上には絶縁体５８６が設けられている。
　絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　また、絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　続いて、図７７、及び図７９に示す半導体装置に含まれている容量素子６００、及びその周辺の配線、又はプラグについて説明する。なお、図７７、及び図７９に示すトランジスタ５００の上方には、容量素子６００と、配線、及び／又はプラグが設けられている。
　容量素子６００は、一例として、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　導電体５４０ａ又は導電体５４０ｂの一方、導電体５４６、及び絶縁体５８６上には、導電体６１０が設けられている。導電体６１０は、容量素子６００の一対の電極の一方としての機能を有する。
　また、導電体５４０ａ、又は導電体５４０ｂの他方、及び絶縁体５８６上には、導電体６１２が設けられる。導電体６１２は、トランジスタ５００と、上方に備えることができる回路素子、配線、端子などと、を電気的に接続するプラグ、配線、端子などとしての機能を有する。具体的には、例えば、導電体６１２は、上記実施の形態で説明した演算回路１１０などにおける配線ＩＬ、又は配線ＩＬＢとすることができる。
　なお、導電体６１２、及び導電体６１０は、同時に形成してもよい。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図７７では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体５８６、導電体６１０上には、絶縁体６３０が設けられている。絶縁体６３０は、容量素子６００の一対の電極に挟まれる誘電体として機能する。
　絶縁体６３０としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウムなどを用いればよく、積層または単層で設けることができる。
　また、例えば、絶縁体６３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いてもよい。当該構成により、容量素子６００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子６００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　または、絶縁体６３０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）などのｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。また、絶縁体６３０としては、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。半導体装置の微細化、および高集積化が進むと、ゲート絶縁体、および容量素子に用いる誘電体の薄膜化により、トランジスタ、容量素子のリーク電流などの問題が生じる場合がある。ゲート絶縁体、および容量素子に用いる誘電体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、および容量素子の容量の確保が可能となる。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。導電体６２０は、容量素子６００の一対の電極の他方としての機能を有する。また、例えば、導電体６２０は、上記実施の形態で説明した演算回路１１０などにおける配線ＸＬＳとすることができる。
　なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。また、例えば、導電体６２０は、導電体６１０に適用できる材料を用いることができる。また、導電体６２０は、単層構造ではなく、２層以上の積層構造としてもよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０としては、例えば、トランジスタ５００が設けられている領域に、水素、不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　絶縁体６４０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。そのため、絶縁体６５０としては、例えば、絶縁体３２２に適用できる材料とすることができる。
　ところで、図７７、及び図７９に示す容量素子６００は、プレーナ型としているが、容量素子の形状はこれに限定されない。容量素子６００は、プレーナ型ではなく、例えば、シリンダ型としてもよい。
　また、容量素子６００の上方には、配線層を設けてもよい。例えば、図７７において、絶縁体４１１、絶縁体４１２、絶縁体４１３、及び絶縁体４１４が、絶縁体６５０の上方に、順に設けられている。また、絶縁体４１１、絶縁体４１２、及び絶縁体４１３には、プラグ、又は配線として機能する導電体４１６が設けられている構成を示している。また、導電体４１６は、一例として、後述する導電体６６０に重畳する領域に設けることができる。
　また、絶縁体６３０、絶縁体６４０、及び絶縁体６５０には、導電体６１２と重畳する領域に開口部が設けられ、当該開口部を埋めるように導電体６６０が設けられている。導電体６６０は、上述した配線層に含まれている導電体４１６に電気的に接続するプラグ、配線として機能する。
　絶縁体４１１、及び絶縁体４１４は、例えば、絶縁体３２４などと同様に、水、水素などの不純物に対するバリア性を有する絶縁体を用いることが好ましい。そのため、絶縁体４１１、及び絶縁体４１４としては、例えば、絶縁体３２４などに適用できる材料を用いることができる。
　絶縁体４１２、及び絶縁体４１３は、例えば、絶縁体３２６と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁体を用いることが好ましい。
　また、導電体６１２、及び導電体４１６は、例えば、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　酸化物半導体を有するトランジスタを用いた半導体装置に、本実施の形態で説明した本構造を適用することにより、当該トランジスタの電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図８２Ａを用いて説明を行う。図８２Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図８２Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図８２Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図８２Ｂに示す（横軸は２θ［ｄｅｇ．］とし、また、縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図８２Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図８２Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図８２Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図８２Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図８２Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図８２Ｃに示す。図８２Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図８２Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図８２Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図８２Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物、及び欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン、又は炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン又は炭素の濃度と、酸化物半導体との界面近傍のシリコン、又は炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図８３Ａを用いて説明する。
　図８３Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼称する場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けることが好ましい。
　ダイシング工程を行うことにより、図８３Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにすることが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図８３Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図８３Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図８３Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図８３Ｃに示すとおり、チップ４８００ａは、回路部４８０２が積層された構成としてもよい。図８３Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図８３Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼称する場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図８３Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
　本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図８４には、当該半導体装置を有する電子部品４７００が各電子機器に含まれている様子を図示している。
［携帯電話］
　図８４に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋、声紋などの生体認証を行うアプリケーションなどが挙げられる。また、例えば、情報端末５５００に備えられる撮像装置（図示しない）によって画像を取得したとき、上記実施の形態で説明した半導体装置を用いることによって、当該画像に対して畳み込み処理を行うことができる。つまり、当該画像に対して、特徴抽出を行うことができる。
［ウェアラブル端末］
　また、図８４には、ウェアラブル端末の一例として腕時計型の情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
　また、図８４には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。また、例えば、情報端末５５００に備えられる撮像装置（図示しない）によって画像を取得したとき、上記実施の形態で説明した半導体装置を用いることによって、当該画像に対して畳み込み処理を行うことができる。つまり、当該画像に対して、特徴抽出を行うことができる。
　なお、上述では、電子機器としてスマートフォン、デスクトップ用情報端末、ウェアラブル端末を例として、それぞれ図８４に図示したが、スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末を適用することができる。スマートフォン、デスクトップ用情報端末、ウェアラブル端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図８４には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ（Ｉｎｄｕｃｔｉｏｎ　Ｈｅａｔｉｎｇ）調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図８４には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図８４には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図８４に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図８４に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図８４では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図８４には移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することができるインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様の半導体装置を適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図８４には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。また、例えば、デジタルカメラ６２４０によって画像を取得したとき、上記実施の形態で説明した半導体装置を用いることによって、当該画像に対して畳み込み処理を行うことができる。つまり、当該画像に対して、特徴抽出を行うことができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図８４には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。また、例えば、撮像画像データに対して、上記実施の形態で説明した半導体装置を用いて、畳み込み処理を行ってもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図８５Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図８５Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
　拡張デバイス６１００をＰＣなど用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
　上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
　図８５Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図８５Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図８５Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図８５Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
　上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
　図８５Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
　図８５Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＩＬＤ：回路、ＷＬＤ：回路、ＸＬＤ：回路、ＡＦＰ：回路、ＡＣＴＦ：回路、ＭＰ：回路、ＭＣ：回路、ＭＣｒ：回路、Ｍ１：トランジスタ、Ｍ１−２ｂ：トランジスタ、Ｍ１−２ｂｒ：トランジスタ、Ｍ１−３ｂ：トランジスタ、Ｍ１−３ｂｒ：トランジスタ、Ｍ１ｃ：トランジスタ、Ｍ１ｃｒ：トランジスタ、Ｍ１ｐ：トランジスタ、Ｍ１ｐｒ：トランジスタ、Ｍ１ｒ：トランジスタ、Ｍ１ｓ：トランジスタ、Ｍ１ｓｒ：トランジスタ、Ｍ１ｘ：トランジスタ、Ｍ１ｘｒ：トランジスタ、Ｍ１ｘ−２ｂ：トランジスタ、Ｍ１ｘ−２ｂｒ：トランジスタ、Ｍ１ｘ−３ｂ：トランジスタ、Ｍ１ｘ−３ｂｒ：トランジスタ、Ｍ１−２ｘ：トランジスタ、Ｍ１−２ｘｒ：トランジスタ、Ｍ１−３ｘ：トランジスタ、Ｍ１−３ｘｒ：トランジスタ、Ｍ１−２ｘ−２ｂ：トランジスタ、Ｍ１−２ｘ−２ｂｒ：トランジスタ、Ｍ１−３ｘ−２ｂ：トランジスタ、Ｍ１−３ｘ−２ｂｒ：トランジスタ、Ｍ１−２ｘ−３ｂ：トランジスタ、Ｍ１−２ｘ−３ｂｒ：トランジスタ、Ｍ１−３ｘ−３ｂ：トランジスタ、Ｍ１−３ｘ−３ｂｒ：トランジスタ、Ｍ２：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ２ｓ：トランジスタ、Ｍ２ｓｒ：トランジスタ、Ｍ２−２ｂ：トランジスタ、Ｍ２−２ｂｒ：トランジスタ、Ｍ２−３ｂ：トランジスタ、Ｍ２−３ｂｒ：トランジスタ、Ｍ３：トランジスタ、Ｍ３ｐ：トランジスタ、Ｍ３ｐｒ：トランジスタ、Ｍ３ｒ：トランジスタ、Ｍ３ｓ：トランジスタ、Ｍ３ｓｒ：トランジスタ、Ｍ３ｘ：トランジスタ、Ｍ３−２ｂ：トランジスタ、Ｍ３−２ｂｒ：トランジスタ、Ｍ３−２ｘ：トランジスタ、Ｍ３−２ｘｒ：トランジスタ、Ｍ３−３ｂ：トランジスタ、Ｍ３−３ｂｒ：トランジスタ、Ｍ３−３ｘ：トランジスタ、Ｍ３−３ｘｒ：トランジスタ、Ｍ４：トランジスタ、Ｍ４ｐ：トランジスタ、Ｍ４ｐｒ：トランジスタ、Ｍ４ｒ：トランジスタ、Ｍ４ｓ：トランジスタ、Ｍ４ｓｒ：トランジスタ、Ｍ４−２ｂ：トランジスタ、Ｍ４−２ｂｒ：トランジスタ、Ｍ４−２ｘ：トランジスタ、Ｍ４−２ｘｒ：トランジスタ、Ｍ４−３ｂ：トランジスタ、Ｍ４−３ｂｒ：トランジスタ、Ｍ４−３ｘ：トランジスタ、Ｍ４−３ｘｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ｒ：トランジスタ、Ｍ６：トランジスタ、Ｍ６ｒ：トランジスタ、Ｍ６ｓ：トランジスタ、Ｍ６ｓｒ：トランジスタ、Ｍ７：トランジスタ、Ｍ７ｒ：トランジスタ、Ｍ７ｓ：トランジスタ、Ｍ７ｓｒ：トランジスタ、Ｍ８：トランジスタ、Ｍ８ｒ：トランジスタ、Ｍ９：トランジスタ、Ｍ９ｒ：トランジスタ、Ｍ１０：トランジスタ、Ｍ１０ｒ：トランジスタ、Ｍ１１：トランジスタ、Ｍ１２：トランジスタ、Ｍ１２ｒ：ランジスタ、Ｍ１３：トランジスタ、Ｍ１３ｒ：トランジスタ、Ｍ２０：トランジスタ、Ｍ２０ｒ：トランジスタ、ＭＺ：ランジスタ、ＣＣ：容量、ＣＥ：容量、ＣＥＢ：容量、Ｃ１：容量、Ｃ１ｒ：容量、Ｃ１ｓ：容量、Ｃ１ｓｒ：容量、Ｃ２：容量、Ｃ２ｒ：容量、Ｃ３：容量、Ｃ３ｒ：容量、Ｃ４：容量、ｎ１：ノード、ｎ１ｒ：ノード、ｎ２：ノード、ｎ２ｒ：ノード、ｎ３：ノード、ｎ３ｒ：ノード、ｎ４：ノード、ｎ４ｒ：ノード、ｉｎａ：ノード、ｉｎｂ：ノード、ｏｕｔａ：ノード、ｏｕｔｂ：ノード、Ｓ０１ａ：スイッチ、Ｓ０１ｂ：スイッチ、Ｓ０２ａ：スイッチ、Ｓ０２ｂ：スイッチ、Ｓ０３：スイッチ、ＳＷＩ：スイッチ、ＳＷＩＢ：スイッチ、ＳＷＯ：スイッチ、ＳＷＯＢ：スイッチ、ＳＷＬ：スイッチ、ＳＷＬＢ：スイッチ、ＳＷＨ：スイッチ、ＳＷＨＢ：スイッチ、ＳＷＣ１：スイッチ、ＳＷＣ２：スイッチ、ＳＷＣ３：スイッチ、ＡＳ３：アナログスイッチ、ＡＳ３ｒ：アナログスイッチ、ＡＳ４：アナログスイッチ、ＡＳ４ｒ：アナログスイッチ、ＴＷ［１］：切り替え回路、ＴＷ［ｊ］：切り替え回路、ＴＷ［ｎ］：切り替え回路、ＨＣ：回路、ＨＣｒ：回路、ＨＣｓ：回路、ＨＣｓｒ：回路、ＨＣ−２ｂ：回路、ＨＣ−２ｂｒ：回路、ＨＣ−３ｂ：回路、ＨＣ−３ｂｒ：回路、ＩＶ１：インバータ回路、ＩＶ１ｒ：インバータ回路、ＩＶ２：インバータ回路、ＩＶ２ｒ：インバータ回路、ＩＮＶ３：インバータ回路、ＩＶＲ：インバータループ回路、ＩＶＲｒ：インバータループ回路、ＩＳＣ：電流源回路、ＩＳＣ１：定電流源回路、ＩＳＣ２：定電流源回路、ＩＳＣ３：定電流源回路、ＨＣＳ：回路、ＨＣＳ−２ｂ：回路、ＨＣＳ−３ｂ：回路、ＨＣＳｒ：回路、ＨＣＳ−２ｂｒ：回路、ＨＣＳ−３ｂｒ：回路、ＴＲＦ：変換回路、ＡＤＣａ：アナログデジタル変換回路、ＡＤＣｂ：アナログデジタル変換回路、ＢＳ：回路、ＢＳｒ：回路、ＢＭＣ：回路、ＢＭＣｒ：回路、ＬＣ：負荷回路、ＬＣｒ：負荷回路、ＴＳａ：端子、ＴＳａＢ：端子、ＴＳｂ：端子、ＴＳｂ１：端子、ＴＳｂ２：端子、ＴＳｂ３：端子、ＴＳｂＢ：端子、ＴＳｂＢ１：端子、ＴＳｂＢ２：端子、ＴＳｂＢ３：端子、ＴＳｃ：端子、ＴＳｃＢ：端子、ＶｉｎＴ：端子、ＶｏｕｔＴ：端子、ＶｒｅｆＴ：端子、ＩＬ：配線、ＩＬ［１］：配線、ＩＬ［ｊ］：配線、ＩＬ［ｎ］：配線、ＩＬＢ：配線、ＩＬＢ［１］：配線、ＩＬＢ［ｊ］：配線、ＩＬＢ［ｎ］：配線、ＯＬ：配線、ＯＬ［１］：配線、ＯＬ［ｊ］：配線、ＯＬ［ｎ］：配線、ＯＬＢ：配線、ＯＬＢ［１］：配線、ＯＬＢ［ｊ］：配線、ＯＬＢ［ｎ］：配線、ＷＬＳ［１］：配線、ＷＬＳ［ｉ］：配線、ＷＬＳ［ｍ］：配線、ＸＬ：配線、ＸＬＳ［１］：配線、ＸＬＳ［ｉ］：配線、ＸＬＳ［ｍ］：配線、ＷＬＢＳ：配線、ＷＸＢＳ：配線、ＶＡＬ：配線、ＶＡ：配線、ＶＡｒ：配線、ＶＢ：配線、ＶＳＯ：配線、ＶＣＮ：配線、ＶＣＮ２：配線、ＶＥ：配線、ＶＥｒ：配線、ＶＥｍ：配線、ＶＥｍｒ：配線、ＶＦ：配線、ＶＦｒ：配線、ＶｒｅｆＬ：配線、ＶＬ：配線、ＶＬｒ：配線、ＶＬｓ：配線、ＶＬｓｒ：配線、ＶＬｍ：配線、ＶＥＨ：配線、Ｓ１Ｌ：配線、Ｓ２Ｌ：配線、Ｖｒｅｆ１Ｌ：配線、Ｖｒｅｆ２Ｌ：配線、ＷＬ：配線、Ｗ１Ｌ：配線、Ｗ２Ｌ：配線、ＷＬ２ｂ：配線、ＷＬ３ｂ：配線、ＷＸＬ：配線、ＷＸ１Ｌ：配線、ＷＸ１Ｌ２ｂ：配線、ＷＸ１Ｌ３ｂ：配線、ＷＸ１ＬＢ：配線、Ｘ１：配線、Ｘ１Ｌ：配線、Ｘ１Ｌ２ｂ：配線、Ｘ１Ｌ２ｘ：配線、Ｘ１Ｌ３ｂ：配線、Ｘ１Ｌ３ｘ：配線、Ｘ２Ｌ：配線、Ｘ２Ｌ２ｂ：配線、Ｘ２Ｌ２ｘ：配線、Ｘ２Ｌ３ｂ：配線、Ｘ２Ｌ３ｘ：配線、Ｘ２ＬＢ：配線、ＣＶＬ：配線、ＳＣＬ１：スクライブライン、ＳＣＬ２：スクライブライン、１００：ニューラルネットワーク、１１０：演算回路、１２０：演算回路、１３０：演算回路、１４０：演算回路、１５０：演算回路、１６０：演算回路、１７０：演算回路、３００：トランジスタ、３１０：基板、３１０Ａ：基板、３１２：素子分離層、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、４１１：絶縁体、４１２：絶縁体、４１３：絶縁体、４１４：絶縁体、４１６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｂａ：領域、５３０ｂｂ：領域、５３０ｂｃ：領域、５４０ａ：導電体、５４０ｂ：導電体、５４１ａ：絶縁体、５４１ｂ：絶縁体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：酸化物、５４３ｂ：酸化物、５４４：絶縁体、５４６：導電体、５５０：絶縁体、５５０ａ：絶縁体、５５０ｂ：絶縁体、５５２：絶縁体、５５４：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７１ａ：絶縁体、５７１ｂ：絶縁体、５７４：絶縁体、５７６：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６４０：絶縁体、６５０：絶縁体、６６０：導電体、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７１１：モールド、４７１２：ランド、４７１３：電極パッド、４７１４：ワイヤ、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５００：据え置き型ゲーム機、７５２０：本体、７５２２：コントローラ

Claims (9)

  1. 　第１回路と、第２回路と、を有し、
    　前記第１回路は、第１保持部と、第１駆動トランジスタと、を有し、
    　前記第２回路は、第２保持部と、第２駆動トランジスタと、を有し、
    　前記第１回路は、第１入力配線と、第２入力配線と、第１配線と、第２配線と、に電気的に接続され、
    　前記第２回路は、前記第１入力配線と、前記第２入力配線と、前記第１配線と、前記第２配線と、に電気的に接続され、
    　前記第１保持部は、前記第１配線から前記第１駆動トランジスタのソース−ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、
    　前記第２保持部は、前記第２配線から前記第２駆動トランジスタのソース−ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、
    　前記第１回路は、
    　前記第１入力配線に第１レベル電位が入力され、かつ前記第２入力配線に第２レベル電位が入力されたときに、前記第１電流を前記第１配線に出力する機能と、
    　前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第１電流を前記第２配線に出力する機能と、
    　前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第１電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    　前記第２回路は、
    　前記第１入力配線に前記第１レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第２配線に出力する機能と、
    　前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第２電流を前記第１配線に出力する機能と、
    　前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    　前記第１電流と、前記第２電流と、のそれぞれの電流量は、畳み込み処理に用いられるフィルタに含まれるフィルタ値に応じた量であり、
    　前記第１入力配線と、前記第２入力配線と、のそれぞれに入力される前記第１レベル電位、及び前記第２レベル電位は、前記畳み込み処理が施される画像データに応じて決められる、
    　半導体装置。
  2. 　第１回路と、第２回路と、を有し、
    　前記第１回路は、第１保持部と、第１駆動トランジスタと、を有し、
    　前記第２回路は、第２保持部と、第２駆動トランジスタと、を有し、
    　前記第１回路は、第１入力配線と、第２入力配線と、第１配線と、第２配線と、に電気的に接続され、
    　前記第２回路は、前記第１入力配線と、前記第２入力配線と、前記第１配線と、前記第２配線と、に電気的に接続され、
    　前記第１保持部は、前記第１配線から前記第１駆動トランジスタのソース−ドレイン間に流れる第１電流に応じた第１電位を保持する機能を有し、
    　前記第２保持部は、前記第２配線から前記第２駆動トランジスタのソース−ドレイン間に流れる第２電流に応じた第２電位を保持する機能を有し、
    　前記第１駆動トランジスタは、前記第１駆動トランジスタのソース−ドレイン間において、保持された前記第１電位に応じた前記第１電流を流す機能を有し、
    　前記第２駆動トランジスタは、前記第２駆動トランジスタのソース−ドレイン間において、保持された前記第２電位に応じた前記第２電流を流す機能を有し、
    　前記第１回路は、
    　第１期間に、前記第１入力配線に第１レベル電位が入力され、かつ前記第２入力配線に第２レベル電位が入力されたときに、前記第１電流を前記第１配線に出力する機能と、
    　前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第１電流を前記第２配線に出力する機能と、
    　前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第１電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    　前記第２回路は、
    　前記第１期間に、前記第１入力配線に前記第１レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第２配線に出力する機能と、
    　前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第１レベル電位が入力されたときに、前記第２電流を前記第１配線に出力する機能と、
    　前記第１期間に、前記第１入力配線に前記第２レベル電位が入力され、かつ前記第２入力配線に前記第２レベル電位が入力されたときに、前記第２電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    　前記第１電流と、前記第２電流と、のそれぞれの電流量は、畳み込み処理に用いられるフィルタに含まれるフィルタ値に応じた量であり、
    　前記第１入力配線と、前記第２入力配線と、のそれぞれに入力される前記第１レベル電位、及び前記第２レベル電位と、前記第１期間の長さと、は、前記畳み込み処理が施される画像データに応じて決められる、
    　半導体装置。
  3. 　請求項２において、
    　前記第１期間は、第２期間と、第３期間と、を有し、
    　前記第１入力配線は、前記第２期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    　前記第２入力配線は、前記第２期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    　前記第１入力配線は、前記第３期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える機能を有し、
    　前記第２入力配線は、前記第３期間において、前記第１回路及び前記第２回路の両方に前記第１レベル電位又は前記第２レベル電位を与える出力する機能を有し、
    　前記第３期間の長さは、前記第２期間の長さの１．８倍以上２．２倍以下である、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、を有し、
    　前記第２回路は、第４トランジスタと、第５トランジスタと、第６トランジスタと、第２容量と、を有し、
    　前記第１保持部は、前記第１トランジスタと、前記第１容量と、を有し、
    　前記第２保持部は、前記第４トランジスタと、前記第２容量と、を有し、
    　前記第１トランジスタの第１端子は、前記第１容量の第１端子と、前記第１駆動トランジスタのゲートに電気的に接続され、
    　前記第１トランジスタの第２端子は、前記第１配線に電気的に接続され、
    　前記第１駆動トランジスタの第１端子は、前記第２トランジスタの第１端子と、前記第３トランジスタの第１端子と、に電気的に接続され、
    　前記第２トランジスタの第２端子は、前記第１配線に電気的に接続され、
    　前記第２トランジスタのゲートは、前記第１入力配線に電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２入力配線に電気的に接続され、
    　前記第４トランジスタの第１端子は、前記第２容量の第１端子と、前記第２駆動トランジスタのゲートに電気的に接続され、
    　前記第４トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第２駆動トランジスタの第１端子は、前記第５トランジスタの第１端子と、前記第６トランジスタの第１端子と、に電気的に接続され、
    　前記第５トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第５トランジスタのゲートは、前記第１入力配線に電気的に接続され、
    　前記第６トランジスタの第２端子は、前記第１配線に電気的に接続され、
    　前記第６トランジスタのゲートは、前記第２入力配線に電気的に接続されている、
    　半導体装置。
  5. 　請求項４において、
    　前記第１回路は、第７トランジスタを有し、
    　前記第２回路は、第８トランジスタを有し、
    　前記第７トランジスタの第１端子は、前記第１駆動トランジスタの第１端子と、前記第２トランジスタの第１端子と、前記第３トランジスタの第１端子と、に電気的に接続され、
    　前記第７トランジスタの第２端子は、前記第１トランジスタの第１端子、又は第２端子の一方に電気的に接続され、
    　前記第８トランジスタの第１端子は、前記第２駆動トランジスタの第１端子と、前記第５トランジスタの第１端子と、前記第６トランジスタの第１端子と、に電気的に接続され、
    　前記第８トランジスタの第２端子は、前記第４トランジスタの第１端子、又は第２端子の一方に電気的に接続され、
    　前記第１トランジスタのゲートは、前記第４トランジスタのゲートと、前記第７トランジスタのゲートと、前記第８トランジスタのゲートと、に電気的に接続されている、
    　半導体装置。
  6. 　請求項１乃至請求項３のいずれか一において、
    　前記第１回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１容量と、を有し、
    　前記第２回路は、第４トランジスタと、第５トランジスタと、第６トランジスタと、第２容量と、を有し、
    　前記第１保持部は、前記第１トランジスタと、前記第１容量と、を有し、
    　前記第２保持部は、前記第４トランジスタと、前記第２容量と、を有し、
    　前記第１トランジスタの第１端子は、前記第１容量の第１端子と、前記第１駆動トランジスタのゲートと、に電気的に接続され、
    　前記第１駆動トランジスタの第１端子は、前記第１トランジスタの第２端子と、前記第２トランジスタの第１端子と、前記第３トランジスタの第１端子と、に電気的に接続され、
    　前記第２トランジスタの第２端子は、前記第１配線に電気的に接続され、
    　前記第２トランジスタのゲートは、前記第１入力配線に電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第３トランジスタのゲートは、前記第２入力配線に電気的に接続され、
    　前記第４トランジスタの第１端子は、前記第２容量の第１端子と、前記第２駆動トランジスタのゲートに電気的に接続され、
    　前記第２駆動トランジスタの第１端子は、前記第４トランジスタの第２端子と、前記第５トランジスタの第１端子と、前記第６トランジスタの第１端子と、に電気的に接続され、
    　前記第５トランジスタの第２端子は、前記第２配線に電気的に接続され、
    　前記第５トランジスタのゲートは、前記第１入力配線に電気的に接続され、
    　前記第６トランジスタの第２端子は、前記第１配線に電気的に接続され、
    　前記第６トランジスタのゲートは、前記第２入力配線に電気的に接続されている、
    　半導体装置。
  7. 　請求項１乃至請求項３のいずれか一において、
    　前記第１回路は、第３保持部と、第３駆動トランジスタと、を有し、
    　前記第２回路は、第４保持部と、第４駆動トランジスタと、を有し、
    　前記第１回路は、第３配線に電気的に接続され、
    　前記第２回路は、前記第３配線に電気的に接続され、
    　前記第３保持部は、前記第１配線から前記第３駆動トランジスタのソース−ドレイン間に流れる第３電流に応じた第３電位を保持する機能を有し、
    　前記第４保持部は、前記第２配線から前記第４駆動トランジスタのソース−ドレイン間に流れる第４電流に応じた第４電位を保持する機能を有し、
    　前記第３駆動トランジスタは、前記第３駆動トランジスタのソース−ドレイン間において、保持された前記第３電位に応じた前記第３電流を流す機能を有し、
    　前記第４駆動トランジスタは、前記第４駆動トランジスタのソース−ドレイン間において、保持された前記第４電位に応じた前記第４電流を流す機能を有し、
    　前記第３配線に入力される信号に応じて、前記第１配線又は前記第２配線の一方に流れる前記第１電流を前記第３電流に切り替え、かつ前記第１配線又は前記第２配線の他方に流れる前記第２電流を前記第４電流に切り替える機能を有する、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　第３回路と、第４回路と、第５回路と、を有し、
    　前記第３回路は、
    　前記第１配線を介して、前記第１回路に、前記フィルタ値に応じた前記第１電流を供給する機能と、
    　前記第２配線を介して、前記第２回路に、前記フィルタ値に応じた前記第２電流を供給する機能と、
    　前記第４回路は、
    　前記画像データに応じて、前記第１入力配線に、前記第１レベル電位又は前記第２レベル電位を入力する機能と、
    　前記画像データに応じて、前記第２入力配線に、前記第１レベル電位又は前記第２レベル電位を入力する機能と、
    　を有し、
    　前記第５回路は、前記第１配線と、前記第２配線と、のそれぞれから流れる電流を比較して、前記第５回路の出力端子から、前記フィルタ値と前記画像データの積に応じた電位を出力する機能を有する半導体装置。
  9. 　請求項１乃至請求項８のいずれか一の半導体装置と、筐体と、を有し、
    　前記畳み込み処理によって、画像の特徴抽出が行われる電子機器。
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