WO2022012530A1 - 码块处理方法、节点及介质 - Google Patents

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WO2022012530A1
WO2022012530A1 PCT/CN2021/106006 CN2021106006W WO2022012530A1 WO 2022012530 A1 WO2022012530 A1 WO 2022012530A1 CN 2021106006 W CN2021106006 W CN 2021106006W WO 2022012530 A1 WO2022012530 A1 WO 2022012530A1
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fec
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error control
code block
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程伟强
李晗
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中国移动通信有限公司研究院
中国移动通信集团有限公司
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
    • H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes

Definitions

  • the present disclosure relates to the field of wireless communication technologies, and in particular, to a code block processing method, node and medium.
  • the present disclosure provides a code block processing method, node and medium to solve the problem of error mark diffusion.
  • a code block processing method comprising:
  • the 64B/66B code block may be the 64B/66B code block defined in the IEEE 802.3 standard.
  • replacing all 64B/66B code blocks in the FEC code word with error control code blocks is at the segment layer or path layer or adaptation layer or physical layer of MTN, when replacing the error control code block with FEC decoding, Replace all 64B/66B code blocks in uncorrectable FEC codewords; or,
  • Replacing all 64B/66B code blocks in the FEC code word with an error control code block is at the physical layer of the Ethernet.
  • all 64B/66B code blocks in the FEC code word that cannot be error corrected cannot be corrected.
  • the invalid code block is to transcode four 64B/66B code blocks into one 256B/257B block in the PHY with FEC, before FEC encoding at the transmitting end, and transmit back to the receiver after FEC decoding In the 64B/66B code block on the side, when the error in the FEC code word cannot be corrected by FEC decoding, the code block is marked as invalid.
  • the error control code block refers to the error control code block error control block/E/ defined in IEEE802.3; the invalid code block refers to the 64B/66B code block whose synchronization header is 0b00 or 0b11.
  • An MTN node including:
  • the processor for reading the program in memory, performs the following processes:
  • a transceiver for receiving and transmitting data under the control of the processor.
  • replacing all 64B/66B code blocks in the FEC code word with error control code blocks is at the segment layer or path layer or adaptation layer or physical layer of MTN, when replacing the error control code block with FEC decoding, Replace all 64B/66B code blocks in uncorrectable FEC codewords; or,
  • Replacing all 64B/66B code blocks in the FEC code word with an error control code block is at the physical layer of the Ethernet.
  • all 64B/66B code blocks in the FEC code word that cannot be error corrected cannot be corrected.
  • the invalid code block is to transcode four 64B/66B code blocks into one 256B/257B code block in the PHY with FEC, before FEC encoding at the transmitting end, and transfer it back to the receiving end after FEC decoding.
  • the code block is marked as invalid.
  • the error control code block refers to the error control code block error control block/E/ defined in IEEE802.3; the invalid code block refers to the 64B/66B code block whose synchronization header is 0b00 or 0b11.
  • An MTN node including:
  • a determination module for determining 64B/66B code blocks in uncorrectable FEC codewords in MTN or Ethernet or FlexE;
  • a replacement module configured to replace all 64B/66B code blocks in the FEC codeword with error control code blocks, or replace invalid code blocks therein with error control code blocks.
  • the replacement module is further configured to replace all 64B/66B code blocks in the FEC codeword with error control code blocks, which is to replace the error control code blocks at the segment layer or path layer or adaptation layer or physical layer of the MTN.
  • FEC decoding replace all 64B/66B code blocks in the uncorrectable FEC codeword; or,
  • Replacing all 64B/66B code blocks in the FEC code word with an error control code block is at the physical layer of the Ethernet.
  • all 64B/66B code blocks in the FEC code word that cannot be error corrected cannot be corrected.
  • the invalid code block is to transcode four 64B/66B code blocks into one 256B/257B code block in the PHY with FEC, before FEC encoding at the transmitting end, and transfer it back to the receiving end after FEC decoding.
  • the code block is marked as invalid.
  • the error control code block refers to the error control code block error control block/E/ defined in IEEE802.3; the invalid code block refers to the 64B/66B code block whose synchronization header is 0b00 or 0b11.
  • a computer-readable storage medium storing a computer program for executing the above code block processing method.
  • the invalid code blocks are replaced with error control code blocks.
  • the invalid code blocks are identified, they are replaced with error control code blocks; Unlike invalid code blocks, it can be safely forwarded and integrated into the same transmission channel as traffic from other sources, which may be mapped into calendar slots belonging to the same code block, so that traffic from the source in which the error occurred will not pollute Traffic from other error-free sources.
  • FIG. 1 is a schematic diagram of a hypothetical network configuration illustrating forwarding behavior in an embodiment of the present disclosure
  • FIG. 2 is a schematic diagram of encoding in an embodiment of the present disclosure
  • FIG. 3 is a schematic diagram of an implementation flowchart of a code block processing method in an embodiment of the present disclosure
  • FIG. 4 is a schematic diagram of an error control code block format in an embodiment of the present disclosure.
  • FIG. 5 is a schematic diagram of a code block processing architecture in an embodiment of the present disclosure.
  • FIG. 6 is a schematic diagram of the structure of a 64B/66B invalid code block in an embodiment of the present disclosure
  • FIG. 7 is a schematic diagram of a 64B/66B error control code block format in an embodiment of the present disclosure.
  • FIG. 8 is a schematic diagram of the location of control code block types in an embodiment of the present disclosure.
  • FIG. 9 is a schematic structural diagram of an MTN node in an embodiment of the present disclosure.
  • Ethernet 66B encoding design is very robust and provides excellent MTTFPA (mean time to false packet acceptance) when running directly through the physical layer, which provides a BER (Bit Error Rate, Bit Error) of 10-12 Rate) or higher, with a sufficiently random error distribution.
  • MTTFPA mean time to false packet acceptance
  • BER Bit Error Rate, Bit Error
  • FCS FCS Frame Check Sequence
  • the hi_ber (high bit error rate) state machine also disconnects the link if the underlying BER of the link degrades below the point at which the encoding can be trusted to provide satisfactory performance.
  • the FEC algorithm used has a high sensitivity to perceive whether the FEC codeword is not error-correctable (the possibility of not being able to perceive whether the FEC codeword is error-correctable is less than 1e-6), and at the same time, when all or part of the codeword is not error-correctable
  • error-correcting FEC codewords occur, these 66B codewords will be marked, so that subsequent processing can perceive the occurrence of uncorrectable errors and accurately discard the entire message containing the marked codewords.
  • the method of the above error marking is very simple, that is, the synchronization header of the 66B code block is identified as "0x11", that is, an illegal code block.
  • Figure 1 is a schematic diagram of a hypothetical network configuration (Hypothetical Network Configuration to Illustrate Forwarding Behaviour) illustrating forwarding behavior.
  • node E receives MTN client signals from nodes A, B, C, and D.
  • the data from nodes A, B, and D are all fine, while the data from node C encounters an uncorrectable FEC codeword.
  • Node E will receive client signals from nodes A, B, C, and D, map them into adjacent canlender slots (calendar slots) on the interface from E to F, and forward them to node F.
  • the link from E to F has an FEC encoder that involves transcoding of a 257B calendar slot-organized stream.
  • Figure 2 is a schematic diagram of encoding, traffic from all four sources may be combined in the same 257B code block shown in Figure 2.
  • the 257B transcoder will set the first five bits of the 257B block to 01111, which is an invalid pattern (the first zero means there is at least one control block, but then indicates that all four locations are data blocks).
  • the 257B transcoder will recognize this invalid pattern and mark the sync headers of all four 66B code blocks generated by the transcoding of the 257B code block as invalid.
  • the traffic from node C mislabeled (which is correct)
  • the traffic from nodes A, B, and D is also mislabeled (which is mislabeled).
  • FIG. 3 is a schematic flowchart of the implementation of the code block processing method. As shown in the figure, it may include:
  • Step 301 determine the 64B/66B code block in the FEC codeword that cannot be corrected in the MTN or Ethernet or FlexE;
  • Step 302 Replace all 64B/66B code blocks in the FEC codeword with error control code blocks, or replace invalid code blocks therein with error control code blocks.
  • the 64B/66B code block may be the 64B/66B code block defined in the IEEE802.3 standard.
  • replacing all 64B/66B code blocks in the FEC code word with error control code blocks is at the segment layer or path layer or adaptation layer or physical layer of MTN, when replacing the error control code block with FEC decoding, Replace all 64B/66B code blocks in uncorrectable FEC codewords; or,
  • Replacing all 64B/66B code blocks in the FEC code word with an error control code block is at the physical layer of the Ethernet.
  • all 64B/66B code blocks in the FEC code word that cannot be error corrected cannot be corrected.
  • the invalid code block is to transcode four 64B/66B code blocks into one 256B/257B code block before FEC encoding at the PHY (Physical layer, Physical layer) with FEC, and after FEC decoding It is transferred back to the 64B/66B code block on the receiver side.
  • the code block is marked as invalid.
  • 64B/66B code blocks are transcoded into one 256B/257B code block, and then transferred back to 64B/66B at the receiver side after FEC decoding code block.
  • FEC decoding fails to correct errors in the FEC codeword, some or all of the 64B/66B code blocks will be marked as invalid sync headers 0b00 or 0b11.
  • an invalid block with a sync header of 0b00 or 0b11, or an invalid block type will invalidate the other 3 valid 64B/66B code blocks.
  • the error flag specified in [IEEE 802.3] is designed to ensure that every packet in the uncorrected FEC codeword has at least one block with an invalid sync header, assuming there is a single MAC associated with the PHY.
  • the FEC decoder fails to correct errors in a FEC code word,some or all of the 64B/66B blocks will be marked with invalid sync headers(0b00 or 0b11).
  • the error marking specified in[IEEE 802.3] is designed to ensure that every packet in an uncorrected FEC code word has at least one block with an invalid sync header,under the assumption that there is a single MAC associated with the PHY.
  • error control code blocks are applied to replace invalid blocks in MTN paths.
  • the MTN segment layer uses a flexible calendar slot structure to guide the PHY to support multiple paths, each of which is a separate MAC. Since the error marking specified in [IEEE 802.3] is not designed for this application, it may not mark at least one block of uncorrected errors in every packet affected by an FEC codeword. In addition, MTN supports switching of the path layer. Switching a marked block (e.g. with a broken sync header) to another interface and then transcoding that block can lead to pollution of other paths. (MTNS uses the FlexE calendar slot structure to channelize the PHY(s) to support multiple paths, each of which is a separate MAC.
  • the error control code block refers to the error control code block error control block/E/ defined in IEEE802.3; the invalid code block refers to the 64B/66B code block whose synchronization header is 0b00 or 0b11.
  • the synchronization header of the control code block is binary 10, and the control code block type is the next byte.
  • FIG. 4 is a schematic diagram of the format of an error control code block, and the error control code block may be as shown in FIG. 4 .
  • a function can be added to each PHY on the receiving side, that is, to identify invalid code blocks (the synchronization header is "00" or "11"). If an invalid code block is found, then Replace it with "Error Control Code Block".
  • error control code blocks can be safely forwarded and integrated into the same transmission channel with traffic from other sources that may be mapped into calendar slots belonging to the same 257B code block without causing traffic from the same 257B block. Traffic from an error-prone source pollutes traffic from other error-free sources.
  • Mode 1 Replacing all 64B/66B code blocks in the FEC code word with error control code blocks is to replace the error control code blocks with FEC code words that cannot be corrected by the FEC decoder during FEC decoding.
  • Mode 2 Replacing the invalid code blocks with error control code blocks is to replace the invalid code blocks generated in the FEC decoding process with the error control code blocks after FEC decoding.
  • FIG. 5 is a schematic diagram of a code block processing architecture.
  • the mechanism shown in the figure may be adopted in the architecture.
  • the information of each PHY of the given segment layer needs to be descrambled first.
  • FEC decoding is performed.
  • FEC code words that cannot be corrected by FEC decoding FEC The decoder will mark the sync header of some or all 64B/66B code blocks in the codeword as 0b00 or 0b11, that is, invalid code blocks.
  • an "error control code block" will eventually be used to replace some or all of the 64B/66B code blocks in the codeword.
  • FIG. 6 is a schematic diagram of the structure of the 64B/66B invalid code block.
  • the 64B/66B invalid code block (the first two bits of 66 bits are the synchronization header, and its value is binary 00 or 11) is shown in FIG. 6 .
  • FIG. 7 is a schematic diagram of a 64B/66B error control code block format, and the 64B/66B error control code block format is shown in FIG. 7 .
  • the MTN bit error identification will be specifically described below.
  • Mode 1 First decode normally according to the FEC, and replace the code block with an error control code block in the subsequent processing for the invalid code block of the synchronization header generated in the decoding process.
  • 64B/66B code blocks are transcoded into one 256B/257B code block before FEC encoding on the transmit side, and transcoded back to 64B/66B code on the receiver side after FEC decoding piece.
  • the FEC decoder will mark part or all of the 64B/66B code blocks in the FEC codeword as invalid sync header 0b00 or 0b11, that is, invalid code blocks.
  • an invalid block with a sync header of 0b00 or 0b11, or a code block of the wrong type in the control code block will invalidate the other 3 valid 64B/66B code blocks .
  • an invalid code block in one path or a wrong type of code block in a control code block may contaminate other MTN path valid blocks.
  • FIG. 8 is a schematic diagram of the location of the control code block type.
  • the control code block type must be the following hexadecimal number, otherwise it is the block with the control code block error.
  • Valid control block types are "0x00, 0x2D, 0x33, 0x66, 0x55, and 0x1E, 0x78, 0x4B, 0x87, 0x99, 0xAA, 0xB4, 0xCC, 0xD2, 0xE1, 0xFF".
  • Mode 2 During FEC decoding, if an FEC codeword that cannot be corrected by the FEC decoder is found, the "error control code block" will be used to replace all 64B/66B code blocks in the codeword.
  • an MTN node and a computer-readable storage medium are also provided in the embodiments of the present disclosure. Since the principle of solving the problem of these devices is similar to the code block processing method, the implementation of these devices can refer to the implementation of the method, repeating will not be repeated here.
  • Figure 9 is a schematic diagram of the structure of the MTN node. As shown in the figure, the node includes:
  • the processor 900 is configured to read the program in the memory 920 and perform the following processes:
  • the transceiver 910 is used to receive and transmit data under the control of the processor 900 .
  • replacing all 64B/66B code blocks in the FEC code word with error control code blocks is at the segment layer or path layer or adaptation layer or physical layer of MTN, when replacing the error control code block with FEC decoding, Replace all 64B/66B code blocks in uncorrectable FEC codewords; or,
  • Replacing all 64B/66B code blocks in the FEC code word with an error control code block is at the physical layer of the Ethernet.
  • all 64B/66B code blocks in the FEC code word that cannot be error corrected cannot be corrected.
  • the invalid code block is to transcode four 64B/66B code blocks into one 256B/257B code block in the PHY with FEC, before FEC encoding at the transmitting end, and transfer it back to the receiving end after FEC decoding.
  • the code block is marked as invalid.
  • the error control code block refers to the error control code block error control block/E/ defined in IEEE802.3; the invalid code block refers to the 64B/66B code block whose synchronization header is 0b00 or 0b11.
  • the bus architecture may include any number of interconnected buses and bridges, specifically one or more processors represented by processor 900 and various circuits of memory represented by memory 920 are linked together.
  • the bus architecture may also link together various other circuits, such as peripherals, voltage regulators, and power management circuits, which are well known in the art and therefore will not be described further herein.
  • the bus interface provides the interface.
  • Transceiver 910 may be a number of elements, including a transmitter and a receiver, that provide a means for communicating with various other devices over a transmission medium.
  • the processor 900 is responsible for managing the bus architecture and general processing, and the memory 920 may store data used by the processor 900 in performing operations.
  • the embodiment of the present disclosure also provides an MTN node, including:
  • a determination module for determining 64B/66B code blocks in uncorrectable FEC codewords in MTN or Ethernet or FlexE;
  • a replacement module configured to replace all 64B/66B code blocks in the FEC codeword with error control code blocks, or replace invalid code blocks therein with error control code blocks.
  • the replacement module is further configured to replace all 64B/66B code blocks in the FEC codeword with error control code blocks, which is to replace the error control code blocks at the segment layer or path layer or adaptation layer or physical layer of the MTN.
  • FEC decoding replace all 64B/66B code blocks in the uncorrectable FEC codeword; or,
  • Replacing all 64B/66B code blocks in the FEC code word with an error control code block is at the physical layer of the Ethernet.
  • all 64B/66B code blocks in the FEC code word that cannot be error corrected cannot be corrected.
  • the invalid code block is to transcode four 64B/66B code blocks into one 256B/257B code block in the PHY with FEC, before FEC encoding at the transmitting end, and transfer it back to the receiving end after FEC decoding.
  • the code block is marked as invalid.
  • the error control code block refers to the error control code block error control block/E/ defined in IEEE802.3; the invalid code block refers to the 64B/66B code block whose synchronization header is 0b00 or 0b11.
  • each part of the device described above is divided into various modules or units by function and described respectively.
  • the functions of each module or unit may be implemented in one or more software or hardware.
  • An embodiment of the present disclosure further provides a computer-readable storage medium, where the computer-readable storage medium stores a computer program for executing the foregoing code block processing method.
  • embodiments of the present disclosure may be provided as a method, system, or computer program product. Accordingly, the present disclosure may take the form of an entirely hardware embodiment, an entirely software embodiment, or an embodiment combining software and hardware aspects. Furthermore, the present disclosure may take the form of a computer program product embodied on one or more computer-usable storage media having computer-usable program code embodied therein, including but not limited to disk storage, optical storage, and the like.
  • These computer program instructions may also be stored in a computer-readable memory capable of directing a computer or other programmable data processing apparatus to function in a particular manner, such that the instructions stored in the computer-readable memory result in an article of manufacture comprising instruction means, the instructions
  • the apparatus implements the functions specified in the flow or flows of the flowcharts and/or the block or blocks of the block diagrams.

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Abstract

本公开公开了一种码块处理方法、节点及介质，包括：在城域传送网或以太网或灵活以太网中确定无法纠错的前向纠错代码字中的64B/66B码块；用错误控制码块替换前向纠错代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块。

Description

码块处理方法、节点及介质
相关申请的交叉引用
本申请主张在2020年7月14日在中国提交的中国专利申请号No.202010674247.7的优先权，其全部内容通过引用包含于此。
技术领域
本公开涉及无线通信技术领域，特别涉及一种码块处理方法、节点及介质。
背景技术
相关技术的不足在于，在相关技术中的MTN(城域传送网，Metro Transport Network)的错误标记机制中，存在错误标记扩散的问题。
发明内容
本公开提供了一种码块处理方法、节点及介质，用以解决错误标记扩散问题。
本公开提供以下技术方案：
一种码块处理方法，包括：
在MTN或以太网或FlexE中确定无法纠错的FEC代码字(FEC codeword)中的64B/66B码块；
用错误控制码块(Error Control Block/E/)替换所述FEC代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块。
实施中，所述的64B/66B码块可以是IEEE 802.3标准中定义的64B/66B码块。
实施中，用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在MTN的段层或者路径层或者适配层或者物理层，将错误控制码块替换FEC解码时，替换无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在以太 网的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在FlexE的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块。
实施中，所述无效码块是在带有FEC的PHY，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B块中，并在FEC解码后转传回接收器侧的64B/66B码块中，FEC解码无法更正FEC代码字中的错误时，标记为无效的码块。
实施中，所述错误控制码块是指IEEE802.3中定义的错误控制码块error control block/E/；所述无效码块是指同步头为0b00或0b11的64B/66B码块。
一种MTN节点，包括：
处理器，用于读取存储器中的程序，执行下列过程：
在MTN或以太网或FlexE中确定无法纠错的FEC代码字中的64B/66B码块；
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块；
收发机，用于在处理器的控制下接收和发送数据。
实施中，用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在MTN的段层或者路径层或者适配层或者物理层，将错误控制码块替换FEC解码时，替换无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在以太网的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在FlexE的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块。
实施中，所述无效码块是在带有FEC的PHY，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回 接收器侧的64B/66B码块中，FEC解码无法更正FEC代码字中的错误时，标记为无效的码块。
实施中，所述错误控制码块是指IEEE802.3中定义的错误控制码块error control block/E/；所述无效码块是指同步头为0b00或0b11的64B/66B码块。
一种MTN节点，包括：
确定模块，用于在MTN或以太网或FlexE中确定无法纠错的FEC代码字中的64B/66B码块；
替换模块，用于用错误控制码块替换所述FEC代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块。
实施中，替换模块进一步用于用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在MTN的段层或者路径层或者适配层或者物理层，将错误控制码块替换FEC解码时，替换无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在以太网的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在FlexE的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块。
实施中，所述无效码块是在带有FEC的PHY，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回接收器侧的64B/66B码块中，FEC解码无法更正FEC代码字中的错误时，标记为无效的码块。
实施中，所述错误控制码块是指IEEE802.3中定义的错误控制码块error control block/E/；所述无效码块是指同步头为0b00或0b11的64B/66B码块。
一种计算机可读存储介质，所述计算机可读存储介质存储有执行上述码块处理方法的计算机程序。
本公开有益效果如下：
本公开实施例提供的技术方案中，用错误控制码块替换其中的无效码块， 方案中，在识别到无效码块后，则用错误控制码块将其替换掉；由于错误控制码块与无效码块不同，可以安全地转发，并与其他源头的流量整合至同一个传输通道，这些流量可能映射到属于同一码块的calendar slot中，因而不会造成来自发生错误的源的流量会污染其他无错误的源的流量。
附图说明
此处所说明的附图用来提供对本公开的进一步理解，构成本公开的一部分，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的不当限定。在附图中：
图1为本公开实施例中说明转发行为的假设网络配置示意图；
图2为本公开实施例中编码示意图；
图3为本公开实施例中码块处理方法实施流程示意图；
图4为本公开实施例中错误控制码块格式示意图；
图5为本公开实施例中码块处理架构示意图；
图6为本公开实施例中64B/66B无效码块结构示意图；
图7为本公开实施例中64B/66B错误控制码块格式示意图；
图8为本公开实施例中控制码块类型位置示意图；
图9为本公开实施例中MTN节点结构示意图。
具体实施方式
发明人在发明过程中注意到：
首先对MTN(城域传送网)中的错误标记介绍如下：
以太网66B编码设计非常健壮，在直接通过物理层运行时提供出色的MTTFPA(错误数据接收平均时间，mean time to false packet acceptance)，该物理层提供10-12的BER(误比特率，Bit Error Rate)或更高，并且具有足够随机的错误分布。这些机制包括：
1)扰码器中的错误倍增；
2)66B编码有效同步标头值之间的2位汉明距离(Hamming Distance)，以及有效控制块类型之间的4位Hamming距离，提供了高度的知道数据包开 始和结束位置的可信度；
3)MAC(媒质接入控制，Medium Access Control)FCS(FCS Frame Check Sequence帧校验序列)；
4)hi_ber(高误比特率)状态机还会断开链接，如果链接的基础BER降级到可以信任编码以提供令人满意的性能的点以下。
所有这些机制基本上保证永远不会(在宇宙时代只有一次)出现将一个错误包传递到更高的层。
在有FEC(前向纠错，Forward Error Correction)的以太网接口上，物理层链路的基础性能要差得多，仅靠66B编码难以提供令人满意的鲁棒性。例如，50GBASE-LR接口的FEC纠前误码率为2.4×10-4或更好。因此，需采用不同的方法提供错误鲁棒性，方式如下：
首先，在编码时，四个66B码块为一组被转码到一个257B码块。此转码过程中，同步标头冗余(2位Hamming距离)和控制块类型冗余(4位Hamming距离)被丢弃了，设计期望FEC来弥补因此而导致的鲁棒性降低。另外，所使用的FEC算法有很高的敏感性感知FEC的代码字是否是不可纠错的(不能感知FEC代码字是否可纠错的可能性小于1e-6)，同时，当全部或部分不可纠错的FEC代码字发生时，这些66B码字会被标记，以便后续处理能感知到不可纠错的情况发生从而准确的将被标记的码字所在的报文整个丢掉。上述错误标记的方法很简单，就是将66B码块的同步头标识为“0x11”即不合法的码块。
下面对MTN中的错误扩散问题介绍如下：
图1为说明转发行为的假设网络配置(Hypothetical Network Configuration to Illustrate Forwarding Behaviour)示意图，如图所示，节点E接收来自节点A、B、C和D的MTN客户信号。来自节点A、B和D的数据一切正常，而来自节点C的数据遇到无法纠错的FEC代码字。节点E将接收来自节点A、B、C和D的客户信号，并将它们映射到从E到F的接口上的相邻canlender slot(日历时隙)中，转发到节点F。
从E到F的链接具有FEC编码器，该编码器涉及257B日历槽组织流的转码。图2为编码示意图，所有四个源的流量可能合并在图2所示的同一257B 码块中。
只要四个66B码块中的任何一个具有无效的同步标头，则257B转码器会将257B码块的前五位设置为01111，这是一个无效的模式(第一个零表示至少有一个控制块，但随后指示所有四个位置都是数据块)。
在节点F中的接收端，257B转码器将识别此无效模式，并将由257B码块的转解码生成的所有四个66B码块的同步标头标识为无效。结果导致，不仅来自节点C的流量标记为错误(这是正确的)，而且来自节点A、B和D的流量也进行了错误标记(这是误标记)。
显然，这种错误扩散会导致很多问题，例如，原本正确通道中的码流，因为和不正确通道中的码流一起编码，而导致其也发生了错误，从而造成无故丢包。
下面结合附图对本公开的具体实施方式进行说明。
图3为码块处理方法实施流程示意图，如图所示，可以包括：
步骤301、在MTN或以太网或FlexE中确定无法纠错的FEC代码字中的64B/66B码块；
步骤302、用错误控制码块替换所述FEC代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块。
具体的，为了确保所有MTN路径的正确错误标记，在MTN路径CI(特征信息，characteristic information)中具有未纠正错误的FEC码字的所有块都替换为错误控制码块(/E/)(To ensure proper error marking of all MTN paths,all blocks of a FEC codeword with uncorrected errors in a MTN path CI are replaced with error control blocks(/E/))。
实施中，所述的64B/66B码块可以是IEEE802.3标准中定义的64B/66B码块。
实施中，用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在MTN的段层或者路径层或者适配层或者物理层，将错误控制码块替换FEC解码时，替换无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在以太网的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的 所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在FlexE(灵活以太网，FlexEthernet)的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块。
所述无效码块是在带有FEC的PHY(物理层，Physical layer)，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回接收器侧的64B/66B码块中，FEC解码无法更正FEC代码字中的错误时，标记为无效的码块。
具体的，对于带有FEC的PHY，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回接收器侧的64B/66B码块。当FEC解码无法更正FEC代码字中的错误时，部分或全部64B/66B码块将标记为无效的同步标头0b00或0b11。
在后续的64B/66B到256B/257B转码过程中，一个同步标头为0b00或0b11的无效块，或者块类型无效将导致其他3个有效的64B/66B码块无效。
以IEEE(电气和电子工程师学会，Institute of Electrical and Electronics Engineers)标准为例，对于带有FEC的[IEEE 802.3]物理层，在发送端FEC编码之前，四个64B/66B码块被转码成一个256B/257B码块，在FEC解码后，在接收端被转码回64B/66B码块。当FEC解码器无法纠正FEC码字中的错误时，部分或全部64B/66B码块将被标记为无效的同步标头(0b00或0b11)。在[IEEE 802.3]中指定的错误标记被设计成在假设存在与PHY相关联的单个MAC的情况下，确保未修正的FEC码字中的每个分组至少有一个块具有无效的同步标头。(For[IEEE 802.3]PHYs with FEC,four 64B/66B blocks are transcoded into one 256B/257B block before FEC encoding at the transmit side and transcoded back into 64B/66B blocks at the receiver side after FEC decoding.When the FEC decoder fails to correct errors in a FEC code word,some or all of the 64B/66B blocks will be marked with invalid sync headers(0b00 or 0b11).The error marking specified in[IEEE 802.3]is designed to ensure that every packet in an uncorrected FEC code word has at least one block with an invalid sync header,under the assumption that there is a single MAC associated with the PHY.)
为了防止无效块在64B/66B和256B/257B之间的格式转换过程中污染其他MTN路径中的有效块，应用错误控制码块替换MTN路径中的无效块。
具体的，MTN段层使用弹性的日历槽结构来引导PHY以支持多个路径，每个路径都是一个单独的MAC。由于[IEEE 802.3]中规定的错误标记不是针对该应用而设计的，因此它可能不会在每个受FEC码字影响的包中至少标记一个未纠正错误的块。此外，MTN支持路径层的切换。将已标记的块(例如，带有损坏的同步头)切换到另一个接口，然后再对该块进行代码转换，可能会导致其他路径的污染。(MTNS uses the FlexE calendar slot structure to channelize the PHY(s)to support multiple paths,each of which is a separate MAC.Since the error marking specified in[IEEE 802.3]is not designed for this application,it may not mark at least one block in every packet that is affected by a FEC codeword with uncorrected errors.Further,MTN supports switching of the path layer.Switching a block that has been marked(i.e.,with a corrupted sync header)to another interface and then subsequently transcoding that block can lead to contamination of other paths.)
实施中，所述错误控制码块是指IEEE802.3中定义的错误控制码块error control block/E/；所述无效码块是指同步头为0b00或0b11的64B/66B码块。
所述控制码块的同步标头为二进制的10，控制码块类型为其后的一个byte。
具体的，图4为错误控制码块格式示意图，错误控制码块可以如图4所示。
要解决上述有关错误标记和错误扩散的问题，可以在接收方，给每个PHY增加一个功能，即识别无效码块(同步头为“00”或“11”)，若发现无效码块，则用“错误控制码块”将其替换掉。
与无效码块不同，“错误控制码块”可以安全地转发，并与其他源头的流量整合至同一个传输通道，这些流量可能映射到属于同一257B码块的calendar slot中，而不会造成来自发生错误的源的流量会污染其他无错误的源的流量。
实施中，至少可以有两种替换方式：
方式一、用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在进行FEC解码时，将错误控制码块替换FEC解码器无法纠错的FEC代码字。
方式二、用错误控制码块替换其中的无效码块，是在FEC解码后，将错误控制码块替换FEC解码过程中产生的无效码块。
具体的，图5为码块处理架构示意图，如图所示，在架构上可以采用如图所示的机制。在接收方向，对于已经给定的段层的每个PHY的信息需要先经过解扰码，在每个PHY进行信号适配时，进行FEC解码，对于FEC解码无法纠错的FEC代码字，FEC解码器会将代码字中的部分或全部64B/66B码块的同步标头标记为0b00或0b11，即无效码块。在方案中，对于FEC解码器无法纠错的FEC代码字，最终将采用“错误控制码块”将代码字中的部分或全部64B/66B码块替换掉。
图6为64B/66B无效码块结构示意图，64B/66B无效码块(66bit的前两bit为同步标头，其值为二进制00或11)如图6所示。
图7为64B/66B错误控制码块格式示意图，64B/66B错误控制码块格式如图7所示。
下面对MTN误码识别进行具体说明。
方式一：先按照FEC正常解码，对于解码过程产生的同步标头为无效的码块，在后续的处理中将其用错误控制码块替换。
对于带有FEC的PHY，在FEC在传输端编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回接收器侧的64B/66B码块。当FEC解码无法纠错FEC代码字中的错误时，FEC解码器会将FEC代码字中的部分或全部64B/66B码块将标记为无效的同步标头0b00或0b11，即无效码块。
在后续的64B/66B到256B/257B转码过程中，一个同步标头为0b00或0b11的无效块，或者控制码块中类型错误的码块将导致其他3个有效的64B/66B码块无效。当多个MTN路径客户信号在MTN网络上进行多路复用时，一个路径中的无效码块或者控制码块中类型错误的码块可能会污染其他MTN路径有效块。
为了解决这个问题，可以如下：
第一，检查出无效码块，即检查每个码块的同步标头是否为0b00或0b11；
第二，检查控制码块的类型，控制码块的同步标头为二进制“10”，其控制码块类型为其后的一个byte，图8为控制码块类型位置示意图。控制码块类型必须为下面的16进制数字，否则为控制码块错误的块。有效的控制码块类型为“0x00，0x2D，0x33，0x66，0x55，and 0x1E，0x78，0x4B，0x87，0x99，0xAA，0xB4，0xCC，0xD2，0xE1，0xFF”。
将检出的无效码块或控制码块类型错误的码块，用错误控制码块进行替换。
方式二：在进行FEC解码时，若发现FEC解码器无法纠错的FEC代码字，将采用“错误控制码块”将代码字中的全部64B/66B码块替换掉。
基于同一发明构思，本公开实施例中还提供了一种MTN节点、计算机可读存储介质，由于这些设备解决问题的原理与码块处理方法相似，因此这些设备的实施可以参见方法的实施，重复之处不再赘述。
在实施本公开实施例提供的技术方案时，可以按如下方式实施。
图9为MTN节点结构示意图，如图所示，节点中包括：
处理器900，用于读取存储器920中的程序，执行下列过程：
在MTN或以太网或FlexE中确定无法纠错的FEC代码字中的64B/66B码块；
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块；
收发机910，用于在处理器900的控制下接收和发送数据。
实施中，用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在MTN的段层或者路径层或者适配层或者物理层，将错误控制码块替换FEC解码时，替换无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在以太网的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在FlexE 的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块。
实施中，所述无效码块是在带有FEC的PHY，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回接收器侧的64B/66B码块中，FEC解码无法更正FEC代码字中的错误时，标记为无效的码块。
实施中，所述错误控制码块是指IEEE802.3中定义的错误控制码块error control block/E/；所述无效码块是指同步头为0b00或0b11的64B/66B码块。
其中，在图9中，总线架构可以包括任意数量的互联的总线和桥，具体由处理器900代表的一个或多个处理器和存储器920代表的存储器的各种电路链接在一起。总线架构还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路链接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口提供接口。收发机910可以是多个元件，即包括发送机和接收机，提供用于在传输介质上与各种其他装置通信的单元。处理器900负责管理总线架构和通常的处理，存储器920可以存储处理器900在执行操作时所使用的数据。
本公开实施例中还提供了一种MTN节点，包括：
确定模块，用于在MTN或以太网或FlexE中确定无法纠错的FEC代码字中的64B/66B码块；
替换模块，用于用错误控制码块替换所述FEC代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块。
实施中，替换模块进一步用于用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在MTN的段层或者路径层或者适配层或者物理层，将错误控制码块替换FEC解码时，替换无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在以太网的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块；或，
用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在FlexE 的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块。
实施中，所述无效码块是在带有FEC的PHY，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回接收器侧的64B/66B码块中，FEC解码无法更正FEC代码字中的错误时，标记为无效的码块。
实施中，所述错误控制码块是指IEEE802.3中定义的错误控制码块error control block/E/；所述无效码块是指同步头为0b00或0b11的64B/66B码块。
为了描述的方便，以上所述装置的各部分以功能分为各种模块或单元分别描述。当然，在实施本公开时可以把各模块或单元的功能在同一个或多个软件或硬件中实现。
本公开实施例中还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有执行上述码块处理方法的计算机程序。
具体实施中可以参见码块处理方法的实施。
本领域内的技术人员应明白，本公开的实施例可提供为方法、系统、或计算机程序产品。因此，本公开可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本公开可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本公开是参照根据本公开实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器 中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (10)

  1. 一种码块处理方法，包括：
    在城域传送网MTN或以太网或灵活以太网FlexE中确定无法纠错的前向纠错FEC代码字中的64B/66B码块；
    用错误控制码块替换所述FEC代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块。
  2. 如权利要求1所述的方法，其中，用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在MTN的段层或者路径层或者适配层或者物理层，将错误控制码块替换FEC解码时无法纠错的FEC代码字中的所有64B/66B码块；或，
    用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在以太网的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块；或，
    用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在FlexE的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块。
  3. 如权利要求1所述的方法，其中，所述无效码块是在带有FEC的物理层PHY，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回接收器侧的64B/66B码块中，FEC解码无法更正FEC代码字中的错误时，标记为无效的码块。
  4. 如权利要求1所述的方法，其中，所述错误控制码块是指IEEE802.3中定义的错误控制码块error control block/E/；所述无效码块是指同步头为0b00或0b11的64B/66B码块。
  5. 一种MTN节点，包括：
    处理器，用于读取存储器中的程序，执行下列过程：
    在MTN或以太网或FlexE中确定无法纠错的FEC代码字中的64B/66B码块；
    用错误控制码块替换所述FEC代码字中的所有64B/66B码块，或用错误 控制码块替换其中的无效码块；
    收发机，用于在处理器的控制下接收和发送数据。
  6. 如权利要求5所述的节点，其中，用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在MTN的段层或者路径层或者适配层或者物理层，将错误控制码块替换FEC解码时，替换无法纠错的FEC代码字中的所有64B/66B码块；或，
    用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在以太网的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块；或，
    用错误控制码块替换所述FEC代码字中的所有64B/66B码块，是在FlexE的物理层，将错误控制码块替换FEC解码时，无法纠错的FEC代码字中的所有64B/66B码块。
  7. 如权利要求5所述的节点，其中，所述无效码块是在带有FEC的PHY，发送端FEC编码之前，将四个64B/66B码块转码到一个256B/257B码块中，并在FEC解码后转传回接收器侧的64B/66B码块中，FEC解码无法更正FEC代码字中的错误时，标记为无效的码块。
  8. 如权利要求5所述的节点，其中，所述错误控制码块是指IEEE802.3中定义的错误控制码块error control block/E/；所述无效码块是指同步头为0b00或0b11的64B/66B码块。
  9. 一种MTN节点，包括：
    确定模块，用于在MTN或以太网或FlexE中确定无法纠错的FEC代码字中的64B/66B码块；
    替换模块，用于用错误控制码块替换所述FEC代码字中的所有64B/66B码块，或用错误控制码块替换其中的无效码块。
  10. 一种计算机可读存储介质，其中，所述计算机可读存储介质存储有执行权利要求1至4任一所述方法的计算机程序。
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