WO2021241057A1 - 液晶表示装置 - Google Patents

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WO2021241057A1
WO2021241057A1 PCT/JP2021/015618 JP2021015618W WO2021241057A1 WO 2021241057 A1 WO2021241057 A1 WO 2021241057A1 JP 2021015618 W JP2021015618 W JP 2021015618W WO 2021241057 A1 WO2021241057 A1 WO 2021241057A1
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liquid crystal
pixel
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detection
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薫 伊藤
晃彦 藤沢
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a liquid crystal display device.
  • a touch detection device capable of detecting an external proximity object, which is a so-called touch panel, has attracted attention.
  • the touch panel is mounted or integrated on the liquid crystal display device.
  • a capacitance method for detecting touched coordinates by detecting a change in capacitance generated by an approach of a finger or the like of a human body is known (for example, Patent Documents). 1).
  • the change in voltage caused by the capacitance value of the detection electrode provided on the panel is integrated by an integrator circuit, and the integrated value is AD-converted to obtain the detected value.
  • a display period for displaying an image and a detection period for performing touch detection are provided in time division, and pixel electrodes are provided.
  • a common electrode that supplies a common potential to the touch panel is shared as an electrode for touch detection.
  • the present disclosure has been made in view of the above problems, and an object of the present disclosure is to provide a liquid crystal display device capable of suppressing a decrease in detection accuracy due to a change in the capacitance value of a detection electrode due to a display operation.
  • the liquid crystal display device includes a liquid crystal layer provided between the first substrate and the second substrate, a detection electrode for detecting an external proximity object, and an overshoot of the detection electrode in a plan view.
  • a plurality of pixels to be wrapped and a detection circuit for detecting a detection capacitance value generated in the detection electrode are provided, and the liquid crystal capacity value generated between each of the plurality of pixels and the detection electrode is the time of the first gradation.
  • the detection circuit has the first capacitance value in the above and the second capacitance value at the time of the second gradation smaller than the first gradation, and the detection circuit has the number of pixels to be the first gradation in the plurality of the pixels.
  • the detection capacitance value is corrected according to the ratio to the number of pixels as the second gradation.
  • the liquid crystal display device includes a liquid crystal layer provided between the first substrate and the second substrate, a detection electrode for detecting an external proximity object, and an overshoot of the detection electrode in a plan view.
  • a plurality of pixels to be wrapped and a detection circuit for detecting a detection capacitance value generated in the detection electrode are provided, and a liquid crystal display capacitance value generated between each of the plurality of pixels and the detection electrode is a predetermined value of the pixel.
  • the capacitance value in the gradation is used as a reference capacitance value, and the detection circuit obtains a difference value between the liquid crystal capacitance value of the pixel and the reference capacitance value at the detection timing of the detection capacitance value for each of the plurality of pixels, and a plurality of of them.
  • the difference value for each pixel is added, and the added value is subtracted from the detected capacitance value to correct the detected capacitance value.
  • FIG. 1 is a block diagram showing a configuration example of a liquid crystal display device according to an embodiment.
  • FIG. 2 is a diagram showing an example of a display period and a detection period within one frame period.
  • FIG. 3 is a perspective view of the display panel.
  • FIG. 4 is a schematic diagram showing a connection example between the detection electrode of the sensor unit and the detection circuit.
  • FIG. 5 is a schematic cross-sectional structure of a display panel to which touch detection by the self-capacitance method is applied.
  • FIG. 6 is a schematic cross-sectional structure of a display panel to which touch detection by the mutual capacitance method is applied.
  • FIG. 7 is an enlarged perspective view of one detection electrode on the display panel.
  • FIG. 1 is a block diagram showing a configuration example of a liquid crystal display device according to an embodiment.
  • FIG. 2 is a diagram showing an example of a display period and a detection period within one frame period.
  • FIG. 3 is a perspective view of the display panel.
  • FIG. 8 is a schematic cross-sectional view taken along the line AA shown in FIG.
  • FIG. 9 is a diagram showing a liquid crystal capacity value in a display ON state for each pixel.
  • FIG. 10 is a diagram showing a liquid crystal capacity value in a display OFF state for each pixel.
  • FIG. 11 is a diagram showing an example of a change in the liquid crystal capacity when the display is controlled from the display OFF state to the display ON state.
  • FIG. 12 is a diagram showing an example of a change in the liquid crystal capacity when the display is controlled from the display ON state to the display OFF state.
  • FIG. 13 is a diagram for explaining a method for calculating the liquid crystal capacity value for each pixel included in the detected capacity value detected during the detection period.
  • FIG. 14 is a diagram showing a region on the display unit when the pixel state can be either a display OFF state or a display ON state.
  • FIG. 15 is a diagram showing a liquid crystal capacity value corresponding to a pixel value of a pixel in each region shown in FIG.
  • FIG. 16 is a diagram obtained by coefficienting the ratio between the first period and the second period.
  • FIG. 17 is a diagram showing a change in the liquid crystal capacity when the state of the pixel can take an intermediate gradation.
  • FIG. 18 is a flowchart showing an example of the correction capacity value calculation process in the detection device according to the embodiment.
  • FIG. 19 is a diagram showing an example of a liquid crystal capacity value table corresponding to a pixel value (gradation value) of each pixel.
  • FIG. 20 is a diagram showing an example of a first period table corresponding to a scanning line to which each pixel is connected.
  • FIG. 1 is a block diagram showing a configuration example of a liquid crystal display device according to an embodiment.
  • the liquid crystal display device 1 includes a display panel 10, a gate driver 12, a source driver 13, and a detection circuit 40.
  • the display panel 10 includes a display unit 20 for displaying an image and a sensor unit 30 for detecting an external close object on the detection surface.
  • the display panel 10 is a so-called in-cell type or hybrid type device in which a capacitance type sensor unit 30 is built in and integrated with the display unit 20. Specifically, for example, some members such as a substrate and electrodes used as the display unit 20 and some members such as a substrate and electrodes used as the sensor unit 30 are used in combination.
  • FIG. 2 is a diagram showing an example of a display period and a detection period within one frame period.
  • the display panel 10 has a display period Pd for displaying an image on the display unit 20 and a detection period Pt for touch detection by the sensor unit 30 in one frame period 1F. It is divided and provided. As a result, both the display operation and the detection operation are compatible.
  • the time division example between the display period Pd and the detection period Pt shown in FIG. 2 is an example and is not limited to this.
  • the display unit 20 is provided with a plurality of pixels for displaying an image.
  • the display unit 20 receives an input of a video signal and displays an image.
  • the display unit 20 uses a liquid crystal display element as a display element constituting the pixel, for example, a vertical electric field type such as VA (Vertical Alignment) or ECB (Electrically Controlled Birefringence).
  • VA Vertical Alignment
  • ECB Electrodefringence
  • Liquid crystal display device is used.
  • the display unit 20 may use, for example, a horizontal electric field type liquid crystal display device such as IPS (In-Plane Switching) including FFS (Fringe Field Switching).
  • the sensor unit 30 is provided with a plurality of detection electrodes 31.
  • the plurality of detection electrodes 31 are connected to the detection circuit 40.
  • FIG. 1 shows an example in which a plurality of detection electrodes 31 are arranged in a matrix, the arrangement of the detection electrodes 31 is not limited to this. Specifically, for example, the detection electrode 31 may be provided so as to extend in the left-right direction or the up-down direction shown in FIG. 1 of the sensor unit 30.
  • FIG. 3 is a perspective view of the display panel.
  • a plurality of detection electrodes 31 are arranged in a matrix of P columns and Q rows on the detection surface of the sensor unit 30, and pixels 25 are arranged in a matrix of M columns and N rows on the display surface of the display unit 20. It shows a line-up configuration.
  • a plurality of pixels 25 are arranged so as to overlap each other on one detection electrode 31. That is, in a plan view, the plurality of detection electrodes 31 each overlap with the plurality of pixels 25.
  • control unit 100 supplies a control signal to the gate driver 12, the source driver 13, and the detection circuit 40.
  • the control unit 100 is a circuit that controls the display operation and the detection operation.
  • the control unit 100 can be configured by, for example, a host IC (Integrated Circuit).
  • the gate driver 12 is a circuit that supplies scanning signals Gate (1), Gate (2), ..., Gate (N) to the display panel 10 based on the control signal supplied from the control unit 100. More specifically, the gate driver 12 sequentially or simultaneously selects a plurality of scanning lines SGL as display drive targets during the display period Pd, and scan signals Gate (1), Gate (2), and the selected scanning lines SGL are used. ..., Gate (N) is supplied. A plurality of pixels are connected to each of the scanning lines SGL.
  • the source driver 13 is a circuit that supplies pixel signals Sig (1), Sig (2), ..., Sig (M) to each pixel of the display unit 20 based on the control signal supplied from the control unit 100. be. More specifically, the source driver 13 connects the pixels connected to the scanning line SGL selected by the gate driver 12 in the display period Pd to the pixel signals Sig (1), Sig (2), ... ..., Sig (M) is supplied. A plurality of pixels are connected to each of the signal line SDL. Some of the functions of the source driver 13 may be mounted on the display panel 10.
  • the detection circuit 40 can be configured by, for example, a detection IC (Integrated Circuit).
  • FIG. 4 is a schematic diagram showing a connection example between the detection electrode of the sensor unit and the detection circuit.
  • FIG. 4 illustrates one of a plurality of detection electrodes 31 provided in the sensor unit 30.
  • the detection circuit 40 has at least a capacitance value correction unit 41 that detects the detection capacitance value Craw generated in the detection electrode 31 and corrects the detection capacitance value Craw, and various types for correcting the detection capacitance value Craw.
  • a storage unit 42 in which parameters are stored is provided.
  • the capacitance value correction unit 41 corrects the detected capacitance value Craw by using, for example, the pixel information input from the control unit 100 and various parameters stored in the storage unit 42.
  • the detected capacitance value Craw may be a capacitance value based on the value output from the detection circuit 40.
  • the detection circuit 40 may be configured to include a signal processing unit, a coordinate extraction unit, a detection timing control unit, and the like as a component for detecting an external close object on the detection surface of the sensor unit 30.
  • the detection circuit 40 detects an external proximity object on the detection surface of the sensor unit 30 based on the basic principle of touch detection by the so-called self-capacitance method or mutual capacitance method.
  • FIG. 5 is a schematic cross-sectional structure of a display panel to which touch detection by the self-capacitance method is applied.
  • FIG. 6 is a schematic cross-sectional structure of a display panel to which touch detection by the mutual capacitance method is applied.
  • a configuration using a vertical electric field type reflective liquid crystal display device is illustrated as the display panel 10, but the display panel 10 is not limited to the reflective liquid crystal display device, but may be a transmissive liquid crystal display device or the like. , A transflective liquid crystal display device may be used.
  • components such as a polarizing plate are omitted.
  • the display panel 10 includes an array substrate (first substrate) 22, a facing substrate (second substrate) 32, and a liquid crystal layer 23.
  • the facing substrate 32 faces in a direction perpendicular to the surface of the array substrate 22.
  • the display panel 10 is configured with a liquid crystal layer 23 sandwiched between the array substrate 22 and the facing substrate 32.
  • the array substrate 22 has a first alignment film 27.
  • the facing substrate 32 has a second alignment film 34.
  • the first alignment film 27 and the second alignment film 34 are, for example, vertical alignment films.
  • the array substrate 22 has a base material 26.
  • the base material 26 is, for example, a translucent base material made of glass. Is also good.
  • the base material 26 may be a resin such as polyethylene terephthalate as long as it has translucency.
  • the array substrate 22 is provided with a pixel electrode 21 on the surface of the substrate 26 on the liquid crystal layer 23 side.
  • the pixel electrode 21 is made of a metal material having a property of reflecting light.
  • a first alignment film 27 is provided on the surface of the pixel electrode 21. The light incident from the facing substrate 32 side is reflected by the pixel electrode 21 and passes through the facing substrate 32 to reach the observer's eyes.
  • the pixel electrode 21 may be formed of a translucent conductive material such as ITO.
  • the facing substrate 32 has, for example, a translucent base material 33 made of glass.
  • the translucent base material 33 may be a resin such as polyethylene terephthalate as long as it has translucency.
  • the facing substrate 32 is provided with the detection electrode 31 on the surface of the translucent substrate 33 on the liquid crystal layer 23 side.
  • the detection electrode 31 is formed of a translucent conductive material such as ITO.
  • a second alignment film 34 is provided on the surface of the detection electrode 31.
  • the detection electrode 31 operates as a common electrode COML that supplies a common potential to the pixel electrodes of each pixel 25 during the display period Pd.
  • the facing substrate 32 is provided with the drive electrode 35 on the surface of the translucent substrate 33 on the liquid crystal layer 23 side.
  • the drive electrode 35 is made of a translucent conductive material such as ITO.
  • a second alignment film 34 is provided on the surface of the drive electrode 35.
  • the drive electrode 35 operates as a common electrode COML that supplies a common potential to the pixel electrodes of each pixel 25 during the display period Pd.
  • the facing substrate 32 is provided with a detection electrode 31 on the surface of the translucent base material 33 opposite to the liquid crystal layer 23.
  • the detection electrode 31 is formed of a translucent conductive material such as ITO.
  • the detection circuit 40 detects an external close object on the detection surface of the sensor unit 30 based on the detection capacitance value Craw generated in the detection electrode 31 of the sensor unit 30 during the detection period Pt.
  • the component that supplies the common potential to the common electrode COML (the detection electrode 31 in the configuration shown in FIG. 5 or the drive electrode 35 in the configuration shown in FIG. 6) during the display period Pd may be the detection circuit 40. It may be a component other than the detection circuit 40.
  • a specific concept of the present disclosure will be described by taking as an example a configuration to which touch detection by the self-capacitance method shown in FIG. 5 is applied.
  • FIG. 7 is an enlarged perspective view of one detection electrode on the display panel.
  • FIG. 8 is a schematic cross-sectional view taken along the line AA shown in FIG. FIG. 7 shows an example in which R pixels 25 are arranged in an overlapping manner on one detection electrode 31.
  • components such as an alignment film and a polarizing plate are omitted.
  • a liquid crystal capacitance value Cg corresponding to the dielectric constant of the liquid crystal layer 23 is generated between the pixel electrode 21 and the detection electrode 31. That is, the detection capacitance value Craw generated in the detection electrode 31 of the sensor unit 30 during the detection period Pt includes the sum of the liquid crystal capacitance values Cg for each pixel 25 overlapping the detection electrode 31.
  • FIG. 9 is a diagram showing a liquid crystal capacity value in a display ON state for each pixel.
  • FIG. 10 is a diagram showing a liquid crystal capacity value in a display OFF state for each pixel.
  • the dielectric constant of the liquid crystal layer 23 changes depending on the orientation direction of the liquid crystal molecules 24.
  • the liquid crystal capacity value Cgon in the display ON state shown in FIG. 9 and the liquid crystal capacity value Cgoff in the display OFF state shown in FIG. 10 are different values. More specifically, the liquid crystal capacity value Cgon in the display ON state becomes a value larger than the liquid crystal capacity value Cgoff in the display OFF state (Cgon> Cgoff). Therefore, depending on the image displayed on the display unit 20 during the display period Pd, the total of the liquid crystal capacity values Cg contained in the detection capacity value Craw generated in the detection electrode 31 of the sensor unit 30 during the detection period Pt fluctuates and is appropriately touched. It may not be possible to detect.
  • the display ON state means that the direction of the long axis of the liquid crystal is the first angle or more with respect to the facing surfaces of the array substrate 22 and the facing substrate 32
  • the display OFF state means the direction of the long axis of the liquid crystal. Is a state in which the angle is equal to or less than the second angle with respect to the facing surfaces of the array board 22 and the facing board 32.
  • the second angle is an opening smaller than the first angle.
  • a voltage equal to or higher than the first voltage is applied between the pixel electrode 21 and the detection electrode 31 in the display ON state, and with the pixel electrode 21 in the display OFF state.
  • a voltage equal to or lower than the second voltage is applied between the detection electrodes 31.
  • the second voltage is a voltage smaller than the first voltage.
  • a voltage equal to or higher than the first voltage is applied between the pixel electrode 21 and the detection electrode 31 in the display OFF state, and the pixel electrode 21 and the pixel electrode 21 are in the display ON state.
  • a voltage equal to or lower than the second voltage is applied between the detection electrodes 31.
  • the second voltage is a voltage smaller than the first voltage.
  • the display OFF state is a gradation of 5% or less
  • the display ON state is a gradation of 95% or more.
  • the displayable gradation is set to 0% to 100%, for example, if the display OFF state is a gradation of 1% or less and the display ON state is a gradation of 99% or more, the accuracy is higher. Can be improved.
  • the displayable gradation is 0% to 100%, for example, the display OFF state is 0% gradation and the display ON state is 100% gradation.
  • the display is black when the display is OFF and white when the display is ON.
  • an OFF state and an ON state are defined by the gradation value of each color component.
  • the detection circuit 40 corrects the detection capacitance value Craw generated in the detection electrode 31 according to the image displayed on the display unit 20, and performs the detection operation based on the corrected correction capacitance value.
  • S is added to each value in the S frame (S is an integer value).
  • Craw S the detection capacitance value generated in the detection electrode 31 in the S frame is referred to as “Craw S ”.
  • the liquid crystal capacity value Cgoff in the display OFF state is set as the reference capacity value Cgref, and the difference value ⁇ Cg between the liquid crystal capacity value Cg Sre (r) and the reference capacity value Cgref at the detection timing for each pixel 25.
  • S (r) is obtained, the difference value ⁇ Cg S (r) obtained for each pixel 25 is added, and the added value is subtracted from the detection capacity value Craw S.
  • the correction capacitance value Cor S can be calculated assuming that all the pixels 25 overlapping the detection electrode 31 are in the display OFF state.
  • the corrected capacitance value Cor S can be expressed by the following equation (1) and the following equation (2).
  • the image displayed on the display unit 20 is a two-gradation still image composed of the pixel 25 in the display OFF state and the pixel 25 in the display ON state.
  • the number of pixels of the first gradation in the display ON state is R 1
  • the number of pixels of the second gradation in the display OFF state is R 1.
  • the correction capacitance CCOR S is, in the pixel 25 constituting the image displayed on the display unit 20, a pixel number R 1 of the first gradation is displayed ON state, the second gradation is displayed OFF state It is determined by the ratio with the number of pixels R 2.
  • the pixel 25 of the second gradation in the display OFF state has ⁇ Cg S2 (r) represented by the above equation (2). ) Is 0. That is, the above equation (3) can be expressed by the following equation (4).
  • the liquid crystal capacity value Cg Sre (r) for each pixel 25 included in the detection capacity value Craw S detected in the detection period Pt. ) Will be a different value depending on the selection timing Tpd of each pixel 25.
  • Each pixel 25 is controlled to a display ON state or a display OFF state during the display period Pd.
  • the display period Pd and the detection period Pt are time-divisioned in one frame period 1F
  • the display state in the display period Pd of the frame period and the display state in the previous frame period If is different, the liquid crystal capacity value Cg changes with a predetermined inclination according to the response speed of the liquid crystal layer 23 with respect to the passage of time.
  • FIG. 11 is a diagram showing an example of a change in the liquid crystal capacity when the display is controlled from the display OFF state to the display ON state.
  • FIG. 12 is a diagram showing an example of a change in the liquid crystal capacity when the display is controlled from the display ON state to the display OFF state.
  • the pixel 25 controlled from the display OFF state to the display ON state is controlled from the display OFF state to the display ON state at the selection timing Tpd of the pixel 25.
  • the pixel 25 controlled from the display ON state to the display OFF state is controlled from the display ON state to the display OFF state at the selection timing Tpd of the pixel 25.
  • the selection timing Tpd of each pixel 25 is the timing at which the scan signals Gate (1), Gate (2), ..., Gate (N) are supplied to the scan line SGL to which each pixel 25 is connected.
  • the selection timing Tpd of each pixel 25 is the timing at which the gate driver 12 selects the scanning line SGL in the display period Pd.
  • the coefficient representing the gradient of the liquid crystal capacitance value over time and k 1 the period until the liquid crystal capacitance becomes Cgon P ST (r) can be expressed by the following equation (5).
  • the coefficient k 1 and the coefficient k 2 absolute value polarities are different equivalence. Specifically, the coefficient k 1 is positive and the coefficient k 2 is negative. These coefficients k 1 and k 2 are predetermined values according to the response speed of the liquid crystal layer 23.
  • the liquid crystal display corresponding to the pixel value immediately before the selection timing Tpd of the pixel 25 in the one frame period (S frame period) shown in FIG. 2, that is, the pixel value in the previous frame (S-1 frame) of the frame (S frame).
  • the capacitance value is Cg S-1 (r)
  • the pixel value immediately after the selection timing Tpd of the pixel 25 that is, the liquid crystal capacitance value corresponding to the pixel value in the frame is Cg S (r)
  • the coefficients k 1 and k 2 Assuming that the absolute value is k, the period PST (r) shown in the above equation (5) and the above equation (6) can be expressed by the following equation (7).
  • the liquid crystal capacity value Cg Sre of each pixel 25 included in the detection capacity value Craw S detected in the detection period Pt is the detection that becomes the starting point of the detection operation in the detection period Pt from the selection timing Tpd of each pixel 25 in the display period Pd. It depends on the first period P L from the timing Tpt (n).
  • the period PST (r) shown in the above equation (7) will be referred to as a “second period PST (r)”.
  • FIG. 13 is a diagram for explaining a method for calculating the liquid crystal capacity value for each pixel included in the detected capacity value detected during the detection period.
  • FIG. 13 illustrates a case where the liquid crystal capacity value Cg S-1 (r) corresponding to the pixel value in the previous frame of the frame is smaller than the liquid crystal capacity value Cg S (r) corresponding to the pixel value in the frame.
  • the selection timing of each pixel 25 of the n1 line is Tpd (n1)
  • the selection timing of each pixel 25 of the n2 line is Tpd (n2).
  • the liquid crystal capacitance value Cg S-1 (r) the equivalence in the liquid crystal capacitance value Cg S-1 (r) and n2 each pixel of the line 25 at n1 each pixel of the line 25, each pixel of n1 line It has the same value and a liquid crystal capacitance Cg S (r) in the liquid crystal capacitance value Cg S (r) and n2 each pixel of the line 25 at 25.
  • the n1 lines of pixels 25, the first period P L to the detection timing Tpt from the selected timing Tpd (n1) of the pixel 25 (n1) is, the liquid crystal capacitance value Cg S-1 (r) has become a Cg S (r) to become until the second period P ST (r) over (P L (n1) ⁇ P ST (r)) from.
  • the first period P L from selection timing Tpd of the pixel 25 to the detection timing Tpt (n) is the second period P ST of the liquid crystal capacitance value from Cg S-1 (r) until Cg S (r) ( r) over the (P L (n) ⁇ P ST (r)) and the pixel 25 present in the region comprising, as shown in the following equation (8), the liquid crystal capacitance value Cg Sre at the detection timing Tpt is Cg S (r ).
  • the n1 lines of pixels 25, the first period P L to the detection timing Tpt from the selected timing Tpd (n1) of the pixel 25 (n1) is, the liquid crystal capacitance value Cg S-1 (r) has become a Cg S (r) to become until the second period P ST (r) over (P L (n1) ⁇ P ST (r)) from.
  • the first period P L from selection timing Tpd of the pixel 25 (n) to the detection timing Tpt (n) is, first from selection timing Tpd of each pixel 25 until the liquid crystal capacitance value corresponding to the pixel values of the pixels 25 in two periods P ST (r) or (P L (n) ⁇ P ST (r)) and the pixel 25 present in the region consisting of a liquid crystal capacitance Cg Sre used for calculating the correction capacitance Ccor S (r) is It can be expressed by the following equation (8).
  • the first period P L to the detection timing Tpt from the selected timing Tpd (n2) of the pixel 25 (n2) is, the liquid crystal capacitance value Cg S-1 (r) from Cg S (r ) and a to the second period P ST (r) less than (P L (n2) ⁇ has a P ST (r)).
  • the first period P L from selection timing Tpd (n) of each pixel 25 to the detection timing Tpt (n) is, from the selection timing Tpd of each pixel 25 until the liquid crystal capacitance value corresponding to the pixel values of the pixels 25 in the pixel 25 present in the region less than the second period P ST (r) (P L (n) ⁇ P ST (r)), the liquid crystal capacitance value Cg Sre used for calculating the correction capacitance value CcorS (r) is It can be expressed by the following equation (9) and the following equation (10).
  • each pixel 25 in each frame can be either a display OFF state or a display ON state, that is, the image displayed on the display unit 20 is a display OFF state pixel 25 and a display ON state.
  • FIG. 14 is a diagram showing a region on the display unit when the pixel state can be either a display OFF state or a display ON state.
  • FIG. 15 is a diagram showing a liquid crystal capacity value corresponding to a pixel value of a pixel in each region shown in FIG.
  • the liquid crystal capacity value Cg Sre in the pixel 25 existing in the region A (first region) from the first line to the t line shown in FIG. (R) can be expressed by the following equation (11), which is a modification of the above (8) (see FIG. 15).
  • liquid crystal capacitance value Cg Sre (r) in the pixel 25 existing in the region B (second region) from the t + 1st line to the Nth line shown in FIG. 14 is the following (12) which is a modification of the above equation (9). It can be expressed by an equation (see FIG. 15).
  • the liquid crystal capacity value Cg Sre in the pixel 25 existing in the region A (first region) from the first line to the t line shown in FIG. (R) can be expressed by the following equation (13), which is a modification of the above (8) (see FIG. 15).
  • liquid crystal capacitance value Cg Sre (r) in the pixel 25 existing in the region B (second region) from the t + 1st line to the Nth line shown in FIG. 14 is the following (14) obtained by modifying the above equation (9). It can be expressed by an equation (see FIG. 15).
  • the liquid crystal capacitance value Cg Sre (r) is the above-mentioned (r) in the pixel 25 existing in all the regions from the first line to the Nth line shown in FIG. 8) can be expressed by the following equation (15) (see FIG. 15).
  • the liquid crystal capacitance value Cg Sre (r) is the above-mentioned (r) in the pixel 25 existing in all the regions from the first line to the Nth line shown in FIG. 8) can be expressed by the following equation (16) (see FIG. 15).
  • FIG. 16 is a diagram obtained by coefficienting the ratio between the first period and the second period.
  • region B ratio ⁇ ( P L (n) / P ST (r)) between the first period P L (n) and the second period P ST in (second region) (r) the, alpha (T + 1), ⁇ (t + 2), ..., ⁇ (N).
  • the first period P L (n) is a variable determined by scan line pixel 25 is present (line). Accordingly, as shown in FIG.
  • the ratio alpha ( P L between the region B first period P L used for calculating the pixel 25 present in the (second region) and (n) a second period P ST (r)
  • (n) / P ST (r)) As a coefficient corresponding to the scanning line (line) in which the pixel 25 exists, a region in which each pixel 25 exists (more specifically, the pixel 25 exists).
  • the scanning line (line)), the display state for each pixel 25 in the previous frame (display OFF state or display ON state), and the display state for each pixel 25 in the frame (display OFF state or display ON state) are obtained as pixel information. Therefore, the liquid crystal capacity value Cg Sre (r) can be derived.
  • the first period P L (n) is the second period P ST (r) or (P L (n) ⁇ P ST (r))
  • the first period P L (n) is less than the second period P ST (r) (P L (n) ⁇ P ST (r))
  • the first period P L (n) when the second period ratio of P ST (r) ⁇ ( P L (n) / P ST (r)) is less than 1
  • the correction capacitance value Cor S is calculated by the above equations (1) and (2), and the detection electrode It is possible to calculate the correction capacitance value Cor S , which is regarded as the display OFF state of all the pixels 25 overlapping with 31.
  • FIG. 17 is a diagram showing a change in the liquid crystal capacity when the state of the pixel can take an intermediate gradation.
  • the liquid crystal capacity value of each pixel 25 for each frame is the liquid crystal capacity value in the display OFF state.
  • the value corresponds to the gradation value of each pixel 25 for each frame.
  • the liquid crystal capacity value Cg S-1 (r) corresponding to the pixel value (gradation value) in the previous frame is the liquid crystal capacity corresponding to the pixel value (gradation value) in the frame.
  • the value of the second period P ST to a value Cg S (r) (r) is varied by the liquid crystal capacitance value Cg S-1 (r) and the liquid crystal capacitance value Cg S (r).
  • liquid crystal capacitance ratio of each pixel 25 with coefficients of the values Cg Sre (r) as shown in FIG. 16 it is desirable to calculate the liquid crystal capacity value Cg Sre (r) for each pixel 25 by using the above equation (8), or the above equations (9) and (10).
  • FIG. 18 is a flowchart showing an example of the correction capacity value calculation process in the detection device according to the embodiment.
  • FIG. 18 describes a process in which the display period Pd and the detection period Pt are time-divided in the 1-frame period 1F as shown in FIG.
  • various parameters for correcting the detected capacity value Craw S in the capacity value correction unit 41 are stored in advance in the storage unit 42 of the detection circuit 40.
  • FIG. 19 is a diagram showing an example of a liquid crystal capacity value table corresponding to a pixel value (gradation value) of each pixel.
  • FIG. 20 is a diagram showing an example of a first period table corresponding to a scanning line to which each pixel is connected.
  • the liquid crystal capacity value Cg corresponding to the pixel value (gradation value) of each pixel 25 is shown in FIG. It is stored as a liquid crystal capacity value table.
  • the reference capacitance value Cgref in the display OFF state is stored as the liquid crystal capacitance value at the pixel value (gradation value) 0 in the liquid crystal capacitance value table shown in FIG.
  • the storage unit 42 stores an absolute value k of a coefficient (hereinafter, also simply referred to as “coefficient k”) according to the response speed of the liquid crystal layer 23.
  • the liquid crystal capacity value table shown in FIG. 19, the first period table shown in FIG. 20, and the coefficient k may be held by the control unit 100. Further, in the example shown in FIG. 19, an example in which the pixel 25 has 256 gradations, that is, the gradation value is 8-bit data is shown, but the present disclosure is not limited by the number of gradations of the pixels 25.
  • the capacitance value correction unit 41 is, for example, based on the pixel information input from the control unit 100, the liquid crystal display capacitance value corresponding to the pixel value (gradation value) in the previous frame period S-1 for each pixel 25 overlapping the detection electrode 31.
  • Cg S-1 (r) liquid crystal capacity value Cg S (r) corresponding to the pixel value (gradation value) in the current frame period S, reference capacity value Cgref, from selection timing Tpd to detection timing Tpt of each pixel 25. the first period P L of (n), and obtains the coefficient k from the storage unit 42 (step S101).
  • the pixel information input from the control unit 100 includes a line in which each pixel 25 exists, a pixel value (gradation value) for each pixel 25 in the previous frame period S-1, and a pixel in the current frame period S. Includes pixel values (gradation values) and the like for each 25.
  • the capacitance value correcting unit 41 uses the Equation (7), calculates a second period P ST (r) from selection timing Tpd of each pixel 25 to reach the liquid crystal capacitance value Cg S (r) (Step S102).
  • Capacitance value correcting unit 41 determines whether the first period P L (n) is the second period P ST (r) or (P L (n) ⁇ P ST (r)) ( Step S103) ..
  • the capacitance value correcting unit 41 As shown, the liquid crystal capacity value Cg S (r) corresponding to the pixel value in the current frame period S is set as the liquid crystal capacity value Cg Sre (r) for each pixel 25 at the detection timing (step S104), and the above equation (1) is used. And the correction capacity value Cor S is calculated by the above equation (2) (step S106).
  • the capacitance value correcting unit 41 the expression (9) and Using the above equation (10), the liquid crystal capacity value Cg Sre (r) for each pixel 25 at the detection timing is calculated (step S105), and the liquid crystal capacity value Cg Sre (r) for each pixel 25 at the calculated detection timing is calculated.
  • the corrected capacitance value Cor S is calculated by the above equations (1) and (2) (step S106).
  • the correction capacitance value Cor S can be calculated assuming that all the pixels 25 overlapping the detection electrode 31 are in the display OFF state.
  • the capacitance value correction unit 41 performs the correction capacitance value calculation process shown in FIG. 18 for the detected capacitance value Craw S generated in all the detection electrodes 31. As a result, it is possible to suppress a decrease in detection accuracy due to a change in the capacitance value of the detection electrode 31 due to the display operation, and it is possible to appropriately perform touch detection.
  • the liquid crystal display device 1 can suppress a decrease in detection accuracy due to a change in the capacitance value of the detection electrode due to the display operation.

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Abstract

液晶表示装置は、第１基板と第２基板との間に設けられた液晶層と、外部近接物体を検出するための検出電極３１と、平面視において検出電極３１とオーバーラップする複数の画素２５と、検出電極３１に生じる検出容量値を検出する検出回路と、を備える。複数の画素２５の各々と検出電極３１との間に生じる液晶容量値は、第１階調時における第１容量値と第１階調よりも小さい第２階調時における第２容量値を有する。検出回路は、複数の画素２５において、第１階調とされる画素数と第２階調とされる画素数との比率に応じて検出容量値の補正を行う。

Description

液晶表示装置
　本発明は、液晶表示装置に関する。
　近年、いわゆるタッチパネルと呼ばれる、外部近接物体を検出可能なタッチ検出装置が注目されている。タッチパネルは、液晶表示装置上に装着又は一体化されて用いられている。タッチ検出手法の一つとして、人体の指などが近づくことによって発生する静電容量の変化を検出することにより、タッチされた座標を検出する静電容量方式が知られている（例えば、特許文献１）。
特開２０１５－２２５３８１号公報
　静電容量方式のタッチ検出手法では、パネルに設けられた検出電極の容量値によって生じる電圧の変化を積分回路によって積分し、その積分値をＡＤ変換して検出値とする。表示素子として液晶表示素子を用いた表示パネルと、タッチ入力を検出するタッチパネルとを一体化した構成では、画像を表示する表示期間と、タッチ検出を行う検出期間とを時分割に設け、画素電極に対する共通電位を供給する共通電極を、タッチ検出用の電極として共用する構成が一般的である。このような構成において、液晶層を挟んで画素電極と共通電極とが設けられている場合、表示動作によって液晶層の誘電率が変化する場合がある。特に、例えばＶＡ（Vertical　Alignment：垂直配向）やＥＣＢ（Electrically　Controlled　Birefringence：電界制御複屈折）等の縦電界型の液晶層では、液晶層の誘電率の変化に起因する検出容量値変化の依存性が大きく、この液晶層の誘電率の変化によってタッチ検出の際の検出電極の容量値に影響し、適切にタッチ検出を行えない場合がある。
　本開示は、上記の課題に鑑みてなされたもので、表示動作に伴う検出電極の容量値の変化による検出精度の低下を抑制することができる液晶表示装置を提供することを目的とする。
　本開示の一態様に係る液晶表示装置は、第１基板と第２基板との間に設けられた液晶層と、外部近接物体を検出するための検出電極と、平面視において前記検出電極とオーバーラップする複数の画素と、前記検出電極に生じる検出容量値を検出する検出回路と、を備え、複数の前記画素の各々と前記検出電極との間に生じる液晶容量値は、第１階調時における第１容量値と前記第１階調よりも小さい第２階調時における第２容量値を有し、前記検出回路は、複数の前記画素において、前記第１階調とされる画素数と前記第２階調とされる画素数との比率に応じて前記検出容量値の補正を行う。
　本開示の一態様に係る液晶表示装置は、第１基板と第２基板との間に設けられた液晶層と、外部近接物体を検出するための検出電極と、平面視において前記検出電極とオーバーラップする複数の画素と、前記検出電極に生じる検出容量値を検出する検出回路と、を備え、複数の前記画素の各々と前記検出電極との間に生じる液晶容量値は、前記画素の所定の階調における容量値を基準容量値とし、前記検出回路は、複数の前記画素ごとに、前記検出容量値の検出タイミングにおける当該画素の液晶容量値と前記基準容量値との差分値を求め、複数の前記画素ごとの前記差分値を加算し、当該加算した値を前記検出容量値から差し引いて前記検出容量値の補正を行う。
図１は、実施形態に係る液晶表示装置の一構成例を示すブロック図である。 図２は、１フレーム期間内における表示期間と検出期間との一例を示す図である。 図３は、表示パネルの透視図である。 図４は、センサ部の検出電極と検出回路との接続例を示す模式図である。 図５は、自己静電容量方式によるタッチ検出を適用する表示パネルの断面構造の概略図である。 図６は、相互静電容量方式によるタッチ検出を適用する表示パネルの断面構造の概略図である。 図７は、表示パネル上の１つの検出電極を拡大した透視図である。 図８は、図７に示すＡ－Ａ断面概略図である。 図９は、画素ごとの表示ＯＮ状態における液晶容量値を示す図である。 図１０は、画素ごとの表示ＯＦＦ状態における液晶容量値を示す図である。 図１１は、表示ＯＦＦ状態から表示ＯＮ状態に制御された場合の液晶容量の変化の一例を示す図である。 図１２は、表示ＯＮ状態から表示ＯＦＦ状態に制御された場合の液晶容量の変化の一例を示す図である。 図１３は、検出期間において検出される検出容量値に含まれる画素ごとの液晶容量値の算出手法を説明するための図である。 図１４は、画素の状態が表示ＯＦＦ状態と表示ＯＮ状態との何れかを取り得る場合の表示部上における領域を示す図である。 図１５は、図１４に示す各領域における画素の画素値に対応する液晶容量値を示す図である。 図１６は、第１期間と第２期間との比率を係数化した図である。 図１７は、画素の状態が中間階調を取り得る場合の液晶容量の変化を示す図である。 図１８は、実施形態に係る検出装置における補正容量値算出処理の一例を示すフローチャートである。 図１９は、各画素の画素値（階調値）に対応する液晶容量値テーブルの一例を示す図である。 図２０は、各画素が接続された走査線に対応する第１期間テーブルの一例を示す図である。
　本開示を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態）
　図１は、実施形態に係る液晶表示装置の一構成例を示すブロック図である。
　図１に示すように、液晶表示装置１は、表示パネル１０と、ゲートドライバ１２と、ソースドライバ１３と、検出回路４０とを備えている。表示パネル１０は、画像を表示する表示部２０と、検出面上の外部近接物体を検出するセンサ部３０とを含む。
　表示パネル１０は、表示部２０に静電容量型のセンサ部３０を内蔵して一体化した、所謂インセルタイプあるいはハイブリッドタイプの装置である。具体的には、例えば、表示部２０として使用される基板や電極などの一部の部材と、センサ部３０として使用される基板や電極などの一部の部材とを兼用する。
　図２は、１フレーム期間内における表示期間と検出期間との一例を示す図である。本実施形態において、表示パネル１０は、図２に示すように、１フレーム期間１Ｆにおいて、表示部２０に画像を表示する表示期間Ｐｄと、センサ部３０によりタッチ検出を行う検出期間Ｐｔとを時分割して設けている。これにより、表示動作と検出動作とを両立している。図２に示す表示期間Ｐｄと検出期間Ｐｔとの時分割例は一例であってこれに限るものではない。
　表示部２０は、画像を表示するための複数の画素が設けられている。表示部２０は、映像信号の入力を受けて画像の表示を行う。本実施形態において、表示部２０は、画素を構成する表示素子として液晶表示素子を用いた、例えばＶＡ（Vertical　Alignment：垂直配向）やＥＣＢ（Electrically　Controlled　Birefringence：電界制御複屈折）等の縦電界型の液晶表示デバイスが用いられる。表示部２０は、例えば、ＦＦＳ（Fringe　Field　Switching：フリンジフィールドスイッチング）を含むＩＰＳ（In-Plane　Switching：インプレーンスイッチング）等の横電界型の液晶表示デバイスを用いても良い。
　センサ部３０は、複数の検出電極３１が設けられている。複数の検出電極３１は、検出回路４０に接続されている。なお、図１では、複数の検出電極３１がマトリクス状に配置された例を示したが、検出電極３１の配置はこれに限らない。具体的に、例えば、検出電極３１は、センサ部３０の図１に示す左右方向あるいは上下方向に延びて設けられた構成であっても良い。
　図３は、表示パネルの透視図である。図３に示す例では、センサ部３０の検出面上にＰ列Ｑ行のマトリクス状に複数の検出電極３１が並び、表示部２０の表示面上にＭ列Ｎ行のマトリクス状に画素２５が並ぶ構成を示している。１つの検出電極３１には、複数の画素２５がオーバーラップして配置されている。すなわち、平面視において、複数の検出電極３１は、それぞれ複数の画素２５と重なっている。
　図１において、制御部１００は、ゲートドライバ１２、ソースドライバ１３、及び検出回路４０に制御信号を供給する。制御部１００は、表示動作及び検出動作を制御する回路である。制御部１００は、例えばホストＩＣ（Integrated　Circuit）で構成することができる。
　ゲートドライバ１２は、制御部１００から供給される制御信号に基づいて、表示パネル１０に走査信号Ｇａｔｅ（１），Ｇａｔｅ（２），・・・，Ｇａｔｅ（Ｎ）を供給する回路である。より具体的には、ゲートドライバ１２は、表示期間Ｐｄにおいて複数の走査線ＳＧＬを表示の駆動対象として順次又は同時に選択し、選択した走査線ＳＧＬに走査信号Ｇａｔｅ（１），Ｇａｔｅ（２），・・・，Ｇａｔｅ（Ｎ）を供給する。なお、走査線ＳＧＬは、それぞれ複数の画素が接続される。
　ソースドライバ１３は、制御部１００から供給される制御信号に基づいて、表示部２０の各画素に画素信号Ｓｉｇ（１），Ｓｉｇ（２），・・・，Ｓｉｇ（Ｍ）を供給する回路である。より具体的には、ソースドライバ１３は、表示期間Ｐｄにおいてゲートドライバ１２により選択された走査線ＳＧＬに接続された画素に信号線ＳＤＬを介して画素信号Ｓｉｇ（１），Ｓｉｇ（２），・・・，Ｓｉｇ（Ｍ）を供給する。なお、信号線ＳＤＬは、それぞれ複数の画素が接続される。ソースドライバ１３の機能の一部は、表示パネル１０に搭載されていてもよい。
　検出回路４０は、例えば検出用ＩＣ（Integrated　Circuit）で構成することができる。図４は、センサ部の検出電極と検出回路との接続例を示す模式図である。図４では、センサ部３０に設けられた複数の検出電極３１のうちの１つを例示している。本実施形態において、検出回路４０は、少なくとも、検出電極３１に生じる検出容量値Ｃｒａｗを検出し、当該検出容量値Ｃｒａｗを補正する容量値補正部４１と、検出容量値Ｃｒａｗを補正するための各種パラメータが記憶された記憶部４２とを備える。容量値補正部４１は、例えば制御部１００から入力される画素情報と、記憶部４２に記憶された各種パラメータを用いて、検出容量値Ｃｒａｗを補正する。なお、検出容量値Ｃｒａｗは、検出回路４０から出力された値に基づいた容量値であっても良い。また、検出回路４０は、センサ部３０の検出面上の外部近接物体を検出するための構成部として、信号処理部、座標抽出部、検出タイミング制御部等を含む構成であっても良い。
　本実施形態において、検出回路４０は、所謂自己静電容量方式又は相互静電容量方式によるタッチ検出の基本原理に基づいて、センサ部３０の検出面上の外部近接物体を検出する。図５は、自己静電容量方式によるタッチ検出を適用する表示パネルの断面構造の概略図である。図６は、相互静電容量方式によるタッチ検出を適用する表示パネルの断面構造の概略図である。本実施形態では、表示パネル１０として、縦電界型の反射型液晶表示デバイスを用いた構成について例示しているが、表示パネル１０は、反射型液晶表示デバイスに限らず、透過型液晶表示デバイスや、半透過型液晶表示デバイスであっても良い。なお、図５及び図６では、偏光板等の構成要素を省略している。
　図５及び図６に示すように、表示パネル１０は、アレイ基板（第１基板）２２と、対向基板（第２基板）３２と、液晶層２３とを備えている。対向基板３２は、アレイ基板２２の表面に垂直な方向に対向する。表示パネル１０は、アレイ基板２２と対向基板３２との間に液晶層２３を挟んで構成されている。
　アレイ基板２２は、第１配向膜２７を有している。対向基板３２は、第２配向膜３４を有している。第１配向膜２７及び第２配向膜３４は、例えば、垂直配向膜である。
　アレイ基板２２は、基材２６を有している。なお、表示パネル１０として、バックライトを用いてアレイ基板２２の背面から光を放射する透過型液晶表示デバイスを用いる場合、基材２６は、例えばガラスで形成された透光性基材であっても良い。この場合、基材２６は、透光性を有していれば、ポリエチレンテレフタレートなどの樹脂でも良い。
　アレイ基板２２には、基材２６の液晶層２３側の面に画素電極２１が設けられている。画素電極２１は、光を反射する性質を有する金属材料によって形成されている。画素電極２１の表面には、第１配向膜２７が設けられている。対向基板３２側から入射する光は、画素電極２１で反射されて、対向基板３２を通過して観察者の目に到達する。なお、表示パネル１０として透過型液晶表示デバイスを用いる場合、画素電極２１は、ＩＴＯなどの透光性導電材料によって形成されていても良い。
　対向基板３２は、例えばガラスで形成された透光性基材３３を有している。透光性基材３３は、透光性を有していれば、ポリエチレンテレフタレートなどの樹脂でも良い。
　図５に示す自己静電容量方式によるタッチ検出を適用する構成において、対向基板３２には、透光性基材３３の液晶層２３側の面に検出電極３１が設けられている。検出電極３１は、ＩＴＯなどの透光性導電材料によって形成されている。検出電極３１の表面には、第２配向膜３４が設けられている。検出電極３１は、表示期間Ｐｄにおいて各画素２５の画素電極に対する共通電位を供給する共通電極ＣＯＭＬとして動作する。
　図６に示す相互静電容量方式によるタッチ検出を適用する構成において、対向基板３２には、透光性基材３３の液晶層２３側の面に駆動電極３５が設けられている。駆動電極３５は、ＩＴＯなどの透光性導電材料によって形成されている。駆動電極３５の表面には、第２配向膜３４が設けられている。駆動電極３５は、表示期間Ｐｄにおいて各画素２５の画素電極に対する共通電位を供給する共通電極ＣＯＭＬとして動作する。
　また、対向基板３２には、透光性基材３３の液晶層２３とは反対側の面に検出電極３１が設けられている。検出電極３１は、ＩＴＯなどの透光性導電材料によって形成されている。
　検出回路４０は、検出期間Ｐｔにおいてセンサ部３０の検出電極３１に生じる検出容量値Ｃｒａｗに基づき、センサ部３０の検出面上の外部近接物体を検出する。表示期間Ｐｄにおいて共通電極ＣＯＭＬ（図５に示す構成における検出電極３１、又は、図６に示す構成における駆動電極３５）に共通電位を供給する構成部は、検出回路４０であっても良いし、検出回路４０以外の他の構成部であっても良い。以下、図５に示す自己静電容量方式によるタッチ検出を適用する構成を一例として、本開示の具体的な概念について説明する。
　図７は、表示パネル上の１つの検出電極を拡大した透視図である。図８は、図７に示すＡ－Ａ断面概略図である。図７では、１つの検出電極３１にＲ個の画素２５がオーバーラップして配置された例を示している。図８では、配向膜や偏光板等の構成要素を省略している。
　画素電極２１と検出電極３１との間には、液晶層２３の誘電率に応じた液晶容量値Ｃｇが生じる。すなわち、検出期間Ｐｔにおいてセンサ部３０の検出電極３１に生じる検出容量値Ｃｒａｗには、検出電極３１に重なる画素２５ごとの液晶容量値Ｃｇの総和が含まれている。
　図９は、画素ごとの表示ＯＮ状態における液晶容量値を示す図である。図１０は、画素ごとの表示ＯＦＦ状態における液晶容量値を示す図である。
　縦電界型の液晶表示デバイスでは、液晶分子２４の配向方向によって液晶層２３の誘電率が変化する。これにより、図９に示す表示ＯＮ状態における液晶容量値Ｃｇｏｎと、図１０に示す表示ＯＦＦ状態における液晶容量値Ｃｇｏｆｆとが異なる値となる。より具体的には、表示ＯＮ状態における液晶容量値Ｃｇｏｎは、表示ＯＦＦ状態における液晶容量値Ｃｇｏｆｆよりも大きな値となる（Ｃｇｏｎ＞Ｃｇｏｆｆ）。このため、表示期間Ｐｄにおいて表示部２０に表示される画像によって、検出期間Ｐｔにおいてセンサ部３０の検出電極３１に生じる検出容量値Ｃｒａｗに含まれる液晶容量値Ｃｇの総和が変動し、適切にタッチ検出を行えない場合がある。
　なお、本実施形態において、表示ＯＮ状態とは液晶の長軸の方向がアレイ基板２２および対向基板３２の対向表面に対して第１角度以上とされ、表示ＯＦＦ状態とは液晶の長軸の方向がアレイ基板２２および対向基板３２の対向表面に対して第２角度以下とされる状態である。ここで、第２角度は第１角度より小さい開度とされる。
　液晶の誘電率異方性が正であるポジ型液晶では、表示ＯＮ状態において、画素電極２１と検出電極３１の間に第１電圧以上の電圧が印加され、表示ＯＦＦ状態において、画素電極２１と検出電極３１の間に第２電圧以下の電圧が印加される。ここで、第２電圧は第１電圧よりも小さい電圧とされる。
　液晶の誘電率異方性が負であるネガ型液晶では、表示ＯＦＦ状態において、画素電極２１と検出電極３１の間に第１電圧以上の電圧が印加され、表示ＯＮ状態において、画素電極２１と検出電極３１の間に第２電圧以下の電圧が印加される。ここで、第２電圧は第１電圧よりも小さい電圧とされる。
　なお、表示可能な階調を０％～１００％とした場合に、例えば、表示ＯＦＦ状態は、５％以下の階調とされ、表示ＯＮ状態は、９５％以上の階調とされる。また、表示可能な階調を０％～１００％とした場合に、例えば、表示ＯＦＦ状態は、１％以下の階調とされ、表示ＯＮ状態は９９％以上の階調とすれば、より精度を向上することができる。理想的には、表示可能な階調を０％～１００％とした場合に、例えば、表示ＯＦＦ状態は、０％の階調とされ、表示ＯＮ状態は１００％の階調とされる。なお、モノクロ液晶においては、表示ＯＦＦ状態では黒表示となり、表示ＯＮ状態では白表示となる。カラー液晶においては各々の色成分の階調値により、ＯＦＦ状態およびＯＮ状態が定義される。
　本実施形態において、検出回路４０は、表示部２０に表示される画像に応じて検出電極３１に生じる検出容量値Ｃｒａｗを補正し、補正後の補正容量値に基づき検出動作を行う。以下、検出電極３１に生じる検出容量値Ｃｒａｗの補正概念について説明する。以下の説明において、Ｓフレーム（Ｓは、整数値）における各値には「Ｓ」を付記している。例えば、Ｓフレームにおいて検出電極３１に生じる検出容量値を「ＣｒａｗＳ」とする。
　具体的に、本実施形態では、表示ＯＦＦ状態における液晶容量値Ｃｇｏｆｆを基準容量値Ｃｇｒｅｆとし、画素２５ごとに、検出タイミングにおける液晶容量値ＣｇＳｒｅ（ｒ）と基準容量値Ｃｇｒｅｆとの差分値ΔＣｇＳ（ｒ）を求め、画素２５ごとに求めた差分値ΔＣｇＳ（ｒ）を加算し、当該加算した値を検出容量値ＣｒａｗＳから差し引く。これにより、表示部２０に表示される画像に依らず、検出電極３１に重なる全ての画素２５が表示ＯＦＦ状態であると見做した補正容量値ＣｃｏｒＳを算出することができる。補正容量値ＣｃｏｒＳは、下記（１）式及び下記（２）式で表せる。
Figure JPOXMLDOC01-appb-M000002
　ΔＣｇＳ（ｒ）＝ＣｇＳｒｅ（ｒ）－Ｃｇｒｅｆ　・・・（２）
　ここで、まず、表示部２０に表示される画像が、表示ＯＦＦ状態の画素２５と表示ＯＮ状態の画素２５とで構成された２階調の静止画像である場合について考える。１つの検出電極３１にオーバーラップして配置されたＲ個の画素２５のうち、表示ＯＮ状態である第１階調の画素数をＲ１、表示ＯＦＦ状態である第２階調の画素数をＲ２、表示ＯＮ状態である第１階調の画素２５の液晶容量値ＣｇＳｒｅ１（ｒ）と基準容量値Ｃｇｒｅｆとの差分値をΔＣｇＳ１（ｒ）、表示ＯＦＦ状態である第２階調の画素２５の液晶容量値ＣｇＳｒｅ２（ｒ）と基準容量値Ｃｇｒｅｆとの差分値をΔＣｇＳ２（ｒ）としたとき、上記（１）式は、下記（３）式で表せる。
　ＣｃｏｒＳ＝ＣｒａｗＳ－（Ｒ１×ΔＣｇＳ１（ｒ）＋Ｒ２×ΔＣｇＳ２（ｒ））　・・・（３）
　すなわち、補正容量値ＣｃｏｒＳは、表示部２０に表示される画像を構成する画素２５において、表示ＯＮ状態である第１階調の画素数Ｒ１と、表示ＯＦＦ状態である第２階調の画素数Ｒ２との比率で決まる。このとき、上述したように、表示ＯＦＦ状態における液晶容量値Ｃｇｏｆｆを基準容量値Ｃｇｒｅｆとすると、表示ＯＦＦ状態である第２階調の画素２５では、上記（２）式で示されるΔＣｇＳ２（ｒ）の値は０となる。すなわち、上記（３）式は、下記（４）式で表せる。
　ＣｃｏｒＳ＝ＣｒａｗＳ－Ｒ１×ΔＣｇＳ１（ｒ）　・・・（４）
　すなわち、表示部２０に表示される画像が、表示ＯＦＦ状態である第２階調の画素と表示ＯＮ状態である第１階調の画素とで構成された静止画像であるとき、補正容量値ＣｃｏｒＳは、表示ＯＮ状態である第１階調の画素２５の液晶容量値ＣｇＳｒｅ１（ｒ）（＝Ｃｇｏｎ）と基準容量値Ｃｇｒｅｆとの差分値ΔＣｇＳ１（ｒ）を、表示ＯＮ状態である第１階調の画素数Ｒ１で積算し、当該積算した値を検出容量値ＣｒａｗＳから差し引くことで求めることができる。
　次に、表示部２０に表示される画像を構成する各画素２５の状態がフレーム間で変化する場合について考える。
　表示部２０に表示される画像を構成する各画素２５の状態がフレーム間で変化する場合、検出期間Ｐｔにおいて検出される検出容量値ＣｒａｗＳに含まれる画素２５ごとの液晶容量値ＣｇＳｒｅ（ｒ）は、各画素２５の選択タイミングＴｐｄによって異なる値となる。
　各画素２５は、表示期間Ｐｄにおいて表示ＯＮ状態又は表示ＯＦＦ状態に制御される。例えば、図２に示すように、１フレーム期間１Ｆにおいて表示期間Ｐｄと検出期間Ｐｔとを時分割して設けている場合、当該フレーム期間の表示期間Ｐｄにおける表示状態と前フレーム期間における表示状態とが異なると、時間経過に対する液晶層２３の応答速度に応じた所定の傾きで液晶容量値Ｃｇが変化する。図１１は、表示ＯＦＦ状態から表示ＯＮ状態に制御された場合の液晶容量の変化の一例を示す図である。図１２は、表示ＯＮ状態から表示ＯＦＦ状態に制御された場合の液晶容量の変化の一例を示す図である。
　図１１に示すように、表示ＯＦＦ状態から表示ＯＮ状態に制御される画素２５は、画素２５の選択タイミングＴｐｄにおいて、表示ＯＦＦ状態から表示ＯＮ状態に制御される。同様に、図１２に示すように、表示ＯＮ状態から表示ＯＦＦ状態に制御される画素２５は、画素２５の選択タイミングＴｐｄにおいて、表示ＯＮ状態から表示ＯＦＦ状態に制御される。
　各画素２５の選択タイミングＴｐｄは、各画素２５が接続された走査線ＳＧＬに走査信号Ｇａｔｅ（１），Ｇａｔｅ（２），・・・，Ｇａｔｅ（Ｎ）が供給されたタイミングである。換言すれば、各画素２５の選択タイミングＴｐｄは、表示期間Ｐｄにおいてゲートドライバ１２が走査線ＳＧＬを選択したタイミングである。
　図１１に示すように、画素２５の選択タイミングＴｐｄで画素２５が表示ＯＦＦ状態から表示ＯＮ状態に制御された場合、時間経過に対して所定の傾きで液晶容量値がＣｇｒｅｆ（＝Ｃｇｏｆｆ）からＣｇｏｎまで変化する。このとき、時間経過に対する液晶容量値の傾きを示す係数をｋ１とすると、液晶容量値がＣｇｏｎとなるまでの期間ＰＳＴ（ｒ）は、下記（５）式で表せる。
　ＰＳＴ（ｒ）＝（Ｃｇｏｎ－Ｃｇｒｅｆ）／ｋ１　・・・（５）
　また、図１２に示すように、画素２５の選択タイミングＴｐｄで画素２５が表示ＯＮ状態から表示ＯＦＦ状態に制御された場合、時間経過に対して所定の傾きで液晶容量値がＣｇｏｎからＣｇｒｅｆ（＝Ｃｇｏｆｆ）まで変化する。このとき、時間経過に対する液晶容量値の傾きを示す係数をｋ２とすると、液晶容量値がＣｇｒｅｆ（＝Ｃｇｏｆｆ）となるまでの期間ＰＳＴ（ｒ）は、下記（６）式で表せる。
　ＰＳＴ（ｒ）＝（Ｃｇｒｅｆ－Ｃｇｏｎ）／ｋ２　・・・（６）
　上記（５）式及び上記（６）式において、係数ｋ１と係数ｋ２とは絶対値が同値で極性が異なる。具体的には、係数ｋ１は正極性、係数ｋ２は負極性である。これらの係数ｋ１，ｋ２は、液晶層２３の応答速度に応じた所定値である。図２に示す１フレーム期間（Ｓフレーム期間）内の画素２５の選択タイミングＴｐｄの直前の画素値、すなわち、当該フレーム（Ｓフレーム）の前フレーム（Ｓ－１フレーム）における画素値に対応する液晶容量値をＣｇＳ－１（ｒ）、画素２５の選択タイミングＴｐｄの直後の画素値、すなわち、当該フレームにおける画素値に対応する液晶容量値をＣｇＳ（ｒ）、係数ｋ１，ｋ２の絶対値をｋとすると、上記（５）式及び上記（６）式に示す期間ＰＳＴ（ｒ）は、下記（７）式で表せる。
　ＰＳＴ（ｒ）＝｜ＣｇＳ（ｒ）－ＣｇＳ－１（ｒ）｜／ｋ　・・・（７）
　検出期間Ｐｔにおいて検出される検出容量値ＣｒａｗＳに含まれる各画素２５の液晶容量値ＣｇＳｒｅは、表示期間Ｐｄにおける各画素２５の選択タイミングＴｐｄから、検出期間Ｐｔにおいて検出動作の起点となる検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ）に依存する。以下、上記（７）式に示した期間ＰＳＴ（ｒ）を、「第２期間ＰＳＴ（ｒ）」と呼称する。
　図１３を用いて、検出期間Ｐｔにおいて検出される検出容量値ＣｒａｗＳに含まれる各画素２５の液晶容量値ＣｇＳｒｅの及び算出手法について説明する。図１３は、検出期間において検出される検出容量値に含まれる画素ごとの液晶容量値の算出手法を説明するための図である。図１３では、当該フレームの前フレームにおける画素値に対応する液晶容量値ＣｇＳ－１（ｒ）が、当該フレームにおける画素値に対応する液晶容量値ＣｇＳ（ｒ）よりも小さい場合について例示し、当該フレームの前フレームにおける画素値に対応する液晶容量値ＣｇＳ－１（ｒ）が、当該フレームにおける画素値に対応する液晶容量値ＣｇＳ（ｒ）よりも大きい場合についての例示は省略する。以下、ｎ１ライン及びｎ２ライン（１≦ｎ１＜ｎ２≦Ｎ）の走査線ＳＧＬに接続されている画素２５について説明する。
　図１３では、ｎ１ラインの各画素２５の選択タイミングをＴｐｄ（ｎ１）とし、ｎ２ラインの各画素２５の選択タイミングをＴｐｄ（ｎ２）としている。また、図１３では、ｎ１ラインの各画素２５における液晶容量値ＣｇＳ－１（ｒ）とｎ２ラインの各画素２５における液晶容量値ＣｇＳ－１（ｒ）を同値とし、ｎ１ラインの各画素２５における液晶容量値ＣｇＳ（ｒ）とｎ２ラインの各画素２５における液晶容量値ＣｇＳ（ｒ）とを同値としている。
　図１３に示すように、ｎ１ラインの画素２５では、画素２５の選択タイミングＴｐｄ（ｎ１）から検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ１）が、液晶容量値がＣｇＳ－１（ｒ）からＣｇＳ（ｒ）となるまでの第２期間ＰＳＴ（ｒ）以上（ＰＬ（ｎ１）≧ＰＳＴ（ｒ））となっている。この画素２５の選択タイミングＴｐｄから検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ）が、液晶容量値がＣｇＳ－１（ｒ）からＣｇＳ（ｒ）となるまでの第２期間ＰＳＴ（ｒ）以上（ＰＬ（ｎ）≧ＰＳＴ（ｒ））となる領域に存在する画素２５では、下記（８）式に示すように、検出タイミングＴｐｔにおける液晶容量値ＣｇＳｒｅがＣｇＳ（ｒ）となる。
　図１３に示すように、ｎ１ラインの画素２５では、画素２５の選択タイミングＴｐｄ（ｎ１）から検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ１）が、液晶容量値がＣｇＳ－１（ｒ）からＣｇＳ（ｒ）となるまでの第２期間ＰＳＴ（ｒ）以上（ＰＬ（ｎ１）≧ＰＳＴ（ｒ））となっている。この画素２５の選択タイミングＴｐｄ（ｎ）から検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ）が、各画素２５の選択タイミングＴｐｄから画素２５の画素値に対応する液晶容量値となるまでの第２期間ＰＳＴ（ｒ）以上（ＰＬ（ｎ）≧ＰＳＴ（ｒ））となる領域に存在する画素２５では、補正容量値ＣｃｏｒＳの算出に用いる液晶容量値ＣｇＳｒｅ（ｒ）は、下記（８）式で表せる。
　ＣｇＳｒｅ（ｒ）＝ＣｇＳ（ｒ）　・・・（８）
　一方、ｎ２ラインの画素２５では、画素２５の選択タイミングＴｐｄ（ｎ２）から検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ２）が、液晶容量値がＣｇＳ－１（ｒ）からＣｇＳ（ｒ）となるまでの第２期間ＰＳＴ（ｒ）未満（ＰＬ（ｎ２）＜ＰＳＴ（ｒ））となっている。この各画素２５の選択タイミングＴｐｄ（ｎ）から検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ）が、各画素２５の選択タイミングＴｐｄから画素２５の画素値に対応する液晶容量値となるまでの第２期間ＰＳＴ（ｒ）未満（ＰＬ（ｎ）＜ＰＳＴ（ｒ））となる領域に存在する画素２５では、補正容量値ＣｃｏｒＳの算出に用いる液晶容量値ＣｇＳｒｅ（ｒ）は、下記（９）式及び下記（１０）式で表せる。
　ＣｇＳｒｅ（ｒ）＝（１－α）ＣｇＳ－１（ｒ）＋αＣｇＳ（ｒ）　・・・（９）
　α＝ＰＬ（ｎ）／ＰＳＴ（ｒ）　・・・（１０）
　上記（８）式、又は、上記（９）式及び上記（１０）式を用いて算出した画素２５の液晶容量値ＣｇＳｒｅ（ｒ）を用いて、上記（１）式及び上記（２）式により補正容量値ＣｃｏｒＳを算出することにより、表示部２０に表示される画像に依らず、検出電極３１に重なる全ての画素２５が表示ＯＦＦ状態であると見做した補正容量値ＣｃｏｒＳを算出することができる。
　ここで、各フレームにおける各画素２５の状態が表示ＯＦＦ状態と表示ＯＮ状態との何れかを取り得る場合、すなわち、表示部２０に表示される画像が、表示ＯＦＦ状態の画素２５と表示ＯＮ状態の画素２５との２階調で表される場合について考える。図１４は、画素の状態が表示ＯＦＦ状態と表示ＯＮ状態との何れかを取り得る場合の表示部上における領域を示す図である。図１５は、図１４に示す各領域における画素の画素値に対応する液晶容量値を示す図である。図１４及び図１５では、各画素２５の選択タイミングＴｐｄ（ｎ）から検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ）が、画素２５の表示ＯＦＦ状態における画素値に対応する液晶容量値Ｃｇｏｆｆ（＝Ｃｇｒｅｆ）から画素２５の表示ＯＮ状態における画素値に対応する液晶容量値Ｃｇｏｎとなるまでの第２期間ＰＳＴ（ｒ）以上（ＰＬ（ｎ）≧ＰＳＴ（ｒ））となる領域（第１領域）をＡ、各画素２５の選択タイミングＴｐｄ（ｎ）から検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ）が、画素２５の表示ＯＦＦ状態における画素値に対応する液晶容量値Ｃｇｏｆｆ（＝Ｃｇｒｅｆ）から画素２５の表示ＯＮ状態における画素値に対応する液晶容量値Ｃｇｏｎとなるまでの第２期間ＰＳＴ（ｒ）未満（ＰＬ（ｎ）＜ＰＳＴ（ｒ））となる領域（第２領域）をＢとしている。
　画素２５が前フレームの表示ＯＦＦ状態から表示ＯＮ状態に制御される場合、図１４に示す１ライン目からｔライン目までの領域Ａ（第１領域）に存在する画素２５における液晶容量値ＣｇＳｒｅ（ｒ）は、上記（８）を変形した下記（１１）式で表せる（図１５参照）。
　ＣｇＳｒｅ（ｒ）＝Ｃｇｏｎ　・・・（１１）
　また、図１４に示すｔ＋１ライン目からＮライン目までの領域Ｂ（第２領域）に存在する画素２５における液晶容量値ＣｇＳｒｅ（ｒ）は、上記（９）式を変形した下記（１２）式で表せる（図１５参照）。
　ＣｇＳｒｅ（ｒ）＝（１－α）Ｃｇｏｆｆ＋αＣｇｏｎ　・・・（１２）
　画素２５が前フレームの表示ＯＮ状態から表示ＯＦＦ状態に制御される場合、図１４に示す１ライン目からｔライン目までの領域Ａ（第１領域）に存在する画素２５における液晶容量値ＣｇＳｒｅ（ｒ）は、上記（８）を変形した下記（１３）式で表せる（図１５参照）。
　ＣｇＳｒｅ（ｒ）＝Ｃｇｏｆｆ（＝Ｃｇｒｅｆ）　・・・（１３）
　また、図１４に示すｔ＋１ライン目からＮライン目までの領域Ｂ（第２領域）に存在する画素２５における液晶容量値ＣｇＳｒｅ（ｒ）は、上記（９）式を変形した下記（１４）式で表せる（図１５参照）。
　ＣｇＳｒｅ（ｒ）＝（１－α）Ｃｇｏｎ＋αＣｇｏｆｆ　・・・（１４）
　画素２５が前フレームから表示ＯＦＦ状態のまま変化しない場合、図１４に示す１ライン目からＮライン目までの全ての領域に存在する画素２５において、液晶容量値ＣｇＳｒｅ（ｒ）は、上記（８）を変形した下記（１５）式で表せる（図１５参照）。
　ＣｇＳｒｅ（ｒ）＝Ｃｇｏｆｆ（＝Ｃｇｒｅｆ）　・・・（１５）
　画素２５が前フレームから表示ＯＮ状態のまま変化しない場合、図１４に示す１ライン目からＮライン目までの全ての領域に存在する画素２５において、液晶容量値ＣｇＳｒｅ（ｒ）は、上記（８）を変形した下記（１６）式で表せる（図１５参照）。
　ＣｇＳｒｅ（ｒ）＝Ｃｇｏｎ　・・・（１６）
　図１６は、第１期間と第２期間との比率を係数化した図である。図１６では、領域Ｂ（第２領域）における第１期間ＰＬ（ｎ）と第２期間ＰＳＴ（ｒ）との比率α（＝ＰＬ（ｎ）／ＰＳＴ（ｒ））を、α（ｔ＋１），α（ｔ＋２），・・・，α（Ｎ）としている。
　各画素２５の状態が表示ＯＦＦ状態と表示ＯＮ状態との何れかを取り得る場合、表示ＯＦＦ状態における液晶容量値Ｃｇｏｆｆ（＝Ｃｇｒｅｆ）、表示ＯＮ状態における液晶容量値Ｃｇｏｎ、及び第２期間ＰＳＴ（ｒ）は、固定値と見做すことができる。
　すなわち、領域Ａ（第１領域）に存在する画素２５では、液晶容量値ＣｇＳｒｅ（ｒ）は常に当該フレームの画素２５の表示状態（表示ＯＦＦ状態又は表示ＯＮ状態）における液晶容量値（Ｃｇｏｆｆ（＝Ｃｇｒｅｆ）又はＣｇｏｎ）となる。また、領域Ｂ（第２領域）に存在する画素２５において、第１期間ＰＬ（ｎ）は、画素２５が存在する走査線（ライン）で決まる変数となる。従って、図１６に示すように、領域Ｂ（第２領域）に存在する画素２５の算出に用いる第１期間ＰＬ（ｎ）と第２期間ＰＳＴ（ｒ）との比率α（＝ＰＬ（ｎ）／ＰＳＴ（ｒ））を、画素２５が存在する走査線（ライン）に応じた係数とすることにより、各画素２５が存在する領域（より具体的には、画素２５が存在する走査線（ライン））、前フレームにおける画素２５ごとの表示状態（表示ＯＦＦ状態又は表示ＯＮ状態）、及び当該フレームにおける画素２５ごとの表示状態（表示ＯＦＦ状態又は表示ＯＮ状態）を画素情報として得ることで、液晶容量値ＣｇＳｒｅ（ｒ）を導出することができる。
　より具体的には、第１期間ＰＬ（ｎ）が第２期間ＰＳＴ（ｒ）以上（ＰＬ（ｎ）≧ＰＳＴ（ｒ））であるとき、換言すれば、第１期間ＰＬ（ｎ）と第２期間ＰＳＴ（ｒ）との比率α（＝ＰＬ（ｎ）／ＰＳＴ（ｒ））が１以上であるとき、上記（８）式に示すように、当該フレームの画素２５の表示状態（表示ＯＦＦ状態又は表示ＯＮ状態）における液晶容量値（Ｃｇｏｆｆ（＝Ｃｇｒｅｆ）又はＣｇｏｎ）を、検出タイミングにおける液晶容量値ＣｇＳｒｅ（ｒ）とする。また、第１期間ＰＬ（ｎ）が第２期間ＰＳＴ（ｒ）未満（ＰＬ（ｎ）＜ＰＳＴ（ｒ））であるとき、換言すれば、第１期間ＰＬ（ｎ）と第２期間ＰＳＴ（ｒ）との比率α（＝ＰＬ（ｎ）／ＰＳＴ（ｒ））が１未満であるとき、図１６に示す第１期間ＰＬ（ｎ）と第２期間ＰＳＴ（ｒ）との比率α（＝ＰＬ（ｎ）／ＰＳＴ（ｒ））を上記（９）式に代入して、検出タイミングにおける画素２５ごとの液晶容量値ＣｇＳｒｅ（ｒ）を算出する。このようにして算出した検出タイミングにおける画素２５ごとの液晶容量値ＣｇＳｒｅ（ｒ）を用いて、上記（１）式及び上記（２）式により補正容量値ＣｃｏｒＳを算出することにより、検出電極３１に重なる全ての画素２５が表示ＯＦＦ状態であると見做した補正容量値ＣｃｏｒＳを算出することができる。
　次に、各画素２５が表示ＯＦＦ状態から表示ＯＮ状態までの間の中間階調を取り得る場合、すなわち、表示部２０に表示される画像が、表示ＯＦＦ状態と表示ＯＮ状態とを含む３階調以上の複数階調で表される場合について考える。図１７は、画素の状態が中間階調を取り得る場合の液晶容量の変化を示す図である。
　表示部２０に表示される画像が、例えば、２５６階調の画素で構成され、フレーム間で階調が変化する場合、フレームごとの各画素２５の液晶容量値は、表示ＯＦＦ状態における液晶容量値Ｃｇｏｆｆ（＝Ｃｇｒｅｆ）から表示ＯＮ状態における液晶容量値Ｃｇｏｎまでの範囲内において、フレームごとの各画素２５の階調値に応じた値となる。この場合、図１７に示すように、前フレームにおける画素値（階調値）に対応する液晶容量値ＣｇＳ－１（ｒ）が、当該フレームにおける画素値（階調値）に対応する液晶容量値ＣｇＳ（ｒ）となるまでの第２期間ＰＳＴ（ｒ）の値は、液晶容量値ＣｇＳ－１（ｒ）及び液晶容量値ＣｇＳ（ｒ）によって変動する。具体的に、表示部２０が２５６階調の画素２５で構成される場合、第２期間ＰＳＴ（ｒ）の値が２５６×２５６＝６５５３６通り存在することとなる。このため、図１６に示すように第１期間ＰＬ（ｎ）と第２期間ＰＳＴ（ｒ）との比率を係数化して画素２５ごとの液晶容量値ＣｇＳｒｅ（ｒ）を導出するよりも、上述したように、上記（８）式、又は、上記（９）式及び上記（１０）式を用いて、画素２５ごとの液晶容量値ＣｇＳｒｅ（ｒ）を算出することが望ましい。
　以下、実施形態に係る液晶表示装置１において、画素２５の画素値（階調値）に依らず補正容量値ＣｃｏｒＳを算出可能な補正容量値算出処理について、図１８を参照して説明する。図１８は、実施形態に係る検出装置における補正容量値算出処理の一例を示すフローチャートである。図１８では、図２に示すように、１フレーム期間１Ｆにおいて表示期間Ｐｄと検出期間Ｐｔとを時分割して設けている場合の処理について説明する。
　図１８に示す補正容量値算出処理の前提条件として、検出回路４０の記憶部４２には、容量値補正部４１において検出容量値ＣｒａｗＳを補正するための各種パラメータが予め記憶されている。
　図１９は、各画素の画素値（階調値）に対応する液晶容量値テーブルの一例を示す図である。図２０は、各画素が接続された走査線に対応する第１期間テーブルの一例を示す図である。
　記憶部４２には、容量値補正部４１において検出容量値ＣｒａｗＳを補正するための各種パラメータとして、各画素２５の画素値（階調値）に対応する液晶容量値Ｃｇが、図１９に示す液晶容量値テーブルとして記憶されている。表示ＯＦＦ状態における基準容量値Ｃｇｒｅｆは、図１９に示す液晶容量値テーブルにおいて、画素値（階調値）０における液晶容量値として記憶されている。
　また、記憶部４２には、各画素２５が接続された走査線（ライン）に対応する第１期間ＰＬ（ｎ）が、図２０に示す第１期間テーブルとして記憶されている。また、記憶部４２には、液晶層２３の応答速度に応じた係数の絶対値ｋ（以下、単に「係数ｋ」とも称する）が記憶されている。
　なお、図１９に示す液晶容量値テーブル、図２０に示す第１期間テーブル、及び係数ｋは、制御部１００が保持する態様であっても良い。また、図１９に示す例では、画素２５が２５６階調、すなわち階調値が８ｂｉｔデータである例を示しているが、本開示は画素２５の階調数により限定されるものではない。
　容量値補正部４１は、例えば制御部１００から入力される画素情報に基づき、検出電極３１に重なる画素２５ごとの前回のフレーム期間Ｓ－１における画素値（階調値）に対応する液晶容量値ＣｇＳ－１（ｒ）、今回のフレーム期間Ｓにおける画素値（階調値）に対応する液晶容量値ＣｇＳ（ｒ）、基準容量値Ｃｇｒｅｆ、各画素２５の選択タイミングＴｐｄから検出タイミングＴｐｔまでの第１期間ＰＬ（ｎ）、及び係数ｋを記憶部４２から取得する（ステップＳ１０１）。なお、例えば制御部１００から入力される画素情報は、各画素２５が存在するライン、前回のフレーム期間Ｓ－１における画素２５ごとの画素値（階調値）、及び今回のフレーム期間Ｓにおける画素２５ごとの画素値（階調値）等を含む。
　続いて、容量値補正部４１は、上記（７）式を用いて、各画素２５の選択タイミングＴｐｄから液晶容量値ＣｇＳ（ｒ）に達するまでの第２期間ＰＳＴ（ｒ）を算出する（ステップＳ１０２）。
　容量値補正部４１は、第１期間ＰＬ（ｎ）が第２期間ＰＳＴ（ｒ）以上（ＰＬ（ｎ）≧ＰＳＴ（ｒ））であるか否かを判定する（ステップＳ１０３）。
　第１期間ＰＬ（ｎ）が第２期間ＰＳＴ（ｒ）以上（ＰＬ（ｎ）≧ＰＳＴ（ｒ））である場合（ステップＳ１０３；Ｙｅｓ）、換言すれば、第１期間ＰＬ（ｎ）と第２期間ＰＳＴ（ｒ）との比率α（＝ＰＬ（ｎ）／ＰＳＴ（ｒ））が１以上であるとき、容量値補正部４１は、上記（８）式に示すように、今回のフレーム期間Ｓにおける画素値に対応する液晶容量値ＣｇＳ（ｒ）を検出タイミングにおける画素２５ごとの液晶容量値ＣｇＳｒｅ（ｒ）として（ステップＳ１０４）、上記（１）式及び上記（２）式により補正容量値ＣｃｏｒＳを算出する（ステップＳ１０６）。
　第１期間ＰＬ（ｎ）が第２期間ＰＳＴ（ｒ）未満（ＰＬ（ｎ）＜ＰＳＴ（ｒ））である場合（ステップＳ１０３；Ｎｏ）、換言すれば、第１期間ＰＬ（ｎ）と第２期間ＰＳＴ（ｒ）との比率α（＝ＰＬ（ｎ）／ＰＳＴ（ｒ））が１未満であるとき、容量値補正部４１は、上記（９）式及び上記（１０）式を用いて、検出タイミングにおける画素２５ごとの液晶容量値ＣｇＳｒｅ（ｒ）を算出し（ステップＳ１０５）、算出した検出タイミングにおける画素２５ごとの液晶容量値ＣｇＳｒｅ（ｒ）を用いて、上記（１）式及び上記（２）式により補正容量値ＣｃｏｒＳを算出する（ステップＳ１０６）。
　これにより、表示部２０に表示される画像に依らず、検出電極３１に重なる全ての画素２５が表示ＯＦＦ状態であると見做した補正容量値ＣｃｏｒＳを算出することができる。
　容量値補正部４１は、全ての検出電極３１に生じる検出容量値ＣｒａｗＳに対して、図１８に示す補正容量値算出処理を実施する。これにより、表示動作に伴う検出電極３１の容量値の変化による検出精度の低下を抑制することができ、適切にタッチ検出を行うことができる。
　本実施形態により、液晶表示装置１は、表示動作に伴う検出電極の容量値の変化による検出精度の低下を抑制することができる。
　以上、本開示の好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
１　液晶表示装置
１０　表示パネル
１２　ゲートドライバ
１３　ソースドライバ
２０　表示部
２１　画素電極
２２　アレイ基板（第１基板）
２３　液晶層
２４　液晶分子
２５　画素
２６　基材
２７　第１配向膜
３０　センサ部
３１　検出電極
３２　対向基板（第２基板）
３３　透光性基材
３４　第２配向膜
３５　駆動電極
４０　検出回路
４１　容量値補正部
４２　記憶部
１００　制御部

Claims (12)

  1. 　第１基板と第２基板との間に設けられた液晶層と、
    　外部近接物体を検出するための検出電極と、
    　平面視において前記検出電極とオーバーラップする複数の画素と、
    　前記検出電極に生じる検出容量値を検出する検出回路と、
    　を備え、
    　複数の前記画素の各々と前記検出電極との間に生じる液晶容量値は、第１階調時における第１容量値と、前記第１階調よりも小さい第２階調時における第２容量値とを有し、
    　前記検出回路は、
    　複数の前記画素において、前記第１階調とされる画素数と前記第２階調とされる画素数との比率に応じて前記検出容量値の補正を行う、
    　液晶表示装置。
  2. 　前記第１階調は、前記画素において９５％以上の階調とされ、
    　前記第２階調は、前記画素において５％以下の階調とされる、
    　請求項１に記載の液晶表示装置。
  3. 　前記液晶容量値は、前記第２容量値を基準容量値とし、
    　前記検出回路は、
    　前記第１容量値と前記基準容量値との差分を前記第１階調とされる画素数で積算し、当該積算した値を前記検出容量値から差し引いて前記検出容量値を補正する、
    　請求項１又は２に記載の液晶表示装置。
  4. 　第１基板と第２基板との間に設けられた液晶層と、
    　外部近接物体を検出するための検出電極と、
    　平面視において前記検出電極とオーバーラップする複数の画素と、
    　前記検出電極に生じる検出容量値を検出する検出回路と、
    　を備え、
    　複数の前記画素の各々と前記検出電極との間に生じる液晶容量値は、前記画素の所定の階調における容量値を基準容量値とし、
    　前記検出回路は、
    　複数の前記画素ごとに、前記検出容量値の検出タイミングにおける当該画素の液晶容量値と前記基準容量値との差分値を求め、複数の前記画素ごとの前記差分値を加算し、当該加算した値を前記検出容量値から差し引いて前記検出容量値を補正する、
    　液晶表示装置。
  5. 　前記基準容量値とする前記画素の階調は、前記画素において５％以下の階調とされる、
    　請求項４に記載の液晶表示装置。
  6. 　複数の前記画素が接続された複数の走査線を備え、
    　前記液晶容量値は、第１階調時における第１容量値と、前記第１階調よりも小さい第２階調時における第２容量値とを有し、
    　前記第１階調は、前記画素において９５％以上の階調とされ、
    　前記第２階調は、前記画素において５％以下の階調とされ、
    　前記画素が接続された走査線の選択タイミングから前記検出容量値の検出タイミングまでの期間を第１期間とし、
    　前記画素が接続された走査線の選択タイミングから前記液晶容量値が当該画素の階調に応じた前記第１容量値又は前記第２容量値となるまでの期間を第２期間とし、
    　前記第１期間が前記第２期間以上である領域を第１領域とし、
    　前記第１期間が前記第２期間未満である領域を第２領域とし、
    　前記検出回路は、
    　前記画素が前記第１領域に存在する場合に、前記第１容量値を前記検出タイミングにおける当該画素の液晶容量値とし、
    　前記画素が前記第２領域に存在する場合に、前記第１期間と前記第２期間との比率に応じた係数を前記第１容量値に乗じて前記検出タイミングにおける当該画素の液晶容量値とする、
    　請求項５に記載の液晶表示装置。
  7. 　前記検出回路は、
    　前記検出容量値をＣｒａｗＳ、複数の前記画素の数をＲ、前記検出タイミングにおける液晶容量値をＣｇＳｒｅ（ｒ）、前記基準容量値をＣｇｒｅｆ、前記検出容量値の補正後の値をＣｃｏｒＳとしたとき、下記（１）式及び下記（２）式を用いて前記検出容量値の補正後の値ＣｃｏｒＳを算出する、
    　請求項４又は５に記載の液晶表示装置。
    Figure JPOXMLDOC01-appb-M000001
     　ΔＣｇＳ（ｒ）＝ＣｇＳｒｅ（ｒ）－Ｃｇｒｅｆ　・・・（２）
  8. 　複数の前記画素が接続された複数の走査線を備え、
    　前記画素が接続された走査線の選択タイミングから前記検出容量値の検出タイミングまでの期間を第１期間とし、
    　前記画素が接続された走査線の選択タイミングから前記液晶容量値が当該画素の階調値に対応する容量値となるまでの期間を第２期間とし、
    　前記検出回路は、
    　前記第１期間が前記第２期間以上である場合に、前記画素の階調値に対応する容量値を前記検出タイミングにおける当該画素の液晶容量値とする、
    　請求項７に記載の液晶表示装置。
  9. 　前記検出回路は、
    　前記第１期間が前記第２期間未満である場合に、前記選択タイミングの直前の前記画素の階調値に対応する液晶容量値をＣｇＳ－１（ｒ）、前記選択タイミングの直後の前記画素の階調値に対応する液晶容量値をＣｇＳ（ｒ）、前記第１期間をＰＬ（ｎ）、前記第２期間をＰＳＴ（ｒ）としたとき、下記（３）式及び下記（４）式を用いて前記検出タイミングにおける前記画素ごとの液晶容量値ＣｇＳｒｅ（ｒ）を算出する、
    　請求項８に記載の液晶表示装置。
    　ＣｇＳｒｅ（ｒ）＝（１－α）ＣｇＳ－１（ｒ）＋αＣｇＳ（ｒ）　・・・（３）
    　α＝ＰＬ（ｎ）／ＰＳＴ（ｒ）　・・・（４）
  10. 　前記検出回路は、
    　前記液晶容量値ＣｇＳ－１（ｒ）から前記液晶容量値ＣｇＳ（ｒ）に至るまでの時間経過に対する容量値の傾きを示す係数の絶対値をｋとしたとき、下記（５）式を用いて前記第２期間ＰＳＴ（ｒ）を算出する、
    　請求項９に記載の液晶表示装置。
    　ＰＳＴ（ｒ）＝｜ＣｇＳ（ｒ）－ＣｇＳ－１（ｒ）｜／ｋ　・・・（５）
  11. 　前記検出電極を複数有する、
    　請求項１から１０の何れか一項に記載の液晶表示装置。
  12. 　縦電界型の反射型液晶表示デバイスである、
    　請求項１から１１の何れか一項に記載の液晶表示装置。
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