WO2021229740A1 - 半導体装置及びその製造方法 - Google Patents

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region
layer
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晴彦 芹澤
達夫 千々松
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株式会社ソシオネクスト
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    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • CFET complementary field effect transistor
  • Forksheet transistor An element called a forksheet transistor is also known.
  • nanowire or nanosheet channels are arranged so as to sandwich a wall-shaped insulating film in between.
  • Fork sheet transistors are also suitable for miniaturization of semiconductor devices.
  • An object of the present invention is to provide a semiconductor device capable of further miniaturization and a method for manufacturing the same.
  • the semiconductor device sandwiches the substrate, the first semiconductor layer arranged on the substrate, and the first semiconductor layer on the substrate in the first direction in a plan view.
  • the first semiconductor region and the second semiconductor region arranged in the above, the second semiconductor layer arranged above the first semiconductor layer, and the first semiconductor region and the second semiconductor region, respectively.
  • a third semiconductor region and a fourth semiconductor region arranged with the second semiconductor layer interposed therebetween, and on the substrate, the first direction in a plan view.
  • a third semiconductor layer arranged side by side with the first semiconductor layer in a second direction different from the above, and the third semiconductor layer on the substrate in the first direction in a plan view.
  • a resistance element including a structure such as a CFET.
  • FIG. 1 is a diagram showing a configuration of a circuit included in the semiconductor device according to the embodiment.
  • FIG. 2 is a schematic diagram (No. 1) showing the planar configuration of the buffer.
  • FIG. 3 is a schematic diagram (No. 2) showing the planar configuration of the buffer.
  • FIG. 4 is a cross-sectional view (No. 1) showing the buffer.
  • FIG. 5 is a cross-sectional view (No. 2) showing the buffer.
  • FIG. 6 is a cross-sectional view (No. 3) showing the buffer.
  • FIG. 7 is a cross-sectional view (No. 4) showing the buffer.
  • FIG. 8 is a cross-sectional view (No. 5) showing the buffer.
  • FIG. 9 is a plan view (No. 1) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 10 is a plan view (No. 2) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 11 is a plan view (No. 3) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 12 is a plan view (No. 4) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 13 is a plan view (No. 5) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 14 is a plan view (No. 6) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 15 is a plan view (No. 7) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 16 is a plan view (No. 7) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 17 is a plan view (No. 9) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 18 is a plan view (No. 10) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 19 is a plan view (No. 11) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 20 is a plan view (No. 12) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 21 is a plan view (No. 13) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 22 is a plan view (No. 14) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 23 is a plan view (No. 15) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 24 is a plan view (No. 16) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 25 is a cross-sectional view (No. 1) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 26 is a cross-sectional view (No. 2) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 27 is a cross-sectional view (No. 3) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 28 is a cross-sectional view (No. 4) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 29 is a cross-sectional view (No. 15) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 24 is a plan view (No. 16) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 30 is a cross-sectional view (No. 6) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 31 is a cross-sectional view (No. 7) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 32 is a cross-sectional view (No. 8) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 33 is a cross-sectional view (No. 9) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 34 is a cross-sectional view (No. 10) showing a method of manufacturing the semiconductor device according to the embodiment.
  • FIG. 35 is a cross-sectional view (No.
  • FIG. 11 showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 36 is a cross-sectional view (No. 12) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 37 is a cross-sectional view (No. 13) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 38 is a cross-sectional view (No. 14) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 39 is a cross-sectional view (No. 15) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 40 is a cross-sectional view (No. 16) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 41 is a cross-sectional view (No.
  • FIG. 42 is a cross-sectional view (No. 18) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 43 is a cross-sectional view (No. 19) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 44 is a cross-sectional view (No. 20) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 45 is a cross-sectional view (No. 21) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 46 is a cross-sectional view (No. 22) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 47 is a cross-sectional view (No.
  • FIG. 48 is a cross-sectional view (No. 24) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 49 is a cross-sectional view (No. 25) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 50 is a cross-sectional view (No. 26) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 51 is a cross-sectional view (No. 27) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 52 is a cross-sectional view (No. 28) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 53 is a cross-sectional view (No.
  • FIG. 54 is a cross-sectional view (No. 30) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 55 is a cross-sectional view (No. 31) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 56 is a cross-sectional view (No. 32) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 57 is a cross-sectional view (No. 33) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 58 is a cross-sectional view (No. 34) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 59 is a cross-sectional view (No. 30) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 60 is a cross-sectional view (No. 36) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 61 is a cross-sectional view (No. 37) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 62 is a cross-sectional view (No. 38) showing a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 63 is a cross-sectional view (No. 39) showing a method of manufacturing a semiconductor device according to an embodiment.
  • the embodiment will be specifically described with reference to the attached drawings.
  • components having substantially the same functional configuration may be designated by the same reference numerals to omit duplicate explanations.
  • the two directions parallel to the surface of the substrate and orthogonal to each other are defined as the X direction and the Y direction, and the direction perpendicular to the surface of the substrate is defined as the Z direction.
  • the n-channel field-effect transistor may be referred to as an nFET
  • the p-channel field-effect transistor may be referred to as a pFET.
  • the agreement of arrangement in the present disclosure does not strictly exclude those that are inconsistent due to manufacturing variation, and even if the arrangement is misaligned due to manufacturing variation. It can be considered that the arrangements match.
  • FIG. 1 is a diagram showing a configuration of a circuit included in the semiconductor device according to the embodiment.
  • the semiconductor device 100 has a buffer BU, a VDD wiring to which the power potential of VDD is supplied, and a VSS wiring to which the power potential of VSS is supplied.
  • VDD wiring is sometimes called power supply wiring.
  • the power supply potential of VSS is, for example, the ground potential, and the VSS wiring may be called the ground wiring.
  • the buffer BU has an inverter 1 and an inverter 2.
  • the input signal IN is input to the inverter 1, the output of the inverter 1 is input to the inverter 2, and the output signal OUT is output from the inverter 2.
  • the inverter 1 has a p-channel field effect transistor (pFET) 1P and an n-channel field effect transistor (nFET) 1N
  • the inverter 2 has a pFET 2P and an nFET 2N.
  • FIGS. 2 and 3 are schematic views showing a planar configuration of the buffer BU.
  • FIG. 2 mainly shows the layout of nFET1N and pFET2P.
  • FIG. 3 mainly shows the layout of pFET1P and nFET2N. Except for the structures shown in both FIGS. 2 and 3, the structures shown in FIG. 3 are located above the structures shown in FIG. 4, FIG. 5, FIG. 6, FIG. 7 and FIG. 8 are cross-sectional views showing a buffer BU.
  • FIG. 4 corresponds to a cross-sectional view taken along the line IV-IV in FIGS. 2 and 3.
  • FIG. 5 corresponds to a cross-sectional view taken along the VV line in FIGS. 2 and 3.
  • FIG. 6 corresponds to a cross-sectional view taken along the line VI-VI in FIGS. 2 and 3.
  • FIG. 7 corresponds to a cross-sectional view taken along the line VII-VII in FIGS. 2 and 3.
  • FIG. 8 corresponds to a cross-sectional view taken along the line VIII-VIII in FIGS. 2 and 3.
  • the element separation film 102 is formed on the surface of the substrate 101.
  • the element separation membrane 102 is formed by, for example, an STI (Shallow Trench Isolation) method.
  • a plurality of grooves extending in the X direction are formed in the substrate 101 and the element separation membrane 102, and power supply lines 910 and 920 are formed in these grooves via the insulating film 104.
  • the surfaces of the power supply lines 910 and 920 are covered with the insulating film 103.
  • the surface of the element separation membrane 102 and the surface of the insulating film 103 may or may not be flush with the surface of the substrate 101.
  • the power lines 910 and 920 are embedded in the substrate 101.
  • the power supply lines 910 and 920 having such a structure may be referred to as BPR (Buried Power Rail).
  • the power supply line 910 corresponds to the VDD wiring
  • the power supply line 920 corresponds to the VSS wiring.
  • two regions 10 and 20 arranged in the X direction are defined by the element separation membrane 102.
  • the inverter 1 is formed in the region 10
  • the inverter 2 is formed in the region 20.
  • the laminated transistor structure 11 is formed on the substrate 101.
  • the laminated transistor structure 11 includes a gate electrode 110, nanosheets 121 and 122, a gate insulating film 130, and a spacer 140.
  • the gate electrode 110 extends in the Y direction and rises in the Z direction.
  • the nanosheets 121 and 122 penetrate the gate electrode 110 in the X direction and are arranged in the Y and Z directions.
  • the gate insulating film 130 is formed between the gate electrode 110 and the nanosheets 121 and 122.
  • the gate electrode 110 and the gate insulating film 130 are formed so as to recede from both ends of the nanosheets 121 and 122, and a spacer 140 is formed in the recessed portions.
  • a spacer 140 is formed between the n-type semiconductor layer 161 and the p-type semiconductor layer 163, which will be described later, and the gate electrode 110 in the X direction.
  • the number of nanosheets 121 and 122 arranged in the Z direction is 2, respectively, and the two nanosheets 122 are arranged above the two nanosheets 121.
  • the thickness of the nanosheets 121 and 122 is, for example, about 5 nm.
  • the number of nanosheets 121 and 122 may be 1 or 3 or more, respectively. Further, the numbers of the nanosheets 121 and the nanosheets 122 may be the same or different.
  • two n-type semiconductor layers 161 in contact with the end of the nanosheet 121 are formed so as to sandwich the gate electrode 110 in the X direction.
  • Two local wirings 162 in contact with the n-type semiconductor layer 161 are formed so as to sandwich the gate electrode 110 in the X direction.
  • Two p-type semiconductor layers 163 in contact with the end of the nanosheet 122 are formed so as to sandwich the gate electrode 110 in the X direction.
  • Two local wirings 164 in contact with the p-type semiconductor layer 163 are formed so as to sandwich the gate electrode 110 in the X direction.
  • An insulating film 31 is formed between the local wiring 162 and the local wiring 164.
  • the n-type semiconductor layer 161 is an n-type Si layer
  • the p-type semiconductor layer 163 is a p-type SiGe layer.
  • silicon oxide, silicon nitride, or the like can be used for the insulating film 31.
  • a contact hole 312 is formed in the insulating film 31 between the local wiring 162 and the local wiring 164.
  • the local wiring 164 is electrically connected to the local wiring 162 through a conductor in the contact hole 312.
  • a part of the gate electrode 110, a nanosheet 121, a part of the gate insulating film 130, and an n-type semiconductor layer 161 are included in the nFET1N.
  • one n-type semiconductor layer 161 functions as a source region
  • the other n-type semiconductor layer 161 functions as a drain region
  • the nanosheet 121 functions as a channel.
  • a part of the gate electrode 110, a nanosheet 122, a part of the gate insulating film 130, and a p-type semiconductor layer 163 are included in the pFET 1P.
  • one p-type semiconductor layer 163 functions as a source region, the other p-type semiconductor layer 163 functions as a drain region, and the nanosheet 122 functions as a channel.
  • the n-type semiconductor layer 161 and the substrate 101 may be electrically connected or may be electrically separated by an insulating film formed between them.
  • the laminated transistor structure 21 is formed on the substrate 101.
  • the laminated transistor structure 21 includes a gate electrode 210, nanosheets 221 and 222, a gate insulating film 230, and a spacer 240.
  • the gate electrode 210 extends in the Y direction and rises in the Z direction.
  • the nanosheets 221 and 222 penetrate the gate electrode 210 in the X direction and are arranged in the Y direction and the Z direction.
  • the gate insulating film 230 is formed between the gate electrode 210 and the nanosheets 221 and 222.
  • the gate electrode 210 and the gate insulating film 230 are formed so as to recede from both ends of the nanosheets 221 and 222, and a spacer 240 is formed in the retracted portion.
  • a spacer 240 is formed between the p-type semiconductor layer 261 and the n-type semiconductor layer 263, which will be described later, and the gate electrode 210 in the X direction.
  • the number of nanosheets 221 and 222 arranged in the Z direction is 2, respectively, and the two nanosheets 222 are arranged above the two nanosheets 221.
  • the thickness of the nanosheets 221 and 222 is, for example, 10 nm or less, preferably 5 nm or less.
  • the number of nanosheets 221 and 222 may be 1 or 3 or more, respectively. Further, the numbers of the nanosheets 221 and the nanosheets 222 may be the same or different.
  • two p-type semiconductor layers 261 in contact with the end portion of the nanosheet 221 are formed so as to sandwich the gate electrode 210 in the X direction.
  • Two local wirings 262 in contact with the p-type semiconductor layer 261 are formed so as to sandwich the gate electrode 210 in the X direction.
  • Two n-type semiconductor layers 263 in contact with the end of the nanosheet 222 are formed so as to sandwich the gate electrode 210 in the X direction.
  • Two local wirings 264 in contact with the n-type semiconductor layer 263 are formed so as to sandwich the gate electrode 210 in the X direction.
  • An insulating film 32 is formed between the local wiring 262 and the local wiring 264.
  • the p-type semiconductor layer 261 is a p-type SiGe layer
  • the n-type semiconductor layer 263 is an n-type Si layer.
  • silicon oxide, silicon nitride, or the like can be used for the insulating film 32.
  • a contact hole 322 is formed in the insulating film 32 between the local wiring 262 and the local wiring 264.
  • the local wiring 264 is electrically connected to the local wiring 262 through a conductor in the contact hole 322.
  • the p-type semiconductor layer 261 and the substrate 101 may be electrically connected or may be electrically separated by an insulating film formed between them.
  • a part of the gate electrode 210, a nanosheet 221 and a part of the gate insulating film 230 and a p-type semiconductor layer 261 are included in the pFET 2P.
  • one p-type semiconductor layer 261 functions as a source region
  • the other p-type semiconductor layer 261 functions as a drain region
  • the nanosheet 221 functions as a channel.
  • a part of the gate electrode 210, a nanosheet 222, a part of the gate insulating film 230, and an n-type semiconductor layer 263 are included in the nFET 2N.
  • one n-type semiconductor layer 263 functions as a source region
  • the other n-type semiconductor layer 263 functions as a drain region
  • the nanosheet 222 functions as a channel.
  • an insulating film is formed between the gate electrodes 110 and 210 and the substrate 101, and they are electrically separated from each other.
  • the local wiring 162 extends in the Y direction.
  • the local wiring 162 extends above the power supply line 910.
  • a contact hole 311 is formed in the insulating film 103 between the local wiring 162 and the power supply line 910.
  • the local wiring 162 is connected to the power supply line 910 through a conductor in the contact hole 311.
  • the local wiring 262 extends in the Y direction.
  • the local wiring 262 extends above the power line 920.
  • a contact hole 321 is formed in the insulating film 103 between the local wiring 262 and the power supply line 920.
  • the local wiring 262 is connected to the power supply line 920 through a conductor in the contact hole 321.
  • An insulating wall 50 is provided between the area 10 and the area 20 on the substrate 101.
  • the wall 50 extends in the X direction and rises in the Z direction.
  • the wall 50 comprises a side surface 51 and a side surface 52 opposite to the side surface 51, the side surface 51 in contact with the nanosheets 121 and 122, and the side surface 52 in contact with the nanosheets 221 and 222.
  • the width of the wall 50 that is, the distance between the side surface 51 and the side surface 52 is, for example, 15 nm or less, preferably 8 nm or less.
  • the sidewall 55 is formed so as to sandwich the gate electrodes 110 and 210 together with the wall 50 in the Y direction.
  • An insulating film 61 is formed on the side of the sidewall 55.
  • the insulating film 63 is formed between the insulating film 61 and the local wiring 164 and 264, and as shown in FIG. 6, the insulating film 62 is formed between the insulating film 61 and the local wiring 262. Has been done.
  • An insulating film 64 is formed on the wall 50, the gate electrodes 110 and 210, the spacers 140 and 240, the local wirings 164 and 264, the sidewall 55, and the insulating films 61 and 63, and the insulating film 64 is formed on the insulating film 64.
  • the insulating film 65 is formed on the surface.
  • Contact holes 313 reaching the local wiring 162 are formed in the insulating films 64, 63 and 31, and contact holes 323 reaching the local wiring 262 are formed in the insulating films 64, 63 and 32.
  • the contact hole 313 is formed above the contact hole 311 and the contact hole 323 is formed above the contact hole 321.
  • Signal lines 411 and 421 are formed in the insulating film 64.
  • the signal line 411 is connected to the local wiring 162 through a conductor in the contact hole 313.
  • the signal line 421 is connected to the local wiring 262 through a conductor in the contact hole 323.
  • the insulating film 64 is formed with a contact hole 314 reaching the gate electrode 110, a contact hole 315 reaching one local wiring 164, and a contact hole 316 reaching the other local wiring 164.
  • the insulating film 64 is formed with a contact hole 324 reaching the gate electrode 210, a contact hole 325 reaching one local wiring 264, and a contact hole 326 reaching the other local wiring 264.
  • Signal lines 412, 413, 414, 422, 423 and 424 are formed in the insulating film 64.
  • the signal line 412 is connected to the gate electrode 110 through a conductor in the contact hole 314.
  • the signal line 413 is connected to one local wiring 164 through a conductor in the contact hole 315.
  • the signal line 414 is connected to the other local wiring 164 through a conductor in the contact hole 316.
  • the signal line 423 is connected to the gate electrode 210 through a conductor in the contact hole 324.
  • the signal line 424 is connected to one local wiring 264 through a conductor in the contact hole 325.
  • the signal line 422 is connected to the other local wiring 264 through a conductor in the contact hole 326.
  • the insulating film 65 is formed with a contact hole 317 reaching the signal line 414, a contact hole 318 reaching the signal line 413, and a contact hole 319 reaching the signal line 411.
  • the insulating film 65 is formed with a contact hole 327 reaching the signal line 423, a contact hole 328 reaching the signal line 421, and a contact hole 329 reaching the signal line 424.
  • Signal lines 431, 432 and 433 are formed in the insulating film 65.
  • the signal line 431 is connected to the signal line 413 through the conductor in the contact hole 318, and is connected to the signal line 421 through the conductor in the contact hole 328.
  • the signal line 432 is connected to the signal line 414 through the conductor in the contact hole 317, and is connected to the signal line 423 through the conductor in the contact hole 327.
  • the signal line 433 is connected to the signal line 411 through the conductor in the contact hole 319, and is connected to the signal line 424 through the conductor in the contact hole 329.
  • the input signal IN is input to the signal line 412, and the output signal OUT is output from the signal line 422.
  • ruthenium (Ru), molybdenum (Mo), cobalt (Co), tungsten (W), or the like is used as the material for the power supply lines 910 and 920.
  • copper (Cu), ruthenium (Ru), molybdenum (Mo), cobalt (Co) and the like are used as materials for the signal lines 411 to 414, 421 to 424 and 431 to 433.
  • a conductive base film for example, a tantalum (Ta) film or tantalum nitride (TaN) film, but when ruthenium is used, the base film is used. It does not have to be formed.
  • copper (Cu), ruthenium (Ru), molybdenum (Mo), cobalt (Co), tungsten (W), or the like is used as the material for the local wiring 162, 164, 262, and 264.
  • a conductive base film for example, a titanium (Ti) film or titanium nitride (TiN) film, but when molybdenum or ruthenium is used, it is below. It is not necessary to form the ground film.
  • the conductor (via) in the contact hole for example, the same material as the material for local wiring can be used.
  • a semiconductor such as silicon (Si) can be used for the substrate 101.
  • semiconductors such as silicon (Si) can be used for the nanosheets 121, 122, 221 and 222.
  • semiconductors such as silicon (Si) can be used for the nanosheets 121, 122, 221 and 222.
  • semiconductors such as silicon (Si) can be used for the p-type semiconductor layers 163 and 261
  • semiconductors such as silicon, silicon carbide (SiC), and silicon germanium (SiGe) containing boron (B) as p-type impurities can be used.
  • semiconductors such as silicon, silicon carbide, and silicon germanium containing phosphorus (P) as n-type impurities can be used.
  • conductive materials such as titanium (Ti), titanium nitride (TiN), and polycrystalline silicon (polySi) can be used for the gate electrodes 110 and 210.
  • high dielectric materials such as hafnium oxide, aluminum oxide, hafnium and aluminum oxide can be used for the gate insulating films 130 and 230.
  • the gate insulating film 130 formed on the nanosheet 121 and the gate insulating film 130 formed on the nanosheet 122 may contain different materials.
  • the gate insulating film 230 formed on the nanosheet 221 and the gate insulating film 230 formed on the nanosheet 222 may contain different materials.
  • the local wiring and signal lines are formed by the dual damascene method together with the contact holes arranged below them. Further, the local wiring and the signal line may be formed by the single damascene method separately from the contact holes arranged below them.
  • silicon oxide, silicon nitride or the like can be used as the material of the sidewall 55, the spacers 140 and 240, and the insulating wall 50.
  • FIGS. 9 to 24 are plan views showing a method of manufacturing a semiconductor device according to an embodiment.
  • 25 to 37 are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment.
  • 25 to 37 show changes in cross section along lines IV-IV in FIGS. 2 and 3.
  • 38 to 44 are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment.
  • 38 to 44 show changes in cross section along the VV line in FIGS. 2 and 3.
  • 45 to 48 are cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment.
  • 45 to 48 show changes in cross section along lines VI-VI in FIGS. 2 and 3.
  • 49 to 63 are sectional views showing a method of manufacturing a semiconductor device according to an embodiment. 49 to 63 show changes in cross section along lines VII-VII in FIGS. 2 and 3. In FIGS. 12 to 24, the insulating film other than the gate insulating film is omitted.
  • the SiGe film 71, the Si film 81, the SiGe film 72, the Si film 82, the SiGe film 73, the Si film 83, the SiGe film 74, and the Si film are placed on the substrate 101.
  • the 84 and the SiGe film 75 are formed.
  • the Si films 81 and 82 become nanosheets 121 and 221 and the Si films 83 and 84 become nanosheets 122 and 222.
  • the thickness of the Si films 81 to 84 is, for example, about 5 nm.
  • the thickness of the SiGe film 71 to 75 is, for example, about 5 nm to 8 nm.
  • the SiGe film 73 may be thicker than the SiGe films 71, 72, 74 and 75.
  • the SiGe films 71 to 75 and the Si films 81 to 84 are formed by, for example, an epitaxial growth method.
  • the laminated layers of the SiGe films 71 to 75 and the Si films 81 to 84 are subsequently etched and patterned into a plate shape protruding from the substrate 101.
  • fins 91 and 92 extending in the Y direction are formed so as to correspond to the regions 10 and 20, respectively.
  • the fins 91 and 92 are arranged in the X direction.
  • a groove 105 for the element separation film 102 is formed on the surface of the substrate 101 on the side of the fins 91 and 92 in a plan view.
  • the element separation membrane 102 is formed in the groove 105.
  • the element separation membrane 102 defines, for example, two regions 10 and 20 arranged in the X direction.
  • an insulating film 106 that covers the upper surfaces and side surfaces of the fins 91 and 92 and covers the upper surface of the element separation film 102 is formed.
  • the insulating film 106 is formed so as to fill the gap between the fins 91 and 92.
  • the insulating wall 50 is formed by etching the insulating film 106 so as to remain in the gap between the fins 91 and 92.
  • the wall 50 has a side surface 51 in contact with the fin 91 and a side surface 52 in contact with the fin 92.
  • the insulating film 106 may be formed before the element separation film 102 is formed, the insulating film 106 may be etched so as to remain in the gap between the fins 91 and 92, and then the element separation film 102 may be formed. ..
  • a wall 50 is formed in the groove 105 between the fins 91 and 92 instead of the element separation membrane 102.
  • the element separation film 102 and the insulating film 106 may be formed collectively, and then the insulating film 106 may be etched so as to remain in the gap between the fins 91 and 92.
  • a plurality of grooves extending in the X direction for the power supply lines 910 and 920 are formed in the element separation membrane 102 and the substrate 101, and are insulated along the bottom surface and the side surface of these grooves.
  • the film 104 is formed.
  • the power supply lines 910 and 920 are formed on the insulating film 104, and the insulating film 103 is formed on the power supply lines 910 and 920.
  • the formation of the groove, the formation of the insulating film 104, the formation of the power supply lines 910 and 920, and the formation of the insulating film 103 may be performed before the formation of the wall 50.
  • the sacrifice gate 107 and the sidewall 55 are formed.
  • the sacrificial gate 107 is, for example, a polycrystalline silicon film.
  • the sidewall 55 can be formed, for example, by forming an insulating film and etching back.
  • the insulating film 61 is formed.
  • a silicon oxide film is formed, and the upper surface of the silicon oxide film is polished by chemical mechanical polishing (CMP) until the sacrificial gate 107 and the sidewall 55 are exposed.
  • CMP chemical mechanical polishing
  • the insulating film 61 is selectively removed and exposed from the sacrificial gate 107 and the sidewall 55 of the fins 91 and 92 in the region where the gate electrode and the local wiring are to be formed. Remove the removed part.
  • both ends of the SiGe films 71 to 75 are retracted in the X direction by isotropic etching.
  • the portion of the Si film 81 and 82 in the fin 91 becomes the nanosheet 121
  • the portion of the Si film 81 and 82 in the fin 92 becomes the nanosheet 221
  • the portion of the Si film 83 and 84 in the fin 91 becomes the nanosheet 122
  • the Si film The portion of the fins 92 of 83 and 84 becomes the nanosheet 222.
  • a spacer 140 is formed in the portion where the SiGe films 71 to 75 are retracted.
  • the cover film 108 is formed so as to cover both end faces of the nanosheets 122 and 222 in the X direction.
  • the n-type semiconductor layer 161 is epitaxially grown on the side surface of the nanosheet 121, and the p-type semiconductor layer 261 is epitaxially grown on the side surface of the nanosheet 221.
  • phosphine (PH 3 ) is used in the n-type semiconductor layer 161 to introduce phosphorus (P) as an n-type impurity
  • diborane (B 2 H 6 ) is used in the p-type semiconductor layer 261.
  • Boron (B) is introduced as a p-type impurity. Either of the n-type semiconductor layer 161 and the p-type semiconductor layer 261 may be formed first.
  • the cover film 108 is also formed on the side surface of the nanosheet 121 or 221 on which the semiconductor layer to be formed later is grown among the n-type semiconductor layer 161 and the p-type semiconductor layer 261, and after the semiconductor layer formed earlier is grown. It is preferable to remove the semiconductor layer to be formed later from the growing portion.
  • the insulating film 62 is formed, and two local wirings 162 in contact with the n-type semiconductor layer 161 and two local wirings in contact with the p-type semiconductor layer 261 are formed.
  • Form 262 and. Local wiring 162 and 262 can be formed at the same time.
  • the local wirings 162 and 262 can be formed, for example, by forming a conductive film and etching back.
  • the insulating film 31 is formed on the local wiring 162, and the insulating film 32 is formed on the local wiring 262.
  • the insulating films 31 and 32 can be formed at the same time.
  • the contact holes 311 and 321 are formed in the insulating film 103, one of the local wirings 162 is formed so as to be in contact with the power supply line 910, and the other local wiring 262 is formed of the power supply line 920. It may be formed so as to be in contact with.
  • the cover film 108 is removed, the p-type semiconductor layer 163 is epitaxially grown on the side surface of the nanosheet 122, and the n-type semiconductor layer is formed on the side surface of the nanosheet 222. 263 is epitaxially grown.
  • diborane (B 2 H 6 ) is used in the p-type semiconductor layer 163 to introduce boron (B) as a p-type impurity
  • phosphin (PH 3 ) is used in the n-type semiconductor layer 263.
  • Phosphorus (P) is introduced as an n-type impurity.
  • Either of the p-type semiconductor layer 163 and the n-type semiconductor layer 263 may be formed first.
  • the cover film 108 grows the semiconductor layer to be formed earlier while leaving it on the side surface of the nanosheet 122 or 222 for growing the semiconductor layer to be formed later among the p-type semiconductor layer 163 and the n-type semiconductor layer 263, and then grows the semiconductor layer. , It is preferable to remove the whole.
  • the insulating film 63 is formed, and the local wiring 164 in contact with the p-type semiconductor layer 163 and the local wiring 264 in contact with the n-type semiconductor layer 263 are formed.
  • Local wiring 164 and 264 can be formed at the same time.
  • the local wirings 164 and 264 can be formed, for example, by forming a conductive film and etching back.
  • contact holes 312 and 322 are formed in the insulating films 31 and 32, respectively, one local wiring 164 is formed so as to be in contact with the local wiring 162, and one local wiring 264 is formed. It may be formed so as to be in contact with the local wiring 262.
  • the SiGe films 71 to 75 are removed. As a result, spaces are formed around the nanosheets 121, 122, 221 and 222.
  • the gate insulating films 130 and 230 are formed around the nanosheets 121, 122, 221 and 222.
  • the gate insulating films 130 and 230 can be formed by a deposition method such as a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method.
  • the gate insulating films 130 and 230 are also formed on the surface of the substrate 101 and the like, but are not shown.
  • the gate electrodes 110 and 210 are formed, and for example, the insulating film 61 and the like are polished until the upper surface of the wall 50 is exposed, and the gate electrodes are formed. Flatten the top surfaces of 110 and 210. In this way, the laminated transistor structure 11 is formed in the region 10, and the laminated transistor structure 21 is formed in the region 20.
  • an insulating film 64 is formed, contact holes 313 to 316 and 323 to 326 are formed, and signal lines 411 to 414 and 421 to 424 are formed. To form. Subsequently, the insulating film 65 is formed, contact holes 317 to 319 and 327 to 329 are formed, and signal lines 431 to 433 are formed.
  • the semiconductor device 100 is completed by appropriately forming upper layer wiring and the like.
  • the circuit included in the semiconductor device of the present disclosure is not limited to a buffer in which two inverters are connected in series.
  • the connection relationship between the local wiring and the signal line is different from the above embodiment.
  • a circuit in which two inverters are connected in parallel may be included in the semiconductor device of the present disclosure, and two inverters independent of each other may be included. May be included in the semiconductor device of the present disclosure.
  • first to fourth semiconductor regions may be of the same conductive type to each other, and the fifth to eighth semiconductor regions may be of the same conductive type to each other.
  • all the conductive types of the semiconductor region connected to the semiconductor layer (nanosheet) in contact with the side surface 51 are N-type, and all the conductive types of the semiconductor region connected to the semiconductor layer (nanosheet) in contact with the side surface 52 are P-type. May be.
  • the first to eighth semiconductor regions may be of the same conductive type.
  • the power supply lines 910 and 920 may not be embedded in the substrate 101, and may be provided above the insulating film 61, for example.
  • the present invention has been described above based on each embodiment, the present invention is not limited to the requirements shown in the above embodiments. With respect to these points, the gist of the present invention can be changed to the extent that the gist of the present invention is not impaired, and can be appropriately determined according to the application form thereof.

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Abstract

半導体装置は、基板と、前記基板の上に配置された第１の半導体層と、前記基板の上で、平面視で第１の方向において、前記第１の半導体層を挟んで配置された第１の半導体領域及び第２の半導体領域と、前記第１の半導体層の上方に配置された第２の半導体層と、それぞれ前記第１の半導体領域及び前記第２の半導体領域の上方で、前記第１の方向において、前記第２の半導体層を挟んで配置された第３の半導体領域及び第４の半導体領域と、前記基板の上で、平面視で前記第１の方向とは異なる第２の方向で前記第１の半導体層と並んで配置された第３の半導体層と、前記基板の上で、平面視で前記第１の方向において、前記第３の半導体層を挟んで配置された第５の半導体領域及び第６の半導体領域と、前記第３の半導体層の上方で、平面視で前記第２の方向で前記第２の半導体層と並んで配置された第４の半導体層と、それぞれ前記第５の半導体領域及び前記第６の半導体領域の上方で、前記第１の方向において、前記第４の半導体層を挟んで配置された第７の半導体領域及び第８の半導体領域と、前記基板の上に配置され、前記第１の方向に延在し、第１の側面と、前記第１の側面とは反対側の第２の側面とを備えた絶縁性の壁と、前記第１の半導体層及び前記第２の半導体層の上に第１のゲート絶縁膜を介して配置された第１のゲート電極と、前記第３の半導体層及び前記第４の半導体層の上に第２のゲート絶縁膜を介して配置された第２のゲート電極と、を有し、前記第１の側面は、前記第１の半導体層及び前記第２の半導体層に接し、前記第２の側面は、前記第３の半導体層及び前記第４の半導体層に接する。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）とよばれる素子が知られている。ＣＦＥＴでは、ｎチャネルＦＥＴとｐチャネルＦＥＴとが基板上に積層される。ＣＦＥＴは半導体装置の微細化に好適である。
　フォークシートトランジスタ（forksheet transistor）とよばれる素子も知られている。フォークシートトランジスタでは、壁状の絶縁膜を間に挟むようにして、ナノワイヤ又はナノシートのチャネルが配置される。フォークシートトランジスタも半導体装置の微細化に好適である。
米国特許第９５７０３９５号明細書 米国特許第９８３７４１４号明細書 米国特許出願公開第２０１７／００４０３２１号明細書 米国特許第９１２９８２９号明細書
IEDM17-505, 2-6 Dec. 2017 IEDM19-871, 7-11 Dec. 2019
　これまでのところ、更なる微細化が可能な具体的な構成について、詳細な検討はされていない。
　本発明の目的は、更なる微細化が可能な半導体装置及びその製造方法を提供することにある。
　開示の技術に係る半導体装置は、基板と、前記基板の上に配置された第１の半導体層と、前記基板の上で、平面視で第１の方向において、前記第１の半導体層を挟んで配置された第１の半導体領域及び第２の半導体領域と、前記第１の半導体層の上方に配置された第２の半導体層と、それぞれ前記第１の半導体領域及び前記第２の半導体領域の上方で、前記第１の方向において、前記第２の半導体層を挟んで配置された第３の半導体領域及び第４の半導体領域と、前記基板の上で、平面視で前記第１の方向とは異なる第２の方向で前記第１の半導体層と並んで配置された第３の半導体層と、前記基板の上で、平面視で前記第１の方向において、前記第３の半導体層を挟んで配置された第５の半導体領域及び第６の半導体領域と、前記第３の半導体層の上方で、平面視で前記第２の方向で前記第２の半導体層と並んで配置された第４の半導体層と、それぞれ前記第５の半導体領域及び前記第６の半導体領域の上方で、前記第１の方向において、前記第４の半導体層を挟んで配置された第７の半導体領域及び第８の半導体領域と、前記基板の上に配置され、前記第１の方向に延在し、第１の側面と、前記第１の側面とは反対側の第２の側面とを備えた絶縁性の壁と、前記第１の半導体層及び前記第２の半導体層の上に第１のゲート絶縁膜を介して配置された第１のゲート電極と、前記第３の半導体層及び前記第４の半導体層の上に第２のゲート絶縁膜を介して配置された第２のゲート電極と、を有し、前記第１の側面は、前記第１の半導体層及び前記第２の半導体層に接し、前記第２の側面は、前記第３の半導体層及び前記第４の半導体層に接する。
　開示の技術によれば、ＣＦＥＴのような構造を含む抵抗素子を実現することができる。
図１は、実施形態に係る半導体装置に含まれる回路の構成を示す図である。 図２は、バッファの平面構成を示す模式図（その１）である。 図３は、バッファの平面構成を示す模式図（その２）である。 図４は、バッファを示す断面図（その１）である。 図５は、バッファを示す断面図（その２）である。 図６は、バッファを示す断面図（その３）である。 図７は、バッファを示す断面図（その４）である。 図８は、バッファを示す断面図（その５）である。 図９は、実施形態に係る半導体装置の製造方法を示す平面図（その１）である。 図１０は、実施形態に係る半導体装置の製造方法を示す平面図（その２）である。 図１１は、実施形態に係る半導体装置の製造方法を示す平面図（その３）である。 図１２は、実施形態に係る半導体装置の製造方法を示す平面図（その４）である。 図１３は、実施形態に係る半導体装置の製造方法を示す平面図（その５）である。 図１４は、実施形態に係る半導体装置の製造方法を示す平面図（その６）である。 図１５は、実施形態に係る半導体装置の製造方法を示す平面図（その７）である。 図１６は、実施形態に係る半導体装置の製造方法を示す平面図（その８）である。 図１７は、実施形態に係る半導体装置の製造方法を示す平面図（その９）である。 図１８は、実施形態に係る半導体装置の製造方法を示す平面図（その１０）である。 図１９は、実施形態に係る半導体装置の製造方法を示す平面図（その１１）である。 図２０は、実施形態に係る半導体装置の製造方法を示す平面図（その１２）である。 図２１は、実施形態に係る半導体装置の製造方法を示す平面図（その１３）である。 図２２は、実施形態に係る半導体装置の製造方法を示す平面図（その１４）である。 図２３は、実施形態に係る半導体装置の製造方法を示す平面図（その１５）である。 図２４は、実施形態に係る半導体装置の製造方法を示す平面図（その１６）である。 図２５は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図２６は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図２７は、実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図２８は、実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図２９は、実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図３０は、実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図３１は、実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図３２は、実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図３３は、実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図３４は、実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図３５は、実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図３６は、実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図３７は、実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。 図３８は、実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。 図３９は、実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。 図４０は、実施形態に係る半導体装置の製造方法を示す断面図（その１６）である。 図４１は、実施形態に係る半導体装置の製造方法を示す断面図（その１７）である。 図４２は、実施形態に係る半導体装置の製造方法を示す断面図（その１８）である。 図４３は、実施形態に係る半導体装置の製造方法を示す断面図（その１９）である。 図４４は、実施形態に係る半導体装置の製造方法を示す断面図（その２０）である。 図４５は、実施形態に係る半導体装置の製造方法を示す断面図（その２１）である。 図４６は、実施形態に係る半導体装置の製造方法を示す断面図（その２２）である。 図４７は、実施形態に係る半導体装置の製造方法を示す断面図（その２３）である。 図４８は、実施形態に係る半導体装置の製造方法を示す断面図（その２４）である。 図４９は、実施形態に係る半導体装置の製造方法を示す断面図（その２５）である。 図５０は、実施形態に係る半導体装置の製造方法を示す断面図（その２６）である。 図５１は、実施形態に係る半導体装置の製造方法を示す断面図（その２７）である。 図５２は、実施形態に係る半導体装置の製造方法を示す断面図（その２８）である。 図５３は、実施形態に係る半導体装置の製造方法を示す断面図（その２９）である。 図５４は、実施形態に係る半導体装置の製造方法を示す断面図（その３０）である。 図５５は、実施形態に係る半導体装置の製造方法を示す断面図（その３１）である。 図５６は、実施形態に係る半導体装置の製造方法を示す断面図（その３２）である。 図５７は、実施形態に係る半導体装置の製造方法を示す断面図（その３３）である。 図５８は、実施形態に係る半導体装置の製造方法を示す断面図（その３４）である。 図５９は、実施形態に係る半導体装置の製造方法を示す断面図（その３５）である。 図６０は、実施形態に係る半導体装置の製造方法を示す断面図（その３６）である。 図６１は、実施形態に係る半導体装置の製造方法を示す断面図（その３７）である。 図６２は、実施形態に係る半導体装置の製造方法を示す断面図（その３８）である。 図６３は、実施形態に係る半導体装置の製造方法を示す断面図（その３９）である。
　以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。ｎチャネル電界効果トランジスタをｎＦＥＴ、ｐチャネル電界効果トランジスタをｐＦＥＴということがある。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
　（半導体装置に含まれる回路）
　実施形態に係る半導体装置に含まれる回路について説明する。図１は、実施形態に係る半導体装置に含まれる回路の構成を示す図である。
　図１に示すように、実施形態に係る半導体装置１００は、バッファＢＵと、ＶＤＤの電源電位が供給されるＶＤＤ配線と、ＶＳＳの電源電位が供給されるＶＳＳ配線とを有する。ＶＤＤ配線は電源配線ともよばれることがある。ＶＳＳの電源電位は、例えば接地電位であり、ＶＳＳ配線は接地配線とよばれることもある。バッファＢＵは、インバータ１及びインバータ２を有する。インバータ１に入力信号ＩＮが入力され、インバータ１の出力がインバータ２に入力され、インバータ２から出力信号ＯＵＴが出力される。インバータ１は、ｐチャネル電界効果トランジスタ（ｐＦＥＴ）１Ｐと、ｎチャネル電界効果トランジスタ（ｎＦＥＴ）１Ｎとを有し、インバータ２は、ｐＦＥＴ２Ｐと、ｎＦＥＴ２Ｎとを有する。
　（バッファの構成）
　次に、バッファＢＵの構成について説明する。図２及び図３は、バッファＢＵの平面構成を示す模式図である。図２は、主として、ｎＦＥＴ１Ｎ及びｐＦＥＴ２Ｐのレイアウトを示す。図３は、主として、ｐＦＥＴ１Ｐ及びｎＦＥＴ２Ｎのレイアウトを示す。図２及び図３の両方に示す構造物を除き、図３に示す構造物は、図２に示す構造物の上方に位置する。図４、図５、図６、図７及び図８は、バッファＢＵを示す断面図である。図４は、図２及び図３中のIV-IV線に沿った断面図に相当する。図５は、図２及び図３中のV-V線に沿った断面図に相当する。図６は、図２及び図３中のVI-VI線に沿った断面図に相当する。図７は、図２及び図３中のVII-VII線に沿った断面図に相当する。図８は、図２及び図３中のVIII-VIII線に沿った断面図に相当する。
　図２～図８に示すように、基板１０１の表面に素子分離膜１０２が形成されている。素子分離膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。基板１０１及び素子分離膜１０２にＸ方向に延びる複数の溝が形成され、これら溝内に絶縁膜１０４を介して電源線９１０及び９２０が形成されている。例えば、電源線９１０及び９２０の表面は絶縁膜１０３により覆われている。例えば、素子分離膜１０２の表面及び絶縁膜１０３の表面は基板１０１の表面と面一であってもよいし、面一でなくてもよい。電源線９１０及び９２０は基板１０１に埋め込まれている。このような構造の電源線９１０及び９２０は、ＢＰＲ（Buried Power Rail）とよばれることがある。例えば、電源線９１０はＶＤＤ配線に相当し、電源線９２０はＶＳＳ配線に相当する。
　素子分離膜１０２により、例えばＸ方向に並ぶ２つの領域１０及び２０が画定されている。概ね、領域１０にインバータ１が形成され、領域２０にインバータ２が形成される。
　領域１０では、基板１０１上に積層トランジスタ構造１１が形成されている。積層トランジスタ構造１１は、ゲート電極１１０と、ナノシート１２１及び１２２と、ゲート絶縁膜１３０と、スペーサ１４０とを含む。ゲート電極１１０は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノシート１２１及び１２２は、Ｘ方向でゲート電極１１０を貫通し、Ｙ方向及びＺ方向に配列する。ゲート絶縁膜１３０は、ゲート電極１１０とナノシート１２１及び１２２との間に形成されている。Ｘ方向にて、ゲート電極１１０及びゲート絶縁膜１３０がナノシート１２１及び１２２の両端から後退するようにして形成されており、この後退した部分にスペーサ１４０が形成されている。言い換えれば、Ｘ方向にて、後述するｎ型半導体層１６１及びｐ型半導体層１６３と、ゲート電極１１０との間にスペーサ１４０が形成されている。
　例えば、Ｚ方向に配列するナノシート１２１及び１２２の数は、それぞれ２であり、２つのナノシート１２２が２つのナノシート１２１の上方に配置されている。ナノシート１２１及び１２２の厚さは、例えば５ｎｍ程度である。なお、ナノシート１２１及び１２２の数は、それぞれ１であってもよいし、３以上であってもよい。また、ナノシート１２１とナノシート１２２の数は同じでもよいし、異なってもよい。
　領域１０では、ナノシート１２１の端部に接する２つのｎ型半導体層１６１が、Ｘ方向でゲート電極１１０を挟むようにして形成されている。ｎ型半導体層１６１に接する２つのローカル配線１６２がＸ方向でゲート電極１１０を挟むようにして形成されている。ナノシート１２２の端部に接する２つのｐ型半導体層１６３が、Ｘ方向でゲート電極１１０を挟むようにして形成されている。ｐ型半導体層１６３に接する２つのローカル配線１６４がＸ方向でゲート電極１１０を挟むようにして形成されている。ローカル配線１６２とローカル配線１６４との間に絶縁膜３１が形成されている。例えば、ｎ型半導体層１６１はｎ型Ｓｉ層であり、ｐ型半導体層１６３はｐ型ＳｉＧｅ層である。例えば、絶縁膜３１には、シリコン酸化物又はシリコン窒化物等を用いることができる。ローカル配線１６２とローカル配線１６４との間で、絶縁膜３１にコンタクトホール３１２が形成されている。ローカル配線１６４は、コンタクトホール３１２内の導電体を通じてローカル配線１６２に電気的に接続されている。
　ゲート電極１１０の一部、ナノシート１２１、ゲート絶縁膜１３０の一部及びｎ型半導体層１６１がｎＦＥＴ１Ｎに含まれる。ｎＦＥＴ１Ｎでは、一方のｎ型半導体層１６１がソース領域として機能し、他方のｎ型半導体層１６１がドレイン領域として機能し、ナノシート１２１がチャネルとして機能する。ゲート電極１１０の一部、ナノシート１２２、ゲート絶縁膜１３０の一部及びｐ型半導体層１６３がｐＦＥＴ１Ｐに含まれる。ｐＦＥＴ１Ｐでは、一方のｐ型半導体層１６３がソース領域として機能し、他方のｐ型半導体層１６３がドレイン領域として機能し、ナノシート１２２がチャネルとして機能する。ｎ型半導体層１６１と基板１０１とは、電気的に接続されていてもよいし、その間に形成された絶縁膜により電気的に分離されていてもよい。
　領域２０では、基板１０１上に積層トランジスタ構造２１が形成されている。積層トランジスタ構造２１は、ゲート電極２１０と、ナノシート２２１及び２２２と、ゲート絶縁膜２３０と、スペーサ２４０とを含む。ゲート電極２１０は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノシート２２１及び２２２は、Ｘ方向でゲート電極２１０を貫通し、Ｙ方向及びＺ方向に配列する。ゲート絶縁膜２３０は、ゲート電極２１０とナノシート２２１及び２２２との間に形成されている。Ｘ方向にて、ゲート電極２１０及びゲート絶縁膜２３０がナノシート２２１及び２２２の両端から後退するようにして形成されており、この後退した部分にスペーサ２４０が形成されている。言い換えれば、Ｘ方向にて、後述するｐ型半導体層２６１及びｎ型半導体層２６３と、ゲート電極２１０との間にスペーサ２４０が形成されている。
　例えば、Ｚ方向に配列するナノシート２２１及び２２２の数は、それぞれ２であり、２つのナノシート２２２が２つのナノシート２２１の上方に配置されている。ナノシート２２１及び２２２の厚さは、例えば、１０ｎｍ以下であり、好ましくは５ｎｍ以下である。なお、ナノシート２２１及び２２２の数は、それぞれ１であってもよいし、３以上であってもよい。また、ナノシート２２１とナノシート２２２の数は同じでもよいし、異なってもよい。
　領域２０では、ナノシート２２１の端部に接する２つのｐ型半導体層２６１が、Ｘ方向でゲート電極２１０を挟むようにして形成されている。ｐ型半導体層２６１に接する２つのローカル配線２６２がＸ方向でゲート電極２１０を挟むようにして形成されている。ナノシート２２２の端部に接する２つのｎ型半導体層２６３が、Ｘ方向でゲート電極２１０を挟むようにして形成されている。ｎ型半導体層２６３に接する２つのローカル配線２６４がＸ方向でゲート電極２１０を挟むようにして形成されている。ローカル配線２６２とローカル配線２６４との間に絶縁膜３２が形成されている。例えば、ｐ型半導体層２６１はｐ型ＳｉＧｅ層であり、ｎ型半導体層２６３はｎ型Ｓｉ層である。例えば、絶縁膜３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。ローカル配線２６２とローカル配線２６４との間で、絶縁膜３２にコンタクトホール３２２が形成されている。ローカル配線２６４は、コンタクトホール３２２内の導電体を通じてローカル配線２６２に電気的に接続されている。ｐ型半導体層２６１と基板１０１とは、電気的に接続されていてもよいし、その間に形成された絶縁膜により電気的に分離されていてもよい。
　ゲート電極２１０の一部、ナノシート２２１、ゲート絶縁膜２３０の一部及びｐ型半導体層２６１がｐＦＥＴ２Ｐに含まれる。ｐＦＥＴ２Ｐでは、一方のｐ型半導体層２６１がソース領域として機能し、他方のｐ型半導体層２６１がドレイン領域として機能し、ナノシート２２１がチャネルとして機能する。ゲート電極２１０の一部、ナノシート２２２、ゲート絶縁膜２３０の一部及びｎ型半導体層２６３がｎＦＥＴ２Ｎに含まれる。ｎＦＥＴ２Ｎでは、一方のｎ型半導体層２６３がソース領域として機能し、他方のｎ型半導体層２６３がドレイン領域として機能し、ナノシート２２２がチャネルとして機能する。
　図示を省略するが、ゲート電極１１０及び２１０と基板１０１とは、その間に絶縁膜が形成され、電気的に分離される。
　ローカル配線１６２はＹ方向に延びる。ローカル配線１６２は電源線９１０の上方まで延びる。ローカル配線１６２と電源線９１０との間で、絶縁膜１０３にコンタクトホール３１１が形成されている。ローカル配線１６２はコンタクトホール３１１内の導電体を通じて電源線９１０に接続されている。
　ローカル配線２６２はＹ方向に延びる。ローカル配線２６２は電源線９２０の上方まで延びる。ローカル配線２６２と電源線９２０との間で、絶縁膜１０３にコンタクトホール３２１が形成されている。ローカル配線２６２はコンタクトホール３２１内の導電体を通じて電源線９２０に接続されている。
　基板１０１上に、領域１０と領域２０との間に絶縁性の壁５０が設けられている。壁５０は、Ｘ方向に延び、Ｚ方向に立ち上がる。壁５０は、側面５１と、側面５１とは反対側の側面５２とを備え、側面５１は、ナノシート１２１及び１２２に接し、側面５２は、ナノシート２２１及び２２２に接する。壁５０の幅、すなわち側面５１と側面５２との間の距離は、例えば、１５ｎｍ以下であり、好ましくは８ｎｍ以下である。
　図４に示すように、Ｙ方向で壁５０とともにゲート電極１１０、２１０を間に挟むようにしてサイドウォール５５が形成されている。サイドウォール５５の側方に絶縁膜６１が形成されている。図５に示すように、絶縁膜６１とローカル配線１６４、２６４との間に絶縁膜６３が形成され、図６に示すように、絶縁膜６１とローカル配線２６２との間に絶縁膜６２が形成されている。
　壁５０と、ゲート電極１１０及び２１０と、スペーサ１４０及び２４０と、ローカル配線１６４及び２６４と、サイドウォール５５と、絶縁膜６１及び６３との上に絶縁膜６４が形成され、絶縁膜６４の上に絶縁膜６５が形成されている。
　絶縁膜６４、６３及び３１に、ローカル配線１６２に達するコンタクトホール３１３が形成され、絶縁膜６４、６３及び３２に、ローカル配線２６２に達するコンタクトホール３２３が形成されている。例えば、コンタクトホール３１３はコンタクトホール３１１の上方に形成され、コンタクトホール３２３はコンタクトホール３２１の上方に形成されている。
　絶縁膜６４内に信号線４１１及び４２１が形成されている。信号線４１１は、コンタクトホール３１３内の導電体を通じてローカル配線１６２に接続されている。信号線４２１は、コンタクトホール３２３内の導電体を通じてローカル配線２６２に接続されている。
　絶縁膜６４に、ゲート電極１１０に達するコンタクトホール３１４と、一方のローカル配線１６４に達するコンタクトホール３１５と、他方のローカル配線１６４に達するコンタクトホール３１６とが形成されている。絶縁膜６４に、ゲート電極２１０に達するコンタクトホール３２４と、一方のローカル配線２６４に達するコンタクトホール３２５と、他方のローカル配線２６４に達するコンタクトホール３２６とが形成されている。
　絶縁膜６４内に信号線４１２、４１３、４１４、４２２、４２３及び４２４が形成されている。信号線４１２は、コンタクトホール３１４内の導電体を通じてゲート電極１１０に接続されている。信号線４１３は、コンタクトホール３１５内の導電体を通じて一方のローカル配線１６４に接続されている。信号線４１４は、コンタクトホール３１６内の導電体を通じて他方のローカル配線１６４に接続されている。信号線４２３は、コンタクトホール３２４内の導電体を通じてゲート電極２１０に接続されている。信号線４２４は、コンタクトホール３２５内の導電体を通じて一方のローカル配線２６４に接続されている。信号線４２２は、コンタクトホール３２６内の導電体を通じて他方のローカル配線２６４に接続されている。
　絶縁膜６５に、信号線４１４に達するコンタクトホール３１７と、信号線４１３に達するコンタクトホール３１８と、信号線４１１に達するコンタクトホール３１９とが形成されている。絶縁膜６５に、信号線４２３に達するコンタクトホール３２７と、信号線４２１に達するコンタクトホール３２８と、信号線４２４に達するコンタクトホール３２９とが形成されている。
　絶縁膜６５内に信号線４３１、４３２及び４３３が形成されている。信号線４３１は、コンタクトホール３１８内の導電体を通じて信号線４１３に接続され、コンタクトホール３２８内の導電体を通じて信号線４２１に接続されている。信号線４３２は、コンタクトホール３１７内の導電体を通じて信号線４１４に接続され、コンタクトホール３２７内の導電体を通じて信号線４２３に接続されている。信号線４３３は、コンタクトホール３１９内の導電体を通じて信号線４１１に接続され、コンタクトホール３２９内の導電体を通じて信号線４２４に接続されている。
　バッファＢＵでは、信号線４１２に入力信号ＩＮが入力され、信号線４２２から出力信号ＯＵＴが出力される。
　例えば、電源線９１０及び９２０の材料には、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）又はタングステン（Ｗ）等が用いられる。例えば、信号線４１１～４１４、４２１～４２４及び４３１～４３３の材料には、銅（Ｃｕ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）又はコバルト（Ｃｏ）等が用いられる。銅、コバルト又はタングステンを用いる場合、導電性の下地膜（バリアメタル膜）、例えばタンタル（Ｔａ）膜又は窒化タンタル（ＴａＮ）膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。
　例えば、ローカル配線１６２、１６４、２６２及び２６４の材料には、銅（Ｃｕ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）又はタングステン（Ｗ）等が用いられる。銅、コバルト又はタングステンを用いる場合、導電性の下地膜（バリアメタル膜）、例えばチタン（Ｔｉ）膜又は窒化チタン（ＴｉＮ）膜を形成することが好ましいが、モリブデン又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。例えば、コンタクトホール内の導電体（ビア）には、例えばローカル配線の材料と同様の材料を用いることができる。
　例えば、基板１０１には、シリコン（Ｓｉ）等の半導体を用いることができる。例えば、ナノシート１２１、１２２、２２１及び２２２には、シリコン（Ｓｉ）等の半導体を用いることができる。ｐ型半導体層１６３及び２６１には、ｐ型不純物としてボロン（Ｂ）を含む、シリコン、炭化シリコン（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）等の半導体を用いることができる。ｎ型半導体層１６１及び２６３には、ｎ型不純物としてリン（Ｐ）を含む、シリコン、炭化シリコン、シリコンゲルマニウム等の半導体を用いることができる。
　例えば、ゲート電極１１０及び２１０には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、多結晶シリコン（ポリＳｉ）等の導電材料を用いることができる。例えば、ゲート絶縁膜１３０及び２３０には、ハフニウム酸化物、アルミニウム酸化物、ハフニウム及びアルミニウムの酸化物等の高誘電体材料を用いることができる。ナノシート１２１上に形成されたゲート絶縁膜１３０と、ナノシート１２２上に形成されたゲート絶縁膜１３０とは、それぞれ異なる材料を含むものであってもよい。また、ナノシート２２１上に形成されたゲート絶縁膜２３０と、ナノシート２２２上に形成されたゲート絶縁膜２３０は、それぞれ異なる材料を含むものであってもよい。
　例えば、ローカル配線及び信号線は、それらの下部に配置されるコンタクトホールとともに、デュアルダマシン法により形成されている。また、ローカル配線及び信号線は、それらの下部に配置されるコンタクトホールとは別個に、シングルダマシン法で形成されていてもよい。
　例えば、サイドウォール５５、スペーサ１４０及び２４０、絶縁性の壁５０の材料には、シリコン酸化物又はシリコン窒化物等を用いることができる。
　（半導体装置の製造方法）
　次に、実施形態に係る半導体装置１００の製造方法について説明する。図９～図２４は、実施形態に係る半導体装置の製造方法を示す平面図である。図２５～図３７は、実施形態に係る半導体装置の製造方法を示す断面図である。図２５～図３７は、図２及び図３中のIV-IV線に沿った断面の変化を示す。図３８～図４４は、実施形態に係る半導体装置の製造方法を示す断面図である。図３８～図４４は、図２及び図３中のV-V線に沿った断面の変化を示す。図４５～図４８は、実施形態に係る半導体装置の製造方法を示す断面図である。図４５～図４８は、図２及び図３中のVI-VI線に沿った断面の変化を示す。図４９～図６３は、実施形態に係る半導体装置の製造方法を示す断面図である。図４９～図６３は、図２及び図３中のVII-VII線に沿った断面の変化を示す。図１２～図２４では、ゲート絶縁膜を除く絶縁膜を省略する。
　先ず、図９、図２５及び図４９に示すように、基板１０１上に、ＳｉＧｅ膜７１、Ｓｉ膜８１、ＳｉＧｅ膜７２、Ｓｉ膜８２、ＳｉＧｅ膜７３、Ｓｉ膜８３、ＳｉＧｅ膜７４、Ｓｉ膜８４及びＳｉＧｅ膜７５を形成する。Ｓｉ膜８１及び８２は、ナノシート１２１及び２２１となり、Ｓｉ膜８３及び８４は、ナノシート１２２及び２２２となる。Ｓｉ膜８１～８４の厚さは、例えば、５ｎｍ程度である。ＳｉＧｅ膜７１～７５の厚さは、例えば５ｎｍ～８ｎｍ程度である。ＳｉＧｅ膜７３が、ＳｉＧｅ膜７１、７２、７４及び７５より厚くてもよい。ＳｉＧｅ膜７１～７５及びＳｉ膜８１～８４は、例えば、エピタキシャル成長法により形成する。
　次いで、図１０及び図２６に示すように、続いて、ＳｉＧｅ膜７１～７５及びＳｉ膜８１～８４の積層をエッチングして、基板１０１から突出した板状にパターニングする。このパターニングにより、Ｙ方向に延びるフィン９１、９２を、それぞれ領域１０、２０に対応するように形成する。フィン９１及び９２はＸ方向に並ぶ。また、平面視でフィン９１及び９２の側方において、基板１０１の表面に素子分離膜１０２用の溝１０５を形成する。
　その後、図２７に示すように、溝１０５内に素子分離膜１０２を形成する。素子分離膜１０２により、例えばＸ方向に並ぶ２つの領域１０及び２０が画定される。
　続いて、図２８に示すように、フィン９１及び９２の上面及び側面を覆い、素子分離膜１０２の上面を覆う絶縁膜１０６を形成する。絶縁膜１０６は、フィン９１及び９２の間の隙間を埋めるように形成する。
　次いで、図１１及び図２９に示すように、フィン９１及び９２の間の隙間に残存するように絶縁膜１０６のエッチングを行うことで絶縁性の壁５０を形成する。壁５０は、フィン９１に接する側面５１と、フィン９２に接する側面５２とを有する。なお、素子分離膜１０２の形成前に絶縁膜１０６を形成し、フィン９１及び９２の間の隙間に残存するように絶縁膜１０６のエッチングを行い、その後で素子分離膜１０２を形成してもよい。この場合、フィン９１及び９２の間の溝１０５内には素子分離膜１０２ではなく壁５０が形成される。また、素子分離膜１０２及び絶縁膜１０６の形成を一括して行い、その後でフィン９１及び９２の間の隙間に残存するように絶縁膜１０６のエッチングを行ってもよい。
　その後、図１２及び図３０に示すように、電源線９１０及び９２０用のＸ方向に延びる複数の溝を素子分離膜１０２及び基板１０１に形成し、これら溝の底面及び側面に沿うようにして絶縁膜１０４を形成する。そして、絶縁膜１０４の上に電源線９１０及び９２０を形成し、電源線９１０及び９２０の上に絶縁膜１０３を形成する。溝の形成と、絶縁膜１０４の形成と、電源線９１０及び９２０の形成と、絶縁膜１０３の形成とを、壁５０の形成の前に行ってもよい。
　続いて、図１３、図３１及び図５０に示すように、犠牲ゲート１０７及びサイドウォール５５を形成する。犠牲ゲート１０７は、例えば多結晶シリコン膜である。サイドウォール５５は、例えば絶縁膜の形成及びエッチバックにより形成することができる。
　次いで、図１４、図３２、図３８及び図５１に示すように、絶縁膜６１を形成する。絶縁膜６１の形成では、例えば、シリコン酸化膜を形成し、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）により、犠牲ゲート１０７及びサイドウォール５５が露出するまでシリコン酸化膜の上面を研磨する。
　その後、図１５、図３９及び図５２に示すように、ゲート電極及びローカル配線の形成予定領域において、絶縁膜６１を選択的に除去し、フィン９１及び９２の犠牲ゲート１０７及びサイドウォール５５から露出した部分を除去する。
　続いて、図５３に示すように、等方性エッチングによりＳｉＧｅ膜７１～７５の両端をＸ方向で後退させる。Ｓｉ膜８１及び８２のフィン９１内の部分がナノシート１２１となり、Ｓｉ膜８１及び８２のフィン９２内の部分がナノシート２２１となり、Ｓｉ膜８３及び８４のフィン９１内の部分がナノシート１２２となり、Ｓｉ膜８３及び８４のフィン９２内の部分がナノシート２２２となる。
　次いで、図５４に示すように、ＳｉＧｅ膜７１～７５が後退した部分にスペーサ１４０を形成する。
　その後、図１６及び図５５に示すように、ナノシート１２２及び２２２のＸ方向の両端面を覆うように、カバー膜１０８を形成する。
　続いて、図１７、図４０及び図５６に示すように、ナノシート１２１の側面上にｎ型半導体層１６１をエピタキシャル成長させ、ナノシート２２１の側面上にｐ型半導体層２６１をエピタキシャル成長させる。例えば、ｎ型半導体層１６１には、ホスフィン（ＰＨ３）を用いて、ｎ型不純物としてリン（Ｐ）を導入し、ｐ型半導体層２６１には、ジボラン（Ｂ２Ｈ６）を用いて、ｐ型不純物としてボロン（Ｂ）を導入する。ｎ型半導体層１６１、ｐ型半導体層２６１は、どちらを先に形成してもよい。カバー膜１０８は、ｎ型半導体層１６１、ｐ型半導体層２６１のうちで後に形成する半導体層を成長させるナノシート１２１又は２２１の側面上にも形成しておき、先に形成する半導体層の成長後に、後に形成する半導体層を成長させる部分から除去することが好ましい。
　次いで、図１８、図４１、図４５及び図５７に示すように、絶縁膜６２を形成し、ｎ型半導体層１６１に接する２つのローカル配線１６２と、ｐ型半導体層２６１に接する２つのローカル配線２６２とを形成する。ローカル配線１６２及び２６２は同時に形成することができる。ローカル配線１６２及び２６２は、例えば導電膜の形成及びエッチバックにより形成することができる。更に、ローカル配線１６２上に絶縁膜３１を形成し、ローカル配線２６２上に絶縁膜３２を形成する。絶縁膜３１及び３２は同時に形成することができる。ローカル配線１６２及び２６２の形成前に、絶縁膜１０３にコンタクトホール３１１及び３２１を形成しておき、一方のローカル配線１６２は電源線９１０に接するように形成し、一方のローカル配線２６２は電源線９２０に接するように形成してもよい。
　その後、図１９、図４２、図４６及び図５８に示すように、カバー膜１０８を除去し、ナノシート１２２の側面上にｐ型半導体層１６３をエピタキシャル成長させ、ナノシート２２２の側面上にｎ型半導体層２６３をエピタキシャル成長させる。例えば、ｐ型半導体層１６３には、ジボラン（Ｂ２Ｈ６）を用いて、ｐ型不純物としてボロン（Ｂ）を導入し、ｎ型半導体層２６３には、ホスフィン（ＰＨ３）を用いて、ｎ型不純物としてリン（Ｐ）を導入する。ｐ型半導体層１６３、ｎ型半導体層２６３は、どちらを先に形成してもよい。カバー膜１０８は、ｐ型半導体層１６３、ｎ型半導体層２６３のうちで後に形成する半導体層を成長させるナノシート１２２又は２２２の側面上に残したまま先に形成する半導体層を成長させ、その後に、全体を除去することが好ましい。
　続いて、絶縁膜６３を形成し、ｐ型半導体層１６３に接するローカル配線１６４と、ｎ型半導体層２６３に接するローカル配線２６４とを形成する。ローカル配線１６４及び２６４は同時に形成することができる。ローカル配線１６４及び２６４は、例えば導電膜の形成及びエッチバックにより形成することができる。ローカル配線１６４及び２６４の形成前に、絶縁膜３１及び３２にそれぞれコンタクトホール３１２及び３２２を形成しておき、一方のローカル配線１６４はローカル配線１６２に接するように形成し、一方のローカル配線２６４はローカル配線２６２に接するように形成してもよい。
　次いで、図２０、図３３及び図５９に示すように、犠牲ゲート１０７を除去する。
　その後、図２１、図３４及び図６０に示すように、ＳｉＧｅ膜７１～７５を除去する。この結果、ナノシート１２１、１２２、２２１及び２２２の周囲に空間が形成される。
　続いて、図２２、図３５及び図６１に示すように、ナノシート１２１、１２２、２２１及び２２２の周囲にゲート絶縁膜１３０及び２３０を形成する。ゲート絶縁膜１３０及び２３０は、例えば化学気相成長（chemical vapor deposition：ＣＶＤ）法、原子層堆積法（atomic layer deposition：ＡＬＤ）法等の堆積法により形成することができる。ゲート絶縁膜１３０及び２３０は基板１０１の表面等にも形成されるが、図示は省略する。
　次いで、図２３、図３６、図４３、図４７及び図６２に示すように、ゲート電極１１０及び２１０を形成し、例えば壁５０の上面が露出するまで絶縁膜６１等の研磨を行い、ゲート電極１１０及び２１０の上面を平坦化する。このようにして、領域１０に積層トランジスタ構造１１が形成され、領域２０に積層トランジスタ構造２１が形成される。
　その後、図２４、図３７、図４４、図４８及び図６３に示すように、絶縁膜６４を形成し、コンタクトホール３１３～３１６及び３２３～３２６を形成し、信号線４１１～４１４及び４２１～４２４を形成する。続いて、絶縁膜６５を形成し、コンタクトホール３１７～３１９及び３２７～３２９を形成し、信号線４３１～４３３を形成する。
　その後、適宜、上層配線等を形成して半導体装置１００を完成させる。
　本開示の半導体装置に含まれる回路は、２つのインバータが直列に接続されたバッファに限定されない。ローカル配線及び信号線の接続関係が上記の実施形態とは相違し、例えば、２つのインバータが並列に接続された回路が本開示の半導体装置に含まれていてもよく、互いに独立した２つのインバータが本開示の半導体装置に含まれていてもよい。
　また、第１～第４の半導体領域が互いに同じ導電型であってもよく、第５～第８の半導体領域が互いに同じ導電型であってもよい。例えば、側面５１に接する半導体層（ナノシート）に接続される半導体領域の導電型がすべてＮ型であって、側面５２に接する半導体層（ナノシート）に接続される半導体領域の導電型がすべてＰ型であってもよい。また、第１～第８の半導体領域が互いに同じ導電型であってもよい。
　電源線９１０及び９２０は基板１０１に埋め込まれていなくてもよく、例えば、絶縁膜６１より上方に設けられていてもよい。
　以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
　１、２：インバータ
　１１、２１：積層トランジスタ構造
　５０：壁
　５１、５２：側面
　９１、９２：フィン
　１００：半導体装置
　１１０、２１０：ゲート電極
　１２１、１２２、２２１、２２２：ナノシート
　１３０、２３０：ゲート絶縁膜
　１６１、２６３：ｎ型半導体層
　１６３、２６１：ｐ型半導体層
　１６２、１６４、２６２、２６４：ローカル配線
　９１０、９２０：電源線

Claims (9)

  1. 　基板と、
    　前記基板の上に配置された第１の半導体層と、
    　前記基板の上で、平面視で第１の方向において、前記第１の半導体層を挟んで配置された第１の半導体領域及び第２の半導体領域と、
    　前記第１の半導体層の上方に配置された第２の半導体層と、
    　それぞれ前記第１の半導体領域及び前記第２の半導体領域の上方で、前記第１の方向において、前記第２の半導体層を挟んで配置された第３の半導体領域及び第４の半導体領域と、
    　前記基板の上で、平面視で前記第１の方向とは異なる第２の方向で前記第１の半導体層と並んで配置された第３の半導体層と、
    　前記基板の上で、平面視で前記第１の方向において、前記第３の半導体層を挟んで配置された第５の半導体領域及び第６の半導体領域と、
    　前記第３の半導体層の上方で、平面視で前記第２の方向で前記第２の半導体層と並んで配置された第４の半導体層と、
    　それぞれ前記第５の半導体領域及び前記第６の半導体領域の上方で、前記第１の方向において、前記第４の半導体層を挟んで配置された第７の半導体領域及び第８の半導体領域と、
    　前記基板の上に配置され、前記第１の方向に延在し、第１の側面と、前記第１の側面とは反対側の第２の側面とを備えた絶縁性の壁と、
    　前記第１の半導体層及び前記第２の半導体層の上に第１のゲート絶縁膜を介して配置された第１のゲート電極と、
    　前記第３の半導体層及び前記第４の半導体層の上に第２のゲート絶縁膜を介して配置された第２のゲート電極と、
    　を有し、
    　前記第１の側面は、前記第１の半導体層及び前記第２の半導体層に接し、
    　前記第２の側面は、前記第３の半導体層及び前記第４の半導体層に接することを特徴とする半導体装置。
  2. 　前記第１の半導体領域及び前記第２の半導体領域の導電型は第１の導電型であり、
    　前記第３の半導体領域及び前記第４の半導体領域の導電型は、前記第１の導電型とは異なる第２の導電型であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２の半導体領域と前記第４の半導体領域とが電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第２の半導体領域及び前記第４の半導体領域は、電気的に前記第２のゲート電極に接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 　前記第５の半導体領域及び前記第６の半導体領域の導電型は前記第２の導電型であり、
    　前記第７の半導体領域及び前記第８の半導体領域の導電型は前記第１の導電型であることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。
  6. 　前記第６の半導体領域と前記第８の半導体領域とが電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
  7. 　前記第１の半導体領域に電気的に接続された第１の電源線と、
    　前記第５の半導体領域に電気的に接続された第２の電源線と、
    　を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 　前記第１の電源線及び前記第２の電源線は前記基板に埋め込まれていることを特徴とする請求項７に記載の半導体装置。
  9. 　基板の上方に第１の半導体材料層を形成する工程と、
    　前記第１の半導体材料層の上方に第２の半導体材料層を形成する工程と、
    　前記第１の半導体材料層及び前記第２の半導体材料層を含む積層をエッチングすることで、平面視で第１の方向に延び、前記第１の方向とは異なる第２の方向で並ぶ第１のフィン及び第２のフィンを形成する工程であって、前記第１のフィンは、前記第１の半導体材料層から得られる第１の半導体層と、前記第２の半導体材料層から得られる第２の半導体層とを含み、前記第２のフィンは、前記第１の半導体材料層から得られる第３の半導体層と、前記第２の半導体材料層から得られる第４の半導体層とを含む工程と、
    　前記第１のフィンと前記第２のフィンとの間に、前記第１の半導体層及び前記第２の半導体層に接する第１の側面と、前記第３の半導体層及び前記第４の半導体層に接する第２の側面とを有する絶縁性の壁を形成する工程と、
    　前記第１の方向において、前記第１の半導体層を挟んで第１の半導体領域及び第２の半導体領域を形成する工程と、
    　前記第１の方向において、前記第２の半導体層を挟んで第３の半導体領域及び第４の半導体領域を形成する工程と、
    　前記第１の方向において、前記第３の半導体層を挟んで第５の半導体領域及び第６の半導体領域を形成する工程と、
    　前記第１の方向において、前記第４の半導体層を挟んで第７の半導体領域及び第８の半導体領域を形成する工程と、
    　前記第１の半導体層及び前記第２の半導体層の上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、
    　前記第３の半導体層及び前記第４の半導体層の上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
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