WO2021200166A1 - 半導体装置 - Google Patents

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semiconductor
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達也 宮▲崎▼
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Rohm Co Ltd
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Definitions

  • the present disclosure relates to a semiconductor device including a semiconductor element.
  • Patent Document 1 discloses a conventional semiconductor device.
  • the semiconductor device described in Patent Document 1 includes a semiconductor element, an island, a lead, a plurality of bonding materials, a connecting plate, and a sealing resin.
  • the semiconductor element is, for example, a transistor such as a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor).
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • the main circuit current switched by the semiconductor element flows through islands and leads.
  • one of the problems of the present disclosure is to provide a semiconductor device capable of suppressing ringing.
  • the semiconductor device provided by the present disclosure includes at least one semiconductor element having a switching function, a conductive member that serves as a path for a current switched by the semiconductor element and is made of a first material, and at least a part of the conductive member. It includes a covering layer and a coating layer made of a second material. Further, the second material has the following three requirements: (a) higher magnetic permeability than the first material, (b) higher electrical resistivity than the first material, and (c) dielectric loss tangent. Meet at least one of the requirements greater than 0.
  • the second material is a magnetic conductor having a higher magnetic permeability than the first material and a higher electrical resistivity than the first material.
  • the second material has a dielectric loss tangent greater than 0.
  • the second material has a higher magnetic permeability than the first material and has a dielectric loss tangent greater than 0.
  • the second material has a higher electrical resistivity and a dielectric loss tangent greater than 0 than the first material.
  • the thickness of the coating layer is 1 ⁇ m to 5 ⁇ m.
  • the relative magnetic permeability of the second material is 10 or more.
  • the electrical resistivity of the second material is at least twice the electrical resistivity of the first material.
  • the dielectric loss tangent of the second material is 0.01 or more.
  • the semiconductor device further comprises a capacitor having a first end and a second end for electrical connection.
  • the at least one semiconductor element is a plurality of semiconductor elements constituting a half bridge including at least one set of upper and lower arms, and the plurality of semiconductor elements are the first semiconductor element included in the upper arm and the said. Includes a second semiconductor element included in the lower arm.
  • the conductive member was connected to a first metal layer connected to the drain electrode of the first semiconductor element, a first power lead connected to the first metal layer, and a source electrode of the second semiconductor element. Includes a second power lead.
  • the first end of the capacitor is connected to the first power lead, and the second end of the capacitor is connected to the second power lead.
  • the coating layer includes a first portion that covers the first power lead and a second portion that covers the second power lead.
  • the first power lead includes a portion forming a path between the first semiconductor element and the capacitor, and the portion of the first power lead is not covered by the first part.
  • the second power lead includes a portion forming a path between the second semiconductor element and the capacitor, and the portion of the second power lead is not covered by the second part.
  • the coating layer contains a third part that covers the first metal layer.
  • the conductive member includes a second metal layer connected to the drain electrode of the second semiconductor element and a third power lead connected to the second metal layer, the second metal layer and the said.
  • the third power lead is not covered by the coating layer.
  • the conductive member includes an intermediate lead connected to the source electrode of the first semiconductor element and the second metal layer, and the intermediate lead is not covered by the coating layer.
  • the conductive member includes a first spacer interposed between the first metal layer and the first power lead, and the coating layer includes a fourth portion covering the first spacer.
  • the conductive member includes a conductor interposed between the source electrode of the second semiconductor element and the second power lead.
  • the semiconductor element is one of SiC MOSET, SiC IGBT, Si MOSFET, Si IGBT and GaN HEMT.
  • ringing can be suppressed in a semiconductor device, and the snubber circuit can be simplified and reliability can be improved.
  • FIG. 1 It is a perspective view which shows the semiconductor device which concerns on 1st Embodiment. It is a main part perspective view which shows the semiconductor device which concerns on 1st Embodiment. It is a top view which shows the semiconductor device which concerns on 1st Embodiment. It is a figure which showed the sealing resin by an imaginary line in the plan view of FIG. It is a partially enlarged plan view which enlarged a part of FIG. It is a front view which shows the semiconductor device which concerns on 1st Embodiment. It is a bottom view which shows the semiconductor device which concerns on 1st Embodiment. It is a left side view which shows the semiconductor device which concerns on 1st Embodiment.
  • FIG. 5 is a cross-sectional view taken along the line XX of FIG. It is sectional drawing which follows the XI-XI line of FIG. It is sectional drawing which shows the 1st modification of the semiconductor device which concerns on 1st Embodiment. It is sectional drawing which shows the 2nd modification of the semiconductor device which concerns on 1st Embodiment. It is a main part perspective view which shows the semiconductor device which concerns on 2nd Embodiment. It is a top view which shows the semiconductor device which concerns on 2nd Embodiment. It is sectional drawing which follows the XVI-XVI line of FIG.
  • the semiconductor device A1 of the first embodiment includes a plurality of semiconductor elements 10, a support substrate 20, a plurality of leads, a plurality of intermediate leads 40, a plurality of wire members 50, a plurality of conductive blocks 60, a sealing resin 70, a capacitor 81, and the like.
  • a coating layer 90 is provided.
  • the plurality of leads include a first power lead 31, a second power lead 32, a third power lead 33, a pair of gate leads 34A and 34B, a pair of driver source leads 35A and 35B, and a plurality of dummy leads 36.
  • the plurality of conductive blocks 60 include a plurality of first blocks 61 and a plurality of second blocks 62.
  • FIG. 1 is a perspective view showing the semiconductor device A1.
  • FIG. 2 is a perspective view of FIG. 1 in which the sealing resin 70 is omitted. In FIG. 2, a plurality of wire members 50 are omitted.
  • FIG. 3 is a plan view showing the semiconductor device A1.
  • FIG. 4 is a view showing the sealing resin 70 as an imaginary line (dashed-dotted line) in the plan view of FIG.
  • FIG. 5 is a partially enlarged view of a part of FIG. 4.
  • FIG. 6 is a front view showing the semiconductor device A1.
  • FIG. 7 is a bottom view showing the semiconductor device A1.
  • FIG. 8 is a left side view showing the semiconductor device A1.
  • FIG. 9 is a right side view showing the semiconductor device A1.
  • FIG. 1 is a perspective view showing the semiconductor device A1.
  • FIG. 2 is a perspective view of FIG. 1 in which the sealing resin 70 is omitted.
  • a plurality of wire members 50 are omitted.
  • FIG. 3 is
  • FIGS. 10 to 8 are cross-sectional views taken along the line XX of FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI of FIG.
  • a plurality of discrete points are drawn on the covering layer 90 for convenience of understanding.
  • the z direction corresponds to the thickness direction of the semiconductor device A1.
  • the x direction corresponds to the left-right direction in the plan view (see FIGS. 3 and 4) of the semiconductor device A1.
  • the y direction corresponds to the vertical direction in the plan view (see FIGS. 3 and 4) of the semiconductor device A1. If necessary, one in the x direction is set to the x1 direction, and the other in the x direction is set to the x2 direction. Similarly, one in the y direction is the y1 direction, the other in the y direction is the y2 direction, one in the z direction is the z1 direction, and the other in the z direction is the z2 direction.
  • Each of the plurality of semiconductor elements 10 has a function of switching the main circuit current, and the specific configuration thereof is not particularly limited.
  • Specific examples of the semiconductor device 10 include SiC (silicon carbide) MOSET, SiC IGBT, Si MOSFET, Si IGBT (Insulated Gate Bipolar Transistor) and GaN (gallium nitride) HEMT (High Electron Mobility Transistor).
  • Each semiconductor element 10 has a rectangular shape when viewed in the z direction (also referred to as "planar view”), but the present disclosure is not limited to this.
  • Each of the plurality of semiconductor elements 10 has an element main surface 101 and an element back surface 102, as shown in FIGS. 5 and 10.
  • the element main surface 101 and the element back surface 102 are separated from each other in the z direction and face opposite to each other.
  • the element main surface 101 faces the z2 direction
  • the element back surface 102 faces the z1 direction.
  • Each of the plurality of semiconductor elements 10 has a main surface electrode 11, a back surface electrode 12, and an insulating film 13 as shown in FIGS. 5 and 10.
  • the main surface electrode 11 is provided on the element main surface 101 as shown in FIG. As shown in FIG. 5, the main surface electrode 11 includes a source electrode 111, a gate electrode 112, and a driver source electrode 113.
  • the source electrode 111 is an electrode through which a source current flows.
  • a gate voltage for driving each semiconductor element 10 is applied to the gate electrode 112.
  • the driver source electrode 113 is an electrode that serves as a reference potential for the gate voltage.
  • the source electrode 111 is larger than the gate electrode 112 and the driver source electrode 113.
  • the gate electrode 112 and the driver source electrode 113 have substantially the same size.
  • the source electrode 111 is composed of one region, but may be divided into a plurality of regions.
  • the back surface electrode 12 is provided on the back surface 102 of the element.
  • the back surface electrode 12 is formed over the entire back surface 102 of the element.
  • the back surface electrode 12 is an electrode through which a drain current flows, and is also referred to as a drain electrode 12 in the following description.
  • the insulating film 13 is provided on the element main surface 101.
  • the insulating film 13 has an electrical insulating property.
  • the insulating film 13 surrounds the main surface electrode 11 in a plan view.
  • the insulating film 13 insulates the source electrode 111 and the gate electrode 112.
  • a SiO 2 (silicon dioxide) layer, a Si 3 N 4 (silicon nitride) layer, and a polybenzoxazole layer are laminated in this order on the element main surface 101, and the polybenzo The oxazole layer is the surface layer.
  • a polyimide layer may be used instead of the polybenzoxazole layer.
  • the configuration of the insulating film 13 is not limited to that described above.
  • the plurality of semiconductor elements 10 include a plurality of first semiconductor elements 10A and a plurality of second semiconductor elements 10B.
  • the semiconductor device A1 constitutes a half-bridge type switching circuit.
  • the plurality of first semiconductor elements 10A form an upper arm circuit in this switching circuit
  • the plurality of second semiconductor elements 10B form a lower arm circuit in this switching circuit.
  • the semiconductor device A1 includes four first semiconductor elements 10A and four second semiconductor elements 10B.
  • the number of semiconductor elements 10 is not limited to this configuration, and can be freely set according to the performance required for the semiconductor device A1.
  • Each of the plurality of first semiconductor elements 10A is mounted on the support substrate 20 (conductive substrate 22A) as shown in FIGS. 2, 4, 5, and 10.
  • the plurality of first semiconductor elements 10A are arranged in the y direction and are separated from each other.
  • the element back surface 102 faces the conductive substrate 22A.
  • Each first semiconductor element 10A is conductively bonded to the support substrate 20 (conductive substrate 22A) via, for example, a conductive element bonding material (not shown). Examples of the element bonding material include solder, sintered silver, silver paste and the like.
  • Each of the plurality of second semiconductor elements 10B is mounted on the support substrate 20 (conductive substrate 22B) as shown in FIGS. 2, 4, 5, and 10.
  • the plurality of second semiconductor elements 10B are arranged in the y direction and are separated from each other.
  • the element back surface 102 faces the conductive substrate 22B.
  • Each second semiconductor element 10B is conductively bonded to the support substrate 20 (conductive substrate 22B) via, for example, a conductive element bonding material (not shown).
  • the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B overlap each other when viewed in the x direction. Instead, the plurality of first semiconductor elements 10A and the plurality of second semiconductor elements 10B do not have to overlap when viewed in the x direction.
  • the support substrate 20 is a support member that supports a plurality of semiconductor elements 10.
  • the support substrate 20 includes an insulating substrate 21, two conductive substrates 22A and 22B, a pair of insulating layers 23A and 23B, a pair of gate layers 24A and 24B, a pair of driver source layers 25A and 25B, and a first spacer 26A and a second spacer. It is provided with a spacer 26B.
  • the insulating substrate 21 is a plate-shaped member having electrical insulation.
  • the insulating substrate 21 supports two conductive substrates 22A and 22B.
  • the insulating substrate 21 is composed of two insulating substrates 21A and 21B, each of which has a flat plate shape.
  • the configuration of the insulating substrate 21 is not limited to that described above, and may be, for example, a single flat plate without being divided into the two insulating substrates 21A and 21B.
  • the constituent materials of the insulating substrates 21A and 21B are, for example, ceramics having excellent thermal conductivity. Examples of such ceramics include AlN (aluminum nitride), SiN (silicon nitride), and Al 2 O 3 (aluminum oxide).
  • the insulating substrates 21A and 21B each have a rectangular shape in a plan view.
  • the insulating substrate 21A supports the conductive substrate 22A, and the insulating substrate 21B supports the conductive substrate 22B.
  • the insulating substrates 21A and 21B are separated from each other. In the present embodiment, the insulating substrate 21A and the insulating substrate 21B are separated from each other in the x direction and arranged side by side as shown in FIGS. 2, 4 and 10.
  • the insulating substrate 21A has a main surface 211A and a back surface 212A.
  • the main surface 211A and the back surface 212A are separated from each other in the z direction and face opposite to each other.
  • the main surface 211A faces the z2 direction, and the back surface 212A faces the z1 direction.
  • the main surface 211A faces the conductive substrate 22A, and the back surface 212A is exposed from the sealing resin 70.
  • another conductive substrate may be bonded to the back surface 212A of the insulating substrate 21A. In this case, the back surface of the conductive substrate is exposed from the sealing resin 70.
  • the insulating substrate 21B has a main surface 211B and a back surface 212B.
  • the main surface 211B and the back surface 212B are separated from each other in the z direction and face opposite to each other.
  • the main surface 211B faces the z2 direction, and the back surface 212B faces the z1 direction.
  • the main surface 211B faces the conductive substrate 22B, and the back surface 212B is exposed from the sealing resin 70.
  • another conductive substrate may be bonded to the back surface 212B of the insulating substrate 21B. In this case, the back surface of the conductive substrate is exposed from the sealing resin 70.
  • the conductive substrates 22A and 22B are plate-shaped members having conductivity, respectively.
  • each of the conductive substrates 22A and 22B is a composite substrate including a graphite substrate 220 m and a copper film 220 n formed on both sides of the graphite substrate 220 m in the z direction.
  • the constituent materials of the conductive substrates 22A and 22B are not limited to this, and may be Cu or a Cu alloy.
  • the surfaces of the conductive substrates 22A and 22B may be covered with silver plating.
  • the conductive substrates 22A and 22B include a plurality of leads (first power lead 31, second power lead 32, third power lead 33, a pair of gate leads 34A and 34B, a pair of driver source leads 35A and 35B, and a plurality of dummies. Together with the lead 36), it constitutes a conduction path to the plurality of semiconductor elements 10.
  • the conductive substrates 22A and 22B are separated from each other. As shown in FIGS. 4 and 10, the conductive substrate 22A and the conductive substrate 22B are separated from each other in the x direction and are arranged side by side. As shown in FIG. 4, the conductive substrates 22A and 22B have a rectangular shape in a plan view.
  • the conductive substrates 22A and 22B have dimensions in the z direction of about 1.0 to 3.5 mm.
  • the z-direction dimension of the graphite substrate 220 m is about 0.5 to 2.5 mm
  • each z-direction dimension of the pair of copper films 220n is about 0.25 to 0.5 mm.
  • These dimensions in the z direction are not limited to those described above.
  • the upper copper film 220n in FIG. 10 of the conductive substrate 22A is an example of the “first metal layer”, and the upper copper film 220n in FIG. 10 of the conductive substrate 22B is the “second metal layer”. Is an example.
  • the material constituting the upper copper film 220n in the drawing of the conductive substrate 22A in FIG. 10 and the upper copper film 220n in the drawing of the conductive substrate 22B in FIG. 10 is an example of the “first material”.
  • the conductive substrate 22A is bonded to the insulating substrate 21A via the substrate bonding material 220A.
  • the substrate bonding material 220A may be, for example, a conductive bonding material such as silver paste, solder, or a sintered metal, or may be an insulating bonding material.
  • the conductive substrate 22A is located in the x1 direction with respect to the conductive substrate 22B. All of the conductive substrate 22A overlaps the conductive substrate 22B when viewed in the x direction.
  • the conductive substrate 22A has a main surface 221A and a back surface 222A.
  • the main surface 221A and the back surface 222A are separated from each other in the z direction and face opposite to each other.
  • the main surface 221A faces the z2 direction, and the back surface 222A faces the z1 direction.
  • a plurality of first semiconductor elements 10A are mounted on the main surface 221A.
  • the insulating layer 23A is joined to the main surface 221A.
  • the conductive substrate 22B is bonded to the insulating substrate 21B via the substrate bonding material 220B.
  • the substrate bonding material 220B may be, for example, a conductive bonding material such as silver paste, solder, or a sintered metal, or may be an insulating bonding material.
  • the conductive substrate 22B has a main surface 221B and a back surface 222B.
  • the main surface 221B and the back surface 222B are separated from each other in the z direction and face opposite to each other.
  • the main surface 221B faces the z2 direction
  • the back surface 222B faces the z1 direction.
  • a plurality of second semiconductor elements 10B are mounted on the main surface 221B.
  • the insulating layer 23B and one end of the plurality of intermediate leads 40 are joined to the main surface 221B, respectively.
  • the pair of insulating layers 23A and 23B have electrical insulating properties, and the constituent material thereof is, for example, glass epoxy resin or ceramics. As shown in FIG. 4, each of the pair of insulating layers 23A and 23B has a strip shape extending in the y direction. As shown in FIGS. 4 and 10, the insulating layer 23A is joined to the main surface 221A of the conductive substrate 22A. The insulating layer 23A is located in the x1 direction with respect to the plurality of first semiconductor elements 10A. Instead, the insulating layer 23A may be arranged on the x2 direction side of the plurality of first semiconductor elements 10A. As shown in FIGS.
  • the insulating layer 23B is joined to the main surface 221B of the conductive substrate 22B.
  • the insulating layer 23B is located in the x2 direction with respect to the plurality of second semiconductor elements 10B.
  • the insulating layer 23B may be arranged on the x1 direction side with respect to the plurality of second semiconductor elements 10B.
  • the pair of gate layers 24A and 24B have conductivity, and the constituent material thereof is, for example, Cu or a Cu alloy. As shown in FIG. 4 and the like, the pair of gate layers 24A and 24B include a band-shaped portion extending in the y direction and a hook-shaped portion protruding from the band-shaped portion. The shapes of the pair of gate layers 24A and 24B are not limited to those shown in FIG. 4, and may be composed of, for example, no hook-shaped portion and only a strip-shaped portion.
  • the gate layer 24A is arranged on the insulating layer 23A as shown in FIGS. 4 and 10. The gate layer 24A conducts to the gate electrode 112 of each first semiconductor element 10A via the wire member 50 (gate wire 51 described later).
  • the gate layer 24B is arranged on the insulating layer 23B as shown in FIGS. 4 and 10. The gate layer 24B conducts to the gate electrode 112 of each second semiconductor element 10B via the wire member 50 (gate wire 51 described later).
  • the pair of driver source layers 25A and 25B have conductivity, and the constituent material thereof is, for example, Cu or a Cu alloy. As shown in FIG. 4, the pair of driver source layers 25A and 25B include a band-shaped portion extending in the y direction and a hook-shaped portion protruding from the band-shaped portion. The shapes of the pair of driver source layers 25A and 25B are not limited to those shown in FIG. 4, and may be composed of, for example, no hook-shaped portion and only a strip-shaped portion. As shown in FIGS. 4 and 10, the driver source layer 25A is arranged on the insulating layer 23A together with the gate layer 24A.
  • the driver source layer 25A is located on the insulating layer 23A next to the gate layer 24A and is separated from the gate layer 24A in a plan view.
  • the driver source layer 25A is arranged closer to the plurality of first semiconductor elements 10A than the gate layer 24A in the x direction. Therefore, the driver source layer 25A is located on the x2 direction side of the gate layer 24A.
  • the arrangement of the gate layer 24A and the driver source layer 25A in the x direction may be the opposite of the above.
  • the driver source layer 25A conducts to the driver source electrode 113 of each first semiconductor element 10A via the wire member 50 (driver source wire 52). As shown in FIGS.
  • the driver source layer 25B is arranged on the insulating layer 23B together with the gate layer 24B.
  • the driver source layer 25B is located on the insulating layer 23B next to the gate layer 24B and is separated from the gate layer 24B in a plan view.
  • the driver source layer 25B is arranged closer to the plurality of second semiconductor elements 10B than the gate layer 24B. Therefore, the driver source layer 25B is located on the x1 direction side of the gate layer 24B.
  • the arrangement of the gate layer 24B and the driver source layer 25B in the x direction may be the opposite of the above.
  • the driver source layer 25B conducts to the driver source electrode 113 of each second semiconductor element 10B via the wire member 50 (driver source wire 52).
  • the first spacer 26A and the second spacer 26B have conductivity, and the constituent material thereof is, for example, Cu or a Cu alloy.
  • the constituent materials of the first spacer 26A and the second spacer 26B are not limited to those described above, and may be, for example, a composite material of CuMo (Cu molybdenum), a composite material of CIC (Copper-Inver-Copper), or the like. good.
  • the constituent materials of the first spacer 26A and the second spacer 26B may be different from each other.
  • the first spacer 26A and the second spacer 26B are examples of the "conducting member", and the materials constituting the first spacer 26A and the second spacer 26B are examples of the "first material”.
  • the first spacer 26A is interposed between the conductive substrate 22A and the first power lead 31.
  • the first spacer 26A has a rectangular shape extending in the y direction in a plan view.
  • the first spacer 26A is conductively bonded to the conductive substrate 22A.
  • the first spacer 26A is located near the edge of the conductive substrate 22A in the x1 direction in a plan view.
  • the first spacer 26A is provided so that the first power lead 31 is positioned substantially the same as the second power lead 32 in the z direction.
  • the first spacer 26A may be absent and the first power lead 31 may be directly bonded to the conductive substrate 22A.
  • the shape of the first spacer 26A is not particularly limited.
  • the second spacer 26B is interposed between the conductive substrate 22B and the third power lead 33.
  • the second spacer 26B has a rectangular shape extending in the y direction in a plan view.
  • the second spacer 26B is conductively bonded to the conductive substrate 22B.
  • the second spacer 26B is located near the edge of the conductive substrate 22B in the x2 direction in a plan view.
  • the second spacer 26B is provided so that the third power lead 33 is positioned substantially the same as the second power lead 32 in the z direction.
  • the third power lead 33 may be directly bonded to the conductive substrate 22B without the second spacer 26B.
  • the shape of the second spacer 26B is not particularly limited.
  • Each of the plurality of leads (first power lead 31, second power lead 32, third power lead 33, pair of gate leads 34A, 34B, pair of driver source leads 35A, 35B, and a plurality of dummy leads 36) is sealed. It includes a portion located inside the stop resin 70 and a portion located outside the sealing resin 70. That is, each lead includes a portion covered with the sealing resin 70 and a portion exposed from the sealing resin 70. Each lead is used when mounting the semiconductor device A1 on a circuit board of an electronic device or the like.
  • the first power lead 31 and the second power lead 32 are metal plates, respectively.
  • the constituent material of the metal plate is Cu or a Cu alloy.
  • the constituent materials of the first power lead 31 and the second power lead 32 are not limited to this, and may be, for example, aluminum.
  • both the first power lead 31 and the second power lead 32 have a dimension of about 0.8 mm in the z direction, but the present disclosure is not limited to this.
  • Both the first power lead 31 and the second power lead 32 are located closer to the x1 direction in the semiconductor device A1 as shown in FIGS. 1 to 4 and 7. For example, a power supply voltage is applied between the first power lead 31 and the second power lead 32.
  • the first power lead 31 is a positive electrode (P terminal), and the second power lead 32 is a negative electrode (N terminal).
  • the first power lead 31 and the second power lead 32 are separated from each other.
  • the second power lead 32 is separated from the conductive substrate 22A.
  • the first power lead 31 and the second power lead 32 are examples of the "conducting member", and the materials constituting the first power lead 31 and the second power lead 32 are examples of the "first material”.
  • the first power lead 31 has a pad portion 311 and a terminal portion 312.
  • the pad portion 311 is a portion of the first power lead 31 covered with the sealing resin 70.
  • the pad portion 311 conducts to the conductive substrate 22A via the first spacer 26A.
  • the pad portion 311 is conductively bonded to the first spacer 26A.
  • the method of conductive bonding is not limited at all, and may be, for example, laser bonding, bonding with a conductive bonding material, or the like.
  • the terminal portion 312 is a portion of the first power lead 31 exposed from the sealing resin 70. As shown in FIGS. 3, 4, 6, 7, and 10, the terminal portion 312 extends from the sealing resin 70 in the x1 direction.
  • the second power lead 32 has a pad portion 321 and a terminal portion 322.
  • the pad portion 321 is a portion of the second power lead 32 covered with the sealing resin 70.
  • the pad portion 321 includes a connecting portion 321a, a plurality of extending portions 321b, and a connecting portion 321c.
  • the connecting portion 321a has a strip shape extending in the y direction.
  • the connecting portion 321a connects a plurality of extending portions 321b.
  • Each of the plurality of extending portions 321b has a strip shape extending from the connecting portion 321a in the x2 direction.
  • each extending portion 321b extends from the connecting portion 321a in the x direction until it overlaps with each second semiconductor element 10B in a plan view.
  • Each extending portion 321b extends from the conductive substrate 22A across the conductive substrate 22B in a plan view.
  • the tip of each extension portion 321b overlaps the second block 62 in a plan view.
  • the plurality of extending portions 321b are arranged in the y direction and separated from each other in a plan view.
  • Each extending portion 321b conducts to the source electrode 111 (source electrode) of the second semiconductor element 10B via the plurality of conductive blocks 60.
  • each extension portion 321b has its tip portion conductively joined to the second block 62.
  • the method of conductive bonding is not limited at all, and may be, for example, laser bonding, bonding with a conductive bonding material, or the like.
  • the connecting portion 321c is a portion that connects the connecting portion 321a and the terminal portion 322.
  • the connecting portion 321c extends in the x1 direction from the end edge of the connecting portion 321a on the y2 direction side and the x1 direction side in the plan view.
  • the terminal portion 322 is a portion of the second power lead 32 exposed from the sealing resin 70. As shown in FIGS. 1, 3, 4, and 7, the terminal portion 322 extends from the sealing resin 70 in the x1 direction.
  • the terminal portion 322 has a rectangular shape in a plan view. As shown in FIGS. 3, 4, and 7, the terminal portion 322 is located on the y2 direction side of the terminal portion 312 of the first power lead 31 in a plan view.
  • the shape of the terminal portion 322 is the same as the shape of the terminal portion 312, but the present disclosure is not limited thereto.
  • the third power lead 33 is a metal plate.
  • the constituent material of the metal plate is, for example, Cu or a Cu alloy.
  • the constituent material of the third power lead 33 is not limited to this, and may be, for example, aluminum. As shown in FIGS. 1 to 4, 6, 7, and 10, the third power lead 33 is located closer to the x2 direction in the semiconductor device A1.
  • the AC power (voltage) converted into power by the plurality of semiconductor elements 10 is output from the third power lead 33.
  • the third power lead 33 includes a pad portion 331 and a terminal portion 332.
  • the pad portion 331 is a portion of the third power lead 33 covered with the sealing resin 70.
  • the pad portion 331 conducts to the conductive substrate 22B via the second spacer 26B. As shown in FIGS. 2, 4 and 10, the pad portion 331 is conductively bonded to the second spacer 26B.
  • the method of conductive bonding is not limited at all, and may be, for example, laser bonding, bonding with a conductive bonding material, or the like.
  • the terminal portion 332 is a portion of the third power lead 33 exposed from the sealing resin 70. As shown in FIGS. 3, 4, 6, 7, and 10, the terminal portion 332 extends from the sealing resin 70 in the x2 direction.
  • the pair of gate leads 34A and 34B are located next to the respective conductive substrates 22A and 22B in the y direction.
  • a gate voltage for driving a plurality of first semiconductor elements 10A is applied to the gate lead 34A.
  • a gate voltage for driving a plurality of second semiconductor elements 10B is applied to the gate lead 34B.
  • Both the pair of gate leads 34A and 34B have a pad portion 341 and a terminal portion 342 as shown in FIG.
  • the pad portion 341 is covered with the sealing resin 70.
  • the gate leads 34A and 34B are supported by the sealing resin 70.
  • the terminal portion 342 is connected to the pad portion 341 and is exposed from the sealing resin 70.
  • the terminal portion 342 has an L shape when viewed in the x direction. In the present embodiment, the terminal portion 342 protrudes from the surface (resin side surface 733) of the sealing resin 70 facing the y1 direction.
  • the pair of driver source leads 35A and 35B are located next to the pair of gate leads 34A and 34B in the x direction.
  • the driver source lead 35A is a lead that serves as a reference potential of a gate voltage for driving a plurality of first semiconductor elements 10A.
  • the driver source lead 35B is a lead that serves as a reference potential for the gate voltage for driving the plurality of second semiconductor elements 10B.
  • Both the pair of driver source leads 35A and 35B have a pad portion 351 and a terminal portion 352 as shown in FIG.
  • the pad portion 351 is covered with the sealing resin 70.
  • the driver source leads 35A and 35B are supported by the sealing resin 70.
  • the terminal portion 352 is connected to the pad portion 351 and is exposed from the sealing resin 70.
  • the terminal portion 352 has an L shape when viewed in the x direction. In the present embodiment, the terminal portion 352 protrudes from the surface (resin side surface 733) of the sealing resin 70 facing the y1 direction.
  • the plurality of dummy leads 36 are located on the opposite sides of the pair of driver source leads 35A and 35B with respect to the pair of gate leads 34A and 34B in the x direction.
  • the number of dummy leads 36 is four.
  • the two dummy leads 36 are located on one side (x2 direction) in the x direction.
  • the remaining two dummy leads 36 are located on the other side (x1 direction) in the x direction.
  • the plurality of dummy leads 36 are not limited to the above-described configuration.
  • the configuration may not include a plurality of dummy leads 36.
  • Each of the plurality of dummy leads 36 has a pad portion 361 and a terminal portion 362 as shown in FIG.
  • the pad portion 361 is covered with the sealing resin 70.
  • the plurality of dummy leads 36 are supported by the sealing resin 70.
  • the terminal portion 362 is connected to the pad portion 361 and is exposed from the sealing resin 70.
  • the terminal portion 362 has an L shape when viewed in the x direction. In the present embodiment, the terminal portion 362 protrudes from the surface (resin side surface 733) of the sealing resin 70 facing the y1 direction.
  • the gate leads 34A and 34B, the driver source leads 35A and 35B, and the dummy leads 36 have substantially the same shape. Then, as shown in FIGS. 1 to 7, these are arranged along the x direction.
  • each lead first power lead 31, second power lead 32, third power lead 33, pair of gate leads 34A, 34B, pair of driver source leads 35A, 35B, and a plurality of dummy leads 36
  • Both are formed from the same lead frame.
  • the plurality of intermediate leads 40 connect each of the first semiconductor elements 10A and the conductive substrate 22B.
  • the constituent material of each intermediate lead 40 is, for example, Cu or a Cu alloy.
  • the constituent material of each intermediate lead 40 is not limited to this, and may be a clad material such as CIC, aluminum, or the like.
  • Each intermediate lead 40 is a flat plate-shaped connecting member. As shown in FIG. 4, each intermediate lead 40 has a rectangular shape extending in the x direction in a plan view. Each intermediate lead 40 overlaps each extension portion 321b of the second power lead 32 in a plan view.
  • the intermediate lead 40 is an example of a “conducting member”, and the material constituting the intermediate lead 40 is an example of a “first material”.
  • each intermediate lead 40 includes a first joint portion 41, a second joint portion 42, and a connecting portion 43.
  • the first joint portion 41 is a portion joined to the first block 61.
  • the first joint portion 41 and the first block 61 are conductively joined.
  • the method of conductive bonding is not particularly limited, and may be, for example, laser bonding, bonding with a conductive bonding material, or the like.
  • the second joint portion 42 is a portion joined to the conductive substrate 22B.
  • the second joint portion 42 and the conductive substrate 22B are conductively joined.
  • the method of conductive bonding is not particularly limited, and may be, for example, laser bonding, bonding with a conductive bonding material, or the like.
  • the contact portion 43 is a portion connected to the first joint portion 41 and the second joint portion 42.
  • the dimensions of the connecting portion 43 in the z direction are the same as those of the first joint portion 41 and the second joint portion 42.
  • the connecting portion 43 is partially bent in the z direction. Since the connecting portion 43 is bent, the first joint portion 41 and the second joint portion 42 having different positions in the z direction are connected.
  • Each of the plurality of wire members 50 is a wire (bonding wire).
  • Each wire member 50 has conductivity, and the constituent material thereof is, for example, aluminum, gold, or Cu.
  • the plurality of wire members 50 include a plurality of gate wires 51, a plurality of driver source wires 52, a pair of first connection wires 53, and a pair of second connection wires 54. Includes.
  • each of the plurality of gate wires 51 has one end (first end) joined to the gate electrode 112 of each semiconductor element 10, and the other end (second end) is a pair of gate layers 24A. It is joined to any of 24B.
  • the plurality of gate wires 51 include one that conducts the gate electrode 112 of each first semiconductor element 10A and the gate layer 24A, and one that conducts the gate electrode 112 of each second semiconductor element 10B and the gate layer 24B. be.
  • each of the plurality of driver source wires 52 is bonded to the driver source electrode 113 of each semiconductor element 10, and the other end is bonded to either of the pair of driver source layers 25A and 25B.
  • the plurality of driver source wires 52 are provided with one that conducts the driver source electrode 113 of each first semiconductor element 10A and the driver source layer 25A, and the driver source electrode 113 and the driver source layer 25B of each second semiconductor element 10B. Some are conductive.
  • one of the pair of first connecting wires 53 connects the gate layer 24A and the gate lead 34A, and the other connects the gate layer 24B and the gate lead 34B.
  • One end of the first connecting wire 53 is joined to the gate layer 24A, and the other end is joined to the pad portion 341 of the gate lead 34A.
  • One end of the other first connecting wire 53 is joined to the gate layer 24B, and the other end is joined to the pad portion 341 of the gate lead 34B.
  • one of the pair of second connecting wires 54 connects the driver source layer 25A and the driver source lead 35A, and the other connects the driver source layer 25B and the driver source lead 35B.
  • One end of the second connection wire 54 is joined to the driver source layer 25A, and the other end is joined to the pad portion 351 of the driver source lead 35A.
  • One end of the other second connection wire 54 is joined to the driver source layer 25B, and the other end is joined to the pad portion 351 of the driver source lead 35B.
  • the plurality of conductive blocks 60 have conductivity. Each of the plurality of conductive blocks 60 is bonded onto one corresponding semiconductor element 10. Each conductive block 60 has a z-direction dimension of about 0.1 to 2.0 mm, but the present disclosure is not limited to this.
  • the plurality of conductive blocks 60 include a plurality of first blocks 61 and a plurality of second blocks 62.
  • Each of the plurality of first blocks 61 is bonded to one of the plurality of first semiconductor elements 10A.
  • Each first block 61 is conductively bonded to each first semiconductor element 10A by solder or the like.
  • Each first block 61 faces the element main surface 101 of each first semiconductor element 10A.
  • each first block 61 is a columnar body and has a rectangular shape in a plan view as shown in FIG.
  • the plan view shape of each first block 61 is not limited to this, and may be circular, elliptical, or polygonal.
  • the first block 61 is made of, for example, Cu or a Cu alloy.
  • Each of the plurality of second blocks 62 is bonded to one of the plurality of second semiconductor elements 10B.
  • Each second block 62 is conductively bonded to each second semiconductor element 10B by solder or the like.
  • Each second block 62 faces the element main surface 101 of each second semiconductor element 10B.
  • the z-direction dimension of each second block 62 is not particularly limited, but is, for example, about 1.83 mm in the present embodiment.
  • each second block 62 is a columnar body and has a rectangular shape in a plan view, as shown in FIGS. 4 and 10.
  • the plan view shape of each second block 62 is not limited to this, and may be circular, elliptical, or polygonal.
  • the second block 62 is made of, for example, Cu or a Cu alloy.
  • each first block 61 in the z direction is smaller than the dimension of each second block 62 in the z direction.
  • the z-direction dimension of each second block 62 is about 1.83 mm as described above, so that the z-direction dimension of each first block 61 is smaller than this value.
  • the capacitor 81 is a chip type having a first end and a second end, the first end is mounted on the pad portion 311 of the first power lead 31, and the second end is the connecting portion 321a of the second power lead 32. It is placed in.
  • the bonding between the capacitor 81 and the power leads 31 and 32 can be performed by, for example, a conductive bonding material.
  • the power supply voltage (input voltage) applied between the first power lead 31 and the second power lead 32 is stabilized. Can be achieved.
  • the capacitor 81 may be referred to as a DC link capacitor. Unlike the present embodiment, the configuration may not include the capacitor 81.
  • the sealing resin 70 includes a plurality of semiconductor elements 10, a part of the support substrate 20, and a plurality of leads (first power lead 31, second power lead 32, third power lead 33). , A pair of gate leads 34A, 34B, a pair of driver source leads 35A, 35B and a plurality of dummy leads 36), covering a plurality of intermediate leads 40, a plurality of wire members 50, and a plurality of conductive blocks 60. ..
  • the constituent material of the sealing resin 70 is, for example, an epoxy resin.
  • the sealing resin 70 has a resin main surface 71, a resin back surface 72, and a plurality of resin side surfaces 731 to 734.
  • the resin main surface 71 and the resin back surface 72 are separated from each other in the z direction and face opposite to each other.
  • the resin main surface 71 faces the z2 direction
  • the resin back surface 72 faces the z1 direction.
  • the resin back surface 72 has a frame shape surrounding the back surface 212A of the insulating substrate 21A and the back surface 212B of the insulating substrate 21B in a plan view.
  • the back surfaces 212A and 212B are exposed from the resin back surface 72.
  • each of the plurality of resin side surfaces 731 to 734 is connected to both the resin main surface 71 and the resin back surface 72, and is sandwiched between them in the z direction.
  • the resin side surfaces 731 and 732 are separated in the x direction and face opposite to each other.
  • the resin side surface 731 faces the x1 direction
  • the resin side surface 732 faces the x2 direction.
  • the resin side surfaces 733 and 734 are separated in the y direction and face opposite to each other.
  • the resin side surface 733 faces the y1 direction
  • the resin side surface 734 faces the y2 direction.
  • the coating layer 90 is a layer that covers at least a part of the "conducting member" and is made of a second material.
  • This second material meets at least one of the following three requirements. (1) The magnetic permeability is higher than that of the first material constituting the "conducting member”. (2) The electrical resistivity is higher than that of the first material. (3) The dielectric loss tangent is greater than 0 (greater than the dielectric loss tangent of an ideal dielectric). Regarding these, for example, it is assumed that the first material is Cu.
  • examples of the second material having a higher magnetic permeability than the first material include magnetic metals such as Ni, Co, and Fe.
  • the second material having a higher electrical resistivity than the first material examples include metals such as Ni, W, and Mo, conductive polymers, and transparent conductive films.
  • a second material having a dielectric loss tangent larger than 0, for example, a dielectric can be mentioned.
  • the magnetic permeability of the second material is higher than the magnetic permeability of the first material
  • the relative magnetic permeability of the second material is preferably, for example, 10 or more.
  • the electrical resistivity of the second material is made higher than the electrical resistivity of the first material
  • the electrical resistivity of the second material is preferably, for example, twice or more the electrical resistivity of the first material.
  • the dielectric loss tangent of the second material is preferably 0.01 or more.
  • the thickness of the coating layer 90 is not particularly limited, and is, for example, 1 ⁇ m to 5 ⁇ m. When the coating layer 90 is made of metal, the coating layer 90 is formed by plating such as magnetic plating.
  • the coating layer 90 may be a magnetic metal in which the magnetic permeability of the second material is higher than the magnetic permeability of the first material and the electrical resistivity of the second material is higher than the electrical resistivity of the first material.
  • the coating layer 90 may have a structure in which the magnetic permeability of the second material is higher than the magnetic permeability of the first material and the dielectric loss tangent of the second material is larger than 0.
  • the coating layer 90 may have a configuration in which the electrical resistivity of the second material is higher than the electrical resistivity of the first material and the dielectric loss tangent of the second material is larger than 0.
  • the magnetic permeability of the second material is higher than the magnetic permeability of the first material
  • the electrical resistivity of the second material is higher than the electrical resistivity of the first material
  • the dielectric constant contact of the second material is The configuration may be larger than 0.
  • the covering layer 90 has a first part 91 and a second part 92.
  • the first part 91 covers at least a part of the first power lead 31. In the present embodiment, the first part 91 covers all of the first power lead 31.
  • the first part 91 covers at least a part of the second power lead 32. In this embodiment, the second part 92 covers all of the second power lead 32. Similar to the first part 91, when the second power lead 32 functions as a path for the main circuit current, the entire circumference of the cross section of the second power lead 32 is covered by the second part 92.
  • the coating layer 90 is provided on the conductive member that forms the path of the main circuit current in the semiconductor device A1. More specifically, the coating layer 90 is provided at a portion where the density of the alternating current increases due to the skin effect.
  • the magnetic permeability of the second material constituting the coating layer 90 is higher than the magnetic permeability of the first material (Cu or the like) constituting the conductive member (first power lead 31, second power lead 32, etc.)
  • the skin effect The effect of is more pronounced, and the AC resistance of the current path increases.
  • the coating layer 90 does not unreasonably attenuate the low frequency component of the current. Further, since ringing can be suppressed, the snubber circuit provided in the semiconductor device A1 can be simplified, and the reliability of the semiconductor device A1 itself can be improved.
  • the electrical resistivity of the second material constituting the coating layer 90 is higher than the electrical resistivity of the first material (Cu or the like) constituting the conductive member (first power lead 31, second power lead 32, etc.). Even when it is high, it is possible to attenuate the alternating current flowing through the coating layer 90 and suppress ringing. As mentioned above, the low frequency components of the current are not unduly attenuated by the coating layer 90.
  • the dielectric loss tangent of the second material constituting the coating layer 90 is larger than 0 (larger than the dielectric loss tangent of the ideal dielectric)
  • the energy of the alternating current flowing through the coating layer 90 can be consumed as a dielectric loss. It is possible and it is possible to suppress ringing.
  • FIG. 12 shows a first modification of the semiconductor device A1.
  • the configuration of the coating layer 90 is different from the above-described example.
  • the first part 91 which is a part of the coating layer 90, as an example, in this modified example, in the cross section through which the main circuit current flows, the first part 91 covers the entire circumference of the cross section of the first power lead 31. It does not cover only a part of it. More specifically, the first part 91 covers only three sides (upper side and two side sides) of the rectangular cross section of the first power lead 31 and does not cover the remaining one side (bottom side) (that is, the bottom side). , The bottom is exposed from Part 1 91). The three sides (upper side and two side sides) are completely covered by the first part 91, respectively.
  • FIG. 13 shows a second modification of the semiconductor device A1.
  • the first part 91 which is a part of the coating layer 90, as an example
  • the first part 91 is formed over the entire circumference of the cross section of the first power lead 31 in the cross section through which the main circuit current flows.
  • both sides top, two sides, and bottom
  • Part 1 91 in other words, partially covered by Part 1 91).
  • the first portion 91 has a plurality of gap portions arranged apart from each other along the entire circumference of the rectangular cross section.
  • the plurality of voids include one or more voids corresponding to each side of the cross section.
  • first part 91 for example, a configuration in which a plurality of small holes and slits are formed can be formed.
  • first part 91 can be configured as an aggregate of a plurality of small regions separated from each other.
  • Ringing can also be suppressed by the semiconductor devices A11 and A12.
  • the specific configuration of the coating layer 90 is not particularly limited. Even if the coating layer 90 covers a part of the conductive member (FIGS. 12 and 13), the effect of suppressing ringing can be expected depending on the position and size of the region where the coating layer 90 is provided. ..
  • the configuration of the coating layer 90 is different from that of the coating layer 90 of the semiconductor device A1 described above.
  • the first part 91 covers a part of the first power lead 31, and the second part 92 covers a part of the second power lead 32. More specifically, the first part 91 does not cover the portion of the first power lead 31 that constitutes the path between the first semiconductor element 10A and the capacitor 81. That is, the first part 91 covers the terminal part 312 of the first power lead 31, but does not cover the pad part 311.
  • the second part 92 does not cover the portion of the second power lead 32 that constitutes the path between the second semiconductor element 10B and the capacitor 81. That is, the second portion 92 covers the terminal portion 322 of the second power lead 32 and the connecting portion 321c of the pad portion 321 while not covering the connecting portion 321a and the plurality of extending portions 321b.
  • the resistance of the portion of the first power lead 31 and the second power lead 32 that constitutes the path through which only the charge / discharge current of the capacitor 81 flows is equivalent to the ESR of the capacitor 81. That is, since this path is a path through which a steep charge / discharge current flows to the capacitor 81, it is not preferable that the AC resistance is too high. In this respect, the fact that the first part 91 and the second part 92 do not cover each part of the first power lead 31 and the second power lead 32 as described above means that the capacitor 81 is steeply charged. Preferred for discharging.
  • FIG 17 to 19 show the semiconductor device according to the third embodiment of the present disclosure.
  • the configuration of the coating layer 90 is different from that of the coating layer 90 of the semiconductor devices A1 and A2 described above.
  • the coating layer 90 includes a first part 91, a second part 92, a third part 93, a fourth part 94, a fifth part 95, and a sixth part 96.
  • the first part 91 and the second part 92 have the same configuration as the first part 91 and the second part 92 in the semiconductor device A1.
  • the third part 93 covers the copper film 220n of the conductive substrate 22A as the first metal layer.
  • Part 4 94 covers the first spacer 26A.
  • Part 5 95 covers the copper film 220n of the conductive substrate 22B as the second metal layer.
  • Part 6 96 covers a plurality of intermediate leads 40.
  • the third part 93 covers the portion of the copper film 220n excluding the joint surface with the graphite substrate 220m.
  • Part 5 95 covers the portion of the copper film 220n excluding the joint surface with the graphite substrate 220m.
  • Ringing can also be suppressed by the third embodiment. Further, as understood from the present embodiment, the location of the coating layer 90 can be appropriately changed according to the required degree of ringing suppression and the configuration of the semiconductor device.
  • the semiconductor device A4 of the present embodiment shows the configurations of the first power lead 31 and the second power lead 32 are different from those of the above-described embodiment.
  • the terminal portion 312 of the first power lead 31 and the terminal portion 322 of the second power lead 32 overlap each other when viewed along the z direction.
  • the terminal portion 312 is covered by the first portion 91, and the terminal portion 322 is covered by the second portion 92.
  • An insulator 89 is provided between the terminal portion 312 and the terminal portion 322. The insulator 89 is for insulating each other between the terminal portion 312 and the terminal portion 322 when an assumed voltage is applied.
  • the second material constituting the coating layer 90 is made of a material having a dielectric loss tangent of at least 0 (larger than the dielectric loss tangent of the ideal dielectric), for example, a dielectric loss tangent of 0.01 or more.
  • the coating layer 90 having such a configuration is adopted, the terminal portion 312 and the terminal portion 322 and the coating layer 90 and the insulator 89 interposed between them provide a portion having a capacitance, that is, electricity similar to a capacitor. A part having a specific structure is realized.
  • Ringing can also be suppressed by the fourth embodiment.
  • the capacitance composed of the terminal portion 312 and the terminal portion 322 and the coating layer 90 and the insulator 89 interposed between them is expected to exert a synergistic effect with the capacitor 81, and the first power lead.
  • the effect of stabilizing the power supply voltage (input voltage) applied between the 31 and the second power lead 32 can be further enhanced.
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiments and modifications.
  • the specific configuration of each part of the semiconductor device of the present disclosure can be freely redesigned.
  • the semiconductor device includes the embodiments described in the following appendices.
  • Appendix 1 With at least one semiconductor element having a switching function, A conductive member that serves as a path for a current switched by the semiconductor element and is made of a first material, A coating layer that covers at least a part of the conductive member and is made of a second material, Is equipped with The second material has the following three requirements: (A) Higher magnetic permeability than the first material, (B) Higher electrical resistivity than the first material, and (c) Dissipation factor greater than 0. A semiconductor device that meets at least one of the requirements. Appendix 2.
  • the semiconductor device according to Appendix 1, wherein the second material is a magnetic conductor having a higher magnetic permeability than the first material and a higher electrical resistivity than the first material.
  • Appendix 3. The semiconductor device according to Appendix 2, wherein the second material has a dielectric loss tangent larger than 0.
  • Appendix 4. The semiconductor device according to Appendix 1, wherein the second material has a higher magnetic permeability than the first material and has a dielectric loss tangent larger than 0.
  • Appendix 5 The semiconductor device according to Appendix 1, wherein the second material has a higher electrical resistivity than the first material and has a dielectric loss tangent larger than 0. Appendix 6.
  • Appendix 7. The semiconductor device according to any one of Supplementary note 1 to 6, wherein the relative magnetic permeability of the second material is 10 or more.
  • Appendix 8. The semiconductor device according to any one of Supplementary note 1 to 7, wherein the electrical resistivity of the second material is at least twice the electrical resistivity of the first material.
  • Appendix 10. It further comprises a capacitor with first and second ends for electrical connection.
  • the at least one semiconductor element is a plurality of semiconductor elements constituting a half bridge including at least one set of upper and lower arms.
  • the plurality of semiconductor elements include a first semiconductor element included in the upper arm and a second semiconductor element included in the lower arm.
  • the conductive member was connected to a first metal layer connected to the drain electrode of the first semiconductor element, a first power lead connected to the first metal layer, and a source electrode of the second semiconductor element. Including the second power lead, The first end of the capacitor is connected to the first power lead, and the second end of the capacitor is connected to the second power lead.
  • the semiconductor device according to any one of Supplementary note 1 to 9, wherein the coating layer includes a first part that covers the first power lead and a second part that covers the second power lead. Appendix 11.
  • the first power lead includes a portion forming a path between the first semiconductor element and the capacitor, and the portion of the first power lead is not covered by the first part, according to Appendix 10.
  • the second power lead includes a portion forming a path between the second semiconductor element and the capacitor, and the portion of the second power lead is not covered by the second part, according to Appendix 10 or 11.
  • Appendix 13 The semiconductor device according to any one of Appendix 10 to 12, wherein the coating layer includes a third part that covers the first metal layer.
  • the conductive member includes a second metal layer connected to the drain electrode of the second semiconductor element and a third power lead connected to the second metal layer.
  • Appendix 15. The semiconductor device according to Appendix 14, wherein the conductive member includes an intermediate lead connected to the source electrode of the first semiconductor element and the second metal layer, and the intermediate lead is not covered by the coating layer. .. Appendix 16.
  • the conductive member includes a first spacer interposed between the first metal layer and the first power lead.
  • Appendix 17. The semiconductor device according to any one of Appendix 10 to 16, wherein the conductive member includes a conductor interposed between the source electrode of the second semiconductor element and the second power lead.
  • Appendix 18. The semiconductor device according to any one of Appendix 1 to 17, wherein the semiconductor element is any one of SiC MOSET, SiC IGBT, Si MOSFET, Si IGBT and GaN HEMT.

Landscapes

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Abstract

半導体装置は、スイッチング機能を有する少なくとも１つの半導体素子と、前記半導体素子によってスイッチングされる電流の経路となり且つ第１素材からなる導通部材と、前記導通部材の少なくとも一部を覆い且つ第２素材からなる被覆層と、を備える。前記第２素材は、以下の３つの要件：（ａ）前記第１素材よりも透磁率が高い、（ｂ）前記第１素材よりも電気抵抗率が高い、および（ｃ）誘電正接が０より大きい、のうちの少なくとも１つの要件を満たす。

Description

半導体装置
　本開示は、半導体素子を備えた半導体装置に関する。
　特許文献１は、従来の半導体装置を開示している。特許文献１に記載の半導体装置は、半導体素子、アイランド、リード、複数の接合材、接続板および封止樹脂を備えている。この半導体装置において、半導体素子は、たとえば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのトランジスタである。
特開２０１１－２０４８６３号公報
　半導体装置の通電時に、半導体素子によってスイッチングされる主回路電流は、アイランドやリードを経路として流れる。スイッチングが高速化するほど、主回路電流にリンギングが生じやすく、このリンギングが、たとえば周囲の機器の動作に悪影響を及ぼす電磁干渉ノイズ発生の原因となりうる。
　上記課題に鑑み、本開示は、リンギングを抑制可能な半導体装置を提供することを一の課題とする。
　本開示によって提供される半導体装置は、スイッチング機能を有する少なくとも１つの半導体素子と、前記半導体素子によってスイッチングされる電流の経路となり且つ第１素材からなる導通部材と、前記導通部材の少なくとも一部を覆い且つ第２素材からなる被覆層と、を備えている。また、前記第２素材は、以下の３つの要件：（ａ）前記第１素材よりも透磁率が高い、（ｂ）前記第１素材よりも電気抵抗率が高い、および（ｃ）誘電正接が０より大きい、のうちの少なくとも１つの要件を満たす。
　好ましくは、前記第２素材は、前記第１素材よりも透磁率が高く且つ前記第１素材よりも電気抵抗率が高い磁性導電体である。
　好ましくは、前記第２素材は、誘電正接が０より大きい。
　好ましくは、前記第２素材は、前記第１素材よりも透磁率が高く且つ誘電正接が０より大きい。
　好ましくは、前記第２素材は、前記第１素材よりも電気抵抗率が高く且つ誘電正接が０より大きい。
　好ましくは、前記被覆層の厚さは、１μｍ～５μｍである。
　好ましくは、前記第２素材の比透磁率は、１０以上である。
　好ましくは、前記第２素材の電気抵抗率は、前記第１素材の電気抵抗率の２倍以上である。
　好ましくは、前記第２素材の誘電正接は、０．０１以上である。
　好ましくは、本開示に係る半導体装置は、電気接続用の第１端および第２端を有するコンデンサをさらに備える。また、前記少なくとも１つの半導体素子は、少なくとも１組の上下アームを含むハーフブリッジを構成する複数の半導体素子であり、前記複数の半導体素子は、前記上アームに含まれる第１半導体素子と、前記下アームに含まれる第２半導体素子と、を含む。前記導通部材は、前記第１半導体素子のドレイン電極に接続された第１金属層と、前記第１金属層に接続された第１パワーリードと、前記第２半導体素子のソース電極に接続された第２パワーリードとを含む。前記コンデンサの前記第１端は、前記第１パワーリードに接続され、前記コンデンサの前記第２端は、前記第２パワーリードに接続されている。前記被覆層は、前記第１パワーリードを覆う第１部と、前記第２パワーリードを覆う第２部とを含む。
　好ましくは、前記第１パワーリードは、前記第１半導体素子と前記コンデンサとの経路を構成する部分を含み、前記第１パワーリードの当該部分は、前記第１部によって覆われていない。
　好ましくは、前記第２パワーリードは、前記第２半導体素子と前記コンデンサとの経路を構成する部分を含み、前記第２パワーリードの当該部分は、前記第２部によって覆われていない。
　好ましくは、前記被覆層は、前記第１金属層を覆う第３部を含んでいる。
　好ましくは、前記導通部材は、前記第２半導体素子のドレイン電極に接続された第２金属層と、前記第２金属層に接続された第３パワーリードとを含み、前記第２金属層および前記第３パワーリードは、前記被覆層によって覆われていない。
　好ましくは、前記導通部材は、前記第１半導体素子のソース電極と前記第２金属層とに接続された中間リードを含み、前記中間リードは、前記被覆層によって覆われていない。
　好ましくは、前記導通部材は、前記第１金属層と前記第１パワーリードとの間に介在する第１スペーサを含み、前記被覆層は、前記第１スペーサを覆う第４部を含む。
　好ましくは、前記導通部材は、前記第２半導体素子のソース電極と前記第２パワーリードとの間に介在する導体を含む。
　好ましくは、前記半導体素子は、ＳｉＣ ＭＯＳＥＴ、ＳｉＣ ＩＧＢＴ、Ｓｉ ＭＯＳＦＥＴ、Ｓｉ ＩＧＢＴおよびＧａＮ ＨＥＭＴのいずれかである。
　本開示によれば、半導体装置において、リンギングを抑制することが可能であり、スナバ回路の簡素化および信頼性の向上を図ることができる。
第１実施形態にかかる半導体装置を示す斜視図である。 第１実施形態にかかる半導体装置を示す要部斜視図である。 第１実施形態にかかる半導体装置を示す平面図である。 図３の平面図において封止樹脂を想像線で示した図である。 図４の一部を拡大した部分拡大平面図である。 第１実施形態にかかる半導体装置を示す正面図である。 第１実施形態にかかる半導体装置を示す底面図である。 第１実施形態にかかる半導体装置を示す左側面図である。 第１実施形態にかかる半導体装置を示す右側面図である。 図４のＸ－Ｘ線に沿う断面図である。 図１０のＸＩ－ＸＩ線に沿う断面図である。 第１実施形態にかかる半導体装置の第１変形例を示す断面図である。 第１実施形態にかかる半導体装置の第２変形例を示す断面図である。 第２実施形態にかかる半導体装置を示す要部斜視図である。 第２実施形態にかかる半導体装置を示す平面図である。 図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。 第３実施形態にかかる半導体装置を示す要部斜視図である。 第３実施形態にかかる半導体装置を示す平面図である。 図１８のＸＩＸ－ＸＩＸ線に沿う断面図である。 第４実施形態にかかる半導体装置を示す平面図である。 図２０のＸＸI－ＸＸI線に沿う断面図である。
　本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。
　図１～図１１は、第１実施形態にかかる半導体装置を示している。第１実施形態の半導体装置Ａ１は、複数の半導体素子１０、支持基板２０、複数のリード、複数の中間リード４０、複数のワイヤ部材５０、複数の導電ブロック６０、封止樹脂７０、コンデンサ８１および被覆層９０を備えている。複数のリードは、第１パワーリード３１、第２パワーリード３２、第３パワーリード３３、一対のゲートリード３４Ａ，３４Ｂ、一対のドライバソースリード３５Ａ，３５Ｂおよび複数のダミーリード３６を含んでいる。複数の導電ブロック６０は、複数の第１ブロック６１および複数の第２ブロック６２を含んでいる。
　図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、封止樹脂７０を省略した図である。図２においては、複数のワイヤ部材５０を省略している。図３は、半導体装置Ａ１を示す平面図である。図４は、図３の平面図において、封止樹脂７０を想像線（二点鎖線）で示した図である。図５は、図４の一部を拡大した部分拡大図である。図６は、半導体装置Ａ１を示す正面図である。図７は、半導体装置Ａ１を示す底面図である。図８は、半導体装置Ａ１を示す左側面図である。図９は、半導体装置Ａ１を示す右側面図である。図１０は、図４のＸ－Ｘ線に沿う断面図である。図１１は、図１０のＸＩ－ＸＩ線に沿う断面図である。図１～図８において、理解の便宜上、被覆層９０に複数の離散点を描いている。
　以下の説明において、互いに直交する３つの方向（ｘ方向、ｙ方向、ｚ方向）を適宜参照する。ｚ方向は、半導体装置Ａ１の厚さ方向に対応する。ｘ方向は、半導体装置Ａ１の平面図（図３および図４参照）における左右方向に対応する。ｙ方向は、半導体装置Ａ１の平面図（図３および図４参照）における上下方向に対応する。必要に応じて、ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向とし、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向とする。
　複数の半導体素子１０の各々は、主回路電流をスイッチングする機能を有しており、その具体的構成は特に限定されない。半導体素子１０の具体例としては、たとえば、ＳｉＣ（炭化ケイ素） ＭＯＳＥＴ、ＳｉＣ ＩＧＢＴ、Ｓｉ ＭＯＳＦＥＴ、Ｓｉ ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＧａＮ（窒化ガリウム） ＨＥＭＴ（High Electron Mobility Transistor）が挙げられる。各半導体素子１０は、ｚ方向に見て（「平面視」とも言う）矩形状であるが、本開示はこれに限定されない。
　複数の半導体素子１０の各々は、図５および図１０に示すように、素子主面１０１および素子裏面１０２を有する。各半導体素子１０において、素子主面１０１および素子裏面１０２は、ｚ方向において離間し、かつ、互いに反対側を向く。本実施形態において、素子主面１０１は、ｚ２方向を向き、素子裏面１０２は、ｚ１方向を向く。
　複数の半導体素子１０の各々は、図５および図１０に示すように、主面電極１１、裏面電極１２および絶縁膜１３を有する。
　主面電極１１は、図５に示すように、素子主面１０１に設けられている。主面電極１１は、図５に示すように、ソース電極１１１、ゲート電極１１２およびドライバソース電極１１３を含む。本実施形態においては、ソース電極１１１は、ソース電流が流れる電極である。本実施形態においては、ゲート電極１１２は、各半導体素子１０を駆動させるためのゲート電圧が印加される。ドライバソース電極１１３は、ゲート電圧の基準電位となる電極である。ソース電極１１１は、ゲート電極１１２およびドライバソース電極１１３よりも大きい。ゲート電極１１２とドライバソース電極１１３とは、実質的に同じ大きさである。本実施形態においては、ソース電極１１１は、１つの領域で構成されている場合を示すが、複数の領域に分割されていてもよい。
　裏面電極１２は、図１０に示すように、素子裏面１０２に設けられている。裏面電極１２は、素子裏面１０２の全体にわたって形成されている。本実施形態においては、裏面電極１２は、ドレイン電流が流れる電極であり、以降の説明においては、ドレイン電極１２とも称する。
　絶縁膜１３は、図５に示すように、素子主面１０１に設けられている。絶縁膜１３は、電気絶縁性を有する。絶縁膜１３は、平面視において主面電極１１を囲んでいる。絶縁膜１３は、ソース電極１１１とゲート電極１１２とを絶縁する。絶縁膜１３は、たとえばＳｉＯ2（二酸化ケイ素）層、Ｓｉ3Ｎ4（窒化ケイ素）層、および、ポリベンゾオキサゾール層が、素子主面１０１において、この順番で積層されたものであり、ポリベンゾオキサゾール層が表層である。絶縁膜１３においては、ポリベンゾオキサゾール層に代えてポリイミド層でもよい。絶縁膜１３の構成は、先述したものに限定されない。
　複数の半導体素子１０は、複数の第１半導体素子１０Ａおよび複数の第２半導体素子１０Ｂを含んでいる。本実施形態において、半導体装置Ａ１は、ハーフブリッジ型のスイッチング回路を構成している。複数の第１半導体素子１０Ａは、このスイッチング回路における上アーム回路を構成し、複数の第２半導体素子１０Ｂは、このスイッチング回路における下アーム回路を構成する。半導体装置Ａ１は、図４に示すように、４つの第１半導体素子１０Ａおよび４つの第２半導体素子１０Ｂを含んでいる。半導体素子１０の数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて自在に設定可能である。
　複数の第１半導体素子１０Ａの各々は、図２、図４、図５および図１０に示すように、支持基板２０（導電性基板２２Ａ）に搭載されている。本実施形態においては、複数の第１半導体素子１０Ａは、ｙ方向に並んでおり、互いに離間している。各第１半導体素子１０Ａは、導電性基板２２Ａに搭載された際、素子裏面１０２が導電性基板２２Ａに対向する。各第１半導体素子１０Ａは、たとえば導電性を有する素子接合材（図示略）を介して、支持基板２０（導電性基板２２Ａ）に導通接合されている。素子接合材としては、たとえば、はんだ、焼結銀、銀ペースト等が挙げられる。
　複数の第２半導体素子１０Ｂの各々は、図２、図４、図５および図１０に示すように、支持基板２０（導電性基板２２Ｂ）に搭載されている。本実施形態においては、複数の第２半導体素子１０Ｂは、ｙ方向に並んでおり、互いに離間している。各第２半導体素子１０Ｂは、導電性基板２２Ｂに搭載された際、素子裏面１０２が導電性基板２２Ｂに対向する。各第２半導体素子１０Ｂは、たとえば導電性を有する素子接合材（図示略）を介して、支持基板２０（導電性基板２２Ｂ）に導通接合されている。本実施形態においては、ｘ方向に見て、複数の第１半導体素子１０Ａと複数の第２半導体素子１０Ｂとは重なっている。これに代えて、複数の第１半導体素子１０Ａと複数の第２半導体素子１０Ｂとは、ｘ方向に見て、重なっていなくてもよい。
　支持基板２０は、複数の半導体素子１０を支持する支持部材である。支持基板２０は、絶縁基板２１、２つの導電性基板２２Ａ，２２Ｂ、一対の絶縁層２３Ａ，２３Ｂ、一対のゲート層２４Ａ，２４Ｂ、一対のドライバソース層２５Ａ，２５Ｂおよび第１スペーサ２６Ａおよび第２スペーサ２６Ｂを備えている。
　絶縁基板２１は、電気絶縁性を有する板状部材である。絶縁基板２１は、２つの導電性基板２２Ａ，２２Ｂを支持する。本実施形態においては、絶縁基板２１は、各々が平板状の２つの絶縁基板２１Ａ，２１Ｂから構成される。絶縁基板２１の構成は、先述したものに限定されず、たとえば、２つの絶縁基板２１Ａ，２１Ｂに分割されず、一枚の平板であってもよい。絶縁基板２１Ａ，２１Ｂの各構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などが挙げられる。
　絶縁基板２１Ａ，２１Ｂはそれぞれ、平面視矩形状である。絶縁基板２１Ａは、導電性基板２２Ａを支持し、絶縁基板２１Ｂは、導電性基板２２Ｂを支持する。絶縁基板２１Ａ，２１Ｂは、互いに離間している。本実施形態においては、絶縁基板２１Ａと絶縁基板２１Ｂとは、図２、図４および図１０に示すように、ｘ方向に離間し、かつ、並んでいる。
　絶縁基板２１Ａは、図１０に示すように、主面２１１Ａおよび裏面２１２Ａを有している。主面２１１Ａと裏面２１２Ａとは、ｚ方向において、離間し、かつ、互いに反対側を向く。主面２１１Ａは、ｚ２方向を向き、裏面２１２Ａは、ｚ１方向を向く。主面２１１Ａは、導電性基板２２Ａに対向し、裏面２１２Ａは、封止樹脂７０から露出している。図示された例とは異なり、絶縁基板２１Ａの裏面２１２Ａにさらに別の導電性基板が接合されていてもよい。この場合、当該導電性基板の裏面が、封止樹脂７０から露出する。
　絶縁基板２１Ｂは、図１０に示すように、主面２１１Ｂおよび裏面２１２Ｂを有している。主面２１１Ｂと裏面２１２Ｂとは、ｚ方向において、離間し、かつ互いに反対側を向く。主面２１１Ｂは、ｚ２方向を向き、裏面２１２Ｂは、ｚ１方向を向く。主面２１１Ｂは、導電性基板２２Ｂに対向し、裏面２１２Ｂは、封止樹脂７０から露出している。図示された例とは異なり、絶縁基板２１Ｂの裏面２１２Ｂにさらに別の導電性基板が接合されていてもよい。この場合、当該導電性基板の裏面が、封止樹脂７０から露出する。
　導電性基板２２Ａ，２２Ｂはそれぞれ、導電性を有する板状部材である。本実施形態においては、各導電性基板２２Ａ，２２Ｂは、図１０に示すように、グラファイト基板２２０ｍおよび当該グラファイト基板２２０ｍのｚ方向の両面に形成された銅膜２２０ｎを含む複合基板である。導電性基板２２Ａ，２２Ｂの各構成材料は、これに限定されず、ＣｕまたはＣｕ合金であってもよい。導電性基板２２Ａ，２２Ｂの各表面は、銀めっきで覆われていてもよい。導電性基板２２Ａ，２２Ｂは、複数のリード（第１パワーリード３１、第２パワーリード３２、第３パワーリード３３、一対のゲートリード３４Ａ，３４Ｂ、一対のドライバソースリード３５Ａ，３５Ｂおよび複数のダミーリード３６）とともに、複数の半導体素子１０への導通経路を構成している。導電性基板２２Ａ，２２Ｂは、互いに離間している。導電性基板２２Ａと導電性基板２２Ｂとは、図４および図１０に示すように、ｘ方向に離間し、かつ並んでいる。導電性基板２２Ａ，２２Ｂは、図４に示すように、平面視矩形状である。導電性基板２２Ａ，２２Ｂは、ｚ方向の寸法が、１．０～３．５ｍｍ程度である。本実施形態においては、グラファイト基板２２０ｍのｚ方向寸法が０．５～２．５ｍｍ程度であり、一対の銅膜２２０ｎの各ｚ方向寸法が０．２５～０．５ｍｍ程度である。これらのｚ方向の寸法は、先述したものに限定されない。導電性基板２２Ａの図１０における図中上側の銅膜２２０ｎは、「第１金属層」の一例であり、導電性基板２２Ｂの図１０における図中上側の銅膜２２０ｎは、「第２金属層」の一例である。導電性基板２２Ａの図１０における図中上側の銅膜２２０ｎおよび導電性基板２２Ｂの図１０における図中上側の銅膜２２０ｎは、「導通部材」の一例である。導電性基板２２Ａの図１０における図中上側の銅膜２２０ｎおよび導電性基板２２Ｂの図１０における図中上側の銅膜２２０ｎを構成する素材は、「第１素材」の一例である。
　導電性基板２２Ａは、図１０に示すように、基板接合材２２０Ａを介して、絶縁基板２１Ａに接合されている。基板接合材２２０Ａは、たとえば、銀ペーストやはんだ、あるいは焼結金属などの導電性の接合材であってもよいし、絶縁性の接合材であってもよい。導電性基板２２Ａは、図４および図１０に示すように、導電性基板２２Ｂよりもｘ１方向に位置する。導電性基板２２Ａは、ｘ方向に見て、そのすべてが導電性基板２２Ｂに重なっている。
　導電性基板２２Ａは、図１０に示すように、主面２２１Ａおよび裏面２２２Ａを有している。主面２２１Ａおよび裏面２２２Ａは、ｚ方向において、離間し、かつ互いに反対側を向く。主面２２１Ａは、ｚ２方向を向き、裏面２２２Ａは、ｚ１方向を向く。主面２２１Ａ上に、複数の第１半導体素子１０Ａが搭載される。主面２２１Ａに絶縁層２３Ａが接合される。
　導電性基板２２Ｂは、図１０に示すように、基板接合材２２０Ｂを介して、絶縁基板２１Ｂに接合されている。基板接合材２２０Ｂは、たとえば、銀ペーストやはんだ、あるいは焼結金属などの導電性の接合材であってもよいし、絶縁性の接合材であってもよい。
　導電性基板２２Ｂは、図１０に示すように、主面２２１Ｂおよび裏面２２２Ｂを有している。主面２２１Ｂおよび裏面２２２Ｂは、ｚ方向において、離間し、かつ互いに反対側を向く。主面２２１Ｂは、ｚ２方向を向き、裏面２２２Ｂは、ｚ１方向を向く。主面２２１Ｂ上に、複数の第２半導体素子１０Ｂが搭載される。主面２２１Ｂに、絶縁層２３Ｂと複数の中間リード４０の一端とがそれぞれ接合される。
　一対の絶縁層２３Ａ，２３Ｂは、電気絶縁性を有しており、その構成材料は、たとえばガラスエポキシ樹脂あるいはセラミックスである。一対の絶縁層２３Ａ，２３Ｂは、図４に示すように、各々がｙ方向に延びる帯状である。絶縁層２３Ａは、図４および図１０に示すように、導電性基板２２Ａの主面２２１Ａに接合されている。絶縁層２３Ａは、複数の第１半導体素子１０Ａよりもｘ１方向に位置する。これ代えて、絶縁層２３Ａを、複数の第１半導体素子１０Ａよりもｘ２方向側に配置してもよい。絶縁層２３Ｂは、図４および図１０に示すように、導電性基板２２Ｂの主面２２１Ｂに接合されている。絶縁層２３Ｂは、複数の第２半導体素子１０Ｂよりもｘ２方向に位置する。これに代えて、絶縁層２３Ｂを、複数の第２半導体素子１０Ｂよりもｘ１方向側に配置してもよい。
　一対のゲート層２４Ａ，２４Ｂは、導電性を有しており、その構成材料は、たとえばＣｕあるいはＣｕ合金である。一対のゲート層２４Ａ，２４Ｂは、図４などに示すように、ｙ方向に延びる帯状の部分と、この帯状の部分から突き出た鉤状の部分とを含む。一対のゲート層２４Ａ，２４Ｂの形状は、図４に示したものに限定されず、たとえば鉤状の部分がなく、帯状の部分のみで構成されていてもよい。ゲート層２４Ａは、図４および図１０に示すように、絶縁層２３Ａ上に配置されている。ゲート層２４Ａは、ワイヤ部材５０（後述するゲートワイヤ５１）を介して、各第１半導体素子１０Ａのゲート電極１１２に導通する。ゲート層２４Ｂは、図４および図１０に示すように、絶縁層２３Ｂ上に配置されている。ゲート層２４Ｂは、ワイヤ部材５０（後述するゲートワイヤ５１）を介して、各第２半導体素子１０Ｂのゲート電極１１２に導通する。
　一対のドライバソース層２５Ａ、２５Ｂは、導電性を有しており、その構成材料は、たとえばＣｕあるいはＣｕ合金である。一対のドライバソース層２５Ａ、２５Ｂは、図４などに示すように、ｙ方向に延びる帯状の部分と、この帯状の部分から突き出た鉤状の部分とを含む。一対のドライバソース層２５Ａ、２５Ｂの形状は、図４に示したものに限定されず、たとえば鉤状の部分がなく、帯状の部分のみで構成されていてもよい。ドライバソース層２５Ａは、図４および図１０に示すように、ゲート層２４Ａとともに絶縁層２３Ａ上に配置されている。ドライバソース層２５Ａは、平面視において、絶縁層２３Ａ上において、ゲート層２４Ａの隣に位置し、ゲート層２４Ａから離間している。本実施形態においては、ドライバソース層２５Ａは、ｘ方向において、ゲート層２４Ａよりも複数の第１半導体素子１０Ａの近くに配置されている。よって、ドライバソース層２５Ａは、ゲート層２４Ａのｘ２方向側に位置する。ゲート層２４Ａとドライバソース層２５Ａとのｘ方向における配置は、上記の反対であってもよい。ドライバソース層２５Ａは、ワイヤ部材５０（ドライバソースワイヤ５２）を介して、各第１半導体素子１０Ａのドライバソース電極１１３に導通する。ドライバソース層２５Ｂは、図４および図１０に示すように、ゲート層２４Ｂとともに絶縁層２３Ｂ上に配置されている。ドライバソース層２５Ｂは、平面視において、絶縁層２３Ｂ上において、ゲート層２４Ｂの隣に位置し、ゲート層２４Ｂから離間している。本実施形態においては、ドライバソース層２５Ｂは、ゲート層２４Ｂよりも複数の第２半導体素子１０Ｂの近くに配置されている。よって、ドライバソース層２５Ｂは、ゲート層２４Ｂのｘ１方向側に位置する。ゲート層２４Ｂとドライバソース層２５Ｂとのｘ方向における配置は、上記の反対であってもよい。ドライバソース層２５Ｂは、ワイヤ部材５０（ドライバソースワイヤ５２）を介して、各第２半導体素子１０Ｂのドライバソース電極１１３に導通する。
　第１スペーサ２６Ａおよび第２スペーサ２６Ｂは、導電性を有しており、その構成材料は、たとえば、ＣｕあるいはＣｕ合金である。第１スペーサ２６Ａおよび第２スペーサ２６Ｂの各構成材料は、先述したものに限定されず、たとえば、ＣｕＭｏ（Ｃｕモリブデン）の複合材、ＣＩＣ（Copper-Inver-Copper）の複合材などであってもよい。第１スペーサ２６Ａと第２スペーサ２６Ｂとの各構成材料を、互いに異ならせてもよい。第１スペーサ２６Ａおよび第２スペーサ２６Ｂは、「導通部材」の一例であり、第１スペーサ２６Ａおよび第２スペーサ２６Ｂを構成する素材は、「第１素材」の一例である。
　第１スペーサ２６Ａは、図１０に示すように、導電性基板２２Ａと第１パワーリード３１との間に介在する。第１スペーサ２６Ａは、図４に示すように、平面視において、ｙ方向に延びる矩形状である。第１スペーサ２６Ａは、導電性基板２２Ａに導通接合されている。第１スペーサ２６Ａは、平面視において、導電性基板２２Ａのｘ１方向の端縁付近に位置する。第１スペーサ２６Ａは、第１パワーリード３１を、ｚ方向において、第２パワーリード３２と実質的に同じ位置にするために設けられている。これに代えて、第１スペーサ２６Ａがなく、第１パワーリード３１が導電性基板２２Ａに直接接合されていてもよい。第１スペーサ２６Ａの形状は、特に限定されない。
　第２スペーサ２６Ｂは、図１０に示すように、導電性基板２２Ｂと第３パワーリード３３との間に介在する。第２スペーサ２６Ｂは、図４に示すように、平面視において、ｙ方向に延びる矩形状である。第２スペーサ２６Ｂは、導電性基板２２Ｂに導通接合されている。第２スペーサ２６Ｂは、平面視において、導電性基板２２Ｂのｘ２方向の端縁付近に位置する。第２スペーサ２６Ｂは、第３パワーリード３３を、ｚ方向において、第２パワーリード３２と実質的に同じ位置にするために設けられている。これに代えて、第２スペーサ２６Ｂがなく、第３パワーリード３３が導電性基板２２Ｂに直接接合されていてもよい。第２スペーサ２６Ｂの形状は、特に限定されない。
　複数のリード（第１パワーリード３１、第２パワーリード３２、第３パワーリード３３、一対のゲートリード３４Ａ，３４Ｂ、一対のドライバソースリード３５Ａ，３５Ｂおよび複数のダミーリード３６）の各々は、封止樹脂７０の内部に位置する部分と、封止樹脂７０の外部に位置する部分とを含んでいる。すなわち、各リードは、封止樹脂７０に覆われた部分と封止樹脂７０から露出した部分とを含んでいる。各リードは、半導体装置Ａ１を電子機器などの回路基板に実装する際に用いられる。
　第１パワーリード３１、第２パワーリード３２はそれぞれ、金属板である。当該金属板の構成材料は、ＣｕまたはＣｕ合金である。第１パワーリード３１、第２パワーリード３２の構成材料は、これに限定されず、たとえば、アルミニウムであってもよい。本実施形態において、第１パワーリード３１、第２パワーリード３２はともに、ｚ方向の寸法が０．８ｍｍ程度であるが、本開示はこれに限定されない。第１パワーリード３１、第２パワーリード３２はともに、図１～図４および図７に示すように、半導体装置Ａ１においてｘ１方向寄りに位置する。第１パワーリード３１、第２パワーリード３２の間には、たとえば電源電圧が印加される。第１パワーリード３１は、正極（Ｐ端子）であり、第２パワーリード３２は、負極（Ｎ端子）である。第１パワーリード３１と第２パワーリード３２とは、互いに離間している。第２パワーリード３２は、導電性基板２２Ａと離間している。第１パワーリード３１、第２パワーリード３２は、「導通部材」の一例であり、第１パワーリード３１、第２パワーリード３２を構成する素材は、「第１素材」の一例である。
　第１パワーリード３１は、図４に示すように、パッド部３１１および端子部３１２を有する。
　パッド部３１１は、第１パワーリード３１のうち、封止樹脂７０に覆われた部分である。パッド部３１１は、第１スペーサ２６Ａを介して、導電性基板２２Ａに導通する。パッド部３１１は、図２、図４および図１０に示すように、第１スペーサ２６Ａに導通接合されている。導通接合の手法はなんら限定されず、たとえばレーザ接合、導通接合材による接合等であってもよい。
　端子部３１２は、第１パワーリード３１のうち、封止樹脂７０から露出した部分である。端子部３１２は、図３、図４、図６、図７および図１０に示すように、封止樹脂７０からｘ１方向に延びている。
　第２パワーリード３２は、図４に示すように、パッド部３２１および端子部３２２を有する。
　パッド部３２１は、第２パワーリード３２のうち、封止樹脂７０に覆われた部分である。パッド部３２１は、連結部３２１ａ、複数の延出部３２１ｂおよび接続部３２１ｃを含んでいる。
　連結部３２１ａは、ｙ方向に延びる帯状である。連結部３２１ａは、複数の延出部３２１ｂを繋いでいる。
　複数の延出部３２１ｂは、各々が連結部３２１ａからｘ２方向に向けて延びる帯状である。本実施形態においては、各延出部３２１ｂは、連結部３２１ａから、平面視において各第２半導体素子１０Ｂに重なるまでｘ方向に延びている。各延出部３２１ｂは、平面視において、導電性基板２２Ａから導電性基板２２Ｂに跨って延びている。各延出部３２１ｂは、その先端部分が、平面視において、第２ブロック６２に重なっている。複数の延出部３２１ｂは、平面視において、ｙ方向に並んでおり、かつ互いに離間している。各延出部３２１ｂは、複数の導電ブロック６０を介して、第２半導体素子１０Ｂのソース電極１１１（ソース電極）に導通する。各延出部３２１ｂは、図４および図１０に示すように、その先端部分が、第２ブロック６２に導通接合されている。導通接合の手法はなんら限定されず、たとえばレーザ接合、導通接合材による接合等であってもよい。
　接続部３２１ｃは、連結部３２１ａと端子部３２２とを接続する部分である。本実施形態においては、接続部３２１ｃは、図４に示すように、平面視において、連結部３２１ａのうち、ｙ２方向側かつｘ１方向側の端縁からｘ１方向に延び出ている。
　端子部３２２は、第２パワーリード３２のうち、封止樹脂７０から露出した部分である。端子部３２２は、図１、図３、図４および図７に示すように、封止樹脂７０からｘ１方向に延びている。端子部３２２は、平面視矩形状である。端子部３２２は、図３、図４および図７に示すように、平面視において、第１パワーリード３１の端子部３１２のｙ２方向側に位置する。本実施形態においては、端子部３２２の形状は、端子部３１２の形状と同一であるが、本開示がこれに限定されるわけではない。
　第３パワーリード３３は、金属板である。当該金属板の構成材料は、たとえばＣｕまたはＣｕ合金である。なお、第３パワーリード３３の構成材料は、これに限定されず、たとえば、アルミニウムであってもよい。第３パワーリード３３は、図１～図４、図６、図７および図１０に示すように、半導体装置Ａ１においてｘ２方向寄りに位置する。複数の半導体素子１０により電力変換された交流電力（電圧）は、この第３パワーリード３３から出力される。
　第３パワーリード３３は、図４および図１０に示すように、パッド部３３１および端子 部３３２を含んでいる。
　パッド部３３１は、第３パワーリード３３のうち、封止樹脂７０に覆われた部分である。パッド部３３１は、第２スペーサ２６Ｂを介して、導電性基板２２Ｂに導通する。パッド部３３１は、図２、図４および図１０に示すように、第２スペーサ２６Ｂに導通接合されている。導通接合の手法はなんら限定されず、たとえばレーザ接合、導通接合材による接合等であってもよい。
　端子部３３２は、第３パワーリード３３のうち、封止樹脂７０から露出した部分である。端子部３３２は、図３、図４、図６、図７および図１０に示すように、封止樹脂７０からｘ２方向に延び出ている。
　一対のゲートリード３４Ａ，３４Ｂは、図１～図７に示すように、ｙ方向において、各導電性基板２２Ａ，２２Ｂの隣に位置する。ゲートリード３４Ａには、複数の第１半導体素子１０Ａを駆動させるためのゲート電圧が印加される。ゲートリード３４Ｂには、複数の第２半導体素子１０Ｂを駆動させるためのゲート電圧が印加される。
　一対のゲートリード３４Ａ，３４Ｂはともに、図５に示すように、パッド部３４１および端子部３４２を有する。各ゲートリード３４Ａ，３４Ｂにおいて、パッド部３４１は、封止樹脂７０に覆われている。各ゲートリード３４Ａ，３４Ｂは、封止樹脂７０に支持されている。端子部３４２は、パッド部３４１に繋がり、かつ封止樹脂７０から露出している。端子部３４２は、ｘ方向に見てＬ字状をなしている。本実施形態においては、端子部３４２は、封止樹脂７０のｙ１方向を向く面（樹脂側面７３３）から突き出ている。
　一対のドライバソースリード３５Ａ，３５Ｂは、図１～図７に示すように、ｘ方向において一対のゲートリード３４Ａ，３４Ｂの隣に位置する。ドライバソースリード３５Ａは、複数の第１半導体素子１０Ａを駆動させるためのゲート電圧の基準電位となるリードである。ドライバソースリード３５Ｂは、複数の第２半導体素子１０Ｂを駆動させるためのゲート電圧の基準電位となるリードである。
　一対のドライバソースリード３５Ａ，３５Ｂはともに、図５に示すように、パッド部３５１および端子部３５２を有する。各ドライバソースリード３５Ａ，３５Ｂにおいて、パッド部３５１は、封止樹脂７０に覆われている。各ドライバソースリード３５Ａ，３５Ｂは、封止樹脂７０に支持されている。端子部３５２は、パッド部３５１に繋がり、かつ封止樹脂７０から露出している。端子部３５２は、ｘ方向に見てＬ字状をなしている。本実施形態においては、端子部３５２は、封止樹脂７０のｙ１方向を向く面（樹脂側面７３３）から突き出ている。
　複数のダミーリード３６は、図１～図７に示すように、ｘ方向において一対のゲートリード３４Ａ，３４Ｂに対して、一対のドライバソースリード３５Ａ，３５Ｂと反対側に位置する。本実施形態においては、ダミーリード３６の数は４つである。このうち２つのダミーリード３６は、ｘ方向の一方側（ｘ２方向）に位置する。残り２つのダミーリード３６は、ｘ方向の他方側（ｘ１方向）に位置する。複数のダミーリード３６は、先述した構成に限定されない。複数のダミーリード３６を備えない構成としてもよい。
　複数のダミーリード３６の各々は、図５に示すように、パッド部３６１および端子部３６２を有する。各ダミーリード３６において、パッド部３６１は、封止樹脂７０に覆われている。複数のダミーリード３６は、封止樹脂７０に支持されている。端子部３６２は、パッド部３６１に繋がり、かつ、封止樹脂７０から露出している。端子部３６２は、ｘ方向に見てＬ字状をなしている。本実施形態においては、端子部３６２は、封止樹脂７０のｙ１方向を向く面（樹脂側面７３３）から突き出ている。
　本実施形態においては、各ゲートリード３４Ａ，３４Ｂ、各ドライバソースリード３５Ａ，３５Ｂおよび各ダミーリード３６は、実質的に同じ形状である。そして、これらは、図１～図７に示すように、ｘ方向に沿って配列されている。半導体装置Ａ１において、各リード（第１パワーリード３１、第２パワーリード３２、第３パワーリード３３、一対のゲートリード３４Ａ，３４Ｂ、一対のドライバソースリード３５Ａ，３５Ｂおよび複数のダミーリード３６）は、いずれも同一のリードフレームから形成される。
　複数の中間リード４０は、各第１半導体素子１０Ａと導電性基板２２Ｂとを接続するものである。各中間リード４０の構成材料は、たとえばＣｕあるいはＣｕ合金である。各中間リード４０の構成材料は、これに限定されず、ＣＩＣなどのクラッド材、アルミニウムなどであってもよい。各中間リード４０は、平板状の接続部材である。各中間リード４０は、図４に示すように、平面視において、ｘ方向に延びる矩形状である。各中間リード４０は、平面視において、第２パワーリード３２の各延出部３２１ｂに重なる。中間リード４０は、「導通部材」の一例であり、中間リード４０を構成する素材は、「第１素材」の一例である。
　各中間リード４０は、図１０に示すように、第１接合部４１、第２接合部４２および連絡部４３を含んでいる。
　第１接合部４１は、図１０に示すように、第１ブロック６１に接合された部分である。本実施形態においては、第１接合部４１と第１ブロック６１とは、導通接合されている。導通接合の手法は特に限定されず、たとえばレーザ接合、導通接合材による接合等であってもよい。
　第２接合部４２は、図１０に示すように、導電性基板２２Ｂに接合された部分である。本実施形態においては、第２接合部４２と導電性基板２２Ｂとは、導通接合されている。導通接合の手法は特に限定されず、たとえばレーザ接合、導通接合材による接合等であってもよい。
　連絡部４３は、第１接合部４１と第２接合部４２とに繋がる部分である。連絡部４３のｚ方向の寸法は、第１接合部４１および第２接合部４２と同じである。本実施形態においては、連絡部４３は、一部がｚ方向に屈曲している。連絡部４３が屈曲していることで、ｚ方向における位置が異なる第１接合部４１と第２接合部４２とを繋いでいる。
　複数のワイヤ部材５０の各々は、ワイヤ（ボンディングワイヤ）である。各ワイヤ部材５０は、導電性を有しており、その構成材料は、たとえばアルミニウム、金、Ｃｕのいずれかである。本実施形態において、複数のワイヤ部材５０は、図４および図５に示すように、複数のゲートワイヤ５１、複数のドライバソースワイヤ５２、一対の第１接続ワイヤ５３および一対の第２接続ワイヤ５４を含んでいる。
　複数のゲートワイヤ５１の各々は、図５に示すように、その一端（第１端）が各半導体素子１０のゲート電極１１２に接合され、その他端（第２端）が一対のゲート層２４Ａ、２４Ｂのいずれかに接合されている。複数のゲートワイヤ５１には、各第１半導体素子１０Ａのゲート電極１１２とゲート層２４Ａとを導通させるものと、各第２半導体素子１０Ｂのゲート電極１１２とゲート層２４Ｂとを導通させるものとがある。
　複数のドライバソースワイヤ５２の各々は、図５に示すように、その一端が各半導体素子１０のドライバソース電極１１３に接合され、その他端が一対のドライバソース層２５Ａ，２５Ｂのいずれかに接合されている。複数のドライバソースワイヤ５２には、各第１半導体素子１０Ａのドライバソース電極１１３とドライバソース層２５Ａとを導通させるものと、各第２半導体素子１０Ｂのドライバソース電極１１３とドライバソース層２５Ｂとを導通させるものとがある。
　図５に示すように、一対の第１接続ワイヤ５３は、その一方がゲート層２４Ａとゲートリード３４Ａとを接続し、その他方がゲート層２４Ｂとゲートリード３４Ｂとを接続する。一方の第１接続ワイヤ５３は、一端がゲート層２４Ａに接合され、他端がゲートリード３４Ａのパッド部３４１に接合されている。他方の第１接続ワイヤ５３は、一端がゲート層２４Ｂに接合され、他端がゲートリード３４Ｂのパッド部３４１に接合されている。
　図５に示すように、一対の第２接続ワイヤ５４は、その一方がドライバソース層２５Ａとドライバソースリード３５Ａとを接続し、その他方がドライバソース層２５Ｂとドライバソースリード３５Ｂとを接続する。一方の第２接続ワイヤ５４は、一端がドライバソース層２５Ａに接合され、他端がドライバソースリード３５Ａのパッド部３５１に接合されている。他方の第２接続ワイヤ５４は、一端がドライバソース層２５Ｂに接合され、他端がドライバソースリード３５Ｂのパッド部３５１に接合されている。
　複数の導電ブロック６０は、導電性を有する。複数の導電ブロック６０の各々は、対応する一の半導体素子１０の上に接合されている。各導電ブロック６０は、ｚ方向寸法が０．１～２．０ｍｍ程度であるが、本開示はこれに限定されない。複数の導電ブロック６０は、複数の第１ブロック６１および複数の第２ブロック６２を含んでいる。
　複数の第１ブロック６１はそれぞれ、複数の第１半導体素子１０Ａのいずれかの上に１つずつ接合されている。各第１ブロック６１は、各第１半導体素子１０Ａにはんだ等によって導通接合されている。各第１ブロック６１は、各第１半導体素子１０Ａの素子主面１０１に対向する。本実施形態においては、各第１ブロック６１は、図４で示されるように、柱状体であり、平面視矩形状である。各第１ブロック６１の平面視形状は、これに限定されず、円形、楕円形あるいは多角形であってもよい。第１ブロック６１は、たとえばＣｕまたはＣｕ合金からなる。
　複数の第２ブロック６２はそれぞれ、複数の第２半導体素子１０Ｂのいずれかの上に１つずつ接合されている。各第２ブロック６２は、各第２半導体素子１０Ｂにはんだ等によって導通接合されている。各第２ブロック６２は、各第２半導体素子１０Ｂの素子主面１０１に対向する。各第２ブロック６２のｚ方向寸法は、特に限定されないが、本実施形態ではたとえば１．８３ｍｍ程度である。本実施形態においては、各第２ブロック６２は、図４および図１０で示されるように、柱状体であり、平面視矩形状である。各第２ブロック６２の平面視形状は、これに限定されず、円形、楕円形あるいは多角形であってもよい。第２ブロック６２は、たとえばＣｕまたはＣｕ合金からなる。
　各第１ブロック６１のｚ方向の寸法は、各第２ブロック６２のｚ方向寸法よりも小さい。本実施形態においては、各第２ブロック６２のｚ方向寸法は、先述の通り１．８３ｍｍ程度であるので、各第１ブロック６１のｚ方向寸法は、この値よりも小さい。これにより、第２パワーリード３２の各延出部３２１ｂを、各中間リード４０の上方に配置することができる。
　コンデンサ８１は、第１端および第２端を有するチップ型であって、第１端が第１パワーリード３１のパッド部３１１に載置され、第２端が第２パワーリード３２の連結部３２１ａに載置されている。コンデンサ８１と各パワーリード３１，３２との接合は、たとえば導電性の接合材によって行うことができる。コンデンサ８１を、第１パワーリード３１と第２パワーリード３２とに電気的に接続することで、第１パワーリード３１および第２パワーリード３２の間に印加される電源電圧（入力電圧）の安定化を図ることができる。コンデンサ８１は、ＤＣリンクコンデンサと称される場合がある。本実施形態とは異なり、コンデンサ８１を備えない構成であってもよい。
　封止樹脂７０は、図４および図１０に示すように、複数の半導体素子１０、支持基板２０の一部、複数のリード（第１パワーリード３１、第２パワーリード３２、第３パワーリード３３、一対のゲートリード３４Ａ，３４Ｂ、一対のドライバソースリード３５Ａ，３５Ｂおよび複数のダミーリード３６）の一部ずつ、複数の中間リード４０、複数のワイヤ部材５０および複数の導電ブロック６０を覆っている。封止樹脂７０の構成材料は、たとえばエポキシ樹脂である。封止樹脂７０は、図１、図３および図６～図１０に示すように、樹脂主面７１、樹脂裏面７２および複数の樹脂側面７３１～７３４を有している。
　樹脂主面７１および樹脂裏面７２は、図６および図８～図１０に示すように、ｚ方向において、離間し、かつ互いに反対側を向く。樹脂主面７１は、ｚ２方向を向き、樹脂裏面７２は、ｚ１方向を向く。樹脂裏面７２は、図７に示すように、平面視において、絶縁基板２１Ａの裏面２１２Ａおよび絶縁基板２１Ｂの裏面２１２Ｂを囲む枠状である。各裏面２１２Ａ，２１２Ｂは、樹脂裏面７２から露出する。複数の樹脂側面７３１～７３４の各々は、図３および図６～図１０に示すように、樹脂主面７１および樹脂裏面７２の双方に繋がり、かつｚ方向においてこれらに挟まれている。本実施形態においては、樹脂側面７３１，７３２は、ｘ方向において離間し、かつ互いに反対側を向く。樹脂側面７３１は、ｘ１方向を向き、樹脂側面７３２は、ｘ２方向を向く。樹脂側面７３３，７３４は、ｙ方向において離間し、かつ互いに反対側を向く。樹脂側面７３３はｙ１方向を向き、樹脂側面７３４はｙ２方向を向く。
　被覆層９０は、「導通部材」の少なくとも一部を覆う層であり、第２素材からなる。この第２素材は、以下の３つのうち少なくとも１つの要件を満たす。（１）「導通部材」を構成する第１素材よりも透磁率が高い。（２）第１素材よりも電気抵抗率が高い。（３）誘電正接が０より大きい（理想誘電体の誘電正接より大きい）。これらに関し、たとえば、第１素材がＣｕであるとする。この場合、第１素材よりも透磁率が高い第２素材として、たとえばＮｉ，Ｃｏ，Ｆｅ等の磁性金属が挙げられる。第１素材よりも電気抵抗率が高い第２素材として、たとえばＮｉ，Ｗ，Ｍｏ等の金属や、導電性高分子、透明導電膜等が挙げられる。誘電正接が０より大きい第２素材として、たとえば誘電体が挙げられる。また、第２素材の透磁率を第１素材の透磁率より高くする場合、第２素材の比透磁率は、たとえば１０以上であることが好ましい。第２素材の電気抵抗率を第１素材の電気抵抗率よりも高くする場合、第２素材の電気抵抗率は、たとえば、第１素材の電気抵抗率の２倍以上であることが好ましい。上記要件（３）に関し、第２素材の誘電正接は、０．０１以上であることが好ましい。被覆層９０の厚さは特に限定されず、たとえば、１μｍ～５μｍである。被覆層９０が金属からなる場合、被覆層９０は、たとえば磁性体めっき等のめっきによって形成される。
　被覆層９０としては、第２素材の透磁率が第１素材の透磁率よりも高く且つ第２素材の電気抵抗率が第１素材の電気抵抗率よりも高い磁性金属であってもよい。被覆層９０としては、第２素材の透磁率が第１素材の透磁率よりも高く且つ第２素材の誘電正接が０より大きい構成であってもよい。被覆層９０としては、第２素材の電気抵抗率が第１素材の電気抵抗率よりも高く且つ第２素材の誘電正接が０より大きい構成であってもよい。被覆層９０としては、第２素材の透磁率が第１素材の透磁率よりも高く、第２素材の電気抵抗率が第１素材の電気抵抗率よりも高く、且つ第２素材の誘電正接が０より大きい構成であってもよい。
　図１～図１１に示すように、本実施形態においては、被覆層９０は、第１部９１および第２部９２を有する。第１部９１は、第１パワーリード３１の少なくとも一部を覆う。本実施形態においては、第１部９１は、第１パワーリード３１のすべてを覆っている。図１１に示すように、第１パワーリード３１が主回路電流の経路として機能する場合において、第１パワーリード３１の断面は、その全周が第１部９１によって覆われている。第２部９２は、第２パワーリード３２の少なくとも一部を覆う。本実施形態においては、第２部９２は、第２パワーリード３２のすべてを覆っている。第１部９１と同様に、第２パワーリード３２が主回路電流の経路として機能する場合において、第２パワーリード３２の断面は、その全周が第２部９２によって覆われている。
　次に、上述した半導体装置Ａ１の作用効果について説明する。
　一般に、導体に交流電流が流れる場合、導体の表面ほど電流密度が高くなる（これを表皮効果という）。表皮効果は、交流電流の周波数が高いほど顕著となる。本実施形態においては、半導体装置Ａ１における主回路電流の経路をなす導通部材に被覆層９０が設けられている。より具体的には、被覆層９０は、表皮効果によって交流電流の密度が高くなる部位に設けられている。被覆層９０を構成する第２素材の透磁率が、導通部材（第１パワーリード３１、第２パワーリード３２等）を構成する第１素材（Ｃｕ等）の透磁率よりも高い場合、表皮効果の影響がより顕著になり、電流経路の交流抵抗が高くなる。これにより、被覆層９０を流れる交流電流を減衰させ、リンギングを抑制することが可能である。一方、電流の低周波成分に関しては、表皮効果は相対的に生じにくい。このため、被覆層９０によって電流の低周波成分が不当に減衰されることはない。また、リンギングが抑制可能であることから、半導体装置Ａ１に設けられるスナバ回路の簡素化が可能であり、半導体装置Ａ１自体の信頼性を向上させることができる。
　また、被覆層９０を構成する第２素材の電気抵抗率が、導通部材（第１パワーリード３１、第２パワーリード３２等の）を構成する第１素材（Ｃｕ等）の電気抵抗率よりも高い場合にも、被覆層９０を流れる交流電流を減衰させ、リンギングを抑制することが可能である。上述のとおり、電流の低周波成分は、被覆層９０によって不当に減衰されることはない。
　また、被覆層９０を構成する第２素材の誘電正接が０よりも大きい（理想誘電体の誘電正接より大きい）場合にも、被覆層９０を流れる交流電流のエネルギーを誘電損失として消費することが可能であり、リンギングを抑制することが可能である。
　以上に述べた第２素材の、透磁率、電気抵抗率および誘電正接に関する要件によって得られるそれぞれの効果は、互いに独立に奏することができる。このため、第２素材の透磁率、電気抵抗率および誘電正接に関する要件のいずれか１つのみが満たされる構成だけでなく、いずれか２つが満たされる構成、さらには、３つすべてが満たされる構成であれば、リンギングをより効果的に抑制することができる。
　図１２～図２１は、本開示にかかる変形例および他の実施形態を示している。これらの図において、上記実施形態と同一または類似の要素には、同一の符号を付している。
　図１２は、半導体装置Ａ１の第１変形例を示している。本変形例の半導体装置Ａ１１においては、被覆層９０の構成が上述した例と異なっている。被覆層９０の一部である第１部９１を例に説明すると、本変形例においては、主回路電流が流れる断面において、第１部９１が第１パワーリード３１の断面の全周を覆ってはおらず、その一部のみを覆っている。より具体的には、第１部９１は、第１パワーリード３１の矩形状断面の三辺（上辺および２つの側辺）のみを覆っており、残りの一辺（底辺）を覆っていない（すなわち、底辺は、第１部９１から露出している）。なお、上記三辺（上辺および２つの側辺）は各々、第１部９１によって完全に覆われている。
　図１３は、半導体装置Ａ１の第２変形例を示している。被覆層９０の一部である第１部９１を例に説明すると、本変形例においては、主回路電流が流れる断面において、第１部９１が、第１パワーリード３１の断面の全周にわたって形成されているが、いずれの辺（上辺、２つの側辺、および底辺）も、部分的に第１部９１から露出している（換言すれば、第１部９１に部分的に覆われている）。図に示す例では、第１部９１は、矩形状断面の全周に沿って互いに離間配置された複数の空隙部を有している。また当該複数の空隙部は、前記断面の各辺に対応する１または２以上の空隙部を含んでいる。このような第１部９１（被覆層９０）としては、たとえば、複数の小孔やスリットが形成された構成とすることができる。あるいは、第１部９１（被覆層９０）を、互いに離間した複数の小領域の集合体として構成することも可能である。
　半導体装置Ａ１１，Ａ１２によっても、リンギングを抑制することができる。これらの変形例から理解されるように、被覆層９０の具体的構成は特に限定されない。被覆層９０が導通部材の一部を覆う構成（図１２、図１３）であっても、被覆層９０が設けられた領域の位置や大きさ等に応じて、リンギングを抑制する効果が期待できる。
　図１４～図１６は、本開示の第２実施形態にかかる半導体装置を示している。本実施形態の半導体装置Ａ２においては、被覆層９０の構成が上述した半導体装置Ａ１の被覆層９０と異なっている。
　第２実施形態においては、第１部９１が第１パワーリード３１の一部を覆っており、第２部９２が第２パワーリード３２の一部を覆っている。より具体的には、第１部９１は、第１パワーリード３１のうち第１半導体素子１０Ａとコンデンサ８１との経路を構成する部分を覆っていない。すなわち、第１部９１は、第１パワーリード３１の端子部３１２を覆う一方、パッド部３１１を覆っていない。
　また、第２部９２は、第２パワーリード３２のうち第２半導体素子１０Ｂとコンデンサ８１との経路を構成する部分を覆っていない。すなわち、第２部９２は、第２パワーリード３２の端子部３２２およびパッド部３２１の接続部３２１ｃを覆う一方、連結部３２１ａおよび複数の延出部３２１ｂを覆っていない。
　第２実施形態によっても、リンギングを抑制することができる。第１パワーリード３１および第２パワーリード３２のうち、コンデンサ８１の充放電電流のみが流れる経路を構成する部分は、その抵抗がコンデンサ８１のＥＳＲと等価である。すなわち、この経路は、コンデンサ８１への急峻な充放電電流が流れる経路であるため、交流抵抗が高すぎることは好ましくない。この点において、上述した構成の通りに、第１部９１および第２部９２が第１パワーリード３１および第２パワーリード３２の一部ずつを覆っていないことは、コンデンサ８１への急峻な充放電を行うのに好ましい。
　図１７～図１９は、本開示の第３実施形態にかかる半導体装置を示している。本実施形態の半導体装置Ａ３においては、被覆層９０の構成が上述した半導体装置Ａ１，Ａ２の被覆層９０と異なっている。
　第３実施形態においては、被覆層９０は、第１部９１、第２部９２、第３部９３、第４部９４、第５部９５および第６部９６を含む。第１部９１および第２部９２は、半導体装置Ａ１における第１部９１および第２部９２と同様の構成である。
　第３部９３は、第１金属層としての導電性基板２２Ａの銅膜２２０ｎを覆っている。第４部９４は、第１スペーサ２６Ａを覆っている。第５部９５は、第２金属層としての導電性基板２２Ｂの銅膜２２０ｎを覆っている。第６部９６は、複数の中間リード４０を覆っている。図示された例においては、第３部９３は、銅膜２２０ｎのうちグラファイト基板２２０ｍとの接合面を除いた部分を覆っている。第５部９５は、銅膜２２０ｎのうちグラファイト基板２２０ｍとの接合面を除いた部分を覆っている。
　第３実施形態によっても、リンギングを抑制することができる。また、本実施形態から理解されるように、被覆層９０は、求められるリンギング抑制の程度や、半導体装置の構成に応じて、適宜設けられる箇所を変更可能である。
　図２０および図２１は、本開示の第４実施形態にかかる半導体装置を示している。本実施形態の半導体装置Ａ４においては、第１パワーリード３１および第２パワーリード３２の構成が上述した実施形態と異なっている。
　第４実施形態においては、第１パワーリード３１の端子部３１２と第２パワーリード３２の端子部３２２とが、ｚ方向に沿って視て互いに重なっている。端子部３１２は、第１部９１に覆われており、端子部３２２は、第２部９２に覆われている。端子部３１２と端子部３２２との間には、絶縁体８９が設けられている。絶縁体８９は、端子部３１２と端子部３２２との間において、想定される電圧が印加された場合に、互いを絶縁するためのものである。
　第４実施形態においては、被覆層９０を構成する第２素材は、少なくとも誘電正接が０より大きい（理想誘電体の誘電正接より大きい）材質からなり、たとえば誘電正接が０．０１以上である。このような構成の被覆層９０を採用した場合、端子部３１２および端子部３２２とこれらの間に介在する被覆層９０および絶縁体８９とによって、静電容量を有する部位、すなわちコンデンサに類似の電気的構成を有する部位が実現される。
　第４実施形態によっても、リンギングを抑制することができる。また、端子部３１２および端子部３２２とこれらの間に介在する被覆層９０および絶縁体８９とによって構成される静電容量は、コンデンサ８１との相乗効果を奏することが期待され、第１パワーリード３１および第２パワーリード３２の間に印加される電源電圧（入力電圧）の安定化効果をより高めることができる。
　本開示にかかる半導体装置は、上記した実施形態および変形例に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。
　本開示にかかる半導体装置は、以下の付記に記載された実施形態を含む。
　付記１．
　スイッチング機能を有する少なくとも１つの半導体素子と、
　前記半導体素子によってスイッチングされる電流の経路となり且つ第１素材からなる導通部材と、
　前記導通部材の少なくとも一部を覆い且つ第２素材からなる被覆層と、
を備えており、
　前記第２素材は、以下の３つの要件：
　（ａ）前記第１素材よりも透磁率が高い、
　（ｂ）前記第１素材よりも電気抵抗率が高い、および
　（ｃ）誘電正接が０より大きい、
のうちの少なくとも１つの要件を満たす、半導体装置。
　付記２．
　前記第２素材は、前記第１素材よりも透磁率が高く且つ前記第１素材よりも電気抵抗率が高い磁性導電体である、付記１に記載の半導体装置。
　付記３．
　前記第２素材は、誘電正接が０より大きい、付記２に記載の半導体装置。
　付記４．
　前記第２素材は、前記第１素材よりも透磁率が高く且つ誘電正接が０より大きい、付記１に記載の半導体装置。
　付記５．
　前記第２素材は、前記第１素材よりも電気抵抗率が高く且つ誘電正接が０より大きい、付記１に記載の半導体装置。
　付記６．
　前記被覆層の厚さは、１μｍ～５μｍである、付記１ないし５のいずれかに記載の半導体装置。
　付記７．
　前記第２素材の比透磁率は、１０以上である、付記１ないし６のいずれかに記載の半導体装置。
　付記８．
　前記第２素材の電気抵抗率は、前記第１素材の電気抵抗率の２倍以上である、付記１ないし７のいずれかに記載の半導体装置。
　付記９．
　前記第２素材の誘電正接は、０．０１以上である、付記１ないし８のいずれかに記載の半導体装置。
　付記１０．
　電気接続用の第１端および第２端を有するコンデンサをさらに備えており、
　前記少なくとも１つの半導体素子は、少なくとも１組の上下アームを含むハーフブリッジを構成する複数の半導体素子であり、
　前記複数の半導体素子は、前記上アームに含まれる第１半導体素子と、前記下アームに含まれる第２半導体素子と、を含み、
　前記導通部材は、前記第１半導体素子のドレイン電極に接続された第１金属層と、前記第１金属層に接続された第１パワーリードと、前記第２半導体素子のソース電極に接続された第２パワーリードと、を含み、
　前記コンデンサの前記第１端は、前記第１パワーリードに接続され、前記コンデンサの前記第２端は、前記第２パワーリードに接続されており、
　前記被覆層は、前記第１パワーリードを覆う第１部と、前記第２パワーリードを覆う第２部とを含む、付記１ないし９のいずれかに記載の半導体装置。
　付記１１．
　前記第１パワーリードは、前記第１半導体素子と前記コンデンサとの経路を構成する部分を含み、前記第１パワーリードの当該部分は、前記第１部によって覆われていない、付記１０に記載の半導体装置。
　付記１２．
　前記第２パワーリードは、前記第２半導体素子と前記コンデンサとの経路を構成する部分を含み、前記第２パワーリードの当該部分は、前記第２部によって覆われていない、付記１０または１１に記載の半導体装置。
　付記１３．
　前記被覆層は、前記第１金属層を覆う第３部を含む、付記１０ないし１２のいずれかに記載の半導体装置。
　付記１４．
　前記導通部材は、前記第２半導体素子のドレイン電極に接続された第２金属層と、前記第２金属層に接続された第３パワーリードとを含み、
　前記第２金属層および前記第３パワーリードは、前記被覆層によって覆われていない、付記１０ないし１３のいずれかに記載の半導体装置。
　付記１５．
　前記導通部材は、前記第１半導体素子のソース電極と前記第２金属層とに接続された中間リードを含み、前記中間リードは、前記被覆層によって覆われていない、付記１４に記載の半導体装置。
　付記１６．
　前記導通部材は、前記第１金属層と前記第１パワーリードとの間に介在する第１スペーサを含み、
　前記被覆層は、前記第１スペーサを覆う第４部を含む、付記１０ないし１５のいずれかに記載の半導体装置。
　付記１７．
　前記導通部材は、前記第２半導体素子のソース電極と前記第２パワーリードとの間に介在する導体を含む、付記１０ないし１６のいずれかに記載の半導体装置。
　付記１８．
　前記半導体素子は、ＳｉＣ ＭＯＳＥＴ、ＳｉＣ ＩＧＢＴ、Ｓｉ ＭＯＳＦＥＴ、Ｓｉ ＩＧＢＴおよびＧａＮ ＨＥＭＴのいずれかである、付記１ないし１７のいずれかに記載の半導体装置。
Ａ１，Ａ１１，Ａ１２，Ａ２，Ａ３，Ａ４：半導体装置
１０　　　：半導体素子
１０Ａ　　：第１半導体素子
１０Ｂ　　：第２半導体素子
１１　　　：主面電極
１２　　　：ドレイン電極（裏面電極）
１３　　　：絶縁膜
２０　　　：支持基板
２１，２１Ａ，２１Ｂ：絶縁基板
２２Ａ，２２Ｂ：導電性基板
２３Ａ，２３Ｂ：絶縁層
２４Ａ，２４Ｂ：ゲート層
２５Ａ，２５Ｂ：ドライバソース層
２６Ａ　　：第１スペーサ
３１　　　：第１パワーリード
３２　　　：第２パワーリード
３３　　　：第３パワーリード
３４Ａ，３４Ｂ：ゲートリード
３５Ａ，３５Ｂ：ドライバソースリード
３６　　　：ダミーリード
４０　　　：中間リード
４１　　　：第１接合部
４２　　　：第２接合部
４３　　　：連絡部
５０　　　：ワイヤ部材
５１　　　：ゲートワイヤ
５２　　　：ドライバソースワイヤ
５３　　　：第１接続ワイヤ
５４　　　：第２接続ワイヤ
６０　　　：導電ブロック
６１　　　：第１ブロック
６２　　　：第２ブロック
７０　　　：封止樹脂
７１　　　：樹脂主面
７２　　　：樹脂裏面
８１　　　：コンデンサ
８９　　　：絶縁体
９０　　　：被覆層
９１　　　：第１部
９２　　　：第２部
９３　　　：第３部
９４　　　：第４部
９５　　　：第５部
９６　　　：第６部
１０１　　：素子主面
１０２　　：素子裏面
１１１　　：ソース電極
１１２　　：ゲート電極
１１３　　：ドライバソース電極
２１１Ａ，２１１Ｂ：主面
２１２Ａ，２１２Ｂ：裏面
２２０Ａ，２２０Ｂ：基板接合材
２２０ｍ　：グラファイト基板
２２０ｎ　：銅膜
２２１Ａ，２２１Ｂ：主面
２２２Ａ，２２２Ｂ：裏面
２６０Ａ　：スペーサ接合材
２６０Ｂ　：スペーサ接合材
３１１，３２１，３３１，３４１,３５１，３６１　　：パッド部
３１２，３２２，３３２，３４２，３５２，３６２　　：端子部
３２１ａ　：連結部
３２１ｂ　：延出部
３２１ｃ　：接続部
７３１，７３２，７３３，７３４：樹脂側面

Claims (18)

  1. 　スイッチング機能を有する少なくとも１つの半導体素子と、
    　前記半導体素子によってスイッチングされる電流の経路となり且つ第１素材からなる導通部材と、
    　前記導通部材の少なくとも一部を覆い且つ第２素材からなる被覆層と、
    を備えており、
    　前記第２素材は、以下の３つの要件：
    　（ａ）前記第１素材よりも透磁率が高い、
    　（ｂ）前記第１素材よりも電気抵抗率が高い、および
    　（ｃ）誘電正接が０より大きい、
    のうちの少なくとも１つの要件を満たす、半導体装置。
  2. 　前記第２素材は、前記第１素材よりも透磁率が高く且つ前記第１素材よりも電気抵抗率が高い磁性導電体である、請求項１に記載の半導体装置。
  3. 　前記第２素材は、誘電正接が０より大きい、請求項２に記載の半導体装置。
  4. 　前記第２素材は、前記第１素材よりも透磁率が高く且つ誘電正接が０より大きい、請求項１に記載の半導体装置。
  5. 　前記第２素材は、前記第１素材よりも電気抵抗率が高く且つ誘電正接が０より大きい、請求項１に記載の半導体装置。
  6. 　前記被覆層の厚さは、１μｍ～５μｍである、請求項１ないし５のいずれかに記載の半導体装置。
  7. 　前記第２素材の比透磁率は、１０以上である、請求項１ないし６のいずれかに記載の半導体装置。
  8. 　前記第２素材の電気抵抗率は、前記第１素材の電気抵抗率の２倍以上である、請求項１ないし７のいずれかに記載の半導体装置。
  9. 　前記第２素材の誘電正接は、０．０１以上である、請求項１ないし８のいずれかに記載の半導体装置。
  10. 　電気接続用の第１端および第２端を有するコンデンサをさらに備えており、
    　前記少なくとも１つの半導体素子は、少なくとも１組の上下アームを含むハーフブリッジを構成する複数の半導体素子であり、
    　前記複数の半導体素子は、前記上アームに含まれる第１半導体素子と、前記下アームに含まれる第２半導体素子と、を含み、
    　前記導通部材は、前記第１半導体素子のドレイン電極に接続された第１金属層と、前記第１金属層に接続された第１パワーリードと、前記第２半導体素子のソース電極に接続された第２パワーリードと、を含み、
    　前記コンデンサの前記第１端は、前記第１パワーリードに接続され、前記コンデンサの前記第２端は、前記第２パワーリードに接続されており、
    　前記被覆層は、前記第１パワーリードを覆う第１部と、前記第２パワーリードを覆う第２部とを含む、請求項１ないし９のいずれかに記載の半導体装置。
  11. 　前記第１パワーリードは、前記第１半導体素子と前記コンデンサとの経路を構成する部分を含み、前記第１パワーリードの当該部分は、前記第１部によって覆われていない、請求項１０に記載の半導体装置。
  12. 　前記第２パワーリードは、前記第２半導体素子と前記コンデンサとの経路を構成する部分を含み、前記第２パワーリードの当該部分は、前記第２部によって覆われていない、請求項１０または１１に記載の半導体装置。
  13. 　前記被覆層は、前記第１金属層を覆う第３部を含む、請求項１０ないし１２のいずれかに記載の半導体装置。
  14. 　前記導通部材は、前記第２半導体素子のドレイン電極に接続された第２金属層と、前記第２金属層に接続された第３パワーリードとを含み、
    　前記第２金属層および前記第３パワーリードは、前記被覆層によって覆われていない、請求項１０ないし１３のいずれかに記載の半導体装置。
  15. 　前記導通部材は、前記第１半導体素子のソース電極と前記第２金属層とに接続された中間リードを含み、前記中間リードは、前記被覆層によって覆われていない、請求項１４に記載の半導体装置。
  16. 　前記導通部材は、前記第１金属層と前記第１パワーリードとの間に介在する第１スペーサを含み、
    　前記被覆層は、前記第１スペーサを覆う第４部を含む、請求項１０ないし１５のいずれかに記載の半導体装置。
  17. 　前記導通部材は、前記第２半導体素子のソース電極と前記第２パワーリードとの間に介在する導体を含む、請求項１０ないし１６のいずれかに記載の半導体装置。
  18. 　前記半導体素子は、ＳｉＣ ＭＯＳＥＴ、ＳｉＣ ＩＧＢＴ、Ｓｉ ＭＯＳＦＥＴ、Ｓｉ ＩＧＢＴおよびＧａＮ ＨＥＭＴのいずれかである、請求項１ないし１７のいずれかに記載の半導体装置。
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