WO2021199189A1 - 表示装置およびその製造方法 - Google Patents

表示装置およびその製造方法 Download PDF

Info

Publication number
WO2021199189A1
WO2021199189A1 PCT/JP2020/014630 JP2020014630W WO2021199189A1 WO 2021199189 A1 WO2021199189 A1 WO 2021199189A1 JP 2020014630 W JP2020014630 W JP 2020014630W WO 2021199189 A1 WO2021199189 A1 WO 2021199189A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
layer
sub
display device
emitting element
Prior art date
Application number
PCT/JP2020/014630
Other languages
English (en)
French (fr)
Inventor
金子　俊博
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to PCT/JP2020/014630 priority Critical patent/WO2021199189A1/ja
Priority to US17/913,608 priority patent/US20230104604A1/en
Publication of WO2021199189A1 publication Critical patent/WO2021199189A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/14—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of the electroluminescent material, or by the simultaneous addition of the electroluminescent material in or onto the light source
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/22—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of auxiliary dielectric or reflective layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H10K50/115—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers comprising active inorganic nanostructures, e.g. luminescent quantum dots
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels

Definitions

  • This disclosure relates to a display device and its manufacturing method.
  • the self-luminous display device has a lower electrode and an upper electrode, and has a configuration in which a functional layer including a light emitting layer is provided between the lower electrode and the upper electrode.
  • the edge of the lower electrode is covered with, for example, a grid-like insulating layer called a bank or an edge cover, and light is emitted into the opening of the insulating layer.
  • a grid-like insulating layer called a bank or an edge cover
  • the light emitting region is limited to the inside of the opening of the insulating layer, and the opening ratio is low (that is, the light emitting area of the light emitting region is small).
  • the conventional display device may actually emit light only at the opening end of the insulating layer due to the so-called coffee ring phenomenon. Therefore, there is a problem that the display screen becomes very dark.
  • the present disclosure has been made in view of the above problems, and an object of the present invention is to provide a high-brightness display device having a substantially uniform light emission in a light emitting region and having a higher aperture ratio than before. To provide.
  • the display device is a display device having a plurality of sub-pixels, and includes a support, a thin film transistor layer, a light emitting element layer, and the light emitting element layer.
  • the sealing layer for sealing is provided in this order, the thin film transistor layer includes a plurality of thin film transistors and a flattening film covering the plurality of thin film transistors, and the light emitting element layer has a plurality of light emitting colors different from each other.
  • a light emitting element is provided, and the plurality of light emitting elements each include a lower electrode, a functional layer including a light emitting layer, and an upper electrode in this order from the flattening film side, and the lower electrode is for each sub pixel.
  • the upper electrode is a common electrode provided in common with the plurality of sub-pixels, and the flattening film has a sub-pixel electrode provided in an island shape.
  • a frame-shaped trench is provided that defines the light emitting region of the light emitting element in the sub pixel.
  • the method for manufacturing the display device is the method for manufacturing the above-mentioned display device according to one aspect of the present disclosure, and the plurality of thin film transistors described above are placed on the support.
  • the step of forming the element and the step of forming the plurality of light emitting elements includes the step of forming the lower electrode, and the step of forming the lower electrode includes the step of forming the light emitting element in each of the subpixels.
  • the lower electrode is formed so that the end portion is located inside the trench in each of the subpixels.
  • FIG. 1 is a cross-sectional view taken along the line AA'of the sub-pixels shown in FIG. It is a figure which shows typically an example of the laminated structure of the light emitting element shown in FIG.
  • FIG. 5 is a cross-sectional view taken along the line BB'of the pixels shown in FIG. 1 when the light emitting element has the laminated structure shown in FIG.
  • FIG. It is a top view which shows an example of the schematic structure of the display device which concerns on Embodiment 1.
  • FIG. It is a flowchart which shows the manufacturing process of the display device which concerns on Embodiment 1 in process order.
  • FIG. 7 is a cross-sectional view taken along the line CC'of the sub-pixel shown in FIG. It is a figure which shows typically another example of the laminated structure of the light emitting element which concerns on Embodiment 1.
  • FIG. It is a figure which shows still another example of the laminated structure of the light emitting element which concerns on Embodiment 1.
  • It is sectional drawing which shows the schematic structure of the sub-pixel in the display device which concerns on Embodiment 2.
  • FIG. 7 is a cross-sectional view taken along the line CC'of the sub-pixel shown in FIG. It is a figure which shows typically another example of the laminated structure of the light emitting element which concerns on Embodiment 1.
  • FIG. It is a figure which shows still another example of the laminated structure of the light emitting element which concerns on Embodiment 1.
  • It is sectional drawing which shows the schematic structure of the sub-pixel in the display device which concerns on Embodiment 2.
  • FIG. 5 is a plan view showing an example of a schematic configuration of the display device 1 according to the present embodiment.
  • the display device 1 includes a display area DA including a plurality of sub-pixel SPs, and a frame area NDA provided around the display area DA so as to surround the display area DA.
  • the frame area NDA is a non-display area, and has a terminal portion TS and a bent portion ZS provided between the display region DA.
  • the terminal TS is provided with an electronic circuit board (not shown) such as an IC (integrated circuit) chip and an FPC (flexible printed circuit board).
  • a plurality of scanning signal lines Gn, a plurality of emission control lines EM, and a plurality of initialization potential lines IL are extended in the display unit DA so as to extend in the row direction. Further, a plurality of power supply lines PL and a plurality of data signal lines DL are extended in the display unit DA so as to extend in the column direction.
  • the plurality of power supply lines PL may be provided in a grid pattern so as to extend in the row direction and the column direction.
  • a plurality of sub-pixel SPs are provided in a matrix so as to correspond to the intersection of the scanning signal line Gn and the data signal line DL.
  • the display device 1 has, for example, a red (R) sub-pixel RSP, a green (G) sub-pixel GSP, and a blue (B) sub-pixel BSP as sub-pixel SPs.
  • R red
  • G green
  • B blue
  • sub-pixel SP sub-pixel SP
  • the pixel P is composed of three sub-pixels SP of each color exhibiting the three different colors of RGB. Therefore, in the display area DA, pixels P composed of three sub-pixels SP of each of the three different colors of RGB are provided in a matrix.
  • sub-pixel RSP sub-pixel GSP
  • sub-pixel BSP sub-pixel BSP
  • a plurality of these sub-pixel RSPs, sub-pixel GSPs, and sub-pixel BSPs are arranged side by side for each color along the extending direction of the data signal line DL, respectively.
  • the display device 1 will be described assuming that the display device 1 includes RGB sub-pixel SPs (that is, sub-pixel RSP, sub-pixel GSP, sub-pixel BSP) having the above arrangement.
  • the above example is an example, and the display device 1 may include a sub-pixel SP other than RGB.
  • the arrangement of the sub-pixel SP is not limited to the above arrangement.
  • FIG. 1 is a plan view (perspective view) showing an example of a schematic configuration of pixels P in the display device 1 according to the present embodiment.
  • FIG. 2 is a cross-sectional view taken along the line AA'of the sub-pixel SP shown in FIG.
  • the display device 1 is a self-luminous display device. As shown in FIG. 1, each sub-pixel SP is formed with a self-luminous light emitting element ES.
  • the red sub-pixel RSP is provided with a light emitting element RES (red light emitting element) having a red light emitting color as the light emitting element ES.
  • the green sub-pixel GSP is provided with a light emitting element GES (green light emitting element) having a green light emitting color as the light emitting element ES.
  • the blue sub-pixel BSP is provided with a light emitting element BES (blue light emitting element) having a blue light emitting color as the light emitting element ES. Therefore, the display area DA is provided with a plurality of light emitting elements ES having different light emitting colors.
  • these light emitting element RES, light emitting element GES, and light emitting element BES are collectively simply "light emitting element ES". It is called. Further, when it is not necessary to distinguish between the light emitting element RES, the light emitting element GES, and the light emitting element BES, the respective layers in the light emitting element ES are also collectively referred to in the same manner.
  • the display device 1 includes a substrate 2, a thin film transistor layer 3, a light emitting element layer 4, and a sealing layer 5 in this order.
  • the substrate 2 is a support that supports each layer from the thin film transistor layer 3 to the sealing layer 5.
  • the substrate 2 may be, for example, an inorganic substrate made of an inorganic material such as glass, quartz, or ceramics, or a flexible substrate containing a resin such as polyethylene terephthalate, polycarbazole, or polyimide as a main component.
  • the substrate 2 can be composed of two layers of polyimide films and an inorganic film sandwiched between them.
  • a substrate in which the surface of a metal substrate made of a metal such as aluminum or iron is coated with an insulating film such as silicon oxide (SiOx), lithicon nitride (SiNx), or an organic insulating material may be used.
  • a substrate or the like obtained by subjecting the surface of a metal substrate containing Al or the like to an insulation treatment by a method such as anodic oxidation may be used.
  • the substrate 2 to be used is not particularly limited.
  • the substrate 2 is transparent or translucent. A sex substrate is used.
  • the thin film transistor layer 3 is formed with a sub-pixel circuit that controls each light emitting element ES in the light emitting element layer 4.
  • a sub-pixel circuit is provided in the display area DA for each sub-pixel SP corresponding to each sub-pixel SP.
  • the thin film transistor layer 3 is formed with these sub-pixel circuits and wirings connected to the sub-pixel circuits.
  • the thin film transistor layer 3 includes a semiconductor layer, a first inorganic insulating film, a first wiring, a second inorganic insulating film, a second wiring, a third inorganic insulating film, a third wiring, and a flattening film 32, which are not shown. It has a configuration provided in this order from the two sides.
  • the semiconductor layer is provided on the substrate 2 in an island shape. Even if the lower layer of the semiconductor layer (specifically, between the substrate 2 and the thin film transistor layer 3) is provided with a barrier layer (base coat layer) (not shown) that prevents foreign substances such as water and oxygen from entering. good.
  • the barrier layer can be formed by using, for example, an inorganic insulating film such as silicon oxide or silicon nitride.
  • the first inorganic insulating film is a gate insulating film and is provided over the entire display region DA so as to cover the semiconductor layer.
  • the first wiring is a first metal layer formed on the first inorganic insulating film, and includes the scanning signal line Gn and the light emission control line EM.
  • the second inorganic insulating film is provided on the first inorganic insulating film so as to cover the first wiring.
  • the second wiring is a second metal layer formed on the second inorganic insulating film, and includes the initialization potential line IL.
  • the third inorganic insulating film is provided on the second inorganic insulating film so as to cover the second wiring.
  • the third wiring is a third metal layer formed on the third inorganic insulating film, and includes the data signal line DL and the power supply line PL.
  • the flattening film 32 is provided on the third inorganic insulating film so as to cover the third wiring.
  • the semiconductor layer is composed of, for example, low temperature polycrystalline silicon (LTPS).
  • LTPS low temperature polycrystalline silicon
  • a region other than the channel region of the transistor may be made into a conductor.
  • the first metal layer, the second metal layer, the third metal layer, and the fourth metal layer are, for example, a single-layer film of a metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. It is composed of a multi-layer film.
  • the first inorganic insulating film, the second inorganic insulating film, and the third inorganic insulating film are composed of, for example, an inorganic insulating film such as a silicon oxide film or a silicon nitride film formed by a CVD (chemical vapor deposition) method. be able to.
  • the flattening film 32 can be made of a coatable organic material such as polyimide or acrylic resin.
  • the sub-pixel circuit unit controls the current to the light emitting element ES by the gradation voltage.
  • the configuration of the sub-pixel circuit unit is not particularly limited as long as the light emitting element ES in each sub-pixel SP can be individually driven.
  • the sub-pixel circuit unit can be configured by arbitrarily combining a plurality of elements such as a drive transistor, a write control transistor, a power supply control transistor, a light emission control transistor, a threshold voltage compensation transistor, an initialization transistor, and a capacitance element. .. Further, these elements are optionally connected to the scanning signal line Gn, the data signal line DL, the initialization potential line IL, the power supply line PL, the light emission control line EM, and the like to perform a desired function. Can be done.
  • elements such as a drive transistor, a write control transistor, a power supply control transistor, a light emission control transistor, a threshold voltage compensation transistor, an initialization transistor, and a capacitance element. .. Further, these elements are optionally connected to the scanning signal line Gn, the data signal line DL, the initialization potential line IL, the power supply line PL, the light emission control line EM, and the like to perform a desired function. Can be done.
  • the sub-pixel circuit unit includes a plurality of thin film transistors 31 such as the drive transistor, write control transistor, power supply control transistor, light emission control transistor, threshold voltage compensation transistor, and initialization transistor described above.
  • a plurality of these thin film transistors 31 are formed in the region of the thin film transistor layer 3 corresponding to the display region DA.
  • These thin film transistors 31 include the semiconductor film, the first inorganic insulating film, the gate electrode of the same layer as the first wiring, the second inorganic insulating film, the third inorganic insulating film, and the third wiring, respectively. Includes source and drain electrodes of the same layer.
  • the flattening film 32 covers the plurality of thin film transistors 31 so as to flatten the surfaces of the plurality of thin film transistors 31.
  • the drive transistor that controls the current of the light emitting element ES is connected to the lower electrode 41 of the light emitting element ES via the thin film transistor 31a, which is the light emitting control transistor shown in FIG.
  • the gate terminal of the thin film transistor 31a is connected to the light emission control line EM of the self-stage (self-sub pixel SP) that controls the light emission / non-emission timing of the light emitting element ES.
  • the flattening film 32 is provided with a trench 131 and a contact hole portion 132 for each sub-pixel SP.
  • the source electrode of the thin film transistor 31a is electrically connected to the lower electrode 41 of the light emitting element ES via the contact hole portion 132 formed in the flattening film 32.
  • the source electrode of the thin film transistor 31a and the lower electrode 41 of the light emitting element ES form the thin film transistor-light emitting element contact portion 33 shown in FIGS. 1 and 2 in the contact hole portion 132.
  • the lower electrode 41 of the light emitting element ES is formed on the flattening film 32.
  • the trench 131 is formed in a frame shape so as to surround the light emitting element ES in each sub-pixel SP. Therefore, the thin film transistor-light emitting element contact portion 33 is provided inside the frame-shaped trench 131 (in other words, in the region surrounded by the trench 131) in each sub-pixel SP.
  • the trench 131 will be described in detail later.
  • the light emitting element layer 4 includes the plurality of light emitting element ESs (specifically, light emitting elements RES, GES, BES) described above.
  • the light emitting element layer 4 has a structure in which a lower electrode 41, a functional layer 42, and an upper electrode 43 are laminated in this order in order from the thin film transistor layer 3 side.
  • the light emitting element ES is a self-luminous element, and includes a lower electrode 41, a functional layer 42 (active layer) including at least a light emitting layer, and an upper electrode 43, respectively. As described above, the light emitting element ES is formed for each sub-pixel SP corresponding to each sub-pixel SP.
  • the lower electrode 41 and the upper electrode 43 is an anode (anode), and the other is a cathode (cathode).
  • the lower electrode 41 is a sub-pixel electrode in which an island pattern is formed for each sub-pixel SP.
  • the upper electrode 43 is a common electrode commonly formed in all the sub-pixels SP.
  • the functional layer 42 is a layer between the lower electrode 41 and the upper electrode 43 in the light emitting element ES, and includes at least a light emitting layer.
  • the light emitting element ES may be, for example, a QLED (quantum dot light emitting diode) or an OLED (organic light emitting diode).
  • a QLED quantum dot light emitting diode
  • OLED organic light emitting diode
  • QD quantum dots
  • the light emitting element ES is an OLED
  • an organic light emitting layer using an organic light emitting material is used as the light emitting layer.
  • the light emitting element ES When the light emitting element ES is a QLED, holes and electrons are recombined in the light emitting layer by the driving current between the anode and the cathode, and the resulting exciton is converted from the conduction band level of the quantum dot to the valence band. Light (fluorescence) is emitted in the process of transitioning to the band level.
  • the light emitting element ES When the light emitting element ES is an OLED, holes and electrons are recombined in the light emitting layer by the driving current between the anode and the cathode, and light is emitted in the process of transitioning the resulting excitons to the ground state.
  • the light emitting element ES may be a light emitting element (for example, an inorganic light emitting diode or the like) other than the OLED and the QLED.
  • the functional layer 42 may be a single-layer type including only a light-emitting layer, or a multi-layer type including a functional layer other than the light-emitting layer.
  • the functional layer 42 may include at least one of, for example, a hole injection layer (HIL), a hole transport layer (HTL), an electron transport layer (ETL), and an electron injection layer (EIL). good.
  • HIL hole injection layer
  • HTL hole transport layer
  • ETL electron transport layer
  • EIL electron injection layer
  • HIL, HTL, ETL, and EIL may be formed of an organic material or an inorganic material, respectively.
  • the light emitting element ES is an OLED, an organic material is used for each of HIL, HTL, ETL, and EIL.
  • HIL and HTL include, for example, nickel oxide (NiO), copper aluminate (CuAlO 2 ), PEDOT: PSS (poly (3,4-ethylenedioxythiophene) -poly (4-styrene sulfonate)), PVK (polyvinyl). Carbazole), poly [(9,9-dioctylfluorenyl-2,7-diyl) -co- (4,4'-(N-4-sec-butylphenyl)) diphenylamine)] (TFB), etc. are used. be able to.
  • ETL and EIL include, for example, zinc oxide (ZnO), magnesium oxide (ZnmgO), 1,3,5-tris (1-phenyl-1H-benzimidazol-2-yl) benzene (TPBi), and vasophenanthroline (TPBi). Benzene) and the like can be used.
  • FIG. 3 is a diagram schematically showing an example of a laminated structure of the light emitting element ES shown in FIG.
  • FIG. 4 is a cross-sectional view taken along the line BB'of the pixel P shown in FIG. 1 when the light emitting element ES has the laminated structure shown in FIG.
  • FIGS. 3 and 4 the case where the lower electrode 41 is an anode (pattern anode) and the upper electrode 43 is a cathode (common cathode) is shown as an example. Further, in FIGS. 3 and 4, the case where the functional layer 42 has a configuration in which HIL141, HTL142, light emitting layer 143, and ETL144 are laminated in this order from the lower layer side is illustrated as an example.
  • the electrode on the light extraction surface side needs to have light transmission.
  • the electrode on the side opposite to the light extraction surface may or may not have light transmission.
  • FIG. 3 shows a case where the display device 1 is a top-emission type display device having a conventional structure as an example.
  • the lower electrode 41 is formed of a light reflecting electrode
  • the upper electrode 43 is formed of a light transmitting electrode having light transmission such as a transparent electrode or a translucent electrode.
  • the lower electrode 41 and the upper electrode 43 may each have a single layer or a laminated structure.
  • the lower electrode 41 may have a laminated structure of a light reflecting electrode and a light transmitting electrode.
  • the transparent electrode for example, ITO (indium tin oxide), IZO (indium zinc oxide), or the like is used.
  • a light-transmitting metal thin film such as a magnesium-silver alloy is used.
  • a metal such as Ag (silver) or Al (aluminum), or an alloy containing these metals or the like is used.
  • the lower electrode 41 is an anode having a laminated structure of Al and IZO
  • the upper electrode 43 is a cathode made of ITO
  • the light emitting layer 143 is a quantum dot (QD) layer
  • ETL144 is The case of the ZnO layer is illustrated as an example.
  • the light emitting layer 143 is formed in an island shape for each sub-pixel SP. At least one layer other than the light emitting layer 143 included in the functional layer 42 may be formed in an island shape for each sub-pixel SP, or may be formed in a solid shape in common with all the sub-pixel SPs. good.
  • the functional layers 42 specifically, HIL141, HTL142, ETL144
  • the light emitting layer 143 are all common layers provided in common to all the sub-pixels SP is taken as an example. It is shown in the figure.
  • the functional layer 42R in the light emitting element RES has the common layer HIL141, the common layer HTL142, the red island-shaped light emitting layer 143R, and the common layer ETL144 from the lower layer side.
  • the functional layer 42G in the light emitting element GES includes a common layer HIL141, a common layer HTL142, a green island-shaped light emitting layer 143G, and a common layer ETL144 from the lower layer side.
  • the functional layer 42B in the light emitting element BES includes a common layer HIL141, a common layer HTL142, a blue island-shaped light emitting layer 143B, and a common layer ETL144 from the lower layer side.
  • the light emitting element RES is composed of an island-shaped lower electrode 41R, HIL141, HTL142, a light emitting layer 143R, ETL144, which are pixel anodes, and an upper electrode 43, which is a common cathode, from the lower layer side.
  • the light emitting element GES is composed of an island-shaped lower electrode 41G, which is a pixel anode, HIL141, HTL142, a light emitting layer 143G, ETL144, and an upper electrode 43, which is a common cathode.
  • the light emitting element BES is composed of an island-shaped lower electrode 41B, which is a pixel anode, HIL141, HTL142, a light emitting layer 143B, ETL144, and an upper electrode 43, which is a common cathode.
  • the lower electrodes 41 in these light emitting elements ES have frame-shaped trenches whose ends (pattern edges) are provided in the flattening film 32 under the lower electrode 41, respectively.
  • the pattern is formed so as to be located inside the 131.
  • the trench 131 is provided along the end portion of the lower electrode 41 so that the end portion (lower electrode end) of the lower electrode 41 in each light emitting element ES is located inside the trench 131 in a plan view. .. Therefore, as shown in FIG. 1, the outer shape of the trench 131 has a similar shape to the outer shape of the lower electrode 41, and is formed to be one size larger than the lower electrode 41. Note that FIG.
  • the end portion of the lower electrode 41 is provided so as to be located at the center of the bottom surface of the trench 131.
  • the position of the end portion of the lower electrode 41 may be located inside the trench 131, and does not necessarily have to be provided so as to be located at the center of the bottom surface of the trench 131.
  • the depth d11 of the trench 131 is smaller than the depth of the contact hole portion 132 (in other words, the depth of the thin film transistor-light emitting element contact portion 33).
  • the reason for this is that if the depth d11 of the trench 131 is set to a depth equal to or greater than the depth of the contact hole portion 132, for example, the lower electrode 41 in the trench 131 and the wiring in the thin film transistor layer 3 are wired. This is because there is a risk of a short circuit.
  • the depth of the contact hole portion 132 is equal to the film thickness of the flattening film 32. Therefore, it is desirable that the depth d11 of the trench 131 is smaller than the thickness of the flattening film 32.
  • the depth d11 of the trench 131 is larger than the layer thickness of the functional layer 42 of each light emitting element ES in the portion other than the trench 131 and the contact hole portion 132.
  • the layer thickness d1 of the functional layer 42 of each light emitting element ES in the portion other than the trench 131 and the contact hole portion 132 is generally 200 nm or less.
  • the film thickness of the flattening film 32 is generally 4 ⁇ m or less. Therefore, it is desirable that the depth d11 of the trench 131 is specifically larger than 200 nm and smaller than 4 ⁇ m.
  • the layer thickness of the functional layer 42 becomes thicker in the trench 131.
  • the trench 131 becomes a non-light emitting region.
  • the light emitting region of each light emitting element ES is defined by the size of the lower electrode 41 in a plan view and the layer thickness of the functional layer 42. Therefore, in the present embodiment, the light emitting region of the light emitting element ES in each sub-pixel SP is defined by the trench 131.
  • the region surrounded by the trench 131 in the sub-pixel BSP is the light emitting region of the light emitting element BES.
  • the sub-pixel BSP is cross-hatched.
  • the region surrounded by the trench 131 becomes the light-emitting region of the light-emitting element ES in each sub-pixel SP, as in the sub-pixel BSP.
  • the layer thickness of the functional layer 42 becomes thicker in the trench 131. Therefore, according to the present embodiment, by providing the end portion of the lower electrode 41 in the trench 131 as described above, the lower electrode 41 and the upper electrode can be provided without providing an edge cover at the end portion of the lower electrode 41. It is possible to prevent a short circuit with 43.
  • the width d12 (line width) of the trench 131 in a plan view has a size capable of patterning the lower electrode 41 so that the end portion of the lower electrode 41 is located in the trench 131. If so, there is no particular limitation. However, as the width d12 of the trench 131 increases, the aperture ratio of the sub-pixels (light emitting area of the light emitting region) decreases accordingly, so that the width d12 of the trench 131 is preferably 15 ⁇ m or less. In the present embodiment, the width d12 of the trench 131 indicates the width of the upper end of the trench 131 in a plan view, as shown in FIGS. 1 and 2.
  • the sealing layer 5 is a layer that prevents foreign substances such as water and oxygen from permeating into the light emitting element layer 4.
  • the sealing layer 5 includes, for example, an inorganic sealing film 51 covering the upper electrode 43, an organic buffer film 52 above the inorganic sealing film 51, and an inorganic sealing film 53 above the organic buffer film 52. including.
  • the inorganic sealing film 51 and the inorganic sealing film 53 are translucent inorganic insulating films, and can be composed of, for example, an inorganic insulating film such as a silicon oxide film or a silicon nitride film formed by a CVD method.
  • the organic buffer film 52 is a translucent organic insulating film having a flattening effect, and can be made of a coatable organic material such as acrylic.
  • the organic buffer film 52 can be formed by, for example, inkjet coating, but a bank (not shown) for stopping the droplets may be provided in the frame region NDA.
  • a functional film (not shown) is provided on the sealing layer 5.
  • the functional film has, for example, at least one of an optical compensation function, a touch sensor function, and a protective function.
  • FIG. 6 is a flowchart showing the manufacturing process of the display device 1 in the order of the processes.
  • the light emitting element ES has the laminated structure shown in FIGS. 3 and 4 will be described as an example.
  • the thin film transistor layer 3 is provided with a plurality of thin film transistors 31 and a flattening film 32 covering the thin film transistors 31 on the substrate 2. (Step S1). Next, a frame-shaped trench 131 and a contact hole portion 132 are formed on the flattening film 32 for each sub-pixel SP (step S2).
  • a coating method such as a spin coating method can be used.
  • a photolithography method can be used for the formation of the trench 131 and the contact hole portion 132 . Therefore, the trench 131 is half-etched so that the etching depth of the trench 131 from the upper part of the flattening film 32 is shallower than the etching depth of the contact hole portion 132 from the upper part of the flattening film 32. ..
  • the lower electrode 41 is formed so that the end of the light emitting element ES in each sub-pixel SP is located inside the trench 131 in each sub-pixel SP (step S3).
  • HIL141 is formed on the lower electrode 41 (step S4).
  • HTL142 is formed on the HIL141 (step S5).
  • a light emitting layer 143 is formed on the HTL 142 (step S6).
  • ETL144 is formed on the light emitting layer 143 (step S7).
  • the upper electrode 43 is formed on the ETL144 (step S8).
  • the light emitting element layer 4 including the plurality of light emitting elements ES is formed on the flattening film 32.
  • various conventionally known methods for forming the anode and the cathode such as a sputtering method, a vacuum vapor deposition method, a CVD method, a plasma CVD method, and a printing method, may be used. can.
  • the method for forming the light emitting layer 143 is not particularly limited as long as it is a method capable of forming a fine pattern required for the light emitting element ES.
  • Examples of the method for forming the light emitting layer 143 include a vapor deposition method, a printing method, an inkjet method, a spin coating method, a casting method, a dipping method, a bar coating method, a blade coating method, a roll coating method, a gravure coating method, a flexo printing method, and a spray.
  • Examples thereof include a coating method, a photolithography method, and a self-assembling method (alternate adsorption method, self-assembled monolayer method).
  • Examples of the vapor deposition method include a vacuum vapor deposition method, a sputtering method, and an ion plating method.
  • Specific examples of the vacuum vapor deposition method include a resistance heating vapor deposition method, a flash vapor deposition method, an arc vapor deposition method, a laser vapor deposition method, a high frequency heat vapor deposition method, an electron beam vapor deposition method, and the like.
  • each constituent material of the light emitting layer 143 may be dissolved or dispersed as a solvent for the coating liquid. If possible, there is no particular limitation.
  • the light emitting layer 143 is formed in an island shape for each sub-pixel SP as shown in FIG. 4 by the various methods described above.
  • Examples of the method for forming HIL141, HTL142, and ETL144 include a vapor deposition method, a printing method, an inkjet method, a spin coating method, a casting method, a dipping method, a bar coating method, a blade coating method, a roll coating method, and a gravure coating method.
  • Various conventionally known methods can be used as a method for forming the functional layer, such as a flexo printing method, a spray coating method, a photolithography method, and a self-assembling method (alternate adsorption method, self-assembled monolayer method).
  • a sealing layer 5 is formed on the upper electrode 43 so as to cover the light emitting element layer 4 (step S9).
  • a CVD method can be used for forming the inorganic sealing film 51 and the inorganic sealing film 53.
  • a coating method such as an inkjet method can be used for forming the organic buffer film 52.
  • step S10 the laminate including the substrate 2, the thin film transistor layer 3, the light emitting element layer 4, and the sealing layer 5 is divided to obtain a plurality of individual pieces (step S10).
  • a functional film (not shown) is attached to the obtained pieces (step S11).
  • an electronic circuit board (for example, an IC chip and an FPC) (not shown) is mounted on a part (terminal portion TS) of the frame region NDA outside the display region DA on which the plurality of sub-pixel SPs are formed (step S12).
  • steps S1 to S12 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each step of steps S1 to S9).
  • a step of forming a resin layer on a translucent support substrate (for example, mother glass) and a barrier on the resin layer are performed before the step S1. It may further include a step of forming a layer.
  • the thin film transistor layer 3 is formed on the barrier layer.
  • a top film is attached on the sealing layer 5.
  • the support substrate is peeled off from the resin layer by irradiation with laser light or the like, and a lower surface film is attached to the lower surface of the resin layer.
  • step S10 the laminate including the lower surface film, the resin layer, the barrier layer, the thin film transistor layer 3, the light emitting element layer 4, the sealing layer 5, and the upper surface film is divided to obtain a plurality of pieces.
  • FIG. 7 is a plan view (perspective view) showing an example of a schematic configuration of pixels P in a conventional display device.
  • FIG. 8 is a cross-sectional view taken along the line CC'of the sub-pixel SP shown in FIG.
  • the edge of the lower electrode 41 is formed by, for example, a grid-like insulating layer 44 called a bank or an edge cover.
  • a light emitting material is applied to the opening 44a of the insulating layer 44. Therefore, the inside of the opening 44a of the insulating layer 44 becomes the original light emitting region of the light emitting element ES.
  • the light emitting material when the light emitting material is applied to the inside of the opening 44a of the insulating layer 44 in this way, the light emitting material aggregates at the edge portion (opening edge, peripheral portion) of the opening 44a after the light emitting material is applied and dried.
  • the so-called coffee ring phenomenon occurs.
  • the evaporation rate of the solvent in the coating liquid containing the luminescent material is faster than the evaporation rate of the solvent in the central portion of the upper surface surrounded by the edge portion of the opening 44a of the insulating layer 44. Therefore, while the solvent is evaporated, the solute, the luminescent material on the upper surface, moves from the central portion to the edge portion. Therefore, the light emitting material aggregates at the edge portion of the opening 44a.
  • the light emitting region that actually emits light is almost only the edge portion in the opening 44a of the insulating layer 44, and other than in the opening 44a.
  • the region of is almost non-luminous. Therefore, the light emitting region of the conventional display device is substantially ring-shaped. As a result, there is a problem that the display screen of the conventional display device becomes a very dark screen.
  • the layer thickness of the functional layer 42 becomes thin on the insulating layer 44. Therefore, if the insulating layer 44 has poor insulation, a leak may occur between the lower electrode 41 and the upper electrode 43.
  • the thickness of the functional layer 42 directly above the trench 131 can be increased. Therefore, according to the present embodiment, it is possible to prevent a short circuit between the lower electrode 41 and the upper electrode 43 without forming an edge cover such as the insulating layer 44. Further, according to the present embodiment, there is a problem that a leak occurs between the lower electrode 41 and the upper electrode 43 due to poor insulation of the edge cover, as in the case where the edge cover such as the insulating layer 44 is provided. No.
  • the edge cover such as the insulating layer 44 is not provided, the light emitting material does not aggregate at the opening edge of the edge cover, and the light emission becomes uniform.
  • the layer thickness d2 (see FIG. 2) of the functional layer 42 of each light emitting element ES in the contact hole portion 132 is generally in the range of 2 ⁇ m or more and 4 ⁇ m or less. As described above, in the contact hole portion 132, the layer thickness of the functional layer 42 becomes thick like the trench 131, so that the contact hole portion 132 does not emit light. However, since the contact hole portion 132 is small, even if the portion of the contact hole portion 132 is not shining, it seems to the human eye to emit uniform light, so that there is no problem.
  • an insulating layer 44 is provided on the contact hole portion 132, and a light emitting region is provided in a portion where the contact hole portion 132 is not provided.
  • a light emitting region can be formed so as to surround the contact hole portion 132.
  • the opening ratio that is, the light emitting area of the light emitting region
  • the functional layer 42 directly above the end of the lower electrode 41
  • the layer thickness can be made very thick. Therefore, according to the present embodiment, the covering property of the end portion of the lower electrode 41 can be improved without lowering the opening ratio.
  • the present embodiment it is possible to prevent a short circuit between the lower electrode 41 and the upper electrode 43 and to realize substantially uniform light emission in the light emitting region, and to display a high-luminance display having a higher opening ratio than before.
  • Device 1 can be provided.
  • the functional layer 42 becomes thicker in the trench 131, the trench 131 becomes a non-light emitting region. Further, the light emitting layer 143 does not shine where the lower electrode 41 is not provided. Therefore, according to the present embodiment, when the light emitting layer 143 is patterned, even if the patterning is performed with the light emitting layer 143 slightly inserted into the adjacent sub pixel SP, the adjacent sub pixel SP is used. The light emitting layer 143 that has entered does not shine. Therefore, according to the present embodiment, it is possible to provide a display device 1 capable of preventing the occurrence of color mixing.
  • FIG. 9 is a diagram schematically showing another example of the laminated structure of the light emitting element ES according to the present embodiment.
  • the light emitting element ES may have a configuration in which the functional layer 42 is laminated in the order of HIL141, HTL142, light emitting layer 143, ETL144, and EIL145 from the lower layer side.
  • at least one layer other than the light emitting layer 143 included in the functional layer 42 may be formed in an island shape for each sub-pixel SP, or may be formed in a solid shape in common with all the sub-pixel SPs. It may be formed. Therefore, the EIL 145 may also be formed in an island shape for each sub-pixel SP, or may be formed in a solid shape in common with all the sub-pixel SPs like the HIL 141, HTL 142, and ETL 144 shown in FIG. ..
  • step S7 the step of forming the ETL 144 on the light emitting layer 143 in step S7 and then forming the EIL 145 on the ETL 144 is further included.
  • step S8 the upper electrode 43 is formed on the EIL145.
  • FIG. 10 is a diagram schematically showing still another example of the laminated structure of the light emitting element ES according to the present embodiment.
  • the lower electrode 241 is the cathode
  • the upper electrode 243 is the anode
  • ETL341, the light emitting layer 342, HTL343, and HIL344 are laminated in this order from the lower layer side as the functional layer 242. It has a cathode structure.
  • the functional layer 242 shown in FIG. 10 may further include an EIL between the lower electrode 241 and the ETL341.
  • FIG. 10 as an example, a case where the lower electrode 241 is made of ITO and the upper electrode 243 is made of Ag is shown as an example.
  • the case where the light emitting layer 342 is a quantum dot (QD) layer and the ETL341 is a ZnO layer is illustrated as an example, but the present embodiment is limited to this. It's not a thing.
  • the light emitting element ES may be a bottom emission type light emitting element having an inverted structure.
  • the bottom emission type display device 1 having an inverted structure can be obtained.
  • FIG. 11 is a cross-sectional view showing a schematic configuration of a sub-pixel SP in the display device 1 according to the present embodiment.
  • the plan view (perspective view) showing an example of the schematic configuration of the pixel P in the display device 1 according to the present embodiment is the same as that in FIG. Therefore, in the present embodiment, the plan view showing an example of the schematic configuration of the pixel P in the display device 1 according to the present embodiment is omitted.
  • FIG. 11 corresponds to a cross-sectional view taken along the line AA'of the sub-pixel SP shown in FIG.
  • the display device 1 according to the present embodiment is the same as the display device 1 according to the first embodiment except for the following points.
  • an inorganic insulating film 6 is provided on the flattening film 32 adjacent to the flattening film 32. Therefore, in the present embodiment, the lower electrode 41 is provided on the inorganic insulating film 6.
  • the inorganic insulating film 6 is provided only on the upper surface of the flattening film 32, and is not provided inside the trench 131 or inside the contact hole portion 132.
  • the thin film transistor layer 3 including the plurality of thin film transistors 31 and the flattening film 32 covering the thin film transistors 31 is formed on the substrate 2 in step S1.
  • the inorganic insulating film 6 is formed on the flattening film 32 adjacent to the flattening film 32 before the trench 131 and the contact hole portion 132 are formed in step S2.
  • the trench 131 and the contact hole portion 132 are formed from the inorganic insulating film 6 to the flattening film 32.
  • the depth d21 of the trench 131 is set in the same manner as the depth d11 of the trench 131 in the display device 1 according to the first embodiment.
  • the width d22 (line width) of the trench 131 in the display device 1 according to the present embodiment in a plan view is the width d12 (line width, drawing) of the trench 131 in the display device 1 according to the first embodiment in a plan view. It is desirable to set in the same manner as (see 2).
  • the inorganic insulating film 6 can be formed of, for example, silicon oxide, ricicon nitride, or the like.
  • the film thickness of the inorganic insulating film 6 is not particularly limited. However, the film thickness of the inorganic insulating film 6 must be 400 nm or less so that the total film thickness of the inorganic insulating film 6 and the flattening film 32 does not become too thick and does not hinder the formation of contact holes. desirable.
  • the taper (inclination) of the trench formed by etching the inorganic layer has a sharper shape than the taper of the trench formed by etching the organic layer. Therefore, according to the present embodiment, as described above, by providing the inorganic insulating film 6 adjacent to the flattening film 32 on the flattening film 32, as shown in FIG. 11, the flattening film is formed. It is possible to prevent the taper of the trench 131 in 32 from becoming very gentle. Therefore, according to the present embodiment, the opening ratio can be further increased as compared with the first embodiment.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Nanotechnology (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

表示装置（１）は、複数のサブ画素（ＳＰ）を有し、基板（２）と薄膜トランジスタ層（３）と発光素子層（４）と封止層（５）とをこの順に備えている。薄膜トランジスタ層は、複数の薄膜トランジスタ（３１）を覆う平坦化膜（３２）を備え、発光素子層は、複数の発光素子（ＥＳ）を備え、平坦化膜には、サブ画素毎に、それぞれのサブ画素における発光素子の発光領域をそれぞれ規定する枠状のトレンチ（１３１）が設けられている。

Description

表示装置およびその製造方法
　本開示は、表示装置およびその製造方法に関する。
　自発光型の表示装置は、下部電極と上部電極とを有し、これら下部電極と上部電極との間に、発光層を含む機能層が設けられた構成を有している。
　このような表示装置では、下部電極と上部電極の短絡防止のため、下部電極のエッジを、バンクもしくはエッジカバーと称される例えば格子状の絶縁層で覆うとともに、該絶縁層の開口部内に発光材料を塗布する（例えば、特許文献１参照）。
日本国公開特許公報「特開２００８－２８８１７１号公報」
　しかしながら、従来の表示装置は、発光領域が、上記絶縁層の開口部内に限られており、開口率が低い（つまり、発光領域の発光面積が小さい）。しかも、従来の表示装置は、いわゆるコーヒーリング現象により、実際に発光するのは、ほぼ、上記絶縁層の開口部端のみとなることがある。このため、表示画面が非常に暗くなるという問題がある。
　本開示は、上記問題点に鑑みなされたものであり、その目的は、発光領域内での実質的な均一発光を実現することができるとともに、従来よりも開口率が高い高輝度な表示装置を提供することにある。
　上記の課題を解決するために、本開示の一態様に係る表示装置は、複数のサブ画素を有する表示装置であって、支持体と、薄膜トランジスタ層と、発光素子層と、上記発光素子層を封止する封止層とを、この順に備え、上記薄膜トランジスタ層は、複数の薄膜トランジスタと、上記複数の薄膜トランジスタを覆う平坦化膜と、を備え、上記発光素子層は、発光色が互いに異なる複数の発光素子を備え、上記複数の発光素子は、それぞれ、下部電極と、発光層を含む機能層と、上部電極とを、上記平坦化膜側からこの順に備え、上記下部電極は、上記サブ画素毎に島状に設けられたサブ画素電極であり、上記上部電極は、上記複数のサブ画素に共通して設けられた共通電極であり、上記平坦化膜には、上記サブ画素毎に、それぞれの上記サブ画素における上記発光素子の発光領域をそれぞれ規定する枠状のトレンチが設けられている。
　上記の課題を解決するために、本開示の一態様に係る表示装置の製造方法は、本開示の一態様に係る上記表示装置の製造方法であって、上記支持体上に、上記複数の薄膜トランジスタと、上記複数の薄膜トランジスタを覆う上記平坦化膜と、を備えた上記薄膜トランジスタ層を形成する工程と、上記平坦化膜に、上記サブ画素毎に、上記トレンチを形成する工程と、上記複数の発光素子を形成する工程と、を含み、上記複数の発光素子を形成する工程は、上記下部電極を形成する工程を含み、上記下部電極を形成する工程では、それぞれの上記サブ画素における上記発光素子の端部が、それぞれの上記サブ画素における上記トレンチの内部に位置するように上記下部電極を形成する。
　本開示の一態様によれば、下部電極と上部電極との短絡防止および発光領域内での実質的な均一発光を実現することができるとともに、従来よりも開口率が高い表示装置を提供することができる。
実施形態１に係る表示装置における画素の概略構成の一例を示す平面図である。 図１に示すサブ画素のＡ－Ａ’線矢視断面図である。 図２に示す発光素子の積層構造の一例を模式的に示す図である。 発光素子が図３に示す積層構造を有する場合における、図１に示す画素のＢ－Ｂ’線矢視断面図である。 実施形態１に係る表示装置の概略構成の一例を示す平面図である。 実施形態１に係る表示装置の製造工程を工程順に示すフローチャートである。 従来の表示装置における画素の概略構成の一例を示す平面図である。 図７に示すサブ画素のＣ－Ｃ’線矢視断面図である。 実施形態１に係る発光素子の積層構造の他の一例を模式的に示す図である。 実施形態１に係る発光素子の積層構造のさらに他の一例を模式的に示す図である。 実施形態２に係る表示装置におけるサブ画素の概略構成を示す断面図である。
　〔実施形態１〕
　本発明の実施の一形態について、図１～図１０に基づいて説明すれば、以下の通りである。
　（表示装置の概略構成）
　図５は、本実施形態に係る表示装置１の概略構成の一例を示す平面図である。
　図５に示すように、表示装置１は、複数のサブ画素ＳＰを含む表示領域ＤＡと、表示領域ＤＡを取り囲むように表示領域ＤＡの周囲に設けられた額縁領域ＮＤＡとを備えている。
　額縁領域ＮＤＡは、非表示領域であり、端子部ＴＳと、表示領域ＤＡとの間に設けられた折り曲げ部ＺＳとを有する。端子部ＴＳには、例えば、ＩＣ（集積回路）チップおよびＦＰＣ（フレキシブル印刷回路基板）等の、図示しない電子回路基板が設けられている。
　表示部ＤＡには、複数の走査信号線Ｇｎ、複数の発光制御線ＥＭ、および複数の初期化電位線ＩＬが、行方向に伸びるように延設されている。また、表示部ＤＡには、複数の電源線ＰＬおよび複数のデータ信号線ＤＬが、列方向に伸びるように延設されている。なお、複数の電源線ＰＬは、行方向および列方向に伸びるように、格子状に設けられていてもよい。
　サブ画素ＳＰは、走査信号線Ｇｎとデータ信号線ＤＬとの交点に対応するように、マトリクス状に複数設けられている。
　表示装置１は、サブ画素ＳＰとして、例えば、赤色（Ｒ）のサブ画素ＲＳＰ、緑色（Ｇ）のサブ画素ＧＳＰ、青色（Ｂ）のサブ画素ＢＳＰを有している。なお、本実施形態では、これらサブ画素ＲＳＰ、サブ画素ＧＳＰ、サブ画素ＢＳＰを特に区別する必要がない場合、これらサブ画素ＲＳＰ、サブ画素ＧＳＰ、およびサブ画素ＢＳＰを総称して単に「サブ画素ＳＰ」と称する。画素Ｐは、これらＲＧＢの３つの異なる色を呈する３つの各色のサブ画素ＳＰで構成されている。このため、表示領域ＤＡには、これらＲＧＢの３つの異なる色を呈する３つの各色のサブ画素ＳＰからなる画素Ｐが、マトリクス状に設けられている。
　これらサブ画素ＲＳＰ、サブ画素ＧＳＰ、およびサブ画素ＢＳＰは、例えば、走査信号線Ｇｎの延伸方向に、この順に繰り返し並べて配列されている。また、これらサブ画素ＲＳＰ、サブ画素ＧＳＰ、およびサブ画素ＢＳＰは、それぞれ、データ信号線ＤＬの延伸する方向に沿って、色毎に複数並べて配列されている。
　以下では、表示装置１が、上記配列を有する、ＲＧＢのサブ画素ＳＰ（つまり、サブ画素ＲＳＰ、サブ画素ＧＳＰ、サブ画素ＢＳＰ）を備えているものとして説明を行う。但し、上記例示は一例であり、表示装置１は、ＲＧＢ以外のサブ画素ＳＰを備えていてもよい。また、サブ画素ＳＰの配列も上記配列に限定されない。
　図１は、本実施形態に係る表示装置１における画素Ｐの概略構成の一例を示す平面図（透視図）である。図２は、図１に示すサブ画素ＳＰのＡ－Ａ’線矢視断面図である。
　表示装置１は、自発光型の表示装置である。図１に示すように、各サブ画素ＳＰには、それぞれが自発光型の発光素子ＥＳが形成されている。
　赤色のサブ画素ＲＳＰには、発光素子ＥＳとして、発光色が赤色の発光素子ＲＥＳ（赤色発光素子）が設けられている。緑色のサブ画素ＧＳＰには、発光素子ＥＳとして、発光色が緑色の発光素子ＧＥＳ（緑色発光素子）が設けられている。青色のサブ画素ＢＳＰには、発光素子ＥＳとして、発光色が青色の発光素子ＢＥＳ（青色発光素子）が設けられている。このため、表示領域ＤＡには、発光色が互いに異なる複数の発光素子ＥＳが設けられている。なお、本実施形態では、これら発光素子ＲＥＳ、発光素子ＧＥＳ、発光素子ＢＥＳを特に区別する必要がない場合、これら発光素子ＲＥＳ、発光素子ＧＥＳ、発光素子ＢＥＳを総称して単に「発光素子ＥＳ」と称する。また、発光素子ＥＳにおける各層についても、発光素子ＲＥＳと発光素子ＧＥＳと発光素子ＢＥＳとで特に区別する必要がない場合、同様に総称するものとする。
　図２に示すように、表示装置１は、基板２と、薄膜トランジスタ層３と、発光素子層４と、封止層５とを、この順に備えている。
　基板２は、薄膜トランジスタ層３から封止層５までの各層を支持する支持体である。基板２は、例えば、ガラス、石英、セラミックス等の無機材料からなる無機基板であってもよく、ポリエチレンテレフタレート、ポリカルバゾール、ポリイミド等の樹脂を主成分とする可撓性基板であってもよい。例えば、２層のポリイミド膜およびこれらに挟まれた無機膜によって基板２を構成することもできる。また、基板２には、アルミニウム、鉄等の金属からなる金属基板の表面に、酸化シリコン（ＳｉＯｘ）、窒化リシコン（ＳｉＮｘ）、有機絶縁材料等の絶縁膜をコーティングした基板を用いてもよい。また、基板２には、Ａｌ等を含む金属基板の表面に陽極酸化等の方法で絶縁化処理を施した基板等を用いてもよい。
　なお、表示装置１が、発光素子ＥＳの上方（つまり、発光素子ＥＳにおける基板２とは反対側）から光を射出するトップエミッション型の表示装置である場合、使用する基板２は特に限定されない。しかしながら、表示装置１が、発光素子ＥＳの下方（つまり、基板２の裏面側）から光を射出するボトムエミッション型の表示装置である場合には、基板２としては、透明または半透明の透光性基板が用いられる。
　薄膜トランジスタ層３には、発光素子層４における各発光素子ＥＳを制御するサブ画素回路が形成されている。サブ画素回路は、表示領域ＤＡに、各サブ画素ＳＰに対応して、サブ画素ＳＰ毎に設けられている。薄膜トランジスタ層３には、これらサブ画素回路および該サブ画素回路に接続する配線が形成されている。
　薄膜トランジスタ層３は、図示しない、半導体層、第１無機絶縁膜、第１配線、第２無機絶縁膜、第２配線、第３無機絶縁膜、第３配線、および、平坦化膜３２が、基板２側からこの順に設けられた構成を有している。
　半導体層は、基板２上に、島状に設けられている。なお、半導体層の下層（具体的には、基板２と薄膜トランジスタ層３との間）には、水、酸素等の異物の侵入を防ぐ、図示しないバリア層（ベースコート層）が設けられていてもよい。バリア層は、例えば、酸化シリコン、窒化シリコン等の無機絶縁膜を用いて構成することができる。
　第１無機絶縁膜は、ゲート絶縁膜であり、半導体層を覆うように、表示領域ＤＡ全域に渡って設けられている。第１配線は、第１無機絶縁膜上に形成された第１金属層であり、前記走査信号線Ｇｎおよび前記発光制御線ＥＭを含む。第２無機絶縁膜は、第１無機絶縁膜上に、第１配線を覆って設けられている。第２配線は、第２無機絶縁膜上に形成された第２金属層であり、前記初期化電位線ＩＬを含む。第３無機絶縁膜は、第２無機絶縁膜上に、第２配線を覆って設けられている。第３配線は、第３無機絶縁膜上に形成された第３金属層であり、前記データ信号線ＤＬおよび前記電源線ＰＬを含む。平坦化膜３２は、第３無機絶縁膜上に、第３配線を覆って設けられている。
　半導体層は、例えば低温多結晶シリコン（ＬＴＰＳ）で構成される。なお、半導体層は、トランジスタのチャネル領域以外の領域が導体化されていてもよい。
　第１金属層、第２金属層、第３金属層、および第４金属層は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。
　第１無機絶縁膜、第２無機絶縁膜、および第３無機絶縁膜は、例えば、ＣＶＤ（化学気相成長）法によって形成された、酸化シリコン膜あるいは窒化シリコン膜等の無機絶縁膜によって構成することができる。平坦化膜３２は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　サブ画素回路部は、階調電圧による発光素子ＥＳへの電流制御を行う。サブ画素回路部は、各サブ画素ＳＰにおける発光素子ＥＳを個々に駆動させることができれば、その構成は特に限定されるものではない。
　サブ画素回路部は、例えば、駆動トランジスタ、書き込み制御トランジスタ、電源供給制御トランジスタ、発光制御トランジスタ、閾値電圧補償トランジスタ、初期化トランジスタ、容量素子等の複数の素子を任意に組み合わせて構成することができる。また、これらの素子は、任意に、前記走査信号線Ｇｎ、前記データ信号線ＤＬ、前記初期化電位線ＩＬ、前記電源線ＰＬ、前記発光制御線ＥＭ等に接続され、所望の機能を果たすことができる。
　サブ画素回路部は、上述した、駆動トランジスタ、書き込み制御トランジスタ、電源供給制御トランジスタ、発光制御トランジスタ、閾値電圧補償トランジスタ、初期化トランジスタ等の複数の薄膜トランジスタ３１を含んでいる。薄膜トランジスタ層３における、表示領域ＤＡに対応する領域には、これら複数の薄膜トランジスタ３１が形成されている。これら薄膜トランジスタ３１は、それぞれ、上記半導体膜、上記第１無機絶縁膜、上記第１配線と同層のゲート電極、上記第２無機絶縁膜、上記第３無機絶縁膜、および、上記第３配線と同層のソース・ドレイン電極を含む。平坦化膜３２は、これら複数の薄膜トランジスタ３１の表面を平坦化するように、これら複数の薄膜トランジスタ３１を覆っている。
　これら複数の薄膜トランジスタ３１のうち、発光素子ＥＳの電流を制御する駆動トランジスタは、図２に示す、発光制御トランジスタである薄膜トランジスタ３１ａを介して、発光素子ＥＳの下部電極４１に接続される。薄膜トランジスタ３１ａのゲート端子は、自段（自サブ画素ＳＰ）の発光素子ＥＳの発光／非発光のタイミングを制御する、自段の発光制御線ＥＭに接続されている。
　平坦化膜３２には、サブ画素ＳＰ毎に、トレンチ１３１およびコンタクトホール部１３２が設けられている。
　薄膜トランジスタ３１ａのソース電極は、平坦化膜３２に形成されているコンタクトホール部１３２を介して、発光素子ＥＳの下部電極４１と電気的に接続されている。これにより、薄膜トランジスタ３１ａのソース電極と発光素子ＥＳの下部電極４１とは、コンタクトホール部１３２内において、図１および図２に示す、薄膜トランジスタ－発光素子コンタクト部３３を形成している。なお、発光素子ＥＳの下部電極４１は、平坦化膜３２上に形成されている。
　トレンチ１３１は、図１に示すように、それぞれのサブ画素ＳＰにおける発光素子ＥＳを囲むように枠状に形成されている。このため、薄膜トランジスタ－発光素子コンタクト部３３は、それぞれのサブ画素ＳＰにおける枠状のトレンチ１３１の内側（言い替えれば、トレンチ１３１で囲まれた領域内）に設けられている。なお、トレンチ１３１については、後で詳述する。
　発光素子層４は、上述した複数の発光素子ＥＳ（具体的には、発光素子ＲＥＳ・ＧＥＳ・ＢＥＳ）を備えている。発光素子層４は、薄膜トランジスタ層３側から順に、下部電極４１、機能層４２、上部電極４３が、この順に積層された構成を有している。
　発光素子ＥＳは、自発光素子であり、それぞれ、下部電極４１と、少なくとも発光層を含む機能層４２（活性層）と、上部電極４３と、を含む。前述したように、発光素子ＥＳは、各サブ画素ＳＰに対応して、サブ画素ＳＰ毎に形成されている。
　下部電極４１および上部電極４３は、一方がアノード（陽極）であり、他方がカソード（陰極）である。下部電極４１は、サブ画素ＳＰ毎に島状にパターン形成されたサブ画素電極である。上部電極４３は、全サブ画素ＳＰに共通して形成された共通電極である。
　機能層４２は、発光素子ＥＳにおける下部電極４１と上部電極４３との間の層であり、少なくとも発光層を含んでいる。
　発光素子ＥＳは、例えば、ＱＬＥＤ（量子ドット発光ダイオード）であってもよいし、ＯＬＥＤ（有機発光ダイオード）であってもよい。発光素子ＥＳがＱＬＥＤである場合、発光層には、発光材料として量子ドット（ＱＤ）を含む量子ドット発光層が用いられる。発光素子ＥＳがＯＬＥＤである場合、発光層には、発光材料として有機発光材料を用いた有機発光層が用いられる。
　発光素子ＥＳがＱＬＥＤである場合、アノードとカソードとの間の駆動電流によって正孔と電子とが発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位から価電子帯準位に遷移する過程で光（蛍光）が放出される。発光素子ＥＳがＯＬＥＤである場合、アノードとカソードとの間の駆動電流によって正孔と電子とが発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。但し、発光素子ＥＳは、ＯＬＥＤ、ＱＬＥＤ以外の発光素子（例えば無機発光ダイオード等）であってもよい。
　なお、機能層４２は、発光層のみからなる単層型であってもよいし、発光層以外の機能層を含む多層型であってもよい。機能層４２は、発光層以外に、例えば、正孔注入層（ＨＩＬ）、正孔輸送層（ＨＴＬ）、電子輸送層（ＥＴＬ）、電子注入層（ＥＩＬ）のうち少なくとも一層を含んでいてもよい。
　発光素子ＥＳがＱＬＥＤである場合、ＨＩＬ、ＨＴＬ、ＥＴＬ、ＥＩＬは、それぞれ有機材料により形成されてもよいし、無機材料により形成されてもよい。発光素子ＥＳがＯＬＥＤである場合、ＨＩＬ、ＨＴＬ、ＥＴＬ、ＥＩＬには、それぞれ有機材料が用いられる。
　ＨＩＬおよびＨＴＬには、公知の正孔輸送性材料を用いることができる。ＨＩＬおよびＨＴＬには、例えば、酸化ニッケル（ＮｉＯ）、アルミン酸銅（ＣｕＡｌＯ２）、ＰＥＤＯＴ：ＰＳＳ（ポリ（３，４－エチレンジオキシチオフェン）－ポリ（４－スチレンスルホネート））、ＰＶＫ（ポリビニルカルバゾール）、ポリ［（９，９－ジオクチルフルオレニル－２，７－ジイル）－ｃｏ－（４，４’－（Ｎ－４－ｓｅｃ－ブチルフェニル））ジフェニルアミン）］（ＴＦＢ）等を用いることができる。
　ＥＴＬおよびＥＩＬには、公知の電子輸送性材料を用いることができる。ＥＴＬおよびＥＩＬには、例えば、酸化亜鉛（ＺｎＯ）、酸化亜鉛マグネシウム（ＺｎＭｇＯ）、１，３，５－トリス（１－フェニル－１Ｈ－ベンゾイミダゾール－２－イル）ベンゼン（ＴＰＢｉ）、バソフェナントロリン（Ｂｐｈｅｎ）等を用いることができる。
　図３は、図２に示す発光素子ＥＳの積層構造の一例を模式的に示す図である。図４は、発光素子ＥＳが図３に示す積層構造を有する場合における、図１に示す画素ＰのＢ－Ｂ’線矢視断面図である。
　図３および図４では、下部電極４１がアノード（パターン陽極）であり、上部電極４３がカソード（共通陰極）である場合を例に挙げて図示している。また、図３および図４では、機能層４２が、下層側から、ＨＩＬ１４１、ＨＴＬ１４２、発光層１４３、ＥＴＬ１４４の順に積層された構成を有している場合を例に挙げて図示している。
　なお、下部電極４１および上部電極４３のうち、光の取出し面側となる電極は光透過性を有している必要がある。一方、光の取出し面と反対側の電極は、光透過性を有していてもよいし、有していなくてもよい。
　図３では、表示装置１が、コンベンショナル構造を有するトップエミッション型の表示装置である場合を例に挙げて図示している。この場合、下部電極４１が光反射電極で形成され、上部電極４３が、透明電極あるいは半透明電極等、光透過性を有する光透過性電極で形成される。下部電極４１および上部電極４３は、それぞれ、単層であってもよいし、積層構造を有していてもよい。上述したように表示装置１がトップエミッション型の表示装置である場合、下部電極４１を、光反射電極と光透過性電極との積層構造としてもよい。
　透明電極には、例えば、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物）等が用いられる。半透明電極には、例えば、マグネシウム銀合金等の光透過性を有する金属薄膜が用いられる。光反射電極には、例えば、Ａｇ（銀）、Ａｌ（アルミニウム）等の金属、あるいは、これら金属を含む合金等が用いられる。
　図３では、一例として、下部電極４１がＡｌとＩＺＯとの積層構造を有するアノードであり、上部電極４３がＩＴＯからなるカソードであり、発光層１４３が量子ドット（ＱＤ）層であり、ＥＴＬ１４４がＺｎＯ層である場合を例に挙げて図示している。
　発光層１４３は、図４に示すように、サブ画素ＳＰ毎に島状に形成される。機能層４２に含まれる、発光層１４３以外の層の少なくとも一層は、サブ画素ＳＰ毎に島状に形成されていてもよいし、全サブ画素ＳＰに共通してベタ状に形成されていてもよい。図４では、発光層１４３以外の機能層４２（具体的には、ＨＩＬ１４１、ＨＴＬ１４２、ＥＴＬ１４４）が、何れも、全サブ画素ＳＰに共通して設けられた共通層である場合を例に挙げて図示している。
　このため、図４に示す例では、発光素子ＲＥＳにおける機能層４２Ｒは、下層側から、共通層であるＨＩＬ１４１、共通層であるＨＴＬ１４２、赤色の島状の発光層１４３Ｒ、共通層であるＥＴＬ１４４を備えている。また、発光素子ＧＥＳにおける機能層４２Ｇは、下層側から、共通層であるＨＩＬ１４１、共通層であるＨＴＬ１４２、緑色の島状の発光層１４３Ｇ、共通層であるＥＴＬ１４４を備えている。発光素子ＢＥＳにおける機能層４２Ｂは、下層側から、共通層であるＨＩＬ１４１、共通層であるＨＴＬ１４２、青色の島状の発光層１４３Ｂ、共通層であるＥＴＬ１４４を備えている。
　このため、発光素子ＲＥＳは、下層側から、画素陽極である島状の下部電極４１Ｒ、ＨＩＬ１４１、ＨＴＬ１４２、発光層１４３Ｒ、ＥＴＬ１４４、共通陰極である上部電極４３で構成されている。発光素子ＧＥＳは、下層側から、画素陽極である島状の下部電極４１Ｇ、ＨＩＬ１４１、ＨＴＬ１４２、発光層１４３Ｇ、ＥＴＬ１４４、共通陰極である上部電極４３で構成されている。発光素子ＢＥＳは、下層側から、画素陽極である島状の下部電極４１Ｂ、ＨＩＬ１４１、ＨＴＬ１４２、発光層１４３Ｂ、ＥＴＬ１４４、共通陰極である上部電極４３で構成されている。
　図１および図２に示すように、これら発光素子ＥＳにおける下部電極４１は、その端部（パターンエッジ）が、それぞれ、各下部電極４１の下層の平坦化膜３２に設けられた枠状のトレンチ１３１の内部に位置するようにパターン形成されている。言い替えれば、トレンチ１３１は、平面視で、その内部に、各発光素子ＥＳにおける下部電極４１の端部（下部電極端）が位置するように、下部電極４１の端部に沿って設けられている。このため、図１に示すように、トレンチ１３１の外形は、下部電極４１の外形と相似形を有し、下部電極４１よりも一回り大きく形成されている。なお、図２では、下部電極４１の端部が、トレンチ１３１の底面中央に位置するように設けられている場合を例に挙げて図示している。しかしながら、下部電極４１の端部の位置は、トレンチ１３１の内部に位置していればよく、トレンチ１３１の底面中央に位置するように設けられている必要は、必ずしもない。
　図２に示すように、トレンチ１３１の深さｄ１１は、コンタクトホール部１３２の深さ（言い替えれば、薄膜トランジスタ－発光素子コンタクト部３３の深さ）よりも小さいことが望ましい。この理由としては、トレンチ１３１の深さｄ１１を、例えばコンタクトホール部１３２の深さと同じ深さ、もしくは、それ以上の深さにすると、トレンチ１３１内の下部電極４１と、薄膜トランジスタ層３内の配線とが短絡するおそれがあるためである。なお、コンタクトホール部１３２の深さは、平坦化膜３２の膜厚に等しい。このため、トレンチ１３１の深さｄ１１は、平坦化膜３２の厚みよりも小さいことが望ましい。
　また、図２に示すように、トレンチ１３１の深さｄ１１は、トレンチ１３１およびコンタクトホール部１３２以外の部分における各発光素子ＥＳの機能層４２の層厚よりも大きいことが望ましい。
　トレンチ１３１およびコンタクトホール部１３２以外の部分における各発光素子ＥＳの機能層４２の層厚ｄ１は、一般的に２００ｎｍ以下である。また、平坦化膜３２の膜厚は、一般的に４μｍ以下である。したがって、トレンチ１３１の深さｄ１１は、具体的には、２００ｎｍよりも大きく、４μｍよりも小さいことが望ましい。
　本実施形態によれば、図２に示すように、トレンチ１３１内では、機能層４２の層厚が厚くなる。これにより、トレンチ１３１が非発光領域となる。
　本実施形態において、各発光素子ＥＳの発光領域は、下部電極４１の平面視での大きさ並びに機能層４２の層厚によって規定される。このため、本実施形態では、トレンチ１３１によって、それぞれのサブ画素ＳＰにおける発光素子ＥＳの発光領域がそれぞれ規定される。本実施形態では、図１に、サブ画素ＢＳＰにクロスハッチングで示すように、該サブ画素ＢＳＰにおけるトレンチ１３１で囲まれた領域が、発光素子ＢＥＳの発光領域となる。なお、図１では、一例として、サブ画素ＢＳＰにクロスハッチングを付している。しかしながら、サブ画素ＲＳＰおよびサブ画素ＧＳＰにおいても、サブ画素ＢＳＰと同様に、トレンチ１３１で囲まれた領域が、それぞれのサブ画素ＳＰにおける発光素子ＥＳの発光領域となる。
　また、本実施形態によれば、上述したように、トレンチ１３１内では、機能層４２の層厚が厚くなる。このため、本実施形態によれば、上述したようにトレンチ１３１内に下部電極４１の端部を設けることで、下部電極４１の端部にエッジカバーを設けなくても、下部電極４１と上部電極４３との短絡を防止することができる。
　なお、本実施形態において、トレンチ１３１の平面視での幅ｄ１２（線幅）は、下部電極４１の端部がトレンチ１３１内に位置するように下部電極４１をパターニングすることができる大きさを有していれば、特に限定されない。しかしながら、トレンチ１３１の幅ｄ１２が大きくなると、その分、サブ画素の開口率（発光領域の発光面積）が低下することから、トレンチ１３１の幅ｄ１２は、１５μｍ以下であることが望ましい。なお、本実施形態において、トレンチ１３１の幅ｄ１２は、図１および図２に示すように、平面視におけるトレンチ１３１の上端の幅を示すものとする。
　封止層５は、発光素子層４への水、酸素等の異物の浸透を防ぐ層である。封止層５は、例えば、上部電極４３を覆う無機封止膜５１と、無機封止膜５１よりも上層の有機バッファ膜５２と、有機バッファ膜５２よりも上層の無機封止膜５３と、を含む。
　無機封止膜５１および無機封止膜５３は、透光性無機絶縁膜であり、例えば、ＣＶＤ法によって形成された、酸化シリコン膜、窒化シリコン膜等の無機絶縁膜で構成することができる。有機バッファ膜５２は、平坦化効果のある透光性有機絶縁膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜５２は、例えばインクジェット塗布によって形成することができるが、液滴を止めるための図示しないバンクを、額縁領域ＮＤＡに設けてもよい。
　封止層５上には、図示しない機能フィルムが設けられる。機能フィルムは、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　（表示装置１の製造方法）
　次に、表示装置１の製造方法について説明する。
　図６は、表示装置１の製造工程を工程順に示すフローチャートである。なお、以下では、発光素子ＥＳが図３および図４に示す積層構造を有している場合を例に挙げて説明する。
　図６に示すように、本実施形態に係る表示装置１の製造工程では、まず、基板２上に、複数の薄膜トランジスタ３１と、これら薄膜トランジスタ３１を覆う平坦化膜３２と、を備えた薄膜トランジスタ層３を形成する（ステップＳ１）。次いで、上記平坦化膜３２に、サブ画素ＳＰ毎に、枠状のトレンチ１３１およびコンタクトホール部１３２を形成する（ステップＳ２）。
　なお、平坦化膜３２の形成には、例えば、スピンコート法等の塗布法を用いることができる。また、トレンチ１３１およびコンタクトホール部１３２の形成には、例えばフォトリソグラフィ法を用いることができる。なお、前述したように、トレンチ１３１の深さｄ１１は、コンタクトホール部１３２の深さよりも小さいことが望ましい。このため、トレンチ１３１は、平坦化膜３２の上部からのトレンチ１３１のエッチング深さが、平坦化膜３２の上部からのコンタクトホール部１３２のエッチング深さよりも浅くなるように、ハーフエッチング加工される。
　次いで、それぞれのサブ画素ＳＰにおける発光素子ＥＳの端部が、それぞれのサブ画素ＳＰにおける上記トレンチ１３１の内部に位置するように、下部電極４１を形成する（ステップＳ３）。次いで、上記下部電極４１上にＨＩＬ１４１を形成する（ステップＳ４）。次いで、上記ＨＩＬ１４１上にＨＴＬ１４２を形成する（ステップＳ５）。次いで、上記ＨＴＬ１４２上に発光層１４３を形成する（ステップＳ６）。次いで、上記発光層１４３上にＥＴＬ１４４を形成する（ステップＳ７）。次いで、上記ＥＴＬ１４４上に上部電極４３を形成する（ステップＳ８）。これにより、上記平坦化膜３２上に、複数の発光素子ＥＳを含む発光素子層４が形成される。
　なお、下部電極４１および上部電極４３の形成には、例えば、スパッタ法、真空蒸着法、ＣＶＤ法、プラズマＣＶＤ法、印刷法等、陽極および陰極の形成方法として従来公知の各種方法を用いることができる。
　また、発光層１４３の形成方法としては、発光素子ＥＳに要求される微細なパターンの形成が可能な方法であれば特に限定されるものではない。発光層１４３の形成方法としては、例えば蒸着法、印刷法、インクジェット法、スピンコート法、キャスティング法、ディッピング法、バーコート法、ブレードコート法、ロールコート法、グラビアコート法、フレキソ印刷法、スプレーコート法、フォトリソグラフィ法、もしくは自己組織化法（交互吸着法、自己組織化単分子膜法）等を挙げることができる。また、蒸着法としては、例えば、真空蒸着法、スパッタリング法、イオンプレーティング法等が挙げられる。真空蒸着法の具体例としては、抵抗加熱蒸着法、フラッシュ蒸着法、アーク蒸着法、レーザ蒸着法、高周波加熱蒸着法、電子ビーム蒸着法等が挙げられる。
　なお、スピンコート法あるいはインクジェット法等、発光材料を含む塗工液の塗布により発光層１４３を形成する場合、塗工液の溶媒としては、発光層１４３の各構成材料を溶解または分散させることができれば特に限定されない。
　発光層１４３は、上述した各種方法によって、図４に示すように、サブ画素ＳＰ毎に島状に形成される。
　また、ＨＩＬ１４１、ＨＴＬ１４２、ＥＴＬ１４４の形成方法としては、例えば、蒸着法、印刷法、インクジェット法、スピンコート法、キャスティング法、ディッピング法、バーコート法、ブレードコート法、ロールコート法、グラビアコート法、フレキソ印刷法、スプレーコート法、フォトリソグラフィ法、自己組織化法（交互吸着法、自己組織化単分子膜法）等、機能層の形成方法として従来公知の各種方法を用いることができる。
　次いで、上記上部電極４３上に、発光素子層４を覆うように封止層５を形成する（ステップＳ９）。前述したように、無機封止膜５１および無機封止膜５３の形成には、例えばＣＶＤ法を用いることができる。また、有機バッファ膜５２の形成には、例えばインクジェット法等の塗布法を用いることができる。
　次いで、上記基板２、薄膜トランジスタ層３、発光素子層４、封止層５を含む積層体を分断し、複数の個片を得る（ステップＳ１０）。次いで、得られた個片に、図示しない機能フィルムを貼り付ける（ステップＳ１１）。次いで、複数のサブ画素ＳＰが形成された表示領域ＤＡよりも外側の額縁領域ＮＤＡの一部（端子部ＴＳ）に、図示しない電子回路基板（例えば、ＩＣチップおよびＦＰＣ）をマウントする（ステップＳ１２）。これにより、本実施形態に係る表示装置１が製造される。なお、ステップＳ１～Ｓ１２は、表示装置製造装置（ステップＳ１～Ｓ９の各工程を行う成膜装置を含む）が行う。
　また、表示装置１としてフレキシブルな表示装置を製造する場合、上記ステップＳ１の前に、透光性の支持基板（例えば、マザーガラス）上に樹脂層を形成する工程と、該樹脂層上にバリア層を形成する工程と、をさらに備えていてもよい。この場合、ステップＳ１では、上記バリア層上に、上記薄膜トランジスタ層３を形成する。また、ステップＳ９において封止層５を形成した後、該封止層５上に、上面フィルムを貼り付ける。その後、レーザ光の照射等によって支持基板を上記樹脂層から剥離し、上記樹脂層の下面に、下面フィルムを貼り付ける。その後、ステップＳ１０で、上記下面フィルム、樹脂層、バリア層、薄膜トランジスタ層３、発光素子層４、封止層５、上記上面フィルムを含む積層体を分断し、複数の個片を得る。
　（効果）
　次に、本実施形態に係る表示装置１による効果について、より詳細に説明する。以下では、本実施形態に係る表示装置１による効果について説明するため、まず、従来の表示装置の概略構成並びに課題について、図７および図８を参照して具体的に説明する。なお、説明の便宜上、図１～図５に示す構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その詳細な説明を省略する。
　図７は、従来の表示装置における画素Ｐの概略構成の一例を示す平面図（透視図）である。図８は、図７に示すサブ画素ＳＰのＣ－Ｃ’線矢視断面図である。
　図７に示すように、従来の表示装置は、下部電極４１と上部電極４３との短絡防止のため、下部電極４１のエッジを、バンクもしくはエッジカバーと称される例えば格子状の絶縁層４４で覆うとともに、絶縁層４４の開口部４４ａに発光材料を塗布する。このため、この絶縁層４４の開口部４４ａ内が、発光素子ＥＳの本来の発光領域となる。
　しかしながら、このように絶縁層４４の開口部４４ａ内に発光材料を塗布した場合、発光材料を塗布・乾燥後に、開口部４４ａのエッジ部分（開口部縁、周縁部）に発光材料が凝集する、いわゆるコーヒーリング現象が発生する。
　発光材料を含む塗工液における溶媒の蒸発速度は、絶縁層４４の開口部４４ａのエッジ部分によって囲まれている上部面の中央部分の溶媒の蒸発速度よりも速い。このため、溶媒が蒸発される間に、溶質である、上記上部面の発光材料は、上記中央部分から上記エッジ部分に移動する。このため、開口部４４ａのエッジ部分に発光材料が凝集する。
　このため、図７にクロスハッチングで示すとともに図８に枠囲みで示すように、実際に発光する発光領域は、絶縁層４４の開口部４４ａ内のほぼエッジ部分のみとなり、開口部４４ａ内の他の領域は、殆ど発光しない。このため、従来の表示装置の発光領域は、実質的にリング状となる。この結果、従来の表示装置の表示画面は、非常に暗い画面になるという問題がある。
　また、従来の表示装置は、絶縁層４４上は、機能層４２の層厚が薄くなる。このため、絶縁層４４に絶縁不良があった場合、下部電極４１と上部電極４３との間でリークが発生するおそれがある。
　しかしながら、本実施形態によれば、図１および図２に示すように平坦化膜３２にトレンチ１３１を設けることで、トレンチ１３１直上の機能層４２の層厚を厚くすることができる。したがって、本実施形態によれば、絶縁層４４のようなエッジカバーを形成しなくても、下部電極４１と上部電極４３との短絡を防止することができる。また、本実施形態によれば、絶縁層４４のようなエッジカバーを設けた場合のように、エッジカバーの絶縁不良により下部電極４１と上部電極４３との間でリークが発生するという問題も生じない。
　しかも、絶縁層４４のようなエッジカバーを設けないため、エッジカバーの開口部縁に発光材料が凝集することもなく、発光も均一になる。
　なお、コンタクトホール部１３２における各発光素子ＥＳの機能層４２の層厚ｄ２（図２参照）は、一般的に、２μｍ以上、４μｍ以下の範囲内である。このように、コンタクトホール部１３２では、トレンチ１３１同様、機能層４２の層厚が厚くなるため、発光はしない。しかしながら、コンタクトホール部１３２は小さいため、コンタクトホール部１３２の部分が光っていなくても、人間の眼には、均一発光しているように見えることから、問題はない。
　また、従来は、図７および図８に示すように、コンタクトホール部１３２上に絶縁層４４を設けており、コンタクトホール部１３２がない部分に発光領域が設けられていた。しかしながら、本実施形態によれば、図１および図２に示すように、コンタクトホール部１３２を囲むように発光領域を形成することができる。このように、エッジカバーの開口部を設けるよりも、平坦化膜３２にトレンチ１３１を設けた場合の方が、はるかに大きな面積の発光領域を形成することができる。このため、本実施形態によれば、開口率（つまり、発光領域の発光面積）を従来よりも飛躍的に向上させることができる。
　そして、本実施形態によれば、上述したように平坦化膜３２にトレンチ１３１を設け、その凹みの中に下部電極４１端を配置することで、下部電極４１の端部直上の機能層４２の層厚を非常に厚くすることができる。このため、本実施形態によれば、下部電極４１の端部の被覆性を、開口率を下げることなく改善することができる。
　したがって、本実施形態によれば、下部電極４１と上部電極４３との短絡防止および発光領域内での実質的な均一発光を実現することができるとともに、従来よりも開口率が高い高輝度な表示装置１を提供することができる。
　また、前述したように、トレンチ１３１内では、機能層４２の層厚が厚くなることから、トレンチ１３１は非発光領域となる。また、下部電極４１が設けられていないところでは、発光層１４３が光らない。このため、本実施形態によれば、発光層１４３をパターニングするときに、発光層１４３が隣接するサブ画素ＳＰに若干入り込んだ状態でパターニングが行われてしまったとしても、この隣接サブ画素ＳＰに入り込んだ発光層１４３が光ることはない。このため、本実施形態によれば、混色の発生を防止することができる表示装置１を提供することができる。
　（変形例１）
　図９は、本実施形態に係る発光素子ＥＳの積層構造の他の一例を模式的に示す図である。
　図９に示すように、発光素子ＥＳは、機能層４２が、下層側から、ＨＩＬ１４１、ＨＴＬ１４２、発光層１４３、ＥＴＬ１４４、ＥＩＬ１４５の順に積層された構成を有していてもよい。前述したように、機能層４２に含まれる、発光層１４３以外の層の少なくとも一層は、サブ画素ＳＰ毎に島状に形成されていてもよいし、全サブ画素ＳＰに共通してベタ状に形成されていてもよい。したがって、ＥＩＬ１４５も、サブ画素ＳＰ毎に島状に形成されていてもよいし、図４に示すＨＩＬ１４１、ＨＴＬ１４２、ＥＴＬ１４４と同じく、全サブ画素ＳＰに共通してベタ状に形成されていてもよい。
　なお、機能層４２がＥＩＬ１４５を含む場合、ステップＳ７で発光層１４３上にＥＴＬ１４４を形成した後、該ＥＴＬ１４４上に、ＥＩＬ１４５を形成する工程をさらに含む。この場合、ステップＳ８では、上記ＥＩＬ１４５上に、上部電極４３を形成する。
　（変形例２）
　図１０は、本実施形態に係る発光素子ＥＳの積層構造のさらに他の一例を模式的に示す図である。
　図１０に示す発光素子ＥＳは、一例として、下部電極２４１がカソードであり、上部電極２４３がアノードであり、機能層２４２として、ＥＴＬ３４１、発光層３４２、ＨＴＬ３４３、ＨＩＬ３４４が、下層側からこの順に積層された構成を有している。なお、図１０に示す機能層２４２が、下部電極２４１とＥＴＬ３４１との間にＥＩＬをさらに備えていてもよいことは、言うまでもない。
　また、図１０では、一例として、下部電極２４１がＩＴＯからなり、上部電極２４３がＡｇからなる場合を例に挙げて図示している。なお、図１０でも、一例として、発光層３４２が量子ドット（ＱＤ）層であり、ＥＴＬ３４１がＺｎＯ層である場合を例に挙げて図示しているが、本実施形態は、これに限定されるものではない。
　図１０に示すように、発光素子ＥＳは、インバーテッド構造を有するボトムエミッション型の発光素子であってもよい。発光素子ＥＳとして、図３または図９に示す発光素子ＥＳに代えて図１０に示す発光素子ＥＳを用いることで、インバーテッド構造を有するボトムエミッション型の表示装置１を得ることができる。
　〔実施形態２〕
　本発明の実施の他の形態について、図１１に基づいて説明すれば、以下の通りである。なお、本実施形態では、実施形態１との相異点について説明する。説明の便宜上、実施形態１で説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図１１は、本実施形態に係る表示装置１におけるサブ画素ＳＰの概略構成を示す断面図である。なお、本実施形態に係る表示装置１における画素Ｐの概略構成の一例を示す平面図（透視図）は、図１と同じである。このため、本実施形態では、本実施形態に係る表示装置１における画素Ｐの概略構成の一例を示す平面図を省略する。図１１は、図１に示すサブ画素ＳＰのＡ－Ａ’線矢視断面図に相当する。
　本実施形態に係る表示装置１は、以下の点を除けば、実施形態１に係る表示装置１と同じである。本実施形態に係る表示装置１は、平坦化膜３２上に、該平坦化膜３２に隣接して無機絶縁膜６が設けられている。このため、本実施形態では、下部電極４１が、無機絶縁膜６上に設けられている。
　なお、無機絶縁膜６は、平坦化膜３２の上面のみに設けられており、トレンチ１３１の内部およびコンタクトホール部１３２の内部には設けられていない。
　すなわち、本実施形態では、実施形態１同様、ステップＳ１で、基板２上に、複数の薄膜トランジスタ３１と、これら薄膜トランジスタ３１を覆う平坦化膜３２と、を備えた薄膜トランジスタ層３を形成する。その後、本実施形態では、ステップＳ２でトレンチ１３１およびコンタクトホール部１３２を形成する前に、上記平坦化膜３２上に、該平坦化膜３２に隣接して無機絶縁膜６を形成する。これにより、ステップＳ２で、上記無機絶縁膜６から平坦化膜３２にかけてトレンチ１３１およびコンタクトホール部１３２が形成される。
　本実施形態でも、トレンチ１３１の深さｄ２１は、実施形態１に係る表示装置１におけるトレンチ１３１の深さｄ１１と同様に設定されることが望ましい。同様に、本実施形態に係る表示装置１におけるトレンチ１３１の平面視での幅ｄ２２（線幅）は、実施形態１に係る表示装置１におけるトレンチ１３１の平面視での幅ｄ１２（線幅、図２参照）と同様に設定されることが望ましい。
　無機絶縁膜６は、例えば、酸化シリコン、窒化リシコン等によって形成することができる。
　無機絶縁膜６の膜厚は、特に限定されるものではない。しかしながら、無機絶縁膜６と平坦化膜３２との合計の膜厚が厚くなりすぎてコンタクトホール形成に支障を来さないためには、無機絶縁膜６の膜厚は、４００ｎｍ以下であることが望ましい。
　無機層のエッチングによって形成されるトレンチのテーパ（傾斜）は、有機層のエッチングによって形成されるトレンチのテーパよりもシャープな形状となる。このため、本実施形態によれば、上述したように、平坦化膜３２上に、該平坦化膜３２に隣接して無機絶縁膜６を設けることで、図１１に示すように、平坦化膜３２におけるトレンチ１３１のテーパが非常になだらかになることを防止することができる。このため、本実施形態によれば、実施形態１よりも開口率をさらに広げることが可能になる。
　本開示は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　　　１　　表示装置
　　　２　　基板（支持体）
　　　３　　薄膜トランジスタ層
　　　４　　発光素子層
　　　５　　封止層
　　　６　　無機絶縁膜
　　３１、３１ａ　　薄膜トランジスタ
　　３２　　平坦化膜
　　３３　　薄膜トランジスタ－発光素子コンタクト部
　　４１、４１Ｒ、４１Ｇ、４１Ｂ、２４１　　下部電極
　　４２、４２Ｒ、４２Ｇ、４２Ｂ、４２、２４２　　機能層
　　４３、２４３　　上部電極
　　５１、５３　　無機封止膜
　　５２　　有機バッファ膜
　１３１　　トレンチ
　１３２　　コンタクトホール部
　１４１、３４４　　ＨＩＬ（正孔注入層）
　１４２、３４３　　ＨＴＬ（正孔輸送層）
　１４３、１４３Ｒ、１４３Ｇ、１４３Ｂ、３４２　　発光層
　１４４、３４１　　ＥＴＬ（電子輸送層）
　１４５　　ＥＩＬ（電子注入層）
　ＥＳ　　発光素子
　ＳＰ　　サブ画素

Claims (13)

  1. 　複数のサブ画素を有する表示装置であって、
    　支持体と、薄膜トランジスタ層と、発光素子層と、上記発光素子層を封止する封止層とを、この順に備え、
    　上記薄膜トランジスタ層は、複数の薄膜トランジスタと、上記複数の薄膜トランジスタを覆う平坦化膜と、を備え、
    　上記発光素子層は、発光色が互いに異なる複数の発光素子を備え、
    　上記複数の発光素子は、それぞれ、下部電極と、発光層を含む機能層と、上部電極とを、上記平坦化膜側からこの順に備え、
    　上記下部電極は、上記サブ画素毎に島状に設けられたサブ画素電極であり、
    　上記上部電極は、上記複数のサブ画素に共通して設けられた共通電極であり、
    　上記平坦化膜には、上記サブ画素毎に、それぞれの上記サブ画素における上記発光素子の発光領域をそれぞれ規定する枠状のトレンチが設けられていることを特徴とする表示装置。
  2. 　それぞれの上記サブ画素における上記トレンチの内部に、それぞれの上記サブ画素における上記発光素子の端部が設けられていることを特徴とする請求項１に記載の表示装置。
  3. 　それぞれの上記サブ画素における上記トレンチで囲まれた領域内に、それぞれの上記サブ画素における上記発光素子の上記下部電極と上記薄膜トランジスタとを電気的に接続するコンタクトホール部が設けられていることを特徴とする請求項１または２に記載の表示装置。
  4. 　上記トレンチの深さは、上記コンタクトホール部の深さよりも小さいことを特徴とする請求項３に記載の表示装置。
  5. 　上記トレンチの深さは、上記トレンチおよび上記コンタクトホ－ル部以外の部分における上記発光素子の上記機能層の層厚よりも大きいことを特徴とする請求項４に記載の表示装置。
  6. 　上記下部電極が陽極であることを特徴とする請求項１～５の何れか１項に記載の表示装置。
  7. 　上記下部電極が陰極であることを特徴とする請求項１～５の何れか１項に記載の表示装置。
  8. 　上記機能層は、上記発光層以外に、正孔注入層、正孔輸送層、電子輸送層、および電子注入層のうち少なくとも一層を含むことを特徴とする請求項１～７の何れか１項に記載の表示装置。
  9. 　上記機能層に含まれる、上記発光層以外の層の少なくとも一層は、上記複数のサブ画素に共通して設けられていることを特徴とする請求項８に記載の表示装置。
  10. 　上記平坦化膜上に、該平坦化膜に隣接して無機絶縁膜が設けられていることを特徴とする請求項１～９の何れか１項に記載の表示装置。
  11. 　上記発光層が、量子ドットを含む量子ドット発光層であることを特徴とする請求項１～１０の何れか１項に記載の表示装置。
  12. 　請求項１に記載の表示装置の製造方法であって、
    　上記支持体上に、上記複数の薄膜トランジスタと、上記複数の薄膜トランジスタを覆う上記平坦化膜と、を備えた上記薄膜トランジスタ層を形成する工程と、
    　上記平坦化膜に、上記サブ画素毎に、上記トレンチを形成する工程と、
    　上記複数の発光素子を形成する工程と、を含み、
    　上記複数の発光素子を形成する工程は、上記下部電極を形成する工程を含み、
    　上記下部電極を形成する工程では、それぞれの上記サブ画素における上記発光素子の端部が、それぞれの上記サブ画素における上記トレンチの内部に位置するように上記下部電極を形成することを特徴とする表示装置の製造方法。
  13. 　上記トレンチを形成する工程の前に、上記平坦化膜上に、該平坦化膜に隣接して無機絶縁膜を形成する工程をさらに含むことを特徴とする請求項１２に記載の表示装置の製造方法。
PCT/JP2020/014630 2020-03-30 2020-03-30 表示装置およびその製造方法 WO2021199189A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2020/014630 WO2021199189A1 (ja) 2020-03-30 2020-03-30 表示装置およびその製造方法
US17/913,608 US20230104604A1 (en) 2020-03-30 2020-03-30 Display device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/014630 WO2021199189A1 (ja) 2020-03-30 2020-03-30 表示装置およびその製造方法

Publications (1)

Publication Number Publication Date
WO2021199189A1 true WO2021199189A1 (ja) 2021-10-07

Family

ID=77927994

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/014630 WO2021199189A1 (ja) 2020-03-30 2020-03-30 表示装置およびその製造方法

Country Status (2)

Country Link
US (1) US20230104604A1 (ja)
WO (1) WO2021199189A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203682A (ja) * 2000-10-26 2002-07-19 Semiconductor Energy Lab Co Ltd 発光装置及びその作製方法
JP2005115362A (ja) * 2003-09-19 2005-04-28 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法
JP2014183038A (ja) * 2013-03-20 2014-09-29 Samsung Display Co Ltd 有機発光表示装置
US20140312319A1 (en) * 2013-04-17 2014-10-23 Samsung Display Co., Ltd. Organic light emitting diode display
JP2016085913A (ja) * 2014-10-28 2016-05-19 株式会社ジャパンディスプレイ 表示装置
US20180184501A1 (en) * 2016-12-26 2018-06-28 Lg Display Co., Ltd. Electroluminescent display device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203682A (ja) * 2000-10-26 2002-07-19 Semiconductor Energy Lab Co Ltd 発光装置及びその作製方法
JP2005115362A (ja) * 2003-09-19 2005-04-28 Semiconductor Energy Lab Co Ltd 表示装置及び表示装置の作製方法
JP2014183038A (ja) * 2013-03-20 2014-09-29 Samsung Display Co Ltd 有機発光表示装置
US20140312319A1 (en) * 2013-04-17 2014-10-23 Samsung Display Co., Ltd. Organic light emitting diode display
JP2016085913A (ja) * 2014-10-28 2016-05-19 株式会社ジャパンディスプレイ 表示装置
US20180184501A1 (en) * 2016-12-26 2018-06-28 Lg Display Co., Ltd. Electroluminescent display device

Also Published As

Publication number Publication date
US20230104604A1 (en) 2023-04-06

Similar Documents

Publication Publication Date Title
KR102280423B1 (ko) 유기전계발광 표시장치
US7947519B2 (en) Top emission organic light emitting diode display using auxiliary electrode to prevent voltage drop of upper electrode and method of fabricating the same
JP6211873B2 (ja) 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
US11398535B2 (en) Electroluminescent display device with bank between same color sub-pixels
KR101576834B1 (ko) 유기전계발광소자 및 이의 제조방법
KR20150042367A (ko) 유기전계 발광소자 및 이의 제조 방법
JP6868676B2 (ja) 電界発光表示装置およびその製造方法
WO2023280110A1 (zh) 显示基板及其制备方法
KR102657529B1 (ko) 유기 발광 표시 장치
US11605681B2 (en) Electroluminescent display device
JP6223070B2 (ja) 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
CN112715056B (zh) 显示装置以及显示装置的制造方法
WO2019064574A1 (ja) 表示デバイス
JP2021061175A (ja) 自発光表示パネル
KR101622563B1 (ko) 상부발광 방식 유기전계 발광소자
KR20050099027A (ko) 보조 전극을 사용하여 상부 전극 전압 강하를 방지하는전면 발광 유기 전계 발광 표시 장치 및 그의 제조 방법
KR102355605B1 (ko) 유기발광다이오드 표시장치 및 그 제조방법
KR20150113422A (ko) 유기발광 다이오드 표시장치 및 그 제조 방법
KR20210072452A (ko) 투명표시장치
KR20050027464A (ko) 보조 전극을 사용하여 상부 전극 전압 강하를 방지하는전면 발광 유기 전계 발광 표시 장치 및 그의 제조 방법
KR102089248B1 (ko) 유기발광다이오드소자 및 그의 제조방법
WO2021199189A1 (ja) 表示装置およびその製造方法
KR20160058297A (ko) 유기발광다이오드 표시장치 및 그 제조방법
KR100862555B1 (ko) 유기전계발광표시장치
WO2021192242A1 (ja) 表示装置の製造方法、および表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20929290

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20929290

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP