WO2021166203A1 - 誤り訂正符号化装置、誤り訂正符号化方法、誤り訂正装置、誤り訂正方法、通信方法、光通信システム、及び、軟判定誤り訂正フレームデータ構造 - Google Patents

誤り訂正符号化装置、誤り訂正符号化方法、誤り訂正装置、誤り訂正方法、通信方法、光通信システム、及び、軟判定誤り訂正フレームデータ構造 Download PDF

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吉田 剛
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Definitions

  • the present disclosure relates to an error correction coding device, an error correction coding method, an error correction device, an error correction method, a communication method, an optical communication system, and a soft judgment error correction frame data structure.
  • the transmitting device performs error correction coding of the input information input to the transmitting device, transmits a signal based on the information after the error correction coding to the receiving device, and the receiving device receives the signal transmitted from the transmitting device.
  • Non-Patent Document 1 describes information generated by combining probability distribution shaping coding processing and multi-level coding processing in the field of optical communication systems, and is information generated by combining the first and second symbol mappings.
  • a communication method using information having a predetermined data structure capable of multi-value modulation of a combination of a plurality of bits by properly using the above is disclosed.
  • the transmission device described in Non-Patent Document 1 (hereinafter referred to as "conventional transmission device") generates information having the above-mentioned data structure based on the input information. More specifically, the conventional transmitter performs soft determination error correction coding processing by using the bit located at the lowest position and a plurality of bits located at the middle position, which is the target of Gray coding processing. , Soft determination error correction By arranging the soft determination parity bit acquired by the coding process in the most significant bit, information having the above-mentioned data structure is generated. Further, the conventional transmission device divides the first symbol group in which the most significant bit is the soft determination parity bit and the second symbol group in which the most significant bit is not the soft determination parity bit. In the conventional transmitter, the symbols belonging to the first symbol group are subjected to the first symbol mapping by the gray code, and the symbols belonging to the second symbol group are different from the first symbol mapping. Perform symbol mapping of 2.
  • Non-Patent Document 1 receives a signal generated by the conventional transmitting device based on the information having the above-mentioned data structure, and receives the signal.
  • the soft judgment error correction process is performed by using the soft judgment parity bit, so that the bit is located at the lowest position and the bit is located at the middle position which is the target of the Gray coding process. Performs error correction for multiple bits.
  • a bit located at the lowest position of the symbol For a symbol whose highest bit is not a soft determination parity bit, that is, a symbol corresponding to a symbol belonging to the first symbol group in the conventional transmitting device, a bit located at the lowest position of the symbol. Using the bit values after the above-mentioned soft determination error correction processing, a plurality of bits located in the middle of the symbol and a bit located at the highest position of the symbol are subjected to hard determination processing.
  • the soft determination error correction coding process requires a larger amount of calculation as the number of bits to be protected by the soft determination error correction increases. Therefore, it is desirable that the soft judgment error correction coding process reduce the number of bits to be protected by the soft judgment error correction.
  • the soft determination error correction coding process described in Non-Patent Document 1 (hereinafter referred to as “conventional soft determination error correction coding process”) is the target of the gray coding process and the bit located at the lowest position. It uses a plurality of bits located at the place. Therefore, the conventional soft judgment error correction coding process has a problem that all bits other than the most significant bit are protected by soft judgment error correction.
  • the present disclosure is for solving the above-mentioned problems, and is an error that can reduce the number of bits to be protected by the soft judgment error correction as compared with the conventional soft judgment error correction coding process. It is an object of the present invention to provide a correction coding apparatus.
  • the error correction coding device is an m (m is a natural number of 2 or more) line N1 (N1 is 2) based on the input information acquisition unit that acquires the input information and the input information acquired by the input information acquisition unit. It is the first bit string group information consisting of the bit array of the above natural number) string, and the combination of the bit values of each column of the first bit string group information is pulsed to the modulated symbol by using the predetermined first symbol mapping rule. Second bit string group information consisting of first bit string group information that can be amplitude-modulated and a bit array of m rows and N2 (N2 is a natural number of 1 or more), using a predetermined second symbol mapping rule.
  • the bit value combination of each column of the second bit string group information is used as a modulation symbol, and the second bit string group information capable of pulse amplitude modulation is combined.
  • the bit value of each column of the soft judgment error correction frame information generated by the coding unit using the coding unit that generates the soft judgment error correction frame information consisting of an array and the first symbol mapping rule or the second symbol mapping rule.
  • a modulation symbol conversion unit that generates modulation symbol group information consisting of N modulation symbols and a modulation symbol conversion unit are generated by pulse amplitude modulation of the combination of the above to the modulation symbol for each column of soft judgment error correction frame information.
  • a transmission waveform shaping unit that generates a digital baseband modulation signal based on the generated modulation symbol group information and outputs the generated digital baseband modulation signal is provided, and the coding unit is input information acquired by the input information acquisition unit.
  • the first input bit array information consisting of the bit array of m-1 row N column and the second input bit array information consisting of the bit array of 1 row N3 (N3 is a natural number of 1 or more and smaller than N1) based on Is generated, and the generated second input bit array information is stored in a predetermined area in the first row of the first bit string group information as a part of the first MSB information consisting of the bit array of 1 row N1 column.
  • the shaping bit array information consisting of the bit array of m-1 row N column is generated, and the generated shaping bit array information is separated.
  • the first group bit array information consisting of a combination of N1 predetermined columns and the second group bit array information consisting of a combination of N2 predetermined columns are generated, and the generated first group bit array information is generated.
  • the bit of the m-1th line in the 1st group bit array information The first LSB information consisting of a bit array of 1 row and N1 columns is generated by extracting the bit array, and the bit value of each column in the generated first LSB information and the first input bit array information after being stored are stored.
  • the first LSB information after inversion consisting of a bit array of 1 row and N1 columns is generated, and the generated first LSB information after inversion is stored in the mth row of the first bit column group information, and the generated second LSB information is generated.
  • the second LSB information consisting of the bit array of 1 row and N2 columns is generated, and the generated second LSB information is used as the second LSB information.
  • the soft judgment parity bit is generated by performing a systematic soft judgment error correction coding process using the generated first LSB information after inversion and the generated second LSB information stored in the m-th row of the 2-bit string group information.
  • the generated and generated soft determination parity bit is stored in the first row of the second bit column group information as the second MSB information consisting of a bit array of 1 row and N2 columns, and when m is 3 or more, the generated first group
  • the first SSB information consisting of the bit array of m-2 rows and N1 columns is generated, and the generated first SSB is generated.
  • Information is stored in the first bit column group information from the second row to the m-1th row, and when m is 3 or more, the first row in the second group bit array information is obtained from the generated second group bit array information.
  • the second SSB information consisting of the bit array of the m-2 row and N2 column is generated, and the generated second SSB information is used from the second row to the m-1 in the second bit column group information. It is configured to generate soft judgment error correction frame information by storing up to the line.
  • the number of bits to be protected by soft judgment error correction can be reduced as compared with the conventional soft judgment error correction coding process.
  • FIG. 1 is a configuration diagram showing an example of the configuration of a main part of the communication system according to the first embodiment.
  • FIG. 2 is a configuration diagram showing an example of the configuration of a main part of the error correction coding apparatus according to the first embodiment.
  • FIG. 3 is a configuration diagram showing an example of the configuration of the main part of the coding unit according to the first embodiment.
  • FIG. 4A is an explanatory diagram for explaining an example of the first symbol mapping rule according to the first embodiment.
  • FIG. 4B is an explanatory diagram for explaining an example of the second symbol mapping rule according to the first embodiment.
  • 5A and 5B are diagrams showing an example of the hardware configuration of the error correction coding device according to the first embodiment.
  • FIG. 1 is a configuration diagram showing an example of the configuration of a main part of the communication system according to the first embodiment.
  • FIG. 2 is a configuration diagram showing an example of the configuration of a main part of the error correction coding apparatus according to the first embodiment.
  • FIG. 3 is a configuration
  • FIG. 6A is a part of a flowchart showing an example of processing of the error correction coding apparatus according to the first embodiment.
  • FIG. 6B is another part of the flowchart showing an example of the processing of the error correction coding apparatus according to the first embodiment.
  • FIG. 6C is the rest of the flowchart showing an example of processing of the error correction coding apparatus according to the first embodiment.
  • FIG. 7 is a configuration diagram showing an example of the configuration of a main part of the error correction device according to the first embodiment.
  • FIG. 8 is a configuration diagram showing an example of the configuration of the main part of the decoding unit according to the first embodiment.
  • 9A and 9B are diagrams showing an example of the hardware configuration of the error correction device according to the first embodiment.
  • FIG. 10A is a part of a flowchart showing an example of processing of the error correction device according to the first embodiment.
  • FIG. 10B is another part of the flowchart showing an example of processing of the error correction device according to the first embodiment.
  • FIG. 10C is the rest of the flowchart showing an example of processing of the error correction device according to the first embodiment.
  • FIG. 11 is a configuration diagram showing an example of the configuration of a main part of the communication system according to the second embodiment.
  • FIG. 12 is a configuration diagram showing an example of the configuration of a main part of the error correction coding apparatus according to the second embodiment.
  • FIG. 13 is a configuration diagram showing an example of the configuration of the main part of the coding unit according to the second embodiment.
  • FIG. 11 is a configuration diagram showing an example of the configuration of a main part of the communication system according to the second embodiment.
  • FIG. 12 is a configuration diagram showing an example of the configuration of a main part of the error correction coding apparatus according to the second embodiment.
  • FIG. 14A is a part of a flowchart showing an example of processing of the error correction coding apparatus according to the second embodiment.
  • FIG. 14B is another part of the flowchart showing an example of the processing of the error correction coding apparatus according to the second embodiment.
  • FIG. 14C is the rest of the flowchart showing an example of processing of the error correction coding apparatus according to the second embodiment.
  • FIG. 15 is a configuration diagram showing an example of the configuration of a main part of the error correction device according to the second embodiment.
  • FIG. 16 is a configuration diagram showing an example of the configuration of the main part of the decoding unit according to the second embodiment.
  • FIG. 17A is a part of a flowchart showing an example of processing of the error correction device according to the second embodiment.
  • FIG. 17B is another part of the flowchart showing an example of processing of the error correction device according to the second embodiment.
  • FIG. 17C is the rest of the flowchart showing an example of processing of the error correction device according to the second embodiment.
  • FIG. 18 is a configuration diagram showing an example of the configuration of a main part of the communication system according to the third embodiment.
  • FIG. 19 is a configuration diagram showing an example of the configuration of a main part of the error correction coding apparatus according to the third embodiment.
  • FIG. 20 is a configuration diagram showing an example of the configuration of the main part of the coding unit according to the third embodiment.
  • FIG. 21A is a part of a flowchart showing an example of processing of the error correction coding apparatus according to the third embodiment.
  • FIG. 21B is another part of the flowchart showing an example of processing of the error correction coding apparatus according to the third embodiment.
  • FIG. 21C is the rest of the flowchart showing an example of processing of the error correction coding apparatus according to the third embodiment.
  • FIG. 22 is a configuration diagram showing an example of the configuration of the main part of the error correction device according to the third embodiment.
  • FIG. 23 is a configuration diagram showing an example of the configuration of the main part of the decoding unit according to the third embodiment.
  • FIG. 24A is a part of a flowchart showing an example of processing of the error correction device according to the third embodiment.
  • FIG. 24B is another part of the flowchart showing an example of processing of the error correction device according to the third embodiment.
  • FIG. 24C is the rest of the flowchart showing an example of processing of the error correction device according to the third embodiment.
  • FIG. 25A is an explanatory diagram showing an example of a bit array space in which soft determination error correction frame information before the interleaving portion according to the third embodiment is replaced is stored.
  • FIG. 25B is an explanatory diagram showing an example of a bit array space in which the soft determination error correction frame information after the interleaving unit according to the third embodiment is replaced is stored.
  • FIG. 26A is an explanatory diagram showing an example of modulation symbol group information when the error correction coding apparatus according to the third embodiment does not include an interleaving unit.
  • FIG. 25A is an explanatory diagram showing an example of a bit array space in which soft determination error correction frame information before the interleaving portion according to the third embodiment is replaced is stored.
  • FIG. 25B is an explanatory diagram showing an example of a bit array space in which the soft determination error correction frame information after the interleaving unit according to the third embodiment is replaced
  • FIG. 26B is an explanatory diagram showing an example of modulation symbol group information when the error correction coding device according to the third embodiment includes an interleave unit.
  • FIG. 27A is an explanatory diagram showing an example of a bit array space in which the soft determination error correction frame information before the LSB interleaving unit according to the third embodiment is replaced is stored.
  • FIG. 27B is an explanatory diagram showing an example of a bit array space in which the soft determination error correction frame information after the LSB interleaving unit according to the third embodiment is replaced is stored.
  • FIG. 28 is a configuration diagram showing an example of the configuration of the main part of the communication system according to the modified example of the first embodiment.
  • FIG. 29 is a configuration diagram showing an example of the configuration of the main part of the error correction coding device according to the modified example of the first embodiment.
  • FIG. 30 is a configuration diagram showing an example of the configuration of the main part of the coding unit according to the modified example of the first embodiment.
  • FIG. 31A is a part of a flowchart showing an example of processing of the error correction coding apparatus according to the modified example of the first embodiment.
  • FIG. 31B is another part of the flowchart showing an example of processing of the error correction coding apparatus according to the modified example of the first embodiment.
  • FIG. 31C is the rest of the flowchart showing an example of processing of the error correction coding apparatus according to the modified example of the first embodiment.
  • FIG. 32 is a configuration diagram showing an example of the configuration of the main part of the error correction device according to the modified example of the first embodiment.
  • FIG. 33 is a configuration diagram showing an example of the configuration of the main part of the decoding unit according to the modified example of the first embodiment.
  • FIG. 34A is a part of a flowchart showing an example of processing of the error correction device according to the modified example of the first embodiment.
  • FIG. 34B is another part of the flowchart showing an example of processing of the error correction device according to the modified example of the first embodiment.
  • FIG. 34C is the rest of the flowchart showing an example of processing of the error correction device according to the modified example of the first embodiment.
  • FIG. 34A is a part of a flowchart showing an example of processing of the error correction device according to the modified example of the first embodiment.
  • FIG. 34B is another part of the flowchart showing an example of processing of the error correction device according to the modified example of the first embodiment.
  • FIG. 34C is the rest of the flow
  • FIG. 35 is a configuration diagram showing an example of the configuration of the main part of the communication system according to the modified example of the second embodiment.
  • FIG. 36 is a configuration diagram showing an example of the configuration of the main part of the error correction coding device according to the modified example of the second embodiment.
  • FIG. 37 is a configuration diagram showing an example of the configuration of the main part of the coding unit according to the modified example of the second embodiment.
  • FIG. 38A is a part of a flowchart showing an example of processing of the error correction coding apparatus according to the modified example of the second embodiment.
  • FIG. 38B is another part of the flowchart showing an example of processing of the error correction coding apparatus according to the modified example of the second embodiment.
  • FIG. 38A is a part of a flowchart showing an example of processing of the error correction coding apparatus according to the modified example of the second embodiment.
  • FIG. 38B is another part of the flowchart showing an example of processing of the error correction coding apparatus according to the modified example of the second embodiment.
  • FIG. 38C is the rest of the flowchart showing an example of processing of the error correction coding apparatus according to the modified example of the second embodiment.
  • FIG. 39 is a configuration diagram showing an example of the configuration of the main part of the error correction device according to the modified example of the second embodiment.
  • FIG. 40 is a configuration diagram showing an example of the configuration of the main part of the decoding unit according to the modified example of the second embodiment.
  • FIG. 41A is a part of a flowchart showing an example of processing of the error correction device according to the modified example of the second embodiment.
  • FIG. 41B is another part of the flowchart showing an example of processing of the error correction device according to the modified example of the second embodiment.
  • FIG. 41C is the rest of the flowchart showing an example of processing of the error correction device according to the modified example of the second embodiment.
  • FIG. 1 is a configuration diagram showing an example of the configuration of a main part of the communication system 1 according to the first embodiment.
  • the communication system 1 is described as an optical communication system as an example, but the optical communication system is only an example, and the communication system 1 is not limited to the optical communication system. ..
  • the communication system 1 may be a communication system by wireless communication, metal communication, or the like.
  • the communication system 1 includes a transmission device 10, a transmission line 30, and a reception device 20.
  • the transmission device 10 acquires the input information and outputs a signal based on the acquired input information. Since the communication system 1 shown in FIG. 1 is an optical communication system, the transmission device 10 shown in FIG. 1 is an optical transmission device that outputs an optical signal.
  • the transmission line 30 transmits the signal output by the transmission device 10 to the reception device 20. Since the communication system 1 shown in FIG. 1 is an optical communication system, the transmission line 30 shown in FIG. 1 is an optical transmission line capable of transmitting the optical signal output by the transmission device 10 to the reception device 20.
  • the transmission line 30 is composed of, for example, an optical cross-connect device (not shown), a transmission optical fiber, and an optical amplifier.
  • the optical cross-connect device is composed of a wavelength selectivity switch, a wavelength multiplexing device, a wavelength separator, an optical coupler, or the like.
  • the optical fiber for transmission is composed of a single core single mode fiber, a spatial multiplex fiber, or the like.
  • the optical amplifier is composed of an erbium-added optical amplifier, a Raman optical amplifier, or the like.
  • the receiving device 20 receives the signal output by the transmitting device 10 via the transmission line 30, generates output information corresponding to the input information based on the signal, and outputs the generated output information. Since the communication system 1 shown in FIG. 1 is an optical communication system, the receiving device 20 shown in FIG. 1 is an optical receiving device that receives an optical signal.
  • the transmission device 10 includes an error correction coding device 100, a D / A converter 11, a transmission light source 12, and an optical modulator 13.
  • the transmission unit is composed of the D / A converter 11, the transmission light source 12, and the light modulator 13.
  • the error correction coding device 100 acquires input information input from the outside and generates a digital baseband modulation signal based on the acquired input information.
  • the error correction coding device 100 outputs the generated digital baseband modulation signal to the D / A converter 11.
  • the D / A converter 11 receives the digital baseband modulation signal output by the error correction coding device 100, converts the digital baseband modulation signal into a transmission electric signal which is an analog baseband modulation signal, and after conversion. Outputs the transmission electrical signal of.
  • the D / A converter 11 may convert the digital baseband modulation signal into an analog baseband modulation signal, electrically amplify it, and output the amplified analog baseband modulation signal as a transmission electric signal.
  • the transmission light source 12 outputs unmodulated light having a single wavelength.
  • the transmission light source 12 is composed of an external resonator type tunable light source or the like.
  • the transmission light source 12 generates, for example, unmodulated light having a center wavelength of 1550 nanometers (hereinafter referred to as “nm”), and outputs the generated unmodulated light to the light modulator 13.
  • the optical modulator 13 receives the transmission electric signal output by the D / A converter 11 and the unmodulated light output by the transmission light source 12, and modulates the unmodulated light with the transmission electric signal to generate the modulated light.
  • the generated modulated light is output to the transmission line 30 as a modulated optical signal.
  • the optical modulator 13 is composed of a polarization multiplex quadrature phase modulator or the like.
  • the receiving device 20 includes a receiving light source 22, an optical receiver 21, an A / D converter 23, and an error correction device 200.
  • the receiving unit is composed of the receiving light source 22, the optical receiver 21, and the A / D converter 23.
  • the receiving light source 22 outputs unmodulated light having a single wavelength corresponding to the center wavelength of the modulated light, which is a modulated light signal output by the transmission device 10 to the transmission line 30.
  • the receiving light source 22 is composed of an external resonator type wavelength variable light source or the like. For example, it generates unmodulated light having a center wavelength of 1550 nm and outputs the generated unmodulated light to the optical receiver 21.
  • the optical receiver 21 receives the modulated optical signal output by the transmitting device 10 to the transmission line 30 and the unmodulated light output by the receiving light source 22.
  • the optical receiver 21 generates a received electric signal which is a received analog baseband modulated signal by coherent detection using modulated light and unmodulated light which are modulated optical signals, and the generated received electric signal is A / Output to the D converter 23.
  • the A / D converter 23 receives the received electric signal output by the optical receiver 21, converts the received electric signal into a received digital baseband modulated signal, and outputs the converted received digital baseband modulated signal. .. Specifically, the A / D converter 23 samples the received analog baseband modulated signal, which is the received electrical signal, converts it into a digital baseband modulated signal, and outputs it to the error correction device 200. The A / D converter 23 may amplify the received electric signal and convert the amplified received electric signal into a received digital baseband modulated signal.
  • the error correction device 200 receives the received digital baseband modulation signal output by the A / D converter 23, generates output information corresponding to the input information based on the received digital baseband modulation signal, and generates the generated output. Output information.
  • FIG. 2 is a configuration diagram showing an example of the configuration of a main part of the error correction coding apparatus 100 according to the first embodiment.
  • the error correction coding device 100 includes an input information acquisition unit 110, a coding unit 120, a modulation symbol conversion unit 130, and a transmission waveform shaping unit 140.
  • the input information acquisition unit 110 acquires the input information.
  • the coding unit 120 generates soft determination error correction frame information by combining the first bit string group information and the second bit string group information based on the input information acquired by the input information acquisition unit 110.
  • the first bit column group information is information consisting of a bit array of m (m is a natural number of 2 or more) rows and N1 (N1 is a natural number of 2 or more) columns, and uses a predetermined first symbol mapping rule. This is information that can be pulse-amplitude modulated using a combination of bit values of each column of the first bit string group information as a modulation symbol.
  • the second bit string group information is information consisting of a bit array of m rows and N2 (N2 is a natural number of 1 or more) columns, and each column of the second bit string group information is information using a predetermined second symbol mapping rule. This is information that can be pulse-amplitude modulated using a combination of bit values of.
  • the soft judgment error correction frame information is information obtained by combining the first bit string group information and the second bit string group information, and is information consisting of a bit array of m rows and N (N is the number obtained by adding N1 and N2). Is. The details of the coding unit 120 will be described later.
  • the soft determination error correction frame information will be described as being stored in the bit array space "D" of m rows and N columns. Further, among D, which is a bit array space, the bit array space of m rows and N1 columns in which the first bit column group information is stored is described as “Dd [1]”, and the m rows in which the second bit column group information is stored is described as “Dd [1]”. The bit array space of the N2 column is expressed as "Dd [2]”. Further, in the following description, q-p + 1 elements from p (p is a natural number of 1 or more) to q (q is a natural number of p or more) are expressed as "p: q".
  • Dd [1: m] which is the bit array space
  • bit array space of 1 row and N columns in which the most significant bit MSB (Most Significan Bit) is stored is set to "Dv [1] [1: 2].
  • MSB Mobile Significan Bit
  • bit array space of 1 row and N columns in which the least significant bit LSB (Least Significant Bit) of the bit array space Dd [1: m] is stored is set to "Dv [m] [1: 2]. Is written.
  • the information stored in Dv [m] [1] is referred to as the first LSB information
  • the information stored in Dv [m] [2] is referred to as the second LSB information.
  • bit array space Dd [1: m] the bit array space of m-2 rows and N columns in which the middle bits other than the MSB and LSB are stored is set to "Dv [2: m-1] [1]. : 2] ”.
  • the information stored in Dv [2: m-1] [1] is referred to as the first SSB information
  • the information stored in Dv [2: m-1] [2] is referred to as the second SSB information.
  • the first bit string group information is composed of only the first MSB information and the first LSB information
  • the second bit string group information is composed of only the second MSB information and the second LSB information. Therefore, when m is 2, Dv [2: m-1] [1: 2] is omitted because the first SSB information and the second SSB information do not exist.
  • Dd [1: m] which is a bit array space
  • k (k is a natural number of 1 or more and N1 or less in Dd [1], and 1 or more and N2 or less in Dd [2].
  • the bit space of the column (natural number) is expressed as "D [1: m] [1: 2] [k]”.
  • the bit value of the soft determination error correction frame information stored in the bit space D [1: m] [1: 2] [k] is set to "B [1: m] [1: 2] [k]". Notated as.
  • the modulation symbol conversion unit 130 uses the first symbol mapping rule or the second symbol mapping rule to combine the bit values of each column of the soft determination error correction frame information generated by the coding unit 120 into a soft determination error correction frame. Pulse amplitude modulation is performed on the modulation symbol for each sequence of information. The modulation symbol conversion unit 130 generates modulation symbol group information composed of N modulation symbols by pulse amplitude modulation for each sequence of soft determination error correction frame information.
  • the modulation symbol conversion unit 130 includes a first symbol mapping unit 131 and a second symbol mapping unit 132.
  • the first symbol mapping unit 131 uses a predetermined first symbol mapping rule to combine the bit values of each column of the first bit string group information among the soft determination error correction frame information generated by the coding unit 120. Is pulse-amplitude modulated into a modulation symbol for each string of first bit string group information.
  • the first symbol mapping unit 131 generates the first modulation symbol group information composed of N1 modulation symbols by pulse amplitude modulation for each string of the first bit string group information.
  • the second symbol mapping unit 132 uses a predetermined second symbol mapping rule to combine the bit values of each column of the second bit string group information among the soft determination error correction frame information generated by the coding unit 120.
  • the second symbol mapping unit 132 generates the second modulation symbol group information composed of N2 modulation symbols by pulse amplitude modulation for each string of the second bit string group information.
  • the modulation symbol after pulse amplitude modulation is referred to as a PAM (Pulse-Amplitude Modulation) symbol.
  • the modulation symbol group information generated by the modulation symbol conversion unit 130 is described as [X]
  • the first modulation symbol group information is described as "Xv [1]”
  • the second modulation symbol group information is described as "Xv [2]”. do.
  • B [1: m] [1] [k] which is a combination of bit values in the kth column of the first bit string group information
  • the corresponding PAM symbol is written as "X [1] [k]”.
  • the first symbol mapping unit 131 uses the first symbol mapping rule to combine the bit values of the kth row of the first bit column group information B [1: m] [1. ] [K] is converted to X [1] [k], and the second symbol mapping unit 132 uses the second symbol mapping rule to combine the bit values in the kth row of the second bit string group information.
  • [1: m] [2] [k] to X [2] [k]
  • modulation symbol group information consisting of N PAM symbols is generated. Details of the first symbol mapping rule and the second symbol mapping rule will be described later.
  • the transmission waveform shaping unit 140 generates a digital baseband modulation signal based on the modulation symbol group information consisting of N PAM symbols generated by the modulation symbol conversion unit 130, and D / A the generated digital baseband modulation signal. Output to the converter 11.
  • the transmission waveform shaping unit 140 includes a polarization multiplexing unit 141 and a transmission digital signal generation unit 142.
  • the polarization multiplexing unit 141 generates a polarization multiplex modulation symbol (hereinafter referred to as “QAM (Quadrature Amplitude Modulation) symbol”) based on the modulation symbol group information generated by the modulation symbol conversion unit 130.
  • QAM Quadrature Amplitude Modulation
  • the polarization multiplexing unit 141 has X [1] [1: N1], which is the first modulation symbol group information, and the first modulation symbol group information, based on the modulation symbol group information generated by the modulation symbol conversion unit 130.
  • a QAM symbol is generated by performing quadrature amplitude modulation with respect to X [2] [1: N2] which is 1 modulation symbol group information. Since the method of quadrature amplitude modulation processing is known, detailed description of the method will be omitted.
  • the transmission digital signal generation unit 142 generates a digital baseband modulation signal based on the polarization multiplex modulation symbol generated by the polarization multiplex unit 141.
  • the transmission digital signal generation unit 142 outputs the generated digital baseband modulation signal. Since a method for generating a digital baseband modulated signal based on the QAM symbol is known, detailed description of the method will be omitted.
  • the transmission digital signal generation unit 142 outputs the digital baseband modulation signal generated based on the QAM symbol to the D / A converter 11.
  • the transmission digital signal generation unit 142 may perform upsampling such as double upsampling, or processing such as root-raised cosine type low-pass filtering.
  • the band compensation, delay difference compensation, or amplitude adjustment of the optical modulator 13, transmission line 30, or optical receiver 21 or the like is performed. Etc. may be performed.
  • Processing methods such as upsampling, root-raised cosine type low-pass filtering, band compensation, delay difference compensation, and amplitude adjustment performed when generating a digital baseband modulated signal based on the QAM symbol are known. Therefore, a detailed description of the processing method will be omitted.
  • the transmission line 30 has noise characteristics such as additive white Gaussian noise (hereinafter referred to as “AWGN (Additive White Gaussian Noise)”)
  • AWGN additive white Gaussian Noise
  • the signal such as the modulated optical signal transmitted through the transmission line 30 is .
  • SNR Signal-to-noise Ratio
  • the transmission digital signal generation unit 142 When the transmission digital signal generation unit 142 generates a digital baseband modulated signal, the absolute value of the QAM symbol is set to a predetermined distribution such as a discrete Gaussian distribution in order to generate a signal having a desired SNR.
  • the QAM symbol is shaped by adjusting the value of the QAM symbol so that the distribution is close.
  • the discrete Gaussian distribution is just an example, and the transmission digital signal generation unit 142 has a QAM symbol so as to have a distribution that matches the noise characteristics of the transmission line 30 when generating a digital baseband modulation signal. Any method may be used as long as the value is adjusted, and the method of adjusting the value of the QAM symbol by the transmission digital signal generation unit 142 is not limited to the method of adjusting the value so as to have a distribution close to the discrete Gaussian distribution.
  • the error correction coding device 100 acquires the input information input from the outside, and generates the soft determination error correction frame information based on the acquired input information. Further, the error correction coding device 100 generates a digital baseband modulation signal based on the generated soft determination error correction frame information, and outputs the generated digital baseband modulation signal to the D / A converter 11. Further, the transmission device 10 modulates the digital baseband modulation signal generated based on the soft determination error correction frame information based on the input information as a modulated optical signal via the D / A converter 11 and the optical modulator 13. It is converted into light and the modulated light is output to the receiving device 20.
  • FIG. 3 is a configuration diagram showing an example of the configuration of the main part of the coding unit 120 according to the first embodiment.
  • the coding unit 120 includes an input bit array information generation unit 121, a probability distribution shaping coding unit 122, a bit inversion unit 123, and a soft determination error correction coding unit 124.
  • the input bit array information generation unit 121 Based on the input information acquired by the input information acquisition unit 110, the input bit array information generation unit 121 includes first input bit array information consisting of a bit array of m-1 rows and N columns and 1 row N3 (N3 is 1 or more). And the second input bit array information consisting of the bit array of the (natural number smaller than N1) string is generated.
  • the input information is information including the first input bit array information consisting of the bit array of m-1 rows and N columns and the second input bit array information consisting of the bit array of 1 row N3 columns
  • the input bit array information The generation unit 121 extracts the first input bit array information and the second input bit array information from the input information, respectively, or separates the input information into the first input bit array information and the second input bit array information. , The first input bit array information and the second input bit array information are generated.
  • the input bit array information generation unit 121 When the input information is information corresponding to the first input bit array information and the information includes information having a number of bits less than (m-1) ⁇ N, the input bit array information generation unit 121 is concerned.
  • the first input bit array information may be generated by extracting the information from the input information and shaping the extracted information into a bit array of m-1 rows and N columns. For example, when the input bit array information generation unit 121 shapes the information into a bit array of m-1 rows and N columns, a part of the bit values of the bit array of m-1 rows and N columns is used as the information.
  • the first input bit array information is generated by setting the remaining bit value to a predetermined value (for example, "0").
  • the input bit array information generation unit 121 extracts the information from the input information. Then, the second input bit array information may be generated by shaping the extracted information into a bit array of 1 row and N3 columns. For example, when the input bit array information generation unit 121 shapes the information into a bit array of 1 row and N3 columns, the input bit array information generation unit 121 uses some bit values of the bit array of 1 row and N3 columns as the relevant information and the remaining bits.
  • the second input bit array information is generated by setting the value to a predetermined value (for example, "0").
  • the input bit array information generation unit 121 is the first input bit array information or the first input bit array information not included in the input information. 2 By setting all the bit values of the input bit array information to predetermined values (for example, "0"), the first input bit array information or the second input bit array information not included in the input information is generated. You may.
  • the input bit array information generation unit 121 performs the information. May be divided into a plurality of first input bit array information having (m-1) ⁇ N or less bits.
  • the error correction coding device 100 generates a plurality of soft determination error correction frame information corresponding to each of the divided plurality of first input bit array information, and corresponds to each of the plurality of soft determination error correction frame information.
  • a plurality of digital baseband modulation signals are generated, and the generated plurality of digital baseband modulation signals are sequentially output.
  • the input bit array information generation unit 121 inputs the information to N3 or less bits. It may be divided into a plurality of second input bit array information having a number.
  • the error correction coding device 100 generates a plurality of soft determination error correction frame information corresponding to each of the divided plurality of second input bit array information, and corresponds to each of the plurality of soft determination error correction frame information.
  • a plurality of digital baseband modulation signals are generated, and the generated plurality of digital baseband modulation signals are sequentially output.
  • the error correction coding device 100 generates soft judgment error correction frame information for input information having an arbitrary number of bits, and a digital base band based on the generated soft judgment error correction frame information.
  • a modulated signal can be output.
  • the input bit array information generation unit 121 defines the generated second input bit array information in advance in the first row of the first bit string group information as a part of the first MSB information composed of the bit array of 1 row and N1 columns. It is stored in the area (hereinafter referred to as "second input bit area"). Specifically, the input bit array information generation unit 121 stores the second input bit array information in the second input bit area of Dv [1] [1], which is the bit array space in which the first MSB is stored. do.
  • Dv [1] [1] [1] which is the bit array space in which the first MSB is stored. do.
  • the second input bit region will be described as assuming that it is D [1] [1] [1: N3].
  • the probability distribution shaping coding unit 122 generates the shaping bit array information consisting of the bit array of m-1 rows and N columns by performing the probability distribution shaping coding process on the generated first input bit array information.
  • the probability distribution shaping coding unit 122 may collectively perform the probability distribution shaping coding process on the first input bit array information, divides the first input bit array information into a plurality of pieces of information, and divides the first input bit array information into a plurality of pieces of information. Probability distribution shaping coding processing may be performed.
  • the probability distribution shaping coding unit 122 is described by, for example, T.I. "Hierarchical Distribution Matching for Probabilistic Shaped Modulation" by Yoshida et al. (Journal of Lightwave Technology, Probability, p. Perform the conversion process.
  • the probability distribution shaping coding unit 122 stores the generated shaping bit array information in Dv [2: m] [1: 2] in D, which is a bit array space. Specifically, for example, the probability distribution shaping coding unit 122 generates the first LSB information, the second LSB information, the first SSB information, and the second SSB information by performing the following processing. The probability distribution shaping coding unit 122 is generated in the regions corresponding to the first LSB information, the second LSB information, the first SSB information, and the second SSB information in Dv [2: m] [1: 2]. By storing the first LSB information, the second LSB information, the first SSB information, and the second SSB information, the shaping bit array information is stored in Dv [2: m] [1: 2].
  • the probability distribution shaping coding unit 122 separates the generated shaping bit array information into a first group bit array information consisting of a combination of N1 predetermined columns and N2 predetermined bit array information. A second group bit array information consisting of a combination of columns is generated. Further, the probability distribution shaping coding unit 122 extracts the information of the m-1th row in the first group bit array information from the generated first group bit array information, so that the first group consists of a bit array of 1 row and N1 columns. 1LSB information is generated and stored in the m-th row of the first bit string group information. Specifically, the probability distribution shaping coding unit 122 stores the generated first LSB information in the bit array space Dv [m] [1].
  • the probability distribution shaping coding unit 122 extracts the information in the m-1th row in the second group bit array information from the generated second group bit array information, so that the second group consists of a bit array of 1 row and N2 columns. 2LSB information is generated, and the generated second LSB information is stored in the m-th row of the second bit column group information. Specifically, the probability distribution shaping coding unit 122 stores the generated second LSB information in the bit array space Dv [m] [2].
  • the probability distribution shaping coding unit 122 extracts the information from the first line to the m-2 line in the first group bit array information from the generated first group bit array information when m is 3 or more. By doing so, the first SSB information consisting of the bit array of m-2 rows and N1 columns is generated, and the generated first SSB information is stored in the first bit column group information from the second row to the m-1th row. Specifically, the probability distribution shaping coding unit 122 stores the generated first SSB information in the bit array space Dv [2: m-1] [1].
  • the probability distribution shaping coding unit 122 extracts the information from the first line to the m-2 line in the second group bit array information from the generated second group bit array information when m is 3 or more. By doing so, the second SSB information consisting of the bit array of m-2 rows and N2 columns is generated, and the generated second SSB information is stored in the second row to the m-1 row in the second bit column group information. Specifically, the probability distribution shaping coding unit 122 stores the generated second SSB information in the bit array space Dv [2: m-1] [2].
  • the bit inversion unit 123 is a bit value of each column in the first LSB information and a bit value of each column in the first MSB information, and is a bit value of each column in the first MSB information corresponding to each column in the first LSB information.
  • the bit inversion unit 123 includes B [m] [1] [k], which are bit values of each column in Dv [m] [1] storing the first LSB information, and second input bit array information.
  • the exclusive OR with B [1] [1] [k] which is the bit value of each column in Dv [1] [1] storing the above, is calculated.
  • the bit inversion unit 123 stores the first LSB information after inversion, which is the calculation result of the exclusive OR of all the columns from the first column to the N1th column, in the m-th row of the first bit column group information. Specifically, the bit inversion unit 123 stores the first LSB information after inversion, which is the calculation result of the exclusive OR, in Dv [m] [1] that stores the first LSB information, and B [m]. [1] [1: N1] is inverted and then overwritten with the first LSB information.
  • the soft determination error correction coding unit 124 uses the first LSB information after inversion generated by the bit inversion unit 123 and the second LSB information generated by the probability distribution shaping coding unit 122 for systematic soft determination error correction coding. By performing the processing, a soft determination parity bit is generated.
  • the soft determination error correction coding unit 124 stores the generated soft determination parity bit as the second MSB information composed of a bit array of 1 row and N2 columns in the first row of the second bit string group information.
  • the soft determination error correction coding unit 124 is a bit value of each column in Dv [m] [1] storing the first LSB information after inversion B [m] [1] [1: N1].
  • B [m] [2] [1: N2] which are bit values of each column in Dv [m] [2] storing the second LSB information, are used to perform systematic soft judgment error correction coding processing. By doing so, a soft determination parity bit is generated.
  • the soft determination error correction coding unit 124 stores the generated soft determination parity bit as the second MSB information in the bit array space Dv [1] [2].
  • a turbo product code, a low density parity check code, a polar code, or the like is used as the systematic soft judgment error correction coding process.
  • the coding unit 120 stores the soft determination error correction frame information in the bit array space Dv [1: m] [1: 2], thereby providing the soft determination error correction frame information. To generate.
  • the coding unit 120 corrects the systematic softness determination error by using the bit value of each column in Dv [m] [1] and the bit value of each column in Dv [m] [2]. It performs coding processing. Therefore, the bit to be protected by the soft judgment error correction coding process is only the least significant bit of each column in Dd [1: 2] among the soft judgment error correction frame information. Therefore, the coding unit 120 can reduce the number of bits to be protected by the soft determination error correction as compared with the conventional soft determination error correction coding process.
  • FIG. 4A is an explanatory diagram for explaining an example of the first symbol mapping rule according to the first embodiment.
  • FIG. 4A shows B [1: m] [1] [k], which is a combination of bit values of D [1: m] [1] [k], which is a bit array space, and a PAM symbol. It is a figure which shows the correspondence relation with a certain X [1] [k].
  • B [1: m] [1] [k] and the PAM symbol X [1] [k] will be described with reference to the first symbol mapping rule.
  • FIG. 4B is an explanatory diagram for explaining an example of the second symbol mapping rule according to the first embodiment.
  • FIG. 4B shows B [1: m] [2] [k], which is a combination of bit values of D [1: m] [2] [k], which is a bit array space, and a PAM symbol. It is a figure which shows the correspondence relation with a certain X [2] [k].
  • B [1: m] [2] [k] and the PAM symbol X [2] [k] will be described as a second symbol mapping rule.
  • FIG. 4 shows a case where m is 4, as an example, and the modulation symbol conversion unit 130 uses a combination of four bit values to perform 16-value pulse amplitude modulation (hereinafter, “16-PAM: 16-ary PAM””. It indicates the case of performing processing.
  • the modulation symbol conversion unit 130 uses the first symbol mapping rule or the second symbol mapping rule shown in FIG. 4 as an example of the symbol mapping rule, and the bits of each column of the soft determination error correction frame information generated by the coding unit 120.
  • the combination of values is one-dimensional pulse amplitude modulated to the modulation symbol for each column of soft determination error correction frame information.
  • the modulation symbol conversion unit 130 will be described as performing 16-PAM processing using a combination of four bit values as an example, but the modulation symbol conversion unit 130 is limited to this. Not a thing. That is, m may be 2 or more, and the modulation symbol conversion unit 130 may perform 2 m value pulse amplitude modulation processing.
  • the relationship between B [1: m-1] [1] [k] and X [1] [k] is a binary reflection Gray code (hereinafter, “BRGC: Binary Reflected”). It is equivalent to "Gray Coding”). Further, the relationship between B [m] [1] [k] and X [1] [k] corresponds to each of two adjacent X [1] [k] B [m] [1] [ The values of [k] are different from each other.
  • the relationship between B [1: m-1] [2] [k] and X [2] [k] is equivalent to BRGC. ..
  • B [m] [2] [k] and X [2] [k] B [m] [2] [k] corresponding to the positive values X [2] [k] is , X [2] [k] and the same value as B [m] [1] [k] corresponding to X [1] [k], and negative values X [2] [k] ] Corresponds to B [m] [2] [k], which is equivalent to the value of X [2] [k]. It is the inverted value.
  • the first symbol mapping rule and the second symbol mapping rule shown in FIG. 4 are merely examples, and the first symbol mapping rule and the second symbol mapping rule are not limited to those shown in FIG.
  • the combination of m bit values in the first symbol mapping rule and the second symbol mapping rule the first symbol mapping rule and the second symbol mapping rule are the same as those described above, and the combination of m bit values is a PAM symbol.
  • the combination of m bit values is arbitrary as long as the value of is uniquely determined.
  • the number of PAM symbols can be used as 8 or 4.
  • 16-PAM can be used as 8-PAM or 4-PAM.
  • the modulation symbol conversion unit 130 may perform the modulation symbol conversion unit 130. Any combination of me bit values may be used to perform 2 me value pulse amplitude modulation processing.
  • the probability distribution shaping coding unit 122 included in the coding unit 120 sets all the values of the first input bit array information to "0".
  • the information corresponding to the line to be set may be excluded from the target of probability distribution shaping coding.
  • the probability distribution shaping coding unit 122 performs probability distribution shaping coding for the information corresponding to B [2: m] [2] [k] among the first input bit array information. By doing so, it is possible to control the appearance probability of the combination of bit values of B [2: m] [2] [k], that is, the appearance probability of the absolute value of X [2] [k].
  • X [1] [k] refers to the first symbol mapping rule and the second symbol mapping rule shown in FIG. 4, and when X [1] [k] is a positive value, X [1] [k] ]
  • the combination of bit values of 1: m] [2] [k] is the same.
  • X [1] [k] is a negative value
  • X [1] [k] is of B [2: m] [1] [k] corresponding to the value of X [1] [k].
  • bit values and the combination of bit values of B [2: m] [2] [k] corresponding to X [2] [k] having the same value as X [1] [k] are the same. Therefore, the bit value of B [1] [1] [k] corresponding to the X [1] [k] corresponds to B [2] [k] having the same value as X [1] [k].
  • the bit values of 1], [2], and [k] are inverted.
  • the probability distribution shaping coding unit 122 performs probability distribution shaping coding for the information corresponding to B [2: m] [1] [k] among the first input bit array information. Further, the bit inversion unit 123 takes the exclusive OR of B [1] [1] [k] and B [m] [1] [k] after the probability distribution shaping coding, and B [2] : M] [1] [k], the appearance probability of the combination of bit values of B [2: m] [1] [k], that is, the appearance probability of the absolute value of X [1] [k]. Can be controlled.
  • 5A and 5B are diagrams showing an example of the hardware configuration of the error correction coding apparatus 100 according to the first embodiment.
  • the error correction coding device 100 is composed of a computer, which has a processor 501 and a memory 502.
  • the memory 502 stores a program for causing the computer to function as an input information acquisition unit 110, an encoding unit 120, a modulation symbol conversion unit 130, and a transmission waveform shaping unit 140.
  • the processor 501 reads out and executes the program stored in the memory 502, the functions of the input information acquisition unit 110, the coding unit 120, the modulation symbol conversion unit 130, and the transmission waveform shaping unit 140 are realized.
  • the error correction coding device 100 may be configured by the processing circuit 503.
  • the functions of the input information acquisition unit 110, the coding unit 120, the modulation symbol conversion unit 130, and the transmission waveform shaping unit 140 may be realized by the processing circuit 503.
  • the error correction coding device 100 may be composed of a processor 501, a memory 502, and a processing circuit 503 (not shown).
  • a processor 501 some of the functions of the input information acquisition unit 110, the coding unit 120, the modulation symbol conversion unit 130, and the transmission waveform shaping unit 140 are realized by the processor 501 and the memory 502, and the remaining functions are realized. May be realized by the processing circuit 503.
  • the processor 501 uses, for example, a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), a microprocessor, a microcontroller, or a DSP (Digital Signal Processor).
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • microprocessor a microcontroller
  • DSP Digital Signal Processor
  • the memory 502 uses, for example, a semiconductor memory or a magnetic disk. More specifically, the memory 502 includes, for example, a RAM (Random Access Memory), a ROM (Read Only Memory), a flash memory, an EPROM (Erasable Programmable Read Only Memory), and an EEPROM (Electric Memory). (Solid State Drive) or HDD (Hard Disk Drive) is used.
  • RAM Random Access Memory
  • ROM Read Only Memory
  • flash memory an EPROM (Erasable Programmable Read Only Memory)
  • EEPROM Electrical Memory
  • Solid State Drive Solid State Drive
  • HDD Hard Disk Drive
  • the processing circuit 503 includes, for example, an ASIC (Application Specific Integrated Circuit), a PLD (Programmable Logic Device), an FPGA (Field-Programmable Gate Array), an FPGA (Field-Programmable Gateway), a System Integration) is used.
  • ASIC Application Specific Integrated Circuit
  • PLD Programmable Logic Device
  • FPGA Field-Programmable Gate Array
  • FPGA Field-Programmable Gateway
  • System Integration System Integration
  • FIG. 6A is a part of a flowchart showing an example of processing of the error correction coding apparatus 100 according to the first embodiment.
  • FIG. 6B is another part of the flowchart showing an example of the processing of the error correction coding apparatus 100 according to the first embodiment.
  • FIG. 6C is the rest of the flowchart showing an example of the processing of the error correction coding apparatus 100 according to the first embodiment.
  • FIG. 6A, FIG. 6B, and FIG. 6C are collectively referred to as FIG.
  • the error correction coding device 100 repeatedly executes the process of the flowchart shown in FIG.
  • step ST601 the input information acquisition unit 110 acquires the input information.
  • step ST610 the coding unit 120 generates soft determination error correction frame information. Specifically, the coding unit 120 performs the process of step ST610 by performing the processes from step ST611 to step ST618 in the following process A.
  • step ST611 the input bit array information generation unit 121 included in the coding unit 120 generates the first input bit array information and the second input bit array information.
  • step ST612 the input bit array information generation unit 121 included in the coding unit 120 stores the second input bit array information in the second input bit region of Dv [1] [1].
  • step ST613 the probability distribution shaping coding unit 122 included in the coding unit 120 generates the shaping bit array information.
  • step ST614 the probability distribution shaping coding unit 122 included in the coding unit 120 stores the shaping bit array information in Dv [2: m] [1: 2].
  • step ST615 the bit inversion unit 123 included in the coding unit 120 has a bit value of each column in Dv [m] [1] and a bit value of each column in Dv [1] [1]. Calculate the exclusive OR.
  • step ST616 the bit inversion unit 123 included in the coding unit 120 overwrites the bit values of each column in Dv [m] [1] with the operation result of the exclusive OR, thereby causing Dv [m]. ] [1] stores the operation result of the exclusive OR.
  • step ST617 the soft determination error correction coding unit 124 included in the coding unit 120 has the bit value of each column in Dv [m] [1] and the bit value of each column in Dv [m] [2].
  • a soft judgment parity bit is generated by performing a systematic soft judgment error correction coding process using a bit value.
  • step ST618 the soft determination error correction coding unit 124 included in the coding unit 120 stores the soft determination parity bit in Dv [1] [2].
  • the coding unit 120 ends process A. That is, after step ST618, the coding unit 120 ends the process of step ST610.
  • step ST620 the modulation symbol conversion unit 130 generates modulation symbol group information including N PAM symbols. Specifically, the modulation symbol conversion unit 130 performs the process of step ST620 by performing the processes from step ST621 to step ST622 in the following process B.
  • step ST621 the first symbol mapping unit 131 included in the modulation symbol conversion unit 130 generates the first modulation symbol group information composed of N1 PAM symbols.
  • step ST622 the second symbol mapping unit 132 included in the modulation symbol conversion unit 130 generates the second modulation symbol group information composed of N2 PAM symbols.
  • step ST622 the modulation symbol conversion unit 130 ends process B. That is, after step ST622, the modulation symbol conversion unit 130 ends the process of step ST620.
  • the order of processing in steps ST621 and ST622 is arbitrary.
  • step ST630 the transmission waveform shaping unit 140 outputs a digital baseband modulation signal. Specifically, the transmission waveform shaping unit 140 performs the process of step ST630 by performing the processes from step ST631 to step ST633 in the following process C.
  • step ST631 the polarization multiplexing unit 141 included in the transmission waveform shaping unit 140 generates a QAM symbol.
  • step ST632 the transmission digital signal generation unit 142 included in the transmission waveform shaping unit 140 generates a digital baseband modulation signal.
  • step ST633 the transmission digital signal generation unit 142 included in the transmission waveform shaping unit 140 outputs a digital baseband modulation signal.
  • step ST633 the transmission waveform shaping unit 140 ends the process C. That is, after step ST633, the transmission waveform shaping unit 140 ends the process of step ST630.
  • step ST630 the error correction coding device 100 ends the processing of the flowchart shown in FIG. 6, and the error correction coding device 100 returns to the processing of step ST601 and repeatedly executes the processing of the flowchart shown in FIG. ..
  • FIG. 7 is a configuration diagram showing an example of the configuration of the main part of the error correction device 200 according to the first embodiment.
  • the error correction device 200 includes a reception modulation symbol group information generation unit 210, a hard determination candidate generation unit 220, a soft determination information generation unit 230, a decoding unit 240, and an information output unit 290.
  • the reception modulation symbol group information generation unit 210 receives a reception digital baseband modulation signal which is a digital baseband modulation signal output by the A / D converter 23.
  • the reception modulation symbol group information generation unit 210 has N reception modulation symbols (hereinafter referred to as “reception PAM symbols”) which are modulation symbol group information consisting of N modulation symbols based on the reception digital baseband modulation signal. Generates receive modulation symbol group information consisting of.
  • the received digital baseband modulation signal received by the reception modulation symbol group information generation unit 210 is a signal corresponding to the digital baseband modulation signal output by the transmission waveform shaping unit 140 included in the error correction coding device 100.
  • the reception modulation symbol group information generated by the reception modulation symbol group information generation unit 210 corresponds to the modulation symbol group information consisting of N modulation symbols generated by the modulation symbol conversion unit 130 included in the error correction coding device 100. Information.
  • the reception modulation symbol group information generation unit 210 restores the reception modulation symbol group information corresponding to the modulation symbol group information generated by the modulation symbol conversion unit 130 based on the reception digital baseband modulation signal.
  • the reception modulation symbol group information generation unit 210 outputs the generated reception modulation symbol group information to the hard determination candidate generation unit 220 and the soft determination information generation unit 230.
  • the reception modulation symbol group information generation unit 210 includes a reception polarization multiplex symbol generation unit 211 and a reception modulation symbol generation unit 212.
  • the reception polarization multiplex symbol generation unit 211 receives the reception digital baseband modulation signal output by the A / D converter 23, and receives the reception polarization multiplex modulation symbol which is a polarization multiplex modulation symbol from the received digital baseband modulation signal. (Hereinafter referred to as "received QAM symbol") is generated.
  • the received QAM symbol generated by the received polarization multiplex symbol generation unit 211 corresponds to the QAM symbol generated by the polarization multiplex unit 141 included in the transmission waveform shaping unit 140 in the error correction coding device 100. That is, the reception polarization multiplex symbol generation unit 211 restores the reception PAM symbol corresponding to the QAM symbol generated by the polarization multiplexing unit 141 from the received digital baseband modulation signal. Since a method for generating a QAM symbol from a digital baseband modulated signal is known, detailed description of the method will be omitted.
  • the reception modulation symbol generation unit 212 generates reception modulation symbol group information consisting of N reception PAM symbols based on the reception QAM symbols restored by the reception polarization multiplex symbol generation unit 211. Specifically, the reception modulation symbol generation unit 212 generates the first reception modulation symbol group information consisting of N1 reception PAM symbols and the second reception modulation symbol group information consisting of N2 reception PAM symbols.
  • the first reception modulation symbol group information generated by the reception modulation symbol generation unit 212 is information corresponding to the first modulation symbol group information generated by the first symbol mapping unit 131 included in the modulation symbol conversion unit 130.
  • the second reception modulation symbol group information generated by the reception modulation symbol generation unit 212 is information corresponding to the second modulation symbol group information generated by the second symbol mapping unit 132 included in the modulation symbol conversion unit 130.
  • the reception modulation symbol group information generated by the reception modulation symbol generation unit 212 is "Y"
  • the first reception modulation symbol group information is “Yv [1]”
  • the second reception modulation symbol group information is “Y”.
  • Yv [2] the reception modulation symbol group information generated by the reception modulation symbol generation unit 212
  • X [1] [k] which is a PAM symbol belonging to the first modulation symbol group information generated by the first symbol mapping unit 131.
  • Corresponding to the received PAM symbol is expressed as "Y [1] [k]”.
  • X [2] [k] which is the PAM symbol belonging to the second modulation symbol group information generated by the second symbol mapping unit 132.
  • Y [2] [k] Corresponding to the received PAM symbol is expressed as "Y [2] [k]".
  • the reception modulation symbol generation unit 212 outputs the generated first reception modulation symbol group information and the second reception modulation symbol group information to the hard determination candidate generation unit 220 and the soft determination information generation unit 230. Since the method of generating the PAM symbol from the QAM symbol is known, detailed description of the method will be omitted.
  • the rigid determination candidate generation unit 220 uses the reception modulation symbol group information generated by the reception modulation symbol group information generation unit 210 based on the first symbol mapping rule or the second symbol mapping rule, and uses the reception modulation symbol group information to generate the first rigid determination candidate bit array information.
  • the second hard determination candidate bit array information and the third hard determination candidate bit array information are generated.
  • the hard determination candidate generation unit 220 generates the first hard determination candidate bit array information, the first hard determination candidate generation unit 221 and the second hard determination candidate bit array information. It includes a candidate generation unit 222 and a third hard determination candidate generation unit 223 that generates third hard determination candidate bit array information.
  • the first hard determination candidate generation unit 221 uses Y [1] [1: N1], which is the first reception modulation symbol group information, from the bit array of 1 row and N1 column.
  • HI0v [1] [1] and HI1v [1] [1] which are the first hard determination candidate bit array information, are generated.
  • the bit value in the kth column of HI0v [1] [1] is a combination of bit values corresponding to X [1] [k] corresponding to Y [1] [k], B [1: m] [1].
  • the first hard determination candidate generation unit 221 determines the bit value in the kth column of HI0v [1] [1] based on the first symbol mapping rule shown in FIG. 4A. More specifically, assuming that the bit value of B [m] [1] [k] is "0", referring to the first symbol mapping rule shown in FIG. 4A, X [1] [k] is , -15, -11, -7, -3, 1, 5, 9, and 13 can take any of eight values.
  • the first hard determination candidate generation unit 221 compares the above-mentioned eight values with the values of Y [1] [k], and among the above-mentioned eight values, X [1] having the maximum posterior probability.
  • ] [K] is determined to be the value of Y [1] [k].
  • the first hard determination candidate generation unit 221 is the LSB of B [1: m] [1] [k], which is a combination of bit values corresponding to the values of X [1] [k] having the maximum posterior probability.
  • HI0v [1] [1] is generated by setting B [m] [1] [k] which is the bit value in the kth column of HI0v [1] [1].
  • the bit value in the k-th column of H21v [1] [1] is a combination of bit values corresponding to X [1] [k] corresponding to Y [1] [k], B [1: m]. ] [1] [k], when the bit value of B [m] [1] [k] which is the LSB is "1", the value of Y [1] [k] is determined to be rigid. It is a hard judgment value obtained by this. Specifically, for example, the first hard determination candidate generation unit 221 determines the bit value in the kth column of HI1v [1] [1] based on the first symbol mapping rule shown in FIG. 4A.
  • X [1] [k] is , -13, -9, -5, -1, 3, 7, 11, and 15 can take any of eight values.
  • the first hard determination candidate generation unit 221 compares the above-mentioned eight values with the values of Y [1] [k], and among the above-mentioned eight values, X [1] having the maximum posterior probability.
  • ] [K] is determined to be the value of Y [1] [k].
  • the first hard determination candidate generation unit 221 is the LSB of B [1: m] [1] [k], which is a combination of bit values corresponding to the values of X [1] [k] having the maximum posterior probability.
  • HI1v [1] [1] is generated by setting B [m] [1] [k], which is, to the bit value in the kth column of HI1v [1] [1].
  • the second hard determination candidate generation unit 222 uses Y [1] [1: N1], which is the first reception modulation symbol group information, based on the first symbol mapping rule, and eventually also generates HI0v [2: m-1] [1] and HI1v [2: m-1] [1], which are hard determination candidate bit array information of m-2 rows and N1 columns.
  • the bit value in the kth column of HI0v [2: m-1] [1] is a combination of bit values corresponding to X [1] [k] corresponding to Y [1] [k] and B [1: Of m] [1] [k], when the bit value of B [m] [1] [k], which is the LSB, is "0", the value of Y [1] [k] is determined to be rigid. It is a hardness judgment value obtained by doing so. Specifically, for example, the second hard determination candidate generation unit 222 determines the bit value in the kth column of HI0v [2: m-1] [1] based on the first symbol mapping rule shown in FIG. 4A. do.
  • X [1] [k] is , -15, -11, -7, -3, 1, 5, 9, and 13 can take any of eight values.
  • the second hard determination candidate generation unit 222 compares the above-mentioned eight values with the values of Y [1] [k], and among the above-mentioned eight values, X [1] having the maximum posterior probability.
  • ] [K] is determined to be the value of Y [1] [k].
  • the second hard determination candidate generation unit 222 is B of B [1: m] [1] [k], which is a combination of bit values corresponding to the values of X [1] [k] having the maximum posterior probability.
  • HI0v [2: m-1] [1] is generated by setting [2: m-1] [1] [k] as the bit value in the kth column of HI0v [2: m-1] [1]. do.
  • bit value in the kth column of H21v [2: m-1] [1] is a combination of bit values corresponding to X [1] [k] corresponding to Y [1] [k].
  • the value of Y [1] [k] is assumed to be "1" when the bit value of B [m] [1] [k] which is the LSB is "1". It is a hard judgment value obtained by hard judgment.
  • the second hard determination candidate generation unit 222 determines the bit value in the kth column of HI1v [2: m-1] [1] based on the first symbol mapping rule shown in FIG. 4A. do.
  • X [1] [k] is , -13, -9, -5, -1, 3, 7, 11, and 15 can take any of eight values.
  • the second hard determination candidate generation unit 222 compares the above-mentioned eight values with the values of Y [1] [k], and among the above-mentioned eight values, X [1] having the maximum posterior probability.
  • ] [K] is determined to be the value of Y [1] [k].
  • the second hard determination candidate generation unit 222 is B of B [1: m] [1] [k], which is a combination of bit values corresponding to the values of X [1] [k] having the maximum posterior probability.
  • HI1v [2: m-1] [1] is generated by setting [2: m-1] [1] [k] as the bit value in the kth column of HI1v [2: m-1] [1]. do.
  • the third hard determination candidate generation unit 223 uses Y [2], which is the second reception modulation symbol group information, based on the second symbol mapping rule, and each row is m-2.
  • Y [2] which is the second reception modulation symbol group information, based on the second symbol mapping rule, and each row is m-2.
  • the bit value in the k-th column of HI0v [2: m-1] [2] is a combination of bit values corresponding to X [2] [k] corresponding to Y [2] [k] and B [1: Of m] [2] [k], when the bit value of B [m] [2] [k], which is the LSB, is "0", the value of Y [2] [k] is determined to be rigid. It is a hardness judgment value obtained by doing so. Specifically, for example, the third hard determination candidate generation unit 223 determines the bit value in the kth column of HI0v [2: m-1] [2] based on the second symbol mapping rule shown in FIG. 4B. do.
  • X [2] [k] is , -13, -9, -5, -1, 1, 5, 9, and 13 can take any of eight values.
  • the third hard judgment candidate generation unit 223 compares the above-mentioned eight values with the values of Y [2] [k], and among the above-mentioned eight values, X [2] having the maximum posterior probability.
  • ] [K] is determined to be the value of Y [2] [k].
  • the third hard determination candidate generation unit 223 is B of B [1: m] [2] [k], which is a combination of bit values corresponding to the values of X [2] [k] having the maximum posterior probability.
  • HI0v [2: m-1] [2] is generated by setting [2: m-1] [2] [k] as the bit value in the kth column of HI0v [2: m-1] [2]. do.
  • bit value in the kth column of H21v [2: m-1] [2] is a combination of bit values corresponding to X [2] [k] corresponding to Y [2] [k].
  • the value of Y [2] [k] is assumed to be "1" when the bit value of B [m] [2] [k] which is the LSB is "1". It is a hard judgment value obtained by hard judgment.
  • the third hard determination candidate generation unit 223 determines the bit value in the kth column of HI1v [2: m-1] [2] based on the second symbol mapping rule shown in FIG. 4B. do.
  • X [2] [k] is , -15, -11, -7, -5, 3, 7, 11, and 15 can take any of eight values.
  • the third hard judgment candidate generation unit 223 compares the above-mentioned eight values with the values of Y [2] [k], and among the above-mentioned eight values, X [2] having the maximum posterior probability.
  • ] [K] is determined to be the value of Y [2] [k].
  • the third hard determination candidate generation unit 223 is the LSB of B [1: m] [2] [k], which is a combination of bit values corresponding to the values of X [2] [k] having the maximum posterior probability.
  • the soft determination information generation unit 230 is a first posterior L value sequence and a second posterior L value sequence, which are posterior L value strings in which posterior L values are arranged based on the reception modulation symbol group information generated by the reception modulation symbol group information generation unit 210.
  • the L value sequence and the third posterior L value sequence are generated.
  • the soft determination information generation unit 230 has a first soft determination information generation unit 231 that generates a first ex post L value sequence, and a second soft determination information generation unit 232 that generates a second ex post L value sequence. , And a third soft determination information generation unit 233 that generates a third ex post L value sequence.
  • the posterior L value is an posterior logarithmic probability ratio, and the posterior L value is calculated based on the value indicated by the received PAM symbol Y [1: 2] [k]. Specifically, the posterior L value is a combination of bit values corresponding to X [1] [k] or X [1] [k] corresponding to Y [1] [k] or Y [2] [k]. Of B [1: m] [1] [k] or B [1: m] [2] [k], the posterior probability that the target bit value is "0" and "1" It is a logarithmic value of the ratio to a certain posterior probability, that is, a soft judgment value.
  • the posterior L value is represented by a combination of a plurality of bit values of about 3 to 6 bits. For example, when the posterior L value is a positive value, the hardness determination value of the target bit is "0", and when the posterior L value is a negative value, the hardness determination value of the target bit is "1". It becomes.
  • the magnitude of the absolute value of the ex post L value indicates the reliability when determining the hardness of the target bit.
  • the soft determination information generation unit 230 generates a post-L value sequence by calculating a post-L value corresponding to a target bit for each received PAM symbol.
  • the first soft determination information generation unit 231 calculates the posterior L value for each received PAM symbol based on the value indicated by the received PAM symbol belonging to the second reception modulation symbol group information, thereby generating N2 posterior L values. Generate an arrayed first posterior L-value sequence.
  • the posterior L value in the kth column in the first posterior L value sequence generated by the first soft determination information generation unit 231 is set to X [2] [k] corresponding to Y [2] [k].
  • B [1: m] [2] [k] which is a combination of the corresponding bit values, it corresponds to the B [1] [2] [k] which is the MSB.
  • the first posterior L value sequence is expressed as Lv [1] [2]
  • the kth posterior L value of the first posterior L value sequence Lv [1] [2] is Lv [1] [2]. Expressed as [k].
  • the k-th posterior L value of Lv [1] [2], which is the first posterior L value sequence, is X [2] in which L [1] [2] [k] corresponds to Y [2] [k].
  • ] [K] which is a combination of bit values corresponding to B [1: m] [2] [k], which corresponds to B [1] [2] [k].
  • the second soft determination information generation unit 232 calculates the posterior L value for each received PAM symbol based on the value indicated by the received PAM symbol belonging to the first reception modulation symbol group information, thereby generating N1 posterior L values. Generate an arrayed second posterior L-value sequence. Specifically, the posterior L value in the kth column in the second posterior L value sequence generated by the second soft determination information generation unit 232 is set to X [1] [k] corresponding to Y [1] [k]. Among B [1: m] [1] [k] which is a combination of corresponding bit values, it corresponds to B [m] [1] [k] which is LSB.
  • the second posterior L value sequence is expressed as Lv [m] [1]
  • the kth posterior L value of the second posterior L value sequence Lv [m] [1] is L [m] [1].
  • the k-th posterior L value of Lv [m] [1] which is the second posterior L value sequence
  • ] [K] which is a combination of bit values corresponding to B [1: m] [1] [k] corresponds to B [m] [2] [k].
  • the third soft determination information generation unit 233 calculates N2 posterior L values for each received PAM symbol based on the values indicated by the received PAM symbols belonging to the second reception modulation symbol group information. Generate an arrayed third posterior L-value sequence. Specifically, the posterior L value in the kth column in the third posterior L value sequence generated by the third soft determination information generation unit 233 is set to X [2] [k] corresponding to Y [2] [k]. Of the corresponding bit value combinations B [1: m] [2] [k], it corresponds to the LSB B [m] [1] [k].
  • the third posterior L value sequence is expressed as Lv [m] [2], and the kth posterior L value of the third posterior L value sequence Lv [m] [2] is L [m] [2].
  • the k-th posterior L value of Lv [m] [2] which is the third posterior L value sequence, is X [2] in which L [m] [2] [k] corresponds to Y [2] [k].
  • ] [K] which is a combination of bit values corresponding to B [1: m] [2] [k], corresponds to B [m] [2] [k].
  • the decoding unit 240 contains the first hard determination candidate bit array information, the second hard determination candidate bit array information, the third hard determination candidate bit array information, and the soft determination information generation unit generated by the hard determination candidate generation unit 220. Output information is generated by performing multi-stage error correction processing based on the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value string generated by 230. The details of the decoding unit 240 will be described later.
  • the information output unit 290 outputs the output information generated by the decoding unit 240.
  • FIG. 8 is a configuration diagram showing an example of the configuration of the main part of the decoding unit 240 according to the first embodiment.
  • the decoding unit 240 includes a soft determination error correction decoding unit 241, a selection unit 242, a receiving side bit inversion unit 243, a probability distribution shaping decoding unit 244, a second output bit array generation unit 245, and an output information generation unit 246.
  • the soft determination error correction decoding unit 241 performs the first decoding process in the multistage error correction process. Specifically, the soft determination error correction decoding unit 241 performs a soft determination error correction process using the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value sequence. The soft judgment error correction decoding unit 241 performs the soft judgment error correction processing, and the first received LSB information after inversion composed of a bit array of 1 row and N1 columns corresponding to the first LSB information after inversion generated by the bit inversion unit 123. To generate.
  • the soft determination error correction decoding unit 241 performs the soft determination error correction processing, and the second reception LSB composed of a bit array of 1 row and N2 columns corresponding to the second LSB information generated by the probability distribution shaping coding unit 122. Generate information. Since a method of performing soft judgment error correction processing using a post-L value sequence is known, detailed description of the method will be omitted.
  • the selection unit 242 performs a second decoding process in the multi-stage error correction process. Specifically, for example, it includes a first selection unit 2421, a second selection unit 2422, and a third selection unit 2423.
  • the first selection unit 2421 generates the first received MSB information composed of the bit array of 1 row N1 column corresponding to the 1st MSB information based on the 1st hard determination candidate bit array information and the 1st received LSB information after inversion. ..
  • the first selection unit 2421 generates the first hard determination candidate when the bit value of the kth column in the first received LSB information after inversion generated by the soft determination error correction decoding unit 241 is "0".
  • HI0v [1] [1] is selected from HI0v [1] [1] and HI1v [1] [1], which are the first hard determination candidate bit array information generated by the unit 221.
  • the first selection unit 2421 substitutes the bit value in the kth column of HI0v [1] [1] into the bit in the kth column of the first received MSB information.
  • the first hard determination candidate generation unit 221 HI1v [1] [1] is selected from the generated first hard determination candidate bit array information HI0v [1] [1] and HI1v [1] [1]. Further, the first selection unit 2421 substitutes the bit value in the kth column of the HI1v [1] [1] into the bit in the kth column of the first received MSB information.
  • the first selection unit 2421 substitutes each column of the first received MSB information into the bit value of the column of HI0v [1] [1] or HI1v [1] [1] corresponding to the column of the first received MSB information. As a result, the first received MSB information is generated.
  • the second selection unit 2422 has a bit array of m-2 rows and N1 columns corresponding to the first SSB information based on the second hard determination candidate bit array information and the first received LSB information after inversion. Generates the first received SSB information consisting of.
  • the second selection unit 2422 generates a second hard determination candidate when the bit value of the kth column in the first received LSB information after inversion generated by the soft determination error correction decoding unit 241 is “0”.
  • HI0v [2: m-1] [1] and HI1v [2: m-1] [1] which are the second hard determination candidate bit array information generated by the part 222.
  • HI0v [2: m-1] [ 1] is selected.
  • the second selection unit 2422 sets the m-2 bit values in the k-th column of HI0v [2: m-1] [1] to the m-2 bits in the k-th column of the first received SSB information. Substitute in.
  • the second hard determination candidate generation unit 222 Of the generated second hard determination candidate bit array information, HI0v [2: m-1] [1] and HI1v [2: m-1] [1], HI1v [2: m-1] [1] is used. select.
  • the second selection unit 2422 sets the m-2 bit values in the k-th column of HI1v [2: m-1] [1] to the m-2 bits in the k-th column of the first received SSB information. Substitute in.
  • the second selection unit 2422 corresponds to the column of the first received SSB information, HI0v [2: m-1] [1] or HI1v [2: m-1] [1].
  • the first received SSB information is generated by substituting into the bit value of the column of.
  • the third selection unit 2423 is composed of a bit array of m-2 rows and N2 columns corresponding to the second SSB information based on the third hard determination candidate bit array information and the second received LSB information when m is 3 or more. Generates second received SSB information.
  • the third selection unit 2423 is the third hard determination candidate generation unit 223 when the bit value of the kth column in the second reception LSB information generated by the soft determination error correction decoding unit 241 is "0".
  • HI0v [2: m-1] [2] and HI1v [2: m-1] [2] which are the third hard determination candidate bit array information generated by, HI0v [2: m-1] [2]
  • Select the third selection unit 2423 sets the m-2 bit values of the k-th column of HI0v [2: m-1] [2] to the m-2 bits of the k-th column of the second received SSB information. Substitute in.
  • the third selection unit 2423 is generated by the third hard determination candidate generation unit 223 when the bit value in the kth column in the second reception LSB information generated by the soft determination error correction decoding unit 241 is "1".
  • HI1v [2: m-1] [2] is selected from HI0v [2: m-1] [2] and HI1v [2: m-1] [2], which are the third hard determination candidate bit array information. ..
  • the third selection unit 2423 sets the m-2 bit values in the k-th column of HI1v [2: m-1] [2] to the m-2 bits in the k-th column of the second received SSB information. Substitute in.
  • the third selection unit 2423 For each column of the second received SSB information, the third selection unit 2423 has HI0v [2: m-1] [2] or HI1v [2: m-1] [2] corresponding to the column of the second received SSB information.
  • the second received SSB information is generated by substituting into the bit value of the column of.
  • the hard determination candidate generation unit 220 has a bit value of B [m] [1: 2] [k] of "0". It is generated by classifying the case where there is and the case where the bit value is "1". For example, when the first symbol mapping rule and the second symbol mapping rule are the first symbol mapping rule and the second symbol mapping rule shown in FIG. 4 shown as an example of the first symbol mapping rule and the second symbol mapping rule.
  • the minimum Euclidean distance between two adjacent PAM symbols is "2"
  • the minimum Euclidean distance in the case of performing the above-mentioned case classification is doubled ". 4 ”.
  • SNR is the Euclidean distance is doubled, an improvement of 4 times is 2 twice. Therefore, by performing the above-mentioned case classification, the selection unit 242 uses the first received MSB information, the first received SSB information, or the second received SSB information as compared with the case where the case classification is not performed. The accuracy of determination can be improved four times for the bit value selected when substituting the bit value.
  • the receiving side bit inversion unit 243 performs a third decoding process in the multi-stage error correction process. Specifically, the receiving side bit inversion unit 243 corresponds to the bit value of each column in the first received LSB information after inversion generated by the soft determination error correction decoding unit 241 and each column in the first received LSB information after inversion. By calculating the exclusive logical sum with the bit value of each column in the first received MSB information generated by the first selection unit 2421, the first received LSB information corresponding to the first LSB information is generated.
  • the probability distribution shaping / decoding unit 244 performs the fourth decoding process in the multi-stage error correction process. Specifically, the probability distribution shaping / decoding unit 244 generates the first reception SSB information generated by the second selection unit 2422, the second reception SSB information generated by the third selection unit 2423, and the reception side bit inversion unit 243. The m-1 line corresponding to the first input bit array information by performing the probability distribution shaping / decoding process on the first received LSB information and the second received LSB information generated by the soft determination error correction decoding unit 241. The first output bit array information consisting of the bit array of N columns is generated.
  • the probability distribution shaping / decoding unit 244 has DRv [1: m-1] [1], which is a bit array space of m-1 rows and N1 columns, and a bit array space of m-1 rows and N2 columns.
  • DRv [1: m-1] [1: 2] which is a bit array space of m-1 rows and N columns composed of DRv [1: m-1] [2], is prepared.
  • bit value in the kth column of DRv [1: m-1] [1] is expressed as "BR [1: m-1] [1] [k]"
  • DRv [1: m-1] [1] [k] is described as "BR [1: m-1] [1] [k]”.
  • the bit value in the kth column of [2] is expressed as "BR [1: m-1] [2] [k]”.
  • the probability distribution shaping / decoding unit 244 stores the first received SSB information in DRv [1: m-2] [1], and stores the second received SSB information in DRv [1: m-2] [2].
  • the first received LSB information is stored in DRv [m-1] [1]
  • the second received LSB information is stored in DRv [m-1] [2].
  • the probability distribution shaping / decoding unit 244 performs the probability distribution shaping / decoding process for BR [1: m-1] [1: 2] [k].
  • the probability distribution shaping / decoding unit 244 overwrites BR [1: m-1] [1: 2] [k] with the processing result of the probability distribution shaping / decoding process.
  • [K] is the first output bit array information. Since the probability distribution shaping / decoding process is a process paired with the probability distribution shaping / decoding process and the method of the probability distribution shaping / decoding process is known, detailed description of the method will be omitted.
  • the second output bit array generation unit 245 performs the fifth decoding process in the multi-stage error correction process. Specifically, the second output bit array generation unit 245 extracts the information of the area corresponding to the second input bit area in the first MSB information from the first received MSB information, thereby performing the second input bit array. The second output bit array information consisting of the bit array of 1 row and N3 columns corresponding to the information is generated.
  • the output information generation unit 246 performs the sixth decoding process in the multi-stage error correction process. Specifically, the output information generation unit 246 generates output information corresponding to the input information based on the first output bit array information and the second output bit array information.
  • 9A and 9B are diagrams showing an example of the hardware configuration of the error correction device 200 according to the first embodiment.
  • the error correction device 200 is composed of a computer, which has a processor 901 and a memory 902.
  • the memory 902 stores a program for causing the computer to function as a reception modulation symbol group information generation unit 210, a hard judgment candidate generation unit 220, a soft judgment information generation unit 230, a decoding unit 240, and an information output unit 290.
  • the processor 901 reads and executes the program stored in the memory 902, the reception modulation symbol group information generation unit 210, the hard judgment candidate generation unit 220, the soft judgment information generation unit 230, the decoding unit 240, and the information output.
  • the function of unit 290 is realized.
  • the error correction device 200 may be configured by the processing circuit 903.
  • the functions of the reception modulation symbol group information generation unit 210, the hard determination candidate generation unit 220, the soft determination information generation unit 230, the decoding unit 240, and the information output unit 290 may be realized by the processing circuit 903.
  • the error correction device 200 may be composed of a processor 901, a memory 902, and a processing circuit 903 (not shown).
  • some of the functions of the reception modulation symbol group information generation unit 210, the hard judgment candidate generation unit 220, the soft judgment information generation unit 230, the decoding unit 240, and the information output unit 290 are the processor 901 and the memory. It may be realized by 902 and the remaining functions may be realized by the processing circuit 903. Since the processor 901, the memory 902, and the processing circuit 903 are the same as the processor 501, the memory 502, and the processing circuit 503 shown in FIG. 5, the description thereof will be omitted.
  • FIG. 10A is a part of a flowchart showing an example of processing of the error correction device 200 according to the first embodiment.
  • FIG. 10B is another part of the flowchart showing an example of the processing of the error correction device 200 according to the first embodiment.
  • FIG. 10C is the rest of the flowchart showing an example of the processing of the error correction device 200 according to the first embodiment.
  • FIG. 10A, FIG. 10B, and FIG. 10C are collectively referred to as FIG.
  • the error correction device 200 repeatedly executes the process of the flowchart shown in FIG.
  • the reception modulation symbol group information generation unit 210 generates reception modulation symbol group information. Specifically, the reception modulation symbol group information generation unit 210 performs the process of step ST1000 by performing the processes from step ST1001 to step ST1002 in the following process D. In step ST1001, the reception polarization multiplex symbol generation unit 211 included in the reception modulation symbol group information generation unit 210 generates a reception QAM symbol. Next, in step ST1002, the reception modulation symbol generation unit 212 included in the reception modulation symbol group information generation unit 210 generates reception modulation symbol group information. After step ST1002, the reception modulation symbol group information generation unit 210 ends process D. That is, after step ST1002, the reception modulation symbol group information generation unit 210 ends the process of step ST1000.
  • step ST1010 the hard determination candidate generation unit 220 generates the first hard determination candidate bit array information, the second hard determination candidate bit array information, and the third hard determination candidate bit array information. Specifically, the hard determination candidate generation unit 220 performs the process of step ST1010 by performing the processes from step ST1011 to step ST1013 in the following process E. In step ST1011, the first hard determination candidate generation unit 221 included in the hard determination candidate generation unit 220 generates the first hard determination candidate bit array information. Next, in step ST1012, the second hard determination candidate generation unit 222 included in the hard determination candidate generation unit 220 generates the second hard determination candidate bit array information.
  • step ST1013 the third hard determination candidate generation unit 223 included in the hard determination candidate generation unit 220 generates the third hard determination candidate bit array information.
  • the order of processing from step ST1011 to step ST1013 is arbitrary.
  • the hardness determination candidate generation unit 220 ends the process E. That is, after step ST1013, the hardness determination candidate generation unit 220 ends the process of step ST1010.
  • the soft determination information generation unit 230 After step ST1010, in step ST1020, the soft determination information generation unit 230 generates the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value sequence. Specifically, the soft determination information generation unit 230 performs the process of step ST1020 by performing the processes from step ST1021 to step ST1023 in the following process F.
  • the first soft determination information generation unit 231 included in the soft determination information generation unit 230 generates the first ex post L value sequence.
  • the second soft determination information generation unit 232 included in the soft determination information generation unit 230 generates the second ex post L value sequence.
  • the third soft determination information generation unit 233 included in the soft determination information generation unit 230 generates the third ex post L value sequence.
  • step ST1023 the soft determination information generation unit 230 ends the process F. That is, after step ST1023, the soft determination information generation unit 230 ends the process of step ST1020.
  • the order of processing from step ST1021 to step ST1023 is arbitrary. Further, the processing order of the processing in step ST1010 and the processing in step ST1020 is arbitrary.
  • step ST1030 the decoding unit 240 generates output information by performing multi-stage error correction processing. Specifically, the decoding unit 240 performs the process of step ST1030 by performing the processes from step ST1031 to step ST1036 in the following process G.
  • step ST1031 the soft determination error correction decoding unit 241 included in the decoding unit 240 generates the first received LSB information and the second received LSB information after inversion by performing the soft determination error correction process.
  • step ST1032 the selection unit 242 included in the decoding unit 240 generates the first received MSB information, the first received SSB information, and the second received SSB information. Specifically, the selection unit 242 performs the process of step ST1032 by performing the processes from step ST1041 to step ST1043 in the following process H.
  • step ST1041 the first selection unit 2421 included in the selection unit 242 generates the first received MSB information.
  • step ST1042 the second selection unit 2422 included in the selection unit 242 generates the first reception SSB information.
  • step ST1043 the third selection unit 2423 included in the selection unit 242 generates the second reception SSB information.
  • the selection unit 242 included in the decoding unit 240 ends the process H. That is, after step ST1043, the selection unit 242 included in the decoding unit 240 ends the process of step ST1032.
  • the order of processing from step ST1041 to step ST1043 is arbitrary.
  • step ST1033 the second output bit array generation unit 245 included in the decoding unit 240 generates the first received LSB information.
  • step ST1034 the probability distribution shaping decoding unit 244 included in the decoding unit 240 generates the first output bit array information.
  • step ST1035 the second output bit array generation unit 245 included in the decoding unit 240 generates the second output bit array information.
  • step ST1036 the output information generation unit 246 included in the decoding unit 240 generates output information.
  • step ST1036 the decoding unit 240 ends the process G. That is, after step ST1036, the decoding unit 240 ends the process of step ST1030.
  • step ST1050 the information output unit 290 outputs output information.
  • step ST1050 the error correction device 200 ends the processing of the flowchart shown in FIG. 10, and the error correction device 200 returns to the processing of step ST1000 and repeatedly executes the processing of the flowchart shown in FIG.
  • the error correction coding device 100 is a first unit composed of an input information acquisition unit 110 for acquiring input information and a bit array of m rows and N1 columns based on the input information acquired by the input information acquisition unit 110.
  • the first bit string group information which is the bit string group information and can be pulse amplitude modulated by using a combination of bit values of each column of the first bit string group information as a modulation symbol by using a predetermined first symbol mapping rule, and m.
  • Second bit column group information consisting of a bit array of rows and N2 columns, and pulse amplitude modulation using a combination of bit values in each column of the second bit column group information as a modulation symbol using a predetermined second symbol mapping rule.
  • the coding unit 120 that generates soft determination error correction frame information consisting of a bit array of m rows and N columns that combines possible second bit string group information, and the first symbol mapping rule or the second symbol mapping rule.
  • the combination of the bit values of each column of the soft judgment error correction frame information generated by the coding unit 120 is pulse amplitude modulated into a modulation symbol for each column of the soft judgment error correction frame information, so that from N modulation symbols.
  • a digital baseband modulation signal is generated based on the modulation symbol conversion unit 130 that generates the modulation symbol group information and the modulation symbol group information generated by the modulation symbol conversion unit 130, and the generated digital baseband modulation signal is output.
  • a transmission waveform shaping unit 140 is provided, and the coding unit 120 includes a first input bit array information consisting of a bit array of m-1 rows and N columns and one row based on the input information acquired by the input information acquisition unit 110.
  • the second input bit array information consisting of the bit array of N3 columns is generated, and the generated second input bit array information is used as a part of the first MSB information consisting of the bit array of 1 row N1 column in the first bit string group information.
  • a shaping bit consisting of a bit array of m-1 rows and N columns by storing in a predetermined area in the first row and performing a probability distribution shaping coding process on the generated first input bit array information.
  • the sequence information and separating the generated shaped bit array information By generating the sequence information and separating the generated shaped bit array information, it is composed of the first group bit array information consisting of a combination of N1 predetermined columns and the combination of N2 predetermined columns.
  • the second group bit array information is generated, and the bit array of the m-1th row in the first group bit array information is extracted from the generated first group bit array information from the bit array of 1 row N1 column.
  • Generates the first LSB information Then, the bit value of each column in the generated first LSB information and the bit value of each column in the information of the first row in the first bit string group information after storing the second input bit array information, which is the bit value in the first LSB information.
  • the first LSB information after inversion consisting of the bit array of 1 row N1 column is generated. Then, the generated first LSB information after inversion is stored in the m-th row in the first bit string group information, and the bit array in the m-1th row in the second group bit array information is extracted from the generated second group bit array information. By doing so, the second LSB information consisting of a bit array of 1 row and N2 columns is generated, the generated second LSB information is stored in the mth row of the second bit column group information, and the generated first LSB information after inversion and the generated first LSB information are generated.
  • a soft judgment parity bit is generated by performing a systematic soft judgment error correction coding process using the second LSB information, and the generated soft judgment parity bit is used as the second MSB information composed of a bit array of 1 row and N2 columns.
  • the generated first group bit array information is stored in the first row in the second bit string group information, and the first to m-2 rows in the first group bit array information are stored.
  • the first SSB information consisting of the bit array of m-2 rows and N1 columns is generated, and the generated first SSB information is stored in the first bit column group information from the second row to the m-1th row, and m
  • the bit array of m-2 row N2 column is extracted from the first row to m-2 row in the second group bit array information from the generated second group bit array information.
  • the second SSB information is generated, and the generated second SSB information is stored in the second bit string group information from the second row to the m-1th row to generate soft determination error correction frame information.
  • the error correction coding device 100 can reduce the number of bits to be protected by the soft determination error correction as compared with the conventional soft determination error correction coding process. Therefore, the error correction coding apparatus 100 can reduce the amount of calculation of the soft determination error correction coding process as compared with the conventional soft determination error correction coding process. Further, with this configuration, the error correction coding device 100 can keep the number of bits to be protected by the soft determination error correction constant even if the number of bits of the pulse amplitude modulation changes. Therefore, the error correction coding device 100 can make the calculation amount of the soft determination error correction coding process constant in the pulse amplitude modulation of an arbitrary number of bits. Therefore, the error correction coding device 100 does not need to change the program or processing circuit for performing the soft determination error correction coding process for each number of bits of the pulse amplitude modulation in the pulse amplitude modulation of a plurality of bits. ..
  • one combination of bit values composed of a bit array of m rows and 1 column is one-dimensional pulse amplitude modulated. It is a symbol mapping rule corresponding to only one modulation symbol, and the combination of bit values from the first row to the m-1th row in the bit array of m rows and 1 column corresponds to the binary reflection gray code.
  • the bit value in the m-th row is a symbol mapping rule in which the amplitude values of the modulation symbols are different values in the modulation symbols adjacent to each other, and the second symbol mapping rule is from the bit array of m rows and 1 column.
  • One combination of bit values is a symbol mapping rule corresponding to one modulated symbol modulated by one-dimensional pulse amplitude, from the first row to the m-1th row of a bit array of m rows and 1 column.
  • the combination of bit values is a combination corresponding to the binary reflection gray code, and the bit value on the m-th row is a value different from each other in the modulated symbols having the same amplitude value of the modulated symbols and adjacent to each other.
  • the modulation symbol in which the amplitude value of the modulation symbol is positive the modulation symbol in which the absolute value of the amplitude value of the modulation symbol is the smallest, and the modulation symbol in which the amplitude value of the modulation symbol is negative, the amplitude value of the modulation symbol It is configured to use a symbol mapping rule such that it is a symbol mapping rule having the same value as the modulation symbol having the smallest absolute value.
  • the error correction coding device 100 can improve the SNR. Therefore, the error correction coding device 100 can improve the accuracy of determination of the bit value in the error correction device 200.
  • the coding unit 120 has the first input bit array information and the second input based on the input information acquired by the input information acquisition unit 110.
  • the bit array information is generated, the bit value of the bit other than the bit corresponding to the input information is set to 0 in the first input bit array information or the second input bit array information, so that the first input bit array information is generated. And the second input bit array information are generated.
  • the error correction coding device 100 can generate soft determination error correction frame information for input information having an arbitrary number of bits.
  • the error correction coding device 100 generates the soft determination parity bit from the soft determination parity bit generated by the soft determination error correction coding unit 124 performing the systematic soft determination error correction coding process. It may be included in other soft judgment error correction frame information different from the soft judgment error correction frame information, instead of the soft judgment error correction frame information including the first LSB information and the second LSB information after inversion used in. For example, the other soft judgment error correction frame information is next to the soft judgment error correction frame information including the first LSB information and the second LSB information after inversion used by the error correction coding device 100 to generate the soft judgment parity bit. In addition, it is the soft determination error correction frame information generated by the error correction coding device 100.
  • the error correction coding device 100 can disperse the burst error that occurs in the transmission line 30.
  • the burst error referred to here is an error that occurs when a signal is transmitted through the transmission line 30 and is concentrated in a specific place of the signal due to fluctuations in the transmission line 30.
  • the error correction coding device 100 can reduce the deterioration of information after error correction by dispersing burst errors.
  • the error correction device 200 receives the received digital baseband modulation signal which is a signal based on the soft determination error correction frame information generated by the error correction coding device 100, and is based on the received digital baseband modulation signal.
  • the reception modulation symbol group information generation unit 210 that generates reception modulation symbol group information consisting of N reception modulation symbols, and the reception modulation symbol group information generation unit 210 based on the first symbol mapping rule or the second symbol mapping rule.
  • the first hard judgment candidate bit array information consisting of a bit array of 1 row N1 column and the first hard determination candidate bit array consisting of a bit array of m-2 rows N1 columns when m is 3 or more.
  • a hard judgment candidate generation unit 220 that generates 2 hard judgment candidate bit array information and a 3rd hard judgment candidate bit array information consisting of a bit array of m-2 rows and N2 columns when m is 3 or more, and a reception modulation symbol.
  • the reception modulation symbol group information generated by the group information generation unit 210 Based on the reception modulation symbol group information generated by the group information generation unit 210, the first posterior L value string consisting of N2 posterior L values corresponding to each column of the first row of the second bit string group information and the first A second posterior L value column consisting of N1 posterior L values corresponding to each column in the mth row of the bit column group information, and N2 posterior L values corresponding to each column in the mth row of the second bit column group information.
  • the soft judgment information generation unit 230 that generates the third posterior L value sequence consisting of the first hard judgment candidate bit sequence information, the second hard judgment candidate bit sequence information, and the second hard judgment candidate bit sequence information generated by the hard judgment candidate generation unit 220.
  • Multi-stage error correction processing based on the 3 hard determination candidate bit array information, the 1st posterior L value string, the 2nd posterior L value string, and the 3rd posterior L value string generated by the soft judgment information generation unit 230.
  • the decoding unit 240 is provided with a decoding unit 240 and an information output unit 290 that outputs the information generated by the decoding unit 240 performing the multi-stage error correction process as output information.
  • the decoding unit 240 performs a soft determination error correction process based on the first posterior L value string, the second posterior L value string, and the third posterior L value string, so that the decoding unit 240 corresponds to the first LSB information after inversion.
  • the first received LSB information after inversion consisting of the bit array of N1 column and the second received LSB information consisting of the bit array of 1 row N2 column corresponding to the second LSB information are generated, and the second decoding in the multi-stage error correction process is performed.
  • the decoding unit 240 has one line N corresponding to the first MSB information based on the first hard determination candidate bit sequence information and the first received LSB information after inversion.
  • the first received MSB information consisting of a bit array of one column is generated, and when m is 3 or more, it corresponds to the first SSB information based on the second hard determination candidate bit array information and the first received LSB information after inversion.
  • the first received SSB information consisting of the bit array of m-2 rows and N1 columns is generated, and when m is 3 or more, the second SSB information is used based on the third hard determination candidate bit array information and the second received LSB information.
  • the decoding unit 240 In the third decoding process in the multi-stage error correction process, the decoding unit 240 generates the second received SSB information consisting of the corresponding bit array of m-2 rows and N2 columns, and the decoding unit 240 of each column in the first received LSB information after inversion. By calculating the exclusive logical sum of the bit value and the bit value of each column in the first received MSB information corresponding to each column in the first received LSB information after inversion, the first received LSB corresponding to the first LSB information is calculated. In the fourth decoding process in the multi-stage error correction process that generates information, the decoding unit 240 refers to the first received SSB information, the second received SSB information, the first received LSB information, and the second received LSB information.
  • the decoding unit 240 By performing the probability distribution shaping / decoding process, the first output bit array information consisting of the bit array of m-1 rows and N columns corresponding to the first input bit array information is generated, and the fifth decoding in the multistage error correction process is performed.
  • the decoding unit 240 extracts the information of the predetermined area from the first received MSB information, and thereby, the second output composed of the bit array of 1 row and N3 columns corresponding to the second input bit array information.
  • the decoding unit 240 outputs the output information corresponding to the input information based on the first output bit array information and the second output bit array information.
  • the generated information output unit 290 is configured to output the output information generated by the decoding unit 240.
  • the error correction device 200 can reduce the number of bits to be protected by the soft determination error correction as compared with the conventional soft determination error correction coding process. Therefore, the error correction device 200 can reduce the amount of calculation of the soft determination error correction / decoding process as compared with the conventional soft determination error correction / decoding process. Further, with this configuration, the error correction device 200 can keep the number of bits to be protected by the soft determination error correction constant even if the number of bits of the pulse amplitude modulation changes. Therefore, the error correction device 200 can make the calculation amount of the soft determination error correction / decoding process constant in the pulse amplitude modulation of an arbitrary number of bits. Therefore, the error correction device 200 does not need to change the program or processing circuit for performing the soft determination error correction / decoding process for each number of bits of the pulse amplitude modulation in the pulse amplitude modulation of a plurality of bits.
  • the first symbol mapping rule is that one combination of bit values consisting of a bit array of m rows and 1 column is one-dimensional pulse amplitude modulated. It is a symbol mapping rule corresponding to one modulation symbol, and the combination of bit values from the first row to the m-1th row in the bit array of m rows and 1 column is the combination corresponding to the binary reflection gray code.
  • the bit value in the m-th row is a symbol mapping rule in which the amplitude values of the modulation symbols are different values in the modulation symbols adjacent to each other
  • the second symbol mapping rule is a bit consisting of a bit array of m rows and 1 column.
  • One combination of values is a symbol mapping rule corresponding to one modulated symbol with one-dimensional pulse amplitude modulation, and the bit values from the first row to the m-1th row in the bit array of m rows and 1 column.
  • the bit value on the m-th line is a different value from each other in the modulation symbols having the same amplitude value of the modulation symbols and adjacent to each other, and the modulation symbol.
  • the modulation symbols whose amplitude value is positive the modulation symbol whose absolute value of the amplitude value of the modulation symbol is the smallest, and the modulation symbol whose amplitude value of the modulation symbol is negative, the absolute value of the amplitude value of the modulation symbol.
  • It is configured to use a symbol mapping rule such that it is a symbol mapping rule having the same value as the modulation symbol having the minimum value.
  • the error correction device 200 can improve the SNR. Therefore, the error correction device 200 can improve the accuracy of determination of the bit value.
  • the transmission device 10 receives a signal based on the input information input to the transmission device 10.
  • a soft-judgment error correction frame data structure used in a communication system that transmits to the device 20 and the receiving device 20 receives a signal transmitted by the transmitting device 10 and generates output information corresponding to the input information based on the signal. Therefore, it is the first bit string group information consisting of the bit array of m rows and N1 columns, and the combination of the bit values of each column of the first bit string group information is modulated based on the predetermined first symbol mapping rule.
  • the first bit string group information that can be pulse amplitude modulated and the second bit string group information consisting of a bit array of m rows and N2 columns, which is the second bit string group information based on a predetermined second symbol mapping rule. It consists of a bit array of m rows and N columns in which a combination of bit values in each column is used as a modulation symbol and pulse amplitude modulation is possible, and the first row in the second bit string group information is the first row. It is generated by performing a systematic soft judgment error correction coding process using the bit value of each column in the mth row in the bit column group information and the bit value of each column in the mth row in the second bit column group information. The soft judgment parity bit is stored.
  • the error correction coding device 100 can reduce the number of bits to be protected by the soft judgment error correction as compared with the conventional soft judgment error correction coding process. can. Therefore, the error correction coding apparatus 100 can reduce the amount of calculation of the soft determination error correction coding process as compared with the conventional soft determination error correction coding process. Further, due to such a soft determination error correction frame data structure, the error correction coding device 100 keeps the number of bits to be protected by the soft determination error correction constant even if the number of bits of the pulse amplitude modulation changes. be able to. Therefore, the error correction coding device 100 can make the calculation amount of the soft determination error correction coding process constant in the pulse amplitude modulation of an arbitrary number of bits. Therefore, the error correction coding device 100 does not need to change the program or processing circuit for performing the soft determination error correction coding process for each number of bits of the pulse amplitude modulation in the pulse amplitude modulation of a plurality of bits. ..
  • the error correction device 200 can reduce the number of bits to be protected by the soft judgment error correction as compared with the conventional soft judgment error correction coding process. can. Therefore, the error correction device 200 can reduce the amount of calculation of the soft determination error correction / decoding process as compared with the conventional soft determination error correction / decoding process. Further, due to such a soft determination error correction frame data structure, the error correction device 200 can keep the number of bits to be protected by the soft determination error correction constant even if the number of bits of the pulse amplitude modulation changes. can. Therefore, the error correction device 200 can make the calculation amount of the soft determination error correction / decoding process constant in the pulse amplitude modulation of an arbitrary number of bits. Therefore, the error correction device 200 does not need to change the program or processing circuit for performing the soft determination error correction / decoding process for each number of bits of the pulse amplitude modulation in the pulse amplitude modulation of a plurality of bits.
  • the soft judgment error correction frame data structure of the soft judgment error correction frame information generated by the error correction coding device 100 is generated from a signal based on the soft judgment error correction frame information having the soft judgment error correction frame data structure.
  • the reception modulation symbol group information consisting of N reception modulation symbols is generated, and based on the generated reception modulation symbol group information, the first symbol mapping rule or the second symbol mapping rule is applied.
  • the first hard judgment candidate bit array information consisting of a bit array of 1 row N1 column and the second hard judgment candidate bit array information consisting of a bit array of m-2 rows N1 column when m is 3 or more are used.
  • a third hard judgment candidate bit array information consisting of m-2 rows and N2 columns is generated, and one row of the second bit string group information is generated based on the generated reception modulation symbol group information.
  • a first posterior L value column consisting of N2 posterior L values corresponding to each column of the eye and a second posterior L consisting of N1 posterior L values corresponding to each column in the mth row of the first bit column group information.
  • a value string and a third posterior L value string consisting of N2 posterior L values corresponding to each column in the mth row of the second bit column group information are generated, and the generated first hard judgment candidate bit array information, first Multi-stage error correction processing is performed based on the 2 hard judgment candidate bit array information, the 3rd hard judgment candidate bit array information, the 1st posterior L value string, the 2nd posterior L value string, and the 3rd posterior L value string. This enables error correction.
  • the soft determination error correction frame data structure contained in the soft determination error correction frame information generated by the error correction coding apparatus 100 is the first posterior L value string and the second posterior posterior in the first decoding process in the multistage error correction process.
  • the first received LSB information after inversion consisting of the bit array of 1 row N1 column and the bit array of 1 row N2 column.
  • a second received LSB information consisting of is generated, and in the second decoding process in the multi-stage error correction process, the bits of 1 row and N1 columns are based on the first hard determination candidate bit array information and the first received LSB information after inversion.
  • the first received MSB information consisting of an array is generated, and when m is 3 or more, from the bit array of m-2 rows and N1 columns based on the second hard determination candidate bit array information and the first received LSB information after inversion.
  • the first reception SSB information is generated, and when m is 3 or more, the second reception consisting of the bit array of m-2 rows and N2 columns based on the third hard determination candidate bit arrangement information and the second reception LSB information.
  • the bit value of each column in the first received LSB information after inversion and the first received MSB corresponding to each column in the first received LSB information after inversion are generated.
  • the first received LSB information is generated by calculating the exclusive logical sum with the bit value of each column in the information, and the first received SSB information and the second received SSB in the fourth decoding process in the multi-stage error correction process.
  • the first output bit array information consisting of the bit array of m-1 rows and N columns is generated.
  • the second output bit array information consisting of the bit array of 1 row and N3 columns is generated by extracting the information of the predetermined area from the first received MSB information.
  • the sixth decoding process in the multi-stage error correction process it is possible to generate output information corresponding to the input information based on the first output bit array information and the second output bit array information.
  • FIG. 28 is a configuration diagram showing an example of the configuration of the main part of the communication system 1c according to the modified example of the first embodiment.
  • the communication system 1c will be described as an optical communication system as an example, but the optical communication system is only an example, and the communication system 1c is limited to the optical communication system. It's not a thing.
  • the communication system 1c may be a communication system by wireless communication, metal communication, or the like.
  • the communication system 1c includes a transmission device 10c, a transmission line 30, and a reception device 20c.
  • the transmitting device 10 and the receiving device 20 according to the first embodiment are changed to the transmitting device 10c and the receiving device 20c.
  • FIG. 28 the same blocks as those shown in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted.
  • the transmission device 10c acquires the input information and outputs a signal based on the acquired input information. Since the communication system 1c shown in FIG. 28 is an optical communication system, the transmission device 10c shown in FIG. 28 is an optical transmission device that outputs an optical signal.
  • the transmission device 10c includes an error correction coding device 100c, a D / A converter 11, a transmission light source 12, and an optical modulator 13.
  • the error correction coding device 100 according to the first embodiment is changed to the error correction coding device 100c.
  • the error correction coding device 100c acquires input information input from the outside and generates a digital baseband modulation signal based on the acquired input information.
  • the error correction coding device 100c outputs the generated digital baseband modulation signal to the D / A converter 11.
  • the receiving device 20c receives the signal output by the transmitting device 10c via the transmission line 30, generates output information corresponding to the input information based on the signal, and outputs the generated output information. Since the communication system 1c shown in FIG. 28 is an optical communication system, the receiving device 20c shown in FIG. 28 is an optical receiving device that receives an optical signal.
  • the receiving device 20c includes a receiving light source 22, an optical receiver 21, an A / D converter 23, and an error correction device 200c. In the receiving device 20c, the error correcting device 200 according to the first embodiment is changed to the error correcting device 200c.
  • the error correction device 200c receives the received digital baseband modulation signal output by the A / D converter 23, generates output information corresponding to the input information based on the received digital baseband modulation signal, and generates the generated output. Output information.
  • FIG. 29 is a configuration diagram showing an example of the configuration of the main part of the error correction coding device 100c according to the modified example of the first embodiment.
  • the error correction coding device 100c includes an input information acquisition unit 110, a coding unit 120c, a modulation symbol conversion unit 130, and a transmission waveform shaping unit 140.
  • the coding unit 120 according to the first embodiment is changed to the coding unit 120c.
  • the same blocks as those shown in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted.
  • the coding unit 120c generates soft determination error correction frame information by combining the first bit string group information and the second bit string group information based on the input information acquired by the input information acquisition unit 110.
  • FIG. 30 is a configuration diagram showing an example of the configuration of the main part of the coding unit 120c according to the modified example of the first embodiment.
  • the coding unit 120c includes an input bit array information generation unit 121c, a probability distribution shaping coding unit 122, a bit inversion unit 123, and a soft determination error correction coding unit 124c.
  • the coding unit 120c includes the input bit array information generation unit 121 and the soft determination error correction coding unit 124 included in the coding unit 120 according to the first embodiment, and the input bit array information generation unit 121c and the soft judgment error correction coding unit 124. It has been changed to the part 124c.
  • the input bit array information generation unit 121 according to the first embodiment has a first input bit array information consisting of a bit array of m-1 rows and N columns and a first bit array consisting of a bit array of 1 row and N3 columns. It generated 2 input bit array information.
  • the input bit array information generation unit 121c adds 1 row N4 column (N4 is 1 or more and smaller than N2) in addition to the first input bit array information and the second input bit array information. It generates third input bit array information consisting of a bit array of natural numbers).
  • the input bit array information generation unit 121c is a third unit composed of a first input bit array information, a second input bit array information, and a bit array of 1 row and N4 columns based on the input information acquired by the input information acquisition unit 110. Generate input bit array information.
  • the input bit array information generation unit 121c uses the input information to obtain the first input bit array information and the first input bit array information. 2 Extracting each of the input bit array information and the third input bit array information, or separating the input information into the first input bit array information, the second input bit array information, and the third input bit array information. As a result, the first input bit array information, the second input bit array information, and the third input bit array information are generated.
  • the input bit array information generation unit 121c uses the generated second input bit array information as one of the first MSB information composed of a bit array of 1 row and N1 columns. As a part, it is stored in the second input bit area in the first bit string group information. Further, the input bit array information generation unit 121c uses the generated third input bit array information as a part of the second MSB information composed of the bit array of 1 row and N2 columns in the first row of the second bit string group information. It is stored in a predetermined area (hereinafter referred to as "third input bit area").
  • the input bit array information generation unit 121c stores the third input bit array information in the third input bit area of Dv [1] [2], which is the bit array space in which the second MSB is stored. do.
  • the third input bit region will be described as assuming that it is D [1] [2] [1: N4].
  • the probability distribution shaping coding unit 122 is composed of a bit array of m-1 rows and N columns by performing a probability distribution shaping coding process on the first input bit array information generated by the input bit array information generation unit 121c. Generates formatted bit array information.
  • the input bit array information generation unit 121c A soft determination parity bit is generated by performing a systematic soft determination error correction coding process using the third input bit array information stored in the third input bit region of the second MSB.
  • the soft judgment error correction coding unit 124c stores the generated soft judgment parity bit in a predetermined area (hereinafter referred to as “soft judgment parity area”) different from the third input bit area in the second MSB information. do.
  • the soft determination error correction coding unit 124c is a bit value of each column in Dv [m] [1] storing the first LSB information after inversion B [m] [1] [1: N1].
  • B [m] [2] [1: N2] which is the bit value of each column in Dv [m] [2] storing the second LSB information
  • B [1] [2] [1: N4] which are the bit values of each column in [1: N4]
  • the soft judgment parity bit is performed by performing a systematic soft judgment error correction coding process. To generate.
  • the soft determination error correction coding unit 124c stores the generated soft determination parity bit in the soft determination parity region of Dv [1] [2], which is a bit array space in which the second MSB is stored.
  • the soft determination parity region will be described as assuming that it is D [1] [2] [N4 + 1: N2].
  • the coding unit 120c stores the soft determination error correction frame information in the bit array space Dv [1: m] [1: 2], thereby providing the soft determination error correction frame information. To generate.
  • the coding unit 120c uses the bit value of each column in Dv [m] [1] and the bit value of each column in Dv [m] [2] to correct the systematic softness determination error. It performs coding processing. Therefore, the bits to be protected by the soft judgment error correction coding process include the least significant bit of each column in Dd [1: 2] and the third input bit array information in the soft judgment error correction frame information. Only D [1] [2] [1: N4] are stored. Therefore, the coding unit 120c can reduce the number of bits to be protected by the soft determination error correction as compared with the conventional soft determination error correction coding process.
  • the functions of the input information acquisition unit 110, the coding unit 120c, the modulation symbol conversion unit 130, and the transmission waveform shaping unit 140 included in the error correction coding device 100c according to the modification of the first embodiment are carried out. It may be realized by the processor 501 and the memory 502 in the hardware configuration shown in FIGS. 5A and 5B in the first embodiment, or may be realized by the processing circuit 503.
  • FIG. 31A is a part of a flowchart showing an example of processing of the error correction coding apparatus 100c according to the modified example of the first embodiment.
  • FIG. 31B is another part of the flowchart showing an example of the processing of the error correction coding apparatus 100c according to the modified example of the first embodiment.
  • FIG. 31C is the rest of the flowchart showing an example of the processing of the error correction coding apparatus 100c according to the modified example of the first embodiment.
  • FIG. 31A, FIG. 31B, and FIG. 31C are collectively referred to as FIG. 31.
  • the error correction coding device 100c repeatedly executes the process of the flowchart shown in FIG.
  • step ST610 in the flowchart shown in FIG. 6 is changed to step ST3110.
  • the same processing as the processing of the flowchart shown in FIG. 6 is designated by the same reference numerals and the description thereof will be omitted.
  • the error correction coding device 100c performs the process of step ST601.
  • the coding unit 120c generates soft determination error correction frame information. Specifically, in the following process M, the coding unit 120c performs the processes from step ST3111 to step ST3112, the processes from step ST612 to step ST616, and the processes from step ST3117 to step ST3118. The process of step ST3110 is performed.
  • step ST3111 the input bit array information generation unit 121c included in the coding unit 120c generates the first input bit array information, the second input bit array information, and the third input bit array information.
  • step ST3112 the input bit array information generation unit 121c included in the coding unit 120c stores the third input bit array information in the third input bit region of Dv [1] [2].
  • step ST3112 the coding unit 120c performs the processes from ST612 to ST616.
  • the soft determination error correction coding unit 124c included in the coding unit 120c is the bit value of each column in Dv [m] [1] and each column in Dv [m] [2].
  • the systematic softness determination error correction coding process is performed. Generates a determination parity bit.
  • the soft determination error correction coding unit 124c included in the coding unit 120c stores the soft determination parity bit in the soft determination parity region Dv [1] [2] [N4 + 1]. ..
  • the coding unit 120c ends the process M. That is, after step ST3118, the coding unit 120c ends the process of step ST3110.
  • step ST3110 the error correction coding device 100c performs the processes from step ST620 to step ST630.
  • step ST630 the error correction coding device 100c ends the processing of the flowchart shown in FIG. 31, and the error correction coding device 100c returns to the processing of step ST601 and repeatedly executes the processing of the flowchart shown in FIG. ..
  • FIG. 32 is a configuration diagram showing an example of the configuration of the main part of the error correction device 200c according to the modified example of the first embodiment.
  • the error correction device 200c includes a reception modulation symbol group information generation unit 210, a hard determination candidate generation unit 220, a soft determination information generation unit 230, a decoding unit 240c, and an information output unit 290.
  • the decoding unit 240 according to the first embodiment is changed to the decoding unit 240c.
  • FIG. 32 the same blocks as those shown in FIG. 7 are designated by the same reference numerals, and the description thereof will be omitted.
  • the decoding unit 240c is a first hard judgment candidate bit array information, a second hard judgment candidate bit array information, a third hard judgment candidate bit array information, and a soft judgment information generation unit generated by the hard judgment candidate generation unit 220.
  • Output information is generated by performing multi-stage error correction processing based on the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value string generated by 230.
  • FIG. 33 is a configuration diagram showing an example of the configuration of the main part of the decoding unit 240c according to the modified example of the first embodiment.
  • the decoding unit 240c includes a soft determination error correction decoding unit 241c, a selection unit 242, a receiving side bit inversion unit 243, a probability distribution shaping decoding unit 244, a second output bit array generation unit 245, an output information generation unit 246c, and a third.
  • the output bit array generation unit 260 is provided.
  • a third output bit array generation unit 260 is added to the configuration of the decoding unit 240 according to the first embodiment, and the soft determination error correction decoding unit 241 and the output information generation unit 246 according to the first embodiment are added. , Soft judgment error correction decoding unit 241c and output information generation unit 246c.
  • FIG. 33 the same blocks as those shown in FIG. 8 are designated by the same reference numerals, and the description thereof will be omitted.
  • the soft determination error correction decoding unit 241c performs the first decoding process in the multistage error correction process. Specifically, the soft determination error correction decoding unit 241c performs soft determination error correction processing using the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value sequence. More specifically, the soft determination error correction / decoding unit 241c is a post-L value string corresponding to B [1] [2] [1: N4], which is the third input bit sequence information of the second received MSB information. L [1] [2] [1: N4], which is a post-L value string corresponding to B [1] [2] [N4 + 1: N2] which is a soft determination parity bit in the second received MSB information. Soft judgment error using 1] [2] [N4 + 1: N2], Lv [m] [1] which is the second posterior L value sequence, and Lv [m] [2] which is the third posterior L value sequence. Perform correction processing.
  • the soft judgment error correction decoding unit 241c performs the soft judgment error correction processing, and the first received LSB information after inversion composed of a bit array of 1 row and N1 columns corresponding to the first LSB information after inversion generated by the bit inversion unit 123. To generate. Further, the soft determination error correction decoding unit 241c performs the soft determination error correction processing, and the second reception LSB composed of a bit array of 1 row and N2 columns corresponding to the second LSB information generated by the probability distribution shaping coding unit 122. Generate information.
  • the soft determination error correction / decoding unit 241c performs the soft determination error correction processing, so that the input bit array information generation unit 121c has a row of 1 row and N2 columns corresponding to the second MSB information including the third input bit array information generated by the input bit array information generation unit 121c. Generates second received MSB information consisting of a bit array.
  • Each process from the second decoding process to the fifth decoding process in the multi-stage error correction process is the same as that in the first embodiment, and thus the description thereof will be omitted.
  • the third output bit array generation unit 260 performs the eighth decoding process in the multi-stage error correction process. Specifically, the third output bit array generation unit 260 extracts the information of the area corresponding to the third input bit area in the second MSB information from the second received MSB information, thereby performing the third input bit array. Generates third output bit array information consisting of a bit array of 1 row and N4 columns corresponding to the information. More specifically, for example, the third output bit array generation unit 260 extracts the bit values from the first column to the N4th column of the second received MSB information to obtain the third output bit array information. Generate.
  • the output information generation unit 246c performs the sixth decoding process in the multi-stage error correction process. Specifically, the output information generation unit 246c generates output information corresponding to the input information based on the third output bit array information in addition to the first output bit array information and the second output bit array information.
  • Each function of the above may be realized by the processor 901 and the memory 902 in the hardware configuration shown in FIGS. 9A and 9B in the first embodiment, or may be realized by the processing circuit 903. There may be.
  • FIG. 34A is a part of a flowchart showing an example of processing of the error correction device 200c according to the modified example of the first embodiment.
  • FIG. 34B is another part of the flowchart showing an example of the processing of the error correction device 200c according to the modified example of the first embodiment.
  • FIG. 34C is the rest of the flowchart showing an example of processing of the error correction device 200c according to the modified example of the first embodiment.
  • FIG. 34A, FIG. 34B, and FIG. 34C are collectively referred to as FIG. 34.
  • the error correction device 200c repeatedly executes the process of the flowchart shown in FIG. 34.
  • step ST1030 in the flowchart shown in FIG. 10 is changed to step ST3430.
  • the same processing as the processing of the flowchart shown in FIG. 10 is designated by the same reference numerals and description thereof will be omitted.
  • the error correction device 200c performs the processes from step ST1000 to step ST1020.
  • step ST3430 the decoding unit 240c generates output information by performing multi-stage error correction processing. Specifically, in the following process N, the decoding unit 240c performs the process of step ST3431, the process of steps ST1032 to ST1036, and the process of steps ST3436 to ST3437 to perform the process of step ST3430. conduct.
  • step ST3431 the soft determination error correction decoding unit 241c included in the decoding unit 240c performs the soft determination error correction process to perform the first received LSB information, the second received LSB information, and the second reception after inversion. Generate MSB information.
  • the decoding unit 240c performs the processes from step ST1032 to step ST1035.
  • step ST3436 the third output bit array generation unit 260 included in the decoding unit 240c generates the third output bit array information.
  • step ST3436 in step ST3437, the output information generation unit 246c included in the decoding unit 240c generates output information.
  • step ST3437 the decoding unit 240c ends the process N. That is, after step ST3437, the decoding unit 240c ends the process of step ST3430.
  • step ST3430 the error correction device 200c performs the process of step ST1050.
  • step ST1050 the error correction device 200c ends the process of the flowchart shown in FIG. 34, and the error correction device 200c returns to the process of step ST1000 and repeatedly executes the process of the flowchart shown in FIG. 34.
  • the error correction coding device 100c is a first unit composed of an input information acquisition unit 110 for acquiring input information and a bit array of m rows and N1 columns based on the input information acquired by the input information acquisition unit 110.
  • the first bit string group information which is the bit string group information and can be pulse amplitude modulated by using a combination of bit values of each column of the first bit string group information as a modulation symbol by using a predetermined first symbol mapping rule, and m.
  • Second bit column group information consisting of a bit array of rows and N2 columns, and pulse amplitude modulation using a combination of bit values in each column of the second bit column group information as a modulation symbol using a predetermined second symbol mapping rule.
  • the coding unit 120c that generates soft judgment error correction frame information consisting of a bit array of m rows and N columns that combines possible second bit string group information, and the first symbol mapping rule or the second symbol mapping rule.
  • the combination of the bit values of each column of the soft judgment error correction frame information generated by the coding unit 120c is pulsed amplitude-modulated to the modulation symbol for each column of the soft judgment error correction frame information, from N modulation symbols.
  • a digital baseband modulation signal is generated based on the modulation symbol conversion unit 130 that generates the modulation symbol group information and the modulation symbol group information generated by the modulation symbol conversion unit 130, and the generated digital baseband modulation signal is output.
  • a transmission waveform shaping unit 140 is provided, and the coding unit 120c includes a first input bit array information consisting of a bit array of m-1 rows and N columns and one row based on the input information acquired by the input information acquisition unit 110.
  • the second input bit array information consisting of the bit array of N3 columns is generated, and the generated second input bit array information is used as a part of the first MSB information consisting of the bit array of 1 row N1 column in the first bit string group information.
  • a shaping bit consisting of a bit array of m-1 rows and N columns by storing in a predetermined area in the first row and performing a probability distribution shaping coding process on the generated first input bit array information.
  • the sequence information and separating the generated shaped bit array information By generating the sequence information and separating the generated shaped bit array information, it is composed of the first group bit array information consisting of a combination of N1 predetermined columns and the combination of N2 predetermined columns.
  • the second group bit array information is generated, and the bit array of the m-1th row in the first group bit array information is extracted from the generated first group bit array information from the bit array of 1 row N1 column.
  • 1st LSB information The bit value of each column in the generated first LSB information and the bit value of each column in the information of the first row in the first bit string group information after storing the second input bit array information.
  • the first LSB after inversion consisting of the bit array of 1 row N1 column.
  • Information is generated, the generated first LSB information after inversion is stored in the m-th row in the first bit string group information, and from the generated second group bit array information, the bits in the m-1th row in the second group bit array information.
  • the second LSB information consisting of a bit array of 1 row and N2 columns is generated, the generated second LSB information is stored in the mth row of the second bit column group information, and the generated first LSB information after inversion is used.
  • a soft judgment parity bit is generated by performing a systematic soft judgment error correction coding process using the generated second LSB information, and the generated soft judgment parity bit is composed of a bit array of 1 row and N2 columns. It is stored as the second MSB information in the first row in the second bit string group information, and when m is 3 or more, from the generated first group bit array information, the first to m-2 rows in the first group bit array information. By extracting up to the eyes, the first SSB information consisting of the bit array of m-2 rows and N1 columns is generated, and the generated first SSB information is stored in the first bit column group information from the second row to the m-1th row.
  • the m-2 row and N2 column are obtained by extracting the first row to the m-2 row in the second group bit sequence information from the generated second group bit sequence information. It is configured to generate soft judgment error correction frame information by generating the second SSB information consisting of a bit array and storing the generated second SSB information from the second row to the m-1th row in the second bit string group information. bottom.
  • the coding unit 120c adds the first input bit array information and the second input bit array information based on the input information acquired by the input information acquisition unit 110. Then, the third input bit array information consisting of the bit array of 1 row N4 column is generated, and the generated 3rd input bit array information is used as a part of the second MSB information consisting of the bit array of 1 row N2 column as the second bit string.
  • a third input bit stored in a predetermined area of the first line of the group information, and stored as a part of the second MSB information in addition to the generated first LSB information after inversion and the generated second LSB information.
  • a soft judgment parity bit is generated by performing a systematic soft judgment error correction coding process using the sequence information, and the generated soft judgment parity bit is used as the second bit string of the first row in the second bit string group information.
  • the soft judgment error correction frame information is generated by storing the group information in a predetermined area different from the area in which the group information is stored.
  • the error correction coding device 100c can reduce the number of bits to be protected by the soft determination error correction as compared with the conventional soft determination error correction coding process. Therefore, the error correction coding apparatus 100c can reduce the amount of calculation of the soft determination error correction coding process as compared with the conventional soft determination error correction coding process. Further, with this configuration, the error correction coding device 100c can keep the number of bits to be protected by the soft determination error correction constant even if the number of bits of the pulse amplitude modulation changes. Therefore, the error correction coding device 100c can make the calculation amount of the soft determination error correction coding process constant in the pulse amplitude modulation of an arbitrary number of bits. Therefore, the error correction coding device 100c does not need to change the program or processing circuit for performing the soft determination error correction coding process for each number of bits of the pulse amplitude modulation in the pulse amplitude modulation of a plurality of bits. ..
  • the error correction coding device 100c transmits the third input bit array information to the error correction device 200c in addition to the first input bit array information and the second input bit array information. Therefore, it is possible to increase the effective information in one soft determination error correction frame information as compared with the error correction coding device 100 according to the first embodiment. Therefore, the error correction coding device 100c can efficiently transmit information to the error correction device 200c as compared with the error correction coding device 100 according to the first embodiment.
  • the error correction device 200c receives the received digital baseband modulation signal which is a signal based on the soft determination error correction frame information generated by the error correction coding device 100c, and receives the received digital baseband modulation signal.
  • Receive modulation symbol group information generation unit 210 that generates reception modulation symbol group information consisting of N reception modulation symbols based on, and reception modulation symbol group information generation based on the first symbol mapping rule or the second symbol mapping rule. Using the reception modulation symbol group information generated by the unit 210, from the first hard judgment candidate bit array information consisting of a bit array of 1 row N1 column and the bit array of m-2 row N1 column when m is 3 or more.
  • the hard judgment candidate generation unit 220 that generates the second hard judgment candidate bit array information, and the third hard judgment candidate bit array information consisting of the bit array of m-2 rows and N2 columns when m is 3 or more, and the reception Based on the received modulation symbol group information generated by the modulation symbol group information generation unit 210, a first posterior L value string consisting of N2 posterior L values corresponding to each column of the first row of the second bit string group information, and A second posterior L value column consisting of N1 posterior L values corresponding to each column in the mth row of the first bit column group information, and N2 posterior L values corresponding to each column in the mth row of the second bit column group information.
  • the soft judgment information generation unit 230 that generates the third posterior L value sequence consisting of L values, the first hard judgment candidate bit sequence information generated by the hard judgment candidate generation unit 220, the second hard judgment candidate bit sequence information, and , Third hard determination candidate bit array information, and multi-stage error based on the first posterior L value sequence, the second posterior L value string, and the third posterior L value string generated by the soft determination information generation unit 230.
  • the first decoding process in the multi-stage error correction process is provided with a decoding unit 240c that performs correction processing and an information output unit 290 that outputs information generated by the decoding unit 240c performing multi-stage error correction processing as output information.
  • the decoding unit 240c corresponds to the first LSB information after inversion by performing soft determination error correction processing based on the first posterior L value sequence, the second posterior L value string, and the third posterior L value string.
  • the first received LSB information after inversion consisting of a bit array of 1 row N1 column and the second received LSB information consisting of a bit array of 1 row N2 column corresponding to the second LSB information are generated, and the first in the multi-stage error correction process. 2
  • the decoding unit 240c receives the first MSB information based on the first hard determination candidate bit sequence information and the first received LSB information after inversion.
  • the first received MSB information consisting of a bit array of 1 row and N1 columns corresponding to the information is generated, and when m is 3 or more, based on the second hard determination candidate bit array information and the first received LSB information after inversion, the first received MSB information is generated.
  • the first received SSB information consisting of the bit array of m-2 rows and N1 columns corresponding to the first SSB information is generated, and when m is 3 or more, it is based on the third hard determination candidate bit array information and the second received LSB information.
  • the second reception SSB information consisting of the bit array of m-2 rows and N2 columns corresponding to the second SSB information is generated, and in the third decoding process in the multi-stage error correction process, the decoding unit 240c receives the first after inversion.
  • the first LSB information can be obtained.
  • the corresponding first received LSB information is generated, and in the fourth decoding process in the multistage error correction process, the decoding unit 240c generates the first received SSB information, the second received SSB information, the first received LSB information, and the second.
  • the decoding unit 240c extracts information in a predetermined area from the first received MSB information, so that the bits of 1 row and N3 columns corresponding to the second input bit array information are used.
  • the second output bit array information composed of the array is generated, and in the sixth decoding process in the multistage error correction process, the decoding unit 240c receives the input information based on the first output bit array information and the second output bit array information.
  • the output information corresponding to the above is generated, and the information output unit 290 is configured to output the output information generated by the decoding unit 240c.
  • the error correction device 200c has the decoding unit 240c, in the first decoding process in the multi-stage error correction process, the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value sequence.
  • the first received LSB information after inversion consisting of a bit array of 1 row and N1 columns corresponding to the first LSB information after inversion, and one row corresponding to the second LSB information.
  • the second received MSB information consisting of the 1 row N2 column bit array corresponding to the second MSB information is generated, and the eighth decoding process in the multistage error correction process is performed.
  • the third output bit array information consisting of the bit array of 1 row N4 column corresponding to the 3rd input bit array information is generated.
  • output information corresponding to the input information is generated based on the third output bit array information in addition to the first output bit array information and the second output bit array information. It was configured as follows.
  • the error correction device 200c can reduce the number of bits to be protected by the soft determination error correction as compared with the conventional soft determination error correction coding process. Therefore, the error correction device 200c can reduce the amount of calculation of the soft determination error correction / decoding process as compared with the conventional soft determination error correction / decoding process. Further, with this configuration, the error correction device 200c can keep the number of bits to be protected by the soft determination error correction constant even if the number of bits of the pulse amplitude modulation changes. Therefore, the error correction device 200c can make the calculation amount of the soft determination error correction / decoding process constant in the pulse amplitude modulation of an arbitrary number of bits. Therefore, the error correction device 200c does not need to change the program or processing circuit for performing the soft determination error correction / decoding process for each number of bits of the pulse amplitude modulation in the pulse amplitude modulation of a plurality of bits.
  • the error correction device 200c has a second output bit array information in addition to the first output bit array information and the second output bit array information corresponding to the first input bit array information and the second input bit array information.
  • the third output bit array information corresponding to the three input bit array information can be restored by multi-stage error correction processing. Therefore, the error correction device 200c increases the effective information to be restored from the received digital baseband modulation signal, which is a signal based on one soft determination error correction frame information, as compared with the error correction device 200 according to the first embodiment. be able to. Therefore, the error correction device 200c can receive information more efficiently than the error correction device 200 according to the first embodiment.
  • Embodiment 2 The configuration of the main part of the communication system 1a according to the second embodiment will be described with reference to FIG.
  • FIG. 11 is a configuration diagram showing an example of the configuration of the main part of the communication system 1a according to the second embodiment.
  • the communication system 1a will be described as an optical communication system as an example, but the optical communication system is only an example, and the communication system 1a is not limited to the optical communication system. ..
  • the communication system 1a may be a communication system by wireless communication, metal communication, or the like.
  • the communication system 1a includes a transmission device 10a, a transmission line 30, and a reception device 20a.
  • the transmitting device 10 and the receiving device 20 according to the first embodiment are changed to the transmitting device 10a and the receiving device 20a.
  • FIG. 11 the same blocks as those shown in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted.
  • the transmission device 10a acquires the input information and outputs a signal based on the acquired input information. Since the communication system 1a shown in FIG. 11 is an optical communication system, the transmission device 10a shown in FIG. 11 is an optical transmission device that outputs an optical signal.
  • the transmission device 10a includes an error correction coding device 100a, a D / A converter 11, a transmission light source 12, and an optical modulator 13.
  • the error correction coding device 100 according to the first embodiment is changed to the error correction coding device 100a.
  • the error correction coding device 100a acquires input information input from the outside and generates a digital baseband modulation signal based on the acquired input information.
  • the error correction coding device 100a outputs the generated digital baseband modulation signal to the D / A converter 11.
  • the receiving device 20a receives the signal output by the transmitting device 10a via the transmission line 30, generates output information corresponding to the input information based on the signal, and outputs the generated output information. Since the communication system 1a shown in FIG. 11 is an optical communication system, the receiving device 20a shown in FIG. 11 is an optical receiving device that receives an optical signal.
  • the receiving device 20a includes a receiving light source 22, an optical receiver 21, an A / D converter 23, and an error correction device 200a.
  • the error correcting device 200 according to the first embodiment is changed to the error correcting device 200a.
  • the error correction device 200a receives the received digital baseband modulation signal output by the A / D converter 23, generates output information corresponding to the input information based on the received digital baseband modulation signal, and generates the generated output. Output information.
  • FIG. 12 is a configuration diagram showing an example of the configuration of the main part of the error correction coding device 100a according to the second embodiment.
  • the error correction coding device 100a includes an input information acquisition unit 110, a coding unit 120a, a modulation symbol conversion unit 130, and a transmission waveform shaping unit 140.
  • the coding unit 120 according to the first embodiment is changed to the coding unit 120a.
  • FIG. 12 the same blocks as those shown in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted.
  • the coding unit 120a generates soft determination error correction frame information by combining the first bit string group information and the second bit string group information based on the input information acquired by the input information acquisition unit 110.
  • FIG. 13 is a configuration diagram showing an example of the configuration of the main part of the coding unit 120a according to the second embodiment.
  • the coding unit 120a includes an input bit array information generation unit 121, a probability distribution shaping coding unit 122, a bit inversion unit 123, a soft determination error correction coding unit 124, and a hard determination error correction coding unit 125.
  • the coding unit 120a is a configuration in which the hard determination error correction coding unit 125 is added to the configuration of the coding unit 120 according to the first embodiment.
  • the same blocks as those shown in FIG. 3 are designated by the same reference numerals, and the description thereof will be omitted.
  • the rigid determination error correction coding unit 125 uses the first input bit array information generated by the input bit array information generation unit 121 and the second input bit array information generated by the input bit array information generation unit 121 to form an organization. Target hardness determination error correction Coding processing is performed.
  • the rigid determination error correction coding unit 125 includes the first input bit array information generated by the input bit array information generation unit 121, the first SSB information, the second SSB information, and the second LSB information generated by the probability distribution shaping coding unit 122.
  • the systematic hardness determination error correction coding process may be performed using the first LSB information.
  • the rigid determination error correction coding unit 125 includes the first input bit array information generated by the input bit array information generation unit 121, the first SSB information and the second SSB information generated by the probability distribution shaping coding unit 122, and The systematic hardness determination error correction coding process may be performed using the second LSB information and the first LSB information after inversion generated by the bit inversion unit 123.
  • FIG. 13 shows the first input bit array information generated by the input bit array information generation unit 121 and the first SSB information and the second SSB information generated by the probability distribution shaping coding unit 122 by the rigid determination error correction coding unit 125. It is a figure which shows the case where the systematic hardness determination error correction coding process is performed using the 2nd LSB information and the 1st LSB information.
  • the hard judgment error correction coding unit 125 generates a hard judgment parity bit by performing a systematic hard judgment error correction coding process, and uses the generated hard judgment parity bit as a part of the first MSB information as a first bit string.
  • the rigid determination error correction coding unit 125 stores the generated rigid determination parity bit in the rigid determination parity region of Dv [1] [1], which is a bit array space in which the first MSB is stored. do.
  • the rigid determination parity region will be described as assuming that it is D [1] [1] [N3 + 1: N1].
  • a BCH code, a Reed-Solomon code, or the like is used as the systematic hardness determination error correction coding process.
  • the functions of the input information acquisition unit 110, the coding unit 120a, the modulation symbol conversion unit 130, and the transmission waveform shaping unit 140 included in the error correction coding device 100a according to the second embodiment are provided in the first embodiment. It may be realized by the processor 501 and the memory 502 in the hardware configuration shown in FIGS. 5A and 5B, or may be realized by the processing circuit 503.
  • FIG. 14A is a part of a flowchart showing an example of processing of the error correction coding apparatus 100a according to the second embodiment.
  • FIG. 14B is another part of the flowchart showing an example of the processing of the error correction coding apparatus 100a according to the second embodiment.
  • FIG. 14C is the rest of the flowchart showing an example of the processing of the error correction coding apparatus 100a according to the second embodiment.
  • FIG. 14A, FIG. 14B, and FIG. 14C are collectively referred to as FIG.
  • the error correction coding device 100a repeatedly executes the process of the flowchart shown in FIG.
  • step ST610 in the flowchart shown in FIG. 6 is changed to step ST1410.
  • the rigid determination error correction coding unit 125 generated the first input bit array information generated by the input bit array information generation unit 121 and the probability distribution shaping coding unit 122. It shows the operation when the systematic rigid determination error correction coding process is performed by using the 1st SSB information, the 2nd SSB information, the 2nd LSB information, and the 1st LSB information.
  • the same processing as the processing of the flowchart shown in FIG. 6 is designated by the same reference numerals, and the description thereof will be omitted.
  • the error correction coding device 100a performs the process of step ST601.
  • the coding unit 120a generates soft determination error correction frame information.
  • the coding unit 120a performs the process of step ST1410 by performing the processes from step ST611 to step ST618 and the processes from step ST1411 to step ST1412 in the following process I.
  • the coding unit 120a performs the processes from step ST611 to step ST614.
  • the rigid determination error correction coding unit 125 included in the coding unit 120a includes the first input bit arrangement information, the first SSB information, the second SSB information, the second LSB information, and the first LSB. Using the information, the systematic hard judgment error correction coding process is performed.
  • the hard determination error correction coding unit 125 included in the coding unit 120a stores the hard determination parity bit in the hard determination parity region of Dv [1] [1].
  • the coding unit 120a performs the processes from step ST615 to step ST618.
  • the coding unit 120a ends process I. That is, after step ST618, the coding unit 120a ends the process of step ST1410.
  • step ST1410 the error correction coding device 100a performs the processes from step ST620 to step ST630.
  • step ST630 the error correction coding device 100a ends the processing of the flowchart shown in FIG. 14, and the error correction coding device 100a returns to the processing of step ST601 and repeatedly executes the processing of the flowchart shown in FIG. ..
  • FIG. 15 is a configuration diagram showing an example of the configuration of the main part of the error correction device 200a according to the second embodiment.
  • the error correction device 200a includes a reception modulation symbol group information generation unit 210, a hard determination candidate generation unit 220, a soft determination information generation unit 230, a decoding unit 240a, and an information output unit 290.
  • the decoding unit 240 according to the first embodiment is changed to the decoding unit 240a.
  • FIG. 15 the same blocks as those shown in FIG. 7 are designated by the same reference numerals, and the description thereof will be omitted.
  • the decoding unit 240a is a first hard judgment candidate bit array information, a second hard judgment candidate bit array information, a third hard judgment candidate bit array information, and a soft judgment information generation unit generated by the hard judgment candidate generation unit 220.
  • Output information is generated by performing multi-stage error correction processing based on the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value string generated by 230.
  • FIG. 16 is a configuration diagram showing an example of the configuration of the main part of the decoding unit 240a according to the second embodiment.
  • the decoding unit 240a includes a soft determination error correction decoding unit 241, a selection unit 242, a receiving side bit inversion unit 243, a probability distribution shaping decoding unit 244, a second output bit array generation unit 245, an output information generation unit 246, and a hard determination.
  • An error correction decoding unit 247 is provided.
  • the decoding unit 240a is a configuration in which the rigid determination error correction decoding unit 247 is added to the configuration of the decoding unit 240 according to the first embodiment.
  • the same blocks as those shown in FIG. 8 are designated by the same reference numerals, and the description thereof will be omitted.
  • the rigid determination error correction decoding unit 247 performs the seventh decoding process in the multistage error correction process.
  • the rigid determination error correction decoding unit 247 is a predetermined region of the first received MSB information and corresponds to the rigid determination parity region of the first MSB information (hereinafter referred to as “received rigid determination parity region”). Based on the information stored in), the information corresponding to the second output bit array information in the first received MSB information, the first received SSB information, the second received SSB information, the second received LSB information, and , The first received LSB information after inversion is subjected to a rigidity determination error correction process.
  • the rigid determination error correction decoding unit 247 and the information corresponding to the second output bit array information of the first received MSB information are based on the information stored in the received rigid determination parity area of the first received MSB information.
  • the first received SSB information, the second received SSB information, the second received LSB information, and the first received LSB information may be subjected to a rigid determination error correction process.
  • the rigid determination error correction decoding unit 247 corresponds to the second output bit array information of the first received MSB information based on the information stored in the received rigid determination parity area of the first received MSB information. Rigidity determination error correction processing may be performed on the information and the first output bit array information.
  • FIG. 16 shows that the rigid determination error correction decoding unit 247 uses the information stored in the received rigid determination parity area of the first received MSB information as the second output bit array information of the first received MSB information. It is a figure which shows the case where the hard determination error correction processing is performed on the corresponding information, the 1st received SSB information, the 2nd received SSB information, the 2nd received LSB information, and the 1st received LSB information.
  • the hard determination error correction / decoding unit 247 performs information corresponding to the second output bit sequence information in the first received MSB information, first received SSB information, second received SSB information, second received LSB information, and When performing a hard determination error correction process on the first received LSB information after inversion, the receiving side bit inversion unit 243 performs the first received LSB information after inversion after the seventh decoding process and the first in the third decoding process. An exclusive logical sum is calculated using the 1 received MSB information, and the 2nd output bit array generation unit 245 determines in advance in the 5th decoding process among the 1st received MSB information after the 7th decoding process. The second output bit array information is generated by extracting the area information.
  • the rigid determination error correction / decoding unit 247 performs information corresponding to the second output bit sequence information in the first received MSB information, the first received SSB information, the second received SSB information, the second received LSB information, and the second received LSB information.
  • the probability distribution shaping decoding unit 244 performs the first received SSB information and the second received SSB information after the seventh decoding process in the fourth decoding process.
  • the first received LSB information and the second received LSB information are subjected to the probability distribution shaping and decoding process, and the second output bit array generation unit 245 performs the first reception after the seventh decoding process in the fifth decoding process.
  • the second output bit array information is generated by extracting the information of the predetermined area from the MSB information.
  • the rigid determination error correction decoding unit 247 performs a rigid determination error correction process on the information corresponding to the second output bit array information in the first received MSB information and the first output bit array information.
  • the second output bit array generation unit 245 extracts the information in a predetermined area from the first received MSB information after the seventh decoding process to obtain the second output bit array information.
  • the output information generation unit 246 generates output information based on the second output bit array information and the first output bit array information after the seventh decoding process.
  • the error correction device 200a can obtain output information with less residual error as compared with the case where the hard judgment error correction processing is not performed by performing the error correction by the hard judgment error correction processing.
  • FIG. 17A is a part of a flowchart showing an example of processing of the error correction device 200a according to the second embodiment.
  • FIG. 17B is another part of the flowchart showing an example of the processing of the error correction device 200a according to the second embodiment.
  • FIG. 17C is the rest of the flowchart showing an example of the processing of the error correction device 200a according to the second embodiment.
  • FIG. 17A, FIG. 17B, and FIG. 17C are collectively referred to as FIG.
  • the error correction device 200a repeatedly executes the process of the flowchart shown in FIG.
  • step ST1030 in the flowchart shown in FIG. 10 is changed to step ST1730.
  • the rigid determination error correction / decoding unit 247 of the first received MSB information is based on the information stored in the received rigid determination parity area of the first received MSB information.
  • Rigidity determination error correction processing is performed on the information corresponding to the second output bit array information of the above, the first received SSB information, the second received SSB information, the second received LSB information, and the first received LSB information. It shows the operation of the case.
  • the same reference numerals are given to the same processes as those in the flowchart shown in FIG. 10, and the description thereof will be omitted.
  • the error correction device 200a performs the processes from step ST1000 to step ST1020.
  • the decoding unit 240a After step ST1020, in step ST1730, the decoding unit 240a generates output information by performing multi-stage error correction processing. Specifically, the decoding unit 240a performs the process of step ST1730 by performing the processes from step ST1031 to step ST1036 and the process of step ST1731 in the following process J. The decoding unit 240a performs the processes from step ST1031 to step ST1033. After step ST1033, in step ST1731, the rigid determination error correction decoding unit 247 included in the decoding unit 240a performs a rigid determination error correction process. After step ST1731, the decoding unit 240a performs the processes from step ST1034 to step ST1036. After step ST1036, the decoding unit 240a ends the process J. That is, after step ST1036, the decoding unit 240a ends the process of step ST1730.
  • step ST1730 the error correction device 200a performs the process of step ST1050.
  • step ST1050 the error correction device 200a ends the processing of the flowchart shown in FIG. 17, and the error correction device 200a returns to the processing of step ST1000 and repeatedly executes the processing of the flowchart shown in FIG.
  • the error correction coding device 100a is a first unit composed of an input information acquisition unit 110 for acquiring input information and a bit array of m rows and N1 columns based on the input information acquired by the input information acquisition unit 110.
  • the first bit string group information which is the bit string group information and can be pulse amplitude modulated by using a combination of bit values of each column of the first bit string group information as a modulation symbol by using a predetermined first symbol mapping rule, and m.
  • Second bit column group information consisting of a bit array of rows and N2 columns, and pulse amplitude modulation using a combination of bit values in each column of the second bit column group information as a modulation symbol using a predetermined second symbol mapping rule.
  • the coding unit 120a that generates soft judgment error correction frame information consisting of a bit array of m rows and N columns that combines possible second bit string group information, and the first symbol mapping rule or the second symbol mapping rule.
  • the combination of the bit values of each column of the soft judgment error correction frame information generated by the coding unit 120a is pulsed amplitude-modulated to the modulation symbol for each column of the soft judgment error correction frame information, from N modulation symbols.
  • a digital baseband modulation signal is generated based on the modulation symbol conversion unit 130 that generates the modulation symbol group information and the modulation symbol group information generated by the modulation symbol conversion unit 130, and the generated digital baseband modulation signal is output.
  • a transmission waveform shaping unit 140 is provided, and the coding unit 120a includes a first input bit array information consisting of a bit array of m-1 rows and N columns and one row based on the input information acquired by the input information acquisition unit 110.
  • the second input bit array information consisting of the bit array of N3 columns is generated, and the generated second input bit array information is used as a part of the first MSB information consisting of the bit array of 1 row N1 column in the first bit string group information.
  • a shaping bit consisting of a bit array of m-1 rows and N columns by storing in a predetermined area in the first row and performing a probability distribution shaping coding process on the generated first input bit array information.
  • the sequence information and separating the generated shaped bit array information By generating the sequence information and separating the generated shaped bit array information, it is composed of the first group bit array information consisting of a combination of N1 predetermined columns and the combination of N2 predetermined columns.
  • the second group bit array information is generated, and the bit array of the m-1th row in the first group bit array information is extracted from the generated first group bit array information from the bit array of 1 row N1 column.
  • 1st LSB information The bit value of each column in the generated first LSB information and the bit value of each column in the information of the first row in the first bit string group information after storing the second input bit array information.
  • the first LSB after inversion consisting of the bit array of 1 row N1 column.
  • Information is generated, the generated first LSB information after inversion is stored in the m-th row in the first bit string group information, and from the generated second group bit array information, the bits in the m-1th row in the second group bit array information.
  • the second LSB information consisting of a bit array of 1 row and N2 columns is generated, the generated second LSB information is stored in the mth row of the second bit column group information, and the generated first LSB information after inversion is used.
  • a soft judgment parity bit is generated by performing a systematic soft judgment error correction coding process using the generated second LSB information, and the generated soft judgment parity bit is composed of a bit array of 1 row and N2 columns. It is stored as the second MSB information in the first row in the second bit string group information, and when m is 3 or more, from the generated first group bit array information, the first to m-2 rows in the first group bit array information. By extracting up to the eyes, the first SSB information consisting of the bit array of m-2 rows and N1 columns is generated, and the generated first SSB information is stored in the first bit column group information from the second row to the m-1th row.
  • the m-2 row and N2 column are obtained by extracting the first row to the m-2 row in the second group bit sequence information from the generated second group bit sequence information. It is configured to generate soft judgment error correction frame information by generating the second SSB information consisting of a bit array and storing the generated second SSB information from the second row to the m-1th row in the second bit string group information. bottom.
  • the error correction coding device 100a uses the first input bit array information and the second input bit array information, or the first input bit array information and the coding unit 120a.
  • a rigid determination parity bit is generated by performing a systematic rigid determination error correction coding process using the 1SSB information, the 2nd SSB information, the 2nd LSB information, the 1st LSB information, or the 1st LSB information after inversion.
  • the generated hard determination parity bit is stored as a part of the first MSB information in a predetermined area different from the area for storing the second input bit array information in the first row in the first bit string group information. It was configured in.
  • the error correction coding device 100a can reduce the number of bits to be protected by the soft determination error correction as compared with the conventional soft determination error correction coding process. Therefore, the error correction coding apparatus 100a can reduce the amount of calculation of the soft determination error correction coding process as compared with the conventional soft determination error correction coding process. Further, with this configuration, the error correction coding device 100a can keep the number of bits to be protected by the soft determination error correction constant even if the number of bits of the pulse amplitude modulation changes. Therefore, the error correction coding device 100a can keep the amount of calculation of the soft determination error correction coding process constant in the pulse amplitude modulation of an arbitrary number of bits. Therefore, the error correction coding device 100a does not need to change the program or processing circuit for performing the soft determination error correction coding process for each number of bits of the pulse amplitude modulation in the pulse amplitude modulation of a plurality of bits. ..
  • the error correction device 200a can perform error correction by the hard determination error correction process, so that the error correction coding device 100a is compared with the case where the hard determination error correction process is not performed. Then, the output information with few residual errors can be output to the error correction device 200a.
  • the hard determination error correction coding unit 125 included in the coding unit 120a is a soft determination parity bit generated by the soft determination error correction coding unit 124 performing a systematic soft determination error correction coding process.
  • Dv [1] [2] which is the bit array space of the first row in the second bit string group information
  • the second input bit array information stored in the second input bit area and Dv [ 1] Based on the second MSB information stored in [2] and the first SSB information, the second SSB information, the first LSB information after inversion, and the second LSB information stored in Dv [2: m] [1: 2]. Therefore, a systematic hardness determination error correction coding process may be performed.
  • the error correction coding device 100a bursts the second received MSB information corresponding to the soft determination parity bit, which is the second MSB information, during the soft determination error correction / decoding process in the error correction device 200a. Error can be reduced.
  • the error correction device 200a receives the received digital baseband modulation signal which is a signal based on the soft determination error correction frame information generated by the error correction coding device 100a, and receives the received digital baseband modulation signal.
  • Receive modulation symbol group information generation unit 210 that generates reception modulation symbol group information consisting of N reception modulation symbols based on, and reception modulation symbol group information generation based on the first symbol mapping rule or the second symbol mapping rule. Using the reception modulation symbol group information generated by the unit 210, from the first hard judgment candidate bit array information consisting of a bit array of 1 row N1 column and the bit array of m-2 row N1 column when m is 3 or more.
  • the hard judgment candidate generation unit 220 that generates the second hard judgment candidate bit array information, and the third hard judgment candidate bit array information consisting of the bit array of m-2 rows and N2 columns when m is 3 or more, and the reception Based on the received modulation symbol group information generated by the modulation symbol group information generation unit 210, a first posterior L value string consisting of N2 posterior L values corresponding to each column of the first row of the second bit string group information, and A second posterior L value column consisting of N1 posterior L values corresponding to each column in the mth row of the first bit column group information, and N2 posterior L values corresponding to each column in the mth row of the second bit column group information.
  • the soft judgment information generation unit 230 that generates the third posterior L value sequence consisting of L values, the first hard judgment candidate bit sequence information generated by the hard judgment candidate generation unit 220, the second hard judgment candidate bit sequence information, and , Third hard determination candidate bit array information, and multi-stage error based on the first posterior L value sequence, the second posterior L value string, and the third posterior L value string generated by the soft determination information generation unit 230.
  • the first decoding process in the multi-stage error correction process includes a decoding unit 240a that performs correction processing and an information output unit 290 that outputs information generated by the decoding unit 240a performing multi-stage error correction processing as output information.
  • the decoding unit 240a corresponds to the first LSB information after inversion by performing soft determination error correction processing based on the first posterior L value sequence, the second posterior L value string, and the third posterior L value string.
  • the first received LSB information after inversion consisting of a bit array of 1 row N1 column and the second received LSB information consisting of a bit array of 1 row N2 column corresponding to the second LSB information are generated, and the first in the multi-stage error correction process. 2
  • the decoding unit 240a receives the first MSB information based on the first hard determination candidate bit sequence information and the first received LSB information after inversion.
  • the first received MSB information consisting of a bit array of 1 row and N1 columns corresponding to the information is generated, and when m is 3 or more, based on the second hard determination candidate bit array information and the first received LSB information after inversion, the first received MSB information is generated.
  • the first received SSB information consisting of the bit array of m-2 rows and N1 columns corresponding to the first SSB information is generated, and when m is 3 or more, it is based on the third hard determination candidate bit array information and the second received LSB information.
  • the second reception SSB information consisting of the bit array of m-2 rows and N2 columns corresponding to the second SSB information is generated, and in the third decoding process in the multi-stage error correction process, the decoding unit 240a receives the first after inversion.
  • the first LSB information can be obtained.
  • the corresponding first received LSB information is generated, and in the fourth decoding process in the multi-stage error correction process, the decoding unit 240a generates the first received SSB information, the second received SSB information, the first received LSB information, and the second.
  • the decoding unit 240a extracts information in a predetermined area from the first received MSB information, so that the bits of 1 row and N3 columns corresponding to the second input bit array information are used.
  • the second output bit array information composed of the array is generated, and in the sixth decoding process in the multistage error correction process, the decoding unit 240a receives the input information based on the first output bit array information and the second output bit array information.
  • the output information corresponding to the above is generated, and the information output unit 290 is configured to output the output information generated by the decoding unit 240a.
  • the error correction device 200a has the decoding unit 240a based on the information stored in the predetermined area of the first received MSB information in the seventh decoding process in the multi-stage error correction process.
  • Hard judgment error correction processing is performed on the first received LSB information, or on the information corresponding to the second output bit array information in the first received MSB information and the first output bit array information.
  • the decoding unit 240a has the information corresponding to the second output bit array information in the first received MSB information, the first received SSB information, the second received SSB information, the second received LSB information, and the first after inversion.
  • the decoding unit 240a uses the first received LSB information and the first received MSB information after inversion after the seventh decoding process in the third decoding process.
  • the second output bit array information is generated by calculating the exclusive logical sum and extracting the information of the predetermined region from the first received MSB information after the seventh decoding process in the fifth decoding process.
  • the decoding unit 240a has the information corresponding to the second output bit array information in the first received MSB information, the first received SSB information, the second received SSB information, the second received LSB information, and the first received LSB.
  • the decoding unit 240a performs the first received SSB information, the second received SSB information, the first received LSB information, and the first received LSB information after the seventh decoding process in the fourth decoding process.
  • the second received LSB information is subjected to the probability distribution shaping and decoding process, and in the fifth decoding process, the information in the predetermined region of the first received MSB information after the seventh decoding process is extracted.
  • the second output bit array information is generated, and the decoding unit 240a performs a rigid determination error correction process for the information corresponding to the second output bit array information in the first received MSB information and the first output bit array information.
  • the decoding unit 240a generates the second output bit array information by extracting the information in the predetermined region of the first received MSB information after the seventh decoding process.
  • the output information is generated based on the second output bit array information and the first output bit array information after the seventh decoding process.
  • the error correction device 200a can reduce the number of bits to be protected by the soft determination error correction as compared with the conventional soft determination error correction coding process. Therefore, the error correction device 200a can reduce the amount of calculation of the soft determination error correction / decoding process as compared with the conventional soft determination error correction / decoding process. Further, with this configuration, the error correction device 200a can keep the number of bits to be protected by the soft determination error correction constant even if the number of bits of the pulse amplitude modulation changes. Therefore, the error correction device 200a can make the calculation amount of the soft determination error correction / decoding process constant in the pulse amplitude modulation of an arbitrary number of bits.
  • the error correction device 200a does not need to change the program or processing circuit for performing the soft determination error correction / decoding process for each number of bits of the pulse amplitude modulation in the pulse amplitude modulation of a plurality of bits. Further, with this configuration, the error correction device 200a can perform error correction by the rigid determination error correction processing, so that the output has less residual errors as compared with the case where the rigid determination error correction processing is not performed. Information can be output.
  • the input information is information corresponding to the second input bit array information, and the information includes information of the number of bits less than N3, or the input information is the first.
  • the input information includes a first input bit array information consisting of a bit array of m-1 rows and N columns, and a second input bit array consisting of N5 bits (N5 is an integer greater than or equal to 0 and smaller than N3). It will be described as including information corresponding to the information.
  • FIG. 35 is a configuration diagram showing an example of the configuration of the main part of the communication system 1d according to the modified example of the second embodiment.
  • the communication system 1d will be described as an optical communication system as an example, but the optical communication system is only an example, and the communication system 1d is limited to the optical communication system. It's not a thing.
  • the communication system 1d may be a communication system by wireless communication, metal communication, or the like.
  • the communication system 1d includes a transmission device 10d, a transmission line 30, and a reception device 20d.
  • the transmitting device 10a and the receiving device 20a according to the second embodiment are changed to the transmitting device 10d and the receiving device 20d.
  • FIG. 35 the same blocks as those shown in FIG. 11 are designated by the same reference numerals, and the description thereof will be omitted.
  • the transmission device 10d acquires the input information and outputs a signal based on the acquired input information. Since the communication system 1d shown in FIG. 35 is an optical communication system, the transmission device 10d shown in FIG. 35 is an optical transmission device that outputs an optical signal.
  • the transmission device 10d includes an error correction coding device 100d, a D / A converter 11, a transmission light source 12, and an optical modulator 13.
  • the error correction coding device 100a according to the second embodiment is changed to the error correction coding device 100d.
  • the error correction coding device 100d acquires input information input from the outside and generates a digital baseband modulation signal based on the acquired input information.
  • the error correction coding device 100d outputs the generated digital baseband modulation signal to the D / A converter 11.
  • the receiving device 20d receives the signal output by the transmitting device 10d via the transmission line 30, generates output information corresponding to the input information based on the signal, and outputs the generated output information. Since the communication system 1d shown in FIG. 35 is an optical communication system, the receiving device 20d shown in FIG. 35 is an optical receiving device that receives an optical signal.
  • the receiving device 20d includes a receiving light source 22, an optical receiver 21, an A / D converter 23, and an error correction device 200d.
  • the error correcting device 200a according to the second embodiment is changed to the error correcting device 200d.
  • the error correction device 200d receives the received digital baseband modulation signal output by the A / D converter 23, generates output information corresponding to the input information based on the received digital baseband modulation signal, and generates the generated output. Output information.
  • FIG. 36 is a configuration diagram showing an example of the configuration of the main part of the error correction coding device 100d according to the modified example of the second embodiment.
  • the error correction coding device 100d includes an input information acquisition unit 110, a coding unit 120d, a modulation symbol conversion unit 130, and a transmission waveform shaping unit 140.
  • the coding unit 120a according to the second embodiment is changed to the coding unit 120d.
  • the same blocks as those shown in FIG. 12 are designated by the same reference numerals, and the description thereof will be omitted.
  • the coding unit 120d generates soft determination error correction frame information by combining the first bit string group information and the second bit string group information based on the input information acquired by the input information acquisition unit 110.
  • FIG. 37 is a configuration diagram showing an example of the configuration of the main part of the coding unit 120d according to the modified example of the second embodiment.
  • the coding unit 120d includes an input bit array information generation unit 121d, a probability distribution shaping coding unit 122, a bit inversion unit 123, a soft determination error correction coding unit 124, and a hard determination error correction coding unit 125d.
  • the input bit array information generation unit 121 and the rigid determination error correction coding unit 125 according to the second embodiment have been changed to the input bit array information generation unit 121d and the rigid determination error correction coding unit 125d. It is a thing.
  • FIG. 37 the same blocks as those shown in FIG. 13 are designated by the same reference numerals, and the description thereof will be omitted.
  • the input bit array information generation unit 121d is composed of the first input bit array information consisting of the bit array of m-1 rows and N columns and the bit array of 1 row and N3 columns. 2nd input bit array information is generated. Specifically, for example, the input bit array information generation unit 121d extracts the first input bit array information consisting of the bit array of m-1 rows and N columns included in the input information, thereby causing the first input bit array information. To generate. Further, when the input bit array information generation unit 121d generates the second input bit array information based on the input information acquired by the input information acquisition unit 110, the input bit array information generation unit 121d corresponds to the input information in the second input bit array information. The second input bit array information is generated by setting the bit value of the bit other than the bit to a predetermined value.
  • the input bit array information generation unit 121d extracts information corresponding to the second input bit array information consisting of the number of N5 bits included in the input information, and extracts the information corresponding to the second input bit array information.
  • the second input bit array information is generated by using a part of the information as the relevant information and setting the rest of the second input bit array information to a predetermined value.
  • the value applied to the rest of the second input bit array information is, for example, "0".
  • the value may be "1".
  • it may be an array of arbitrary values using "0" or "1" for each column in the rest of the second input bit array information.
  • the input bit array information generation unit 121d stores the generated second input bit array information in the second input bit area as a part of the first MSB information composed of the bit array of 1 row N1 column. Specifically, the input bit array information generation unit 121d stores the second input bit array information in the second input bit area of Dv [1] [1], which is the bit array space in which the first MSB is stored. do.
  • the second input bit region will be described as assuming that it is D [1] [1] [1: N3].
  • the information consisting of the number of N5 bits extracted from the input information by the input bit array information generation unit 121d is the second input bit region D [1] [1] [1.
  • N3 will be described as being stored in D [1] [1] [1] [1: N5]. Further, the remaining portion of the second input bit array information set to a predetermined value by the input bit array information generation unit 121d to generate the second input bit array information is the second input bit area D [1] [ 1] [1: N3] will be described as being stored in D [1] [1] [N5 + 1: N3]. That is, a predetermined value such as "0" or "1" is stored in D [1] [1] [N5 + 1: N3].
  • the rigid determination error correction coding unit 125d uses the first input bit array information generated by the input bit array information generation unit 121d and the second input bit array information generated by the input bit array information generation unit 121d to form an organization. Target hardness determination error correction Coding processing is performed.
  • the rigid determination error correction coding unit 125d performs the following processing as preprocessing when performing the systematic rigid determination error correction coding process.
  • the rigid determination error correction coding unit 125d is a predetermined area of the first row in the first bit string group information in which the second input bit array information is stored as a part of the first MSB information.
  • the rigid determination error correction coding unit 125d sets the bit value in the region in which the predetermined value is stored in the predetermined region in the first row of the first bit string group information.
  • the bit value after the replacement and the predetermined value of the predetermined area of the first row of the first bit string group information in the m-th row area of the first bit string group information are stored.
  • the exclusive OR for each column corresponding to each other is calculated with the bit value after the bit values in the columns corresponding to each column in the region are exchanged.
  • the rigid determination error correction coding unit 125d sets the bit value in the predetermined area in the first row of the first bit string group information in the area in which the predetermined value is stored.
  • the replaced bit values are overwritten using the result of the exclusive OR operation in the corresponding column.
  • the rigid determination error correction coding unit 125d first receives B [1] [1] [N5 + 1], which are bit values of D [1] [1] [N5 + 1: N3]. : N3] and B [m] [1] [N5 + 1: N3], which are bit values of D [m] [1] [N5 + 1: N3], exchange the values in the columns corresponding to each other.
  • the rigid determination error correction coding unit 125d has B [1] [1] [N5 + 1: N3] after the values have been exchanged and B [m] after the values have been exchanged. [1] In [N5 + 1: N3], the exclusive OR for each column corresponding to each other is calculated.
  • the rigid determination error correction coding unit 125d sets the values of B [1] [1] [N5 + 1: N3] after exchanging the values with the exclusive OR in the corresponding column. Overwrite using the calculation result of.
  • the rigid determination error correction coding unit 125d generates a rigid determination parity bit by performing a systematic rigid determination error correction coding process after performing the above-mentioned preprocessing, and the generated rigid determination parity bit is used as the first MSB. It is stored in the hard judgment parity area as a part of the information. Specifically, the rigid determination error correction coding unit 125d stores the generated rigid determination parity bit in the rigid determination parity region of Dv [1] [1], which is a bit array space in which the first MSB is stored. do.
  • the rigid determination parity region will be described as assuming that it is D [1] [1] [N3 + 1: N1].
  • the functions of the input information acquisition unit 110, the coding unit 120d, the modulation symbol conversion unit 130, and the transmission waveform shaping unit 140 included in the error correction coding device 100d according to the modification of the second embodiment are performed. It may be realized by the processor 501 and the memory 502 in the hardware configuration shown in FIGS. 5A and 5B in the second embodiment, or may be realized by the processing circuit 503.
  • FIG. 38A is a part of a flowchart showing an example of processing of the error correction coding apparatus 100d according to the modified example of the second embodiment.
  • FIG. 38B is another part of the flowchart showing an example of the processing of the error correction coding apparatus 100d according to the modified example of the second embodiment.
  • FIG. 38C is the rest of the flowchart showing an example of the processing of the error correction coding apparatus 100d according to the modified example of the second embodiment.
  • FIG. 38A, FIG. 38B, and FIG. 38C are collectively referred to as FIG. 38.
  • the error correction coding device 100d repeatedly executes the process of the flowchart shown in FIG. 38.
  • step ST1410 in the flowchart shown in FIG. 14 is changed to step ST3810.
  • the same processing as the processing of the flowchart shown in FIG. 14 is designated by the same reference numerals and the description thereof will be omitted.
  • the error correction coding device 100d performs the process of step ST601.
  • the coding unit 120d generates soft determination error correction frame information.
  • the coding unit 120d performs processing from step ST612 to step ST618, processing from step ST1411 to step ST1412, processing of step ST3811 and processing from step ST3815 to step ST3817.
  • step ST3811 the input bit array information generation unit 121d included in the coding unit 120d generates the first input bit array information and the second input bit array information.
  • the coding unit 120d performs the processes from step ST611 to step ST614.
  • step ST3815 the hard determination error correction coding unit 125d included in the coding unit 120d has the values of B [1] [1] [N5 + 1: N3] and B [m] [1] [ Replace with the value of N5 + 1: N3].
  • step ST3816 the hard determination error correction coding unit 125d included in the coding unit 120d has B [1] [1] [N5 + 1: N3] and B [m] [1] [N5 + 1: N3] and the exclusive OR are calculated.
  • step ST3817 the hard determination error correction coding unit 125d included in the coding unit 120d sets the values of B [1] [1] [N5 + 1: N3] as the calculation result of the exclusive OR. Overwrite.
  • step ST3817 the coding unit 120d performs the processes from step ST1411 to step ST1412.
  • step ST1412 the coding unit 120d performs the processes from step ST615 to step ST618.
  • step ST3810 the error correction coding device 100d performs the processes from step ST620 to step ST630.
  • step ST630 the error correction coding device 100d ends the processing of the flowchart shown in FIG. 38, and the error correction coding device 100d returns to the processing of step ST601 and repeatedly executes the processing of the flowchart shown in FIG. 38. ..
  • FIG. 39 is a configuration diagram showing an example of the configuration of the main part of the error correction device 200d according to the modified example of the second embodiment.
  • the error correction device 200d includes a reception modulation symbol group information generation unit 210, a hard determination candidate generation unit 220, a soft determination information generation unit 230, a decoding unit 240d, and an information output unit 290.
  • the decoding unit 240a according to the second embodiment is changed to the decoding unit 240d.
  • FIG. 39 the same blocks as those shown in FIG. 15 are designated by the same reference numerals, and the description thereof will be omitted.
  • the decoding unit 240d is a first hard judgment candidate bit array information, a second hard judgment candidate bit array information, a third hard judgment candidate bit array information, and a soft judgment information generation unit generated by the hard judgment candidate generation unit 220.
  • Output information is generated by performing multi-stage error correction processing based on the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value string generated by 230.
  • FIG. 40 is a configuration diagram showing an example of the configuration of the main part of the decoding unit 240d according to the modified example of the second embodiment.
  • the decoding unit 240d includes a soft determination error correction decoding unit 241, a selection unit 242, a receiving side bit inversion unit 243, a probability distribution shaping decoding unit 244, a second output bit array generation unit 245d, an output information generation unit 246, and a hard determination.
  • An error correction decoding unit 247d is provided.
  • the second output bit array generation unit 245 and the rigid determination error correction decoding unit 247 according to the second embodiment are changed to the second output bit array generation unit 245d and the rigid determination error correction decoding unit 247d.
  • FIG. 40 the same blocks as those shown in FIG. 16 are designated by the same reference numerals, and the description thereof will be omitted.
  • the rigid determination error correction decoding unit 247d performs the seventh decoding process in the multistage error correction process.
  • the hard judgment error correction decoding unit 247d is a predetermined area of the first received MSB information, and is stored in the received hard judgment parity area corresponding to the hard judgment parity area of the first MSB information. Based on this, the information corresponding to the second output bit array information in the first received MSB information, the first received SSB information, the second received SSB information, the second received LSB information, and the first received LSB information after inversion And, the hard judgment error correction processing is performed. After performing the rigid determination error correction processing, the rigid determination error correction decoding unit 247d performs the following processing as post-processing in the seventh decoding process in the multistage error correction processing.
  • the rigid determination error correction decoding unit 247d is predetermined in the first row of the first bit string group information in which the second input bit array information is stored as a part of the first MSB information.
  • each column corresponding to each other. Compute the exclusive logical sum of.
  • the rigid determination error correction decoding unit 247d stores each of the predetermined values of the predetermined areas of the first row of the first bit string group information.
  • the bit value of the column in the first received MSB information corresponding to the column is overwritten by using the operation result of the exclusive OR in the corresponding column.
  • the rigid determination error correction decoding unit 247d first, as the first post-processing, bit values of D [1] [1] [N5 + 1: N3], which is a bit array space in which the first MSB information is stored.
  • D is a bit array space in which the values from the N5 + 1th column to the N3th column of the first received MSB information corresponding to B [1] [1] [N5 + 1: N3] and the first LSB information are stored.
  • the values from the N5 + 1 column to the N3 column of the first received LSB information corresponding to the bit values B [m] [1] [N5 + 1: N3] of [m] [1] [N5 + 1: N3].
  • the rigid determination error correction decoding unit 247d encodes the error correction coding device 100d in place of the values in the N5 + 1th column to the N3th column of the first received LSB information.
  • Input bit array information generation unit 121d included in unit 120d generates five predetermined fixed values of N3-N stored in D [1] [1] [N5 + 1: N3] when generating the second input bit array information.
  • the values from the N5 + 1th column to the N3th column and the N3-N5 predetermined fixed values are used to calculate the exclusive OR for each column corresponding to each other. You may.
  • the rigid determination error correction decoding unit 247d starts with the values from the N5 + 1th column to the N3th column of the first received MSB information and the N5 + 1th column of the first received LSB information. It will be described as assuming that the exclusive OR of each column corresponding to each other is calculated with the values up to the N3rd column.
  • the rigid determination error correction decoding unit 247d sets the values of the first received LSB information from the N5 + 1th column to the N3th column as the calculation result of the exclusive OR in the corresponding column. Overwrite with.
  • the second output bit array generation unit 245d performs the fifth decoding process in the multi-stage error correction process.
  • the second output bit array generation unit 245d is a second input bit composed of N5 bits included in the input information in the area in which the error correction coding device 100d stores the first MSB information.
  • One line corresponding to the information consisting of N5 bits included in the input information by extracting the information in the area of the first received MSB information corresponding to the area in which the information corresponding to the sequence information is stored.
  • the second output bit array information consisting of the bit array of N5 columns is generated. More specifically, for example, the second output bit array generation unit 245d extracts the bit values from the first column to the N5th column in the area in which the error correction coding device 100d stores the first MSB information. Generates the second output bit array information.
  • the error correction device 200d can obtain output information with less residual errors as compared with the case where the rigid determination error correction process is not performed.
  • the error correction device 200d performs multi-stage error correction processing based on the received digital baseband modulation signal, which is a signal based on the soft determination error correction frame information generated by the above-mentioned error correction coding device 100d. Compared with the error correction in the error correction device 200a according to the second embodiment, it is possible to perform error correction with higher performance.
  • Each function of the above may be realized by the processor 901 and the memory 902 in the hardware configuration shown in FIGS. 9A and 9B in the second embodiment, or may be realized by the processing circuit 903. There may be.
  • FIG. 41A is a part of a flowchart showing an example of processing of the error correction device 200d according to the modified example of the second embodiment.
  • FIG. 41B is another part of the flowchart showing an example of the processing of the error correction device 200d according to the modified example of the second embodiment.
  • FIG. 41C is the rest of the flowchart showing an example of processing of the error correction device 200d according to the modified example of the second embodiment.
  • FIG. 41A, FIG. 41B, and FIG. 41C are collectively referred to as FIG. 41.
  • the error correction device 200d repeatedly executes the process of the flowchart shown in FIG.
  • step ST1730 in the flowchart shown in FIG. 17 is changed to step ST4130.
  • the same processing as the processing of the flowchart shown in FIG. 17 is designated by the same reference numerals and the description thereof will be omitted.
  • the error correction device 200d performs the processes from step ST1000 to step ST1020.
  • step ST4130 the decoding unit 240d generates output information by performing multi-stage error correction processing. Specifically, in the following process P, the decoding unit 240d performs the processes from step ST1031 to step ST1034 and step ST1036, the process of step ST1731, and the processes from step ST4132 to step ST4133 and step ST4135. , Step ST4130 is performed.
  • the decoding unit 240d performs the processes from step ST1031 to step ST1033. After step ST1033, the decoding unit 240d performs the process of step ST1731. After step ST1731, in step ST4132, the rigid determination error correction decoding unit 247d included in the decoding unit 240d contains the values from the N5 + 1th column to the N3th column of the first received MSB information and the first received LSB information. Calculate the exclusive OR with the values from the N5 + 1th column to the N3th column.
  • step ST4133 the rigid determination error correction decoding unit 247d included in the decoding unit 240d exclusively sets the values from the N5 + 1th column to the N3th column of the first received LSB information in the corresponding column. Overwrite with the operation result of the logical sum.
  • the decoding unit 240d performs the process of step ST1034.
  • step ST4135 the second output bit array generation unit 245d included in the decoding unit 240d generates the second output bit array information composed of the bit array of 1 row and N5 columns.
  • step ST4135 the decoding unit 240d performs the process of step ST1036.
  • step ST1036 the decoding unit 240d ends the process P. That is, after step ST1036, the decoding unit 240d ends the process of step ST4130.
  • step ST4130 the error correction device 200d performs the process of step ST1050.
  • step ST1050 the error correction device 200d ends the process of the flowchart shown in FIG. 41, and the error correction device 200d returns to the process of step ST1000 and repeatedly executes the process of the flowchart shown in FIG. 41.
  • the error correction coding device 100d is a first unit composed of an input information acquisition unit 110 for acquiring input information and a bit array of m rows and N1 columns based on the input information acquired by the input information acquisition unit 110.
  • the first bit string group information which is the bit string group information and can be pulse amplitude modulated by using a combination of bit values of each column of the first bit string group information as a modulation symbol by using a predetermined first symbol mapping rule, and m.
  • Second bit column group information consisting of a bit array of rows and N2 columns, and pulse amplitude modulation using a combination of bit values in each column of the second bit column group information as a modulation symbol using a predetermined second symbol mapping rule.
  • the coding unit 120d that generates soft judgment error correction frame information consisting of a bit array of m rows and N columns that combines possible second bit string group information, and the first symbol mapping rule or the second symbol mapping rule.
  • the combination of the bit values of each column of the soft judgment error correction frame information generated by the coding unit 120d is pulse amplitude modulated into a modulation symbol for each column of the soft judgment error correction frame information, so that from N modulation symbols.
  • a digital baseband modulation signal is generated based on the modulation symbol conversion unit 130 that generates the modulation symbol group information and the modulation symbol group information generated by the modulation symbol conversion unit 130, and the generated digital baseband modulation signal is output.
  • a transmission waveform shaping unit 140 is provided, and the coding unit 120d includes a first input bit array information consisting of a bit array of m-1 rows and N columns and one row based on the input information acquired by the input information acquisition unit 110.
  • the second input bit array information consisting of the bit array of N3 columns is generated, and the generated second input bit array information is used as a part of the first MSB information consisting of the bit array of 1 row N1 column in the first bit string group information.
  • a shaping bit consisting of a bit array of m-1 rows and N columns by storing in a predetermined area in the first row and performing a probability distribution shaping coding process on the generated first input bit array information.
  • the sequence information and separating the generated shaped bit array information By generating the sequence information and separating the generated shaped bit array information, it is composed of the first group bit array information consisting of a combination of N1 predetermined columns and the combination of N2 predetermined columns.
  • the second group bit array information is generated, and the bit array of the m-1th row in the first group bit array information is extracted from the generated first group bit array information from the bit array of 1 row N1 column.
  • 1st LSB information The bit value of each column in the generated first LSB information and the bit value of each column in the information of the first row in the first bit string group information after storing the second input bit array information.
  • the first LSB after inversion consisting of the bit array of 1 row N1 column.
  • Information is generated, the generated first LSB information after inversion is stored in the m-th row in the first bit string group information, and from the generated second group bit array information, the bits in the m-1th row in the second group bit array information.
  • the second LSB information consisting of a bit array of 1 row and N2 columns is generated, the generated second LSB information is stored in the mth row of the second bit column group information, and the generated first LSB information after inversion is used.
  • a soft judgment parity bit is generated by performing a systematic soft judgment error correction coding process using the generated second LSB information, and the generated soft judgment parity bit is composed of a bit array of 1 row and N2 columns. It is stored as the second MSB information in the first row in the second bit string group information, and when m is 3 or more, from the generated first group bit array information, the first to m-2 rows in the first group bit array information. By extracting up to the eyes, the first SSB information consisting of the bit array of m-2 rows and N1 columns is generated, and the generated first SSB information is stored in the first bit column group information from the second row to the m-1th row.
  • the m-2 row and N2 column are obtained by extracting the first row to the m-2 row in the second group bit sequence information from the generated second group bit sequence information. It is configured to generate soft judgment error correction frame information by generating the second SSB information consisting of a bit array and storing the generated second SSB information from the second row to the m-1th row in the second bit string group information. bottom.
  • the error correction coding apparatus 100d uses the first input bit array information and the second input bit array information, or the first input bit array information and the coding unit 120d.
  • a rigid determination parity bit is generated by performing a systematic rigid determination error correction coding process using the 1SSB information, the 2nd SSB information, the 2nd LSB information, the 1st LSB information, or the 1st LSB information after inversion.
  • the generated hard determination parity bit is stored as a part of the first MSB information in a predetermined area different from the area for storing the second input bit array information in the first row in the first bit string group information. It was configured in.
  • the error correction coding device 100d has a second input when the coding unit 120d generates the second input bit array information based on the input information acquired by the input information acquisition unit 110.
  • the second input bit array information is generated by setting the bit value of the bit other than the bit corresponding to the input information to a predetermined value, and the encoding unit 120d corrects the systematic rigid determination error.
  • the predetermined value in the first row in the first bit column group information is exchanged, and as the second preprocessing, in the first bit string group information.
  • the third Corresponds to each other in the bit values after exchanging the bit values in the columns corresponding to each column of the area in which the predetermined value is stored in the predetermined area in the first row of the 1-bit column group information.
  • the exclusive logical sum for each column is calculated, and as the third preprocessing, the bits in the predetermined area in the first row of the first bit column group information in which the predetermined value is stored are stored.
  • the bit value after the values are exchanged is overwritten by using the operation result of the exclusive logical sum in the corresponding column.
  • the error correction device 200d can perform error correction with higher performance than the error correction device 200a according to the second embodiment in which the error correction is performed by the rigid determination error correction process. Therefore, the error correction coding device 100d can output the output information with less residual error to the error correction device 200d as compared with the case where the hard determination error correction process is not performed.
  • the error correction device 200d receives the received digital baseband modulation signal which is a signal based on the soft determination error correction frame information generated by the error correction coding device 100d, and receives the received digital baseband modulation signal.
  • Receive modulation symbol group information generation unit 210 that generates reception modulation symbol group information consisting of N reception modulation symbols based on, and reception modulation symbol group information generation based on the first symbol mapping rule or the second symbol mapping rule. Using the reception modulation symbol group information generated by the unit 210, from the first hard judgment candidate bit array information consisting of a bit array of 1 row N1 column and the bit array of m-2 row N1 column when m is 3 or more.
  • the hard judgment candidate generation unit 220 that generates the second hard judgment candidate bit array information, and the third hard judgment candidate bit array information consisting of the bit array of m-2 rows and N2 columns when m is 3 or more, and the reception Based on the received modulation symbol group information generated by the modulation symbol group information generation unit 210, a first posterior L value string consisting of N2 posterior L values corresponding to each column of the first row of the second bit string group information, and A second posterior L value column consisting of N1 posterior L values corresponding to each column in the mth row of the first bit column group information, and N2 posterior L values corresponding to each column in the mth row of the second bit column group information.
  • the soft judgment information generation unit 230 that generates the third posterior L value sequence consisting of L values, the first hard judgment candidate bit sequence information generated by the hard judgment candidate generation unit 220, the second hard judgment candidate bit sequence information, and , Third hard determination candidate bit array information, and multi-stage error based on the first posterior L value sequence, the second posterior L value string, and the third posterior L value string generated by the soft determination information generation unit 230.
  • the first decoding process in the multi-stage error correction process is provided with a decoding unit 240d that performs correction processing and an information output unit 290 that outputs information generated by the decoding unit 240d performing multi-stage error correction processing as output information.
  • the decoding unit 240d corresponds to the first LSB information after inversion by performing soft determination error correction processing based on the first posterior L value string, the second posterior L value string, and the third posterior L value string.
  • the first received LSB information after inversion consisting of a bit array of 1 row N1 column and the second received LSB information consisting of a bit array of 1 row N2 column corresponding to the second LSB information are generated, and the first in the multi-stage error correction process. 2
  • the decoding unit 240d receives the first MSB information based on the first hard determination candidate bit sequence information and the first received LSB information after inversion.
  • the first received MSB information consisting of a bit array of 1 row and N1 columns corresponding to the information is generated, and when m is 3 or more, based on the second hard determination candidate bit array information and the first received LSB information after inversion, the first received MSB information is generated.
  • the first received SSB information consisting of the bit array of m-2 rows and N1 columns corresponding to the first SSB information is generated, and when m is 3 or more, it is based on the third hard determination candidate bit array information and the second received LSB information.
  • the second reception SSB information consisting of the bit array of m-2 rows and N2 columns corresponding to the second SSB information is generated, and in the third decoding process in the multi-stage error correction process, the decoding unit 240d receives the first reception after inversion.
  • the first LSB information can be obtained.
  • the corresponding first received LSB information is generated, and in the fourth decoding process in the multi-stage error correction process, the decoding unit 240d generates the first received SSB information, the second received SSB information, the first received LSB information, and the second.
  • the decoding unit 240d extracts information in a predetermined area from the first received MSB information, so that the bits of 1 row and N3 columns corresponding to the second input bit array information are used.
  • the second output bit array information composed of the array is generated, and in the sixth decoding process in the multistage error correction process, the decoding unit 240d receives the input information based on the first output bit array information and the second output bit array information.
  • the output information corresponding to the above is generated, and the information output unit 290 is configured to output the output information generated by the decoding unit 240d.
  • the error correction device 200d has the decoding unit 240d based on the information stored in the predetermined area of the first received MSB information in the seventh decoding process in the multistage error correction process.
  • Hard judgment error correction processing is performed on the first received LSB information, or on the information corresponding to the second output bit array information in the first received MSB information and the first output bit array information.
  • the decoding unit 240d has the information corresponding to the second output bit array information in the first received MSB information, the first received SSB information, the second received SSB information, the second received LSB information, and the first after inversion.
  • the decoding unit 240d uses the first received LSB information and the first received MSB information after inversion after the seventh decoding process in the third decoding process.
  • the second output bit array information is generated by calculating the exclusive logical sum and extracting the information of the predetermined region from the first received MSB information after the seventh decoding process in the fifth decoding process.
  • the decoding unit 240d has the information corresponding to the second output bit array information in the first received MSB information, the first received SSB information, the second received SSB information, the second received LSB information, and the first received LSB.
  • the decoding unit 240d performs the first received SSB information, the second received SSB information, the first received LSB information, and the first received LSB information after the seventh decoding process in the fourth decoding process.
  • the second received LSB information is subjected to the probability distribution shaping and decoding process, and in the fifth decoding process, the information in the predetermined region of the first received MSB information after the seventh decoding process is extracted.
  • the second output bit array information is generated, and the decoding unit 240d performs a rigid determination error correction process for the information corresponding to the second output bit array information in the first received MSB information and the first output bit array information.
  • the decoding unit 240d generates the second output bit array information by extracting the information in the predetermined region of the first received MSB information after the seventh decoding process.
  • the output information is generated based on the second output bit array information and the first output bit array information after the seventh decoding process.
  • the error correction device 200d has a second input as a first post-processing in the seventh decoding process in the multi-stage error correction process after the decoding unit 240d performs the hard determination error correction process.
  • the first corresponding to each column of the area storing the predetermined value in the predetermined area in the first row in the first bit string group information in which the bit array information is stored as a part of the first MSB information.
  • the exclusive logical sum of each column corresponding to each other is calculated with the bit value of the column in the first received LSB information corresponding to each column of the area where the value is stored, and the first bit string group information is calculated as the second post-processing.
  • the bit value of the column in the first received MSB information corresponding to each column of the area storing the predetermined value in the predetermined area in the first row in the above is the exclusive logical sum in the corresponding column. It was configured to overwrite using the calculation result of.
  • the error correction device 200d can perform error correction with higher performance than the error correction device 200a according to the second embodiment, which performs error correction by the rigid determination error correction process. ..
  • Embodiment 3 The configuration of the main part of the communication system 1b according to the third embodiment will be described with reference to FIG.
  • FIG. 18 is a configuration diagram showing an example of the configuration of the main part of the communication system 1b according to the third embodiment.
  • the communication system 1b will be described as an optical communication system as an example, but the optical communication system is only an example, and the communication system 1b is not limited to the optical communication system. ..
  • the communication system 1b may be a communication system by wireless communication, metal communication, or the like.
  • the communication system 1b includes a transmission device 10b, a transmission line 30, and a reception device 20b.
  • the transmitting device 10 and the receiving device 20 according to the first embodiment are changed to the transmitting device 10b and the receiving device 20b.
  • FIG. 18 the same blocks as those shown in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted.
  • the transmission device 10b acquires the input information and outputs a signal based on the acquired input information. Since the communication system 1b shown in FIG. 18 is an optical communication system, the transmission device 10b shown in FIG. 18 is an optical transmission device that outputs an optical signal.
  • the transmission device 10b includes an error correction coding device 100b, a D / A converter 11, a transmission light source 12, and an optical modulator 13.
  • the error correction coding device 100 according to the first embodiment is changed to the error correction coding device 100b.
  • the error correction coding device 100b acquires input information input from the outside and generates a digital baseband modulation signal based on the acquired input information.
  • the error correction coding device 100b outputs the generated digital baseband modulation signal to the D / A converter 11.
  • the receiving device 20b receives the signal output by the transmitting device 10b via the transmission line 30, generates output information corresponding to the input information based on the signal, and outputs the generated output information. Since the communication system 1b shown in FIG. 18 is an optical communication system, the receiving device 20b shown in FIG. 18 is an optical receiving device that receives an optical signal.
  • the receiving device 20b includes a receiving light source 22, an optical receiver 21, an A / D converter 23, and an error correction device 200b.
  • the error correcting device 200 according to the first embodiment is changed to the error correcting device 200b.
  • the error correction device 200b receives the received digital baseband modulation signal output by the A / D converter 23, generates output information corresponding to the input information based on the received digital baseband modulation signal, and generates the generated output. Output information.
  • FIG. 19 is a configuration diagram showing an example of the configuration of the main part of the error correction coding device 100b according to the third embodiment.
  • the error correction coding device 100b includes an input information acquisition unit 110, a coding unit 120b, a modulation symbol conversion unit 130, a transmission waveform shaping unit 140, and an interleaving unit 150.
  • the interleaving unit 150 is added to the configuration of the error correction coding device 100 according to the first embodiment, and the coding unit 120 according to the first embodiment is changed to the coding unit 120b. It is a thing.
  • FIG. 19 the same blocks as those shown in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted.
  • the coding unit 120b generates soft determination error correction frame information by combining the first bit string group information and the second bit string group information based on the input information acquired by the input information acquisition unit 110. The details of the coding unit 120b will be described later.
  • the interleaving unit 150 includes information on an arbitrary column in the soft determination error correction frame information generated by the coding unit 120b based on a predetermined replacement rule (hereinafter referred to as “first replacement rule”), and other arbitrary information. Replace with the information in the column.
  • first replacement rule a predetermined replacement rule
  • FIG. 25 is an explanatory diagram showing an example of a bit array space in which soft determination error correction frame information before the interleaving unit 150 is replaced is stored.
  • D which is a bit array space in which the soft determination error correction frame information before the interleaving unit 150 is replaced, is a bit array of m rows and N1 columns in which the first bit string group information is stored.
  • Dd [1] which is a space
  • Dd [1] which is a bit array space of m rows and N2 columns in which the second bit string group information is stored, are arranged in one bit array space, respectively.
  • the interleaving unit 150 replaces the information of an arbitrary column in D, which is the bit array space shown in FIG. 25A, with the information of another arbitrary column based on the first replacement rule.
  • FIG. 25B is an explanatory diagram showing an example of a bit array space in which the soft determination error correction frame information after the interleaving unit 150 is replaced is stored.
  • D [1: m] [2] [k] which is a bit array space for storing the information in the kth column of the second bit string group information
  • D [1: m] [1] [k] and D [1: m] [1] [k + 1] which are bit array spaces for storing the information in the kth column of the group information.
  • Soft judgment error correction Swap the arrangement of columns in the frame information.
  • the modulation symbol conversion unit 130 performs pulse amplitude modulation based on the soft determination error correction frame information after the interleaving unit 150 columns are replaced.
  • FIG. 26A is an explanatory diagram showing an example of modulation symbol group information when the error correction coding device 100b does not include the interleaving unit 150.
  • the modulation symbol group information when the error correction coding device 100b does not include the interleaving unit 150 is Xv [1] which is the first modulation symbol group information and the second modulation symbol group information.
  • Each Xv [2] is arranged in one bit array space.
  • FIG. 26B is an explanatory diagram showing an example of modulation symbol group information when the error correction coding device 100b includes the interleaving unit 150.
  • the modulation symbol group information when the error correction coding device 100b includes the interleaving unit 150 is a soft determination error after the interleaving unit 150 is replaced as shown as an example in FIG. 25B.
  • the PAM symbols X [2] [k] belonging to the second modulation symbol group information Xv [2] belong to the first modulation symbol group information Xv [1] so as to correspond to the correction frame information. It is placed between the PAM symbols X [1] [k] and X [1] [k + 1].
  • the interleaving unit 150 replaces the information of an arbitrary column in the modulation symbol group information generated by the modulation symbol conversion unit 130 with the information of another arbitrary column based on the first replacement rule. good.
  • the interleaving unit 150 will be described as replacing the information of an arbitrary column in the soft determination error correction frame information generated by the coding unit 120b with the information of another arbitrary column based on the first replacement rule. ..
  • FIG. 20 is a configuration diagram showing an example of the configuration of the main part of the coding unit 120b according to the third embodiment.
  • the coding unit 120b includes an input bit array information generation unit 121, a probability distribution shaping coding unit 122, a bit inversion unit 123, a soft determination error correction coding unit 124, an LSB interleave unit 126, and an LSB deinterleave unit 127. To be equipped.
  • the coding unit 120b is a configuration in which the LSB interleaving unit 126 and the LSB deinterleaving unit 127 are added to the configuration of the coding unit 120 according to the first embodiment.
  • the same blocks as those shown in FIG. 3 are designated by the same reference numerals, and the description thereof will be omitted.
  • the LSB interleave unit 126 includes information on an arbitrary column in the first LSB information after inversion generated by the bit inversion unit 123 and the first after inversion based on a predetermined replacement rule (hereinafter referred to as “second replacement rule”). 1 Replaces the information in any other column in the LSB information. Further, the LSB interleaving unit 126 obtains the information of an arbitrary column in the second LSB information generated by the probability distribution shaping coding unit 122 and the information of another arbitrary column in the second LSB information based on the second replacement rule. Replace.
  • FIG. 27A is an explanatory diagram showing an example of a bit array space in which the soft determination error correction frame information before the LSB interleaving unit 126 is replaced is stored.
  • the first LSB information after inversion before the LSB interleaving unit 126 is replaced is the first MSB information and the second SSB in the bit array space Dd [1] in which the first bit string group information is stored.
  • D [1: m-1] [2] [k] in which the kth information in the information is stored and D [m] [2] [k] in which the kth information in the second LSB information is stored are They are arranged so that they are lined up in a row.
  • the LSB interleaving unit 126 uses the second replacement rule for the information of an arbitrary column in Dv [m] [1] in which the first LSB information after inversion shown in FIG. 27A is stored and the information of another arbitrary column. And replace. Further, the LSB interleaving unit 126 uses the second replacement rule for the information of the arbitrary column in Dv [m] [2] in which the second LSB information shown in FIG. 27A is stored and the information of the other arbitrary column. And replace.
  • FIG. 27B is an explanatory diagram showing an example of a bit array space in which the soft determination error correction frame information after the LSB interleaving unit 126 has been replaced is stored.
  • the LSB interleaving unit 126 for example, as shown in FIG. 27B, in Dv [m] [1] in which the first LSB information after inversion is stored, the information in the odd-numbered columns in the first LSB information after inversion are adjacent to each other. The arrangement of the columns in the first LSB information after inversion is exchanged so that the information of the even-numbered columns in the first LSB information after inversion are adjacent to each other. Further, in the LSB interleaving unit 126, for example, as shown in FIG.
  • the bit array space shown in FIG. 27B is merely an example, and if the LSB interleaving unit 126 performs the replacement based on the second replacement rule, the mode of the bit array space after the replacement is shown in FIG. 27B. It is not limited to the bit array space shown.
  • the modulation symbol conversion unit 130 performs pulse amplitude modulation based on the soft determination error correction frame information after the interleaving unit 150 columns are replaced.
  • the soft determination error correction coding unit 124 performs a soft determination error correction coding process by using the first LSB information and the second LSB information after inversion after the LSB interleaving unit 126 is replaced. Generate the parity bit.
  • the soft determination error correction coding unit 124 stores the generated soft determination parity bit as the second MSB information in the bit array space Dv [1] [2].
  • the LSB interleave unit 126 arranges the columns in the first LSB information after inversion after the soft determination error correction coding unit 124 generates the soft determination parity bit based on the second replacement rule. Return to the state before changing the arrangement of. Further, in the LSB deinterleave unit 127, the LSB interleaving unit 126 arranges the columns in the second LSB information after the soft determination error correction coding unit 124 generates the soft determination parity bit based on the second replacement rule. Return to the state before changing the arrangement of.
  • the LSB deinterleave unit 127 replaces the arrangement of the columns of the soft determination parity bits stored in the bit array space Dv [1] [2] as the second MSB information based on the second replacement rule, and Dv. [1]
  • the arrangement of the rows of the soft determination parity bits stored in [2] is the same as when the coding unit 120b does not include the LSB interleaving unit 126.
  • the functions of the input information acquisition unit 110, the coding unit 120b, the modulation symbol conversion unit 130, the transmission waveform shaping unit 140, and the interleaving unit 150 included in the error correction coding device 100b according to the third embodiment are implemented.
  • it may be realized by the processor 501 and the memory 502 in the hardware configuration shown in FIGS. 5A and 5B, or may be realized by the processing circuit 503.
  • FIG. 21A is a part of a flowchart showing an example of processing of the error correction coding apparatus 100b according to the third embodiment.
  • FIG. 21B is another part of the flowchart showing an example of the processing of the error correction coding apparatus 100b according to the third embodiment.
  • FIG. 21C is the rest of the flowchart showing an example of the processing of the error correction coding apparatus 100b according to the third embodiment.
  • FIG. 21A, FIG. 21B, and FIG. 21C are collectively referred to as FIG. 21.
  • the error correction coding device 100b repeatedly executes the process of the flowchart shown in FIG.
  • step ST610 in the flowchart shown in FIG. 6 is changed to step ST2110, and step ST2120 is added between step ST610 and step ST620.
  • step ST2110 the same processing as the processing of the flowchart shown in FIG. 6 is designated by the same reference numerals and the description thereof will be omitted.
  • the error correction coding device 100b performs the process of step ST601.
  • the coding unit 120b generates soft determination error correction frame information.
  • the coding unit 120b performs the processing of step ST2110 by performing the processing from step ST611 to step ST618 and the processing from step ST2111 to step ST2115 in the following processing K.
  • the coding unit 120b performs the processes from step ST611 to step ST616.
  • step ST616 in step ST2111, the LSB interleaving unit 126 included in the coding unit 120b replaces the arrangement of the columns in the first LSB information after inversion.
  • step ST2112 the LSB interleaving unit 126 included in the coding unit 120b replaces the arrangement of the columns in the second LSB information.
  • the coding unit 120b performs the processes of step ST617 and step ST618.
  • step ST2113 the LSB deinterleave unit 127 included in the coding unit 120b returns the arrangement of the columns in the first LSB information after inversion to the state before the LSB interleaving unit 126 replaces the arrangement of the columns.
  • step ST2114 the LSB deinterleave unit 127 included in the coding unit 120b returns the arrangement of the columns in the second LSB information to the state before the LSB interleaving unit 126 replaces the arrangement of the columns.
  • step ST2115 the LSB deinterleave unit 127 included in the coding unit 120b replaces the arrangement of the strings of the soft determination parity bits.
  • step ST2115 the coding unit 120b ends the process K. That is, after step ST2115, the coding unit 120b ends the process of step ST2110.
  • the processing order of steps ST2111 and ST2112 is arbitrary, and the processing order from step ST2113 to step ST2115 is arbitrary.
  • step ST2110 the interleaving unit 150 replaces the information of an arbitrary column in the soft determination error correction frame information with the information of another arbitrary column in step ST2120.
  • step ST2120 the error correction coding device 100b performs the processes from step ST620 to step ST630.
  • step ST630 the error correction coding device 100b ends the processing of the flowchart shown in FIG. 21, and the error correction coding device 100b returns to the processing of step ST601 and repeatedly executes the processing of the flowchart shown in FIG. ..
  • FIG. 22 is a configuration diagram showing an example of the configuration of the main part of the error correction device 200b according to the third embodiment.
  • the error correction device 200b includes a reception modulation symbol group information generation unit 210, a hard determination candidate generation unit 220, a soft determination information generation unit 230, a decoding unit 240b, a deinterleave unit 250, and an information output unit 290.
  • the deinterleave unit 250 is added to the configuration of the error correction device 200 according to the first embodiment, and the decoding unit 240 according to the first embodiment is changed to the decoding unit 240b.
  • the same blocks as those shown in FIG. 7 are designated by the same reference numerals, and the description thereof will be omitted.
  • the deinterleave unit 250 has the first hard determination candidate bit array information, the second hard determination candidate bit array information, and the third hard determination candidate bit array generated by the hard determination candidate generation unit 220 based on the first replacement rule.
  • the first hard Judgment candidate bit array information, the second hard judgment candidate bit array information, the third hard judgment candidate bit array information, the first posterior L value string, the second posterior L value string, and the third posterior L value By exchanging the arrangement of the information and the columns of the first posterior L value sequence, the second posterior L value sequence, and the third posterior L value string generated by the soft judgment information generation unit 230, the first hard Judgment candidate bit array information, the second hard judgment candidate bit array information, the third hard judgment candidate bit array information, the first posterior L value string, the second posterior L value string, and the third posterior L value.
  • each column is arranged in the first hard determination candidate bit array information and the second hard determination candidate bit array generated by the hard determination candidate generation unit 220 when the error correction coding device 100b does not include the interleaving unit 150.
  • the deinterleave unit 250 makes an error in the arrangement of the received PAM symbols by exchanging the arrangement of the received PAM symbols in the reception modulation symbol group information generated by the reception modulation symbol generation unit 212 based on the first replacement rule.
  • the arrangement may be returned so as to be the same as the arrangement of the received PAM symbols in the reception modulation symbol group information generated by the reception modulation symbol generation unit 212. ..
  • the deinterleave unit 250 includes the first hard determination candidate bit array information, the second hard determination candidate bit array information, the third hard determination candidate bit array information, and the soft determination generated by the hard determination candidate generation unit 220. It will be described as assuming that the arrangement of each of the first posterior L-value sequence, the second posterior L-value sequence, and the third posterior L-value sequence generated by the information generation unit 230 is exchanged.
  • the decoding unit 240b includes the first hard determination candidate bit array information, the second hard determination candidate bit array information, the third hard determination candidate bit array information, the first posterior L value sequence, the second posterior L value sequence, and the third. Output information is generated by performing multi-stage error correction processing based on the post-L value sequence.
  • FIG. 23 is a configuration diagram showing an example of the configuration of the main part of the decoding unit 240b according to the third embodiment.
  • the decoding unit 240b includes a soft determination error correction decoding unit 241, a selection unit 242, a receiving side bit inversion unit 243, a probability distribution shaping decoding unit 244, a second output bit array generation unit 245, an output information generation unit 246, and a reception LSB interleaving unit. 248 and a receiving LSB deinterleave unit 249 are provided.
  • the decoding unit 240b is a configuration in which the receiving LSB interleaving unit 248 and the receiving LSB deinterleaving unit 249 are added to the configuration of the decoding unit 240 according to the first embodiment. Is added.
  • FIG. 23 the same blocks as those shown in FIG. 8 are designated by the same reference numerals, and the description thereof will be omitted.
  • the receiving LSB interleaving unit 248 replaces the information of an arbitrary column in the second posterior L value column with the information of another arbitrary column in the second posterior L value column based on the second replacement rule. 2 After the fact, the arrangement of the columns in the L value column is exchanged. Further, the receiving LSB interleaving unit 248 replaces the information of an arbitrary column in the third posterior L value column with the information of another arbitrary column in the third posterior L value column based on the second replacement rule. , The arrangement of the columns in the third post-L value column is exchanged.
  • the soft judgment error correction decoding unit 241 is the first post-L value string, the second post-L value string after the receiving LSB interleaving unit 248 has been replaced, and the second post-L value string after the receiving LSB interleaving unit 248 has been replaced. 3 Subsequent L value string is used to perform soft judgment error correction processing.
  • the receiving LSB deinterleave unit 249 replaces the arrangement of the columns in the first received LSB information after reversal generated by the soft determination error correction decoding unit 241 based on the second replacement rule, so that the first received LSB information after reversal is used.
  • the arrangement of the columns in the above is the same as the arrangement of the columns in the first received LSB information after inversion generated by the soft determination error correction decoding unit 241 when the decoding unit 240b does not include the reception LSB interleaving unit 248. Replace.
  • the receiving LSB deinterleave unit 249 replaces the arrangement of the columns in the second received LSB information generated by the soft determination error correction decoding unit 241 based on the second replacement rule, thereby changing the arrangement of the columns in the second received LSB information. Is replaced so that the arrangement of the columns is equivalent to the arrangement of the columns in the second reception LSB information generated by the soft determination error correction decoding unit 241 when the decoding unit 240b does not include the reception LSB interleaving unit 248.
  • Each function of the part 290 may be realized by the processor 901 and the memory 902 in the hardware configuration shown in FIGS. 9A and 9B in the first embodiment, or is realized by the processing circuit 903. It may be a thing.
  • FIG. 24A is a part of a flowchart showing an example of processing of the error correction device 200b according to the third embodiment.
  • FIG. 24B is another part of the flowchart showing an example of the processing of the error correction device 200b according to the third embodiment.
  • FIG. 24C is the rest of the flowchart showing an example of the processing of the error correction device 200b according to the third embodiment.
  • FIG. 24A, FIG. 24B, and FIG. 24C are collectively referred to as FIG. 24.
  • the error correction device 200b repeatedly executes the process of the flowchart shown in FIG. 24.
  • step ST2420 is added between the processes of step ST1020 and step ST1030 in the flowchart shown in FIG. 10, and step ST1030 is changed to step ST2430.
  • the same processing as the processing of the flowchart shown in FIG. 10 is designated by the same reference numerals and the description thereof will be omitted.
  • the error correction device 200b performs the processes from step ST1000 to step ST1020.
  • the deinterleaved unit 250 includes the first hard determination candidate bit array information, the second hard determination candidate bit array information, the third rigid determination candidate bit array information, the first posterior L value sequence, The arrangement of each column of the second posterior L value column and the third posterior L value column is exchanged.
  • step ST2430 the decoding unit 240b generates output information by performing multi-stage error correction processing. Specifically, the decoding unit 240b performs the process of step ST2430 by performing the processes from step ST1031 to step ST1036 and the processes from step ST2431 to ST2433 in the following process L.
  • step ST2431 the receiving LSB interleaving unit 248 included in the decoding unit 240b replaces the arrangement of the columns of the first posterior L value sequence, the second posterior L value string, and the third posterior L value string.
  • step ST2431 the decoding unit 240b performs the process of step ST1031.
  • step ST1031 in step ST2432, the receiving LSB deinterleave unit 249 included in the decoding unit 240b replaces the arrangement of the columns of the first received LSB information after inversion.
  • step ST2433 the receiving LSB deinterleave unit 249 included in the decoding unit 240b replaces the arrangement of the columns of the second received LSB information.
  • step ST2433 the decoding unit 240b performs the processes from step ST1032 to step ST1036.
  • step ST1036 the decoding unit 240b ends the process L. That is, after step ST1036, the decoding unit 240b ends the process of step ST2430.
  • step ST1050 the error correction device 200b performs the process of step ST1050.
  • step ST1050 the error correction device 200b ends the processing of the flowchart shown in FIG. 24, and the error correction device 200b returns to the processing of step ST1000 and repeatedly executes the processing of the flowchart shown in FIG. 24.
  • the error correction coding device 100b can disperse the burst error that occurs in the transmission line 30. Therefore, the error correction coding device 100b can suppress the performance deterioration of the soft determination error correction / decoding process in the error correction device 200b.
  • the error correction coding device 100b has been described as including the interleaving unit 150, the LSB interleaving unit 126, and the LSB deinterleaving unit 127, but the present invention is not limited to this.
  • the error correction coding device 100b may include an interleaving unit 150 and may not include an LSB interleaving unit 126 and an LSB deinterleaving unit 127.
  • the error correction coding device 100b may include an LSB interleaving unit 126 and an LSB deinterleaving unit 127, and may not include an interleaving unit 150.
  • the error correction device 200b has been described as including the deinterleaved unit 250, the receiving LSB interleaved unit 248, and the received LSB deinterleaved unit 249, but the present invention is not limited to this.
  • the error correction coding device 100b when the error correction coding device 100b includes the interleave unit 150 and does not include the LSB interleave unit 126 and the LSB deinterleave unit 127, the error correction coding device 100b includes the deinterleave unit 250 and the reception LSB interleave unit.
  • the 248 and the receiving LSB deinterleave unit 249 are not provided.
  • the error correction coding device 100b when the error correction coding device 100b includes the LSB interleave unit 126 and the LSB deinterleave unit 127 and does not include the LSB deinterleave unit 150, the reception LSB interleave unit 248 and the reception LSB deinterleave unit The 249 is provided, and the deinterleaved portion 250 is not provided.
  • any combination of embodiments can be freely combined, any component of each embodiment can be modified, or any component can be omitted in each embodiment. be.
  • the transmitting device when information is transmitted from a transmitting device to a receiving device, the transmitting device performs error correction coding on the transmitted information, and the receiving device performs error correction on the received information.
  • the transmitting device performs error correction coding on the transmitted information
  • the receiving device performs error correction on the received information. Suitable for communication systems.
  • 1,1a, 1b, 1c, 1d communication system 30 transmission lines, 10,10a, 10b, 10c, 10d transmitter, 11 D / A converter, 12 transmission light source, 13 optical modulator, 100, 100a, 100b , 100c, 100d Error correction coding device, 110 Input information acquisition unit, 120, 120a, 120b, 120c, 120d Coding unit, 121, 121c, 121d Input bit array information generation unit, 122 Probability distribution shaping coding unit, 123 Bit inversion unit, 124,124c soft judgment error correction coding unit, 125,125d hard judgment error correction coding unit, 126 LSB interleaving unit, 127 LSB deinterleaving unit, 130 modulation symbol conversion unit, 131 first symbol mapping unit, 132 2nd symbol mapping unit, 140 transmission waveform shaping unit, 141 polarization multiplexing unit, 142 transmission digital signal generation unit, 150 interleaving unit, 20, 20a, 20b, 20c, 20d receiver, 21 optical receiver, 22 reception Light

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Abstract

誤り訂正符号化装置(100)は、入力情報に基づいて、m行N1列のビット配列からなる第1ビット列群情報であって、第1シンボルマッピング規則を用いて、第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第1ビット列群情報と、m行N2列のビット配列からなる第2ビット列群情報であって、第2シンボルマッピング規則を用いて、第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第2ビット列群情報と、を組み合わせたm行N列のビット配列からなる軟判定誤り訂正フレーム情報を生成する符号化部(120)を備えた。

Description

誤り訂正符号化装置、誤り訂正符号化方法、誤り訂正装置、誤り訂正方法、通信方法、光通信システム、及び、軟判定誤り訂正フレームデータ構造
 本開示は、誤り訂正符号化装置、誤り訂正符号化方法、誤り訂正装置、誤り訂正方法、通信方法、光通信システム、及び、軟判定誤り訂正フレームデータ構造に関するものである。
 送信装置が、送信装置に入力された入力情報を誤り訂正符号化し、誤り訂正符号化後の情報に基づく信号を受信装置に送信し、受信装置が、送信装置から送信された信号を受けて、当該信号に基づく情報に対して誤り訂正することにより、入力情報に対応する出力情報を出力する通信システムがある。
 例えば、非特許文献1には、光通信システムの分野において、確率分布整形符号化処理とマルチレベル符号化処理とを組み合わせて生成される情報であって、第1及び第2の2つのシンボルマッピングを使い分けることにより複数のビットの組み合わせを多値変調可能な所定のデータ構造を有する情報を用いる通信方法が開示されている。
 具体的には、非特許文献1に記載された送信装置(以下「従来の送信装置」という。)は、入力情報に基づいて上述のデータ構造を有する情報を生成する。より具体的には、従来の送信装置は、最下位に位置するビットと、グレイ符号化処理の対象である中位に位置する複数のビットとを用いて、軟判定誤り訂正符号化処理を行い、軟判定誤り訂正符号化処理により取得した軟判定パリティビットを最上位のビットに配置することにより、上述のデータ構造を有する情報を生成する。さらに、従来の送信装置は、最上位のビットが軟判定パリティビットである第1のシンボルグループと、最上位のビットが軟判定パリティビットでない第2のシンボルグループに分割する。従来の送信装置は、第1のシンボルグループに属するシンボルに対して、グレイ符号による第1のシンボルマッピングを行い、第2のシンボルグループに属するシンボルに対して、第1のシンボルマッピングとは異なる第2のシンボルマッピングを行う。
 また、非特許文献1に記載された受信装置(以下「従来の受信装置」という。)は、従来の送信装置が、上述のデータ構造を有する情報に基づいて生成した信号を受けて、当該信号に基づく情報に対してマルチステージ復号処理を行うことにより、入力情報に対応する出力情報を取得する。より具体的には、従来の受信装置は、軟判定パリティビットを用いて軟判定誤り訂正処理を行うことにより、最下位に位置するビット、及び、グレイ符号化処理の対象である中位に位置する複数のビットに対して誤り訂正を行う。さらに、従来の受信装置は、最上位のビットが軟判定パリティビットでないシンボル、すなわち、従来の送信装置における第1のシンボルグループに属するシンボルに対応するシンボルについて、当該シンボルの最下位に位置するビットの上述の軟判定誤り訂正処理後のビット値を用いて、当該シンボルの中位に位置する複数のビット、及び、当該シンボルの最上位に位置するビットを硬判定処理する。
 一般に、軟判定誤り訂正符号化処理は、軟判定誤り訂正により保護する対象となるビット数が増加するほど、より多くの演算量を要する。したがって、軟判定誤り訂正符号化処理は、軟判定誤り訂正により保護する対象となるビット数を減らすことが望ましい。
 非特許文献1に記載された軟判定誤り訂正符号化処理(以下「従来の軟判定誤り訂正符号化処理」という。)は、最下位に位置するビットと、グレイ符号化処理の対象である中位に位置する複数のビットとを用いるものである。そのため、従来の軟判定誤り訂正符号化処理には、最上位に位置するビット以外の全てのビットを軟判定誤り訂正により保護する対象としているという問題点があった。
 本開示は、上述の問題点を解決するためにものであり、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことが可能な誤り訂正符号化装置を提供することを目的としている。
 本開示に係る誤り訂正符号化装置は、入力情報を取得する入力情報取得部と、入力情報取得部が取得した入力情報に基づいて、m(mは2以上の自然数)行N1(N1は2以上の自然数)列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則を用いて、第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第1ビット列群情報と、m行N2(N2は1以上の自然数)列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則を用いて、第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第2ビット列群情報と、を組み合わせたm行N(NはN1とN2とを加算した数)列のビット配列からなる軟判定誤り訂正フレーム情報を生成する符号化部と、第1シンボルマッピング規則又は第2シンボルマッピング規則を用いて、符号化部が生成した軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、軟判定誤り訂正フレーム情報の列毎に変調シンボルにパルス振幅変調することにより、N個の変調シンボルからなる変調シンボル群情報を生成する変調シンボル変換部と、変調シンボル変換部が生成した変調シンボル群情報に基づいて、デジタルベースバンド変調信号を生成し、生成したデジタルベースバンド変調信号を出力する送信波形整形部とを備え、符号化部は、入力情報取得部が取得した入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3(N3は1以上且つN1より小さい自然数)列のビット配列からなる第2入力ビット配列情報とを生成し、生成した第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、第1ビット列群情報における1行目のうちの予め定められた領域に格納し、生成した第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成し、生成した整形ビット配列情報を分離することにより、N1個の予め定められた列の組み合わせからなる第1グループビット配列情報と、N2個の予め定められた列の組み合わせからなる第2グループビット配列情報とを生成し、生成した第1グループビット配列情報から、第1グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N1列のビット配列からなる第1LSB情報を生成し、生成した第1LSB情報における各列のビット値と、第2入力ビット配列情報を格納後の第1ビット列群情報における1行目の情報における各列のビット値であって、第1LSB情報における各列に対応する第1ビット列群情報における1行目の情報における各列のビット値との排他的論理和を演算することにより、1行N1列のビット配列からなる反転後第1LSB情報を生成し、生成した反転後第1LSB情報を第1ビット列群情報におけるm行目に格納し、生成した第2グループビット配列情報から、第2グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N2列のビット配列からなる第2LSB情報を生成し、生成した第2LSB情報を第2ビット列群情報におけるm行目に格納し、生成した反転後第1LSB情報と、生成した第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成し、生成した軟判定パリティビットを、1行N2列のビット配列からなる第2MSB情報として第2ビット列群情報における1行目に格納し、mが3以上の場合において、生成した第1グループビット配列情報から、第1グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N1列のビット配列からなる第1SSB情報を生成し、生成した第1SSB情報を第1ビット列群情報における2行目からm-1行目までに格納し、mが3以上の場合において、生成した第2グループビット配列情報から、第2グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N2列のビット配列からなる第2SSB情報を生成し、生成した第2SSB情報を第2ビット列群情報における2行目からm-1行目までに格納することにより軟判定誤り訂正フレーム情報を生成するように構成したものである。
 本開示によれば、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。
図1は、実施の形態1に係る通信システムの要部の構成の一例を示す構成図である。 図2は、実施の形態1に係る誤り訂正符号化装置の要部の構成の一例を示す構成図である。 図3は、実施の形態1に係る符号化部の要部の構成の一例を示す構成図である。 図4Aは、実施の形態1に係る第1シンボルマッピング規則の一例を説明するための説明図である。図4Bは、実施の形態1に係る第2シンボルマッピング規則の一例を説明するための説明図である。 図5A及び図5Bは、実施の形態1に係る誤り訂正符号化装置のハードウェア構成の一例を示す図である。 図6Aは、実施の形態1に係る誤り訂正符号化装置の処理の一例を示すフローチャートの一部である。 図6Bは、実施の形態1に係る誤り訂正符号化装置の処理の一例を示すフローチャートの他の一部である。 図6Cは、実施の形態1に係る誤り訂正符号化装置の処理の一例を示すフローチャートの残部である。 図7は、実施の形態1に係る誤り訂正装置の要部の構成の一例を示す構成図である。 図8は、実施の形態1に係る復号部の要部の構成の一例を示す構成図である。 図9A及び図9Bは、実施の形態1に係る誤り訂正装置のハードウェア構成の一例を示す図である。 図10Aは、実施の形態1に係る誤り訂正装置の処理の一例を示すフローチャートの一部である。 図10Bは、実施の形態1に係る誤り訂正装置の処理の一例を示すフローチャートの他の一部である。 図10Cは、実施の形態1に係る誤り訂正装置の処理の一例を示すフローチャートの残部である。 図11は、実施の形態2に係る通信システムの要部の構成の一例を示す構成図である。 図12は、実施の形態2に係る誤り訂正符号化装置の要部の構成の一例を示す構成図である。 図13は、実施の形態2に係る符号化部の要部の構成の一例を示す構成図である。 図14Aは、実施の形態2に係る誤り訂正符号化装置の処理の一例を示すフローチャートの一部である。 図14Bは、実施の形態2に係る誤り訂正符号化装置の処理の一例を示すフローチャートの他の一部である。 図14Cは、実施の形態2に係る誤り訂正符号化装置の処理の一例を示すフローチャートの残部である。 図15は、実施の形態2に係る誤り訂正装置の要部の構成の一例を示す構成図である。 図16は、実施の形態2に係る復号部の要部の構成の一例を示す構成図である。 図17Aは、実施の形態2に係る誤り訂正装置の処理の一例を示すフローチャートの一部である。 図17Bは、実施の形態2に係る誤り訂正装置の処理の一例を示すフローチャートの他の一部である。 図17Cは、実施の形態2に係る誤り訂正装置の処理の一例を示すフローチャートの残部である。 図18は、実施の形態3に係る通信システムの要部の構成の一例を示す構成図である。 図19は、実施の形態3に係る誤り訂正符号化装置の要部の構成の一例を示す構成図である。 図20は、実施の形態3に係る符号化部の要部の構成の一例を示す構成図である。 図21Aは、実施の形態3に係る誤り訂正符号化装置の処理の一例を示すフローチャートの一部である。 図21Bは、実施の形態3に係る誤り訂正符号化装置の処理の一例を示すフローチャートの他の一部である。 図21Cは、実施の形態3に係る誤り訂正符号化装置の処理の一例を示すフローチャートの残部である。 図22は、実施の形態3に係る誤り訂正装置の要部の構成の一例を示す構成図である。 図23は、実施の形態3に係る復号部の要部の構成の一例を示す構成図である。 図24Aは、実施の形態3に係る誤り訂正装置の処理の一例を示すフローチャートの一部である。 図24Bは、実施の形態3に係る誤り訂正装置の処理の一例を示すフローチャートの他の一部である。 図24Cは、実施の形態3に係る誤り訂正装置の処理の一例を示すフローチャートの残部である。 図25Aは、実施の形態3に係るインタリーブ部が入れ替えを行う前の軟判定誤り訂正フレーム情報が格納されるビット配列空間の一例を示す説明図である。図25Bは、実施の形態3に係るインタリーブ部が入れ替えを行った後の軟判定誤り訂正フレーム情報が格納されるビット配列空間の一例を示す説明図である。 図26Aは、実施の形態3に係る誤り訂正符号化装置がインタリーブ部を備えていない場合における変調シンボル群情報の一例を示す説明図である。図26Bは、実施の形態3に係る誤り訂正符号化装置がインタリーブ部を備えている場合における変調シンボル群情報の一例を示す説明図である。 図27Aは、実施の形態3に係るLSBインタリーブ部が入れ替えを行う前の軟判定誤り訂正フレーム情報が格納されるビット配列空間の一例を示す説明図である。図27Bは、実施の形態3に係るLSBインタリーブ部が入れ替えを行った後の軟判定誤り訂正フレーム情報が格納されるビット配列空間の一例を示す説明図である。 図28は、実施の形態1の変形例に係る通信システムの要部の構成の一例を示す構成図である。 図29は、実施の形態1の変形例に係る誤り訂正符号化装置の要部の構成の一例を示す構成図である。 図30は、実施の形態1の変形例に係る符号化部の要部の構成の一例を示す構成図である。 図31Aは、実施の形態1の変形例に係る誤り訂正符号化装置の処理の一例を示すフローチャートの一部である。 図31Bは、実施の形態1の変形例に係る誤り訂正符号化装置の処理の一例を示すフローチャートの他の一部である。 図31Cは、実施の形態1の変形例に係る誤り訂正符号化装置の処理の一例を示すフローチャートの残部である。 図32は、実施の形態1の変形例に係る誤り訂正装置の要部の構成の一例を示す構成図である。 図33は、実施の形態1の変形例に係る復号部の要部の構成の一例を示す構成図である。 図34Aは、実施の形態1の変形例に係る誤り訂正装置の処理の一例を示すフローチャートの一部である。 図34Bは、実施の形態1の変形例に係る誤り訂正装置の処理の一例を示すフローチャートの他の一部である。 図34Cは、実施の形態1の変形例に係る誤り訂正装置の処理の一例を示すフローチャートの残部である。 図35は、実施の形態2の変形例に係る通信システムの要部の構成の一例を示す構成図である。 図36は、実施の形態2の変形例に係る誤り訂正符号化装置の要部の構成の一例を示す構成図である。 図37は、実施の形態2の変形例に係る符号化部の要部の構成の一例を示す構成図である。 図38Aは、実施の形態2の変形例に係る誤り訂正符号化装置の処理の一例を示すフローチャートの一部である。 図38Bは、実施の形態2の変形例に係る誤り訂正符号化装置の処理の一例を示すフローチャートの他の一部である。 図38Cは、実施の形態2の変形例に係る誤り訂正符号化装置の処理の一例を示すフローチャートの残部である。 図39は、実施の形態2の変形例に係る誤り訂正装置の要部の構成の一例を示す構成図である。 図40は、実施の形態2の変形例に係る復号部の要部の構成の一例を示す構成図である。 図41Aは、実施の形態2の変形例に係る誤り訂正装置の処理の一例を示すフローチャートの一部である。 図41Bは、実施の形態2の変形例に係る誤り訂正装置の処理の一例を示すフローチャートの他の一部である。 図41Cは、実施の形態2の変形例に係る誤り訂正装置の処理の一例を示すフローチャートの残部である。
 以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に参照して説明する。
実施の形態1.
 図1を参照して、実施の形態1に係る通信システム1の要部の構成について説明する。
 図1は、実施の形態1に係る通信システム1の要部の構成の一例を示す構成図である。
 実施の形態1では、一例として、通信システム1は、光通信システムであるものとして説明するが、光通信システムは、あくまで一例であり、通信システム1は、光通信システムに限定されるものではない。例えば、通信システム1は、無線通信又はメタル通信等による通信システムであってもよい。
 通信システム1は、送信装置10、伝送路30、及び、受信装置20を備える。
 送信装置10は、入力情報を取得し、取得した入力情報に基づく信号を出力する。図1に示す通信システム1は、光通信システムであるため、図1に示す送信装置10は、光信号を出力する光送信装置である。
 伝送路30は、送信装置10が出力した信号を受信装置20に伝送する。図1に示す通信システム1は、光通信システムであるため、図1に示す伝送路30は、送信装置10が出力した光信号を受信装置20に伝送可能な光伝送路である。伝送路30は、例えば、いずれも不図示の光クロスコネクト装置、伝送用光ファイバ、及び、光増幅器により構成される。光クロスコネクト装置は、波長選択性スイッチ、波長多重装置、波長分離装置、又は、光カプラ等により構成される。伝送用光ファイバは、シングルコアシングルモードファイバ又は空間多重ファイバ等により構成される。光増幅器は、エルビウム添加光増幅器又はラマン光増幅器等により構成される。
 受信装置20は、伝送路30を介して送信装置10が出力した信号を受けて、当該信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。図1に示す通信システム1は、光通信システムであるため、図1に示す受信装置20は、光信号を受ける光受信装置である。
 送信装置10は、誤り訂正符号化装置100、D/A変換器11、送信用光源12、及び、光変調器13を備える。D/A変換器11、送信用光源12、及び、光変調器13により送信部が構成される。
 誤り訂正符号化装置100は、外部から入力される入力情報を取得し、取得した入力情報に基づいて、デジタルベースバンド変調信号を生成する。誤り訂正符号化装置100は、生成したデジタルベースバンド変調信号を、D/A変換器11に出力する。
 D/A変換器11は、誤り訂正符号化装置100が出力するデジタルベースバンド変調信号を受けて、当該デジタルベースバンド変調信号をアナログベースバンド変調信号である送信電気信号に変換して、変換後の送信電気信号を出力する。D/A変換器11は、デジタルベースバンド変調信号をアナログベースバンド変調信号に変換するとともに、電気的に増幅し、増幅したアナログベースバンド変調信号を送信電気信号として出力してもよい。
 送信用光源12は、単一波長の無変調光を出力する。送信用光源12は、外部共振器型の波長可変光源等により構成される。送信用光源12は、例えば、中心波長が1550ナノメートル(以下「nm」と表記する。)の無変調光を生成し、生成した無変調光を光変調器13に出力する。
 光変調器13は、D/A変換器11が出力する送信電気信号と、送信用光源12が出力する無変調光とを受けて、当該無変調光を送信電気信号により変調して変調光を生成し、生成した変調光を変調光信号として伝送路30に出力する。光変調器13は、偏波多重直交位相変調器等により構成される。
 受信装置20は、受信用光源22、光受信器21、A/D変換器23、及び、誤り訂正装置200を備える。受信用光源22、光受信器21、及び、A/D変換器23より受信部が構成される。
 受信用光源22は、送信装置10が伝送路30に出力する変調光信号である変調光の中心波長に相当する単一波長の無変調光を出力する。受信用光源22は、外部共振器型の波長可変光源等により構成され、例えば、中心波長が1550nmの無変調光を生成し、生成した無変調光を光受信器21に出力する。
 光受信器21は、送信装置10が伝送路30に出力する変調光信号と、受信用光源22が出力する無変調光とを受ける。光受信器21は、変調光信号である変調光と無変調光とを用いてコヒーレント検波することにより、受信アナログベースバンド変調信号である受信電気信号を生成し、生成した受信電気信号をA/D変換器23に出力する。
 A/D変換器23は、光受信器21が出力する受信電気信号を受けて、当該受信電気信号を受信デジタルベースバンド変調信号に変換して、変換後の受信デジタルベースバンド変調信号を出力する。具体的には、A/D変換器23は、受信電気信号である受信アナログベースバンド変調信号をサンプリングしてデジタルベースバンド変調信号に変換し、誤り訂正装置200に出力する。A/D変換器23は、受信電気信号を増幅し、増幅後の受信電気信号を受信デジタルベースバンド変調信号に変換してもよい。
 誤り訂正装置200は、A/D変換器23が出力した受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。
 図2を参照して、実施の形態1に係る誤り訂正符号化装置100の要部の構成について説明する。
 図2は、実施の形態1に係る誤り訂正符号化装置100の要部の構成の一例を示す構成図である。
 誤り訂正符号化装置100は、入力情報取得部110、符号化部120、変調シンボル変換部130、及び、送信波形整形部140を備える。
 入力情報取得部110は、入力情報を取得する。
 符号化部120は、入力情報取得部110が取得した入力情報に基づいて、第1ビット列群情報と第2ビット列群情報とを組み合わせた軟判定誤り訂正フレーム情報を生成する。
 第1ビット列群情報は、m(mは2以上の自然数)行N1(N1は2以上の自然数)列のビット配列からなる情報であって、予め定められた第1シンボルマッピング規則を用いて、第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な情報である。
 第2ビット列群情報は、m行N2(N2は1以上の自然数)列のビット配列からなる情報であって、予め定められた第2シンボルマッピング規則を用いて、第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な情報である。
 軟判定誤り訂正フレーム情報は、第1ビット列群情報と第2ビット列群情報とを組み合わせた情報であって、m行N(NはN1とN2とを加算した数)列のビット配列からなる情報である。
 符号化部120の詳細については後述する。
 以下の説明において、軟判定誤り訂正フレーム情報は、m行N列のビット配列空間である「D」に格納されるものとして説明する。
 また、ビット配列空間であるDのうち、第1ビット列群情報が格納されるm行N1列のビット配列空間を「Dd[1]」と表記し、第2ビット列群情報が格納されるm行N2列のビット配列空間を「Dd[2]」と表記する。
 また、以下の説明において、p(pは1以上の自然数)からq(qは、p以上の自然数)までのq-p+1個の要素を「p:q」と表記する。
 また、ビット配列空間であるDd[1:m]のうち、最上位ビットであるMSB(Most Significan Bit)が格納される1行N列のビット配列空間を「Dv[1][1:2]」と表記する。以下の説明において、Dv[1][1]に格納される情報を第1MSB情報といい、Dv[1][2]に格納される情報を第2MSB情報という。
 また、ビット配列空間であるDd[1:m]のうち、最下位ビットであるLSB(Least Significant Bit)が格納される1行N列のビット配列空間を「Dv[m][1:2]」と表記する。以下の説明において、Dv[m][1]に格納される情報を第1LSB情報といい、Dv[m][2]に格納される情報を第2LSB情報という。
 また、ビット配列空間であるDd[1:m]のうち、MSB及びLSB以外の中位ビットが格納されるm-2行N列のビット配列空間を「Dv[2:m-1][1:2]」と表記する。以下の説明において、Dv[2:m-1][1]に格納される情報を第1SSB情報といい、Dv[2:m-1][2]に格納される情報を第2SSB情報という。
 なお、mが2である場合、第1ビット列群情報は、第1MSB情報及び第1LSB情報のみで構成され、第2ビット列群情報は、第2MSB情報及び第2LSB情報のみで構成される。したがって、mが2である場合、第1SSB情報及び第2SSB情報は、存在しないため、Dv[2:m-1][1:2]は省略される。
 また、ビット配列空間であるDd[1:m]のうち、k(kは、Dd[1]においては、1以上且つN1以下の自然数であり、Dd[2]においては、1以上且つN2以下の自然数)列目のビット空間を「D[1:m][1:2][k]」と表記する。
 また、ビット空間であるD[1:m][1:2][k]に格納される軟判定誤り訂正フレーム情報のビット値を「B[1:m][1:2][k]」と表記する。
 変調シンボル変換部130は、第1シンボルマッピング規則又は第2シンボルマッピング規則を用いて、符号化部120が生成した軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、軟判定誤り訂正フレーム情報の列毎に変調シンボルにパルス振幅変調する。変調シンボル変換部130は、軟判定誤り訂正フレーム情報の列毎にパルス振幅変調することにより、N個の変調シンボルからなる変調シンボル群情報を生成する。
 具体的には、例えば、変調シンボル変換部130は、第1シンボルマッピング部131及び第2シンボルマッピング部132を備える。
 第1シンボルマッピング部131は、予め定められた第1シンボルマッピング規則を用いて、符号化部120が生成した軟判定誤り訂正フレーム情報のうち、第1ビット列群情報の各列のビット値の組み合わせを第1ビット列群情報の列毎に変調シンボルにパルス振幅変調する。第1シンボルマッピング部131は、第1ビット列群情報の列毎にパルス振幅変調することにより、N1個の変調シンボルからなる第1変調シンボル群情報を生成する。
 第2シンボルマッピング部132は、予め定められた第2シンボルマッピング規則を用いて、符号化部120が生成した軟判定誤り訂正フレーム情報のうち、第2ビット列群情報の各列のビット値の組み合わせを、第2ビット列群情報の列毎に変調シンボルにパルス振幅変調する。第2シンボルマッピング部132は、第2ビット列群情報の列毎にパルス振幅変調することにより、N2個の変調シンボルからなる第2変調シンボル群情報を生成する。
 以下の説明において、パルス振幅変調後の変調シンボルをPAM(Pulse-Amplitude Modulation)シンボルという。
 また、変調シンボル変換部130が生成する変調シンボル群情報を[X]、第1変調シンボル群情報を「Xv[1]」、及び、第2変調シンボル群情報を「Xv[2]」と表記する。
 また、第1変調シンボル群情報であるXv[1]に属するPAMシンボルのうち、第1ビット列群情報のk列目のビット値の組み合わせであるB[1:m][1][k]に対応するPAMシンボルを「X[1][k]」と表記する。
 また、第2変調シンボル群情報であるXv[2]に属するPAMシンボルのうち、第2ビット列群情報のk列目のビット値の組み合わせであるB[1:m][2][k]に対応するPAMシンボルを「X[2][k]」と表記する。
 すなわち、変調シンボル変換部130は、第1シンボルマッピング部131が、第1シンボルマッピング規則を用いて、第1ビット列群情報のk行目のビット値の組み合わせであるB[1:m][1][k]をX[1][k]に変換し、第2シンボルマッピング部132が、第2シンボルマッピング規則を用いて、第2ビット列群情報のk行目のビット値の組み合わせであるB[1:m][2][k]をX[2][k]に変換することにより、N個のPAMシンボルからなる変調シンボル群情報を生成する。
 第1シンボルマッピング規則及び第2シンボルマッピング規則の詳細については後述する。
 送信波形整形部140は、変調シンボル変換部130が生成したN個のPAMシンボルからなる変調シンボル群情報に基づいて、デジタルベースバンド変調信号を生成し、生成したデジタルベースバンド変調信号をD/A変換器11に出力する。
 具体的には、例えば、送信波形整形部140は、偏波多重部141及び送信用デジタル信号生成部142を備える。
 偏波多重部141は、変調シンボル変換部130が生成した変調シンボル群情報に基づいて、偏波多重変調シンボル(以下「QAM(Quadrature Amplitude Modulation)シンボル」という。)を生成する。
 具体的には、例えば、偏波多重部141は、変調シンボル変換部130が生成した変調シンボル群情報に基づいて、第1変調シンボル群情報であるX[1][1:N1]と、第1変調シンボル群情報であるX[2][1:N2]とに対して、直角位相振幅変調を行うことにより、QAMシンボルを生成する。
 なお、直角位相振幅変調処理の方法は、公知であるため、当該方法に関する詳細な説明については省略する。
 送信用デジタル信号生成部142は、偏波多重部141が生成した偏波多重変調シンボルに基づくデジタルベースバンド変調信号を生成する。送信用デジタル信号生成部142は、生成したデジタルベースバンド変調信号を出力する。
 なお、QAMシンボルに基づくデジタルベースバンド変調信号を生成する方法は、公知であるため、当該方法に関する詳細な説明については省略する。
 具体的には、送信用デジタル信号生成部142は、QAMシンボルに基づいて生成したデジタルベースバンド変調信号を、D/A変換器11に出力する。
 送信用デジタル信号生成部142は、デジタルベースバンド変調信号を生成する際に、2倍アップサンプリング等のアップサンプリング、又は、ルートレイズドコサイン型低域通過フィルタリング等の処理を行ってもよい。また、送信用デジタル信号生成部142は、デジタルベースバンド変調信号を生成する際に、光変調器13、伝送路30、若しくは、光受信器21等の帯域補償、遅延差補償、又は、振幅調整等を行ってもよい。
 なお、QAMシンボルに基づいてデジタルベースバンド変調信号を生成する際に行うアップサンプリング、ルートレイズドコサイン型低域通過フィルタリング、帯域補償、遅延差補償、又は、振幅調整等の処理方法は、公知であるため、当該処理方法に関する詳細な説明については省略する。
 例えば、伝送路30が、加法性白色ガウス雑音(以下「AWGN(Additive White Gaussian Noise)」という。)等の雑音特性を有する場合、伝送路30を介して伝送される変調光信号等の信号は、所望の通信品質の得るために必要な信号対雑音比(以下「SNR(Signal-to-Noise Ratio)」という。)を有する必要がある。送信用デジタル信号生成部142は、デジタルベースバンド変調信号を生成する際に、所望のSNRを有する信号を生成するために、QAMシンボルの絶対値が、離散ガウス分布等の予め定められた分布に近い分布になるように、QAMシンボルの値を調整して、QAMシンボルを整形する。
 なお、離散ガウス分布は、あくまで一例であり、送信用デジタル信号生成部142は、デジタルベースバンド変調信号を生成する際に、伝送路30が有する雑音特性に適合する分布になるようにQAMシンボルの値を調整するものであればよく、送信用デジタル信号生成部142がQAMシンボルの値を調整する方法は、離散ガウス分布に近い分布になるように調整するものに限定されるものではない。
 以上のように、誤り訂正符号化装置100は、外部から入力される入力情報を取得し、取得した入力情報に基づいて、軟判定誤り訂正フレーム情報を生成する。さらに、誤り訂正符号化装置100は、生成した軟判定誤り訂正フレーム情報に基づくデジタルベースバンド変調信号を生成し、生成したデジタルベースバンド変調信号を、D/A変換器11に出力する。
 また、送信装置10は、入力情報に基づく軟判定誤り訂正フレーム情報に基づいて生成されたデジタルベースバンド変調信号を、D/A変換器11及び光変調器13を介して変調光信号である変調光に変換し、当該変調光を受信装置20に出力する。
 図3を参照して、実施の形態1に係る符号化部120の要部の構成について説明する。
 図3は、実施の形態1に係る符号化部120の要部の構成の一例を示す構成図である。
 符号化部120は、入力ビット配列情報生成部121、確率分布整形符号化部122、ビット反転部123、及び、軟判定誤り訂正符号化部124を備える。
 入力ビット配列情報生成部121は、入力情報取得部110が取得した入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3(N3は1以上且つN1より小さい自然数)列のビット配列からなる第2入力ビット配列情報とを生成する。
 入力情報が、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3列のビット配列からなる第2入力ビット配列情報とを含む情報である場合、入力ビット配列情報生成部121は、入力情報から第1入力ビット配列情報と第2入力ビット配列情報とをそれぞれ抽出、又は、入力情報を第1入力ビット配列情報と第2入力ビット配列情報とに分離することにより、第1入力ビット配列情報と第2入力ビット配列情報とを生成する。
 入力情報が、第1入力ビット配列情報に相当する情報であって、当該情報が(m-1)×N個に満たないビット数の情報を含む場合、入力ビット配列情報生成部121は、当該情報を入力情報から抽出し、抽出した当該情報をm-1行N列のビット配列に整形することにより、第1入力ビット配列情報を生成してもよい。例えば、入力ビット配列情報生成部121は、当該情報をm-1行N列のビット配列に整形する際に、m-1行N列のビット配列のうち、一部のビット値を当該情報とし、残部のビット値を予め定められた値(例えば「0」)にすることにより、第1入力ビット配列情報を生成する。
 入力情報が、第2入力ビット配列情報に相当する情報であって、当該情報がN3個に満たないビット数の情報を含む場合、入力ビット配列情報生成部121は、当該情報を入力情報から抽出し、抽出した当該情報を1行N3列のビット配列に整形することにより、第2入力ビット配列情報を生成してもよい。例えば、入力ビット配列情報生成部121は、当該情報を1行N3列のビット配列に整形する際に、1行N3列のビット配列のうち、一部のビット値を当該情報とし、残部のビット値を予め定められた値(例えば「0」)にすることにより、第2入力ビット配列情報を生成する。
 入力情報が、第1入力ビット配列情報又は第2入力ビット配列情報に相当する情報を含まない場合、入力ビット配列情報生成部121は、入力情報に含まれてない第1入力ビット配列情報又は第2入力ビット配列情報の全てのビット値を予め定められた値(例えば「0」)とすることにより、入力情報に含まれてない第1入力ビット配列情報又は第2入力ビット配列情報を生成してもよい。
 入力情報が、第1入力ビット配列情報に相当する情報であって、当該情報が(m-1)×N個より多いビット数の情報を含む場合、入力ビット配列情報生成部121は、当該情報を(m-1)×N個以下のビット数を有する複数の第1入力ビット配列情報に分割してもよい。例えば、誤り訂正符号化装置100は、分割した複数の第1入力ビット配列情報のそれぞれの対応する複数の軟判定誤り訂正フレーム情報を生成し、複数の軟判定誤り訂正フレーム情報のそれぞれに対応する複数のデジタルベースバンド変調信号を生成し、生成した複数のデジタルベースバンド変調信号を順次出力する。
 入力情報が、第2入力ビット配列情報に相当する情報であって、当該情報がN3個より多いビット数の情報を含む場合、入力ビット配列情報生成部121は、当該情報をN3個以下のビット数を有する複数の第2入力ビット配列情報に分割してもよい。例えば、誤り訂正符号化装置100は、分割した複数の第2入力ビット配列情報のそれぞれの対応する複数の軟判定誤り訂正フレーム情報を生成し、複数の軟判定誤り訂正フレーム情報のそれぞれに対応する複数のデジタルベースバンド変調信号を生成し、生成した複数のデジタルベースバンド変調信号を順次出力する。
 以上のように構成することにより、誤り訂正符号化装置100は、任意のビット数を有する入力情報について、軟判定誤り訂正フレーム情報を生成し、生成した軟判定誤り訂正フレーム情報に基づくデジタルベースバンド変調信号を出力することができる。
 入力ビット配列情報生成部121は、生成した第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、第1ビット列群情報における1行目のうちの予め定められた領域(以下「第2入力ビット領域」という。)に格納する。
 具体的には、入力ビット配列情報生成部121は、第1MSBが格納されるビット配列空間であるDv[1][1]のうち、第2入力ビット領域に、第2入力ビット配列情報を格納する。以下、第2入力ビット領域は、D[1][1][1:N3]であるものとして説明する。
 確率分布整形符号化部122は、生成した第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成する。
 確率分布整形符号化部122は、第1入力ビット配列情報を一括して確率分布整形符号化処理してもよく、第1入力ビット配列情報を複数の情報に分割して、分割した情報毎に確率分布整形符号化処理してもよい。
 確率分布整形符号化部122は、例えば、T.Yoshidaらにより「Hierarchical Distribution Matching for Probabilistically Shaped Coded Modulation」(Journal of Lightwave Technology、vol.37、no.6、pp.1579-1589、March 2019.)に示された方法を用いて、確率分布整形符号化処理を行う。
 確率分布整形符号化部122は、生成した整形ビット配列情報をビット配列空間であるDのうち、Dv[2:m][1:2]に格納する。
 具体的には、例えば、確率分布整形符号化部122は、以下に示すような処理を行うことにより、第1LSB情報、第2LSB情報、第1SSB情報、及び、第2SSB情報を生成する。確率分布整形符号化部122は、Dv[2:m][1:2]のうち、第1LSB情報、第2LSB情報、第1SSB情報、及び、第2SSB情報のそれぞれに対応する領域に、生成した第1LSB情報、第2LSB情報、第1SSB情報、及び、第2SSB情報を格納することにより、整形ビット配列情報をDv[2:m][1:2]に格納する。
 まず、確率分布整形符号化部122は、生成した整形ビット配列情報を分離することにより、N1個の予め定められた列の組み合わせからなる第1グループビット配列情報と、N2個の予め定められた列の組み合わせからなる第2グループビット配列情報とを生成する。
 さらに、確率分布整形符号化部122は、生成した第1グループビット配列情報から、第1グループビット配列情報におけるm-1行目の情報を抽出することにより1行N1列のビット配列からなる第1LSB情報を生成し、第1ビット列群情報におけるm行目に格納する。
 具体的には、確率分布整形符号化部122は、生成した第1LSB情報をビット配列空間であるDv[m][1]に格納する。
 また、確率分布整形符号化部122は、生成した第2グループビット配列情報から、第2グループビット配列情報におけるm-1行目の情報を抽出することにより1行N2列のビット配列からなる第2LSB情報を生成し、生成した第2LSB情報を第2ビット列群情報におけるm行目に格納する。
 具体的には、確率分布整形符号化部122は、生成した第2LSB情報をビット配列空間であるDv[m][2]に格納する。
 また、確率分布整形符号化部122は、mが3以上の場合において、生成した第1グループビット配列情報から、第1グループビット配列情報における1行目からm-2行目までの情報を抽出することによりm-2行N1列のビット配列からなる第1SSB情報を生成し、生成した第1SSB情報を第1ビット列群情報における2行目からm-1行目までに格納する。
 具体的には、確率分布整形符号化部122は、生成した第1SSB情報をビット配列空間であるDv[2:m-1][1]に格納する。
 また、確率分布整形符号化部122は、mが3以上の場合において、生成した第2グループビット配列情報から、第2グループビット配列情報における1行目からm-2行目までの情報を抽出することによりm-2行N2列のビット配列からなる第2SSB情報を生成し、生成した第2SSB情報を第2ビット列群情報における2行目からm-1行目までに格納する。
 具体的には、確率分布整形符号化部122は、生成した第2SSB情報をビット配列空間であるDv[2:m-1][2]に格納する。
 ビット反転部123は、第1LSB情報における各列のビット値と、第1MSB情報における各列のビット値であって、第1LSB情報における各列に対応する第1MSB情報における各列のビット値との排他的論理和を演算することにより、1行N1列のビット配列からなる反転後第1LSB情報を生成する。
 具体的には、ビット反転部123は、第1LSB情報を格納したDv[m][1]における各列のビット値であるB[m][1][k]と、第2入力ビット配列情報を格納したDv[1][1]における各列のビット値であるB[1][1][k]との排他的論理和を演算する。ビット反転部123は、1列目からN1列目までの全ての列の当該排他的論理和の演算結果である反転後第1LSB情報を第1ビット列群情報におけるm行目に格納する。具体的には、ビット反転部123は、第1LSB情報を格納するDv[m][1]に、当該排他的論理和の演算結果である反転後第1LSB情報を格納して、B[m][1][1:N1]を反転後第1LSB情報により上書きする。
 軟判定誤り訂正符号化部124は、ビット反転部123が生成した反転後第1LSB情報と、確率分布整形符号化部122が生成した第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成する。軟判定誤り訂正符号化部124は、生成した軟判定パリティビットを、1行N2列のビット配列からなる第2MSB情報として第2ビット列群情報における1行目に格納する。
 具体的には、軟判定誤り訂正符号化部124は、反転後第1LSB情報を格納したDv[m][1]における各列のビット値であるB[m][1][1:N1]と、第2LSB情報を格納したDv[m][2]における各列のビット値であるB[m][2][1:N2]とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成する。軟判定誤り訂正符号化部124は、生成した軟判定パリティビットを、第2MSB情報としてビット配列空間であるDv[1][2]に格納する。
 組織的軟判定誤り訂正符号化処理としては、ターボ積符号、低密度パリティ検査符号、又は、ポーラー符号等を用いる。
 以上のように構成することより、符号化部120は、ビット配列空間であるDv[1:m][1:2]に軟判定誤り訂正フレーム情報を格納することにより、軟判定誤り訂正フレーム情報を生成する。
 上述のように、符号化部120は、Dv[m][1]における各列のビット値と、Dv[m][2]における各列のビット値とを用いて、組織的軟判定誤り訂正符号化処理を行うものである。そのため、軟判定誤り訂正符号化処理により保護する対象となるビットは、軟判定誤り訂正フレーム情報のうち、Dd[1:2]における各列の最下位ビットのみとなる。
 したがって、符号化部120は、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。
 図4を参照して、実施の形態1に係る第1シンボルマッピング規則及び第2シンボルマッピング規則について説明する。
 図4Aは、実施の形態1に係る第1シンボルマッピング規則の一例を説明するための説明図である。具体的には、図4Aは、ビット配列空間であるD[1:m][1][k]のビット値の組み合わせであるB[1:m][1][k]と、PAMシンボルであるX[1][k]との対応関係を示す図である。以下、B[1:m][1][k]の組み合わせと、PAMシンボルであるX[1][k]との対応関係を第1シンボルマッピング規則と称して説明する。
 図4Bは、実施の形態1に係る第2シンボルマッピング規則の一例を説明するための説明図である。具体的には、図4Bは、ビット配列空間であるD[1:m][2][k]のビット値の組み合わせであるB[1:m][2][k]と、PAMシンボルであるX[2][k]との対応関係を示す図である。以下、B[1:m][2][k]の組み合わせと、PAMシンボルであるX[2][k]との対応関係を第2シンボルマッピング規則と称して説明する。
 図4は、一例として、mが4の場合であり、変調シンボル変換部130が、4個のビット値の組み合わせを用いて、16値パルス振幅変調(以下「16-PAM:16-ary PAM」という。)処理を行う場合を示すものである。
 変調シンボル変換部130は、シンボルマッピング規則の一例として図4に示す第1シンボルマッピング規則又は第2シンボルマッピング規則を用いて、符号化部120が生成した軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、軟判定誤り訂正フレーム情報の列毎に変調シンボルに1次元パルス振幅変調する。
 以下の説明において、変調シンボル変換部130は、一例として、4個のビット値の組み合わせを用いて、16-PAM処理を行うものとして説明するが、変調シンボル変換部130は、これに限定されるものでない。すなわち、mは、2以上であればよく、変調シンボル変換部130は、2値パルス振幅変調処理を行うものであればよい。
 図4Aに示す第1シンボルマッピング規則において、B[1:m-1][1][k]とX[1][k]との関係は、2進反射グレイ符号(以下「BRGC:Binary Reflected Gray Coding」という。)と等価のものである。また、B[m][1][k]とX[1][k]との関係は、互いに隣り合う2つのX[1][k]のそれぞれに対応するB[m][1][k]の値が、互いに異なる値となったものである。
 これに対して、図4Bに示す第2シンボルマッピング規則において、B[1:m-1][2][k]とX[2][k]との関係は、BRGCと等価のものである。また、B[m][2][k]とX[2][k]との関係は、正の値のX[2][k]に対応するB[m][2][k]が、X[2][k]の値と同値のX[1][k]に対応するB[m][1][k]と同値のものであり、負の値のX[2][k]に対応するB[m][2][k]が、X[2][k]の値と同値であるX[1][k]に対応するB[m][1][k]の値を反転した値となったものである。
 なお、図4に示す第1シンボルマッピング規則及び第2シンボルマッピング規則は、あくまで一例であり、第1シンボルマッピング規則及び第2シンボルマッピング規則は、図4に示すものに限定されるものではない。第1シンボルマッピング規則及び第2シンボルマッピング規則おけるm個のビット値の組み合わせは、第1シンボルマッピング規則及び第2シンボルマッピング規則が互いに上述のものであり、m個のビット値の組み合わせによりPAMシンボルの値が一意に決定されるものであれば、m個のビット値の組み合わせは、任意である。
 また、図4に示すように、PAMシンボルの数の最大値が16個である場合、PAMシンボルの数を8個又は4個として用いることが可能である。換言すれば、16-PAMを8-PAM又は4-PAMとして用いることが可能である。
 例えば、mが3以上の場合において、m個のビット値の組み合わせのうち、有効なビット数がme(meは、2以上且つm以下の自然数)個である場合、変調シンボル変換部130は、me個のビット値の組み合わせを用いて、2me値パルス振幅変調処理を行うものであればよい。
 具体的には、例えば、mが4であり、meが3である場合、図4に示すB[1:m][1:2][k]のうち、B[2][1:2][k]の値を「0」にすることにより、変調シンボル変換部130は、-7から7までの8個のPAMシンボルに変換可能な2値パルス振幅変調処理、すなわち、8値パルス振幅変調処理を行うことができる。
 また、例えば、mが4であり、meが2である場合、図4に示すB[1:m][1:2][k]のうち、B[2:3][1:2][k]の値を「0」にすることにより、変調シンボル変換部130は、-3から3までの4個のPAMシンボルに変換可能な2値パルス振幅変調処理、すなわち、4値パルス振幅変調処理を行うことができる。
 なお、m個のビット値の組み合わせのうち、有効でないビットが存在する場合、例えば、上述の例で示したB[2][1:2][k]の値、又は、B[2:3][1:2][k]の値を「0」にする場合、符号化部120が備える確率分布整形符号化部122は、第1入力ビット配列情報のうち、全ての値を「0」にする行に対応する情報について、確率分布整形符号化の対象外としてもよい。
 X[2][k]は、図4に示す第1シンボルマッピング規則及び第2シンボルマッピング規則を参照すると、X[2][k]の振幅値の絶対値が同じであればB[2:m][2][k]のビット値の組み合わせが同じとなり、B[1][2][k]がX[2][k]の正負の極性を示すものとなる。
 したがって、誤り訂正符号化装置100は、確率分布整形符号化部122が、第1入力ビット配列情報のうち、B[2:m][2][k]に対応する情報について確率分布整形符号化することにより、B[2:m][2][k]のビット値の組み合わせの出現確率、すなわち、X[2][k]の絶対値の出現確率を制御することができる。
 これに対して、X[1][k]は、図4に示す第1シンボルマッピング規則及び第2シンボルマッピング規則を参照すると、X[1][k]が正の値の場合、X[1][k]の値に対応するB[1:m][1][k]のビット値の組み合わせと、X[1][k]と同値のX[2][k]に対応するB[1:m][2][k]のビット値の組み合わせとが同じものになっている。また、X[1][k]が負の値の場合、X[1][k]は、X[1][k]の値に対応するB[2:m][1][k]のビット値の組み合わせと、X[1][k]と同値のX[2][k]に対応するB[2:m][2][k]のビット値の組み合わせとが同じものになっており、当該X[1][k]に対応するB[1][1][k]のビット値が、X[1][k]と同値のX[2][k]に対応するB[1][2][k]のビット値を反転した値となっている。
 したがって、誤り訂正符号化装置100は、確率分布整形符号化部122が、第1入力ビット配列情報のうち、B[2:m][1][k]に対応する情報について確率分布整形符号化し、さらに、ビット反転部123がB[1][1][k]と確率分布整形符号化後のB[m][1][k]との排他的論理和をとったものをB[2:m][1][k]とすることにより、B[2:m][1][k]のビット値の組み合わせの出現確率、すなわち、X[1][k]の絶対値の出現確率を制御することができる。
 図5を参照して、実施の形態1に係る誤り訂正符号化装置100の要部のハードウェア構成について説明する。
 図5A及び図5Bは、実施の形態1に係る誤り訂正符号化装置100のハードウェア構成の一例を示す図である。
 図5Aに示す如く、誤り訂正符号化装置100は、コンピュータにより構成されており、当該コンピュータはプロセッサ501及びメモリ502を有している。メモリ502には、当該コンピュータを、入力情報取得部110、符号化部120、変調シンボル変換部130、及び、送信波形整形部140として機能させるためのプログラムが記憶されている。メモリ502に記憶されているプログラムをプロセッサ501が読み出して実行することにより、入力情報取得部110、符号化部120、変調シンボル変換部130、及び、送信波形整形部140の機能が実現される。
 また、図5Bに示す如く、誤り訂正符号化装置100は処理回路503により構成されても良い。この場合、入力情報取得部110、符号化部120、変調シンボル変換部130、及び、送信波形整形部140の機能が処理回路503により実現されても良い。
 また、誤り訂正符号化装置100はプロセッサ501、メモリ502及び処理回路503により構成されても良い(不図示)。この場合、入力情報取得部110、符号化部120、変調シンボル変換部130、及び、送信波形整形部140の機能のうちの一部の機能がプロセッサ501及びメモリ502により実現されて、残余の機能が処理回路503により実現されるものであっても良い。
 プロセッサ501は、例えば、CPU(Central Processing Unit)、GPU(Graphics Processing Unit)、マイクロプロセッサ、マイクロコントローラ、又は、DSP(Digital Signal Processor)を用いたものである。
 メモリ502は、例えば、半導体メモリ又は磁気ディスクを用いたものである。より具体的には、メモリ502は、例えば、RAM(Random Access Memory)、ROM(Read Only Memory)、フラッシュメモリ、EPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read-Only Memory)、SSD(Solid State Drive)、又は、HDD(Hard Disk Drive)を用いたものである。
 処理回路503は、例えば、ASIC(Application Specific Integrated Circuit)、PLD(Programmable Logic Device)、FPGA(Field-Programmable Gate Array)、SoC(System-on-a-Chip)、又は、システムLSI(Large-Scale Integration)を用いたものである。
 図6A、図6B、及び、図6Cを参照して、実施の形態1に係る誤り訂正符号化装置100の動作について説明する。
 図6Aは、実施の形態1に係る誤り訂正符号化装置100の処理の一例を示すフローチャートの一部である。
 図6Bは、実施の形態1に係る誤り訂正符号化装置100の処理の一例を示すフローチャートの他の一部である。
 図6Cは、実施の形態1に係る誤り訂正符号化装置100の処理の一例を示すフローチャートの残部である。
 以下、図6A、図6B、及び、図6Cを合わせて、図6と表記する。
 誤り訂正符号化装置100は、図6に示すフローチャートの処理を繰り返し実行する。
 まず、ステップST601にて、入力情報取得部110は、入力情報を取得する。
 次に、ステップST610にて、符号化部120は、軟判定誤り訂正フレーム情報を生成する。
 具体的には、符号化部120は、以下の処理AにおけるステップST611からステップST618までの処理を行うことにより、ステップST610の処理を行う。
 まず、ステップST611にて、符号化部120が備える入力ビット配列情報生成部121は、第1入力ビット配列情報及び第2入力ビット配列情報を生成する。
 次に、ステップST612にて、符号化部120が備える入力ビット配列情報生成部121は、Dv[1][1]のうち第2入力ビット領域に第2入力ビット配列情報を格納する。
 次に、ステップST613にて、符号化部120が備える確率分布整形符号化部122は、整形ビット配列情報を生成する。
 次に、ステップST614にて、符号化部120が備える確率分布整形符号化部122は、Dv[2:m][1:2]に整形ビット配列情報を格納する。
 次に、ステップST615にて、符号化部120が備えるビット反転部123は、Dv[m][1]における各列のビット値と、Dv[1][1]における各列のビット値との排他的論理和を演算する。
 次に、ステップST616にて、符号化部120が備えるビット反転部123は、Dv[m][1]における各列のビット値を排他的論理和の演算結果で上書きすることにより、Dv[m][1]に排他的論理和の演算結果を格納する。
 次に、ステップST617にて、符号化部120が備える軟判定誤り訂正符号化部124は、Dv[m][1]における各列のビット値と、Dv[m][2]における各列のビット値とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成する。
 次に、ステップST618にて、符号化部120が備える軟判定誤り訂正符号化部124は、Dv[1][2]に軟判定パリティビットを格納する。
 ステップST618の後、符号化部120は、処理Aを終了する。すなわち、ステップST618の後、符号化部120は、ステップST610の処理を終了する。
 ステップST610の後、ステップST620にて、変調シンボル変換部130は、N個のPAMシンボルからなる変調シンボル群情報を生成する。
 具体的には、変調シンボル変換部130は、以下の処理BにおけるステップST621からステップST622までの処理を行うことにより、ステップST620の処理を行う。
 ステップST621にて、変調シンボル変換部130が備える第1シンボルマッピング部131は、N1個のPAMシンボルからなる第1変調シンボル群情報を生成する。
 次に、ステップST622にて、変調シンボル変換部130が備える第2シンボルマッピング部132は、N2個のPAMシンボルからなる第2変調シンボル群情報を生成する。
 ステップST622の後、変調シンボル変換部130は、処理Bを終了する。すなわち、ステップST622の後、変調シンボル変換部130は、ステップST620の処理を終了する。
 なお、ステップST621及びステップST622の処理の順序は任意である。
 ステップST620の後、ステップST630にて、送信波形整形部140は、デジタルベースバンド変調信号を出力する。
 具体的には、送信波形整形部140は、以下の処理CにおけるステップST631からステップST633までの処理を行うことにより、ステップST630の処理を行う。
 ステップST631にて、送信波形整形部140が備える偏波多重部141は、QAMシンボルを生成する。
 次に、ステップST632にて、送信波形整形部140が備える送信用デジタル信号生成部142は、デジタルベースバンド変調信号を生成する。
 次に、ステップST633にて、送信波形整形部140が備える送信用デジタル信号生成部142は、デジタルベースバンド変調信号を出力する。
 ステップST633の後、送信波形整形部140は、処理Cを終了する。すなわち、ステップST633の後、送信波形整形部140は、ステップST630の処理を終了する。
 ステップST630の後、誤り訂正符号化装置100は、図6に示すフローチャートの処理を終了し、誤り訂正符号化装置100は、ステップST601の処理に戻って図6に示すフローチャートの処理を繰り返し実行する。
 図7を参照して、実施の形態1に係る誤り訂正装置200の要部の構成について説明する。
 図7は、実施の形態1に係る誤り訂正装置200の要部の構成の一例を示す構成図である。
 誤り訂正装置200は、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240、及び、情報出力部290を備える。
 受信変調シンボル群情報生成部210は、A/D変換器23が出力したデジタルベースバンド変調信号である受信デジタルベースバンド変調信号を受ける。受信変調シンボル群情報生成部210は、当該受信デジタルベースバンド変調信号に基づいて、N個の変調シンボルからなる変調シンボル群情報であるN個の受信変調シンボル(以下「受信PAMシンボル」という。)からなる受信変調シンボル群情報を生成する。
 受信変調シンボル群情報生成部210が受ける受信デジタルベースバンド変調信号は、誤り訂正符号化装置100が備える送信波形整形部140が出力したデジタルベースバンド変調信号に対応する信号である。
 また、受信変調シンボル群情報生成部210が生成する受信変調シンボル群情報は、誤り訂正符号化装置100が備える変調シンボル変換部130が生成したN個の変調シンボルからなる変調シンボル群情報に対応する情報である。
 すなわち、受信変調シンボル群情報生成部210は、受信デジタルベースバンド変調信号に基づいて、変調シンボル変換部130が生成した変調シンボル群情報に対応する受信変調シンボル群情報を復元するものである。
 受信変調シンボル群情報生成部210は、生成した受信変調シンボル群情報を、硬判定候補生成部220及び軟判定情報生成部230に出力する。
 具体的には、例えば、受信変調シンボル群情報生成部210は、受信偏波多重シンボル生成部211と、受信変調シンボル生成部212とを備える。
 受信偏波多重シンボル生成部211は、A/D変換器23が出力した受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号から偏波多重変調シンボルである受信偏波多重変調シンボル(以下「受信QAMシンボル」という。)を生成する。
 受信偏波多重シンボル生成部211が生成する受信QAMシンボルは、誤り訂正符号化装置100における送信波形整形部140が備える偏波多重部141が生成したQAMシンボルに対応するものである。
 すなわち、受信偏波多重シンボル生成部211は、受信デジタルベースバンド変調信号から、偏波多重部141が生成したQAMシンボルに対応する受信PAMシンボルを復元するものである。
 なお、デジタルベースバンド変調信号からQAMシンボルを生成する方法は、公知であるため、当該方法に関する詳細な説明については省略する。
 受信変調シンボル生成部212は、受信偏波多重シンボル生成部211が復元した受信QAMシンボルに基づいて、N個の受信PAMシンボルからなる受信変調シンボル群情報を生成する。
 具体的には、受信変調シンボル生成部212は、N1個の受信PAMシンボルからなる第1受信変調シンボル群情報と、N2個の受信PAMシンボルからなる第2受信変調シンボル群情報とを生成する。
 受信変調シンボル生成部212が生成する第1受信変調シンボル群情報は、変調シンボル変換部130が備える第1シンボルマッピング部131が生成した第1変調シンボル群情報に対応する情報である。
 また、受信変調シンボル生成部212が生成する第2受信変調シンボル群情報は、変調シンボル変換部130が備える第2シンボルマッピング部132が生成した第2変調シンボル群情報に対応する情報である。
 以下の説明において、受信変調シンボル生成部212が生成する受信変調シンボル群情報を「Y」、第1受信変調シンボル群情報を「Yv[1]」、及び、第2受信変調シンボル群情報を「Yv[2]」と表記する。
 また、第1受信変調シンボル群情報であるYv[1]に属する受信PAMシンボルのうち、第1シンボルマッピング部131が生成した第1変調シンボル群情報に属するPAMシンボルであるX[1][k]に対応する受信PAMシンボルを「Y[1][k]」と表記する。
 また、第2受信変調シンボル群情報であるYv[2]に属する受信PAMシンボルのうち、第2シンボルマッピング部132が生成した第2変調シンボル群情報に属するPAMシンボルであるX[2][k]に対応する受信PAMシンボルを「Y[2][k]」と表記する。
 受信変調シンボル生成部212は、生成した第1受信変調シンボル群情報と第2受信変調シンボル群情報とを硬判定候補生成部220及び軟判定情報生成部230に出力する。
 なお、QAMシンボルからPAMシンボルを生成する方法は、公知であるため、当該方法に関する詳細な説明については省略する。
 硬判定候補生成部220は、第1シンボルマッピング規則又は第2シンボルマッピング規則に基づき、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報を用いて、第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報を生成する。
 具体的には、例えば、硬判定候補生成部220は、第1硬判定候補ビット配列情報を生成する第1硬判定候補生成部221、第2硬判定候補ビット配列情報を生成する第2硬判定候補生成部222、及び、第3硬判定候補ビット配列情報を生成する第3硬判定候補生成部223を備える。
 第1硬判定候補生成部221は、第1シンボルマッピング規則に基づき、第1受信変調シンボル群情報であるY[1][1:N1]を用いて、いずれも1行N1列のビット配列からなる第1硬判定候補ビット配列情報であるHI0v[1][1]及びHI1v[1][1]を生成する。
 HI0v[1][1]のk列目のビット値は、Y[1][k]に対応するX[1][k]に対応するビット値の組み合わせであるB[1:m][1][k]のうち、LSBであるB[m][1][k]のビット値が「0」であるとした場合において、Y[1][k]の値を硬判定することにより得た硬判定値である。
 具体的には、例えば、第1硬判定候補生成部221は、図4Aに示す第1シンボルマッピング規則に基づいて、HI0v[1][1]のk列目のビット値を決定する。
 より具体的には、B[m][1][k]のビット値が「0」であるとした場合、図4Aに示す第1シンボルマッピング規則を参照すると、X[1][k]は、-15、-11、-7、-3、1、5、9、及び、13の8個の値のうちのいずれかの値を取り得る。第1硬判定候補生成部221は、上述の8個の値とY[1][k]の値とを比較して、上述の8個の値のうち、事後確率が最大となるX[1][k]の値がY[1][k]の値であると判定する。第1硬判定候補生成部221は、事後確率が最大となるX[1][k]の値に対応するビット値の組み合わせであるB[1:m][1][k]のうち、LSBであるB[m][1][k]をHI0v[1][1]のk列目のビット値とすることにより、HI0v[1][1]を生成する。
 同様に、H21v[1][1]のk列目のビット値は、Y[1][k]に対応するX[1][k]に対応するビット値の組み合わせであるB[1:m][1][k]のうち、LSBであるB[m][1][k]のビット値が「1」であるとした場合において、Y[1][k]の値を硬判定することにより得た硬判定値である。
 具体的には、例えば、第1硬判定候補生成部221は、図4Aに示す第1シンボルマッピング規則に基づいて、HI1v[1][1]のk列目のビット値を決定する。
 より具体的には、B[m][1][k]のビット値が「1」であるとした場合、図4Aに示す第1シンボルマッピング規則を参照すると、X[1][k]は、-13、-9、-5、-1、3、7、11、及び、15の8個の値のうちのいずれかの値を取り得る。第1硬判定候補生成部221は、上述の8個の値とY[1][k]の値とを比較して、上述の8個の値のうち、事後確率が最大となるX[1][k]の値がY[1][k]の値であると判定する。第1硬判定候補生成部221は、事後確率が最大となるX[1][k]の値に対応するビット値の組み合わせであるB[1:m][1][k]のうち、LSBであるB[m][1][k]をHI1v[1][1]のk列目のビット値とすることにより、HI1v[1][1]を生成する。
 mが3以上である場合において、第2硬判定候補生成部222は、第1シンボルマッピング規則に基づき、第1受信変調シンボル群情報であるY[1][1:N1]を用いて、いずれもm-2行N1列の硬判定候補ビット配列情報であるHI0v[2:m-1][1]及びHI1v[2:m-1][1]を生成する。
 HI0v[2:m-1][1]のk列目のビット値は、Y[1][k]に対応するX[1][k]に対応するビット値の組み合わせであるB[1:m][1][k]のうち、LSBであるB[m][1][k]のビット値が「0」であるとした場合において、Y[1][k]の値を硬判定することにより得た硬判定値である。
 具体的には、例えば、第2硬判定候補生成部222は、図4Aに示す第1シンボルマッピング規則に基づいて、HI0v[2:m-1][1]のk列目のビット値を決定する。
 より具体的には、B[m][1][k]のビット値が「0」であるとした場合、図4Aに示す第1シンボルマッピング規則を参照すると、X[1][k]は、-15、-11、-7、-3、1、5、9、及び、13の8個の値のうちのいずれかの値を取り得る。第2硬判定候補生成部222は、上述の8個の値とY[1][k]の値とを比較して、上述の8個の値のうち、事後確率が最大となるX[1][k]の値がY[1][k]の値であると判定する。第2硬判定候補生成部222は、事後確率が最大となるX[1][k]の値に対応するビット値の組み合わせであるB[1:m][1][k]のうち、B[2:m-1][1][k]をHI0v[2:m-1][1]のk列目のビット値とすることにより、HI0v[2:m-1][1]を生成する。
 同様に、H21v[2:m-1][1]のk列目のビット値は、Y[1][k]に対応するX[1][k]に対応するビット値の組み合わせであるB[1:m][1][k]のうち、LSBであるB[m][1][k]のビット値が「1」であるとした場合において、Y[1][k]の値を硬判定することにより得た硬判定値である。
 具体的には、例えば、第2硬判定候補生成部222は、図4Aに示す第1シンボルマッピング規則に基づいて、HI1v[2:m-1][1]のk列目のビット値を決定する。
 より具体的には、B[m][1][k]のビット値が「1」であるとした場合、図4Aに示す第1シンボルマッピング規則を参照すると、X[1][k]は、-13、-9、-5、-1、3、7、11、及び、15の8個の値のうちのいずれかの値を取り得る。第2硬判定候補生成部222は、上述の8個の値とY[1][k]の値とを比較して、上述の8個の値のうち、事後確率が最大となるX[1][k]の値がY[1][k]の値であると判定する。第2硬判定候補生成部222は、事後確率が最大となるX[1][k]の値に対応するビット値の組み合わせであるB[1:m][1][k]のうち、B[2:m-1][1][k]をHI1v[2:m-1][1]のk列目のビット値とすることにより、HI1v[2:m-1][1]を生成する。
 mが3以上である場合において、第3硬判定候補生成部223は、第2シンボルマッピング規則に基づき、第2受信変調シンボル群情報であるY[2]を用いて、いずれもm-2行N2列の硬判定候補ビット配列情報であるHI0v[2:m-1][2]及びHI1v[2:m-1][2]を生成する。
 HI0v[2:m-1][2]のk列目のビット値は、Y[2][k]に対応するX[2][k]に対応するビット値の組み合わせであるB[1:m][2][k]のうち、LSBであるB[m][2][k]のビット値が「0」であるとした場合において、Y[2][k]の値を硬判定することにより得た硬判定値である。
 具体的には、例えば、第3硬判定候補生成部223は、図4Bに示す第2シンボルマッピング規則に基づいて、HI0v[2:m-1][2]のk列目のビット値を決定する。
 より具体的には、B[m][2][k]のビット値が「0」であるとした場合、図4Bに示す第2シンボルマッピング規則を参照すると、X[2][k]は、-13、-9、-5、-1、1、5、9、及び、13の8個の値のうちのいずれかの値を取り得る。第3硬判定候補生成部223は、上述の8個の値とY[2][k]の値とを比較して、上述の8個の値のうち、事後確率が最大となるX[2][k]の値がY[2][k]の値であると判定する。第3硬判定候補生成部223は、事後確率が最大となるX[2][k]の値に対応するビット値の組み合わせであるB[1:m][2][k]のうち、B[2:m-1][2][k]をHI0v[2:m-1][2]のk列目のビット値とすることにより、HI0v[2:m-1][2]を生成する。
 同様に、H21v[2:m-1][2]のk列目のビット値は、Y[2][k]に対応するX[2][k]に対応するビット値の組み合わせであるB[1:m][2][k]のうち、LSBであるB[m][2][k]のビット値が「1」であるとした場合において、Y[2][k]の値を硬判定することにより得た硬判定値である。
 具体的には、例えば、第3硬判定候補生成部223は、図4Bに示す第2シンボルマッピング規則に基づいて、HI1v[2:m-1][2]のk列目のビット値を決定する。
 より具体的には、B[m][2][k]のビット値が「1」であるとした場合、図4Bに示す第2シンボルマッピング規則を参照すると、X[2][k]は、-15、-11、-7、-5、3、7、11、及び、15の8個の値のうちのいずれかの値を取り得る。第3硬判定候補生成部223は、上述の8個の値とY[2][k]の値とを比較して、上述の8個の値のうち、事後確率が最大となるX[2][k]の値がY[2][k]の値であると判定する。第3硬判定候補生成部223は、事後確率が最大となるX[2][k]の値に対応するビット値の組み合わせであるB[1:m][2][k]のうち、LSBであるB[2:m-1][2][k]をHI1v[2:m-1][2]のk列目のビット値とすることにより、HI1v[2:m-1][2]を生成する。
 軟判定情報生成部230は、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報に基づいて、事後L値を配列した事後L値列である第1事後L値列、第2事後L値列、及び、第3事後L値列を生成する。
 具体的には、例えば、軟判定情報生成部230は、第1事後L値列を生成する第1軟判定情報生成部231、第2事後L値列を生成する第2軟判定情報生成部232、及び、第3事後L値列を生成する第3軟判定情報生成部233を備える。
 事後L値とは、事後対数確率比であり、事後L値は、受信PAMシンボルであるY[1:2][k]が示す値に基づいて算出される。
 具体的には、事後L値は、Y[1][k]又はY[2][k]に対応するX[1][k]又はX[1][k]に対応するビット値の組み合わせであるB[1:m][1][k]又はB[1:m][2][k]のうち、対象となるビット値が、「0」である事後確率と、「1」である事後確率との比の値を対数にした値、すなわち、軟判定値である。事後L値は、3ビットから6ビット程度の複数のビット値の組み合わせにより表現される。
 例えば、事後L値が正の値である場合、対象となるビットの硬判定値は「0」となり、事後L値が負の値である場合、対象となるビットの硬判定値は「1」となる。
 事後L値の絶対値の大きさは、対象となるビットの硬判定する際の信頼度を示す。
 軟判定情報生成部230は、受信PAMシンボル毎に対象となるビットに対応する事後L値を算出することにより、事後L値列を生成する。
 第1軟判定情報生成部231は、第2受信変調シンボル群情報に属する受信PAMシンボルが示す値に基づいて、受信PAMシンボル毎に事後L値を算出することにより、N2個の事後L値を配列した第1事後L値列を生成する。
 具体的には、第1軟判定情報生成部231が生成する第1事後L値列におけるk列目の事後L値は、Y[2][k]に対応するX[2][k]に対応するビット値の組み合わせであるB[1:m][2][k]のうち、MSBであるB[1][2][k]に対応するものである。
 以下、第1事後L値列をLv[1][2]と表現し、第1事後L値列であるLv[1][2]のk番目の事後L値をL[1][2][k]と表現する。
 すなわち、第1事後L値列であるLv[1][2]のk番目の事後L値をL[1][2][k]は、Y[2][k]に対応するX[2][k]に対応するビット値の組み合わせであるB[1:m][2][k]のうち、B[1][2][k]に対応するものである。
 第2軟判定情報生成部232は、第1受信変調シンボル群情報に属する受信PAMシンボルが示す値に基づいて、受信PAMシンボル毎に事後L値を算出することにより、N1個の事後L値を配列した第2事後L値列を生成する。
 具体的には、第2軟判定情報生成部232が生成する第2事後L値列におけるk列目の事後L値は、Y[1][k]に対応するX[1][k]に対応するビット値の組み合わせであるB[1:m][1][k]のうち、LSBであるB[m][1][k]に対応するものである。
 以下、第2事後L値列をLv[m][1]と表現し、第2事後L値列であるLv[m][1]のk番目の事後L値をL[m][1][k]と表現する。
 すなわち、第2事後L値列であるLv[m][1]のk番目の事後L値をL[m][1][k]は、Y[1][k]に対応するX[1][k]に対応するビット値の組み合わせであるB[1:m][1][k]のうち、B[m][2][k]に対応するものである。
 第3軟判定情報生成部233は、第2受信変調シンボル群情報に属する受信PAMシンボルが示す値に基づいて、受信PAMシンボル毎に事後L値を算出することにより、N2個の事後L値を配列した第3事後L値列を生成する。
 具体的には、第3軟判定情報生成部233が生成する第3事後L値列におけるk列目の事後L値は、Y[2][k]に対応するX[2][k]に対応するビット値の組み合わせであるB[1:m][2][k]のうち、LSBであるB[m][1][k]に対応するものである。
 以下、第3事後L値列をLv[m][2]と表現し、第3事後L値列であるLv[m][2]のk番目の事後L値をL[m][2][k]と表現する。
 すなわち、第3事後L値列であるLv[m][2]のk番目の事後L値をL[m][2][k]は、Y[2][k]に対応するX[2][k]に対応するビット値の組み合わせであるB[1:m][2][k]のうち、B[m][2][k]に対応するものである。
 復号部240は、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 復号部240の詳細については後述する。
 情報出力部290は、復号部240が生成した出力情報を出力する。
 図8を参照して、実施の形態1に係る復号部240の要部の構成について説明する。
 図8は、実施の形態1に係る復号部240の要部の構成の一例を示す構成図である。
 復号部240は、軟判定誤り訂正復号部241、選択部242、受信側ビット反転部243、確率分布整形復号部244、第2出力ビット配列生成部245、及び、出力情報生成部246を備える。
 軟判定誤り訂正復号部241は、マルチステージ誤り訂正処理における第1復号処理を行う。
 具体的には、軟判定誤り訂正復号部241は、第1事後L値列、第2事後L値列、及び、第3事後L値列を用いて軟判定誤り訂正処理を行う。
 軟判定誤り訂正復号部241は、軟判定誤り訂正処理を行うことにより、ビット反転部123が生成した反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報を生成する。
 また、軟判定誤り訂正復号部241は、軟判定誤り訂正処理を行うことにより、確率分布整形符号化部122が生成した第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報を生成する。
 事後L値列を用いて軟判定誤り訂正処理を行う方法は公知であるため、当該方法に関する詳細な説明については省略する。
 選択部242は、マルチステージ誤り訂正処理における第2復号処理を行う。
 具体的には、例えば、第1選択部2421、第2選択部2422、及び、第3選択部2423を備える。
 第1選択部2421は、第1硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1MSB情報に対応する1行N1列のビット配列からなる第1受信MSB情報を生成する。
 具体的には、第1選択部2421は、軟判定誤り訂正復号部241が生成した反転後第1受信LSB情報におけるk列目のビット値が「0」である場合、第1硬判定候補生成部221が生成した第1硬判定候補ビット配列情報であるHI0v[1][1]及びHI1v[1][1]のうち、HI0v[1][1]を選択する。第1選択部2421は、HI0v[1][1]のk列目のビット値を、第1受信MSB情報のk列目のビットに代入する。
 また、第1選択部2421は、軟判定誤り訂正復号部241が生成した反転後第1受信LSB情報におけるk列目のビット値が「1」である場合、第1硬判定候補生成部221が生成した第1硬判定候補ビット配列情報であるHI0v[1][1]及びHI1v[1][1]のうち、HI1v[1][1]を選択する。さらに、第1選択部2421は、HI1v[1][1]のk列目のビット値を、第1受信MSB情報のk列目のビットに代入する。
 第1選択部2421は、第1受信MSB情報の各列について、第1受信MSB情報の列に対応するHI0v[1][1]又はHI1v[1][1]の列のビット値に代入することにより、第1受信MSB情報を生成する。
 第2選択部2422は、mが3以上の場合において、第2硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1SSB情報に対応するm-2行N1列のビット配列からなる第1受信SSB情報を生成する。
 具体的には、第2選択部2422は、軟判定誤り訂正復号部241が生成した反転後第1受信LSB情報におけるk列目のビット値が「0」である場合、第2硬判定候補生成部222が生成した第2硬判定候補ビット配列情報であるHI0v[2:m-1][1]及びHI1v[2:m-1][1]のうち、HI0v[2:m-1][1]を選択する。第2選択部2422は、HI0v[2:m-1][1]のk列目のm-2個の各ビット値を、第1受信SSB情報のk列目のm-2個の各ビットに代入する。
 また、第2選択部2422は、軟判定誤り訂正復号部241が生成した反転後第1受信LSB情報におけるk列目のビット値が「1」である場合、第2硬判定候補生成部222が生成した第2硬判定候補ビット配列情報であるHI0v[2:m-1][1]及びHI1v[2:m-1][1]のうち、HI1v[2:m-1][1]を選択する。第2選択部2422は、HI1v[2:m-1][1]のk列目のm-2個の各ビット値を、第1受信SSB情報のk列目のm-2個の各ビットに代入する。
 第2選択部2422は、第1受信SSB情報の各列について、第1受信SSB情報の列に対応するHI0v[2:m-1][1]又はHI1v[2:m-1][1]の列のビット値に代入することにより、第1受信SSB情報を生成する。
 第3選択部2423は、mが3以上の場合において、第3硬判定候補ビット配列情報及び第2受信LSB情報に基づいて、第2SSB情報に対応するm-2行N2列のビット配列からなる第2受信SSB情報を生成する。
 具体的には、第3選択部2423は、軟判定誤り訂正復号部241が生成した第2受信LSB情報におけるk列目のビット値が「0」である場合、第3硬判定候補生成部223が生成した第3硬判定候補ビット配列情報であるHI0v[2:m-1][2]及びHI1v[2:m-1][2]のうち、HI0v[2:m-1][2]を選択する。第3選択部2423は、HI0v[2:m-1][2]のk列目のm-2個の各ビット値を、第2受信SSB情報のk列目のm-2個の各ビットに代入する。
 また、第3選択部2423は、軟判定誤り訂正復号部241が生成した第2受信LSB情報におけるk列目のビット値が「1」である場合、第3硬判定候補生成部223が生成した第3硬判定候補ビット配列情報であるHI0v[2:m-1][2]及びHI1v[2:m-1][2]のうち、HI1v[2:m-1][2]を選択する。第3選択部2423は、HI1v[2:m-1][2]のk列目のm-2個の各ビット値を、第2受信SSB情報のk列目のm-2個の各ビットに代入する。
 第3選択部2423は、第2受信SSB情報の各列について、第2受信SSB情報の列に対応するHI0v[2:m-1][2]又はHI1v[2:m-1][2]の列のビット値に代入することにより、第2受信SSB情報を生成する。
 上述のように、HI0v[1][1]及びHI0v[1][1]、HI0v[2:m-1][1]及びHI0v[2:m-1][1]、並びに、HI0v[2:m-1][2]及びHI0v[2:m-1][2]は、硬判定候補生成部220が、B[m][1:2][k]のビット値が「0」であるとした場合と、当該ビット値が「1」であるとした場合とを場合分けをして生成したものである。
 例えば、第1シンボルマッピング規則及び第2シンボルマッピング規則が、第1シンボルマッピング規則及び第2シンボルマッピング規則の一例として示した図4に示す第1シンボルマッピング規則及び第2シンボルマッピング規則である場合、同一のシンボルマッピング規則において、互いに隣り合う2つのPAMシンボル間における最小ユークリッド距離は、「2」であるのに対して、上述のような場合分けを行う場合における最小ユークリッド距離は、2倍の「4」となる。SNRは、ユークリッド距離が2倍になると、2倍である4倍の改善となる。
 したがって、上述のような場合分けを行うことにより、当該場合分けを行わない場合と比較して、選択部242が、第1受信MSB情報、第1受信SSB情報、又は、第2受信SSB情報のビット値を代入する際に選択するビット値に判定の精度を4倍に向上させることができる。
 受信側ビット反転部243は、マルチステージ誤り訂正処理における第3復号処理を行う。
 具体的には、受信側ビット反転部243は、軟判定誤り訂正復号部241が生成した反転後第1受信LSB情報における各列のビット値と、反転後第1受信LSB情報における各列に対応する第1選択部2421が生成した第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、第1LSB情報に対応する第1受信LSB情報を生成する。
 確率分布整形復号部244は、マルチステージ誤り訂正処理における第4復号処理を行う。
 具体的には、確率分布整形復号部244は、第2選択部2422が生成した第1受信SSB情報、第3選択部2423が生成した第2受信SSB情報、受信側ビット反転部243が生成した第1受信LSB情報、及び、軟判定誤り訂正復号部241が生成した第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、第1入力ビット配列情報に対応するm-1行N列のビット配列からなる第1出力ビット配列情報を生成する。
 具体的には、例えば、確率分布整形復号部244は、m-1行N1列のビット配列空間であるDRv[1:m-1][1]と、m-1行N2列のビット配列空間であるDRv[1:m-1][2]とにより構成されるm-1行N列のビット配列空間であるDRv[1:m-1][1:2]を用意する。
 以下の説明において、DRv[1:m-1][1]のk列目のビット値を「BR[1:m-1][1][k]」と表記し、DRv[1:m-1][2]のk列目のビット値を「BR[1:m-1][2][k]」と表記する。
 確率分布整形復号部244は、第1受信SSB情報をDRv[1:m-2][1]に格納し、第2受信SSB情報をDRv[1:m-2][2]に格納し、第1受信LSB情報をDRv[m-1][1]に格納し、第2受信LSB情報をDRv[m-1][2]に格納する。
 確率分布整形復号部244は、BR[1:m-1][1:2][k]に対して、確率分布整形復号処理を行う。
 確率分布整形復号部244は、BR[1:m-1][1:2][k]を確率分布整形復号処理の処理結果で上書きする。
 確率分布整形復号部244がBR[1:m-1][1:2][k]を確率分布整形復号処理の処理結果で上書きした後のBR[1:m-1][1:2][k]が第1出力ビット配列情報である。
 なお、確率分布整形復号処理は、確率分布整形符号化処理と対になる処理であり、確率分布整形復号処理の方法は、公知であるため、当該方法に関する詳細な説明については省略する。
 第2出力ビット配列生成部245は、マルチステージ誤り訂正処理における第5復号処理を行う。
 具体的には、第2出力ビット配列生成部245は、第1受信MSB情報のうちの、第1MSB情報における第2入力ビット領域に対応する領域の情報を抽出することにより、第2入力ビット配列情報に対応する1行N3列のビット配列からなる第2出力ビット配列情報を生成する。
 出力情報生成部246は、マルチステージ誤り訂正処理における第6復号処理を行う。
 具体的には、出力情報生成部246は、第1出力ビット配列情報と第2出力ビット配列情報とに基づいて、入力情報に対応する出力情報を生成する。
 図9を参照して、実施の形態1に係る誤り訂正装置200の要部のハードウェア構成について説明する。
 図9A及び図9Bは、実施の形態1に係る誤り訂正装置200のハードウェア構成の一例を示す図である。
 図9Aに示す如く、誤り訂正装置200は、コンピュータにより構成されており、当該コンピュータはプロセッサ901及びメモリ902を有している。メモリ902には、当該コンピュータを、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240、及び、情報出力部290として機能させるためのプログラムが記憶されている。メモリ902に記憶されているプログラムをプロセッサ901が読み出して実行することにより、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240、及び、情報出力部290の機能が実現される。
 また、図9Bに示す如く、誤り訂正装置200は、処理回路903により構成されても良い。この場合、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240、及び、情報出力部290の機能が処理回路903により実現されても良い。
 また、誤り訂正装置200はプロセッサ901、メモリ902及び処理回路903により構成されても良い(不図示)。この場合、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240、及び、情報出力部290の機能のうちの一部の機能がプロセッサ901及びメモリ902により実現されて、残余の機能が処理回路903により実現されるものであっても良い。
 なお、プロセッサ901、メモリ902、及び、処理回路903は、図5に示すプロセッサ501、メモリ502、及び、処理回路503と同様のものであるため、説明を省略する。
 図10A、図10B、及び、図10Cを参照して、実施の形態1に係る誤り訂正装置200の動作について説明する。
 図10Aは、実施の形態1に係る誤り訂正装置200の処理の一例を示すフローチャートの一部である。
 図10Bは、実施の形態1に係る誤り訂正装置200の処理の一例を示すフローチャートの他の一部である。
 図10Cは、実施の形態1に係る誤り訂正装置200の処理の一例を示すフローチャートの残部である。
 以下、図10A、図10B、及び、図10Cを合わせて、図10と表記する。
 誤り訂正装置200は、図10に示すフローチャートの処理を繰り返し実行する。
 まず、ステップST1000にて、受信変調シンボル群情報生成部210は、受信変調シンボル群情報を生成する。
 具体的には、受信変調シンボル群情報生成部210は、以下の処理DにおけるステップST1001からステップST1002までの処理を行うことにより、ステップST1000の処理を行う。
 ステップST1001にて、受信変調シンボル群情報生成部210が備える受信偏波多重シンボル生成部211は、受信QAMシンボルを生成する。
 次に、ステップST1002にて、受信変調シンボル群情報生成部210が備える受信変調シンボル生成部212は、受信変調シンボル群情報を生成する。
 ステップST1002の後、受信変調シンボル群情報生成部210は、処理Dを終了する。すなわち、ステップST1002の後、受信変調シンボル群情報生成部210は、ステップST1000の処理を終了する。
 ステップST1000の後、ステップST1010にて、硬判定候補生成部220は、第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報を生成する。
 具体的には、硬判定候補生成部220は、以下の処理EにおけるステップST1011からステップST1013までの処理を行うことにより、ステップST1010の処理を行う。
 ステップST1011にて、硬判定候補生成部220が備える第1硬判定候補生成部221は、第1硬判定候補ビット配列情報を生成する。
 次に、ステップST1012にて、硬判定候補生成部220が備える第2硬判定候補生成部222は、第2硬判定候補ビット配列情報を生成する。
 次に、ステップST1013にて、硬判定候補生成部220が備える第3硬判定候補生成部223は、第3硬判定候補ビット配列情報を生成する。
 なお、ステップST1011からステップST1013までの処理の順序は任意である。
 ステップST1013の後、硬判定候補生成部220は、処理Eを終了する。すなわち、ステップST1013の後、硬判定候補生成部220は、ステップST1010の処理を終了する。
 ステップST1010の後、ステップST1020にて、軟判定情報生成部230は、第1事後L値列、第2事後L値列、及び、第3事後L値列を生成する。
 具体的には、軟判定情報生成部230は、以下の処理FにおけるステップST1021からステップST1023までの処理を行うことにより、ステップST1020の処理を行う。
 ステップST1021にて、軟判定情報生成部230が備える第1軟判定情報生成部231は、第1事後L値列を生成する。
 次に、ステップST1022にて、軟判定情報生成部230が備える第2軟判定情報生成部232は、第2事後L値列を生成する。
 次に、ステップST1023にて、軟判定情報生成部230が備える第3軟判定情報生成部233は、第3事後L値列を生成する。
 ステップST1023の後、軟判定情報生成部230は、処理Fを終了する。すなわち、ステップST1023の後、軟判定情報生成部230は、ステップST1020の処理を終了する。
 なお、ステップST1021からステップST1023までの処理の順序は任意である。
 また、ステップST1010の処理と、ステップST1020の処理との処理順序は任意である。
 ステップST1020の後、ステップST1030にて、復号部240は、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 具体的には、復号部240は、以下の処理GにおけるステップST1031からステップST1036までの処理を行うことにより、ステップST1030の処理を行う。
 ステップST1031にて、復号部240が備える軟判定誤り訂正復号部241は、軟判定誤り訂正処理を行うことにより、反転後第1受信LSB情報及び第2受信LSB情報を生成する。
 次に、ステップST1032にて、復号部240が備える選択部242は、第1受信MSB情報、第1受信SSB情報、及び、第2受信SSB情報を生成する。
 具体的には、選択部242は、以下の処理HにおけるステップST1041からステップST1043までの処理を行うことにより、ステップST1032の処理を行う。
 ステップST1041にて、選択部242が備える第1選択部2421は、第1受信MSB情報を生成する。
 次に、ステップST1042にて、選択部242が備える第2選択部2422は、第1受信SSB情報を生成する。
 次に、ステップST1043にて、選択部242が備える第3選択部2423は、第2受信SSB情報を生成する。
 ステップST1043の後、復号部240が備える選択部242は、処理Hを終了する。すなわち、ステップST1043の後、復号部240が備える選択部242は、ステップST1032の処理を終了する。
 なお、ステップST1041からステップST1043までの処理の順序は任意である。
 ステップST1032の後、ステップST1033にて、復号部240が備える第2出力ビット配列生成部245は、第1受信LSB情報を生成する。
 次に、ステップST1034にて、復号部240が備える確率分布整形復号部244は、第1出力ビット配列情報を生成する。
 次に、ステップST1035にて、復号部240が備える第2出力ビット配列生成部245は、第2出力ビット配列情報を生成する。
 次に、ステップST1036にて、復号部240が備える出力情報生成部246は、出力情報を生成する。
 ステップST1036の後、復号部240は、処理Gを終了する。すなわち、ステップST1036の後、復号部240は、ステップST1030の処理を終了する。
 ステップST1030の後、ステップST1050にて、情報出力部290は、出力情報を出力する。
 ステップST1050の後、誤り訂正装置200は、図10に示すフローチャートの処理を終了し、誤り訂正装置200は、ステップST1000の処理に戻って図10に示すフローチャートの処理を繰り返し実行する。
 以上のように、誤り訂正符号化装置100は、入力情報を取得する入力情報取得部110と、入力情報取得部110が取得した入力情報に基づいて、m行N1列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則を用いて、第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第1ビット列群情報と、m行N2列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則を用いて、第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第2ビット列群情報と、を組み合わせたm行N列のビット配列からなる軟判定誤り訂正フレーム情報を生成する符号化部120と、第1シンボルマッピング規則又は第2シンボルマッピング規則を用いて、符号化部120が生成した軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、軟判定誤り訂正フレーム情報の列毎に変調シンボルにパルス振幅変調することにより、N個の変調シンボルからなる変調シンボル群情報を生成する変調シンボル変換部130と、変調シンボル変換部130が生成した変調シンボル群情報に基づいて、デジタルベースバンド変調信号を生成し、生成したデジタルベースバンド変調信号を出力する送信波形整形部140とを備え、符号化部120は、入力情報取得部110が取得した入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3列のビット配列からなる第2入力ビット配列情報とを生成し、生成した第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、第1ビット列群情報における1行目のうちの予め定められた領域に格納し、生成した第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成し、生成した整形ビット配列情報を分離することにより、N1個の予め定められた列の組み合わせからなる第1グループビット配列情報と、N2個の予め定められた列の組み合わせからなる第2グループビット配列情報とを生成し、生成した第1グループビット配列情報から、第1グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N1列のビット配列からなる第1LSB情報を生成し、生成した第1LSB情報における各列のビット値と、第2入力ビット配列情報を格納後の第1ビット列群情報における1行目の情報における各列のビット値であって、第1LSB情報における各列に対応する第1ビット列群情報における1行目の情報における各列のビット値との排他的論理和を演算することにより、1行N1列のビット配列からなる反転後第1LSB情報を生成し、生成した反転後第1LSB情報を第1ビット列群情報におけるm行目に格納し、生成した第2グループビット配列情報から、第2グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N2列のビット配列からなる第2LSB情報を生成し、生成した第2LSB情報を第2ビット列群情報におけるm行目に格納し、生成した反転後第1LSB情報と、生成した第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成し、生成した軟判定パリティビットを、1行N2列のビット配列からなる第2MSB情報として第2ビット列群情報における1行目に格納し、mが3以上の場合において、生成した第1グループビット配列情報から、第1グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N1列のビット配列からなる第1SSB情報を生成し、生成した第1SSB情報を第1ビット列群情報における2行目からm-1行目までに格納し、mが3以上の場合において、生成した第2グループビット配列情報から、第2グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N2列のビット配列からなる第2SSB情報を生成し、生成した第2SSB情報を第2ビット列群情報における2行目からm-1行目までに格納することにより軟判定誤り訂正フレーム情報を生成するように構成した。
 このように構成することにより、誤り訂正符号化装置100は、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。そのため、誤り訂正符号化装置100は、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正符号化処理の演算量を減らすことができる。
 また、このように構成することにより、誤り訂正符号化装置100は、パルス振幅変調のビット数が変化しても、軟判定誤り訂正により保護する対象となるビット数を一定にすることができる。そのため、誤り訂正符号化装置100は、任意のビット数のパルス振幅変調において、軟判定誤り訂正符号化処理の演算量を一定にすることができる。したがって、誤り訂正符号化装置100は、複数のビット数のパルス振幅変調において、パルス振幅変調のビット数毎に、軟判定誤り訂正符号化処理を行うためのプログラム又は処理回路を変更する必要がない。
 また、以上のように、誤り訂正符号化装置100は、上述の構成において、第1シンボルマッピング規則は、m行1列のビット配列からなるビット値の1つの組み合わせが、1次元パルス振幅変調された1つの変調シンボルに対応するシンボルマッピング規則であって、m行1列のビット配列のうち1行目からm-1行目までのビット値の組み合わせが、2進反射グレイ符号に対応する組み合わせであり、m行目のビット値が、変調シンボルの振幅値が互いに隣り合う変調シンボルにおいて、互いに異なる値であるシンボルマッピング規則であり、第2シンボルマッピング規則は、m行1列のビット配列からなるビット値の1つの組み合わせが、1次元パルス振幅変調された1つの変調シンボルに対応するシンボルマッピング規則であって、m行1列のビット配列のうち1行目からm-1行目までのビット値の組み合わせが、2進反射グレイ符号に対応する組み合わせであり、m行目のビット値が、変調シンボルの振幅値が同符号の互いに隣り合う変調シンボルにおいて、互いに異なる値であり、且つ、変調シンボルの振幅値が正である変調シンボルのうち、変調シンボルの振幅値の絶対値が最小である変調シンボルと、変調シンボルの振幅値が負である変調シンボルのうち、変調シンボルの振幅値の絶対値が最小である変調シンボルとにおいて、同じ値であるシンボルマッピング規則であるようなシンボルマッピング規則を用いるように構成した。
 このように構成することにより、誤り訂正符号化装置100は、SNRを改善できる。したがって、誤り訂正符号化装置100は、誤り訂正装置200において、ビット値に判定の精度を向上させることができる。
 また、以上のように、誤り訂正符号化装置100は、上述の構成において、符号化部120は、入力情報取得部110が取得した入力情報に基づいて、第1入力ビット配列情報と第2入力ビット配列情報とを生成する際に、第1入力ビット配列情報又は第2入力ビット配列情報において、入力情報に対応するビット以外のビットのビット値を0にすることにより、第1入力ビット配列情報と第2入力ビット配列情報とを生成するように構成した。
 このように構成することにより、誤り訂正符号化装置100は、任意のビット数を有する入力情報について、軟判定誤り訂正フレーム情報を生成することができる。
 なお、誤り訂正符号化装置100は、軟判定誤り訂正符号化部124が、組織的軟判定誤り訂正符号化処理を行うことにより生成した軟判定パリティビットを、当該軟判定パリティビットを生成するために用いた反転後第1LSB情報及び第2LSB情報を含む軟判定誤り訂正フレーム情報ではなく、当該軟判定誤り訂正フレーム情報とは異なる他の軟判定誤り訂正フレーム情報に含めてもよい。例えば、他の軟判定誤り訂正フレーム情報とは、誤り訂正符号化装置100が軟判定パリティビットを生成するために用いた反転後第1LSB情報及び第2LSB情報を含む軟判定誤り訂正フレーム情報の次に、誤り訂正符号化装置100が生成する軟判定誤り訂正フレーム情報である。
 このように構成することにより、誤り訂正符号化装置100は、伝送路30において生じるバースト誤りを分散させることができる。ここでいうバースト誤りとは、伝送路30を介して信号が伝送される際に、伝送路30の変動により信号の特定の箇所に集中して生じる誤りのことである。誤り訂正符号化装置100は、バースト誤りを分散させることにより、誤り訂正後の情報の劣化を低減することができる。
 以上のように、誤り訂正装置200は、誤り訂正符号化装置100が生成した軟判定誤り訂正フレーム情報に基づく信号である受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、N個の受信変調シンボルからなる受信変調シンボル群情報を生成する受信変調シンボル群情報生成部210と、第1シンボルマッピング規則又は第2シンボルマッピング規則に基づき、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報を用いて、1行N1列のビット配列からなる第1硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N1列のビット配列からなる第2硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N2列のビット配列からなる第3硬判定候補ビット配列情報とを生成する硬判定候補生成部220と、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報に基づいて、第2ビット列群情報の1行目の各列に対応するN2個の事後L値からなる第1事後L値列と、第1ビット列群情報のm行目の各列に対応するN1個の事後L値からなる第2事後L値列と、第2ビット列群情報のm行目の各列に対応するN2個の事後L値からなる第3事後L値列とを生成する軟判定情報生成部230と、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行う復号部240と、復号部240がマルチステージ誤り訂正処理を行うことにより生成した情報を出力情報として出力する情報出力部290と、を備え、マルチステージ誤り訂正処理における第1復号処理において、復号部240は、第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報と、第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報とを生成し、マルチステージ誤り訂正処理における第2復号処理において、復号部240は、第1硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1MSB情報に対応する1行N1列のビット配列からなる第1受信MSB情報を生成し、mが3以上の場合において、第2硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1SSB情報に対応するm-2行N1列のビット配列からなる第1受信SSB情報を生成し、mが3以上の場合において、第3硬判定候補ビット配列情報及び第2受信LSB情報に基づいて、第2SSB情報に対応するm-2行N2列のビット配列からなる第2受信SSB情報を生成し、マルチステージ誤り訂正処理における第3復号処理において、復号部240は、反転後第1受信LSB情報における各列のビット値と、反転後第1受信LSB情報における各列に対応する第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、第1LSB情報に対応する第1受信LSB情報を生成し、マルチステージ誤り訂正処理における第4復号処理において、復号部240は、第1受信SSB情報、第2受信SSB情報、第1受信LSB情報、及び、第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、第1入力ビット配列情報に対応するm-1行N列のビット配列からなる第1出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第5復号処理において、復号部240は、第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2入力ビット配列情報に対応する1行N3列のビット配列からなる第2出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第6復号処理において、復号部240は、第1出力ビット配列情報と第2出力ビット配列情報とに基づいて、入力情報に対応する出力情報を生成し、情報出力部290は、復号部240が生成した出力情報を出力するように構成した。
 このように構成することにより、誤り訂正装置200は、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。そのため、誤り訂正装置200は、従来の軟判定誤り訂正復号処理と比較して、軟判定誤り訂正復号処理の演算量を減らすことができる。
 また、このように構成することにより、誤り訂正装置200は、パルス振幅変調のビット数が変化しても、軟判定誤り訂正により保護する対象となるビット数を一定にすることができる。そのため、誤り訂正装置200は、任意のビット数のパルス振幅変調において、軟判定誤り訂正復号処理の演算量を一定にすることができる。したがって、誤り訂正装置200は、複数のビット数のパルス振幅変調において、パルス振幅変調のビット数毎に、軟判定誤り訂正復号処理を行うためのプログラム又は処理回路を変更する必要がない。
 また、以上のように、誤り訂正装置200は、上述の構成において、第1シンボルマッピング規則は、m行1列のビット配列からなるビット値の1つの組み合わせが、1次元パルス振幅変調された1つの変調シンボルに対応するシンボルマッピング規則であって、m行1列のビット配列のうち1行目からm-1行目までのビット値の組み合わせが、2進反射グレイ符号に対応する組み合わせであり、m行目のビット値が、変調シンボルの振幅値が互いに隣り合う変調シンボルにおいて、互いに異なる値であるシンボルマッピング規則であり、第2シンボルマッピング規則は、m行1列のビット配列からなるビット値の1つの組み合わせが、1次元パルス振幅変調された1つの変調シンボルに対応するシンボルマッピング規則であって、m行1列のビット配列のうち1行目からm-1行目までのビット値の組み合わせが、2進反射グレイ符号に対応する組み合わせであり、m行目のビット値が、変調シンボルの振幅値が同符号の互いに隣り合う変調シンボルにおいて、互いに異なる値であり、且つ、変調シンボルの振幅値が正である変調シンボルのうち、変調シンボルの振幅値の絶対値が最小である変調シンボルと、変調シンボルの振幅値が負である変調シンボルのうち、変調シンボルの振幅値の絶対値が最小である変調シンボルとにおいて、同じ値であるシンボルマッピング規則であるようなシンボルマッピング規則を用いるように構成した。
 このように構成することにより、誤り訂正装置200は、SNRを改善できる。したがって、誤り訂正装置200は、ビット値に判定の精度を向上することができる。
 以上のように、誤り訂正符号化装置100が生成する軟判定誤り訂正フレーム情報が有する軟判定誤り訂正フレームデータ構造は、送信装置10が、送信装置10に入力された入力情報に基づく信号を受信装置20に送信し、受信装置20が、送信装置10が送信する信号を受けて、当該信号に基づいて入力情報に対応する出力情報を生成する通信システムに用いられる軟判定誤り訂正フレームデータ構造であって、m行N1列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則に基づいて、第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第1ビット列群情報と、m行N2列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則に基づいて、第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第2ビット列群情報と、を組み合わせたm行N列のビット配列からなり、第2ビット列群情報における1行目には、第1ビット列群情報におけるm行目の各列のビット値と、第2ビット列群情報におけるm行目の各列のビット値とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより生成された軟判定パリティビットが格納されたものである。
 このような軟判定誤り訂正フレームデータ構造により、誤り訂正符号化装置100は、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。そのため、誤り訂正符号化装置100は、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正符号化処理の演算量を減らすことができる。
 また、このような軟判定誤り訂正フレームデータ構造により、誤り訂正符号化装置100は、パルス振幅変調のビット数が変化しても、軟判定誤り訂正により保護する対象となるビット数を一定にすることができる。そのため、誤り訂正符号化装置100は、任意のビット数のパルス振幅変調において、軟判定誤り訂正符号化処理の演算量を一定にすることができる。したがって、誤り訂正符号化装置100は、複数のビット数のパルス振幅変調において、パルス振幅変調のビット数毎に、軟判定誤り訂正符号化処理を行うためのプログラム又は処理回路を変更する必要がない。
 また、このような軟判定誤り訂正フレームデータ構造により、誤り訂正装置200は、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。そのため、誤り訂正装置200は、従来の軟判定誤り訂正復号処理と比較して、軟判定誤り訂正復号処理の演算量を減らすことができる。
 また、このような軟判定誤り訂正フレームデータ構造により、誤り訂正装置200は、パルス振幅変調のビット数が変化しても、軟判定誤り訂正により保護する対象となるビット数を一定にすることができる。そのため、誤り訂正装置200は、任意のビット数のパルス振幅変調において、軟判定誤り訂正復号処理の演算量を一定にすることができる。したがって、誤り訂正装置200は、複数のビット数のパルス振幅変調において、パルス振幅変調のビット数毎に、軟判定誤り訂正復号処理を行うためのプログラム又は処理回路を変更する必要がない。
 また、誤り訂正符号化装置100が生成する軟判定誤り訂正フレーム情報が有する軟判定誤り訂正フレームデータ構造は、軟判定誤り訂正フレームデータ構造を有する軟判定誤り訂正フレーム情報に基づく信号から生成された受信デジタルベースバンド変調信号に基づいて、N個の受信変調シンボルからなる受信変調シンボル群情報を生成し、生成した受信変調シンボル群情報に基づいて、第1シンボルマッピング規則又は第2シンボルマッピング規則を用いて、1行N1列のビット配列からなる第1硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N1列のビット配列からなる第2硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N2列のビット配列からなる第3硬判定候補ビット配列情報とを生成し、生成した受信変調シンボル群情報に基づいて、第2ビット列群情報の1行目の各列に対応するN2個の事後L値からなる第1事後L値列と、第1ビット列群情報のm行目の各列に対応するN1個の事後L値からなる第2事後L値列と、第2ビット列群情報のm行目の各列に対応するN2個の事後L値からなる第3事後L値列とを生成し、生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、第3硬判定候補ビット配列情報、第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行うことにより誤り訂正を可能にする。
 また、誤り訂正符号化装置100が生成する軟判定誤り訂正フレーム情報が有する軟判定誤り訂正フレームデータ構造は、マルチステージ誤り訂正処理における第1復号処理において、第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、1行N1列のビット配列からなる反転後第1受信LSB情報と、1行N2列のビット配列からなる第2受信LSB情報とを生成し、マルチステージ誤り訂正処理における第2復号処理において、第1硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、1行N1列のビット配列からなる第1受信MSB情報を生成し、mが3以上の場合において、第2硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、m-2行N1列のビット配列からなる第1受信SSB情報を生成し、mが3以上の場合において、第3硬判定候補ビット配列情報及び第2受信LSB情報に基づいて、m-2行N2列のビット配列からなる第2受信SSB情報を生成し、マルチステージ誤り訂正処理における第3復号処理において、反転後第1受信LSB情報における各列のビット値と、反転後第1受信LSB情報における各列に対応する第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、第1受信LSB情報を生成し、マルチステージ誤り訂正処理における第4復号処理において、第1受信SSB情報、第2受信SSB情報、第1受信LSB情報、及び、第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、m-1行N列のビット配列からなる第1出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第5復号処理において、第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、1行N3列のビット配列からなる第2出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第6復号処理において、第1出力ビット配列情報と第2出力ビット配列情報とに基づいて、入力情報に対応する出力情報の生成を可能にする。
実施の形態1の変形例.
 図28を参照して、実施の形態1の変形例に係る通信システム1cの要部の構成について説明する。
 図28は、実施の形態1の変形例に係る通信システム1cの要部の構成の一例を示す構成図である。
 実施の形態1の変形例では、一例として、通信システム1cは、光通信システムであるものとして説明するが、光通信システムは、あくまで一例であり、通信システム1cは、光通信システムに限定されるものではない。例えば、通信システム1cは、無線通信又はメタル通信等による通信システムであってもよい。
 通信システム1cは、送信装置10c、伝送路30、及び、受信装置20cを備える。
 通信システム1cは、実施の形態1に係る送信装置10及び受信装置20が、送信装置10c及び受信装置20cに変更されたものである。
 図28において、図1に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 送信装置10cは、入力情報を取得し、取得した入力情報に基づく信号を出力する。図28に示す通信システム1cは、光通信システムであるため、図28に示す送信装置10cは、光信号を出力する光送信装置である。
 送信装置10cは、誤り訂正符号化装置100c、D/A変換器11、送信用光源12、及び、光変調器13を備える。
 送信装置10cは、実施の形態1に係る誤り訂正符号化装置100が、誤り訂正符号化装置100cに変更されたものである。
 誤り訂正符号化装置100cは、外部から入力される入力情報を取得し、取得した入力情報に基づいて、デジタルベースバンド変調信号を生成する。誤り訂正符号化装置100cは、生成したデジタルベースバンド変調信号を、D/A変換器11に出力する。
 受信装置20cは、伝送路30を介して送信装置10cが出力した信号を受けて、当該信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。図28に示す通信システム1cは、光通信システムであるため、図28に示す受信装置20cは、光信号を受ける光受信装置である。
 受信装置20cは、受信用光源22、光受信器21、A/D変換器23、及び、誤り訂正装置200cを備える。
 受信装置20cは、実施の形態1に係る誤り訂正装置200が、誤り訂正装置200cに変更されたものである。
 誤り訂正装置200cは、A/D変換器23が出力した受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。
 図29を参照して、実施の形態1の変形例に係る誤り訂正符号化装置100cの要部の構成について説明する。
 図29は、実施の形態1の変形例に係る誤り訂正符号化装置100cの要部の構成の一例を示す構成図である。
 誤り訂正符号化装置100cは、入力情報取得部110、符号化部120c、変調シンボル変換部130、及び、送信波形整形部140を備える。
 誤り訂正符号化装置100cは、実施の形態1に係る符号化部120が、符号化部120cに変更されたものである。
 図29において、図2に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 符号化部120cは、入力情報取得部110が取得した入力情報に基づいて、第1ビット列群情報と第2ビット列群情報とを組み合わせた軟判定誤り訂正フレーム情報を生成する。
 図30を参照して、実施の形態1の変形例に係る符号化部120cの要部の構成について説明する。
 図30は、実施の形態1の変形例に係る符号化部120cの要部の構成の一例を示す構成図である。
 符号化部120cは、入力ビット配列情報生成部121c、確率分布整形符号化部122、ビット反転部123、及び、軟判定誤り訂正符号化部124cを備える。
 符号化部120cは、実施の形態1に係る符号化部120が備える入力ビット配列情報生成部121及び軟判定誤り訂正符号化部124が、入力ビット配列情報生成部121c及び軟判定誤り訂正符号化部124cに変更されたものである。
 実施の形態1に係る入力ビット配列情報生成部121は、入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3列のビット配列からなる第2入力ビット配列情報とを生成するものであった。
 これに対して、入力ビット配列情報生成部121cは、入力情報に基づいて、第1入力ビット配列情報及び第2入力ビット配列情報に加えて、1行N4列(N4は1以上且つN2より小さい自然数)のビット配列からなる第3入力ビット配列情報を生成するものである。
 入力ビット配列情報生成部121cは、入力情報取得部110が取得した入力情報に基づいて、第1入力ビット配列情報、第2入力ビット配列情報、及び、1行N4列のビット配列からなる第3入力ビット配列情報を生成する。
 入力情報が、第1入力ビット配列情報、第2入力ビット配列情報、及び、第3入力ビット配列情報を含む場合、入力ビット配列情報生成部121cは、入力情報から第1入力ビット配列情報、第2入力ビット配列情報、及び、第3入力ビット配列情報のそれぞれを抽出、又は、入力情報を第1入力ビット配列情報、第2入力ビット配列情報、及び、第3入力ビット配列情報に分離することにより、第1入力ビット配列情報、第2入力ビット配列情報、及び、第3入力ビット配列情報を生成する。
 入力ビット配列情報生成部121cは、実施の形態1に係る入力ビット配列情報生成部121と同様に、生成した第2入力ビット配列情報を、1行N1列のビット配列からなる第1MSB情報の一部として、第1ビット列群情報における第2入力ビット領域に格納する。
 また、入力ビット配列情報生成部121cは、生成した第3入力ビット配列情報を、1行N2列のビット配列からなる第2MSB情報の一部として、第2ビット列群情報における1行目のうちの予め定められた領域(以下「第3入力ビット領域」という。)に格納する。
 具体的には、入力ビット配列情報生成部121cは、第2MSBが格納されるビット配列空間であるDv[1][2]のうち、第3入力ビット領域に、第3入力ビット配列情報を格納する。以下、第3入力ビット領域は、D[1][2][1:N4]であるものとして説明する。
 確率分布整形符号化部122は、入力ビット配列情報生成部121cが生成した第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成する。
 軟判定誤り訂正符号化部124cは、ビット反転部123が生成した反転後第1LSB情報、及び、確率分布整形符号化部122が生成した第2LSB情報に加えて、入力ビット配列情報生成部121cが第2MSBのうちの第3入力ビット領域に格納した第3入力ビット配列情報を用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成する。軟判定誤り訂正符号化部124cは、生成した軟判定パリティビットを、第2MSB情報のうち、第3入力ビット領域とは異なる予め定められた領域(以下「軟判定パリティ領域」という。)に格納する。
 具体的には、軟判定誤り訂正符号化部124cは、反転後第1LSB情報を格納したDv[m][1]における各列のビット値であるB[m][1][1:N1]、第2LSB情報を格納したDv[m][2]における各列のビット値であるB[m][2][1:N2]、及び、第3入力ビット配列情報を格納したD[1][2][1:N4]における各列のビット値であるB[1][2][1:N4]を用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成する。軟判定誤り訂正符号化部124cは、生成した軟判定パリティビットを、第2MSBが格納されるビット配列空間であるDv[1][2]のうちの軟判定パリティ領域に格納する。以下、軟判定パリティ領域は、D[1][2][N4+1:N2]であるものとして説明する。
 以上のように構成することより、符号化部120cは、ビット配列空間であるDv[1:m][1:2]に軟判定誤り訂正フレーム情報を格納することにより、軟判定誤り訂正フレーム情報を生成する。
 上述のように、符号化部120cは、Dv[m][1]における各列のビット値と、Dv[m][2]における各列のビット値とを用いて、組織的軟判定誤り訂正符号化処理を行うものである。そのため、軟判定誤り訂正符号化処理により保護する対象となるビットは、軟判定誤り訂正フレーム情報のうち、Dd[1:2]における各列の最下位ビット、及び、第3入力ビット配列情報が格納されるD[1][2][1:N4]のみとなる。
 したがって、符号化部120cは、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。
 なお、実施の形態1の変形例に係る誤り訂正符号化装置100cが備える入力情報取得部110、符号化部120c、変調シンボル変換部130、及び、送信波形整形部140の各機能は、実施の形態1において図5A及び図5Bに一例を示したハードウェア構成におけるプロセッサ501及びメモリ502により実現されるものであっても良く、又は処理回路503により実現されるものであっても良い。
 図31A、図31B、及び、図31Cを参照して、実施の形態1の変形例に係る誤り訂正符号化装置100cの動作について説明する。
 図31Aは、実施の形態1の変形例に係る誤り訂正符号化装置100cの処理の一例を示すフローチャートの一部である。
 図31Bは、実施の形態1の変形例に係る誤り訂正符号化装置100cの処理の一例を示すフローチャートの他の一部である。
 図31Cは、実施の形態1の変形例に係る誤り訂正符号化装置100cの処理の一例を示すフローチャートの残部である。
 以下、図31A、図31B、及び、図31Cを合わせて、図31と表記する。
 誤り訂正符号化装置100cは、図31に示すフローチャートの処理を繰り返し実行する。
 なお、図31に示すフローチャートは、図6に示すフローチャートにおけるステップST610がステップST3110に変更されたものである。
 図31において、図6に示すフローチャートの処理と同様の処理には同一符号を付して説明を省略する。
 まず、誤り訂正符号化装置100cは、ステップST601の処理を行う。
 次に、ステップST3110にて、符号化部120cは、軟判定誤り訂正フレーム情報を生成する。
 具体的には、符号化部120cは、以下の処理Mにおいて、ステップST3111からステップST3112までの処理、ステップST612からステップST616までの処理、及び、ステップST3117からステップST3118までの処理を行うことにより、ステップST3110の処理を行う。
 まず、ステップST3111にて、符号化部120cが備える入力ビット配列情報生成部121cは、第1入力ビット配列情報、第2入力ビット配列情報、及び、第3入力ビット配列情報を生成する。
 次に、ステップST3112にて、符号化部120cが備える入力ビット配列情報生成部121cは、Dv[1][2]のうち第3入力ビット領域に第3入力ビット配列情報を格納する。
 ステップST3112の後、符号化部120cは、ST612からステップST616までの処理を行う。
 ステップST616の後、ステップST3117にて、符号化部120cが備える軟判定誤り訂正符号化部124cは、Dv[m][1]における各列のビット値、Dv[m][2]における各列のビット値、及び、第3入力ビット領域であるD[1][2][1:N4]における各列のビット値を用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成する。
 ステップST3117の後、ステップST3118にて、符号化部120cが備える軟判定誤り訂正符号化部124cは、軟判定パリティ領域であるDv[1][2][N4+1]に軟判定パリティビットを格納する。
 ステップST3118の後、符号化部120cは、処理Mを終了する。すなわち、ステップST3118の後、符号化部120cは、ステップST3110の処理を終了する。
 ステップST3110の後、誤り訂正符号化装置100cは、ステップST620からステップST630までの処理を行う。
 ステップST630の後、誤り訂正符号化装置100cは、図31に示すフローチャートの処理を終了し、誤り訂正符号化装置100cは、ステップST601の処理に戻って図31に示すフローチャートの処理を繰り返し実行する。
 図32を参照して、実施の形態1の変形例に係る誤り訂正装置200cの要部の構成について説明する。
 図32は、実施の形態1の変形例に係る誤り訂正装置200cの要部の構成の一例を示す構成図である。
 誤り訂正装置200cは、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240c、及び、情報出力部290を備える。
 誤り訂正装置200cは、実施の形態1に係る復号部240が、復号部240cに変更されたものである。
 図32において、図7に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 復号部240cは、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 図33を参照して、実施の形態1の変形例に係る復号部240cの要部の構成について説明する。
 図33は、実施の形態1の変形例に係る復号部240cの要部の構成の一例を示す構成図である。
 復号部240cは、軟判定誤り訂正復号部241c、選択部242、受信側ビット反転部243、確率分布整形復号部244、第2出力ビット配列生成部245、出力情報生成部246c、及び、第3出力ビット配列生成部260を備える。
 復号部240cは、実施の形態1に係る復号部240の構成に、第3出力ビット配列生成部260が追加され、実施の形態1に係る軟判定誤り訂正復号部241及び出力情報生成部246が、軟判定誤り訂正復号部241c及び出力情報生成部246cに変更されたものである。
 図33において、図8に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 軟判定誤り訂正復号部241cは、マルチステージ誤り訂正処理における第1復号処理を行う。
 具体的には、軟判定誤り訂正復号部241cは、第1事後L値列、第2事後L値列、及び、第3事後L値列を用いて軟判定誤り訂正処理を行う。
 より具体的には、軟判定誤り訂正復号部241cは、第2受信MSB情報のうち第3入力ビット配列情報であるB[1][2][1:N4]に対応する事後L値列であるL[1][2][1:N4]、第2受信MSB情報のうち軟判定パリティビットであるB[1][2][N4+1:N2]に対応する事後L値列であるL[1][2][N4+1:N2]、第2事後L値列であるLv[m][1]、及び、第3事後L値列であるLv[m][2]を用いて軟判定誤り訂正処理を行う。
 軟判定誤り訂正復号部241cは、軟判定誤り訂正処理を行うことにより、ビット反転部123が生成した反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報を生成する。
 また、軟判定誤り訂正復号部241cは、軟判定誤り訂正処理を行うことにより、確率分布整形符号化部122が生成した第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報を生成する。
 また、軟判定誤り訂正復号部241cは、軟判定誤り訂正処理を行うことにより、入力ビット配列情報生成部121cが生成した第3入力ビット配列情報を含む第2MSB情報に対応する1行N2列のビット配列からなる第2受信MSB情報を生成する。
 マルチステージ誤り訂正処理における第2復号処理から第5復号処理までの各処理については、実施の形態1と同様であるため説明を省略する。
 第3出力ビット配列生成部260は、マルチステージ誤り訂正処理における第8復号処理を行う。
 具体的には、第3出力ビット配列生成部260は、第2受信MSB情報のうちの、第2MSB情報における第3入力ビット領域に対応する領域の情報を抽出することにより、第3入力ビット配列情報に対応する1行N4列のビット配列からなる第3出力ビット配列情報を生成する。
 より具体的には、例えば、第3出力ビット配列生成部260は、第2受信MSB情報のうちの1列目からN4列目までのビット値を抽出することにより、第3出力ビット配列情報を生成する。
 出力情報生成部246cは、マルチステージ誤り訂正処理における第6復号処理を行う。
 具体的には、出力情報生成部246cは、第1出力ビット配列情報及び第2出力ビット配列情報に加えて第3出力ビット配列情報に基づいて、入力情報に対応する出力情報を生成する。
 なお、実施の形態1の変形例に係る誤り訂正装置200cが備える受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240c、及び、情報出力部290の各機能は、実施の形態1において図9A及び図9Bに一例を示したハードウェア構成におけるプロセッサ901及びメモリ902により実現されるものであっても良く、又は処理回路903により実現されるものであっても良い。
 図34A、図34B、及び、図34Cを参照して、実施の形態1の変形例に係る誤り訂正装置200cの動作について説明する。
 図34Aは、実施の形態1の変形例に係る誤り訂正装置200cの処理の一例を示すフローチャートの一部である。
 図34Bは、実施の形態1の変形例に係る誤り訂正装置200cの処理の一例を示すフローチャートの他の一部である。
 図34Cは、実施の形態1の変形例に係る誤り訂正装置200cの処理の一例を示すフローチャートの残部である。
 以下、図34A、図34B、及び、図34Cを合わせて、図34と表記する。
 誤り訂正装置200cは、図34に示すフローチャートの処理を繰り返し実行する。
 なお、図34に示すフローチャートは、図10に示すフローチャートにおけるステップST1030がステップST3430に変更されたものである。
 図34において、図10に示すフローチャートの処理と同様の処理には同一符号を付して説明を省略する。
 まず、誤り訂正装置200cは、ステップST1000からステップST1020までの処理を行う。
 ステップST1020の後、ステップST3430にて、復号部240cは、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 具体的には、復号部240cは、以下の処理Nにおいて、ステップST3431の処理、ステップST1032からステップST1036までの処理、及び、ステップST3436からステップST3437までの処理を行うことにより、ステップST3430の処理を行う。
 まず、ステップST3431にて、復号部240cが備える軟判定誤り訂正復号部241cは、軟判定誤り訂正処理を行うことにより、反転後第1受信LSB情報、第2受信LSB情報、及び、第2受信MSB情報を生成する。
 ステップST3431の後、復号部240cは、ステップST1032からステップST1035までの処理を行う。
 ステップST1035の後、ステップST3436にて、復号部240cが備える第3出力ビット配列生成部260は、第3出力ビット配列情報を生成する。
 ステップST3436の後、ステップST3437にて、復号部240cが備える出力情報生成部246cは、出力情報を生成する。
 ステップST3437の後、復号部240cは、処理Nを終了する。すなわち、ステップST3437の後、復号部240cは、ステップST3430の処理を終了する。
 ステップST3430の後、誤り訂正装置200cは、ステップST1050の処理を行う。
 ステップST1050の後、誤り訂正装置200cは、図34に示すフローチャートの処理を終了し、誤り訂正装置200cは、ステップST1000の処理に戻って図34に示すフローチャートの処理を繰り返し実行する。
 以上のように、誤り訂正符号化装置100cは、入力情報を取得する入力情報取得部110と、入力情報取得部110が取得した入力情報に基づいて、m行N1列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則を用いて、第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第1ビット列群情報と、m行N2列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則を用いて、第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第2ビット列群情報と、を組み合わせたm行N列のビット配列からなる軟判定誤り訂正フレーム情報を生成する符号化部120cと、第1シンボルマッピング規則又は第2シンボルマッピング規則を用いて、符号化部120cが生成した軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、軟判定誤り訂正フレーム情報の列毎に変調シンボルにパルス振幅変調することにより、N個の変調シンボルからなる変調シンボル群情報を生成する変調シンボル変換部130と、変調シンボル変換部130が生成した変調シンボル群情報に基づいて、デジタルベースバンド変調信号を生成し、生成したデジタルベースバンド変調信号を出力する送信波形整形部140とを備え、符号化部120cは、入力情報取得部110が取得した入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3列のビット配列からなる第2入力ビット配列情報とを生成し、生成した第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、第1ビット列群情報における1行目のうちの予め定められた領域に格納し、生成した第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成し、生成した整形ビット配列情報を分離することにより、N1個の予め定められた列の組み合わせからなる第1グループビット配列情報と、N2個の予め定められた列の組み合わせからなる第2グループビット配列情報とを生成し、生成した第1グループビット配列情報から、第1グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N1列のビット配列からなる第1LSB情報を生成し、生成した第1LSB情報における各列のビット値と、第2入力ビット配列情報を格納後の第1ビット列群情報における1行目の情報における各列のビット値であって、第1LSB情報における各列に対応する第1ビット列群情報における1行目の情報における各列のビット値との排他的論理和を演算することにより、1行N1列のビット配列からなる反転後第1LSB情報を生成し、生成した反転後第1LSB情報を第1ビット列群情報におけるm行目に格納し、生成した第2グループビット配列情報から、第2グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N2列のビット配列からなる第2LSB情報を生成し、生成した第2LSB情報を第2ビット列群情報におけるm行目に格納し、生成した反転後第1LSB情報と、生成した第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成し、生成した軟判定パリティビットを、1行N2列のビット配列からなる第2MSB情報として第2ビット列群情報における1行目に格納し、mが3以上の場合において、生成した第1グループビット配列情報から、第1グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N1列のビット配列からなる第1SSB情報を生成し、生成した第1SSB情報を第1ビット列群情報における2行目からm-1行目までに格納し、mが3以上の場合において、生成した第2グループビット配列情報から、第2グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N2列のビット配列からなる第2SSB情報を生成し、生成した第2SSB情報を第2ビット列群情報における2行目からm-1行目までに格納することにより軟判定誤り訂正フレーム情報を生成するように構成した。
 さらに、誤り訂正符号化装置100cは、上述の構成において、符号化部120cは、入力情報取得部110が取得した入力情報に基づいて、第1入力ビット配列情報及び第2入力ビット配列情報に加えて、1行N4列のビット配列からなる第3入力ビット配列情報を生成し、生成した第3入力ビット配列情報を1行N2列のビット配列からなる第2MSB情報の一部として、第2ビット列群情報における1行目のうちの予め定められた領域に格納し、生成した反転後第1LSB情報、及び、生成した第2LSB情報に加えて、第2MSB情報の一部として格納した第3入力ビット配列情報を用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成し、生成した軟判定パリティビットを、第2ビット列群情報における1行目のうち第2ビット列群情報を格納する領域とは異なる予め定められた領域に格納することにより軟判定誤り訂正フレーム情報を生成するように構成した。
 このように構成することにより、誤り訂正符号化装置100cは、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。そのため、誤り訂正符号化装置100cは、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正符号化処理の演算量を減らすことができる。
 また、このように構成することにより、誤り訂正符号化装置100cは、パルス振幅変調のビット数が変化しても、軟判定誤り訂正により保護する対象となるビット数を一定にすることができる。そのため、誤り訂正符号化装置100cは、任意のビット数のパルス振幅変調において、軟判定誤り訂正符号化処理の演算量を一定にすることができる。したがって、誤り訂正符号化装置100cは、複数のビット数のパルス振幅変調において、パルス振幅変調のビット数毎に、軟判定誤り訂正符号化処理を行うためのプログラム又は処理回路を変更する必要がない。
 さらに、このように構成することにより、誤り訂正符号化装置100cは、第1入力ビット配列情報及び第2入力ビット配列情報に加えて、第3入力ビット配列情報を誤り訂正装置200cに送信することができるため、実施の形態1に係る誤り訂正符号化装置100と比較して、1つの軟判定誤り訂正フレーム情報のうち有効な情報を増やすことができる。そのため、誤り訂正符号化装置100cは、実施の形態1に係る誤り訂正符号化装置100と比較して、誤り訂正装置200cに効率的に情報を送信することができる。
 また、以上のように、誤り訂正装置200cは、誤り訂正符号化装置100cが生成した軟判定誤り訂正フレーム情報に基づく信号である受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、N個の受信変調シンボルからなる受信変調シンボル群情報を生成する受信変調シンボル群情報生成部210と、第1シンボルマッピング規則又は第2シンボルマッピング規則に基づき、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報を用いて、1行N1列のビット配列からなる第1硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N1列のビット配列からなる第2硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N2列のビット配列からなる第3硬判定候補ビット配列情報とを生成する硬判定候補生成部220と、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報に基づいて、第2ビット列群情報の1行目の各列に対応するN2個の事後L値からなる第1事後L値列と、第1ビット列群情報のm行目の各列に対応するN1個の事後L値からなる第2事後L値列と、第2ビット列群情報のm行目の各列に対応するN2個の事後L値からなる第3事後L値列とを生成する軟判定情報生成部230と、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行う復号部240cと、復号部240cがマルチステージ誤り訂正処理を行うことにより生成した情報を出力情報として出力する情報出力部290と、を備え、マルチステージ誤り訂正処理における第1復号処理において、復号部240cは、第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報と、第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報とを生成し、マルチステージ誤り訂正処理における第2復号処理において、復号部240cは、第1硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1MSB情報に対応する1行N1列のビット配列からなる第1受信MSB情報を生成し、mが3以上の場合において、第2硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1SSB情報に対応するm-2行N1列のビット配列からなる第1受信SSB情報を生成し、mが3以上の場合において、第3硬判定候補ビット配列情報及び第2受信LSB情報に基づいて、第2SSB情報に対応するm-2行N2列のビット配列からなる第2受信SSB情報を生成し、マルチステージ誤り訂正処理における第3復号処理において、復号部240cは、反転後第1受信LSB情報における各列のビット値と、反転後第1受信LSB情報における各列に対応する第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、第1LSB情報に対応する第1受信LSB情報を生成し、マルチステージ誤り訂正処理における第4復号処理において、復号部240cは、第1受信SSB情報、第2受信SSB情報、第1受信LSB情報、及び、第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、第1入力ビット配列情報に対応するm-1行N列のビット配列からなる第1出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第5復号処理において、復号部240cは、第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2入力ビット配列情報に対応する1行N3列のビット配列からなる第2出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第6復号処理において、復号部240cは、第1出力ビット配列情報と第2出力ビット配列情報とに基づいて、入力情報に対応する出力情報を生成し、情報出力部290は、復号部240cが生成した出力情報を出力するように構成した。
 さらに、誤り訂正装置200cは、上述の構成において、復号部240cは、マルチステージ誤り訂正処理における第1復号処理において、第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報、及び、第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報に加えて、第2MSB情報に対応する1行N2列のビット配列からなる第2受信MSB情報を生成し、マルチステージ誤り訂正処理における第8復号処理において、第2受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第3入力ビット配列情報に対応する1行N4列のビット配列からなる第3出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第6復号処理において、第1出力ビット配列情報及び第2出力ビット配列情報に加えて、第3出力ビット配列情報に基づいて、入力情報に対応する出力情報を生成するように構成した。
 このように構成することにより、誤り訂正装置200cは、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。そのため、誤り訂正装置200cは、従来の軟判定誤り訂正復号処理と比較して、軟判定誤り訂正復号処理の演算量を減らすことができる。
 また、このように構成することにより、誤り訂正装置200cは、パルス振幅変調のビット数が変化しても、軟判定誤り訂正により保護する対象となるビット数を一定にすることができる。そのため、誤り訂正装置200cは、任意のビット数のパルス振幅変調において、軟判定誤り訂正復号処理の演算量を一定にすることができる。したがって、誤り訂正装置200cは、複数のビット数のパルス振幅変調において、パルス振幅変調のビット数毎に、軟判定誤り訂正復号処理を行うためのプログラム又は処理回路を変更する必要がない。
 さらに、このように構成することにより、誤り訂正装置200cは、第1入力ビット配列情報及び第2入力ビット配列情報に対応する第1出力ビット配列情報及び第2出力ビット配列情報に加えて、第3入力ビット配列情報に対応する第3出力ビット配列情報をマルチステージ誤り訂正処理により復元することができる。
 したがって、誤り訂正装置200cは、実施の形態1に係る誤り訂正装置200と比較して、1つの軟判定誤り訂正フレーム情報に基づく信号である受信デジタルベースバンド変調信号から復元する有効な情報を増やすことができる。そのため、誤り訂正装置200cは、実施の形態1に係る誤り訂正装置200と比較して、効率的に情報を受信することができる。
実施の形態2.
 図11を参照して、実施の形態2に係る通信システム1aの要部の構成について説明する。
 図11は、実施の形態2に係る通信システム1aの要部の構成の一例を示す構成図である。
 実施の形態2では、一例として、通信システム1aは、光通信システムであるものとして説明するが、光通信システムは、あくまで一例であり、通信システム1aは、光通信システムに限定されるものではない。例えば、通信システム1aは、無線通信又はメタル通信等による通信システムであってもよい。
 通信システム1aは、送信装置10a、伝送路30、及び、受信装置20aを備える。
 通信システム1aは、実施の形態1に係る送信装置10及び受信装置20が、送信装置10a及び受信装置20aに変更されたものである。
 図11において、図1に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 送信装置10aは、入力情報を取得し、取得した入力情報に基づく信号を出力する。図11に示す通信システム1aは、光通信システムであるため、図11に示す送信装置10aは、光信号を出力する光送信装置である。
 送信装置10aは、誤り訂正符号化装置100a、D/A変換器11、送信用光源12、及び、光変調器13を備える。
 送信装置10aは、実施の形態1に係る誤り訂正符号化装置100が、誤り訂正符号化装置100aに変更されたものである。
 誤り訂正符号化装置100aは、外部から入力される入力情報を取得し、取得した入力情報に基づいて、デジタルベースバンド変調信号を生成する。誤り訂正符号化装置100aは、生成したデジタルベースバンド変調信号を、D/A変換器11に出力する。
 受信装置20aは、伝送路30を介して送信装置10aが出力した信号を受けて、当該信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。図11に示す通信システム1aは、光通信システムであるため、図11に示す受信装置20aは、光信号を受ける光受信装置である。
 受信装置20aは、受信用光源22、光受信器21、A/D変換器23、及び、誤り訂正装置200aを備える。
 受信装置20aは、実施の形態1に係る誤り訂正装置200が、誤り訂正装置200aに変更されたものである。
 誤り訂正装置200aは、A/D変換器23が出力した受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。
 図12を参照して、実施の形態2に係る誤り訂正符号化装置100aの要部の構成について説明する。
 図12は、実施の形態2に係る誤り訂正符号化装置100aの要部の構成の一例を示す構成図である。
 誤り訂正符号化装置100aは、入力情報取得部110、符号化部120a、変調シンボル変換部130、及び、送信波形整形部140を備える。
 誤り訂正符号化装置100aは、実施の形態1に係る符号化部120が、符号化部120aに変更されたものである。
 図12において、図2に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 符号化部120aは、入力情報取得部110が取得した入力情報に基づいて、第1ビット列群情報と第2ビット列群情報とを組み合わせた軟判定誤り訂正フレーム情報を生成する。
 図13を参照して、実施の形態2に係る符号化部120aの要部の構成について説明する。
 図13は、実施の形態2に係る符号化部120aの要部の構成の一例を示す構成図である。
 符号化部120aは、入力ビット配列情報生成部121、確率分布整形符号化部122、ビット反転部123、軟判定誤り訂正符号化部124、及び、硬判定誤り訂正符号化部125を備える。
 符号化部120aは、実施の形態1に係る符号化部120の構成に、硬判定誤り訂正符号化部125が追加されたものである。
 図13において、図3に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 硬判定誤り訂正符号化部125は、入力ビット配列情報生成部121が生成した第1入力ビット配列情報と、入力ビット配列情報生成部121が生成した第2入力ビット配列情報とを用いて、組織的硬判定誤り訂正符号化処理を行う。
 硬判定誤り訂正符号化部125は、入力ビット配列情報生成部121が生成した第1入力ビット配列情報と、確率分布整形符号化部122が生成した第1SSB情報、第2SSB情報、第2LSB情報、及び、第1LSB情報とを用いて、組織的硬判定誤り訂正符号化処理を行うものであってもよい。
 また、硬判定誤り訂正符号化部125は、入力ビット配列情報生成部121が生成した第1入力ビット配列情報と、確率分布整形符号化部122が生成した第1SSB情報、第2SSB情報、及び、第2LSB情報、並びに、ビット反転部123が生成した反転後第1LSB情報とを用いて、組織的硬判定誤り訂正符号化処理を行うものであってもよい。
 図13は、硬判定誤り訂正符号化部125が、入力ビット配列情報生成部121が生成した第1入力ビット配列情報と、確率分布整形符号化部122が生成した第1SSB情報、第2SSB情報、第2LSB情報、及び、第1LSB情報とを用いて、組織的硬判定誤り訂正符号化処理を行う場合を示す図である。
 硬判定誤り訂正符号化部125は、組織的硬判定誤り訂正符号化処理を行うことにより、硬判定パリティビットを生成し、生成した硬判定パリティビットを第1MSB情報の一部として、第1ビット列群情報における1行目のうちの第2入力ビット領域とは異なる予め定められた領域(以下「硬判定パリティ領域」という。)に格納する。
 具体的には、硬判定誤り訂正符号化部125は、生成した硬判定パリティビットを、第1MSBが格納されるビット配列空間であるDv[1][1]のうち、硬判定パリティ領域に格納する。以下、硬判定パリティ領域は、D[1][1][N3+1:N1]であるものとして説明する。
 組織的硬判定誤り訂正符号化処理としては、BCH符号、又は、リード・ソロモン符号等を用いる。
 なお、実施の形態2に係る誤り訂正符号化装置100aが備える入力情報取得部110、符号化部120a、変調シンボル変換部130、及び、送信波形整形部140の各機能は、実施の形態1において図5A及び図5Bに一例を示したハードウェア構成におけるプロセッサ501及びメモリ502により実現されるものであっても良く、又は処理回路503により実現されるものであっても良い。
 図14A、図14B、及び、図14Cを参照して、実施の形態2に係る誤り訂正符号化装置100aの動作について説明する。
 図14Aは、実施の形態2に係る誤り訂正符号化装置100aの処理の一例を示すフローチャートの一部である。
 図14Bは、実施の形態2に係る誤り訂正符号化装置100aの処理の一例を示すフローチャートの他の一部である。
 図14Cは、実施の形態2に係る誤り訂正符号化装置100aの処理の一例を示すフローチャートの残部である。
 以下、図14A、図14B、及び、図14Cを合わせて、図14と表記する。
 誤り訂正符号化装置100aは、図14に示すフローチャートの処理を繰り返し実行する。
 なお、図14に示すフローチャートは、図6に示すフローチャートにおけるステップST610がステップST1410に変更されたものである。
 また、図14に示すフローチャートは、一例として、硬判定誤り訂正符号化部125が、入力ビット配列情報生成部121が生成した第1入力ビット配列情報と、確率分布整形符号化部122が生成した第1SSB情報、第2SSB情報、第2LSB情報、及び、第1LSB情報とを用いて、組織的硬判定誤り訂正符号化処理を行う場合の動作を示すものである。
 図14において、図6に示すフローチャートの処理と同様の処理には同一符号を付して説明を省略する。
 まず、誤り訂正符号化装置100aは、ステップST601の処理を行う。
 次に、ステップST1410にて、符号化部120aは、軟判定誤り訂正フレーム情報を生成する。
 具体的には、符号化部120aは、以下の処理Iにおいて、ステップST611からステップST618までの処理、及び、ステップST1411からステップST1412までの処理を行うことにより、ステップST1410の処理を行う。
 まず、符号化部120aは、ステップST611からステップST614までの処理を行う。
 ステップST614の後、ステップST1411にて、符号化部120aが備える硬判定誤り訂正符号化部125は、第1入力ビット配列情報と、第1SSB情報、第2SSB情報、第2LSB情報、及び、第1LSB情報とを用いて、組織的硬判定誤り訂正符号化処理を行う。
 次に、ステップST1412にて、符号化部120aが備える硬判定誤り訂正符号化部125は、Dv[1][1]のうち、硬判定パリティ領域に硬判定パリティビットを格納する。
 ステップST1412の後、符号化部120aは、ステップST615からステップST618までの処理を行う。
 ステップST618の後、符号化部120aは、処理Iを終了する。すなわち、ステップST618の後、符号化部120aは、ステップST1410の処理を終了する。
 ステップST1410の後、誤り訂正符号化装置100aは、ステップST620からステップST630までの処理を行う。
 ステップST630の後、誤り訂正符号化装置100aは、図14に示すフローチャートの処理を終了し、誤り訂正符号化装置100aは、ステップST601の処理に戻って図14に示すフローチャートの処理を繰り返し実行する。
 図15を参照して、実施の形態2に係る誤り訂正装置200aの要部の構成について説明する。
 図15は、実施の形態2に係る誤り訂正装置200aの要部の構成の一例を示す構成図である。
 誤り訂正装置200aは、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240a、及び、情報出力部290を備える。
 誤り訂正装置200aは、実施の形態1に係る復号部240が、復号部240aに変更されたものである。
 図15において、図7に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 復号部240aは、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 図16を参照して、実施の形態2に係る復号部240aの要部の構成について説明する。
 図16は、実施の形態2に係る復号部240aの要部の構成の一例を示す構成図である。
 復号部240aは、軟判定誤り訂正復号部241、選択部242、受信側ビット反転部243、確率分布整形復号部244、第2出力ビット配列生成部245、出力情報生成部246、及び、硬判定誤り訂正復号部247を備える。
 復号部240aは、実施の形態1に係る復号部240の構成に、硬判定誤り訂正復号部247が追加されたものである。
 図16において、図8に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 硬判定誤り訂正復号部247は、マルチステージ誤り訂正処理における第7復号処理を行う。
 硬判定誤り訂正復号部247は、第1受信MSB情報のうちの予め定められた領域であって、第1MSB情報のうちの硬判定パリティ領域に対応する領域(以下「受信硬判定パリティ領域」という。)に格納された情報に基づいて、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、反転後第1受信LSB情報とに対して、硬判定誤り訂正処理を行う。
 硬判定誤り訂正復号部247は、第1受信MSB情報のうちの受信硬判定パリティ領域に格納された情報に基づいて、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、第1受信LSB情報とに対して、硬判定誤り訂正処理を行うものであってもよい。
 また、硬判定誤り訂正復号部247は、第1受信MSB情報のうちの受信硬判定パリティ領域に格納された情報に基づいて、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1出力ビット配列情報とに対して、硬判定誤り訂正処理を行うものであってもよい。
 図16は、硬判定誤り訂正復号部247が、第1受信MSB情報のうちの受信硬判定パリティ領域に格納された情報に基づいて、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、第1受信LSB情報とに対して、硬判定誤り訂正処理を行う場合を示す図である。
 なお、硬判定誤り訂正復号部247が、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、反転後第1受信LSB情報とに対して硬判定誤り訂正処理を行う場合、受信側ビット反転部243は、第3復号処理において、第7復号処理後の反転後第1受信LSB情報と第1受信MSB情報とを用いて排他的論理和を演算し、第2出力ビット配列生成部245は、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成する。
 また、硬判定誤り訂正復号部247が、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、第1受信LSB情報とに対して硬判定誤り訂正処理を行う場合、確率分布整形復号部244は、第4復号処理において、第7復号処理後の第1受信SSB情報、第2受信SSB情報、第1受信LSB情報、及び、第2受信LSB情報に対して確率分布整形復号処理を行い、第2出力ビット配列生成部245は、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成する。
 また、硬判定誤り訂正復号部247が、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1出力ビット配列情報とに対して硬判定誤り訂正処理を行う場合、第2出力ビット配列生成部245は、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成し、出力情報生成部246は、第6復号処理において、第2出力ビット配列情報と、第7復号処理後の第1出力ビット配列情報とに基づいて出力情報を生成する。
 誤り訂正装置200aは、硬判定誤り訂正処理による誤り訂正を行うことにより、硬判定誤り訂正処理を行わない場合と比較して、残存誤りの少ない出力情報を得ることができる。
 なお、実施の形態2に係る誤り訂正装置200aが備える受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240a、及び、情報出力部290の各機能は、実施の形態1において図9A及び図9Bに一例を示したハードウェア構成におけるプロセッサ901及びメモリ902により実現されるものであっても良く、又は処理回路903により実現されるものであっても良い。
 図17A、図17B、及び、図17Cを参照して、実施の形態2に係る誤り訂正装置200aの動作について説明する。
 図17Aは、実施の形態2に係る誤り訂正装置200aの処理の一例を示すフローチャートの一部である。
 図17Bは、実施の形態2に係る誤り訂正装置200aの処理の一例を示すフローチャートの他の一部である。
 図17Cは、実施の形態2に係る誤り訂正装置200aの処理の一例を示すフローチャートの残部である。
 以下、図17A、図17B、及び、図17Cを合わせて、図17と表記する。
 誤り訂正装置200aは、図17に示すフローチャートの処理を繰り返し実行する。
 なお、図17に示すフローチャートは、図10に示すフローチャートにおけるステップST1030がステップST1730に変更されたものである。
 また、図17に示すフローチャートは、一例として、硬判定誤り訂正復号部247が、第1受信MSB情報のうちの受信硬判定パリティ領域に格納された情報に基づいて、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、第1受信LSB情報とに対して、硬判定誤り訂正処理を行う場合の動作を示すものである。
 図17において、図10に示すフローチャートの処理と同様の処理には同一符号を付して説明を省略する。
 まず、誤り訂正装置200aは、ステップST1000からステップST1020までの処理を行う。
 ステップST1020の後、ステップST1730にて、復号部240aは、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 具体的には、復号部240aは、以下の処理Jにおいて、ステップST1031からステップST1036までの処理、及び、ステップST1731の処理を行うことにより、ステップST1730の処理を行う。
 復号部240aは、ステップST1031からステップST1033までの処理を行う。
 ステップST1033の後、ステップST1731にて、復号部240aが備える硬判定誤り訂正復号部247は、硬判定誤り訂正処理を行う。
 ステップST1731の後、復号部240aは、ステップST1034からステップST1036までの処理を行う。
 ステップST1036の後、復号部240aは、処理Jを終了する。すなわち、ステップST1036の後、復号部240aは、ステップST1730の処理を終了する。
 ステップST1730の後、誤り訂正装置200aは、ステップST1050の処理を行う。
 ステップST1050の後、誤り訂正装置200aは、図17に示すフローチャートの処理を終了し、誤り訂正装置200aは、ステップST1000の処理に戻って図17に示すフローチャートの処理を繰り返し実行する。
 以上のように、誤り訂正符号化装置100aは、入力情報を取得する入力情報取得部110と、入力情報取得部110が取得した入力情報に基づいて、m行N1列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則を用いて、第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第1ビット列群情報と、m行N2列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則を用いて、第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第2ビット列群情報と、を組み合わせたm行N列のビット配列からなる軟判定誤り訂正フレーム情報を生成する符号化部120aと、第1シンボルマッピング規則又は第2シンボルマッピング規則を用いて、符号化部120aが生成した軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、軟判定誤り訂正フレーム情報の列毎に変調シンボルにパルス振幅変調することにより、N個の変調シンボルからなる変調シンボル群情報を生成する変調シンボル変換部130と、変調シンボル変換部130が生成した変調シンボル群情報に基づいて、デジタルベースバンド変調信号を生成し、生成したデジタルベースバンド変調信号を出力する送信波形整形部140とを備え、符号化部120aは、入力情報取得部110が取得した入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3列のビット配列からなる第2入力ビット配列情報とを生成し、生成した第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、第1ビット列群情報における1行目のうちの予め定められた領域に格納し、生成した第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成し、生成した整形ビット配列情報を分離することにより、N1個の予め定められた列の組み合わせからなる第1グループビット配列情報と、N2個の予め定められた列の組み合わせからなる第2グループビット配列情報とを生成し、生成した第1グループビット配列情報から、第1グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N1列のビット配列からなる第1LSB情報を生成し、生成した第1LSB情報における各列のビット値と、第2入力ビット配列情報を格納後の第1ビット列群情報における1行目の情報における各列のビット値であって、第1LSB情報における各列に対応する第1ビット列群情報における1行目の情報における各列のビット値との排他的論理和を演算することにより、1行N1列のビット配列からなる反転後第1LSB情報を生成し、生成した反転後第1LSB情報を第1ビット列群情報におけるm行目に格納し、生成した第2グループビット配列情報から、第2グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N2列のビット配列からなる第2LSB情報を生成し、生成した第2LSB情報を第2ビット列群情報におけるm行目に格納し、生成した反転後第1LSB情報と、生成した第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成し、生成した軟判定パリティビットを、1行N2列のビット配列からなる第2MSB情報として第2ビット列群情報における1行目に格納し、mが3以上の場合において、生成した第1グループビット配列情報から、第1グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N1列のビット配列からなる第1SSB情報を生成し、生成した第1SSB情報を第1ビット列群情報における2行目からm-1行目までに格納し、mが3以上の場合において、生成した第2グループビット配列情報から、第2グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N2列のビット配列からなる第2SSB情報を生成し、生成した第2SSB情報を第2ビット列群情報における2行目からm-1行目までに格納することにより軟判定誤り訂正フレーム情報を生成するように構成した。
 さらに、誤り訂正符号化装置100aは、上述の構成において、符号化部120aは、第1入力ビット配列情報と第2入力ビット配列情報とを用いて、又は、第1入力ビット配列情報と、第1SSB情報、第2SSB情報、第2LSB情報、及び、第1LSB情報、若しくは、反転後第1LSB情報とを用いて、組織的硬判定誤り訂正符号化処理を行うことにより、硬判定パリティビットを生成し、生成した硬判定パリティビットを第1MSB情報の一部として、第1ビット列群情報における1行目のうちの第2入力ビット配列情報を格納する領域とは異なる予め定められた領域に格納するように構成した。
 このように構成することにより、誤り訂正符号化装置100aは、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。そのため、誤り訂正符号化装置100aは、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正符号化処理の演算量を減らすことができる。
 また、このように構成することにより、誤り訂正符号化装置100aは、パルス振幅変調のビット数が変化しても、軟判定誤り訂正により保護する対象となるビット数を一定にすることができる。そのため、誤り訂正符号化装置100aは、任意のビット数のパルス振幅変調において、軟判定誤り訂正符号化処理の演算量を一定にすることができる。したがって、誤り訂正符号化装置100aは、複数のビット数のパルス振幅変調において、パルス振幅変調のビット数毎に、軟判定誤り訂正符号化処理を行うためのプログラム又は処理回路を変更する必要がない。
 また、このように構成することにより、誤り訂正装置200aにおいて、硬判定誤り訂正処理による誤り訂正を行うことができるため、誤り訂正符号化装置100aは、硬判定誤り訂正処理を行わない場合と比較して、残存誤りの少ない出力情報を誤り訂正装置200aに出力させることができる。
 なお、符号化部120aが備える硬判定誤り訂正符号化部125は、軟判定誤り訂正符号化部124が、組織的軟判定誤り訂正符号化処理を行うことにより生成した軟判定パリティビットである第2MSB情報を、第2ビット列群情報における1行目のビット配列空間であるDv[1][2]に格納した後に、第2入力ビット領域に格納された第2入力ビット配列情報と、Dv[1][2]に格納された第2MSB情報と、Dv[2:m][1:2]に格納された第1SSB情報、第2SSB情報、反転後第1LSB情報、及び第2LSB情報とに基づいて、組織的硬判定誤り訂正符号化処理を行ってもよい。
 このように構成することにより、誤り訂正符号化装置100aは、誤り訂正装置200aにおける軟判定誤り訂正復号処理の際に、第2MSB情報である軟判定パリティビットに対応する第2受信MSB情報のバースト誤りを低減することができる。
 また、以上のように、誤り訂正装置200aは、誤り訂正符号化装置100aが生成した軟判定誤り訂正フレーム情報に基づく信号である受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、N個の受信変調シンボルからなる受信変調シンボル群情報を生成する受信変調シンボル群情報生成部210と、第1シンボルマッピング規則又は第2シンボルマッピング規則に基づき、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報を用いて、1行N1列のビット配列からなる第1硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N1列のビット配列からなる第2硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N2列のビット配列からなる第3硬判定候補ビット配列情報とを生成する硬判定候補生成部220と、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報に基づいて、第2ビット列群情報の1行目の各列に対応するN2個の事後L値からなる第1事後L値列と、第1ビット列群情報のm行目の各列に対応するN1個の事後L値からなる第2事後L値列と、第2ビット列群情報のm行目の各列に対応するN2個の事後L値からなる第3事後L値列とを生成する軟判定情報生成部230と、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行う復号部240aと、復号部240aがマルチステージ誤り訂正処理を行うことにより生成した情報を出力情報として出力する情報出力部290と、を備え、マルチステージ誤り訂正処理における第1復号処理において、復号部240aは、第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報と、第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報とを生成し、マルチステージ誤り訂正処理における第2復号処理において、復号部240aは、第1硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1MSB情報に対応する1行N1列のビット配列からなる第1受信MSB情報を生成し、mが3以上の場合において、第2硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1SSB情報に対応するm-2行N1列のビット配列からなる第1受信SSB情報を生成し、mが3以上の場合において、第3硬判定候補ビット配列情報及び第2受信LSB情報に基づいて、第2SSB情報に対応するm-2行N2列のビット配列からなる第2受信SSB情報を生成し、マルチステージ誤り訂正処理における第3復号処理において、復号部240aは、反転後第1受信LSB情報における各列のビット値と、反転後第1受信LSB情報における各列に対応する第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、第1LSB情報に対応する第1受信LSB情報を生成し、マルチステージ誤り訂正処理における第4復号処理において、復号部240aは、第1受信SSB情報、第2受信SSB情報、第1受信LSB情報、及び、第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、第1入力ビット配列情報に対応するm-1行N列のビット配列からなる第1出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第5復号処理において、復号部240aは、第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2入力ビット配列情報に対応する1行N3列のビット配列からなる第2出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第6復号処理において、復号部240aは、第1出力ビット配列情報と第2出力ビット配列情報とに基づいて、入力情報に対応する出力情報を生成し、情報出力部290は、復号部240aが生成した出力情報を出力するように構成した。
 さらに、誤り訂正装置200aは、上述の構成において、復号部240aは、マルチステージ誤り訂正処理における第7復号処理において、第1受信MSB情報のうちの予め定められた領域に格納された情報に基づいて、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、第1受信LSB情報若しくは反転後第1受信LSB情報とに対して、又は、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1出力ビット配列情報とに対して、硬判定誤り訂正処理を行い、復号部240aが、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、反転後第1受信LSB情報とに対して硬判定誤り訂正処理を行う場合、復号部240aは、第3復号処理において、第7復号処理後の反転後第1受信LSB情報と第1受信MSB情報とを用いて排他的論理和を演算し、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成し、復号部240aが、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、第1受信LSB情報とに対して硬判定誤り訂正処理を行う場合、復号部240aは、第4復号処理において、第7復号処理後の第1受信SSB情報、第2受信SSB情報、第1受信LSB情報、及び、第2受信LSB情報に対して確率分布整形復号処理を行い、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成し、復号部240aが、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1出力ビット配列情報とに対して硬判定誤り訂正処理を行う場合、復号部240aは、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成し、第6復号処理において、第2出力ビット配列情報と、第7復号処理後の第1出力ビット配列情報とに基づいて出力情報を生成するように構成した。
 このように構成することにより、誤り訂正装置200aは、従来の軟判定誤り訂正符号化処理と比較して、軟判定誤り訂正により保護する対象となるビット数を減らすことができる。そのため、誤り訂正装置200aは、従来の軟判定誤り訂正復号処理と比較して、軟判定誤り訂正復号処理の演算量を減らすことができる。
 また、このように構成することにより、誤り訂正装置200aは、パルス振幅変調のビット数が変化しても、軟判定誤り訂正により保護する対象となるビット数を一定にすることができる。そのため、誤り訂正装置200aは、任意のビット数のパルス振幅変調において、軟判定誤り訂正復号処理の演算量を一定にすることができる。したがって、誤り訂正装置200aは、複数のビット数のパルス振幅変調において、パルス振幅変調のビット数毎に、軟判定誤り訂正復号処理を行うためのプログラム又は処理回路を変更する必要がない。
 また、このように構成することにより、誤り訂正装置200aは、硬判定誤り訂正処理による誤り訂正を行うことができるため、硬判定誤り訂正処理を行わない場合と比較して、残存誤りの少ない出力情報を出力することができる。
実施の形態2の変形例.
 実施の形態2の変形例は、入力情報が、第2入力ビット配列情報に相当する情報であって、当該情報がN3個に満たないビット数の情報を含む場合、又は、入力情報が、第1入力ビット配列情報又は第2入力ビット配列情報に相当する情報を含まない場合において、特に有効な実施の形態である。
 以下、入力情報には、m-1行N列のビット配列からなる第1入力ビット配列情報と、N5(N5は、0以上且つN3より小さい整数)個のビット数からなる第2入力ビット配列情報に相当する情報とが含まれるものとして説明する。
 図35を参照して、実施の形態2の変形例に係る通信システム1dの要部の構成について説明する。
 図35は、実施の形態2の変形例に係る通信システム1dの要部の構成の一例を示す構成図である。
 実施の形態2の変形例では、一例として、通信システム1dは、光通信システムであるものとして説明するが、光通信システムは、あくまで一例であり、通信システム1dは、光通信システムに限定されるものではない。例えば、通信システム1dは、無線通信又はメタル通信等による通信システムであってもよい。
 通信システム1dは、送信装置10d、伝送路30、及び、受信装置20dを備える。
 通信システム1dは、実施の形態2に係る送信装置10a及び受信装置20aが、送信装置10d及び受信装置20dに変更されたものである。
 図35において、図11に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 送信装置10dは、入力情報を取得し、取得した入力情報に基づく信号を出力する。図35に示す通信システム1dは、光通信システムであるため、図35に示す送信装置10dは、光信号を出力する光送信装置である。
 送信装置10dは、誤り訂正符号化装置100d、D/A変換器11、送信用光源12、及び、光変調器13を備える。
 送信装置10dは、実施の形態2に係る誤り訂正符号化装置100aが、誤り訂正符号化装置100dに変更されたものである。
 誤り訂正符号化装置100dは、外部から入力される入力情報を取得し、取得した入力情報に基づいて、デジタルベースバンド変調信号を生成する。誤り訂正符号化装置100dは、生成したデジタルベースバンド変調信号を、D/A変換器11に出力する。
 受信装置20dは、伝送路30を介して送信装置10dが出力した信号を受けて、当該信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。図35に示す通信システム1dは、光通信システムであるため、図35に示す受信装置20dは、光信号を受ける光受信装置である。
 受信装置20dは、受信用光源22、光受信器21、A/D変換器23、及び、誤り訂正装置200dを備える。
 受信装置20dは、実施の形態2に係る誤り訂正装置200aが、誤り訂正装置200dに変更されたものである。
 誤り訂正装置200dは、A/D変換器23が出力した受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。
 図36を参照して、実施の形態2の変形例に係る誤り訂正符号化装置100dの要部の構成について説明する。
 図36は、実施の形態2の変形例に係る誤り訂正符号化装置100dの要部の構成の一例を示す構成図である。
 誤り訂正符号化装置100dは、入力情報取得部110、符号化部120d、変調シンボル変換部130、及び、送信波形整形部140を備える。
 誤り訂正符号化装置100dは、実施の形態2に係る符号化部120aが、符号化部120dに変更されたものである。
 図36において、図12に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 符号化部120dは、入力情報取得部110が取得した入力情報に基づいて、第1ビット列群情報と第2ビット列群情報とを組み合わせた軟判定誤り訂正フレーム情報を生成する。
 図37を参照して、実施の形態2の変形例に係る符号化部120dの要部の構成について説明する。
 図37は、実施の形態2の変形例に係る符号化部120dの要部の構成の一例を示す構成図である。
 符号化部120dは、入力ビット配列情報生成部121d、確率分布整形符号化部122、ビット反転部123、軟判定誤り訂正符号化部124、及び、硬判定誤り訂正符号化部125dを備える。
 符号化部120dは、実施の形態2に係る入力ビット配列情報生成部121及び硬判定誤り訂正符号化部125が、入力ビット配列情報生成部121d及び硬判定誤り訂正符号化部125dに変更されたものである。
 図37において、図13に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 入力ビット配列情報生成部121dは、入力情報取得部110が取得した入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3列のビット配列からなる第2入力ビット配列情報とを生成する。
 具体的には、例えば、入力ビット配列情報生成部121dは、入力情報に含まれるm-1行N列のビット配列からなる第1入力ビット配列情報を抽出することにより、第1入力ビット配列情報を生成する。
 また、入力ビット配列情報生成部121dは、入力情報取得部110が取得した入力情報に基づいて、第2入力ビット配列情報を生成する際に、第2入力ビット配列情報において、入力情報に対応するビット以外のビットのビット値を予め定められた値にすることにより、第2入力ビット配列情報を生成する。
 より具体的には、例えば、入力ビット配列情報生成部121dは、入力情報に含まれるN5個のビット数からなる第2入力ビット配列情報に相当する情報を抽出し、第2入力ビット配列情報の一部を当該情報とし、第2入力ビット配列情報の残部を予め定められた値にすることにより、第2入力ビット配列情報を生成する。
 第2入力ビット配列情報の残部に適用する値は、例えば、「0」である。当該値は、「1」であってもよい。また、予め定められた値の配列であれば、第2入力ビット配列情報の残部における列毎に「0」又は「1」を用いた任意の値の配列であってもよい。
 入力ビット配列情報生成部121dは、生成した第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、第2入力ビット領域に格納する。
 具体的には、入力ビット配列情報生成部121dは、第1MSBが格納されるビット配列空間であるDv[1][1]のうち、第2入力ビット領域に、第2入力ビット配列情報を格納する。以下、第2入力ビット領域は、D[1][1][1:N3]であるものとして説明する。
 特に、実施の形態2の変形例では、入力ビット配列情報生成部121dが入力情報から抽出したN5個のビット数からなる情報は、第2入力ビット領域であるD[1][1][1:N3]のうちD[1][1][1:N5]に格納されるものとして説明する。また、入力ビット配列情報生成部121dが第2入力ビット配列情報を生成するために予め定められた値とした第2入力ビット配列情報の残部は、第2入力ビット領域であるD[1][1][1:N3]のうちD[1][1][N5+1:N3]に格納されるものとして説明する。すなわち、D[1][1][N5+1:N3]には、「0」又は「1」等の予め定められた値が格納される。
 硬判定誤り訂正符号化部125dは、入力ビット配列情報生成部121dが生成した第1入力ビット配列情報と、入力ビット配列情報生成部121dが生成した第2入力ビット配列情報とを用いて、組織的硬判定誤り訂正符号化処理を行う。
 硬判定誤り訂正符号化部125dは、組織的硬判定誤り訂正符号化処理を行う際に、前処理として、以下の処理を行う。
 硬判定誤り訂正符号化部125dは、第1の前処理として、第2入力ビット配列情報を第1MSB情報の一部として格納した第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域のビット値と、第1LSB情報を格納した第1ビット列群情報におけるm行目の領域のうち、第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する列のビット値とにおいて、互いに対応する列のビット値を入れ替える。
 硬判定誤り訂正符号化部125dは、第2の前処理として、第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域におけるビット値を入れ替えた後のビット値と、第1ビット列群情報におけるm行目の領域のうち、第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する列におけるビット値を入れ替えた後のビット値とにおいて、互いに対応する列毎の排他的論理和を演算する。
 硬判定誤り訂正符号化部125dは、第3の前処理として、第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域におけるビット値を入れ替えた後のビット値を、対応する列における排他的論理和の演算結果を用いて上書きする。
 具体的には、第1の前処理として、硬判定誤り訂正符号化部125dは、まず、D[1][1][N5+1:N3]のビット値であるB[1][1][N5+1:N3]と、D[m][1][N5+1:N3]のビット値であるB[m][1][N5+1:N3]とにおいて、互いに対応する列の値を入れ替える。
 次に、第2の前処理として、硬判定誤り訂正符号化部125dは、値を入れ替えた後のB[1][1][N5+1:N3]と、値を入れ替えた後のB[m][1][N5+1:N3]とにおいて、互いに対応する列毎の排他的論理和を演算する。
 次に、第3の前処理として、硬判定誤り訂正符号化部125dは、値を入れ替えた後のB[1][1][N5+1:N3]の値を、対応する列における排他的論理和の演算結果を用いて上書きする。
 硬判定誤り訂正符号化部125dは、上述の前処理を行った後、組織的硬判定誤り訂正符号化処理を行うことにより、硬判定パリティビットを生成し、生成した硬判定パリティビットを第1MSB情報の一部として、硬判定パリティ領域に格納する。
 具体的には、硬判定誤り訂正符号化部125dは、生成した硬判定パリティビットを、第1MSBが格納されるビット配列空間であるDv[1][1]のうち、硬判定パリティ領域に格納する。以下、硬判定パリティ領域は、D[1][1][N3+1:N1]であるものとして説明する。
 なお、実施の形態2の変形例に係る誤り訂正符号化装置100dが備える入力情報取得部110、符号化部120d、変調シンボル変換部130、及び、送信波形整形部140の各機能は、実施の形態2において図5A及び図5Bに一例を示したハードウェア構成におけるプロセッサ501及びメモリ502により実現されるものであっても良く、又は処理回路503により実現されるものであっても良い。
 図38A、図38B、及び、図38Cを参照して、実施の形態2の変形例に係る誤り訂正符号化装置100dの動作について説明する。
 図38Aは、実施の形態2の変形例に係る誤り訂正符号化装置100dの処理の一例を示すフローチャートの一部である。
 図38Bは、実施の形態2の変形例に係る誤り訂正符号化装置100dの処理の一例を示すフローチャートの他の一部である。
 図38Cは、実施の形態2の変形例に係る誤り訂正符号化装置100dの処理の一例を示すフローチャートの残部である。
 以下、図38A、図38B、及び、図38Cを合わせて、図38と表記する。
 誤り訂正符号化装置100dは、図38に示すフローチャートの処理を繰り返し実行する。
 なお、図38に示すフローチャートは、図14に示すフローチャートにおけるステップST1410がステップST3810に変更されたものである。
 図38において、図14に示すフローチャートの処理と同様の処理には同一符号を付して説明を省略する。
 まず、誤り訂正符号化装置100dは、ステップST601の処理を行う。
 次に、ステップST3810にて、符号化部120dは、軟判定誤り訂正フレーム情報を生成する。
 具体的には、符号化部120dは、以下の処理Oにおいて、ステップST612からステップST618までの処理、ステップST1411からステップST1412までの処理、ステップST3811の処理、及び、ステップST3815からステップST3817までの処理を行うことにより、ステップST3810の処理を行う。
 まず、ステップST3811にて、符号化部120dが備える入力ビット配列情報生成部121dは、第1入力ビット配列情報及び第2入力ビット配列情報を生成する。
 ステップST3811の後、符号化部120dは、ステップST611からステップST614までの処理を行う。
 ステップST614の後、ステップST3815にて、符号化部120dが備える硬判定誤り訂正符号化部125dは、B[1][1][N5+1:N3]の値と、B[m][1][N5+1:N3]の値とを入れ替える。
 ステップST3815の後、ステップST3816にて、符号化部120dが備える硬判定誤り訂正符号化部125dは、B[1][1][N5+1:N3]と、B[m][1][N5+1:N3]との排他的論理和を演算する。
 ステップST3816の後、ステップST3817にて、符号化部120dが備える硬判定誤り訂正符号化部125dは、B[1][1][N5+1:N3]の値を、排他的論理和の演算結果で上書きする。
 ステップST3817の後、符号化部120dは、ステップST1411からステップST1412までの処理を行う。
 ステップST1412の後、符号化部120dは、ステップST615からステップST618までの処理を行う。
 ステップST618の後、符号化部120dは、処理Oを終了する。すなわち、ステップST618の後、符号化部120dは、ステップST3810の処理を終了する。
 ステップST3810の後、誤り訂正符号化装置100dは、ステップST620からステップST630までの処理を行う。
 ステップST630の後、誤り訂正符号化装置100dは、図38に示すフローチャートの処理を終了し、誤り訂正符号化装置100dは、ステップST601の処理に戻って図38に示すフローチャートの処理を繰り返し実行する。
 図39を参照して、実施の形態2の変形例に係る誤り訂正装置200dの要部の構成について説明する。
 図39は、実施の形態2の変形例に係る誤り訂正装置200dの要部の構成の一例を示す構成図である。
 誤り訂正装置200dは、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240d、及び、情報出力部290を備える。
 誤り訂正装置200dは、実施の形態2に係る復号部240aが、復号部240dに変更されたものである。
 図39において、図15に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 復号部240dは、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 図40を参照して、実施の形態2の変形例に係る復号部240dの要部の構成について説明する。
 図40は、実施の形態2の変形例に係る復号部240dの要部の構成の一例を示す構成図である。
 復号部240dは、軟判定誤り訂正復号部241、選択部242、受信側ビット反転部243、確率分布整形復号部244、第2出力ビット配列生成部245d、出力情報生成部246、及び、硬判定誤り訂正復号部247dを備える。
 復号部240dは、実施の形態2に係る第2出力ビット配列生成部245及び硬判定誤り訂正復号部247が、第2出力ビット配列生成部245d及び硬判定誤り訂正復号部247dに変更されたものである。
 図40において、図16に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 硬判定誤り訂正復号部247dは、マルチステージ誤り訂正処理における第7復号処理を行う。
 硬判定誤り訂正復号部247dは、第1受信MSB情報のうちの予め定められた領域であって、第1MSB情報のうちの硬判定パリティ領域に対応する受信硬判定パリティ領域に格納された情報に基づいて、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、反転後第1受信LSB情報とに対して、硬判定誤り訂正処理を行う。
 硬判定誤り訂正復号部247dは、硬判定誤り訂正処理を行った後に、マルチステージ誤り訂正処理における第7復号処理において、後処理として、以下の処理を行う。
 硬判定誤り訂正復号部247dは、まず、第1の後処理として、第2入力ビット配列情報を第1MSB情報の一部として格納した第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する第1受信MSB情報における列のビット値と、第2入力ビット配列情報を第1MSB情報の一部として格納した第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する第1受信LSB情報における列のビット値とにおいて、互いに対応する列毎の排他的論理和を演算する。
 硬判定誤り訂正復号部247dは、次に、第2の後処理として、第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する第1受信MSB情報における列のビット値を、対応する列における排他的論理和の演算結果を用いて上書きする。
 具体的には、硬判定誤り訂正復号部247dは、まず、第1の後処理として、第1MSB情報が格納されるビット配列空間であるD[1][1][N5+1:N3]のビット値であるB[1][1][N5+1:N3]に対応する第1受信MSB情報のうちのN5+1列目からN3列目までの値と、第1LSB情報が格納されるビット配列空間であるD[m][1][N5+1:N3]のビット値であるB[m][1][N5+1:N3]に対応する第1受信LSB情報のうちのN5+1列目からN3列目までの値とにおいて、互いに対応する列毎の排他的論理和を演算する。硬判定誤り訂正復号部247dは、第1の後処理を行う際に、第1受信LSB情報のうちのN5+1列目からN3列目までの値に替えて、誤り訂正符号化装置100dの符号化部120dが備える入力ビット配列情報生成部121dが第2入力ビット配列情報を生成する際にD[1][1][N5+1:N3]に格納したN3-N5個の予め定められた固定値を用いて、第1受信MSB情報のうちのN5+1列目からN3列目までの値と、N3-N5個の予め定められた当該固定値とにおいて、互いに対応する列毎の排他的論理和を演算してもよい。以下、硬判定誤り訂正復号部247dは、第1の後処理として、第1受信MSB情報のうちのN5+1列目からN3列目までの値と、第1受信LSB情報のうちのN5+1列目からN3列目までの値とにおいて、互いに対応する列毎の排他的論理和を演算するものとして説明する。
 硬判定誤り訂正復号部247dは、次に、第2の後処理として、第1受信LSB情報のうちのN5+1列目からN3列目までの値を、対応する列における排他的論理和の演算結果を用いて上書きする。
 第2出力ビット配列生成部245dは、マルチステージ誤り訂正処理における第5復号処理を行う。
 具体的には、第2出力ビット配列生成部245dは、誤り訂正符号化装置100dが第1MSB情報を格納した領域のうち、入力情報に含まれていたN5個のビット数からなる第2入力ビット配列情報に相当する情報を格納した領域に対応する第1受信MSB情報のうちの領域における情報を抽出することにより、入力情報に含まれていたN5個のビット数からなる情報に対応する1行N5列のビット配列からなる第2出力ビット配列情報を生成する。
 より具体的には、例えば、第2出力ビット配列生成部245dは、誤り訂正符号化装置100dが第1MSB情報を格納した領域のうち、1列目からN5列目までのビット値を抽出することにより、第2出力ビット配列情報を生成する。
 誤り訂正装置200dは、硬判定誤り訂正処理による誤り訂正を行うことにより、硬判定誤り訂正処理を行わない場合と比較して、残存誤りの少ない出力情報を得ることができる。
 特に、誤り訂正装置200dは、上述の誤り訂正符号化装置100dが生成した軟判定誤り訂正フレーム情報に基づく信号である受信デジタルベースバンド変調信号に基づいて、マルチステージ誤り訂正処理を行うことにより、実施の形態2に係る誤り訂正装置200aにおける誤り訂正と比較して、より性能の高い誤り訂正を行うことができる。
 なお、実施の形態2の変形例に係る誤り訂正装置200dが備える受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240d、及び、情報出力部290の各機能は、実施の形態2において図9A及び図9Bに一例を示したハードウェア構成におけるプロセッサ901及びメモリ902により実現されるものであっても良く、又は処理回路903により実現されるものであっても良い。
 図41A、図41B、及び、図41Cを参照して、実施の形態2の変形例に係る誤り訂正装置200dの動作について説明する。
 図41Aは、実施の形態2の変形例に係る誤り訂正装置200dの処理の一例を示すフローチャートの一部である。
 図41Bは、実施の形態2の変形例に係る誤り訂正装置200dの処理の一例を示すフローチャートの他の一部である。
 図41Cは、実施の形態2の変形例に係る誤り訂正装置200dの処理の一例を示すフローチャートの残部である。
 以下、図41A、図41B、及び、図41Cを合わせて、図41と表記する。
 誤り訂正装置200dは、図41に示すフローチャートの処理を繰り返し実行する。
 なお、図41に示すフローチャートは、図17に示すフローチャートにおけるステップST1730がステップST4130に変更されたものである。
 図41において、図17に示すフローチャートの処理と同様の処理には同一符号を付して説明を省略する。
 まず、誤り訂正装置200dは、ステップST1000からステップST1020までの処理を行う。
 ステップST1020の後、ステップST4130にて、復号部240dは、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 具体的には、復号部240dは、以下の処理Pにおいて、ステップST1031からステップST1034まで及びステップST1036の処理、ステップST1731の処理、並びに、ステップST4132からステップST4133まで及びステップST4135の処理を行うことにより、ステップST4130の処理を行う。
 より具体的には、まず、復号部240dは、ステップST1031からステップST1033までの処理を行う。
 ステップST1033の後、復号部240dは、ステップST1731の処理を行う。
 ステップST1731の後、ステップST4132にて、復号部240dが備える硬判定誤り訂正復号部247dは、第1受信MSB情報のうちのN5+1列目からN3列目までの値と、第1受信LSB情報のうちのN5+1列目からN3列目までの値との排他的論理和を演算する。
 ステップST4132の後、ステップST4133にて、復号部240dが備える硬判定誤り訂正復号部247dは、第1受信LSB情報のうちのN5+1列目からN3列目までの値を、対応する列における排他的論理和の演算結果で上書きする。
 ステップST4133の後、復号部240dは、ステップST1034の処理を行う。
 ステップST1034の後、ステップST4135にて、復号部240dが備える第2出力ビット配列生成部245dは、1行N5列のビット配列からなる第2出力ビット配列情報を生成する。
 ステップST4135の後、復号部240dは、ステップST1036の処理を行う。
 ステップST1036の後、復号部240dは、処理Pを終了する。すなわち、ステップST1036の後、復号部240dは、ステップST4130の処理を終了する。
 ステップST4130の後、誤り訂正装置200dは、ステップST1050の処理を行う。
 ステップST1050の後、誤り訂正装置200dは、図41に示すフローチャートの処理を終了し、誤り訂正装置200dは、ステップST1000の処理に戻って図41に示すフローチャートの処理を繰り返し実行する。
 以上のように、誤り訂正符号化装置100dは、入力情報を取得する入力情報取得部110と、入力情報取得部110が取得した入力情報に基づいて、m行N1列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則を用いて、第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第1ビット列群情報と、m行N2列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則を用いて、第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第2ビット列群情報と、を組み合わせたm行N列のビット配列からなる軟判定誤り訂正フレーム情報を生成する符号化部120dと、第1シンボルマッピング規則又は第2シンボルマッピング規則を用いて、符号化部120dが生成した軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、軟判定誤り訂正フレーム情報の列毎に変調シンボルにパルス振幅変調することにより、N個の変調シンボルからなる変調シンボル群情報を生成する変調シンボル変換部130と、変調シンボル変換部130が生成した変調シンボル群情報に基づいて、デジタルベースバンド変調信号を生成し、生成したデジタルベースバンド変調信号を出力する送信波形整形部140とを備え、符号化部120dは、入力情報取得部110が取得した入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3列のビット配列からなる第2入力ビット配列情報とを生成し、生成した第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、第1ビット列群情報における1行目のうちの予め定められた領域に格納し、生成した第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成し、生成した整形ビット配列情報を分離することにより、N1個の予め定められた列の組み合わせからなる第1グループビット配列情報と、N2個の予め定められた列の組み合わせからなる第2グループビット配列情報とを生成し、生成した第1グループビット配列情報から、第1グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N1列のビット配列からなる第1LSB情報を生成し、生成した第1LSB情報における各列のビット値と、第2入力ビット配列情報を格納後の第1ビット列群情報における1行目の情報における各列のビット値であって、第1LSB情報における各列に対応する第1ビット列群情報における1行目の情報における各列のビット値との排他的論理和を演算することにより、1行N1列のビット配列からなる反転後第1LSB情報を生成し、生成した反転後第1LSB情報を第1ビット列群情報におけるm行目に格納し、生成した第2グループビット配列情報から、第2グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N2列のビット配列からなる第2LSB情報を生成し、生成した第2LSB情報を第2ビット列群情報におけるm行目に格納し、生成した反転後第1LSB情報と、生成した第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成し、生成した軟判定パリティビットを、1行N2列のビット配列からなる第2MSB情報として第2ビット列群情報における1行目に格納し、mが3以上の場合において、生成した第1グループビット配列情報から、第1グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N1列のビット配列からなる第1SSB情報を生成し、生成した第1SSB情報を第1ビット列群情報における2行目からm-1行目までに格納し、mが3以上の場合において、生成した第2グループビット配列情報から、第2グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N2列のビット配列からなる第2SSB情報を生成し、生成した第2SSB情報を第2ビット列群情報における2行目からm-1行目までに格納することにより軟判定誤り訂正フレーム情報を生成するように構成した。
 さらに、誤り訂正符号化装置100dは、上述の構成において、符号化部120dは、第1入力ビット配列情報と第2入力ビット配列情報とを用いて、又は、第1入力ビット配列情報と、第1SSB情報、第2SSB情報、第2LSB情報、及び、第1LSB情報、若しくは、反転後第1LSB情報とを用いて、組織的硬判定誤り訂正符号化処理を行うことにより、硬判定パリティビットを生成し、生成した硬判定パリティビットを第1MSB情報の一部として、第1ビット列群情報における1行目のうちの第2入力ビット配列情報を格納する領域とは異なる予め定められた領域に格納するように構成した。
 さらに、誤り訂正符号化装置100dは、上述の構成において、符号化部120dは、入力情報取得部110が取得した入力情報に基づいて、第2入力ビット配列情報を生成する際に、第2入力ビット配列情報において、入力情報に対応するビット以外のビットのビット値を予め定められた値にすることにより、第2入力ビット配列情報を生成し、符号化部120dは、組織的硬判定誤り訂正符号化処理を行う際に、第1の前処理として、第2入力ビット配列情報を第1MSB情報の一部として格納した第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域のビット値と、第1LSB情報を格納した第1ビット列群情報におけるm行目の領域のうち、第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する列のビット値とにおいて、互いに対応する列のビット値を入れ替え、第2の前処理として、第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域におけるビット値を入れ替えた後のビット値と、第1ビット列群情報におけるm行目の領域のうち、第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する列におけるビット値を入れ替えた後のビット値とにおいて、互いに対応する列毎の排他的論理和を演算し、第3の前処理として、第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域におけるビット値を入れ替えた後のビット値を、対応する列における排他的論理和の演算結果を用いて上書きするように構成した。
 このように構成することにより、誤り訂正装置200dにおいて、硬判定誤り訂正処理による誤り訂正を行う実施の形態2に係る誤り訂正装置200aと比較して、より性能の高い誤り訂正を行うことができるため、誤り訂正符号化装置100dは、硬判定誤り訂正処理を行わない場合と比較して、残存誤りの少ない出力情報を誤り訂正装置200dに出力させることができる。
 また、以上のように、誤り訂正装置200dは、誤り訂正符号化装置100dが生成した軟判定誤り訂正フレーム情報に基づく信号である受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、N個の受信変調シンボルからなる受信変調シンボル群情報を生成する受信変調シンボル群情報生成部210と、第1シンボルマッピング規則又は第2シンボルマッピング規則に基づき、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報を用いて、1行N1列のビット配列からなる第1硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N1列のビット配列からなる第2硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N2列のビット配列からなる第3硬判定候補ビット配列情報とを生成する硬判定候補生成部220と、受信変調シンボル群情報生成部210が生成した受信変調シンボル群情報に基づいて、第2ビット列群情報の1行目の各列に対応するN2個の事後L値からなる第1事後L値列と、第1ビット列群情報のm行目の各列に対応するN1個の事後L値からなる第2事後L値列と、第2ビット列群情報のm行目の各列に対応するN2個の事後L値からなる第3事後L値列とを生成する軟判定情報生成部230と、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行う復号部240dと、復号部240dがマルチステージ誤り訂正処理を行うことにより生成した情報を出力情報として出力する情報出力部290と、を備え、マルチステージ誤り訂正処理における第1復号処理において、復号部240dは、第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報と、第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報とを生成し、マルチステージ誤り訂正処理における第2復号処理において、復号部240dは、第1硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1MSB情報に対応する1行N1列のビット配列からなる第1受信MSB情報を生成し、mが3以上の場合において、第2硬判定候補ビット配列情報及び反転後第1受信LSB情報に基づいて、第1SSB情報に対応するm-2行N1列のビット配列からなる第1受信SSB情報を生成し、mが3以上の場合において、第3硬判定候補ビット配列情報及び第2受信LSB情報に基づいて、第2SSB情報に対応するm-2行N2列のビット配列からなる第2受信SSB情報を生成し、マルチステージ誤り訂正処理における第3復号処理において、復号部240dは、反転後第1受信LSB情報における各列のビット値と、反転後第1受信LSB情報における各列に対応する第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、第1LSB情報に対応する第1受信LSB情報を生成し、マルチステージ誤り訂正処理における第4復号処理において、復号部240dは、第1受信SSB情報、第2受信SSB情報、第1受信LSB情報、及び、第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、第1入力ビット配列情報に対応するm-1行N列のビット配列からなる第1出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第5復号処理において、復号部240dは、第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2入力ビット配列情報に対応する1行N3列のビット配列からなる第2出力ビット配列情報を生成し、マルチステージ誤り訂正処理における第6復号処理において、復号部240dは、第1出力ビット配列情報と第2出力ビット配列情報とに基づいて、入力情報に対応する出力情報を生成し、情報出力部290は、復号部240dが生成した出力情報を出力するように構成した。
 さらに、誤り訂正装置200dは、上述の構成において、復号部240dは、マルチステージ誤り訂正処理における第7復号処理において、第1受信MSB情報のうちの予め定められた領域に格納された情報に基づいて、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、第1受信LSB情報若しくは反転後第1受信LSB情報とに対して、又は、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1出力ビット配列情報とに対して、硬判定誤り訂正処理を行い、復号部240dが、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、反転後第1受信LSB情報とに対して硬判定誤り訂正処理を行う場合、復号部240dは、第3復号処理において、第7復号処理後の反転後第1受信LSB情報と第1受信MSB情報とを用いて排他的論理和を演算し、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成し、復号部240dが、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1受信SSB情報、第2受信SSB情報、第2受信LSB情報、及び、第1受信LSB情報とに対して硬判定誤り訂正処理を行う場合、復号部240dは、第4復号処理において、第7復号処理後の第1受信SSB情報、第2受信SSB情報、第1受信LSB情報、及び、第2受信LSB情報に対して確率分布整形復号処理を行い、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成し、復号部240dが、第1受信MSB情報のうちの第2出力ビット配列情報に対応する情報と、第1出力ビット配列情報とに対して硬判定誤り訂正処理を行う場合、復号部240dは、第5復号処理において、第7復号処理後の第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、第2出力ビット配列情報を生成し、第6復号処理において、第2出力ビット配列情報と、第7復号処理後の第1出力ビット配列情報とに基づいて出力情報を生成するように構成した。
 さらに、誤り訂正装置200dは、上述の構成において、復号部240dは、硬判定誤り訂正処理を行った後に、マルチステージ誤り訂正処理における第7復号処理において、第1の後処理として、第2入力ビット配列情報を第1MSB情報の一部として格納した第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する第1受信MSB情報における列のビット値と、第2入力ビット配列情報を第1MSB情報の一部として格納した第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する第1受信LSB情報における列のビット値とにおいて、互いに対応する列毎の排他的論理和を演算し、第2の後処理として、第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する第1受信MSB情報における列のビット値を、対応する列における排他的論理和の演算結果を用いて上書きするように構成した。
 このように構成することにより、誤り訂正装置200dは、硬判定誤り訂正処理による誤り訂正を行う実施の形態2に係る誤り訂正装置200aと比較して、より性能の高い誤り訂正を行うことができる。
実施の形態3.
 図18を参照して、実施の形態3に係る通信システム1bの要部の構成について説明する。
 図18は、実施の形態3に係る通信システム1bの要部の構成の一例を示す構成図である。
 実施の形態3では、一例として、通信システム1bは、光通信システムであるものとして説明するが、光通信システムは、あくまで一例であり、通信システム1bは、光通信システムに限定されるものではない。例えば、通信システム1bは、無線通信又はメタル通信等による通信システムであってもよい。
 通信システム1bは、送信装置10b、伝送路30、及び、受信装置20bを備える。
 通信システム1bは、実施の形態1に係る送信装置10及び受信装置20が、送信装置10b及び受信装置20bに変更されたものである。
 図18において、図1に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 送信装置10bは、入力情報を取得し、取得した入力情報に基づく信号を出力する。図18に示す通信システム1bは、光通信システムであるため、図18に示す送信装置10bは、光信号を出力する光送信装置である。
 送信装置10bは、誤り訂正符号化装置100b、D/A変換器11、送信用光源12、及び、光変調器13を備える。
 送信装置10bは、実施の形態1に係る誤り訂正符号化装置100が、誤り訂正符号化装置100bに変更されたものである。
 誤り訂正符号化装置100bは、外部から入力される入力情報を取得し、取得した入力情報に基づいて、デジタルベースバンド変調信号を生成する。誤り訂正符号化装置100bは、生成したデジタルベースバンド変調信号を、D/A変換器11に出力する。
 受信装置20bは、伝送路30を介して送信装置10bが出力した信号を受けて、当該信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。図18に示す通信システム1bは、光通信システムであるため、図18に示す受信装置20bは、光信号を受ける光受信装置である。
 受信装置20bは、受信用光源22、光受信器21、A/D変換器23、及び、誤り訂正装置200bを備える。
 受信装置20bは、実施の形態1に係る誤り訂正装置200が、誤り訂正装置200bに変更されたものである。
 誤り訂正装置200bは、A/D変換器23が出力した受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、入力情報に対応する出力情報を生成し、生成した出力情報を出力する。
 図19を参照して、実施の形態3に係る誤り訂正符号化装置100bの要部の構成について説明する。
 図19は、実施の形態3に係る誤り訂正符号化装置100bの要部の構成の一例を示す構成図である。
 誤り訂正符号化装置100bは、入力情報取得部110、符号化部120b、変調シンボル変換部130、送信波形整形部140、及び、インタリーブ部150を備える。
 誤り訂正符号化装置100bは、実施の形態1に係る誤り訂正符号化装置100の構成にインタリーブ部150が追加され、実施の形態1に係る符号化部120が、符号化部120bに変更されたものである。
 図19において、図2に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 符号化部120bは、入力情報取得部110が取得した入力情報に基づいて、第1ビット列群情報と第2ビット列群情報とを組み合わせた軟判定誤り訂正フレーム情報を生成する。
 符号化部120bの詳細については後述する。
 インタリーブ部150は、予め定められて入れ替え規則(以下「第1入れ替え規則」という。)に基づいて、符号化部120bが生成した軟判定誤り訂正フレーム情報における任意の列の情報と、他の任意の列の情報とを入れ替える。
 図25を参照して、軟判定誤り訂正フレーム情報が格納されるビット配列空間について説明する。
 なお、図25に示す軟判定誤り訂正フレーム情報が格納されるビット配列空間であるDは、一例として、N1とN2とが等しい場合を示している。
 図25Aは、インタリーブ部150が入れ替えを行う前の軟判定誤り訂正フレーム情報が格納されるビット配列空間の一例を示す説明図である。
 図25Aに示すように、インタリーブ部150が入れ替えを行う前の軟判定誤り訂正フレーム情報が格納されるビット配列空間であるDは、第1ビット列群情報が格納されるm行N1列のビット配列空間であるDd[1]と、第2ビット列群情報が格納されるm行N2列のビット配列空間であるDd[1]とが、それぞれ1つのビット配列空間に配置されている。
 インタリーブ部150は、図25Aに示すビット配列空間であるDにおける任意の列の情報と、他の任意の列の情報とを、第1入れ替え規則に基づいて入れ替える。
 図25Bは、インタリーブ部150が入れ替えを行った後の軟判定誤り訂正フレーム情報が格納されるビット配列空間の一例を示す説明図である。
 インタリーブ部150は、例えば、図25Bに示すように、第2ビット列群情報のk列目の情報を格納するビット配列空間であるD[1:m][2][k]が、第1ビット列群情報のk列目の情報を格納するビット配列空間であるD[1:m][1][k]及びD[1:m][1][k+1]の間に配置されるように、軟判定誤り訂正フレーム情報における列の配置を入れ替える。
 図25Bに示すビット配列空間は、あくまで一例であり、インタリーブ部150が第1入れ替え規則に基づいて入れ替えを行うものであれば、入れ替えを行った後のビット配列空間の態様は、図25Bに示すビット配列空間に限定されるものではない。
 変調シンボル変換部130は、インタリーブ部150列の入れ替えを行った後の軟判定誤り訂正フレーム情報に基づいて、パルス振幅変調する。
 図26を参照して、変調シンボル変換部130が生成した変調シンボル群情報が格納されるビット配列空間に格納された変調シンボル群情報について説明する。
 図26Aは、誤り訂正符号化装置100bがインタリーブ部150を備えていない場合における変調シンボル群情報の一例を示す説明図である。
 図26Aに示すように、誤り訂正符号化装置100bがインタリーブ部150を備えていない場合における変調シンボル群情報は、第1変調シンボル群情報であるXv[1]と、第2変調シンボル群情報であるXv[2]が、それぞれ1つのビット配列空間に配置される。
 図26Bは、誤り訂正符号化装置100bがインタリーブ部150を備えている場合における変調シンボル群情報の一例を示す説明図である。
 図26Bに示すように、誤り訂正符号化装置100bがインタリーブ部150を備えている場合における変調シンボル群情報は、図25Bに一例として示すようなインタリーブ部150が入れ替えを行った後の軟判定誤り訂正フレーム情報に対応するように、第2変調シンボル群情報であるXv[2]に属するPAMシンボルであるX[2][k]が、第1変調シンボル群情報であるXv[1]に属するPAMシンボルであるX[1][k]及びX[1][k+1]の間に配置される。
 なお、インタリーブ部150は、第1入れ替え規則に基づいて、変調シンボル変換部130が生成した変調シンボル群情報における任意の列の情報と、他の任意の列の情報とを入れ替えるものであってもよい。
 以下、インタリーブ部150は、第1入れ替え規則に基づいて、符号化部120bが生成した軟判定誤り訂正フレーム情報における任意の列の情報と、他の任意の列の情報とを入れ替えるものとして説明する。
 図20を参照して、実施の形態3に係る符号化部120bの要部の構成について説明する。
 図20は、実施の形態3に係る符号化部120bの要部の構成の一例を示す構成図である。
 符号化部120bは、入力ビット配列情報生成部121、確率分布整形符号化部122、ビット反転部123、及び、軟判定誤り訂正符号化部124、LSBインタリーブ部126、及び、LSBデインタリーブ部127を備える。
 符号化部120bは、実施の形態1に係る符号化部120の構成に、LSBインタリーブ部126及びLSBデインタリーブ部127が追加されたものである。
 図20において、図3に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 LSBインタリーブ部126は、予め定められて入れ替え規則(以下「第2入れ替え規則」という。)に基づいて、ビット反転部123が生成した反転後第1LSB情報における任意の列の情報と、反転後第1LSB情報における他の任意の列の情報とを入れ替える。
 また、LSBインタリーブ部126は、第2入れ替え規則に基づいて、確率分布整形符号化部122が生成した第2LSB情報における任意の列の情報と、第2LSB情報における他の任意の列の情報とを入れ替える。
 図27を参照して、反転後第1LSB情報及び第2LSB情報が格納されるビット配列空間について説明する。
 図27Aは、LSBインタリーブ部126が入れ替えを行う前の軟判定誤り訂正フレーム情報が格納されるビット配列空間の一例を示す説明図である。
 LSBインタリーブ部126が入れ替えを行う前の反転後第1LSB情報は、図27Aに示すように、第1ビット列群情報が格納されるビット配列空間であるDd[1]において、第1MSB情報及び第2SSB情報におけるk番目の情報が格納されるD[1:m-1][1][k]と、反転後第1LSB情報におけるk番目の情報が格納されるD[m][1][k]とが1列に並ぶように配列されている。
 また、LSBインタリーブ部126が入れ替えを行う前の第2LSB情報は、図27Aに示すように、第2ビット列群情報が格納されるビット配列空間であるDd[2]において、第2MSB情報及び第2SSB情報におけるk番目の情報が格納されるD[1:m-1][2][k]と、第2LSB情報におけるk番目の情報が格納されるD[m][2][k]とが1列に並ぶように配列されている。
 LSBインタリーブ部126は、図27Aに示す反転後第1LSB情報が格納されるDv[m][1]における任意の列の情報と、他の任意の列の情報とを、第2入れ替え規則に基づいて入れ替える。
 また、LSBインタリーブ部126は、図27Aに示す第2LSB情報が格納されるDv[m][2]における任意の列の情報と、他の任意の列の情報とを、第2入れ替え規則に基づいて入れ替える。
 図27Bは、LSBインタリーブ部126が入れ替えを行った後の軟判定誤り訂正フレーム情報が格納されるビット配列空間の一例を示す説明図である。
 LSBインタリーブ部126は、例えば、図27Bに示すように、反転後第1LSB情報が格納されるDv[m][1]において、反転後第1LSB情報における奇数番目の列の情報が互いに隣り合い、反転後第1LSB情報における偶数番目の列の情報が互いに隣り合うように、反転後第1LSB情報における列の配置を入れ替える。
 また、LSBインタリーブ部126は、例えば、図27Bに示すように、第2LSB情報が格納されるDv[m][2]において、第2LSB情報における奇数番目の列の情報が互いに隣り合い、第2LSB情報における偶数番目の列の情報が互いに隣り合うように、第2LSB情報における列の配置を入れ替える。
 なお、図27Bに示す関数f()は、天井関数である。
 図27Bに示すビット配列空間は、あくまで一例であり、LSBインタリーブ部126が第2入れ替え規則に基づいて入れ替えを行うものであれば、入れ替えを行った後のビット配列空間の態様は、図27Bに示すビット配列空間に限定されるものではない。
 変調シンボル変換部130は、インタリーブ部150列の入れ替えを行った後の軟判定誤り訂正フレーム情報に基づいて、パルス振幅変調する。
 軟判定誤り訂正符号化部124は、LSBインタリーブ部126が入れ替え行った後の反転後第1LSB情報と第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成する。軟判定誤り訂正符号化部124は、生成した軟判定パリティビットを、第2MSB情報としてビット配列空間であるDv[1][2]に格納する。
 LSBデインタリーブ部127は、第2入れ替え規則に基づいて、軟判定誤り訂正符号化部124が軟判定パリティビットを生成した後の反転後第1LSB情報における列の配置を、LSBインタリーブ部126が列の配置を入れ替える前の状態に戻す。
 また、LSBデインタリーブ部127は、第2入れ替え規則に基づいて、軟判定誤り訂正符号化部124が軟判定パリティビットを生成した後の第2LSB情報における列の配置を、LSBインタリーブ部126が列の配置を入れ替える前の状態に戻す。
 また、LSBデインタリーブ部127は、第2MSB情報としてビット配列空間であるDv[1][2]に格納された軟判定パリティビットについて、第2入れ替え規則に基づいて列の配置を入れ替えて、Dv[1][2]に格納された軟判定パリティビットの列の配置が、符号化部120bがLSBインタリーブ部126を備えいていない場合と同様の列の配置となるようにする。
 なお、実施の形態3に係る誤り訂正符号化装置100bが備える入力情報取得部110、符号化部120b、変調シンボル変換部130、送信波形整形部140、及び、インタリーブ部150の各機能は、実施の形態1において図5A及び図5Bに一例を示したハードウェア構成におけるプロセッサ501及びメモリ502により実現されるものであっても良く、又は処理回路503により実現されるものであっても良い。
 図21A、図21B、及び、図21Cを参照して、実施の形態3に係る誤り訂正符号化装置100bの動作について説明する。
 図21Aは、実施の形態3に係る誤り訂正符号化装置100bの処理の一例を示すフローチャートの一部である。
 図21Bは、実施の形態3に係る誤り訂正符号化装置100bの処理の一例を示すフローチャートの他の一部である。
 図21Cは、実施の形態3に係る誤り訂正符号化装置100bの処理の一例を示すフローチャートの残部である。
 以下、図21A、図21B、及び、図21Cを合わせて、図21と表記する。
 誤り訂正符号化装置100bは、図21に示すフローチャートの処理を繰り返し実行する。
 なお、図21に示すフローチャートは、図6に示すフローチャートにおけるステップST610がステップST2110に変更され、ステップST610とステップST620との間にステップST2120が追加されたものである。
 図21において、図6に示すフローチャートの処理と同様の処理には同一符号を付して説明を省略する。
 まず、誤り訂正符号化装置100bは、ステップST601の処理を行う。
 次に、ステップST2110にて、符号化部120bは、軟判定誤り訂正フレーム情報を生成する。
 具体的には、符号化部120bは、以下の処理Kにおいて、ステップST611からステップST618までの処理、及び、ステップST2111からステップST2115までの処理を行うことにより、ステップST2110の処理を行う。
 まず、符号化部120bは、ステップST611からステップST616までの処理を行う。
 ステップST616の後、ステップST2111にて、符号化部120bが備えるLSBインタリーブ部126は、反転後第1LSB情報における列の配置を入れ替える。
 次に、ステップST2112にて、符号化部120bが備えるLSBインタリーブ部126は、第2LSB情報における列の配置を入れ替える。
 ステップST2112の後、符号化部120bは、ステップST617及びステップST618の処理を行う。
 ステップST618の後、ステップST2113にて、符号化部120bが備えるLSBデインタリーブ部127は、反転後第1LSB情報における列の配置を、LSBインタリーブ部126が列の配置を入れ替える前の状態に戻す。
 次に、ステップST2114にて、符号化部120bが備えるLSBデインタリーブ部127は、第2LSB情報における列の配置を、LSBインタリーブ部126が列の配置を入れ替える前の状態に戻す。
 次に、ステップST2115にて、符号化部120bが備えるLSBデインタリーブ部127は、軟判定パリティビットの列の配置を入れ替える。
 ステップST2115の後、符号化部120bは、処理Kを終了する。すなわち、ステップST2115の後、符号化部120bは、ステップST2110の処理を終了する。
 なお、ステップST2111及びステップST2112の処理の順序は任意であり、また、ステップST2113からステップST2115までの処理の順序は任意である。
 ステップST2110の後、インタリーブ部150は、ステップST2120にて、軟判定誤り訂正フレーム情報における任意の列の情報と、他の任意の列の情報とを入れ替える。
 ステップST2120の後、誤り訂正符号化装置100bは、ステップST620からステップST630までの処理を行う。
 ステップST630の後、誤り訂正符号化装置100bは、図21に示すフローチャートの処理を終了し、誤り訂正符号化装置100bは、ステップST601の処理に戻って図21に示すフローチャートの処理を繰り返し実行する。
 図22を参照して、実施の形態3に係る誤り訂正装置200bの要部の構成について説明する。図22は、実施の形態3に係る誤り訂正装置200bの要部の構成の一例を示す構成図である。
 誤り訂正装置200bは、受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240b、デインタリーブ部250、及び、情報出力部290を備える。
 誤り訂正装置200bは、実施の形態1に係る誤り訂正装置200の構成にデインタリーブ部250が追加され、実施の形態1に係る復号部240が、復号部240bに変更されたものである。
 図22において、図7に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 デインタリーブ部250は、第1入れ替え規則に基づいて、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列のそれぞれの列の配置を入れ替えることにより、当該第1硬判定候補ビット配列情報、当該第2硬判定候補ビット配列情報、当該第3硬判定候補ビット配列情報、当該第1事後L値列、当該第2事後L値列、及び、当該第3事後L値列のそれぞれの列の配置を、誤り訂正符号化装置100bがインタリーブ部150を備えていない場合において硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成する第1事後L値列、第2事後L値列、及び、第3事後L値列のそれぞれの列の配置と同等の配置になるように戻す。
 なお、デインタリーブ部250は、第1入れ替え規則に基づいて、受信変調シンボル生成部212が生成する受信変調シンボル群情報における受信PAMシンボルの配置を入れ替えることにより、当該受信PAMシンボルの配置を、誤り訂正符号化装置100bがインタリーブ部150を備えていない場合において受信変調シンボル生成部212が生成する受信変調シンボル群情報における受信PAMシンボルの配置と同等の配置になるように戻すものであってもよい。
 以下、デインタリーブ部250は、硬判定候補生成部220が生成した第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、及び、第3硬判定候補ビット配列情報、並びに、軟判定情報生成部230が生成した第1事後L値列、第2事後L値列、及び、第3事後L値列のそれぞれの列の配置を入れ替えるものとして説明する。
 復号部240bは、第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、第3硬判定候補ビット配列情報、第1事後L値列、第2事後L値列、及び、第3事後L値列に基づいて、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 図23を参照して、実施の形態3に係る復号部240bの要部の構成について説明する。
 図23は、実施の形態3に係る復号部240bの要部の構成の一例を示す構成図である。
 復号部240bは、軟判定誤り訂正復号部241、選択部242、受信側ビット反転部243、確率分布整形復号部244、第2出力ビット配列生成部245、出力情報生成部246、受信LSBインタリーブ部248、及び、受信LSBデインタリーブ部249を備える。
 復号部240bは、実施の形態1に係る復号部240の構成に、受信LSBインタリーブ部248及び受信LSBデインタリーブ部249が追加されたものである。
が追加されたものである。
 図23において、図8に示すブロックと同様のブロックには同一符号を付して説明を省略する。
 受信LSBインタリーブ部248は、第2入れ替え規則に基づいて、第2事後L値列における任意の列の情報と、第2事後L値列における他の任意の列の情報とを入れ替えることにより、第2事後L値列における列の配置を入れ替える。
 また、受信LSBインタリーブ部248は、第2入れ替え規則に基づいて、第3事後L値列における任意の列の情報と、第3事後L値列における他の任意の列の情報とを入れ替えることにより、第3事後L値列における列の配置を入れ替える。
 軟判定誤り訂正復号部241は、第1事後L値列と、受信LSBインタリーブ部248が入れ替えを行った後の第2事後L値列と、受信LSBインタリーブ部248が入れ替えを行った後の第3事後L値列とを用いて軟判定誤り訂正処理を行う。
 受信LSBデインタリーブ部249は、第2入れ替え規則に基づいて、軟判定誤り訂正復号部241が生成した反転後第1受信LSB情報における列の配置を入れ替えることにより、当該反転後第1受信LSB情報における列の配置を、復号部240bが受信LSBインタリーブ部248を備えていない場合において軟判定誤り訂正復号部241が生成する反転後第1受信LSB情報における列の配置と同等の配置になるように入れ替える。
 また、受信LSBデインタリーブ部249は、第2入れ替え規則に基づいて、軟判定誤り訂正復号部241が生成した第2受信LSB情報における列の配置を入れ替えることにより、当該第2受信LSB情報における列の配置を、復号部240bが受信LSBインタリーブ部248を備えていない場合において軟判定誤り訂正復号部241が生成する第2受信LSB情報における列の配置と同等の配置になるように入れ替える。
 なお、実施の形態3に係る誤り訂正装置200bが備える受信変調シンボル群情報生成部210、硬判定候補生成部220、軟判定情報生成部230、復号部240b、デインタリーブ部250、及び、情報出力部290の各機能は、実施の形態1において図9A及び図9Bに一例を示したハードウェア構成におけるプロセッサ901及びメモリ902により実現されるものであっても良く、又は処理回路903により実現されるものであっても良い。
 図24A、図24B、及び、図24Cを参照して、実施の形態3に係る誤り訂正装置200bの動作について説明する。
 図24Aは、実施の形態3に係る誤り訂正装置200bの処理の一例を示すフローチャートの一部である。
 図24Bは、実施の形態3に係る誤り訂正装置200bの処理の一例を示すフローチャートの他の一部である。
 図24Cは、実施の形態3に係る誤り訂正装置200bの処理の一例を示すフローチャートの残部である。
 以下、図24A、図24B、及び、図24Cを合わせて、図24と表記する。
 誤り訂正装置200bは、図24に示すフローチャートの処理を繰り返し実行する。
 なお、図24に示すフローチャートは、図10に示すフローチャートにおけるステップST1020とステップST1030との処理の間にステップST2420が追加され、ステップST1030がステップST2430に変更されたものである。
 図24において、図10に示すフローチャートの処理と同様の処理には同一符号を付して説明を省略する。
 まず、誤り訂正装置200bは、ステップST1000からステップST1020までの処理を行う。
 ステップST1020の後、ステップST2420にて、デインタリーブ部250は、第1硬判定候補ビット配列情報、第2硬判定候補ビット配列情報、第3硬判定候補ビット配列情報、第1事後L値列、第2事後L値列、及び、第3事後L値列のそれぞれの列の配置を入れ替える。
 ステップST2420の後、ステップST2430にて、復号部240bは、マルチステージ誤り訂正処理を行うことにより、出力情報を生成する。
 具体的には、復号部240bは、以下の処理Lにおいて、ステップST1031からステップST1036までの処理、及び、ステップST2431からのST2433までの処理を行うことにより、ステップST2430の処理を行う。
 ステップST2431にて、復号部240bが備える受信LSBインタリーブ部248は、第1事後L値列、第2事後L値列、及び、第3事後L値列のそれぞれの列の配置を入れ替える。
 ステップST2431の後、復号部240bは、ステップST1031の処理を行う。
 ステップST1031の後、ステップST2432にて、復号部240bが備える受信LSBデインタリーブ部249は、反転後第1受信LSB情報の列の配置を入れ替える。
 次に、ステップST2433にて、復号部240bが備える受信LSBデインタリーブ部249は、第2受信LSB情報の列の配置を入れ替える。
 ステップST2433の後、復号部240bは、ステップST1032からステップST1036までの処理を行う。
 ステップST1036の後、復号部240bは、処理Lを終了する。すなわち、ステップST1036の後、復号部240bは、ステップST2430の処理を終了する。
 ステップST2430の後、誤り訂正装置200bは、ステップST1050の処理を行う。
 ステップST1050の後、誤り訂正装置200bは、図24に示すフローチャートの処理を終了し、誤り訂正装置200bは、ステップST1000の処理に戻って図24に示すフローチャートの処理を繰り返し実行する。
 このように構成することにより、誤り訂正符号化装置100bは、伝送路30において生じるバースト誤りを分散させることができる。そのため、誤り訂正符号化装置100bは、誤り訂正装置200bにおける軟判定誤り訂正復号処理の性能劣化を抑制することができる。
 なお、これまでの説明において、誤り訂正符号化装置100bは、インタリーブ部150と、LSBインタリーブ部126及びLSBデインタリーブ部127とを備えるものとして説明したが、この限りではない。
 例えば、誤り訂正符号化装置100bは、インタリーブ部150を備え、LSBインタリーブ部126及びLSBデインタリーブ部127を備えないものであってもよい。
 また、誤り訂正符号化装置100bは、LSBインタリーブ部126及びLSBデインタリーブ部127を備え、インタリーブ部150を備えないものであってもよい。
 また、これまでの説明において、誤り訂正装置200bは、デインタリーブ部250と、受信LSBインタリーブ部248及び受信LSBデインタリーブ部249とを備えるものとして説明したが、この限りではない。
 例えば、誤り訂正符号化装置100bは、誤り訂正符号化装置100bが、インタリーブ部150を備え、LSBインタリーブ部126及びLSBデインタリーブ部127を備えない場合、デインタリーブ部250を備え、受信LSBインタリーブ部248及び受信LSBデインタリーブ部249を備えないものとなる。
 また、誤り訂正符号化装置100bは、誤り訂正符号化装置100bが、LSBインタリーブ部126及びLSBデインタリーブ部127を備え、インタリーブ部150を備えない場合、受信LSBインタリーブ部248及び受信LSBデインタリーブ部249を備え、デインタリーブ部250を備えないものとなる。
 なお、本開示は、その発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
 本開示は、送信装置から受信装置に情報を送信する際に、送信装置にて、送信する情報に対して誤り訂正符号化を行い、受信装置にて、受信した情報に対して誤り訂正を行う通信システムに適している。
 1,1a,1b,1c,1d 通信システム、30 伝送路、10,10a,10b,10c,10d 送信装置、11 D/A変換器、12 送信用光源、13 光変調器、100,100a,100b,100c,100d 誤り訂正符号化装置、110 入力情報取得部、120,120a,120b,120c,120d 符号化部、121,121c,121d 入力ビット配列情報生成部、122 確率分布整形符号化部、123 ビット反転部、124,124c 軟判定誤り訂正符号化部、125,125d 硬判定誤り訂正符号化部、126 LSBインタリーブ部、127 LSBデインタリーブ部、130 変調シンボル変換部、131 第1シンボルマッピング部、132 第2シンボルマッピング部、140 送信波形整形部、141 偏波多重部、142 送信用デジタル信号生成部、150 インタリーブ部、20,20a,20b,20c,20d 受信装置、21 光受信器、22 受信用光源、23 A/D変換器、200,200a,200b,200c,200d 誤り訂正装置、210 受信変調シンボル群情報生成部、211 受信偏波多重シンボル生成部、212 受信変調シンボル生成部、220 硬判定候補生成部、221 第1硬判定候補生成部、222 第2硬判定候補生成部、223 第3硬判定候補生成部、230 軟判定情報生成部、231 第1軟判定情報生成部、232 第2軟判定情報生成部、233 第3軟判定情報生成部、240,240a,240b,240c,240d 復号部、241,241c 軟判定誤り訂正復号部、242 選択部、2421 第1選択部、2422 第2選択部、2423 第3選択部、243 受信側ビット反転部、244 確率分布整形復号部、245,245d 第2出力ビット配列生成部、246,246c 出力情報生成部、247,247d 硬判定誤り訂正復号部、248 受信LSBインタリーブ部、249 受信LSBデインタリーブ部、250 デインタリーブ部、260 第3出力ビット配列生成部、290 情報出力部、501,901 プロセッサ、502,902 メモリ、503,903 処理回路。

Claims (18)

  1.  入力情報を取得する入力情報取得部と、
     前記入力情報取得部が取得した前記入力情報に基づいて、m(mは2以上の自然数)行N1(N1は2以上の自然数)列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則を用いて、前記第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な前記第1ビット列群情報と、m行N2(N2は1以上の自然数)列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則を用いて、前記第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な前記第2ビット列群情報と、を組み合わせたm行N(NはN1とN2とを加算した数)列のビット配列からなる軟判定誤り訂正フレーム情報を生成する符号化部と、
     前記第1シンボルマッピング規則又は前記第2シンボルマッピング規則を用いて、前記符号化部が生成した前記軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、前記軟判定誤り訂正フレーム情報の列毎に前記変調シンボルにパルス振幅変調することにより、N個の前記変調シンボルからなる変調シンボル群情報を生成する変調シンボル変換部と、
     前記変調シンボル変換部が生成した前記変調シンボル群情報に基づいて、デジタルベースバンド変調信号を生成し、生成した前記デジタルベースバンド変調信号を出力する送信波形整形部と
     を備え、
     前記符号化部は、
     前記入力情報取得部が取得した前記入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3(N3は1以上且つN1より小さい自然数)列のビット配列からなる第2入力ビット配列情報とを生成し、
     生成した前記第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、前記第1ビット列群情報における1行目のうちの予め定められた領域に格納し、
     生成した前記第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成し、
     生成した前記整形ビット配列情報を分離することにより、N1個の予め定められた列の組み合わせからなる第1グループビット配列情報と、N2個の予め定められた列の組み合わせからなる第2グループビット配列情報とを生成し、
     生成した前記第1グループビット配列情報から、前記第1グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N1列のビット配列からなる第1LSB情報を生成し、生成した前記第1LSB情報における各列のビット値と、前記第2入力ビット配列情報を格納後の前記第1ビット列群情報における1行目の情報における各列のビット値であって、前記第1LSB情報における各列に対応する前記第1ビット列群情報における1行目の情報における各列のビット値との排他的論理和を演算することにより、1行N1列のビット配列からなる反転後第1LSB情報を生成し、生成した前記反転後第1LSB情報を前記第1ビット列群情報におけるm行目に格納し、
     生成した前記第2グループビット配列情報から、前記第2グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N2列のビット配列からなる第2LSB情報を生成し、生成した前記第2LSB情報を前記第2ビット列群情報におけるm行目に格納し、
     生成した前記反転後第1LSB情報と、生成した前記第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成し、生成した前記軟判定パリティビットを、1行N2列のビット配列からなる第2MSB情報として前記第2ビット列群情報における1行目に格納し、
     mが3以上の場合において、生成した前記第1グループビット配列情報から、前記第1グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N1列のビット配列からなる第1SSB情報を生成し、生成した前記第1SSB情報を前記第1ビット列群情報における2行目からm-1行目までに格納し、
     mが3以上の場合において、生成した前記第2グループビット配列情報から、前記第2グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N2列のビット配列からなる第2SSB情報を生成し、生成した前記第2SSB情報を前記第2ビット列群情報における2行目からm-1行目までに格納すること
     により前記軟判定誤り訂正フレーム情報を生成すること
     を特徴とする誤り訂正符号化装置。
  2.  前記第1シンボルマッピング規則は、m行1列のビット配列からなるビット値の1つの組み合わせが、1次元パルス振幅変調された1つの前記変調シンボルに対応するシンボルマッピング規則であって、m行1列のビット配列のうち1行目からm-1行目までのビット値の組み合わせが、2進反射グレイ符号に対応する組み合わせであり、m行目のビット値が、前記変調シンボルの振幅値が互いに隣り合う前記変調シンボルにおいて、互いに異なる値であるシンボルマッピング規則であり、
     前記第2シンボルマッピング規則は、m行1列のビット配列からなるビット値の1つの組み合わせが、1次元パルス振幅変調された1つの前記変調シンボルに対応するシンボルマッピング規則であって、m行1列のビット配列のうち1行目からm-1行目までのビット値の組み合わせが、2進反射グレイ符号に対応する組み合わせであり、m行目のビット値が、前記変調シンボルの振幅値が同符号の互いに隣り合う前記変調シンボルにおいて、互いに異なる値であり、且つ、前記変調シンボルの振幅値が正である前記変調シンボルのうち、前記変調シンボルの振幅値の絶対値が最小である前記変調シンボルと、前記変調シンボルの振幅値が負である前記変調シンボルのうち、前記変調シンボルの振幅値の絶対値が最小である前記変調シンボルとにおいて、同じ値であるシンボルマッピング規則であること
     を特徴とする請求項1記載の誤り訂正符号化装置。
  3.  前記符号化部は、前記入力情報取得部が取得した前記入力情報に基づいて、前記第1入力ビット配列情報と前記第2入力ビット配列情報とを生成する際に、前記第1入力ビット配列情報又は前記第2入力ビット配列情報において、前記入力情報に対応するビット以外のビットのビット値を0にすることにより、前記第1入力ビット配列情報と前記第2入力ビット配列情報とを生成すること
     を特徴とする請求項1記載の誤り訂正符号化装置。
  4.  前記符号化部は、前記第1入力ビット配列情報と前記第2入力ビット配列情報とを用いて、又は、前記第1入力ビット配列情報と、前記第1SSB情報、前記第2SSB情報、前記第2LSB情報、及び、前記第1LSB情報、若しくは、前記反転後第1LSB情報とを用いて、組織的硬判定誤り訂正符号化処理を行うことにより、硬判定パリティビットを生成し、
     生成した前記硬判定パリティビットを前記第1MSB情報の一部として、前記第1ビット列群情報における1行目のうちの前記第2入力ビット配列情報を格納する領域とは異なる予め定められた領域に格納すること
     を特徴とする請求項1記載の誤り訂正符号化装置。
  5.  前記符号化部は、前記入力情報取得部が取得した前記入力情報に基づいて、前記第2入力ビット配列情報を生成する際に、前記第2入力ビット配列情報において、前記入力情報に対応するビット以外のビットのビット値を予め定められた値にすることにより、前記第2入力ビット配列情報を生成し、
     前記符号化部は、組織的硬判定誤り訂正符号化処理を行う際に、
     第1の前処理として、前記第2入力ビット配列情報を前記第1MSB情報の一部として格納した前記第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域のビット値と、前記第1LSB情報を格納した前記第1ビット列群情報におけるm行目の領域のうち、前記第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する列のビット値とにおいて、互いに対応する列のビット値を入れ替え、
     第2の前処理として、前記第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域におけるビット値を入れ替えた後のビット値と、前記第1ビット列群情報におけるm行目の領域のうち、前記第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する列におけるビット値を入れ替えた後のビット値とにおいて、互いに対応する列毎の排他的論理和を演算し、
     第3の前処理として、前記第1ビット列群情報における1行目のうちの予め定められた領域のうち、予め定められた値を格納した領域におけるビット値を入れ替えた後のビット値を、対応する列における排他的論理和の演算結果を用いて上書きすること
     を特徴とする請求項4記載の誤り訂正符号化装置。
  6.  前記符号化部は、前記入力情報取得部が取得した前記入力情報に基づいて、前記第1入力ビット配列情報及び前記第2入力ビット配列情報に加えて、1行N4(N4は1以上且つN2より小さい自然数)列のビット配列からなる第3入力ビット配列情報を生成し、
     生成した前記第3入力ビット配列情報を1行N2列のビット配列からなる第2MSB情報の一部として、前記第2ビット列群情報における1行目のうちの予め定められた領域に格納し、
     生成した前記反転後第1LSB情報、及び、生成した前記第2LSB情報に加えて、第2MSB情報の一部として格納した前記第3入力ビット配列情報を用いて、組織的軟判定誤り訂正符号化処理を行うことにより、前記軟判定パリティビットを生成し、生成した前記軟判定パリティビットを、前記第2ビット列群情報における1行目のうち第2ビット列群情報を格納する領域とは異なる予め定められた領域に格納すること
     により前記軟判定誤り訂正フレーム情報を生成すること
     を特徴とする請求項1記載の誤り訂正符号化装置。
  7.  入力情報取得部が、入力情報を取得する入力情報取得ステップと、
     符号化部が、前記入力情報取得部が取得した前記入力情報に基づいて、m(mは2以上の自然数)行N1(N1は2以上の自然数)列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則を用いて、前記第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な第1ビット列群情報と、m行N2(N2は1以上の自然数)列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則を用いて、前記第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な前記第2ビット列群情報と、を組み合わせたm行N(NはN1とN2とを加算した数)列のビット配列からなる軟判定誤り訂正フレーム情報を生成する符号化ステップと、
     を備え、
     前記符号化ステップは、
     前記入力情報取得部が取得した前記入力情報に基づいて、m-1行N列のビット配列からなる第1入力ビット配列情報と、1行N3(N3は1以上且つN1より小さい自然数)列のビット配列からなる第2入力ビット配列情報とを生成する第1符号化ステップと、
     前記第1符号化ステップにより生成された前記第2入力ビット配列情報を1行N1列のビット配列からなる第1MSB情報の一部として、前記第1ビット列群情報における1行目のうちの予め定められた領域に格納する第2符号化ステップと、
     前記第1符号化ステップにより生成された前記第1入力ビット配列情報に対して確率分布整形符号化処理を行うことにより、m-1行N列のビット配列からなる整形ビット配列情報を生成する第3符号化ステップと、
     前記第3符号化ステップにより生成された前記整形ビット配列情報を分離することにより、N1個の予め定められた列の組み合わせからなる第1グループビット配列情報と、N2個の予め定められた列の組み合わせからなる第2グループビット配列情報とを生成する第4符号化ステップと、
     前記第4符号化ステップにより生成された前記第1グループビット配列情報から、前記第1グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N1列のビット配列からなる第1LSB情報を生成し、生成した前記第1LSB情報における各列のビット値と、前記第2入力ビット配列情報を格納後の前記第1ビット列群情報における1行目の情報における各列のビット値であって、前記第1LSB情報における各列に対応する前記第1ビット列群情報における1行目の情報における各列のビット値との排他的論理和を演算することにより、1行N1列のビット配列からなる反転後第1LSB情報を生成し、生成した前記反転後第1LSB情報を前記第1ビット列群情報におけるm行目に格納する第5符号化ステップと、
     前記第4符号化ステップにより生成された前記第2グループビット配列情報から、前記第2グループビット配列情報におけるm-1行目のビット配列を抽出することにより、1行N2列のビット配列からなる第2LSB情報を生成し、生成した前記第2LSB情報を前記第2ビット列群情報におけるm行目に格納する第6符号化ステップと、
     前記第5符号化ステップにより生成された前記反転後第1LSB情報と、前記第6符号化ステップにより生成された前記第2LSB情報とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより、軟判定パリティビットを生成し、生成した前記軟判定パリティビットを、1行N2列のビット配列からなる第2MSB情報として前記第2ビット列群情報における1行目に格納する第7符号化ステップと、
     mが3以上の場合において、前記第4符号化ステップにより生成された前記第1グループビット配列情報から、前記第1グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N1列のビット配列からなる第1SSB情報を生成し、生成した前記第1SSB情報を前記第1ビット列群情報における2行目からm-1行目までに格納する第8符号化ステップと、
     mが3以上の場合において、前記第4符号化ステップにより生成された前記第2グループビット配列情報から、前記第2グループビット配列情報における1行目からm-2行目までを抽出することにより、m-2行N2列のビット配列からなる第2SSB情報を生成し、生成した前記第2SSB情報を前記第2ビット列群情報における2行目からm-1行目までに格納する第9符号化ステップと、
     を有すること
     を特徴とする誤り訂正符号化方法。
  8.  請求項7記載の誤り訂正符号化方法により生成された前記軟判定誤り訂正フレーム情報に基づく信号である受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、N個の受信変調シンボルからなる受信変調シンボル群情報を生成する受信変調シンボル群情報生成部と、
     前記第1シンボルマッピング規則又は前記第2シンボルマッピング規則に基づき、前記受信変調シンボル群情報生成部が生成した前記受信変調シンボル群情報を用いて、1行N1列のビット配列からなる第1硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N1列のビット配列からなる第2硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N2列のビット配列からなる第3硬判定候補ビット配列情報とを生成する硬判定候補生成部と、
     前記受信変調シンボル群情報生成部が生成した前記受信変調シンボル群情報に基づいて、前記第2ビット列群情報の1行目の各列に対応するN2個の事後L値からなる第1事後L値列と、前記第1ビット列群情報のm行目の各列に対応するN1個の事後L値からなる第2事後L値列と、前記第2ビット列群情報のm行目の各列に対応するN2個の事後L値からなる第3事後L値列とを生成する軟判定情報生成部と、
     前記硬判定候補生成部が生成した前記第1硬判定候補ビット配列情報、前記第2硬判定候補ビット配列情報、及び、前記第3硬判定候補ビット配列情報、並びに、前記軟判定情報生成部が生成した前記第1事後L値列、前記第2事後L値列、及び、前記第3事後L値列に基づいて、マルチステージ誤り訂正処理を行う復号部と、
     前記復号部が前記マルチステージ誤り訂正処理を行うことにより生成した情報を出力情報として出力する情報出力部と、
     を備え、
     前記マルチステージ誤り訂正処理における第1復号処理において、前記復号部は、前記第1事後L値列、前記第2事後L値列、及び、前記第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、前記反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報と、前記第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報とを生成し、
     前記マルチステージ誤り訂正処理における第2復号処理において、前記復号部は、前記第1硬判定候補ビット配列情報及び前記反転後第1受信LSB情報に基づいて、前記第1MSB情報に対応する1行N1列のビット配列からなる第1受信MSB情報を生成し、mが3以上の場合において、前記第2硬判定候補ビット配列情報及び前記反転後第1受信LSB情報に基づいて、前記第1SSB情報に対応するm-2行N1列のビット配列からなる第1受信SSB情報を生成し、mが3以上の場合において、前記第3硬判定候補ビット配列情報及び前記第2受信LSB情報に基づいて、前記第2SSB情報に対応するm-2行N2列のビット配列からなる第2受信SSB情報を生成し、
     前記マルチステージ誤り訂正処理における第3復号処理において、前記復号部は、前記反転後第1受信LSB情報における各列のビット値と、前記反転後第1受信LSB情報における各列に対応する前記第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、前記第1LSB情報に対応する第1受信LSB情報を生成し、
     前記マルチステージ誤り訂正処理における第4復号処理において、前記復号部は、前記第1受信SSB情報、前記第2受信SSB情報、前記第1受信LSB情報、及び、前記第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、前記第1入力ビット配列情報に対応するm-1行N列のビット配列からなる第1出力ビット配列情報を生成し、
     前記マルチステージ誤り訂正処理における第5復号処理において、前記復号部は、前記第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、前記第2入力ビット配列情報に対応する1行N3列のビット配列からなる第2出力ビット配列情報を生成し、
     前記マルチステージ誤り訂正処理における第6復号処理において、前記復号部は、前記第1出力ビット配列情報と前記第2出力ビット配列情報とに基づいて、前記入力情報に対応する前記出力情報を生成し、
     前記情報出力部は、前記復号部が生成した前記出力情報を出力すること
     を特徴とする誤り訂正装置。
  9.  前記第1シンボルマッピング規則は、1次元パルス振幅変調された1つの前記変調シンボルが、m行1列のビット配列からなるビット値の1つの組み合わせに対応するシンボルマッピング規則であって、m行1列のビット配列のうち1行目からm-1行目までのビット値の組み合わせが、2進反射グレイ符号に対応する組み合わせであり、m行目のビット値が、前記変調シンボルの振幅値が互いに隣り合う前記変調シンボルにおいて、互いに異なる値である前記シンボルマッピング規則であり、
     前記第2シンボルマッピング規則は、1次元パルス振幅変調された1つの前記変調シンボルが、m行1列のビット配列からなるビット値の1つの組み合わせに対応するシンボルマッピング規則であって、m行1列のビット配列のうち1行目からm-1行目までのビット値の組み合わせが、2進反射グレイ符号に対応する組み合わせであり、m行目のビット値が、前記変調シンボルの振幅値が同符号の互いに隣り合う前記変調シンボルにおいて、互いに異なる値であり、且つ、前記変調シンボルの振幅値が正である前記変調シンボルのうち、前記変調シンボルの振幅値の絶対値が最小である前記変調シンボルと、前記変調シンボルの振幅値が負である前記変調シンボルのうち、前記変調シンボルの振幅値の絶対値が最小である前記変調シンボルとにおいて、同じ値である前記シンボルマッピング規則であること
     を特徴とする請求項8記載の誤り訂正装置。
  10.  前記復号部は、前記マルチステージ誤り訂正処理における第7復号処理において、前記第1受信MSB情報のうちの予め定められた領域に格納された情報に基づいて、前記第1受信MSB情報のうちの前記第2出力ビット配列情報に対応する情報と、前記第1受信SSB情報、前記第2受信SSB情報、前記第2受信LSB情報、及び、前記第1受信LSB情報若しくは前記反転後第1受信LSB情報とに対して、又は、前記第1受信MSB情報のうちの前記第2出力ビット配列情報に対応する情報と、前記第1出力ビット配列情報とに対して、硬判定誤り訂正処理を行い、
     前記復号部が、前記第1受信MSB情報のうちの前記第2出力ビット配列情報に対応する情報と、前記第1受信SSB情報、前記第2受信SSB情報、前記第2受信LSB情報、及び、前記反転後第1受信LSB情報とに対して前記硬判定誤り訂正処理を行う場合、前記復号部は、前記第3復号処理において、前記第7復号処理後の前記反転後第1受信LSB情報と前記第1受信MSB情報とを用いて排他的論理和を演算し、前記第5復号処理において、前記第7復号処理後の前記第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、前記第2出力ビット配列情報を生成し、
     前記復号部が、前記第1受信MSB情報のうちの前記第2出力ビット配列情報に対応する情報と、前記第1受信SSB情報、前記第2受信SSB情報、前記第2受信LSB情報、及び、前記第1受信LSB情報とに対して前記硬判定誤り訂正処理を行う場合、前記復号部は、前記第4復号処理において、前記第7復号処理後の前記第1受信SSB情報、前記第2受信SSB情報、前記第1受信LSB情報、及び、前記第2受信LSB情報に対して確率分布整形復号処理を行い、前記第5復号処理において、前記第7復号処理後の前記第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、前記第2出力ビット配列情報を生成し、
     前記復号部が、前記第1受信MSB情報のうちの前記第2出力ビット配列情報に対応する情報と、前記第1出力ビット配列情報とに対して前記硬判定誤り訂正処理を行う場合、前記復号部は、前記第5復号処理において、前記第7復号処理後の前記第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、前記第2出力ビット配列情報を生成し、前記第6復号処理において、前記第2出力ビット配列情報と、前記第7復号処理後の前記第1出力ビット配列情報とに基づいて前記出力情報を生成すること
     を特徴とする請求項8記載の誤り訂正装置。
  11.  前記復号部は、硬判定誤り訂正処理を行った後に、前記マルチステージ誤り訂正処理における第7復号処理において、
     第1の後処理として、前記第2入力ビット配列情報を前記第1MSB情報の一部として格納した前記第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する前記第1受信MSB情報における列のビット値と、前記第2入力ビット配列情報を前記第1MSB情報の一部として格納した前記第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する前記第1受信LSB情報における列のビット値とにおいて、互いに対応する列毎の排他的論理和を演算し、
     第2の後処理として、前記第1ビット列群情報における1行目のうちの予め定められた領域のうちの予め定められた値を格納した領域の各列に対応する前記第1受信MSB情報における列のビット値を、対応する列における排他的論理和の演算結果を用いて上書きする
     を特徴とする請求項10記載の誤り訂正装置。
  12.  前記第1符号化ステップは、前記入力情報取得部が取得した前記入力情報に基づいて、前記第1入力ビット配列情報、及び、前記第2入力ビット配列情報に加えて、1行N4(N4は1以上且つN2より小さい自然数)列のビット配列からなる第3入力ビット配列情報を生成し、
     前記第2符号化ステップは、前記第1符号化ステップにより生成された前記第2入力ビット配列情報を前記第1MSB情報の一部として、前記第1ビット列群情報における1行目のうちの予め定められた領域に格納し、前記第1符号化ステップにより生成された前記第3入力ビット配列情報を前記第2MSB情報の一部として、前記第2ビット列群情報における1行目のうちの予め定められた領域に格納し、
     前記第7符号化ステップは、前記第5符号化ステップにより生成された前記反転後第1LSB情報、及び、前記第6符号化ステップにより生成された前記第2LSB情報に加えて、前記第1符号化ステップにより生成された前記第3入力ビット配列情報を用いて、前記組織的軟判定誤り訂正符号化処理を行うことにより、前記軟判定パリティビットを生成し、生成した前記軟判定パリティビットを、前記第2MSB情報のうちの前記第3入力ビット配列情報を格納した領域とは異なる領域に格納し、
     前記復号部は、前記マルチステージ誤り訂正処理における第1復号処理において、前記第1事後L値列、前記第2事後L値列、及び、前記第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、前記反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報、及び、前記第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報に加えて、前記第2MSB情報に対応する1行N2列のビット配列からなる第2受信MSB情報を生成し、
     前記マルチステージ誤り訂正処理における第8復号処理において、前記第2受信MSB情報のうちの予め定められた領域の情報を抽出することにより、前記第3入力ビット配列情報に対応する1行N4列のビット配列からなる第3出力ビット配列情報を生成し、
     前記マルチステージ誤り訂正処理における第6復号処理において、前記第1出力ビット配列情報及び前記第2出力ビット配列情報に加えて、前記第3出力ビット配列情報に基づいて、前記入力情報に対応する前記出力情報を生成すること
     を特徴とする請求項8記載の誤り訂正装置。
  13.  受信変調シンボル群情報生成部が、請求項7記載の誤り訂正符号化方法により生成された前記軟判定誤り訂正フレーム情報に基づく信号である受信デジタルベースバンド変調信号を受けて、当該受信デジタルベースバンド変調信号に基づいて、N個の受信変調シンボルからなる受信変調シンボル群情報を生成する受信変調シンボル群情報生成ステップと、
     硬判定候補生成部が、前記受信変調シンボル群情報生成部が生成した前記受信変調シンボル群情報に基づいて、前記第1シンボルマッピング規則又は前記第2シンボルマッピング規則を用いて、1行N1列のビット配列からなる第1硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N1列のビット配列からなる第2硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N2列のビット配列からなる第3硬判定候補ビット配列情報とを生成する硬判定候補生成ステップと、
     軟判定情報生成部が、前記受信変調シンボル群情報生成部が生成した前記受信変調シンボル群情報に基づいて、前記第2ビット列群情報の1行目の各列に対応するN2個の事後L値からなる第1事後L値列と、前記第1ビット列群情報のm行目の各列に対応するN1個の事後L値からなる第2事後L値列と、前記第2ビット列群情報のm行目の各列に対応するN2個の事後L値からなる第3事後L値列とを生成する軟判定情報生成ステップと、
     復号部が、前記硬判定候補生成部が生成した前記第1硬判定候補ビット配列情報、前記第2硬判定候補ビット配列情報、及び、前記第3硬判定候補ビット配列情報、並びに、前記軟判定情報生成部が生成した前記第1事後L値列、前記第2事後L値列、及び、前記第3事後L値列に基づいて、マルチステージ誤り訂正処理を行う復号ステップと、
     情報出力部が、前記復号部が前記マルチステージ誤り訂正処理を行うことにより生成した情報を出力情報として出力する情報出力ステップと、
     を備え、
     前記マルチステージ誤り訂正処理における第1復号処理において、前記復号部は、前記第1事後L値列、前記第2事後L値列、及び、前記第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、前記反転後第1LSB情報に対応する1行N1列のビット配列からなる反転後第1受信LSB情報と、前記第2LSB情報に対応する1行N2列のビット配列からなる第2受信LSB情報とを生成し、
     前記マルチステージ誤り訂正処理における第2復号処理において、前記復号部は、前記第1硬判定候補ビット配列情報及び前記反転後第1受信LSB情報に基づいて、前記第1MSB情報に対応する1行N1列のビット配列からなる第1受信MSB情報を生成し、mが3以上の場合において、前記第2硬判定候補ビット配列情報及び前記反転後第1受信LSB情報に基づいて、前記第1SSB情報に対応するm-2行N1列のビット配列からなる第1受信SSB情報を生成し、mが3以上の場合において、前記第3硬判定候補ビット配列情報及び前記第2受信LSB情報に基づいて、前記第2SSB情報に対応するm-2行N2列のビット配列からなる第2受信SSB情報を生成し、
     前記マルチステージ誤り訂正処理における第3復号処理において、前記復号部は、前記反転後第1受信LSB情報における各列のビット値と、前記反転後第1受信LSB情報における各列に対応する前記第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、前記第1LSB情報に対応する第1受信LSB情報を生成し、
     前記マルチステージ誤り訂正処理における第4復号処理において、前記復号部は、前記第1受信SSB情報、前記第2受信SSB情報、第1受信LSB情報、及び、前記第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、前記第1入力ビット配列情報に対応するm-1行N列のビット配列からなる第1出力ビット配列情報を生成し、
     前記マルチステージ誤り訂正処理における第5復号処理において、前記復号部は、前記第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、前記第2入力ビット配列情報に対応する1行N3列のビット配列からなる第2出力ビット配列情報を生成し、
     前記マルチステージ誤り訂正処理における第6復号処理において、前記復号部は、前記第1出力ビット配列情報と前記第2出力ビット配列情報とに基づいて、前記入力情報に対応する前記出力情報を生成し、
     情報出力部は、前記復号部が生成した前記出力情報を出力すること
     を特徴とする誤り訂正方法。
  14.  請求項7記載の誤り訂正符号化方法により、前記入力情報に基づく前記軟判定誤り訂正フレーム情報を生成する誤り訂正符号化ステップと、
     変調シンボル変換部が、前記誤り訂正符号化ステップにより生成された前記軟判定誤り訂正フレーム情報の各列のビット値の組み合わせを、前記第1シンボルマッピング規則又は前記第2シンボルマッピング規則に基づいて、前記軟判定誤り訂正フレーム情報の列毎に前記変調シンボルにパルス振幅変調することにより、N個の前記変調シンボルからなる変調シンボル群情報を生成する変調シンボル変換ステップと、
     送信波形整形部が、前記変調シンボル変換部が生成した前記変調シンボル群情報に基づいて、デジタルベースバンド変調信号を生成し、生成した前記デジタルベースバンド変調信号を出力する送信波形整形ステップと、
     送信部が、送信波形整形部が出力する前記デジタルベースバンド変調信号を受けて、当該デジタルベースバンド変調信号に基づく信号を送信する送信ステップと、
     受信部が、前記送信部が送信した前記信号を受けて、当該信号から受信デジタルベースバンド変調信号を生成する受信ステップと、
     前記受信部が生成した前記受信デジタルベースバンド変調信号に基づいて、請求項13記載の誤り訂正方法により、前記入力情報に対応する出力情報を生成して出力する誤り訂正化ステップと、
     を備えたこと
     を特徴とする通信方法。
  15.  光信号を伝送する光伝送路と、送信装置と、受信装置とを備えた光通信システムであって、
     送信装置は、
     請求項1記載の誤り訂正符号化装置と、
     前記誤り訂正符号化装置が出力する前記デジタルベースバンド変調信号を受けて、当該デジタルベースバンド変調信号をアナログベースバンド変調信号である送信電気信号に変換して、変換後の送信電気信号を出力するD/A変換器と、
     単一波長の無変調光を出力する送信用光源と、
     D/A変換器が出力する送信電気信号と、前記送信用光源が出力する前記無変調光とを受けて、当該無変調光を送信電気信号により変調して変調光を生成し、生成した変調光を変調光信号として前記光伝送路に出力する光変調器と、
     を備え、
     受信装置は、
     送信装置が前記光伝送路に出力する変調光信号である変調光の中心波長に相当する単一波長の無変調光を出力する受信用光源と、
     送信装置が前記光伝送路に出力する変調光信号と、前記受信用光源が出力する前記無変調光とを受けて、変調光信号である変調光と当該無変調光とを用いてコヒーレント検波することにより、受信アナログベースバンド変調信号である受信電気信号を生成し、生成した受信電気信号を出力する光受信器と、
     前記光受信器が出力する受信電気信号を受けて、受信電気信号を受信デジタルベースバンド変調信号に変換して、変換後の前記受信デジタルベースバンド変調信号を出力するA/D変換器と、
     請求項8記載の誤り訂正装置と、
     を備えること
     を特徴とする光通信システム。
  16.  送信装置が、前記送信装置に入力された入力情報に基づく信号を受信装置に送信し、受信装置が、前記送信装置が送信する前記信号を受けて、当該信号に基づいて前記入力情報に対応する出力情報を生成する通信システムに用いられる軟判定誤り訂正フレームデータ構造であって、
     m(mは2以上の自然数)行N1(N1は2以上の自然数)列のビット配列からなる第1ビット列群情報であって、予め定められた第1シンボルマッピング規則に基づいて、前記第1ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な前記第1ビット列群情報と、m行N2(N2は1以上の自然数)列のビット配列からなる第2ビット列群情報であって、予め定められた第2シンボルマッピング規則に基づいて、前記第2ビット列群情報の各列のビット値の組み合わせを変調シンボルにパルス振幅変調可能な前記第2ビット列群情報と、を組み合わせたm行N(NはN1とN2とを加算した数)列のビット配列からなり、
     前記第2ビット列群情報における1行目には、前記第1ビット列群情報におけるm行目の各列のビット値と、前記第2ビット列群情報におけるm行目の各列のビット値とを用いて、組織的軟判定誤り訂正符号化処理を行うことにより生成された軟判定パリティビットが格納されたこと
     を特徴とする軟判定誤り訂正フレームデータ構造。
  17.  請求項16記載の軟判定誤り訂正フレームデータ構造を有する軟判定誤り訂正フレーム情報に基づく信号から生成された受信デジタルベースバンド変調信号に基づいて、N個の受信変調シンボルからなる受信変調シンボル群情報を生成し、
     生成した前記受信変調シンボル群情報に基づいて、前記第1シンボルマッピング規則又は前記第2シンボルマッピング規則を用いて、1行N1列のビット配列からなる第1硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N1列のビット配列からなる第2硬判定候補ビット配列情報と、mが3以上の場合においてm-2行N2列のビット配列からなる第3硬判定候補ビット配列情報とを生成し、
     生成した前記受信変調シンボル群情報に基づいて、前記第2ビット列群情報の1行目の各列に対応するN2個の事後L値からなる第1事後L値列と、前記第1ビット列群情報のm行目の各列に対応するN1個の事後L値からなる第2事後L値列と、前記第2ビット列群情報のm行目の各列に対応するN2個の事後L値からなる第3事後L値列とを生成し、
     生成した前記第1硬判定候補ビット配列情報、前記第2硬判定候補ビット配列情報、前記第3硬判定候補ビット配列情報、前記第1事後L値列、前記第2事後L値列、及び、前記第3事後L値列に基づいて、マルチステージ誤り訂正処理を行うことにより誤り訂正を可能にすること
     と特徴とする軟判定誤り訂正フレームデータ構造。
  18.  前記マルチステージ誤り訂正処理における第1復号処理において、前記第1事後L値列、前記第2事後L値列、及び、前記第3事後L値列に基づいて軟判定誤り訂正処理を行うことにより、1行N1列のビット配列からなる反転後第1受信LSB情報と、1行N2列のビット配列からなる第2受信LSB情報とを生成し、
     前記マルチステージ誤り訂正処理における第2復号処理において、前記第1硬判定候補ビット配列情報及び前記反転後第1受信LSB情報に基づいて、1行N1列のビット配列からなる第1受信MSB情報を生成し、mが3以上の場合において、前記第2硬判定候補ビット配列情報及び前記反転後第1受信LSB情報に基づいて、m-2行N1列のビット配列からなる第1受信SSB情報を生成し、mが3以上の場合において、前記第3硬判定候補ビット配列情報及び前記第2受信LSB情報に基づいて、m-2行N2列のビット配列からなる第2受信SSB情報を生成し、
     前記マルチステージ誤り訂正処理における第3復号処理において、前記反転後第1受信LSB情報における各列のビット値と、前記反転後第1受信LSB情報における各列に対応する前記第1受信MSB情報における各列のビット値との排他的論理和を演算することにより、第1受信LSB情報を生成し、
     前記マルチステージ誤り訂正処理における第4復号処理において、前記第1受信SSB情報、前記第2受信SSB情報、前記第1受信LSB情報、及び、前記第2受信LSB情報に対して、確率分布整形復号処理を行うことにより、m-1行N列のビット配列からなる第1出力ビット配列情報を生成し、
     前記マルチステージ誤り訂正処理における第5復号処理において、前記第1受信MSB情報のうちの予め定められた領域の情報を抽出することにより、1行N3列のビット配列からなる第2出力ビット配列情報を生成し、
     前記マルチステージ誤り訂正処理における第6復号処理において、前記第1出力ビット配列情報と前記第2出力ビット配列情報とに基づいて、前記入力情報に対応する前記出力情報の生成を可能にすること
     と特徴とする請求項17記載の軟判定誤り訂正フレームデータ構造。
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