WO2021065740A1 - 半導体装置 - Google Patents

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drain
drain region
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賢太郎 那須
峰明 吉岡
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Rohm Co Ltd
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]

Definitions

  • the present invention relates to a semiconductor device provided with a common source-drain type MISFET (Metal Insulator Semiconductor Field Effect Transistor) in which a source and a drain are integrated.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • Patent Document 1 discloses a semiconductor device including a vertical gate type MOS (Metal Oxide Semiconductor) transistor as an example of a common source drain type MISFET.
  • This semiconductor device includes a p-type semiconductor layer (semiconductor chip), a trench gate structure, a plurality of n-type drift layers, and a plurality of n-type source / drain regions.
  • the trench gate structure is formed on the main surface of the p-type semiconductor layer.
  • a plurality of n-type drift layers are formed on both sides of the trench gate structure on the surface layer portion of the main surface of the p-type semiconductor layer.
  • the plurality of n-type source / drain regions are formed on the surface layer portions of the plurality of drift layers.
  • the channel of the MOS transistor is formed in a region along the bottom of the trench gate structure.
  • One embodiment of the present invention provides a semiconductor device capable of improving the current capacity in a structure provided with a common source drain type MOSFET.
  • a semiconductor chip having a main surface, a first conductive type drift layer formed on the surface layer portion of the main surface, and a trench formed on the main surface so as to be in contact with the drift layer.
  • the trench gate in the drift layer so as to face the gate structure, the second conductive type channel region formed in the drift layer so as to cover the side wall of the trench gate structure, and the channel region.
  • a semiconductor device including a first source / drain region and a second source / drain region formed at intervals in a region along a side wall of the structure.
  • a current can flow along the side wall of the trench gate structure. Therefore, since the current path can be increased, the current capacity can be improved.
  • FIG. 1 is a circuit diagram showing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a perspective view of the semiconductor device shown in FIG.
  • FIG. 3 is a plan view of the semiconductor device shown in FIG.
  • FIG. 4 is a plan view showing the structure of the semiconductor chip.
  • FIG. 5 is a perspective sectional view of a main part showing the structure of the semiconductor chip.
  • FIG. 6 is a perspective sectional view of a main part of FIG. 5 excluding the structure on the semiconductor chip.
  • FIG. 7 is a plan view of the semiconductor chip shown in FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional view taken along the line IX-IX shown in FIG.
  • FIG. 1 is a circuit diagram showing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a perspective view of the semiconductor device shown in FIG.
  • FIG. 3 is a plan view
  • FIG. 10 is a cross-sectional view taken along the line XX shown in FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI shown in FIG.
  • FIG. 12 is a schematic cross-sectional view of the structure of the base wiring.
  • FIG. 13 is a schematic cross-sectional view of the structure of the gate wiring.
  • FIG. 14 is a schematic cross-sectional view of the structure of the first source / drain wiring.
  • FIG. 15 is a schematic cross-sectional view of the structure of the second source / drain wiring.
  • FIG. 16 is a corresponding diagram of FIG. 5, which is a perspective sectional view of a main part showing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a semiconductor device 1 according to the first embodiment of the present invention.
  • the semiconductor device 1 includes a common source drain type MISFET (Metal Insulator Semiconductor Field Effect Transistor) 2.
  • the MISFET 2 includes a base B, a gate G, a first source drain SD1 and a second source drain SD2.
  • the first source / drain SD1 and the second source / drain SD2 also serve as a source and a drain.
  • a reference voltage for example, ground voltage
  • a gate voltage VG with reference to the base B is applied to the gate G.
  • the gate G controls the conduction and interruption of the current I flowing between the first source-drain SD1 and the second source-drain SD2.
  • a first source / drain voltage VSD1 (first voltage) is applied to the first source / drain SD1.
  • a second source-drain voltage VSD2 (second voltage) different from the first source-drain voltage VSD1 is applied to the second source-drain SD2.
  • the semiconductor device 1 further includes a diode pair 3 connected to the first source / drain SD1 and the second source / drain SD2.
  • the diode pair 3 regulates (cuts off) the current I flowing between the first source-drain SD1 and the second source-drain SD2 in the off state of the MISFET2.
  • the diode pair 3 includes a first body diode 4 and a second body diode 5 that are reverse-biased to each other.
  • the first body diode 4 and the second body diode 5 include an anode and a cathode, respectively.
  • the anode of the first body diode 4 is connected to the base B.
  • the cathode of the first body diode 4 is connected to the first source / drain SD1.
  • the anode of the second body diode 5 is connected to the base B.
  • the cathode of the second body diode 5 is connected to the second source drain SD2.
  • the semiconductor device 1 is a 4-terminal device including four external terminals 6, 7, 8 and 9.
  • the external terminals 6 to 9 include a base terminal 6, a gate terminal 7, a first source / drain terminal 8, and a second source / drain terminal 9.
  • the base terminal 6 is connected to the base B.
  • the gate terminal 7 is connected to the gate G.
  • the first source / drain terminal 8 is connected to the first source / drain SD1.
  • the second source / drain terminal 9 is connected to the second source / drain SD2.
  • the MISFET 2 is a bidirectional device capable of passing a current I in both directions of the first source / drain terminal 8 and the second source / drain terminal 9. That is, when the first source / drain terminal 8 is connected to the high voltage side (input side), the second source / drain terminal 9 is connected to the low voltage side (output side). On the other hand, when the first source / drain terminal 8 is connected to the low voltage side (output side), the second source / drain terminal 9 is connected to the high voltage side (input side).
  • one MISFET 2 can realize the function of a circuit in which the drains of two MISFETs that are not the common source drain type are connected to each other. Therefore, according to the semiconductor device 1, it is possible to reduce the on-resistance by shortening the current path.
  • the specific structure of the semiconductor device 1 will be described.
  • FIG. 2 is a perspective view of the semiconductor device 1 shown in FIG.
  • FIG. 3 is a plan view of the semiconductor device 1 shown in FIG.
  • the semiconductor device 1 includes a chip size package having the chip size as the package size
  • the semiconductor device 1 includes a rectangular parallelepiped device body 11.
  • the device body 11 includes a first device surface 12 on one side, a second device surface 13 on the other side, and device side surfaces 14A, 14B, 14C, 14D connecting the first device surface 12 and the second device surface 13. .
  • the device side surfaces 14A to 14D include a first device side surface 14A, a second device side surface 14B, a third device side surface 14C, and a fourth device side surface 14D.
  • the first device surface 12 and the second device surface 13 are formed in a quadrangular shape in a plan view (hereinafter, simply referred to as "plan view") viewed from their normal direction Z.
  • the first device surface 12 is a connection surface (mounting surface) facing the connection object when connected to the connection object.
  • the second device surface 13 is a non-connecting surface (non-mounting surface) on the opposite side of the connecting surface.
  • the object to be connected may include a mounting board, an electronic component, a lead frame of a semiconductor package, and the like.
  • the first device side surface 14A and the second device side surface 14B extend in the first direction X in a plan view and face the second direction Y intersecting the first direction X.
  • the third device side surface 14C and the fourth device side surface 14D extend in the second direction Y in a plan view and face the first direction X.
  • the second direction Y is orthogonal to the first direction X.
  • the device side surfaces 14A to 14D extend in a plane along the normal direction Z, respectively.
  • the device side surfaces 14A to 14D may be ground surfaces having grinding marks.
  • the length of the first device side surface 14A (second device side surface 14B) may be 1 mm or more and 5 mm.
  • the length of the third device side surface 14C (fourth device side surface 14D) may be 1 mm or more and 5 mm.
  • the device body 11 has a laminated structure including a semiconductor chip 15 and an insulating layer 16.
  • the semiconductor chip 15 forms a part of the second device surface 13 and the device side surfaces 14A to 14D.
  • the insulating layer 16 forms a part of the first device surface 12 and the device side surfaces 14A to 14D.
  • the semiconductor chip 15 is made of silicon in this form.
  • the semiconductor chip 15 is formed in a rectangular parallelepiped shape.
  • the semiconductor chip 15 includes a first main surface 17 on one side, a second main surface 18 on the other side, and side surfaces 19A, 19B, 19C, 19D connecting the first main surface 17 and the second main surface 18.
  • the side surfaces 19A to 19D include a first side surface 19A, a second side surface 19B, a third side surface 19C, and a fourth side surface 19D.
  • the first main surface 17 and the second main surface 18 are formed in a quadrangular shape in a plan view.
  • the first main surface 17 may be a ground surface.
  • the second main surface 18 may be a ground surface.
  • the second main surface 18 forms the second device surface 13.
  • the side surfaces 19A to 19D form a part of the device side surfaces 14A to 14D.
  • the insulating layer 16 is formed on the first main surface 17.
  • the insulating layer 16 includes an insulating main surface 20 and insulating side surfaces 21A, 21B, 21C, 21D.
  • the insulating side surfaces 21A to 21D include a first insulating side surface 21A, a second insulating side surface 21B, a third insulating side surface 21C, and a fourth insulating side surface 21D.
  • the insulating main surface 20 extends parallel to the first main surface 17 and is formed in a quadrangular shape in a plan view.
  • the insulating main surface 20 forms the first device surface 12.
  • the insulating side surfaces 21A to 21D form a part of the device side surfaces 14A to 14D.
  • the insulating side surfaces 21A to 21D extend from the peripheral edge of the insulating main surface 20 toward the semiconductor chip 15 and are connected to the side surfaces 19A to 19D. Specifically, the insulating side surfaces 21A to 21D are formed flush with respect to the side surfaces 19A to 19D.
  • the plurality of external terminals 6 to 9 are formed on the insulating main surface 20.
  • the plurality of external terminals 6 to 9 are arranged in a matrix of 5 rows and 5 columns at intervals in the first direction X and the second direction Y.
  • the plurality of external terminals 6 to 9 include, in this embodiment, one base terminal 6, one gate terminal 7, a plurality of first source / drain terminals 8, and a plurality of second source / drain terminals 9.
  • the base terminal 6 is arranged in the first column of the third row.
  • the gate terminal 7 is arranged in the third row and the fifth column.
  • the gate terminal 7 faces the base terminal 6 in the second direction Y.
  • the plurality of first source / drain terminals 8 are arranged in the first to fifth columns of the first row and the first to fifth columns of the fourth row.
  • the plurality of second source / drain terminals 9 are arranged in the first to fifth columns of the second row and the first to fifth columns of the fifth row.
  • the plurality of second source / drain terminals 9 arranged in the second row face the first direction X in a one-to-one correspondence with the plurality of first source / drain terminals 8 arranged in the first row.
  • the plurality of second source / drain terminals 9 arranged in the fifth row face the first direction X in a one-to-one correspondence with the plurality of first source / drain terminals 8 arranged in the fourth row. doing.
  • any one of the base terminal 6, the gate terminal 7, the first source / drain terminal 8 and the second source / drain terminal 9 may be arranged in each space.
  • An electrically open terminal may be arranged in each space.
  • the number and arrangement of the base terminal 6, the gate terminal 7, the first source / drain terminal 8 and the second source / drain terminal 9 are all arbitrary, and are not limited to the number and arrangement shown in FIGS. 2 and 3.
  • FIG. 4 is a plan view showing the structure of the semiconductor chip 15.
  • FIG. 5 is a perspective sectional view of a main part showing the structure of the semiconductor chip 15.
  • FIG. 6 is a perspective sectional view of a main part excluding the structure on the semiconductor chip 15 from FIG.
  • FIG. 7 is a plan view of the semiconductor chip 15 shown in FIG.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • FIG. 9 is a cross-sectional view taken along the line IX-IX shown in FIG.
  • FIG. 10 is a cross-sectional view taken along the line XX shown in FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI shown in FIG.
  • the semiconductor chip 15 includes a device region 22 and an outer region 23.
  • the device area 22 is also referred to as an active area.
  • the device region 22 is a region in which the MISFET 2 is formed.
  • the device regions 22 are formed at intervals inward from the side surfaces 19A to 19D in a plan view.
  • the device region 22 is formed in a quadrangular shape having four sides parallel to the side surfaces 19A to 19D in a plan view.
  • the planar shape of the device region 22 is arbitrary and is not limited to a quadrangular shape.
  • the outer region 23 is an region outside the device region 22.
  • the outer region 23 extends in a strip shape along the peripheral edge of the device region 22 in a plan view.
  • the outer region 23 is formed in an endless shape (in this form, a square ring) surrounding the device region 22 in a plan view.
  • the semiconductor device 1 includes an n-type (first conductive type) drift layer 24 formed on the surface layer portion of the first main surface 17 of the semiconductor chip 15.
  • the drift layer 24 is formed over the entire surface layer portion of the first main surface 17.
  • the drift layer 24 forms a part of the first main surface 17 and the side surfaces 19A to 19D.
  • the concentration of n-type impurities in the drift layer 24 may be 1 ⁇ 10 14 cm -3 or more and 1 ⁇ 10 16 cm -3 or less.
  • the drift layer 24 has a first thickness T1.
  • the first thickness T1 may be 5 ⁇ m or more and 50 ⁇ m or less.
  • the first thickness T1 may be 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 30 ⁇ m or less, 30 ⁇ m or more and 40 ⁇ m or less, or 40 ⁇ m or more and 50 ⁇ m or less.
  • the drift layer 24 is composed of an n-type epitaxial layer in this form.
  • the semiconductor device 1 includes a p-type (second conductive type) base layer 25 formed in a region on the second main surface 18 side of the semiconductor chip 15 with respect to the drift layer 24.
  • the base layer 25 forms the base B of the MISFET 2 (see FIG. 1).
  • the base layer 25 is formed over the entire region of the semiconductor chip 15 on the second main surface 18 side, and is electrically connected to the drift layer 24.
  • the base layer 25 forms a part of the second main surface 18 and the side surfaces 19A to 19D.
  • the concentration of p-type impurities in the base layer 25 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the base layer 25 has a second thickness T2 (T1 ⁇ T2) having a first thickness T1 or more of the drift layer 24.
  • the second thickness T2 may be 50 ⁇ m or more and 500 ⁇ m or less.
  • the second thickness T2 may be 50 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 200 ⁇ m or less, 200 ⁇ m or more and 300 ⁇ m or less, 300 ⁇ m or more and 400 ⁇ m or less, or 400 ⁇ m or more and 500 ⁇ m or less.
  • the second thickness T2 preferably exceeds the first thickness T1 (T1 ⁇ T2).
  • the base layer 25 is made of a p-type semiconductor substrate.
  • the semiconductor device 1 includes at least one (plurality in this embodiment) trench gate structure 31 formed on the first main surface 17 in the device region 22.
  • the plurality of trench gate structures 31 are formed in a strip shape extending in the first direction X in a plan view, and are formed at intervals in the second direction Y.
  • the plurality of trench gate structures 31 are formed in a striped shape extending in the first direction X in a plan view.
  • Each trench gate structure 31 is in contact with the drift layer 24.
  • Each trench gate structure 31 is formed at intervals from the bottom of the drift layer 24 to the first main surface 17 side, and faces the base layer 25 with a part of the drift layer 24 interposed therebetween.
  • the plurality of trench gate structures 31 are formed with a predetermined pitch PT.
  • the pitch PT is the distance between two adjacent trench gate structures 31.
  • the pitch PT may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the pitch PT is 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 4 ⁇ m or less, or 4 ⁇ m or more and 5 ⁇ m or less. It may be.
  • the plurality of trench gate structures 31 include a gate trench 32, a gate insulating layer 33, and a gate electrode 34, respectively.
  • the gate trench 32 is dug down from the first main surface 17 to the second main surface 18.
  • the gate trench 32 has a side wall 35 and a bottom wall 36.
  • the side wall 35 and the bottom wall 36 may be collectively referred to as an “inner wall”.
  • the side wall 35 and the bottom wall 36 are located in the drift layer 24.
  • the side wall 35 extends along the normal direction Z.
  • the absolute value of the angle formed by the side wall 35 with the first main surface 17 in the semiconductor chip 15 may be 90 ° or more and 95 ° or less (for example, about 91 °).
  • the gate trench 32 may be formed in a tapered shape in which the opening width narrows toward the bottom wall 36 side.
  • the side wall 35 may be formed perpendicular to the first main surface 17.
  • the bottom wall 36 is formed in a curved shape toward the second main surface 18.
  • the bottom wall 36 may be formed parallel to the first main surface 17.
  • the gate trench 32 may have a depth D of 0.1 ⁇ m or more and 20 ⁇ m or less.
  • the depth D is 0.1 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 6 ⁇ m or less, 6 ⁇ m or more and 8 ⁇ m or less, 8 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, or 15 ⁇ m or more and 20 ⁇ m or less. You may.
  • the gate trench 32 may have an opening width W of 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the opening width W is 0.1 ⁇ m or more and 0.5 ⁇ m or more, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or more, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or more, or 2.5 ⁇ m or more and 3 ⁇ m or less. It may be.
  • the opening width W is preferably depth D or less.
  • the aspect ratio D / W of the gate trench 32 may be 1 or more and 20 or less.
  • the aspect ratio D / W is the ratio of the depth D to the opening width W.
  • Aspect ratio D / W is 1 or more 2 or less, 2 or more 4 or less, 4 or more 6 or less, 6 or more 8 or less, 8 or more 10 or less, 10 or more 12 or less, 12 or more 14 or less, 14 or more 16 or less, 16 or more 18 The following, or 18 or more and 20 or less may be used.
  • the gate insulating layer 33 is formed in a film shape on the inner wall of the gate trench 32.
  • the gate insulating layer 33 contains at least one of silicon oxide, silicon nitride, aluminum oxide, zirconium oxide and tantalum oxide.
  • the gate insulating layer 33 is preferably made of silicon oxide.
  • the gate insulating layer 33 is formed in the entire inner wall of the gate trench 32, and partitions the recess space in the gate trench 32.
  • the gate insulating layer 33 includes an exposed portion exposed from the first main surface 17.
  • the exposed portion of the gate insulating layer 33 may be formed flush with the first main surface 17.
  • the exposed portion of the gate insulating layer 33 may be a ground surface.
  • the thickness of the gate insulating layer 33 may be 10 nm or more and 300 nm or less with respect to the normal direction of the inner wall of the gate trench 32.
  • the thickness of the gate insulating layer 33 is 10 nm or more and 25 nm or less, 25 nm or more and 50 nm or less, 50 nm or more and 75 nm or less, 75 nm or more and 100 nm or less, 100 nm or more and 150 nm or less, 150 nm or more and 200 nm or less, 200 nm or more and 250 nm or less, or 250 nm or more and 300 nm or less. It may be.
  • the gate electrode 34 is embedded in the gate trench 32 with the gate insulating layer 33 interposed therebetween. Specifically, the gate electrode 34 is embedded in the recess space partitioned by the gate insulating layer 33 in the gate trench 32. The gate electrode 34 forms the gate G of the MISFET 2 (see FIG. 1).
  • the gate electrode 34 includes an exposed portion exposed from the first main surface 17.
  • the exposed portion of the gate electrode 34 may be formed flush with the first main surface 17.
  • the exposed portion of the gate electrode 34 may be a ground surface.
  • the gate electrode 34 preferably contains conductive polysilicon.
  • the conductive polysilicon may be p-type polysilicon or n-type polysilicon.
  • the gate electrode 34 preferably contains n-type polysilicon.
  • the gate electrode 34 may contain a metal material such as tungsten (W), copper (Cu), or aluminum (Al).
  • the semiconductor device 1 further includes at least one trench contact structure 37 formed on the first main surface 17 at the peripheral edge of the device region 22.
  • the semiconductor device 1 includes a plurality of (two in this form) trench contact structures 37.
  • One trench contact structure 37 extends in a direction intersecting (specifically, orthogonally) with the plurality of trench gate structures 31 and is connected to one end of the plurality of trench gate structures 31.
  • the other trench contact structure 37 extends in a direction intersecting (specifically, orthogonally) with the plurality of trench gate structures 31 and is connected to the other end of the plurality of trench gate structures 31.
  • the plurality of trench contact structures 37 include a gate trench 32, a gate insulating layer 33, and a gate electrode 34, respectively.
  • the gate trench 32, the gate insulating layer 33, and the gate electrode 34 of the trench contact structure 37 are integrally formed with the gate trench 32, the gate insulating layer 33, and the gate electrode 34 of the trench gate structure 31, respectively.
  • the plurality of trench contact structures 37 form a plurality of annular trench gate structures 31 having a portion extending in the first direction X and a portion extending in the second direction Y.
  • the plurality of annular trench gate structures 31 are connected to each other so that the portions extending in the first direction X are integrated with each other.
  • the plurality of trench contact structures 37 can be regarded as forming portions extending in the second direction Y of the annular trench gate structure 31.
  • one ladder-shaped trench gate structure 31 is formed in a plan view.
  • the semiconductor device 1 includes at least one (s) of p-type channel regions 40 formed in the drift layer 24 so as to cover the side wall 35 of the trench gate structure 31.
  • Each channel region 40 forms a channel CH of the MISFET 2 in a portion along the side wall 35 of the trench gate structure 31.
  • the p-type impurity concentration in the channel region 40 may be 1 ⁇ 10 14 cm -3 or more and 1 ⁇ 10 18 cm -3 or less.
  • the plurality of channel regions 40 are formed at intervals in the first direction X in a plan view, and are formed in a band shape extending in the second direction Y, respectively.
  • the plurality of channel regions 40 are formed in a striped shape extending in the second direction Y in a plan view.
  • the plurality of channel regions 40 intersect (specifically, orthogonally) the plurality of trench gate structures 31.
  • the plurality of channel regions 40 are formed at intervals in the first direction X in the region between two trench gate structures 31 adjacent to each other.
  • Each channel region 40 extends from the first main surface 17 toward the bottom of the drift layer 24, and has a bottom portion located on the bottom side of the drift layer 24 with respect to the bottom wall 36 of the trench gate structure 31.
  • the bottom of each channel region 40 is connected to the base layer 25 in this form.
  • each channel region 40 is electrically connected to the base layer 25. That is, a reference voltage is applied to the channel region 40 via the base layer 25.
  • Each channel region 40 further covers the bottom wall 36 of the trench gate structure 31.
  • Each channel region 40 forms a channel CH of the MISFET 2 in a portion along the bottom wall 36 of the trench gate structure 31.
  • the channel length of the channel CH is increased by increasing the area of the side wall 35 of the trench gate structure 31. Therefore, deeply forming the trench gate structure 31 is effective in increasing the channel length of the MISFET 2.
  • Each channel region 40 is formed by introducing p-type impurities into the drift layer 24.
  • Each channel region 40 may have a trench formed in the drift layer 24 and a trench structure including p-type polysilicon embedded in the trench.
  • the semiconductor device 1 includes an n + type first source / drain region 41 and an n + type second source / drain region 42 formed in the drift layer 24.
  • the first source / drain region 41 and the second source / drain region 42 are each composed of a region in which the source region and the drain region are integrated.
  • the first source / drain region 41 forms the first source / drain SD1 of the MISFET 2 (see FIG. 1).
  • the second source / drain region 42 forms the second source / drain SD2 of the MISFET 2 (see FIG. 1).
  • the first source / drain region 41 and the second source / drain region 42 each have an n-type impurity concentration that exceeds the n-type impurity concentration of the drift layer 24.
  • the concentration of n-type impurities in the first source / drain region 41 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the concentration of n-type impurities in the second source / drain region 42 may be 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the n-type impurity concentration in the second source-drain region 42 is preferably equal to the n-type impurity concentration in the first source-drain region 41.
  • the first source / drain region 41 and the second source / drain region 42 are formed in the drift layer 24 at intervals along the side wall 35 of the trench gate structure 31 so as to face each other with the channel region 40 in between.
  • a plurality of first source / drain regions 41 and a plurality of second source / drain regions 42 are formed in the drift layer 24.
  • the plurality of first source / drain regions 41 are formed at intervals in the first direction X in the region between two adjacent trench gate structures 31.
  • the plurality of first source / drain regions 41 face each other in the second direction Y with the trench gate structure 31 interposed therebetween. That is, the plurality of first source / drain regions 41 are formed at intervals in the second direction Y in such a manner that they are arranged alternately with the plurality of trench gate structures 31 with respect to the second direction Y.
  • the plurality of first source / drain regions 41 are arranged in a matrix in a plan view with an interval in the first direction X and the second direction Y.
  • Each first source / drain region 41 is formed at intervals from each channel region 40, and faces each channel region 40 with a part of the drift layer 24 interposed therebetween.
  • Each first source / drain region 41 is formed at intervals from each trench gate structure 31 and faces each trench gate structure 31 with a part of the drift layer 24 interposed therebetween.
  • each first source / drain region 41 is formed in a region on the first main surface 17 side with respect to the bottom of the drift layer 24.
  • the bottom of each first source / drain region 41 may be formed at a depth between the bottom of the drift layer 24 and the bottom wall 36 of the trench gate structure 31.
  • the bottom of each first source / drain region 41 may be formed at a depth position between the first main surface 17 and the bottom wall 36 of the trench gate structure 31. From the viewpoint of increasing the channel length of the channel CH, it is preferable that each first source / drain region 41 is formed with a thickness that crosses at least an intermediate portion of each trench gate structure 31.
  • the plurality of second source / drain regions 42 are formed at intervals in the first direction X in the region between two adjacent trench gate structures 31. Specifically, the plurality of second source / drain regions 42 are formed alternately with the plurality of first source / drain regions 41 at intervals in the first direction X so as to sandwich one channel region 40.
  • the plurality of second source / drain regions 42 face each other in the second direction Y with the trench gate structure 31 interposed therebetween. That is, the plurality of second source / drain regions 42 are formed at intervals in the second direction Y in such a manner that they are arranged alternately with the plurality of trench gate structures 31. As a result, the plurality of second source / drain regions 42 are arranged in a matrix in a plan view with an interval in the first direction X and the second direction Y.
  • Each second source / drain region 42 is formed at intervals from each channel region 40, and faces each channel region 40 with a part of the drift layer 24 interposed therebetween.
  • Each second source / drain region 42 is formed at intervals from each trench gate structure 31 and faces each trench gate structure 31 with a part of the drift layer 24 interposed therebetween.
  • each second source / drain region 42 is formed in a region on the first main surface 17 side with respect to the bottom of the drift layer 24.
  • the bottom of each second source / drain region 42 may be formed at a depth between the bottom of the drift layer 24 and the bottom wall 36 of the trench gate structure 31.
  • the bottom of each second source / drain region 42 may be formed at a depth position between the first main surface 17 and the bottom wall 36 of the trench gate structure 31.
  • each second source / drain region 42 is formed with a thickness that crosses at least the intermediate portion of each trench gate structure 31.
  • Each second source / drain region 42 is preferably formed to have a thickness equal to the thickness of each first source / drain region 41.
  • the semiconductor device 1 includes a first pn junction 43.
  • the first pn junction 43 forms the first body diode 4 of the MISFET 2.
  • the first pn junction 43 is formed in the region between the channel region 40 and the first source / drain region 41.
  • the first pin junction 43 has a first pin junction (p-intrinsic-n junction portion) having a channel region 40 as a P layer, a drift layer 24 as an I layer (Intrinsic layer), and a first source / drain region 41 as an N layer. ) May be.
  • the semiconductor device 1 includes a second pn junction 44.
  • the second pn junction 44 forms the second body diode 5 of the MISFET 2. That is, the second pn junction 44 forms a diode pair 3 with the first pn junction 43.
  • the second pn junction 44 is formed in the region between the channel region 40 and the second source / drain region 42.
  • the second pn junction 44 is reverse-biased to the first pn junction 43 via the channel region 40.
  • the second pin junction 44 may be a second pin junction having a channel region 40 as a P layer, a drift layer 24 as an I layer, and a second source / drain region 42 as an N layer.
  • the channel region 40, the plurality of first source / drain regions 41, and the plurality of second source / drain regions 42 are formed in the regions partitioned by the annular trench gate structure 31, respectively.
  • the channel CH of the MISFET 2 can be formed in the region partitioned by the annular trench gate structure 31. Therefore, since the current path of the MISFET 2 can be limited to the region partitioned by the annular trench gate structure 31, the leakage current can be suppressed.
  • FIG. 12 is a schematic cross-sectional view of the structure of the base wiring 56.
  • FIG. 13 is a schematic cross-sectional view of the structure of the gate wiring 57.
  • FIG. 14 is a schematic cross-sectional view of the structure of the first source / drain wiring 58.
  • FIG. 15 is a schematic cross-sectional view of the structure of the second source / drain wiring 59. 12 to 15 do not show a cross section of a specific portion in the semiconductor device 1.
  • the insulating layer 16 has a laminated structure in which a plurality of insulating layers are laminated.
  • the number of layers of the insulating layer is arbitrary and is not limited to a specific number of layers.
  • the insulating layer 16 includes a first insulating layer 51, a second insulating layer 52, a third insulating layer 53, a fourth insulating layer 54, and a fifth insulating layer 55.
  • the first to fourth insulating layers 51 to 54 preferably contain an inorganic insulator.
  • the first to fourth insulating layers 51 to 54 may contain silicon oxide or silicon nitride.
  • the first to third insulating layers 51 to 53 each contain silicon oxide in this form.
  • the fourth insulating layer 54 preferably contains an insulating material different from that of the first to third insulating layers 51 to 53.
  • the fourth insulating layer 54 contains silicon nitride in this form.
  • the uppermost fifth insulating layer 55 preferably contains an insulating material different from that of the first to fourth insulating layers 51 to 54.
  • the uppermost fifth insulating layer 55 preferably contains an organic insulator.
  • the fifth insulating layer 55 may contain polyimide, polyamide or polybenzoxazole as an example of an organic insulator.
  • the fourth insulating layer 54 and the fifth insulating layer 55 form the uppermost layer of the insulating layer 16 and are formed as a protective layer against the lower layer structure.
  • the fourth insulating layer 54 is also referred to as a passivation layer.
  • the semiconductor device 1 includes a base wiring 56, a gate wiring 57, a first source / drain wiring 58, and a second source / drain wiring 59 formed in the insulating layer 16.
  • the base wiring 56 is selectively routed in the insulating layer 16 to electrically connect the base terminal 6 and the channel region 40 (base layer 25).
  • the base wiring 56 transmits the reference voltage (for example, the ground voltage) applied to the base terminal 6 to the base layer 25 and the channel region 40.
  • the base wiring 56 includes a first lower wiring 61, a first intermediate wiring 62, a first upper wiring 63, a first lower via electrode 64, and a first upper via electrode 65.
  • the first lower wiring 61 is selectively formed on the first insulating layer 51.
  • the first intermediate wiring 62 is selectively formed on the second insulating layer 52.
  • the first upper wiring 63 is selectively formed on the third insulating layer 53.
  • the first lower wiring 61, the first intermediate wiring 62, and the first upper wiring 63 may include at least one of a pure Al layer, a pure Cu layer, an AlCu layer, an AlSi layer, and an AlSiCu layer, respectively.
  • the first lower via electrode 64 is embedded in the first insulating layer 51, and electrically connects an arbitrary region of the channel region 40 and the first lower wiring 61.
  • a plurality of first lower via electrodes 64 may be connected to the channel region 40 in any region of the semiconductor chip 15. For example, if part of the channel region 40 is pulled out to the outer region 23, one or more first lower via electrodes 64 are electrically connected to the channel region 40 (base layer 25) in the outer region 23. You may be.
  • the first lower via electrode 64 includes a main body layer 66 and a barrier layer 67.
  • the main body layer 66 is embedded in the first insulating layer 51.
  • the main body layer 66 may include a W layer or a Cu layer.
  • the barrier layer 67 is interposed between the first insulating layer 51 and the main body layer 66.
  • the barrier layer 67 may include at least one of a Ti layer and a TiN layer.
  • the first upper via electrode 65 is embedded in the second insulating layer 52, and electrically connects an arbitrary region of the first intermediate wiring 62 and an arbitrary region of the first upper wiring 63.
  • the first upper via electrode 65 includes a main body layer 66 and a barrier layer 67, similarly to the first lower via electrode 64.
  • the gate wiring 57 is selectively routed in the insulating layer 16 to electrically connect the gate terminal 7 and the gate electrode 34.
  • the gate wiring 57 transmits the gate voltage VG applied to the gate terminal 7 to the gate electrode 34.
  • the gate wiring 57 includes a second lower wiring 71, a second intermediate wiring 72, a second upper wiring 73, a second lower via electrode 74, and a second upper via electrode 75.
  • the second lower wiring 71 is selectively formed on the first insulating layer 51.
  • the second intermediate wiring 72 is selectively formed on the second insulating layer 52.
  • the second upper wiring 73 is selectively formed on the third insulating layer 53.
  • the second lower wiring 71, the second intermediate wiring 72, and the second upper wiring 73 may include at least one of a pure Al layer, a pure Cu layer, an AlCu layer, an AlSi layer, and an AlSiCu layer, respectively.
  • the second lower via electrode 74 is embedded in the first insulating layer 51 and electrically connects the gate electrode 34 and the second lower wiring 71.
  • the second lower via electrode 74 is electrically connected to the gate electrode 34 of the trench contact structure 37.
  • the second lower via electrode 74 may be electrically connected to the gate electrode 34 of the trench gate structure 31.
  • FIG. 13 shows an example in which a plurality of second lower via electrodes 74 are connected to the gate electrode 34 of the trench gate structure 31 for convenience of explanation.
  • the second lower via electrode 74 includes a main body layer 66 and a barrier layer 67 like the first lower via electrode 64.
  • the second upper via electrode 75 is embedded in the second insulating layer 52, and electrically connects an arbitrary region of the second intermediate wiring 72 and an arbitrary region of the second upper wiring 73.
  • the second upper via electrode 75 includes a main body layer 66 and a barrier layer 67 like the second lower via electrode 74.
  • the first source / drain wiring 58 is selectively routed in the insulating layer 16 to electrically connect the first source / drain terminal 8 and the first source / drain region 41.
  • the first source / drain wiring 58 transmits the current I from the first source / drain terminal 8 to the first source / drain region 41, or transmits the current I from the first source / drain region 41 to the first source / drain terminal 8.
  • the first source / drain wiring 58 includes a third lower wiring 81, a third intermediate wiring 82, a third upper wiring 83, a third lower via electrode 84, and a third upper via electrode 85.
  • the third lower wiring 81 is selectively formed on the first insulating layer 51.
  • the third intermediate wiring 82 is selectively formed on the second insulating layer 52.
  • the third upper wiring 83 is selectively formed on the third insulating layer 53.
  • the third lower wiring 81, the third intermediate wiring 82, and the third upper wiring 83 may include at least one of a pure Al layer, a pure Cu layer, an AlCu layer, an AlSi layer, and an AlSiCu layer, respectively.
  • the third lower via electrode 84 is embedded in the first insulating layer 51, and electrically connects the first source / drain region 41 and the third lower wiring 81.
  • the plurality of third lower via electrodes 84 are electrically connected to the corresponding first source / drain regions 41, respectively.
  • the third lower via electrode 84 includes a main body layer 66 and a barrier layer 67 like the first lower via electrode 64.
  • the third upper via electrode 85 is embedded in the second insulating layer 52, and electrically connects an arbitrary region of the third intermediate wiring 82 and an arbitrary region of the third upper wiring 83.
  • the third upper via electrode 85 includes a main body layer 66 and a barrier layer 67 like the third lower via electrode 84.
  • the first source / drain wiring 58 may include a plurality of third lower wirings 81.
  • the plurality of third lower wirings 81 are formed at intervals in the first direction X, and are formed in a strip shape extending in the second direction Y so as to cross the plurality of trench gate structures 31.
  • Each third lower wiring 81 is formed on a plurality of first source / drain regions 41.
  • Each third lower wiring 81 is electrically connected to a plurality of first source / drain regions 41 located directly below the third lower wiring 81.
  • the second source / drain wiring 59 is selectively routed in the insulating layer 16 to electrically connect the second source / drain terminal 9 and the second source / drain region 42.
  • the second source / drain wiring 59 transmits the current I from the second source / drain terminal 9 to the second source / drain region 42, or transmits the current I from the second source / drain region 42 to the second source / drain terminal 9.
  • the second source / drain wiring 59 includes a fourth lower wiring 91, a fourth intermediate wiring 92, a fourth upper wiring 93, a fourth lower via electrode 94, and a fourth upper via electrode 95.
  • the fourth lower wiring 91 is selectively formed on the first insulating layer 51.
  • the fourth intermediate wiring 92 is selectively formed on the second insulating layer 52.
  • the fourth upper wiring 93 is selectively formed on the third insulating layer 53.
  • the fourth lower wiring 91, the fourth intermediate wiring 92, and the fourth upper wiring 93 may include at least one of a pure Al layer, a pure Cu layer, an AlCu layer, an AlSi layer, and an AlSiCu layer, respectively.
  • the fourth lower via electrode 94 is embedded in the first insulating layer 51 and electrically connects the second source / drain region 42 and the fourth lower wiring 91.
  • the plurality of fourth lower via electrodes 94 are electrically connected to the corresponding second source / drain regions 42, respectively.
  • the fourth lower via electrode 94 includes a main body layer 66 and a barrier layer 67 like the first lower via electrode 64.
  • the fourth upper via electrode 95 is embedded in the second insulating layer 52, and electrically connects an arbitrary region of the fourth intermediate wiring 92 and an arbitrary region of the fourth upper wiring 93.
  • the fourth upper via electrode 95 includes a main body layer 66 and a barrier layer 67 like the fourth lower via electrode 94.
  • the second source / drain wiring 59 may include a plurality of fourth lower wiring 91.
  • the plurality of fourth lower wiring 91s are formed at intervals in the first direction X, and are formed in a strip shape extending in the second direction Y so as to cross the plurality of trench gate structures 31.
  • the plurality of fourth lower wirings 91 are arranged along the plurality of third lower wirings 81 and the first direction X of the first source / drain wiring 58 according to the arrangement of the first source / drain area 41 and the second source / drain area 42. It is formed in an alternating arrangement.
  • Each fourth lower wiring 91 is formed on a plurality of second source / drain regions 42.
  • Each of the fourth lower wiring 91 is electrically connected to a plurality of second source / drain regions 42 located directly below the fourth lower wiring 91.
  • the base terminal 6, the gate terminal 7, the first source / drain terminal 8 and the second source / drain terminal 9 are formed on the fifth insulating layer 55, respectively.
  • the base terminal 6, the gate terminal 7, the first source / drain terminal 8 and the second source / drain terminal 9 penetrate a part of the insulating layer 16 (the fourth insulating layer 54 and the fifth insulating layer 55).
  • the base terminal 6 is electrically connected to the first upper wiring 63 of the base wiring 56.
  • the gate terminal 7 is electrically connected to the second upper wiring 73 of the gate wiring 57.
  • the first source / drain terminal 8 is electrically connected to the third upper wiring 83 of the first source / drain wiring 58.
  • the second source / drain terminal 9 is electrically connected to the fourth upper wiring 93 of the second source / drain wiring 59.
  • the base terminal 6, the gate terminal 7, the first source / drain terminal 8 and the second source / drain terminal 9 include a base electrode layer 96 and a low melting point metal layer 97, respectively.
  • the base electrode layer 96 is formed in the pad opening 98 that penetrates a part of the insulating layer 16 (the fourth insulating layer 54 and the fifth insulating layer 55).
  • the base electrode layer 96 includes an overlapping portion drawn from the pad opening 98 to the insulating main surface 20 of the insulating layer 16.
  • the base electrode layer 96 may include at least one of a Ti layer, a TiN layer, a Cu layer, an Au layer, a Ni layer, and an Al layer.
  • the low melting point metal layer 97 is formed on the base electrode layer 96.
  • the low melting point metal layer 97 covers the overlapping portion of the base electrode layer 96.
  • the low melting point metal layer 97 projects hemispherically from the main insulating surface 20.
  • the low melting point metal layer 97 may contain solder.
  • the semiconductor device 1 includes the semiconductor chip 15, the drift layer 24, the trench gate structure 31, the channel region 40, the first source / drain region 41, and the second source / drain region 42.
  • the drift layer 24 is formed on the surface layer portion of the first main surface 17 of the semiconductor chip 15.
  • the trench gate structure 31 is formed on the first main surface 17 so as to be in contact with the drift layer 24.
  • the channel region 40 is formed in the drift layer 24 so as to cover the side wall 35 of the trench gate structure 31.
  • the first source / drain region 41 and the second source / drain region 42 are formed in the drift layer 24 at intervals along the side wall 35 of the trench gate structure 31 so as to face each other with the channel region 40 interposed therebetween. ..
  • the channel CH of the MISFET 2 is formed in the region along the side wall 35 of the trench gate structure 31.
  • an electric current can flow along the side wall 35 of the trench gate structure 31. Therefore, since the current path can be increased, the current capacity can be improved.
  • the channel region 40 further covers the bottom wall 36 of the trench gate structure 31.
  • the channel CH of the MISFET 2 is also formed in the region along the bottom wall 36 of the trench gate structure 31. Thereby, the current capacity can be further improved.
  • FIG. 16 is a corresponding diagram of FIG. 5, and is a perspective sectional view of a main part showing the semiconductor device 101 according to the second embodiment of the present invention.
  • the semiconductor device 1 includes a first source / drain region 41 and a second source / drain region 42, which are composed of impurity regions, respectively.
  • the semiconductor device 101 includes a first source / drain region 41 and a second source / drain region 42, which are made of a metal material instead of the impurity region.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the first source / drain region 41 and the second source / drain region 42 have a trench electrode structure including a trench 102 and a metal electrode 103, respectively.
  • the trench 102 is formed by digging the first main surface 17 toward the second main surface 18.
  • the trench 102 exposes the drift layer 24.
  • the bottom of the trench 102 is formed in a region on the first main surface 17 side with respect to the bottom of the drift layer 24.
  • the bottom of the trench 102 may be formed at a depth position between the bottom of the drift layer 24 and the bottom wall 36 of the trench gate structure 31.
  • the bottom of the trench 102 may be formed at a depth position between the first main surface 17 and the bottom wall 36 of the trench gate structure 31.
  • the trench 102 is preferably formed with a thickness that crosses at least the intermediate portion of each trench gate structure 31.
  • the metal electrode 103 is embedded in the trench 102.
  • the metal electrode 103 is electrically connected to the drift layer 24 in the trench 102.
  • the metal electrode 103 may include a main body layer 104 and a barrier layer 105.
  • the main body layer 104 is embedded in the trench 102.
  • the main body layer 104 may include at least one of a W layer, a pure Al layer, a pure Cu layer, an AlCu layer, an AlSi layer, and an AlSiCu layer, respectively.
  • the barrier layer 105 is interposed between the drift layer 24 and the main body layer 104.
  • the barrier layer 105 may include at least one of a Ti layer and a TiN layer.
  • the first source / drain region 41 may also serve as the third lower via electrode 84 according to the first embodiment.
  • the second source / drain region 42 may also serve as the fourth lower via electrode 94 according to the first embodiment.
  • the semiconductor device 101 can also exert the same effect as the effect described for the semiconductor device 1.
  • the present invention can be implemented in still other forms.
  • the first conductive type is n type and the second conductive type is p type
  • the first conductive type may be p type
  • the second conductive type may be n type.
  • the specific configuration in this case can be obtained by replacing the n-type region with the p-type region and replacing the p-type region with the n-type region in the above description and the accompanying drawings.
  • the semiconductor chip 15 made of silicon is adopted in each of the above-described embodiments.
  • the semiconductor chip 15 made of a wide bandgap semiconductor may be adopted in each of the above-described embodiments.
  • the semiconductor chip 15 may be made of SiC (silicon carbide) as an example of a wide bandgap semiconductor.
  • the semiconductor chip 15 may be made of a SiC single crystal composed of hexagonal crystals.
  • the SiC single crystal composed of hexagonal crystals has a plurality of polytypes including 2H (Hexagonal) -SiC single crystal, 4H-SiC single crystal and 6H-SiC single crystal, depending on the period of the atomic arrangement.
  • the semiconductor chip 15 is preferably made of a 4H-SiC single crystal among a plurality of types of polytypes.
  • the first main surface 17 is formed by the (0001) plane (silicon surface) of the SiC single crystal
  • the second main surface 18 is formed by the (000-1) plane (carbon surface) of the SiC single crystal.
  • the first main surface 17 may be formed by the (000-1) surface
  • the second main surface 18 may be formed by the (0001) surface.
  • the (0001) and (000-1) planes of a SiC single crystal are referred to as the c-plane.
  • the normal direction Z of the c-plane of the SiC single crystal is referred to as the c-axis ([0001] direction).
  • the first main surface 17 may have an off angle inclined at a predetermined angle in a predetermined off direction with respect to the c surface of the SiC single crystal.
  • the off direction is preferably the [11-20] direction of the SiC single crystal.
  • the off angle may be 0 ° or more and 10 ° or less.
  • the off angle is preferably 0 ° or more and 5.0 ° or less.
  • the off angle is 0 ° or more and 1.0 ° or less, 1.0 ° or more and 2.0 ° or less, 2.0 ° or more and 3.0 ° or less, 3.0 ° or more and 4.0 ° or less, or 4. It may be set in an angle range of 0 ° or more and 5.0 ° or less.
  • the plurality of trench gate structures 31 are formed in a band shape extending along the m-axis direction of the SiC single crystal, and are formed at intervals in the a-axis direction of the SiC single crystal.
  • the plurality of trench gate structures 31 may be formed in strips extending along the a-axis direction of the SiC single crystal, and may be formed at intervals in the m-axis direction of the SiC single crystal.
  • the m-axis direction is the [1-100] direction and the [-1100] direction of the SiC single crystal.
  • the a-axis direction is the [11-20] direction and the [-1-120] direction of the SiC single crystal.
  • the semiconductor devices 1 and 101 are composed of a chip size package.
  • the semiconductor devices 1 and 101 do not necessarily have to consist of a chip size package.
  • the semiconductor devices 1, 101 may be redesigned to an appropriate form so that they can be incorporated into various semiconductor packages.
  • Semiconductor packages include SOP (Small Outline Package), TO (Transistor Outline), QFN (Quad For Non Lead Package), DFP (Dual Flat Package), DIP (Dual Inline Package), QFP (Quad Flat Package), SIP (Quad Flat Package). Single Inline Package), SOJ (Small Outline J-leaded Package), or various forms similar to these are exemplified.
  • a semiconductor chip having a main surface, a first conductive type drift layer formed on the surface layer portion of the main surface, a trench gate structure formed on the main surface so as to be in contact with the drift layer, and the above.
  • a second conductive type channel region formed in the drift layer so as to cover the side wall of the trench gate structure and the drift layer along the side wall of the trench gate structure so as to face each other across the channel region.
  • a semiconductor device including a first source-drain region and a second source-drain region formed at intervals in the regions.
  • a first pn junction formed in a region between the channel region and the first source / drain region, and a region between the channel region and the second source / drain region are formed through the channel region.
  • the trench gate structure extends in a strip shape in a plan view, and a plurality of the channel regions are formed at intervals along the trench gate structure, and a plurality of the first source / drain regions and a plurality of the first source / drain regions are formed. 2. The semiconductor device according to any one of A1 to A6, wherein the source / drain regions are alternately formed along the trench gate structure so as to sandwich one of the channel regions.
  • a plurality of the trench gate structures are formed at intervals, and the channel region, the first source / drain region, and the second source / drain region are located in a region between the plurality of trench gate structures.
  • the trench gate structure is formed in an annular shape in a plan view, and the channel region, the first source / drain region, and the second source / drain region are formed in a region surrounded by the trench gate structure.
  • the semiconductor device according to any one of A1 to A8.
  • A20 The semiconductor device according to any one of A1 to A19, which comprises a chip size package.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

半導体装置は、主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト層と、前記ドリフト層に接するように前記主面に形成されたトレンチゲート構造と、前記トレンチゲート構造の側壁を被覆するように前記ドリフト層に形成された第２導電型のチャネル領域と、前記チャネル領域を挟んで互いに対向するように、前記ドリフト層において前記トレンチゲート構造の側壁に沿う領域に間隔を空けて形成された第１ソースドレイン領域および第２ソースドレイン領域と、を含む。

Description

半導体装置
　本発明は、ソースおよびドレインが一体となったコモンソースドレイン型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置に関する。
　特許文献１は、コモンソースドレイン型のＭＩＳＦＥＴの一例としての縦ゲート型のＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置を開示している。この半導体装置は、ｐ型半導体層（半導体チップ）、トレンチゲート構造、複数のｎ型ドリフト層および複数のｎ型ソースドレイン領域を含む。
　トレンチゲート構造は、ｐ型半導体層の主面に形成されている。複数のｎ型ドリフト層は、ｐ型半導体層の主面の表層部においてトレンチゲート構造の両側にそれぞれ形成されている。複数のｎ型ソースドレイン領域は、複数のドリフト層の表層部にそれぞれ形成されている。ＭＯＳトランジスタのチャネルは、トレンチゲート構造の底部に沿う領域に形成される。
米国特許出願公開第２００７／０１４５４７４号明細書
　本発明の一実施形態は、コモンソースドレイン型のＭＩＳＦＥＴを備えた構造において、電流能力を向上できる半導体装置を提供する。
　本発明の一実施形態は、主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト層と、前記ドリフト層に接するように前記主面に形成されたトレンチゲート構造と、前記トレンチゲート構造の側壁を被覆するように前記ドリフト層に形成された第２導電型のチャネル領域と、前記チャネル領域を挟んで互いに対向するように、前記ドリフト層において前記トレンチゲート構造の側壁に沿う領域に間隔を空けて形成された第１ソースドレイン領域および第２ソースドレイン領域と、を含む、半導体装置を提供する。
　この半導体装置によれば、トレンチゲート構造の側壁に沿って電流を流すことができる。よって、電流経路を増加させることができるから、電流能力を向上できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置を示す回路図である。 図２は、図１に示す半導体装置の斜視図である。 図３は、図２に示す半導体装置の平面図である。 図４は、半導体チップの構造を示す平面図である。 図５は、半導体チップの構造を示す要部斜視断面図である。 図６は、図５から半導体チップの上の構造物を除いた要部斜視断面図である。 図７は、図５に示す半導体チップの平面図である。 図８は、図７に示すVIII-VIII線に沿う断面図である。 図９は、図７に示すIX-IX線に沿う断面図である。 図１０は、図７に示すX-X線に沿う断面図である。 図１１は、図７に示すXI-XI線に沿う断面図である。 図１２は、ベース配線の構造を概略断面図である。 図１３は、ゲート配線の構造を概略断面図である。 図１４は、第１ソースドレイン配線の構造を概略断面図である。 図１５は、第２ソースドレイン配線の構造を概略断面図である。 図１６は、図５の対応図であって、本発明の第２実施形態に係る半導体装置を示す要部斜視断面図である。
　図１は、本発明の第１実施形態に係る半導体装置１を示す回路図である。
　半導体装置１は、コモンソースドレイン型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２を含む。ＭＩＳＦＥＴ２は、ベースＢ、ゲートＧ、第１ソースドレインＳＤ１および第２ソースドレインＳＤ２を含む。第１ソースドレインＳＤ１および第２ソースドレインＳＤ２は、ソースおよびドレインを兼ねている。
　ベースＢには、回路動作の基準となる基準電圧（たとえばグランド電圧）が印加される。ゲートＧには、ベースＢを基準としたゲート電圧ＶＧが印加される。ゲートＧは、第１ソースドレインＳＤ１および第２ソースドレインＳＤ２の間を流れる電流Ｉの導通および遮断を制御する。第１ソースドレインＳＤ１には、第１ソースドレイン電圧ＶＳＤ１（第１電圧）が印加される。第２ソースドレインＳＤ２には、第１ソースドレイン電圧ＶＳＤ１とは異なる第２ソースドレイン電圧ＶＳＤ２（第２電圧）が印加される。
　半導体装置１は、第１ソースドレインＳＤ１および第２ソースドレインＳＤ２に接続されたダイオード対３をさらに含む。ダイオード対３は、ＭＩＳＦＥＴ２のオフ状態において第１ソースドレインＳＤ１および第２ソースドレインＳＤ２の間を流れる電流Ｉを規制（遮断）する。
　ダイオード対３は、具体的には、互いに逆バイアス接続された第１ボディダイオード４第２ボディダイオード５を含む。第１ボディダイオード４および第２ボディダイオード５は、アノードおよびカソードをそれぞれ含む。
　第１ボディダイオード４のアノードは、ベースＢに接続されている。第１ボディダイオード４のカソードは、第１ソースドレインＳＤ１に接続されている。第２ボディダイオード５のアノードは、ベースＢに接続されている。第２ボディダイオード５のカソードは、第２ソースドレインＳＤ２に接続されている。
　半導体装置１は、４つの外部端子６、７、８、９を含む４端子デバイスである。外部端子６～９は、具体的には、ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９を含む。ベース端子６は、ベースＢに接続されている。ゲート端子７は、ゲートＧに接続されている。第１ソースドレイン端子８は、第１ソースドレインＳＤ１に接続されている。第２ソースドレイン端子９は、第２ソースドレインＳＤ２に接続されている。
　ＭＩＳＦＥＴ２は、第１ソースドレイン端子８および第２ソースドレイン端子９の双方向に電流Ｉを流すことができる双方向デバイスである。すなわち、第１ソースドレイン端子８が高電圧側（入力側）に接続される場合、第２ソースドレイン端子９は低電圧側（出力側）に接続される。一方、第１ソースドレイン端子８が低電圧側（出力側）に接続される場合、第２ソースドレイン端子９は高電圧側（入力側）に接続される。
　ゲート閾値電圧Ｖｔｈ以上のゲート電圧ＶＧ（Ｖｔｈ≦ＶＧ）がゲート端子７に印加された場合、第１ソースドレイン端子８および第２ソースドレイン端子９の間に電流Ｉが流れる。ゲート閾値電圧Ｖｔｈ未満のゲート電圧ＶＧ（ＶＧ＜Ｖｔｈ）がゲート端子７に印加された場合、第１ソースドレイン端子８および第２ソースドレイン端子９の間に電流Ｉは流れない。このようにして、ＭＩＳＦＥＴ２のオンオフが制御される。
　半導体装置１によれば、１つのＭＩＳＦＥＴ２によって、コモンソースドレイン型ではない２つのＭＩＳＦＥＴのドレイン同士が接続された回路が有する機能を実現できる。したがって、半導体装置１によれば、電流経路の短縮によって低オン抵抗化を図ることができる。以下、半導体装置１の具体的な構造について説明する。
　図２は、図１に示す半導体装置１の斜視図である。図３は、図２に示す半導体装置１の平面図である。以下では、半導体装置１が、チップのサイズをパッケージのサイズとして有するチップサイズパッケージからなる例について説明する。
　図２および図３を参照して、半導体装置１は、直方体形状のデバイス本体１１を含む。デバイス本体１１は、一方側の第１デバイス面１２、他方側の第２デバイス面１３、ならびに、第１デバイス面１２および第２デバイス面１３を接続するデバイス側面１４Ａ、１４Ｂ、１４Ｃ、１４Ｄを含む。デバイス側面１４Ａ～１４Ｄは、具体的には、第１デバイス側面１４Ａ、第２デバイス側面１４Ｂ、第３デバイス側面１４Ｃおよび第４デバイス側面１４Ｄを含む。
　第１デバイス面１２および第２デバイス面１３は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１デバイス面１２は、接続対象物に接続される際に当該接続対象物に対向する接続面（実装面）である。第２デバイス面１３は、接続面の反対側の非接続面（非実装面）である。接続対象物には、実装基板、電子部品、半導体パッケージのリードフレーム等が含まれてもよい。
　第１デバイス側面１４Ａおよび第２デバイス側面１４Ｂは、平面視において第１方向Ｘに延び、第１方向Ｘに交差する第２方向Ｙに対向している。第３デバイス側面１４Ｃおよび第４デバイス側面１４Ｄは、平面視において第２方向Ｙに延び、第１方向Ｘに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。
　デバイス側面１４Ａ～１４Ｄは、法線方向Ｚに沿って平面的にそれぞれ延びている。デバイス側面１４Ａ～１４Ｄは、研削痕を有する研削面であってもよい。第１デバイス側面１４Ａ（第２デバイス側面１４Ｂ）の長さは、１ｍｍ以上５ｍｍであってもよい。第３デバイス側面１４Ｃ（第４デバイス側面１４Ｄ）の長さは、１ｍｍ以上５ｍｍであってもよい。
　デバイス本体１１は、半導体チップ１５および絶縁層１６を含む積層構造を有している。半導体チップ１５は、第２デバイス面１３およびデバイス側面１４Ａ～１４Ｄの一部を形成している。絶縁層１６は、第１デバイス面１２およびデバイス側面１４Ａ～１４Ｄの一部を形成している。
　半導体チップ１５は、この形態では、シリコンからなる。半導体チップ１５は、直方体形状に形成されている。半導体チップ１５は、一方側の第１主面１７、他方側の第２主面１８、ならびに、第１主面１７および第２主面１８を接続する側面１９Ａ、１９Ｂ、１９Ｃ、１９Ｄを含む。側面１９Ａ～１９Ｄは、具体的には、第１側面１９Ａ、第２側面１９Ｂ、第３側面１９Ｃおよび第４側面１９Ｄを含む。
　第１主面１７および第２主面１８は、平面視において四角形状に形成されている。第１主面１７は、研削面であってもよい。第２主面１８は、研削面であってもよい。第２主面１８は、第２デバイス面１３を形成している。側面１９Ａ～１９Ｄは、デバイス側面１４Ａ～１４Ｄの一部を形成している。
　絶縁層１６は、第１主面１７の上に形成されている。絶縁層１６は、絶縁主面２０および絶縁側面２１Ａ、２１Ｂ、２１Ｃ、２１Ｄを含む。絶縁側面２１Ａ～２１Ｄは、具体的には、第１絶縁側面２１Ａ、第２絶縁側面２１Ｂ、第３絶縁側面２１Ｃおよび第４絶縁側面２１Ｄを含む。
　絶縁主面２０は、第１主面１７に対して平行に延び、平面視において四角形状に形成されている。絶縁主面２０は、第１デバイス面１２を形成している。絶縁側面２１Ａ～２１Ｄは、デバイス側面１４Ａ～１４Ｄの一部を形成している。絶縁側面２１Ａ～２１Ｄは、絶縁主面２０の周縁から半導体チップ１５に向けて延び、側面１９Ａ～１９Ｄに連なっている。絶縁側面２１Ａ～２１Ｄは、具体的には、側面１９Ａ～１９Ｄに対して面一に形成されている。
　複数の外部端子６～９は、絶縁主面２０の上に形成されている。複数の外部端子６～９は、この形態では、第１方向Ｘおよび第２方向Ｙに間隔を空けて５行５列の行列状に配列されている。複数の外部端子６～９は、この形態では、１つのベース端子６、１つのゲート端子７、複数の第１ソースドレイン端子８および複数の第２ソースドレイン端子９を含む。
　ベース端子６は、第３行目の第１列目に配置されている。ゲート端子７は、第３行目の第５列目に配置されている。ゲート端子７は、第２方向Ｙにベース端子６に対向している。複数の第１ソースドレイン端子８は、第１行目の第１列目～第５列目および第４行目の第１列目～第５列目に配置されている。複数の第２ソースドレイン端子９は、第２行目の第１列目～第５列目および第５行目の第１列目～第５列目に配置されている。
　第２行目に配置された複数の第２ソースドレイン端子９は、第１行目に配置された複数の第１ソースドレイン端子８と１対１対応の関係で第１方向Ｘに対向している。第５行目に配置された複数の第２ソースドレイン端子９は、第４行目に複数に配置された複数の第１ソースドレイン端子８と１対１対応の関係で第１方向Ｘに対向している。
　この形態では、第３行目の第２列目、第３列目および第４列目に、スペースがそれぞれ設けられている。各スペースには、ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９のいずれか１つが配置されていてもよい。各スペースには、電気的に開放された開放端子が配置されていてもよい。ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９の個数および配列はいずれも任意であり、図２および図３に示される個数および配列に限定されない。
　図４は、半導体チップ１５の構造を示す平面図である。図５は、半導体チップ１５の構造を示す要部斜視断面図である。図６は、図５から半導体チップ１５の上の構造物を除いた要部斜視断面図である。図７は、図５に示す半導体チップ１５の平面図である。図８は、図７に示すVIII-VIII線に沿う断面図である。図９は、図７に示すIX-IX線に沿う断面図である。図１０は、図７に示すX-X線に沿う断面図である。図１１は、図７に示すXI-XI線に沿う断面図である。
　図４を参照して、半導体チップ１５は、デバイス領域２２および外側領域２３を含む。デバイス領域２２は、アクティブ領域とも称される。デバイス領域２２は、ＭＩＳＦＥＴ２が形成された領域である。デバイス領域２２は、平面視において側面１９Ａ～１９Ｄから内方に間隔を空けて形成されている。
　デバイス領域２２は、この形態では、平面視において側面１９Ａ～１９Ｄに平行な４辺を有する四角形状に形成されている。デバイス領域２２の平面形状は任意であり、四角形状に限定されない。外側領域２３は、デバイス領域２２の外側の領域である。外側領域２３は、平面視においてデバイス領域２２の周縁に沿って帯状に延びている。外側領域２３は、具体的には、平面視においてデバイス領域２２を取り囲む無端状（この形態では四角環状）に形成されている。
　図５～図１１を参照して、半導体装置１は、半導体チップ１５の第１主面１７の表層部に形成されたｎ型（第１導電型）のドリフト層２４を含む。ドリフト層２４は、第１主面１７の表層部の全域に形成されている。ドリフト層２４は、第１主面１７および側面１９Ａ～１９Ｄの一部を形成している。ドリフト層２４のｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。
　ドリフト層２４は、第１厚さＴ１を有している。第１厚さＴ１は、５μｍ以上５０μｍ以下であってもよい。第１厚さＴ１は、５μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。ドリフト層２４は、この形態では、ｎ型のエピタキシャル層からなる。
　半導体装置１は、ドリフト層２４に対して半導体チップ１５の第２主面１８側の領域に形成されたｐ型（第２導電型）のベース層２５を含む。ベース層２５は、ＭＩＳＦＥＴ２のベースＢを形成する（図１参照）。ベース層２５は、半導体チップ１５の第２主面１８側の領域の全域に形成され、ドリフト層２４に電気的に接続されている。ベース層２５は、第２主面１８および側面１９Ａ～１９Ｄの一部を形成している。ベース層２５のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
　ベース層２５は、ドリフト層２４の第１厚さＴ１以上の第２厚さＴ２（Ｔ１≦Ｔ２）を有している。第２厚さＴ２は、５０μｍ以上５００μｍ以下であってもよい。第２厚さＴ２は、５０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、または、４００μｍ以上５００μｍ以下であってもよい。第２厚さＴ２は、第１厚さＴ１を超えていることが好ましい（Ｔ１＜Ｔ２）。ベース層２５は、この形態では、ｐ型の半導体基板からなる。
　半導体装置１は、デバイス領域２２において第１主面１７に形成された少なくとも１つ（この形態では複数）のトレンチゲート構造３１を含む。複数のトレンチゲート構造３１は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。複数のトレンチゲート構造３１は、平面視において第１方向Ｘに延びるストライプ状に形成されている。各トレンチゲート構造３１は、ドリフト層２４に接している。各トレンチゲート構造３１は、ドリフト層２４の底部から第１主面１７側に間隔を空けて形成され、ドリフト層２４の一部を挟んでベース層２５に対向している。
　複数のトレンチゲート構造３１は、所定のピッチＰＴで形成されている。ピッチＰＴは、隣り合う２つのトレンチゲート構造３１の間の距離である。ピッチＰＴは、０．５μｍ以上５μｍ以下であってもよい。ピッチＰＴは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。
　複数のトレンチゲート構造３１は、ゲートトレンチ３２、ゲート絶縁層３３およびゲート電極３４をそれぞれ含む。ゲートトレンチ３２は、第１主面１７から第２主面１８に向けて掘り下がっている。ゲートトレンチ３２は、側壁３５および底壁３６を有している。以下では、側壁３５および底壁３６を纏めて「内壁」ということがある。側壁３５および底壁３６は、ドリフト層２４内に位置している。
　側壁３５は、法線方向Ｚに沿って延びている。側壁３５が半導体チップ１５内において第１主面１７との間で成す角度の絶対値は、９０°以上９５°以下（たとえば９１°程度）であってもよい。ゲートトレンチ３２は、底壁３６側に向けて開口幅が狭まる先細り形状に形成されていてもよい。側壁３５は、第１主面１７に対して垂直に形成されていてもよい。底壁３６は、第２主面１８に向かう湾曲状に形成されている。底壁３６は、第１主面１７に対して平行に形成されていてもよい。
　ゲートトレンチ３２は、０．１μｍ以上２０μｍ以下の深さＤを有していてもよい。深さＤは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以上、８μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。
　ゲートトレンチ３２は、０．１μｍ以上３μｍ以下の開口幅Ｗを有していてもよい。開口幅Ｗは、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。
　開口幅Ｗは、深さＤ以下であることが好ましい。ゲートトレンチ３２のアスペクト比Ｄ／Ｗは、１以上２０以下であってもよい。アスペクト比Ｄ／Ｗは、開口幅Ｗに対する深さＤの比である。アスペクト比Ｄ／Ｗは、１以上２以下、２以上４以下、４以上６以下、６以上８以下、８以上１０以下、１０以上１２以下、１２以上１４以下、１４以上１６以下、１６以上１８以下、または、１８以上２０以下であってもよい。
　ゲート絶縁層３３は、ゲートトレンチ３２の内壁に膜状に形成されている。ゲート絶縁層３３は、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウムおよび酸化タンタルのうちの少なくとも１つを含む。ゲート絶縁層３３は、酸化シリコンからなることが好ましい。
　ゲート絶縁層３３は、ゲートトレンチ３２の内壁の全域に形成され、ゲートトレンチ３２内においてリセス空間を区画している。ゲート絶縁層３３は、第１主面１７から露出する露出部を含む。ゲート絶縁層３３の露出部は、第１主面１７に対して面一に形成されていてもよい。ゲート絶縁層３３の露出部は、研削面であってもよい。
　ゲートトレンチ３２の内壁の法線方向に関して、ゲート絶縁層３３の厚さは、１０ｎｍ以上３００ｎｍ以下であってもよい。ゲート絶縁層３３の厚さは、１０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上２００ｎｍ以下、２００ｎｍ以上２５０ｎｍ以下、または、２５０ｎｍ以上３００ｎｍ以下であってもよい。
　ゲート電極３４は、ゲート絶縁層３３を挟んでゲートトレンチ３２に埋設されている。ゲート電極３４は、具体的には、ゲートトレンチ３２においてゲート絶縁層３３によって区画されたリセス空間に埋設されている。ゲート電極３４は、ＭＩＳＦＥＴ２のゲートＧを形成している（図１参照）。
　ゲート電極３４は、第１主面１７から露出する露出部を含む。ゲート電極３４の露出部は、第１主面１７に対して面一に形成されていてもよい。ゲート電極３４の露出部は、研削面であってもよい。ゲート電極３４は、導電性ポリシリコンを含むことが好ましい。導電性ポリシリコンは、ｐ型ポリシリコンまたはｎ型ポリシリコンであってもよい。ゲート電極３４は、ｎ型ポリシリコンを含むことが好ましい。ゲート電極３４は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料を含んでいてもよい。
　半導体装置１は、デバイス領域２２の周縁部において第１主面１７に形成された少なくとも１つトレンチコンタクト構造３７をさらに含む。半導体装置１は、この形態では、複数（この形態では２個）のトレンチコンタクト構造３７を含む。一方のトレンチコンタクト構造３７は、複数のトレンチゲート構造３１に交差（具体的には直交）する方向に延び、複数のトレンチゲート構造３１の一端部に接続されている。他方のトレンチコンタクト構造３７は、複数のトレンチゲート構造３１に交差（具体的には直交）する方向に延び、複数のトレンチゲート構造３１の他端部に接続されている。
　複数のトレンチコンタクト構造３７は、トレンチゲート構造３１と同様に、ゲートトレンチ３２、ゲート絶縁層３３およびゲート電極３４をそれぞれ含む。トレンチコンタクト構造３７のゲートトレンチ３２、ゲート絶縁層３３およびゲート電極３４は、トレンチゲート構造３１のゲートトレンチ３２、ゲート絶縁層３３およびゲート電極３４とそれぞれ一体的に形成されている。
　すなわち、この形態では、複数のトレンチコンタクト構造３７によって、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有する複数の環状のトレンチゲート構造３１が形成されていると見なせる。複数の環状のトレンチゲート構造３１は、第１方向Ｘに延びる部分同士が一体化するように互いに連なっている。この構造において、複数のトレンチコンタクト構造３７は、環状のトレンチゲート構造３１の第２方向Ｙに延びる部分をそれぞれ形成していると見なせる。これにより、平面視において梯子状の１つのトレンチゲート構造３１が形成されている。
　半導体装置１は、トレンチゲート構造３１の側壁３５を被覆するようにドリフト層２４に形成された少なくとも１つ（この形態では複数）のｐ型のチャネル領域４０を含む。各チャネル領域４０は、トレンチゲート構造３１の側壁３５に沿う部分にＭＩＳＦＥＴ２のチャネルＣＨを形成する。チャネル領域４０のｐ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
　複数のチャネル領域４０は、平面視において第１方向Ｘに間隔を空けて形成され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のチャネル領域４０は、平面視において第２方向Ｙに延びるストライプ状に形成されている。複数のチャネル領域４０は、複数のトレンチゲート構造３１に交差（具体的には直交）している。複数のチャネル領域４０は、互いに隣り合う２つのトレンチゲート構造３１の間の領域において第１方向Ｘに間隔を空けてそれぞれ形成されている。
　各チャネル領域４０は、第１主面１７からドリフト層２４の底部に向けて延び、トレンチゲート構造３１の底壁３６に対してドリフト層２４の底部側に位置する底部を有している。各チャネル領域４０の底部は、この形態では、ベース層２５に接続されている。これにより、各チャネル領域４０は、ベース層２５に電気的に接続されている。つまり、チャネル領域４０には、ベース層２５を介して基準電圧が印加される。
　各チャネル領域４０は、トレンチゲート構造３１の底壁３６をさらに被覆している。各チャネル領域４０は、トレンチゲート構造３１の底壁３６に沿う部分にＭＩＳＦＥＴ２のチャネルＣＨを形成する。チャネルＣＨのチャネル長は、トレンチゲート構造３１の側壁３５の面積の増加によって増加する。したがって、トレンチゲート構造３１を深く形成することは、ＭＩＳＦＥＴ２のチャネル長を増加させる上で有効である。
　各チャネル領域４０は、ドリフト層２４に対するｐ型不純物の導入によって形成されている。各チャネル領域４０は、ドリフト層２４に形成されたトレンチ、および、トレンチに埋設されたｐ型ポリシリコンを含むトレンチ構造を有していてもよい。
　半導体装置１は、ドリフト層２４に形成されたｎ＋型の第１ソースドレイン領域４１およびｎ＋型の第２ソースドレイン領域４２を含む。第１ソースドレイン領域４１および第２ソースドレイン領域４２は、ソース領域およびドレイン領域が一体となった領域からそれぞれなる。第１ソースドレイン領域４１は、ＭＩＳＦＥＴ２の第１ソースドレインＳＤ１を形成している（図１参照）。第２ソースドレイン領域４２は、ＭＩＳＦＥＴ２の第２ソースドレインＳＤ２を形成している（図１参照）。
　第１ソースドレイン領域４１および第２ソースドレイン領域４２は、ドリフト層２４のｎ型不純物濃度を超えるｎ型不純物濃度をそれぞれ有している。第１ソースドレイン領域４１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２ソースドレイン領域４２のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２ソースドレイン領域４２のｎ型不純物濃度は、第１ソースドレイン領域４１のｎ型不純物濃度と等しいことが好ましい。
　第１ソースドレイン領域４１および第２ソースドレイン領域４２は、チャネル領域４０を挟んで互いに対向するようにドリフト層２４においてトレンチゲート構造３１の側壁３５に沿う領域に間隔を空けて形成されている。この形態では、複数の第１ソースドレイン領域４１および複数の第２ソースドレイン領域４２がドリフト層２４に形成されている。
　複数の第１ソースドレイン領域４１は、隣り合う２つのトレンチゲート構造３１の間の領域において第１方向Ｘに間隔を空けて形成されている。複数の第１ソースドレイン領域４１は、トレンチゲート構造３１を挟んで第２方向Ｙに対向している。つまり、複数の第１ソースドレイン領域４１は、第２方向Ｙに関して、複数のトレンチゲート構造３１と交互の配列となる態様で第２方向Ｙに間隔を空けて形成されている。複数の第１ソースドレイン領域４１は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
　各第１ソースドレイン領域４１は、各チャネル領域４０から間隔を空けて形成され、ドリフト層２４の一部を挟んで各チャネル領域４０に対向している。各第１ソースドレイン領域４１は、各トレンチゲート構造３１から間隔を空けて形成され、ドリフト層２４の一部を挟んで各トレンチゲート構造３１に対向している。
　各第１ソースドレイン領域４１の底部は、ドリフト層２４の底部に対して第１主面１７側の領域に形成されている。各第１ソースドレイン領域４１の底部は、ドリフト層２４の底部およびトレンチゲート構造３１の底壁３６の間の深さ位置に形成されていてもよい。各第１ソースドレイン領域４１の底部は、第１主面１７およびトレンチゲート構造３１の底壁３６の間の深さ位置に形成されていてもよい。チャネルＣＨのチャネル長を増加させる観点から、各第１ソースドレイン領域４１は、少なくとも各トレンチゲート構造３１の中間部を横切る厚さで形成されていることが好ましい。
　複数の第２ソースドレイン領域４２は、隣り合う２つのトレンチゲート構造３１の間の領域において第１方向Ｘに間隔を空けて形成されている。複数の第２ソースドレイン領域４２は、具体的には、１つのチャネル領域４０を挟み込む態様で複数の第１ソースドレイン領域４１と交互に第１方向Ｘに間隔を空けて形成されている。
　複数の第２ソースドレイン領域４２は、トレンチゲート構造３１を挟んで第２方向Ｙに対向している。つまり、複数の第２ソースドレイン領域４２は、複数のトレンチゲート構造３１と交互の配列となる態様で第２方向Ｙに間隔を空けて形成されている。これにより、複数の第２ソースドレイン領域４２は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
　各第２ソースドレイン領域４２は、各チャネル領域４０から間隔を空けて形成され、ドリフト層２４の一部を挟んで各チャネル領域４０に対向している。各第２ソースドレイン領域４２は、各トレンチゲート構造３１から間隔を空けて形成され、ドリフト層２４の一部を挟んで各トレンチゲート構造３１に対向している。
　各第２ソースドレイン領域４２の底部は、ドリフト層２４の底部に対して第１主面１７側の領域に形成されている。各第２ソースドレイン領域４２の底部は、ドリフト層２４の底部およびトレンチゲート構造３１の底壁３６の間の深さ位置に形成されていてもよい。各第２ソースドレイン領域４２の底部は、第１主面１７およびトレンチゲート構造３１の底壁３６の間の深さ位置に形成されていてもよい。
　チャネルＣＨのチャネル長を増加させる観点から、各第２ソースドレイン領域４２は、少なくとも各トレンチゲート構造３１の中間部を横切る厚さで形成されていることが好ましい。各第２ソースドレイン領域４２は、各第１ソースドレイン領域４１の厚さと等しい厚さで形成されていることが好ましい。
　半導体装置１は、第１ｐｎ接合部４３を含む。第１ｐｎ接合部４３は、ＭＩＳＦＥＴ２の第１ボディダイオード４を形成している。第１ｐｎ接合部４３は、チャネル領域４０および第１ソースドレイン領域４１の間の領域に形成されている。第１ｐｎ接合部４３は、チャネル領域４０をＰ層とし、ドリフト層２４をＩ層（Intrinsic layer）とし、第１ソースドレイン領域４１をＮ層として有する第１ｐｉｎ接合部（p-intrinsic-n junction portion）であってもよい。
　半導体装置１は、第２ｐｎ接合部４４を含む。第２ｐｎ接合部４４は、ＭＩＳＦＥＴ２の第２ボディダイオード５を形成している。つまり、第２ｐｎ接合部４４は、第１ｐｎ接合部４３とダイオード対３を形成している。第２ｐｎ接合部４４は、チャネル領域４０および第２ソースドレイン領域４２の間の領域に形成されている。第２ｐｎ接合部４４は、チャネル領域４０を介して第１ｐｎ接合部４３と逆バイアス接続されている。第２ｐｎ接合部４４は、チャネル領域４０をＰ層とし、ドリフト層２４をＩ層とし、第２ソースドレイン領域４２をＮ層として有する第２ｐｉｎ接合部であってもよい。
　半導体装置１では、チャネル領域４０、複数の第１ソースドレイン領域４１および複数の第２ソースドレイン領域４２が、環状のトレンチゲート構造３１によって区画された領域にそれぞれ形成されていると見なせる。この構造によれば、環状のトレンチゲート構造３１によって区画された領域にＭＩＳＦＥＴ２のチャネルＣＨを形成できる。したがって、ＭＩＳＦＥＴ２の電流経路を環状のトレンチゲート構造３１によって区画された領域に制限できるから、リーク電流を抑制できる。
　図１２は、ベース配線５６の構造を概略断面図である。図１３は、ゲート配線５７の構造を概略断面図である。図１４は、第１ソースドレイン配線５８の構造を概略断面図である。図１５は、第２ソースドレイン配線５９の構造を概略断面図である。図１２～図１５は、半導体装置１における特定箇所の断面を表していない。
　図１２～図１５を参照して、絶縁層１６は、複数の絶縁層が積層された積層構造を有している。絶縁層の積層数は任意であり、特定の積層数に限定されない。絶縁層１６は、この形態では、第１絶縁層５１、第２絶縁層５２、第３絶縁層５３、第４絶縁層５４および第５絶縁層５５を含む。
　第１～第４絶縁層５１～５４は、無機絶縁体を含むことが好ましい。第１～第４絶縁層５１～５４は、酸化シリコンまたは窒化シリコンを含んでいてもよい。第１～第３絶縁層５１～５３は、この形態では、酸化シリコンをそれぞれ含む。第４絶縁層５４は、第１～第３絶縁層５１～５３とは異なる絶縁材料を含むことが好ましい。第４絶縁層５４は、この形態では、窒化シリコンを含む。
　最上の第５絶縁層５５は、第１～第４絶縁層５１～５４とは異なる絶縁材料を含むことが好ましい。最上の第５絶縁層５５は、有機絶縁体を含むことが好ましい。第５絶縁層５５は、有機絶縁体の一例としてのポリイミド、ポリアミドまたはポリベンゾオキサゾールを含んでいてもよい。第４絶縁層５４および第５絶縁層５５は、絶縁層１６の最上層を形成し、下層構造に対する保護層として形成されている。第４絶縁層５４は、パッシベーション層とも称される。
　図１２～図１５を参照して、半導体装置１は、絶縁層１６内に形成されたベース配線５６、ゲート配線５７、第１ソースドレイン配線５８および第２ソースドレイン配線５９を含む。
　図１２を参照して、ベース配線５６は、絶縁層１６内に選択的に引き回され、ベース端子６およびチャネル領域４０（ベース層２５）を電気的に接続させている。ベース配線５６は、ベース端子６に印加された基準電圧（たとえばグランド電圧）をベース層２５およびチャネル領域４０に伝達する。ベース配線５６は、具体的には、第１下配線６１、第１中間配線６２、第１上配線６３、第１下ビア電極６４および第１上ビア電極６５を含む。
　第１下配線６１は、第１絶縁層５１の上に選択的に形成されている。第１中間配線６２は、第２絶縁層５２の上に選択的に形成されている。第１上配線６３は、第３絶縁層５３の上に選択的に形成されている。第１下配線６１、第１中間配線６２および第１上配線６３は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ層、ＡｌＳｉ層およびＡｌＳｉＣｕ層のうちの少なくとも１つをそれぞれ含んでいてもよい。
　第１下ビア電極６４は、第１絶縁層５１に埋設され、チャネル領域４０の任意の領域および第１下配線６１を電気的に接続させている。複数の第１下ビア電極６４が、半導体チップ１５の任意の領域においてチャネル領域４０に接続されていてもよい。たとえば、チャネル領域４０の一部が外側領域２３に引き出されている場合、１つまたは複数の第１下ビア電極６４は、外側領域２３においてチャネル領域４０（ベース層２５）に電気的に接続されていてもよい。
　第１下ビア電極６４は、本体層６６およびバリア層６７を含む。本体層６６は、第１絶縁層５１に埋設されている。本体層６６は、Ｗ層またはＣｕ層を含んでいてもよい。バリア層６７は、第１絶縁層５１および本体層６６の間に介在している。バリア層６７は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１つを含んでいてもよい。
　第１上ビア電極６５は、第２絶縁層５２に埋設され、第１中間配線６２の任意の領域および第１上配線６３の任意の領域を電気的に接続させている。第１上ビア電極６５は、第１下ビア電極６４と同様に、本体層６６およびバリア層６７を含む。
　図１３を参照して、ゲート配線５７は、絶縁層１６内に選択的に引き回され、ゲート端子７およびゲート電極３４を電気的に接続させている。ゲート配線５７は、ゲート端子７に印加されたゲート電圧ＶＧをゲート電極３４に伝達する。ゲート配線５７は、具体的には、第２下配線７１、第２中間配線７２、第２上配線７３、第２下ビア電極７４および第２上ビア電極７５を含む。
　第２下配線７１は、第１絶縁層５１の上に選択的に形成されている。第２中間配線７２は、第２絶縁層５２の上に選択的に形成されている。第２上配線７３は、第３絶縁層５３の上に選択的に形成されている。第２下配線７１、第２中間配線７２および第２上配線７３は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ層、ＡｌＳｉ層およびＡｌＳｉＣｕ層のうちの少なくとも１つをそれぞれ含んでいてもよい。
　第２下ビア電極７４は、第１絶縁層５１に埋設され、ゲート電極３４および第２下配線７１を電気的に接続させている。第２下ビア電極７４は、トレンチコンタクト構造３７のゲート電極３４に電気的に接続されている。第２下ビア電極７４は、トレンチゲート構造３１のゲート電極３４に電気的に接続されていてもよい。図１３では、説明の便宜上、複数の第２下ビア電極７４がトレンチゲート構造３１のゲート電極３４に接続された例が示されている。第２下ビア電極７４は、第１下ビア電極６４と同様に本体層６６およびバリア層６７を含む。
　第２上ビア電極７５は、第２絶縁層５２に埋設され、第２中間配線７２の任意の領域および第２上配線７３の任意の領域を電気的に接続させている。第２上ビア電極７５は、第２下ビア電極７４と同様に本体層６６およびバリア層６７を含む。
　図１４を参照して、第１ソースドレイン配線５８は、絶縁層１６内に選択的に引き回され、第１ソースドレイン端子８および第１ソースドレイン領域４１を電気的に接続させている。第１ソースドレイン配線５８は、第１ソースドレイン端子８からの電流Ｉを第１ソースドレイン領域４１に伝達し、または、第１ソースドレイン領域４１からの電流Ｉを第１ソースドレイン端子８に伝達する。第１ソースドレイン配線５８は、具体的には、第３下配線８１、第３中間配線８２、第３上配線８３、第３下ビア電極８４および第３上ビア電極８５を含む。
　第３下配線８１は、第１絶縁層５１の上に選択的に形成されている。第３中間配線８２は、第２絶縁層５２の上に選択的に形成されている。第３上配線８３は、第３絶縁層５３の上に選択的に形成されている。第３下配線８１、第３中間配線８２および第３上配線８３は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ層、ＡｌＳｉ層およびＡｌＳｉＣｕ層のうちの少なくとも１つをそれぞれ含んでいてもよい。
　第３下ビア電極８４は、第１絶縁層５１に埋設され、第１ソースドレイン領域４１および第３下配線８１を電気的に接続させている。この形態では、複数の第３下ビア電極８４が、対応する第１ソースドレイン領域４１にそれぞれ電気的に接続されている。第３下ビア電極８４は、第１下ビア電極６４と同様に本体層６６およびバリア層６７を含む。
　第３上ビア電極８５は、第２絶縁層５２に埋設され、第３中間配線８２の任意の領域および第３上配線８３の任意の領域を電気的に接続させている。第３上ビア電極８５は、第３下ビア電極８４と同様に本体層６６およびバリア層６７を含む。
　第１ソースドレイン配線５８は、複数の第３下配線８１を含んでいてもよい。この場合、複数の第３下配線８１は、第１方向Ｘに間隔を空けて形成され、複数のトレンチゲート構造３１を横切るように第２方向Ｙに延びる帯状にそれぞれ形成される。各第３下配線８１は、複数の第１ソースドレイン領域４１の上に形成される。各第３下配線８１は、直下に位置する複数の第１ソースドレイン領域４１に電気的に接続される。
　図１５を参照して、第２ソースドレイン配線５９は、絶縁層１６内に選択的に引き回され、第２ソースドレイン端子９および第２ソースドレイン領域４２を電気的に接続させている。第２ソースドレイン配線５９は、第２ソースドレイン端子９からの電流Ｉを第２ソースドレイン領域４２に伝達し、または、第２ソースドレイン領域４２からの電流Ｉを第２ソースドレイン端子９に伝達する。第２ソースドレイン配線５９は、具体的には、第４下配線９１、第４中間配線９２、第４上配線９３、第４下ビア電極９４および第４上ビア電極９５を含む。
　第４下配線９１は、第１絶縁層５１の上に選択的に形成されている。第４中間配線９２は、第２絶縁層５２の上に選択的に形成されている。第４上配線９３は、第３絶縁層５３の上に選択的に形成されている。第４下配線９１、第４中間配線９２および第４上配線９３は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ層、ＡｌＳｉ層およびＡｌＳｉＣｕ層のうちの少なくとも１つをそれぞれ含んでいてもよい。
　第４下ビア電極９４は、第１絶縁層５１に埋設され、第２ソースドレイン領域４２および第４下配線９１を電気的に接続させている。この形態では、複数の第４下ビア電極９４が、対応する第２ソースドレイン領域４２にそれぞれ電気的に接続されている。第４下ビア電極９４は、第１下ビア電極６４と同様に本体層６６およびバリア層６７を含む。
　第４上ビア電極９５は、第２絶縁層５２に埋設され、第４中間配線９２の任意の領域および第４上配線９３の任意の領域を電気的に接続させている。第４上ビア電極９５は、第４下ビア電極９４と同様に本体層６６およびバリア層６７を含む。
　第２ソースドレイン配線５９は、複数の第４下配線９１を含んでいてもよい。この場合、複数の第４下配線９１は、第１方向Ｘに間隔を空けて形成され、複数のトレンチゲート構造３１を横切るように第２方向Ｙに延びる帯状にそれぞれ形成される。複数の第４下配線９１は、第１ソースドレイン領域４１および第２ソースドレイン領域４２の配置に応じて、第１ソースドレイン配線５８の複数の第３下配線８１と第１方向Ｘに沿って交互の配列となる態様で形成される。各第４下配線９１は、複数の第２ソースドレイン領域４２の上に形成される。各第４下配線９１は、直下に位置する複数の第２ソースドレイン領域４２に電気的に接続される。
　図１２～図１５を参照して、ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９は、第５絶縁層５５の上にそれぞれ形成されている。ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９は、絶縁層１６の一部（第４絶縁層５４および第５絶縁層５５）を貫通している。
　ベース端子６は、ベース配線５６の第１上配線６３に電気的に接続されている。ゲート端子７は、ゲート配線５７の第２上配線７３に電気的に接続されている。第１ソースドレイン端子８は、第１ソースドレイン配線５８の第３上配線８３に電気的に接続されている。第２ソースドレイン端子９は、第２ソースドレイン配線５９の第４上配線９３に電気的に接続されている。
　ベース端子６、ゲート端子７、第１ソースドレイン端子８および第２ソースドレイン端子９は、下地電極層９６および低融点金属層９７をそれぞれ含む。下地電極層９６は、絶縁層１６の一部（第４絶縁層５４および第５絶縁層５５）を貫通するパッド開口９８内に形成されている。下地電極層９６は、パッド開口９８内から絶縁層１６の絶縁主面２０に引き出されたオーバラップ部を含む。下地電極層９６は、Ｔｉ層、ＴｉＮ層、Ｃｕ層、Ａｕ層、Ｎｉ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。
　低融点金属層９７は、下地電極層９６の上に形成されている。低融点金属層９７は、下地電極層９６のオーバラップ部を被覆している。低融点金属層９７は、絶縁主面２０から半球状に突出している。低融点金属層９７は、半田を含んでいてもよい。
　以上、半導体装置１は、半導体チップ１５、ドリフト層２４、トレンチゲート構造３１、チャネル領域４０、第１ソースドレイン領域４１および第２ソースドレイン領域４２を含む。ドリフト層２４は、半導体チップ１５の第１主面１７の表層部に形成されている。トレンチゲート構造３１は、ドリフト層２４に接するように第１主面１７に形成されている。
　チャネル領域４０は、トレンチゲート構造３１の側壁３５を被覆するようにドリフト層２４に形成されている。第１ソースドレイン領域４１および第２ソースドレイン領域４２は、チャネル領域４０を挟んで互いに対向するように、ドリフト層２４においてトレンチゲート構造３１の側壁３５に沿う領域に間隔を空けて形成されている。
　このような構造によれば、ＭＩＳＦＥＴ２のチャネルＣＨが、トレンチゲート構造３１の側壁３５に沿う領域に形成される。これにより、トレンチゲート構造３１の側壁３５に沿って電流を流すことができる。よって、電流経路を増加させることができるから、電流能力を向上できる。
　また、半導体装置１によれば、チャネル領域４０が、トレンチゲート構造３１の底壁３６をさらに被覆している。このような構造によれば、ＭＩＳＦＥＴ２のチャネルＣＨが、トレンチゲート構造３１の底壁３６に沿う領域にも形成される。これにより、電流能力をさらに向上できる。
　図１６は、図５の対応図であって、本発明の第２実施形態に係る半導体装置１０１を示す要部斜視断面図である。半導体装置１は、不純物領域からそれぞれなる第１ソースドレイン領域４１および第２ソースドレイン領域４２を含む。これに対して、半導体装置１０１は、不純物領域に代えて金属材料からそれぞれなる第１ソースドレイン領域４１および第２ソースドレイン領域４２を含む。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
　第１ソースドレイン領域４１および第２ソースドレイン領域４２は、トレンチ１０２および金属電極１０３を含むトレンチ電極構造をそれぞれ有している。トレンチ１０２は、第１主面１７を第２主面１８側に掘り下げることによって形成されている。トレンチ１０２は、ドリフト層２４を露出させている。
　トレンチ１０２の底部は、ドリフト層２４の底部に対して第１主面１７側の領域に形成されている。トレンチ１０２の底部は、ドリフト層２４の底部およびトレンチゲート構造３１の底壁３６の間の深さ位置に形成されていてもよい。トレンチ１０２の底部は、第１主面１７およびトレンチゲート構造３１の底壁３６の間の深さ位置に形成されていてもよい。チャネルＣＨのチャネル長を増加させる観点から、トレンチ１０２は、少なくとも各トレンチゲート構造３１の中間部を横切る厚さで形成されていることが好ましい。
　金属電極１０３は、トレンチ１０２に埋設されている。金属電極１０３は、トレンチ１０２内においてドリフト層２４に電気的に接続されている。金属電極１０３は、本体層１０４およびバリア層１０５を含んでいてもよい。
　本体層１０４は、トレンチ１０２に埋設されている。本体層１０４は、Ｗ層、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ層、ＡｌＳｉ層およびＡｌＳｉＣｕ層のうちの少なくとも１つをそれぞれ含んでいてもよい。バリア層１０５は、ドリフト層２４および本体層１０４の間に介在している。バリア層１０５は、Ｔｉ層およびＴｉＮ層のうちの少なくとも１つを含んでいてもよい。第１ソースドレイン領域４１は、第１実施形態に係る第３下ビア電極８４を兼ねていてもよい。第２ソースドレイン領域４２は、第１実施形態に係る第４下ビア電極９４を兼ねていてもよい。
　以上、半導体装置１０１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
　本発明は、さらに他の形態で実施できる。
　前述の各実施形態では、第１導電型がｎ型、第２導電型がｐ型の例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
　前述の各実施形態では、シリコンからなる半導体チップ１５が採用された例について説明した。しかし、前述の各実施形態においてワイドバンドギャップ半導体からなる半導体チップ１５が採用されてもよい。半導体チップ１５は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化シリコン）からなっていてもよい。半導体チップ１５は、六方晶からなるＳｉＣ単結晶からなっていてもよい。
　六方晶からなるＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶を含む複数種のポリタイプを有している。半導体チップ１５は、複数種のポリタイプのうち、４Ｈ－ＳｉＣ単結晶からなることが好ましい。
　この場合、第１主面１７がＳｉＣ単結晶の（０００１）面（シリコン面）によって形成され、第２主面１８がＳｉＣ単結晶の（０００－１）面（カーボン面）によって形成されていることが好ましい。むろん、第１主面１７が（０００－１）面によって形成され、第２主面１８が（０００１）面によって形成されていてもよい。ＳｉＣ単結晶の（０００１）面および（０００－１）面は、ｃ面と称される。ＳｉＣ単結晶のｃ面の法線方向Ｚは、ｃ軸（［０００１］方向）と称される。
　第１主面１７は、ＳｉＣ単結晶のｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶の［１１－２０］方向であることが好ましい。オフ角は、０°以上１０°以下であってもよい。オフ角は、０°以上５．０°以下であることが好ましい。オフ角は、０°以上１．０°以下、１．０°以上２．０°以下、２．０°以上３．０°以下、３．０°以上４．０°以下、または、４．０°以上５．０°以下の角度の範囲に設定されてもよい。
　複数のトレンチゲート構造３１は、ＳｉＣ単結晶のｍ軸方向に沿って延びる帯状にそれぞれ形成され、ＳｉＣ単結晶のａ軸方向に間隔を空けて形成されていることが好ましい。むろん、複数のトレンチゲート構造３１は、ＳｉＣ単結晶のａ軸方向に沿って延びる帯状にそれぞれ形成され、ＳｉＣ単結晶のｍ軸方向に間隔を空けて形成されていてもよい。ｍ軸方向は、ＳｉＣ単結晶の［１－１００］方向および［－１１００］方向である。ａ軸方向は、ＳｉＣ単結晶の［１１－２０］方向および［－１－１２０］方向である。
　前述の各実施形態では、半導体装置１，１０１がチップサイズパッケージからなる例について説明した。しかし、前述の各実施形態において、半導体装置１，１０１は、必ずしもチップサイズパッケージからなる必要はない。半導体装置１，１０１は、種々の半導体パッケージに組み込むことができるように適切な形態に設計変更されてもよい。
　半導体パッケージとしては、ＳＯＰ（Small Outline Package）、ＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、もしくは、ＳＯＪ（Small Outline J-leaded Package）、または、これらに類する種々の形態が例示される。
　以下、この明細書および図面から抽出される特徴の例を示す。
　［Ａ１］主面を有する半導体チップと、前記主面の表層部に形成された第１導電型のドリフト層と、前記ドリフト層に接するように前記主面に形成されたトレンチゲート構造と、前記トレンチゲート構造の側壁を被覆するように前記ドリフト層に形成された第２導電型のチャネル領域と、前記チャネル領域を挟んで互いに対向するように、前記ドリフト層において前記トレンチゲート構造の側壁に沿う領域に間隔を空けて形成された第１ソースドレイン領域および第２ソースドレイン領域と、を含む、半導体装置。
　［Ａ２］前記チャネル領域は、前記トレンチゲート構造の底壁をさらに被覆している、Ａ１に記載の半導体装置。
　［Ａ３］前記チャネル領域および前記第１ソースドレイン領域の間の領域に形成された第１ｐｎ接合部と、前記チャネル領域および前記第２ソースドレイン領域の間の領域に形成され、前記チャネル領域を介して前記第１ｐｎ接合部に逆バイアス接続された第２ｐｎ接合部と、をさらに含む、Ａ１またはＡ２に記載の半導体装置。
　［Ａ４］前記第１ソースドレイン領域および前記第２ソースドレイン領域は、前記チャネル領域から間隔を空けて形成されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
　［Ａ５］前記第１ソースドレイン領域および前記第２ソースドレイン領域は、前記トレンチゲート構造から間隔を空けて形成されている、Ａ１～Ａ４のいずれか一つに記載の半導体装置。
　［Ａ６］前記チャネル領域は、前記トレンチゲート構造に交差している、Ａ１～Ａ５のいずれか一つに記載の半導体装置。
　［Ａ７］前記トレンチゲート構造は、平面視において帯状に延び、複数の前記チャネル領域が、前記トレンチゲート構造に沿って間隔を空けて形成され、複数の前記第１ソースドレイン領域および複数の前記第２ソースドレイン領域が、１つの前記チャネル領域を挟み込む態様で前記トレンチゲート構造に沿って交互に形成されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置。
　［Ａ８］複数の前記トレンチゲート構造が、間隔を空けて形成されており、前記チャネル領域、前記第１ソースドレイン領域および前記第２ソースドレイン領域は、複数の前記トレンチゲート構造の間の領域に形成されている、Ａ１～Ａ７のいずれか一つに記載の半導体装置。
　［Ａ９］前記トレンチゲート構造は、平面視において環状に形成されており、前記チャネル領域、前記第１ソースドレイン領域および前記第２ソースドレイン領域は、前記トレンチゲート構造に取り囲まれた領域内に形成されている、Ａ１～Ａ８のいずれか一つに記載の半導体装置。
　［Ａ１０］第１電圧が前記第１ソースドレイン領域に印加され、前記第１電圧とは異なる第２電圧が前記第２ソースドレイン領域に印加される、Ａ１～Ａ９のいずれか一つに記載の半導体装置。
　［Ａ１１］基準電圧が前記チャネル領域に印加される、Ａ１～Ａ１０のいずれか一つに記載の半導体装置。
　［Ａ１２］前記主面の上に形成され、前記トレンチゲート構造に導通する第１端子と、前記主面の上に形成され、前記チャネル領域に導通する第２端子と、前記主面の上に形成され、前記第１ソースドレイン領域に導通する第３端子と、前記主面の上に形成され、前記第２ソースドレイン領域に導通する第４端子と、をさらに含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。
　［Ａ１３］前記主面を被覆する絶縁層をさらに含み、前記第１端子、前記第２端子、前記第３端子および前記第４端子は、前記絶縁層の上に形成されている、Ａ１２に記載の半導体装置。
　［Ａ１４］前記絶縁層内に形成され、前記トレンチゲート構造および前記第１端子に導通する第１配線と、前記絶縁層内に形成され、前記チャネル領域および前記第２端子に導通する第２配線と、前記絶縁層内に形成され、前記第１ソースドレイン領域および前記第３端子に導通する第３配線と、前記絶縁層内に形成され、前記第２ソースドレイン領域および前記第４端子に導通する第４配線と、をさらに含む、Ａ１３に記載の半導体装置。
　［Ａ１５］前記半導体チップは、側面を有しており、前記絶縁層は、前記側面に連なる絶縁側面を有している、Ａ１３またはＡ１４に記載の半導体装置。
　［Ａ１６］前記ドリフト層は、エピタキシャル層によって形成されている、Ａ１～Ａ１５のいずれか一つに記載の半導体装置。
　［Ａ１７］前記第１ソースドレイン領域および前記第２ソースドレイン領域は、第１導電型の不純物領域からそれぞれなる、Ａ１～Ａ１６のいずれか一つに記載の半導体装置。
　［Ａ１８］前記第１ソースドレイン領域および前記第２ソースドレイン領域は、金属材料からそれぞれなる、Ａ１～Ａ１６のいずれか一つに記載の半導体装置。
　［Ａ１９］前記半導体チップは、シリコンまたは炭化シリコンからなる、Ａ１～Ａ１８のいずれか一つに記載の半導体装置。
　［Ａ２０］チップサイズパッケージからなる、Ａ１～Ａ１９のいずれか一つに記載の半導体装置。
　この出願は、２０１９年９月３０日に日本国特許庁に提出された特願２０１９－１８０８６２号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１　　　半導体装置
６　　　ベース端子
７　　　ゲート端子
８　　　第１ソースドレイン端子
９　　　第２ソースドレイン端子
１１　　デバイス本体
１５　　半導体チップ
１６　　絶縁層
１７　　第１主面
１９Ａ　第１側面
１９Ｂ　第２側面
１９Ｃ　第３側面
１９Ｄ　第４側面
２０　　絶縁主面
２１Ａ　第１絶縁側面
２１Ｂ　第２絶縁側面
２１Ｃ　第３絶縁側面
２１Ｄ　第４絶縁側面
２４　　ドリフト層
３１　　トレンチゲート構造
３５　　側壁
３６　　底壁
４０　　チャネル領域
４１　　第１ソースドレイン領域
４２　　第２ソースドレイン領域
４３　　第１ｐｎ接合部
４４　　第２ｐｎ接合部
１０１　半導体装置
 

Claims (20)

  1. 　主面を有する半導体チップと、
    　前記主面の表層部に形成された第１導電型のドリフト層と、
    　前記ドリフト層に接するように前記主面に形成されたトレンチゲート構造と、
    　前記トレンチゲート構造の側壁を被覆するように前記ドリフト層に形成された第２導電型のチャネル領域と、
    　前記チャネル領域を挟んで互いに対向するように、前記ドリフト層において前記トレンチゲート構造の側壁に沿う領域に間隔を空けて形成された第１ソースドレイン領域および第２ソースドレイン領域と、を含む、半導体装置。
  2. 　前記チャネル領域は、前記トレンチゲート構造の底壁をさらに被覆している、請求項１に記載の半導体装置。
  3. 　前記チャネル領域および前記第１ソースドレイン領域の間の領域に形成された第１ｐｎ接合部と、
    　前記チャネル領域および前記第２ソースドレイン領域の間の領域に形成され、前記チャネル領域を介して前記第１ｐｎ接合部に逆バイアス接続された第２ｐｎ接合部と、をさらに含む、請求項１または２に記載の半導体装置。
  4. 　前記第１ソースドレイン領域および前記第２ソースドレイン領域は、前記チャネル領域から間隔を空けて形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記第１ソースドレイン領域および前記第２ソースドレイン領域は、前記トレンチゲート構造から間隔を空けて形成されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記チャネル領域は、前記トレンチゲート構造に交差している、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記トレンチゲート構造は、平面視において帯状に延び、
    　複数の前記チャネル領域が、前記トレンチゲート構造に沿って間隔を空けて形成され、
    　複数の前記第１ソースドレイン領域および複数の前記第２ソースドレイン領域が、１つの前記チャネル領域を挟み込む態様で前記トレンチゲート構造に沿って交互に形成されている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　複数の前記トレンチゲート構造が、間隔を空けて形成されており、
    　前記チャネル領域、前記第１ソースドレイン領域および前記第２ソースドレイン領域は、複数の前記トレンチゲート構造の間の領域に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記トレンチゲート構造は、平面視において環状に形成されており、
    　前記チャネル領域、前記第１ソースドレイン領域および前記第２ソースドレイン領域は、前記トレンチゲート構造に取り囲まれた領域内に形成されている、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　第１電圧が前記第１ソースドレイン領域に印加され、
    　前記第１電圧とは異なる第２電圧が前記第２ソースドレイン領域に印加される、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　基準電圧が前記チャネル領域に印加される、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記主面の上に形成され、前記トレンチゲート構造に導通する第１端子と、
    　前記主面の上に形成され、前記チャネル領域に導通する第２端子と、
    　前記主面の上に形成され、前記第１ソースドレイン領域に導通する第３端子と、
    　前記主面の上に形成され、前記第２ソースドレイン領域に導通する第４端子と、をさらに含む、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記主面を被覆する絶縁層をさらに含み、
    　前記第１端子、前記第２端子、前記第３端子および前記第４端子は、前記絶縁層の上に形成されている、請求項１２に記載の半導体装置。
  14. 　前記絶縁層内に形成され、前記トレンチゲート構造および前記第１端子に導通する第１配線と、
    　前記絶縁層内に形成され、前記チャネル領域および前記第２端子に導通する第２配線と、
    　前記絶縁層内に形成され、前記第１ソースドレイン領域および前記第３端子に導通する第３配線と、
    　前記絶縁層内に形成され、前記第２ソースドレイン領域および前記第４端子に導通する第４配線と、をさらに含む、請求項１３に記載の半導体装置。
  15. 　前記半導体チップは、側面を有しており、
    　前記絶縁層は、前記側面に連なる絶縁側面を有している、請求項１３または１４に記載の半導体装置。
  16. 　前記ドリフト層は、エピタキシャル層によって形成されている、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記第１ソースドレイン領域および前記第２ソースドレイン領域は、第１導電型の不純物領域からそれぞれなる、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　前記第１ソースドレイン領域および前記第２ソースドレイン領域は、金属材料からそれぞれなる、請求項１～１６のいずれか一項に記載の半導体装置。
  19. 　前記半導体チップは、シリコンまたは炭化シリコンからなる、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 　チップサイズパッケージからなる、請求項１～１９のいずれか一項に記載の半導体装置。
     
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118077057B (zh) * 2022-09-23 2025-11-21 华为数字能源技术有限公司 半导体器件、其制备方法、功率转换电路及车辆

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JP2006100824A (ja) * 2004-09-29 2006-04-13 Agere Systems Inc トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法
JP2012004541A (ja) * 2010-05-19 2012-01-05 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013247127A (ja) * 2012-05-23 2013-12-09 Renesas Electronics Corp トランジスタ及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1786031A1 (en) * 2005-11-10 2007-05-16 STMicroelectronics S.r.l. Vertical-gate mos transistor for high voltage applications with variable gate oxide thickness
JP6021246B2 (ja) * 2012-05-09 2016-11-09 ローム株式会社 半導体装置およびその製造方法
US8669611B2 (en) * 2012-07-11 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
CN106688104B (zh) * 2015-04-20 2020-03-17 富士电机株式会社 半导体装置
US10522674B2 (en) * 2016-05-18 2019-12-31 Rohm Co., Ltd. Semiconductor with unified transistor structure and voltage regulator diode
US10692863B2 (en) * 2016-09-30 2020-06-23 Rohm Co., Ltd. Semiconductor device and semiconductor package
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
JP6926869B2 (ja) * 2017-09-13 2021-08-25 富士電機株式会社 半導体装置
JP2019180862A (ja) 2018-04-10 2019-10-24 東洋紡株式会社 被検生体情報計測用手袋型装具、その製造方法および生体情報計測方法
US20200227402A1 (en) * 2019-01-16 2020-07-16 Semiconductor Components Industries, Llc Zener diodes and methods of manufacture
JP7193371B2 (ja) * 2019-02-19 2022-12-20 株式会社東芝 半導体装置
FR3096832B1 (fr) 2019-05-28 2022-05-13 St Microelectronics Rousset Structure de transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264764A (ja) * 1995-03-22 1996-10-11 Toshiba Corp 半導体装置
JP2006100824A (ja) * 2004-09-29 2006-04-13 Agere Systems Inc トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法
JP2012004541A (ja) * 2010-05-19 2012-01-05 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013247127A (ja) * 2012-05-23 2013-12-09 Renesas Electronics Corp トランジスタ及びその製造方法

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