WO2021059906A1 - 分岐予測回路および命令処理方法 - Google Patents

Abstract

［課題］必要なハードウェア量および処理速度の低下を抑制しつつ、幅広いアドレスの範囲で分岐予測を行うことができる分岐予測回路を提供する。 ［解決手段］分岐予測回路を、分岐先アドレス保存部１と、上位アドレス保存部２と、アドレス生成部３と、分岐命令実行部４を備える構成とする。分岐先アドレス保存部１は、過去に実行した分岐命令の第１のアドレスと、次に実行する第２のアドレスの下位アドレスと、第２のアドレスの上位アドレスの参照先および参照の要否の情報を保存する。上位アドレス保存部２は、第２のアドレスの上位アドレスを保存する。アドレス生成部３は、新たに実行する命令の第３のアドレスが、第１のアドレスと一致したときに、第２のアドレスの上位アドレスの参照先および参照の要否の情報に基づいて、上位アドレスと下位アドレスと連結して第２のアドレスを生成する。分岐命令実行部４は、第２のアドレスの命令の投機実行を指示する。

Description

分岐予測回路および命令処理方法

　本発明は、プロセッサのパイプライン処理における分岐予測技術に関するものである。

　性能が重要なプロセッサでは、処理の並列度を高めるためパイプライン処理による命令の実行が行われている。命令を実行する際に、分岐命令が存在すると、その分岐命令が解決するまで次に実行する命令が確定しない。そのため、分岐命令が解決するまでの間、パイプラインが停止し性能が低下し得る。この性能低下を防いで性能を向上させるために、分岐予測機能を実装して分岐命令の結果を予測し、投機的に次の命令を実行する方法がとられている。

　分岐予測機能が予測した分岐結果と分岐命令の実行結果が異なる場合は投機的に実行した処理をすべてキャンセルしてやり直す必要がある。しかし、十分な予測精度があれば全体として性能を向上させることができる。分岐予測は、履歴として保持されている過去に実行した分岐命令の実行結果を基に行われる。そのため、予測精度を向上するためには、分岐命令の実行結果、すなわち、分岐命令の次に実行する命令のアドレスをより多くの場合について記憶しておくことが望ましい。しかし、そのような方法で予測精度を向上するためには、分岐予測の履歴を保持するハードウェア量の増大が問題となる。そのため、必要なハードウェア量を抑制しつつ予測精度を維持することできることが望ましい。そのような、ハードウェア量の増大を抑制し、予測精度を維持する技術としては、例えば、特許文献１のような技術が開示されている。

　特許文献１は、パイプライン処理を行うプロセッサにおける分岐予測システムに関するものである。特許文献１の分岐予測システムは、ＢＴＢ（Branch Target Buffer）に、過去に実行した分岐命令の命令アドレスと、分岐予測先のアドレスの下位アドレスを関連づけて保持している。特許文献１の分岐予測システムは、命令フェッチするアドレスがＢＴＢに保持している分岐命令の命令アドレスと一致したときに、分岐命令の命令アドレスの上位のアドレスと分岐先の下位アドレスを連結して分岐予測先のアドレスを生成し、分岐予測処理を行っている。特許文献１の分岐予測システムは、そのように、分岐先の下位アドレスのみを保持することで、ハードウェア量の増大を抑制しつつ、分岐予測処理を行っている。

特開平８－２３４９８０号公報

　しかしながら、特許文献１の技術は次のような点で十分ではない。特許文献１では、分岐命令の命令アドレスの上位アドレスと、ＢＴＢに保持している分岐先の下位アドレスを連結して、分岐予測先のアドレスを生成している。そのような構成のため、特許文献１では、分岐予測先が分岐命令の命令アドレスと上位アドレスが同一の領域、すなわち、メモリ空間上、近距離の場所の場合には予測精度を維持することができるが、離れた場所への分岐を予測することはできない。そのため、動的なメモリ確保を行う場合など、メモリ空間上離れた距離に配置された命令を実行する場合には分岐予測を行えないことで、処理速度が低下する恐れがある。

　本発明は、必要なハードウェア量および処理速度の低下を抑制しつつ、幅広いアドレスの範囲で分岐予測を行うことができる分岐予測回路を提供することを目的としている。

　上記の課題を解決するため、本発明の分予測回路は、分岐先アドレス保存手段と、上位アドレス保存手段と、アドレス生成手段と、分岐命令実行手段を備えている。分岐先アドレス保存手段は、過去に実行した分岐命令の第１のアドレスと、分岐命令の実行結果として次に実行する命令の第２のアドレスの下位アドレスと、第２のアドレスの上位アドレスの選択に用いる情報および上位アドレスの参照の要否を示す情報を関連づけて保存する。上位アドレス保存手段は、第２のアドレスの上位アドレスを保存する。アドレス生成手段は、新たに実行する命令の第３のアドレスが、分岐先アドレス保存手段が保存している第１のアドレスと一致したときに、上位アドレスの参照が要である場合に第２のアドレスの上位アドレスの選択に用いる情報に対応する上位アドレスを読み出し、分岐先アドレス保存手段が保存している下位アドレスと連結して第２のアドレスを生成する。また、アドレス生成手段は、上位アドレスの参照が否である場合に第３のアドレスの上位アドレスと分岐先アドレス保存手段が保存している下位アドレスを連結して第２のアドレスを生成する。分岐命令実行手段は、アドレス生成手段が生成した第２のアドレスの命令を投機実行する。

　本発明の分岐予測方法は、過去に実行した分岐命令の第１のアドレスと、分岐命令の実行結果として次に実行する命令の第２のアドレスの上位アドレスの選択に用いる情報および上位アドレスの参照の要否を示す情報と、第２のアドレスの下位アドレスとを関連づけて保存する。本発明の分岐予測方法は、第２のアドレスの上位アドレスを保存する。本発明の分岐予測方法は、新たに実行する命令の第３のアドレスが、保存している第１のアドレスと一致したときに、上位アドレスの参照が要である場合に第２のアドレスの上位アドレスの選択に用いる情報に対応する上位アドレスを読み出し、保存している下位アドレスと連結して第２のアドレスを生成する。本発明の分岐予測方法は、上位アドレスの参照が否である場合に第３のアドレスの上位アドレスと保存している下位アドレスを連結して第２のアドレスを生成する。本発明の分岐予測方法は、生成した第２のアドレスの命令を投機実行する。

　本発明によると、必要なハードウェア量および処理速度の低下を抑制しつつ、幅広いアドレスの範囲で分岐予測を行うことができる。

本発明の第１の実施形態の構成の概要を示す図である。 本発明の第２の実施形態の構成の概要を示す図である。 本発明の第２の実施形態の命令フェッチ部における処理を模式的に示す図である。 本発明の第２の実施形態の上位アドレステーブル部の構成の例を示す図である。 本発明の第２の実施形態の分岐予測制御部の構成を示す図である。 本発明の第２の実施形態の分岐予測部におけるヒット判定処理を模式的に示す図である。 本発明の第２の実施形態の分岐予測先アドレスを算出する処理を模式的に示す図である。 本発明の第２の実施形態の分岐予測の結果を判断する際の処理を模式的に示す図である。 本発明の第２の実施形態の各データの更新処理を模式的に示す図である。 本発明と対比した構成におけるアドレスの例を示した図である。

　（第１の実施形態）
　本発明の第１の実施形態について図を参照して詳細に説明する。図１は、本実施形態の分岐予測回路の構成の概要を示した図である。本実施形態の分岐予測回路は、分岐先アドレス保存部１と、上位アドレス保存部２と、アドレス生成部３と、分岐命令実行部４を備えている。分岐先アドレス保存部１は、過去に実行した分岐命令の第１のアドレスと、分岐命令の実行結果として次に実行する命令の第２のアドレスの下位アドレスと、第２のアドレスの上位アドレスの選択に用いる情報および上位アドレスの参照の要否を示す情報を関連づけて保存する。上位アドレス保存部２は、第２のアドレスの上位アドレスを保存する。アドレス生成部３は、新たに実行する命令の第３のアドレスが、分岐先アドレス保存部１が保存している第１のアドレスと一致したときに、上位アドレスの参照が要である場合に第２のアドレスの上位アドレスの選択に用いる情報に対応する上位アドレスを読み出し、分岐先アドレス保存部１が保存している下位アドレスと連結して第２のアドレスを生成する。また、アドレス生成部３は、上位アドレスの参照が否である場合に第３のアドレスの上位アドレスと分岐先アドレス保存部１が保存している下位アドレスを連結して第２のアドレスを生成する。分岐命令実行部４は、アドレス生成部３が生成した第２のアドレスの命令を投機実行する。

　本実施形態の分岐予測回路は、分岐予測を行う際のアドレスを上位アドレスと下位アドレスに分けて保持し、分岐命令を実行する際に結合して実行先のアドレスを生成している。本実施形態の分岐予測回路は、上位アドレスを共通の情報として保存することができるため、アドレスの保存に必要なハードウェア量を抑制することができる。また、上位アドレスの参照の要否を示す情報を基に、分岐先のアドレスを生成しているので、アドレス空間上、近距離の予測の場合には、上位アドレステーブル上のデータを必要としない。そのため、上位アドレステーブルの更新の頻度を抑制することで処理速度の低下を抑制しつつ、アドレス空間上、近距離の予測の場合と、離れたアドレスへの分岐を予測する場合のいずれにおいても予測処理を行うことができる。その結果、本実施形態の分岐予測回路は、必要なハードウェア量および処理速度の低下を抑制しつつ、幅広いアドレスの範囲で分岐予測を行うことができる。

　（第２の実施形態）
　本発明の第２の実施形態について図を参照して詳細に説明する。図２は、本実施形態の分岐予測回路の構成を示したブロック図である。本実施形態の分岐予測回路は命令フェッチ部１０と、命令キャッシュ部２０と、デコーダ部３０と、分岐命令スケジューラ部４０と、分岐命令実行部５０と、分岐予測部６０を備えている。

　本実施形態の分岐予測回路は、パイプライン処理機能を有するプロセッサに実装され、分岐予測に関する処理を行う回路である。以下の説明は、本実施形態の分岐予測回路が６４ｂｉｔのアドレス空間に８Ｂｙｔｅで配置された命令を実行するプロセッサに実装される場合を例に行う。本実施形態の分岐予測回路および実装先のプロセッサが処理する命令は、８Ｂｙｔｅ以外の表現であってもよく、また、アドレス空間は、６４ｂｉｔ以外の設定であってもよい。

　命令フェッチ部１０の構成について説明する。図３は、命令フェッチ部１０における命令の処理を模式的に示した図である。命令フェッチ部１０は、命令フェッチ（Instruction Fetch）機能を有する。命令フェッチ部１０は、次に実行する命令のアドレスを選択し、選択したアドレスを命令キャッシュ部２０および分岐予測部６０に出力する。また、命令フェッチ部１０は、さらにプログラムカウンタ１１を備えている。プログラムカウンタ１１は、コンピュータプログラムが実行を要求する命令のアドレスを保存している。

　命令フェッチ部１０は、命令フェッチするアドレス、すなわち、処理を実行する命令のアドレスを３分類のアドレスのいずれかから選択する。３分類のうち１つ目は、逐次的に命令が進行する場合に選択するアドレスである。逐次的に命令が進行する場合には、プログラムカウンタ１１の値を１回の命令の命令長である８Ｂｙｔｅ分カウントアップしたアドレスａ１が選択される。３分類のうち２つ目は、分岐予測部６０から投機実行の指示Ｓ１を受けた場合に選択する予測先アドレス（Branch Prediction Address：ＢＰＡ）である。３分類のうち３つ目は、分岐予測部６０から分岐予測失敗通知Ｓ２を受けた場合に選択する分岐予測失敗再開アドレスｃ１である。命令フェッチ部１０は、選択したアドレスを命令フェッチアドレスとして命令キャッシュ部２０および分岐先バッファ部６１に出力する。また、命令フェッチ部１０は、選択した命令アドレスを出力する際にプログラムカウンタ１１を更新する。

　命令キャッシュ部２０は、メモリから読み出された命令を一時的に保存するキャッシュメモリである。命令キャッシュ部２０は、命令フェッチ部１０から入力された命令アドレスに対応するデータがキャッシュに存在する場合には、保持している命令データを命令アドレスとともにデコーダ部３０に出力する。命令キャッシュ部２０は、命令フェッチ部１０から入力された命令アドレスに対応するデータがキャッシュに存在しない場合には、メモリから対象のデータを読み出しキャッシュに保持するとともにデコーダ部３０に出力する。

　デコーダ部３０は、命令キャッシュ部２０から入力された命令データを解析し、プロセッサが有する命令セットの仕様に合わせて分類し、命令スケジューラ（Reservation Station）に命令データとアドレスを登録する。デコーダ部３０は、命令データが分岐命令を示すとき、分岐命令スケジューラ部４０に命令データと命令アドレスを登録する。

　分岐命令スケジューラ部４０は、実行を待つ分岐命令の命令スケジューラ（Reservation Station）である。分岐命令スケジューラ部４０は、ＢＲＳ（Branch Reservation Station）とも呼ばれる。分岐命令スケジューラ部４０は、分岐命令実行部５０の空きを確認し、実行可能なタイミングで分岐命令実行部５０に命令データを出力する。

　分岐命令実行部５０は、分岐命令を実行する。分岐命令実行部５０は、ＢＥＰ（Branch Execution Pipe）とも呼ばれる。分岐命令実行部５０は、分岐命令を実行し、分岐する／分岐しない(以下、「ｔａｋｅｎ／ｎｔａｋｅｎ」という)の判断を行う。また、分岐命令実行部５０は、分岐命令を実行し、ｔａｋｅｎ／ｎｔａｋｅｎの結果を算出する際に、命令アドレス（Target Address：ＴＡ）を算出する。分岐命令実行部５０は、ｔａｋｅｎ／ｎｔａｋｅｎおよび命令アドレスの情報を分岐予測制御部６３に出力する。

　分岐予測部６０は、分岐予測に関する処理の制御と分岐予測の結果を判定する機能を有する。分岐予測部６０は、分岐先バッファ部６１と、上位アドレステーブル部６２と、分岐予測制御部６３をさらに備えている。

　分岐先バッファ部６１は、過去に実行した分岐命令の命令アドレスと、分岐命令を実行した結果、得られる分岐命令の次に実行する命令、すなわち、分岐予測先の命令アドレスの下位アドレスであるＬＴＡ（Lower Target Address）を関連づけて保存している。分岐先バッファ部６１は、ＢＴＢ（Branch Target Buffer）とも呼ばれる。また、分岐先バッファ部６１は、過去に実行した分岐命令の命令アドレスとＬＴＡに、さらに上位アドレスの参照先を示す情報をＵＰ（Upper target address table Pointer）として付加したデータを保存している。ＵＰは、ＬＴＡに対応する上位アドレスのＵＴＡＴ（Upper Target Address Table）上での格納位置を示す情報である。また、ＵＰが０の場合は、過去に実行した分岐命令の命令アドレスと、分岐予測先の上位アドレスが同じであることを示すように設定されている。すなわち、ＵＰが０の場合は、メモリ空間上において、新たに入力される命令アドレスと分岐予測先の上位アドレスが近い、近距離の分岐予測が行われる。

　分岐先バッファ部６１は、過去に実行した分岐命令の命令アドレス、ＬＴＡおよびＵＰを関連づけたデータを、例えば、１０２４エントリ保存している。また、各エントリのことをＢＴＢエントリとも呼ぶ。分岐先バッファ部６１は、分岐先アドレス保存部と呼ぶこともできる。

　上位アドレステーブル部６２は、分岐予測先の命令アドレスの上位アドレスであるＵＴＡ（Upper Target Address）を格納したデータテーブルを、ＵＴＡＴとして保存している。図４は、上位アドレステーブル部６２のＵＴＡＴの構成の例を示した図である。図４の例では、３２ｂｉｔのＵＴＡが７個、ＵＴＡＴに保存されている。また、上位アドレステーブル部６２は、上位アドレス保存部と呼ぶこともできる。

　分岐予測制御部６３は、分岐先のアドレスを生成する機能と、分岐予測結果が実際の処理結果と一致するかを判定する機能を有する。分岐予測制御部６３は、ＢＰＣ（Branch Prediction Control）とも呼ばれる。分岐予測制御部６３は、図５に示すようにＢＰＡレジスタ１０１と、ＵＴＡポインタ１０２をさらに備えている。ＢＰＡレジスタ１０１は、分岐予測時に投機実行を行っている命令のアドレスを一時的に保持する。また、ＵＴＡポインタ１０２は、ＵＴＡの書き込み先の情報を保持している。図５の例では、ＢＰＡレジスタは６１ｂｉｔ、ＵＴＡポインタは３ｂｉｔのデータを保存できるように設定されている。また、分岐予測制御部６３は、アドレス生成部と呼ぶこともできる。

　本実施形態の分岐予測回路の動作について説明する。始めに分岐予測を行う際の動作について説明する。命令キャッシュ部２０は、プログラムカウンタ１１から次に実行する命令のアドレスを読み出し、命令アドレスとして命令キャッシュ部２０と分岐予測部６０に出力する。

　命令フェッチ部１０から命令フェッチアドレスが入力されると、分岐予測部６０は、対応するＢＴＢエントリを分岐先バッファ部６１から読み出してヒット判定を行う。図６は、分岐予測部６０におけるヒット判定処理を模式的に示した図である。図６では、ＢＴＢ上において過去に実行した分岐命令の命令アドレスがｔａｇとして示されている。分岐先バッファ部６１は、図６に示すような命令フェッチアドレス［６３：０］のうち［１２：３］の部分をｉｎｄｅｘとして対応するエントリを読み出す。

　例えば、［１２：３］が７であれば、分岐予測部６０は、ＢＴＢの７番目のエントリを読み出す。ＢＴＢエントリを読み出すと、分岐予測部６０は、新たに入力された命令アドレスである命令フェッチアドレスのｔａｇと読み出したＢＴＢエントリのｔａｇの情報を比較し、ヒット判定を行う。

　命令フェッチアドレスと読み出したＢＴＢエントリのｔａｇの情報が一致した場合に、分岐予測部６０は、ヒットと判定する。ヒットと判定すると、分岐予測部６０は、ヒット判定の結果を投機実行指示として命令フェッチ部１０と分岐予測制御部６３に送る。

　ヒットしたと判定すると、分岐予測部６０は、ＢＴＢエントリのＵＰを参照して、分岐予測先のアドレスであるＢＰＡを生成する。図７は、分岐予測先のアドレスを算出する処理を模式的に示した図である。ＵＰが０であるとき、上位アドレスが変化しない近距離の分岐予測として、分岐予測部６０は、命令フェッチアドレスの上位３２ｂｉｔと読みだしたＬＴＡを連結して、近距離予測アドレスであるＢＰＡを生成する。

　また、ＵＰが０以外のとき、分岐予測部６０は、ＵＰが示すＵＴＡＴのエントリからＵＴＡを読み出し、ＬＴＡと連結する。例えば、ＵＰが３のとき、分岐予測部６０は、ＵＴＡＴの３番目のエントリに保存されたＵＴＡとＬＴＡを連結する。分岐予測部６０は、ＵＴＡとＬＴＡを連結したアドレスに対し、命令アドレスアラインである最下位３ｂｉｔに０を補完し、補完したアドレスを長距離予測アドレスであるＢＰＡとする。

　ＢＰＡを生成すると、分岐予測部６０は、ヒット判定の結果とＢＰＡを命令フェッチ部１０と分岐予測制御部６３に出力する。ヒット判定の結果とＢＰＡが入力されると、分岐予測制御部６３は、入力されたＢＰＡを分岐先レジスタに保存する。

　ＢＰＡが入力されると、命令フェッチ部１０は、ＢＰＡに示されるアドレスを命令アドレスとして命令キャッシュ部２０に送り、投機実行を開始させる。

　次に分岐処理および分岐予測結果の判定について説明する。命令フェッチ部１０が命令アドレスを命令キャッシュ部２０と分岐予測部６０に出力し、命令アドレスが命令キャッシュ部２０入力されると、命令キャッシュ部２０は、入力された命令アドレスがキャッシュに存在するかを確認する。

　入力された命令アドレスに対応するデータがキャッシュにないとき、命令キャッシュ部２０は、メモリから命令アドレスに対応するデータを読み出し、キャッシュメモリに保存する。また、命令キャッシュ部２０は、命令アドレスと、メモリから読み出したデータをデコーダ部３０に出力する。

　入力された命令アドレスに対応するデータがキャッシュに保存されているとき、命令キャッシュ部２０は、命令アドレスに対応しているデータを命令データして命令アドレスとともにデコーダ部３０に出力する。

　命令データおよび命令アドレスが入力されると、デコーダ部３０は、入力された命令データを解析する。デコーダ部３０は、命令データを命令セットの仕様に基づいて分類し、命令スケジューラに命令データと命令アドレスを登録する。命令データが分岐命令であるとき、デコーダ部３０は、分岐命令スケジューラ部４０に命令データと命令アドレスを登録する。

　命令データと命令アドレスが登録されると、分岐命令スケジューラ部４０は、分岐命令実行部５０の命令処理の空きを確認し、実行可能なタイミングで分岐命令実行部５０に命令データを出力する。

　命令データが入力されると、分岐命令実行部５０は、分岐命令を実行し、ｔａｋｅｎ／ｎｔａｋｅｎの判断と、命令アドレスの算出を行う。分岐命令実行部５０は、分岐命令の実行結果、すなわち、ｔａｋｅｎ／ｎｔａｋｅｎの判断結果と、次に実行する命令アドレスの情報を分岐予測部６０の分岐予測制御部６３に出力する。

　分岐予測制御部６３は、分岐命令の実行結果がｔａｋｅｎであれば命令アドレスが次に命令フェッチするアドレスと判断する。また、分岐予測制御部６３は、分岐命令の実行結果がｎｔａｋｅｎであれば命令アドレスに８Ｂｙｔｅ加算したアドレスが次に命令フェッチするアドレスと判断する。

　次に命令フェッチするアドレスを判断すると、分岐予測制御部６３は、次に命令フェッチすると判断したアドレスと、ＢＰＡレジスタに保存されているＢＰＡを比較する。図８は、分岐予測の結果を判断する際の処理を模式的に示した図である。

　次に命令フェッチすると判断したアドレスと、ＢＰＡレジスタに保存されたＢＰＡが一致しない場合について説明する。図８は、命令フェッチすると判断したアドレスと、ＢＰＡが一致しない場合の処理について示した図である。分岐予測制御部６３は、分岐命令のアドレスと、ＢＰＡを比較し、命令フェッチすると判断したアドレスと、ＢＰＡが一致しない場合に分岐予測が失敗したと判断する。分岐予測が失敗したと判断すると、分岐予測制御部６３は、分岐予測失敗通知と分岐予測失敗再開アドレスを命令フェッチ部１０に通知する。また、分岐予測制御部６３は、分岐予測失敗通知を命令キャッシュ部２０、デコーダ部３０、分岐命令スケジューラ部４０および分岐命令実行部５０に出力する。分岐予測失敗通知が入力されると、命令キャッシュ部２０、デコーダ部３０、分岐命令スケジューラ部４０および分岐命令実行部５０は、投機実行中の処理を破棄する。

　また、ｔａｋｅｎの実行結果が入力された際、分岐予測制御部６３は、分岐命令の命令アドレスの上位アドレスと、ＵＴＡを比較する。分岐命令の命令アドレスの上位アドレスと、ＵＴＡが一致しないとき、分岐予測制御部６３は、上位アドレステーブル部６２にＵＴＡの更新の要求を送りＵＴＡＴを更新する。

　図９は、分岐予測制御部６３におけるＵＴＡＴおよびＢＴＢの更新処理を模式的に示した図である。始めに、図９に示す処理のうち、ＵＴＡＴの更新処理について説明する。分岐命令の実行が完了すると、分岐命令実行部５０から分岐予測制御部６３に、実行完了通知、ｔａｋｅｎ／ｎｔａｋｅｎ、ＴＡおよび分岐命令の命令アドレスが入力される。分岐命令の実行が完了すると、分岐予測制御部６３は、ＴＡに含まれるＵＴＡと分岐命令の命令アドレスの上位アドレスを比較する。分岐予測制御部６３は、命令実行の完了の通知と、ｔａｋｅｎの実行結果が入力された際に、分岐命令の命令アドレスの上位アドレスと、ＵＴＡの比較結果が一致しないとき、分岐予測制御部６３は、ＵＴＡ更新指示を生成する。ＵＴＡ更新指示には、ＵＴＡのデータが付加されている。分岐予測制御部６３は、生成したＵＴＡ更新指示を上位アドレステーブル部６２に送る。また、分岐命令の実行完了通知が入力された際に、ＵＴＡポインタは、ＵＴＡポインタの値ＵＷＰを上位アドレステーブル部６２に送るとともに、カウントアップを行う。また、ＵＴＡ更新指示を生成した際に、分岐予測制御部６３は、ＵＰの値を生成する。ＵＰの値は、ＵＴＡＴの更新指示を送る場合はＵＴＡポインタの値が用いられる。ＵＴＡＴの更新指示を送らない場合は、ＵＰの値は、０である。

　ＵＴＡ更新指示およびＵＷＰが入力されると、上位アドレステーブル部６２は、ＵＷＰで指定されたエントリのＵＴＡのデータを更新する。

　図９に示す処理のうち、ＢＴＢの更新処理について説明する。ＵＴＡの更新を要求する際、すなわち、分岐命令の実行の完了の通知と、ｔａｋｅｎの実行結果が入力された際に、分岐命令の命令アドレスの上位アドレスと、ＵＴＡの比較結果が一致しないとき、分岐予測制御部６３は、ＢＴＢの更新を要求するＢＴＢ更新指示を生成する。ＢＴＢ更新指示を生成すると、分岐予測制御部６３は、分岐先バッファ部６１にＢＴＢ更新指示を送る。また、ＢＴＢ更新指示を送る際に、分岐予測制御部６３は、生成したＵＰの値を分岐先バッファ部６１に送る。

　ＢＴＢ更新指示およびＵＰが入力されると、分岐先バッファ部６１は、分岐命令の命令アドレスのｉｎｄｅｘに対応するエントリのｔａｇ、ＬＴＡおよびＵＰの値を更新する。ｔａｇおよびｉｎｄｅｘ等は、図６に示す値と対応している。

　図１０は、本実施形態と対比した例として、分岐先の命令アドレスを分割せずに保持している場合のデータ構成を模式的に示したものである。図１０のように、命令アドレス１個あたりのデータ量が、１１２ビットのアドレスと分割しないでそのまま保持している場合に、１０２４エントリ分のデータ量は、約１４０００バイトとなる。一方で、本実施形態では、１アドレスあたり８３ビットのＢＴＢ（図６）は、１０２４エントリ分で約１００００バイト、ＵＴＡＴ（図４）は、３２ビット７エントリ分で２８バイトであるから、分岐予測先のアドレスの記憶に必要な容量を削減することができる。

　本実施形態では、ＵＴＡテーブルにＵＴＡを７エントリ保持している場合について説明したが、エントリ数は７エントリ以外であってもよい。また、予測精度を向上させるために他の分岐予測方式と組み合わせてもよい。また、本実施形態では、ＬＴＡが２９ビットである場合を例に説明したが、命令配置の局所性が高いプログラムを実行するプロセッサでは、本実施形態よりもＵＴＡのビット幅を長くし、ＬＴＡを短く設定してもよい。そのような構成とすることでハードウェア量より抑制することができる。

　本実施形態の分岐予測回路は、分岐予測先の命令アドレスである分岐先アドレス（ＢＰＡ）のうち上位アドレスであるＵＴＡをＵＴＡＴテーブルに保存している。また、本実施形態の分岐予測回路は、過去に分岐命令実行した命令アドレス、分岐予測先のアドレスのＬＴＡおよび分岐予測先のアドレスのＵＴＡのＵＴＡＴ上の格納先を示すＵＰを組み合わせた情報をＢＴＢとして保持している。命令のアドレス配置は、局所性があることが多いため、ＵＴＡは、ＢＴＢに対して少ないエントリ数で済む可能性が高い。よって、本実施形態の分岐予測回路は、分岐予測先のアドレスの上位アドレスをＵＴＡＴとして保存することで各ＢＴＢエントリに必要なデータ量を抑制することができるため、分岐予測に必要なハードウェア量を抑制することができる。

　本実施形態の分岐予測回路は、分岐予測先のアドレスであるＢＰＡを生成する際に、ＵＰを参照し、ＵＰが０以外のとき、対応するＵＴＡＴのＵＴＡとＢＴＢのＬＴＡを連結してＢＰＡを生成する。このように、ＵＰが０の以外の場合は、メモリアドレス空間上、離れたアドレスへの分岐予測に相当する。

　ＵＰが０の場合は、メモリアドレス空間上、近距離の分岐予測に相当し、分岐予測回路は、分岐先アドレスの上位アドレスが命令アドレスの上位アドレスと同じであると判断する。ＵＰが０の場合は、分岐予測回路は、命令アドレスの上位アドレスをＵＴＡとして、ＢＴＢのＬＴＡと連結してＢＰＡを生成する。このように、本実施形態の分岐予測回路は、アドレス空間上、近距離のアドレスへの分岐予測と離れたアドレスへの分岐予測を行うことができる。以上のように、本実施形態の分岐予測回路は、必要なハードウェア量および処理速度の低下を抑制しつつ、幅広いアドレスの範囲で分岐予測を行うことができる。

　以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。

　この出願は、２０１９年９月２７日に出願された日本出願特願２０１９－１７６９３７を基礎とする優先権を主張し、その開示の全てをここに取り込む。

　１　　分岐先アドレス保存部
　２　　上位アドレス保存部
　３　　アドレス生成部
　４　　分岐命令実行部
　１０　　命令フェッチ部
　１１　　プログラムカウンタ
　２０　　命令キャッシュ部
　３０　　デコーダ部
　４０　　分岐命令スケジューラ部
　５０　　分岐命令実行部
　６０　　分岐予測部
　６１　　分岐先バッファ部
　６２　　上位アドレステーブル部
　６３　　分岐予測制御部
　１０１　　ＢＰＡレジスタ
　１０２　　ＵＴＡポインタ

Claims (10)

1. 　過去に実行した分岐命令の第１のアドレスと、前記分岐命令の実行結果として次に実行する命令の第２のアドレスの下位アドレスと、前記第２のアドレスの上位アドレスの選択に用いる情報および前記上位アドレスの参照の要否を示す情報とを関連づけて保存する分岐先アドレス保存手段と、
   　前記第２のアドレスの上位アドレスを保存する上位アドレス保存手段と、
   　新たに実行する命令の第３のアドレスが、分岐先アドレス保存手段が保存している前記第１のアドレスと一致したときに、前記上位アドレスの参照が要である場合に前記第２のアドレスの上位アドレスの選択に用いる情報に対応する前記上位アドレスを読み出し、前記分岐先アドレス保存手段が保存している前記下位アドレスと連結して前記第２のアドレスを生成し、前記上位アドレスの参照が否である場合に前記第３のアドレスの上位アドレスと前記分岐先アドレス保存手段が保存している前記下位アドレスを連結して前記第２のアドレスを生成するアドレス生成手段と、
   　前記アドレス生成手段が生成した前記第２のアドレスの命令を投機実行する分岐命令実行手段と
   　を備える分岐予測回路。
2. 　前記上位アドレス保存手段は、前記第２のアドレスの上位アドレスをアドレステーブルとして保存し、
   　前記第２のアドレスの上位アドレスの選択に用いる情報は、前記アドレステーブル上の順番を示す情報であることを特徴とする請求項１に記載の分岐予測回路。
3. 　前記第２のアドレスの上位アドレスの選択に用いる情報が所定の番号であったときに、前記上位アドレスの参照が要であることを示すように設定されていることを特徴とする請求項２に記載の分岐予測回路。
4. 　前記分岐命令実行手段は、前記第３のアドレスの命令の実行結果として得られた、前記第３のアドレスの命令の次に実行する命令の第４のアドレスと、前記第２のアドレスとを比較し、前記第４のアドレスと前記第２のアドレスが一致しなかったとき、
   　前記第４のアドレスのデータで、前記分岐先アドレス保存手段と前記上位アドレス保存手段における前記第２のアドレスのデータを更新することを特徴とする請求項１から３いずれかに記載の分岐予測回路。
5. 　前記分岐命令実行手段は、前記第３のアドレスの命令の実行結果として得られた、前記第３のアドレスの命令の次に実行する命令の第４のアドレスと、前記第２のアドレスとを比較し、前記第４のアドレスと前記第２のアドレスが一致しなかったとき、
   　前記第２のアドレスの命令の前記投機実行を破棄することを特徴とする請求項１から４いずれかに記載の分岐予測回路。
6. 　請求項１から５いずれかに記載の分岐予測回路と、
   　実行する命令のアドレスを命令アドレスとして出力する命令フェッチ手段と、
   　前記命令フェッチ手段が出力したアドレスの命令を実行する命令実行手段と
   　を備え、
   　前記分岐予測回路は、前記命令フェッチ手段が出力した前記アドレスを前記第３のアドレスとして用い、
   　前記分岐予測回路が前記第２のアドレスを出力したとき、前記命令フェッチ手段は、前記第２のアドレスを前記命令アドレスとして出力するプロセッサ。
7. 　過去に実行した分岐命令の第１のアドレスと、前記分岐命令の実行結果として次に実行する命令の第２のアドレスの上位アドレスの選択に用いる情報および前記上位アドレスの参照の要否を示す情報と、前記第２のアドレスの下位アドレスとを関連づけて保存し、
   　前記第２のアドレスの上位アドレスを保存し、
   　新たに実行する命令の第３のアドレスが、保存している前記第１のアドレスと一致したときに、前記上位アドレスの参照が要である場合に前記第２のアドレスの上位アドレスの選択に用いる情報に対応する前記上位アドレスを読み出し、保存している前記下位アドレスと連結して前記第２のアドレスを生成し、前記上位アドレスの参照が否である場合に前記第３のアドレスの上位アドレスと保存している前記下位アドレスを連結して前記第２のアドレスを生成し、
   　生成した前記第２のアドレスの命令を投機実行する分岐予測方法。
8. 　前記第２のアドレスの上位アドレスをアドレステーブルとして保存し、
   　前記第２のアドレスの上位アドレスの選択に用いる情報は、前記アドレステーブル上の順番を示す情報であることを特徴とする請求項７に記載の分岐予測方法。
9. 　前記第２のアドレスの上位アドレスの選択に用いる情報が所定の番号であったときに、前記上位アドレスの参照が要であることを示すように設定されていることを特徴とする請求項８に記載の分岐予測方法。
10. 　前記第３のアドレスの命令の実行結果として得られた、前記第３のアドレスの命令の次に実行する命令の第４のアドレスと、前記第２のアドレスとを比較し、
    　前記第４のアドレスと前記第２のアドレスが一致しなかったとき、
    　前記第４のアドレスのデータを用いて、保存されている前記第２のアドレスのデータを更新することを特徴とする請求項７から９いずれかに記載の分岐予測方法。

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