WO2020245697A1 - 半導体装置 - Google Patents

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circuit
wiring
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memory cell
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大貫達也
松嵜隆徳
岡本佑樹
山崎舜平
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Semiconductor Energy Laboratory Co Ltd
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Definitions

  • the semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, and the like. It also refers to all devices that can function by utilizing semiconductor characteristics. For example, an integrated circuit, a chip having an integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices. Further, the storage device, the display device, the light emitting device, the lighting device, the electronic device, and the like are themselves semiconductor devices, and may have the semiconductor device.
  • IGZO In-Ga-Zn oxides
  • Exo In-Ga-Zn oxides
  • CAAC c-axis aligned crystalline
  • nc nanocrystalline structure
  • Oxide semiconductor transistor or "OS transistor”
  • OS transistor Oxide semiconductor transistor
  • Various semiconductor devices using OS transistors have been manufactured (for example, Non-Patent Documents 3 and 4).
  • Patent Document 1 discloses a configuration in which a plurality of layers of a memory cell array having an OS transistor are laminated on a substrate provided with a Si transistor.
  • One aspect of the present invention includes a silicon substrate having a first circuit, a first element layer having a second circuit, and a second element layer having a third circuit, and the first circuit is a first transistor.
  • the second circuit has a second transistor
  • the third circuit has a memory cell
  • the memory cell has a third transistor and a capacitor
  • the element layer constitutes a laminated block provided by being laminated in a direction perpendicular to or substantially perpendicular to the surface of the silicon substrate, and the laminated block is laminated in a direction perpendicular to or substantially perpendicular to the surface of the silicon substrate.
  • a plurality of laminated blocks are provided, and each of the plurality of laminated blocks has a first wiring provided in a direction perpendicular to or substantially perpendicular to the surface of the silicon substrate, and the first wiring is electrically connected to the plurality of laminated blocks. It is a semiconductor device.
  • the first circuit has a function of outputting a signal for driving the memory cell and data to be written to the memory cell to the first wiring, and amplifies the data read from the memory cell to the first wiring.
  • a semiconductor device having a function is preferable.
  • the second circuit has a function of amplifying the potential of the second wiring electrically connected to the memory cell and transmitting the potential to the first wiring, and a function of transmitting the potential of the first wiring to the second wiring.
  • a semiconductor device having.
  • the second transistor and the third transistor are semiconductor devices each having a semiconductor layer having a metal oxide in a channel forming region.
  • the metal oxide preferably contains a semiconductor device containing In, Ga, and Zn.
  • the layer having a capacitor is preferably a semiconductor device provided above the layer having a third transistor.
  • the layer having a capacitor is preferably a semiconductor device provided in a laminated manner.
  • One form of the present invention can provide a semiconductor device or the like having a new configuration.
  • one aspect of the present invention can provide a semiconductor device having a novel configuration and the like, which can reduce manufacturing costs in a semiconductor device that functions as a storage device using a minimum off-current.
  • one aspect of the present invention can provide a semiconductor device having a novel configuration and excellent low power consumption in a semiconductor device that functions as a storage device using a minimum off-current.
  • one aspect of the present invention can provide a semiconductor device having a novel configuration, which can reduce the size of a semiconductor device that functions as a storage device using a minimum off-current.
  • one aspect of the present invention can provide a semiconductor device having a novel configuration, which has a small fluctuation in the electrical characteristics of a transistor and is excellent in reliability, in a semiconductor device that functions as a storage device using a minimum off-current. ..
  • FIG. 1 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 2 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 3 is a diagram showing a configuration example of a semiconductor device.
  • 4A and 4B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 5 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 6 is a diagram showing a configuration example of a semiconductor device.
  • 7A and 7B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 8 is a diagram showing a configuration example of a semiconductor device.
  • 9A and 9B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 10 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 10 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 11 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 12 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 13 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 14 is a schematic cross-sectional view showing a configuration example of the semiconductor device.
  • FIG. 15A is a diagram illustrating classification of the crystal structure of IGZO.
  • FIG. 15B is a diagram illustrating an XRD spectrum of a CAAC-IGZO film.
  • FIG. 15C is a diagram for explaining the microelectron diffraction pattern of the CAAC-IGZO film.
  • FIG. 16 is a block diagram illustrating a configuration example of the semiconductor device.
  • FIG. 17 is a conceptual diagram showing a configuration example of a semiconductor device.
  • 18A and 18B are schematic views illustrating an example of an electronic component.
  • FIG. 19 is a diagram showing an example of an electronic device.
  • the ordinal numbers "1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like is defined as a component referred to in “second” in another embodiment or in the claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the power supply potential VDD may be abbreviated as potentials VDD, VDD, etc. This also applies to other components (eg, signals, voltages, circuits, elements, electrodes, wiring, etc.).
  • the code is used for identification such as "_1”, “_2”, “[n]", “[m, n]”. May be added and described.
  • the second wiring GL is described as wiring GL [2].
  • a semiconductor device is a device that utilizes semiconductor characteristics, and is a circuit that includes semiconductor elements (transistors, diodes, photodiodes, etc.) and a device that has the same circuit.
  • the semiconductor device described in this embodiment can function as a storage device using a transistor having a minimum off-current.
  • FIG. 1 is a diagram showing a block diagram of a semiconductor device described in the present embodiment.
  • the semiconductor device 10 shown in FIG. 1 has a peripheral circuit 20 provided on a silicon substrate and laminated blocks 30_1 to 30_N (N is a natural number) provided with a plurality of memory cells constituting a memory cell array.
  • the laminated blocks 30_1 to 30_N may be collectively referred to as a laminated block 30.
  • the configuration applicable to the laminated blocks 30_1 to 30_N may be described as the laminated block 30.
  • the silicon substrate refers to a substrate using silicon as a semiconductor material, for example, a single crystal silicon substrate.
  • a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used for the substrate.
  • the peripheral circuit 20 includes a circuit for outputting a signal for driving a memory cell such as a row driver and a column driver.
  • Row drivers and column drivers may simply be referred to as drive circuits or drivers.
  • the row driver and the column driver drive the memory cells at high speed. Therefore, it is preferable that the row driver and the column driver have transistors that operate at high speed.
  • the transistor included in the low driver and the column driver is preferably a transistor (Si transistor) having silicon in the channel forming region, which has excellent field effect mobility.
  • the low driver is a circuit having a function of outputting a signal for driving a memory cell to a word line.
  • the word line has a function of transmitting a word signal to a memory cell.
  • the low driver may be called a word line side drive circuit.
  • the row driver includes a decoder circuit for selecting a word line corresponding to a designated address, a buffer circuit, and the like.
  • the column driver is a circuit having a function of outputting a signal for driving a memory cell to a bit line, a function of outputting data to be written to the memory cell, and a function of amplifying data read from the memory cell to the bit line. ..
  • the bit line BL has a function of transmitting data to a memory cell.
  • the column driver may be referred to as a bit line side drive circuit.
  • the column driver includes a sense amplifier, a precharge circuit, a decoder circuit for selecting a bit line according to a specified address, and the like.
  • the data signal given to the bit line corresponds to the signal written in the memory cell or the signal read from the memory cell.
  • the data signal will be described as a binary signal with a high or low level potential corresponding to data 1 or data 0.
  • the data signal may be a multi-valued data signal having three or more values.
  • the high level potential is VDD
  • the low level potential is VSS, or ground potential (GND).
  • the signal given to the bit line BL includes a data signal, a precharge potential for reading data, and the like.
  • the precharge potential can be VDD / 2.
  • the laminated blocks 30_1 to 30_N have an element layer 40 and an element layer 50, respectively.
  • the element layer 50 has a plurality of memory cells having transistors and capacitors.
  • the memory cell included in the element layer 50 can be called a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory) using a transistor having an oxide semiconductor in the channel forming region (hereinafter referred to as an OS transistor) as the memory. Since it can be composed of one transistor and one capacitor, it is possible to realize a high density of memory. Further, by using the OS transistor, the data retention period can be increased.
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • the leakage current flowing between the source and the drain at the time of off (hereinafter, off current) is extremely low, which is desired.
  • a voltage-dependent charge can be retained in a capacitor on the other side of the source or drain. That is, the data once written can be held in the memory cell for a long time. Therefore, the frequency of data refresh can be reduced and the power consumption can be reduced.
  • a memory cell using an OS transistor data can be rewritten and read by charging or discharging an electric charge, so that the number of times of writing and reading data can be substantially unlimited.
  • a memory cell using an OS transistor is excellent in rewrite resistance because it does not undergo a structural change at the atomic level unlike a magnetic memory or a resistance change type memory.
  • a memory cell using an OS transistor does not show instability due to an increase in electron capture centers even in repeated rewriting operations like a flash memory.
  • a memory cell using an OS transistor can be freely arranged on a silicon substrate having a transistor (hereinafter, Si transistor) whose channel forming region has silicon, or an element layer having an OS transistor, so that it can be integrated. It can be done easily. Further, since the OS transistor can be manufactured by using the same manufacturing apparatus as the Si transistor, it can be manufactured at low cost.
  • the OS transistor can be a 4-terminal semiconductor element if the back gate electrode is included in addition to the gate electrode, the source electrode and the drain electrode.
  • An electric network in which the input and output of signals flowing between the source and the drain can be independently controlled according to the voltage applied to the gate electrode or the back gate electrode can be configured. Therefore, the circuit design can be performed with the same thinking as the LSI.
  • the OS transistor has better electrical characteristics than the Si transistor in a high temperature environment. Specifically, since the ratio of the on current to the off current is large even at a high temperature such as 125 ° C. or higher and 150 ° C. or lower, good switching operation can be performed. Further, the OS transistor operates well in the range of ⁇ 40 ° C. or higher and 190 ° C.
  • the OS transistor has very good heat resistance.
  • This is the heat resistance of the phase change memory (PCM: Phase Change Memory) (-40 ° C or more and 150 ° C or less), and the heat resistance of the resistance change type memory (ReRAM: Resistance Random Access Memory) (-40 ° C or more and 125 ° C or less).
  • PCM Phase Change Memory
  • ReRAM Resistance Random Access Memory
  • the heat resistance is good even when compared with the heat resistance (-40 ° C or higher and 105 ° C or lower) of a magnetic resistance memory (MRAM: Magnetoresistive Random Access Memory).
  • the element layer 40 has a function of amplifying the potential of the bit line connected to the memory cell and transmitting it to the bit line connected to the peripheral circuit 20, and a function of transmitting the potential of the peripheral circuit 20 to the bit line connected to the memory cell.
  • the bit wire connected to the peripheral circuit 20 is shown as a wiring GBL.
  • the bit line connected to the element layer 50 having the memory cell is shown as a wiring LBL.
  • the wiring GBL may be referred to as a global bit line.
  • the wiring LBL may be referred to as a local bit line.
  • the wiring LBL and the wiring GBL have a bit line function for writing or reading data in a memory cell.
  • the wiring LBL and the wiring GBL may be shown by a thick line, a thick dotted line, or the like in order to improve visibility.
  • the schematic diagram shown in FIG. 1 defines the z-axis direction in order to explain the arrangement of each configuration.
  • the z-axis direction may be referred to as a direction perpendicular to the surface of the silicon substrate 11 in the specification.
  • the laminated block 30 or the element layer 40 and the element layer 50 constituting the laminated block 30 are laminated in a direction perpendicular to the surface of the silicon substrate 11 or in a substantially vertical direction.
  • the term "approximately vertical” means a state in which the objects are arranged at an angle of 85 degrees or more and 95 degrees or less.
  • the wiring LBL and the wiring GBL provided on the laminated block 30 are provided in a direction perpendicular to the surface of the silicon substrate 11 or in a substantially vertical direction. With this configuration, the number of memory cells arranged per unit area can be increased, so that the memory density can be increased.
  • FIG. 2 is a circuit diagram of a laminated block 30_1 showing a configuration example of a circuit included in the element layer 40 and a configuration example of a memory cell included in the element layer 50.
  • the memory cell 51_1 has a transistor 52 and a capacitor 53.
  • One of the source and drain of the transistor 52 is connected to the wiring LBL.
  • the gate of the transistor 52 is connected to a wiring (also referred to as a word line WL) that gives a word signal.
  • the transistor 52 is connected to the capacitor 53.
  • the transistor 52 is preferably an OS transistor.
  • the OS transistor has an extremely low off current. Therefore, the electric charge corresponding to the data written in the memory cell 51_1 can be held in the capacitor 53 for a long time. That is, in the memory cells 51_1 to 51_N, the once written data can be held for a long time. Therefore, the frequency of data refresh can be reduced, and the power consumption of the semiconductor device according to one aspect of the present invention can be reduced.
  • the memory cells 51_1 to 51_N using the OS transistor can be freely arranged on the silicon substrate and the element layer having the OS transistor, integration can be easily performed. Therefore, the number of memory cells arranged per unit area can be increased, and the memory density can be increased.
  • the transistor 52 preferably has a back gate electrode. By controlling the potential applied to the back gate electrode, the threshold voltage of the transistor 52 can be controlled. Thereby, for example, the on-current of the transistor 52 can be increased and the off-current can be decreased.
  • the element layer 40 shown in FIG. 2 has transistors 41 to 44.
  • Each of the transistors 41 to 44 can be composed of an OS transistor, and is shown as an n-channel type transistor.
  • the transistor 41 is a transistor for controlling the wiring GBL to a potential corresponding to the potential of the wiring LBL during the period of reading data from the memory cell 51_1.
  • the transistor 42 is a transistor that functions as a switch in which a selection signal MUX is input to a gate and on or off between a source and a drain is controlled according to the selection signal MUX.
  • the transistor 43 is a transistor that functions as a switch in which a write control signal WE is input to a gate and on or off between a source and a drain is controlled according to the write control signal WE.
  • the transistor 44 is a transistor that functions as a switch in which a read control signal RE is input to the gate and on or off between the source and the drain is controlled according to the read control signal RE.
  • a ground potential GND which is a fixed potential, is given to the source side of the transistor 44.
  • element layer 50 shown in FIG. 2 is shown as a single layer, a plurality of element layers 50 may be laminated. The configuration is illustrated in FIG.
  • FIG. 3 is a circuit diagram of a laminated block 30_1 showing a configuration example of a memory cell having element layers 50_1 to 50_p (p is a natural number of 2 or more) as a plurality of element layers 50.
  • the element layers 50_1 to 50_p have memory cells 51_1 to 51_p (also referred to as a memory cell 51) connected to a local bit line LBL provided extending in the z-axis direction.
  • LBL local bit line
  • FIG. 3 shows a configuration in which a plurality of element layers 50_1 to 50_p are stacked as the element layer 50 in the z-axis direction and memory cells are connected by a local bit line LBL provided in the z-axis direction, but as another configuration, May be good.
  • FIG. 4A shows, as an example, a configuration in which transistors 41 to 44 included in the element layer 40 and a plurality of element layers 50_1 to 50_4 are provided in four layers in the z-axis direction.
  • Each of the element layers 50_1 to 50_1 has a memory cell 51.
  • Each memory cell 51 is connected to the gate of the transistor 41 via a local bit line LBL provided in the z-axis direction.
  • the element layer 40 has four transistors 41 to 44.
  • memory cells are stacked and provided in four element layers as shown in FIG. 4A, four memory cells are provided in each layer of the element layer 40. 16 memory cells can be connected to the gate of the transistor 41 via the local bit line LBL.
  • FIG. 4A can be represented as a schematic diagram illustrated in FIG. 4B.
  • FIG. 4B illustrates the memory cell 51 included in the element layers 50_1 to 50_1, the local bit line LBL, and the transistor 41 included in the element layer 40.
  • the memory cells can be arranged at a high density, but the transistors of the element layer 40 also need to be arranged at a high density.
  • the transistor of the element layer 40 is also miniaturized. Since it is necessary to adopt a process having a large number of steps, the manufacturing cost may increase.
  • the transistor included in the element layer 40 has a process different from that of the memory cell, that is, a transistor shape capable of reducing the number of steps, rather than a transistor shape having a large number of steps for miniaturization. That is, the transistor included in the element layer 40 is not a transistor shape that prioritizes miniaturization, but a transistor shape that reduces manufacturing costs, for example, a transistor channel length and channel width, that is, a transistor size that is larger than that of a transistor that the memory cell 51 has. By increasing the value, it is possible to suppress an increase in manufacturing cost.
  • FIG. 5 is a schematic diagram similar to FIG. 4B, and is a diagram showing a configuration example in which the area occupied by the element layer 40 can be increased.
  • the wiring layer 54 has wirings 54_1 and 54_2 connected to the memory cell 51 included in the element layer 50.
  • the wiring 54_1 is connected to the gate of the transistor 41_1 included in the element layer 40_1 constituting the element layer 40.
  • the wiring 54_2 is connected to the gate of the transistor 41_2 included in the element layer 40_2 constituting the element layer 40.
  • the element layer 40_1 and the element have an area occupied by the memory cells 51 provided in the x direction and the y direction.
  • the area occupied by the layer 40_2 can be increased. Therefore, the transistor included in the element layer 40 can be formed into a transistor shape that reduces the manufacturing cost instead of a transistor shape that prioritizes miniaturization, so that an increase in the manufacturing cost can be suppressed.
  • FIG. 6 is a visualization of the schematic diagram shown in FIG. 5 based on the layout diagram of the memory cells.
  • the memory cell 51 has a transistor 52 provided superimposing on the word line WL and a capacitor 53 connected to the transistor 52.
  • the configuration in which the wiring layer 54 and the element layer 50 are provided on the element layer 40 is illustrated.
  • the wiring 54_1 and the wiring 54_2 are connected to a memory cell provided in the y direction at the openings 57_1 and 57_2.
  • the wiring 54_1 and the wiring 54_2 are connected to the element layers 40_1 and 40_2 provided in the y direction at the openings 58_1 and 58_2.
  • the element layer 40_1 and the element have an area occupied by the memory cells 51 provided in the x direction and the y direction.
  • the area occupied by the layer 40_2 can be increased. Therefore, the transistor included in the element layer 40 can be formed into a transistor shape that reduces the manufacturing cost instead of a transistor shape that prioritizes miniaturization, so that an increase in the manufacturing cost can be suppressed.
  • element layer 50_1 shown in FIG. 2 is shown assuming that the transistor and the capacitor are in the same layer, it may be provided in different layers.
  • the configuration is illustrated in FIG. 7B.
  • FIG. 7A is a circuit diagram of a laminated block 30_1 showing a configuration example of a memory cell 51_1 having an element layer 50_A as an element layer 50 provided with a transistor 52 and an element layer 50_B as an element layer 50 provided with a capacitor 53.
  • the device layer 50_A has a transistor 52
  • the device layer 50_B has a capacitor 53.
  • the element layer 50_1 shown in FIG. 2 is shown assuming that a plurality of capacitors are provided in the same layer, it may be provided in different layers. The configuration is illustrated in FIG. 7B.
  • FIG. 7B shows memory cells 51_A and 51_B having an element layer 50_A as the element layer 50 provided with the transistor 52, an element layer 50_B as the element layer 50 provided with the capacitor 53_A, and an element layer 50_C as the element layer 50 provided with the capacitor 53_B.
  • the memory cell 51_A has a transistor 52_A provided in the element layer 50_A and a capacitor 53_A provided in the element layer 50_B.
  • the memory cell 51_B has a transistor 52_B provided in the element layer 50_A and a capacitor 53_B provided in the element layer 50_C.
  • an IC chip that functions as having the semiconductor device 10
  • the semiconductor device 10 can be made into one IC chip by mounting a plurality of dies on a substrate for packaging. 8 and 9A and 9B show an example of the configuration.
  • the schematic cross-sectional view of the IC chip 100 illustrated in FIG. 8 has a silicon substrate 11 and a laminated block in which the element layer 40 and the element layers 50_1 to 50_3 are laminated on the package substrate 101.
  • the package substrate 101 is provided with a solder ball 102 for connecting the IC chip 100 to a printed circuit board or the like.
  • the element layer 40 and the element layers 50_1 to 50_3 can be laminated by repeating the configuration for creating the OS transistor.
  • the peripheral circuits provided on the silicon substrate and each circuit such as the memory cell included in the element layer 40 and the element layers 50_1 to 50_3 may be electrically connected via the through electrode 103 provided so as to penetrate each layer. it can.
  • TSV Three Silicon Via
  • the schematic cross-sectional view of the IC chip 100A shown in FIG. 9A has a silicon substrate 11 and a laminated block in which the element layer 40 and the element layers 50_1 to 50_3 are laminated on the package substrate 101.
  • Peripheral circuits provided on the silicon substrate and circuits such as memory cells included in the element layer 40 and the element layers 50_1 to 50_3 are bonded to each other using the silicon substrate 105.
  • each layer can be electrically connected via a through electrode 103 provided so as to penetrate each layer and a metal bump 104 provided between the layers.
  • the schematic cross-sectional view of the IC chip 100B shown in FIG. 9B has a silicon substrate 11 and a laminated block in which the element layer 40 and the element layers 50_1 to 50_3 are laminated on the package substrate 101.
  • Peripheral circuits provided on the silicon substrate and circuits such as memory cells included in the element layer 40 and the element layers 50_1 to 50_3 are bonded to each other using the silicon substrate 105.
  • each layer can be electrically connected via a through electrode 103 provided so as to penetrate each layer and a metal bump 104 provided between the layers.
  • FIG. 10 is a circuit diagram illustrating a circuit configuration example of the memory cell 51 included in the element layer 50 and a specific circuit configuration example of the peripheral circuit 22 connected to the memory cell described in FIG. ..
  • FIG. 10 illustrates the element layers 50_1 to 50_p.
  • a memory cell 51_p is illustrated as a memory cell of the element layer 50_p connected to the wiring LBL_A.
  • the memory cell 51_p illustrates a transistor 52 and a capacitor 53 whose gate is connected to the word line WL_A.
  • a memory cell 51_c is shown as a memory cell of the element layer 50_p connected to the wiring LBL_B.
  • the memory cell 51_c illustrates a transistor 52B and a capacitor 53B whose gate is connected to the word line WL_B.
  • FIG. 10 illustrates the element layer 40 having the transistors 41_a, 41_b, 42_a, 42_b, 43_a, 43_b, 44_a, 44_b included in the element layer 40.
  • the wirings LBL_A and LBL_B are connected to the gates of transistors 41_a and 41_b.
  • the transistors 42_a, 42_b, 43_a, 43_b included in the element layer 40 are connected to the wiring GBL_A and GBL_B as shown in FIG.
  • the wirings GBL_A and GBL_B are connected to the transistor included in the peripheral circuit 22.
  • control signals WE, RE, and MUX are given to the gates of the transistors 42_a, 42_b, 43_a, 43_b, 44_a, and 44_b of the element layer 40.
  • FIG. 10 shows a precharge circuit 22_A, a precharge circuit 22_B, a sense amplifier 22_C, a switch circuit 22_D, a switch circuit 22_E, and a write / read circuit 29 on the silicon substrate side as circuits included in the peripheral circuit 22.
  • the transistors constituting the precharge circuit 22_A, the precharge circuit 22_B, and the sense amplifier 22_C are composed of Si transistors.
  • the switches 23_A to 23_D constituting the switch circuit 22_D and the switch circuit 22_E can also be composed of Si transistors.
  • One of the source or drain of the transistors 42_a, 42_b, 43_a, 43_b is connected to the transistors constituting the precharge circuit 22_A, the precharge circuit 22_B, the sense amplifier 22_C, and the switch circuit 22_D.
  • the precharge circuit 22_A is composed of n-channel type transistors 24_1 to 24_3.
  • the precharge circuit 22_A is a circuit for precharging the wirings LBL_A and LBL_B to the intermediate potential VPC corresponding to the potential VDD / 2 between VDD and VSS according to the precharge signal given to the precharge line PCL1. ..
  • the precharge circuit 22_B is composed of n-channel type transistors 24_4 to 24_6.
  • the precharge circuit 22_B is a circuit for precharging the wiring GBL_A and the wiring GBL_B to the intermediate potential VPC corresponding to the potential VDD / 2 between VDD and VSS according to the precharge signal given to the precharge line PCL2. is there.
  • the sense amplifier 22_C is composed of p-channel transistors 25_1 and 25_2 and n-channel transistors 25_3 and 25_4 connected to the wiring VHH or wiring VLL.
  • Wiring VHH or Wiring VLL is a wiring having a function of giving VDD or VSS.
  • Transistors 25_1 to 25_1 are transistors that form an inverter loop.
  • the potentials of the wiring GBL_A and the wiring GBL_B can be output to the outside via the write / read circuit 29 via the switch circuit 22_D and the switch circuit 22_E.
  • the wiring LBL_A and LBL_B, and the wiring GBL_A and wiring GBL_B correspond to a bit line pair.
  • the write / read circuit 25 controls the writing of the data signal according to the signal EN_data.
  • the switch circuit 22_D is a circuit for controlling the conduction state between the sense amplifier 22_C and the wiring GBL_A and the wiring GBL_B.
  • the switch circuit 22_D is switched on or off by controlling the switching signal CSEL1.
  • the switches 23_A and 23_B are n-channel transistors, the switching signal CSEL1 is turned on at a high level and turned off at a low level.
  • the switch circuit 22_E is a circuit for controlling the conduction state between the write / read circuit 29 and the bit line pair connected to the sense amplifier 22_C.
  • the switch circuit 22_D is switched on or off by controlling the switching signal CSEL1.
  • the switches 23_C and 23_D may be the same as the switches 23_A and 23_B.
  • FIG. 11 shows a timing chart for explaining the operation of the circuit diagram shown in FIG.
  • the period T11 is the write operation
  • the period T12 is the wiring LBL precharge operation
  • the period T13 is the wiring GBL precharge operation
  • the period T14 is the charge sharing operation
  • the period T15 is the read standby.
  • the operation, period T16 corresponds to the period for explaining the read operation.
  • the word line connected to the gate of the transistor of the memory cell in which the data signal is to be written is set to the high level.
  • the control signal WE and the signal EN_data are set to a high level, and the data signal is written to the memory cell via the wiring GBL and the bit line BL.
  • the precharge line PCL1 is set to a high level while the control signal WE is set to a high level.
  • the bit line BL is precharged to the precharge potential.
  • both the wiring VHH and the wiring VLL that supply the power supply voltage to the sense amplifier 22_C are set to VDD / 2 to suppress the power consumption due to the through current.
  • the precharge line PCL2 is set to a high level in order to precharge the wiring GBL.
  • the wiring GBL is precharged to the precharge potential.
  • control signal WL and the control signal MUX are set to high levels for charge sharing for balancing the charges precharged in the bit line BL and the wiring GBL.
  • the bit wire BL and the wiring GBL are equipotential.
  • both the wiring VHH and the wiring VLL that supply the power supply voltage to the sense amplifier 22_C are set to VDD / 2 to suppress the power consumption due to the through current.
  • the control signal RE is set to a high level. This is a period in which a current flows through the transistor 41 according to the potential of the bit line BL and the potential of the wiring GBL fluctuates according to the amount of the current.
  • the switching signal CSEL1 is set to a low level so that the fluctuation of the potential of the wiring GBL is not affected by the sense amplifier 22_C.
  • Wiring VHH or wiring VLL is similar to period T14.
  • the data signal written in the memory cell is read out by amplifying the fluctuation of the potential of the wiring GBL with the bit line pair connected to the sense amplifier 22_C with the switching signal CSEL1 as the high level.
  • One form of the semiconductor device of the present invention uses an OS transistor having an extremely low off-current as a transistor provided in each element layer.
  • the OS transistor can be laminated on a silicon substrate on which a Si transistor is provided. Therefore, it can be manufactured by repeating the same manufacturing process in the vertical direction, and the manufacturing cost can be reduced. Further, in one embodiment of the present invention, the transistors constituting the memory cell can be arranged in the vertical direction instead of the plane direction to improve the memory density, and the device can be miniaturized.
  • the wiring LBL is connected to the gate of the transistor 41, data can be read out using a slight potential difference of the wiring LBL. Since a circuit such as a sense amplifier using a Si transistor can be miniaturized, the semiconductor device can be miniaturized. Further, it can be operated even if the capacity of the capacitor of the memory cell is reduced.
  • One embodiment of the present invention uses an OS transistor having an extremely low off-current as a transistor provided in each element layer. Therefore, the frequency of refreshing the data held in the memory cell can be reduced, and the semiconductor device can be made with low power consumption.
  • the OS transistors can be stacked and provided, and can be manufactured by repeating the same manufacturing process in the vertical direction, so that the manufacturing cost can be reduced. Further, in one embodiment of the present invention, the transistors constituting the memory cell can be arranged in the vertical direction instead of the plane direction to improve the memory density, and the device can be miniaturized.
  • the OS transistor since the OS transistor has less fluctuation in electrical characteristics than the Si transistor even in a high temperature environment, the fluctuation in electrical characteristics of the transistor when stacked and integrated is small, and the semiconductor device functions as a highly reliable storage device. Can be.
  • the transistor is shown as a transistor having a top gate structure or a bottom gate structure without a back gate electrode, but the structure of the transistor 52 is not limited to this.
  • the transistor included in the memory cell 51 may be a transistor 52 having a back gate electrode connected to the back gate electrode line BGL. With the configuration shown in FIG. 12, it is possible to make it easier to control electrical characteristics such as the threshold voltage of the transistor 52 from the outside.
  • FIG. 13 shows a memory unit 470 (memory unit 470_1 to memory unit 470_m: m is a natural number of 2 or more) on the element layer 411 having a circuit provided on the semiconductor substrate 311.
  • (Shown) is a diagram showing an example of a semiconductor device provided in a laminated manner.
  • a plurality of memory units 470 are laminated on the element layer 411 and the element layer 411.
  • the plurality of memory units 470 include a transistor layer 413 (transistor layer 413_1 to transistor layer 413_m) corresponding to each memory unit 470 on the substrate 450, and a plurality of memory device layers 415 (memory device layer) on each transistor layer 413.
  • n are natural numbers of 2 or more).
  • the transistor layer 413 is provided on the substrate 450 and the memory device layer 415 is provided on the transistor layer 413 is shown, but the present embodiment is not limited to this.
  • a plurality of memory device layers 415 may be provided on the substrate 450, and a transistor layer 413 may be provided on the plurality of memory device layers 415, or memory device layers 415 may be provided above and below the transistor layer 413 on the substrate 450. You may.
  • a material selected from Si, Ge, SiGe, GaAs, GaAlAs, GaN, and InP can be used, respectively.
  • the element layer 411 has a transistor 300 provided on the semiconductor substrate 311 and can function as a circuit of a semiconductor device (sometimes called a peripheral circuit).
  • Examples of circuits include column drivers, row drivers, column decoders, row decoders, sense amplifiers, precharge circuits, amplifier circuits, word line driver circuits, output circuits, control logic circuits, and the like.
  • the transistor layer 413 has a transistor 200T and can function as a circuit for controlling each memory unit 470.
  • the memory device layer 415 has a memory device 420.
  • the memory device 420 shown in this embodiment has a transistor and a capacitance.
  • m is not particularly limited, but is 2 or more and 100 or less, preferably 2 or more and 50 or less, and more preferably 2 or more and 10 or less.
  • n is not particularly limited, but is 2 or more and 100 or less, preferably 2 or more and 50 or less, and more preferably 2 or more and 10 or less.
  • the product of m and n is 4 or more and 256 or less, preferably 4 or more and 128 or less, and more preferably 4 or more and 64 or less.
  • FIG. 13 shows a cross-sectional view of the transistor 200T included in the memory unit and the transistor included in the memory device 420 in the channel length direction.
  • a transistor 300 is provided on the semiconductor substrate 311, and a transistor layer 413 and a memory device layer 415 of the memory unit 470 are provided on the transistor 300, and the transistor layer 413 is provided in one memory unit 470.
  • the transistor 200T included in the memory device layer 415 and the memory device 420 included in the memory device layer 415 are electrically connected by a plurality of conductors 424, and the transistor 300 and the transistor 200T included in the transistor layer 413 in each memory unit 470 are connected to the transistor 426.
  • Conductor 427, and conductor 430 are electrically connected.
  • the conductor 426 is electrically connected to the transistor 200T via a conductor 428 which is electrically connected to any one of the source, drain and gate of the transistor 200T.
  • the conductor 424 is preferably provided in each layer of the memory device layer 415.
  • the conductor 427 is provided on the uppermost layer of each memory unit 470 and is electrically connected to the conductor 426 and the conductor 430.
  • a material selected from Cu, W, Ti, Ta, and Al can be used, respectively.
  • FIG. 13 shows an example in which the substrate 450 of the memory unit 470 is provided on the transistor 300 side, but the present embodiment is not limited to this.
  • the memory unit 470 may be provided so that the memory device layer 415 is provided on the transistor 300 side.
  • the conductor 426 is provided so as to penetrate the memory device layer 415
  • the conductor 430 is provided so as to penetrate the memory device layer 415, the transistor layer 413, and the substrate 450.
  • the conductor 426 is provided so as to penetrate the substrate 450 and the transistor layer 413
  • the conductor 430 is provided so as to penetrate the substrate 450, the transistor layer 413, and the memory device layer 415. ..
  • an insulator such as water or hydrogen or an insulator that suppresses the permeation of oxygen on the side surface of the conductor 424 and the side surface of the conductor 426.
  • an insulator for example, silicon nitride, aluminum oxide, silicon nitride or the like may be used.
  • the memory device 420 has a transistor and a capacitance on the side surface thereof, and the transistor can have a structure similar to that of the transistor 200T included in the transistor layer 413.
  • the transistor 200T uses a metal oxide (hereinafter, also referred to as an oxide semiconductor) that functions as an oxide semiconductor as a semiconductor that includes a region in which a channel is formed (hereinafter, also referred to as a channel formation region). Is preferable.
  • an oxide semiconductor that functions as an oxide semiconductor as a semiconductor that includes a region in which a channel is formed (hereinafter, also referred to as a channel formation region). Is preferable.
  • oxide semiconductors for example, In-M-Zn oxide (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium). , Neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used. Further, as the oxide semiconductor, indium oxide, In—Ga oxide, or In—Zn oxide may be used. By using an oxide semiconductor having a composition having a high proportion of indium, it is possible to increase the on-current of the transistor, the mobility of the field effect, and the like.
  • the transistor 200T using an oxide semiconductor in the channel formation region has an extremely small leakage current in a non-conducting state, it is possible to provide a semiconductor device with low power consumption. Further, since the oxide semiconductor can be formed into a film by a sputtering method or the like, it can be used for a transistor 200T constituting a highly integrated semiconductor device.
  • a transistor including an oxide semiconductor, impurities and oxygen vacancies in the oxide semiconductor by (V O oxygen vacancy also called), its electrical characteristics are varied, a voltage is applied to normally on (gate electrode Even if there is no channel, there is a characteristic that current flows through the transistor).
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • impurity concentration in the oxide semiconductor is reduced as much as possible.
  • impurities in the oxide semiconductor include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon and the like.
  • hydrogen as an impurity contained in the oxide semiconductor may form an oxygen deficiency in the oxide semiconductor.
  • defects containing hydrogen to an oxygen vacancy (hereinafter may be referred to as V O H.) May generate electrons serving as carriers.
  • a part of hydrogen may react with oxygen bonded to a metal atom to generate an electron as a carrier.
  • a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normal-on characteristics. Further, since hydrogen in the oxide semiconductor easily moves due to stress such as heat and electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate.
  • the oxide semiconductor used for the transistor 200T it is preferable to use a high-purity intrinsic oxide semiconductor in which impurities such as hydrogen and oxygen deficiency are reduced.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that one or a plurality of types selected from aluminum, gallium, yttrium, and tin are contained. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lantern, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like may be contained. For example, a metal oxide having indium, zinc, and gallium (In-Ga-Zn-based oxide), and a metal oxide having indium, zinc, and tin (In-Sn-Zn-based oxide). ), Or a metal oxide (In-Ga-Zn-Sn-based oxide) having indium, zinc, gallium, and tin can be preferably used.
  • FIG. 15A is a diagram illustrating classification of crystal structures of oxide semiconductors, typically IGZO (metal oxides containing In, Ga, and Zn).
  • IGZO metal oxides containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous (amorphous)”, “Crystalline (crystallinity)", and “Crystal (crystal)”.
  • Amorphous includes “completable amorphous”.
  • the "Crystalline” includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (cloud-aligned crystal) (extracting single crystal crystal).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 15A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Evaluation) spectrum.
  • XRD X-ray diffraction
  • FIG. 15B the XRD spectrum obtained by GIXD (Glazing-Incidence XRD) measurement of the CAAC-IGZO film classified as "Crystalline" is shown in FIG. 15B (the vertical axis represents the intensity (Intensity) as an arbitrary unit (a.u.)). (Represented by).
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 15B will be simply referred to as an XRD spectrum.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 15C.
  • FIG. 15C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron beam diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 15A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystalline oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: amorphous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned.
  • CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. In addition, Zn may be contained in the In layer.
  • the layered structure is observed as a lattice image in, for example, a high-resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam passing through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal atoms. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities or the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures in the manufacturing process (so-called thermal budget). Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS does not show regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
  • a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan.
  • electron beam diffraction also referred to as limited field electron diffraction
  • a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic shape, and the first region is distributed in the membrane (hereinafter, also referred to as a cloud shape). It says.). That is, CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn with respect to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region in which [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region in which gallium oxide, gallium zinc oxide, or the like is the main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) have a structure in which they are unevenly distributed and mixed.
  • EDX Energy Dispersive X-ray spectroscopy
  • CAC-OS When CAC-OS is used for a transistor, the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function). Can be added to CAC-OS. That is, the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on-current ( Ion ), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Ion on-current
  • ⁇ high field effect mobility
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor according to one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. Moreover, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more than 1 ⁇ 10 -9 cm -3 .
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon and carbon in the oxide semiconductor and the concentration of silicon and carbon near the interface with the oxide semiconductor are set to 2. ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • FIG. 16 is a block diagram showing a configuration example of a semiconductor device that functions as a memory device.
  • the semiconductor device 10s has a peripheral circuit 20 and a memory cell array 90.
  • the peripheral circuit 20 includes a row decoder 71, a word line driver circuit 72, a column driver 75, an output circuit 73, and a control logic circuit 74.
  • the column driver 75 includes a column decoder 81, a precharge circuit 82, an amplifier circuit 83, and a write circuit 84.
  • the precharge circuit 82 has a function of precharging the wiring LBL, the wiring GBL, and the like.
  • the amplifier circuit 83 has a function of amplifying the data signal read from the wiring GBL. The amplified data signal is output to the outside of the semiconductor device 10s as a digital data signal RDATA via the output circuit 73.
  • the semiconductor device 10s is supplied with a low power supply voltage (VSS), a high power supply voltage for the peripheral circuit 20 (VDD), and a high power supply voltage (VIL) for the memory cell array 90 from the outside.
  • VSS low power supply voltage
  • VDD high power supply voltage
  • VIL high power supply voltage
  • control signal (CE, WE, RE), the address signal ADDR, and the data signal WDATA are input to the semiconductor device 10s from the outside.
  • the address signal ADDR is input to the row decoder 71 and the column decoder 81, and WDATA is input to the write circuit 84.
  • the control logic circuit 74 processes input signals (CE, WE, RE) from the outside to generate control signals for the low decoder 71 and the column decoder 81.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 74 is not limited to this, and other control signals may be input as needed. For example, a control signal for determining a defective bit may be input, and a data signal read from an address of a specific memory cell may be specified as a defective bit.
  • FIG. 17 shows various storage devices for each layer.
  • a storage device located in the upper layer is required to have a faster access speed, and a storage device located in the lower layer is required to have a large storage capacity and a high recording density.
  • FIG. 17 shows, in order from the top layer, a memory, a SRAM (Static Random Access Memory), a DRAM (Dynamic Random Access Memory), and a 3D NAND memory, which are mixedly loaded as registers in an arithmetic processing unit such as a CPU.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • 3D NAND memory which are mixedly loaded as registers in an arithmetic processing unit such as a CPU.
  • the memory that is mixedly loaded as a register in an arithmetic processing unit such as a CPU is used for temporary storage of arithmetic results, and therefore is frequently accessed from the arithmetic processing unit. Therefore, an operation speed faster than the storage capacity is required.
  • the register also has a function of holding setting information of the arithmetic processing unit.
  • SRAM is used for cache, for example.
  • the cache has a function of duplicating and holding a part of the information held in the main memory. By replicating frequently used data to the cache, the access speed to the data can be increased.
  • DRAM is used, for example, in main memory.
  • the main memory has a function of holding programs and data read from the storage.
  • the recording density of the DRAM is approximately 0.1 to 0.3 Gbit / mm 2 .
  • the 3D NAND memory is used, for example, for storage.
  • the storage has a function of holding data that needs to be stored for a long period of time and various programs used in the arithmetic processing unit. Therefore, the storage is required to have a storage capacity larger than the operating speed and a high recording density.
  • the recording density of the storage device used for storage is approximately 0.6 to 6.0 Gbit / mm 2 .
  • the semiconductor device that functions as the storage device of one aspect of the present invention has a high operating speed and can hold data for a long period of time.
  • the semiconductor device of one aspect of the present invention can be suitably used as a semiconductor device located in the boundary region 901 including both the layer in which the cache is located and the layer in which the main memory is located.
  • the semiconductor device of one aspect of the present invention can be suitably used as a semiconductor device located in the boundary region 902 including both the layer in which the main memory is located and the layer in which the storage is located.
  • FIG. 18A shows a perspective view of the electronic component 700 and the substrate on which the electronic component 700 is mounted (mounting substrate 704).
  • the electronic component 700 shown in FIG. 18A has a semiconductor device 10 in which a laminated block 30 is laminated on a silicon substrate 11 in a mold 711.
  • FIG. 18A does not partially reflect the inside of the electronic component 700 in order to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711.
  • the land 712 is electrically connected to the electrode pad 713, and the electrode pad 713 is electrically connected to the semiconductor device 10 by a wire 714.
  • the electronic component 700 is mounted on, for example, the printed circuit board 702. A plurality of such electronic components are combined and each is electrically connected on the printed circuit board 702 to complete the mounting board 704.
  • FIG. 18B shows a perspective view of the electronic component 730.
  • the electronic component 730 is an example of SiP (System in package) or MCM (Multi-chip module).
  • the electronic component 730 is provided with an interposer 731 on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 10 are provided on the interposer 731.
  • the electronic component 730 shows an example in which the semiconductor device 10 is used as a wideband memory (HBM: High Bandwidth Memory). Further, as the semiconductor device 735, an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA can be used.
  • HBM High Bandwidth Memory
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrode provided on the package substrate 732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 731, and the integrated circuit and the package substrate 732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer on which the HBM is mounted.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided so as to be overlapped with the electronic component 730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 10 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package substrate 732.
  • FIG. 18B shows an example in which the electrode 733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 can be mounted on another substrate by using various mounting methods, not limited to BGA and PGA.
  • BGA Band-GPU
  • PGA Stimble Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadNeged
  • the robot 7100 includes an illuminance sensor, a microphone, a camera, a speaker, a display, various sensors (infrared sensor, ultrasonic sensor, acceleration sensor, piezo sensor, optical sensor, gyro sensor, etc.), a moving mechanism, and the like.
  • the electronic component 730 has a processor and the like, and has a function of controlling these peripheral devices.
  • the electronic component 700 has a function of storing the data acquired by the sensor.
  • the microphone has a function of detecting acoustic signals such as user's voice and environmental sound.
  • the speaker has a function of emitting audio signals such as voice and warning sound.
  • the robot 7100 can analyze the audio signal input via the microphone and emit the necessary audio signal from the speaker. In the robot 7100, it is possible to communicate with the user by using a microphone and a speaker.
  • the camera has a function of photographing the surroundings of the robot 7100. Further, the robot 7100 has a function of moving by using a moving mechanism. The robot 7100 can capture an image of the surroundings using a camera, analyze the image, and detect the presence or absence of an obstacle when moving.
  • the flying object 7120 has a propeller, a camera, a battery, and the like, and has a function of autonomously flying.
  • the electronic component 730 has a function of controlling these peripheral devices.
  • the image data taken by the camera is stored in the electronic component 700.
  • the electronic component 730 can analyze the image data and detect the presence or absence of an obstacle when moving.
  • the remaining battery level can be estimated from the change in the storage capacity of the battery by the electronic component 730.
  • the cleaning robot 7140 has a display arranged on the upper surface, a plurality of cameras arranged on the side surface, brushes, operation buttons, various sensors, and the like. Although not shown, the cleaning robot 7140 is provided with tires, suction ports, and the like. The cleaning robot 7140 is self-propelled, can detect dust, and can suck dust from a suction port provided on the lower surface.
  • the electronic component 730 can analyze an image taken by a camera and determine the presence or absence of an obstacle such as a wall, furniture, or a step. Further, when an object that is likely to be entangled with the brush such as wiring is detected by image analysis, the rotation of the brush can be stopped.
  • the automobile 7160 has an engine, tires, brakes, a steering device, a camera, and the like.
  • the electronic component 730 controls to optimize the running state of the automobile 7160 based on data such as navigation information, speed, engine state, gear selection state, and brake usage frequency.
  • the image data taken by the camera is stored in the electronic component 700.
  • the electronic component 700 and / or the electronic component 730 can be incorporated into a TV device 7200 (television receiver), a smartphone 7210, a PC (personal computer) 7220, 7230, a game machine 7240, a game machine 7260, and the like.
  • the electronic component 730 built into the TV device 7200 can function as an image engine.
  • the electronic component 730 performs image processing such as noise removal and resolution up-conversion.
  • the smartphone 7210 is an example of a mobile information terminal.
  • the smartphone 7210 includes a microphone, a camera, a speaker, various sensors, and a display unit. These peripherals are controlled by electronic components 730.
  • PC7220 and PC7230 are examples of notebook PCs and stationary PCs, respectively.
  • a keyboard 7232 and a monitoring device 7233 can be connected to the PC 7230 wirelessly or by wire.
  • the game machine 7240 is an example of a portable game machine.
  • the game machine 7260 is an example of a stationary game machine.
  • a controller 7262 is connected to the game machine 7260 wirelessly or by wire. Electronic components 700 and / or electronic components 730 can also be incorporated into the controller 7262.
  • each embodiment can be made into one aspect of the present invention by appropriately combining with the configurations shown in other embodiments or examples. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined.
  • the content described in one embodiment is another content (may be a part of the content) described in the embodiment, and / or one or more. It is possible to apply, combine, or replace the contents described in another embodiment (some contents may be used).
  • figure (which may be a part) described in one embodiment is another part of the figure, another figure (which may be a part) described in the embodiment, and / or one or more.
  • figures (which may be a part) described in another embodiment of the above more figures can be constructed.
  • the components are classified by function and shown as blocks independent of each other.
  • it is difficult to separate the components for each function and there may be a case where a plurality of functions are involved in one circuit or a case where one function is involved in a plurality of circuits. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be appropriately paraphrased according to the situation.
  • the size, the thickness of the layer, or the area is shown in an arbitrary size for convenience of explanation. Therefore, it is not necessarily limited to that scale. It should be noted that the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in signal, voltage, or current due to noise, or variations in signal, voltage, or current due to timing lag.
  • electrode and “wiring” in the present specification and the like do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • the voltage and the potential can be paraphrased as appropriate.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage (ground voltage)
  • the voltage can be paraphrased as a potential.
  • the ground potential does not necessarily mean 0V.
  • the electric potential is relative, and the electric potential given to the wiring or the like may be changed depending on the reference electric potential.
  • a node can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, etc., depending on a circuit configuration, a device structure, and the like.
  • terminals, wiring, etc. can be paraphrased as nodes.
  • a and B are connected means that A and B are electrically connected.
  • the term “A and B are electrically connected” refers to an object (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring) between A and B. ) Is present, it means a connection capable of transmitting an electric signal between A and B.
  • the case where A and B are electrically connected includes the case where A and B are directly connected.
  • the fact that A and B are directly connected means that the electric signal between A and B is transmitted through the wiring (or electrode) between A and B without going through the object.
  • a possible connection is a connection that can be regarded as the same circuit diagram when represented by an equivalent circuit.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • the channel length is defined as, for example, in the top view of the transistor, a region or channel where the semiconductor (or the portion where the current flows in the semiconductor when the transistor is on) and the gate overlap is formed. The distance between the source and drain in the region.
  • the channel width is a source in, for example, a region where a semiconductor (or a portion where a current flows in a semiconductor when a transistor is on) and a gate electrode overlap, or a region where a channel is formed.
  • membrane and layer can be interchanged with each other in some cases or depending on the situation.
  • conductive layer to the term “conductive layer”.
  • insulating film to the term “insulating layer”.
  • PCL1 Precharge line
  • PCL2 Precharge line
  • T11 Period
  • T12 Period
  • T13 Period
  • T14 Period
  • T15 Period
  • Period Period
  • 10 Semiconductor device
  • 10A Semiconductor device
  • 10s Semiconductor device
  • 11 Silicon substrate
  • 20 Peripheral circuit
  • 21 Low driver
  • 22 Peripheral circuit
  • 22_A Precharge circuit
  • 22_B Precharge circuit
  • 22_C Sense amplifier
  • 22_D Switch circuit
  • 22_E Switch circuit
  • 23_A Switch
  • 23_C Switch
  • 23_D Switch
  • 24_1 Transistor
  • 24_3 Transistor
  • 24_4 Transistor
  • 24_6 Transistor
  • 25 Circuit
  • 25_2 Transistor
  • 25_3 Transistor
  • 25_4 Transistor
  • 29 Circuit
  • 30 Laminated block
  • 30_N Laminated block
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Abstract

新規な構成の半導体装置を提供すること。 半導体装置は、 第１回路を有するシリコン基板と、 第２回路を有する第１素子層と、 第３回路を有す る第２素子層と、を有する。第１回路は、第１トランジスタを有する。第２回路は、第２トランジス タを有する。第３回路は、メモリセルを有する。メモリセルは、第３トランジスタと、キャパシタと、 を有する。 第１素子層および第２素子層は、 シリコン基板の表面に対して垂直方向または概略垂直方 向に積層して設けられる積層ブロックを構成する。 積層ブロックは、 シリコン基板の表面に対して垂 直方向または概略垂直方向に積層して複数設けられる。 複数の積層ブロックはそれぞれ、 シリコン基 板の表面に対して垂直方向または概略垂直方向に設けられた第１配線を有し、当該配線を介して電 気的に接続される。

Description

半導体装置
　本明細書は、半導体装置等について説明する。
　本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　トランジスタに適用可能な半導体として金属酸化物が注目されている。“ＩＧＺＯ”、“イグゾー”などと呼ばれるＩｎ−Ｇａ−Ｚｎ酸化物は、多元系金属酸化物の代表的なものである。ＩＧＺＯに関する研究において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（例えば、非特許文献１）。
　チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）は、極小オフ電流であることが報告されている（例えば、非特許文献１、２）。ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。
　ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタとのＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である。例えば特許文献１では、ＯＳトランジスタを有するメモリセルアレイの層をＳｉトランジスタが設けられた基板上に複数積層した構成について開示している。
米国特許出願公開第２０１２／００６３２０８号明細書
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ａｎｄ　ｉｔｓ　ｔｒａｎｓｉｓｔｏｒ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ．"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）． Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｅｖａｌｕａｔｉｏｎ　ｏｆ　Ｏｆｆ−Ｓｔａｔｅ　Ｃｕｒｒｅｎｔ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ｏｆ　Ｔｒａｎｓｉｓｔｏｒ　Ｕｓｉｎｇ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｔｅｒｉａｌ，Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ　Ｏｘｉｄｅ，"Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）． Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"Ｌｏｗ　Ｐｏｗｅｒ　ＬＣ　Ｄｉｓｐｌａｙ　Ｕｓｉｎｇ　Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ　ＴＦＴｓ　Ｂａｓｅｄ　ｏｎ　Ｖａｒｉａｂｌｅ　Ｆｒａｍｅ　Ｆｒｅｑｕｅｎｃｙ，"ＳＩＤ　Ｓｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６−６２９（２０１０）． Ｔ．Ｉｓｈｉｚｕ　ｅｔ　ａｌ．，"Ｅｍｂｅｄｄｅｄ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍｅｍｏｒｉｅｓ：Ａ　Ｋｅｙ　Ｅｎａｂｌｅｒ　ｆｏｒ　Ｌｏｗ−Ｐｏｗｅｒ　ＵＬＳＩ，"ＥＣＳ　Ｔｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９−１５６（２０１７）．
　本発明の一形態は、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、トランジスタの電気特性の変動が小さく信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
　複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載から、自ずと明らかとなり、このような課題も、本発明の一形態の課題となり得る。
　本発明の一態様は、第１回路を有するシリコン基板と、第２回路を有する第１素子層と、第３回路を有する第２素子層と、を有し、第１回路は、第１トランジスタを有し、第２回路は、第２トランジスタを有し、第３回路は、メモリセルを有し、メモリセルは、第３トランジスタと、キャパシタと、を有し、第１素子層および第２素子層は、シリコン基板の表面に対して垂直方向または概略垂直方向に積層して設けられる積層ブロックを構成し、積層ブロックは、シリコン基板の表面に対して垂直方向または概略垂直方向に積層して複数設けられ、複数の積層ブロックはそれぞれ、シリコン基板の表面に対して垂直方向または概略垂直方向に設けられた第１配線を有し、複数の積層ブロック同士は当該第１配線が電気的に接続されている、半導体装置である。
　本発明の一態様において、第１回路は、第１配線に、メモリセルの駆動するための信号およびメモリセルに書き込むデータを出力する機能、およびメモリセルから第１配線に読み出されるデータを増幅する機能、を有する、半導体装置が好ましい。
　本発明の一態様において、第２回路は、メモリセルに電気的に接続された第２配線の電位を増幅して第１配線に伝える機能、および第１配線の電位を第２配線に伝える機能、を有する、半導体装置が好ましい。
　本発明の一態様において、第２トランジスタおよび第３トランジスタは、それぞれチャネル形成領域に金属酸化物を有する半導体層を有する、半導体装置である。
　本発明の一態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置が好ましい。
　本発明の一態様において、キャパシタを有する層は、第３トランジスタを有する層の上方に設けられる、半導体装置が好ましい。
　本発明の一態様において、キャパシタを有する層は、積層して設けられる、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
　本発明の一形態は、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置において、トランジスタの電気特性の変動が小さく信頼性に優れた、新規な構成の半導体装置等を提供することができる。
　複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
図１は、半導体装置の構成例を示す図である。
図２は、半導体装置の構成例を示す図である。
図３は、半導体装置の構成例を示す図である。
図４Ａ、図４Ｂは、半導体装置の構成例を示す図である。
図５は、半導体装置の構成例を示す図である。
図６は、半導体装置の構成例を示す図である。
図７Ａ、図７Ｂは、半導体装置の構成例を示す図である。
図８は、半導体装置の構成例を示す図である。
図９Ａ、図９Ｂは、半導体装置の構成例を示す図である。
図１０は、半導体装置の構成例を示す図である。
図１１は、半導体装置の構成例を示す図である。
図１２は、半導体装置の構成例を示す図である。
図１３は、半導体装置の構成例を示す断面模式図である。
図１４は、半導体装置の構成例を示す断面模式図である。
図１５ＡはＩＧＺＯの結晶構造の分類を説明する図である。図１５ＢはＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルを説明する図である。図１５ＣはＣＡＡＣ−ＩＧＺＯ膜の極微電子線回折パターンを説明する図である。
図１６は、半導体装置の構成例を説明するブロック図である。
図１７は、半導体装置の構成例を示す概念図である。
図１８Ａ、図１８Ｂは、電子部品の一例を説明する模式図である。
図１９は、電子機器の例を示す図である。
　以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
　また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。
（実施の形態１）
　本発明の一態様である半導体装置の構成例について、図１乃至図１１を参照して説明する。
　なお半導体装置は半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置である。本実施の形態で説明する半導体装置は、極小オフ電流のトランジスタを利用した記憶装置として機能することができる。
　図１は、本実施の形態で説明する半導体装置のブロック図を示す図である。図１に示す半導体装置１０は、シリコン基板に設けられた周辺回路２０と、メモリセルアレイを構成する複数のメモリセルが設けられた積層ブロック３０＿１乃至３０＿Ｎ（Ｎは自然数）を有する。積層ブロック３０＿１乃至３０＿Ｎは、まとめて積層ブロック３０と呼ぶ場合がある。あるいは、積層ブロック３０＿１乃至３０＿Ｎに適用可能な構成を、積層ブロック３０として説明する場合がある。
なお周辺回路２０はシリコン基板に設けられるとして説明するが、本実施の形態はこれに限らない。なおシリコン基板は、シリコンを半導体材料とする基板、例えば単結晶シリコンの基板をいう。なおシリコンに限らず、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料を基板に用いてもよい。
　周辺回路２０は、ロウドライバおよびカラムドライバなどメモリセルを駆動するための信号を出力するための回路を含む。ロウドライバおよびカラムドライバは、単に駆動回路またはドライバという場合がある。
　ロウドライバおよびカラムドライバは、メモリセルを高速に駆動することが好ましい。そのためロウドライバおよびカラムドライバは、高速で動作するトランジスタを有することが好ましい。ロウドライバおよびカラムドライバが有するトランジスタは、電界効果移動度に優れた、チャネル形成領域がシリコンを有するトランジスタ（Ｓｉトランジスタ）とすることが好ましい。
　ロウドライバは、メモリセルを駆動するための信号をワード線に出力する機能を有する回路である。ワード線は、メモリセルにワード信号を伝える機能を有する。ロウドライバは、ワード線側駆動回路という場合がある。なおロウドライバは、指定されたアドレスに応じたワード線を選択するためのデコーダ回路、およびバッファ回路等を含む。カラムドライバは、メモリセルを駆動するための信号をビット線に出力する機能、およびメモリセルに書き込むデータを出力する機能、およびメモリセルからビット線に読み出されるデータを増幅する機能を有する回路である。ビット線ＢＬは、メモリセルにデータを伝える機能を有する。カラムドライバは、ビット線側駆動回路という場合がある。なおカラムドライバは、センスアンプ、プリチャージ回路、指定されたアドレスに応じたビット線を選択するためのデコーダ回路等を含む。
　ビット線に与えられるデータ信号は、メモリセルに書きこまれる信号、またはメモリセルから読み出される信号に相当する。データ信号は、データ１又はデータ０に対応するハイレベル又はローレベルの電位を有する二値の信号として説明する。なおデータ信号は、３値以上の多値でもよい。ハイレベルの電位はＶＤＤ、ローレベルの電位はＶＳＳ、あるいはグラウンド電位（ＧＮＤ）である。ビット線ＢＬに与えられる信号としては、データ信号の他、データを読み出すためのプリチャージ電位等がある。プリチャージ電位はＶＤＤ／２とすることができる。
　積層ブロック３０＿１乃至３０＿Ｎは、それぞれ素子層４０および素子層５０を有する。
　素子層５０は、トランジスタおよびキャパシタを有する複数のメモリセルを有する。
　素子層５０が有するメモリセルは、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタという）をメモリに用いたＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶことができる。一つのトランジスタ、及び一つのキャパシタで構成することができるため、メモリの高密度化を実現できる。また、ＯＳトランジスタを用いることで、データの保持期間を大きくすることができる。
　本発明の一態様の構成では、ＯＳトランジスタを有するメモリセルを用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流（以下、オフ電流）が極めて低いことを利用して、所望の電圧に応じた電荷をソース又はドレインの他方にあるキャパシタに保持させることができる。つまり、メモリセルにおいて、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、低消費電力化を図ることができる。
　加えてＯＳトランジスタを用いたメモリセルでは、電荷を充電又は放電することによってデータの書き換えおよび読み出しが可能となるため、実質的にデータの書き込みおよび読み出しの回数を制限なく行うことが可能である。ＯＳトランジスタを用いたメモリセルは、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。またＯＳトランジスタを用いたメモリセルは、フラッシュメモリのように繰り返し書き換え動作でも電子捕獲中心の増加による不安定性が認められない。
　またＯＳトランジスタを用いたメモリセルは、チャネル形成領域がシリコンを有するトランジスタ（以下、Ｓｉトランジスタ）を有するシリコン基板、あるいはＯＳトランジスタを有する素子層上などに自由に配置可能であるため、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
　またＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を含むと、４端子の半導体素子とすることができる。ゲート電極またはバックゲート電極に与える電圧に応じて、ソースとドレインとの間を流れる信号の入出力が独立制御可能な電気回路網で構成することができる。そのため、ＬＳＩと同一思考で回路設計を行うことができる。加えてＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。また、ＯＳトランジスタは、−４０℃以上１９０℃以下の範囲内にて良好に動作する。別言すると、ＯＳトランジスタは、耐熱性が非常に良い。これは、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ）の耐熱性（−４０℃以上１５０℃以下）、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の耐熱性（−４０℃以上１２５℃以下）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の耐熱性（−４０℃以上１０５℃以下）、などと比較しても、良好な耐熱性である。
　素子層４０は、メモリセルに接続されたビット線の電位を増幅して周辺回路２０に接続されたビット線に伝える機能、および周辺回路２０の電位をメモリセルに接続されたビット線に伝える機能、を有する回路を有する。周辺回路２０に接続されるビット線は、配線ＧＢＬとして図示する。またメモリセルを有する素子層５０に接続されるビット線は、配線ＬＢＬとして図示する。配線ＧＢＬはグローバルビット線と呼ぶ場合がある。配線ＬＢＬは、ローカルビット線と呼ぶ場合がある。配線ＬＢＬおよび配線ＧＢＬは、メモリセルのデータの書き込みまたは読出しを行うためのビット線の機能を有する。なお図面において、配線ＬＢＬおよび配線ＧＢＬは、視認性を高めるため、太線あるいは点線太線等で図示する場合がある。
　図１に示す模式図は、各構成の配置を説明するため、ｚ軸方向を規定している。なお理解を容易にするため、明細書中、ｚ軸方向をシリコン基板１１の表面に対して垂直な方向と呼ぶ場合がある。
　図１に図示するように積層ブロック３０あるいは当該積層ブロック３０を構成する素子層４０および素子層５０は、シリコン基板１１の表面に対して垂直な方向または概略垂直方向に積層して設けられる。なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。また積層ブロック３０に設けられる配線ＬＢＬおよび配線ＧＢＬは、シリコン基板１１の表面に対して垂直な方向または概略垂直方向に設けられる。当該構成とすることで、単位面積あたりに配置するメモリセルの数を増やすことができるため、メモリ密度を高めることができる。
　図２は、素子層４０が有する回路の構成例、および素子層５０が有するメモリセルの構成例を示す積層ブロック３０＿１の回路図である。メモリセル５１＿１は、トランジスタ５２と、キャパシタ５３と、を有する。
　トランジスタ５２のソースまたはドレインの一方は、配線ＬＢＬに接続されている。トランジスタ５２のゲートは、ワード信号を与える配線（ワード線ＷＬともいう）に接続されている。トランジスタ５２は、キャパシタ５３に接続されている。
　トランジスタ５２は、ＯＳトランジスタとすることが好ましい。前述のように、ＯＳトランジスタはオフ電流が極めて低い。よって、メモリセル５１＿１に書き込まれたデータに対応する電荷を、キャパシタ５３に長時間保持させることができる。つまり、メモリセル５１＿１乃至５１＿Ｎにおいて、一旦書き込んだデータを長時間保持することができる。そのため、データリフレッシュの頻度を下げ、本発明の一態様の半導体装置の消費電力を低減させることができる。
　またＯＳトランジスタを用いたメモリセル５１＿１乃至５１＿Ｎは、シリコン基板上およびＯＳトランジスタを有する素子層などに自由に配置可能であるため、集積化を容易に行うことができる。そのため、単位面積あたりに配置するメモリセルの数を増やすことができ、メモリ密度を高めることができる。
　トランジスタ５２は、バックゲート電極を有することが好ましい。バックゲート電極に印加する電位を制御することで、トランジスタ５２のしきい値電圧を制御することができる。これにより、例えばトランジスタ５２のオン電流を大きくし、オフ電流を小さくすることができる。
　図２に示す素子層４０は、トランジスタ４１乃至４４を有する。トランジスタ４１乃至４４はそれぞれＯＳトランジスタで構成することができ、ｎチャネル型のトランジスタとして図示している。
　トランジスタ４１は、メモリセル５１＿１からデータを読み出す期間において、配線ＬＢＬの電位に応じた電位に配線ＧＢＬを制御するためのトランジスタである。トランジスタ４２は、選択信号ＭＵＸがゲートに入力され、当該選択信号ＭＵＸに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。トランジスタ４３は、書き込み制御信号ＷＥがゲートに入力され、当該書き込み制御信号ＷＥに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。トランジスタ４４は、読み出し制御信号ＲＥがゲートに入力され、当該読出し制御信号ＲＥに応じて、ソースとドレインとの間のオンまたはオフが制御されるスイッチとして機能するトランジスタである。なおトランジスタ４４のソース側は、固定電位であるグラウンド電位ＧＮＤが与えられる。
　なお図２に図示する素子層５０は、単層として図示したが、複数の素子層５０を積層する構成にしてもよい。当該構成について図３に図示する。
　図３は、複数の素子層５０として素子層５０＿１乃至５０＿ｐ（ｐは２以上の自然数）が有するメモリセルの構成例を示す積層ブロック３０＿１の回路図である。素子層５０＿１乃至５０＿ｐは、ｚ軸方向に延びて設けられたローカルビット線ＬＢＬに接続されたメモリセル５１＿１乃至５１＿ｐ（メモリセル５１ともいう）を有する。当該構成とすることで、単位面積当たりに複数のメモリセルを配置することができるため、メモリ密度を高めることができる。
　なお図３では、素子層５０としてｚ軸方向に複数の素子層５０＿１乃至５０＿ｐを積層し、ｚ軸方向に設けられるローカルビット線ＬＢＬでメモリセルを接続する構成について示したが、別の構成としてもよい。別の構成例について図４Ａ、図４Ｂ、図５および図６を参照して説明する。
　図４Ａでは、一例として、素子層４０が有するトランジスタ４１乃至４４、および複数の素子層５０＿１乃至５０＿４をｚ軸方向に４層設ける構成について図示している。素子層５０＿１乃至５０＿４はそれぞれ、メモリセル５１を有する。各メモリセル５１は、ｚ軸方向に設けられるローカルビット線ＬＢＬを介して、トランジスタ４１のゲートに接続される。素子層４０が有するトランジスタは、トランジスタ４１乃至４４の４つである。図４Ａのように４層の素子層でメモリセルを積層して設ける場合、素子層４０の各層に４つのメモリセルを設けられる。トランジスタ４１のゲートには、ローカルビット線ＬＢＬを介して、１６個のメモリセルを接続する構成とすることができる。
　図４Ａの構成は、図４Ｂに図示する模式図として表すことができる。図４Ｂでは、素子層５０＿１乃至５０＿４が有するメモリセル５１、ローカルビット線ＬＢＬ、および素子層４０が有するトランジスタ４１を図示している。
　図４Ａ、図４Ｂの構成では、メモリセルを高密度に配置できるものの、素子層４０が有するトランジスタも高密度に配置する必要がある。メモリセル５１が有するトランジスタの構造を微細化のために工程数の多い形状、例えば自己整合的にゲート電極を形成するようなプロセスを採用する場合、素子層４０が有するトランジスタも微細化のために工程数の多いプロセスを採用する必要があるため、製造コストが増加する虞がある。
　そのため、素子層４０が有するトランジスタは、メモリセルとは異なるプロセス、つまり微細化のために工程数の多いトランジスタ形状ではなく、工程数を削減可能なトランジスタ形状とすることが好ましい。つまり、素子層４０が有するトランジスタは、微細化を優先するトランジスタ形状ではなく、製造コストを低減するトランジスタ形状、例えばトランジスタのチャネル長およびチャネル幅、つまりトランジスタの大きさをメモリセル５１が有するトランジスタよりも大きくすることで、製造コストの増加を抑制することができる。
　図４Ａ、図４Ｂよりも、素子層４０が有するトランジスタサイズをメモリセル５１が有するトランジスタよりも大きくするためには、素子層４０が占める面積を大きくすることが重要となる。素子層４０が占める面積を大きくすることができる構成について、図５および図６を参照して説明する。
　図５は、図４Ｂと同様の模式図で、素子層４０が占める面積を大きくすることができる構成例を示す図である。図５に示す模式図では、素子層４０上に配線層５４および素子層５０を設ける構成について図示している。配線層５４は、素子層５０が有するメモリセル５１に接続される配線５４＿１および５４＿２を有する。配線５４＿１は、素子層４０を構成する素子層４０＿１が有するトランジスタ４１＿１のゲートに接続される。配線５４＿２は、素子層４０を構成する素子層４０＿２が有するトランジスタ４１＿２のゲートに接続される。
　図５に図示するように、素子層４０と素子層５０との間に配線層５４を有することで、ｘ方向およびｙ方向に設けられるメモリセル５１が占める面積に対して、素子層４０＿１および素子層４０＿２は占める面積を大きくすることができる。そのため、素子層４０が有するトランジスタは微細化を優先するトランジスタ形状ではなく、製造コストを低減するトランジスタ形状とすることができるため、製造コストの増加を抑制することができる。
　図６は、図５に図示する模式図を、メモリセルのレイアウト図をもとにして可視化した図である。図６中、太線で囲った領域が１つのメモリセル５１に相当する。メモリセル５１は、ワード線ＷＬに重畳して設けられるトランジスタ５２および当該トランジスタ５２に接続されるキャパシタ５３を有する。図６に示す図では、図５と同様に、素子層４０上に配線層５４および素子層５０を設ける構成について図示している。配線５４＿１および配線５４＿２は、開口部５７＿１および５７＿２で、ｙ方向に設けられるメモリセルに接続される。配線５４＿１および配線５４＿２は、開口部５８＿１および５８＿２で、ｙ方向に設けられる素子層４０＿１および４０＿２に接続される。
　図６に図示するように、素子層４０と素子層５０との間に配線層５４を有することで、ｘ方向およびｙ方向に設けられるメモリセル５１が占める面積に対して、素子層４０＿１および素子層４０＿２は占める面積を大きくすることができる。そのため、素子層４０が有するトランジスタは微細化を優先するトランジスタ形状ではなく、製造コストを低減するトランジスタ形状とすることができるため、製造コストの増加を抑制することができる。
　なお図２に図示する素子層５０＿１は、トランジスタとキャパシタを同層にあるものとして図示したが、異なる層に設ける構成にしてもよい。当該構成について図７Ｂに図示する。
　図７Ａは、トランジスタ５２が設けられる素子層５０として素子層５０＿Ａ、キャパシタ５３が設けられる素子層５０として素子層５０＿Ｂを有するメモリセル５１＿１の構成例を示す積層ブロック３０＿１の回路図である。素子層５０＿Ａは、トランジスタ５２を有し、素子層５０＿Ｂは、キャパシタ５３を有する。当該構成とすることで、トランジスタを積層する構成と比べ、製造工程を削減することができる。
　なお図２に図示する素子層５０＿１は、複数のキャパシタを同層に設けるものとして図示したが、異なる層に設ける構成にしてもよい。当該構成について図７Ｂに図示する。
　図７Ｂは、トランジスタ５２が設けられる素子層５０として素子層５０＿Ａ、キャパシタ５３＿Ａが設けられる素子層５０として素子層５０＿Ｂ、キャパシタ５３＿Ｂが設けられる素子層５０として素子層５０＿Ｃを有するメモリセル５１＿Ａおよび５１＿Ｂの構成例を示す積層ブロック３０＿１の回路図である。メモリセル５１＿Ａは、素子層５０＿Ａに設けられるトランジスタ５２＿Ａと、素子層５０＿Ｂに設けられるキャパシタ５３＿Ａを有する。メモリセル５１＿Ｂは、素子層５０＿Ａに設けられるトランジスタ５２＿Ｂと、素子層５０＿Ｃに設けられるキャパシタ５３＿Ｂを有する。当該構成とすることで、トランジスタを積層する構成と比べ、製造工程を削減することができる。
　次に半導体装置１０を有するとして機能する集積回路（ＩＣチップという）の一例を示す。半導体装置１０は、複数のダイをパッケージ用の基板上に実装することで、１つのＩＣチップとすることができる。図８および図９Ａ、図９Ｂに、その構成の一例を示す。
　図８に図示するＩＣチップ１００の断面模式図は、パッケージ基板１０１上にシリコン基板１１、および素子層４０および素子層５０＿１乃至５０＿３が積層された積層ブロックを有する。パッケージ基板１０１には、ＩＣチップ１００をプリント基板等と接続するためのソルダーボール１０２が設けられている。素子層４０および素子層５０＿１乃至５０＿３は、ＯＳトランジスタを作成する構成を繰り返すことで、積層した構成とすることができる。またシリコン基板に設けられる周辺回路と、素子層４０および素子層５０＿１乃至５０＿３が有するメモリセル等の各回路は、各層を貫通して設けられた貫通電極１０３を介して電気的に接続することができる。貫通電極１０３は、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることができる。
　また別の例として図９Ａに図示するＩＣチップ１００Ａの断面模式図は、パッケージ基板１０１上にシリコン基板１１、および素子層４０および素子層５０＿１乃至５０＿３が積層された積層ブロックを有する。シリコン基板に設けられる周辺回路と、素子層４０および素子層５０＿１乃至５０＿３が有するメモリセル等の各回路は、シリコン基板１０５を用いて貼り合わされる。また各層は、各層を貫通して設けられた貫通電極１０３および各層の間に設けられた金属バンプ１０４を介して電気的に接続することができる。
　また別の例として図９Ｂに図示するＩＣチップ１００Ｂの断面模式図は、パッケージ基板１０１上にシリコン基板１１、および素子層４０および素子層５０＿１乃至５０＿３が積層された積層ブロックを有する。シリコン基板に設けられる周辺回路と、素子層４０および素子層５０＿１乃至５０＿３が有するメモリセル等の各回路は、シリコン基板１０５を用いて貼り合わされる。また各層は、各層を貫通して設けられた貫通電極１０３および各層の間に設けられた金属バンプ１０４を介して電気的に接続することができる。
　図１０では、図３で説明した、素子層５０が有するメモリセル５１の回路構成例と、当該メモリセルに接続される周辺回路２２の具体的な回路構成例と、について説明する回路図である。
　図１０には、素子層５０＿１乃至５０＿ｐを図示している。図１０では、配線ＬＢＬ＿Ａに接続された素子層５０＿ｐのメモリセルとしてメモリセル５１＿ｐを図示している。メモリセル５１＿ｐは、ゲートがワード線ＷＬ＿Ａに接続されたトランジスタ５２とキャパシタ５３を図示している。また図１０では、配線ＬＢＬ＿Ｂに接続された素子層５０＿ｐのメモリセルとしてメモリセル５１＿ｃを図示している。メモリセル５１＿ｃは、ゲートがワード線ＷＬ＿Ｂに接続されたトランジスタ５２Ｂとキャパシタ５３Ｂを図示している。
　図１０には、素子層４０が有するトランジスタ４１＿ａ、４１＿ｂ、４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂ、４４＿ａ、４４＿ｂを有する素子層４０を図示している。配線ＬＢＬ＿ＡおよびＬＢＬ＿Ｂは、トランジスタ４１＿ａ、４１＿ｂのゲートに接続される。
　また素子層４０が有するトランジスタ４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂは、図１０に図示するように、配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂが接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、周辺回路２２が有するトランジスタに接続される。また素子層４０が有するトランジスタ４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂ、４４＿ａ、４４＿ｂのゲートには、図１０に図示するように、制御信号ＷＥ，ＲＥ，ＭＵＸが与えられる。
　また図１０には、周辺回路２２が有する回路として、シリコン基板側にあるプリチャージ回路２２＿Ａ、プリチャージ回路２２＿Ｂ、センスアンプ２２＿Ｃ、スイッチ回路２２＿Ｄ、スイッチ回路２２＿Ｅおよび書き込み読み出し回路２９を示している。プリチャージ回路２２＿Ａ、プリチャージ回路２２＿Ｂおよびセンスアンプ２２＿Ｃを構成するトランジスタは、Ｓｉトランジスタで構成される。スイッチ回路２２＿Ｄ、スイッチ回路２２＿Ｅを構成するスイッチ２３＿Ａ乃至２３＿ＤもＳｉトランジスタで構成することができる。トランジスタ４２＿ａ、４２＿ｂ、４３＿ａ、４３＿ｂのソースまたはドレインの一方は、プリチャージ回路２２＿Ａ、プリチャージ回路２２＿Ｂ、センスアンプ２２＿Ｃ、スイッチ回路２２＿Ｄを構成するトランジスタに接続される。
　プリチャージ回路２２＿Ａは、ｎチャネル型のトランジスタ２４＿１乃至２４＿３で構成される。プリチャージ回路２２＿Ａは、プリチャージ線ＰＣＬ１に与えられるプリチャージ信号に応じて、配線ＬＢＬ＿ＡおよびＬＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　プリチャージ回路２２＿Ｂは、ｎチャネル型のトランジスタ２４＿４乃至２４＿６で構成される。プリチャージ回路２２＿Ｂは、プリチャージ線ＰＣＬ２に与えられるプリチャージ信号に応じて、配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
　センスアンプ２２＿Ｃは、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ２５＿１、２５＿２およびｎチャネル型のトランジスタ２５＿３、２５＿４で構成される。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ２５＿１乃至２５＿４は、インバータループを構成するトランジスタである。メモリセル３１＿Ｎ＿Ａ、３１＿Ｎ＿Ｂをワード線ＷＬ＿Ａ、ＷＬ＿Ｂをハイレベルとして選択することでプリチャージされた配線ＬＢＬ＿ＡおよびＬＢＬ＿Ｂの電位が変化し、当該変化に応じて配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位を高電源電位ＶＤＤまたは低電源電位ＶＳＳとする。配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位は、スイッチ回路２２＿Ｄおよびスイッチ回路２２＿Ｅを介して、書き込み読み出し回路２９を介して外部に出力することができる。配線ＬＢＬ＿ＡおよびＬＢＬ＿Ｂ、ならびに配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂは、ビット線対に相当する。書き込み／読出し回路２５は、信号ＥＮ＿ｄａｔａに応じて、データ信号の書き込みが制御される。
　スイッチ回路２２＿Ｄは、センスアンプ２２＿Ｃと配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂとの間の導通状態を制御するための回路である。スイッチ回路２２＿Ｄは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ２３＿Ａおよび２３＿Ｂが、ｎチャネルトランジスタの場合、切り替え信号ＣＳＥＬ１がハイレベルでオン、ローレベルでオフとなる。スイッチ回路２２＿Ｅは、書き込み読み出し回路２９と、センスアンプ２２＿Ｃに接続されるビット線対との間の導通状態を制御するための回路である。スイッチ回路２２＿Ｄは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ２３＿Ｃおよび２３＿Ｄは、スイッチ２３＿Ａおよび２３＿Ｂと同様にすればよい。
　また図１１では、図１０に示す回路図の動作を説明するためのタイミングチャートを示す。図１１に示すタイミングチャートにおいて、期間Ｔ１１は書き込みの動作、期間Ｔ１２は配線ＬＢＬのプリチャージ動作、期間Ｔ１３は配線ＧＢＬのプリチャージ動作、期間Ｔ１４はチャージシェアリングの動作、期間Ｔ１５は読み出し待機の動作、期間Ｔ１６は読み出しの動作、を説明する期間に対応する。
　期間Ｔ１１では、データ信号を書き込みたいメモリセルが有するトランジスタのゲートに接続されたワード線をハイレベルとする。このとき、制御信号ＷＥ，および信号ＥＮ＿ｄａｔａをハイレベルとし、データ信号を配線ＧＢＬおよびビット線ＢＬを介してメモリセルに書き込む。
　期間Ｔ１２では、配線ＬＢＬをプリチャージするため、制御信号ＷＥをハイレベルとした状態で、プリチャージ線ＰＣＬ１をハイレベルとする。ビット線ＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１２において、センスアンプ２２＿Ｃに電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬは、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
　期間Ｔ１３では、配線ＧＢＬをプリチャージするため、プリチャージ線ＰＣＬ２をハイレベルとする。配線ＧＢＬは、プリチャージ電位にプリチャージされる。期間Ｔ１３において、配線ＶＨＨおよび配線ＶＬＬは、共にＶＤＤとすることで、負荷の大きい配線ＧＢＬを短時間でプリチャージすることができる。
　期間Ｔ１４では、ビット線ＢＬおよび配線ＧＢＬにプリチャージされた電荷を平衡化するためのチャージシェアリングのため、制御信号ＷＬおよび制御信号ＭＵＸをハイレベルとする。ビット線ＢＬと配線ＧＢＬとが等電位となる。期間Ｔ１４において、センスアンプ２２＿Ｃに電源電圧を供給する配線ＶＨＨまたは配線ＶＬＬは、共にＶＤＤ／２として貫通電流による消費電力を抑制することが好ましい。
　期間Ｔ１５では、制御信号ＲＥをハイレベルとする。ビット線ＢＬの電位に応じて、トランジスタ４１に電流が流れ、当該電流量に応じて配線ＧＢＬの電位が変動する期間である。切り替え信号ＣＳＥＬ１をローレベルとして、配線ＧＢＬの電位の変動がセンスアンプ２２＿Ｃの影響を受けないようにする。配線ＶＨＨまたは配線ＶＬＬは、期間Ｔ１４と同様である。
　期間Ｔ１６では、切り替え信号ＣＳＥＬ１をハイレベルとして、配線ＧＢＬの電位の変動をセンスアンプ２２＿Ｃに接続されたビット線対で増幅することでメモリセルに書き込まれたデータ信号を読み出す。
　本発明の一形態の半導体装置は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられるシリコン基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。
　加えて本発明の一形態は、配線ＬＢＬをトランジスタ４１のゲートに接続するため、配線ＬＢＬのわずかな電位差を用いて、データを読み出すことができる。Ｓｉトランジスタを用いたセンスアンプ等の回路を小型化できるため、半導体装置の小型化を図ることができる。またメモリセルが有するキャパシタの容量を小さくしても動作させることが可能となる。
　本発明の一形態は、各素子層に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。そのため、メモリセルに保持するデータのリフレッシュ頻度を低減することができ、低消費電力化が図られた半導体装置とすることができる。ＯＳトランジスタは、積層して設けることができ、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセルを構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、装置の小型化を図ることができる。またＯＳトランジスタは、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいため、積層且つ集積化した際のトランジスタの電気特性の変動が小さく信頼性に優れた記憶装置として機能する半導体装置とすることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態１で説明した半導体装置に適用可能な回路の変形例について、図１２を参照して説明する。
　上記説明した素子層５０が有するメモリセルにおいて、トランジスタはバックゲート電極がないトップゲート構造またはボトムゲート構造のトランジスタとして図示したが、トランジスタ５２の構造はこれに限らない。例えば、図１２に図示するように、メモリセル５１が有するトランジスタは、バックゲート電極線ＢＧＬに接続されたバックゲート電極を有するトランジスタ５２としてもよい。図１２の構成とすることで、トランジスタ５２のしきい値電圧などの電気特性を外部より制御しやすくすることができる。
（実施の形態３）
　以下では、本発明の一態様に係る記憶装置として機能する半導体装置の一例について説明する。
　図１３は、半導体基板３１１に設けられた回路を有する素子層４１１上に、メモリユニット４７０（メモリユニット４７０＿１乃至メモリユニット４７０＿ｍ：ｍは２以上の自然数。図１３は、ｍ＝２の場合を図示している。）が積層して設けられた半導体装置の例を示す図である。図１３では、素子層４１１と、素子層４１１上にメモリユニット４７０が複数積層されている。複数のメモリユニット４７０には、基板４５０上に各メモリユニット４７０に対応するトランジスタ層４１３（トランジスタ層４１３＿１乃至トランジスタ層４１３＿ｍ）と、各トランジスタ層４１３上の、複数のメモリデバイス層４１５（メモリデバイス層４１５＿１乃至メモリデバイス層４１５＿ｎ：ｎは２以上の自然数）が設けられる例を示している。なお、各メモリユニット４７０では、基板４５０上にトランジスタ層４１３が設けられ、トランジスタ層４１３上にメモリデバイス層４１５が設けられる例を示しているが、本実施の形態ではこれに限定されない。基板４５０上に複数のメモリデバイス層４１５が設けられ、複数のメモリデバイス層４１５上にトランジスタ層４１３を設けてもよいし、基板４５０上において、トランジスタ層４１３の上下にメモリデバイス層４１５が設けられてもよい。
　半導体基板３１１、および基板４５０が含む材料として、それぞれＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｌＡｓ、ＧａＮ、およびＩｎＰから選ばれた材料を用いることができる。
　素子層４１１は、半導体基板３１１に設けられたトランジスタ３００を有し、半導体装置の回路（周辺回路と呼ぶ場合がある）として機能することができる。回路の例としては、カラムドライバ、ロウドライバ、カラムデコーダ、ロウデコーダ、センスアンプ、プリチャージ回路、増幅回路、ワード線ドライバ回路、出力回路、コントロールロジック回路などが挙げられる。
　トランジスタ層４１３は、トランジスタ２００Ｔを有し、各メモリユニット４７０を制御する回路として機能することができる。メモリデバイス層４１５は、メモリデバイス４２０を有する。本実施の形態に示すメモリデバイス４２０は、トランジスタと容量を有する。
　なお、上記ｍの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｎの値については、特に制限は無いが２以上１００以下、好ましくは２以上５０以下、さらに好ましくは、２以上１０以下である。また、上記ｍとｎの積は、４以上２５６以下、好ましくは４以上１２８以下、さらに好ましくは４以上６４以下である。
　また、図１３は、メモリユニットに含まれるトランジスタ２００Ｔ、およびメモリデバイス４２０が有するトランジスタのチャネル長方向の断面図を示す。
　図１３に示すように、半導体基板３１１にトランジスタ３００が設けられ、トランジスタ３００上には、メモリユニット４７０が有するトランジスタ層４１３とメモリデバイス層４１５が設けられ、一つのメモリユニット４７０内でトランジスタ層４１３が有するトランジスタ２００Ｔと、メモリデバイス層４１５が有するメモリデバイス４２０は、複数の導電体４２４により電気的に接続され、トランジスタ３００と、各メモリユニット４７０におけるトランジスタ層４１３が有するトランジスタ２００Ｔは、導電体４２６、導電体４２７、および導電体４３０により電気的に接続される。また、導電体４２６は、トランジスタ２００Ｔのソース、ドレイン、ゲートのいずれか一と電気的に接続する導電体４２８を介して、トランジスタ２００Ｔと電気的に接続することが好ましい。導電体４２４は、メモリデバイス層４１５の各層に設けられることが好ましい。導電体４２７は、各メモリユニット４７０の最上層に設けられ、導電体４２６、および導電体４３０と電気的に接続する。
　導電体４２６、導電体４２７、および導電体４３０が含む材料として、それぞれＣｕ、Ｗ、Ｔｉ、Ｔａ、Ａｌから選ばれた材料を用いることができる。
　なお、図１３において、メモリユニット４７０の基板４５０がトランジスタ３００側に設けられる例を示したが、本実施の形態はこれに限らない。図１４に示すように、メモリデバイス層４１５がトランジスタ３００側に設けられるようにメモリユニット４７０を設けてもよい。
　図１３において、導電体４２６は、メモリデバイス層４１５を貫通するように設けられ、導電体４３０は、メモリデバイス層４１５、トランジスタ層４１３、および基板４５０を貫通するように設けられる。
　一方、図１４において、導電体４２６は、基板４５０、およびトランジスタ層４１３を貫通するように設けられ、導電体４３０は、基板４５０、トランジスタ層４１３、およびメモリデバイス層４１５を貫通するように設けられる。
　導電体４２６、および導電体４３０の間のリークを抑制するため、それぞれの側面には、絶縁体が設けられることが好ましい。
　また、詳細は後述するが、導電体４２４の側面、および導電体４２６の側面には、水または水素などの不純物や、酸素の透過を抑制する絶縁体を設けることが好ましい。このような絶縁体として、例えば、窒化シリコン、酸化アルミニウム、または窒化酸化シリコンなどを用いればよい。
　メモリデバイス４２０は、トランジスタと、その側面に容量を有し、該トランジスタは、トランジスタ層４１３が有するトランジスタ２００Ｔと同様の構造とすることができる。
　ここで、トランジスタ２００Ｔは、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む半導体に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　酸化物半導体として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物半導体として、酸化インジウム、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。なお、インジウムの比率が高い組成の酸化物半導体とすることで、トランジスタのオン電流、または電界効果移動度などを高めることができる。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００Ｔは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００Ｔに用いることができる。
　一方、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）によって、その電気特性が変動し、ノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。
　そこで、不純物濃度、および欠陥準位密度が低減された酸化物半導体を用いるとよい。なお、本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。
　従って、酸化物半導体中の不純物濃度はできる限り低減されていることが好ましい。なお、酸化物半導体中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、酸化物半導体に含まれる不純物としての水素は、酸化物半導体中に酸素欠損を形成する場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある。）は、キャリアとなる電子を生成する場合がある。さらに、水素の一部が金属原子と結合する酸素と反応し、キャリアとなる電子を生成する場合がある。
　従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。
　従って、トランジスタ２００Ｔに用いる酸化物半導体は、水素などの不純物、および酸素欠損が低減された高純度真性な酸化物半導体を用いることが好ましい。
　本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズから選ばれた一種、または複数種が含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。例えば、インジウムと、亜鉛と、ガリウムと、を有する金属酸化物（Ｉｎ−Ｇａ−Ｚｎ系酸化物）、インジウムと、亜鉛と、スズと、を有する金属酸化物（Ｉｎ−Ｓｎ−Ｚｎ系酸化物）、またはインジウムと、亜鉛と、ガリウムと、スズとを有する金属酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物）などを好適に用いることができる。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図１５Ａを用いて説明を行う。図１５Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図１５Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ　ｃｏｍｐｏｓｉｔｅ）が含まれる（ｅｘｃｌｕｄｉｎｇ　ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ　ａｎｄ　ｐｏｌｙ　ｃｒｙｓｔａｌ）。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図１５Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１５Ｂに示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１５Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１５Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１５Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図１５Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１５Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１５Ｃに示す。図１５Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１５Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図１５Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図１５Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、実施の形態１に記載の半導体装置１０におけるメモリセル５１を含むメモリセルアレイおよび当該メモリセルアレイを駆動するための回路を有する周辺回路２０の詳細について説明する。
　図１６は、メモリ装置として機能する半導体装置の構成例を示すブロック図である。半導体装置１０ｓは、周辺回路２０、およびメモリセルアレイ９０を有する。周辺回路２０は、ロウデコーダ７１、ワード線ドライバ回路７２、カラムドライバ７５、出力回路７３、コントロールロジック回路７４を有する。
　カラムドライバ７５は、カラムデコーダ８１、プリチャージ回路８２、増幅回路８３、および書き込み回路８４を有する。プリチャージ回路８２は、配線ＬＢＬおよび配線ＧＢＬなどをプリチャージする機能を有する。増幅回路８３は、配線ＧＢＬから読み出されたデータ信号を増幅する機能を有する。増幅されたデータ信号は、出力回路７３を介して、デジタルのデータ信号ＲＤＡＴＡとして半導体装置１０ｓの外部に出力される。
　半導体装置１０ｓには、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路２０用の高電源電圧（ＶＤＤ）、メモリセルアレイ９０用の高電源電圧（ＶＩＬ）が供給される。
　また半導体装置１０ｓには、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ロウデコーダ７１およびカラムデコーダ８１に入力され、ＷＤＡＴＡは書き込み回路８４に入力される。
　コントロールロジック回路７４は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ロウデコーダ７１、カラムデコーダ８１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路７４が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。例えば不良ビットを判定するための制御信号を入力し、特定のメモリセルのアドレスから読み出されるデータ信号を不良ビットとして特定してもよい。
　なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
　一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置（メモリ）が用いられる。図１７に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図１７では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、３Ｄ　ＮＡＮＤメモリを示している。
　ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
　ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻繁が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
　ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
　３Ｄ　ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
　本発明の一態様の記憶装置として機能する半導体装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様の半導体装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する半導体装置として好適に用いることができる。また、本発明の一態様の半導体装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する半導体装置として好適に用いることができる。
（実施の形態６）
　本実施の形態は、上記実施の形態に示す半導体装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
　まず、半導体装置１０等が組み込まれた電子部品の例を、図１８Ａおよび図１８Ｂを用いて説明を行う。
　図１８Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図１８Ａに示す電子部品７００は、モールド７１１内にシリコン基板１１上に積層ブロック３０が積層された半導体装置１０を有している。図１８Ａは、電子部品７００の内部を示すために、一部を図に反映していない。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置１０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　図１８Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置１０が設けられている。
　電子部品７３０では、半導体装置１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
　パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１８Ｂでは、電極７３３をソルダーボールで形成する例を示している。パッケージ基板７３２の底部にソルダーボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
　次に、上記電子部品を備えた電子機器の例について図１９を用いて説明を行う。
　ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
　マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
　カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
　飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
　例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
　掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
　例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
　自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
　電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
　例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
　スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
　ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（本明細書等の記載に関する付記）
　以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　また本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間の配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
ＰＣＬ１：プリチャージ線、ＰＣＬ２：プリチャージ線、Ｔ１１：期間、Ｔ１２：期間、Ｔ１３：期間、Ｔ１４：期間、Ｔ１５：期間、Ｔ１６：期間、１０：半導体装置、１０Ａ：半導体装置、１０ｓ：半導体装置、１１：シリコン基板、２０：周辺回路、２１：ロウドライバ、２２：周辺回路、２２＿Ａ：プリチャージ回路、２２＿Ｂ：プリチャージ回路、２２＿Ｃ：センスアンプ、２２＿Ｄ：スイッチ回路、２２＿Ｅ：スイッチ回路、２３＿Ａ：スイッチ、２３＿Ｃ：スイッチ、２３＿Ｄ：スイッチ、２４＿１：トランジスタ、２４＿３：トランジスタ、２４＿４：トランジスタ、２４＿６：トランジスタ、２５：回路、２５＿１：トランジスタ、２５＿２：トランジスタ、２５＿３：トランジスタ、２５＿４：トランジスタ、２９：回路、３０：積層ブロック、３０＿Ｎ：積層ブロック、３０＿１：積層ブロック、３１＿Ｎ＿Ａ：メモリセル、３１＿Ｎ＿Ｂ：メモリセル、４０：素子層、４０＿１：素子層、４０＿２：素子層、４１：トランジスタ、４１＿ａ：トランジスタ、４１＿ｂ：トランジスタ、４１＿１：トランジスタ、４１＿２：トランジスタ、４２：トランジスタ、４２＿ａ：トランジスタ、４２＿ｂ：トランジスタ、４３：トランジスタ、４３＿ａ：トランジスタ、４３＿ｂ：トランジスタ、４４：トランジスタ、４４＿ａ：トランジスタ、４４＿ｂ：トランジスタ、５０：素子層、５０＿Ａ：素子層、５０＿Ｂ：素子層、５０＿Ｃ：素子層、５０＿ｐ：素子層、５０＿１：素子層、５０＿３：素子層、５０＿４：素子層、５１：メモリセル、５１＿Ａ：メモリセル、５１＿Ｂ：メモリセル、５１＿ｃ：メモリセル、５１＿ｐ：メモリセル、５１＿１：メモリセル、５２：トランジスタ、５２＿Ａ：トランジスタ、５２＿Ｂ：トランジスタ、５２Ｂ：トランジスタ、５３：キャパシタ、５３＿Ａ：キャパシタ、５３＿Ｂ：キャパシタ、５３Ａ：キャパシタ、５３Ｂ：キャパシタ、５４：配線層、５４＿１：配線、５４＿２：配線、５６：トランジスタ、５７＿１：開口部、５８＿１：開口部、７１：ロウデコーダ、７２：ワード線ドライバ回路、７３：出力回路、７４：コントロールロジック回路、７５：カラムドライバ、８１：カラムデコーダ、８２：プリチャージ回路、８３：増幅回路、８４：回路、９０：メモリセルアレイ、１００：ＩＣチップ、１００Ａ：ＩＣチップ、１００Ｂ：ＩＣチップ、１０１：パッケージ基板、１０２：ソルダーボール、１０３：貫通電極、１０４：金属バンプ、１０５：シリコン基板、２００Ｔ：トランジスタ、３００：トランジスタ、３１１：半導体基板、４１１：素子層、４１３：トランジスタ層、４１３＿ｍ：トランジスタ層、４１３＿１：トランジスタ層、４１５：メモリデバイス層、４１５＿ｎ：メモリデバイス層、４１５＿１：メモリデバイス層、４２０：メモリデバイス、４２４：導電体、４２６：導電体、４２７：導電体、４２８：導電体、４３０：導電体、４５０：基板、４７０：メモリユニット、４７０＿ｍ：メモリユニット、４７０＿１：メモリユニット、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９０１：境界領域、９０２：境界領域、７１００：ロボット、７１２０：飛行体、７１４０：掃除ロボット、７１６０：自動車、７２００：ＴＶ装置、７２１０：スマートフォン、７２２０：ＰＣ、７２３０：ＰＣ、７２３２：キーボード、７２３３：モニタ装置、７２４０：ゲーム機、７２６０：ゲーム機、７２６２：コントローラ、７３００：掃除ロボット

Claims (7)

  1. 　第１回路を有するシリコン基板と、
    　第２回路を有する第１素子層と、
    　第３回路を有する第２素子層と、を有し、
    　前記第１回路は、第１トランジスタを有し、
    　前記第２回路は、第２トランジスタを有し、
    　前記第３回路は、メモリセルを有し、
    　前記メモリセルは、第３トランジスタと、キャパシタと、を有し、
    　前記第１素子層および前記第２素子層は、前記シリコン基板の表面に対して垂直方向または概略垂直方向に積層して設けられる積層ブロックを構成し、
    　前記積層ブロックは、前記シリコン基板の表面に対して垂直方向または概略垂直方向に積層して複数設けられ、
    　複数の前記積層ブロックはそれぞれ、前記シリコン基板の表面に対して垂直方向または概略垂直方向に設けられた第１配線を有し、
    　複数の前記積層ブロック同士は、当該第１配線が電気的に接続されている、半導体装置。
  2. 　請求項１において、
    　前記第１回路は、前記第１配線に、前記メモリセルの駆動するための信号および前記メモリセルに書き込むデータを出力する機能、および前記メモリセルから前記第１配線に読み出されるデータを増幅する機能、を有する、半導体装置。
  3. 　請求項１または２において、
    　前記第２回路は、前記メモリセルに電気的に接続された第２配線の電位を増幅して前記第１配線に伝える機能、および前記第１配線の電位を前記第２配線に伝える機能、を有する、半導体装置。
  4. 　請求項１乃至３のいずれか一において、
    　前記第２トランジスタおよび前記第３トランジスタは、それぞれチャネル形成領域に金属酸化物を有する半導体層を有する、半導体装置。
  5. 　請求項４において、
    　前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置。
  6. 　請求項１乃至５のいずれか一において、
    　前記キャパシタを有する層は、前記第３トランジスタを有する層の上方に設けられる、半導体装置。
  7. 　請求項１乃至６のいずれか一において、
    　前記キャパシタを有する層は、積層して設けられる、半導体装置。
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