WO2020218045A1

WO2020218045A1 - 撮像素子

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Publication number: WO2020218045A1
Application number: PCT/JP2020/016232
Authority: WO
Inventors: 山田　隆善; 佐藤　好弘; 野田　泰史
Original assignee: パナソニックＩｐマネジメント株式会社
Priority date: 2019-04-26
Filing date: 2020-04-13
Publication date: 2020-10-29
Also published as: US20220014700A1; CN113474893A; JPWO2020218045A1

Abstract

本開示の一態様に係る撮像素子は、半導体基板と、複数の画素と、を備えている。複数の画素のそれぞれは、第１光電変換層と、第１画素電極と、半導体基板と第１画素電極とを電気的に接続する第１プラグと、第２光電変換層と、第２画素電極と、半導体基板と第２画素電極とを電気的に接続する第２プラグと、を含む。半導体基板の法線方向から見たとき、複数の画素のうち、第１画素、及び第１画素に隣接する複数の第２画素において、第１プラグ及び第２プラグのうち、最も近いプラグ間の距離が画素ピッチの１／２以上である。

Description

撮像素子

　本開示は、撮像素子に関する。

　従来、光電変換を利用した撮像素子が広く用いられている。

　特許文献１は、複数の光電変換膜を有する撮像素子を開示している。

特開２００５－２６８４７１号公報

　撮像素子の１つの課題は、画質を向上させることである。

　本開示の一態様に係る撮像素子は、
　半導体基板と、
　複数の画素と、
　を備える。
　前記複数の画素のそれぞれは、
　光を第１電荷に変換する第１光電変換層と、
　前記第１電荷を収集する第１画素電極と、
　前記半導体基板と前記第１画素電極とを電気的に接続する第１プラグと、
　前記第１光電変換層と前記半導体基板との間に配置され、光を第２電荷に変換する第２光電変換層と、
　前記第２電荷を収集する第２画素電極と、
　前記半導体基板と前記第２画素電極とを電気的に接続する第２プラグと、
　を含む。
　前記複数の画素は、第１画素、及び前記第１画素に隣接する複数の第２画素を含む。
　前記半導体基板の法線方向から見たとき、前記第１画素及び前記複数の第２画素において、前記第１プラグ及び前記第２プラグのうち、最も近いプラグ間の距離が、前記第１画素の中心と前記複数の第２画素の各々の中心との距離のうち、最も短い距離である画素ピッチの１／２以上である。

　本開示の技術によれば、画質を向上させることができる。

図１は、本開示の第１実施形態に係る撮像装置の構成図である。図２は、図１に示す撮像素子の断面図である。図３Ａは、第１実施形態に係る撮像素子を半導体基板の法線方向から見たときの画素電極及びプラグの配置を示す図である。図３Ｂは、特定の画素における画素電極及びプラグの配置を示す図である。図４Ａは、変形例１に係る画素電極及びプラグの配置を示す図である。図４Ｂは、変形例１の特定の画素における画素電極及びプラグの配置を示す図である。図４Ｃは、変形例１の特定の画素における画素電極及びプラグの別の配置を示す図である。図５Ａは、変形例２に係る画素電極及びプラグの配置を示す図である。図５Ｂは、変形例２の特定の画素における画素電極及びプラグの配置を示す図である。図６Ａは、変形例３に係る画素電極及びプラグの配置を示す図である。図６Ｂは、変形例３の特定の画素における画素電極及びプラグの配置を示す図である。図７Ａは、変形例４に係る画素電極及びプラグの配置を示す図である。図７Ｂは、変形例４の特定の画素における画素電極及びプラグの配置を示す図である。図８Ａは、本開示の第２実施形態に係る撮像素子の構成図である。図８Ｂは、第２実施形態に係る撮像素子を半導体基板の法線方向から見たときの画素電極及びプラグの配置を示す図である。図８Ｃは、特定の画素における画素電極及びプラグの配置を示す図である。図９Ａは、変形例５に係る画素電極及びプラグの配置を示す図である。図９Ｂは、変形例５の特定の画素における画素電極及びプラグの配置を示す図である。図１０Ａは、本開示の第３実施形態に係る撮像素子の構成図である。図１０Ｂは、第３実施形態に係る撮像素子を半導体基板の法線方向から見たときの画素電極及びプラグの配置を示す図である。図１０Ｃは、特定の画素における画素電極及びプラグの配置を示す図である。図１１Ａは、本開示の第４実施形態に係る撮像素子の断面図である。図１１Ｂは、第４実施形態に係る撮像素子を半導体基板の法線方向から見たときの画素電極、プラグ及びフォトダイオードの配置を示す図である。図１２は、本開示の第５実施形態に係る撮像素子の特定の画素における画素電極及びプラグの配置を示す図である。図１３Ａは、正六角形の画素電極の平面図である。図１３Ｂは、正八角形の画素電極の平面図である。図１４は、本開示の第６実施形態に係る撮像素子の断面図である。

　（本開示の基礎となった知見）
　撮像素子は、例えば、半導体基板及びその上方に配置された光電変換膜を有する。近年、画素の更なる高密度化を図るべく、特許文献１に開示されているように、複数の光電変換膜の積層構造を有する撮像素子が提案されている。

　本発明者らは、撮像素子の画質の向上を阻む原因について、検討を行った。その結果、次の問題があることを突き止めた。

　撮像素子は、画素電極と半導体基板とを接続するプラグを有する。画素の高密度化に伴って、プラグ間のクロストークが顕在化する。プラグ間のクロストークは、得るべき画像における混色を生じさせる。例えば、Ｒ（赤）とＧ（緑）、ＧとＢ（青）、ＢとＲのように、異なる色に対応するプラグ間でクロストークが起きると、被写体と得られた画像との間の色の違いが顕著となる。プラグ間のクロストークを抑制することは、画質の向上にとって有益である。

　プラグ間のクロストークは、特許文献１に開示された構造を有する撮像素子において顕在化すると予測される。

　本開示は、プラグ間のクロストークを抑制するための技術を提供する。

　（本開示に係る一態様の概要）
　本開示の第１態様に係る撮像素子は、
　半導体基板と、
　複数の画素と、
　を備える。
　前記複数の画素のそれぞれは、
　光を第１電荷に変換する第１光電変換層と、
　前記第１電荷を収集する第１画素電極と、
　前記半導体基板と前記第１画素電極とを電気的に接続する第１プラグと、
　前記第１光電変換層と前記半導体基板との間に配置され、光を第２電荷に変換する第２光電変換層と、
　前記第２電荷を収集する第２画素電極と、
　前記半導体基板と前記第２画素電極とを電気的に接続する第２プラグと、
　を含む。
　前記複数の画素は、第１画素、及び前記第１画素に隣接する複数の第２画素を含む。
　前記半導体基板の法線方向から見たとき、前記第１画素及び前記複数の第２画素において、前記第１プラグ及び前記第２プラグのうち、最も近いプラグ間の距離が、前記第１画素の中心と前記複数の第２画素の各々の中心との距離のうち、最も短い距離である画素ピッチの１／２以上である。

　第１態様によれば、第１画素、前記第１画素に隣接する複数の第２画素において、プラグが互いに十分に離れているので、第１画素、前記第１画素に隣接する複数の第２画素におけるプラグ間のクロストークを抑制することができる。その結果、得るべき画像における混色を抑制することができる。

　前記複数の画素は、第１方向、及び前記第１方向に垂直な第２方向に沿って二次元に並べられ、
　前記複数の第２画素は、
　　前記第１方向において前記第１画素に隣接する画素、
　　前記第１方向と反対の方向において前記第１画素に隣接する画素、
　　前記第２方向において前記第１画素に隣接する画素、
　　前記第２方向と反対の方向において前記第１画素に隣接する画素、
　　前記第１方向と前記第２方向との間の第３方向において前記第１画素に隣接する画素、
　　前記第３方向と反対の方向において前記第１画素に隣接する画素、
　　前記第３方向に垂直な第４方向において前記第１画素に隣接する画素、及び
　　前記第４方向と反対の方向において前記第１画素に隣接する画素、を含んでいてもよい。

　本開示の第２態様において、例えば、第１態様に係る撮像素子では、前記半導体基板の前記法線方向から見たとき、前記複数の画素のそれぞれにおける前記第１プラグと前記第２プラグとの距離が前記画素ピッチの１／２以上であってもよい。このような構成によれば、画素におけるプラグ間のクロストークをさらに抑制することができる。

　本開示の第３態様において、例えば、第１又は第２態様に係る撮像素子では、前記複数の画素のそれぞれは、前記第２光電変換層と前記半導体基板との間に配置され、光を第３電荷に変換する第３光電変換層と、前記第３電荷を収集する第３画素電極と、前記半導体基板と前記第３画素電極とを電気的に接続する第３プラグと、をさらに含んでいてもよい。３層構造は、フルカラー画像を形成することに向いている。

　本開示の第４態様において、例えば、第３態様に係る撮像素子では、前記半導体基板の前記法線方向から見たとき、前記複数の画素のそれぞれにおける前記第１プラグと前記第３プラグとの距離が前記画素ピッチの１／２以上であってもよい。このような構成によれば、画素におけるプラグ間のクロストークをさらに抑制することができる。

　本開示の第５態様において、例えば、第３又は第４態様に係る撮像素子では、前記半導体基板の前記法線方向から見たとき、前記複数の画素のそれぞれにおける前記第２プラグと前記第３プラグとの距離が前記画素ピッチの１／２以上であってもよい。このような構成によれば、画素におけるプラグ間のクロストークをさらに抑制することができる。

　本開示の第６態様において、例えば、第３から第５態様のいずれか１つに係る撮像素子では、前記半導体基板の法線方向から見たとき、前記複数の画素のそれぞれにおいて、前記第１プラグと前記第２プラグとの距離は、前記第１プラグと前記第３プラグとの距離よりも長く、かつ、前記第２プラグと前記第３プラグとの距離よりも長くてもよい。このような構成によれば、クロストークをより効果的に抑制することができる。

　本開示の第７態様において、例えば、第１から第６態様のいずれか１つに係る撮像素子は、前記第１画素と前記複数の第２画素のそれぞれとの間において、一定の電位に保たれたシールド電極をさらに備えていてもよい。このような構成によれば、隣接する画素におけるプラグ間のクロストークをさらに抑制することができる。

　本開示の第８態様に係る撮像素子は、
　半導体基板と、
　光を第１電荷に変換する第１光電変換層と、
　前記第１電荷を収集する第１画素電極と、
　前記半導体基板と前記第１画素電極とを電気的に接続する第１プラグと、
　前記第１光電変換層と前記半導体基板との間に配置され、光を第２電荷に変換する第２光電変換層と、
　前記第２電荷を収集する第２画素電極と、
　前記半導体基板と前記第２画素電極とを電気的に接続する第２プラグと、
　を備え、
　前記第１画素電極は長辺と短辺とを有し、
　前記半導体基板の法線方向から見たとき、前記第１プラグと前記第２プラグとの距離が、前記第１画素電極の前記長辺よりも長い。

　第８態様によれば、各画素において、第１プラグと第２プラグとの間のカップリングによるクロストークが抑制される。その結果、得るべき画像における混色を抑制することができる。

　本開示の第９態様において、例えば、第８態様に係る撮像素子は、前記第２光電変換層と前記半導体基板との間に配置され、光を第３電荷に変換する第３光電変換層と、前記第３電荷を収集する第３画素電極と、前記半導体基板と前記第３画素電極とを電気的に接続する第３プラグと、をさらに備えていてもよい。３層構造は、フルカラー画像を形成することに向いている。

　本開示の第１０態様において、例えば、第９態様に係る撮像素子では、前記第３プラグが前記第３画素電極の重心を含む領域である中心領域に配置されていてもよい。このような構成によれば、第３プラグに接続される電荷蓄積領域及びトランジスタの設計自由度が向上する。

　本開示の第１１態様に係る撮像素子は、
　半導体基板と、
　光を第１電荷に変換する第１光電変換層と、
　前記第１電荷を収集する第１画素電極と、
　前記第１光電変換層と前記半導体基板との間に配置され、光を第２電荷に変換する第２光電変換層と、
　前記第２電荷を収集する第２画素電極と、
　を備え、
　前記第２画素電極は複数の辺を有し、
　前記半導体基板の法線方向から見たとき、前記第１画素電極と前記第２画素電極とが、前記第２画素電極の前記複数の辺の各々の長さの１／２以上ずれて配置されている。

　第１１態様によれば、第２光電変換層に切り欠き又は貫通孔を設けることなく、プラグ間のクロストーク又は電荷蓄積領域間のクロストークを抑制できる。

　本開示の第１２態様において、例えば、第１１態様に係る撮像素子は、前記半導体基板と前記第１画素電極とを電気的に接続する第１プラグをさらに備えていてもよく、前記第１プラグが前記第１画素電極の重心を含む領域である中心領域に配置されていてもよい。このような構成によれば、第１プラグを通すための貫通孔を第２画素電極に設ける必要がない。

　本開示の第１３態様において、例えば、第１１又は第１２態様に係る撮像素子は、前記半導体基板と前記第２画素電極とを電気的に接続する第２プラグをさらに備えていてもよい。

　本開示の第１４態様において、例えば、第１から第１３態様のいずれか１つに係る撮像素子では、前記第１プラグと前記第２プラグとが、前記第１画素電極における互いに対角の位置に配置されていてもよい。このような構成によれば、プラグ間のクロストークをより効果的に抑制することができる。

　本開示の第１５態様において、例えば、第１から第１４態様のいずれか１つに係る撮像素子では、前記第１画素電極は、前記第１電荷を前記第１光電変換層に蓄積させる第１蓄積電極と、前記第１プラグを介し、前記半導体基板と電気的に接続された第１読み出し電極とを含んでいてもよく、前記第２画素電極は、前記第２電荷を前記第２光電変換層に蓄積させる第２蓄積電極と、前記第２プラグを介し、前記半導体基板と電気的に接続された第２読み出し電極とを含んでいてもよい。

　本開示の第１６態様に係る撮像素子は、
　半導体基板と、
　複数の画素と、
　を備えた撮像素子であって、
　前記複数の画素のそれぞれは、
　第１光電変換層と、
　前記第１光電変換層で生成された電荷を収集する第１画素電極と、
　前記半導体基板と前記第１画素電極とを電気的に接続する第１プラグと、
　前記第１光電変換層と前記半導体基板との間に配置された第２光電変換層と、
　前記第２光電変換層で生成された電荷を収集する第２画素電極と、
　前記半導体基板と前記第２画素電極とを電気的に接続する第２プラグと、
　を有し、
　前記半導体基板の法線方向から前記撮像素子を見たとき、隣接する前記画素において、最も近いプラグ間の距離が画素ピッチの１／２以上である。

　第１６態様によれば、隣接する画素において、プラグが互いに十分に離れているので、隣接する画素におけるプラグ間のクロストークを抑制することができる。その結果、得るべき画像における混色を抑制することができる。

　以下、本開示の実施形態について、図面を参照しながら説明する。本開示は、以下の実施形態に限定されない。

　（第１実施形態）
　図１は、本開示の第１実施形態に係る撮像装置１００Ａの構成を示している。撮像装置１００Ａは、撮像素子１００を備えている。撮像素子１００は、半導体基板１及び複数の画素１０を備えている。複数の画素１０は、半導体基板１の上に設けられている。各画素１０は、半導体基板１によって支持されている。画素１０の一部が半導体基板１によって構成されていてもよい。

　半導体基板１は、各種の電子回路を含む回路基板でありうる。半導体基板１は、例えば、Ｓｉ基板によって構成されている。

　各画素１０は、光電変換部１２を含む。光電変換部１２は、光の入射を受けて正の電荷及び負の電荷、典型的には、正孔－電子対を発生させる。光電変換部１２は、半導体基板１の上方に配置された少なくとも１つの光電変換層を含む。図１では、各画素１０の光電変換部１２が空間的に互いに分離されて示されている。ただし、これは説明の便宜に過ぎない。複数の画素１０の光電変換部１２は、互いに間隔を空けずに半導体基板１の上に連続的に配置されうる。換言すると、隣接する画素間において、光電変換部１２は互いに電気的に接続されうる。

　図１において、画素１０は、ｍ行ｎ列の複数の行及び複数の列に並べられている。ｍ及びｎは、互いに独立して、１以上の整数を表す。画素１０は、半導体基板１に例えば２次元に並べられることによって、撮像領域を形成する。撮像装置１００Ａを平面視したとき、撮像素子１００は、光電変換層が存在する領域として規定されうる。

　ｍ行ｎ列に並べられた画素において、ｘ行ｙ列に存在する画素を（ｘ，ｙ）と表すと、（ｘ，ｙ）に隣接する画素は、（ｘ－１，ｙ－１）、（ｘ，ｙ－１）、（ｘ＋１，ｙ－１）、（ｘ－１，ｙ）、（ｘ＋１，ｙ）、（ｘ－１，ｙ＋１）、（ｘ，ｙ＋１）、（ｘ＋１，ｙ＋１）で表される。ここで、ｘはｍ以下の自然数であり、ｙはｎ以下の自然数を表す。

　画素１０の数及び配置は、特に限定されない。図１では、各画素１０の中心が正方格子の格子点上に位置している。各画素１０の中心が、三角格子、六角格子などの格子点上に位置するように、複数の画素１０が配置されていてもよい。画素１０を１次元に並べることによって、撮像素子１００をラインセンサとして使用しうる。

　撮像装置１００Ａは、半導体基板１に形成された周辺回路を有する。

　周辺回路は、垂直走査回路５２及び水平信号読み出し回路５４を含む。周辺回路は、付加的に、制御回路５６及び電圧供給回路５８を含みうる。周辺回路は、信号処理回路、出力回路などをさらに含んでいてもよい。各回路は、半導体基板１の上に設けられている。周辺回路の一部は、画素１０が形成された半導体基板１とは異なる他の基板上に配置されることもありうる。

　垂直走査回路５２は、行走査回路とも呼ばれる。複数の画素１０の各行に対応してアドレス信号線４４が設けられ、アドレス信号線４４が垂直走査回路５２に接続されている。複数の画素１０の各行に対応して設けられた信号線は、アドレス信号線４４に限定されず、垂直走査回路５２には、複数の画素１０の行毎に複数の種類の信号線が接続されうる。水平信号読み出し回路５４は、列走査回路とも呼ばれる。複数の画素１０の各列に対応して垂直信号線４５が設けられ、垂直信号線４５が水平信号読み出し回路５４に接続されている。

　制御回路５６は、撮像装置１００Ａの外部から与えられた指令データ、クロックなどを受け取って撮像装置１００Ａの全体を制御する。典型的には、制御回路５６は、タイミングジェネレータを有し、垂直走査回路５２、水平信号読み出し回路５４、電圧供給回路５８などに駆動信号を供給する。制御回路５６は、例えば、１以上のプロセッサを含むマイクロコントローラによって実現されうる。制御回路５６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。

　電圧供給回路５８は、電圧線４８を介して、各画素１０に所定の電圧を供給する。電圧供給回路５８は、特定の電源回路に限定されず、バッテリーなどの電源から供給された電圧を所定の電圧に変換する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路５８は、上述の垂直走査回路５２の一部であってもよい。周辺回路を構成するこれらの回路は、撮像素子１００の外側の周辺領域Ｒ２に配置されうる。

　図２は、撮像素子１００の断面を示している。

　各画素１０は、複数の光電変換層を有する。複数の光電変換層は、第１光電変換層１２１、第２光電変換層１２２及び第３光電変換層１２３を含む。第１光電変換層１２１は、複数の画素１０に共用された単一の層でありうる。第２光電変換層１２２は、複数の画素１０に共用された単一の層でありうる。第３光電変換層１２３は、複数の画素１０に共用された単一の層でありうる。ただし、第１光電変換層１２１、第２光電変換層１２２及び第３光電変換層１２３のそれぞれは、画素毎に区分けされていてもよい。「複数の画素に共用された」とは、特定の画素と、その特定の画素に隣接する少なくとも１つの画素間において共用されていることを意味する。

　第１光電変換層１２１、第２光電変換層１２２及び第３光電変換層１２３は、光電変換材料によって構成されている。光電変換材料は、典型的には、有機材料である。

　第１光電変換層１２１は、第１の波長域の光に対応する電荷（第１電荷）を収集する。第２光電変換層１２２は、第２の波長域の光に対応する電荷（第２電荷）を収集する。第３光電変換層１２３は、第３の波長域の光に対応する電荷（第３電荷）を収集する。第１の波長域は、例えば、青色の光の波長域である。第１光電変換層１２１は、青色の光に感度を持つ材料によって構成されている。第２の波長域は、例えば、緑色の光の波長域である。第２光電変換層１２２は、緑色の光に感度を持つ材料によって構成されている。第３の波長域は、例えば、赤色の光の波長域である。第３光電変換層１２３は、赤色の光に感度を持つ材料によって構成されている。

　本実施形態において、第１光電変換層１２１、第２光電変換層１２２、第３光電変換層１２３及び半導体基板１がこの順番で並んでいる。半導体基板１の法線方向において、第１光電変換層１２１と半導体基板１との間に第２光電変換層１２２が配置されている。半導体基板１の法線方向において、第２光電変換層１２２と半導体基板１との間に第３光電変換層１２３が配置されている。第１光電変換層１２１、第２光電変換層１２２及び第３光電変換層１２３の並び順はこの順番に限定されない。

　各画素１０は、さらに、複数の画素電極を有する。複数の画素電極は、第１画素電極１３、第２画素電極１４及び第３画素電極１５を含む。第１画素電極１３は、第１光電変換層１２１に電気的に接続されている。第２画素電極１４は、第２光電変換層１２２に電気的に接続されている。第３画素電極１５は、第３光電変換層１２３に電気的に接続されている。

　第１画素電極１３及び第２画素電極１４は、可視光及び／又は近赤外光に対する透光性を有する透明電極である。透明電極は、ＩＴＯ（Indium Tin Oxide）のような透明導電性酸化物で作られている。第３画素電極１５は、可視光及び／又は近赤外光に対する透光性を有さない非透明電極である。非透明電極の材料としては、金属、金属酸化物、金属窒化物、導電性ポリシリコンなどが挙げられる。

　本明細書において、「透光性を有する」とは、特定の波長域の光の透過率が４０％以上であることを意味する。可視光の波長域は、例えば、４００ｎｍから７８０ｎｍである。近赤外光の波長域は、例えば、７８０ｎｍから２０００ｎｍである。透過率は、日本産業規格ＪＩＳ　Ｒ３１０６（１９９８）に規定された方法によって算出されうる。

　第１画素電極１３と第２画素電極１４との間には、絶縁層８が設けられている。第３画素電極１５と半導体基板１との間には、絶縁層９が設けられている。絶縁層８及び９は、ＳｉＯ₂などの絶縁材料によって構成されている。

　各画素１０は、さらに、複数の対向電極を有する。複数の対向電極は、第１対向電極１７及び第２対向電極１８を含む。第１対向電極１７及び第２対向電極１８は、それぞれ、複数の画素１０に共用されている。第１対向電極１７及び第２対向電極１８は、それぞれ、可視光及び／又は近赤外光に対する透光性を有する透明電極である。

　第１対向電極１７は、第１画素電極１３に対応して設けられている。第１光電変換層１２１は、第１対向電極１７と第１画素電極１３とに挟まれている。第２対向電極１８は、第２画素電極１４及び第３画素電極１５に対応して設けられている。第２光電変換層１２２は、第２対向電極１８と第２画素電極１４とに挟まれている。第３光電変換層１２３は、第２対向電極１８と第３画素電極１５とに挟まれている。第１対向電極１７は、第１光電変換層１２１に電気的に接続されている。第２対向電極１８は、第２光電変換層１２２に電気的に接続されている。第２対向電極１８は、第３光電変換層１２３に電気的に接続されている。

　本実施形態では、第２対向電極１８によって第２光電変換層１２２及び第３光電変換層１２３の両方に電圧が印加される。ただし、第２対向電極１８は、第２光電変換層１２２のみに電圧を印加するように構成されていてもよい。この場合、第３光電変換層１２３に電圧を印加する第３対向電極が設けられていてもよい。

　各画素１０は、マイクロレンズを備えていてもよい。マイクロレンズは、撮像素子１００の表面を構成するように配置されうる。マイクロレンズは、１つの画素１０につき１つ配置されていてもよく、複数配置されていてもよい。マイクロレンズは、撮像素子１００を平面視したときの第１画素電極１３と第２画素電極１４との重なり領域に集光するように配置されてもよい。

　各画素１０は、さらに、複数のプラグを有する。各プラグは、半導体基板１の法線方向に延びている。複数のプラグは、第１プラグ３１、第２プラグ３２及び第３プラグ３３を含む。第１プラグ３１は、半導体基板１と第１画素電極１３とを電気的に接続している。第２プラグ３２は、半導体基板１と第２画素電極１４とを電気的に接続している。第３プラグ３３は、半導体基板１と第３画素電極１５とを電気的に接続している。

　第１プラグ３１、第２プラグ３２及び第３プラグ３３は、導電性材料で作られている。導電性材料としては、金属、金属酸化物、金属窒化物、導電性ポリシリコンなどが挙げられる。

　半導体基板１は、複数の電荷蓄積領域を有する。電荷蓄積領域は、画素１０の一部であってもよい。各電荷蓄積領域は、ｎ型又はｐ型の不純物領域である。複数の電荷蓄積領域は、第１電荷蓄積領域３、第２電荷蓄積領域４及び第３電荷蓄積領域５を含む。第１プラグ３１は、第１電荷蓄積領域３と第１画素電極１３とを電気的に接続している。第２プラグ３２は、第２電荷蓄積領域４と第２画素電極１４とを電気的に接続している。第３プラグ３３は、第３電荷蓄積領域５と第３画素電極１５とを電気的に接続している。

　半導体基板１は、第１電荷蓄積領域３、第２電荷蓄積領域４及び第３電荷蓄積領域５に蓄積された電荷を読み出したり、蓄積された電荷をリセットしたりするための複数のトランジスタを有していてもよい。

　画素電極は、半導体基板を貫通するプラグと半導体基板の下方の配線層とを介して、電荷蓄積領域に電気的に接続されていてもよい。

　本明細書において、「上方」及び「下方」は、光の進行方向を基準に定められる。光の入射面に近づく側が「上方」であり、光の入射面から遠ざかる側が「下方」である。

　撮像素子１０に光が照射されると、第１光電変換層１２１、第２光電変換層１２２及び第３光電変換層１２３において電子－正孔対が生成する。

　例えば、第１対向電極１７の電位が第１画素電極１３の電位を上回るように第１対向電極１７と第１画素電極１３との間に電圧が印加されると、正の電荷である正孔が第１画素電極１３に集められ、負の電荷である電子が第１対向電極１７に集められる。第１画素電極１３に集められた正孔が第１プラグ３１及び第１電荷蓄積領域３に蓄積される。

　第２対向電極１８の電位が第２画素電極１４の電位を上回るように第２対向電極１８と第２画素電極１４との間に電圧が印加されると、正の電荷である正孔が第２画素電極１４に集められ、負の電荷である電子が第２対向電極１８に集められる。第２画素電極１４に集められた正孔が第２プラグ３２及び第２電荷蓄積領域４に蓄積される。

　第２対向電極１８の電位が第３画素電極１５の電位を上回るように第２対向電極１８と第３画素電極１５との間に電圧が印加されると、正の電荷である正孔が第３画素電極１５に集められ、負の電荷である電子が第２対向電極１８に集められる。第３画素電極１５に集められた正孔が第３プラグ３３及び第３電荷蓄積領域５に蓄積される。

　画素電極と光電変換層との間には、暗時における画素電極への電荷の流れ込みを妨げるブロッキング層が設けられていてもよい。

　本実施形態の撮像素子１００は、多層構造を有する。「多層」とは、半導体基板１の法線方向に複数の光電変換層が存在することを意味する。多層構造によれば、画素電極の面積を十分に確保することができるので、画素の感度を高めるうえで有利である。本実施形態では、３つの光電変換層である第１光電変換層１２１、第２光電変換層１２２及び第３光電変換層１２３が存在するので、撮像素子１００が３層構造を有すると言える。第１光電変換層１２１、第２光電変換層１２２及び第３光電変換層１２３は、典型的には、互いに異なる光電変換特性を有する。

　３層構造を有する撮像素子１００によれば、３層の光電変換層は、青色の光に感度を持つ光電変換層、緑色の光に感度を持つ光電変換層、及び、赤色の光に感度を持つ光電変換層を含みうる。したがって、３層構造は、フルカラー画像を形成することに向いている。

　以下、プラグ間のクロストークを抑制するためのプラグの配置について説明する。本明細書において、プラグは、２つ、３つ又は４つの互いに異なるシンボルで示されている。

　本実施形態の説明は、３層構造を有する撮像素子１００のみならず、２層構造を有する撮像素子にも適用されうる。第３光電変換層１２３、第３画素電極１５及び第３プラグ３３は、任意の要素でありうる。本実施形態の説明が２層構造を有する撮像素子に適用される場合、第３光電変換層１２３、第３画素電極１５及び第３プラグ３３に関する説明が除外される。

　図３Ａは、撮像素子１００を半導体基板１の法線方向から見たときの第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置を示している。言い換えれば、図３Ａは、半導体基板１の法線方向に垂直な平面への第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の投影図である。

　本明細書では、撮像素子１００を半導体基板１の法線方向から見ることは、撮像素子１００を平面視することと同義である。

　上層のプラグを避けるように、必要に応じて、下層の画素電極が切り欠かれている。具体的には、第１画素電極１３が矩形である。第２画素電極１４は、第１プラグ３１を通すための切り欠きを有する。第３画素電極１５は、第１プラグ３１を通すための切り欠き及び第２プラグ３２を通すための切り欠きを有する。このような構成によれば、第１プラグ３１及び第２プラグ３２が通る空間を確保しつつ、第２画素電極１４及び第３画素電極１５の面積を最大限に確保することができる。これにより、各画素電極に同程度の感度を持たせることが可能となる。本実施形態では、第１画素電極１３の面積は、第２画素電極１４の面積よりも大きい。第２画素電極１４の面積は、第３画素電極１５の面積よりも大きい。最上層に位置する第１画素電極１３は切り欠きを有さない。第１画素電極１３は、例えば、正方形の形状を有する。

　半導体基板１の法線方向から撮像素子１００を見たとき、互いに隣接する複数の画素１０において、最も近いプラグ間の距離Ｌｃが画素ピッチＬの１／２以上である。距離Ｌｃの上限は特に限定されない。距離Ｌｃは画素ピッチＬよりも小さい。複数の画素１０から任意に選ばれる画素１０を第１画素、第１画素に隣接する複数の画素１０を複数の第２画素と定義したとき、第１画素及び複数の第２画素において、最も近いプラグ間の距離が画素ピッチの１／２以上である。

　図３Ａに示すように、互いに隣接する複数の画素１０において、最も近いプラグは、第２プラグ３２及び第３プラグ３３である。第２プラグ３２と第３プラグ３３との距離が距離Ｌｃで表される。「プラグ間の距離」は、プラグの中心とプラグの中心との距離を意味する。平面視でのプラグの形状は円形とは限らない。したがって、「プラグの中心」は、プラグの重心を意味する。「画素ピッチ」は、画素１０の繰り返し周期を意味する。画素ピッチＬは、隣接する２つの画素１０の中心間の距離に相当する。画素１０の繰り返し周期は、特定のプラグ間の距離に一致する。例えば、任意の第１プラグ３１とその第１プラグ３１に最も近い第１プラグ３１との距離は、画素ピッチＬに等しい。第２プラグ３２の位置と第３プラグ３３の位置とが相互に入れ替わってもよい。

　本実施形態によれば、互いに隣接する複数の画素１０において、プラグが互いに十分に離れているので、互いに隣接する複数の画素１０におけるプラグ間のクロストークを抑制することができる。その結果、得るべき画像における混色を抑制することができる。

　半導体基板１と第３光電変換層１２３との間に配線層が設けられていてもよい。配線層が設けられている場合、第１プラグ３１、第２プラグ３２及び第３プラグ３３は、それぞれ、配線層を介して、第１電荷蓄積領域３、第２電荷蓄積領域４及び第３電荷蓄積領域５に電気的に接続されていてもよい。第１プラグ３１、第２プラグ３２及び第３プラグ３３が配線層を介して、それぞれ第１電荷蓄積領域３，第２電荷蓄積領域４及び第３電荷蓄積領域５に接続されている場合、「プラグ間の距離」は、画素電極と配線層とを接続する部分同士の距離を意味する。

　互いに隣接する複数の画素１０において、第１プラグ３１と第２プラグ３２との距離Ｌａは、画素ピッチＬの１／２以上であり、例えば、距離Ｌｃよりも大きい。互いに隣接する複数の画素１０において、第１プラグ３１と第３プラグ３３との距離Ｌｂは、画素ピッチＬの１／２以上であり、例えば、距離Ｌｃよりも大きい。つまり、互いに隣接する複数の画素１０において、第１プラグ３１と第２プラグ３２又は第３プラグ３３との距離が十分に確保されている。第１プラグ３１は、第２プラグ３２よりも長く、第３プラグ３３よりも長い。第１プラグ３１は、最も長いプラグであり、クロストークの影響を受けやすい。第１プラグ３１と第２プラグ３２又は第３プラグ３３との距離を十分に確保することによって、クロストークを抑制する効果が最大限に得られる。

　ただし、第１プラグ３１の位置と第２プラグ３２の位置とが相互に入れ替わってもよい。第１プラグ３１の位置と第３プラグ３３の位置とが相互に入れ替わってもよい。つまり、隣接する画素１０において、最も近いプラグは、第１プラグ３１及び第３プラグ３３であってもよく、第１プラグ３１及び第２プラグ３２であってもよい。

　互いに隣接する複数の画素１０における第１プラグ３１と第２プラグ３２との距離Ｌａは、互いに隣接する複数の画素１０における第１プラグ３１と第３プラグ３３との距離Ｌｂよりも長くてもよく、等しくてもよい。

　本実施形態の撮像素子１００において、特定の画素１０に隣接する画素１０は、撮像素子１００の最外周部に存在する画素１０が特定の画素１０であるときを除き、８個存在する。このことは、他の実施形態にも当てはまる。

　図３Ｂは、撮像素子１００の特定の画素１０における第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置を示している。本実施形態では、画素１０における第１プラグ３１と第２プラグ３２との距離Ｌαが画素ピッチＬの１／２以上である。このような構成によれば、画素１０におけるプラグ間のクロストークをさらに抑制することができる。その結果、得るべき画像における混色を抑制することができる。

　本実施形態では、さらに、画素１０における第１プラグ３１と第３プラグ３３との距離Ｌβが画素ピッチＬの１／２以上である。このような構成によれば、画素１０におけるプラグ間のクロストークをさらに抑制することができる。その結果、得るべき画像における混色を抑制することができる。

　本実施形態では、さらに、画素１０における第２プラグ３２と第３プラグ３３との距離Ｌγが画素ピッチＬの１／２以上である。このような構成によれば、画素１０におけるプラグ間のクロストークをさらに抑制することができる。その結果、得るべき画像における混色を抑制することができる。

　第１プラグ３１は最も長いプラグであり、第２プラグ３２は第３プラグ３３よりも長い。そのため、第１プラグ３１と第２プラグ３２との間のクロストークの影響は大きい。Ｌα＞Ｌβ、及び、Ｌα＞Ｌγの関係が満たされるように各プラグを配置すると、クロストークをより効果的に抑制することができる。

　互いに隣接する複数の画素１０間には、一定の電位に保たれたシールド電極が設けられていてもよい。シールド電極によって、互いに隣接する複数の画素１０におけるプラグ間のクロストークをさらに抑制することができる。

　半導体基板１の法線方向において、第１電荷蓄積領域３は、第１プラグ３１と重なる位置に配置されうる。同様に、第２電荷蓄積領域４は、第２プラグ３２と重なる位置に配置されうる。第３電荷蓄積領域５は、第３プラグ３３と重なる位置に配置されうる。このような構成によれば、電荷蓄積領域間のカップリングによるクロストークも抑制されうる。

　（変形例１）
　図４Ａは、変形例１に係る第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置を示している。図４Ｂは、変形例１の特定の画素における画素電極及びプラグの配置を示している。本変形例によれば、互いに隣接する複数の画素１０において、最も近いプラグ間の距離Ｌｃが画素ピッチＬの１／２以上である。互いに隣接する複数の画素１０において、最も近いプラグは、第２プラグ３２及び第３プラグ３３である。第２プラグ３２と第３プラグ３３との距離が距離Ｌｃで表される。互いに隣接する複数の画素１０において、第１プラグ３１と第２プラグ３２との距離Ｌａは、距離Ｌｃに等しい。つまり、互いに隣接する複数の画素１０において、距離Ｌａも最も近いプラグ間の距離である。互いに隣接する複数の画素１０において、第１プラグ３１と第３プラグ３３との距離Ｌｂも画素ピッチＬの１／２以上である。

　図４Ｂに示すように、本変形例では、第１画素電極１３と第２画素電極１４とが第２画素電極１４の１辺の長さＷの１／２以上ずれて配置されている。言い換えれば、第１プラグ３１と第２プラグ３２との距離ＦがＷ／２以上である。第１画素電極１３の重心の位置及び第２画素電極１４の重心の位置が互いにずれている。このような構成によれば、第２光電変換層１２２に切り欠き又は貫通孔を設けることなく、プラグ間のクロストーク又は電荷蓄積領域間のクロストークを抑制できる。

　詳細には、第１画素電極１３は、平面視で正方形の形状を有する。第１画素電極１３の中心領域に第１プラグ３１が配置されている。第２画素電極１４は、平面視で正方形の形状を有する。第２画素電極１３の中心領域に第２プラグ３２が配置されている。第１プラグ３１が第２画素電極１４の範囲外を通過するように、第１画素電極１３及び第２画素電極１４の位置関係が定められている。このような構成によれば、第１プラグ３１を通すための貫通孔を第２画素電極１４に設ける必要がない。「画素電極の中心領域」は、画素電極を平面視したときの画素電極の重心を含む一定の広さを持つ領域を意味する。具体的には、画素電極が平面視で概ね矩形の形状を有するとき、分割された領域のそれぞれの面積が互いに等しくなるように画素電極を９個の矩形状の領域に分割する。９個の矩形状の領域の中で画素電極の重心を含む領域が中心領域である。画素電極に切り欠きなどが設けられているとき、画素電極を包囲する最小の四角形が９分割されうる。画素電極の重心は、画素電極を包囲する最小の四角形の重心でありうる。

　第１画素電極１３の中心に第１プラグ３１が配置されていてもよい。言い換えれば、撮像素子１００を平面視したとき、第１画素電極１３の中心が第１プラグ３１に重なっていてもよい。「画素電極の中心」は、画素電極を平面視したときの画素電極の重心でありうる。

　本明細書において、「平面視」は、半導体基板１の法線方向から撮像素子１００を見ることと同義である。

　第１画素電極１３及び第２画素電極１４と同様に、第３画素電極１５は、平面視で正方形の形状を有する。第３画素電極１５の中心領域に第３プラグ３３が配置されている。第１プラグ３１及び第２プラグ３２が第３画素電極１５の範囲外を通過するように、第１画素電極１３、第２画素電極１４及び第３画素電極１５の位置関係が定められている。このような構成によれば、第１プラグ３１及び第２プラグ３２を通すための貫通孔を第３画素電極３３に設ける必要が無い。第１プラグ３１、第２プラグ３２及び第３プラグ３３のそれぞれが正三角形の頂点に配置されている。第１プラグ３１と第３プラグ３３との距離も距離Ｆに等しい。第２プラグ３２と第３プラグ３３との距離も距離Ｆに等しい。

　第３画素電極１５の中心に第３プラグ３３が配置されていてもよい。言い換えれば、撮像素子１００を平面視したとき、第３画素電極１５の中心が第３プラグ３３に重なっていてもよい。

　第１画素電極１３と第３画素電極１４とが第２画素電極１４の１辺の長さＷの１／２以上ずれて配置されている。第２画素電極１４と第３画素電極１５とが第２画素電極１４の１辺の長さＷの１／２以上ずれて配置されている。第１画素電極１３の重心の位置、第２画素電極１４の重心の位置及び第３画素電極１５の重心の位置が互いにずれている。

　図４Ｃは、変形例１の特定の画素における画素電極及びプラグの別の配置を示している。図４Ｃに示す例においても、第１画素電極１３と第２画素電極１４とが第２画素電極１４の１辺の長さＷの１／２以上ずれて配置されている。言い換えれば、第１プラグ３１と第２プラグ３２との距離ＦがＷ／２以上である。

　半導体基板１の法線方向において、特定の画素１０の上層の画素電極が隣接する画素１０の下層の画素電極に重なる。図４Ｃに示す例によれば、各画素電極の面積を増加させることが可能である。

　（変形例２）
　図５Ａは、変形例２に係る第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置を示している。図５Ｂは、変形例２の特定の画素における画素電極及びプラグの配置を示している。本変形例によれば、互いに隣接する複数の画素１０において、最も近いプラグ間の距離が画素ピッチＬの１／２以上である。本変形例によれば、互いに隣接する複数の画素１０におけるプラグ間距離は、Ｌ／２に等しい。互いに隣接する複数の画素１０において、最も近いプラグは、第１プラグ３１及び第３プラグ３３、又は、第２プラグ３２及び第３プラグ３３である。互いに隣接する複数の画素１０において、第１プラグ３１と第３プラグ３３との距離Ｌｂは、Ｌ／２に等しい。互いに隣接する複数の画素において、第２プラグ３２と第３プラグ３３との距離Ｌｃは、Ｌ／２に等しい。第１プラグ３１と第２プラグ３２との距離Ｌａは、Ｌ（１／２）^1/2に等しい。

　図５Ｂに示すように、本変形例においても、第１画素電極１３と第２画素電極１４とが第２画素電極１４の１辺の長さＷの１／２以上ずれて配置されている。言い換えれば、第１プラグ３１と第２プラグ３２との距離ＦがＷ／２以上である。距離Ｆは、Ｗ（１／２）^1/2に等しい。第２プラグ３２と第３プラグ３３との距離は、Ｗ／２に等しい。

　第３画素電極１５には、２つの第３プラグ３３が接続されている。第３画素電極１５の概略の形状は、長辺及び短辺を有する長方形である。長辺の方向は、第１プラグ３１と第２プラグ３２とを結ぶ直線に直交する方向である。撮像素子１００を平面視したとき、第１プラグ３１、第２プラグ３２及び第３プラグ３３は、正方格子の格子点上に位置している。上層のプラグが下層の画素電極を避けるように、第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置が定められている。第１プラグ３１は、第２画素電極１４及び第３画素電極１５の範囲外を通過している。第２プラグ３２は、第３画素電極１５の範囲外を通過している。

　第２画素電極１４及び第３画素電極１５は、上層のプラグを避けるための切り欠きを有する。第１画素電極１５は、最も上に位置する画素電極であるため、切り欠きを有していてもよく、有していなくてもよい。

　（変形例３）
　図６Ａは、変形例３に係る第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置を示している。図６Ｂは、変形例３の特定の画素における画素電極及びプラグの配置を示している。長方形の第３画素電極１５に代えて、正方形の第３画素電極１５を採用したことを除き、本変形例における第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置は、変形例２におけるそれらの配置と同じである。第３画素電極１５には、第１プラグ３１及び第２プラグ３２を避けるための切り欠きが設けられている。本変形例においても、互いに隣接する複数の画素１０において、最も近いプラグ間の距離が画素ピッチＬの１／２以上である。互いに隣接する複数の画素１０において、最も近いプラグは、第１プラグ３１及び第３プラグ３３、又は、第２プラグ３２及び第３プラグ３３である。

　（変形例４）
　図７Ａは、変形例４に係る第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置を示している。図７Ｂは、変形例２の特定の画素における画素電極及びプラグの配置を示している。切り欠きを有さない正方形の第３画素電極１５を採用したことを除き、本変形例における第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置は、変形例３におけるそれらの配置と同じである。第１画素電極１３の面積は、第２画素電極１４の面積よりも広く、第３画素電極１５の面積よりも広い。本変形例においても、互いに隣接する複数の画素１０において、最も近いプラグ間の距離が画素ピッチＬの１／２以上である。互いに隣接する複数の画素１０において、最も近いプラグは、第１プラグ３１及び第３プラグ３３、又は、第２プラグ３２及び第３プラグ３３である。

　（第２実施形態）
　図８Ａは、本開示の第２実施形態に係る撮像素子２００の構成を示している。撮像素子２００は、４層構造を有する。撮像素子２００は、第１実施形態の撮像素子１００の構成に加え、第４光電変換層１２４、第４画素電極１６及び第４プラグ３４を有する。

　半導体基板１の法線方向において、第４光電変換層１２４は、例えば、第３光電変換層１２３と半導体基板１との間に配置されている。第４画素電極１６は、第４光電変換層１２４に電気的に接続され、第４の波長域の光に対応する電荷を収集する。第４の波長域は、例えば、近赤外光の波長域である。第４光電変換層１２４は、近赤外光に感度を持つ材料によって構成されている。第４プラグ３４は、半導体基板１と第４画素電極１６とを電気的に接続している。

　可視光は、上層の第１光電変換層１２１、第２光電変換層１２２及び第３光電変換層１２３に吸収される。可視光は、近赤外光に感度を持つ第４光電変換層１２４に届かないので、第４光電変換層１２４によって近赤外光に基づく画像を得ることができる。

　図８Ｂは、撮像素子２００を半導体基板１の法線方向から見たときの第１画素電極１３，第２画素電極１４，第３画素電極１５，第４画素電極１６及び第１プラグ３１，第２プラグ３２，第３プラグ３３，第４プラグ３４の配置を示している。図８Ｃは、特定の画素１０における第１画素電極１３，第２画素電極１４，第３画素電極１５，第４画素電極１６及び第１プラグ３１，第２プラグ３２，第３プラグ３３，第４プラグ３４の配置を示している。

　変形例３に係る第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置に第４画素電極１６及び第４プラグ３４を加えると、本実施形態の撮像素子２００における第１画素電極１３，第２画素電極１４，第３画素電極１５，第４画素電極１６及び第１プラグ３１，第２プラグ３２，第３プラグ３３，第４プラグ３４の配置となる。

　本実施形態においても、互いに隣接する複数の画素１０において、最も近いプラグ間の距離が画素ピッチＬの１／２以上である。本実施形態によれば、互いに隣接する複数の画素１０におけるプラグ間距離は、Ｌ／２に等しい。互いに隣接する複数の画素１０において、最も近いプラグは、第１プラグ３１及び第３プラグ３３、第２プラグ３２及び第３プラグ３３、又は、第１プラグ３１及び第４プラグ３４である。互いに隣接する複数の画素１０において、第１プラグ３１と第３プラグ３３との距離Ｌｂは、Ｌ／２に等しい。互いに隣接する複数の画素１０において、第２プラグ３２と第３プラグ３３との距離Ｌｃは、Ｌ／２に等しい。互いに隣接する複数の画素１０において、第１プラグ３１と第４プラグ３４との距離Ｌｄは、Ｌ／２に等しい。第１プラグ３１と第２プラグ３２との距離Ｌａは、Ｌ（１／２）^1/2に等しい。

　撮像素子２００を平面視したとき、第１プラグ３１、第２プラグ３２、第３プラグ３３及び第４プラグ３４は、正方格子の格子点上に位置している。上層のプラグが下層の画素電極を避けるように、第１画素電極１３，第２画素電極１４，第３画素電極１５，第４画素電極１６及び第１プラグ３１，第２プラグ３２，第３プラグ３３，第４プラグ３４の配置が定められている。第１プラグ３１は、第２画素電極１４、第３画素電極１５及び第４画素電極１６の範囲外を通過している。第２プラグ３２は、第３画素電極１５及び第４画素電極１６の範囲外を通過している。第３プラグ３３は、第４画素電極１６の範囲外を通過している。

　（変形例５）
　図９Ａは、変形例５に係る第１画素電極１３，第２画素電極１４，第３画素電極１５，第４画素電極１６及び第１プラグ３１，第２プラグ３２，第３プラグ３３，第４プラグ３４の配置を示している。図９Ｂは、変形例５の特定の画素１０における第１画素電極１３，第２画素電極１４，第３画素電極１５，第４画素電極１６及び第１プラグ３１，第２プラグ３２，第３プラグ３３，第４プラグ３４の配置を示している。

　本変形例においても、互いに隣接する複数の画素１０において、最も近いプラグ間の距離が画素ピッチＬの１／２以上である。本変形例によれば、互いに隣接する複数の画素１０におけるプラグ間距離は、Ｌ／２に等しい。互いに隣接する複数の画素１０において、最も近いプラグは、第１プラグ３１同士、第２プラグ３２同士、第３プラグ３３同士、又は、第４プラグ３４同士である。互いに隣接する複数の画素１０において、第１プラグ３１と第１プラグ３１との距離Ｌ１は、第２プラグ３２と第２プラグ３２との距離Ｌ２に等しく、第３プラグ３３と第３プラグ３３との距離Ｌ３に等しく、第４プラグ３４と第４プラグ３４との距離Ｌ４に等しい。言い換えれば、互いに隣接する複数の画素１０においてこのような関係が成立するように、複数の画素１０の反転配置が定められている。

　本変形例の構成によれば、互いに隣接する複数の画素１０において、最近接のプラグが同色のプラグである。そのため、プラグ間のクロストークが抑制されるだけでなく、混色を抑制する効果が追加的に得られる。

　本変形例においても、上層のプラグが下層の画素電極を避けるように、第１画素電極１３，第２画素電極１４，第３画素電極１５，第４画素電極１６及び第１プラグ３１，第２プラグ３２，第３プラグ３３，第４プラグ３４の配置が定められている。第１プラグ３１は、第２画素電極１４、第３画素電極１５及び第４画素電極１６の範囲外を通過している。言い換えれば、第２画素電極１４、第３画素電極１５及び第４画素電極１６は、第１プラグ３１を通すための切り欠きを有する。第２プラグ３２は、第３画素電極１５及び第４画素電極１６の範囲外を通過している。言い換えれば、第３画素電極１５及び第４画素電極１６は、第２プラグ３２を通すための切り欠きを有する。第３プラグ３３は、第４画素電極１６の範囲外を通過している。言い換えれば、第４画素電極１６は、第３プラグ３３を通すための切り欠きを有する。

　（第３実施形態）
　図１０Ａは、本開示の第３実施形態に係る撮像素子３００の構成を示している。撮像素子３００は、２層構造を有する。撮像素子３００は、例えば、第１実施形態の撮像素子１００から１組の光電変換層、画素電極及びプラグを省略した構成を有する。

　第１光電変換層１２１は、第１の波長域の光に対応する電荷を収集する。第２光電変換層１２２は、第２の波長域の光に対応する電荷を収集する。第１の波長域は、例えば、可視光の波長域である。第１光電変換層１２１は、可視光に感度を持つ光電変換材料によって構成されうる。カラーフィルタを使用すれば、第１光電変換層１２１から、青色、緑色及び赤色の情報を取得してフルカラー画像を形成することができる。第１光電変換層１２１からモノクロの画像を取得することも可能である。第２の波長域は、例えば、近赤外光の波長域である。第２光電変換層１２２は、可視光に感度を持つ光電変換材料によって構成されうる。第２光電変換層１２２から、近赤外光の情報に基づく画像を形成することができる。

　図１０Ｂは、撮像素子３００を半導体基板１の法線方向から見たときの第１画素電極１３，第２画素電極１４及び第１プラグ３１，第２プラグ３２の配置を示している。図１０Ｃは、特定の画素１０における第１画素電極１３，第２画素電極１４及び第１プラグ３１，第２プラグ３２の配置を示している。

　本実施形態においても、互いに隣接する複数の画素１０において、最も近いプラグ間の距離が画素ピッチＬの１／２以上である。互いに隣接する複数の画素１０において、最も近いプラグは、第１プラグ３１及び第２プラグ３２である。本実施形態において、全ての第１プラグ３１及び第２プラグ３２の間隔は、距離Ｌｔである。つまり、第１プラグ３１及び第２プラグ３２は、１辺が長さＬｔの正方格子の格子点上に配置されている。距離Ｌｔは、画素ピッチＬの１／２以上であり、画素ピッチＬよりも小さい。

　本実施形態においても、プラグが互いに十分に離れているので、互いに隣接する複数の画素１０におけるプラグ間のクロストークを抑制することができる。その結果、得るべき画像における混色を抑制することができる。

　第１プラグ３１と第２プラグ３２とが対角に配置されていてもよい。第１プラグ３１及び第２プラグ３２は、第１画素電極１３の対角線の近傍に配置されていてもよい。第１プラグ３１及び第２プラグ３２は、第１画素電極１３の対角線上に配置されていてもよい。このような配置によれば、クロストークをより効果的に抑制することができる。「プラグが第１画素電極１３の対角線上に配置されている」とは、撮像素子を平面視したとき、第１画素電極１３を包囲する最小の四角形の対角線に各プラグが重なっていることを意味する。

　（第４実施形態）
　図１１Ａは、第４実施形態に係る撮像素子４００の断面を示している。撮像素子４００も、２層構造を有する。撮像素子４００の各画素は、図２を参照して説明した撮像素子１００の第３光電変換層１２３、第３画素電極１５、第３プラグ３３及び第３電荷蓄積領域５に代えて、フォトダイオードＰＤをさらに備えている。

　フォトダイオードＰＤは、半導体基板１に設けられている。第１画素電極１３及び第２画素電極１４のそれぞれが透光性を有する。フォトダイオードＰＤと第２光電変換層１２２との間には、カラーフィルタ１９ｒ又はカラーフィルタ１９ｂが設けられている。フォトダイオードＰＤのそれぞれがカラーフィルタ１９ｒ又はカラーフィルタ１９ｂによって覆われている。フォトダイオードＰＤとカラーフィルタ１９ｒ及び１９ｂとの間には、絶縁層２５が設けられている。絶縁層２５は、ＳｉＯ₂などの絶縁材料によって構成されている。第２画素電極１４とカラーフィルタ１９ｒ及び１９ｂとの間に絶縁層９が存在する。絶縁層９は、平坦化層としても機能し、アクリル樹脂、エポキシ樹脂などの透明な樹脂によって構成されうる。撮像素子４００は、集光レンズ２１を備えている。集光レンズ２１の働きによって、フォトダイオードＰＤに光を効果的に導くことができる。集光レンズは、前述のマイクロレンズと同意義である。

　第１光電変換層１２１は、例えば、近赤外光の波長域に感度を持つ。第１光電変換層１２１は、近赤外光の波長域に感度を持つ光電変換材料を用いて作製されうる。第２光電変換層１２２は、例えば、緑色の光の波長域に感度を持つ。第２光電変換層１２２は、緑色の光の波長域に感度を持つ光電変換材料を用いて作製されうる。フォトダイオードＰＤは、典型的にはシリコンフォトダイオードである。カラーフィルタ１９ｒは、赤色の光をカットするフィルタである。カラーフィルタ１９ｂは、青色の光をカットするフィルタである。

　第１光電変換層１２１が近赤外光の波長域に感度を持ち、第２光電変換層１２２が緑色の光の波長域に感度を持つので、赤色の光及び青色の光は、カラーフィルタ１９ｒ及び１９ｂまで到達する。赤色の光は、カラーフィルタ１９ｒによってカットされ、青色の光のみがフォトダイオードＰＤに入射する。青色の光は、カラーフィルタ１９ｂによってカットされ、赤色の光のみがフォトダイオードＰＤに入射する。したがって、撮像素子４００は、近赤外光に基づく画像及びフルカラーの画像を形成しうる。

　図１１Ｂは、撮像素子４００を半導体基板１の法線方向から見たときの第１画素電極１３、第２画素電極１４、第１プラグ３１、第２プラグ３２及びフォトダイオードＰＤの配置を示している。本実施形態の撮像素子４００における第１プラグ３１及び第２プラグ３２の配置として、例えば、図１０Ａから図１０Ｃを参照して説明した第１プラグ３１及び第２プラグ３２の配置が採用されている。

　すなわち、互いに隣接する複数の画素１０において、最も近いプラグ間の距離が画素ピッチＬの１／２以上である。互いに隣接する複数の画素１０において、最も近いプラグは、第１プラグ３１及び第２プラグ３２である。本実施形態において、全てのプラグ３１及び３２の間隔は、距離Ｌｔである。つまり、第１プラグ３１及び第２プラグ３２は、１辺が長さＬｔの正方格子の格子点上に配置されている。距離Ｌｔは、画素ピッチＬの１／２以上であり、画素ピッチＬよりも小さい。

　（第５実施形態）
　図１２は、本開示の第５実施形態に係る撮像素子の特定の画素における第１画素電極１３，第２画素電極１４，第３画素電極１５及び第１プラグ３１，第２プラグ３２，第３プラグ３３の配置を示している。本実施形態の撮像素子は、第１実施形態の撮像素子１００と同様の３層構造を有する。

　第１画素電極１３は、例えば、平面視で正方形の形状を有する。第１光電変換層１２１は、最も上に位置する光電変換層であるため、第１画素電極１３は、プラグを通すための切り欠きを有していなくてもよい。第２画素電極１４及び第３画素電極１５は、第１プラグ３１を通すための切り欠きを有する。第３画素電極１５は、第２プラグ３２を通すための切り欠きを有する。

　本実施形態では、半導体基板１の法線方向から見たとき、第１プラグ３１と第２プラグ３２との距離が第１画素電極１３の長辺Ｐよりも長い。このような構成によれば、各画素１０において、第１プラグ３１と第２プラグ３２との間のカップリングによるクロストークが抑制される。その結果、ノイズを低減することができる。

　本実施形態では、第１プラグ３１と第２プラグ３２とが対角に配置されている。第１プラグ３１及び第２プラグ３２は、第１画素電極１３の対角線の近傍に配置されていてもよい。第１プラグ３１及び第２プラグ３２は、第１画素電極１３の対角線上に配置されていてもよい。このような配置によれば、クロストークをより効果的に抑制することができる。

　第３光電変換層１２３は、最も下に位置する光電変換層である。第３プラグ３３は、第１プラグ３１よりも短く、第２プラグ３２よりも短い。第３プラグ３３と他のプラグとの間のクロストークの影響は小さい。よって、第３プラグ３３は任意の位置に配置されうる。本実施形態では、第３プラグ３３は、第３画素電極１５の中心領域に配置されている。このような構成によれば、第１電荷蓄積領域３、第２電荷蓄積領域４及び第３電荷蓄積領域５の相互間の距離を十分に確保することができる。これにより、電荷蓄積領域間のクロストークを抑制できるとともに、電荷蓄積領域とプラグとの間のクロストークも抑制できる。第３プラグ３３に接続される第３電荷蓄積領域５及びトランジスタの設計自由度も向上する。

　第３プラグ３３は、第１プラグ３１と第２プラグ３２とを結ぶ線分の中点上に配置されていてもよい。第１プラグ３１と第２プラグ３２とを結ぶ線分は、撮像素子を平面視したときの第１プラグ３１の重心と第２プラグ３２の重心とを結ぶ線分を意味する。「線分の中点上に第３プラグ３３が配置されている」とは、第３プラグ３３が中点に重なっていることを意味する。

　本実施形態においても、画素電極の形状は特に限定されない。画素電極の形状は、長辺及び短辺を有する長方形であってもよく、正六角形、正八角形などの多角形であってもよい。

　図１３Ａは、正六角形の画素電極を示している。図１３Ｂは、正八角形の画素電極を示している。正六角形の場合は、正六角形の中心を通らない対角線ＤＬを長辺と定義する。正八角形の場合も、正八角形の中心を通らない対角線ＤＬを長辺と定義する。図１３Ａ及び図１３Ｂに示す例においても、第１プラグ３１と第２プラグ３２との距離は、第１画素電極１３の長辺である対角線ＤＬよりも長い。

　第１プラグ３１を下方に延ばして半導体基板１に接続するために、下層の画素電極である第２画素電極１４及び第３画素電極１５には、切り欠きＣＰ１が設けられている。第２プラグ３２を下方に延ばして半導体基板１に接続するために、下層の画素電極である第３画素電極１５には、切り欠きＣＰ２がさらに設けられている。

　（第６実施形態）
　図１４は、本開示の第６実施形態に係る撮像素子５００の断面を示している。撮像素子５００と先の実施形態の撮像素子との違いは、電極の構造にある。撮像素子５００において、第１画素電極１３は、第１蓄積電極１３ａ、第１読み出し電極１３ｂ及び第１転送電極１３ｃを有する。第２画素電極１４は、第２蓄積電極１４ａ、第２読み出し電極１４ｂ及び第２転送電極１４ｃを有する。第３画素電極１５は、第３蓄積電極１５ａ、第３読み出し電極１５ｂ及び第３転送電極１５ｃを有する。第１転送電極１３ｃ，第２転送電極１４ｃ及び第３転送電極１５ｃは、省略されていてもよい。

　第１画素電極１３と第１光電変換層１２１との間には、第１半導体層２７が設けられている。第１半導体層２７と第１画素電極１３との間には、絶縁層８の一部が存在している。第２画素電極１４と第２光電変換層１２２との間には、第２半導体層２８が設けられている。第２半導体層２８と第２画素電極１４との間には、絶縁層８の一部が存在している。第３画素電極１５と第３光電変換層１２３との間には、第３半導体層２９が設けられている。第３半導体層２９と第３画素電極１５との間には、絶縁層９の一部が存在している。第１半導体層２７，第２半導体層２８及び第３半導体層２９は、電荷の蓄積をより効率的に行うために設けられ、透光性を有する半導体材料で作られている。

　第１蓄積電極１３ａ及び第１転送電極１３ｃは、絶縁層８の一部を介して、又は、絶縁層８の一部及び第１半導体層２７を介して、第１光電変換層１２１に向かい合っている。第１読み出し電極１３ｂの少なくとも一部が直接又は第１半導体層２７を介して第１光電変換層１２１に接している。第１読み出し電極１３ｂには、第１プラグ３１が接続されている。第１蓄積電極１３ａ、第１読み出し電極１３ｂ及び第１転送電極１３ｃは、それぞれ、図示しない配線に電気的に接続されている。第１蓄積電極１３ａ、第１読み出し電極１３ｂ及び第１転送電極１３ｃのそれぞれに所望の電圧が印加されうる。第１蓄積電極１３ａは、印加電圧に応じて、第１光電変換膜１２１で発生した電荷を引き寄せて、電荷を第１光電変換層１２１に蓄積させるための電荷蓄積用電極として機能しうる。撮像素子５００を平面視したとき、第１転送電極１３ｃは、第１蓄積電極１３ａと第１読み出し電極１３ｂとの間に配置されている。第１転送電極１３ｃは、蓄積された電荷を塞き止めたり、電荷の転送を制御したりする役割を担う。第１蓄積電極１３ａ、第１読み出し電極１３ｂ及び第１転送電極１３ｃへの印加電圧を制御することによって、第１光電変換層１２１で発生した電荷を第１光電変換層１２１の内部又は第１光電変換層１２１の界面に蓄積したり、発生した電荷を第１電荷蓄積領域３に取り出したりすることができる。第１画素電極１３に関するこれらの説明は、「第１」を「第２」又は「第３」と読み替えることによって、第２画素電極１４及び第３画素電極１５にも適用されうる。

　本実施形態の電極の構造によれば、光電変換層で発生した電荷を効率的に収集、転送することができ、感度の向上につながる。本実施形態の電極の構造は、先に説明した全ての実施形態に適用されうる。

　本明細書に開示された技術は、撮像素子に有用である。撮像素子は、撮像装置、光センサなどに応用されうる。撮像装置としては、デジタルカメラ、医療用カメラ、監視用カメラなどが挙げられる。

１　半導体基板
３　第１電荷蓄積領域
４　第２電荷蓄積領域
５　第３電荷蓄積領域
１０　画素
１２　光電変換部
１３　第１画素電極
１４　第２画素電極
１５　第３画素電極
１６　第４画素電極
１７　第１対向電極
１８　第２対向電極
１９ｒ，１９ｂ　カラーフィルタ
３１　第１プラグ
３２　第２プラグ
３３　第３プラグ
３４　第４プラグ
１００，２００，３００，４００，５００　撮像素子
１００Ａ　撮像装置
１２１　第１光電変換層
１２２　第２光電変換層
１２３　第３光電変換層
１２４　第４光電変換層
ＰＤ　フォトダイオード

Claims

　半導体基板と、
　複数の画素と、
　を備え、
　前記複数の画素のそれぞれは、
　光を第１電荷に変換する第１光電変換層と、
　前記第１電荷を収集する第１画素電極と、
　前記半導体基板と前記第１画素電極とを電気的に接続する第１プラグと、
　前記第１光電変換層と前記半導体基板との間に配置され、光を第２電荷に変換する第２光電変換層と、
　前記第２電荷を収集する第２画素電極と、
　前記半導体基板と前記第２画素電極とを電気的に接続する第２プラグと、
　を含み、
　前記複数の画素は、第１画素、及び前記第１画素に隣接する複数の第２画素を含み、
　前記半導体基板の法線方向から見たとき、前記第１画素及び前記複数の第２画素において、前記第１プラグ及び前記第２プラグのうち、最も近いプラグ間の距離が、前記第１画素の中心と前記複数の第２画素の各々の中心との距離のうち、最も短い距離である画素ピッチの１／２以上である、
　撮像素子。
　前記半導体基板の前記法線方向から見たとき、前記複数の画素のそれぞれにおける前記第１プラグと前記第２プラグとの距離が前記画素ピッチの１／２以上である、
　請求項１に記載の撮像素子。
　前記複数の画素のそれぞれは、
　前記第２光電変換層と前記半導体基板との間に配置され、光を第３電荷に変換する第３光電変換層と、
　前記第３電荷を収集する第３画素電極と、
　前記半導体基板と前記第３画素電極とを電気的に接続する第３プラグと、
　をさらに含む、
　請求項１又は２に記載の撮像素子。
　前記半導体基板の前記法線方向から見たとき、前記複数の画素のそれぞれにおける前記第１プラグと前記第３プラグとの距離が前記画素ピッチの１／２以上である、
　請求項３に記載の撮像素子。
　前記半導体基板の前記法線方向から見たとき、前記複数の画素のそれぞれにおける前記第２プラグと前記第３プラグとの距離が前記画素ピッチの１／２以上である、
　請求項３又は４に記載の撮像素子。
　前記半導体基板の法線方向から見たとき、前記複数の画素のそれぞれにおいて、前記第１プラグと前記第２プラグとの距離は、前記第１プラグと前記第３プラグとの距離よりも長く、かつ、前記第２プラグと前記第３プラグとの距離よりも長い、
　請求項３から５のいずれか１項に記載の撮像素子。
　前記第１画素と前記複数の第２画素のそれぞれとの間において、一定の電位に保たれたシールド電極をさらに備える、
　請求項１から６のいずれか１項に記載の撮像素子。
　半導体基板と、
　光を第１電荷に変換する第１光電変換層と、
　前記第１電荷を収集する第１画素電極と、
　前記半導体基板と前記第１画素電極とを電気的に接続する第１プラグと、
　前記第１光電変換層と前記半導体基板との間に配置され、光を第２電荷に変換する第２光電変換層と、
　前記第２電荷を収集する第２画素電極と、
　前記半導体基板と前記第２画素電極とを電気的に接続する第２プラグと、
　を備え、
　前記第１画素電極は長辺と短辺とを有し、
　前記半導体基板の法線方向から見たとき、前記第１プラグと前記第２プラグとの距離が、前記第１画素電極の前記長辺よりも長い、
　撮像素子。
　前記第２光電変換層と前記半導体基板との間に配置され、光を第３電荷に変換する第３光電変換層と、
　前記第３電荷を収集する第３画素電極と、
　前記半導体基板と前記第３画素電極とを電気的に接続する第３プラグと、
　をさらに備える、
　請求項８に記載の撮像素子。
　前記第３プラグが前記第３画素電極の重心を含む領域である中心領域に配置されている、
　請求項９に記載の撮像素子。
　半導体基板と、
　光を第１電荷に変換する第１光電変換層と、
　前記第１電荷を収集する第１画素電極と、
　前記第１光電変換層と前記半導体基板との間に配置され、光を第２電荷に変換する第２光電変換層と、
　前記第２電荷を収集する第２画素電極と、
　を備え、
　前記第２画素電極は複数の辺を有し、
　前記半導体基板の法線方向から見たとき、前記第１画素電極と前記第２画素電極とが、前記第２画素電極の前記複数の辺の各々の長さの１／２以上ずれて配置されている、
　撮像素子。
　前記半導体基板と前記第１画素電極とを電気的に接続する第１プラグをさらに備え、
　前記第１プラグが前記第１画素電極の重心を含む領域である中心領域に配置されている、
　請求項１１に記載の撮像素子。
　前記半導体基板と前記第２画素電極とを電気的に接続する第２プラグをさらに備える、
　請求項１１又は１２に記載の撮像素子。
　前記第１プラグと前記第２プラグとが、前記第１画素電極における互いに対角の位置に配置されている、
　請求項１から１３のいずれか１項に記載の撮像素子。
　前記第１画素電極は、前記第１電荷を前記第１光電変換層に蓄積させる第１蓄積電極と、前記第１プラグを介し、前記半導体基板と電気的に接続された第１読み出し電極とを含み、
　前記第２画素電極は、前記第２電荷を前記第２光電変換層に蓄積させる第２蓄積電極と、前記第２プラグを介し、前記半導体基板と電気的に接続された第２読み出し電極とを含む、
　請求項１から１４のいずれか１項に記載の撮像素子。