WO2020217968A1 - パケット処理装置およびパケット処理方法 - Google Patents

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WO2020217968A1
WO2020217968A1 PCT/JP2020/015639 JP2020015639W WO2020217968A1 WO 2020217968 A1 WO2020217968 A1 WO 2020217968A1 JP 2020015639 W JP2020015639 W JP 2020015639W WO 2020217968 A1 WO2020217968 A1 WO 2020217968A1
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WO
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data
packet
unit
combined
memory
Prior art date
Application number
PCT/JP2020/015639
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English (en)
French (fr)
Inventor
川村　智明
晶子 大輝
祐太 右近
周平 吉田
Original Assignee
日本電信電話株式会社
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Publication date
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Priority to US17/436,977 priority Critical patent/US20220171725A1/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Definitions

  • the present invention relates to a packet processing device and a packet processing method, and more particularly to a packet processing device and a packet processing method for performing packet data transfer processing in a communication system.
  • FIG. 35 is a block diagram showing the configuration of a conventional packet processing device.
  • the packet processing device includes a line correspondence unit 100 that receives packets from a communication line, a packet memory 101 that stores packets received from the communication line, and a packet transfer unit 102 that transfers packets received from the communication line to the packet memory 101.
  • a reception processing unit 103 that reads a packet from the packet memory 101 and a protocol processing unit 104 that performs protocol processing on the packet are provided.
  • the packet transfer unit 102 performs data transfer using DMA (Direct Memory Access) and arrives at the arrival of the packet to the line corresponding unit 100 connected to the communication line (not shown).
  • the packet is stored in the packet memory 101.
  • the packet transfer unit 102 generates a hardware interrupt to notify the processor (not shown) of the packet processing device that the packet has been received, and requests the start of the reception processing unit 103.
  • DMA Direct Memory Access
  • the packet transfer unit 102 is composed of a descriptor 1020, which is a data structure constructed by software executed by a processor of a packet processing device, and a DMA controller 1021, which is hardware.
  • FIG. 36 is a diagram illustrating an outline of the descriptor 1020.
  • FIG. 36 shows a case where N packets are stored in the packet memory 101.
  • the processor of the packet processing device sets the address and the flag corresponding to each of the N packets in the descriptor 1020.
  • the processor sets the start addresses A # 1 to A # N when writing the received packet to the packet memory 101 in the descriptor 1020 in advance.
  • the number of addresses that can be set at the same time is predetermined, and the order of the addresses used is also determined.
  • the processor sets / resets the flags AF # 1 to AF # N indicating whether or not the set addresses A # 1 to A # N are valid for the descriptor 1020. After setting the addresses A # 1 to A # N, if the processor enables the flags AF # 1 to AF # N, the packet can be written to the packet memory 101.
  • the descriptor 1020 has reception completion flags WF # 1 to WF # N indicating whether or not the writing of the packet to the set addresses A # 1 to A # N is completed, and the set addresses A # 1. Received data sizes L # 1 to L # N indicating the packet length of the packet written to A # N are set.
  • FIG. 37 is a flowchart illustrating the operation of the DMA controller 1021.
  • Write step S105 in FIG. 37.
  • a hardware interrupt is generated to notify the processor (not shown) of the packet processing device that the writing of the packet is completed, and the reception processing unit 103 is requested to start.
  • the DMA controller 1021 determines whether or not the variable n is equal to N (step S106 in FIG. 37). When the variable n has not reached N (no in step S106), the DMA controller 1021 increments the variable n by 1 (step S107 in FIG. 37) and returns to step S101. Further, when the variable n reaches N (yes in step S106), the DMA controller 1021 returns to step S100. In this way, N packets are sequentially transferred to the packet memory 101.
  • the activated reception processing unit 103 passes the received packet transferred to the packet memory 101 to the protocol processing unit 104.
  • the reception processing unit 103 secures a new area of the packet memory 101 from the memory of the packet processing device in order to replenish the packet memory portion passed to the protocol processing unit 104.
  • the protocol processing unit 104 to which the received packet is delivered releases the area of the packet memory 101 when the necessary protocol processing is completed.
  • the reception performance is lowered due to the overhead associated with the DMA transfer control because the number of times the DMA transfer is activated increases.
  • FIG. 38 is a block diagram showing a configuration of a conventional packet processing device disclosed in Patent Document 1.
  • This packet processing device includes a line correspondence unit 100, a packet memory 101, a combined packet transfer unit 102a, a reception processing unit 103, a protocol processing unit 104, a reception buffer 105, a packet coupling unit 106, and a coupling threshold control. It is provided with a unit 107.
  • the packet coupling unit 106 transfers the packet received by the line corresponding unit 100 to the receiving buffer 105 for packet coupling. At this time, the packet coupling unit 106 puts the packet into the reception buffer 105 so that the packet received by the line correspondence unit 100 and the packet already stored in the reception buffer 105 are combined into one combined packet. Store. Then, when the size of the combined packet in the receive buffer 105 exceeds the threshold set in advance in the combined threshold control unit 107, the packet combining unit 106 issues a transfer request for the combined packet to the packet memory 101.
  • the combined packet transfer unit 102a is composed of a descriptor 1020a and a DMA controller 1021a.
  • FIG. 39 is a diagram illustrating an outline of the descriptor 1020a. The example of FIG. 39 shows a case where N combined packets are stored in the packet memory 101. In this case, the processor of the packet processing device sets the address and the flag corresponding to each of the N combined packets in the descriptor 1020a.
  • the processor sets in advance the start addresses AD # 1 to AD # N when writing the combined packet to the packet memory 101 in the descriptor 1020a.
  • the number of addresses that can be set at the same time is predetermined, and the order of the addresses used is also determined.
  • the processor sets / resets the flags ADF # 1 to ADF # N indicating whether or not the set addresses AD # 1 to AD # N are valid for the descriptor 1020a.
  • the processor enables the flags ADF # 1 to ADF # N after setting the addresses AD # 1 to AD # N, the combined packet can be written to the packet memory 101.
  • the descriptor 1020a has reception completion flags WDF # 1 to WDF # N indicating whether or not the writing of the combined packet to the set addresses AD # 1 to AD # N is completed, and the set addresses A #.
  • Received data sizes LD # 1 to LD # N indicating the lengths of the combined packets written to 1 to A # N (the total value of the packet lengths of the combined packets) are set.
  • FIG. 40 is a flowchart illustrating the operation of the DMA controller 1021a.
  • the DMA controller 1021a determines whether or not the variable n is equal to N (step S206 in FIG. 40). When the variable n has not reached N (no in step S206), the DMA controller 1021a increments the variable n by 1 (step S207 in FIG. 40) and returns to step S201. Further, when the variable n reaches N (yes in step S206), the DMA controller 1021a returns to step S200. In this way, N combined packets are sequentially transferred to the packet memory 101.
  • a request for starting reception processing is made every time a combined packet in which a plurality of packets are combined is transferred, so that the number of times the reception processing unit 103 is started is reduced, and the packet processing device The load on the processor is reduced. Further, since the number of DMA transfer controls is also reduced, the overhead ratio is lowered, and high reception performance can be exhibited.
  • the protocol processing unit 104 restores the combined packet to the original plurality of packets.
  • this restoration process is to be realized by the hardware of the protocol processing unit 104, there is a means for notifying the protocol processing unit 104 of the information required for the restoration process (the number of combined packets, the size of each packet) from the packet combining unit 106. Therefore, there is a problem that the scale of hardware such as the packet coupling unit 106 becomes large. Further, it is necessary to hold the information necessary for the restoration process in the packet memory 101 or the like.
  • the restoration process can be realized by software such as the reception processing unit 103, but similarly to the above, the information necessary for the restoration process (number of combined packets, size for each packet) is provided in the packet combining unit 106. Therefore, there is a problem that the scale of hardware such as the packet coupling unit 106 is increased because a means for notifying the reception processing unit 103 is required. Further, since the restoration process is performed by the software, the process by the software increases, the load on the processor increases, and as a result, there is a problem that the improvement of the reception performance by the collective DMA transfer is suppressed.
  • FIG. 41 is a block diagram showing another configuration of the packet processing device.
  • a combined packet separation unit 108 that restores a combined packet into a plurality of original packets is inserted between the reception processing unit 103 and the protocol processing unit 104 of the packet processing device of FIG. 38.
  • the information required for the restoration process (the number of combined packets, each packet).
  • a means for notifying the size) from the packet coupling unit 106 to the combined packet separation unit 108 is required, which causes a problem that the scale of hardware such as the packet coupling unit 106 becomes large.
  • the combined packet separation unit 108 by software, but similarly to the above, the information necessary for the restoration process (the number of combined packets, the size of each packet) is input from the packet combining unit 106 to the combined packet.
  • a means for notifying the separation unit 108 is required, which causes a problem that the scale of hardware such as the packet coupling unit 106 becomes large.
  • the restoration process is performed by the software, the process by the software increases, the load on the processor increases, and as a result, there is a problem that the improvement of the reception performance by the collective DMA transfer is suppressed.
  • FIG. 42 is a block diagram showing another configuration of the packet processing device.
  • the packet processing device is provided with a packet processing unit 114 that processes the packet received from the communication line and outputs the processing result data, and receives the packet memory 101 and the combined packet transfer unit 102a.
  • the processing unit 103, the protocol processing unit 104, the reception buffer 105, the packet coupling unit 106, and the combined packet separation unit 108 are combined with a data memory 115 for data extracted from the packet, a combined data transfer unit 102b, and a reception processing unit 117, respectively. It is replaced with the data processing unit 116, the receiving buffer 118, the data combining unit 120, and the combined data separating unit 108b.
  • the data combining unit 120 transfers the data output by the packet processing unit 114 to the receiving buffer 118 for data combining. At this time, the data combining unit 120 stores the data in the receiving buffer 118 so as to concatenate the data output by the packet processing unit 114 and the data already stored in the receiving buffer 118 into one data block. To do.
  • the combined data transfer unit 102b DMA-transfers the data block generated by the data combination unit 120 to the data memory 115.
  • the reception processing unit 117 passes the data block transferred to the data memory 115 to the combined data separation unit 108b.
  • the combined data separation unit 108b restores the data block to the original plurality of data.
  • the data processing unit 116 performs necessary processing on the data restored by the combined data separation unit 108b.
  • the data combination unit 120 notifies the combined data separation unit 108b of the information required for the restoration process (the number of combined data, the size of each data). Means are required, and there is a problem that the scale of hardware such as the data coupling unit 120 becomes large. Further, it is necessary to hold information (size of each data, etc.) corresponding to a plurality of data blocks (transfer units) in the data memory 115 or the like. Further, although it is possible to realize the combined data separation unit 108b by software, there is a problem that the processing of the software increases as compared with the case where the data combination is not performed.
  • FIG. 43 is a block diagram showing another configuration of the packet processing device.
  • This packet processing device is provided with a combined packet writing unit 109 by software in place of the combined packet transfer unit 102a of the packet processing devices of FIGS. 38 and 41.
  • Even in a packet processing device that does not use DMA transfer when the effective throughput of writing to the packet memory 101 is improved by collectively writing a plurality of packets to the packet memory 101 (hereinafter, collectively writing) by software (packet memory 101). (For example, when it is composed of DRAM).
  • the packet processing device that performs collective writing also has the same problem as described above when restoring the combined packet to the original plurality of packets.
  • the information required for the restoration processing (number of combined packets, size for each packet). Is required to be stored in the packet memory 101 or the like, and there is a problem that the capacity (the number of writable bits) of the packet memory 101 or the like needs to be increased as compared with the case where the batch writing is not performed.
  • the present invention has been made to solve the problems of the prior art, and an object of the present invention is to display a plurality of data in a packet processing device using collective DMA transfer by hardware or collective writing by software. Providing a technology that makes it possible to reduce the scale of hardware required for the process of restoring a combined data block to multiple original data, and to realize high reception performance due to the effect of collective DMA transfer or collective write. To do.
  • the packet processing device of the present invention concatenates a packet processing unit configured to process a packet received from a communication line and output processing result data, and a plurality of data output from the packet processing unit.
  • a data coupling unit configured to generate a data block, a data memory configured to store data output from the packet processing unit, and a data block generated by the data coupling unit are described above.
  • the combined data transfer unit includes a combined data transfer unit configured to perform DMA transfer to or write to the data memory, and the combined data transfer unit is on the data memory at the beginning of each data in the data block. It is characterized in that the address information is written to a descriptor which is a data area on a predetermined memory.
  • the packet processing device of the present invention has a packet processing unit configured to process a packet received from a communication line and output data of a processing result, and a plurality of data output from the packet processing unit.
  • a data coupling unit configured to concatenate and generate a data block, a data memory configured to store data output from the packet processing unit, and a data block generated by the data coupling unit.
  • the data transfer unit is provided with a combined data transfer unit configured to DMA transfer or write the data to the data memory, and the combined data transfer unit is the head of each data in the data block.
  • the feature is that the above address is determined, the information of this address is written to a descriptor which is a data area on a predetermined memory, and the data block is DMA-transferred to the data memory or written by a processor. Is what you do.
  • the combined data transfer unit is characterized in that information on a received data size indicating the data length of each data in the data block is written to the descriptor. is there.
  • one configuration example of the packet processing device of the present invention further includes a processing unit that reads data stored in the data memory, and the processing unit further includes the data memory based on the information written in the descriptor. It is characterized in that data is read from and processed.
  • the first step of processing the packet received from the communication line and outputting the processing result data and the plurality of data obtained in the first step are concatenated.
  • the first step of processing the packet received from the communication line and outputting the processing result data and the plurality of data obtained in the first step are concatenated.
  • the second step of generating a data block and the data memory for which the processing unit that processes the data obtained in the first step reads the data each data in the data block
  • a third step of determining an address on the data memory, a fourth step of writing the address information to a descriptor which is a predetermined data area on the memory, and the data block are described. It is characterized by including a fifth step of DMA transfer to a data memory or writing by a processor.
  • the combined data transfer unit DMA-transfers the data block generated by the data combination unit to the data memory, or writes the data block by the processor on the data memory at the beginning of each data in the data block.
  • the address information in is written to a descriptor which is a predetermined data area on the memory.
  • the packet processing apparatus provided with the combined data transfer unit of the present invention, the hardware required for the process of restoring a data block in which a plurality of data are combined to the original plurality of data as compared with the configuration of the prior art. It is possible to reduce the scale of the data and to realize high reception performance due to the effect of collective DMA transfer or collective writing.
  • the combined data transfer unit determines an address on the data memory at the beginning of each data in the data block, and writes the information of this address in the descriptor to compare with the configuration of the prior art. Therefore, the size of the buffer area for the data block that needs to be secured in the data memory can be reduced.
  • the plurality of data are combined in the configuration of the present invention.
  • the processing of the processor required for processing one data becomes lighter, so the reception performance is improved (the number of data that can be processed per unit time is increased). It has the effect of increasing). It also has the effect of reducing the power consumption of the processor required to process one data.
  • FIG. 1 is a block diagram showing a configuration of a packet processing device according to a first reference example of the present invention.
  • FIG. 2 is a diagram illustrating an outline of a descriptor of the packet processing device according to the first reference example of the present invention.
  • FIG. 3 is a flowchart illustrating the operation of the transfer management unit of the packet processing device according to the first reference example of the present invention.
  • FIG. 4 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the first reference example of the present invention.
  • FIG. 5 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the first reference example of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a packet processing device according to a first reference example of the present invention.
  • FIG. 2 is a diagram illustrating an outline of a descriptor of the packet processing device according to the first reference example of the present invention.
  • FIG. 3 is a flowchart illustrating the
  • FIG. 6 is a flowchart illustrating the operation of the reception processing unit of the packet processing device according to the first reference example of the present invention.
  • FIG. 7 is a block diagram showing a configuration of a packet processing device according to a second reference example of the present invention.
  • FIG. 8 is a diagram illustrating an outline of a descriptor of the packet processing device according to the second reference example of the present invention.
  • FIG. 9 is a flowchart illustrating the operation of the combined packet transfer unit of the packet processing device according to the second reference example of the present invention.
  • FIG. 10 is a flowchart illustrating the operation of the combined packet transfer unit of the packet processing device according to the second reference example of the present invention.
  • FIG. 10 is a flowchart illustrating the operation of the combined packet transfer unit of the packet processing device according to the second reference example of the present invention.
  • FIG. 11 is a block diagram showing a configuration of a packet processing device according to the first embodiment of the present invention.
  • FIG. 12 is a flowchart illustrating the operation of the transfer management unit of the packet processing device according to the first embodiment of the present invention.
  • FIG. 13 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the first embodiment of the present invention.
  • FIG. 14 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the first embodiment of the present invention.
  • FIG. 15 is a flowchart illustrating the operation of the reception processing unit of the packet processing device according to the first embodiment of the present invention.
  • FIG. 16 is a block diagram showing a configuration of a packet processing device according to a second embodiment of the present invention.
  • FIG. 17 is a flowchart illustrating the operation of the combined data transfer unit of the packet processing device according to the second embodiment of the present invention.
  • FIG. 18 is a flowchart illustrating the operation of the combined data transfer unit of the packet processing device according to the second embodiment of the present invention.
  • FIG. 19 is a block diagram showing a configuration of a packet processing device according to a third embodiment of the present invention.
  • FIG. 20 is a diagram illustrating an outline of a descriptor of the packet processing device according to the third embodiment of the present invention.
  • FIG. 21 is a flowchart illustrating the operation of the transfer management unit of the packet processing device according to the third embodiment of the present invention.
  • FIG. 22 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the third embodiment of the present invention.
  • FIG. 23 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the third embodiment of the present invention.
  • FIG. 24 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the third embodiment of the present invention.
  • FIG. 25 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the third embodiment of the present invention.
  • FIG. 26 is a flowchart illustrating the operation of the reception processing unit of the packet processing device according to the third embodiment of the present invention.
  • FIG. 27 is a flowchart illustrating the operation of the DMA controller of the packet processing device according to the third embodiment of the present invention.
  • FIG. 28 is a block diagram showing a configuration of a packet processing device according to a fourth embodiment of the present invention.
  • FIG. 29 is a flowchart illustrating the operation of the combined data transfer unit of the packet processing device according to the fourth embodiment of the present invention.
  • FIG. 30 is a flowchart illustrating the operation of the combined data transfer unit of the packet processing device according to the fourth embodiment of the present invention.
  • FIG. 31 is a flowchart illustrating the operation of the combined data transfer unit of the packet processing device according to the fourth embodiment of the present invention.
  • FIG. 32 is a flowchart illustrating the operation of the combined data transfer unit of the packet processing device according to the fourth embodiment of the present invention.
  • FIG. 33 is a flowchart illustrating the operation of the combined data transfer unit of the packet processing device according to the fourth embodiment of the present invention.
  • FIG. 34 is a block diagram showing a configuration example of a computer that realizes the packet processing device according to the first to fourth embodiments of the present invention.
  • FIG. 35 is a block diagram showing a configuration of a conventional packet processing device.
  • FIG. 36 is a diagram illustrating an outline of a descriptor of the packet processing device of FIG. 35.
  • FIG. 37 is a flowchart illustrating the operation of the DMA controller of the packet processing device of FIG. 35.
  • FIG. 38 is a block diagram showing another configuration of the conventional packet processing apparatus.
  • FIG. 39 is a diagram illustrating an outline of a descriptor of the packet processing device of FIG. 38.
  • FIG. 40 is a flowchart illustrating the operation of the DMA controller of the packet processing device of FIG. 38.
  • FIG. 41 is a block diagram showing another configuration of the conventional packet processing device.
  • FIG. 42 is a block diagram showing another configuration of the conventional packet processing apparatus.
  • FIG. 43 is a block diagram showing another configuration of the conventional packet processing apparatus.
  • FIG. 1 is a block diagram showing a configuration of a packet processing device according to a first reference example of the present invention.
  • the packet processing device of FIG. 1 is connected to a communication line (not shown), has a line corresponding unit 100 for receiving data from the communication line, and a packet in which packets received from the communication line are stored.
  • the transfer management unit 112 may be configured as a part of the reception processing unit 103.
  • the line correspondence unit 100, the receive buffer 105 for packet coupling, and the coupling threshold control unit 107 have the same configuration as that shown in FIG. 38.
  • the packet coupling unit 110 transfers the packet received by the line corresponding unit 100 to the receiving buffer 105 for packet coupling. At this time, the packet coupling unit 110 concatenates the packet received by the line correspondence unit 100 and the packet already stored in the reception buffer 105 into one combined packet, and puts the packet in the reception buffer 105. Store. Then, when the size of the combined packet in the receive buffer 105 exceeds the threshold set in the combined threshold control unit 107, the packet coupling unit 110 issues a transfer request for the combined packet to the packet memory 101.
  • the packet coupling unit 110 performs when a timeout (when the reception interval between packets exceeds a predetermined period, etc.) occurs before the size of the coupled packet in the reception buffer 105 exceeds the threshold value.
  • a transfer request may be issued.
  • the packet coupling unit 110 records the number of packets combined and the size of each packet in the receive buffer 105, and when issuing a transfer request for the combined packet, the number of combined packets and the size of each packet are recorded. Notify the combined packet transfer unit 111.
  • the combined packet transfer unit 111 is composed of a DMA controller 1111.
  • the combined packet transfer unit 111 transfers the combined packet to the packet memory 101 by one DMA transfer, generates a hardware interrupt, and issues a start request of the reception processing unit 103. Note that hardware interrupts to the processor (not shown) of the packet processing device may not be generated.
  • the combined packet transfer unit 111 is prepared by the transfer management unit 112 (software executed by the processor) for each packet by using the information on the number of combined packets and the size of each packet notified from the packet combination unit 110. The size and the like are written in the packet 1110. Details of the configuration of the descriptor 1110 and the operation of the combined packet transfer unit 111 will be described later.
  • the reception processing unit 103 When the reception processing unit 103 detects the activation request, it reads the packet in the packet memory 101 based on the address information and the size information written in the descriptor 1110 prepared for each packet and sends the packet to the protocol processing unit 104. hand over.
  • the operation of the reception processing unit 103 is equivalent to the operation of the configuration of FIG. 35.
  • the protocol processing unit 104 performs necessary protocol processing on the packet received from the reception processing unit 103. Then, when the required protocol processing is completed, the protocol processing unit 104 releases the area of the packet memory 101 in which the packet passed from the reception processing unit 103 is stored.
  • the operation of the protocol processing unit 104 is equivalent to the operation of the configuration shown in FIG. 35.
  • the reception processing unit 103, the protocol processing unit 104, and the transfer management unit 112 can be realized by software that operates on a general-purpose personal computer or workstation, or can be realized by software that operates in cooperation with a program, and is an FPGA (Field Programmable). It can also be realized by hardware such as Gate Array).
  • the packet memory 101 can be configured as a memory on a personal computer, a communication device, or a communication board.
  • the line correspondence unit 100, the coupling threshold control unit 107, and the packet coupling unit 110 can be configured by a communication device, an FPGA on a communication board, or the like.
  • the reception buffer 105 can be configured by a storage area of an FPGA or the like on a communication device or a communication board, or a storage circuit such as a FIFO (First In, First Out).
  • FIG. 2 shows a configuration example of the descriptor 1110 used by the combined packet transfer unit 111 of this embodiment.
  • a data structure that records the address and the like of the packet memory 101 for reception processing is called a descriptor 1110.
  • the example of FIG. 2 shows a case where N packets are stored in the packet memory 101.
  • the descriptor 1110 of FIG. 2 has valid flags AF # 1 to AF # N indicating whether or not the start addresses A # 1 to A # N of the write destination of the received packet and the start addresses A # 1 to A # N are valid.
  • the received data sizes L # 1 to L # N indicating the packet length of the packet written to the start addresses A # 1 to A # N, and the writing of the packet to the start addresses A # 1 to A # N.
  • the reception completion flags WF # 1 to WF # N which indicate whether or not the above is completed, are written in a plurality of (N sets) data structures.
  • the configuration of the descriptor 1110 is equivalent to the configuration of the descriptor 1020 for reception processing generally used in the configuration of FIG. 35.
  • the descriptor 1110 is actually arranged in a memory on a personal computer, a communication device, or a communication board, similarly to the packet memory 101. It is possible to arrange the descriptor 1110 in the same memory as the packet memory 101, but in that case, which purpose is used can be divided by the address in the memory.
  • the processor of the packet processing device determines the start addresses A # 1 to A # N of the packet writing destination, writes them to the descriptor 1020, and further determines whether or not the start addresses A # 1 to A # N are valid.
  • the valid flags AF # 1 to AF # N shown are rewritten from "invalid" to "valid".
  • the descriptor 1020 has N sets of areas for writing information such as the start address, but the writing order is predetermined. For example, in the example of FIG. 36, the processor writes the first start address A # 1, the second start address A # 2, ..., The Nth start address A # N in this order.
  • Whether or not the start address A # n (n is 1 to N) can be written may be determined, for example, if the valid flag AF # n corresponding to the start address A # n is "invalid".
  • the DMA controller 1021 confirms the valid flag AF # n of the descriptor 1020, and when the valid flag AF # n indicates that the start address A # n is "valid" (in FIG. 37 step S102). Yes), the start address A # n is read from the descriptor 1020 (step S103 in FIG. 37), and the corresponding nth packet is written in the area starting from the start address A # n in the packet memory 101 (step S104 in FIG. 37).
  • the DMA controller 1021 After the completion of this DMA transfer, the DMA controller 1021 writes the received data size L # n indicating the packet length of the nth packet to the descriptor 1020, and the writing of the nth packet set in the descriptor 1020 is completed.
  • the reception completion flag WF # n indicating that is rewritten from “not completed” to “completed” (FIG. 37 step S105).
  • the descriptor 1020 has N regions (sets) of valid flags AF # 1 to AF # N, but the order in which valid flags AF # 1 to AF # N are confirmed is predetermined.
  • the DMA controller 1021 has the first valid flag AF # 1, the second valid flag AF # 2, ..., The Nth valid flag AF # N, and so on. Confirm. After the confirmation is completed, the confirmation is performed again in order from the first valid flag AF # 1.
  • the descriptor 1020 is also provided with N sets of areas for writing the received data sizes L # 1 to L # N and the reception completion flags WF # 1 to WF # N.
  • the DMA controller 1021 has a reception data size L # n and a reception completion flag in the area of the number corresponding to the nth valid flag AF # n in which the nth start address A # n is confirmed to be “valid”. Write WF # n.
  • the processor of the packet processing device periodically checks the reception completion flag WF # n of the descriptor 1020, and if the reception completion flag WF # n indicates "completed", the corresponding nth. Using the information of the start address A # n and the information of the received data size L # n, the nth packet from the packet memory 101 is read, and necessary processing (for example, protocol processing) is performed.
  • the processor rewrites the nth valid flag AF # n of the descriptor 1020 corresponding to the nth packet after processing from "valid" to "invalid”, and at the same time, the nth reception completion flag WF of the descriptor 1020. Rewrite # n from "completed” to "unfinished”.
  • the descriptor 1020 has N areas (sets) of reception completion flags WF # 1 to WF # N, but the order in which reception completion flags WF # 1 to WF # N are confirmed is predetermined. For example, in the examples of FIGS. 36 and 37, the processor in the order of the first reception completion flag WF # 1, the second reception completion flag WF # 2, ..., The Nth reception completion flag WF # N, and so on. Confirm to. After the confirmation is completed, the confirmation is performed again in order from the first reception completion flag WF # 1.
  • the DMA controller 1021 makes an interrupt processing request to the processor after the DMA transfer is completed, and instead of the processor periodically checking the reception completion flags WF # 1 to WF # N, the processor performs DMA.
  • the reception completion flags WF # 1 to WF # N may be confirmed when the interrupt processing request from the controller 1021 is received.
  • FIG. 3 is a flowchart explaining the operation of the transfer management unit 112
  • FIGS. 4 and 5 are flowcharts explaining the operation of the DMA controller 1111
  • FIG. 6 is a flowchart explaining the operation of the reception processing unit 103.
  • the transfer management unit 112 sets the initial setting of the packet processing device to the address of the start data of each of N packets on the packet memory 101, that is, the start address of the write destination of each packet.
  • a # n (n is 1 to N) is determined and written in the descriptor 1020 (step S300 in FIG. 3). Further, the transfer management unit 112 rewrites the valid flag AF # n indicating whether or not the start address A # n is valid from “invalid” to “valid” (step S301 in FIG. 3).
  • the descriptor 1110 has N sets of areas for writing information such as the start address, but the writing order is predetermined. For example, in the example of FIG. 2, the transfer management unit 112 writes the first start address A # 1, the second start address A # 2, ..., The Nth start address A # N in this order.
  • Whether or not the start address A # n can be written may be determined, for example, if the valid flag AF # n corresponding to the start address A # n is "invalid". This operation is equivalent to that of the prior art.
  • the DMA controller 1111 in the combined packet transfer unit 111 initializes the variable n indicating the order of reading and writing of the descriptor 1110 to 1 (step S400 in FIG. 4). Then, when the packet coupling unit 110 issues a transfer request, the DMA controller 1111 confirms the nth valid flag AF # n of the descriptor 1110 (step S401 in FIG. 4).
  • the DMA controller 1111 When the valid flag AF # n indicates that the nth start address A # n is "valid" (yes in step S402 of FIG. 4), the DMA controller 1111 has information from the packet coupling unit 110 (combined). The number of packets and the size of each packet) are confirmed, and it is confirmed whether the data to be transferred to the packet memory 101 is a single packet that is not combined or a combined packet (step S403 in FIG. 4).
  • the DMA controller 1111 confirms that the corresponding valid flag AF # n is "valid" when the data to be transferred to the packet memory 101 is not a combined packet (when the number of combined packets is 1).
  • the start address A # n of the packet is read from the descriptor 1110 (step S404 in FIG. 4), and the corresponding nth packet is written in the area starting from the start address A # n of the packet memory 101 by DMA transfer (step S405 in FIG. 4).
  • the DMA controller 1111 After the completion of this DMA transfer, the DMA controller 1111 writes the received data size L # n indicating the packet length of the nth packet to the descriptor 1110, and the writing of the nth packet set in the descriptor 1110 is completed.
  • the reception completion flag WF # n indicating that the packet has been completed is rewritten from “not completed” to “completed” (step S406 in FIG. 4).
  • the DMA controller 1111 determines whether the variable n is equal to N (step S407 in FIG. 4). When the variable n has not reached N (no in step S407), the DMA controller 1111 increments the variable n by 1 (step S408 in FIG. 4), and returns to step S401. Further, when the variable n reaches N (yes in step S407), the DMA controller 1111 returns to step S400.
  • the descriptor 1110 is prepared with N areas (sets) of the effective flags AF # 1 to AF # N, but the order in which the effective flags AF # 1 to AF # N are confirmed is predetermined. ..
  • the DMA controller 1111 has the first valid flag AF # 1, the second valid flag AF # 2, ..., The Nth valid flag AF # N, and so on. Confirm.
  • the DMA controller 1111 initializes the variable n to 1 (step S400), and confirms again in order from the first valid flag AF # 1.
  • the descriptor 1110 is also provided with N sets of areas for writing the received data sizes L # 1 to L # N and the reception completion flags WF # 1 to WF # N.
  • the DMA controller 1111 has a reception data size L # n and a reception completion flag in the area of the number corresponding to the nth valid flag AF # n in which the nth start address A # n is confirmed to be “valid”. Write WF # n.
  • the DMA controller 1111 confirms the number k of the combined packets (step S409 in FIG. 5).
  • the reason for confirming the "k-1" valid flags is that the nth valid flag AF # n has already been confirmed in step S402.
  • the DMA controller 1111 may check the valid flags from AF # 1 to AF # (k-1). When n ⁇ N and n + k-1> N, the DMA controller 1111 is effective from AF # (n + 1) to AF # N and from AF # 1 to AF # (k-1- (Nn)). Just check the flag.
  • step S410 When all the k valid flags confirmed by the processing of steps S402 and S410 are "valid" (yes in step S410), the DMA controller 1111 is the first valid flag AF # among the k valid flags confirmed.
  • the n-th head address A # n corresponding to n is read from the descriptor 1110 (step S411 in FIG. 5), and the corresponding combined packet is written in the area starting from the head address A # n of the packet memory 101 by DMA transfer (FIG. 5). Step S412).
  • the DMA controller 1111 determines the packet length of each packet constituting the coupled packet that has been DMA-transferred to the packet memory 101 based on the information (size of each coupled packet) notified from the packet coupling unit 110.
  • the received data sizes L # n to L # (n + k-1) indicating the above are written in the descriptor 1110 (step S413 in FIG. 5).
  • the DMA controller 1111 may write the received data size L # n and the received data sizes from L # 1 to L # (k-1) to the descriptor 1110.
  • the DMA controller 1111 has a received data size L # n, L # (n + 1) to L # N, and L # 1 to L # (k-1-(k-1-(. The received data size up to Nn)) may be written to the descriptor 1110.
  • the DMA controller 1111 sets the "k-1" start addresses A # (n + 1) to A # (n + k-1) in the descriptor 1110 to the first of the k packets constituting the combined packet. It is rewritten according to the packet length of "k-1" packets (step S414 in FIG. 5).
  • the DMA controller 1111 has the start address A # n for the start address A # (n + 1) and the packet length (received data size L) of the first packet out of the k packets constituting the combined packet. Rewrite to the value obtained by adding (the value indicated by # n). Further, the DMA controller 1111 has, for the head address A # (n + k-1), the head address A # (n + k-2) and the "k-1" th packet among the k packets constituting the combined packet. Rewrite the value by adding the packet length (value indicated by the received data size L # (n + k-2)).
  • the DMA controller 1111 rewrites the start address A # i, the previous start address A # (i-1) and the "i-1" th packet among the packets constituting the combined packet It may be rewritten to the value obtained by adding the packet length.
  • the DMA controller 1111 rewrites the reception completion flags WF # n to WF # (n + k-1) corresponding to each packet constituting the combined packet DMA-transferred to the packet memory 101 from "unfinished” to "completed”. (FIG. 5 step S415).
  • the combined packet in which k packets are concatenated is collectively transferred to the packet memory 101, and the information of the start address of the descriptor 1110 is partially rewritten, whereby the processor of the packet processing device ( The reception processing unit 103 and the protocol processing unit 104) are notified of the address in which the beginning of each packet is written.
  • the reception processing unit 103 (software executed by the processor) periodically checks the reception completion flag WF # n (n is 1 to N) of the descriptor 1110, and the reception completion flag WF # n indicates "complete”. If yes (yes in step S501 of FIG. 6), the protocol processing unit reads the nth packet from the packet memory 101 based on the information of the corresponding nth start address A # n and the information of the received data size L # n. Pass it to 104 (step S502 in FIG. 6).
  • the reception processing unit 103 (software executed by the processor) has the descriptor 1110 corresponding to the nth packet for which the protocol processing has been completed.
  • the nth valid flag AF # n of is rewritten from "valid” to "invalid”
  • the nth reception completion flag WF # n of the processor 1110 is rewritten from "completed” to "unfinished” (FIG. 6, step S504). ..
  • the descriptor 1110 has N areas (sets) of reception completion flags WF # 1 to WF # N, but the order in which reception completion flags WF # 1 to WF # N are confirmed is predetermined.
  • the reception processing unit 103 (software executed by the processor) has the first reception completion flag WF # 1, the second reception completion flag WF # 2, ..., The Nth reception completion flag WF # N, and so on. Check in order. After the confirmation is completed, the confirmation is performed again in order from the first reception completion flag WF # 1.
  • the DMA controller 1111 issues an interrupt processing request to the processor after the completion of the DMA transfer, and the reception processing unit responds to the interrupt processing request.
  • 103 (software executed by the processor) may check the reception completion flag WF # n (n is 1 to N) of the descriptor 1110.
  • the operation of the above processor is equivalent to the operation of the conventional processor (software) having the configuration shown in FIG. 35, and it is necessary to realize the process of restoring the combined packet into a plurality of original packets with the software for reception processing. There is no. That is, the reception processing unit 103 and the protocol processing unit 104 may perform the same processing as before even when the combined packet is written to the packet memory 101 as in this reference example.
  • the packet processing device of this reference example is a means (DMA controller) that can realize collective DMA transfer and write information for restoring a combined packet to a plurality of original packets in the descriptor 1110. It includes a combined packet forwarding unit 111 having a built-in 1111). Since the DMA controller 1111 can be implemented by hardware, it is not necessary to execute the restoration process by software, and it is possible to realize high reception performance due to the effect of collective DMA transfer.
  • the software for the reception processing unit 103 and the protocol processing unit 104 having the configuration of FIG. 35 can be used as they are in the packet processing device of this reference example. This indicates that the reception performance can be improved by the collective DMA simply by changing the hardware (DMA controller 1111).
  • the transfer management unit 112 (software executed by the processor) needs to prepare an address area having a size capable of writing the maximum size of the combined packet and set it in the descriptor 1110.
  • the maximum size of the combined packet is a value obtained by adding the maximum allowable packet length to the threshold set in the combined threshold control unit 107.
  • the transfer management unit 112 (software executed by the processor) has N ⁇ DB_max (DB_max is the combined packet) in the packet memory 101 in advance. It is necessary to secure a buffer area (maximum size). This area securing is equivalent to the case of the configuration of FIG. 38.
  • the start address of this buffer area is set by the transfer management unit 112 (software executed by the processor), FIG.
  • the final address of the buffer area is the start address A # 1 + (N ⁇ DB_mux) -1.
  • the start address A # N in FIG. 2 set by the transfer management unit 112 (software executed by the processor) is the start address A # 1 + (N-1) ⁇ DB_max.
  • the forwarding address of the DMA transfer of the combined packet is A # N
  • the area for DB_mux from this address A # N to the final address of the above buffer area is secured in the packet memory 101. Therefore, the combined packet can be reliably written in the continuous area of this DB_mux.
  • the buffer area to be secured in the packet memory 101 is prepared not in a continuous area but in N areas for example, N areas for DB_mux are prepared in advance, and the start address of each area is set to A.
  • # 1 to A # N in the transfer management unit 112 software executed by the processor
  • the combined packet can be reliably written in the continuous area for DB_mux, and it will be written in the area that should not be written originally. Such a problem does not occur.
  • the DMA controller 1111 rewrites the information (start address, received data size, reception completion flag) of the descriptor 1110 after the DMA transfer, so that the restoration process by software is not required.
  • the restoration process is to be realized by the hardware of the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG. 41, the information required for the restoration processing (number of combined packets, size for each packet) is provided.
  • a means for notifying the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG. 41 from the packet coupling unit 106 is required.
  • the restoration processing is to be realized by the hardware of the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG. 41, there may be a plurality of restoration processes from the completion of the DMA transfer until the reception processing is started. It must be taken into consideration that it is necessary to retain the information necessary for the restoration process for the combined packets of.
  • the scale of the hardware in this reference example is smaller than that in the case where the restoration process is realized by the hardware of the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG.
  • the information required for the restoration processing is contained in the combined packet. It is also possible to write in. Specifically, in order to notify the size of each combined packet, for example, a method in which a header in which the packet size or the like is written is added before each packet and the additional header is DMA-transferred together with the packet data can be considered.
  • the combined packet transfer unit 111 is realized by hardware, but at least a part of the processing of the combined packet transfer unit 111 is implemented by a processor and software different from the processor used for the reception processing. It is also possible. Even when at least a part of the processing of the combined packet transfer unit 111 is realized by software in this way, it is not necessary for the reception processing unit 103 or the protocol processing unit 104 to perform the processing of restoring the combined packet to the original plurality of packets. It is possible to realize high reception performance due to the effect of collective DMA transfer.
  • the processing of the combined packet forwarding unit 111 is realized by software, the processing of restoring the combined packet to a plurality of original packets is performed in the same manner as when the combined packet forwarding unit 111 is realized by hardware.
  • the effect of reducing the scale of the required hardware (effect of not having to hold information for multiple combined packets) and the effect of not degrading the effective band that can be used for packet data transfer (for restoration processing). The effect of not adding the necessary information to the combined packet) can be obtained.
  • an area of a rewrite execution flag indicating whether or not the start address has been rewritten may be added to the descriptor 1110.
  • the processor that implements the transfer management unit 112 that performs the initial setting of the start addresses A # 1 to A # N has a cache memory
  • the start addresses A # 1 to A # N written in the descriptor 1110 are It is copied into the cache memory.
  • the processor can refer to the rewrite execution flag in order to read the information in the descriptor 1110 instead of the information in the cache memory.
  • the processor determines that the start address in the descriptor 1110 has not been rewritten as a result of referring to the rewrite execution flag, the processor reads and uses the information in the cache memory, and the start address in the descriptor 1110 is changed.
  • the cache may be temporarily disabled and the start address in the descriptor 1110 may be directly read and used.
  • the combined packet transfer unit 111 rewrites the corresponding rewrite execution flag in the descriptor 1110 from "rewrite not executed” to "rewrite execution". You can do it like this.
  • the descriptor 1110 is provided with an area in which the DMA controller 1111 writes the changed start address, in addition to the area of the start address written by the transfer management unit 112 (software executed by the processor). You may.
  • the reception processing unit 103 (software executed by the processor) refers to the area in which the changed start address is written.
  • the process described in step S414 of FIG. 5 is not a process of rewriting the start address, but a process of writing the changed start address.
  • a plurality of DMA controllers 1111 and descriptors 1110 corresponding to the respective DMA controllers 1111 may be mounted. Further, the packet coupling unit 110 may determine the type of packet and combine the packets of the same type as a coupled packet, or the plurality of DMA controllers 1111 and the plurality of descriptors 1110 may be used properly according to the packet type. May be good.
  • a DMA controller 1111 and a descriptor 1110 are prepared for each packet type, and a plurality of DMA controllers 1111 and a plurality of descriptors 1110 are used properly according to the packet type, different reception processing may be performed for each packet type. It will be easier.
  • a plurality of DMA controllers 1111 and a plurality of descriptors 1110 may be used properly for each core of a processor having a plurality of CPU cores, or a plurality of DMA controllers 1111 and a plurality of DMA controllers 1111 may be used for each virtual machine. It may be configured to use the descriptor 1110 properly.
  • FIG. 7 is a block diagram showing a configuration of a packet processing device according to a second reference example of the present invention.
  • the packet processing device of FIG. 7 transfers the line correspondence unit 100, the packet memory 101, the reception processing unit 103, the protocol processing unit 104, the reception buffer 105, the coupling threshold control unit 107, the packet coupling unit 110, and the like. It is composed of a management unit 112 and a combined packet transfer unit 113.
  • the difference between the configuration of FIG. 7 and the configuration of FIG. 1 is that the transfer means in FIG. 1 is replaced with the writing means by the processor (software) of the packet processing device. That is, in this reference example, the combined packet transfer unit 111 of FIG. 1 is replaced with the combined packet transfer unit 113 by software.
  • the line correspondence unit 100, the packet memory 101, the reception processing unit 103, the protocol processing unit 104, the reception buffer 105, the coupling threshold control unit 107, and the transfer management unit 112 have the same configuration as that shown in FIG.
  • the packet coupling unit 110 of FIG. 7 transfers the packet received by the line corresponding unit 100 to the receiving buffer 105 for packet coupling. At this time, the packet coupling unit 110 puts the packet into the reception buffer 105 so as to combine the packet received by the line correspondence unit 100 and the packet already stored in the reception buffer 105 into one combined packet. Store. Then, when the size of the combined packet in the receive buffer 105 exceeds the threshold set in the combined threshold control unit 107, the packet coupling unit 110 issues a transfer request for the combined packet to the packet memory 101.
  • the packet coupling unit 110 transfers the packet when a timeout (such as when the interval between packets exceeds a predetermined period) occurs before the size of the coupled packet in the receive buffer 105 exceeds the threshold value. You may want to issue a request. Further, the packet coupling unit 110 records the number of coupled packets and the size of each packet in the receive buffer 105, and when issuing a transfer request for the combined packet, information on the number of combined packets and the size of each packet. Is notified to the combined packet transfer unit 113.
  • the combined packet transfer unit 113 (software executed by the processor) writes a combined packet in which a plurality of packets are combined into the packet memory 101, and makes a start request of the reception processing unit 103. Further, the combined packet transfer unit 113 (software executed by the processor) uses the information on the number of combined packets and the size of each packet notified from the packet coupling unit 110, and the transfer management unit 112 (executed by the processor). The software) writes information such as size to the processor 1130 prepared for each packet.
  • the configuration of the descriptor 1130 is equivalent to the configuration of the descriptor 1110 of the first reference example.
  • the combined packet transfer unit 113 (software executed by the processor) writes to the descriptor 1130 instead of the combined packet transfer unit 111.
  • 9 and 10 are flowcharts explaining the operation of the combined packet transfer unit 113 (software executed by the processor).
  • the combined packet transfer unit 113 initializes the variable n to 1 (step S600 in FIG. 9), and confirms the valid flag AF # n of the descriptor 1130 after the transfer request is issued from the packet coupling unit 110 (FIG. 9). 9 steps S601).
  • the combined packet forwarding unit 113 confirms the information from the packet combining unit 110. , Check whether the data to be transferred to the packet memory 101 is a single packet or a combined packet (step S603 of FIG. 9).
  • the combined packet forwarding unit 113 reads the start address A # n confirmed that the valid flag AF # n is “valid” from the descriptor 1130 (FIG. 9). In step S604), the corresponding nth packet is written to the area starting from the start address A # n of the packet memory 101 (FIG. 9 step S605).
  • the combined packet transfer unit 113 writes the received data size L # n to the descriptor 1130 and rewrites the reception completion flag WF # n set in the descriptor 1130 from "unfinished” to "completed” ( FIG. 9 step S606).
  • the above processes of steps S600 to S606 and steps S607 and S608 are equivalent to the processes of steps S400 to S408 of FIG.
  • the combined packet transfer unit 113 confirms the number k of the combined packets (step S609 in FIG. 10), and the combined packet transfer unit 113 confirms the number k of "k-1" in the descriptor 1130. Check the valid flags AF # (n + 1) to AF # (n + k-1) (step S610 in FIG. 10).
  • the combined packet transfer unit 113 has a start address corresponding to the first valid flag AF # n among the confirmed k valid flags.
  • a # n is read from the descriptor 1130 (step S611 in FIG. 10), and the corresponding combined packet is written in the area starting from the start address A # n of the packet memory 101 (step S612 in FIG. 10).
  • the combined packet transfer unit 113 writes the received data sizes L # n to L # (n + k-1) indicating the packet length of each packet constituting the combined packet written in the packet memory 101 to the descriptor 1130 ( FIG. 10 Step S613).
  • the combined packet transfer unit 113 sets the “k-1” start addresses A # (n + 1) to A # (n + k-1) in the descriptor 1130 among the k packets constituting the combined packet. It is rewritten according to the packet length of the first "k-1" packet (step S614 in FIG. 10).
  • the combined packet transfer unit 113 changes the reception completion flags WF # n to WF # (n + k-1) corresponding to each packet constituting the combined packet written in the packet memory 101 from "unfinished” to "completed". Rewrite (FIG. 10 step S615).
  • steps S609 to S615 and steps S616 to S618 are equivalent to the processes of steps S409 to S418 of FIG.
  • the packet processing device of this reference example is provided with means (combined packet transfer unit 113) that can realize collective writing and write information for restoring the combined packet to the original plurality of packets to the descriptor 1130. ing.
  • the packet processing device of this reference example it is possible to eliminate the need to execute the restoration processing in the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 in FIG. 41, and the reception is highly effective due to the effect of collective writing. It is possible to achieve performance.
  • the software for the reception processing unit 103 and the protocol processing unit 104 having the configuration of FIG. 35 can be used as they are in the packet processing device of this reference example.
  • the transfer management unit 112 (software executed by the processor) has N ⁇ in the packet memory 101 in advance. It is necessary to secure a buffer area of DB_mux (DB_mux is the maximum size of the combined packet). This area reservation is equivalent to the case of the configurations of FIGS. 38 and 1.
  • the combined packet transfer unit 113 rewrites the information (start address, received data size, reception completion flag) of the descriptor 1130 after the collective writing is completed, thereby eliminating the need for restoration processing.
  • the information required for the restoration processing (number of combined packets, size for each packet) is provided in the packet combining unit.
  • a means for notifying the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG. 43 from 106 is required.
  • a plurality of combined packets may be used after the collective writing is completed until the reception processing is started. It must be taken into account that it is necessary to retain the information needed for the packet restoration process.
  • the scale of the hardware in this reference example is smaller than that in the case where the restoration process is realized by the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG. 43. This is the same even if the process of restoring the combined packet to the original plurality of packets is implemented by software.
  • the information required for the restoration processing for a plurality of combined packets (the number of combined packets, the size of each packet). Needs to be stored in the packet memory 101 or the like.
  • the information for a plurality of combined packets (the number of combined packets, the size of each packet). No need to hold. That is, it is only necessary to hold the information (the number of combined packets, the size of each packet) necessary for the restoration processing of only one combined packet in the packet memory 101 or the like.
  • the configuration of this reference example is the capacity (writable) of the packet memory 101 or the like used for holding the information (number of combined packets, size for each packet) required for the restoration process, as compared with the configuration of FIG. 43.
  • the number of bits) can be small, and the scale of the required hardware can be reduced.
  • the information required for the restoration processing is contained in the combined packet. It is also possible to write in. Specifically, in order to notify the size of each combined packet, for example, a method in which a header in which the packet size or the like is written is added before each packet and an additional header is written together with the packet data can be considered. However, in this case, since a part of the bus bandwidth used for collective writing is occupied by the information required for the restoration process, the effective bandwidth that can be used for writing the original packet data becomes smaller, and the effective bandwidth is reduced. As a result, the performance of collective writing deteriorates.
  • the information required for the restoration process is not the packet memory 101 but another memory (writing from the packet coupling unit 110 and combined packet transfer) that does not use the bus to which the packet memory 101 is connected. It is sufficient if only reading from the unit 113 is possible), and the above-mentioned deterioration of the effective band does not occur.
  • an area of a rewrite execution flag indicating whether or not the start address has been rewritten may be added to the descriptor 1130.
  • the combined packet transfer unit 113 changes the corresponding rewrite execution flag in the descriptor 1130 from "rewrite not executed" to "rewrite execution". It should be rewritten as.
  • the transfer management unit 112 in addition to the area of the start address written by the transfer management unit 112 (software executed by the processor), the area in which the combined packet transfer unit 113 writes the changed start address is set in the descriptor 1130. You may prepare it.
  • the packet coupling unit 110 may determine the packet type and combine the packets of the same type as a coupled packet, or may use a plurality of descriptors 1130 properly according to the packet type. .. If descriptors 1130 are prepared for each type of packet and a plurality of descriptors 1130 are used properly according to the type of packet, it becomes easy to perform different reception processing for each type of packet.
  • a plurality of descriptors 1130 may be used properly for each core of a processor having a plurality of CPU cores, or a plurality of descriptors 1130 may be used properly for each virtual machine.
  • a plurality of descriptors 1130 for each CPU core or for each virtual machine, the performance of write processing and read processing by software is improved as compared with the case where only one descriptor 1130 is used.
  • FIG. 11 is a block diagram showing a configuration of a packet processing device according to the first embodiment of the present invention.
  • the packet processing device of FIG. 11 is connected to a communication line (not shown), has a line corresponding unit 100 that receives data from the communication line, processes the packet received from the communication line, and outputs the processing result data.
  • a reception processing unit 117 that passes the stored data to the data processing unit 116, a reception buffer 118 for data combination, a combination threshold control unit 119 in which a threshold for regulating the size of the data block is set in advance, and a packet processing unit.
  • a data combining unit 120 that concatenates a plurality of data output from 114 to generate a data block, a combined data transfer unit 121 that DMA-transfers the data block generated by the data combining unit 120 to the data memory 115, and a combined data transfer unit 121 in advance. It is composed of a transfer management unit 122 that performs initial settings of the descriptor 1210, which is a data area on a defined memory.
  • the transfer management unit 122 may be configured as a part of the reception processing unit 117.
  • the difference between the configuration of FIG. 11 and the configuration of FIG. 1 is that the packet processing unit 114 is added, and the packet memory 101, the reception processing unit 103, the protocol processing unit 104, the reception buffer 105, the coupling threshold control unit 107, the packet coupling unit 110,
  • the combined packet transfer unit 111 and transfer management unit 112 are divided into a data memory 115, a reception processing unit 117, a data processing unit 116, a reception buffer 118, a combined threshold control unit 119, a data combined unit 120, a combined data transfer unit 121, and a transfer, respectively.
  • This is a point replaced by the management unit 122.
  • the line correspondence unit 100 has the same configuration as that shown in FIG.
  • the packet processing unit 114 processes the packet output by the line corresponding unit 100 and outputs the processing result data.
  • the content of the processing is, for example, a process of extracting and outputting data of a predetermined size from the beginning of a packet when the packet length exceeds a predetermined size, an IP (Internet Protocol) header, etc.
  • Various processes can be considered, such as a process of extracting and outputting specific data of the above, a process of counting up the number of packets for each packet type and outputting updated counter information.
  • the data combining unit 120 transfers the data output by the packet processing unit 114 to the receiving buffer 118 for data combining. At this time, the data combining unit 120 stores the data in the receiving buffer 118 so as to concatenate the data output by the packet processing unit 114 and the data already stored in the receiving buffer 118 into one data block. To do. Then, when the size of the data block in the receive buffer 118 exceeds the threshold value set in the join threshold control unit 119, the data coupling unit 120 issues a transfer request for the data block to the data memory 115.
  • the data coupling unit 120 performs when a timeout (when the reception interval between packets exceeds a predetermined period, etc.) occurs before the size of the data block in the reception buffer 118 exceeds the threshold value.
  • a transfer request may be issued.
  • the data combining unit 120 records the number of combined data and the size of each data in the receive buffer 118, and when issuing the transfer request of the data block, the number of combined data and the size of each data are recorded. Notify the combined data transfer unit 121.
  • the size of the data output by the packet processing unit 114 is a predetermined fixed value (does not change for each packet), it is possible to omit the notification of the data size, but even in that case, a timeout occurs. It is necessary to notify the number of combined data when the transfer occurs due to.
  • the combined data transfer unit 121 is composed of a DMA controller 1211.
  • the combined data transfer unit 121 transfers a data block in which a plurality of data are combined to the data memory 115 by one DMA transfer, generates a hardware interrupt, and issues a start request for the reception processing unit 117. Note that hardware interrupts to the processor (not shown) of the packet processing device may not be generated.
  • the combined data transfer unit 121 is prepared by the transfer management unit 122 (software executed by the processor) for each data by using the information on the number of combined data and the size of each data notified from the data combination unit 120.
  • the size and the like are written in the descriptor 1210.
  • the configuration of the descriptor 1210 corresponds to the description of the descriptor 1110 in FIG. 2 in which "packet" is replaced with "data”. Therefore, in the following description, the reference numerals in FIG. 2 will be used.
  • the reception processing unit 117 When the reception processing unit 117 detects a start request, the reception processing unit 117 reads out the data in the data memory 115 based on the address information and the size information written in the descriptor 1210 prepared for each data, and the data processing unit 116 Pass to. At the same time, the reception processing unit 117 secures a new area of the data memory 115 from the memory of the packet processing device in order to replenish the data memory portion passed to the data processing unit 116.
  • the operation of the reception processing unit 117 is equivalent to the operation of the configuration shown in FIG. 42, and it is not necessary to implement the combined data separation unit 108b required in the configuration of FIG. 42 (a data block in which a plurality of data are combined). The process of restoring the original plurality of data is performed by the combined data transfer unit 121).
  • the data processing unit 116 performs necessary processing on the data received from the reception processing unit 117. Then, when the necessary processing is completed, the data processing unit 116 releases the area of the data memory 115 in which the data passed from the reception processing unit 117 is stored.
  • the reception processing unit 117, the data processing unit 116, and the transfer management unit 122 can be realized by software that operates on a general-purpose personal computer or workstation, or hardware such as an FPGA that operates in cooperation with a program. It is also possible to realize with.
  • the data memory 115 can be configured as a memory on a personal computer, a communication device, or a communication board.
  • the line correspondence unit 100, the packet processing unit 114, the coupling threshold control unit 119, the data coupling unit 120, and the combined data transfer unit 121 can be configured by a communication device, an FPGA on a communication board, or the like.
  • the reception buffer 118 can be configured by a storage area of an FPGA or the like on a communication device or a communication board, or a storage circuit such as a FIFO or the like.
  • FIGS. 11 to 15. 12 is a flowchart explaining the operation of the transfer management unit 122
  • FIGS. 13 and 14 are flowcharts explaining the operation of the DMA controller 1211
  • FIG. 15 is a flowchart explaining the operation of the reception processing unit 117.
  • the transfer management unit 122 sets the initial setting of the packet processing device to the address of the head of each of N data on the data memory 115, that is, the head of the write destination of each data.
  • the address A # n (n is 1 to N) is determined and written to the descriptor 1210 (step S300a in FIG. 12). Further, the transfer management unit 122 rewrites the valid flag AF # n indicating whether or not the start address A # n is valid from “invalid” to “valid” (step S301a in FIG. 12). Similar to the descriptor 1110, the descriptor 1210 is provided with N sets of areas for writing information such as the start address.
  • the DMA controller 1211 in the combined data transfer unit 121 initializes the variable n indicating the order of reading and writing of the descriptor 1210 to 1 (step S400a in FIG. 13). Then, when the transfer request is issued from the data coupling unit 120, the DMA controller 1211 confirms the nth valid flag AF # n of the descriptor 1210 (step S401a in FIG. 13).
  • the DMA controller 1211 When the valid flag AF # n indicates that the nth start address A # n is "valid" (yes in step S402a of FIG. 13), the DMA controller 1211 has information from the data coupling unit 120 (combined). The number of data and the size of each data) are confirmed, and it is confirmed whether the data to be transferred to the data memory 115 is uncombined single data or a data block (step S403a in FIG. 13).
  • the DMA controller 1211 confirmed that the corresponding valid flag AF # n is "valid" when the data to be transferred to the data memory 115 is not a data block (when the number of combined data is 1).
  • a DMA transfer is performed in which the th-th head address A # n is read from the descriptor 1210 (step S404a in FIG. 13) and the corresponding n-th data is written in the area starting from the head address A # n in the data memory 115 (step S405a in FIG. 13). ).
  • the DMA controller 1211 After the completion of this DMA transfer, the DMA controller 1211 writes the received data size L # n indicating the data length of the nth data to the descriptor 1210, and the writing of the nth data set in the descriptor 1210 is completed.
  • the reception completion flag WF # n indicating that the data has been completed is rewritten from “not completed” to “completed” (step S406a in FIG. 13).
  • the DMA controller 1211 determines whether the variable n is equal to N (step S407a in FIG. 13). When the variable n has not reached N (no in step S407a), the DMA controller 1211 increments the variable n by 1 (step S408a in FIG. 13), and returns to step S401a. Further, when the variable n reaches N (yes in step S407a), the DMA controller 1211 returns to step S400a.
  • the order of checking the valid flags AF # 1 to AF # N is predetermined. For example, in the examples of FIGS. 2 and 13, the DMA controller 1211 has the first valid flag AF # 1, the second valid flag AF # 2, ..., The Nth valid flag AF # N, and so on. Confirm. After the confirmation is completed, the DMA controller 1211 initializes the variable n to 1 (step S400a), and confirms again in order from the first valid flag AF # 1.
  • the DMA controller 1211 confirms the number k of the combined data when the data to be transferred to the data memory 115 is a data block (when the number k of the combined data is 2 or more) (step S409a in FIG. 14). , Confirm the "k-1" valid flags AF # (n + 1) to AF # (n + k-1) in the descriptor 1210 (step S410a in FIG. 14).
  • the DMA controller 1211 may check the valid flags from AF # 1 to AF # (k-1). Further, when n ⁇ N and n + k-1> N, the DMA controller 1211 is effective from AF # (n + 1) to AF # N and from AF # 1 to AF # (k-1- (Nn)). Just check the flag.
  • step S410a When all the k valid flags confirmed by the processing of steps S402a and S410a are "valid" (yes in step S410a), the DMA controller 1211 has the first valid flag AF # among the confirmed k valid flags.
  • the n-th start address A # n corresponding to n is read from the descriptor 1210 (step S411a in FIG. 14), and the corresponding data block is written to the area starting from the start address A # n of the data memory 115 by DMA transfer (FIG. FIG. 14 steps S412a).
  • the DMA controller 1211 determines the data of each data constituting the data block DMA transferred to the data memory 115 based on the information (size of each combined data) notified from the data combining unit 120.
  • the received data sizes L # n to L # (n + k-1) indicating the length are written in the descriptor 1210 (step S413a in FIG. 14).
  • the DMA controller 1211 writes the received data size L # n and the received data sizes from L # 1 to L # (k-1) to the descriptor 1210. It should be.
  • the DMA controller 1211 has received data sizes L # n, L # (n + 1) to L # N, and L # 1 to L # (k-1-(k-1-(. The received data size up to Nn)) may be written to the descriptor 1210.
  • the DMA controller 1211 sets the start addresses A # (n + 1) to A # (n + k-1) of "k-1" in the descriptor 1210 to the first of the k data constituting the data block.
  • the data is rewritten according to the data length of "k-1" data (step S414a in FIG. 14).
  • the DMA controller 1211 has the start address A # n for the start address A # (n + 1) and the data length (received data size L) of the first data among the k data constituting the data block. Rewrite to the value obtained by adding (the value indicated by # n). Further, the DMA controller 1211 has the start address A # (n + k-2) for the start address A # (n + k-1) and the "k-1" th data among the k data constituting the data block. Rewrite the value by adding the data length (value indicated by the received data size L # (n + k-2)).
  • the DMA controller 1211 rewrites the start address A # i, the previous start address A # (i-1) and the "i-1" th data among the data constituting the data block It may be rewritten to the value obtained by adding the data length.
  • the DMA controller 1211 changes the reception completion flags WF # n to WF # (n + k-1) corresponding to the data constituting the data block DMA-transferred to the data memory 115 from "unfinished” to "completed”.
  • Rewrite (FIG. 14 step S415a).
  • the data blocks in which k pieces of data are concatenated are collectively transferred to the data memory 115, and the information of the start address of the descriptor 1210 is partially rewritten, thereby causing the processor of the packet processing apparatus.
  • (Reception processing unit 117 and data processing unit 116) are notified of the address where the beginning of each data is written.
  • the reception processing unit 117 (software executed by the processor) periodically checks the reception completion flag WF # n (n is 1 to N) of the descriptor 1210, and the reception completion flag WF # n indicates “completed”. If yes (yes in step S501a in FIG. 15), the nth data is read from the data memory 115 and data processing is performed based on the information of the corresponding nth start address A # n and the information of the received data size L # n. It is passed to the unit 116 (step S502a in FIG. 15).
  • the reception processing unit 117 (software executed by the processor) of the descriptor 1210 corresponding to the nth data for which the processing has been completed.
  • the nth valid flag AF # n is rewritten from "valid” to "invalid”
  • the nth reception completion flag WF # n of the descriptor 1210 is rewritten from "completed” to "unfinished” (step S504a in FIG. 15).
  • the descriptor 1210 has N areas (sets) of reception completion flags WF # 1 to WF # N, but the order in which reception completion flags WF # 1 to WF # N are confirmed is It is decided in advance.
  • the DMA controller 1211 issues an interrupt processing request to the processor after the completion of the DMA transfer, and the reception processing unit responds to the interrupt processing request.
  • 117 (software executed by the processor) may check the reception completion flag WF # n (n is 1 to N) of the descriptor 1210.
  • the packet processing apparatus of this embodiment can realize collective DMA transfer, and is a means (DMA controller) for writing information for restoring a data block to a plurality of original data to the descriptor 1210.
  • a combined data transfer unit 121 having a built-in 1211) is provided. Since the DMA controller 1211 can be implemented by hardware, it is not necessary to execute the restoration process by software, and it is possible to realize high reception performance due to the effect of collective DMA transfer.
  • the processor (software) executes the process of restoring the data block in which a plurality of data are combined to the original plurality of data in the conventional packet processing device having the configuration of FIG. 42
  • the processor processing required for processing one data becomes lighter and the reception performance is improved (the number of data that can be processed in a unit time). Has the effect of increasing). Further, in this embodiment, there is also an effect that the power consumption of the processor required for processing one data (processing for one packet) is reduced.
  • the software for the reception processing unit 117 and the data processing unit 116 having the configuration of FIG. 42 can be used as they are in the packet processing apparatus of this embodiment. This indicates that the reception performance can be improved by the collective DMA simply by changing the hardware (DMA controller 1211).
  • the restoration process is to be realized by the hardware of the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42, the information required for the restoration processing (the number of combined data, the size of each data) is obtained.
  • a means for notifying the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42 from the data coupling unit 120 is required.
  • the restoration process is to be realized by the hardware of the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42, there may be a plurality of restoration processes after the completion of the DMA transfer until the reception processing is started. It must be taken into consideration that it is necessary to retain the information necessary for the restoration process for the data blocks of.
  • the scale of the hardware in this embodiment is smaller than that in the case where the restoration process is realized by the hardware of the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42.
  • the information required for the restoration processing is stored in the data block. It is also possible to write in. Specifically, in order to notify the size of each combined data, for example, a method in which a header in which the data size or the like is written is added before each data and the additional header is DMA-transferred together with the data can be considered.
  • the combined data transfer unit 121 is realized by hardware, but at least a part of the processing of the combined data transfer unit 121 is implemented by a processor and software different from the processor used for the reception processing. It is also possible. Even when at least a part of the processing of the combined data transfer unit 121 is realized by software in this way, it is not necessary for the reception processing unit 117 or the data processing unit 116 to perform the processing of restoring the data block to the original plurality of data. It is possible to realize high reception performance due to the effect of collective DMA transfer.
  • the processing of restoring the data block to the original plurality of data is performed in the same manner as when the combined data transfer unit 121 is realized by hardware.
  • the effect of reducing the scale of the required hardware (effect of not having to hold information for multiple data blocks) and the effect of not degrading the effective band that can be used for data transfer (necessary for restoration processing) The effect of not adding information to the data block) can be obtained.
  • a plurality of DMA controllers 1211 and descriptors 1210 corresponding to the respective DMA controllers 1211 may be mounted. Further, the data combining unit 120 may determine the type of data and collect the same type of data as a data block, or the plurality of DMA controllers 1211 and the plurality of descriptors 1210 may be used properly according to the type of data. May be good.
  • a DMA controller 1211 and a descriptor 1210 are prepared for each type of data, and a plurality of DMA controllers 1211 and a plurality of descriptors 1210 are used properly according to the type of data, different reception processing may be performed for each type of data. It will be easier.
  • a plurality of DMA controllers 1211 and a plurality of descriptors 1210 may be used properly for each core of a processor having a plurality of CPU cores, or a plurality of DMA controllers 1211 and a plurality of DMA controllers 1211 may be used for each virtual machine.
  • the descriptor 1210 and the descriptor 1210 may be used properly.
  • FIG. 16 is a block diagram showing a configuration of a packet processing device according to a second embodiment of the present invention.
  • the packet processing device of FIG. 16 includes a line correspondence unit 100, a packet processing unit 114, a data memory 115, a data processing unit 116, a reception processing unit 117, a reception buffer 118, a coupling threshold control unit 119, and the like. It is composed of a data combining unit 120, a transfer management unit 122, and a combined data transfer unit 123.
  • the difference between the configuration of FIG. 16 and the configuration of FIG. 11 is that the transfer means in FIG. 11 is replaced with the writing means by the processor (software) of the packet processing device. That is, in this embodiment, the combined data transfer unit 121 of FIG. 11 is replaced with the combined data transfer unit 123 by software.
  • the line correspondence unit 100, the data memory 115, the data processing unit 116, the reception processing unit 117, the reception buffer 118, the coupling threshold control unit 119, and the transfer management unit 122 have the same configuration as that shown in FIG.
  • the data combining unit 120 of FIG. 16 transfers the data output by the packet processing unit 114 to the receiving buffer 118 for data combining.
  • the data combining unit 120 stores the data in the receiving buffer 118 so as to combine the data output by the packet processing unit 114 and the data already stored in the receiving buffer 118 into one data block. To do.
  • the data coupling unit 120 issues a transfer request for the data block to the data memory 115.
  • the data combining unit 120 transfers data when a timeout (such as when the interval between packets exceeds a predetermined period) occurs before the size of the data block in the receive buffer 118 exceeds the threshold value. You may want to issue a request. Further, the data combining unit 120 records the number of combined data and the size of each data in the receive buffer 118, and when issuing a transfer request for a data block, the information on the number of combined data and the size of each data. Is notified to the combined data transfer unit 123.
  • the size of the data output by the packet processing unit 114 is a predetermined fixed value (does not change for each packet), it is possible to omit the notification of the data size, but even in that case, a timeout occurs. It is necessary to notify the number of combined data when the transfer occurs due to.
  • the combined data transfer unit 123 (software executed by the processor) writes a data block in which a plurality of data are combined to the data memory 115, and makes a start request for the reception processing unit 117. Further, the combined data transfer unit 123 (software executed by the processor) uses the information on the number of combined data and the size of each data notified from the data combination unit 120, and the transfer management unit 122 (executed by the processor). The software) writes information such as size to the descriptor 1230 prepared for each data.
  • the configuration of the descriptor 1230 is the same as the configuration of the descriptor 1210 of the first embodiment. However, in this embodiment, there is a difference that the combined data transfer unit 123 (software executed by the processor) writes to the descriptor 1230 instead of the combined data transfer unit 121.
  • 17 and 18 are flowcharts explaining the operation of the combined data transfer unit 123 (software executed by the processor).
  • the combined data transfer unit 123 initializes the variable n to 1 (step S600a in FIG. 17), and confirms the valid flag AF # n of the descriptor 1230 after the transfer request is issued from the data combination unit 120 (FIG. 17). 17 steps S601a).
  • the combined data transfer unit 123 confirms the information from the data combined unit 120. , It is confirmed whether the data to be transferred to the data memory 115 is a single data or a data block (step S603a in FIG. 17).
  • the combined data transfer unit 123 reads the start address A # n confirmed that the valid flag AF # n is “valid” from the descriptor 1230 (FIG. FIG. 17th step S604a), the corresponding nth data is written to the area starting from the start address A # n of the data memory 115 (FIG. 17 step S605a).
  • the combined data transfer unit 123 writes the received data size L # n to the descriptor 1230 and rewrites the reception completion flag WF # n set in the descriptor 1230 from "unfinished” to "completed” ( FIG. 17 step S606a).
  • the above processes of steps S600a to S606a and steps S607a and S608a are equivalent to the processes of steps S400a to S408a of FIG.
  • the combined data transfer unit 123 confirms the number k of the combined data (step S609a in FIG. 18), and "k-1" pieces in the descriptor 1230.
  • the valid flags AF # (n + 1) to AF # (n + k-1) of are confirmed (FIG. 18, step S610a).
  • step S610a When all the confirmed k valid flags are "valid" (yes in step S610a), the combined data transfer unit 123 starts the address corresponding to the first valid flag AF # n among the confirmed k valid flags.
  • a # n is read from the descriptor 1230 (step S611a in FIG. 18), and the corresponding data block is written in the area starting from the start address A # n of the data memory 115 (step S612a in FIG. 18).
  • the combined data transfer unit 123 writes the received data sizes L # n to L # (n + k-1) indicating the data length of each data constituting the data block written in the data memory 115 to the descriptor 1230. (FIG. 18 step S613a).
  • the combined data transfer unit 123 sets the start addresses A # (n + 1) to A # (n + k-1) of "k-1" in the descriptor 1230 from the k data constituting the data block.
  • the data is rewritten according to the data length of the first "k-1" data (step S614a in FIG. 18).
  • the combined data transfer unit 123 sets the reception completion flags WF # n to WF # (n + k-1) corresponding to each data constituting the data block written in the data memory 115 from “unfinished” to “completed”. (FIG. 18 step S615a).
  • steps S609a to S615a and steps S616a to S618a are equivalent to the processes of steps S409a to S418a of FIG.
  • the packet processing device of the present embodiment is provided with means (combined data transfer unit 123) that can realize collective writing and write information for restoring the data block to the original plurality of data to the descriptor 1230. ing. According to this embodiment, it is possible to eliminate the need to execute the restoration process in the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42, and the high reception performance due to the effect of collective writing. Can be realized.
  • the software for the reception processing unit 117 and the data processing unit 116 having the configuration of FIG. 42 can be used as they are in the packet processing apparatus of this embodiment.
  • the restoration process is to be realized by the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42
  • the information required for the restoration processing (the number of combined data, the size of each data) is provided by the data combination unit.
  • a means for notifying the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42 from 120 is required.
  • a plurality of data blocks may be used from the completion of the collective writing until the reception processing is started. It must be taken into account that the information needed for the minute restore process must be retained.
  • the scale of the hardware in this embodiment is smaller than that in the case where the restoration process is realized by the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42. This is the same even when the process of restoring a data block to a plurality of original data is implemented by software.
  • the information required for the restoration processing for a plurality of data blocks (the number of combined data, the size of each data). ) Needs to be stored in the data memory 115 or the like.
  • the information for a plurality of data blocks (the number of combined data, the size of each data). ) Does not need to be held. That is, it is only necessary to hold the information (the number of combined data, the size of each data) necessary for the restoration processing of only one data block in the data memory 115 or the like.
  • the configuration of this embodiment is different from the configuration of FIG. 42 in that the capacity (write) of the data memory 115 or the like used for holding the information required for the restoration process (the number of combined data, the size of each data). The number of possible bits) may be small, and the scale of the required hardware can be reduced.
  • the information required for the restoration processing is stored in the data block. It is also possible to write in. Specifically, in order to notify the size of each combined data, for example, a method in which a header in which the data size or the like is written is added before each data and an additional header is written together with the data can be considered. However, in this case, a part of the bandwidth of the bus used for collective writing is occupied by the information necessary for the restoration process, so that the effective bandwidth that can be used for writing the original data becomes smaller, and as a result, , The performance of collective writing deteriorates.
  • the information required for the restoration process is not the data memory 115 but another memory (writing and combining from the data combining unit 120) that does not use the bus to which the data memory 115 is connected. It suffices if only reading from the data transfer unit 123 is possible), and the above-mentioned deterioration of the effective band does not occur.
  • the data combining unit 120 may determine the type of data and collect the same type of data as a data block, or may use a plurality of descriptors 1230 properly according to the type of data. .. If descriptors 1230 are prepared for each type of data and a plurality of descriptors 1230 are used properly according to the type of data, it becomes easy to perform different reception processing for each type of data.
  • a plurality of descriptors 1230 may be used properly for each core of a processor having a plurality of CPU cores, or a plurality of descriptors 1230 may be used properly for each virtual machine.
  • a plurality of descriptors 1230 for each CPU core or for each virtual machine, the performance of write processing and read processing by software is improved as compared with the case where only one descriptor 1230 is used.
  • FIG. 19 is a block diagram showing a configuration of a packet processing device according to a third embodiment of the present invention.
  • the packet processing device of FIG. 19 includes a line correspondence unit 100, a packet processing unit 114, a data memory 115, a data processing unit 116, a reception processing unit 117, a reception buffer 118, a coupling threshold control unit 119, and the like. It is composed of a data combining unit 120, a combined data transfer unit 121a, and a transfer management unit 122a.
  • the line correspondence unit 100, the packet processing unit 114, the data memory 115, the data processing unit 116, the reception processing unit 117, the reception buffer 118, the coupling threshold control unit 119, and the data coupling unit 120 have the configuration of FIG. Equivalent.
  • the combined data transfer unit 121a of FIG. 19 is composed of a DMA controller 1211a.
  • the combined data transfer unit 121a transfers a data block in which a plurality of data are combined to the data memory 115 by one DMA transfer, generates a hardware interrupt, and issues a start request for the reception processing unit 117. Note that hardware interrupts to the processor (not shown) of the packet processing device may not be generated.
  • the combined data transfer unit 121a is prepared by the transfer management unit 122a (software executed by the processor) for each data by using the information on the number of combined data and the size of each data notified from the data combination unit 120. The size and the like are written in the descriptor 1210a.
  • FIG. 20 shows a configuration example of the descriptor 1210a used by the combined data transfer unit 121a of this embodiment.
  • the example of FIG. 20 shows a case where N pieces of data are stored in the data memory 115.
  • the descriptor 1210a of FIG. 20 has effective flags AF # 1 to AF # N indicating whether or not the start addresses A # 1 to A # N of the write destination of the received data and the start addresses A # 1 to A # N are valid.
  • the received data sizes L # 1 to L # N indicating the data length of the received data, and the reception completion flags WF # 1 to WF # N indicating whether or not the reading of the data from the data memory 115 is completed. Is a data structure in which a plurality of (N sets) can be written.
  • the descriptor 1210a is actually arranged in a memory on a personal computer, a communication device, or a communication board, similarly to the data memory 115. It is possible to arrange the descriptor 1210a in the same memory as the data memory 115, but in that case, it is possible to determine which purpose is used according to the address in the memory.
  • FIG. 21 is a flowchart explaining the operation of the transfer management unit 122a
  • FIGS. 22 to 25 and 27 are flowcharts explaining the operation of the DMA controller 1211a
  • FIG. 26 is a flowchart explaining the operation of the reception processing unit 117.
  • the transfer management unit 122a (software executed by the processor) secures a continuous area as a buffer area for data blocks in the data memory 115 as an initial setting of the packet processing device (step S700 in FIG. 21).
  • the start address A0 of this buffer area and the information indicating the capacity (size) C0 are written to the control register 124 (step S701 in FIG. 21).
  • the control register 124 is provided in the processor, for example.
  • control register 124 There is no problem with only one control register 124 (set), but it is possible to prepare multiple control registers 124.
  • the order in which they are used for writing data is determined in advance. Further, the control register 124 is set at the time of initial setting, and the setting is not changed during operation.
  • the transfer management unit 122a sets all the valid flags AF # n, which indicate whether the start address A # n (n is 1 to N), is valid or not as the initial setting of the descriptor 1210a (step 21 in FIG. 21). S702), all the reception completion flags WF # n indicating that the reading of the data from the data memory 115 is completed are set to “complete” (step S703 in FIG. 21).
  • the DMA controller 1211a in the combined data transfer unit 121a has a start address A0 and a capacity set by the transfer management unit 122a in the case of the first transfer request after the above initial setting.
  • (Size) C0 is read from the control register 124 (step S800 in FIG. 22).
  • the DMA controller 1211a sets the start address A0 read in step S800 as the initial value of the write pointer WP to be used for transferring the data to the data memory 115 (step S801 in FIG. 22). That is, in this embodiment, the range of addresses of the writable buffer area in the data memory 115 is calculated from the setting of the control register 124, and the writable buffer area is used as the ring buffer.
  • the DMA controller 1211a initializes the variable n indicating the order of reading and writing of the descriptor 1210a to 1 (step S802 in FIG. 22).
  • the DMA controller 1211a may check the reception completion flags of WF # N and WF # 1 to WF # (k-1).
  • the DMA controller 1211a has a reception completion flag from WF # n to WF # N and from WF # 1 to WF # (k-1- (Nn)). You just have to check.
  • step S804 When all the k reception completion flags confirmed by the process of step S804 are "completed" (yes in step S804), the DMA controller 1211a together with the remaining capacity CR of the buffer area for the data block in the data memory 115.
  • the size of the data to be transferred to the data memory 115 is compared with the CD (step S805 in FIG. 22).
  • the size of the single data is compared with the remaining capacity CR, and when the data to be transferred to the data memory 115 is a data block. Compares the size of the data block with the remaining capacity CR.
  • the data combining unit 120 notifies the size CD of the data to be transferred to the data memory 115.
  • the descriptor 1210a is provided with N areas (sets) of reception completion flags WF # 1 to WF # N, but the order in which reception completion flags WF # 1 to WF # N are confirmed is predetermined. It has been decided. For example, in the examples of FIGS. 20 and 22, the DMA controller 1211a has the nth reception completion flag WF # n, the (n + 1) th reception completion flag WF # (n + 1), ..., The Nth reception completion flag. Check the flags WF # N in order (step S804). After confirming the Nth reception completion flag WF # N, if the confirmation for k groups is not completed, the confirmation is performed in order from the first reception completion flag WF # 1.
  • step S805 When the remaining capacity CR of the buffer area for the data block in the data memory 115 is smaller than the size CD of the data to be transferred to the data memory 115 (yes in step S805), the DMA controller 1211a returns to step S804.
  • the state in which the remaining capacity CR of the buffer area is smaller than the data size CD is resolved when the remaining capacity CR of the buffer area is recovered by reading data from the data memory 115 by software.
  • the DMA controller 1211a sends the write pointer WP to the data to be transferred to the data memory 115.
  • the value obtained by adding the size CD of (WP + CD) is compared with a predetermined upper limit value (step S806 in FIG. 23).
  • the upper limit value is a value (A0 + C0) obtained by adding the capacity C0 of this buffer area to the start address A0 of the buffer area in the data memory 115.
  • the DMA controller 1211a When the value (WP + CD) obtained by adding the data size CD to the write pointer WP is smaller than the upper limit value (A0 + C0) (yes in step S806), the DMA controller 1211a has the information notified from the data combining unit 120 (each combined). The received data sizes L # n to L # (n + k-1) indicating the data lengths of k pieces of data constituting the data to be transferred to the data memory 115 based on the data size) are written to the descriptor 1210a (data size). FIG. 23 step S807).
  • the DMA controller 1211a when the data to be transferred to the data memory 115 is a data block (yes in step S809), the DMA controller 1211a has "k-1" start addresses A # (n + 1) to A # (yes in step S809) in the descriptor 1210a. n + k-1) is written according to the data length of the first "k-1" data among the k data constituting the data block (step S811 in FIG. 23).
  • the DMA controller 1211a has the start address A # n for the start address A # (n + 1) and the data length (received data size L) of the first data among the k data constituting the data block. Write the value obtained by adding (the value indicated by # n). Further, the DMA controller 1211a has the start address A # (n + k-2) for the start address A # (n + k-1) and the "k-1" th data among the k data constituting the data block. Write the value obtained by adding the data length (value indicated by the received data size L # (n + k-2)).
  • the DMA controller 1211a when the DMA controller 1211a writes the start address A # i, it is the "i-1" th data of the previous start address A # (i-1) and the data constituting the data block. The value obtained by adding the data length may be written.
  • the DMA controller 1211a When n ⁇ N and n + k-1> N, the DMA controller 1211a has a received data size L # n, L # (n + 1) to L # N, and L # 1 to L # (k-1-(k-1-( The received data size up to Nn)) is written to the descriptor 1210a, and the start address A # n, A # (n + 1) to A # N, and A # 1 to A # (k-1- (Nn)) are written. ))
  • the start address up to) may be written to the descriptor 1210a.
  • the DMA controller 1211a uses the write pointer WP as the start address of the transfer destination of the data memory 115, and transfers the data (single data or data block) to be transferred to the data memory 115 to the transfer destination of the data memory 115.
  • DMA transfer is performed to write to the buffer area starting from the start address of (FIG. 24, step S812). That is, when the value (A0 + C0) obtained by adding the capacity C0 of this buffer area to the start address A0 of the buffer area in the data memory 115 is larger than the value obtained by adding the data size CD to the write pointer WP (WP + CD).
  • DMA transfer is performed using the write pointer WP as the start address of the transfer destination.
  • the DMA controller 1211a may add the received data size L # n and the received data sizes from L # 1 to L # (k-1) to the write pointer WP.
  • the DMA controller 1211a has a received data size L # n, L # (n + 1) to L # N, and L # 1 to L # (k-1-(k-1-( The received data size up to Nn)) may be added to the write pointer WP.
  • the DMA controller 1211a rewrites the reception completion flags WF # n to WF # (n + k-1) corresponding to the data constituting the data DMA-transferred to the data memory 115 from "completed” to "unfinished”. (FIG. 24, step S814). Further, the DMA controller 1211a rewrites the valid flags AF # n to AF # (n + k-1) corresponding to the data constituting the data DMA-transferred to the data memory 115 from “invalid” to “valid” (FIG. 24). Step S815).
  • the DMA controller 1211a has the reception completion flag WF # n, WF # (n + 1) to WF # N, and WF # 1 to WF # (k-1-(k-1-( The reception completion flag up to Nn)) is rewritten to "unfinished", and the valid flags AF # n, AF # (n + 1) to AF # N, and AF # 1 to AF # (k-1-(k-1- ( The valid flags up to Nn)) may be rewritten to "valid".
  • the DMA controller 1211a when the value (WP + CD) obtained by adding the size CD of the data to be transferred to the data memory 115 to the write pointer WP is equal to or higher than the upper limit value (A0 + C0) (no in step S806), the data The size CD is compared with the value (RP-A0) obtained by subtracting the start address A0 of the buffer area in the data memory 115 from the read pointer RP (step S819 in FIG. 23).
  • the DMA controller 1211a data data based on the information notified from the data combining unit 120 (size of each combined data).
  • Received data sizes L # n to L # (n + k-1) indicating the data lengths of k pieces of data constituting the data to be transferred to the memory 115 are written to the descriptor 1210a (step S820 in FIG. 25).
  • the DMA controller 1211a when the data to be transferred to the data memory 115 is a data block (yes in step S822), the DMA controller 1211a has "k-1" start addresses A # (n + 1) to A # (yes in step S822) of the descriptor 1210a. n + k-1) is written according to the data length of the first "k-1" data among the k data constituting the data block (step S824 in FIG. 25).
  • the DMA controller 1211a has the start address A # n for the start address A # (n + 1) and the data length (received data size L) of the first data among the k data constituting the data block. Write the value obtained by adding (the value indicated by # n). Further, the DMA controller 1211a has the start address A # (n + k-2) for the start address A # (n + k-1) and the "k-1" th data among the k data constituting the data block. Write the value obtained by adding the data length (value indicated by the received data size L # (n + k-2)). In this way, when the DMA controller 1211a writes the start address A # i, it is the "i-1" th data of the previous start address A # (i-1) and the data constituting the data block. The value obtained by adding the data length may be written.
  • the DMA controller 1211a When n ⁇ N and n + k-1> N, the DMA controller 1211a has a received data size L # n, L # (n + 1) to L # N, and L # 1 to L # (k-1-(k-1-( The received data size up to Nn)) is written to the descriptor 1210a, and the start address A # n, A # (n + 1) to A # N, and A # 1 to A # (k-1- (Nn)) are written. ))
  • the start address up to) may be written to the descriptor 1210a.
  • the DMA controller 1211a performs a DMA transfer of writing the data (single data or data block) to be transferred to the data memory 115 to the buffer area starting from the start address A0 of the data memory 115 (FIG. 25, step S825). ). That is, when "A0 + C0-WP" is smaller than the size CD of the data to be transferred to the data memory 115 and the capacity from the start address A0 of the buffer area to the read pointer RP is larger than the size CD of the transfer data, the write pointer WP Instead, DMA transfer is performed using the start address A0 of the data memory 115 as the start address of the transfer destination.
  • the DMA controller 1211a adds a value obtained by adding the received data sizes L # n to L # (n + k-1) to the start address A0 of the write pointer WP. Set to a new value.
  • the DMA controller 1211a adds the received data size L # n and the received data sizes from L # 1 to L # (k-1) to the start address A0 to obtain the write pointer WP. It can be a new value of.
  • the DMA controller 1211a has a received data size L # n, L # (n + 1) to L # N, and L # 1 to L # (k-1-(k-1-( The value obtained by adding the received data size up to Nn)) to the start address A0 may be used as a new value of the write pointer WP.
  • the DMA controller 1211a rewrites the reception completion flags WF # n to WF # (n + k-1) corresponding to the data constituting the data DMA-transferred to the data memory 115 from "completed” to "unfinished". (FIG. 25, step S827). Further, the DMA controller 1211a rewrites the valid flags AF # n to AF # (n + k-1) corresponding to the data constituting the data DMA-transferred to the data memory 115 from "invalid" to "valid” (FIG. 25). Step S828).
  • the DMA controller 1211a has the reception completion flag WF # n, WF # (n + 1) to WF # N, and WF # 1 to WF # (k-1-(k-1-( The reception completion flag up to Nn)) is rewritten to "unfinished", and the valid flags AF # n, AF # (n + 1) to AF # N, and AF # 1 to AF # (k-1-(k-1- ( The valid flags up to Nn)) may be rewritten to "valid".
  • the data blocks in which k pieces of data are concatenated are collectively transferred to the data memory 115, and the information of the start address of the descriptor 1210a is written by the DMA controller 1211a, whereby the packet processing apparatus.
  • the processor (reception processing unit 117 and data processing unit 116) is notified of the address where the beginning of each data is written.
  • the DMA controller 1211a also performs the read pointer RP update process in response to the following processes of the reception processing unit 117 and the like (software executed by the processor), and the details of the read pointer RP update process will be described later.
  • the reception processing unit 117 (software executed by the processor) periodically checks the valid flag AF # n (n is 1 to N) of the descriptor 1210a, and when the valid flag AF # n indicates "valid". (Yes in step S901 of FIG. 26), the nth data is read from the data memory 115 based on the information of the corresponding nth start address A # n and the information of the received data size L # n, and the data processing unit 116 (FIG. 26, step S902).
  • the reception processing unit 117 (software executed by the processor) of the descriptor 1210a corresponding to the nth data for which the processing has been completed.
  • the nth reception completion flag WF # n is rewritten from "unfinished” to "completed”
  • the nth valid flag AF # n of the descriptor 1210a is rewritten from "valid" to "invalid” (FIG. 26, step S904).
  • the descriptor 1210a has N regions (sets) of the effective flags AF # 1 to AF # N, but the order in which the effective flags AF # 1 to AF # N are confirmed is determined in advance. Has been done.
  • the DMA controller 1211a issues an interrupt processing request to the processor after the completion of the DMA transfer, and the reception processing unit 117 responds to the interrupt processing request. (Software executed by the processor) may check the valid flag AF # n (n is 1 to N) of the descriptor 1210a.
  • step S840 of FIG. 27 the DMA controller 1211a sets the start address A0 of the buffer area for the data block of the data memory 115 as the initial value of the read pointer RP. Further, the DMA controller 1211a initializes the variable n indicating the confirmation order of the valid flags to 1 (step S841 in FIG. 27). Since this variable n and the variable n in FIGS. 22 to 25 have the same value, step S841 is the same process as step S802.
  • the DMA controller 1211a periodically confirms the nth valid flag AF # n of the descriptor 1210a during the processing of FIGS. 22 to 25 (step S842 of FIG. 27). After the DMA controller 1211a detects that the valid flag AF # n indicates that the n-th head address A # n is "valid" (yes in step S843 of FIG. 27), the n-th head address The nth reception completion flag WF # n of the descriptor 1210a corresponding to A # n is confirmed (FIG. 27, step S844).
  • the DMA controller 1211a When the nth reception completion flag WF # n of the descriptor 1210a indicates "completed" (yes in step S845 of FIG. 27), the DMA controller 1211a has the nth reception data size at the nth start address A # n. The value obtained by adding L # n is updated as a new value of the read pointer RP (FIG. 27, step S846). If the valid flag AF # n has not been rewritten to "invalid" by the software executed by the processor, the DMA controller 1211a updates it to "invalid" (step S847 in FIG. 27).
  • the DMA controller 1211a determines whether the variable n is equal to N (step S848 in FIG. 27). When the variable n has not reached N (no in step S848), the DMA controller 1211a increments the variable n by 1 (step S849 in FIG. 27) and returns to step S842. Further, when the variable n reaches N (yes in step S848), the DMA controller 1211a sets the variable n to 1 (step S850 in FIG. 27) and returns to step S842.
  • the reception completion flag WF # n becomes "completed” due to the operation of the reception processing unit 117 in FIG. 26. Further, the read pointer RP described above is used by the DMA controller 1211a for calculating the remaining capacity of the buffer area for the data block in the data memory 115, and is not used at the time of reading by software. Not expected.
  • the packet processing device of the present embodiment can realize collective DMA transfer, and is a means (DMA controller) for writing information for restoring a data block to a plurality of original data in the descriptor 1210a. It includes a combined data transfer unit 121a with a built-in 1211a). Since the DMA controller 1211a can be implemented by hardware, it is not necessary to execute the restoration process by software, and it is possible to realize high reception performance due to the effect of collective DMA transfer.
  • the processor (software) executes the process of restoring the data block in which a plurality of data are combined to the original plurality of data in the conventional packet processing device having the configuration of FIG. 42
  • the processor processing required for processing one data becomes lighter and the reception performance is improved (the number of data that can be processed in a unit time). Has the effect of increasing). Further, in this embodiment, there is also an effect that the power consumption of the processor required for processing one data (processing for one packet) is reduced.
  • a buffer area of N ⁇ DB_max (DB_max is the maximum size of the data block) is secured in advance in the data memory 115 by software. You need to do it.
  • the collective DMA transfer can be normally performed in a smaller buffer area.
  • the size of the buffer area that needs to be secured in the data memory 115 in the packet processing apparatus of this embodiment does not depend on N, and is the maximum size DB_max of the data block. That is, the size of the buffer area that needs to be secured in the data memory 115 in the packet processing apparatus of this embodiment is 2500 bytes under the same conditions as above.
  • the reason why the size of the buffer area can be reduced in this way is that when the remaining capacity CR of the buffer area is small, the DMA transfer is waited until the remaining capacity CR reaches the required amount (step S805 in FIG. 22 and step 23 in FIG. 23). This is the effect of the implementation of S819).
  • the probability that the next DMA transfer will be waited until the reading of the data from the data memory 115 by the software is completed increases.
  • the amount of the area that is wasted when the size of the buffer area secured in the data memory 115 in the packet processing apparatus of this embodiment is the same as the size required in the configuration of the conventional FIG. 42 is compared. ..
  • the size of the data block actually transferred to the data memory 115 is 501 bytes to 2500 bytes as described above. That is, in the conventional configuration of FIG. 42, when the size of each data block is S, the area obtained by adding (2500-S) by 10 data blocks is wasted. This indicates that if the average of the size S of the data blocks is 1500 Byte, the area of 10000 Byte out of 25000 Byte is wasted.
  • the size of the buffer area secured in the data memory 115 in the configuration of this embodiment is 25,000 Byte, 25,000 Byte is secured in a continuous area, and a plurality of data blocks can be written in the continuous area. ing. Therefore, in this embodiment, only the value obtained by subtracting 1 Byte from the maximum size of 2500 Byte of the data block, that is, 2499 Byte is wasted at the maximum.
  • the size of the buffer area secured in the data memory 115 in the packet processing apparatus of this embodiment is the same as the size required in the configuration of the conventional FIG. 42
  • the size of the buffer area is the same as that of the configuration of the conventional FIG. 42.
  • the wasted area becomes smaller, and more data blocks can be written to the buffer area of the same size.
  • the maximum number of data blocks to be written in the buffer area of the data memory 115 and the N of the descriptor 1210a can be independently determined.
  • the size of the buffer area may be determined by the maximum number of data blocks to be written to the buffer area, and N may be the maximum number of data to be written to the buffer area.
  • the maximum number of data that can be actually written to the buffer area depends on the size of the data to be stored and the size of the buffer area, and therefore is N or a smaller value.
  • the restoration processing is performed.
  • a means for notifying the necessary information (the number of combined data, the size of each data) from the data combining unit 120 to the receiving processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42 is required.
  • the restoration process is to be realized by the hardware of the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42, there may be a plurality of restoration processes after the completion of the DMA transfer until the reception processing is started. It must be taken into consideration that it is necessary to retain the information necessary for the restoration process for the data blocks of.
  • the scale of the hardware in this embodiment is smaller than that in the case where the restoration process is realized by the hardware of the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42.
  • the information required for the restoration processing is stored in the data block. It is also possible to write in. However, when the information required for the restoration process is written in the data block, a part of the bandwidth of the bus used for the DMA transfer is occupied by the information required for the restoration process, so that the original data The effective band that can be used for transfer becomes small, and as a result, there arises a problem that the performance of DMA transfer deteriorates. In the packet processing apparatus of this embodiment, since it is not necessary to write the information required for the restoration process to the data block, the above-mentioned deterioration of the effective band does not occur.
  • the combined data transfer unit 121a is realized by hardware, but at least a part of the processing of the combined data transfer unit 121a is implemented by a processor and software different from the processor used for the reception processing. It is also possible. Even when at least a part of the processing of the combined data transfer unit 121a is realized by software in this way, it is not necessary for the reception processing unit 117 or the data processing unit 116 to perform the processing of restoring the data block to the original plurality of data. It is possible to realize high reception performance due to the effect of collective DMA transfer.
  • the processing of restoring the data block to the original plurality of data is performed as in the case of realizing the combined data transfer unit 121a by hardware.
  • the effect of reducing the scale of the required hardware the effect of not having to hold information for multiple data blocks
  • the effect of not degrading the effective band that can be used for data transfer can be obtained.
  • a plurality of DMA controllers 1211a and a plurality of descriptors 1210a corresponding to the respective DMA controllers 1211a may be mounted. Further, the data combining unit 120 may determine the type of data and collect the same type of data as a data block, or the plurality of DMA controllers 1211a and the plurality of descriptors 1210a may be used properly according to the type of data. May be good.
  • a DMA controller 1211a and a descriptor 1210a are prepared for each type of data, and a plurality of DMA controllers 1211a and a plurality of descriptors 1210a are used properly according to the type of data, different reception processing may be performed for each type of data. It will be easier.
  • a plurality of DMA controllers 1211a and a plurality of descriptors 1210a may be used properly for each core of a processor having a plurality of CPU cores, or a plurality of DMA controllers 1211a and a plurality of DMA controllers 1211a may be used for each virtual machine.
  • the descriptor 1210a and the descriptor 1210a may be used properly.
  • FIG. 28 is a block diagram showing a configuration of a packet processing device according to a fourth embodiment of the present invention.
  • the packet processing device of FIG. 28 includes a line correspondence unit 100, a packet processing unit 114, a data memory 115, a data processing unit 116, a reception processing unit 117, a reception buffer 118, a coupling threshold control unit 119, and the like. It is composed of a data combining unit 120, a transfer management unit 122a, and a combined data transfer unit 123a.
  • the difference between the configuration of FIG. 28 and the configuration of FIG. 19 is that the transfer means in FIG. 19 is replaced with the writing means by the processor (software) of the packet processing device. That is, in this embodiment, the combined data transfer unit 121a in FIG. 19 is replaced with the combined data transfer unit 123a by software.
  • the line correspondence unit 100, the data memory 115, the data processing unit 116, the reception processing unit 117, the reception buffer 118, the coupling threshold control unit 119, the transfer management unit 122a, and the control register 124 have the same configuration as in FIG.
  • the data coupling unit 120 has the same configuration as that shown in FIG.
  • the combined data transfer unit 123a (software executed by the processor) writes a data block in which a plurality of data are combined to the data memory 115, and makes a start request for the reception processing unit 117. Further, the combined data transfer unit 123a is prepared by the transfer management unit 122a (software executed by the processor) for each data by using the information on the number of combined data and the size of each data notified from the data combination unit 120. Information such as size is written in the descriptor 1230a.
  • the configuration of the descriptor 1230a is the same as the configuration of the descriptor 1210a of the third embodiment. However, in this embodiment, there is a difference that the combined data transfer unit 123a (software executed by the processor) writes to the descriptor 1230a instead of the combined data transfer unit 121a.
  • 29 to 33 are flowcharts illustrating the operation of the combined data transfer unit 123a (software executed by the processor).
  • the combined data transfer unit 123a controls the start address A0 and the capacity (size) C0 set by the transfer management unit 122a in the case of the first transfer request after the initial setting.
  • Read from the register 124 step S1000 in FIG. 29.
  • the combined data transfer unit 123a sets the start address A0 as the initial value of the write pointer WP (step S1001 in FIG. 29).
  • the combined data transfer unit 123a performs the processes of steps S1002 to S1006 equivalent to steps S802 to S806.
  • the value (WP + CD) obtained by adding the data size CD to the write pointer WP is smaller than the upper limit value (A0 + C0) (yes in step S1006 of FIG. 30)
  • the combined data transfer unit 123a is notified from the data combination unit 120.
  • steps S1008 to S1011 of FIG. 30 is equivalent to the processing of steps S808 to S811 of FIG.
  • the combined data transfer unit 123a uses the write pointer WP as the start address of the transfer destination of the data memory 115, and transfers the data (single data or data block) to be transferred to the data memory 115 to the data memory 115. Write to the buffer area starting from the start address of the transfer destination (step S1012 in FIG. 31).
  • steps S1013 to S1018 of FIG. 31 is equivalent to the processing of steps S813 to S818 of FIG. 24.
  • the combined data transfer unit 123a returns to step S1003 after the processing of step S1017 or S1018.
  • the combined data transfer unit 123a is when the value (WP + CD) obtained by adding the size CD of the data to be transferred to the data memory 115 to the write pointer WP is equal to or higher than the upper limit value (A0 + C0) (no in step S1006 of FIG. 30). ), The size CD of the data is compared with the value (RP-A0) obtained by subtracting the start address A0 of the buffer area in the data memory 115 from the read pointer RP (step S1019 in FIG. 30).
  • the combined data transfer unit 123a is based on the information notified from the data combination unit 120 (the size of each combined data). , The received data sizes L # n to L # (n + k-1) indicating the data lengths of k pieces of data constituting the data to be transferred to the data memory 115 are written to the descriptor 1230a (step S1020 in FIG. 32).
  • steps S1021 to S1024 of FIG. 32 is equivalent to the processing of steps S821 to S824 of FIG.
  • the combined data transfer unit 123a writes the data (single data or data block) to be transferred to the data memory 115 to the buffer area starting from the start address A0 of the data memory 115 (step S1025 in FIG. 32).
  • steps S1026 to S1031 of FIG. 32 is equivalent to the processing of steps S826 to S831 of FIG.
  • the combined data transfer unit 123a returns to step S1003 after the processing of step S1030 or S1031.
  • the combined data transfer unit 123a sets the start address A0 of the buffer area for the data block of the data memory 115 as the initial value of the read pointer RP (step S1040 in FIG. 33). Further, the combined data transfer unit 123a initializes the variable n indicating the confirmation order of the valid flags to 1 (step S1041 in FIG. 33). Since this variable n and the variable n in FIGS. 29 to 32 have the same value, step S1041 is the same process as step S1002.
  • the processing of steps S1042 to S1050 of FIG. 33 is equivalent to the processing of steps S842 to S850 of FIG. 27.
  • the packet processing device of the present embodiment can realize collective writing, and means for writing information to the descriptor 1230a for restoring a data block in which a plurality of data are combined to the original plurality of data (combined data).
  • the transfer unit 123a) is provided. According to this embodiment, it is possible to eliminate the need to execute the restoration process in the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42, and the high reception performance due to the effect of collective writing. Can be realized.
  • N ⁇ DB_max (DB_max is a data block) is stored in the data memory 115 in advance by the software for reception processing (read processing). It is necessary to secure a buffer area (maximum size).
  • the collective writing can be normally performed in a smaller buffer area as in the configuration of FIG.
  • the combined data transfer unit 123a writes the information (start address, received data size, reception completion flag) of the descriptor 1230a, thereby eliminating the need for restoration processing.
  • the information required for the restoration processing (the number of combined data, the size of each data) is provided by the data combination unit.
  • a means for notifying the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42 from 120 is required.
  • a plurality of data blocks may be used from the completion of the collective writing until the reception processing is started. It must be taken into account that the information needed for the minute restore process must be retained.
  • the scale of the hardware in this embodiment is smaller than that in the case where the restoration process is realized by the reception processing unit 117, the data processing unit 116, or the combined data separation unit 108b of FIG. 42. This is the same even when the process of restoring a data block to a plurality of original data is implemented by software.
  • the processing of writing to the data memory 115 and the receiving processing including the restoration processing are different processors (or When implemented in a virtual machine, etc.), it is necessary to retain the information required for restoration processing for multiple data blocks in some cases until the reception processing is started after the writing to the data memory 115 is completed. , It is necessary to hold the information (the number of combined data, the size of each data) necessary for the restoration process for a plurality of data blocks in the data memory 115 or the like.
  • the processing of writing to the data memory 115 and the receiving processing not including the restoration processing are performed.
  • information for multiple data blocks It is not necessary to hold (the number of combined data, the size of each data), that is, the information (the number of combined data, the size of each data) required for the restoration process of only one data block is stored in the data memory. It is only necessary to hold it at 115 or the like.
  • the configuration of this embodiment is different from the configuration of FIG. 42 in that the capacity (write) of the data memory 115 or the like used for holding the information required for the restoration process (the number of combined data, the size of each data). The number of possible bits) may be small, and the scale of the required hardware can be reduced.
  • the information required for the restoration processing is transmitted to the data memory 115. It is also possible to write in. However, in this case, a part of the bandwidth of the bus used for collective writing is occupied by the information necessary for the restoration process, so that the effective bandwidth that can be used for writing the original data becomes smaller, and as a result, , The performance of collective writing deteriorates.
  • the information required for the restoration process is not the data memory 115 but another memory (writing and combining from the data combining unit 120) that does not use the bus to which the data memory 115 is connected. It is sufficient if only reading from the data transfer unit 123a is possible), and the above-mentioned deterioration of the effective band does not occur.
  • the data combining unit 120 may determine the type of data and collect the same type of data as a data block, or a plurality of data according to the type of data.
  • the descriptor 1230a may be used properly. If descriptors 1230a are prepared for each type of data and a plurality of descriptors 1230a are used properly according to the type of data, it becomes easy to perform different reception processing for each type of data.
  • a plurality of descriptors 1230a may be used properly for each core of a processor having a plurality of CPU cores, or a plurality of descriptors 1230a may be used properly for each virtual machine.
  • a plurality of descriptors 1230a for each CPU core or each virtual machine, the performance of the write processing and the read processing by the software is improved as compared with the case where only one descriptor 1230a is used.
  • the data memory 115, the transfer management unit 122, 122a, the data processing unit 116, the reception processing unit 117, and the combined data transfer unit 123, 123a are It can be realized by a computer equipped with a processor, a storage device and an interface, and a program that controls these hardware resources. Further, as described above, it is also possible to realize a part of the processing of the combined data transfer units 121 and 121a by a computer.
  • the computer includes a CPU (Central Processing Unit) 200, a storage device 201, and an interface device (hereinafter, abbreviated as I / F) 202.
  • a program for realizing the packet processing method of the present invention is stored in the storage device 201.
  • the CPU 200 executes the processes described in the second embodiment and the fourth embodiment according to the program stored in the storage device.
  • the present invention can be applied to a technique for performing protocol processing, transfer processing, etc. of communication data.
  • 100 ... line correspondence unit, 114 ... packet processing unit, 115 ... data memory, 116 ... data processing unit, 117 ... reception processing unit, 118 ... reception buffer, 119 ... coupling threshold control unit, 120 ... data coupling unit, 121, 121a, 123, 123a ... Combined data transfer unit, 122, 122a ... Transfer management unit, 124 ... Control register, 1210, 1210a, 1230, 1230a ... Descriptor, 1211, 1211a ... DMA controller.

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Abstract

データブロックを元の複数のデータに復元する処理に必要となるハードウェアの規模を小さくし、かつ高い受信性能を実現する。　パケット処理装置は、通信回線から受信したパケットの処理を行って処理結果のデータを出力するパケット処理部１１４と、パケット処理部１１４から出力された複数のデータを連結してデータブロックを生成するデータ結合部１２０と、データ結合部１２０によって生成されたデータブロックをデータ用メモリ１１５にＤＭＡ転送する結合データ転送部１２１とを備える。結合データ転送部１２１は、データブロック内の各データの先頭の、データ用メモリ１１５上におけるアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタ１２１０に書き込む。

Description

パケット処理装置およびパケット処理方法
　本発明は、パケット処理装置およびパケット処理方法に係り、特に、通信システムの中で、パケットデータの転送処理を行うパケット処理装置およびパケット処理方法に関するものである。
　図３５は従来のパケット処理装置の構成を示すブロック図である。パケット処理装置は、通信回線からパケットを受信する回線対応部１００と、通信回線から受信したパケットが格納されるパケットメモリ１０１と、通信回線から受信したパケットをパケットメモリ１０１に転送するパケット転送部１０２と、パケットメモリ１０１からパケットを読み出す受信処理部１０３と、パケットに対してプロトコル処理を行うプロトコル処理部１０４とを備えている。
　このパケット処理装置では、通信回線（不図示）と接続された回線対応部１００へのパケットの到着を契機として、パケット転送部１０２がＤＭＡ（Direct Memory Access）を用いたデータ転送を行い、到着したパケットをパケットメモリ１０１に格納する。同時に、パケット転送部１０２は、パケットを受信したことをパケット処理装置のプロセッサ（不図示）に通知するためにハードウェア割り込みを発生させ、受信処理部１０３の起動要求を行う。
　パケット転送部１０２は、パケット処理装置のプロセッサが実行するソフトウェアによって構築されるデータ構造体であるディスクリプタ１０２０と、ハードウェアであるＤＭＡコントローラ１０２１とから構成される。図３６はディスクリプタ１０２０の概要を説明する図である。
　図３６の例では、パケットメモリ１０１にＮ個のパケットが格納される場合を示している。この場合、パケット処理装置のプロセッサは、Ｎ個のパケットの各々に対応するアドレスやフラグをディスクリプタ１０２０に設定する。プロセッサは、受信したパケットをパケットメモリ１０１へ書き込む際の先頭アドレスＡ＃１～Ａ＃Ｎをディスクリプタ１０２０に予め設定しておく。通常、同時に設定できるアドレスの数は予め決まっており、使用されるアドレスの順番も決まっている。
　プロセッサは、設定したアドレスＡ＃１～Ａ＃Ｎが有効か否かを示すフラグＡＦ＃１～ＡＦ＃Ｎのセット／リセットをディスクリプタ１０２０に対して行う。アドレスＡ＃１～Ａ＃Ｎの設定後、プロセッサがフラグＡＦ＃１～ＡＦ＃Ｎを有効にすると、パケットメモリ１０１へのパケットの書き込みが可能となる。
　また、ディスクリプタ１０２０には、設定されたアドレスＡ＃１～Ａ＃Ｎへのパケットの書き込みが完了したか否かを示す受信完了フラグＷＦ＃１～ＷＦ＃Ｎと、設定されたアドレスＡ＃１～Ａ＃Ｎへの書き込みが行われたパケットのパケット長を示す受信データサイズＬ＃１～Ｌ＃Ｎとが設定される。
　図３７はＤＭＡコントローラ１０２１の動作を説明するフローチャートである。最初に、ＤＭＡコントローラ１０２１は、ディスクリプタ１０２０の読出および書込の順を示す変数ｎを１に初期化し（図３７ステップＳ１００）、ｎ＝１番目のフラグＡＦ＃１をディスクリプタ１０２０から読み出す（図３７ステップＳ１０１）。
　ＤＭＡコントローラ１０２１は、先頭アドレスが有効であることをフラグＡＦ＃１が示している場合（図３７ステップＳ１０２においてｙｅｓ）、ｎ＝１番目の先頭アドレスＡ＃１をディスクリプタ１０２０から読み出し（図３７ステップＳ１０３）、対応するｎ＝１番目のパケットをパケットメモリ１０１の先頭アドレスＡ＃１から始まる領域に書き込む（図３７ステップＳ１０４）。
　パケットの書き込み完了後、ＤＭＡコントローラ１０２１は、ｎ＝１番目のパケットのパケット長を示す受信データサイズＬ＃１と、パケットの書き込みが完了したことを示す受信完了フラグＷＦ＃１とをディスクリプタ１０２０に書き込む（図３７ステップＳ１０５）。
　また、パケットの書き込みが完了したことをパケット処理装置のプロセッサ（不図示）に通知するためにハードウェア割り込みを発生させ、受信処理部１０３の起動要求を行う。
　そして、ＤＭＡコントローラ１０２１は、変数ｎがＮと等しいかどうかを判定する（図３７ステップＳ１０６）。ＤＭＡコントローラ１０２１は、変数ｎがＮに達していない場合（ステップＳ１０６においてｎｏ）、変数ｎを１増やし（図３７ステップＳ１０７）、ステップＳ１０１に戻る。また、ＤＭＡコントローラ１０２１は、変数ｎがＮに達した場合（ステップＳ１０６においてｙｅｓ）、ステップＳ１００に戻る。こうして、Ｎ個のパケットが順番にパケットメモリ１０１に転送される。
　次に、起動した受信処理部１０３は、パケットメモリ１０１に転送された受信パケットをプロトコル処理部１０４へ受渡す。同時に、受信処理部１０３は、プロトコル処理部１０４へ受け渡したパケットメモリ分を補充するために、パケット処理装置が持つメモリから新たなパケットメモリ１０１の領域を確保する。
　受信パケットが受け渡されたプロトコル処理部１０４は、必要なプロトコル処理が終了するとパケットメモリ１０１の領域を解放する。
　以上のような一般的な受信処理では、特に、小さいパケットが高頻度に到着した場合、ハードウェアの割り込みの数が増大するために、パケット処理装置のプロセッサが高負荷となり、受信性能が低下することが知られている。また、ＤＭＡ転送が起動される回数が増加するために、ＤＭＡ転送制御に伴うオーバーヘッドのために受信性能が低下することが知られている。
　このような問題に対処するために、回線対応部において設定された閾値に達するまで、複数の小さいパケットを１つの大きな結合パケットに纏め、結合パケットのサイズが閾値に到達することを契機として、一括してパケットメモリへ結合パケットをＤＭＡ転送する技術が提案されている（特許文献１参照）。
　このような、複数の小さなパケットを１つの結合パケットに纏めて転送するＤＭＡ転送方式（以降、纏めＤＭＡ転送）を用いることにより、パケット処理装置に小さなパケットが到着した場合でも、ハードウェア割り込みの回数を減少させることができ、またＤＭＡ転送のオーバーヘッドを削減することができるので、高速な受信処理を行うことができる。
　図３８は特許文献１に開示された従来のパケット処理装置の構成を示すブロック図である。このパケット処理装置は、回線対応部１００と、パケットメモリ１０１と、結合パケット転送部１０２ａと、受信処理部１０３と、プロトコル処理部１０４と、受信バッファ１０５と、パケット結合部１０６と、結合閾値制御部１０７とを備えている。
　図３８に示したパケット処理装置では、パケット結合部１０６は、回線対応部１００において受信されたパケットをパケット結合用の受信バッファ１０５に転送する。このとき、パケット結合部１０６は、回線対応部１００において受信されたパケットと受信バッファ１０５中に既に格納されているパケットとが結合され、１つの結合パケットになるように、パケットを受信バッファ１０５に格納する。そして、パケット結合部１０６は、受信バッファ１０５中の結合パケットの大きさが、結合閾値制御部１０７にあらかじめ設定された閾値を超えると、結合パケットのパケットメモリ１０１への転送要求を発行する。
　図３５の場合と同様に、結合パケット転送部１０２ａは、ディスクリプタ１０２０ａと、ＤＭＡコントローラ１０２１ａとから構成される。図３９はディスクリプタ１０２０ａの概要を説明する図である。図３９の例では、パケットメモリ１０１にＮ個の結合パケットが格納される場合を示している。この場合、パケット処理装置のプロセッサは、Ｎ個の結合パケットの各々に対応するアドレスやフラグをディスクリプタ１０２０ａに設定する。
　プロセッサは、結合パケットをパケットメモリ１０１へ書き込む際の先頭アドレスＡＤ＃１～ＡＤ＃Ｎをディスクリプタ１０２０ａに予め設定しておく。通常、同時に設定できるアドレスの数は予め決まっており、使用されるアドレスの順番も決まっている。
　プロセッサは、設定したアドレスＡＤ＃１～ＡＤ＃Ｎが有効か否かを示すフラグＡＤＦ＃１～ＡＤＦ＃Ｎのセット／リセットをディスクリプタ１０２０ａに対して行う。アドレスＡＤ＃１～ＡＤ＃Ｎの設定後、プロセッサがフラグＡＤＦ＃１～ＡＤＦ＃Ｎを有効にすると、パケットメモリ１０１への結合パケットの書き込みが可能となる。
　また、ディスクリプタ１０２０ａには、設定されたアドレスＡＤ＃１～ＡＤ＃Ｎへの結合パケットの書き込みが完了したか否かを示す受信完了フラグＷＤＦ＃１～ＷＤＦ＃Ｎと、設定されたアドレスＡ＃１～Ａ＃Ｎへの書き込みが行われた結合パケットの長さ（結合したパケットのパケット長の合計値）を示す受信データサイズＬＤ＃１～ＬＤ＃Ｎとが設定される。
　図４０はＤＭＡコントローラ１０２１ａの動作を説明するフローチャートである。最初に、ＤＭＡコントローラ１０２１ａは、ディスクリプタ１０２０ａの読出および書込の順を示す変数ｎを１に初期化し（図４０ステップＳ２００）、ｎ＝１番目のフラグＡＤＦ＃１をディスクリプタ１０２０ａから読み出す（図４０ステップＳ２０１）。
　ＤＭＡコントローラ１０２１ａは、先頭アドレスが有効であることをフラグＡＤＦ＃１が示している場合（図４０ステップＳ２０２においてｙｅｓ）、ｎ＝１番目の先頭アドレスＡＤ＃１をディスクリプタ１０２０ａから読み出し（図４０ステップＳ２０３）、対応するｎ＝１番目の結合パケットをパケットメモリ１０１の先頭アドレスＡＤ＃１から始まる領域に書き込む（図４０ステップＳ２０４）。
　結合パケットの書き込み完了後、ＤＭＡコントローラ１０２１ａは、ｎ＝１番目の結合パケットの長さを示す受信データサイズＬＤ＃１と、結合パケットの書き込みが完了したことを示す受信完了フラグＷＤＦ＃１とをディスクリプタ１０２０ａに書き込む（図４０ステップＳ２０５）。
　また、結合パケットの書き込みが完了したことをパケット処理装置のプロセッサ（不図示）に通知するためにハードウェア割り込みを発生させ、受信処理部１０３の起動要求を行う。
　そして、ＤＭＡコントローラ１０２１ａは、変数ｎがＮと等しいかどうかを判定する（図４０ステップＳ２０６）。ＤＭＡコントローラ１０２１ａは、変数ｎがＮに達していない場合（ステップＳ２０６においてｎｏ）、変数ｎを１増やし（図４０ステップＳ２０７）、ステップＳ２０１に戻る。また、ＤＭＡコントローラ１０２１ａは、変数ｎがＮに達した場合（ステップＳ２０６においてｙｅｓ）、ステップＳ２００に戻る。こうして、Ｎ個の結合パケットが順番にパケットメモリ１０１に転送される。
　結合パケット転送部１０２ａ（ＤＭＡコントローラ１０２１ａ）からの起動要求に応じて起動した受信処理部１０３は、パケットメモリ１０１に転送された結合パケットをプロトコル処理部１０４へと渡す。
　図３８に示した構成によって、受信処理の起動要求が、複数のパケットが結合した結合パケットが転送される度に行われるようになるため、受信処理部１０３の起動回数が減少し、パケット処理装置のプロセッサの負荷が軽減される。また、ＤＭＡ転送制御の回数も減少するためにオーバーヘッドの割合が低くなり、高い受信性能を発揮することが可能となる。
　ただし、図３８に示した構成では、結合パケットをプロトコル処理部１０４において元の複数のパケットに復元する必要がある。この復元処理をプロトコル処理部１０４のハードウェアで実現しようとすると、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６からプロトコル処理部１０４に通知する手段が必要となり、そのためにパケット結合部１０６等のハードウェアの規模が大きくなるという課題がある。また、復元処理に必要な情報をパケットメモリ１０１等に保持しておく必要がある。
　また、復元処理を受信処理部１０３等のソフトウェアで実現することも可能であるが、上記と同様に、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から受信処理部１０３に通知する手段が必要となり、そのためにパケット結合部１０６等のハードウェアの規模が大きくなるという課題がある。また、ソフトウェアで復元処理を行うため、ソフトウェアによる処理が増加し、プロセッサの負荷が上がり、その結果として、纏めＤＭＡ転送による受信性能の向上が抑制されるという課題もある。
　図４１はパケット処理装置の別の構成を示すブロック図である。このパケット処理装置は、図３８のパケット処理装置の受信処理部１０３とプロトコル処理部１０４との間に、結合パケットを元の複数のパケットに復元する結合パケット分離部１０８を挿入したものである。
　パケットの復元処理をプロトコル処理部１０４のハードウェアで実現する場合と同様に、結合パケット分離部１０８をハードウェアで実現しようとすると、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から結合パケット分離部１０８まで通知する手段が必要となり、そのためにパケット結合部１０６等のハードウェアの規模が大きくなるという課題がある。
　また、結合パケット分離部１０８をソフトウェアで実現することも可能であるが、上記と同様に、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から結合パケット分離部１０８に通知する手段が必要となり、そのためにパケット結合部１０６等のハードウェアの規模が大きくなるという課題がある。また、ソフトウェアで復元処理を行うため、ソフトウェアによる処理が増加し、プロセッサの負荷が上がり、その結果として、纏めＤＭＡ転送による受信性能の向上が抑制されるという課題もある。
　図４２はパケット処理装置の別の構成を示すブロック図である。このパケット処理装置は、図４１のパケット処理装置において、通信回線から受信したパケットの処理を行って処理結果のデータを出力するパケット処理部１１４を設け、パケットメモリ１０１と結合パケット転送部１０２ａと受信処理部１０３とプロトコル処理部１０４と受信バッファ１０５とパケット結合部１０６と結合パケット分離部１０８とを、それぞれパケットから抽出したデータのためのデータ用メモリ１１５と結合データ転送部１０２ｂと受信処理部１１７とデータ処理部１１６と受信バッファ１１８とデータ結合部１２０と結合データ分離部１０８ｂに置き換えたものである。
　データ結合部１２０は、パケット処理部１１４が出力したデータをデータ結合用の受信バッファ１１８に転送する。このとき、データ結合部１２０は、パケット処理部１１４が出力したデータと受信バッファ１１８中に既に格納されているデータとを連結して１つのデータブロックになるように、データを受信バッファ１１８に格納する。
　結合データ転送部１０２ｂは、データ結合部１２０によって生成されたデータブロックをデータ用メモリ１１５にＤＭＡ転送する。
　受信処理部１１７は、データ用メモリ１１５に転送されたデータブロックを結合データ分離部１０８ｂへ受渡す。結合データ分離部１０８ｂは、データブロックを元の複数のデータに復元する。データ処理部１１６は、結合データ分離部１０８ｂによって復元されたデータに必要な処理を施す。
　図４２に示した構成では、結合したデータを結合データ分離部１０８ｂにおいて元の複数のデータに復元する必要がある。この復元処理を結合データ分離部１０８ｂのハードウェアで実現しようとすると、復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ結合部１２０から結合データ分離部１０８ｂに通知する手段が必要となり、そのためにデータ結合部１２０等のハードウェアの規模が大きくなるという課題がある。また、複数のデータブロック（転送単位）分に対応する情報（データ毎のサイズ等）をデータ用メモリ１１５等に保持しておく必要がある。
　また、結合データ分離部１０８ｂをソフトウェアで実現することも可能であるが、データ結合を行わない場合よりもソフトウエアの処理が増えるという課題がある。
　図４３はパケット処理装置の別の構成を示すブロック図である。このパケット処理装置は、図３８、図４１のパケット処理装置の結合パケット転送部１０２ａの代わりに、ソフトウェアによる結合パケット書き込み部１０９を設けたものである。ＤＭＡ転送を用いないパケット処理装置においても、ソフトウェアにより複数のパケットを纏めてパケットメモリ１０１に書き込むこと（以降、纏め書き込み）によりパケットメモリ１０１への書き込みの実効スループットが向上する場合（パケットメモリ１０１がＤＲＡＭで構成されている場合等）がある。このように、纏め書き込みを行うパケット処理装置においても、結合パケットを元の複数のパケットに復元する際に上記と同様の問題がある。
　また、図４３の処理の全て（パケットメモリ１０１内と回線対応部１００内のハードウェア処理を除く）をソフトウェアで行う場合、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケットメモリ１０１等に保存する必要があり、纏め書き込みを行わない場合と比較して、パケットメモリ１０１等の容量（書き込み可能なビット数）を大きくする必要があるという課題が有る。
特許第４４６８３３２号公報
　本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ハードウェアによる纏めＤＭＡ転送、もしくはソフトウェアによる纏め書き込みを用いるパケット処理装置において、複数のデータが結合したデータブロックを元の複数のデータに復元する処理に必要となるハードウェアの規模を小さくし、かつ纏めＤＭＡ転送もしくは纏め書き込みの効果による高い受信性能を実現することが可能となる技術を提供することにある。
　本発明のパケット処理装置は、通信回線から受信したパケットの処理を行って処理結果のデータを出力するように構成されたパケット処理部と、前記パケット処理部から出力された複数のデータを連結してデータブロックを生成するように構成されたデータ結合部と、前記パケット処理部から出力されたデータを格納するように構成されたデータ用メモリと、前記データ結合部によって生成されたデータブロックを前記データ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込むように構成された結合データ転送部とを備え、前記結合データ転送部は、前記データブロック内の各データの先頭の、前記データ用メモリ上におけるアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込むことを特徴とするものである。
　また、本発明のパケット処理装置は、通信回線から受信したパケットの処理を行って処理結果のデータを出力するように構成されたパケット処理部と、前記パケット処理部から出力された複数のデータを連結してデータブロックを生成するように構成されたデータ結合部と、前記パケット処理部から出力されたデータを格納するように構成されたデータ用メモリと、前記データ結合部によって生成されたデータブロックを前記データ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込むように構成された結合データ転送部とを備え、前記結合データ転送部は、前記データブロック内の各データの先頭の、前記データ用メモリ上におけるアドレスを決定し、このアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込み、前記データブロックを前記データ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込むことを特徴とするものである。
　また、本発明のパケット処理装置の１構成例において、前記結合データ転送部は、前記データブロック内の各データのデータ長を示す受信データサイズの情報を前記ディスクリプタに書き込むことを特徴とするものである。
　また、本発明のパケット処理装置の１構成例は、前記データ用メモリに格納されたデータを読み出す処理部をさらに備え、前記処理部は、前記ディスクリプタに書き込まれた情報に基づいて前記データ用メモリからデータを読み出して処理を施すことを特徴とするものである。
　また、本発明のパケット処理方法は、通信回線から受信したパケットの処理を行って処理結果のデータを出力する第１のステップと、前記第１のステップで得られた複数のデータを連結してデータブロックを生成する第２のステップと、前記第１のステップで得られたデータに対して処理を施す処理部がデータの読み出しを行うデータ用メモリに対して、前記データブロックをＤＭＡ転送するか、またはプロセッサによって書き込む第３のステップと、前記データブロック内の各データの先頭の、前記データ用メモリ上におけるアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込む第４のステップとを含むことを特徴とするものである。
　また、本発明のパケット処理方法は、通信回線から受信したパケットの処理を行って処理結果のデータを出力する第１のステップと、前記第１のステップで得られた複数のデータを連結してデータブロックを生成する第２のステップと、前記第１のステップで得られたデータに対して処理を施す処理部がデータの読み出しを行うデータ用メモリに対して、前記データブロック内の各データの先頭の、前記データ用メモリ上におけるアドレスを決定する第３のステップと、前記アドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込む第４のステップと、前記データブロックを前記データ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込む第５のステップとを含むことを特徴とするものである。
　本発明によれば、結合データ転送部は、データ結合部によって生成されたデータブロックをデータ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込み、データブロック内の各データの先頭の、データ用メモリ上におけるアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込む。本発明の結合データ転送部を備えたパケット処理装置によれば、従来技術の構成と比較して、複数のデータが結合したデータブロックを元の複数のデータに復元する処理に必要となるハードウェアの規模を小さくすることができ、かつ纏めＤＭＡ転送もしくは纏め書き込みの効果による高い受信性能を実現することが可能となる。
　また、本発明では、結合データ転送部が、データブロック内の各データの先頭の、データ用メモリ上におけるアドレスを決定し、このアドレスの情報をディスクリプタに書き込むことにより、従来技術の構成と比較して、データ用メモリ内に確保が必要なデータブロック用のバッファ領域のサイズを小さくすることができる。
　なお、従来の図４２の構成で、複数のデータが結合したデータブロックを元の複数のデータに復元する処理をソフトウエアで実装した場合と比較すると、本発明の構成で複数のデータが結合したデータブロックを元の複数のデータに復元する処理をハードウエアで行う場合、１データの処理に必要となるプロセッサの処理が軽くなるため、受信性能が向上する（単位時間に処理できるデータの数が増加する）という効果がある。また、１データの処理に必要となるプロセッサの消費電力が小さくなるという効果もある。
図１は、本発明の第１の参考例に係るパケット処理装置の構成を示すブロック図である。 図２は、本発明の第１の参考例に係るパケット処理装置のディスクリプタの概要を説明する図である。 図３は、本発明の第１の参考例に係るパケット処理装置の転送管理部の動作を説明するフローチャートである。 図４は、本発明の第１の参考例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図５は、本発明の第１の参考例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図６は、本発明の第１の参考例に係るパケット処理装置の受信処理部の動作を説明するフローチャートである。 図７は、本発明の第２の参考例に係るパケット処理装置の構成を示すブロック図である。 図８は、本発明の第２の参考例に係るパケット処理装置のディスクリプタの概要を説明する図である。 図９は、本発明の第２の参考例に係るパケット処理装置の結合パケット転送部の動作を説明するフローチャートである。 図１０は、本発明の第２の参考例に係るパケット処理装置の結合パケット転送部の動作を説明するフローチャートである。 図１１は、本発明の第１の実施例に係るパケット処理装置の構成を示すブロック図である。 図１２は、本発明の第１の実施例に係るパケット処理装置の転送管理部の動作を説明するフローチャートである。 図１３は、本発明の第１の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図１４は、本発明の第１の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図１５は、本発明の第１の実施例に係るパケット処理装置の受信処理部の動作を説明するフローチャートである。 図１６は、本発明の第２の実施例に係るパケット処理装置の構成を示すブロック図である。 図１７は、本発明の第２の実施例に係るパケット処理装置の結合データ転送部の動作を説明するフローチャートである。 図１８は、本発明の第２の実施例に係るパケット処理装置の結合データ転送部の動作を説明するフローチャートである。 図１９は、本発明の第３の実施例に係るパケット処理装置の構成を示すブロック図である。 図２０は、本発明の第３の実施例に係るパケット処理装置のディスクリプタの概要を説明する図である。 図２１は、本発明の第３の実施例に係るパケット処理装置の転送管理部の動作を説明するフローチャートである。 図２２は、本発明の第３の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図２３は、本発明の第３の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図２４は、本発明の第３の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図２５は、本発明の第３の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図２６は、本発明の第３の実施例に係るパケット処理装置の受信処理部の動作を説明するフローチャートである。 図２７は、本発明の第３の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図２８は、本発明の第４の実施例に係るパケット処理装置の構成を示すブロック図である。 図２９は、本発明の第４の実施例に係るパケット処理装置の結合データ転送部の動作を説明するフローチャートである。 図３０は、本発明の第４の実施例に係るパケット処理装置の結合データ転送部の動作を説明するフローチャートである。 図３１は、本発明の第４の実施例に係るパケット処理装置の結合データ転送部の動作を説明するフローチャートである。 図３２は、本発明の第４の実施例に係るパケット処理装置の結合データ転送部の動作を説明するフローチャートである。 図３３は、本発明の第４の実施例に係るパケット処理装置の結合データ転送部の動作を説明するフローチャートである。 図３４は、本発明の第１～第４の実施例に係るパケット処理装置を実現するコンピュータの構成例を示すブロック図である。 図３５は、従来のパケット処理装置の構成を示すブロック図である。 図３６は、図３５のパケット処理装置のディスクリプタの概要を説明する図である。 図３７は、図３５のパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図３８は、従来のパケット処理装置の別の構成を示すブロック図である。 図３９は、図３８のパケット処理装置のディスクリプタの概要を説明する図である。 図４０は、図３８のパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図４１は、従来のパケット処理装置の別の構成を示すブロック図である。 図４２は、従来のパケット処理装置の別の構成を示すブロック図である。 図４３は、従来のパケット処理装置の別の構成を示すブロック図である。
［第１の参考例］
　以下、本発明の基礎となる参考例について説明する。なお、参考例および実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。図１は、本発明の第１の参考例に係るパケット処理装置の構成を示すブロック図である。
　図１のパケット処理装置は、図３８の構成と同様に、通信回線（不図示）と接続され、通信回線からデータを受信する回線対応部１００と、通信回線から受信したパケットが格納されるパケットメモリ１０１と、パケットメモリ１０１に格納されたパケットをプロトコル処理部１０４へ渡す受信処理部１０３と、パケットのプロトコル処理を行うプロトコル処理部１０４と、パケット結合用の受信バッファ１０５と、結合パケットの大きさを規制する閾値があらかじめ設定された結合閾値制御部１０７と、通信回線から受信した複数のパケットを受信バッファ１０５において連結して１つの結合パケットを生成するパケット結合部１１０と、パケット結合部１１０によって生成された結合パケットをパケットメモリ１０１にＤＭＡ転送する結合パケット転送部１１１と、予め定められたメモリ上のデータ領域であるディスクリプタ１１１０の初期設定を行う転送管理部１１２とから構成される。なお、転送管理部１１２については、受信処理部１０３の一部として構成しても良い。
　このうち、回線対応部１００とパケット結合用の受信バッファ１０５と結合閾値制御部１０７とは、図３８の構成と同等である。
　パケット結合部１１０は、回線対応部１００において受信されたパケットをパケット結合用の受信バッファ１０５に転送する。このとき、パケット結合部１１０は、回線対応部１００において受信されたパケットと受信バッファ１０５中に既に格納されているパケットとを連結して１つの結合パケットになるように、パケットを受信バッファ１０５に格納する。そして、パケット結合部１１０は、受信バッファ１０５中の結合パケットの大きさが、結合閾値制御部１０７に設定された閾値を超えると、結合パケットのパケットメモリ１０１への転送要求を発行する。
　なお、パケット結合部１１０は、受信バッファ１０５中の結合パケットの大きさが閾値を超える前に、タイムアウト（パケット間の受信間隔が予め定められた期間を超えた場合等）が発生した場合に、転送要求を発行するようにしてもよい。
　さらに、パケット結合部１１０は、受信バッファ１０５において結合したパケットの数と各パケットのサイズとを記録し、結合パケットの転送要求を発行する際に、結合したパケットの数と各パケットのサイズとを結合パケット転送部１１１に対して通知する。
　結合パケット転送部１１１は、ＤＭＡコントローラ１１１１から構成される。結合パケット転送部１１１は、結合パケットを１度のＤＭＡ転送により、パケットメモリ１０１に転送し、ハードウェア割り込みを発生させて受信処理部１０３の起動要求を発行する。
　なお、パケット処理装置のプロセッサ（不図示）へのハードウェア割り込みの発生を行わないようにしてもよい。
　また、結合パケット転送部１１１は、パケット結合部１１０から通知された、結合したパケットの数と各パケットのサイズの情報を用いて、転送管理部１１２（プロセッサが実行するソフトウェア）がパケット毎に用意したディスクリプタ１１１０にサイズ等を書き込む。ディスクリプタ１１１０の構成と結合パケット転送部１１１の動作の詳細については後述する。
　受信処理部１０３は、起動要求を検知すると、パケット毎に用意されているディスクリプタ１１１０に書き込まれているアドレス情報とサイズの情報とに基づいてパケットメモリ１０１内のパケットを読み出してプロトコル処理部１０４へ渡す。この受信処理部１０３の動作は、図３５の構成の動作と同等である。
　プロトコル処理部１０４は、受信処理部１０３から受け取ったパケットに対して必要なプロトコル処理を行う。そして、プロトコル処理部１０４は、必要なプロトコル処理が終了すると、受信処理部１０３から渡されたパケットが格納されていたパケットメモリ１０１の領域を解放する。このプロトコル処理部１０４の動作は、図３５の構成の動作と同等である。
　必要なプロトコル処理が終了し、受信処理部１０３から渡されたパケットが格納されていたパケットメモリ１０１の領域が開放されたことをもって、後述する図６のＳ５０３における処理終了と判断する。
　なお、受信処理部１０３とプロトコル処理部１０４と転送管理部１１２とは、汎用のパーソナルコンピュータやワークステーション上で動作するソフトウェアで実現することもできるし、プログラムと協調して動作するＦＰＧＡ（Field Programmable Gate Array）等のハードウェアで実現することも可能である。
　パケットメモリ１０１は、パーソナルコンピュータ、通信機器あるいは通信ボード上のメモリとして構成可能である。
　回線対応部１００と結合閾値制御部１０７とパケット結合部１１０とは、通信機器あるいは通信ボード上のＦＰＧＡ等により構成可能である。
　受信バッファ１０５は、通信機器あるいは通信ボード上のＦＰＧＡ等が持つ記憶領域や、ＦＩＦＯ（First In,First Out）等の記憶回路により構成可能である。
　図２に本実施例の結合パケット転送部１１１が使用するディスクリプタ１１１０の構成例を示す。一般的に、受信処理用のパケットメモリ１０１のアドレス等を記録するデータ構造体がディスクリプタ１１１０と呼ばれている。図２の例では、パケットメモリ１０１にＮ個のパケットが格納される場合を示している。
　図２のディスクリプタ１１１０は、受信したパケットの書き込み先の先頭アドレスＡ＃１～Ａ＃Ｎと、先頭アドレスＡ＃１～Ａ＃Ｎが有効か否かを示す有効フラグＡＦ＃１～ＡＦ＃Ｎと、先頭アドレスＡ＃１～Ａ＃Ｎへの書き込みが行われたパケットのパケット長を示す受信データサイズＬ＃１～Ｌ＃Ｎと、先頭アドレスＡ＃１～Ａ＃Ｎへのパケットの書き込みが完了したか否かを示す受信完了フラグＷＦ＃１～ＷＦ＃Ｎとを、複数（Ｎ組）書き込み可能なデータ構造体となっている。このディスクリプタ１１１０の構成は、図３５の構成で一般的に用いられている受信処理用のディスクリプタ１０２０の構成と同等である。
　ディスクリプタ１１１０は、実体としては、パケットメモリ１０１と同様に、パーソナルコンピュータ、通信機器あるいは通信ボード上のメモリ内に配置される。
　なお、ディスクリプタ１１１０をパケットメモリ１０１と同じメモリ内に配置することも可能であるが、その場合、どちらの用途に使用するのかをメモリ内のアドレスにより分けることができる。
　ここで、従来のディスクリプタ１０２０を用いた従来のＤＭＡ転送の動作例を、図３６と図３７を用いて再度詳細に説明する。
　まず、パケット処理装置のプロセッサは、パケットの書き込み先の先頭アドレスＡ＃１～Ａ＃Ｎを決定してディスクリプタ１０２０に書き込み、さらに、その先頭アドレスＡ＃１～Ａ＃Ｎが有効か否かを示す有効フラグＡＦ＃１～ＡＦ＃Ｎを「無効」から「有効」に書き換える。
　なお、ディスクリプタ１０２０には、先頭アドレスの情報等を書き込む領域がＮ組あるが、書き込む順番は予め決められている。例えば図３６の例では、プロセッサは、１番目の先頭アドレスＡ＃１、２番目の先頭アドレスＡ＃２、・・・・、Ｎ番目の先頭アドレスＡ＃Ｎと順番に書き込む。
　一通り書き込んだ後に、再び１番目のパケットの転送が可能になったときには、１番目の先頭アドレスＡ＃１から順番にディスクリプタ１０２０に書き込むようにすればよい。先頭アドレスＡ＃ｎ（ｎは１～Ｎ）の書き込みが可能か否かは、例えば先頭アドレスＡ＃ｎに対応する有効フラグＡＦ＃ｎが「無効」であれば可能と判断すればよい。
　次に、ＤＭＡコントローラ１０２１は、ディスクリプタ１０２０の有効フラグＡＦ＃ｎを確認して、先頭アドレスＡ＃ｎが「有効」であることを有効フラグＡＦ＃ｎが示している場合（図３７ステップＳ１０２においてｙｅｓ）、先頭アドレスＡ＃ｎをディスクリプタ１０２０から読み出し（図３７ステップＳ１０３）、対応するｎ番目のパケットをパケットメモリ１０１の先頭アドレスＡ＃ｎから始まる領域に書き込む（図３７ステップＳ１０４）。
　このＤＭＡ転送完了後、ＤＭＡコントローラ１０２１は、ｎ番目のパケットのパケット長を示す受信データサイズＬ＃ｎをディスクリプタ１０２０に書き込むと共に、ディスクリプタ１０２０に設定されている、ｎ番目のパケットの書き込みが完了したことを示す受信完了フラグＷＦ＃ｎを「未了」から「完了」に書き換える（図３７ステップＳ１０５）。
　上記のとおりディスクリプタ１０２０には、有効フラグＡＦ＃１～ＡＦ＃Ｎの領域がＮ個（組）あるが、有効フラグＡＦ＃１～ＡＦ＃Ｎを確認する順番は予め決められている。例えば、図３６、図３７の例では、ＤＭＡコントローラ１０２１は、１番目の有効フラグＡＦ＃１、２番目の有効フラグＡＦ＃２、・・・・、Ｎ番目の有効フラグＡＦ＃Ｎと順番に確認する。一通り確認が終わった後には、再び１番目の有効フラグＡＦ＃１から順番に確認する。
　ディスクリプタ１０２０には、受信データサイズＬ＃１～Ｌ＃Ｎと受信完了フラグＷＦ＃１～ＷＦ＃Ｎとを書き込む領域もＮ組用意されている。ＤＭＡコントローラ１０２１は、ｎ番目の先頭アドレスＡ＃ｎが「有効」であることが確認されたｎ番目の有効フラグＡＦ＃ｎに対応する番号の領域に、受信データサイズＬ＃ｎと受信完了フラグＷＦ＃ｎとを書き込む。
　次に、パケット処理装置のプロセッサは、定期的にディスクリプタ１０２０の受信完了フラグＷＦ＃ｎを確認して、受信完了フラグＷＦ＃ｎが「完了」を示している場合には、対応するｎ番目の先頭アドレスＡ＃ｎの情報と受信データサイズＬ＃ｎの情報とを用いて、パケットメモリ１０１からｎ番目のパケットを読み出し、必要な処理（例えばプロトコル処理）を行う。
　そして、プロセッサは、処理が終わったｎ番目のパケットに対応する、ディスクリプタ１０２０のｎ番目の有効フラグＡＦ＃ｎを「有効」から「無効」に書き換えると共に、ディスクリプタ１０２０のｎ番目の受信完了フラグＷＦ＃ｎを「完了」から「未了」に書き換える。
　ディスクリプタ１０２０には、受信完了フラグＷＦ＃１～ＷＦ＃Ｎの領域がＮ個（組）あるが、受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認する順番は予め決められている。例えば、図３６、図３７の例では、プロセッサは、１番目の受信完了フラグＷＦ＃１、２番目の受信完了フラグＷＦ＃２、・・・・、Ｎ番目の受信完了フラグＷＦ＃Ｎと順番に確認する。一通り確認が終わった後には、再び１番目の受信完了フラグＷＦ＃１から順番に確認する。
　なお、上記の動作でＤＭＡコントローラ１０２１がＤＭＡ転送完了後にプロセッサに対して割り込み処理要求を行うようにし、プロセッサが定期的に受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認する代わりに、プロセッサがＤＭＡコントローラ１０２１からの割り込み処理要求を受信したときに受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認するようにしてもよい。
　次に、図２の構成のディスクリプタ１１１０を用いた本実施例の動作例を図１～図６を用いて説明する。図３は転送管理部１１２の動作を説明するフローチャート、図４、図５はＤＭＡコントローラ１１１１の動作を説明するフローチャート、図６は受信処理部１０３の動作を説明するフローチャートである。
　最初に、転送管理部１１２（プロセッサが実行するソフトウェア）は、パケット処理装置の初期設定として、Ｎ個の各パケットの先頭データの、パケットメモリ１０１上におけるアドレス、すなわち各パケットの書き込み先の先頭アドレスＡ＃ｎ（ｎは１～Ｎ）を決定してディスクリプタ１０２０に書き込む（図３ステップＳ３００）。さらに、転送管理部１１２は、その先頭アドレスＡ＃ｎが有効か否かを示す有効フラグＡＦ＃ｎを「無効」から「有効」に書き換える（図３ステップＳ３０１）。
　ディスクリプタ１１１０には、先頭アドレスの情報等を書き込む領域がＮ組用意されているが、書き込む順番は予め決められている。例えば図２の例では、転送管理部１１２は、１番目の先頭アドレスＡ＃１、２番目の先頭アドレスＡ＃２、・・・・、Ｎ番目の先頭アドレスＡ＃Ｎと順番に書き込む。
　一通り書き込んだ後に、再び１番目のパケットの転送が可能になったときには、１番目の先頭アドレスＡ＃１から順番にディスクリプタ１１１０に書き込むようにすればよい。先頭アドレスＡ＃ｎの書き込みが可能か否かは、例えば先頭アドレスＡ＃ｎに対応する有効フラグＡＦ＃ｎが「無効」であれば可能と判断すればよい。なお、この動作は従来技術と同等である。
　最初に、結合パケット転送部１１１内のＤＭＡコントローラ１１１１は、ディスクリプタ１１１０の読出および書込の順を示す変数ｎを１に初期化する（図４ステップＳ４００）。
　そして、ＤＭＡコントローラ１１１１は、パケット結合部１１０から転送要求が発行されると、ディスクリプタ１１１０のｎ番目の有効フラグＡＦ＃ｎを確認する（図４ステップＳ４０１）。
　ＤＭＡコントローラ１１１１は、ｎ番目の先頭アドレスＡ＃ｎが「有効」であることを有効フラグＡＦ＃ｎが示している場合（図４ステップＳ４０２においてｙｅｓ）、パケット結合部１１０からの情報（結合したパケットの数と各パケットのサイズ）を確認して、パケットメモリ１０１に転送すべきデータが、結合されていない単体のパケットか結合パケットかを確認する（図４ステップＳ４０３）。
　ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータが結合パケットではない場合（結合したパケットの数が１の場合）、対応する有効フラグＡＦ＃ｎが「有効」であることを確認したｎ番目の先頭アドレスＡ＃ｎをディスクリプタ１１１０から読み出し（図４ステップＳ４０４）、対応するｎ番目のパケットをパケットメモリ１０１の先頭アドレスＡ＃ｎから始まる領域に書き込むＤＭＡ転送を行う（図４ステップＳ４０５）。
　このＤＭＡ転送の完了後、ＤＭＡコントローラ１１１１は、ｎ番目のパケットのパケット長を示す受信データサイズＬ＃ｎをディスクリプタ１１１０に書き込むと共に、ディスクリプタ１１１０に設定されている、ｎ番目のパケットの書き込みが完了したことを示す受信完了フラグＷＦ＃ｎを「未了」から「完了」に書き換える（図４ステップＳ４０６）。
　ＤＭＡコントローラ１１１１は、変数ｎがＮと等しいかどうかを判定する（図４ステップＳ４０７）。ＤＭＡコントローラ１１１１は、変数ｎがＮに達していない場合（ステップＳ４０７においてｎｏ）、変数ｎを１増やし（図４ステップＳ４０８）、ステップＳ４０１に戻る。また、ＤＭＡコントローラ１１１１は、変数ｎがＮに達した場合（ステップＳ４０７においてｙｅｓ）、ステップＳ４００に戻る。
　上記のとおりディスクリプタ１１１０には、有効フラグＡＦ＃１～ＡＦ＃Ｎの領域がＮ個（組）用意されているが、有効フラグＡＦ＃１～ＡＦ＃Ｎを確認する順番は予め決められている。例えば、図２、図４の例では、ＤＭＡコントローラ１１１１は、１番目の有効フラグＡＦ＃１、２番目の有効フラグＡＦ＃２、・・・・、Ｎ番目の有効フラグＡＦ＃Ｎと順番に確認する。一通り確認が終わった後、ＤＭＡコントローラ１１１１は、変数ｎを１に初期化し（ステップＳ４００）、再び１番目の有効フラグＡＦ＃１から順番に確認する。
　ディスクリプタ１１１０には、受信データサイズＬ＃１～Ｌ＃Ｎと受信完了フラグＷＦ＃１～ＷＦ＃Ｎとを書き込む領域もＮ組用意されている。ＤＭＡコントローラ１１１１は、ｎ番目の先頭アドレスＡ＃ｎが「有効」であることが確認されたｎ番目の有効フラグＡＦ＃ｎに対応する番号の領域に、受信データサイズＬ＃ｎと受信完了フラグＷＦ＃ｎとを書き込む。
　また、ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータが結合パケットの場合（結合したパケットの数ｋが２以上の場合）、結合したパケットの数ｋを確認し（図５ステップＳ４０９）、ディスクリプタ１１１０内の「ｋ－１」個の有効フラグＡＦ＃（ｎ＋１）～ＡＦ＃（ｎ＋ｋ－１）を確認する（図５ステップＳ４１０）。ここで、「ｋ－１」個の有効フラグを確認する理由は、ｎ番目の有効フラグＡＦ＃ｎを既にステップＳ４０２で確認しているからである。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、ＡＦ＃１からＡＦ＃（ｋ－１）までの有効フラグを確認すればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、ＡＦ＃（ｎ＋１）からＡＦ＃ＮまでとＡＦ＃１からＡＦ＃（ｋ－１－（Ｎ－ｎ））までの有効フラグを確認すればよい。
　ＤＭＡコントローラ１１１１は、ステップＳ４０２，Ｓ４１０の処理により、確認したｋ個の有効フラグが全て「有効」の場合（ステップＳ４１０においてｙｅｓ）、確認したｋ個の有効フラグの中で最初の有効フラグＡＦ＃ｎに対応するｎ番目の先頭アドレスＡ＃ｎをディスクリプタ１１１０から読み出し（図５ステップＳ４１１）、対応する結合パケットをパケットメモリ１０１の先頭アドレスＡ＃ｎから始まる領域に書き込むＤＭＡ転送を行う（図５ステップＳ４１２）。
　このＤＭＡ転送の完了後、ＤＭＡコントローラ１１１１は、パケット結合部１１０から通知された情報（結合した各パケットのサイズ）に基づいて、パケットメモリ１０１にＤＭＡ転送した結合パケットを構成する各パケットのパケット長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１１１０に書き込む（図５ステップＳ４１３）。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズをディスクリプタ１１１０に書き込むようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズをディスクリプタ１１１０に書き込むようにすればよい。
　続いて、ＤＭＡコントローラ１１１１は、ディスクリプタ１１１０内の「ｋ－１」個の先頭アドレスＡ＃（ｎ＋１）～Ａ＃（ｎ＋ｋ－１）を、結合パケットを構成するｋ個のパケットのうち、初めの「ｋ－１」個のパケットのパケット長に応じて書き換える（図５ステップＳ４１４）。
　具体的には、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃（ｎ＋１）については、先頭アドレスＡ＃ｎと、結合パケットを構成するｋ個のパケットのうち１番目のパケットのパケット長（受信データサイズＬ＃ｎが示す値）とを足した値に書き換える。また、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃（ｎ＋ｋ－１）については、先頭アドレスＡ＃（ｎ＋ｋ－２）と、結合パケットを構成するｋ個のパケットのうち「ｋ－１」番目のパケットのパケット長（受信データサイズＬ＃（ｎ＋ｋ－２）が示す値）とを足した値に書き換える。
　このように、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃ｉを書き換える場合、１つ前の先頭アドレスＡ＃（ｉ－１）と、結合パケットを構成するパケットのうち「ｉ－１」番目のパケットのパケット長とを足した値に書き換えるようにすればよい。
　次に、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送した結合パケットを構成する各パケットに対応する受信完了フラグＷＦ＃ｎ～ＷＦ＃（ｎ＋ｋ－１）を「未了」から「完了」に書き換える（図５ステップＳ４１５）。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、受信完了フラグＷＦ＃ｎと、ＷＦ＃１からＷＦ＃（ｋ－１）までの受信完了フラグとを「未了」から「完了」に書き換えるようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、受信完了フラグＷＦ＃ｎと、ＷＦ＃（ｎ＋１）からＷＦ＃ＮまでとＷＦ＃１からＷＦ＃（ｋ－１－（Ｎ－ｎ））までの受信完了フラグとを「完了」に書き換えるようにすればよい。
　そして、ＤＭＡコントローラ１１１１は、ｎ＋ｋ＞Ｎが成立するかどうかを確認し（図５ステップＳ４１６）、ｎ＋ｋがＮより大きい場合は、変数ｎをｎ＝ｎ＋ｋ－Ｎとし（図５ステップＳ４１７）とし、ステップＳ４０１に戻る。また、ＤＭＡコントローラ１１１１は、ｎ＋ｋがＮ以下の場合は、変数ｎをｎ＝ｎ＋ｋとし（図５ステップＳ４１８）とし、ステップＳ４０１に戻る。
　こうして、本実施例のＤＭＡ転送では、ｋ個のパケットが連結された結合パケットを纏めてパケットメモリ１０１に転送し、ディスクリプタ１１１０の先頭アドレスの情報を一部書き換えることにより、パケット処理装置のプロセッサ（受信処理部１０３とプロトコル処理部１０４）に対して各パケットの先頭が書き込まれたアドレスを通知するようにしている。
　受信処理部１０３（プロセッサが実行するソフトウェア）は、定期的にディスクリプタ１１１０の受信完了フラグＷＦ＃ｎ（ｎは１～Ｎ）を確認して、受信完了フラグＷＦ＃ｎが「完了」を示している場合（図６ステップＳ５０１においてｙｅｓ）、対応するｎ番目の先頭アドレスＡ＃ｎの情報と受信データサイズＬ＃ｎの情報とに基づいてパケットメモリ１０１からｎ番目のパケットを読み出してプロトコル処理部１０４へ渡す（図６ステップＳ５０２）。
　プロトコル処理部１０４で必要な処理が行われた後に（図６ステップＳ５０３においてｙｅｓ）、受信処理部１０３（プロセッサが実行するソフトウェア）は、プロトコル処理が終わったｎ番目のパケットに対応する、ディスクリプタ１１１０のｎ番目の有効フラグＡＦ＃ｎを「有効」から「無効」に書き換えると共に、ディスクリプタ１１１０のｎ番目の受信完了フラグＷＦ＃ｎを「完了」から「未了」に書き換える（図６ステップＳ５０４）。
　ディスクリプタ１１１０には、受信完了フラグＷＦ＃１～ＷＦ＃Ｎの領域がＮ個（組）あるが、受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認する順番は予め決められている。例えば、受信処理部１０３（プロセッサが実行するソフトウェア）は、１番目の受信完了フラグＷＦ＃１、２番目の受信完了フラグＷＦ＃２、・・・・、Ｎ番目の受信完了フラグＷＦ＃Ｎと順番に確認する。一通り確認が終わった後には、再び１番目の受信完了フラグＷＦ＃１から順番に確認する。
　なお、定期的にディスクリプタ１１１０の受信完了フラグＷＦ＃ｎを確認する代わりに、ＤＭＡ転送の完了後にＤＭＡコントローラ１１１１がプロセッサに対して割り込み処理要求を発行し、この割り込み処理要求に応じて受信処理部１０３（プロセッサが実行するソフトウェア）が、ディスクリプタ１１１０の受信完了フラグＷＦ＃ｎ（ｎは１～Ｎ）を確認するようにしてもよい。
　以上のプロセッサ（ソフトウェア）の動作は図３５の構成の従来技術のプロセッサ（ソフトウェア）の動作と同等であり、結合パケットを元の複数のパケットに復元する処理を受信処理用のソフトウェアで実現する必要はない。すなわち、受信処理部１０３とプロトコル処理部１０４とは、本参考例のように結合パケットがパケットメモリ１０１に書き込まれる場合でも、従来と同じ処理を行えばよい。
　以上に説明したように、本参考例のパケット処理装置は、纏めＤＭＡ転送を実現することができ、かつ結合パケットを元の複数のパケットに復元するための情報をディスクリプタ１１１０に書き込む手段（ＤＭＡコントローラ１１１１）を内蔵する結合パケット転送部１１１を備えている。ＤＭＡコントローラ１１１１はハードウェアで実装可能なので、復元処理のソフトウェアでの実行を不要とし、かつ、纏めＤＭＡ転送の効果による高い受信性能を実現することが可能となる。
　なお、従来の図３８の構成、もしくは図４１の構成のパケット処理装置において、結合パケットを元の複数のパケットに復元する処理をプロセッサ（ソフトウェア）で実行する場合と比較すると、本参考例では、復元処理をプロセッサ（ソフトウェア）で行う必要がなくなるので、１パケットの処理に必要となるプロセッサの処理が軽くなり、受信性能が向上する（単位時間に処理できるパケットの数が増加する）という効果がある。また、本参考例では、１パケットの処理に必要となるプロセッサの消費電力が小さくなるという効果もある。
　また、本参考例では、図３５の構成の受信処理部１０３およびプロトコル処理部１０４用のソフトウェアをそのまま本参考例のパケット処理装置で使用することができる。これは、ハードウェア（ＤＭＡコントローラ１１１１）を変えるだけで、纏めＤＭＡによる受信性能の向上が実現できることを示している。
　なお、本参考例では、プロセッサ（ソフトウェア）が用意するパケットメモリ１０１上のアドレス領域を複数のパケットで共有するので、共有する全てのパケットの受信処理（プロトコル処理部１０４への転送）が完了するまでそのアドレス領域は再利用できない。
　また、転送管理部１１２（プロセッサが実行するソフトウェア）は、結合パケットの最大サイズの書き込みが可能なサイズのアドレス領域を用意してディスクリプタ１１１０に設定する必要が有る。結合パケットの最大サイズは、結合閾値制御部１０７に設定される閾値に許容最大パケット長を足した値となる。
　また、本参考例のパケット処理装置で纏めＤＭＡ転送を正常に行うため、転送管理部１１２（プロセッサが実行するソフトウェア）は、事前に、パケットメモリ１０１内に、Ｎ×ＤＢ＿ｍｕｘ（ＤＢ＿ｍｕｘは結合パケットの最大サイズ）のバッファ領域を確保しておく必要がある。この領域確保は、図３８の構成の場合と同等である。
　例えば、本参考例において、上記のバッファ領域をパケットメモリ１０１内の連続した領域で用意する場合、このバッファ領域の先頭アドレスは、転送管理部１１２（プロセッサが実行するソフトウェア）が設定する、図２中の先頭アドレスＡ＃１である。一方、バッファ領域の最終アドレスは、先頭アドレスＡ＃１＋（Ｎ×ＤＢ＿ｍｕｘ）－１となる。この場合、転送管理部１１２（プロセッサが実行するソフトウェア）が設定する、図２中の先頭アドレスＡ＃Ｎは、先頭アドレスＡ＃１＋（Ｎ－１）×ＤＢ＿ｍｕｘである。
　このような領域確保により、結合パケットのＤＭＡ転送の転送先アドレスがＡ＃Ｎとなった場合でも、このアドレスＡ＃Ｎから上記のバッファ領域の最終アドレスまでＤＢ＿ｍｕｘ分の領域がパケットメモリ１０１に確保されているので、結合パケットをこのＤＢ＿ｍｕｘ分の連続した領域に確実に書き込むことができる。
　仮に、アドレスＡ＃Ｎからバッファ領域の最終アドレスまでの領域がＤＢ＿ｍｕｘより小さい場合、書き込むべき結合パケットの一部を本来書き込んではいけない領域に書き込んでしまうケースが発生することになる。
　また、パケットメモリ１０１内に確保するバッファ領域を連続した領域ではなく、例えばＮ個の領域に非連続で用意する場合、ＤＢ＿ｍｕｘ分の領域をあらかじめＮ個用意し、それぞれの領域の先頭アドレスをＡ＃１～Ａ＃Ｎとして転送管理部１１２（プロセッサが実行するソフトウェア）で設定することにより、結合パケットをＤＢ＿ｍｕｘ分の連続した領域に確実に書き込むことができ、本来書き込んではいけない領域に書き込んでしまうような不具合は発生しない。
　本参考例のパケット処理装置では、ＤＭＡ転送後にＤＭＡコントローラ１１１１がディスクリプタ１１１０の情報（先頭アドレス、受信データサイズ、受信完了フラグ）を書き換えることにより、ソフトウェアでの復元処理を不要としている。
　復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図４１の結合パケット分離部１０８のハードウェアで実現しようとすると、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から受信処理部１０３、プロトコル処理部１０４、もしくは図４１の結合パケット分離部１０８に通知する手段が必要となる。
　また、復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図４１の結合パケット分離部１０８のハードウェアで実現しようとすると、ＤＭＡ転送完了後、受信処理が起動されるまで、場合によっては複数の結合パケット分の復元処理に必要な情報を保持しておく必要があることを考慮しなければならない。
　これに対して、本参考例のパケット処理装置では、１つの結合パケットのＤＭＡ転送が完了した時点で結合パケットの復元処理は終わっているので、複数の結合パケット分の情報を保持する必要がない。したがって、復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図４１の結合パケット分離部１０８のハードウェアで実現する場合と比較して、本参考例の方がハードウェアの規模が小さい。
　また、復元処理に必要な情報をパケット結合部１０６から受信処理部１０３、プロトコル処理部１０４、もしくは図４１の結合パケット分離部１０８に通知する手段として、復元処理に必要な情報を結合パケットの中に書き込むことも可能である。具体的には、結合された各パケットのサイズを通知するために、例えば各パケットの前にパケットサイズ等を書き込んだヘッダを付与して付加ヘッダをパケットデータと共にＤＭＡ転送する方法が考えられる。
　しかし、復元処理に必要な情報を結合パケットの中に書き込む場合、ＤＭＡ転送に使用するバスの帯域の一部を、復元処理に必要な情報で占有してしまうことになるので、本来のパケットデータの転送に使用できる実効帯域が小さくなり、その結果、ＤＭＡ転送の性能が劣化してしまうという問題が発生する。
　本参考例のパケット処理装置では、復元処理に必要な情報を結合パケットに書き込む必要がないので、上記のような実効帯域の劣化は起こらない。
　本参考例では、結合パケット転送部１１１をハードウェアで実現する例を示したが、受信処理に使用するプロセッサとは別のプロセッサとソフトウェアにより結合パケット転送部１１１の少なくとも一部の処理を実装することも可能である。このように結合パケット転送部１１１の少なくとも一部の処理をソフトウェアで実現する場合でも、結合パケットを元の複数のパケットに復元する処理を受信処理部１０３もしくはプロトコル処理部１０４で行う必要がなくなるので、纏めＤＭＡ転送の効果による高い受信性能を実現することが可能となる。
　また、結合パケット転送部１１１の少なくとも一部の処理をソフトウェアで実現する場合でも、結合パケット転送部１１１をハードウェアで実現する場合と同様に、結合パケットを元の複数のパケットに復元する処理に必要となるハードウェアの規模が小さくなる効果（複数の結合パケット分の情報を保持する必要がないことによる効果）、およびパケットデータの転送に使用できる実効帯域の劣化が起こらない効果（復元処理に必要な情報を結合パケットの中に加えないことによる効果）を得ることができる。
　本参考例の変形として、ディスクリプタ１１１０に、先頭アドレスの書き換えを行ったか否かを示す書き換え実行フラグの領域を追加してもよい。例えば、先頭アドレスＡ＃１～Ａ＃Ｎの初期設定を行う転送管理部１１２を実装しているプロセッサがキャッシュメモリを持っている場合、ディスクリプタ１１１０に書き込んだ先頭アドレスＡ＃１～Ａ＃Ｎがキャッシュメモリ内にコピーされる。
　しかし、ＤＭＡコントローラ１１１１によりディスクリプタ１１１０内の先頭アドレスが書き換えられたときに、転送管理部１１２を実装しているプロセッサのキャッシュメモリ内の該当の情報は書き換えが行われない場合がある。このような場合でも、プロセッサが、キャッシュメモリ内の情報ではなく、ディスクリプタ１１１０内の情報を読み出すために、書き換え実行フラグを参照することができる。
　具体的には、プロセッサは、書き換え実行フラグを参照した結果、ディスクリプタ１１１０内の先頭アドレスが書き換えられていないと判断した場合、キャッシュメモリ内の情報を読み出して使用し、ディスクリプタ１１１０内の先頭アドレスが書き換えられたと判断した場合、一時的にキャッシュを無効にしてディスクリプタ１１１０内の先頭アドレスを直接読み出して使用すればよい。
　結合パケット転送部１１１は、図５のステップＳ４１４の処理でディスクリプタ１１１０内の先頭アドレスを書き換えたときに、ディスクリプタ１１１０内の対応する書き換え実行フラグを、「書き換え未実行」から「書き換え実行」に書き換えるようにすればよい。
　また、本参考例の別の変形例として、転送管理部１１２（プロセッサが実行するソフトウェア）が書き込む先頭アドレスの領域とは別に、ＤＭＡコントローラ１１１１が変更後の先頭アドレスを書き込む領域をディスクリプタ１１１０に用意してもよい。この場合、受信処理部１０３（プロセッサが実行するソフトウェア）は、変更後の先頭アドレスが書き込まれた領域を参照することになる。また、図５のステップＳ４１４で説明した処理は、先頭アドレスの書き換えではなく、変更後の先頭アドレスを書き込む処理となる。
　また、本参考例において、ＤＭＡコントローラ１１１１とそれぞれのＤＭＡコントローラ１１１１に対応するディスクリプタ１１１０とを複数搭載する構成としてもよい。また、パケット結合部１１０においてパケットの種類を判定して同じ種類のパケットを結合パケットとして纏める構成としてもよいし、パケットの種類に応じて複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成としてもよい。
　パケットの種類別にＤＭＡコントローラ１１１１とディスクリプタ１１１０とを用意し、パケットの種類に応じて複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成とすると、パケットの種類毎に異なる受信処理を行うことが容易になる。
　また、本参考例において、複数のＣＰＵコアを内蔵するプロセッサのコア毎に複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成としてもよいし、バーチャルマシン毎に複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成としてもよい。
　ＣＰＵコア毎もしくはバーチャルマシン毎に複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成とすることにより、ＤＭＡコントローラ等が１個のみの場合と比較して、ソフトウェアによる受信処理の性能を向上させることができる。
［第２の参考例］
　次に、本発明の第２の参考例について説明する。第１の参考例では、ＤＭＡ転送を用いる場合を前提として説明したが、ＤＭＡ転送を用いないパケット処理装置においても、複数のパケットを連結した結合パケットを纏めてパケットメモリに書き込む纏め書き込みにより、パケットメモリへの書き込みの実効スループットが大きくなる場合がある（例えばパケットメモリがＤＲＡＭ（Dynamic Random Access Memory）で構成されている場合等）。
　図７は本発明の第２の参考例に係るパケット処理装置の構成を示すブロック図である。図７のパケット処理装置は、回線対応部１００と、パケットメモリ１０１と、受信処理部１０３と、プロトコル処理部１０４と、受信バッファ１０５と、結合閾値制御部１０７と、パケット結合部１１０と、転送管理部１１２と、結合パケット転送部１１３とから構成される。
　図７の構成と図１の構成の違いは、図１における転送手段を、パケット処理装置のプロセッサ（ソフトウェア）による書き込み手段に置き換えた点である。つまり、本参考例は、図１の結合パケット転送部１１１を、ソフトウェアによる結合パケット転送部１１３に置き換えたものである。
　回線対応部１００とパケットメモリ１０１と受信処理部１０３とプロトコル処理部１０４と受信バッファ１０５と結合閾値制御部１０７と転送管理部１１２とは、図１の構成と同等である。
　図７のパケット結合部１１０は、回線対応部１００において受信されたパケットをパケット結合用の受信バッファ１０５に転送する。このとき、パケット結合部１１０は、回線対応部１００において受信されたパケットと受信バッファ１０５中に既に格納されているパケットとを結合して１つの結合パケットになるように、パケットを受信バッファ１０５に格納する。そして、パケット結合部１１０は、受信バッファ１０５中の結合パケットの大きさが、結合閾値制御部１０７に設定された閾値を超えると、結合パケットのパケットメモリ１０１への転送要求を発行する。
　なお、パケット結合部１１０は、受信バッファ１０５中の結合パケットの大きさが閾値を超える前に、タイムアウト（パケット間の間隔が予め定められた期間を超えた場合等）が発生した場合に、転送要求を発行するようにしてもよい。
　さらに、パケット結合部１１０は、受信バッファ１０５において結合したパケットの数と各パケットのサイズとを記録し、結合パケットの転送要求を発行する際に、結合したパケットの数と各パケットのサイズの情報を結合パケット転送部１１３に対して通知する。
　結合パケット転送部１１３（プロセッサが実行するソフトウェア）は、複数のパケットが結合された結合パケットをパケットメモリ１０１に書き込み、受信処理部１０３の起動要求を行なう。また、結合パケット転送部１１３（プロセッサが実行するソフトウェア）は、パケット結合部１１０から通知された、結合したパケットの数と各パケットのサイズの情報を用いて、転送管理部１１２（プロセッサが実行するソフトウェア）がパケット毎に用意したディスクリプタ１１３０にサイズ等の情報を書き込む。
　図８に示すように、ディスクリプタ１１３０の構成は、第１の参考例のディスクリプタ１１１０の構成と同等である。ただし、本参考例では、結合パケット転送部１１１の代わりに、結合パケット転送部１１３（プロセッサが実行するソフトウェア）がディスクリプタ１１３０への書き込みを行うという違いがある。
　図９、図１０は結合パケット転送部１１３（プロセッサが実行するソフトウェア）の動作を説明するフローチャートである。最初に、結合パケット転送部１１３は、変数ｎを１に初期化し（図９ステップＳ６００）、パケット結合部１１０から転送要求が発行された後に、ディスクリプタ１１３０の有効フラグＡＦ＃ｎを確認する（図９ステップＳ６０１）。
　結合パケット転送部１１３は、先頭アドレスＡ＃ｎが「有効」であることを有効フラグＡＦ＃ｎが示している場合（図９ステップＳ６０２においてｙｅｓ）、パケット結合部１１０からの情報を確認して、パケットメモリ１０１に転送すべきデータが単体のパケットか結合パケットかを確認する（図９ステップＳ６０３）。
　結合パケット転送部１１３は、パケットメモリ１０１に転送すべきデータが結合パケットではない場合、有効フラグＡＦ＃ｎが「有効」であることを確認した先頭アドレスＡ＃ｎをディスクリプタ１１３０から読み出し（図９ステップＳ６０４）、対応するｎ番目のパケットをパケットメモリ１０１の先頭アドレスＡ＃ｎから始まる領域に書き込む（図９ステップＳ６０５）。
　この書き込み完了後、結合パケット転送部１１３は、受信データサイズＬ＃ｎをディスクリプタ１１３０に書き込むと共に、ディスクリプタ１１３０に設定されている受信完了フラグＷＦ＃ｎを「未了」から「完了」に書き換える（図９ステップＳ６０６）。以上のステップＳ６００～Ｓ６０６およびステップＳ６０７，Ｓ６０８の処理は、図４のステップＳ４００～Ｓ４０８の処理と同等である。
　また、結合パケット転送部１１３は、パケットメモリ１０１に転送すべきデータが結合パケットの場合、結合したパケットの数ｋを確認し（図１０ステップＳ６０９）、ディスクリプタ１１３０内の「ｋ－１」個の有効フラグＡＦ＃（ｎ＋１）～ＡＦ＃（ｎ＋ｋ－１）を確認する（図１０ステップＳ６１０）。
　結合パケット転送部１１３は、確認したｋ個の有効フラグが全て「有効」の場合（ステップＳ６１０においてｙｅｓ）、確認したｋ個の有効フラグの中で最初の有効フラグＡＦ＃ｎに対応する先頭アドレスＡ＃ｎをディスクリプタ１１３０から読み出し（図１０ステップＳ６１１）、対応する結合パケットをパケットメモリ１０１の先頭アドレスＡ＃ｎから始まる領域に書き込む（図１０ステップＳ６１２）。
　この書き込み完了後、結合パケット転送部１１３は、パケットメモリ１０１に書き込んだ結合パケットを構成する各パケットのパケット長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）をディスクリプタ１１３０に書き込む（図１０ステップＳ６１３）。
　続いて、結合パケット転送部１１３は、ディスクリプタ１１３０内の「ｋ－１」個の先頭アドレスＡ＃（ｎ＋１）～Ａ＃（ｎ＋ｋ－１）を、結合パケットを構成するｋ個のパケットのうち、初めの「ｋ－１」個のパケットのパケット長に応じて書き換える（図１０ステップＳ６１４）。
　次に、結合パケット転送部１１３は、パケットメモリ１０１に書き込んだ結合パケットを構成する各パケットに対応する受信完了フラグＷＦ＃ｎ～ＷＦ＃（ｎ＋ｋ－１）を「未了」から「完了」に書き換える（図１０ステップＳ６１５）。
　以上のステップＳ６０９～Ｓ６１５およびステップＳ６１６～Ｓ６１８の処理は、図５のステップＳ４０９～Ｓ４１８の処理と同等である。ステップＳ６１０，Ｓ６１３，Ｓ６１５において、ｎ＝Ｎ、またはｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ステップＳ４１０，Ｓ４１３，Ｓ４１５で説明した処理を実行すればよい。
　こうして、本参考例のパケット処理装置は、纏め書き込みを実現することができ、かつ結合パケットを元の複数のパケットに復元するための情報をディスクリプタ１１３０に書き込む手段（結合パケット転送部１１３）を備えている。本参考例によれば、復元処理の受信処理部１０３、プロトコル処理部１０４、もしくは、図４１の結合パケット分離部１０８での実行を不要とすることができ、かつ、纏め書き込みの効果による高い受信性能を実現することが可能となる。
　また、本参考例では、図３５の構成の受信処理部１０３およびプロトコル処理部１０４用のソフトウェアをそのまま本参考例のパケット処理装置で使用することができる。
　なお、本参考例のパケット処理装置で図９、図１０で説明した纏め書き込みを正常に行うため、転送管理部１１２（プロセッサが実行するソフトウェア）は、事前に、パケットメモリ１０１内に、Ｎ×ＤＢ＿ｍｕｘ（ＤＢ＿ｍｕｘは結合パケットの最大サイズ）のバッファ領域を確保しておく必要がある。この領域確保は、図３８および図１の構成の場合と同等である。
　本参考例のパケット処理装置では、纏め書き込み完了後に結合パケット転送部１１３がディスクリプタ１１３０の情報（先頭アドレス、受信データサイズ、受信完了フラグ）を書き換えることにより、復元処理を不要としている。
　復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図４３の結合パケット分離部１０８で実現しようとすると、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から受信処理部１０３、プロトコル処理部１０４、もしくは図４３の結合パケット分離部１０８に通知する手段が必要となる。
　また、復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図４３の結合パケット分離部１０８で実現しようとすると、纏め書き込み完了後、受信処理が起動されるまで、場合によっては複数の結合パケット分の復元処理に必要な情報を保持しておく必要があることを考慮しなければならない。
　これに対して、本参考例のパケット処理装置では、１つの結合パケットの纏め書き込みが完了した時点で結合パケットの復元処理は終わっているので、複数の結合パケット分の情報を保持する必要がない。したがって、復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図４３の結合パケット分離部１０８で実現する場合と比較して、本参考例の方がハードウェアの規模が小さい。これは、結合パケットを元の複数のパケットに復元する処理をソフトウェアで実装する場合で比較しても同じである。
　例えば、図４３の構成でパケットメモリ１０１と回線対応部１００以外の構成をすべてソフトウェアで実現した場合、複数の結合パケット分の復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケットメモリ１０１等に保持しておく必要がある。
　これに対して、本参考例の構成でパケットメモリ１０１と回線対応部１００以外の構成をすべてソフトウェアで実現した場合は、複数の結合パケット分の情報（結合したパケットの数、パケット毎のサイズ）を保持する必要がない。すなわち、１つの結合パケット分のみの復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケットメモリ１０１等に保持しておくだけでよい。
　つまり、本参考例の構成は、図４３の構成と比較して、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）の保持に使用するパケットメモリ１０１等の容量（書き込み可能なビット数）が小さくてもよいことになり、必要となるハードウェアの規模を削減することができる。
　また、復元処理に必要な情報をパケット結合部１０６から受信処理部１０３、プロトコル処理部１０４、もしくは図４３の結合パケット分離部１０８に通知する手段として、復元処理に必要な情報を結合パケットの中に書き込むことも可能である。具体的には、結合された各パケットのサイズを通知するために、例えば各パケットの前にパケットサイズ等を書き込んだヘッダを付与して付加ヘッダをパケットデータと共に書き込みする方法が考えられる。しかし、この場合、纏め書き込みに使用するバスの帯域の一部を、復元処理に必要な情報で占有してしまうことになるので、本来のパケットデータの書き込みに使用できる実効帯域が小さくなり、その結果、纏め書き込みの性能が劣化する。
　本参考例のパケット処理装置では、復元処理に必要な情報を、パケットメモリ１０１ではなく、パケットメモリ１０１が接続されているバスを使用しない別のメモリ（パケット結合部１１０からの書き込みと結合パケット転送部１１３からの読み出しだけが可能であれば良い）に保持することができ、上記のような実効帯域の劣化は起こらない。
　第１の参考例と同様に、本参考例の変形として、ディスクリプタ１１３０に、先頭アドレスの書き換えを行ったか否かを示す書き換え実行フラグの領域を追加してもよい。この場合、結合パケット転送部１１３は、図１０のステップＳ６１４の処理でディスクリプタ１１３０内の先頭アドレスを書き換えたときに、ディスクリプタ１１３０内の対応する書き換え実行フラグを、「書き換え未実行」から「書き換え実行」に書き換えるようにすればよい。
　また、第１の参考例と同様に、転送管理部１１２（プロセッサが実行するソフトウェア）が書き込む先頭アドレスの領域とは別に、結合パケット転送部１１３が変更後の先頭アドレスを書き込む領域をディスクリプタ１１３０に用意してもよい。
　また、本参考例において、パケット結合部１１０においてパケットの種類を判定して同じ種類のパケットを結合パケットとして纏める構成としてもよいし、パケットの種類に応じて複数のディスクリプタ１１３０を使い分ける構成としてもよい。パケットの種類別にディスクリプタ１１３０を用意し、パケットの種類に応じて複数のディスクリプタ１１３０を使い分ける構成とすると、パケットの種類毎に異なる受信処理を行うことが容易になる。
　また、本参考例において、複数のＣＰＵコアを内蔵するプロセッサのコア毎に複数のディスクリプタ１１３０を使い分ける構成としてもよいし、バーチャルマシン毎に複数のディスクリプタ１１３０を使い分ける構成としてもよい。ＣＰＵコア毎もしくはバーチャルマシン毎に複数のディスクリプタ１１３０を使い分ける構成とすることにより、ディスクリプタ１１３０が１個のみの場合と比較して、ソフトウェアによる書き込み処理および読み出し処理の性能が向上する。
［第１の実施例］
　以下、本発明の実施例について図面を参照して説明する。第１、第２の参考例では、受信したパケットをパケットメモリに転送する場合を前提として説明したが、本発明は、パケット処理装置において、受信したパケットをパケットメモリに転送する代わりに、受信したパケットに対して何らかの処理を行った結果のデータをメモリに転送する場合に、複数の処理結果のデータを連結して纏めＤＭＡ転送もしくは纏め書き込みを行うものである。
　図１１は、本発明の第１の実施例に係るパケット処理装置の構成を示すブロック図である。図１１のパケット処理装置は、通信回線（不図示）と接続され、通信回線からデータを受信する回線対応部１００と、通信回線から受信したパケットの処理を行って処理結果のデータを出力するパケット処理部１１４と、パケット処理部１１４から出力されたデータが格納されるデータ用メモリ１１５と、データ用メモリ１１５に格納されたデータに対して処理を施すデータ処理部１１６と、データ用メモリ１１５に格納されたデータをデータ処理部１１６へ渡す受信処理部１１７と、データ結合用の受信バッファ１１８と、データブロックの大きさを規制する閾値があらかじめ設定された結合閾値制御部１１９と、パケット処理部１１４から出力された複数のデータを連結してデータブロックを生成するデータ結合部１２０と、データ結合部１２０によって生成されたデータブロックをデータ用メモリ１１５にＤＭＡ転送する結合データ転送部１２１と、予め定められたメモリ上のデータ領域であるディスクリプタ１２１０の初期設定を行う転送管理部１２２とから構成される。なお、転送管理部１２２については、受信処理部１１７の一部として構成しても良い。
　図１１の構成と図１の構成の違いは、パケット処理部１１４を追加し、パケットメモリ１０１、受信処理部１０３、プロトコル処理部１０４、受信バッファ１０５、結合閾値制御部１０７、パケット結合部１１０、結合パケット転送部１１１、転送管理部１１２を、それぞれデータ用メモリ１１５、受信処理部１１７、データ処理部１１６、受信バッファ１１８、結合閾値制御部１１９、データ結合部１２０、結合データ転送部１２１、転送管理部１２２に置き換えた点である。
　回線対応部１００は、図１の構成と同等である。
　パケット処理部１１４は、回線対応部１００が出力するパケットに対して処理を行って処理結果のデータを出力する。ここでの処理の内容は、例えば、パケット長が予め規定されていたサイズを超えていた場合にパケットの先頭から既定サイズ分のデータを抽出して出力する処理や、ＩＰ（Internet Protocol）ヘッダ等の特定のデータを抽出して出力する処理や、パケット種別毎にパケット数をカウントアップして更新されたカウンタの情報を出力する処理等、さまざまな処理が考えられる。
　データ結合部１２０は、パケット処理部１１４が出力したデータをデータ結合用の受信バッファ１１８に転送する。このとき、データ結合部１２０は、パケット処理部１１４が出力したデータと受信バッファ１１８中に既に格納されているデータとを連結して１つのデータブロックになるように、データを受信バッファ１１８に格納する。そして、データ結合部１２０は、受信バッファ１１８中のデータブロックの大きさが、結合閾値制御部１１９に設定された閾値を超えると、データブロックのデータ用メモリ１１５への転送要求を発行する。
　なお、データ結合部１２０は、受信バッファ１１８中のデータブロックの大きさが閾値を超える前に、タイムアウト（パケット間の受信間隔が予め定められた期間を超えた場合等）が発生した場合に、転送要求を発行するようにしてもよい。
　さらに、データ結合部１２０は、受信バッファ１１８において結合したデータの数と各データのサイズとを記録し、データブロックの転送要求を発行する際に、結合したデータの数と各データのサイズとを結合データ転送部１２１に対して通知する。
　なお、パケット処理部１１４が出力するデータのサイズが予め決まっている一定値（パケット毎に変化しない）の場合は、データのサイズの通知を省略することが可能であるが、その場合でも、タイムアウトによる転送が発生した場合等では、結合したデータの数の通知が必要である。
　結合データ転送部１２１は、ＤＭＡコントローラ１２１１から構成される。結合データ転送部１２１は、複数のデータが結合されたデータブロックを１度のＤＭＡ転送により、データ用メモリ１１５に転送し、ハードウェア割り込みを発生させて受信処理部１１７の起動要求を発行する。
　なお、パケット処理装置のプロセッサ（不図示）へのハードウェア割り込みの発生を行わないようにしてもよい。
　また、結合データ転送部１２１は、データ結合部１２０から通知された、結合したデータの数と各データのサイズの情報を用いて、転送管理部１２２（プロセッサが実行するソフトウェア）がデータ毎に用意したディスクリプタ１２１０にサイズ等を書き込む。ディスクリプタ１２１０の構成は、図２のディスクリプタ１１１０の説明において「パケット」を「データ」に置き換えたものに相当する。したがって、以下の説明では図２の符号を用いて説明する。
　受信処理部１１７は、起動要求を検知すると、データ毎に用意されているディスクリプタ１２１０に書き込まれているアドレス情報とサイズの情報とに基づいてデータ用メモリ１１５内のデータを読み出してデータ処理部１１６へ渡す。同時に、受信処理部１１７は、データ処理部１１６へ渡したデータ用メモリ分を補充するために、パケット処理装置が持つメモリから新たなデータ用メモリ１１５の領域を確保する。この受信処理部１１７の動作は、図４２の構成の動作と同等であり、図４２の構成で必要であった結合データ分離部１０８ｂの実装は不要である（複数のデータが結合したデータブロックを元の複数のデータに復元する処理は結合データ転送部１２１で行う）。
　データ処理部１１６は、受信処理部１１７から受け取ったデータに対して必要な処理を行う。そして、データ処理部１１６は、必要な処理が終了すると、受信処理部１１７から渡されたデータが格納されていたデータ用メモリ１１５の領域を解放する。
　なお、受信処理部１１７とデータ処理部１１６と転送管理部１２２は、汎用のパーソナルコンピュータやワークステーション上で動作するソフトウェアで実現することもできるし、プログラムと協調して動作するＦＰＧＡ等のハードウェアで実現することも可能である。
　データ用メモリ１１５は、パーソナルコンピュータ、通信機器あるいは通信ボード上のメモリとして構成可能である。
　回線対応部１００とパケット処理部１１４と結合閾値制御部１１９とデータ結合部１２０と結合データ転送部１２１とは、通信機器あるいは通信ボード上のＦＰＧＡ等により構成可能である。
　受信バッファ１１８は、通信機器あるいは通信ボード上のＦＰＧＡ等が持つ記憶領域や、ＦＩＦＯ等の記憶回路により構成可能である。
　次に、ディスクリプタ１２１０を用いた本実施例の動作例を図１１～図１５を用いて説明する。図１２は転送管理部１２２の動作を説明するフローチャート、図１３、図１４はＤＭＡコントローラ１２１１の動作を説明するフローチャート、図１５は受信処理部１１７の動作を説明するフローチャートである。
　最初に、転送管理部１２２（プロセッサが実行するソフトウェア）は、パケット処理装置の初期設定として、Ｎ個の各データの先頭部の、データ用メモリ１１５上におけるアドレス、すなわち各データの書き込み先の先頭アドレスＡ＃ｎ（ｎは１～Ｎ）を決定してディスクリプタ１２１０に書き込む（図１２ステップＳ３００ａ）。さらに、転送管理部１２２は、その先頭アドレスＡ＃ｎが有効か否かを示す有効フラグＡＦ＃ｎを「無効」から「有効」に書き換える（図１２ステップＳ３０１ａ）。ディスクリプタ１１１０と同様に、ディスクリプタ１２１０には、先頭アドレスの情報等を書き込む領域がＮ組用意されている。
　最初に、結合データ転送部１２１内のＤＭＡコントローラ１２１１は、ディスクリプタ１２１０の読出および書込の順を示す変数ｎを１に初期化する（図１３ステップＳ４００ａ）。
　そして、ＤＭＡコントローラ１２１１は、データ結合部１２０から転送要求が発行されると、ディスクリプタ１２１０のｎ番目の有効フラグＡＦ＃ｎを確認する（図１３ステップＳ４０１ａ）。
　ＤＭＡコントローラ１２１１は、ｎ番目の先頭アドレスＡ＃ｎが「有効」であることを有効フラグＡＦ＃ｎが示している場合（図１３ステップＳ４０２ａにおいてｙｅｓ）、データ結合部１２０からの情報（結合したデータの数と各データのサイズ）を確認して、データ用メモリ１１５に転送すべきデータが、結合されていない単体のデータかデータブロックかを確認する（図１３ステップＳ４０３ａ）。
　ＤＭＡコントローラ１２１１は、データ用メモリ１１５に転送すべきデータがデータブロックではない場合（結合したデータの数が１の場合）、対応する有効フラグＡＦ＃ｎが「有効」であることを確認したｎ番目の先頭アドレスＡ＃ｎをディスクリプタ１２１０から読み出し（図１３ステップＳ４０４ａ）、対応するｎ番目のデータをデータ用メモリ１１５の先頭アドレスＡ＃ｎから始まる領域に書き込むＤＭＡ転送を行う（図１３ステップＳ４０５ａ）。
　このＤＭＡ転送の完了後、ＤＭＡコントローラ１２１１は、ｎ番目のデータのデータ長を示す受信データサイズＬ＃ｎをディスクリプタ１２１０に書き込むと共に、ディスクリプタ１２１０に設定されている、ｎ番目のデータの書き込みが完了したことを示す受信完了フラグＷＦ＃ｎを「未了」から「完了」に書き換える（図１３ステップＳ４０６ａ）。
　ＤＭＡコントローラ１２１１は、変数ｎがＮと等しいかどうかを判定する（図１３ステップＳ４０７ａ）。ＤＭＡコントローラ１２１１は、変数ｎがＮに達していない場合（ステップＳ４０７ａにおいてｎｏ）、変数ｎを１増やし（図１３ステップＳ４０８ａ）、ステップＳ４０１ａに戻る。また、ＤＭＡコントローラ１２１１は、変数ｎがＮに達した場合（ステップＳ４０７ａにおいてｙｅｓ）、ステップＳ４００ａに戻る。
　第１の参考例と同様に、有効フラグＡＦ＃１～ＡＦ＃Ｎを確認する順番は予め決められている。例えば、図２、図１３の例では、ＤＭＡコントローラ１２１１は、１番目の有効フラグＡＦ＃１、２番目の有効フラグＡＦ＃２、・・・・、Ｎ番目の有効フラグＡＦ＃Ｎと順番に確認する。一通り確認が終わった後、ＤＭＡコントローラ１２１１は、変数ｎを１に初期化し（ステップＳ４００ａ）、再び１番目の有効フラグＡＦ＃１から順番に確認する。
　また、ＤＭＡコントローラ１２１１は、データ用メモリ１１５に転送すべきデータがデータブロックの場合（結合したデータの数ｋが２以上の場合）、結合したデータの数ｋを確認し（図１４ステップＳ４０９ａ）、ディスクリプタ１２１０内の「ｋ－１」個の有効フラグＡＦ＃（ｎ＋１）～ＡＦ＃（ｎ＋ｋ－１）を確認する（図１４ステップＳ４１０ａ）。
　第１の参考例と同様に、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１は、ＡＦ＃１からＡＦ＃（ｋ－１）までの有効フラグを確認すればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１は、ＡＦ＃（ｎ＋１）からＡＦ＃ＮまでとＡＦ＃１からＡＦ＃（ｋ－１－（Ｎ－ｎ））までの有効フラグを確認すればよい。
　ＤＭＡコントローラ１２１１は、ステップＳ４０２ａ，Ｓ４１０ａの処理により、確認したｋ個の有効フラグが全て「有効」の場合（ステップＳ４１０ａにおいてｙｅｓ）、確認したｋ個の有効フラグの中で最初の有効フラグＡＦ＃ｎに対応するｎ番目の先頭アドレスＡ＃ｎをディスクリプタ１２１０から読み出し（図１４ステップＳ４１１ａ）、対応するデータブロックをデータ用メモリ１１５の先頭アドレスＡ＃ｎから始まる領域に書き込むＤＭＡ転送を行う（図１４ステップＳ４１２ａ）。
　このＤＭＡ転送の完了後、ＤＭＡコントローラ１２１１は、データ結合部１２０から通知された情報（結合した各データのサイズ）に基づいて、データ用メモリ１１５にＤＭＡ転送したデータブロックを構成する各データのデータ長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１２１０に書き込む（図１４ステップＳ４１３ａ）。
　第１の参考例と同様に、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１は、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズをディスクリプタ１２１０に書き込むようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１は、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズをディスクリプタ１２１０に書き込むようにすればよい。
　続いて、ＤＭＡコントローラ１２１１は、ディスクリプタ１２１０内の「ｋ－１」個の先頭アドレスＡ＃（ｎ＋１）～Ａ＃（ｎ＋ｋ－１）を、データブロックを構成するｋ個のデータのうち、初めの「ｋ－１」個のデータのデータ長に応じて書き換える（図１４ステップＳ４１４ａ）。
　具体的には、ＤＭＡコントローラ１２１１は、先頭アドレスＡ＃（ｎ＋１）については、先頭アドレスＡ＃ｎと、データブロックを構成するｋ個のデータのうち１番目のデータのデータ長（受信データサイズＬ＃ｎが示す値）とを足した値に書き換える。また、ＤＭＡコントローラ１２１１は、先頭アドレスＡ＃（ｎ＋ｋ－１）については、先頭アドレスＡ＃（ｎ＋ｋ－２）と、データブロックを構成するｋ個のデータのうち「ｋ－１」番目のデータのデータ長（受信データサイズＬ＃（ｎ＋ｋ－２）が示す値）とを足した値に書き換える。
　このように、ＤＭＡコントローラ１２１１は、先頭アドレスＡ＃ｉを書き換える場合、１つ前の先頭アドレスＡ＃（ｉ－１）と、データブロックを構成するデータのうち「ｉ－１」番目のデータのデータ長とを足した値に書き換えるようにすればよい。
　次に、ＤＭＡコントローラ１２１１は、データ用メモリ１１５にＤＭＡ転送したデータブロックを構成する各データに対応する受信完了フラグＷＦ＃ｎ～ＷＦ＃（ｎ＋ｋ－１）を「未了」から「完了」に書き換える（図１４ステップＳ４１５ａ）。
　第１の参考例と同様に、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１は、受信完了フラグＷＦ＃ｎと、ＷＦ＃１からＷＦ＃（ｋ－１）までの受信完了フラグとを「未了」から「完了」に書き換えるようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１は、受信完了フラグＷＦ＃ｎと、ＷＦ＃（ｎ＋１）からＷＦ＃ＮまでとＷＦ＃１からＷＦ＃（ｋ－１－（Ｎ－ｎ））までの受信完了フラグとを「完了」に書き換えるようにすればよい。
　そして、ＤＭＡコントローラ１２１１は、ｎ＋ｋ＞Ｎが成立するかどうかを確認し（図１４ステップＳ４１６ａ）、ｎ＋ｋがＮより大きい場合は、変数ｎをｎ＝ｎ＋ｋ－Ｎとし（図１４ステップＳ４１７ａ）とし、ステップＳ４０１ａに戻る。また、ＤＭＡコントローラ１２１１は、ｎ＋ｋがＮ以下の場合は、変数ｎをｎ＝ｎ＋ｋとし（図１４ステップＳ４１８ａ）とし、ステップＳ４０１ａに戻る。
　こうして、本実施例のＤＭＡ転送では、ｋ個のデータが連結されたデータブロックを纏めてデータ用メモリ１１５に転送し、ディスクリプタ１２１０の先頭アドレスの情報を一部書き換えることにより、パケット処理装置のプロセッサ（受信処理部１１７とデータ処理部１１６）に対して各データの先頭が書き込まれたアドレスを通知するようにしている。
　受信処理部１１７（プロセッサが実行するソフトウェア）は、定期的にディスクリプタ１２１０の受信完了フラグＷＦ＃ｎ（ｎは１～Ｎ）を確認して、受信完了フラグＷＦ＃ｎが「完了」を示している場合（図１５ステップＳ５０１ａにおいてｙｅｓ）、対応するｎ番目の先頭アドレスＡ＃ｎの情報と受信データサイズＬ＃ｎの情報とに基づいてデータ用メモリ１１５からｎ番目のデータを読み出してデータ処理部１１６へ渡す（図１５ステップＳ５０２ａ）。
　データ処理部１１６で必要な処理が行われた後に（図１５ステップＳ５０３ａにおいてｙｅｓ）、受信処理部１１７（プロセッサが実行するソフトウェア）は、処理が終わったｎ番目のデータに対応する、ディスクリプタ１２１０のｎ番目の有効フラグＡＦ＃ｎを「有効」から「無効」に書き換えると共に、ディスクリプタ１２１０のｎ番目の受信完了フラグＷＦ＃ｎを「完了」から「未了」に書き換える（図１５ステップＳ５０４ａ）。
　第１の参考例と同様に、ディスクリプタ１２１０には、受信完了フラグＷＦ＃１～ＷＦ＃Ｎの領域がＮ個（組）あるが、受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認する順番は予め決められている。
　なお、定期的にディスクリプタ１２１０の受信完了フラグＷＦ＃ｎを確認する代わりに、ＤＭＡ転送の完了後にＤＭＡコントローラ１２１１がプロセッサに対して割り込み処理要求を発行し、この割り込み処理要求に応じて受信処理部１１７（プロセッサが実行するソフトウェア）が、ディスクリプタ１２１０の受信完了フラグＷＦ＃ｎ（ｎは１～Ｎ）を確認するようにしてもよい。
　以上に説明したように、本実施例のパケット処理装置は、纏めＤＭＡ転送を実現することができ、かつデータブロックを元の複数のデータに復元するための情報をディスクリプタ１２１０に書き込む手段（ＤＭＡコントローラ１２１１）を内蔵する結合データ転送部１２１を備えている。ＤＭＡコントローラ１２１１はハードウェアで実装可能なので、復元処理のソフトウェアでの実行を不要とし、かつ、纏めＤＭＡ転送の効果による高い受信性能を実現することが可能となる。
　なお、従来の図４２の構成のパケット処理装置において、複数のデータが結合したデータブロックを元の複数のデータに復元する処理をプロセッサ（ソフトウェア）で実行する場合と比較すると、本実施例では、復元処理をプロセッサ（ソフトウェア）で行う必要がなくなるので、１データの処理（１パケット分の処理）に必要となるプロセッサの処理が軽くなり、受信性能が向上する（単位時間に処理できるデータの数が増加する）という効果がある。また、本実施例では、１データの処理（１パケット分の処理）に必要となるプロセッサの消費電力が小さくなるという効果もある。
　また、本実施例では、図４２の構成の受信処理部１１７およびデータ処理部１１６用のソフトウェアをそのまま本実施例のパケット処理装置で使用することができる。これは、ハードウェア（ＤＭＡコントローラ１２１１）を変えるだけで、纏めＤＭＡによる受信性能の向上が実現できることを示している。
　復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂのハードウェアで実現しようとすると、復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ結合部１２０から受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂに通知する手段が必要となる。
　また、復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂのハードウェアで実現しようとすると、ＤＭＡ転送完了後、受信処理が起動されるまで、場合によっては複数のデータブロック分の復元処理に必要な情報を保持しておく必要があることを考慮しなければならない。
　これに対して、本実施例のパケット処理装置では、１つのデータブロックのＤＭＡ転送が完了した時点でデータブロックの復元処理は終わっているので、複数のデータブロック分の情報を保持する必要がない。したがって、復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂのハードウェアで実現する場合と比較して、本実施例の方がハードウェアの規模が小さい。
　また、復元処理に必要な情報をデータ結合部１２０から受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂに通知する手段として、復元処理に必要な情報をデータブロックの中に書き込むことも可能である。具体的には、結合された各データのサイズを通知するために、例えば各データの前にデータサイズ等を書き込んだヘッダを付与して付加ヘッダをデータと共にＤＭＡ転送する方法が考えられる。
　しかし、復元処理に必要な情報をデータブロックの中に書き込む場合、ＤＭＡ転送に使用するバスの帯域の一部を、復元処理に必要な情報で占有してしまうことになるので、本来のデータの転送に使用できる実効帯域が小さくなり、その結果、ＤＭＡ転送の性能が劣化してしまうという問題が発生する。
　本実施例のパケット処理装置では、復元処理に必要な情報をデータブロックに書き込む必要がないので、上記のような実効帯域の劣化は起こらない。
　本実施例では、結合データ転送部１２１をハードウェアで実現する例を示したが、受信処理に使用するプロセッサとは別のプロセッサとソフトウェアにより結合データ転送部１２１の少なくとも一部の処理を実装することも可能である。このように結合データ転送部１２１の少なくとも一部の処理をソフトウェアで実現する場合でも、データブロックを元の複数のデータに復元する処理を受信処理部１１７もしくはデータ処理部１１６で行う必要がなくなるので、纏めＤＭＡ転送の効果による高い受信性能を実現することが可能となる。
　また、結合データ転送部１２１の少なくとも一部の処理をソフトウェアで実現する場合でも、結合データ転送部１２１をハードウェアで実現する場合と同様に、データブロックを元の複数のデータに復元する処理に必要となるハードウェアの規模が小さくなる効果（複数のデータブロック分の情報を保持する必要がないことによる効果）、およびデータの転送に使用できる実効帯域の劣化が起こらない効果（復元処理に必要な情報をデータブロックの中に加えないことによる効果）を得ることができる。
　また、本実施例において、ＤＭＡコントローラ１２１１とそれぞれのＤＭＡコントローラ１２１１に対応するディスクリプタ１２１０とを複数搭載する構成としてもよい。また、データ結合部１２０においてデータの種類を判定して同じ種類のデータをデータブロックとして纏める構成としてもよいし、データの種類に応じて複数のＤＭＡコントローラ１２１１と複数のディスクリプタ１２１０とを使い分ける構成としてもよい。
　データの種類別にＤＭＡコントローラ１２１１とディスクリプタ１２１０とを用意し、データの種類に応じて複数のＤＭＡコントローラ１２１１と複数のディスクリプタ１２１０とを使い分ける構成とすると、データの種類毎に異なる受信処理を行うことが容易になる。
　また、本実施例において、複数のＣＰＵコアを内蔵するプロセッサのコア毎に複数のＤＭＡコントローラ１２１１と複数のディスクリプタ１２１０とを使い分ける構成としてもよいし、バーチャルマシン毎に複数のＤＭＡコントローラ１２１１と複数のディスクリプタ１２１０とを使い分ける構成としてもよい。
　ＣＰＵコア毎もしくはバーチャルマシン毎に複数のＤＭＡコントローラ１２１１と複数のディスクリプタ１２１０とを使い分ける構成とすることにより、ＤＭＡコントローラ等が１個のみの場合と比較して、ソフトウェアによる受信処理の性能を向上させることができる。
［第２の実施例］
　次に、本発明の第２の実施例について説明する。図１６は本発明の第２の実施例に係るパケット処理装置の構成を示すブロック図である。図１６のパケット処理装置は、回線対応部１００と、パケット処理部１１４と、データ用メモリ１１５と、データ処理部１１６と、受信処理部１１７と、受信バッファ１１８と、結合閾値制御部１１９と、データ結合部１２０と、転送管理部１２２と、結合データ転送部１２３とから構成される。
　図１６の構成と図１１の構成の違いは、図１１における転送手段を、パケット処理装置のプロセッサ（ソフトウェア）による書き込み手段に置き換えた点である。つまり、本実施例は、図１１の結合データ転送部１２１を、ソフトウェアによる結合データ転送部１２３に置き換えたものである。
　回線対応部１００とデータ用メモリ１１５とデータ処理部１１６と受信処理部１１７と受信バッファ１１８と結合閾値制御部１１９と転送管理部１２２とは、図１１の構成と同等である。
　図１６のデータ結合部１２０は、パケット処理部１１４が出力したデータをデータ結合用の受信バッファ１１８に転送する。このとき、データ結合部１２０は、パケット処理部１１４が出力したデータと受信バッファ１１８中に既に格納されているデータとを結合して１つのデータブロックになるように、データを受信バッファ１１８に格納する。そして、データ結合部１２０は、受信バッファ１１８中のデータブロックの大きさが、結合閾値制御部１１９に設定された閾値を超えると、データブロックのデータ用メモリ１１５への転送要求を発行する。
　なお、データ結合部１２０は、受信バッファ１１８中のデータブロックの大きさが閾値を超える前に、タイムアウト（パケット間の間隔が予め定められた期間を超えた場合等）が発生した場合に、転送要求を発行するようにしてもよい。
　さらに、データ結合部１２０は、受信バッファ１１８において結合したデータの数と各データのサイズとを記録し、データブロックの転送要求を発行する際に、結合したデータの数と各データのサイズの情報を結合データ転送部１２３に対して通知する。
　なお、パケット処理部１１４が出力するデータのサイズが予め決まっている一定値（パケット毎に変化しない）の場合は、データのサイズの通知を省略することが可能であるが、その場合でも、タイムアウトによる転送が発生した場合等では、結合したデータの数の通知が必要である。
　結合データ転送部１２３（プロセッサが実行するソフトウェア）は、複数のデータが結合されたデータブロックをデータ用メモリ１１５に書き込み、受信処理部１１７の起動要求を行なう。また、結合データ転送部１２３（プロセッサが実行するソフトウェア）は、データ結合部１２０から通知された、結合したデータの数と各データのサイズの情報を用いて、転送管理部１２２（プロセッサが実行するソフトウェア）がデータ毎に用意したディスクリプタ１２３０にサイズ等の情報を書き込む。
　ディスクリプタ１２３０の構成は、第１の実施例のディスクリプタ１２１０の構成と同等である。ただし、本実施例では、結合データ転送部１２１の代わりに、結合データ転送部１２３（プロセッサが実行するソフトウェア）がディスクリプタ１２３０への書き込みを行うという違いがある。
　図１７、図１８は結合データ転送部１２３（プロセッサが実行するソフトウェア）の動作を説明するフローチャートである。最初に、結合データ転送部１２３は、変数ｎを１に初期化し（図１７ステップＳ６００ａ）、データ結合部１２０から転送要求が発行された後に、ディスクリプタ１２３０の有効フラグＡＦ＃ｎを確認する（図１７ステップＳ６０１ａ）。
　結合データ転送部１２３は、先頭アドレスＡ＃ｎが「有効」であることを有効フラグＡＦ＃ｎが示している場合（図１７ステップＳ６０２ａにおいてｙｅｓ）、データ結合部１２０からの情報を確認して、データ用メモリ１１５に転送すべきデータが単体のデータかデータブロックかを確認する（図１７ステップＳ６０３ａ）。
　結合データ転送部１２３は、データ用メモリ１１５に転送すべきデータがデータブロックではない場合、有効フラグＡＦ＃ｎが「有効」であることを確認した先頭アドレスＡ＃ｎをディスクリプタ１２３０から読み出し（図１７ステップＳ６０４ａ）、対応するｎ番目のデータをデータ用メモリ１１５の先頭アドレスＡ＃ｎから始まる領域に書き込む（図１７ステップＳ６０５ａ）。
　この書き込み完了後、結合データ転送部１２３は、受信データサイズＬ＃ｎをディスクリプタ１２３０に書き込むと共に、ディスクリプタ１２３０に設定されている受信完了フラグＷＦ＃ｎを「未了」から「完了」に書き換える（図１７ステップＳ６０６ａ）。以上のステップＳ６００ａ～Ｓ６０６ａおよびステップＳ６０７ａ，Ｓ６０８ａの処理は、図１３のステップＳ４００ａ～Ｓ４０８ａの処理と同等である。
　また、結合データ転送部１２３は、データ用メモリ１１５に転送すべきデータがデータブロックの場合、結合したデータの数ｋを確認し（図１８ステップＳ６０９ａ）、ディスクリプタ１２３０内の「ｋ－１」個の有効フラグＡＦ＃（ｎ＋１）～ＡＦ＃（ｎ＋ｋ－１）を確認する（図１８ステップＳ６１０ａ）。
　結合データ転送部１２３は、確認したｋ個の有効フラグが全て「有効」の場合（ステップＳ６１０ａにおいてｙｅｓ）、確認したｋ個の有効フラグの中で最初の有効フラグＡＦ＃ｎに対応する先頭アドレスＡ＃ｎをディスクリプタ１２３０から読み出し（図１８ステップＳ６１１ａ）、対応するデータブロックをデータ用メモリ１１５の先頭アドレスＡ＃ｎから始まる領域に書き込む（図１８ステップＳ６１２ａ）。
　この書き込み完了後、結合データ転送部１２３は、データ用メモリ１１５に書き込んだデータブロックを構成する各データのデータ長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）をディスクリプタ１２３０に書き込む（図１８ステップＳ６１３ａ）。
　続いて、結合データ転送部１２３は、ディスクリプタ１２３０内の「ｋ－１」個の先頭アドレスＡ＃（ｎ＋１）～Ａ＃（ｎ＋ｋ－１）を、データブロックを構成するｋ個のデータのうち、初めの「ｋ－１」個のデータのデータ長に応じて書き換える（図１８ステップＳ６１４ａ）。
　次に、結合データ転送部１２３は、データ用メモリ１１５に書き込んだデータブロックを構成する各データに対応する受信完了フラグＷＦ＃ｎ～ＷＦ＃（ｎ＋ｋ－１）を「未了」から「完了」に書き換える（図１８ステップＳ６１５ａ）。
　以上のステップＳ６０９ａ～Ｓ６１５ａおよびステップＳ６１６ａ～Ｓ６１８ａの処理は、図１４のステップＳ４０９ａ～Ｓ４１８ａの処理と同等である。ステップＳ６１０ａ，Ｓ６１３ａ，Ｓ６１５ａにおいて、ｎ＝Ｎ、またはｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ステップＳ４１０ａ，Ｓ４１３ａ，Ｓ４１５ａで説明した処理を実行すればよい。
　こうして、本実施例のパケット処理装置は、纏め書き込みを実現することができ、かつデータブロックを元の複数のデータに復元するための情報をディスクリプタ１２３０に書き込む手段（結合データ転送部１２３）を備えている。本実施例によれば、復元処理の受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂでの実行を不要とすることができ、かつ、纏め書き込みの効果による高い受信性能を実現することが可能となる。
　また、本実施例では、図４２の構成の受信処理部１１７およびデータ処理部１１６用のソフトウェアをそのまま本実施例のパケット処理装置で使用することができる。
　復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂで実現しようとすると、復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ結合部１２０から受信処理部１１７、データ処理部１１６、もしくは、図４２の結合データ分離部１０８ｂに通知する手段が必要となる。
　また、復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂで実現しようとすると、纏め書き込み完了後、受信処理が起動されるまで、場合によっては複数のデータブロック分の復元処理に必要な情報を保持しておく必要があることを考慮しなければならない。
　これに対して、本実施例のパケット処理装置では、１つのデータブロックの纏め書き込みが完了した時点でデータブロックの復元処理は終わっているので、複数のデータブロック分の情報を保持する必要がない。したがって、復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂで実現する場合と比較して、本実施例の方がハードウェアの規模が小さい。これは、データブロックを元の複数のデータに復元する処理をソフトウェアで実装する場合で比較しても同じである。
　例えば、図４２の構成でデータ用メモリ１１５と回線対応部１００以外の構成をすべてソフトウェアで実現した場合、複数のデータブロック分の復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ用メモリ１１５等に保持しておく必要がある。
　これに対して、本実施例の構成でデータ用メモリ１１５と回線対応部１００以外の構成をすべてソフトウェアで実現した場合は、複数のデータブロック分の情報（結合したデータの数、データ毎のサイズ）を保持する必要がない。すなわち、１つのデータブロック分のみの復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ用メモリ１１５等に保持しておくだけでよい。
　つまり、本実施例の構成は、図４２の構成と比較して、復元処理に必要な情報（結合したデータの数、データ毎のサイズ）の保持に使用するデータ用メモリ１１５等の容量（書き込み可能なビット数）が小さくてもよいことになり、必要となるハードウェアの規模を削減することができる。
　また、復元処理に必要な情報をデータ結合部１２０から受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂに通知する手段として、復元処理に必要な情報をデータブロックの中に書き込むことも可能である。具体的には、結合された各データのサイズを通知するために、例えば各データの前にデータサイズ等を書き込んだヘッダを付与して付加ヘッダをデータと共に書き込みする方法が考えられる。しかし、この場合、纏め書き込みに使用するバスの帯域の一部を、復元処理に必要な情報で占有してしまうことになるので、本来のデータの書き込みに使用できる実効帯域が小さくなり、その結果、纏め書き込みの性能が劣化する。
　本実施例のパケット処理装置では、復元処理に必要な情報を、データ用メモリ１１５ではなく、データ用メモリ１１５が接続されているバスを使用しない別のメモリ（データ結合部１２０からの書き込みと結合データ転送部１２３からの読み出しだけが可能であれば良い）に保持することができ、上記のような実効帯域の劣化は起こらない。
　また、本実施例において、データ結合部１２０においてデータの種類を判定して同じ種類のデータをデータブロックとして纏める構成としてもよいし、データの種類に応じて複数のディスクリプタ１２３０を使い分ける構成としてもよい。データの種類別にディスクリプタ１２３０を用意し、データの種類に応じて複数のディスクリプタ１２３０を使い分ける構成とすると、データの種類毎に異なる受信処理を行うことが容易になる。
　また、本実施例において、複数のＣＰＵコアを内蔵するプロセッサのコア毎に複数のディスクリプタ１２３０を使い分ける構成としてもよいし、バーチャルマシン毎に複数のディスクリプタ１２３０を使い分ける構成としてもよい。ＣＰＵコア毎もしくはバーチャルマシン毎に複数のディスクリプタ１２３０を使い分ける構成とすることにより、ディスクリプタ１２３０が１個のみの場合と比較して、ソフトウェアによる書き込み処理および読み出し処理の性能が向上する。
［第３の実施例］
　次に、本発明の第３の実施例について説明する。図１９は、本発明の第３の実施例に係るパケット処理装置の構成を示すブロック図である。図１９のパケット処理装置は、回線対応部１００と、パケット処理部１１４と、データ用メモリ１１５と、データ処理部１１６と、受信処理部１１７と、受信バッファ１１８と、結合閾値制御部１１９と、データ結合部１２０と、結合データ転送部１２１ａと、転送管理部１２２ａとから構成される。
　図１９における、回線対応部１００、パケット処理部１１４、データ用メモリ１１５、データ処理部１１６、受信処理部１１７、受信バッファ１１８、結合閾値制御部１１９、データ結合部１２０は、図１１の構成と同等である。
　図１９の結合データ転送部１２１ａは、ＤＭＡコントローラ１２１１ａから構成される。結合データ転送部１２１ａは、複数のデータが結合されたデータブロックを１度のＤＭＡ転送により、データ用メモリ１１５に転送し、ハードウェア割り込みを発生させて受信処理部１１７の起動要求を発行する。
　なお、パケット処理装置のプロセッサ（不図示）へのハードウェア割り込みの発生を行わないようにしてもよい。
　また、結合データ転送部１２１ａは、データ結合部１２０から通知された、結合したデータの数と各データのサイズの情報を用いて、転送管理部１２２ａ（プロセッサが実行するソフトウェア）がデータ毎に用意したディスクリプタ１２１０ａにサイズ等を書き込む。
　図２０に本実施例の結合データ転送部１２１ａが使用するディスクリプタ１２１０ａの構成例を示す。図２０の例では、データ用メモリ１１５にＮ個のデータが格納される場合を示している。
　図２０のディスクリプタ１２１０ａは、受信したデータの書き込み先の先頭アドレスＡ＃１～Ａ＃Ｎと、先頭アドレスＡ＃１～Ａ＃Ｎが有効か否かを示す有効フラグＡＦ＃１～ＡＦ＃Ｎと、受信したデータのデータ長を示す受信データサイズＬ＃１～Ｌ＃Ｎと、データ用メモリ１１５からのデータの読み出しが完了したか否かを示す受信完了フラグＷＦ＃１～ＷＦ＃Ｎとを、複数（Ｎ組）書き込み可能なデータ構造体となっている。
　ディスクリプタ１２１０ａは、実体としては、データ用メモリ１１５と同様に、パーソナルコンピュータ、通信機器あるいは通信ボード上のメモリ内に配置される。
　なお、ディスクリプタ１２１０ａをデータ用メモリ１１５と同じメモリ内に配置することも可能であるが、その場合、どちらの用途に使用するのかをメモリ内のアドレスにより分けることができる。
　次に、図２０の構成のディスクリプタ１２１０ａを用いた本実施例の動作例を図１９～図２７を用いて説明する。図２１は転送管理部１２２ａの動作を説明するフローチャート、図２２～図２５、図２７はＤＭＡコントローラ１２１１ａの動作を説明するフローチャート、図２６は受信処理部１１７の動作を説明するフローチャートである。
　最初に、転送管理部１２２ａ（プロセッサが実行するソフトウェア）は、パケット処理装置の初期設定として、データ用メモリ１１５内にデータブロック用のバッファ領域として連続した領域を確保し（図２１ステップＳ７００）、このバッファ領域の先頭アドレスＡ０と容量（サイズ）Ｃ０を示す情報とを制御用レジスタ１２４に書き込む（図２１ステップＳ７０１）。制御用レジスタ１２４は、例えばプロセッサ内に設けられる。
　なお、制御用レジスタ１２４は、１個（組）だけでも問題無いが、複数用意しておくことも可能である。制御用レジスタ１２４を複数設ける場合、データの書き込みに使用する順番は予め決めておく。また、制御用レジスタ１２４の設定は、初期設定時に行うものとし、動作中の設定変更は行わないものとする。
　次に、転送管理部１２２ａは、ディスクリプタ１２１０ａの初期設定として、先頭アドレスＡ＃ｎ（ｎは１～Ｎ）が有効か否かを示す有効フラグＡＦ＃ｎを全て「無効」とし（図２１ステップＳ７０２）、データ用メモリ１１５からのデータの読み出しが完了したことを示す受信完了フラグＷＦ＃ｎを全て「完了」とする（図２１ステップＳ７０３）。
　結合データ転送部１２１ａ内のＤＭＡコントローラ１２１１ａは、データ結合部１２０から転送要求が発行されると、上記の初期設定後の最初の転送要求の場合、転送管理部１２２ａが設定した先頭アドレスＡ０と容量（サイズ）Ｃ０とを制御用レジスタ１２４から読み出す（図２２ステップＳ８００）。そして、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５へのデータの転送に使用するためのライトポインタＷＰの初期値として、ステップＳ８００で読み出した先頭アドレスＡ０を設定する（図２２ステップＳ８０１）。すなわち、本実施例では、制御用レジスタ１２４の設定からデータ用メモリ１１５内の書き込み可能なバッファ領域のアドレスの範囲を計算し、書き込み可能なバッファ領域をリングバッファとして使用する。
　続いて、ＤＭＡコントローラ１２１１ａは、ディスクリプタ１２１０ａの読出および書込の順を示す変数ｎを１に初期化する（図２２ステップＳ８０２）。
　ＤＭＡコントローラ１２１１ａは、データ結合部１２０からの情報を確認して、データ用メモリ１１５に転送すべきデータが、結合されていない単体のデータかデータブロックかを確認し、結合したデータの数ｋを確認する（図２２ステップＳ８０３）。上記のとおり、結合したデータの数ｋは、データ結合部１２０から通知される情報に含まれている（結合していない場合はｋ＝１）。そして、ＤＭＡコントローラ１２１１ａは、ディスクリプタ１２１０ａ内のｋ個の受信完了フラグＷＦ＃ｎ～ＷＦ＃ｎ（ｎ＋ｋ－１）を確認する（図２２ステップＳ８０４）。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１ａは、ＷＦ＃ＮとＷＦ＃１からＷＦ＃（ｋ－１）までの受信完了フラグを確認すればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１ａは、ＷＦ＃ｎからＷＦ＃ＮまでとＷＦ＃１からＷＦ＃（ｋ－１－（Ｎ－ｎ））までの受信完了フラグを確認すればよい。
　ＤＭＡコントローラ１２１１ａは、ステップＳ８０４の処理により、確認したｋ個の受信完了フラグが全て「完了」の場合（ステップＳ８０４においてｙｅｓ）、データ用メモリ１１５内のデータブロック用のバッファ領域の残容量ＣＲとデータ用メモリ１１５に転送すべきデータのサイズＣＤとを比較する（図２２ステップＳ８０５）。データ用メモリ１１５に転送すべきデータが結合されていない単体のデータの場合には、単体のデータのサイズを残容量ＣＲと比較し、データ用メモリ１１５に転送すべきデータがデータブロックの場合には、データブロックのサイズを残容量ＣＲと比較する。上記のとおり、データ用メモリ１１５に転送すべきデータのサイズＣＤは、データ結合部１２０から通知される。
　この比較の際に、ＤＭＡコントローラ１２１１ａは、ライトポインタＷＰとリードポインタＲＰに基づいて、データ用メモリ１１５内のデータブロック用のバッファ領域の残容量ＣＲを算出する。具体的には、ＤＭＡコントローラ１２１１ａは、初期状態（ライトポインタＷＰ＝リードポインタＲＰ）の場合、ステップＳ８００において制御用レジスタ１２４から読み出した容量（サイズ）Ｃ０の値をそのまま残容量ＣＲとする。
　また、ＤＭＡコントローラ１２１１ａは、ライトポインタＷＰ＞リードポインタＲＰの場合、Ｃ０－ＷＰ＋ＲＰを残容量ＣＲとし、ライトポインタＷＰ＜リードポインタＲＰの場合、ＲＰ－ＷＰを残容量ＣＲとする。また、ＤＭＡコントローラ１２１１ａは、初期状態以外で、ライトポインタＷＰ＝リードポインタＲＰの場合、０もしくはＣ０を残容量ＣＲとする。具体的には、ライトポインタＷＰ＞リードポインタＲＰの状態からライトポインタＷＰ＝リードポインタＲＰに遷移した場合はリードポインタが更新されたと判断して、残容量ＣＲをＣ０とし、ライトポインタＷＰ＜リードポインタＲＰの状態からライトポインタＷＰ＝リードポインタＲＰに遷移した場合はライトポインタが更新されたと判断して、残容量ＣＲを０とする。
　なお、上記のとおりディスクリプタ１２１０ａには、受信完了フラグＷＦ＃１～ＷＦ＃Ｎの領域がＮ個（組）用意されているが、受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認する順番は予め決められている。例えば、図２０、図２２の例では、ＤＭＡコントローラ１２１１ａは、ｎ番目の受信完了フラグＷＦ＃ｎ、（ｎ＋１）番目の受信完了フラグＷＦ＃（ｎ＋１）、・・・・、Ｎ番目の受信完了フラグＷＦ＃Ｎと順番に確認する（ステップＳ８０４）。Ｎ番目の受信完了フラグＷＦ＃Ｎの確認を行った後、ｋ組分の確認が終わっていない場合は、１番目の受信完了フラグＷＦ＃１から順番に確認を行う。
　ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５内のデータブロック用のバッファ領域の残容量ＣＲがデータ用メモリ１１５に転送すべきデータのサイズＣＤより小さい場合（ステップＳ８０５においてｙｅｓ）、ステップＳ８０４に戻る。このバッファ領域の残容量ＣＲがデータサイズＣＤより小さい状態は、ソフトウェアによるデータ用メモリ１１５からのデータの読み出しにより、バッファ領域の残容量ＣＲが回復すると解消する。
　また、ＤＭＡコントローラ１２１１ａは、バッファ領域の残容量ＣＲがデータ用メモリ１１５に転送すべきデータのサイズＣＤ以上の場合（ステップＳ８０５においてｎｏ）、ライトポインタＷＰに、データ用メモリ１１５に転送すべきデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）と、所定の上限値とを比較する（図２３ステップＳ８０６）。ここで、上限値は、データ用メモリ１１５内のバッファ領域の先頭アドレスＡ０に、このバッファ領域の容量Ｃ０を加算した値（Ａ０＋Ｃ０）である。
　ＤＭＡコントローラ１２１１ａは、ライトポインタＷＰにデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）が、上限値（Ａ０＋Ｃ０）より小さい場合（ステップＳ８０６においてｙｅｓ）、データ結合部１２０から通知された情報（結合した各データのサイズ）に基づいて、データ用メモリ１１５に転送すべきデータを構成するｋ個のデータのデータ長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１２１０ａに書き込む（図２３ステップＳ８０７）。
　続いて、ＤＭＡコントローラ１２１１ａは、ｎ番目の先頭アドレスＡ＃ｎの値として、ライトポインタＷＰの値をディスクリプタ１２１０ａに書き込む（図２３ステップＳ８０８）。さらに、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５に転送すべきデータが、結合されていない単体のデータ（ｋ＝１）の場合（図２３ステップＳ８０９においてｎｏ）、図２４のステップＳ８１２に遷移する。
　また、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５に転送すべきデータがデータブロックの場合（ステップＳ８０９においてｙｅｓ）、ディスクリプタ１２１０ａ内の「ｋ－１」個の先頭アドレスＡ＃（ｎ＋１）～Ａ＃（ｎ＋ｋ－１）を、データブロックを構成するｋ個のデータのうち、初めの「ｋ－１」個のデータのデータ長に応じて書き込む（図２３ステップＳ８１１）。
　具体的には、ＤＭＡコントローラ１２１１ａは、先頭アドレスＡ＃（ｎ＋１）については、先頭アドレスＡ＃ｎと、データブロックを構成するｋ個のデータのうち１番目のデータのデータ長（受信データサイズＬ＃ｎが示す値）とを足した値を書き込む。また、ＤＭＡコントローラ１２１１ａは、先頭アドレスＡ＃（ｎ＋ｋ－１）については、先頭アドレスＡ＃（ｎ＋ｋ－２）と、データブロックを構成するｋ個のデータのうち「ｋ－１」番目のデータのデータ長（受信データサイズＬ＃（ｎ＋ｋ－２）が示す値）とを足した値を書き込む。
　このように、ＤＭＡコントローラ１２１１ａは、先頭アドレスＡ＃ｉを書き込む場合、１つ前の先頭アドレスＡ＃（ｉ－１）と、データブロックを構成するデータのうち「ｉ－１」番目のデータのデータ長とを足した値を書き込むようにすればよい。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズをディスクリプタ１２１０ａに書き込むと共に、先頭アドレスＡ＃ｎと、Ａ＃１からＡ＃（ｋ－１）までの先頭アドレスをディスクリプタ１２１０ａに書き込むようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズをディスクリプタ１２１０ａに書き込むと共に、先頭アドレスＡ＃ｎと、Ａ＃（ｎ＋１）からＡ＃ＮまでとＡ＃１からＡ＃（ｋ－１－（Ｎ－ｎ））までの先頭アドレスをディスクリプタ１２１０ａに書き込むようにすればよい。
　次に、ＤＭＡコントローラ１２１１ａは、ライトポインタＷＰをデータ用メモリ１１５の転送先の先頭アドレスとして、データ用メモリ１１５に転送すべきデータ（単体のデータまたはデータブロック）を、データ用メモリ１１５の転送先の先頭アドレスから始まるバッファ領域に書き込むＤＭＡ転送を行う（図２４ステップＳ８１２）。すなわち、データ用メモリ１１５内のバッファ領域の先頭アドレスＡ０に、このバッファ領域の容量Ｃ０を加算した値（Ａ０＋Ｃ０）が、ライトポインタＷＰにデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）より大きい場合、ライトポインタＷＰを転送先の先頭アドレスとしてＤＭＡ転送を行う。
　そして、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５にＤＭＡ転送したデータ（単体のデータまたはデータブロック）のサイズをライトポインタＷＰに加算する（図２４ステップＳ８１３）。具体的には、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５にＤＭＡ転送したデータが、結合されていない単体のデータ（ｋ＝１）の場合、当該データのデータ長（受信データサイズＬ＃ｎが示す値）をライトポインタＷＰに加算する。また、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５に転送すべきデータがデータブロックの場合、受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）をライトポインタＷＰに加算する。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズをライトポインタＷＰに加算すればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズをライトポインタＷＰに加算すればよい。
　次に、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５にＤＭＡ転送したデータを構成する各データに対応する受信完了フラグＷＦ＃ｎ～ＷＦ＃（ｎ＋ｋ－１）を「完了」から「未了」に書き換える（図２４ステップＳ８１４）。さらに、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５にＤＭＡ転送したデータを構成する各データに対応する有効フラグＡＦ＃ｎ～ＡＦ＃（ｎ＋ｋ－１）を「無効」から「有効」に書き換える（図２４ステップＳ８１５）。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信完了フラグＷＦ＃ｎと、ＷＦ＃１からＷＦ＃（ｋ－１）までの受信完了フラグとを「完了」から「未了」に書き換えると共に、有効フラグＡＦ＃ｎと、ＡＦ＃１からＡＦ＃（ｋ－１）までの有効フラグとを「無効」から「有効」に書き換えるようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信完了フラグＷＦ＃ｎと、ＷＦ＃（ｎ＋１）からＷＦ＃ＮまでとＷＦ＃１からＷＦ＃（ｋ－１－（Ｎ－ｎ））までの受信完了フラグとを「未了」に書き換えると共に、有効フラグＡＦ＃ｎと、ＡＦ＃（ｎ＋１）からＡＦ＃ＮまでとＡＦ＃１からＡＦ＃（ｋ－１－（Ｎ－ｎ））までの有効フラグとを「有効」に書き換えるようにすればよい。
　そして、ＤＭＡコントローラ１２１１ａは、ｎ＋ｋ＞Ｎが成立するかどうかを確認し（図２４ステップＳ８１６）、ｎ＋ｋがＮより大きい場合は、変数ｎをｎ＝ｎ＋ｋ－Ｎとし（図２４ステップＳ８１７）とし、ステップＳ８０３に戻る。また、ＤＭＡコントローラ１２１１ａは、ｎ＋ｋがＮ以下の場合は、変数ｎをｎ＝ｎ＋ｋとし（図２４ステップＳ８１８）とし、ステップＳ８０３に戻る。
　一方、ＤＭＡコントローラ１２１１ａは、ライトポインタＷＰに、データ用メモリ１１５に転送すべきデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）が、上限値（Ａ０＋Ｃ０）以上の場合（ステップＳ８０６においてｎｏ）、データのサイズＣＤと、リードポインタＲＰからデータ用メモリ１１５内のバッファ領域の先頭アドレスＡ０を減算した値（ＲＰ－Ａ０）とを比較する（図２３ステップＳ８１９）。
　ＤＭＡコントローラ１２１１ａは、データのサイズＣＤが、減算値（ＲＰ－Ａ０）より小さい場合（ステップＳ８１９においてｙｅｓ）、データ結合部１２０から通知された情報（結合した各データのサイズ）に基づいて、データ用メモリ１１５に転送すべきデータを構成するｋ個のデータのデータ長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１２１０ａに書き込む（図２５ステップＳ８２０）。
　続いて、ＤＭＡコントローラ１２１１ａは、ｎ番目の先頭アドレスＡ＃ｎの値として、データ用メモリ１１５内のバッファ領域の先頭アドレスＡ０の値をディスクリプタ１２１０ａに書き込む（図２５ステップＳ８２１）。さらに、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５に転送すべきデータが、結合されていない単体のデータ（ｋ＝１）の場合（図２５ステップＳ８２２においてｎｏ）、図２５ステップＳ８２５に遷移する。
　また、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５に転送すべきデータがデータブロックの場合（ステップＳ８２２においてｙｅｓ）、ディスクリプタ１２１０ａ内の「ｋ－１」個の先頭アドレスＡ＃（ｎ＋１）～Ａ＃（ｎ＋ｋ－１）を、データブロックを構成するｋ個のデータのうち、初めの「ｋ－１」個のデータのデータ長に応じて書き込む（図２５ステップＳ８２４）。
　具体的には、ＤＭＡコントローラ１２１１ａは、先頭アドレスＡ＃（ｎ＋１）については、先頭アドレスＡ＃ｎと、データブロックを構成するｋ個のデータのうち１番目のデータのデータ長（受信データサイズＬ＃ｎが示す値）とを足した値を書き込む。また、ＤＭＡコントローラ１２１１ａは、先頭アドレスＡ＃（ｎ＋ｋ－１）については、先頭アドレスＡ＃（ｎ＋ｋ－２）と、データブロックを構成するｋ個のデータのうち「ｋ－１」番目のデータのデータ長（受信データサイズＬ＃（ｎ＋ｋ－２）が示す値）とを足した値を書き込む。このように、ＤＭＡコントローラ１２１１ａは、先頭アドレスＡ＃ｉを書き込む場合、１つ前の先頭アドレスＡ＃（ｉ－１）と、データブロックを構成するデータのうち「ｉ－１」番目のデータのデータ長とを足した値を書き込むようにすればよい。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズをディスクリプタ１２１０ａに書き込むと共に、先頭アドレスＡ＃ｎと、Ａ＃１からＡ＃（ｋ－１）までの先頭アドレスをディスクリプタ１２１０ａに書き込むようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズをディスクリプタ１２１０ａに書き込むと共に、先頭アドレスＡ＃ｎと、Ａ＃（ｎ＋１）からＡ＃ＮまでとＡ＃１からＡ＃（ｋ－１－（Ｎ－ｎ））までの先頭アドレスをディスクリプタ１２１０ａに書き込むようにすればよい。
　次に、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５に転送すべきデータ（単体のデータまたはデータブロック）を、データ用メモリ１１５の先頭アドレスＡ０から始まるバッファ領域に書き込むＤＭＡ転送を行う（図２５ステップＳ８２５）。すなわち、「Ａ０＋Ｃ０－ＷＰ」がデータ用メモリ１１５に転送すべきデータのサイズＣＤより小さく、バッファ領域の先頭アドレスＡ０からリードポインタＲＰまでの容量が転送データのサイズＣＤより大きい場合、ライトポインタＷＰの代わりに、データ用メモリ１１５の先頭アドレスＡ０を転送先の先頭アドレスとしてＤＭＡ転送を行う。
　そして、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５にＤＭＡ転送したデータ（単体のデータまたはデータブロック）のサイズを、データ用メモリ１１５のバッファ領域の先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値として更新する（図２５ステップＳ８２６）。具体的には、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５にＤＭＡ転送したデータが、結合されていない単体のデータ（ｋ＝１）の場合、当該データのデータ長（受信データサイズＬ＃ｎが示す値）を先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値とする。また、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５に転送すべきデータがデータブロックの場合、受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値とする。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズを先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値とすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズを先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値とすればよい。
　次に、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５にＤＭＡ転送したデータを構成する各データに対応する受信完了フラグＷＦ＃ｎ～ＷＦ＃（ｎ＋ｋ－１）を「完了」から「未了」に書き換える（図２５ステップＳ８２７）。さらに、ＤＭＡコントローラ１２１１ａは、データ用メモリ１１５にＤＭＡ転送したデータを構成する各データに対応する有効フラグＡＦ＃ｎ～ＡＦ＃（ｎ＋ｋ－１）を「無効」から「有効」に書き換える（図２５ステップＳ８２８）。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信完了フラグＷＦ＃ｎと、ＷＦ＃１からＷＦ＃（ｋ－１）までの受信完了フラグとを「完了」から「未了」に書き換えると共に、有効フラグＡＦ＃ｎと、ＡＦ＃１からＡＦ＃（ｋ－１）までの有効フラグとを「無効」から「有効」に書き換えるようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１２１１ａは、受信完了フラグＷＦ＃ｎと、ＷＦ＃（ｎ＋１）からＷＦ＃ＮまでとＷＦ＃１からＷＦ＃（ｋ－１－（Ｎ－ｎ））までの受信完了フラグとを「未了」に書き換えると共に、有効フラグＡＦ＃ｎと、ＡＦ＃（ｎ＋１）からＡＦ＃ＮまでとＡＦ＃１からＡＦ＃（ｋ－１－（Ｎ－ｎ））までの有効フラグとを「有効」に書き換えるようにすればよい。
　そして、ＤＭＡコントローラ１２１１ａは、ｎ＋ｋ＞Ｎが成立するかどうかを確認し（図２５ステップＳ８２９）、ｎ＋ｋがＮより大きい場合は、変数ｎをｎ＝ｎ＋ｋ－Ｎとし（図２５ステップＳ８３０）とし、ステップＳ８０３に戻る。また、ＤＭＡコントローラ１２１１ａは、ｎ＋ｋがＮ以下の場合は、変数ｎをｎ＝ｎ＋ｋとし（図２５ステップＳ８３１）とし、ステップＳ８０３に戻る。
　こうして、本実施例のＤＭＡ転送では、ｋ個のデータが連結されたデータブロックを纏めてデータ用メモリ１１５に転送し、ディスクリプタ１２１０ａの先頭アドレスの情報をＤＭＡコントローラ１２１１ａが書き込むことにより、パケット処理装置のプロセッサ（受信処理部１１７とデータ処理部１１６）に対して各データの先頭が書き込まれたアドレスを通知するようにしている。
　なお、ＤＭＡコントローラ１２１１ａは、以下の受信処理部１１７等（プロセッサが実行するソフトウェア）の処理に対応してリードポインタＲＰの更新処理も行うが、このリードポインタＲＰの更新処理の詳細は後述する。
　受信処理部１１７（プロセッサが実行するソフトウェア）は、定期的にディスクリプタ１２１０ａの有効フラグＡＦ＃ｎ（ｎは１～Ｎ）を確認して、有効フラグＡＦ＃ｎが「有効」を示している場合（図２６ステップＳ９０１においてｙｅｓ）、対応するｎ番目の先頭アドレスＡ＃ｎの情報と受信データサイズＬ＃ｎの情報とに基づいてデータ用メモリ１１５からｎ番目のデータを読み出してデータ処理部１１６へ渡す（図２６ステップＳ９０２）。
　データ処理部１１６で必要な処理が行われた後に（図２６ステップＳ９０３においてｙｅｓ）、受信処理部１１７（プロセッサが実行するソフトウェア）は、処理が終わったｎ番目のデータに対応する、ディスクリプタ１２１０ａのｎ番目の受信完了フラグＷＦ＃ｎを「未了」から「完了」に書き換えると共に、ディスクリプタ１２１０ａのｎ番目の有効フラグＡＦ＃ｎを「有効」から「無効」に書き換える（図２６ステップＳ９０４）。
　第１の実施例と同様に、ディスクリプタ１２１０ａには、有効フラグＡＦ＃１～ＡＦ＃Ｎの領域がＮ個（組）あるが、有効フラグＡＦ＃１～ＡＦ＃Ｎを確認する順番は予め決められている。
　なお、定期的にディスクリプタ１２１０ａの有効フラグＡＦ＃ｎを確認する代わりに、ＤＭＡ転送の完了後にＤＭＡコントローラ１２１１ａがプロセッサに対して割り込み処理要求を発行し、この割り込み処理要求に応じて受信処理部１１７（プロセッサが実行するソフトウェア）が、ディスクリプタ１２１０ａの有効フラグＡＦ＃ｎ（ｎは１～Ｎ）を確認するようにしてもよい。
　次に、ＤＭＡコントローラ１２１１ａによるリードポインタＲＰの更新処理について説明する。最初に、ＤＭＡコントローラ１２１１ａは、リードポインタＲＰの初期値として、データ用メモリ１１５のデータブロック用のバッファ領域の先頭アドレスＡ０を設定する（図２７ステップＳ８４０）。また、ＤＭＡコントローラ１２１１ａは、有効フラグの確認順を示す変数ｎを１に初期化する（図２７ステップＳ８４１）。なお、この変数ｎと図２２～図２５の変数ｎとは同じ値であるから、ステップＳ８４１はステップＳ８０２と同じ処理である。
　ＤＭＡコントローラ１２１１ａは、図２２～図２５の処理中に、ディスクリプタ１２１０ａのｎ番目の有効フラグＡＦ＃ｎを定期的に確認する（図２７ステップＳ８４２）。ＤＭＡコントローラ１２１１ａは、ｎ番目の先頭アドレスＡ＃ｎが「有効」であることを有効フラグＡＦ＃ｎが示していることを検出した後（図２７ステップＳ８４３においてｙｅｓ）、このｎ番目の先頭アドレスＡ＃ｎに対応するディスクリプタ１２１０ａのｎ番目の受信完了フラグＷＦ＃ｎを確認する（図２７ステップＳ８４４）。
　ＤＭＡコントローラ１２１１ａは、ディスクリプタ１２１０ａのｎ番目の受信完了フラグＷＦ＃ｎが「完了」を示している場合（図２７ステップＳ８４５においてｙｅｓ）、ｎ番目の先頭アドレスＡ＃ｎにｎ番目の受信データサイズＬ＃ｎを加算した値を、リードポインタＲＰの新たな値として更新する（図２７ステップＳ８４６）。
　また、有効フラグＡＦ＃ｎがプロセッサが実行するソフトウェアにより「無効」に書き換えられていない場合はＤＭＡコントローラ１２１１ａが「無効」に更新する（図２７ステップＳ８４７）。
　ＤＭＡコントローラ１２１１ａは、変数ｎがＮと等しいかどうかを判定する（図２７ステップＳ８４８）。ＤＭＡコントローラ１２１１ａは、変数ｎがＮに達していない場合（ステップＳ８４８においてｎｏ）、変数ｎを１増やし（図２７ステップＳ８４９）、ステップＳ８４２に戻る。また、ＤＭＡコントローラ１２１１ａは、変数ｎがＮに達した場合（ステップＳ８４８においてｙｅｓ）、変数ｎを１とし（図２７ステップＳ８５０）、ステップＳ８４２に戻る。
　なお、受信完了フラグＷＦ＃ｎが「完了」になるのは、図２６の受信処理部１１７の動作によるものである。
　また、以上に説明したリードポインタＲＰは、ＤＭＡコントローラ１２１１ａがデータ用メモリ１１５内のデータブロック用のバッファ領域の残容量の計算等に使用するためのものであり、ソフトウェアによる読み出し時等の使用は想定していない。
　以上に説明したように、本実施例のパケット処理装置は、纏めＤＭＡ転送を実現することができ、かつデータブロックを元の複数のデータに復元するための情報をディスクリプタ１２１０ａに書き込む手段（ＤＭＡコントローラ１２１１ａ）を内蔵する結合データ転送部１２１ａを備えている。ＤＭＡコントローラ１２１１ａはハードウェアで実装可能なので、復元処理のソフトウェアでの実行を不要とし、かつ、纏めＤＭＡ転送の効果による高い受信性能を実現することが可能となる。
　なお、従来の図４２の構成のパケット処理装置において、複数のデータが結合したデータブロックを元の複数のデータに復元する処理をプロセッサ（ソフトウェア）で実行する場合と比較すると、本実施例では、復元処理をプロセッサ（ソフトウェア）で行う必要がなくなるので、１データの処理（１パケット分の処理）に必要となるプロセッサの処理が軽くなり、受信性能が向上する（単位時間に処理できるデータの数が増加する）という効果がある。また、本実施例では、１データの処理（１パケット分の処理）に必要となるプロセッサの消費電力が小さくなるという効果もある。
　また、従来の図４２の構成で、纏めＤＭＡ転送を正常に行うためには、ソフトウェアによって事前に、データ用メモリ１１５内に、Ｎ×ＤＢ＿ｍｕｘ（ＤＢ＿ｍｕｘはデータブロックの最大サイズ）のバッファ領域を確保しておく必要がある。これに対して、本実施例のパケット処理装置では、より小さいバッファ領域で纏めＤＭＡ転送を正常に行うことができる。
　上記のデータブロックの最大サイズＤＢ＿ｍｕｘは、結合閾値制御部１１９に設定される閾値に許容最大データ長を足した値となる。したがって、例えば閾値を５００Ｂｙｔｅ、許容最大データ長を２０００Ｂｙｔｅ、Ｎを１０とすると、従来の図４２の構成でデータ用メモリ１１５内に確保が必要なバッファ領域のサイズは、１０×２５００＝２５０００Ｂｙｔｅとなる。
　本実施例のパケット処理装置でデータ用メモリ１１５内に確保が必要なバッファ領域のサイズは、Ｎに依存せず、データブロックの最大サイズＤＢ＿ｍｕｘとなる。すなわち、本実施例のパケット処理装置でデータ用メモリ１１５内に確保が必要なバッファ領域のサイズは、上記と同じ条件で、２５００Ｂｙｔｅとなる。このようにバッファ領域のサイズを小さくできるのは、バッファ領域の残容量ＣＲが小さい場合に残容量ＣＲが必要な量になるまでＤＭＡ転送を待たせる機能（図２２のステップＳ８０５、図２３のステップＳ８１９）の実装による効果である。
　したがって、本実施例では、データ用メモリ１１５内に確保するバッファ領域のサイズが小さいと、ソフトウェアによるデータ用メモリ１１５からのデータの読み出しが完了するまで次のＤＭＡ転送が待たされる確率が高くなる。
　ここで、本実施例のパケット処理装置でデータ用メモリ１１５内に確保するバッファ領域のサイズを従来の図４２の構成で必要なサイズと同じサイズにした場合に無駄となる領域の量を比較する。
　上記のように閾値を５００Ｂｙｔｅ、許容最大データ長を２０００Ｂｙｔｅ、Ｎを１０とした場合、実際にデータ用メモリ１１５に転送されるデータブロックのサイズは５０１Ｂｙｔｅ～２５００Ｂｙｔｅとなる。つまり、従来の図４２の構成では、各データブロックのサイズをＳとしたとき、（２５００－Ｓ）を１０個のデータブロック分加算した領域が無駄になる。これは、データブロックのサイズＳの平均が仮に１５００Ｂｙｔｅだとすると、２５０００Ｂｙｔｅの内１００００Ｂｙｔｅ分の領域が無駄になっていることを示している。
　本実施例の構成でデータ用メモリ１１５内に確保するバッファ領域のサイズを２５０００Ｂｙｔｅとした場合、２５０００Ｂｙｔｅが連続した領域で確保され、複数のデータブロックを連続した領域に書き込むことが可能な構成となっている。したがって、本実施例で無駄になるのは、最大でデータブロックの最大サイズ２５００Ｂｙｔｅから１Ｂｙｔｅを引いた値、すなわち、２４９９Ｂｙｔｅのみとなる。この値は、データブロックのサイズＳの平均が（２５０００－２４９９）／１０＝２２５０．１より小さい場合、Ｎを１１以上にすれば、１１個以上のデータブロックを同じ容量（２５０００Ｂｙｔｅ）のバッファに書き込めることを示している。従来の図４２の構成で１１個以上のデータブロックを書き込むためにはＮを１１以上にし、かつ２７５００Ｂｙｔｅ以上のバッファ領域が必要である。
　したがって、本実施例のパケット処理装置でデータ用メモリ１１５内に確保するバッファ領域のサイズを従来の図４２の構成で必要なサイズと同じサイズにした場合、従来の図４２の構成の場合より、無駄になる領域が小さくなり、より多数のデータブロックを同じサイズのバッファ領域に書き込むことが可能となる場合もある。
　また、データブロックのサイズＳの平均を仮に１５００Ｂｙｔｅ、バッファ領域に書き込むデータブロックの最大数を１０だとして、本実施例のパケット処理装置でデータ用メモリ１１５内に確保すべきバッファ領域のサイズを計算すると、１５００×１０＝１５０００Ｂｙｔｅとなり、従来の図４２の構成で必要なサイズ（２５０００Ｂｙｔｅ）より小さくなる。
　なお、本実施例の構成では、データ用メモリ１１５のバッファ領域に書き込むデータブロックの最大数とディスクリプタ１２１０ａのＮを独立に決定することができる。上記のようにバッファ領域に書き込むデータブロックの最大数によりバッファ領域のサイズを決め、Ｎはバッファ領域に書き込むデータの最大数とすれば良い。ただし、実際にバッファ領域に書き込めるデータの最大数は、格納するデータのサイズとバッファ領域のサイズに依存するので、Ｎもしくはそれより小さい値となる。仮に、データブロックのサイズＳの平均が１５００Ｂｙｔｅ、結合したデータの数ｋの平均が２個、バッファ領域に書き込むデータブロックの最大数を１０だとすると、バッファ領域のサイズを１５００×１０＝１５０００Ｂｙｔｅ、Ｎを２×１０＝２０とするのが望ましい。
　複数のデータが結合したデータブロックを元の複数のデータに復元する処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂのハードウェアで実現しようとすると、復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ結合部１２０から受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂに通知する手段が必要となる。
　また、復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂのハードウェアで実現しようとすると、ＤＭＡ転送完了後、受信処理が起動されるまで、場合によっては複数のデータブロック分の復元処理に必要な情報を保持しておく必要があることを考慮しなければならない。
　これに対して、本実施例のパケット処理装置では、１つのデータブロックのＤＭＡ転送が完了した時点でデータブロックの復元処理は終わっているので、複数のデータブロック分の情報を保持する必要がない。したがって、復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂのハードウェアで実現する場合と比較して、本実施例の方がハードウェアの規模が小さい。
　また、復元処理に必要な情報をデータ結合部１２０から受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂに通知する手段として、復元処理に必要な情報をデータブロックの中に書き込むことも可能である。しかし、復元処理に必要な情報をデータブロックの中に書き込む場合、ＤＭＡ転送に使用するバスの帯域の一部を、復元処理に必要な情報で占有してしまうことになるので、本来のデータの転送に使用できる実効帯域が小さくなり、その結果、ＤＭＡ転送の性能が劣化してしまうという問題が発生する。
　本実施例のパケット処理装置では、復元処理に必要な情報をデータブロックに書き込む必要がないので、上記のような実効帯域の劣化は起こらない。
　本実施例では、結合データ転送部１２１ａをハードウェアで実現する例を示したが、受信処理に使用するプロセッサとは別のプロセッサとソフトウェアにより結合データ転送部１２１ａの少なくとも一部の処理を実装することも可能である。このように結合データ転送部１２１ａの少なくとも一部の処理をソフトウェアで実現する場合でも、データブロックを元の複数のデータに復元する処理を受信処理部１１７もしくはデータ処理部１１６で行う必要がなくなるので、纏めＤＭＡ転送の効果による高い受信性能を実現することが可能となる。
　また、結合データ転送部１２１ａの少なくとも一部の処理をソフトウェアで実現する場合でも、結合データ転送部１２１ａをハードウェアで実現する場合と同様に、データブロックを元の複数のデータに復元する処理に必要となるハードウェアの規模が小さくなる効果（複数のデータブロック分の情報を保持する必要がないことによる効果）、およびデータの転送に使用できる実効帯域の劣化が起こらない効果（復元処理に必要な情報をデータブロックの中に加えないことによる効果）を得ることができる。
　本実施例の変形として、ＤＭＡコントローラ１２１１ａとそれぞれのＤＭＡコントローラ１２１１ａに対応するディスクリプタ１２１０ａとを複数搭載する構成としてもよい。また、データ結合部１２０においてデータの種類を判定して同じ種類のデータをデータブロックとして纏める構成としてもよいし、データの種類に応じて複数のＤＭＡコントローラ１２１１ａと複数のディスクリプタ１２１０ａとを使い分ける構成としてもよい。
　データの種類別にＤＭＡコントローラ１２１１ａとディスクリプタ１２１０ａとを用意し、データの種類に応じて複数のＤＭＡコントローラ１２１１ａと複数のディスクリプタ１２１０ａとを使い分ける構成とすると、データの種類毎に異なる受信処理を行うことが容易になる。
　また、本実施例において、複数のＣＰＵコアを内蔵するプロセッサのコア毎に複数のＤＭＡコントローラ１２１１ａと複数のディスクリプタ１２１０ａとを使い分ける構成としてもよいし、バーチャルマシン毎に複数のＤＭＡコントローラ１２１１ａと複数のディスクリプタ１２１０ａとを使い分ける構成としてもよい。
　ＣＰＵコア毎もしくはバーチャルマシン毎に複数のＤＭＡコントローラ１２１１ａと複数のディスクリプタ１２１０ａとを使い分ける構成とすることにより、ＤＭＡコントローラ等が１個のみの場合と比較して、ソフトウェアによる受信処理の性能を向上させることができる。
［第４の実施例］
　次に、本発明の第４の実施例について説明する。図２８は、本発明の第４の実施例に係るパケット処理装置の構成を示すブロック図である。図２８のパケット処理装置は、回線対応部１００と、パケット処理部１１４と、データ用メモリ１１５と、データ処理部１１６と、受信処理部１１７と、受信バッファ１１８と、結合閾値制御部１１９と、データ結合部１２０と、転送管理部１２２ａと、結合データ転送部１２３ａとから構成される。
　図２８の構成と図１９の構成の違いは、図１９における転送手段を、パケット処理装置のプロセッサ（ソフトウェア）による書き込み手段に置き換えた点である。つまり、本実施例は、図１９の結合データ転送部１２１ａを、ソフトウェアによる結合データ転送部１２３ａに置き換えたものである。
　回線対応部１００とデータ用メモリ１１５とデータ処理部１１６と受信処理部１１７と受信バッファ１１８と結合閾値制御部１１９と転送管理部１２２ａと制御用レジスタ１２４は、図１９の構成と同等である。データ結合部１２０は、図１１の構成と同等である。
　結合データ転送部１２３ａ（プロセッサが実行するソフトウェア）は、複数のデータが結合されたデータブロックをデータ用メモリ１１５に書き込み、受信処理部１１７の起動要求を行なう。また、結合データ転送部１２３ａは、データ結合部１２０から通知された、結合したデータの数と各データのサイズの情報を用いて、転送管理部１２２ａ（プロセッサが実行するソフトウェア）がデータ毎に用意したディスクリプタ１２３０ａにサイズ等の情報を書き込む。
　ディスクリプタ１２３０ａの構成は、第３の実施例のディスクリプタ１２１０ａの構成と同等である。ただし、本実施例では、結合データ転送部１２１ａの代わりに、結合データ転送部１２３ａ（プロセッサが実行するソフトウェア）がディスクリプタ１２３０ａへの書き込みを行うという違いがある。
　図２９～図３３は結合データ転送部１２３ａ（プロセッサが実行するソフトウェア）の動作を説明するフローチャートである。結合データ転送部１２３ａは、データ結合部１２０から転送要求が発行されると、初期設定後の最初の転送要求の場合、転送管理部１２２ａが設定した先頭アドレスＡ０と容量（サイズ）Ｃ０とを制御用レジスタ１２４から読み出す（図２９ステップＳ１０００）。そして、結合データ転送部１２３ａは、ライトポインタＷＰの初期値として先頭アドレスＡ０を設定する（図２９ステップＳ１００１）。
　続いて、結合データ転送部１２３ａは、ステップＳ８０２～Ｓ８０６と同等のステップＳ１００２～Ｓ１００６の処理を行う。結合データ転送部１２３ａは、ライトポインタＷＰにデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）が、上限値（Ａ０＋Ｃ０）より小さい場合（図３０ステップＳ１００６においてｙｅｓ）、データ結合部１２０から通知された情報（結合した各データのサイズ）に基づいて、データ用メモリ１１５に転送すべきデータを構成するｋ個のデータのデータ長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１２３０ａに書き込む（図３０ステップＳ１００７）。
　図３０のステップＳ１００８～Ｓ１０１１の処理は、図２３のステップＳ８０８～Ｓ８１１の処理と同等である。
　次に、結合データ転送部１２３ａは、ライトポインタＷＰをデータ用メモリ１１５の転送先の先頭アドレスとして、データ用メモリ１１５に転送すべきデータ（単体のデータまたはデータブロック）を、データ用メモリ１１５の転送先の先頭アドレスから始まるバッファ領域に書き込む（図３１ステップＳ１０１２）。
　図３１のステップＳ１０１３～Ｓ１０１８の処理は、図２４のステップＳ８１３～Ｓ８１８の処理と同等である。結合データ転送部１２３ａは、ステップＳ１０１７またはＳ１０１８の処理後、ステップＳ１００３に戻る。
　また、結合データ転送部１２３ａは、ライトポインタＷＰに、データ用メモリ１１５に転送すべきデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）が、上限値（Ａ０＋Ｃ０）以上の場合（図３０ステップＳ１００６においてｎｏ）、データのサイズＣＤと、リードポインタＲＰからデータ用メモリ１１５内のバッファ領域の先頭アドレスＡ０を減算した値（ＲＰ－Ａ０）とを比較する（図３０ステップＳ１０１９）。
　結合データ転送部１２３ａは、データのサイズＣＤが、減算値（ＲＰ－Ａ０）より小さい場合（ステップＳ１０１９においてｙｅｓ）、データ結合部１２０から通知された情報（結合した各データのサイズ）に基づいて、データ用メモリ１１５に転送すべきデータを構成するｋ個のデータのデータ長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１２３０ａに書き込む（図３２ステップＳ１０２０）。
　図３２のステップＳ１０２１～Ｓ１０２４の処理は、図２５のステップＳ８２１～Ｓ８２４の処理と同等である。
　次に、結合データ転送部１２３ａは、データ用メモリ１１５に転送すべきデータ（単体のデータまたはデータブロック）を、データ用メモリ１１５の先頭アドレスＡ０から始まるバッファ領域に書き込む（図３２ステップＳ１０２５）。
　図３２のステップＳ１０２６～Ｓ１０３１の処理は、図２５のステップＳ８２６～Ｓ８３１の処理と同等である。結合データ転送部１２３ａは、ステップＳ１０３０またはＳ１０３１の処理後、ステップＳ１００３に戻る。
　次に、結合データ転送部１２３ａによるリードポインタＲＰの更新処理について説明する。最初に、結合データ転送部１２３ａは、リードポインタＲＰの初期値として、データ用メモリ１１５のデータブロック用のバッファ領域の先頭アドレスＡ０を設定する（図３３ステップＳ１０４０）。また、結合データ転送部１２３ａは、有効フラグの確認順を示す変数ｎを１に初期化する（図３３ステップＳ１０４１）。なお、この変数ｎと図２９～図３２の変数ｎとは同じ値であるから、ステップＳ１０４１はステップＳ１００２と同じ処理である。
　図３３のステップＳ１０４２～Ｓ１０５０の処理は、図２７のステップＳ８４２～Ｓ８５０の処理と同等である。
　こうして、本実施例のパケット処理装置は、纏め書き込みを実現することができ、かつ複数のデータが結合したデータブロックを元の複数のデータに復元するための情報をディスクリプタ１２３０ａに書き込む手段（結合データ転送部１２３ａ）を備えている。本実施例によれば、復元処理の受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂでの実行を不要とすることができ、かつ、纏め書き込みの効果による高い受信性能を実現することが可能となる。
　また、従来の図４２の構成で、纏め書き込みを正常に行うためには、受信処理用（読み出し処理用）のソフトウェアによって事前に、データ用メモリ１１５内に、Ｎ×ＤＢ＿ｍｕｘ（ＤＢ＿ｍｕｘはデータブロックの最大サイズ）のバッファ領域を確保しておく必要がある。
　これに対して、本実施例のパケット処理装置では、図１９の構成と同様に、より小さいバッファ領域で纏め書き込みを正常に行うことができる。
　本実施例のパケット処理装置では、結合データ転送部１２３ａがディスクリプタ１２３０ａの情報（先頭アドレス、受信データサイズ、受信完了フラグ）を書き込むことにより、復元処理を不要としている。
　復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂで実現しようとすると、復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ結合部１２０から受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂに通知する手段が必要となる。
　また、復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂで実現しようとすると、纏め書き込み完了後、受信処理が起動されるまで、場合によっては複数のデータブロック分の復元処理に必要な情報を保持しておく必要があることを考慮しなければならない。
　これに対して、本実施例のパケット処理装置では、１つのデータブロックの纏め書き込みが完了した時点でデータブロックの復元処理は終わっているので、複数のデータブロック分の情報を保持する必要がない。したがって、復元処理を受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂで実現する場合と比較して、本実施例の方がハードウェアの規模が小さい。これは、データブロックを元の複数のデータに復元する処理をソフトウェアで実装する場合で比較しても同じである。
　例えば、図４２の構成でデータ用メモリ１１５と回線対応部１００以外の構成をすべてソフトウェアで実現した場合、データ用メモリ１１５への書き込みの処理と、復元処理を含む受信処理とを異なるプロセッサ（もしくはバーチャルマシン等）に実装すると、データ用メモリ１１５への書き込み完了後、受信処理が起動されるまで、場合によっては複数のデータブロック分の復元処理に必要な情報を保持しておく必要があるため、複数のデータブロック分の復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ用メモリ１１５等に保持しておく必要がある。
　これに対して、本実施例の構成でデータ用メモリ１１５と回線対応部１００以外の構成をすべてソフトウェアで実現した場合は、データ用メモリ１１５への書き込みの処理と、復元処理を含まない受信処理とを異なるプロセッサ（もしくはバーチャルマシン等）に実装した場合でも、データ用メモリ１１５への書き込みの処理と復元処理を同じプロセッサ（もしくはバーチャルマシン等）に実装することにより、複数のデータブロック分の情報（結合したデータの数、データ毎のサイズ）を保持する必要がない、すなわち、１つのデータブロック分のみの復元処理に必要な情報（結合したデータの数、データ毎のサイズ）をデータ用メモリ１１５等に保持しておくだけでよい。
　つまり、本実施例の構成は、図４２の構成と比較して、復元処理に必要な情報（結合したデータの数、データ毎のサイズ）の保持に使用するデータ用メモリ１１５等の容量（書き込み可能なビット数）が小さくてもよいことになり、必要となるハードウェアの規模を削減することができる。
　また、復元処理に必要な情報をデータ結合部１２０から受信処理部１１７、データ処理部１１６、もしくは図４２の結合データ分離部１０８ｂに通知する手段として、復元処理に必要な情報をデータ用メモリ１１５に書き込むことも可能である。しかし、この場合、纏め書き込みに使用するバスの帯域の一部を、復元処理に必要な情報で占有してしまうことになるので、本来のデータの書き込みに使用できる実効帯域が小さくなり、その結果、纏め書き込みの性能が劣化する。
　本実施例のパケット処理装置では、復元処理に必要な情報を、データ用メモリ１１５ではなく、データ用メモリ１１５が接続されているバスを使用しない別のメモリ（データ結合部１２０からの書き込みと結合データ転送部１２３ａからの読み出しだけが可能であれば良い）に保持することができ、上記のような実効帯域の劣化は起こらない。
　第３の実施例と同様に、本実施例の変形として、データ結合部１２０においてデータの種類を判定して同じ種類のデータをデータブロックとして纏める構成としてもよいし、データの種類に応じて複数のディスクリプタ１２３０ａを使い分ける構成としてもよい。データの種類別にディスクリプタ１２３０ａを用意し、データの種類に応じて複数のディスクリプタ１２３０ａを使い分ける構成とすると、データの種類毎に異なる受信処理を行うことが容易になる。
　また、本実施例において、複数のＣＰＵコアを内蔵するプロセッサのコア毎に複数のディスクリプタ１２３０ａを使い分ける構成としてもよいし、バーチャルマシン毎に複数のディスクリプタ１２３０ａを使い分ける構成としてもよい。ＣＰＵコア毎もしくはバーチャルマシン毎に複数のディスクリプタ１２３０ａを使い分ける構成とすることにより、ディスクリプタ１２３０ａが１個のみの場合と比較して、ソフトウェアによる書き込み処理および読み出し処理の性能が向上する。
　第２の実施例、及び、第４の実施例のパケット処理装置において、データ用メモリ１１５と転送管理部１２２，１２２ａとデータ処理部１１６と受信処理部１１７と結合データ転送部１２３，１２３ａとは、プロセッサ、記憶装置及びインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。また、上記のとおり、結合データ転送部１２１，１２１ａの一部の処理をコンピュータで実現することも可能である。
　コンピュータの構成例を図３４に示す。コンピュータは、ＣＰＵ（Central Processing Unit）２００と、記憶装置２０１と、インターフェース装置（以下、Ｉ／Ｆと略する）２０２とを備えている。このようなコンピュータにおいて、本発明のパケット処理方法を実現させるためのプログラムは記憶装置２０１に格納される。ＣＰＵ２００は、記憶装置に格納されたプログラムに従って第２の実施例、及び、第４の実施例で説明した処理を実行する。
　本発明は、通信データのプロトコル処理や転送処理等を行う技術に適用することができる。
　１００…回線対応部、１１４…パケット処理部、１１５…データ用メモリ、１１６…データ処理部、１１７…受信処理部、１１８…受信バッファ、１１９…結合閾値制御部、１２０…データ結合部、１２１，１２１ａ，１２３，１２３ａ…結合データ転送部、１２２，１２２ａ…転送管理部、１２４…制御用レジスタ、１２１０，１２１０ａ，１２３０，１２３０ａ…ディスクリプタ、１２１１，１２１１ａ…ＤＭＡコントローラ。

Claims (8)

  1. 　通信回線から受信したパケットの処理を行って処理結果のデータを出力するように構成されたパケット処理部と、
    　前記パケット処理部から出力された複数のデータを連結してデータブロックを生成するように構成されたデータ結合部と、
    　前記パケット処理部から出力されたデータを格納するように構成されたデータ用メモリと、
    　前記データ結合部によって生成されたデータブロックを前記データ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込むように構成された結合データ転送部とを備え、
    　前記結合データ転送部は、前記データブロック内の各データの先頭の、前記データ用メモリ上におけるアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込むことを特徴とするパケット処理装置。
  2. 　通信回線から受信したパケットの処理を行って処理結果のデータを出力するように構成されたパケット処理部と、
    　前記パケット処理部から出力された複数のデータを連結してデータブロックを生成するように構成されたデータ結合部と、
    　前記パケット処理部から出力されたデータを格納するように構成されたデータ用メモリと、
    　前記データ結合部によって生成されたデータブロックを前記データ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込むように構成された結合データ転送部とを備え、
    　前記結合データ転送部は、前記データブロック内の各データの先頭の、前記データ用メモリ上におけるアドレスを決定し、このアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込み、前記データブロックを前記データ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込むことを特徴とするパケット処理装置。
  3. 　請求項１または２記載のパケット処理装置において、
    　前記結合データ転送部は、前記データブロック内の各データのデータ長を示す受信データサイズの情報を前記ディスクリプタに書き込むことを特徴とするパケット処理装置。
  4. 　請求項１乃至３のいずれか１項に記載のパケット処理装置において、
    　前記データ用メモリに格納されたデータを読み出す処理部をさらに備え、
    　前記処理部は、前記ディスクリプタに書き込まれた情報に基づいて前記データ用メモリからデータを読み出して処理を施すことを特徴とするパケット処理装置。
  5. 　通信回線から受信したパケットの処理を行って処理結果のデータを出力する第１のステップと、
    　前記第１のステップで得られた複数のデータを連結してデータブロックを生成する第２のステップと、
    　前記第１のステップで得られたデータに対して処理を施す処理部がデータの読み出しを行うデータ用メモリに対して、前記データブロックをＤＭＡ転送するか、またはプロセッサによって書き込む第３のステップと、
    　前記データブロック内の各データの先頭の、前記データ用メモリ上におけるアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込む第４のステップとを含むことを特徴とするパケット処理方法。
  6. 　通信回線から受信したパケットの処理を行って処理結果のデータを出力する第１のステップと、
    　前記第１のステップで得られた複数のデータを連結してデータブロックを生成する第２のステップと、
    　前記第１のステップで得られたデータに対して処理を施す処理部がデータの読み出しを行うデータ用メモリに対して、前記データブロック内の各データの先頭の、前記データ用メモリ上におけるアドレスを決定する第３のステップと、
    　前記アドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込む第４のステップと、
    　前記データブロックを前記データ用メモリにＤＭＡ転送するか、またはプロセッサによって書き込む第５のステップとを含むことを特徴とするパケット処理方法。
  7. 　請求項５または６記載のパケット処理方法において、
    　前記データブロック内の各データのデータ長を示す受信データサイズの情報を前記ディスクリプタに書き込むステップをさらに含むことを特徴とするパケット処理方法。
  8. 　請求項５乃至７のいずれか１項に記載のパケット処理方法において、
    　前記ディスクリプタに書き込まれた情報に基づいて前記データ用メモリからデータを読み出して処理を施すステップをさらに含むことを特徴とするパケット処理方法。
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