WO2019225379A1 - パケット処理装置およびパケット処理方法 - Google Patents

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WO2019225379A1
WO2019225379A1 PCT/JP2019/018931 JP2019018931W WO2019225379A1 WO 2019225379 A1 WO2019225379 A1 WO 2019225379A1 JP 2019018931 W JP2019018931 W JP 2019018931W WO 2019225379 A1 WO2019225379 A1 WO 2019225379A1
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packet
combined
memory
unit
processing
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PCT/JP2019/018931
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川村　智明
彩希 八田
晶子 大輝
晃嗣 山崎
羽田野　孝裕
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日本電信電話株式会社
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a packet processing apparatus and a packet processing method, and more particularly to a packet processing apparatus and a packet processing method for performing packet data transfer processing in a communication system.
  • FIG. 17 is a block diagram showing the configuration of a conventional packet processing apparatus.
  • the packet processing apparatus includes a line correspondence unit 100 that receives a packet from a communication line, a packet memory 101 that stores a packet received from the communication line, and a packet transfer unit 102 that transfers a packet received from the communication line to the packet memory 101.
  • a reception processing unit 103 that reads a packet from the packet memory 101, and a protocol processing unit 104 that performs protocol processing on the packet.
  • the packet transfer unit 102 performs data transfer using DMA (Direct Memory Access) upon arrival of a packet to the line corresponding unit 100 connected to a communication line (not shown) and arrives.
  • the packet is stored in the packet memory 101.
  • the packet transfer unit 102 generates a hardware interrupt to notify the processor (not shown) of the packet processing device that the packet has been received, and makes a request for starting the reception processing unit 103.
  • DMA Direct Memory Access
  • the packet transfer unit 102 includes a descriptor 1020 that is a data structure constructed by software executed by the processor of the packet processing device, and a DMA controller 1021 that is hardware.
  • FIG. 18 is a diagram for explaining the outline of the descriptor 1020.
  • the processor of the packet processing apparatus sets an address and a flag corresponding to each of the N packets in the descriptor 1020.
  • the processor presets in the descriptor 1020 the leading addresses A # 1 to A # N when writing the received packet to the packet memory 101.
  • the number of addresses that can be set simultaneously is determined in advance, and the order of addresses to be used is also determined.
  • the processor sets / resets the flags AF # 1 to AF # N indicating whether the set addresses A # 1 to A # N are valid or not to the descriptor 1020. After the addresses A # 1 to A # N are set, if the processor validates the flags AF # 1 to AF # N, the packet can be written to the packet memory 101.
  • the descriptor 1020 also includes reception completion flags WF # 1 to WF # N indicating whether or not writing of packets to the set addresses A # 1 to A # N is completed, and the set address A # 1.
  • the received data sizes L # 1 to L # N indicating the packet length of the packet that has been written to A # N are set.
  • FIG. 19 is a flowchart for explaining the operation of the DMA controller 1021.
  • the DMA controller 1021 determines whether or not the variable n is equal to N (step S106 in FIG. 19). If the variable n has not reached N (no in step S106), the DMA controller 1021 increases the variable n by 1 (step S107 in FIG. 19), and returns to step S101. If the variable n reaches N (yes in step S106), the DMA controller 1021 returns to step S100. In this way, N packets are transferred to the packet memory 101 in order.
  • the activated reception processing unit 103 delivers the received packet transferred to the packet memory 101 to the protocol processing unit 104.
  • the reception processing unit 103 secures a new area of the packet memory 101 from the memory of the packet processing device in order to supplement the packet memory transferred to the protocol processing unit 104.
  • the protocol processing unit 104 to which the received packet has been delivered releases the area of the packet memory 101 when necessary protocol processing is completed.
  • reception performance deteriorates due to the overhead associated with DMA transfer control because the number of times DMA transfer is started increases.
  • DMA transfer By using the DMA transfer method (hereinafter collectively DMA transfer) in which a plurality of small packets are transferred together in one combined packet, the number of hardware interrupts even when a small packet arrives at the packet processing device. And the overhead of DMA transfer can be reduced, so that high-speed reception processing can be performed.
  • DMA transfer method hereinafter collectively DMA transfer
  • FIG. 20 is a block diagram showing a configuration of a conventional packet processing device disclosed in Patent Document 1.
  • the packet processing apparatus includes a line correspondence unit 100, a packet memory 101, a combined packet transfer unit 102a, a reception processing unit 103, a protocol processing unit 104, a reception buffer 105, a packet combining unit 106, and a combination threshold control. Part 107.
  • the packet combining unit 106 transfers the packet received by the line corresponding unit 100 to the packet combining reception buffer 105. At this time, the packet combining unit 106 combines the packet received in the line corresponding unit 100 and the packet already stored in the reception buffer 105 into one combined packet so that the packet is received in the reception buffer 105. Store. Then, when the size of the combined packet in the reception buffer 105 exceeds a threshold set in advance in the combined threshold control unit 107, the packet combining unit 106 issues a transfer request for the combined packet to the packet memory 101.
  • the combined packet transfer unit 102a includes a descriptor 1020a and a DMA controller 1021a.
  • FIG. 21 is a diagram for explaining the outline of the descriptor 1020a. In the example of FIG. 21, a case where N combined packets are stored in the packet memory 101 is shown. In this case, the processor of the packet processing apparatus sets an address and a flag corresponding to each of the N combined packets in the descriptor 1020a.
  • the processor presets the leading addresses AD # 1 to AD # N when writing the combined packet into the packet memory 101 in the descriptor 1020a. Usually, the number of addresses that can be set simultaneously is determined in advance, and the order of addresses to be used is also determined.
  • the processor sets / resets the flags ADF # 1 to ADF # N indicating whether the set addresses AD # 1 to AD # N are valid for the descriptor 1020a.
  • the processor enables the flags ADF # 1 to ADF # N after setting the addresses AD # 1 to AD # N, the combined packet can be written to the packet memory 101.
  • the descriptor 1020a also includes reception completion flags WDF # 1 to WDF # N indicating whether or not writing of the combined packet to the set addresses AD # 1 to AD # N is completed, and the set address A #.
  • Reception data sizes LD # 1 to LD # N indicating the length of the combined packet written to 1 to A # N (total packet length of the combined packet) are set.
  • FIG. 22 is a flowchart for explaining the operation of the DMA controller 1021a.
  • the DMA controller 1021a determines whether or not the variable n is equal to N (step S206 in FIG. 22). If the variable n has not reached N (no in step S206), the DMA controller 1021a increases the variable n by 1 (step S207 in FIG. 22), and returns to step S201. When the variable n reaches N (yes in step S206), the DMA controller 1021a returns to step S200. Thus, N combined packets are transferred to the packet memory 101 in order.
  • the activation request for the reception process is made each time a combined packet in which a plurality of packets are combined is transferred, so that the number of activations of the reception processing unit 103 is reduced, and the packet processing device The load on the processor is reduced.
  • the number of DMA transfer controls is reduced, the overhead ratio is reduced, and high reception performance can be exhibited.
  • the protocol processing unit 104 restores the combined packet to a plurality of original packets. If the restoration processing is to be realized by the hardware of the protocol processing unit 104, means for notifying the protocol processing unit 104 of information necessary for the restoration processing (number of combined packets, size for each packet) from the packet combining unit 106 is provided. Therefore, there is a problem that the scale of hardware such as the packet combining unit 106 is increased. Further, it is necessary to store information necessary for the restoration process in the packet memory 101 or the like.
  • the restoration process can be realized by software such as the reception processing unit 103, but the information necessary for the restoration process (the number of combined packets and the size of each packet) is also stored in the packet combining unit 106 as described above. Therefore, there is a problem that a means for notifying the reception processing unit 103 is required, which increases the scale of hardware such as the packet combining unit 106.
  • restoration processing is performed by software, processing by software increases, and the load on the processor increases. As a result, there is a problem that improvement in reception performance by collective DMA transfer is suppressed.
  • FIG. 23 is a block diagram showing another configuration of the packet processing apparatus.
  • a combined packet separation unit 108 that restores a combined packet to a plurality of original packets is inserted between the reception processing unit 103 and the protocol processing unit 104 of the packet processing device of FIG.
  • the packet restoration processing is realized by the hardware of the protocol processing unit 104
  • the combined packet separation unit 108 is realized by hardware, information necessary for the restoration processing (number of combined packets, each packet A means for notifying the packet size from the packet combining unit 106 to the combined packet separating unit 108 is required, which causes a problem that the hardware size of the packet combining unit 106 and the like increases.
  • the combined packet separation unit 108 can be realized by software, the information necessary for the restoration process (the number of combined packets and the size of each packet) is received from the packet combining unit 106 in the same manner as described above. A means for notifying the separation unit 108 is required, which causes a problem that the scale of hardware such as the packet combining unit 106 increases. In addition, since restoration processing is performed by software, processing by software increases, and the load on the processor increases. As a result, there is a problem that improvement in reception performance by collective DMA transfer is suppressed.
  • FIG. 24 is a block diagram showing another configuration of the packet processing apparatus.
  • This packet processing device is provided with a combined packet writing unit 109 by software instead of the combined packet transfer unit 102a of the packet processing device of FIGS.
  • the effective throughput of writing to the packet memory 101 is improved (the packet memory 101 is Etc.).
  • the packet processing apparatus that performs batch writing also has the same problem as described above when restoring the combined packet to a plurality of original packets.
  • DB_mux is the maximum size of the combined packet
  • the maximum size DB_mux of the combined packet is a value obtained by adding the allowable maximum packet length to the threshold set in the combined threshold control unit 107. Therefore, for example, if the threshold is 500 bytes and the allowable maximum packet length is 2000 bytes, the size of the buffer area that needs to be secured in the packet memory 101 is N ⁇ 2500 bytes.
  • the size of the combined packet actually transferred to the packet memory 101 is 501 bytes to 2500 bytes, and there is a problem that a part of the secured area is wasted. For example, when the size of the combined packet is 501 bytes, 1999 bytes out of the buffer area secured in the packet memory 101 is wasted.
  • the present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to generate a combined packet in a packet processing apparatus using collective DMA transfer by hardware or collective writing by software. It is an object of the present invention to provide a technique capable of reducing the scale of hardware required for the process of restoring a plurality of packets and realizing high reception performance due to the effect of collective DMA transfer or collective writing. A further object of the present invention is to provide a technique capable of reducing the size of the buffer area for the combined packet that needs to be secured in the packet memory, as compared with the conventional configuration.
  • the packet processing device of the present invention includes a line corresponding unit that receives a packet from a communication line, a packet combining unit that generates a combined packet by connecting a plurality of packets received from the communication line, and a packet received from the communication line And a combined packet transfer unit that DMA-transfers the combined packet generated by the packet combining unit to the packet memory or writes it by a processor, and the combined packet transfer unit includes the combined packet
  • the address of the first data of each packet in the packet is determined on the packet memory, the address information is written to a descriptor which is a predetermined data area on the memory, and the combined packet is DMA transferred to the packet memory. Or written by the processor The one in which the features.
  • the combined packet transfer unit writes information of a received data size indicating a packet length of each packet in the combined packet into the descriptor. is there.
  • one configuration example of the packet processing device of the present invention further includes a processing unit that reads a packet stored in the packet memory, and the processing unit receives a packet from the packet memory based on information written in the descriptor. Is read and processed.
  • the packet processing method of the present invention includes a first step of generating a combined packet by concatenating a plurality of packets received from a communication line, and a processing unit for processing the packet received from the communication line A second step of determining the address on the packet memory of the head data of each packet in the combined packet, and the address information on the predetermined memory
  • the method includes a third step of writing into a descriptor which is a data area, and a fourth step of DMA transfer of the combined packet to the packet memory or writing by a processor.
  • the combined packet transfer unit DMA-transfers the combined packet generated by the packet combining unit to the packet memory or writes it by the processor, and the leading data of each packet in the combined packet is stored on the packet memory.
  • the address information is written into a descriptor which is a data area in a predetermined memory.
  • the packet processing apparatus including the combined packet transfer unit of the present invention hardware required for processing to restore a combined packet in which a plurality of packets are combined into the original plurality of packets, as compared with the configuration of the prior art. Can be reduced, and high reception performance can be realized by the effect of batch DMA transfer or batch write.
  • the combined packet transfer unit determines the address on the packet memory of the head data of each packet in the combined packet, and writes this address information to the descriptor, thereby comparing with the configuration of the prior art.
  • the size of the buffer area for the combined packet that needs to be secured in the packet memory can be reduced.
  • the configuration of the present invention includes a plurality of packets.
  • the process that restores the combined packet, which is a combination of multiple packets, to the original multiple packets is performed by hardware, the processing of the processor required for processing one packet is lightened, so the reception performance is improved (processing per unit time) The number of packets that can be increased). There is also an effect that the power consumption of the processor required for processing one packet is reduced.
  • FIG. 1 is a block diagram showing the configuration of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the outline of the descriptor of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 3 is a flowchart for explaining the operation of the transfer management unit of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 4 is a flowchart for explaining the operation of the DMA controller of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 5 is a flowchart for explaining the operation of the DMA controller of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 6 is a flowchart for explaining the operation of the DMA controller of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 1 is a block diagram showing the configuration of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the outline of the descriptor of the packet processing apparatus according to the first
  • FIG. 7 is a flowchart for explaining the operation of the DMA controller of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 8 is a flowchart for explaining the operation of the reception processing unit of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 9 is a flowchart for explaining the operation of the DMA controller of the packet processing apparatus according to the first embodiment of the present invention.
  • FIG. 10 is a block diagram showing the configuration of the packet processing apparatus according to the second embodiment of the present invention.
  • FIG. 11 is a diagram for explaining the outline of the descriptor of the packet processing apparatus according to the second embodiment of the present invention.
  • FIG. 12 is a flowchart for explaining the operation of the combined packet transfer unit of the packet processing apparatus according to the second embodiment of the present invention.
  • FIG. 13 is a flowchart for explaining the operation of the combined packet transfer unit of the packet processing apparatus according to the second embodiment of the present invention.
  • FIG. 14 is a flowchart for explaining the operation of the combined packet transfer unit of the packet processing apparatus according to the second embodiment of the present invention.
  • FIG. 15 is a flowchart for explaining the operation of the combined packet transfer unit of the packet processing apparatus according to the second embodiment of the present invention.
  • FIG. 16 is a flowchart for explaining the operation of the combined packet transfer unit of the packet processing apparatus according to the second embodiment of the present invention.
  • FIG. 17 is a block diagram showing a configuration of a conventional packet processing apparatus.
  • FIG. 18 is a diagram for explaining the outline of the descriptor of the packet processing device of FIG. FIG.
  • FIG. 19 is a flowchart for explaining the operation of the DMA controller of the packet processing apparatus of FIG.
  • FIG. 20 is a block diagram showing another configuration of the conventional packet processing apparatus.
  • FIG. 21 is a diagram for explaining the outline of the descriptor of the packet processing device of FIG.
  • FIG. 22 is a flowchart for explaining the operation of the DMA controller of the packet processing apparatus of FIG.
  • FIG. 23 is a block diagram showing another configuration of the conventional packet processing apparatus.
  • FIG. 24 is a block diagram showing another configuration of the conventional packet processing apparatus.
  • FIG. 1 is a block diagram showing the configuration of the packet processing apparatus according to the first embodiment of the present invention.
  • the packet processing apparatus of FIG. 1 is connected to a communication line (not shown) and has a line corresponding unit 100 that receives data from the communication line and a packet that stores a packet received from the communication line, as in the configuration of FIG.
  • a memory 101 a reception processing unit 103 that passes a packet stored in the packet memory 101 to a protocol processing unit 104, a protocol processing unit 104 that performs packet protocol processing, a reception buffer 105 for packet combination, and a size of the combined packet
  • a combination threshold control unit 107 in which a threshold value for controlling the threshold is set in advance, a packet combination unit 110 that combines a plurality of packets received from the communication line in the reception buffer 105 to generate one combined packet, and a packet combination unit 110 DMA transfer of the combined packet generated by the above to the packet memory 101 And if the packet transfer unit 111, and a transfer management section 112. where the descriptor 1110 is a data area of the memory to a predetermined initial setting of the control register 113. Note that the transfer management
  • the line corresponding unit 100, the packet combining reception buffer 105, and the combination threshold control unit 107 are the same as those in FIG.
  • the packet combining unit 110 transfers the packet received by the line corresponding unit 100 to the reception buffer 105 for packet combination. At this time, the packet combining unit 110 concatenates the packet received in the line corresponding unit 100 and the packet already stored in the reception buffer 105 into one combined packet so that the packet is received in the reception buffer 105. Store. When the size of the combined packet in the reception buffer 105 exceeds the threshold set in the combined threshold control unit 107, the packet combining unit 110 issues a transfer request for the combined packet to the packet memory 101.
  • the packet combining unit 110 when a timeout (such as when the reception interval between packets exceeds a predetermined period) occurs before the size of the combined packet in the reception buffer 105 exceeds the threshold, A transfer request may be issued.
  • the packet combining unit 110 records the number of packets combined and the size of each packet in the reception buffer 105, and when issuing a transfer request for the combined packet, the packet combining unit 110 calculates the number of combined packets and the size of each packet.
  • the combined packet transfer unit 111 is notified.
  • the combined packet transfer unit 111 includes a DMA controller 1111.
  • the combined packet transfer unit 111 transfers the combined packet to the packet memory 101 by one DMA transfer, generates a hardware interrupt, and issues an activation request for the reception processing unit 103. Note that a hardware interrupt to a processor (not shown) of the packet processing device may not be generated.
  • the combined packet transfer unit 111 is prepared for each packet by the transfer management unit 112 (software executed by the processor) using the information on the number of combined packets and the size of each packet notified from the packet combining unit 110.
  • the size and the like are written in the descriptor 1110. Details of the configuration of the descriptor 1110 and the operation of the combined packet transfer unit 111 will be described later.
  • the reception processing unit 103 When receiving the activation request, the reception processing unit 103 reads the packet in the packet memory 101 based on the address information and the size information written in the descriptor 1110 prepared for each packet, and sends it to the protocol processing unit 104. hand over.
  • the operation of the reception processing unit 103 is equivalent to the operation of the configuration in FIG.
  • the protocol processing unit 104 performs necessary protocol processing on the packet received from the reception processing unit 103. Then, when the necessary protocol processing is completed, the protocol processing unit 104 releases the area of the packet memory 101 in which the packet passed from the reception processing unit 103 is stored.
  • the operation of the protocol processing unit 104 is equivalent to the operation of the configuration in FIG.
  • reception processing unit 103 can be realized by software operating on a general-purpose personal computer or workstation, or an FPGA (Field Programmable) operating in cooperation with a program. It can also be realized by hardware such as (Gate Array).
  • the packet memory 101 can be configured as a personal computer, a communication device, or a memory on a communication board.
  • the line corresponding unit 100, the coupling threshold value control unit 107, and the packet coupling unit 110 can be configured by communication devices or FPGAs on a communication board.
  • the reception buffer 105 can be configured by a storage area of a communication device or an FPGA on a communication board, or a storage circuit such as a FIFO (First In, First Out).
  • FIG. 2 shows a configuration example of the descriptor 1110 used by the combined packet transfer unit 111 of this embodiment.
  • a data structure that records an address of the packet memory 101 for reception processing is called a descriptor 1110.
  • N packets are stored in the packet memory 101 is illustrated.
  • the descriptor 1110 in FIG. 2 includes the start addresses A # 1 to A # N to which the received packet is written and valid flags AF # 1 to AF # N indicating whether the start addresses A # 1 to A # N are valid.
  • Received data sizes L # 1 to L # N indicating the packet length of the received packet, and reception completion flags WF # 1 to WF # N indicating whether or not the reading of the packet from the packet memory 101 is completed. This is a data structure that can be written in plural (N sets).
  • the descriptor 1110 is actually arranged in a memory on a personal computer, a communication device, or a communication board, like the packet memory 101. Note that the descriptor 1110 can be arranged in the same memory as the packet memory 101, but in this case, which application is used can be classified by the address in the memory.
  • the processor of the packet processing apparatus determines the start addresses A # 1 to A # N of the write destination of the packet (or combined packet), writes them in the descriptors 1020 and 1020a, and further, the start addresses A # 1 to A #.
  • the valid flags AF # 1 to AF # N indicating whether N is valid are rewritten from “invalid” to “valid”.
  • the descriptors 1020 and 1020a have N sets of areas in which information of the head address and the like are written, but the order of writing (“validating”) is determined in advance. For example, in the example of FIG. 18, the processor writes the first head address A # 1, the second head address A # 2,..., And the Nth head address A # N in order.
  • the DMA controllers 1021 and 1021a check the valid flag AF # n of the descriptors 1020 and 1020a, and the valid flag AF # n indicates that the start address A # n is “valid” (FIG. 19 in step S102), the head address A # n is read from the descriptors 1020 and 1020a (step S103 in FIG. 19), and the corresponding nth packet (or combined packet) starts from the head address A # n of the packet memory 101. (Step S104 in FIG. 19).
  • the DMA controllers 1021 and 1021a write the received data size L # n indicating the packet length of the nth packet (or the length of the nth combined packet) to the descriptors 1020 and 1020a, and the descriptor 1020. , 1020a, the reception completion flag WF # n indicating that the writing of the nth packet (or combined packet) has been completed is rewritten from “incomplete” to “completed” (step S105 in FIG. 19).
  • the descriptors 1020 and 1020a have N (set) areas of the valid flags AF # 1 to AF # N, but the order in which the valid flags AF # 1 to AF # N are confirmed is determined in advance.
  • the DMA controllers 1021 and 1021a have the first valid flag AF # 1, the second valid flag AF # 2, ..., the Nth valid flag AF # N. Check in order. After the confirmation is completed, confirmation is performed again in order from the first valid flag AF # 1.
  • N sets of areas for writing received data sizes L # 1 to L # N and reception completion flags WF # 1 to WF # N are also prepared.
  • the DMA controllers 1021 and 1021a receive the received data size L # n and the received data size in the area of the number corresponding to the nth valid flag AF # n in which it is confirmed that the nth start address A # n is “valid”.
  • a completion flag WF # n is written.
  • the processor of the packet processing apparatus periodically checks the reception completion flag WF # n of the descriptors 1020 and 1020a. If the reception completion flag WF # n indicates “complete”, the corresponding n Using the information of the first head address A # n and the information of the received data size L # n, the nth packet (or combined packet) is read from the packet memory 101 and necessary processing (for example, protocol processing) is performed.
  • the processor rewrites the n-th valid flag AF # n of the descriptors 1020 and 1020a corresponding to the n-th packet (or combined packet) for which processing has been completed from “valid” to “invalid”, and the descriptor 1020,
  • the nth reception completion flag WF # n of 1020a is rewritten from “completed” to “incomplete”.
  • the descriptors 1020 and 1020a have N areas (sets) of reception completion flags WF # 1 to WF # N, but the order of confirming the reception completion flags WF # 1 to WF # N is determined in advance. For example, in the examples of FIG. 18 and FIG. 19, the processor is in order of the first reception completion flag WF # 1, the second reception completion flag WF # 2,..., The Nth reception completion flag WF # N. Check with. After the confirmation is completed, confirmation is performed again in order from the first reception completion flag WF # 1.
  • the DMA controllers 1021 and 1021a make an interrupt processing request to the processor after the completion of the DMA transfer, and instead of the processor periodically checking the reception completion flags WF # 1 to WF # N, the processor May receive reception completion flags WF # 1 to WF # N when receiving an interrupt processing request from the DMA controllers 1021 and 1021a.
  • FIG. 3 is a flowchart for explaining the operation of the transfer management unit 112
  • FIGS. 4 to 7 and FIG. 9 are flowcharts for explaining the operation of the DMA controller 1111
  • FIG. 8 is a flowchart for explaining the operation of the reception processing unit 103.
  • the transfer management unit 112 (software executed by the processor) secures a continuous area as a buffer area for the combined packet in the packet memory 101 as an initial setting of the packet processing device (step S300 in FIG. 3).
  • Information indicating the start address A0 and the capacity (size) C0 of the buffer area is written in the control register 113 (step S301 in FIG. 3).
  • the control register 113 is provided in the processor, for example.
  • control register 113 there is no problem with only one control register 113 (group), but a plurality of control registers 113 can be prepared.
  • the order in which packets are used for writing is determined in advance.
  • the control register 113 is set at the time of initial setting, and the setting change during operation is not performed.
  • the transfer management unit 112 sets all the valid flags AF # n indicating whether the head address A # n (n is 1 to N) is valid or not (invalid in FIG. 3). S302), all the reception completion flags WF # n indicating that the reading of the packet from the packet memory 101 is completed are set to “complete” (step S303 in FIG. 3).
  • the DMA controller 1111 in the combined packet transfer unit 111 receives the first address A0 and the capacity set by the transfer management unit 112 in the case of the first transfer request after the above initial setting.
  • (Size) C0 is read from the control register 113 (step S400 in FIG. 4).
  • the DMA controller 1111 sets the head address A0 read in step S400 as an initial value of the write pointer WP used for transferring the packet to the packet memory 101 (step S401 in FIG. 4). That is, in this embodiment, the address range of the writable buffer area in the packet memory 101 is calculated from the setting of the control register 113, and the writable buffer area is used as a ring buffer.
  • the DMA controller 1111 initializes a variable n indicating the reading and writing order of the descriptor 1110 to 1 (step S402 in FIG. 4).
  • the DMA controller 1111 may confirm the reception completion flags from WF # N and WF # 1 to WF # (k-1).
  • the DMA controller 1111 receives the reception completion flags from WF # n to WF # N and WF # 1 to WF # (k ⁇ 1 ⁇ (N ⁇ n)). You can confirm.
  • the DMA controller 1111 determines the remaining capacity CR and the packet in the buffer area for the combined packet in the packet memory 101.
  • the size CD of data to be transferred to the memory 101 is compared (step S405 in FIG. 4).
  • the size of the single packet is compared with the remaining capacity CR, and when the data to be transferred to the packet memory 101 is a combined packet, The size of the combined packet is compared with the remaining capacity CR.
  • the size CD of data to be transferred to the packet memory 101 is notified from the packet combining unit 110.
  • the DMA controller 1111 sets C0 ⁇ WP + RP as the remaining capacity CR when the write pointer WP> the read pointer RP, and sets RP ⁇ WP as the remaining capacity CR when the write pointer WP ⁇ the read pointer RP.
  • the descriptor 1110 is provided with N (sets) of reception completion flags WF # 1 to WF # N.
  • the order in which the reception completion flags WF # 1 to WF # N are confirmed is determined in advance. It has been decided.
  • the DMA controller 1111 receives the nth reception completion flag WF # n, the (n + 1) th reception completion flag WF # (n + 1),..., The Nth reception completion.
  • the flags are checked in order with the flag WF # N (step S404). After confirmation of the Nth reception completion flag WF # N, if confirmation for k groups has not been completed, confirmation is performed in order from the first reception completion flag WF # 1.
  • step S405 If the remaining capacity CR of the buffer area for the combined packet in the packet memory 101 is smaller than the data size CD to be transferred to the packet memory 101 (yes in step S405), the DMA controller 1111 returns to step S404. The state in which the remaining capacity CR of the buffer area is smaller than the data size CD is canceled when the remaining capacity CR of the buffer area is recovered by reading the packet from the packet memory 101 by software.
  • the DMA controller 1111 sets the size of the data to be transferred to the packet memory 101 to the write pointer WP.
  • the value obtained by adding CD (WP + CD) is compared with a predetermined upper limit value (step S406 in FIG. 5).
  • the upper limit value is a value (A0 + C0) obtained by adding the capacity C0 of the buffer area to the start address A0 of the buffer area in the packet memory 101.
  • the DMA controller 1111 receives information notified from the packet combining unit 110 (each combined Based on the packet size), received data sizes L # n to L # (n + k ⁇ 1) indicating the packet lengths of k packets constituting the data to be transferred to the packet memory 101 are written in the descriptor 1110 (FIG. 5 step S407).
  • the DMA controller 1111 “k ⁇ 1” start addresses A # (n + 1) to A # (n + k) in the descriptor 1110. ⁇ 1) is written according to the packet length of the first “k ⁇ 1” packets among the k packets constituting the combined packet (step S411 in FIG. 5).
  • the DMA controller 1111 and the start address A # n and the packet length of the first packet among the k packets constituting the combined packet (reception data size L A value obtained by adding the value indicated by #n) is written.
  • the DMA controller 1111 for the head address A # (n + k ⁇ 1), the head address A # (n + k ⁇ 2) and the “k ⁇ 1” -th packet among the k packets constituting the combined packet is written.
  • the DMA controller 1111 when writing the head address A # i, the DMA controller 1111 and the previous head address A # (i ⁇ 1) and the “i ⁇ 1” -th packet among the packets constituting the combined packet. A value obtained by adding the packet length may be written.
  • the DMA controller 1111 determines the received data size L # n, L # (n + 1) to L # N, L # 1 to L # (k ⁇ 1 ⁇ ( N ⁇ n)) is written in the descriptor 1110, and the start address A # n, A # (n + 1) to A # N, and A # 1 to A # (k ⁇ 1 ⁇ (N ⁇ n) The head address up to)) may be written to the descriptor 1110.
  • the DMA controller 1111 uses the write pointer WP as the start address of the transfer destination of the packet memory 101, and transfers the data (single packet or combined packet) to be transferred to the packet memory 101 to the start address of the transfer destination of the packet memory 101.
  • the DMA controller 1111 may add the received data size L # n and the received data size from L # 1 to L # (k ⁇ 1) to the write pointer WP.
  • the DMA controller 1111 determines the received data size L # n, L # (n + 1) to L # N, L # 1 to L # (k ⁇ 1 ⁇ ( The received data size up to (N ⁇ n)) may be added to the write pointer WP.
  • the DMA controller 1111 rewrites the reception completion flags WF # n to WF # (n + k ⁇ 1) corresponding to each packet constituting the data DMA-transferred to the packet memory 101 from “completed” to “incomplete” ( FIG. 6 step S414). Further, the DMA controller 1111 rewrites the valid flags AF # n to AF # (n + k ⁇ 1) corresponding to each packet constituting the data DMA-transferred to the packet memory 101 from “invalid” to “valid” (step in FIG. 6). S415).
  • the valid flag AF # n and the valid flags from AF # 1 to AF # (k ⁇ 1) may be rewritten from “invalid” to “valid”.
  • the DMA controller 1111 receives the reception completion flag WF # n, WF # (n + 1) to WF # N, WF # 1 to WF # (k ⁇ 1 ⁇ ( N ⁇ n)) is rewritten to “incomplete”, and the valid flag AF # n, AF # (n + 1) to AF # N, AF # 1 to AF # (k ⁇ 1 ⁇ ( The valid flags up to Nn)) may be rewritten to “valid”.
  • the DMA controller 1111 determines whether the value (WP + CD) obtained by adding the size CD of the data to be transferred to the packet memory 101 to the write pointer WP (WP + CD) is equal to or larger than the upper limit (A0 + C0) (no in step S406).
  • the DMA controller 1111 The CD is compared with the value (RP-A0) obtained by subtracting the start address A0 of the buffer area in the packet memory 101 from the read pointer RP (step S419 in FIG. 5).
  • the DMA controller 1111 determines the packet based on the information notified from the packet combining unit 110 (the size of each combined packet). Received data sizes L # n to L # (n + k ⁇ 1) indicating the packet lengths of k packets constituting the data to be transferred to the memory 101 are written in the descriptor 1110 (step S420 in FIG. 7).
  • step S422 If the data to be transferred to the packet memory 101 is a combined packet (yes in step S422), the DMA controller 1111 “k ⁇ 1” start addresses A # (n + 1) to A # (n + k) in the descriptor 1110. ⁇ 1) is written according to the packet length of the first “k ⁇ 1” packets among the k packets constituting the combined packet (step S424 in FIG. 7).
  • the DMA controller 1111 and the start address A # n and the packet length of the first packet among the k packets constituting the combined packet (reception data size L A value obtained by adding the value indicated by #n) is written.
  • the DMA controller 1111 for the head address A # (n + k ⁇ 1), the head address A # (n + k ⁇ 2) and the “k ⁇ 1” -th packet among the k packets constituting the combined packet is written.
  • the DMA controller 1111 when writing the head address A # i, the DMA controller 1111 and the previous head address A # (i ⁇ 1) and the “i ⁇ 1” -th packet among the packets constituting the combined packet. A value obtained by adding the packet length may be written.
  • the DMA controller 1111 determines the received data size L # n, L # (n + 1) to L # N, L # 1 to L # (k ⁇ 1 ⁇ ( N ⁇ n)) is written in the descriptor 1110, and the start address A # n, A # (n + 1) to A # N, and A # 1 to A # (k ⁇ 1 ⁇ (N ⁇ n) The head address up to)) may be written to the descriptor 1110.
  • the DMA controller 1111 performs DMA transfer in which data (a single packet or a combined packet) to be transferred to the packet memory 101 is written in a buffer area starting from the head address A0 of the packet memory 101 (step S425 in FIG. 7). That is, if “A0 + C0 ⁇ WP” is smaller than the size CD of the data to be transferred to the packet memory 101 and the capacity from the start address A0 of the buffer area to the read pointer RP is larger than the size CD of the transfer data, the write pointer WP is substituted. Then, DMA transfer is performed using the start address A0 of the packet memory 101 as the start address of the transfer destination.
  • the DMA controller 1111 adds a value obtained by adding the received data size L # n to L # (n + k ⁇ 1) to the head address A0, and newly sets the write pointer WP.
  • the value is
  • the DMA controller 1111 adds the value obtained by adding the received data size L # n and the received data size from L # 1 to L # (k ⁇ 1) to the head address A0, and the write pointer WP.
  • the new value may be used.
  • the DMA controller 1111 determines the received data size L # n, L # (n + 1) to L # N, L # 1 to L # (k ⁇ 1 ⁇ ( A value obtained by adding the received data size up to (N ⁇ n)) to the head address A0 may be a new value of the write pointer WP.
  • the DMA controller 1111 rewrites the reception completion flags WF # n to WF # (n + k ⁇ 1) corresponding to each packet constituting the data DMA-transferred to the packet memory 101 from “completed” to “incomplete” ( FIG. 7 step S427). Further, the DMA controller 1111 rewrites the valid flags AF # n to AF # (n + k ⁇ 1) corresponding to each packet constituting the data DMA-transferred to the packet memory 101 from “invalid” to “valid” (step in FIG. 7). S428).
  • the valid flag AF # n and the valid flags from AF # 1 to AF # (k ⁇ 1) may be rewritten from “invalid” to “valid”.
  • the DMA controller 1111 receives the reception completion flag WF # n, WF # (n + 1) to WF # N, WF # 1 to WF # (k ⁇ 1 ⁇ ( N ⁇ n)) is rewritten to “incomplete”, and the valid flag AF # n, AF # (n + 1) to AF # N, AF # 1 to AF # (k ⁇ 1 ⁇ ( The valid flags up to Nn)) may be rewritten to “valid”.
  • the combined packet in which k packets are concatenated is transferred to the packet memory 101, and the information of the head address of the descriptor 1110 is written by the DMA controller 1111.
  • the processor (reception processing unit 103 and protocol processing unit 104) is notified of the address at which the head of each packet is written.
  • the DMA controller 1111 also performs a read pointer RP update process corresponding to the following processing of the reception processing unit 103 and the like (software executed by the processor). Details of the read pointer RP update process will be described later.
  • the reception processing unit 103 (software executed by the processor) periodically checks the valid flag AF # n (n is 1 to N) of the descriptor 1110, and the valid flag AF # n indicates “valid” (Yes in step S501 in FIG. 8), the n-th packet is read from the packet memory 101 based on the information on the corresponding n-th head address A # n and the information on the received data size L # n, and is sent to the protocol processing unit 104. Pass (step S502 in FIG. 8).
  • the reception processing unit 103 (software executed by the processor) describes the descriptor 1110 corresponding to the nth packet for which the protocol processing has been completed.
  • the nth reception completion flag WF # n is rewritten from “incomplete” to “completed”, and the nth valid flag AF # n of the descriptor 1110 is rewritten from “valid” to “invalid” (step S504 in FIG. 8). .
  • the descriptor 1110 has N (set) areas of valid flags AF # 1 to AF # N, and the order of checking the valid flags AF # 1 to AF # N is determined in advance. For example, the reception processing unit 103 checks the first valid flag AF # 1, the second valid flag AF # 2,..., And the Nth valid flag AF # N in order. After the confirmation is completed, confirmation is performed again in order from the first valid flag AF # 1.
  • the DMA controller 1111 issues an interrupt processing request to the processor after the completion of the DMA transfer, and the reception processing unit 103 responds to the interrupt processing request. (Software executed by the processor) may check the valid flag AF # n (n is 1 to N) of the descriptor 1110.
  • the above-described operation of the processor is equivalent to the operation of the prior art processor (software) having the configuration shown in FIG. 17, and it is necessary to realize the processing for restoring the combined packet into a plurality of original packets with the software for reception processing. There is no. That is, the reception processing unit 103 and the protocol processing unit 104 may perform the same processing as in the past even when the combined packet is written in the packet memory 101 as in this embodiment.
  • step S440 the DMA controller 1111 sets the start address A0 of the buffer area for the combined packet in the packet memory 101 as the initial value of the read pointer RP (step S440 in FIG. 9).
  • the DMA controller 1111 initializes a variable n indicating the order of confirmation of the valid flag to 1 (step S441 in FIG. 9). Since the variable n and the variable n in FIGS. 4 to 7 have the same value, step S441 is the same process as step S402.
  • the DMA controller 1111 periodically checks the nth valid flag AF # n of the descriptor 1110 during the processing of FIGS. 4 to 7 (step S442 in FIG. 9).
  • the DMA controller 1111 detects that the valid flag AF # n indicates that the nth start address A # n is “valid” (yes in step S443 in FIG. 9), and then the nth start address.
  • the nth reception completion flag WF # n of the descriptor 1110 corresponding to A # n is confirmed (step S444 in FIG. 9).
  • the DMA controller 1111 determines the nth received data size at the nth start address A # n. The value obtained by adding L # n is updated as a new value of the read pointer RP (step S446 in FIG. 9). If the valid flag AF # n has not been rewritten to “invalid” by software executed by the processor, the DMA controller 1111 updates to “invalid” (step S447 in FIG. 9).
  • the DMA controller 1111 determines whether or not the variable n is equal to N (step S448 in FIG. 9). If the variable n has not reached N (no in step S448), the DMA controller 1111 increases the variable n by 1 (step S449 in FIG. 9), and returns to step S442. If the variable n reaches N (yes in step S448), the DMA controller 1111 sets the variable n to 1 (step S450 in FIG. 9) and returns to step S442.
  • reception completion flag WF # n becomes “complete” due to the operation of the reception processing unit 103 in FIG.
  • the read pointer RP described above is used by the DMA controller 1111 to calculate the remaining capacity of the buffer area for the combined packet in the packet memory 101, and is assumed to be used at the time of reading by software. Not done.
  • the packet processing apparatus can implement the collective DMA transfer and writes means (DMA controller) for writing information for restoring the combined packet into a plurality of original packets. 1111) is included. Since the DMA controller 1111 can be implemented by hardware, it is not necessary to execute restoration processing software, and high reception performance can be realized due to the effect of the collective DMA transfer.
  • DMA controller collective DMA transfer and writes means
  • this embodiment also has an effect that the power consumption of the processor required for processing one packet is reduced.
  • N ⁇ DB_mux (DB_mux is the maximum size of the combined packet) in the packet memory 101 in advance by software. It is necessary to secure the buffer area of On the other hand, in the packet processing apparatus of the present embodiment, the DMA transfer can be normally performed with a smaller buffer area.
  • the size of the buffer area that needs to be secured in the packet memory 101 in the packet processing apparatus of the present embodiment does not depend on N, and is the maximum size DB_mux of the combined packet. That is, the size of the buffer area that needs to be secured in the packet memory 101 in the packet processing apparatus of this embodiment is 2500 bytes under the same conditions as described above.
  • the size of the buffer area can be reduced in this way because the function of waiting for DMA transfer until the remaining capacity CR reaches the required amount when the remaining capacity CR of the buffer area is small (step S405 in FIG. 4, step in FIG. 5). This is an effect of the implementation of S419).
  • the probability that the next DMA transfer is waited until the reading of the packet from the packet memory 101 by the software is completed becomes high.
  • the size of the combined packet actually transferred to the packet memory 101 is 501 bytes to 2500 bytes. That is, in the conventional configuration of FIG. 20 or the configuration of FIG. 23, when the size of each combined packet is S, an area obtained by adding (2500-S) for 10 combined packets is wasted. This indicates that if the average size S of the combined packets is 1500 bytes, an area of 10000 bytes out of 25000 bytes is wasted.
  • the size of the buffer area secured in the packet memory 101 in the packet processing apparatus of the present embodiment is the same as the size required in the conventional configuration of FIG. 20 or the configuration of FIG. 23, the conventional FIG. Compared to the configuration or the configuration shown in FIG. 23, the area that is wasted may be smaller, and a larger number of combined packets may be written to the buffer area of the same size.
  • the maximum number of combined packets to be written in the buffer area of the packet memory 101 and N of the descriptor 1110 can be determined independently.
  • the size of the buffer area is determined by the maximum number of combined packets to be written to the buffer area, and N may be the maximum number of packets to be written to the buffer area.
  • the maximum number of packets that can actually be written in the buffer area depends on the size of the packet to be stored and the size of the buffer area, the maximum number is N or smaller.
  • a means is required for notifying the necessary information (number of combined packets, size for each packet) from the packet combining unit 106 to the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 in FIG.
  • the restoration processing is to be realized by the hardware of the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG. 23, there are a plurality of cases depending on the case until the reception processing is started after the DMA transfer is completed. It is necessary to consider that it is necessary to hold information necessary for the restoration process for the combined packets.
  • the combined packet restoration processing is completed when the DMA transfer of one combined packet is completed, and thus it is not necessary to hold information for a plurality of combined packets. . Therefore, the hardware scale of this embodiment is smaller than when the restoration processing is realized by hardware of the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG.
  • the combined packet transfer unit 111 is realized by hardware.
  • at least a part of the processing of the combined packet transfer unit 111 is implemented by a processor and software different from the processor used for the reception process. It is also possible.
  • the reception processing unit 103 or the protocol processing unit 104 does not need to perform processing for restoring the combined packet to a plurality of original packets. Therefore, it is possible to realize high reception performance due to the effect of the collective DMA transfer.
  • the combined packet transfer unit 111 is realized by software, as in the case where the combined packet transfer unit 111 is realized by hardware, the combined packet is restored to a plurality of original packets.
  • the packet combining unit 110 may determine the packet type and collect the same type of packet as a combined packet, or may use a plurality of DMA controllers 1111 and a plurality of descriptors 1110 depending on the packet type. Also good.
  • a DMA controller 1111 and a descriptor 1110 are prepared for each packet type, and a plurality of DMA controllers 1111 and a plurality of descriptors 1110 are selectively used according to the packet type, different reception processing can be performed for each packet type. It becomes easy.
  • a plurality of DMA controllers 1111 and a plurality of descriptors 1110 may be used separately for each core of a processor incorporating a plurality of CPU cores.
  • the descriptor 1110 may be used properly.
  • the capacity from the current write pointer WP to the address that cannot be written is the transfer data (combined data). If the packet size is smaller than the size CD of the packet or the combined packet), the value of the write pointer WP may be jumped to an address area having a capacity larger than the size CD of the transfer data and used for writing.
  • FIG. 10 is a block diagram showing the configuration of the packet processing apparatus according to the second embodiment of the present invention.
  • the packet processing apparatus in FIG. 10 includes a line correspondence unit 100, a packet memory 101, a reception processing unit 103, a protocol processing unit 104, a reception buffer 105, a combination threshold control unit 107, a packet combination unit 110, and a transfer.
  • the management unit 112, the combined packet transfer unit 114, the control register 113, and the descriptor 1130 are configured.
  • the difference between the configuration of FIG. 10 and the configuration of FIG. 1 is that the transfer means in FIG. 1 is replaced with a writing means by a processor (software) of the packet processing device. That is, in this embodiment, the combined packet transfer unit 111 in FIG. 1 is replaced with a combined packet transfer unit 114 by software.
  • the line correspondence unit 100, the packet memory 101, the reception processing unit 103, the protocol processing unit 104, the reception buffer 105, the coupling threshold value control unit 107, the transfer management unit 112, and the control register 113 are the same as those in FIG.
  • the packet combining unit 110 combines the packet received by the line corresponding unit 100 and the packet already stored in the reception buffer 105 into one combined packet so that the packet is received in the reception buffer 105. Store.
  • the packet combining unit 110 issues a transfer request for the combined packet to the packet memory 101.
  • the packet combining unit 110 transfers the packet when the size of the combined packet in the reception buffer 105 exceeds the threshold value when a timeout (such as when the interval between packets exceeds a predetermined period) occurs. A request may be issued. Further, the packet combining unit 110 records the number of packets combined in the reception buffer 105 and the size of each packet, and when issuing a transfer request for the combined packet, information on the number of combined packets and the size of each packet. To the combined packet transfer unit 114.
  • the combined packet transfer unit 114 (software executed by the processor) writes the combined packet, in which a plurality of packets are combined, to the packet memory 101, and makes a start request for the reception processing unit 103. Further, the combined packet transfer unit 114 writes information such as the size in the descriptor 1130 prepared for each packet, using the information on the number of combined packets and the size of each packet notified from the packet combining unit 110.
  • the configuration of the descriptor 1130 is the same as the configuration of the descriptor 1110 of the first embodiment. However, in this embodiment, there is a difference that the combined packet transfer unit 114 (software executed by the processor) writes to the descriptor 1130 instead of the combined packet transfer unit 111.
  • 12 to 16 are flowcharts for explaining the operation of the combined packet transfer unit 114 (software executed by the processor).
  • the combined packet transfer unit 114 controls the head address A0 and the capacity (size) C0 set by the transfer management unit 112 in the case of the first transfer request after the initial setting. Read out from the register 113 (step S600 in FIG. 12). Then, the combined packet transfer unit 114 sets the start address A0 as the initial value of the write pointer WP (step S601 in FIG. 12).
  • the combined packet transfer unit 114 performs the processing of steps S602 to S606 equivalent to steps S402 to S406.
  • the value (WP + CD) obtained by adding the data size CD to the write pointer WP is smaller than the upper limit value (A0 + C0) (yes in step S606 in FIG. 13)
  • the combined packet transfer unit 114 receives information notified from the packet combining unit 110 Based on (the size of each combined packet), received data sizes L # n to L # (n + k ⁇ 1) indicating the packet lengths of k packets constituting the data to be transferred to the packet memory 101 are set as the descriptor 1130. (Step S607 in FIG. 13).
  • the processing in steps S608 to S611 in FIG. 13 is equivalent to the processing in steps S408 to S411 in FIG.
  • the combined packet transfer unit 114 uses the write pointer WP as the start address of the transfer destination of the packet memory 101 to transfer data (single packet or combined packet) to the packet memory 101 to the transfer destination of the packet memory 101. Write to the buffer area starting from the top address (step S612 in FIG. 14).
  • steps S613 to S618 in FIG. 14 is equivalent to the processing in steps S413 to S418 in FIG.
  • the combined packet transfer unit 114 returns to step S603 after the process of step S617 or S618.
  • the combined packet transfer unit 114 has a value (WP + CD) obtained by adding the size CD of data to be transferred to the packet memory 101 to the write pointer WP equal to or greater than the upper limit value (A0 + C0) (no in step S606 in FIG. 13).
  • the data size CD is compared with the value (RP-A0) obtained by subtracting the start address A0 of the buffer area in the packet memory 101 from the read pointer RP (step S619 in FIG. 13).
  • the combined packet transfer unit 114 is based on the information notified from the packet combining unit 110 (the size of each combined packet). Then, received data sizes L # n to L # (n + k ⁇ 1) indicating the packet lengths of k packets constituting the data to be transferred to the packet memory 101 are written in the descriptor 1130 (step S620 in FIG. 15).
  • the processing in steps S621 to S624 in FIG. 15 is equivalent to the processing in steps S421 to S424 in FIG.
  • the combined packet transfer unit 114 writes the data to be transferred to the packet memory 101 (single packet or combined packet) in the buffer area starting from the head address A0 of the packet memory 101 (step S625 in FIG. 15).
  • steps S626 to S631 in FIG. 15 is equivalent to the processing in steps S426 to S431 in FIG.
  • the combined packet transfer unit 114 returns to step S603 after the process of step S630 or S631.
  • the combined packet transfer unit 114 sets the start address A0 of the buffer area for the combined packet in the packet memory 101 as the initial value of the read pointer RP (step S640 in FIG. 9). Also, the combined packet transfer unit 114 initializes a variable n indicating the confirmation order of the valid flag to 1 (step S641 in FIG. 9). Since the variable n and the variable n in FIGS. 12 to 15 have the same value, step S641 is the same process as step S602. The processing in steps S642 to S650 in FIG. 16 is equivalent to the processing in steps S442 to S450 in FIG.
  • the packet processing apparatus of this embodiment includes means (combined packet transfer unit 114) that can implement batch writing and writes information for restoring the combined packet into a plurality of original packets in the descriptor 1130. ing. According to the present embodiment, it is possible to eliminate the execution of the restoration processing by the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG. 23, and high reception due to the effect of batch writing. Performance can be realized.
  • the size of the buffer area secured in the packet memory 101 in the packet processing apparatus of the present embodiment is set to the same size as that required in the conventional configuration of FIG. 24, the amount of area that is wasted is compared.
  • the size of the combined packet actually transferred to the packet memory 101 is 501 bytes to 2500 bytes. That is, in the conventional configuration of FIG. 24, assuming that the size of each combined packet is S, the area obtained by adding (2500-S) for 10 combined packets is wasted. This indicates that if the average of the combined packet size S is 1500 bytes, an area of 10000 bytes out of 25000 bytes is wasted.
  • the size of the buffer area secured in the packet memory 101 in the packet processing apparatus of this embodiment is the same as the size required in the conventional configuration of FIG. 24, it is more wasteful than the configuration of the conventional FIG. In some cases, it becomes possible to write a larger number of combined packets in a buffer area of the same size.
  • the combined packet transfer unit 114 writes the information (head address, received data size, reception completion flag) of the descriptor 1130 so that the restoration process is unnecessary.
  • the restoration processing is to be realized by the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 in FIG. 24, information necessary for the restoration processing (number of combined packets, size for each packet) is stored in the packet combining unit.
  • a means for notifying the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 in FIG. 24 from 106 is required.
  • the restoration processing is to be realized by the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 in FIG. 24, a plurality of combined packets may be required until the reception processing is started after completion of the batch writing. It must be taken into account that information necessary for the restoration process of minutes must be retained.
  • the combined packet restoration process is completed when the combined writing of one combined packet is completed, and thus it is not necessary to hold information for a plurality of combined packets. . Therefore, the hardware scale of this embodiment is smaller than when the restoration processing is realized by the reception processing unit 103, the protocol processing unit 104, or the combined packet separation unit 108 of FIG. This is the same even when the process of restoring the combined packet to a plurality of original packets is implemented by software.
  • a processor or a virtual machine that performs processing for writing to the packet memory 101 and reception processing including restoration processing are different. Etc.), it is necessary to hold information necessary for restoration processing for a plurality of combined packets until reception processing is started after writing to the packet memory 101 is completed. It is necessary to store information (number of combined packets, size for each packet) necessary for restoration processing of combined packets in the packet memory 101 or the like.
  • the writing process to the packet memory 101 and the receiving process not including the restoration process are performed.
  • information for multiple combined packets (combined) can be obtained by implementing the write processing and restoration processing to the packet memory 101 on the same processor (or virtual machine, etc.).
  • Numberer of packets, size for each packet does not need to be stored, that is, information necessary for restoration processing of only one combined packet (number of combined packets, size for each packet) is stored in the packet memory 101 or the like Just do it.
  • the configuration of this embodiment has a capacity (writeable) such as the packet memory 101 used for holding information (number of combined packets, size for each packet) necessary for restoration processing, compared to the configuration of FIG. Therefore, the required hardware scale can be reduced.
  • information necessary for the restoration processing is stored in the packet memory 101. It is also possible to write. However, in this case, part of the bandwidth of the bus used for batch writing is occupied by information necessary for restoration processing, so the effective bandwidth that can be used for writing original packet data is reduced. As a result, the performance of batch writing deteriorates.
  • the information necessary for the restoration process is not the packet memory 101 but another memory that does not use the bus to which the packet memory 101 is connected (writing from the packet combining unit 110 and combined packet transfer). It is sufficient that only reading from the unit 114 is possible), and the effective band is not deteriorated as described above.
  • the packet combining unit 110 may determine the packet type and collect the same type of packets as a combined packet.
  • the descriptor 1130 may be selectively used. If a descriptor 1130 is prepared for each packet type and a plurality of descriptors 1130 are used depending on the packet type, it is easy to perform different reception processing for each packet type.
  • a configuration may be used in which a plurality of descriptors 1130 are used for each core of a processor incorporating a plurality of CPU cores, or a configuration in which a plurality of descriptors 1130 are used for each virtual machine.
  • the packet memory 101, the transfer management unit 112, the reception processing unit 103, the protocol processing unit 104, and the combined packet transfer unit 114 include a processor, a storage device, and an interface. It can be realized by a computer and a program for controlling these hardware resources.
  • a program for realizing the packet processing method of the present invention is stored in a storage device.
  • the processor executes the processing described in the first and second embodiments according to the program stored in the storage device. Further, as described above, a part of the process of the combined packet transfer unit 111 can be realized by a computer.
  • the present invention can be applied to a technique for performing protocol processing or transfer processing of communication data.
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Abstract

結合パケットを元の複数のパケットに復元する処理に必要となるハードウェアの規模を小さくし、かつ高い受信性能を実現する。 パケット処理装置は、通信回線からパケットを受信する回線対応部１００と、通信回線から受信した複数のパケットを連結して結合パケットを生成するパケット結合部１１０と、通信回線から受信したパケットが格納されるパケットメモリ１０１と、パケット結合部１１０によって生成された結合パケットをパケットメモリ１０１にＤＭＡ転送する結合パケット転送部１１１とを備える。結合パケット転送部１１１は、結合パケット内の各パケットの先頭データの、パケットメモリ１０１上におけるアドレスを決定し、このアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタ１１１０に書き込み、結合パケットをパケットメモリ１０１にＤＭＡ転送する。

Description

パケット処理装置およびパケット処理方法
　本発明は、パケット処理装置およびパケット処理方法に係り、特に、通信システムの中で、パケットデータの転送処理を行うパケット処理装置およびパケット処理方法に関するものである。
　図１７は従来のパケット処理装置の構成を示すブロック図である。パケット処理装置は、通信回線からパケットを受信する回線対応部１００と、通信回線から受信したパケットが格納されるパケットメモリ１０１と、通信回線から受信したパケットをパケットメモリ１０１に転送するパケット転送部１０２と、パケットメモリ１０１からパケットを読み出す受信処理部１０３と、パケットに対してプロトコル処理を行うプロトコル処理部１０４とを備えている。
　このパケット処理装置では、通信回線（不図示）と接続された回線対応部１００へのパケットの到着を契機として、パケット転送部１０２がＤＭＡ（Direct Memory Access）を用いたデータ転送を行い、到着したパケットをパケットメモリ１０１に格納する。同時に、パケット転送部１０２は、パケットを受信したことをパケット処理装置のプロセッサ（不図示）に通知するためにハードウェア割り込みを発生させ、受信処理部１０３の起動要求を行う。
　パケット転送部１０２は、パケット処理装置のプロセッサが実行するソフトウェアによって構築されるデータ構造体であるディスクリプタ１０２０と、ハードウェアであるＤＭＡコントローラ１０２１とから構成される。図１８はディスクリプタ１０２０の概要を説明する図である。
　図１８の例では、パケットメモリ１０１にＮ個のパケットが格納される場合を示している。この場合、パケット処理装置のプロセッサは、Ｎ個のパケットの各々に対応するアドレスやフラグをディスクリプタ１０２０に設定する。プロセッサは、受信したパケットをパケットメモリ１０１へ書き込む際の先頭アドレスＡ＃１～Ａ＃Ｎをディスクリプタ１０２０に予め設定しておく。通常、同時に設定できるアドレスの数は予め決まっており、使用されるアドレスの順番も決まっている。
　プロセッサは、設定したアドレスＡ＃１～Ａ＃Ｎが有効か否かを示すフラグＡＦ＃１～ＡＦ＃Ｎのセット／リセットをディスクリプタ１０２０に対して行う。アドレスＡ＃１～Ａ＃Ｎの設定後、プロセッサがフラグＡＦ＃１～ＡＦ＃Ｎを有効にすると、パケットメモリ１０１へのパケットの書き込みが可能となる。
　また、ディスクリプタ１０２０には、設定されたアドレスＡ＃１～Ａ＃Ｎへのパケットの書き込みが完了したか否かを示す受信完了フラグＷＦ＃１～ＷＦ＃Ｎと、設定されたアドレスＡ＃１～Ａ＃Ｎへの書き込みが行われたパケットのパケット長を示す受信データサイズＬ＃１～Ｌ＃Ｎとが設定される。
　図１９はＤＭＡコントローラ１０２１の動作を説明するフローチャートである。最初に、ＤＭＡコントローラ１０２１は、ディスクリプタ１０２０の読出および書込の順を示す変数ｎを１に初期化し（図１９ステップＳ１００）、ｎ＝１番目のフラグＡＦ＃１をディスクリプタ１０２０から読み出す（図１９ステップＳ１０１）。
　ＤＭＡコントローラ１０２１は、先頭アドレスが有効であることをフラグＡＦ＃１が示している場合（図１９ステップＳ１０２においてｙｅｓ）、ｎ＝１番目の先頭アドレスＡ＃１をディスクリプタ１０２０から読み出し（図１９ステップＳ１０３）、対応するｎ＝１番目のパケットをパケットメモリ１０１の先頭アドレスＡ＃１から始まる領域に書き込む（図１９ステップＳ１０４）。
　パケットの書き込み完了後、ＤＭＡコントローラ１０２１は、ｎ＝１番目のパケットのパケット長を示す受信データサイズＬ＃１と、パケットの書き込みが完了したことを示す受信完了フラグＷＦ＃１とをディスクリプタ１０２０に書き込む（図１９ステップＳ１０５）。
　また、パケットの書き込みが完了したことをパケット処理装置のプロセッサ（不図示）に通知するためにハードウェア割り込みを発生させ、受信処理部１０３の起動要求を行う。
　そして、ＤＭＡコントローラ１０２１は、変数ｎがＮと等しいかどうかを判定する（図１９ステップＳ１０６）。ＤＭＡコントローラ１０２１は、変数ｎがＮに達していない場合（ステップＳ１０６においてｎｏ）、変数ｎを１増やし（図１９ステップＳ１０７）、ステップＳ１０１に戻る。また、ＤＭＡコントローラ１０２１は、変数ｎがＮに達した場合（ステップＳ１０６においてｙｅｓ）、ステップＳ１００に戻る。こうして、Ｎ個のパケットが順番にパケットメモリ１０１に転送される。
　次に、起動した受信処理部１０３は、パケットメモリ１０１に転送された受信パケットをプロトコル処理部１０４へ受渡す。同時に、受信処理部１０３は、プロトコル処理部１０４へ受け渡したパケットメモリ分を補充するために、パケット処理装置が持つメモリから新たなパケットメモリ１０１の領域を確保する。
　受信パケットが受け渡されたプロトコル処理部１０４は、必要なプロトコル処理が終了するとパケットメモリ１０１の領域を解放する。
　以上のような一般的な受信処理では、特に、小さいパケットが高頻度に到着した場合、ハードウェアの割り込みの数が増大するために、パケット処理装置のプロセッサが高負荷となり、受信性能が低下することが知られている。また、ＤＭＡ転送が起動される回数が増加するために、ＤＭＡ転送制御に伴うオーバーヘッドのために受信性能が低下することが知られている。
　このような問題に対処するために、回線対応部において設定された閾値に達するまで、複数の小さいパケットを１つの大きな結合パケットに纏め、結合パケットのサイズが閾値に到達することを契機として、一括してパケットメモリへ結合パケットをＤＭＡ転送する技術が提案されている（特許文献１参照）。
　このような、複数の小さなパケットを１つの結合パケットに纏めて転送するＤＭＡ転送方式（以降、纏めＤＭＡ転送）を用いることにより、パケット処理装置に小さなパケットが到着した場合でも、ハードウェア割り込みの回数を減少させることができ、またＤＭＡ転送のオーバーヘッドを削減することができるので、高速な受信処理を行うことができる。
　図２０は特許文献１に開示された従来のパケット処理装置の構成を示すブロック図である。このパケット処理装置は、回線対応部１００と、パケットメモリ１０１と、結合パケット転送部１０２ａと、受信処理部１０３と、プロトコル処理部１０４と、受信バッファ１０５と、パケット結合部１０６と、結合閾値制御部１０７とを備えている。
　図２０に示したパケット処理装置では、パケット結合部１０６は、回線対応部１００において受信されたパケットをパケット結合用の受信バッファ１０５に転送する。このとき、パケット結合部１０６は、回線対応部１００において受信されたパケットと受信バッファ１０５中に既に格納されているパケットとが結合され、１つの結合パケットになるように、パケットを受信バッファ１０５に格納する。そして、パケット結合部１０６は、受信バッファ１０５中の結合パケットの大きさが、結合閾値制御部１０７にあらかじめ設定された閾値を超えると、結合パケットのパケットメモリ１０１への転送要求を発行する。
　図１７の場合と同様に、結合パケット転送部１０２ａは、ディスクリプタ１０２０ａと、ＤＭＡコントローラ１０２１ａとから構成される。図２１はディスクリプタ１０２０ａの概要を説明する図である。図２１の例では、パケットメモリ１０１にＮ個の結合パケットが格納される場合を示している。この場合、パケット処理装置のプロセッサは、Ｎ個の結合パケットの各々に対応するアドレスやフラグをディスクリプタ１０２０ａに設定する。
　プロセッサは、結合パケットをパケットメモリ１０１へ書き込む際の先頭アドレスＡＤ＃１～ＡＤ＃Ｎをディスクリプタ１０２０ａに予め設定しておく。通常、同時に設定できるアドレスの数は予め決まっており、使用されるアドレスの順番も決まっている。
　プロセッサは、設定したアドレスＡＤ＃１～ＡＤ＃Ｎが有効か否かを示すフラグＡＤＦ＃１～ＡＤＦ＃Ｎのセット／リセットをディスクリプタ１０２０ａに対して行う。アドレスＡＤ＃１～ＡＤ＃Ｎの設定後、プロセッサがフラグＡＤＦ＃１～ＡＤＦ＃Ｎを有効にすると、パケットメモリ１０１への結合パケットの書き込みが可能となる。
　また、ディスクリプタ１０２０ａには、設定されたアドレスＡＤ＃１～ＡＤ＃Ｎへの結合パケットの書き込みが完了したか否かを示す受信完了フラグＷＤＦ＃１～ＷＤＦ＃Ｎと、設定されたアドレスＡ＃１～Ａ＃Ｎへの書き込みが行われた結合パケットの長さ（結合したパケットのパケット長の合計値）を示す受信データサイズＬＤ＃１～ＬＤ＃Ｎとが設定される。
　図２２はＤＭＡコントローラ１０２１ａの動作を説明するフローチャートである。最初に、ＤＭＡコントローラ１０２１ａは、ディスクリプタ１０２０ａの読出および書込の順を示す変数ｎを１に初期化し（図２２ステップＳ２００）、ｎ＝１番目のフラグＡＤＦ＃１をディスクリプタ１０２０ａから読み出す（図２２ステップＳ２０１）。
　ＤＭＡコントローラ１０２１ａは、先頭アドレスが有効であることをフラグＡＤＦ＃１が示している場合（図２２ステップＳ２０２においてｙｅｓ）、ｎ＝１番目の先頭アドレスＡＤ＃１をディスクリプタ１０２０ａから読み出し（図２２ステップＳ２０３）、対応するｎ＝１番目の結合パケットをパケットメモリ１０１の先頭アドレスＡＤ＃１から始まる領域に書き込む（図２２ステップＳ２０４）。
　結合パケットの書き込み完了後、ＤＭＡコントローラ１０２１ａは、ｎ＝１番目の結合パケットの長さを示す受信データサイズＬＤ＃１と、結合パケットの書き込みが完了したことを示す受信完了フラグＷＤＦ＃１とをディスクリプタ１０２０ａに書き込む（図２２ステップＳ２０５）。
　また、結合パケットの書き込みが完了したことをパケット処理装置のプロセッサ（不図示）に通知するためにハードウェア割り込みを発生させ、受信処理部１０３の起動要求を行う。
　そして、ＤＭＡコントローラ１０２１ａは、変数ｎがＮと等しいかどうかを判定する（図２２ステップＳ２０６）。ＤＭＡコントローラ１０２１ａは、変数ｎがＮに達していない場合（ステップＳ２０６においてｎｏ）、変数ｎを１増やし（図２２ステップＳ２０７）、ステップＳ２０１に戻る。また、ＤＭＡコントローラ１０２１ａは、変数ｎがＮに達した場合（ステップＳ２０６においてｙｅｓ）、ステップＳ２００に戻る。こうして、Ｎ個の結合パケットが順番にパケットメモリ１０１に転送される。
　結合パケット転送部１０２ａ（ＤＭＡコントローラ１０２１ａ）からの起動要求に応じて起動した受信処理部１０３は、パケットメモリ１０１に転送された結合パケットをプロトコル処理部１０４へと渡す。
　図２０に示した構成によって、受信処理の起動要求が、複数のパケットが結合した結合パケットが転送される度に行われるようになるため、受信処理部１０３の起動回数が減少し、パケット処理装置のプロセッサの負荷が軽減される。また、ＤＭＡ転送制御の回数も減少するためにオーバーヘッドの割合が低くなり、高い受信性能を発揮することが可能となる。
　ただし、図２０に示した構成では、結合パケットをプロトコル処理部１０４において元の複数のパケットに復元する必要がある。この復元処理をプロトコル処理部１０４のハードウェアで実現しようとすると、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６からプロトコル処理部１０４に通知する手段が必要となり、そのためにパケット結合部１０６等のハードウェアの規模が大きくなるという課題がある。また、復元処理に必要な情報をパケットメモリ１０１等に保持しておく必要がある。
　また、復元処理を受信処理部１０３等のソフトウェアで実現することも可能であるが、上記と同様に、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から受信処理部１０３に通知する手段が必要となり、そのためにパケット結合部１０６等のハードウェアの規模が大きくなるという課題がある。また、ソフトウェアで復元処理を行うため、ソフトウェアによる処理が増加し、プロセッサの負荷が上がり、その結果として、纏めＤＭＡ転送による受信性能の向上が抑制されるという課題もある。
　図２３はパケット処理装置の別の構成を示すブロック図である。このパケット処理装置は、図２０のパケット処理装置の受信処理部１０３とプロトコル処理部１０４との間に、結合パケットを元の複数のパケットに復元する結合パケット分離部１０８を挿入したものである。
　パケットの復元処理をプロトコル処理部１０４のハードウェアで実現する場合と同様に、結合パケット分離部１０８をハードウェアで実現しようとすると、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から結合パケット分離部１０８まで通知する手段が必要となり、そのためにパケット結合部１０６等のハードウェアの規模が大きくなるという課題がある。
　また、結合パケット分離部１０８をソフトウェアで実現することも可能であるが、上記と同様に、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から結合パケット分離部１０８に通知する手段が必要となり、そのためにパケット結合部１０６等のハードウェアの規模が大きくなるという課題がある。また、ソフトウェアで復元処理を行うため、ソフトウェアによる処理が増加し、プロセッサの負荷が上がり、その結果として、纏めＤＭＡ転送による受信性能の向上が抑制されるという課題もある。
　図２４はパケット処理装置の別の構成を示すブロック図である。このパケット処理装置は、図２０、図２３のパケット処理装置の結合パケット転送部１０２ａの代わりに、ソフトウェアによる結合パケット書き込み部１０９を設けたものである。ＤＭＡ転送を用いないパケット処理装置においても、ソフトウェアにより複数のパケットを纏めてパケットメモリ１０１に書き込むこと（以降、纏め書き込み）によりパケットメモリ１０１への書き込みの実効スループットが向上する場合（パケットメモリ１０１がＤＲＡＭで構成されている場合等）がある。このように、纏め書き込みを行うパケット処理装置においても、結合パケットを元の複数のパケットに復元する際に上記と同様の問題がある。
　また、図２４の処理の全て（パケットメモリ１０１内と回線対応部１００内のハードウェア処理を除く）をソフトウェアで行う場合、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケットメモリ１０１等に保存する必要があり、纏め書き込みを行わない場合と比較して、パケットメモリ１０１等の容量（書き込み可能なビット数）を大きくする必要があるという課題が有る。
　また、図２０、図２３、もしくは図２４の構成では、パケットメモリ１０１内に、Ｎ×ＤＢ＿ｍｕｘ（ＤＢ＿ｍｕｘは結合パケットの最大サイズ）のバッファ領域を確保しておく必要がある。この結合パケットの最大サイズＤＢ＿ｍｕｘは、結合閾値制御部１０７に設定される閾値に許容最大パケット長を足した値となる。したがって、例えば閾値を５００Ｂｙｔｅ、許容最大パケット長を２０００Ｂｙｔｅとすると、パケットメモリ１０１内に確保が必要なバッファ領域のサイズは、Ｎ×２５００Ｂｙｔｅとなる。
　しかし、実際にパケットメモリ１０１に転送される結合パケットのサイズは５０１Ｂｙｔｅ～２５００Ｂｙｔｅとなり、確保した領域の一部が無駄になるという課題がある。例えば、結合パケットのサイズが５０１Ｂｙｔｅの場合、パケットメモリ１０１に確保したバッファ領域の内、１９９９Ｂｙｔｅ分が無駄になる。
特許第４４６８３３２号公報
　本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ハードウェアによる纏めＤＭＡ転送、もしくはソフトウェアによる纏め書き込みを用いるパケット処理装置において、結合パケットを元の複数のパケットに復元する処理に必要となるハードウェアの規模を小さくし、かつ纏めＤＭＡ転送もしくは纏め書き込みの効果による高い受信性能を実現することが可能となる技術を提供することにある。
　本発明のさらなる目的は、従来の構成と比較して、パケットメモリ内に確保が必要な結合パケット用のバッファ領域のサイズを小さくすることが可能となる技術を提供することにある。
　本発明のパケット処理装置は、通信回線からパケットを受信する回線対応部と、前記通信回線から受信した複数のパケットを連結して結合パケットを生成するパケット結合部と、前記通信回線から受信したパケットが格納されるパケットメモリと、前記パケット結合部によって生成された結合パケットを前記パケットメモリにＤＭＡ転送するか、またはプロセッサによって書き込む結合パケット転送部とを備え、前記結合パケット転送部は、前記結合パケット内の各パケットの先頭データの、前記パケットメモリ上におけるアドレスを決定し、このアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込み、前記結合パケットを前記パケットメモリにＤＭＡ転送するか、またはプロセッサによって書き込むことを特徴とするものである。
　また、本発明のパケット処理装置の１構成例において、前記結合パケット転送部は、前記結合パケット内の各パケットのパケット長を示す受信データサイズの情報を前記ディスクリプタに書き込むことを特徴とするものである。
　また、本発明のパケット処理装置の１構成例は、前記パケットメモリに格納されたパケットを読み出す処理部をさらに備え、前記処理部は、前記ディスクリプタに書き込まれた情報に基づいて前記パケットメモリからパケットを読み出して処理を施すことを特徴とするものである。
　また、本発明のパケット処理方法は、通信回線から受信した複数のパケットを連結して結合パケットを生成する第１のステップと、前記通信回線から受信したパケットに対して処理を施す処理部がパケットの読み出しを行うパケットメモリに対して、前記結合パケット内の各パケットの先頭データの、前記パケットメモリ上におけるアドレスを決定する第２のステップと、前記アドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込む第３のステップと、前記結合パケットを前記パケットメモリにＤＭＡ転送するか、またはプロセッサによって書き込む第４のステップとを含むことを特徴とするものである。
　本発明によれば、結合パケット転送部は、パケット結合部によって生成された結合パケットをパケットメモリにＤＭＡ転送するか、またはプロセッサによって書き込み、結合パケット内の各パケットの先頭データの、パケットメモリ上におけるアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込む。本発明の結合パケット転送部を備えたパケット処理装置によれば、従来技術の構成と比較して、複数のパケットが結合した結合パケットを元の複数のパケットに復元する処理に必要となるハードウェアの規模を小さくすることができ、かつ纏めＤＭＡ転送もしくは纏め書き込みの効果による高い受信性能を実現することが可能となる。また、本発明では、結合パケット転送部が、結合パケット内の各パケットの先頭データの、パケットメモリ上におけるアドレスを決定し、このアドレスの情報をディスクリプタに書き込むことにより、従来技術の構成と比較して、パケットメモリ内に確保が必要な結合パケット用のバッファ領域のサイズを小さくすることができる。
　なお、従来の図２０の構成、もしくは図２３の構成で、複数のパケットが結合した結合パケットを元の複数のパケットに復元する処理をソフトウェアで実現する場合と比較すると、本発明の構成で複数のパケットが結合した結合パケットを元の複数のパケットに復元する処理をハードウェアで行う場合、１パケットの処理に必要となるプロセッサの処理が軽くなるため、受信性能が向上する（単位時間に処理できるパケットの数が増加する）という効果がある。また、１パケットの処理に必要となるプロセッサの消費電力が小さくなるという効果もある。
図１は、本発明の第１の実施例に係るパケット処理装置の構成を示すブロック図である。 図２は、本発明の第１の実施例に係るパケット処理装置のディスクリプタの概要を説明する図である。 図３は、本発明の第１の実施例に係るパケット処理装置の転送管理部の動作を説明するフローチャートである。 図４は、本発明の第１の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図５は、本発明の第１の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図６は、本発明の第１の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図７は、本発明の第１の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図８は、本発明の第１の実施例に係るパケット処理装置の受信処理部の動作を説明するフローチャートである。 図９は、本発明の第１の実施例に係るパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図１０は、本発明の第２の実施例に係るパケット処理装置の構成を示すブロック図である。 図１１は、本発明の第２の実施例に係るパケット処理装置のディスクリプタの概要を説明する図である。 図１２は、本発明の第２の実施例に係るパケット処理装置の結合パケット転送部の動作を説明するフローチャートである。 図１３は、本発明の第２の実施例に係るパケット処理装置の結合パケット転送部の動作を説明するフローチャートである。 図１４は、本発明の第２の実施例に係るパケット処理装置の結合パケット転送部の動作を説明するフローチャートである。 図１５は、本発明の第２の実施例に係るパケット処理装置の結合パケット転送部の動作を説明するフローチャートである。 図１６は、本発明の第２の実施例に係るパケット処理装置の結合パケット転送部の動作を説明するフローチャートである。 図１７は、従来のパケット処理装置の構成を示すブロック図である。 図１８は、図１７のパケット処理装置のディスクリプタの概要を説明する図である。 図１９は、図１７のパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図２０は、従来のパケット処理装置の別の構成を示すブロック図である。 図２１は、図２０のパケット処理装置のディスクリプタの概要を説明する図である。 図２２は、図２０のパケット処理装置のＤＭＡコントローラの動作を説明するフローチャートである。 図２３は、従来のパケット処理装置の別の構成を示すブロック図である。 図２４は、従来のパケット処理装置の別の構成を示すブロック図である。
［第１の実施例］
　以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。図１は、本発明の第１の実施例に係るパケット処理装置の構成を示すブロック図である。
　図１のパケット処理装置は、図２０の構成と同様に、通信回線（不図示）と接続され、通信回線からデータを受信する回線対応部１００と、通信回線から受信したパケットが格納されるパケットメモリ１０１と、パケットメモリ１０１に格納されたパケットをプロトコル処理部１０４へ渡す受信処理部１０３と、パケットのプロトコル処理を行うプロトコル処理部１０４と、パケット結合用の受信バッファ１０５と、結合パケットの大きさを規制する閾値があらかじめ設定された結合閾値制御部１０７と、通信回線から受信した複数のパケットを受信バッファ１０５において連結して１つの結合パケットを生成するパケット結合部１１０と、パケット結合部１１０によって生成された結合パケットをパケットメモリ１０１にＤＭＡ転送する結合パケット転送部１１１と、予め定められたメモリ上のデータ領域であるディスクリプタ１１１０と制御用レジスタ１１３の初期設定を行う転送管理部１１２とから構成される。なお、転送管理部１１２については、受信処理部１０３の一部として構成しても良い。
　このうち、回線対応部１００とパケット結合用の受信バッファ１０５と結合閾値制御部１０７とは、図２０の構成と同等である。
　パケット結合部１１０は、回線対応部１００において受信されたパケットをパケット結合用の受信バッファ１０５に転送する。このとき、パケット結合部１１０は、回線対応部１００において受信されたパケットと受信バッファ１０５中に既に格納されているパケットとを連結して１つの結合パケットになるように、パケットを受信バッファ１０５に格納する。そして、パケット結合部１１０は、受信バッファ１０５中の結合パケットの大きさが、結合閾値制御部１０７に設定された閾値を超えると、結合パケットのパケットメモリ１０１への転送要求を発行する。
　なお、パケット結合部１１０は、受信バッファ１０５中の結合パケットの大きさが閾値を超える前に、タイムアウト（パケット間の受信間隔が予め定められた期間を超えた場合等）が発生した場合に、転送要求を発行するようにしてもよい。
　さらに、パケット結合部１１０は、受信バッファ１０５において結合したパケットの数と各パケットのサイズとを記録し、結合パケットの転送要求を発行する際に、結合したパケットの数と各パケットのサイズとを結合パケット転送部１１１に対して通知する。
　結合パケット転送部１１１は、ＤＭＡコントローラ１１１１から構成される。結合パケット転送部１１１は、結合パケットを１度のＤＭＡ転送により、パケットメモリ１０１に転送し、ハードウェア割り込みを発生させて受信処理部１０３の起動要求を発行する。
　なお、パケット処理装置のプロセッサ（不図示）へのハードウェア割り込みの発生を行わないようにしてもよい。
　また、結合パケット転送部１１１は、パケット結合部１１０から通知された、結合したパケットの数と各パケットのサイズの情報を用いて、転送管理部１１２（プロセッサが実行するソフトウェア）がパケット毎に用意したディスクリプタ１１１０にサイズ等を書き込む。ディスクリプタ１１１０の構成と結合パケット転送部１１１の動作の詳細については後述する。
　受信処理部１０３は、起動要求を検知すると、パケット毎に用意されているディスクリプタ１１１０に書き込まれているアドレス情報とサイズの情報とに基づいてパケットメモリ１０１内のパケットを読み出してプロトコル処理部１０４へ渡す。この受信処理部１０３の動作は、図１７の構成の動作と同等である。
　プロトコル処理部１０４は、受信処理部１０３から受け取ったパケットに対して必要なプロトコル処理を行う。そして、プロトコル処理部１０４は、必要なプロトコル処理が終了すると、受信処理部１０３から渡されたパケットが格納されていたパケットメモリ１０１の領域を解放する。このプロトコル処理部１０４の動作は、図１７の構成の動作と同等である。
　なお、必要なプロトコル処理が終了し、受信処理部１０３から渡されたパケットが格納されていたパケットメモリ１０１の領域が開放されたことをもって、後述する図８のＳ５０３における処理終了と判断する。
　なお、受信処理部１０３とプロトコル処理部１０４と転送管理部１１２とは、汎用のパーソナルコンピュータやワークステーション上で動作するソフトウェアで実現することもできるし、プログラムと協調して動作するＦＰＧＡ（Field Programmable Gate Array）等のハードウェアで実現することも可能である。
　パケットメモリ１０１は、パーソナルコンピュータ、通信機器あるいは通信ボード上のメモリとして構成可能である。
　回線対応部１００と結合閾値制御部１０７とパケット結合部１１０とは、通信機器あるいは通信ボード上のＦＰＧＡ等により構成可能である。
　受信バッファ１０５は、通信機器あるいは通信ボード上のＦＰＧＡ等が持つ記憶領域や、ＦＩＦＯ（First In,First Out）等の記憶回路により構成可能である。
　図２に本実施例の結合パケット転送部１１１が使用するディスクリプタ１１１０の構成例を示す。一般的に、受信処理用のパケットメモリ１０１のアドレス等を記録するデータ構造体がディスクリプタ１１１０と呼ばれている。図２の例では、パケットメモリ１０１にＮ個のパケットが格納される場合を示している。
　図２のディスクリプタ１１１０は、受信したパケットの書き込み先の先頭アドレスＡ＃１～Ａ＃Ｎと、先頭アドレスＡ＃１～Ａ＃Ｎが有効か否かを示す有効フラグＡＦ＃１～ＡＦ＃Ｎと、受信したパケットのパケット長を示す受信データサイズＬ＃１～Ｌ＃Ｎと、パケットメモリ１０１からのパケットの読み出しが完了したか否かを示す受信完了フラグＷＦ＃１～ＷＦ＃Ｎとを、複数（Ｎ組）書き込み可能なデータ構造体となっている。
　ディスクリプタ１１１０は、実体としては、パケットメモリ１０１と同様に、パーソナルコンピュータ、通信機器あるいは通信ボード上のメモリ内に配置される。
　なお、ディスクリプタ１１１０をパケットメモリ１０１と同じメモリ内に配置することも可能であるが、その場合、どちらの用途に使用するのかをメモリ内のアドレスにより分けることができる。
　ここで、図１７、図２０および図２３の構成で一般的に用いられている受信処理用のディスクリプタ１０２０，１０２０ａを用いた従来のＤＭＡ転送の動作例を、図１８と図１９を用いて再度詳細に説明する。
　まず、パケット処理装置のプロセッサは、パケット（もしくは結合パケット）の書き込み先の先頭アドレスＡ＃１～Ａ＃Ｎを決定してディスクリプタ１０２０，１０２０ａに書き込み、さらに、その先頭アドレスＡ＃１～Ａ＃Ｎが有効か否かを示す有効フラグＡＦ＃１～ＡＦ＃Ｎを「無効」から「有効」に書き換える。
　なお、ディスクリプタ１０２０，１０２０ａには、先頭アドレスの情報等を書き込む領域がＮ組あるが、書き込む（「有効」化する）順番は予め決められている。例えば図１８の例では、プロセッサは、１番目の先頭アドレスＡ＃１、２番目の先頭アドレスＡ＃２、・・・・、Ｎ番目の先頭アドレスＡ＃Ｎと順番に書き込む。
　一通り書き込んだ後に、再び１番目のパケット（もしくは結合パケット）の転送が可能になったときには、１番目の先頭アドレスＡ＃１から順番にディスクリプタ１０２０，１０２０ａに書き込むようにすればよい。先頭アドレスＡ＃ｎ（ｎは１～Ｎ）の書き込みが可能か否かは、例えば先頭アドレスＡ＃ｎに対応する有効フラグＡＦ＃ｎが「無効」であれば可能と判断すればよい。
　次に、ＤＭＡコントローラ１０２１，１０２１ａは、ディスクリプタ１０２０，１０２０ａの有効フラグＡＦ＃ｎを確認して、先頭アドレスＡ＃ｎが「有効」であることを有効フラグＡＦ＃ｎが示している場合（図１９ステップＳ１０２においてｙｅｓ）、先頭アドレスＡ＃ｎをディスクリプタ１０２０，１０２０ａから読み出し（図１９ステップＳ１０３）、対応するｎ番目のパケット（もしくは結合パケット）をパケットメモリ１０１の先頭アドレスＡ＃ｎから始まる領域に書き込む（図１９ステップＳ１０４）。
　このＤＭＡ転送完了後、ＤＭＡコントローラ１０２１，１０２１ａは、ｎ番目のパケットのパケット長（もしくはｎ番目の結合パケットの長さ）を示す受信データサイズＬ＃ｎをディスクリプタ１０２０，１０２０ａに書き込むと共に、ディスクリプタ１０２０，１０２０ａに設定されている、ｎ番目のパケット（もしくは結合パケット）の書き込みが完了したことを示す受信完了フラグＷＦ＃ｎを「未了」から「完了」に書き換える（図１９ステップＳ１０５）。
　上記のとおりディスクリプタ１０２０，１０２０ａには、有効フラグＡＦ＃１～ＡＦ＃Ｎの領域がＮ個（組）あるが、有効フラグＡＦ＃１～ＡＦ＃Ｎを確認する順番は予め決められている。例えば、図１８、図１９の例では、ＤＭＡコントローラ１０２１，１０２１ａは、１番目の有効フラグＡＦ＃１、２番目の有効フラグＡＦ＃２、・・・・、Ｎ番目の有効フラグＡＦ＃Ｎと順番に確認する。一通り確認が終わった後には、再び１番目の有効フラグＡＦ＃１から順番に確認する。
　ディスクリプタ１０２０，１０２０ａには、受信データサイズＬ＃１～Ｌ＃Ｎと受信完了フラグＷＦ＃１～ＷＦ＃Ｎとを書き込む領域もＮ組用意されている。ＤＭＡコントローラ１０２１，１０２１ａは、ｎ番目の先頭アドレスＡ＃ｎが「有効」であることが確認されたｎ番目の有効フラグＡＦ＃ｎに対応する番号の領域に、受信データサイズＬ＃ｎと受信完了フラグＷＦ＃ｎとを書き込む。
　次に、パケット処理装置のプロセッサは、定期的にディスクリプタ１０２０，１０２０ａの受信完了フラグＷＦ＃ｎを確認して、受信完了フラグＷＦ＃ｎが「完了」を示している場合には、対応するｎ番目の先頭アドレスＡ＃ｎの情報と受信データサイズＬ＃ｎの情報とを用いて、パケットメモリ１０１からｎ番目のパケット（もしくは結合パケット）を読み出し、必要な処理（例えばプロトコル処理）を行う。
　そして、プロセッサは、処理が終わったｎ番目のパケット（もしくは結合パケット）に対応する、ディスクリプタ１０２０，１０２０ａのｎ番目の有効フラグＡＦ＃ｎを「有効」から「無効」に書き換えると共に、ディスクリプタ１０２０，１０２０ａのｎ番目の受信完了フラグＷＦ＃ｎを「完了」から「未了」に書き換える。
　ディスクリプタ１０２０，１０２０ａには、受信完了フラグＷＦ＃１～ＷＦ＃Ｎの領域がＮ個（組）あるが、受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認する順番は予め決められている。例えば、図１８、図１９の例では、プロセッサは、１番目の受信完了フラグＷＦ＃１、２番目の受信完了フラグＷＦ＃２、・・・・、Ｎ番目の受信完了フラグＷＦ＃Ｎと順番に確認する。一通り確認が終わった後には、再び１番目の受信完了フラグＷＦ＃１から順番に確認する。
　なお、上記の動作でＤＭＡコントローラ１０２１，１０２１ａがＤＭＡ転送完了後にプロセッサに対して割り込み処理要求を行うようにし、プロセッサが定期的に受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認する代わりに、プロセッサがＤＭＡコントローラ１０２１，１０２１ａからの割り込み処理要求を受信したときに受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認することもある。
　次に、図２の構成のディスクリプタ１１１０を用いた本実施例の動作例を図１～図９を用いて説明する。図３は転送管理部１１２の動作を説明するフローチャート、図４～図７、図９はＤＭＡコントローラ１１１１の動作を説明するフローチャート、図８は受信処理部１０３の動作を説明するフローチャートである。
　最初に、転送管理部１１２（プロセッサが実行するソフトウェア）は、パケット処理装置の初期設定として、パケットメモリ１０１内に結合パケット用のバッファ領域として連続した領域を確保し（図３ステップＳ３００）、このバッファ領域の先頭アドレスＡ０と容量（サイズ）Ｃ０を示す情報とを制御用レジスタ１１３に書き込む（図３ステップＳ３０１）。制御用レジスタ１１３は、例えばプロセッサ内に設けられる。
　なお、制御用レジスタ１１３は、１個（組）だけでも問題無いが、複数用意しておくことも可能である。制御用レジスタ１１３を複数設ける場合、パケットの書き込みに使用する順番は予め決めておく。また、制御用レジスタ１１３の設定は、初期設定時に行うものとし、動作中の設定変更は行わないものとする。
　次に、転送管理部１１２は、ディスクリプタ１１１０の初期設定として、先頭アドレスＡ＃ｎ（ｎは１～Ｎ）が有効か否かを示す有効フラグＡＦ＃ｎを全て「無効」とし（図３ステップＳ３０２）、パケットメモリ１０１からのパケットの読み出しが完了したことを示す受信完了フラグＷＦ＃ｎを全て「完了」とする（図３ステップＳ３０３）。
　結合パケット転送部１１１内のＤＭＡコントローラ１１１１は、パケット結合部１１０から転送要求が発行されると、上記の初期設定後の最初の転送要求の場合、転送管理部１１２が設定した先頭アドレスＡ０と容量（サイズ）Ｃ０とを制御用レジスタ１１３から読み出す（図４ステップＳ４００）。そして、ＤＭＡコントローラ１１１１は、パケットメモリ１０１へのパケットの転送に使用するためのライトポインタＷＰの初期値として、ステップＳ４００で読み出した先頭アドレスＡ０を設定する（図４ステップＳ４０１）。すなわち、本実施例では、制御用レジスタ１１３の設定からパケットメモリ１０１内の書き込み可能なバッファ領域のアドレスの範囲を計算し、書き込み可能なバッファ領域をリングバッファとして使用する。
　続いて、ＤＭＡコントローラ１１１１は、ディスクリプタ１１１０の読出および書込の順を示す変数ｎを１に初期化する（図４ステップＳ４０２）。
　ＤＭＡコントローラ１１１１は、パケット結合部１１０からの情報を確認して、パケットメモリ１０１に転送すべきデータが、結合されていない単体のパケットか結合パケットかを確認し、結合したパケットの数ｋを確認する（図４ステップＳ４０３）。上記のとおり、結合したパケットの数ｋは、パケット結合部１１０から通知される情報に含まれている（結合していない場合はｋ＝１）。そして、ＤＭＡコントローラ１１１１は、ディスクリプタ１１１０内のｋ個の受信完了フラグＷＦ＃ｎ～ＷＦ＃ｎ（ｎ＋ｋ－１）を確認する（図４ステップＳ４０４）。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、ＷＦ＃ＮとＷＦ＃１からＷＦ＃（ｋ－１）までの受信完了フラグを確認すればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、ＷＦ＃ｎからＷＦ＃ＮまでとＷＦ＃１からＷＦ＃（ｋ－１－（Ｎ－ｎ））までの受信完了フラグを確認すればよい。
　ＤＭＡコントローラ１１１１は、ステップＳ４０４の処理により、確認したｋ個の受信完了フラグが全て「完了」の場合（ステップＳ４０４においてｙｅｓ）、パケットメモリ１０１内の結合パケット用のバッファ領域の残容量ＣＲとパケットメモリ１０１に転送すべきデータのサイズＣＤとを比較する（図４ステップＳ４０５）。パケットメモリ１０１に転送すべきデータが結合されていない単体のパケットの場合には、単体のパケットのサイズを残容量ＣＲと比較し、パケットメモリ１０１に転送すべきデータが結合パケットの場合には、結合パケットのサイズを残容量ＣＲと比較する。上記のとおり、パケットメモリ１０１に転送すべきデータのサイズＣＤは、パケット結合部１１０から通知される。
　この比較の際に、ＤＭＡコントローラ１１１１は、ライトポインタＷＰとリードポインタＲＰに基づいて、パケットメモリ１０１内の結合パケット用のバッファ領域の残容量ＣＲを算出する。具体的には、ＤＭＡコントローラ１１１１は、初期状態（ライトポインタＷＰ＝リードポインタＲＰ）の場合、ステップＳ４００において制御用レジスタ１１３から読み出した容量（サイズ）Ｃ０の値をそのまま残容量ＣＲとする。
　また、ＤＭＡコントローラ１１１１は、ライトポインタＷＰ＞リードポインタＲＰの場合、Ｃ０－ＷＰ＋ＲＰを残容量ＣＲとし、ライトポインタＷＰ＜リードポインタＲＰの場合、ＲＰ－ＷＰを残容量ＣＲとする。また、ＤＭＡコントローラ１１１１は、初期状態以外で、ライトポインタＷＰ＝リードポインタＲＰの場合、０もしくはＣ０を残容量ＣＲとする。具体的には、ライトポインタＷＰ＞リードポインタＲＰの状態からライトポインタＷＰ＝リードポインタＲＰに遷移した場合はリードポインタが更新されたと判断して、残容量ＣＲをＣ０とし、ライトポインタＷＰ＜リードポインタＲＰの状態からライトポインタＷＰ＝リードポインタＲＰに遷移した場合はライトポインタが更新されたと判断して、残容量ＣＲを０とする。
　なお、上記のとおりディスクリプタ１１１０には、受信完了フラグＷＦ＃１～ＷＦ＃Ｎの領域がＮ個（組）用意されているが、受信完了フラグＷＦ＃１～ＷＦ＃Ｎを確認する順番は予め決められている。例えば、図２、図４の例では、ＤＭＡコントローラ１１１１は、ｎ番目の受信完了フラグＷＦ＃ｎ、（ｎ＋１）番目の受信完了フラグＷＦ＃（ｎ＋１）、・・・・、Ｎ番目の受信完了フラグＷＦ＃Ｎと順番に確認する（ステップＳ４０４）。Ｎ番目の受信完了フラグＷＦ＃Ｎの確認を行った後、ｋ組分の確認が終わっていない場合は、１番目の受信完了フラグＷＦ＃１から順番に確認を行う。
　ＤＭＡコントローラ１１１１は、パケットメモリ１０１内の結合パケット用のバッファ領域の残容量ＣＲがパケットメモリ１０１に転送すべきデータのサイズＣＤより小さい場合（ステップＳ４０５においてｙｅｓ）、ステップＳ４０４に戻る。このバッファ領域の残容量ＣＲがデータサイズＣＤより小さい状態は、ソフトウェアによるパケットメモリ１０１からのパケットの読み出しにより、バッファ領域の残容量ＣＲが回復すると解消する。
　また、ＤＭＡコントローラ１１１１は、バッファ領域の残容量ＣＲがパケットメモリ１０１に転送すべきデータのサイズＣＤ以上の場合（ステップＳ４０５においてｎｏ）、ライトポインタＷＰに、パケットメモリ１０１に転送すべきデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）と、所定の上限値とを比較する（図５ステップＳ４０６）。ここで、上限値は、パケットメモリ１０１内のバッファ領域の先頭アドレスＡ０に、このバッファ領域の容量Ｃ０を加算した値（Ａ０＋Ｃ０）である。
　ＤＭＡコントローラ１１１１は、ライトポインタＷＰにデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）が、上限値（Ａ０＋Ｃ０）より小さい場合（ステップＳ４０６においてｙｅｓ）、パケット結合部１１０から通知された情報（結合した各パケットのサイズ）に基づいて、パケットメモリ１０１に転送すべきデータを構成するｋ個のパケットのパケット長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１１１０に書き込む（図５ステップＳ４０７）。
　続いて、ＤＭＡコントローラ１１１１は、ｎ番目の先頭アドレスＡ＃ｎの値として、ライトポインタＷＰの値をディスクリプタ１１１０に書き込む（図５ステップＳ４０８）。さらに、ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータが、結合されていない単体のパケット（ｋ＝１）の場合（図５ステップＳ４０９においてｎｏ）、図５ステップＳ４１２に遷移する。
　また、ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータが結合パケットの場合（ステップＳ４０９においてｙｅｓ）、ディスクリプタ１１１０内の「ｋ－１」個の先頭アドレスＡ＃（ｎ＋１）～Ａ＃（ｎ＋ｋ－１）を、結合パケットを構成するｋ個のパケットのうち、初めの「ｋ－１」個のパケットのパケット長に応じて書き込む（図５ステップＳ４１１）。
　具体的には、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃（ｎ＋１）については、先頭アドレスＡ＃ｎと、結合パケットを構成するｋ個のパケットのうち１番目のパケットのパケット長（受信データサイズＬ＃ｎが示す値）とを足した値を書き込む。また、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃（ｎ＋ｋ－１）については、先頭アドレスＡ＃（ｎ＋ｋ－２）と、結合パケットを構成するｋ個のパケットのうち「ｋ－１」番目のパケットのパケット長（受信データサイズＬ＃（ｎ＋ｋ－２）が示す値）とを足した値を書き込む。
　このように、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃ｉを書き込む場合、１つ前の先頭アドレスＡ＃（ｉ－１）と、結合パケットを構成するパケットのうち「ｉ－１」番目のパケットのパケット長とを足した値を書き込むようにすればよい。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズをディスクリプタ１１１０に書き込むと共に、先頭アドレスＡ＃ｎと、Ａ＃１からＡ＃（ｋ－１）までの先頭アドレスをディスクリプタ１１１０に書き込むようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズをディスクリプタ１１１０に書き込むと共に、先頭アドレスＡ＃ｎと、Ａ＃（ｎ＋１）からＡ＃ＮまでとＡ＃１からＡ＃（ｋ－１－（Ｎ－ｎ））までの先頭アドレスをディスクリプタ１１１０に書き込むようにすればよい。
　次に、ＤＭＡコントローラ１１１１は、ライトポインタＷＰをパケットメモリ１０１の転送先の先頭アドレスとして、パケットメモリ１０１に転送すべきデータ（単体のパケットまたは結合パケット）を、パケットメモリ１０１の転送先の先頭アドレスから始まるバッファ領域に書き込むＤＭＡ転送を行う（図６ステップＳ４１２）。すなわち、パケットメモリ１０１内のバッファ領域の先頭アドレスＡ０に、このバッファ領域の容量Ｃ０を加算した値（Ａ０＋Ｃ０）が、ライトポインタＷＰにデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）より大きい場合、ライトポインタＷＰを転送先の先頭アドレスとしてＤＭＡ転送を行う。
　そして、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送したデータ（単体のパケットまたは結合パケット）のサイズをライトポインタＷＰに加算する（図６ステップＳ４１３）。具体的には、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送したデータが、結合されていない単体のパケット（ｋ＝１）の場合、当該パケットのパケット長（受信データサイズＬ＃ｎが示す値）をライトポインタＷＰに加算する。また、ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータが結合パケットの場合、受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）をライトポインタＷＰに加算する。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズをライトポインタＷＰに加算すればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズをライトポインタＷＰに加算すればよい。
　次に、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送したデータを構成する各パケットに対応する受信完了フラグＷＦ＃ｎ～ＷＦ＃（ｎ＋ｋ－１）を「完了」から「未了」に書き換える（図６ステップＳ４１４）。さらに、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送したデータを構成する各パケットに対応する有効フラグＡＦ＃ｎ～ＡＦ＃（ｎ＋ｋ－１）を「無効」から「有効」に書き換える（図６ステップＳ４１５）。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、受信完了フラグＷＦ＃ｎと、ＷＦ＃１からＷＦ＃（ｋ－１）までの受信完了フラグとを「完了」から「未了」に書き換えると共に、有効フラグＡＦ＃ｎと、ＡＦ＃１からＡＦ＃（ｋ－１）までの有効フラグとを「無効」から「有効」に書き換えるようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、受信完了フラグＷＦ＃ｎと、ＷＦ＃（ｎ＋１）からＷＦ＃ＮまでとＷＦ＃１からＷＦ＃（ｋ－１－（Ｎ－ｎ））までの受信完了フラグとを「未了」に書き換えると共に、有効フラグＡＦ＃ｎと、ＡＦ＃（ｎ＋１）からＡＦ＃ＮまでとＡＦ＃１からＡＦ＃（ｋ－１－（Ｎ－ｎ））までの有効フラグとを「有効」に書き換えるようにすればよい。
　そして、ＤＭＡコントローラ１１１１は、ｎ＋ｋ＞Ｎが成立するかどうかを確認し（図６ステップＳ４１６）、ｎ＋ｋがＮより大きい場合は、変数ｎをｎ＝ｎ＋ｋ－Ｎとし（図６ステップＳ４１７）とし、ステップＳ４０３に戻る。また、ＤＭＡコントローラ１１１１は、ｎ＋ｋがＮ以下の場合は、変数ｎをｎ＝ｎ＋ｋとし（図６ステップＳ４１８）とし、ステップＳ４０３に戻る。
　一方、ＤＭＡコントローラ１１１１は、ライトポインタＷＰに、パケットメモリ１０１に転送すべきデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）が、上限値（Ａ０＋Ｃ０）以上の場合（ステップＳ４０６においてｎｏ）、データのサイズＣＤと、リードポインタＲＰからパケットメモリ１０１内のバッファ領域の先頭アドレスＡ０を減算した値（ＲＰ－Ａ０）とを比較する（図５ステップＳ４１９）。
　ＤＭＡコントローラ１１１１は、データのサイズＣＤが、減算値（ＲＰ－Ａ０）より小さい場合（ステップＳ４１９においてｙｅｓ）、パケット結合部１１０から通知された情報（結合した各パケットのサイズ）に基づいて、パケットメモリ１０１に転送すべきデータを構成するｋ個のパケットのパケット長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１１１０に書き込む（図７ステップＳ４２０）。
　続いて、ＤＭＡコントローラ１１１１は、ｎ番目の先頭アドレスＡ＃ｎの値として、パケットメモリ１０１内のバッファ領域の先頭アドレスＡ０の値をディスクリプタ１１１０に書き込む（図７ステップＳ４２１）。さらに、ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータが、結合されていない単体のパケット（ｋ＝１）の場合（図７ステップＳ４２２においてｎｏ）、図７ステップＳ４２５に遷移する。
　また、ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータが結合パケットの場合（ステップＳ４２２においてｙｅｓ）、ディスクリプタ１１１０内の「ｋ－１」個の先頭アドレスＡ＃（ｎ＋１）～Ａ＃（ｎ＋ｋ－１）を、結合パケットを構成するｋ個のパケットのうち、初めの「ｋ－１」個のパケットのパケット長に応じて書き込む（図７ステップＳ４２４）。
　具体的には、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃（ｎ＋１）については、先頭アドレスＡ＃ｎと、結合パケットを構成するｋ個のパケットのうち１番目のパケットのパケット長（受信データサイズＬ＃ｎが示す値）とを足した値を書き込む。また、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃（ｎ＋ｋ－１）については、先頭アドレスＡ＃（ｎ＋ｋ－２）と、結合パケットを構成するｋ個のパケットのうち「ｋ－１」番目のパケットのパケット長（受信データサイズＬ＃（ｎ＋ｋ－２）が示す値）とを足した値を書き込む。このように、ＤＭＡコントローラ１１１１は、先頭アドレスＡ＃ｉを書き込む場合、１つ前の先頭アドレスＡ＃（ｉ－１）と、結合パケットを構成するパケットのうち「ｉ－１」番目のパケットのパケット長とを足した値を書き込むようにすればよい。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズをディスクリプタ１１１０に書き込むと共に、先頭アドレスＡ＃ｎと、Ａ＃１からＡ＃（ｋ－１）までの先頭アドレスをディスクリプタ１１１０に書き込むようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズをディスクリプタ１１１０に書き込むと共に、先頭アドレスＡ＃ｎと、Ａ＃（ｎ＋１）からＡ＃ＮまでとＡ＃１からＡ＃（ｋ－１－（Ｎ－ｎ））までの先頭アドレスをディスクリプタ１１１０に書き込むようにすればよい。
　次に、ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータ（単体のパケットまたは結合パケット）を、パケットメモリ１０１の先頭アドレスＡ０から始まるバッファ領域に書き込むＤＭＡ転送を行う（図７ステップＳ４２５）。すなわち、「Ａ０＋Ｃ０－ＷＰ」がパケットメモリ１０１に転送すべきデータのサイズＣＤより小さく、バッファ領域の先頭アドレスＡ０からリードポインタＲＰまでの容量が転送データのサイズＣＤより大きい場合、ライトポインタＷＰの代わりに、パケットメモリ１０１の先頭アドレスＡ０を転送先の先頭アドレスとしてＤＭＡ転送を行う。
　そして、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送したデータ（単体のパケットまたは結合パケット）のサイズを、パケットメモリ１０１のバッファ領域の先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値として更新する（図７ステップＳ４２６）。具体的には、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送したデータが、結合されていない単体のパケット（ｋ＝１）の場合、当該パケットのパケット長（受信データサイズＬ＃ｎが示す値）を先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値とする。また、ＤＭＡコントローラ１１１１は、パケットメモリ１０１に転送すべきデータが結合パケットの場合、受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値とする。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃１からＬ＃（ｋ－１）までの受信データサイズを先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値とすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、受信データサイズＬ＃ｎと、Ｌ＃（ｎ＋１）からＬ＃ＮまでとＬ＃１からＬ＃（ｋ－１－（Ｎ－ｎ））までの受信データサイズを先頭アドレスＡ０に加算した値を、ライトポインタＷＰの新たな値とすればよい。
　次に、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送したデータを構成する各パケットに対応する受信完了フラグＷＦ＃ｎ～ＷＦ＃（ｎ＋ｋ－１）を「完了」から「未了」に書き換える（図７ステップＳ４２７）。さらに、ＤＭＡコントローラ１１１１は、パケットメモリ１０１にＤＭＡ転送したデータを構成する各パケットに対応する有効フラグＡＦ＃ｎ～ＡＦ＃（ｎ＋ｋ－１）を「無効」から「有効」に書き換える（図７ステップＳ４２８）。
　なお、ｎ＝Ｎの場合、ＤＭＡコントローラ１１１１は、受信完了フラグＷＦ＃ｎと、ＷＦ＃１からＷＦ＃（ｋ－１）までの受信完了フラグとを「完了」から「未了」に書き換えると共に、有効フラグＡＦ＃ｎと、ＡＦ＃１からＡＦ＃（ｋ－１）までの有効フラグとを「無効」から「有効」に書き換えるようにすればよい。また、ｎ＜Ｎかつｎ＋ｋ－１＞Ｎの場合、ＤＭＡコントローラ１１１１は、受信完了フラグＷＦ＃ｎと、ＷＦ＃（ｎ＋１）からＷＦ＃ＮまでとＷＦ＃１からＷＦ＃（ｋ－１－（Ｎ－ｎ））までの受信完了フラグとを「未了」に書き換えると共に、有効フラグＡＦ＃ｎと、ＡＦ＃（ｎ＋１）からＡＦ＃ＮまでとＡＦ＃１からＡＦ＃（ｋ－１－（Ｎ－ｎ））までの有効フラグとを「有効」に書き換えるようにすればよい。
　そして、ＤＭＡコントローラ１１１１は、ｎ＋ｋ＞Ｎが成立するかどうかを確認し（図７ステップＳ４２９）、ｎ＋ｋがＮより大きい場合は、変数ｎをｎ＝ｎ＋ｋ－Ｎとし（図７ステップＳ４３０）とし、ステップＳ４０３に戻る。また、ＤＭＡコントローラ１１１１は、ｎ＋ｋがＮ以下の場合は、変数ｎをｎ＝ｎ＋ｋとし（図７ステップＳ４３１）とし、ステップＳ４０３に戻る。
　こうして、本実施例のＤＭＡ転送では、ｋ個のパケットが連結された結合パケットを纏めてパケットメモリ１０１に転送し、ディスクリプタ１１１０の先頭アドレスの情報をＤＭＡコントローラ１１１１が書き込むことにより、パケット処理装置のプロセッサ（受信処理部１０３とプロトコル処理部１０４）に対して各パケットの先頭が書き込まれたアドレスを通知するようにしている。
　なお、ＤＭＡコントローラ１１１１は、以下の受信処理部１０３等（プロセッサが実行するソフトウェア）の処理に対応してリードポインタＲＰの更新処理も行うが、このリードポインタＲＰの更新処理の詳細は後述する。
　受信処理部１０３（プロセッサが実行するソフトウェア）は、定期的にディスクリプタ１１１０の有効フラグＡＦ＃ｎ（ｎは１～Ｎ）を確認して、有効フラグＡＦ＃ｎが「有効」を示している場合（図８ステップＳ５０１においてｙｅｓ）、対応するｎ番目の先頭アドレスＡ＃ｎの情報と受信データサイズＬ＃ｎの情報とに基づいてパケットメモリ１０１からｎ番目のパケットを読み出してプロトコル処理部１０４へ渡す（図８ステップＳ５０２）。
　プロトコル処理部１０４で必要な処理が行われた後に（図８ステップＳ５０３においてｙｅｓ）、受信処理部１０３（プロセッサが実行するソフトウェア）は、プロトコル処理が終わったｎ番目のパケットに対応する、ディスクリプタ１１１０のｎ番目の受信完了フラグＷＦ＃ｎを「未了」から「完了」に書き換えると共に、ディスクリプタ１１１０のｎ番目の有効フラグＡＦ＃ｎを「有効」から「無効」に書き換える（図８ステップＳ５０４）。
　ディスクリプタ１１１０には、有効フラグＡＦ＃１～ＡＦ＃Ｎの領域がＮ個（組）あるが、有効フラグＡＦ＃１～ＡＦ＃Ｎを確認する順番は予め決められている。例えば、受信処理部１０３は、１番目の有効フラグＡＦ＃１、２番目の有効フラグＡＦ＃２、・・・・、Ｎ番目の有効フラグＡＦ＃Ｎと順番に確認する。一通り確認が終わった後には、再び１番目の有効フラグＡＦ＃１から順番に確認する。
　なお、定期的にディスクリプタ１１１０の有効フラグＡＦ＃ｎを確認する代わりに、ＤＭＡ転送の完了後にＤＭＡコントローラ１１１１がプロセッサに対して割り込み処理要求を発行し、この割り込み処理要求に応じて受信処理部１０３（プロセッサが実行するソフトウェア）が、ディスクリプタ１１１０の有効フラグＡＦ＃ｎ（ｎは１～Ｎ）を確認するようにしてもよい。
　以上のプロセッサ（ソフトウェア）の動作は図１７の構成の従来技術のプロセッサ（ソフトウェア）の動作と同等であり、結合パケットを元の複数のパケットに復元する処理を受信処理用のソフトウェアで実現する必要はない。すなわち、受信処理部１０３とプロトコル処理部１０４とは、本実施例のように結合パケットがパケットメモリ１０１に書き込まれる場合でも、従来と同等な処理を行えばよい。
　次に、ＤＭＡコントローラ１１１１によるリードポインタＲＰの更新処理について説明する。最初に、ＤＭＡコントローラ１１１１は、リードポインタＲＰの初期値として、パケットメモリ１０１の結合パケット用のバッファ領域の先頭アドレスＡ０を設定する（図９ステップＳ４４０）。また、ＤＭＡコントローラ１１１１は、有効フラグの確認順を示す変数ｎを１に初期化する（図９ステップＳ４４１）。なお、この変数ｎと図４～図７の変数ｎとは同じ値であるから、ステップＳ４４１はステップＳ４０２と同じ処理である。
　ＤＭＡコントローラ１１１１は、図４～図７の処理中に、ディスクリプタ１１１０のｎ番目の有効フラグＡＦ＃ｎを定期的に確認する（図９ステップＳ４４２）。ＤＭＡコントローラ１１１１は、ｎ番目の先頭アドレスＡ＃ｎが「有効」であることを有効フラグＡＦ＃ｎが示していることを検出した後（図９ステップＳ４４３においてｙｅｓ）、このｎ番目の先頭アドレスＡ＃ｎに対応するディスクリプタ１１１０のｎ番目の受信完了フラグＷＦ＃ｎを確認する（図９ステップＳ４４４）。
　ＤＭＡコントローラ１１１１は、ディスクリプタ１１１０のｎ番目の受信完了フラグＷＦ＃ｎが「完了」を示している場合（図９ステップＳ４４５においてｙｅｓ）、ｎ番目の先頭アドレスＡ＃ｎにｎ番目の受信データサイズＬ＃ｎを加算した値を、リードポインタＲＰの新たな値として更新する（図９ステップＳ４４６）。
　また、有効フラグＡＦ＃ｎがプロセッサが実行するソフトウェアにより「無効」に書き換えられていない場合はＤＭＡコントローラ１１１１が「無効」に更新する（図９ステップＳ４４７）。
　ＤＭＡコントローラ１１１１は、変数ｎがＮと等しいかどうかを判定する（図９ステップＳ４４８）。ＤＭＡコントローラ１１１１は、変数ｎがＮに達していない場合（ステップＳ４４８においてｎｏ）、変数ｎを１増やし（図９ステップＳ４４９）、ステップＳ４４２に戻る。また、ＤＭＡコントローラ１１１１は、変数ｎがＮに達した場合（ステップＳ４４８においてｙｅｓ）、変数ｎを１とし（図９ステップＳ４５０）、ステップＳ４４２に戻る。
　なお、受信完了フラグＷＦ＃ｎが「完了」になるのは、図８の受信処理部１０３の動作によるものである。
　また、以上に説明したリードポインタＲＰは、ＤＭＡコントローラ１１１１がパケットメモリ１０１内の結合パケット用のバッファ領域の残容量の計算等に使用するためのものであり、ソフトウェアによる読み出し時等の使用は想定していない。
　以上に説明したように、本実施例のパケット処理装置は、纏めＤＭＡ転送を実現することができ、かつ結合パケットを元の複数のパケットに復元するための情報をディスクリプタ１１１０に書き込む手段（ＤＭＡコントローラ１１１１）を内蔵する結合パケット転送部１１１を備えている。ＤＭＡコントローラ１１１１はハードウェアで実装可能なので、復元処理のソフトウェアでの実行を不要とし、かつ、纏めＤＭＡ転送の効果による高い受信性能を実現することが可能となる。
　なお、従来の図２０の構成、もしくは図２３の構成のパケット処理装置において、結合パケットを元の複数のパケットに復元する処理をプロセッサ（ソフトウェア）で実行する場合と比較すると、本実施例では、復元処理をプロセッサ（ソフトウェア）で行う必要がなくなるので、１パケットの処理に必要となるプロセッサの処理が軽くなり、受信性能が向上する（単位時間に処理できるパケットの数が増加する）という効果がある。また、本実施例では、１パケットの処理に必要となるプロセッサの消費電力が小さくなるという効果もある。
　また、従来の図２０の構成、もしくは図２３の構成で、纏めＤＭＡ転送を正常に行うためには、ソフトウェアによって事前に、パケットメモリ１０１内に、Ｎ×ＤＢ＿ｍｕｘ（ＤＢ＿ｍｕｘは結合パケットの最大サイズ）のバッファ領域を確保しておく必要がある。これに対して、本実施例のパケット処理装置では、より小さいバッファ領域で纏めＤＭＡ転送を正常に行うことができる。
　上記の結合パケットの最大サイズＤＢ＿ｍｕｘは、結合閾値制御部１０７に設定される閾値に許容最大パケット長を足した値となる。したがって、例えば閾値を５００Ｂｙｔｅ、許容最大パケット長を２０００Ｂｙｔｅ、Ｎを１０とすると、従来の図２０の構成、もしくは図２３の構成でパケットメモリ１０１内に確保が必要なバッファ領域のサイズは、１０×２５００＝２５０００Ｂｙｔｅとなる。
　本実施例のパケット処理装置でパケットメモリ１０１内に確保が必要なバッファ領域のサイズは、Ｎに依存せず、結合パケットの最大サイズＤＢ＿ｍｕｘとなる。すなわち、本実施例のパケット処理装置でパケットメモリ１０１内に確保が必要なバッファ領域のサイズは、上記と同じ条件で、２５００Ｂｙｔｅとなる。このようにバッファ領域のサイズを小さくできるのは、バッファ領域の残容量ＣＲが小さい場合に残容量ＣＲが必要な量になるまでＤＭＡ転送を待たせる機能（図４のステップＳ４０５、図５のステップＳ４１９）の実装による効果である。
　したがって、本実施例では、パケットメモリ１０１内に確保するバッファ領域のサイズが小さいと、ソフトウェアによるパケットメモリ１０１からのパケットの読み出しが完了するまで次のＤＭＡ転送が待たされる確率が高くなる。
　ここで、本実施例のパケット処理装置でパケットメモリ１０１内に確保するバッファ領域のサイズを従来の図２０の構成、もしくは図２３の構成で必要なサイズと同じサイズにした場合に無駄となる領域の量を比較する。
　上記のように閾値を５００Ｂｙｔｅ、許容最大パケット長を２０００Ｂｙｔｅ、Ｎを１０とした場合、実際にパケットメモリ１０１に転送される結合パケットのサイズは５０１Ｂｙｔｅ～２５００Ｂｙｔｅとなる。つまり、従来の図２０の構成、もしくは図２３の構成では、各結合パケットのサイズをＳとしたとき、（２５００－Ｓ）を１０個の結合パケット分加算した領域が無駄になる。これは、結合パケットのサイズＳの平均が仮に１５００Ｂｙｔｅだとすると、２５０００Ｂｙｔｅの内１００００Ｂｙｔｅ分の領域が無駄になっていることを示している。
　本実施例の構成でパケットメモリ１０１内に確保するバッファ領域のサイズを２５０００Ｂｙｔｅとした場合、２５０００Ｂｙｔｅが連続した領域で確保され、複数の結合パケットを連続した領域に書き込むことが可能な構成となっている。したがって、本実施例で無駄になるのは、最大で結合パケットの最大サイズ２５００Ｂｙｔｅから１Ｂｙｔｅを引いた値、すなわち、２４９９Ｂｙｔｅのみとなる。この値は、結合パケットのサイズＳの平均が（２５０００－２４９９）／１０＝２２５０．１より小さい場合、Ｎを１１以上にすれば、１１個以上の結合パケットを同じ容量（２５０００Ｂｙｔｅ）のバッファに書き込めることを示している。従来の図２０の構成、もしくは図２３の構成で１１個以上の結合パケットを書き込むためにはＮを１１以上にし、かつ２７５００Ｂｙｔｅ以上のバッファ領域が必要である。
　したがって、本実施例のパケット処理装置でパケットメモリ１０１内に確保するバッファ領域のサイズを従来の図２０の構成、もしくは図２３の構成で必要なサイズと同じサイズにした場合、従来の図２０の構成、もしくは図２３の構成の場合より、無駄になる領域が小さくなり、より多数の結合パケットを同じサイズのバッファ領域に書き込むことが可能となる場合もある。
　また、結合パケットのサイズＳの平均を仮に１５００Ｂｙｔｅ、バッファ領域に書き込む結合パケットの最大数を１０だとして、本実施例のパケット処理装置でパケットメモリ１０１内に確保すべきバッファ領域のサイズを計算すると、１５００×１０＝１５０００Ｂｙｔｅとなり、従来の図２０の構成、もしくは図２３の構成で必要なサイズ（２５０００Ｂｙｔｅ）より小さくなる。
　なお、本実施例の構成では、パケットメモリ１０１のバッファ領域に書き込む結合パケットの最大数とディスクリプタ１１１０のＮを独立に決定することができる。上記のようにバッファ領域に書き込む結合パケットの最大数によりバッファ領域のサイズを決め、Ｎはバッファ領域に書き込むパケットの最大数とすれば良い。ただし、実際にバッファ領域に書き込めるパケットの最大数は、格納するパケットのサイズとバッファ領域のサイズに依存するので、Ｎもしくはそれより小さい値となる。仮に、結合パケットのサイズＳの平均が１５００Ｂｙｔｅ、結合したパケットの数ｋの平均が２個、バッファ領域に書き込む結合パケットの最大数を１０だとすると、バッファ領域のサイズを１５００×１０＝１５０００Ｂｙｔｅ、Ｎを２×１０＝２０とするのが望ましい。
　複数のパケットが結合した結合パケットを元の複数のパケットに復元する処理を受信処理部１０３、プロトコル処理部１０４、もしくは図２３の結合パケット分離部１０８のハードウェアで実現しようとすると、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から受信処理部１０３、プロトコル処理部１０４、もしくは図２３の結合パケット分離部１０８に通知する手段が必要となる。
　また、復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図２３の結合パケット分離部１０８のハードウェアで実現しようとすると、ＤＭＡ転送完了後、受信処理が起動されるまで、場合によっては複数の結合パケット分の復元処理に必要な情報を保持しておく必要があることを考慮しなければならない。
　これに対して、本実施例のパケット処理装置では、１つの結合パケットのＤＭＡ転送が完了した時点で結合パケットの復元処理は終わっているので、複数の結合パケット分の情報を保持する必要がない。したがって、復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図２３の結合パケット分離部１０８のハードウェアで実現する場合と比較して、本実施例の方がハードウェアの規模が小さい。
　また、復元処理に必要な情報をパケット結合部１０６から受信処理部１０３、プロトコル処理部１０４、もしくは図２３の結合パケット分離部１０８に通知する手段として、復元処理に必要な情報を結合パケットの中に書き込むことも可能である。しかし、復元処理に必要な情報を結合パケットの中に書き込む場合、ＤＭＡ転送に使用するバスの帯域の一部を、復元処理に必要な情報で占有してしまうことになるので、本来のパケットデータの転送に使用できる実効帯域が小さくなり、その結果、ＤＭＡ転送の性能が劣化してしまうという問題が発生する。
　本実施例のパケット処理装置では、復元処理に必要な情報を結合パケットに書き込む必要がないので、上記のような実効帯域の劣化は起こらない。
　本実施例では、結合パケット転送部１１１をハードウェアで実現する例を示したが、受信処理に使用するプロセッサとは別のプロセッサとソフトウェアにより結合パケット転送部１１１の少なくとも一部の処理を実装することも可能である。このように結合パケット転送部１１１の少なくとも一部の処理をソフトウェアで実現する場合でも、結合パケットを元の複数のパケットに復元する処理を受信処理部１０３もしくはプロトコル処理部１０４で行う必要がなくなるので、纏めＤＭＡ転送の効果による高い受信性能を実現することが可能となる。
　また、結合パケット転送部１１１の少なくとも一部の処理をソフトウェアで実現する場合でも、結合パケット転送部１１１をハードウェアで実現する場合と同様に、結合パケットを元の複数のパケットに復元する処理に必要となるハードウェアの規模が小さくなる効果（複数の結合パケット分の情報を保持する必要がないことによる効果）、およびパケットデータの転送に使用できる実効帯域の劣化が起こらない効果（復元処理に必要な情報を結合パケットの中に加えないことによる効果）を得ることができる。
　本実施例の変形として、ＤＭＡコントローラ１１１１とそれぞれのＤＭＡコントローラ１１１１に対応するディスクリプタ１１１０とを複数搭載する構成としてもよい。また、パケット結合部１１０においてパケットの種類を判定して同じ種類のパケットを結合パケットとして纏める構成としてもよいし、パケットの種類に応じて複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成としてもよい。
　パケットの種類別にＤＭＡコントローラ１１１１とディスクリプタ１１１０とを用意し、パケットの種類に応じて複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成とすると、パケットの種類毎に異なる受信処理を行うことが容易になる。
　また、本実施例において、複数のＣＰＵコアを内蔵するプロセッサのコア毎に複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成としてもよいし、バーチャルマシン毎に複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成としてもよい。
　ＣＰＵコア毎もしくはバーチャルマシン毎に複数のＤＭＡコントローラ１１１１と複数のディスクリプタ１１１０とを使い分ける構成とすることにより、ＤＭＡコントローラ等が１個のみの場合と比較して、ソフトウェアによる受信処理の性能を向上させることができる。
　なお、パケットメモリ１０１内の書き込み可能なアドレスとして、制御用レジスタ１１３等により、間に書込みできないアドレスが設定された場合、その時点のライトポインタＷＰから書き込みできないアドレスまでの容量が転送データ（結合していないパケット、もしくは結合パケット）のサイズＣＤより小さい場合、ライトポインタＷＰの値を転送データのサイズＣＤより大きな容量を持っているアドレス領域までジャンプさせて書き込みに使用すればよい。
［第２の実施例］
　次に、本発明の第２の実施例について説明する。第１の実施例では、ＤＭＡ転送を用いる場合を前提として説明したが、ＤＭＡ転送を用いないパケット処理装置においても、複数のパケットを連結した結合パケットを纏めてパケットメモリに書き込む纏め書き込みにより、パケットメモリへの書き込みの実効スループットが大きくなる場合がある（例えばパケットメモリがＤＲＡＭ（Dynamic Random Access Memory）で構成されている場合等）。
　図１０は本発明の第２の実施例に係るパケット処理装置の構成を示すブロック図である。図１０のパケット処理装置は、回線対応部１００と、パケットメモリ１０１と、受信処理部１０３と、プロトコル処理部１０４と、受信バッファ１０５と、結合閾値制御部１０７と、パケット結合部１１０と、転送管理部１１２と、結合パケット転送部１１４と、制御用レジスタ１１３と、ディスクリプタ１１３０とから構成される。
　図１０の構成と図１の構成の違いは、図１における転送手段を、パケット処理装置のプロセッサ（ソフトウェア）による書き込み手段に置き換えた点である。つまり、本実施例は、図１の結合パケット転送部１１１を、ソフトウェアによる結合パケット転送部１１４に置き換えたものである。
　回線対応部１００とパケットメモリ１０１と受信処理部１０３とプロトコル処理部１０４と受信バッファ１０５と結合閾値制御部１０７と転送管理部１１２と制御用レジスタ１１３は、図１の構成と同等である。
　図１０のパケット結合部１１０は、回線対応部１００において受信されたパケットをパケット結合用の受信バッファ１０５に転送する。このとき、パケット結合部１１０は、回線対応部１００において受信されたパケットと受信バッファ１０５中に既に格納されているパケットとを結合して１つの結合パケットになるように、パケットを受信バッファ１０５に格納する。そして、パケット結合部１１０は、受信バッファ１０５中の結合パケットの大きさが、結合閾値制御部１０７に設定された閾値を超えると、結合パケットのパケットメモリ１０１への転送要求を発行する。
　なお、パケット結合部１１０は、受信バッファ１０５中の結合パケットの大きさが閾値を超える前に、タイムアウト（パケット間の間隔が予め定められた期間を超えた場合等）が発生した場合に、転送要求を発行するようにしてもよい。
　さらに、パケット結合部１１０は、受信バッファ１０５において結合したパケットの数と各パケットのサイズとを記録し、結合パケットの転送要求を発行する際に、結合したパケットの数と各パケットのサイズの情報を結合パケット転送部１１４に対して通知する。
　結合パケット転送部１１４（プロセッサが実行するソフトウェア）は、複数のパケットが結合された結合パケットをパケットメモリ１０１に書き込み、受信処理部１０３の起動要求を行なう。また、結合パケット転送部１１４は、パケット結合部１１０から通知された、結合したパケットの数と各パケットのサイズの情報を用いて、パケット毎に用意したディスクリプタ１１３０にサイズ等の情報を書き込む。
　図１１に示すように、ディスクリプタ１１３０の構成は、第１の実施例のディスクリプタ１１１０の構成と同等である。ただし、本実施例では、結合パケット転送部１１１の代わりに、結合パケット転送部１１４（プロセッサが実行するソフトウェア）がディスクリプタ１１３０への書き込みを行うという違いがある。
　図１２～図１６は結合パケット転送部１１４（プロセッサが実行するソフトウェア）の動作を説明するフローチャートである。結合パケット転送部１１４は、パケット結合部１１０から転送要求が発行されると、初期設定後の最初の転送要求の場合、転送管理部１１２が設定した先頭アドレスＡ０と容量（サイズ）Ｃ０とを制御用レジスタ１１３から読み出す（図１２ステップＳ６００）。そして、結合パケット転送部１１４は、ライトポインタＷＰの初期値として先頭アドレスＡ０を設定する（図１２ステップＳ６０１）。
　続いて、結合パケット転送部１１４は、ステップＳ４０２～Ｓ４０６と同等のステップＳ６０２～Ｓ６０６の処理を行う。結合パケット転送部１１４は、ライトポインタＷＰにデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）が、上限値（Ａ０＋Ｃ０）より小さい場合（図１３ステップＳ６０６においてｙｅｓ）、パケット結合部１１０から通知された情報（結合した各パケットのサイズ）に基づいて、パケットメモリ１０１に転送すべきデータを構成するｋ個のパケットのパケット長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１１３０に書き込む（図１３ステップＳ６０７）。
　図１３のステップＳ６０８～Ｓ６１１の処理は、図５のステップＳ４０８～Ｓ４１１の処理と同等である。
　次に、結合パケット転送部１１４は、ライトポインタＷＰをパケットメモリ１０１の転送先の先頭アドレスとして、パケットメモリ１０１に転送すべきデータ（単体のパケットまたは結合パケット）を、パケットメモリ１０１の転送先の先頭アドレスから始まるバッファ領域に書き込む（図１４ステップＳ６１２）。
　図１４のステップＳ６１３～Ｓ６１８の処理は、図６のステップＳ４１３～Ｓ４１８の処理と同等である。結合パケット転送部１１４は、ステップＳ６１７またはＳ６１８の処理後、ステップＳ６０３に戻る。
　また、結合パケット転送部１１４は、ライトポインタＷＰに、パケットメモリ１０１に転送すべきデータのサイズＣＤを加算した値（ＷＰ＋ＣＤ）が、上限値（Ａ０＋Ｃ０）以上の場合（図１３ステップＳ６０６においてｎｏ）、データのサイズＣＤと、リードポインタＲＰからパケットメモリ１０１内のバッファ領域の先頭アドレスＡ０を減算した値（ＲＰ－Ａ０）とを比較する（図１３ステップＳ６１９）。
　結合パケット転送部１１４は、データのサイズＣＤが、減算値（ＲＰ－Ａ０）より小さい場合（ステップＳ６１９においてｙｅｓ）、パケット結合部１１０から通知された情報（結合した各パケットのサイズ）に基づいて、パケットメモリ１０１に転送すべきデータを構成するｋ個のパケットのパケット長を示す受信データサイズＬ＃ｎ～Ｌ＃（ｎ＋ｋ－１）を、ディスクリプタ１１３０に書き込む（図１５ステップＳ６２０）。
　図１５のステップＳ６２１～Ｓ６２４の処理は、図７のステップＳ４２１～Ｓ４２４の処理と同等である。
　次に、結合パケット転送部１１４は、パケットメモリ１０１に転送すべきデータ（単体のパケットまたは結合パケット）を、パケットメモリ１０１の先頭アドレスＡ０から始まるバッファ領域に書き込む（図１５ステップＳ６２５）。
　図１５のステップＳ６２６～Ｓ６３１の処理は、図７のステップＳ４２６～Ｓ４３１の処理と同等である。結合パケット転送部１１４は、ステップＳ６３０またはＳ６３１の処理後、ステップＳ６０３に戻る。
　次に、結合パケット転送部１１４によるリードポインタＲＰの更新処理について説明する。最初に、結合パケット転送部１１４は、リードポインタＲＰの初期値として、パケットメモリ１０１の結合パケット用のバッファ領域の先頭アドレスＡ０を設定する（図９ステップＳ６４０）。また、結合パケット転送部１１４は、有効フラグの確認順を示す変数ｎを１に初期化する（図９ステップＳ６４１）。なお、この変数ｎと図１２～図１５の変数ｎとは同じ値であるから、ステップＳ６４１はステップＳ６０２と同じ処理である。
　図１６のステップＳ６４２～Ｓ６５０の処理は、図９のステップＳ４４２～Ｓ４５０の処理と同等である。
　こうして、本実施例のパケット処理装置は、纏め書き込みを実現することができ、かつ結合パケットを元の複数のパケットに復元するための情報をディスクリプタ１１３０に書き込む手段（結合パケット転送部１１４）を備えている。本実施例によれば、復元処理の受信処理部１０３、プロトコル処理部１０４、もしくは、図２３の結合パケット分離部１０８での実行を不要とすることができ、かつ、纏め書き込みの効果による高い受信性能を実現することが可能となる。
　ここで、本実施例のパケット処理装置でパケットメモリ１０１内に確保するバッファ領域のサイズを従来の図２４の構成で必要なサイズと同じサイズにした場合に無駄となる領域の量を比較する。
　従来の図２４の構成で、纏め書き込みを正常に行うためには、受信処理用（読み出し処理用）のソフトウェアによって事前に、パケットメモリ１０１内に、Ｎ×ＤＢ＿ｍｕｘ（ＤＢ＿ｍｕｘは結合パケットの最大サイズ）のバッファ領域を確保しておく必要がある。この結合パケットの最大サイズＤＢ＿ｍｕｘは、結合閾値制御部１０７に設定される閾値に許容最大パケット長を足した値となる。したがって、例えば閾値を５００Ｂｙｔｅ、許容最大パケット長を２０００Ｂｙｔｅ、Ｎを１０とすると、従来の図２４の構成でパケットメモリ１０１内に確保が必要なバッファ領域のサイズは、１０×２５００＝２５０００Ｂｙｔｅとなる。
　上記のように閾値を５００Ｂｙｔｅ、許容最大パケット長を２０００Ｂｙｔｅ、Ｎを１０とした場合、実際にパケットメモリ１０１に転送される結合パケットのサイズは５０１Ｂｙｔｅ～２５００Ｂｙｔｅとなる。つまり、従来の図２４の構成では、各結合パケットのサイズをＳとしたとき、（２５００－Ｓ）を１０個の結合パケット分加算した領域が無駄になる。これは、結合パケットのサイズＳの平均が仮に１５００Ｂｙｔｅだとすると、２５０００Ｂｙｔｅの内１００００Ｂｙｔｅ分の領域が無駄になっていることを示している。
　本実施例の構成でパケットメモリ１０１内に確保するバッファ領域のサイズを２５０００Ｂｙｔｅとした場合、２５０００Ｂｙｔｅが連続した領域で確保され、複数の結合パケットを連続した領域に書き込むことが可能な構成となっている。したがって、本実施例で無駄になるのは、最大で結合パケットの最大サイズ２５００Ｂｙｔｅから１Ｂｙｔｅを引いた値、すなわち、２４９９Ｂｙｔｅのみとなる。この値は、結合パケットのサイズＳの平均が（２５０００－２４９９）／１０＝２２５０．１より小さい場合、Ｎを１１以上にすれば、１１個以上の結合パケットを同じ容量（２５０００Ｂｙｔｅ）のバッファに書き込めることを示している。従来の図２４の構成で１１個以上の結合パケットを書き込むためにはＮを１１以上にし、かつ２７５００Ｂｙｔｅ以上のバッファ領域が必要である。
　したがって、本実施例のパケット処理装置でパケットメモリ１０１内に確保するバッファ領域のサイズを従来の図２４の構成で必要なサイズと同じサイズにした場合、従来の図２４の構成の場合より、無駄になる領域が小さくなり、より多数の結合パケットを同じサイズのバッファ領域に書き込むことが可能となる場合もある。
　また、結合パケットのサイズＳの平均を仮に１５００Ｂｙｔｅ、バッファ領域に書き込む結合パケットの最大数を１０だとして、本実施例のパケット処理装置でパケットメモリ１０１内に確保すべきバッファ領域のサイズを計算すると、１５００×１０＝１５０００Ｂｙｔｅとなり、従来の図２４の構成で必要なサイズ（２５０００Ｂｙｔｅ）より小さくなる。
　本実施例のパケット処理装置では、結合パケット転送部１１４がディスクリプタ１１３０の情報（先頭アドレス、受信データサイズ、受信完了フラグ）を書き込むことにより、復元処理を不要としている。
　復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図２４の結合パケット分離部１０８で実現しようとすると、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケット結合部１０６から受信処理部１０３、プロトコル処理部１０４、もしくは図２４の結合パケット分離部１０８に通知する手段が必要となる。
　また、復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図２４の結合パケット分離部１０８で実現しようとすると、纏め書き込み完了後、受信処理が起動されるまで、場合によっては複数の結合パケット分の復元処理に必要な情報を保持しておく必要があることを考慮しなければならない。
　これに対して、本実施例のパケット処理装置では、１つの結合パケットの纏め書き込みが完了した時点で結合パケットの復元処理は終わっているので、複数の結合パケット分の情報を保持する必要がない。したがって、復元処理を受信処理部１０３、プロトコル処理部１０４、もしくは図２４の結合パケット分離部１０８で実現する場合と比較して、本実施例の方がハードウェアの規模が小さい。これは、結合パケットを元の複数のパケットに復元する処理をソフトウェアで実装する場合で比較しても同じである。
　例えば、図２４の構成でパケットメモリ１０１と回線対応部１００以外の構成をすべてソフトウェアで実現した場合、パケットメモリ１０１への書き込みの処理と、復元処理を含む受信処理とを異なるプロセッサ（もしくはバーチャルマシン等）に実装すると、パケットメモリ１０１への書き込み完了後、受信処理が起動されるまで、場合によっては複数の結合パケット分の復元処理に必要な情報を保持しておく必要があるため、複数の結合パケット分の復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケットメモリ１０１等に保持しておく必要がある。
　これに対して、本実施例の構成でパケットメモリ１０１と回線対応部１００以外の構成をすべてソフトウェアで実現した場合は、パケットメモリ１０１への書き込みの処理と、復元処理を含まない受信処理とを異なるプロセッサ（もしくはバーチャルマシン等）に実装した場合でも、パケットメモリ１０１への書き込みの処理と復元処理を同じプロセッサ（もしくはバーチャルマシン等）に実装することにより、複数の結合パケット分の情報（結合したパケットの数、パケット毎のサイズ）を保持する必要がない、すなわち、１つの結合パケット分のみの復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）をパケットメモリ１０１等に保持しておくだけでよい。
　つまり、本実施例の構成は、図２４の構成と比較して、復元処理に必要な情報（結合したパケットの数、パケット毎のサイズ）の保持に使用するパケットメモリ１０１等の容量（書き込み可能なビット数）が小さくてもよいことになり、必要となるハードウェアの規模を削減することができる。
　また、復元処理に必要な情報をパケット結合部１０６から受信処理部１０３、プロトコル処理部１０４、もしくは図２４の結合パケット分離部１０８に通知する手段として、復元処理に必要な情報をパケットメモリ１０１に書き込むことも可能である。しかし、この場合、纏め書き込みに使用するバスの帯域の一部を、復元処理に必要な情報で占有してしまうことになるので、本来のパケットデータの書き込みに使用できる実効帯域が小さくなり、その結果、纏め書き込みの性能が劣化する。
　本実施例のパケット処理装置では、復元処理に必要な情報を、パケットメモリ１０１ではなく、パケットメモリ１０１が接続されているバスを使用しない別のメモリ（パケット結合部１１０からの書き込みと結合パケット転送部１１４からの読み出しだけが可能であれば良い）に保持することができ、上記のような実効帯域の劣化は起こらない。
　第１の実施例と同様に、本実施例の変形として、パケット結合部１１０においてパケットの種類を判定して同じ種類のパケットを結合パケットとして纏める構成としてもよいし、パケットの種類に応じて複数のディスクリプタ１１３０を使い分ける構成としてもよい。パケットの種類別にディスクリプタ１１３０を用意し、パケットの種類に応じて複数のディスクリプタ１１３０を使い分ける構成とすると、パケットの種類毎に異なる受信処理を行うことが容易になる。
　また、本実施例において、複数のＣＰＵコアを内蔵するプロセッサのコア毎に複数のディスクリプタ１１３０を使い分ける構成としてもよいし、バーチャルマシン毎に複数のディスクリプタ１１３０を使い分ける構成としてもよい。ＣＰＵコア毎もしくはバーチャルマシン毎に複数のディスクリプタ１１３０を使い分ける構成とすることにより、ディスクリプタ１１３０が１個のみの場合と比較して、ソフトウェアによる書き込み処理および読み出し処理の性能が向上する。
　第１、第２の実施例のパケット処理装置において、パケットメモリ１０１と転送管理部１１２と受信処理部１０３とプロトコル処理部１０４と結合パケット転送部１１４とは、プロセッサ、記憶装置及びインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。
　このようなコンピュータにおいて、本発明のパケット処理方法を実現させるためのプログラムは記憶装置に格納される。プロセッサは、記憶装置に格納されたプログラムに従って第１、第２の実施例で説明した処理を実行する。また、上記のとおり、結合パケット転送部１１１の一部の処理をコンピュータで実現することも可能である。
　本発明は、通信データのプロトコル処理や転送処理等を行う技術に適用することができる。
　１００…回線対応部、１０１…パケットメモリ、１０３…受信処理部、１０４…プロトコル処理部、１０５…受信バッファ、１０７…結合閾値制御部、１１０…パケット結合部、１１１，１１４…結合パケット転送部、１１２…転送管理部、１１３…制御用レジスタ、１１１０，１１３０…ディスクリプタ、１１１１…ＤＭＡコントローラ。

Claims (6)

  1. 　通信回線からパケットを受信する回線対応部と、
    　前記通信回線から受信した複数のパケットを連結して結合パケットを生成するパケット結合部と、
    　前記通信回線から受信したパケットが格納されるパケットメモリと、
    　前記パケット結合部によって生成された結合パケットを前記パケットメモリにＤＭＡ転送するか、またはプロセッサによって書き込む結合パケット転送部とを備え、
    　前記結合パケット転送部は、前記結合パケット内の各パケットの先頭データの、前記パケットメモリ上におけるアドレスを決定し、このアドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込み、前記結合パケットを前記パケットメモリにＤＭＡ転送するか、またはプロセッサによって書き込むことを特徴とするパケット処理装置。
  2. 　請求項１記載のパケット処理装置において、
    　前記結合パケット転送部は、前記結合パケット内の各パケットのパケット長を示す受信データサイズの情報を前記ディスクリプタに書き込むことを特徴とするパケット処理装置。
  3. 　請求項１または２記載のパケット処理装置において、
    　前記パケットメモリに格納されたパケットを読み出す処理部をさらに備え、
    　前記処理部は、前記ディスクリプタに書き込まれた情報に基づいて前記パケットメモリからパケットを読み出して処理を施すことを特徴とするパケット処理装置。
  4. 　通信回線から受信した複数のパケットを連結して結合パケットを生成する第１のステップと、
    　前記通信回線から受信したパケットに対して処理を施す処理部がパケットの読み出しを行うパケットメモリに対して、前記結合パケット内の各パケットの先頭データの、前記パケットメモリ上におけるアドレスを決定する第２のステップと、
    　前記アドレスの情報を、予め定められたメモリ上のデータ領域であるディスクリプタに書き込む第３のステップと、
    　前記結合パケットを前記パケットメモリにＤＭＡ転送するか、またはプロセッサによって書き込む第４のステップとを含むことを特徴とするパケット処理方法。
  5. 　請求項４記載のパケット処理方法において、
    　前記結合パケット内の各パケットのパケット長を示す受信データサイズの情報を前記ディスクリプタに書き込む第５のステップをさらに含むことを特徴とするパケット処理方法。
  6. 　請求項４または５記載のパケット処理方法において、
    　前記ディスクリプタに書き込まれた情報に基づいて前記パケットメモリからパケットを読み出して処理を施すステップをさらに含むことを特徴とするパケット処理方法。
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