WO2020217826A1 - 電子演算装置 - Google Patents

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cpu
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祐 石郷岡
一 芹沢
統宙 月舘
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Definitions

  • the present invention relates to an electronic arithmetic unit applicable to an electronic control unit (Electronic Control Unit, hereinafter referred to as an ECU) or the like.
  • ECU Electronic Control Unit
  • Patent Document 1 discloses a method for achieving high responsiveness by intentionally adjusting the core load factor for a multi-core processor, particularly from the viewpoint of high responsiveness focusing on real-time performance.
  • Patent Document 1 While being strongly conscious of real-time performance, the background of high load of applications in the embedded field and the competitive axis according to the application destination are power consumption, cost, heat generation amount, etc. The requirements are not always fully considered.
  • an autonomous system the load on applications that perform everything from recognizing the surrounding environment to their own motion planning is particularly heavy, but these applications are periodic processes based on periodic sensing. It can be said that an event-driven process is a process that requires immediate response to a situation such as an emergency stop in a situation that may harm the surrounding environment in response to such a periodic process. Both processes require a certain level of real-time performance, but the former emphasizes throughput from the viewpoint of increased load.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide an electronic arithmetic unit capable of improving arithmetic efficiency.
  • the electronic arithmetic unit is the first computational resource that executes the first process, the second computational resource that executes the second process, and the said from the first computational resource. Based on the call of the second computational resource, it includes a third computational resource that manages the execution of the second process by the second computational resource.
  • the arithmetic efficiency of the electronic arithmetic unit can be improved.
  • FIG. 1 is a block diagram showing a configuration of an SoC to which the electronic arithmetic unit according to the first embodiment is applied.
  • FIG. 2 is a block diagram showing a periodic processing flow executed by the SoC of FIG.
  • FIG. 3 is a flowchart showing the accelerator management process.
  • FIG. 4 is a sequence diagram showing a processing flow accompanied by an interrupt to the core using the accelerator.
  • FIG. 5 is a sequence diagram showing a processing flow without interrupting the core using the accelerator.
  • FIG. 6 is a block diagram showing a configuration of an SoC to which the electronic arithmetic unit according to the second embodiment is applied.
  • FIG. 7 is a sequence diagram showing a processing flow of the DMA controller, the CPU cluster, and the accelerator of FIG.
  • FIG. 1 is a block diagram showing a configuration of an SoC to which the electronic arithmetic unit according to the first embodiment is applied.
  • the SoC1 includes an HPC (High Performance Core) cluster 2, an LPC (Low Performance Core) cluster 3, a memory 4, a DMA (Direct Memory Access) controller 5, and an accelerator 6.
  • the HPC cluster 2, the LPC cluster 3, the memory 4, the DMA controller 5, and the accelerator 6 are connected to each other via the internal bus 7.
  • the HPC cluster 2 is the first computational resource that executes the first processing
  • the accelerator 6 is the second computational resource that executes the second processing
  • the LPC cluster 3 is the execution of the second processing by the second computational resource. It can be used as a third computational resource to manage.
  • HPC cluster 2 is a set of CPU cores (hereinafter referred to as HPC) having relatively high processing performance.
  • the LPC cluster 3 is a set of CPU cores (hereinafter referred to as LPCs) having relatively low processing performance.
  • the SoC1 has a terrorist configuration having a plurality of CPU cores (application cores) having different processing performances.
  • HPC cluster 2 includes HPCs 20 to 23. Each HPC 20 to 23 can execute general-purpose processing described in the program. Each HPC 20 to 23 includes arithmetic processing units HA0 to HA3.
  • Each arithmetic processing unit HA0 to HA3 executes arithmetic processing. At this time, each arithmetic processing unit HA0 to HA3 can execute arithmetic processing in parallel. Further, each arithmetic processing unit HA0 to HA3 can call the accelerator 6 and cause the accelerator 6 to execute a specific process. By causing the accelerator 6 to execute the specific processing by the arithmetic processing units HA0 to HA3, the arithmetic load of the HPCs 20 to 23 can be reduced. The arithmetic processing by the arithmetic processing units HA0 to HA3 and the specific processing by the accelerator 6 can be executed in parallel.
  • the LPC cluster 3 includes LPCs 30 to 33.
  • Each LPC 30 to 33 includes management processing units LB0 to LB3.
  • the management processing units LB0 to LB3 manage the execution of the specific processing by the accelerator 6 when the arithmetic processing units HA0 to HA3 cause the accelerator 6 to execute the specific processing. At this time, the management processing units LB0 to LB3 can give the DMA controller 5 and the accelerator 6 a series of commands for causing the accelerator 6 to execute the specific processing.
  • the memory 4 can be composed of, for example, a semiconductor memory such as SRAM or DRAM.
  • the memory 4 is provided with a work area for storing programs being executed by each HPC 20 to 23, each LPC 30 to 33 and the accelerator 6, and for each HPC 20 to 23, each LPC 30 to 33 and the accelerator 6 to execute a program. Can be done.
  • the DMA controller 5 controls the DMA transfer when transferring data between each HPC 20 to 23 and the accelerator 6. At this time, the DMA controller 5 can operate as an interrupt controller.
  • Accelerator 6 executes a specific process.
  • This specific process can be a process with a heavier load than the process executed by HPCs 20 to 23.
  • This specific processing is, for example, deep learning, matrix operation, image processing, or the like.
  • the accelerator 6 may be a CPU having a plurality of cores, or may be dedicated hardware such as an ASIC (Application Specific Integrated Circuit) or an FPGA (Field-Programmable Gate Array). When a CPU having a plurality of cores is used as the accelerator 6, a specific process can be executed based on a program.
  • ASIC Application Specific Integrated Circuit
  • FPGA Field-Programmable Gate Array
  • FIG. 2 is a block diagram showing a periodic processing flow executed by the SoC of FIG.
  • the HPC cluster 2 of FIG. 1 executes the HPC parallel arithmetic processing P2 after executing the preprocessing P1.
  • the HPC cluster 2 calls the accelerator process P3 in the HPC parallel computing process P2, and executes the post-process P4 after the accelerator process P3.
  • each of the HPCs 20 to 23 in FIG. 1 executes the HPC parallel computing processes E0 to E3, and individually calls the accelerator computing processes A0 to A3 from the HPC parallel computing processes E0 to E3. It is assumed that the OS (Operating System) processing is performed on the LPC cluster 3.
  • OS Operating System
  • the accelerator management process can be executed by any one of the management processing units LB0 to LB3 of each LPC 30 to 33.
  • the OS can specify the management processing units LB0 to LB3 that execute the accelerator management processing.
  • the OS can select the management processing units LB0 to LB3 that execute the accelerator management processing based on the processing load being executed by each LPC 30 to 33.
  • FIG. 3 is a flowchart showing the accelerator management process.
  • each core using the accelerator 6 of FIG. 1 instructs the DMA controller 5 to transfer data to the accelerator 6 (S1).
  • the DMA controller 5 executes a data transfer completion interrupt for each core (S2).
  • each core on which the data transfer completion interrupt is executed instructs the accelerator 6 to start processing (S3).
  • the accelerator 6 executes a processing completion interrupt for each core instructed to start processing (S4).
  • each core on which the processing completion interrupt is executed instructs the DMA controller 5 to transfer data from the accelerator 6 (S5).
  • the DMA controller 5 executes a data transfer completion interrupt for each core instructed to transfer data (S6).
  • FIG. 4 is a sequence diagram showing a processing flow accompanied by an interrupt to the core using the accelerator. Note that FIG. 4 focuses on one HPC20 in the HPC cluster 2 of FIG. 1, and shows an example in which the HPC20 using the accelerator 6 performs the accelerator management process.
  • the HPC 20 of FIG. 1 instructs the DMA controller 5 to transfer data to the accelerator 6 when the HPC parallel computing process E0 is completed (S1A).
  • the DMA controller 5 executes data transfer to the accelerator 6 (K1).
  • the HPC cluster 2 can execute other processing K2 such as another application.
  • the DMA controller 5 executes a data transfer completion interrupt to the HPC 20 (S2A).
  • the HPC 20 interrupts the other process K2, executes the process K11 that gives the accelerator process start instruction, and then executes the accelerator process start instruction (S3A).
  • the accelerator 6 executes the accelerator processing P3 instructed by the HPC 20, and then executes an accelerator processing completion interrupt to the HPC 20 (S4A). While the accelerator 6 is executing the process instructed by the HPC 20, the HPC cluster 2 can execute another process K3 such as another application.
  • the HPC 20 interrupts the other processing K3, executes the processing K12 for instructing the DMA controller 5 to transfer data from the accelerator 6, and then transfers the data from the accelerator 6. (S5A).
  • the DMA controller 5 executes the data transfer from the accelerator 6 (K5).
  • the HPC cluster 2 can execute other processing K6 such as another application.
  • the DMA controller 5 executes a data transfer completion interrupt to the HPC 20 (S6A).
  • the HPC 20 interrupts the other process K6 when the data transfer completion interrupt is executed.
  • the HPC 20 can execute another application while the DMA controller 5 or the accelerator 6 is operating.
  • the HPC 20 is interrupted three times by the completion of the post-processing P4, the interrupt handler operates each time the interrupt is performed, and the processing is interrupted by the context switch.
  • the context switch overhead not only the context switch overhead but also the cache hit rate in other processing K2 and K3 decreases due to the execution of other processing K11 and K12 after the interruption of other processing K2 and K3. As a result, the effective performance is reduced.
  • FIG. 5 is a sequence diagram showing a processing flow that does not involve an interrupt to the core that uses the accelerator.
  • four HPCs 20 to 23 in the HPC cluster 2 of FIG. 1 execute parallel processing using the accelerator 6, and any of the LPCs 30 to 33 in the LPC cluster 3 performs the accelerator management processing. Indicated.
  • each HPC 20 to 23 is all after the execution of the HPC parallel arithmetic processes E0 to E3 except when the post-process P4 is executed.
  • Other processes K2, K3, and K6 can be executed in the time of.
  • each HPC 20 to 23 instructs the DMA controller 5 to transfer data to the accelerator 6 when the HPC parallel computing processes E0 to E3 are completed (S1B).
  • the DMA controller 5 executes data transfer to the accelerator 6 when the data transfer to the accelerator 6 is instructed by the HPCs 20 to 23 (K1). During the data transfer to the accelerator 6, each HPC 20 to 23 can execute other processes such as another application in parallel.
  • the DMA controller 5 executes a data transfer completion interrupt to the LPC 30 in the LPC cluster 3 (S2B).
  • the LPC 30 in the LPC cluster 3 executes an instruction to start the accelerator processing P3 to the accelerator 6 (S3B). At this time, each HPC 20 to 23 can be continuously executed without interrupting other processing such as another application.
  • the accelerator 6 executes the accelerator processing P3 instructed by the LPC 30 in the LPC cluster 3, and then executes an accelerator processing completion interrupt for the LPC 30 (S4B).
  • the accelerator process P3 the accelerator arithmetic processes A0 to A3 called from the HPCs 20 to 23 are executed in parallel. While the accelerator 6 is executing the process instructed by the LPC 30, each HPC 20 to 23 can execute other processes such as another application in parallel.
  • the LPC 30 in the LPC cluster 3 executes an instruction for data transfer from the accelerator 6 to the DMA controller 5 (S5B). At this time, each HPC 20 to 23 can be continuously executed without interrupting other processing such as another application.
  • the DMA controller 5 executes the data transfer from the accelerator 6 (K5).
  • each HPC 20 to 23 can execute other processes such as another application in parallel.
  • the DMA controller 5 executes a data transfer completion interrupt to the LPC 30 in the LPC cluster 3 (S6B). At this time, each HPC 20 to 23 can be continuously executed without interrupting other processing such as another application.
  • each HPC 20 to 23 can be continuously executed without interrupting other processing by the interrupt processing generated in S2B, S4B, and S6B. Therefore, since the cache hit rate is maintained by a certain amount and the context switch does not occur, it is possible to suppress the deterioration of the execution performance due to the use of the accelerator 6.
  • each of the LPCs 30 to 33 cores in the LPC cluster 3 is mainly assigned to event-driven processing with a relatively low load, the decrease in execution performance due to the increase in interrupt processing to the LPC cluster 3 is caused by the HPC cluster. Compared to that, it is sufficiently low, and the processing performance of the entire SoC1 can be relatively improved.
  • the data transfer completion interrupt (S6B) from the DMA controller 5 is processed by any of the LPCs 30 to 33 in the LPC cluster, and after confirming the completion of the accelerator processing P3, the HPC cluster undergoes an OS event.
  • An example of notifying any of HPCs 20 to 23 in 2 of the start of post-processing P4 is assumed, but it is not always necessary to take the procedure described in this embodiment.
  • any LPC 30 to 33 in the LPC cluster 3 can substitute polling for the accelerator 6, and the HPC cluster 2 suitable for high-performance processing performs other processing. By making it executable, it is possible to improve the processing performance of the entire SoC1.
  • a user who uses SoC1 may need to write a program for realizing the above procedure. That is, when it is necessary to explicitly indicate the core that performs the accelerator management process in the accelerator management process including a series of commands, it can be described in the source code of the user application by using the following pragma description, for example. Is. # Programa AccManagement LPC # 1
  • a pragma for designating a core for performing accelerator management processing is used, and then the core is specified.
  • the first core (LPC # 1) in the LPC cluster 3 is used instead of the core in the HPC cluster 2.
  • the above pragma method is taken as an example, but for example, the argument of the accelerator calling function may include the above core designation, and the core that performs the accelerator management process is explicitly shown.
  • the method is not limited to the above pragma method.
  • FIG. 6 is a block diagram showing a configuration of an SoC to which the electronic arithmetic unit according to the second embodiment is applied.
  • the SoC 11 includes a CPU cluster 8, a memory 4, a DMA controller 5, and an accelerator 6.
  • the CPU cluster 8, the memory 4, the DMA controller 5, and the accelerator 6 are connected to each other via the internal bus 7.
  • the CPC cluster 8 is a set of CPU cores.
  • the SoC 11 has a homogeneous configuration having a plurality of CPU cores (application cores) having no difference in processing performance.
  • some CPU cores of the CPC cluster 8 are the first computational resources that execute the first process
  • the accelerator 6 is the second computational resources that execute the second process
  • the other CPU cores of the CPC cluster 8 are the second computational resources. It can be used as a third computational resource that manages the execution of the second process by the resource.
  • the CPC cluster 8 includes CPU cores 80 to 83.
  • the CPU cores 80 to 83 can execute general-purpose processing described in the program.
  • Each CPU core 80 to 83 includes arithmetic processing units CA0 to CA3 and management processing units CB0 to CB3.
  • Each arithmetic processing unit CA0 to CA3 executes arithmetic processing. At this time, each arithmetic processing unit CA0 to CA3 can execute arithmetic processing in parallel. Further, each arithmetic processing unit CA0 to CA3 can call the accelerator 6 and cause the accelerator 6 to execute a specific process. The arithmetic processing by the arithmetic processing units CA0 to CA3 and the specific processing by the accelerator 6 can be executed in parallel.
  • the management processing units CB0 to CB3 manage the execution of the specific processing by the accelerator 6 when the arithmetic processing units CA0 to CA3 cause the accelerator 6 to execute the specific processing. At this time, the management processing units CB0 to CB3 can give the DMA controller 5 and the accelerator 6 a series of commands for causing the accelerator 6 to execute the specific processing.
  • the CPC cluster 8 executes the CPU parallel arithmetic processing after executing the preprocessing in the same manner as the processing of FIG.
  • the CPC cluster 8 calls the accelerator processing in the CPU parallel computing processing, and executes post-processing after the accelerator processing.
  • Each CPU core 80 to 83 executes CPU parallel arithmetic processing, and individually calls accelerator arithmetic processing from each CPU parallel arithmetic processing. It is assumed that the OS (Operating System) processing is performed by any of the CPU cores 80 to 83 in the CPC cluster 8.
  • OS Operating System
  • FIG. 7 is a sequence diagram showing a processing flow of the DMA controller, the CPU cluster, and the accelerator of FIG.
  • four CPU cores 80 to 83 in the CPU cluster 8 of FIG. 6 execute parallel processing using the accelerator 6, and one CPU core 80 in the CPU cluster 8 performs accelerator management processing. showed that.
  • each CPU core 81 to 83 excludes the post-process P4 after the CPU parallel arithmetic processes C1 to C3.
  • Other processes K2, K3, and K6 can be executed at all times.
  • each CPU core 80 to 83 instructs the DMA controller 5 to transfer data to the accelerator 6 when the CPU parallel computing processes C0 to C3 are completed (S1C).
  • the DMA controller 5 executes the data transfer to the accelerator 6 (K1).
  • each CPU core 81 to 83 can execute other processes such as another application in parallel.
  • the DMA controller 5 executes a data transfer completion interrupt to the CPU core 80 in the CPU cluster 8 (S2C).
  • the CPU core 80 in the CPU cluster 8 executes an instruction to start the accelerator processing P3 to the accelerator 6 (S3C). At this time, each CPU core 81 to 83 can be continuously executed without interrupting other processing such as another application.
  • the accelerator 6 executes the accelerator processing P3 instructed by the CPU core 80 in the CPU cluster 8, and then executes an accelerator processing completion interrupt for the CPU core 80 (S4C).
  • the accelerator processing P3 the accelerator arithmetic processing A0 to A3 called from the CPU cores 80 to 83 are executed in parallel. While the accelerator 6 is executing the process instructed by the CPU core 80, each CPU core 81 to 83 can execute other processes such as another application in parallel.
  • the CPU core 80 in the CPU cluster 8 executes an instruction to transfer data from the accelerator 6 to the DMA controller 5 (S5C). At this time, each CPU core 81 to 83 can be continuously executed without interrupting other processing such as another application.
  • the DMA controller 5 executes the data transfer from the accelerator 6 (K5).
  • each CPU core 81 to 83 can execute other processes such as another application in parallel.
  • the DMA controller 5 executes a data transfer completion interrupt to the CPU core 80 in the CPU cluster 8 (S6C). At this time, each CPU core 81 to 83 can be continuously executed without interrupting other processing such as another application.
  • each CPU core 81 to 83 can be continuously executed without interrupting other processing by the interrupt processing generated in S2C, S4C, and S6C. Therefore, since the cache hit rate is maintained to a certain extent and no context switch is generated, it is possible to suppress a decrease in execution performance due to the use of the accelerator 6.
  • various event-driven processing (OS processing and other interrupt processing) is not specified, but by making the core that executes accelerator management processing the same core as the core that performs various event-driven processing. , It is possible to improve the utilization efficiency of other cores.
  • the number of cores capable of continuing the processing can be increased as in the first embodiment, so that the processing performance can be improved.
  • the present invention is not limited to the above-described embodiment, and includes various modifications.
  • the above-described embodiment has been described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to the one including all the described configurations.
  • it is possible to replace a part of the configuration of one embodiment with the configuration of another embodiment and it is also possible to add the configuration of another embodiment to the configuration of one embodiment.
  • each of the above configurations, functions, processing units, processing means and the like may be realized by hardware by designing a part or all of them by, for example, an integrated circuit.
  • 1 SoC 1 SoC, 2 HPC cluster, 3 LPC cluster, 4 memory, 5 DMA controller, 6 accelerator

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Abstract

電子演算装置の演算効率を向上させる。各ＨＰＣ２０～２３は、演算処理部ＨＡ０～ＨＡ３を備え、各演算処理部ＨＡ０～ＨＡ３は、演算処理を並列実行し、各ＬＰＣ３０～３３は、管理処理部ＬＢ０～ＬＢ３を備え、各管理処理部ＬＢ０～ＬＢ３は、各演算処理部ＨＡ０～ＨＡ３がアクセラレータ６に特定処理を実行させるときに、アクセラレータ６による特定処理の実行を管理し、アクセラレータ６に特定処理を実行させるための一連の指令をＤＭＡコントローラ５およびアクセラレータ６に行う。

Description

電子演算装置
　本発明は、電子制御装置（Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ、以下、ＥＣＵと言う）などに適用可能な電子演算装置に関する。
　近年、産業用電子制御装置を支えるシステムの開発において、制御性能の向上、厳格化する規制への対応および装置の自律化に伴う制御演算処理の増大というアプリケーションの高負荷化が進んでいる。このような高負荷化に対応して、ＥＣＵにおいてもメニーコア化およびアクセラレータの利用などの高性能化を実現するために、マルチコアもしくはメニーコアを有するプロセッサ、メモリなどの周辺資源およびアクセラレータ等を混載したＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）が登場し、電子演算装置の複雑化が進んでいる。
　一方、組込み分野においては、前段のコントローラにおける制御演算結果を後段のコントローラもしくはアクチュエータに規定のタイミングで伝達する必要から、強いリアルタイム制約が存在する。このため、アプリケーションの高負荷化に伴う制御装置の複雑化と、リアルタイム制約の遵守とを両立させた電子演算装置の利用方式が求められる。
　特許文献1では、特に、リアルタイム性に着目した高応答化の観点から、マルチコアプロセッサに対してコア負荷率を意図的に調整し、高応答性を実現する方式が開示されている。
特開２００８－１７１１５３号公報
　しかしながら、特許文献１に開示された方式では、リアルタイム性を強く意識する一方で、組込み分野におけるアプリケーションの高負荷化の背景と、適用先に応じた競合軸として消費電力、コストおよび発熱量などの要件が、必ずしも十全に考慮されていない。
　自律システムを例にすると、特に、周辺環境の認識から自身の動作計画までを行うアプリケーションの負荷増が激しいが、これらアプリケーションは、周期的なセンシングに基づく周期的な処理となる。このような周期的な処理に対し、周辺環境に危害を加えかねない状況における緊急停止などの状況発生に対し、即応性が求められる処理は、イベント駆動型の処理と言える。どちらの処理も、一定のリアルタイム性が求められるが、前者は負荷増の観点からスループットにも重きが置かれる。
　本発明は、上記事情に鑑みなされたものであり、その目的は、演算効率を向上させることが可能な電子演算装置を提供することにある。
　上記目的を達成するため、第１の観点に係る電子演算装置は、第１処理を実行する第１計算資源と、第２処理を実行する第２計算資源と、前記第１計算資源からの前記第２計算資源の呼び出しに基づいて、前記第２計算資源による前記第２処理の実行を管理する第３計算資源とを備える。
　本発明によれば、電子演算装置の演算効率を向上させることができる。
図１は、第１実施形態に係る電子演算装置が適用されるＳｏＣの構成を示すブロック図である。 図２は、図１のＳｏＣで実行される周期的な処理の流れを示すブロック図である。 図３は、アクセラレータ管理処理を示すフローチャートである。 図４は、アクセラレータを利用するコアへの割り込みを伴う処理の流れを示すシーケンス図である。 図５は、アクセラレータを利用するコアへの割り込みを伴わない処理の流れを示すシーケンス図である。 図６は、第２実施形態に係る電子演算装置が適用されるＳｏＣの構成を示すブロック図である。 図７は、図６のＤＭＡコントローラ、ＣＰＵクラスタおよびアクセラレータの処理の流れを示すシーケンス図である。
　実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている諸要素およびその組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、第１実施形態に係る電子演算装置が適用されるＳｏＣの構成を示すブロック図である。
　図１において、ＳｏＣ１は、ＨＰＣ（Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｃｏｒｅ）クラスタ２、ＬＰＣ（Ｌｏｗ　Ｐｅｒｆｏｒｍａｎｃｅ　Ｃｏｒｅ）クラスタ３、メモリ４、ＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）コントローラ５およびアクセラレータ６を備える。ＨＰＣクラスタ２、ＬＰＣクラスタ３、メモリ４、ＤＭＡコントローラ５およびアクセラレータ６は、内部バス７を介して相互に接続されている。ここで、ＨＰＣクラスタ２は、第１処理を実行する第１計算資源、アクセラレータ６は、第２処理を実行する第２計算資源、ＬＰＣクラスタ３は、第２計算資源による第２処理の実行を管理する第３計算資源として用いることができる。
　ＨＰＣクラスタ２は、相対的に処理性能が高いＣＰＵコア（以下、ＨＰＣと言う）の集合である。ＬＰＣクラスタ３は、相対的に処理性能が低いＣＰＵコア（以下、ＬＰＣと言う）の集合である。このとき、ＳｏＣ１は、処理性能が異なる複数のＣＰＵコア（アプリケーションコア）を有するテロジニアスな構成となる。
　このＳｏＣ１上において、周期的に動作するアプリケーションと、イベントを契機として動作するアプリケーションの２種類のアプリケーションが動作する。このとき、相対的に負荷の重い周期処理をＨＰＣを中心に割り当て、負荷の比較的低いイベント駆動処理をＬＰＣを中心に割当てることができる。
　ＨＰＣクラスタ２は、ＨＰＣ２０～２３を備える。各ＨＰＣ２０～２３は、プログラムで記述される汎用処理を実行することができる。各ＨＰＣ２０～２３は、演算処理部ＨＡ０～ＨＡ３を備える。
　各演算処理部ＨＡ０～ＨＡ３は、演算処理を実行する。このとき、各演算処理部ＨＡ０～ＨＡ３は、演算処理を並列実行することができる。また、各演算処理部ＨＡ０～ＨＡ３は、アクセラレータ６を呼び出し、アクセラレータ６に特定処理を実行させることができる。各演算処理部ＨＡ０～ＨＡ３がアクセラレータ６に特定処理を実行させることにより、各ＨＰＣ２０～２３の演算負荷を軽減することができる。各演算処理部ＨＡ０～ＨＡ３による演算処理と、アクセラレータ６による特定処理は、並列実行することができる。
　ＬＰＣクラスタ３は、ＬＰＣ３０～３３を備える。各ＬＰＣ３０～３３は、管理処理部ＬＢ０～ＬＢ３を備える。
　各管理処理部ＬＢ０～ＬＢ３は、各演算処理部ＨＡ０～ＨＡ３がアクセラレータ６に特定処理を実行させるときに、アクセラレータ６による特定処理の実行を管理する。このとき、管理処理部ＬＢ０～ＬＢ３は、アクセラレータ６に特定処理を実行させるための一連の指令をＤＭＡコントローラ５およびアクセラレータ６に行うことができる。
　メモリ４は、例えば、ＳＲＡＭまたはＤＲＡＭなどの半導体メモリから構成することができる。メモリ４には、各ＨＰＣ２０～２３、各ＬＰＣ３０～３３およびアクセラレータ６が実行中のプログラムを格納したり、各ＨＰＣ２０～２３、各ＬＰＣ３０～３３およびアクセラレータ６がプログラムを実行するためのワークエリアを設けたりすることができる。
　ＤＭＡコントローラ５は、各ＨＰＣ２０～２３とアクセラレータ６との間のデータ転送に際してＤＭＡ転送を制御する。このとき、ＤＭＡコントローラ５は、割り込みコントローラとして動作することができる。
　アクセラレータ６は、特定処理を実行する。この特定処理は、ＨＰＣ２０～２３で実行される処理よりも負荷の重い処理とすることができる。この特定処理は、例えば、ディープラーニング、行列演算または画像処理などである。アクセラレータ６は、複数のコアを備えるＣＰＵであってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）またはＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などの専用ハードウェアであってもよい。アクセラレータ６として複数のコアを備えるＣＰＵを用いた場合、プログラムに基づいて特定処理を実行させることができる。
　図２は、図１のＳｏＣで実行される周期的な処理の流れを示すブロック図である。
　図２において、図１のＨＰＣクラスタ２は、前処理Ｐ１を実行した後、ＨＰＣ並列演算処理Ｐ２を実行する。ＨＰＣクラスタ２は、ＨＰＣ並列演算処理Ｐ２において、アクセラレータ処理Ｐ３を呼び出し、アクセラレータ処理Ｐ３後に後処理Ｐ４を実行する。
　ＨＰＣ並列演算処理Ｐ２では、図１の各ＨＰＣ２０～２３は、ＨＰＣ並列演算処理Ｅ０～Ｅ３を実行し、各ＨＰＣ並列演算処理Ｅ０～Ｅ３からアクセラレータ演算処理Ａ０～Ａ３を個別に呼び出す。なお、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）処理は、ＬＰＣクラスタ３上にて行われているものとする。
　ＨＰＣクラスタ２内の各ＨＰＣ２０～２３と、アクセラレータ６を非同期に動作させて処理を行う場合、アクセラレータ６を動作させる際には、以下の一連の手順が必要となる。この一連の手順を、アクセラレータ管理処理と呼ぶ。アクセラレータ管理処理は、各ＬＰＣ３０～３３の管理処理部ＬＢ０～ＬＢ３のいずれか１つが実行することができる。アクセラレータ管理処理を実行する管理処理部ＬＢ０～ＬＢ３は、ＯＳが指定することができる。ＯＳは、各ＬＰＣ３０～３３が実行中の処理の負荷に基づいて、アクセラレータ管理処理を実行する管理処理部ＬＢ０～ＬＢ３を選択することできる。
　図３は、アクセラレータ管理処理を示すフローチャートである。
　図３において、図１のアクセラレータ６を利用する各コアは、ＤＭＡコントローラ５に対し、アクセラレータ６へのデータ転送を指示する（Ｓ１）。
　次に、ＤＭＡコントローラ５は、Ｓ１で指示されたデータ転送が完了すると、各コアに対し、データ転送完了割込みを実行する（Ｓ２）。
　次に、データ転送完了割込みが実行された各コアは、アクセラレータ６に対し、処理の開始を指示する（Ｓ３）。
　次に、アクセラレータ６は、処理の開始を指示した各コアに対し、処理完了割込みを実行する（Ｓ４）。
　次に、処理完了割込みが実行された各コアは、ＤＭＡコントローラ５に対し、アクセラレータ６からのデータ転送を指示する（Ｓ５）。
　次に、ＤＭＡコントローラ５は、データ転送を指示した各コアに対し、データ転送完了割込みを実行する（Ｓ６）。
　図４は、アクセラレータを利用するコアへの割り込みを伴う処理の流れを示すシーケンス図である。なお、図４では、図１のＨＰＣクラスタ２内の１つのＨＰＣ２０に着目し、アクセラレータ６を利用するＨＰＣ２０がアクセラレータ管理処理を行う例を示した。
　図４において、図１のＨＰＣ２０は、ＨＰＣ並列演算処理Ｅ０が完了すると、ＤＭＡコントローラ５に対し、アクセラレータ６へのデータ転送を指示する（Ｓ１Ａ）。
　ＤＭＡコントローラ５は、アクセラレータ６へのデータ転送がＨＰＣ２０から指示されると、アクセラレータ６に対するデータ転送を実行する（Ｋ１）。アクセラレータ６へのデータ転送中は、ＨＰＣクラスタ２は、別のアプリケーションなどの他処理Ｋ２を実行することができる。
　次に、ＤＭＡコントローラ５は、ＨＰＣ２０から指示されたデータ転送が完了すると、ＨＰＣ２０に対し、データ転送完了割込みを実行する（Ｓ２Ａ）。このとき、ＨＰＣ２０は、他処理Ｋ２を中断し、アクセラレータ処理開始指示を行う処理Ｋ１１を実行した上で、アクセラレータ処理開始指示を実行する（Ｓ３Ａ）。
　次に、アクセラレータ６は、ＨＰＣ２０から指示されたアクセラレータ処理Ｐ３を実行した後、ＨＰＣ２０に対し、アクセラレータ処理完了割込みを実行する（Ｓ４Ａ）。ＨＰＣ２０から指示された処理をアクセラレータ６が実行中は、ＨＰＣクラスタ２は、別のアプリケーションなどの他処理Ｋ３を実行することができる。
　ＨＰＣ２０は、アクセラレータ処理完了割込みが実行されると、他処理Ｋ３を中断し、ＤＭＡコントローラ５に対し、アクセラレータ６からのデータ転送の指示を行う処理Ｋ１２を実行した上で、アクセラレータ６からのデータ転送の指示を実行する（Ｓ５Ａ）。
　ＤＭＡコントローラ５は、アクセラレータ６からのデータ転送がＨＰＣ２０から指示されると、アクセラレータ６からのデータ転送を実行する（Ｋ５）。アクセラレータ６からのデータ転送中は、ＨＰＣクラスタ２は、別のアプリケーションなどの他処理Ｋ６を実行することができる。
　次に、ＤＭＡコントローラ５は、アクセラレータ６からのデータ転送が完了すると、ＨＰＣ２０に対し、データ転送完了割込みを実行する（Ｓ６Ａ）。ＨＰＣ２０は、データ転送完了割込みが実行されると、他処理Ｋ６を中断する。
　以上から、ＨＰＣ２０とアクセラレータ６が非同期的に動作することにより、ＤＭＡコントローラ５またはアクセラレータ６の動作中にＨＰＣ２０は別のアプリケーションを実行することが可能となる。このとき、ＨＰＣ２０には、後処理Ｐ４の完了までに３度の割込み処理が入り、割込みの度に割込みハンドラが動作し、コンテキストスイッチにより処理が中断する。処理の中断による影響としては、コンテキストスイッチのオーバヘッドのみならず、他処理Ｋ２、Ｋ３の中断後に別の処理Ｋ１１、Ｋ１２が実行されることによる他処理Ｋ２、Ｋ３でのキャッシュヒット率が低下し、それにより実効性能が低下する。
　図５は、アクセラレータを利用するコアへの割り込みを伴わない処理の流れを示すシーケンス図である。なお、図５では、図１のＨＰＣクラスタ２内の４つのＨＰＣ２０～２３がアクセラレータ６を利用する並列処理を実行し、ＬＰＣクラスタ３内のいずれかのＬＰＣ３０～３３がアクセラレータ管理処理を行う例を示した。
　また、図５では、図４の他処理Ｋ２、Ｋ３、Ｋ６は記載していないが、各ＨＰＣ２０～２３は、ＨＰＣ並列演算処理Ｅ０～Ｅ３の実行後は、後処理Ｐ４の実行時を除く全ての時間で他処理Ｋ２、Ｋ３、Ｋ６が実行可能となる。
　図５において、図３に示したアクセラレータ管理処理のうちＳ２からＳ６までに対応する処理が、アクセラレータ６を利用するＨＰＣ２０～２３から分離され、ＬＰＣクラスタ３内のいずれかのＬＰＣ３０～３３に割り当てられる。以下の説明では、アクセラレータ管理処理がＬＰＣクラスタ３内のＬＰＣ３０に割り当てられている場合を例にとる。
　すなわち、各ＨＰＣ２０～２３は、ＨＰＣ並列演算処理Ｅ０～Ｅ３が完了すると、ＤＭＡコントローラ５に対し、アクセラレータ６へのデータ転送を指示する（Ｓ１Ｂ）。
　ＤＭＡコントローラ５は、アクセラレータ６へのデータ転送が各ＨＰＣ２０～２３から指示されると、アクセラレータ６に対するデータ転送を実行する（Ｋ１）。アクセラレータ６へのデータ転送中は、各ＨＰＣ２０～２３は、別のアプリケーションなどの他処理を並列実行することができる。
　次に、ＤＭＡコントローラ５は、各ＨＰＣ２０～２３から指示されたデータ転送が完了すると、ＬＰＣクラスタ３内のＬＰＣ３０に対し、データ転送完了割込みを実行する（Ｓ２Ｂ）。
　次に、ＬＰＣクラスタ３内のＬＰＣ３０は、データ転送完了割込みが実行されると、アクセラレータ６に対し、アクセラレータ処理Ｐ３の開始指示を実行する（Ｓ３Ｂ）。このとき、各ＨＰＣ２０～２３は、別のアプリケーションなどの他処理を中断することなく継続して実行することができる。
　次に、アクセラレータ６は、ＬＰＣクラスタ３内のＬＰＣ３０から指示されたアクセラレータ処理Ｐ３を実行した後、そのＬＰＣ３０に対し、アクセラレータ処理完了割込みを実行する（Ｓ４Ｂ）。このアクセラレータ処理Ｐ３では、各ＨＰＣ２０～２３から呼び出されたアクセラレータ演算処理Ａ０～Ａ３が並列実行される。ＬＰＣ３０から指示された処理をアクセラレータ６が実行中は、各ＨＰＣ２０～２３は、別のアプリケーションなどの他処理を並列実行することができる。
　ＬＰＣクラスタ３内のＬＰＣ３０は、アクセラレータ処理完了割込みが実行されると、ＤＭＡコントローラ５に対し、アクセラレータ６からのデータ転送の指示を実行する（Ｓ５Ｂ）。このとき、各ＨＰＣ２０～２３は、別のアプリケーションなどの他処理を中断することなく継続して実行することができる。
　ＤＭＡコントローラ５は、アクセラレータ６からのデータ転送がＬＰＣ３０から指示されると、アクセラレータ６からのデータ転送を実行する（Ｋ５）。アクセラレータ６からのデータ転送中は、各ＨＰＣ２０～２３は、別のアプリケーションなどの他処理を並列実行することができる。
　次に、ＤＭＡコントローラ５は、アクセラレータ６からのデータ転送が完了すると、ＬＰＣクラスタ３内のＬＰＣ３０に対し、データ転送完了割込みを実行する（Ｓ６Ｂ）。このとき、各ＨＰＣ２０～２３は、別のアプリケーションなどの他処理を中断することなく継続して実行することができる。
　これにより、各ＨＰＣ２０～２３は、Ｓ２Ｂ、Ｓ４Ｂ、Ｓ６Ｂにて発生する割込み処理により他処理を中断することなく継続して実行することができる。このため、キャッシュヒット率が一定量維持され、コンテキストスイッチも発生しないことから、アクセラレータ６の利用による実行性能の低下を抑制することができる。
　また、ＬＰＣクラスタ３内の各ＬＰＣ３０～３３コアには、負荷の比較的低いイベント駆動処理を中心に割り当てられることから、ＬＰＣクラスタ３への割込み処理の増大による実行性能の低下は、ＨＰＣクラスタのそれに比べて十分に低く、ＳｏＣ１全体での処理性能を相対的に向上させることができる。
　なお、図５では、ＤＭＡコントローラ５からのデータ転送完了割込み（Ｓ６Ｂ）をＬＰＣクラスタ内のいずれかのＬＰＣ３０～３３にて処理し、アクセラレータ処理Ｐ３の完了を確認の上でＯＳイベントを経てＨＰＣクラスタ２内のいずれかのＨＰＣ２０～２３に後処理Ｐ４の開始を通知する例を想定しているが、必ずしも本実施形態で説明した手順をとる必要はない。
　また、本実施形態では、ＣＰＵコアとアクセラレータを非同期に実行させる例を示したが、別実施形態として、ＣＰＵコアとアクセラレータを同期させて処理を行う方法をとることも可能である。ＣＰＵコアとアクセラレータを同期的に実行させる場合、各ＣＰＵコアがアクセラレータに対して定期的にアクセスし、終了状況を確認するポーリングを行う例が想定される。別実施形態では、このようなケースにおいても、ＬＰＣクラスタ３内のいずれかのＬＰＣ３０～３３にアクセラレータ６へのポーリングを代替させることができ、高性能な処理に適したＨＰＣクラスタ２において他処理を実行可能とすることで、ＳｏＣ１全体での処理性能の向上を図ることができる。
　ＳｏＣ１を利用するユーザは、以上の手順を実現するためのプログラムを記述する必要がある可能性がある。すなわち、一連の指令を含むアクセラレータ管理処理にあたり、アクセラレータ管理処理を行うコアを明示的に示す必要がある場合、例えば、以下のようなプラグマ記述を用い、ユーザアプリケーションのソースコードに記述することが可能である。
＃ｐｒａｇｍａ　ＡｃｃＭａｎａｇｅｍｅｎｔ　ＬＰＣ＃１　
　上記のプラグマ記述は、例えば、アクセラレータ管理処理を行うコアを指定するためのプラグマ（ＡｃｃＭａｎａｇｅｍｅｎｔ）を用い、その後にコアを指定する。この例では、ＨＰＣクラスタ２内のコアではなく、ＬＰＣクラスタ３内の１番目のコア（ＬＰＣ＃１）を用いることを示す。
　この他、プラグマ記述方式には様々な形態があり、例えば、ＬＰＣクラスタ３内のいずれのコアを用いてもよい場合、ＨＰＣクラスタ２およびＬＰＣクラスタ３内の任意のコアを利用できる場合、アクセラレータを呼び出す処理を行うコア自身が管理する場合など、様々な利用方式が想定される。
　本例では、それぞれの利用方式に応じて以下のような記述が可能である。
＃ｐｒａｇｍａ　ＡｃｃＭａｎａｇｅｍｅｎｔ　ＬＰＣ＃ａｎｙ＃ｐｒａｇｍａ　ＡｃｃＭａｎａｇｅｍｅｎｔ　ａｎｙ＃ｐｒａｇｍａ　ＡｃｃＭａｎａｇｅｍｅｎｔ　ｓｅｌｆ　
　なお、本実施形態では、上記のプラグマ方式を例とするが、例えば、アクセラレータ呼出し関数の引数に上記のコア指定を含む例などであってもよく、アクセラレータ管理処理を行うコアを明示的に示す方式については、上記のプラグマ方式に限らない。
　また、上記した実施形態において、２種類のＣＰＵコア構成およびプログラミングモデルとしてのプラグマ記述方式を例示しているが、本発明はこれに限定されるものではない。
　図６は、第２実施形態に係る電子演算装置が適用されるＳｏＣの構成を示すブロック図である。
　図６において、ＳｏＣ１１は、ＣＰＵクラスタ８、メモリ４、ＤＭＡコントローラ５およびアクセラレータ６を備える。ＣＰＵクラスタ８、メモリ４、ＤＭＡコントローラ５およびアクセラレータ６は、内部バス７を介して相互に接続されている。このＳｏＣ１１上において、周期的に動作するアプリケーションと、イベントを契機として動作するアプリケーションの２種類のアプリケーションが動作する。
　ＣＰＣクラスタ８は、ＣＰＵコアの集合である。このとき、ＳｏＣ１１は、処理性能に差がない複数のＣＰＵコア（アプリケーションコア）を有するホモジニアスな構成となる。ここで、ＣＰＣクラスタ８の一部のＣＰＵコアは第１処理を実行する第１計算資源、アクセラレータ６は第２処理を実行する第２計算資源、ＣＰＣクラスタ８の他のＣＰＵコアは第２計算資源による第２処理の実行を管理する第３計算資源として用いることができる。
　ＣＰＣクラスタ８は、ＣＰＵコア８０～８３を備える。ＣＰＵコア８０～８３は、プログラムで記述される汎用処理を実行することができる。各ＣＰＵコア８０～８３は、演算処理部ＣＡ０～ＣＡ３および管理処理部ＣＢ０～ＣＢ３を備える。
　各演算処理部ＣＡ０～ＣＡ３は、演算処理を実行する。このとき、各演算処理部ＣＡ０～ＣＡ３は、演算処理を並列実行することができる。また、各演算処理部ＣＡ０～ＣＡ３は、アクセラレータ６を呼び出し、アクセラレータ６に特定処理を実行させることができる。各演算処理部ＣＡ０～ＣＡ３による演算処理と、アクセラレータ６による特定処理は、並列実行することができる。
　各管理処理部ＣＢ０～ＣＢ３は、各演算処理部ＣＡ０～ＣＡ３がアクセラレータ６に特定処理を実行させるときに、アクセラレータ６による特定処理の実行を管理する。このとき、管理処理部ＣＢ０～ＣＢ３は、アクセラレータ６に特定処理を実行させるための一連の指令をＤＭＡコントローラ５およびアクセラレータ６に行うことができる。
　ＣＰＣクラスタ８は、図２の処理と同様に、前処理を実行した後、ＣＰＵ並列演算処理を実行する。ＣＰＣクラスタ８は、ＣＰＵ並列演算処理において、アクセラレータ処理を呼び出し、アクセラレータ処理後に後処理を実行する。
　各ＣＰＵコア８０～８３は、ＣＰＵ並列演算処理を実行し、各ＣＰＵ並列演算処理からアクセラレータ演算処理を個別に呼び出す。なお、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）処理は、ＣＰＣクラスタ８内のいずれかのＣＰＵコア８０～８３にて行われているものとする。
　ＣＰＣクラスタ８内の各ＣＰＵコア８０～８３とアクセラレータ６を非同期に動作させて処理を行う場合、アクセラレータ６を動作させる際には、図３と同様の一連の手順が必要となる。
　図７は、図６のＤＭＡコントローラ、ＣＰＵクラスタおよびアクセラレータの処理の流れを示すシーケンス図である。なお、図７では、図６のＣＰＵクラスタ８内の４つのＣＰＵコア８０～８３がアクセラレータ６を利用する並列処理を実行し、ＣＰＵクラスタ８内の１つのＣＰＵコア８０がアクセラレータ管理処理を行う例を示した。
　また、図７では、図４の他処理Ｋ２、Ｋ３、Ｋ６は記載していないが、各ＣＰＵコア８１～８３は、ＣＰＵ並列演算処理Ｃ１～Ｃ３の後は、後処理Ｐ４の実行時を除く全ての時間で他処理Ｋ２、Ｋ３、Ｋ６が実行可能となる。
　図７において、図３に示したアクセラレータ管理処理のうちＳ２からＳ６までに対応する処理が、アクセラレータ６を利用するＣＰＵコア８１～８３から分離され、ＣＰＵクラスタ８内のＣＰＵコア８０に割り当てられる。
　すなわち、各ＣＰＵコア８０～８３は、ＣＰＵ並列演算処理Ｃ０～Ｃ３が完了すると、ＤＭＡコントローラ５に対し、アクセラレータ６へのデータ転送を指示する（Ｓ１Ｃ）。
　ＤＭＡコントローラ５は、アクセラレータ６へのデータ転送が各ＣＰＵコア８０～８３から指示されると、アクセラレータ６に対するデータ転送を実行する（Ｋ１）。アクセラレータ６へのデータ転送中は、各ＣＰＵコア８１～８３は、別のアプリケーションなどの他処理を並列実行することができる。
　次に、ＤＭＡコントローラ５は、各ＣＰＵコア８０～８３から指示されたデータ転送が完了すると、ＣＰＵクラスタ８内のＣＰＵコア８０に対し、データ転送完了割込みを実行する（Ｓ２Ｃ）。
　次に、ＣＰＵクラスタ８内のＣＰＵコア８０は、データ転送完了割込みが実行されると、アクセラレータ６に対し、アクセラレータ処理Ｐ３の開始指示を実行する（Ｓ３Ｃ）。
このとき、各ＣＰＵコア８１～８３は、別のアプリケーションなどの他処理を中断することなく継続して実行することができる。
　次に、アクセラレータ６は、ＣＰＵクラスタ８内のＣＰＵコア８０から指示されたアクセラレータ処理Ｐ３を実行した後、そのＣＰＵコア８０に対し、アクセラレータ処理完了割込みを実行する（Ｓ４Ｃ）。このアクセラレータ処理Ｐ３では、各ＣＰＵコア８０～８３から呼び出されたアクセラレータ演算処理Ａ０～Ａ３が並列実行される。ＣＰＵコア８０から指示された処理をアクセラレータ６が実行中は、各ＣＰＵコア８１～８３は、別のアプリケーションなどの他処理を並列実行することができる。
　ＣＰＵクラスタ８内のＣＰＵコア８０は、アクセラレータ処理完了割込みが実行されると、ＤＭＡコントローラ５に対し、アクセラレータ６からのデータ転送の指示を実行する（Ｓ５Ｃ）。このとき、各ＣＰＵコア８１～８３は、別のアプリケーションなどの他処理を中断することなく継続して実行することができる。
　ＤＭＡコントローラ５は、アクセラレータ６からのデータ転送がＣＰＵコア８０から指示されると、アクセラレータ６からのデータ転送を実行する（Ｋ５）。アクセラレータ６からのデータ転送中は、各ＣＰＵコア８１～８３は、別のアプリケーションなどの他処理を並列実行することができる。
　次に、ＤＭＡコントローラ５は、アクセラレータ６からのデータ転送が完了すると、ＣＰＵクラスタ８内のＣＰＵコア８０に対し、データ転送完了割込みを実行する（Ｓ６Ｃ）。このとき、各ＣＰＵコア８１～８３は、別のアプリケーションなどの他処理を中断することなく継続して実行することができる。
　これにより、各ＣＰＵコア８１～８３は、Ｓ２Ｃ、Ｓ４Ｃ、Ｓ６Ｃにて発生する割込み処理により他処理を中断することなく継続して実行することができる。このため、キャッシュヒット率は一定程度維持され、コンテキストスイッチも発生しないことから、アクセラレータ６の利用による実行性能の低下を抑制することができる。
　なお、本例においては、各種イベント駆動処理（ＯＳ処理および他割り込み処理）を明記していないが、アクセラレータ管理処理を実行するコアを、各種イベント駆動処理を行うコアと同一のコアとすることにより、他コアの利用効率を高めることが可能となる。
　なお、本ケースについても、ＣＰＵコアとアクセラレータを同期的に実行させる場合、第１実施形態と同様に処理を継続できるコア数を増やすことができるため、処理性能を向上させることができる。
　なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。
　１　ＳｏＣ、２　ＨＰＣクラスタ、３　ＬＰＣクラスタ、４　メモリ、５　ＤＭＡコントローラ、６　アクセラレータ

Claims (15)

  1. 　第１処理を実行する第１計算資源と、
    　第２処理を実行する第２計算資源と、
    　前記第１計算資源からの前記第２計算資源の呼び出しに基づいて、前記第２計算資源による前記第２処理の実行を管理する第３計算資源とを備える電子演算装置。
  2. 　前記第１計算資源は第１ＣＰＵ、
    　前記第２計算資源は第２ＣＰＵまたは専用ハードウェア、　前記第３計算資源は第３ＣＰＵである請求項１に記載の電子演算装置。
  3. 　前記第１ＣＰＵ、前記第２ＣＰＵおよび前記第３ＣＰＵはそれぞれ、複数のコアを備える請求項２に記載の電子演算装置。
  4. 　前記第１処理は汎用処理、前記第２処理は特定処理である請求項１に記載の電子演算装置。
  5. 　前記第１計算資源は、前記第１処理を実行した後、前記第２計算資源に前記第２処理を実行させる請求項１に記載の電子演算装置。
  6. 　前記第１計算資源は、前記第１処理を実行した後、前記第２計算資源に前記第２処理を実行させ、前記第２計算資源による前記第２処理の実行結果に基づいて第３処理を実行する請求項１に記載の電子演算装置。
  7. 　前記第１計算資源は、前記第２計算資源にて実行される前記第２処理を呼び出す第１ＣＰＵコアを備え、
    　前記第３計算資源は、前記第１ＣＰＵコアから前記第２計算資源へのデータ転送を管理する処理、前記第２計算資源から前記第１ＣＰＵコアへのデータ転送を管理する処理、前記第２計算資源へ処理開始の通知を送信する処理および前記第２計算資源からの処理完了通知を受信する処理の少なくとも１つ以上の処理を実行する第２ＣＰＵコアを備える請求項１に記載の電子演算装置。
  8. 　前記第１計算資源は、前記第２計算資源にて実行される前記第２処理を呼び出す第１ＣＰＵコアを備え、
    　前記第３計算資源は、前記第１ＣＰＵコアから前記第２計算資源へのデータ転送を管理する処理、前記第２計算資源から前記第１ＣＰＵコアへのデータ転送を管理する処理、前記第２計算資源へ処理開始の通知を送信する処理および前記第２計算資源の処理完了を定期的に監視する処理の少なくとも１つ以上の処理を実行する第２ＣＰＵコアを備える請求項１に記載の電子演算装置。
  9. 　前記第１計算資源と前記第２計算資源との間のデータ転送に際してＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）転送を用いる請求項１に記載の電子演算装置。
  10. 　前記第２計算資源による前記第２処理の実行を管理するコアをＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）から設定可能である請求項３に記載の電子演算装置。
  11. 　前記ＯＳは、前記第２計算資源と前記第１計算資源とのデータ転送開始時および前記第２計算資源の処理開始時に完了通知を受けるコアを設定する請求項１０に記載の電子演算装置。
  12. 　前記第２計算資源はアクセラレータである請求項１に記載の電子演算装置。
  13. 　前記第３計算資源が持つＣＰＵコアは、前記第１計算資源が持つＣＰＵコアよりも処理性能が低い請求項１に記載の電子演算装置。
  14. 　前記第３計算資源は複数のＣＰＵコアを備え、
    　前記第２計算資源による前記第２処理の実行を管理するＣＰＵコアの指定が、プラグマを用いてソースコードに記載されている請求項１に記載の電子演算装置。
  15. 　前記第３計算資源は複数のＣＰＵコアを備え、
    　前記第２計算資源による前記第２処理の実行を管理するＣＰＵコアの指定が、前記第２計算資源を呼び出すための関数引数に記載されている請求項１に記載の電子演算装置。
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