WO2020203974A1 - ディスプレイ駆動装置 - Google Patents

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宏嘉 一倉
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ラピスセミコンダクタ株式会社
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    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Definitions

  • the present invention relates to a display drive device that operates by applying power supply voltages of a plurality of different voltage levels.
  • the operating voltage is lowered to, for example, 1.2 V as the internal circuit is miniaturized, thereby reducing the power consumption.
  • the circuit portion of the display drive device is also configured as a semiconductor device, logic circuits such as control circuits are operated at a low voltage.
  • an output stage including an output circuit that outputs a drive voltage to a display panel requires a high operating voltage such as 7 V in order to generate a drive voltage corresponding to the brightness level of each pixel, for example.
  • the front-stage circuit such as the video signal input interface section operates at a medium voltage operating voltage such as 1.8 V. Therefore, since the display drive device cannot operate at a single low voltage, the reduction of power consumption has not progressed.
  • display drive devices used in mobile devices such as smartphones these days are particularly required to reduce power consumption for high-definition display and to avoid frequent charging of the battery, which is the main power source. There is.
  • Patent Document 1 discloses a voltage regulator capable of generating one or more arbitrary voltages from a high voltage.
  • the external power supply voltage is stepped down by the first regulator circuit to generate the first power supply voltage
  • a second regulator circuit and a third regulator circuit are provided, and the second regulator circuit and the third regulator circuit are provided.
  • the external power supply voltage is stepped down by using a voltage drop element, and the second power supply voltage and the second power supply voltage and the second power supply voltage and Each third power supply voltage is generated so that it can be output to an individual load.
  • the conventional display drive device if the power supply voltage or the operating current is lowered in order to reduce the power consumption, the desired characteristics cannot be obtained, the operating conditions need to be changed, or in some cases, the operating conditions need to be changed. If the circuit is changed in order to obtain the desired characteristics, there is a problem that the manufacturing cost is increased, and it is difficult to easily reduce the power consumption.
  • an object of the present invention is to provide a display drive device capable of relatively easily and effectively reducing power consumption.
  • the display drive device of the present invention is a drive device that drives a display panel. It includes an output circuit that supplies a drive voltage to the display panel, is connected to a first voltage application line to which a high power supply voltage is applied, and operates in response to the application of the high power supply voltage from the first voltage application line.
  • a high-voltage operating unit that obtains a current
  • a low-voltage operating unit that operates in response to the application of a low power supply voltage lower than the high power supply voltage and controls the high-voltage operating unit, and the operating current from the high-voltage operating unit.
  • a reuse circuit that receives the received operating current via a relay connection line and applies the low power supply voltage to the low voltage operating unit while supplying the received operating current to the reference potential line via the low voltage operating unit, and the low A current bypass circuit that allows a part of the operating current flowing through the relay connection line to flow into the reference potential line without supplying it to the reuse circuit in response to a voltage rise of the low power supply voltage applied to the voltage operating unit. It is characterized by including.
  • the operating current flowing through the high-voltage operating unit is supplied to the reference potential line via the low-voltage operating unit by the reuse circuit, and a low power supply voltage is applied to the low-voltage operating unit to achieve high voltage. Since the operating current of the voltage operating unit is effectively used, the power consumption can be reduced. In addition, a part of the operating current flowing through the relay connection line flows into the reference potential line without supplying it to the reuse circuit according to the voltage rise of the low power supply voltage applied to the low voltage operating unit, so that the driving voltage fluctuates. It can be suppressed and the excessive rise of the voltage applied to the low voltage operating unit can be prevented.
  • FIG. 1 shows the configuration of a display drive device as an embodiment of the present invention.
  • the power supply line and the drive output line are shown as the wiring of the circuit, and the control line and the signal supply line between the circuits are omitted.
  • This drive device includes a driver unit 12 for driving the organic EL display panel 11, a medium voltage power supply unit 13 for supplying a power supply voltage to the driver unit 12, and a high voltage power supply unit 14.
  • the organic EL display panel 11 is formed by, for example, arranging a plurality of organic EL elements as pixels in a matrix.
  • the medium voltage power supply unit 13 generates a medium voltage MV (medium power supply voltage) as the power supply voltage
  • the high voltage power supply unit 14 generates a high voltage HV (high power supply voltage) which is a power supply voltage higher than the medium voltage MV.
  • the driver unit 12 includes an MV circuit 21 to which a medium voltage MV is applied as a power supply voltage, and an LV circuit 22 (low voltage operating unit) to which a low voltage LV (low power supply voltage) which is a power supply voltage lower than the medium voltage MV is applied.
  • the LV circuit 22, the HV circuit 23A, the HV circuit 23B, and the HV output circuit 24 are provided for a plurality of channels (plurality of source lines) as shown in FIG. 5 when the drive device is made into an IC. In FIG. 1, each is shown as one.
  • the MV circuit 21 is, for example, a part that receives an input image signal and generates brightness data of each pixel for each source line of the organic EL display panel 11 according to the input image signal.
  • the LV circuit 22 is a control circuit composed of a logic circuit that bears a stage prior to the output stage of the driver unit 12, receives an input image signal input from the MV circuit 21, and receives HV circuits 23A, 23B, and HV based on the synchronization signal. Controls the output circuit 24.
  • a voltage application line 31 and a ground line 32 are individually connected to each of the MV circuit 21 and the reuse circuit 25.
  • the voltage application line 31 is a medium voltage MV application line connected to the output end of the medium voltage power supply unit 13.
  • the ground line 32 is a ground line, and is a ground line of the medium voltage power supply unit 13.
  • the current IMV by the medium voltage MV supplied through the voltage application line 31 flows into the MV circuit 21 and the reuse circuit 25 as an operating current, and the current IMV flows out from those circuits to the ground line 32. ing.
  • the HV circuit 23A is a logic circuit or level shifter for controlling the HV circuit, and is a circuit that requires a voltage range from the ground level to a high voltage HV.
  • a voltage application line 33 (first voltage application line) and a ground line 36 (reference potential line) are connected to the HV circuit 23A, respectively.
  • the ground line 36 may be connected to the ground line 32.
  • a high-voltage HV current IHVA supplied via the voltage application line 33 flows into the HV circuit 23A as an operating current, and the current IHVA flows out from the HV circuit 23A to the ground line 36.
  • the HV circuit 23B is, for example, a bias circuit
  • the HV output circuit 24 is, for example, an output amplifier circuit.
  • the HV circuit 23B and the HV output circuit 24 are circuits that operate even when the potential on the ground side is low voltage LV or higher, and require or desirable application of a positive potential of high voltage HV.
  • the voltage application line 33 and the relay connection line 34 are individually connected to the HV circuit 23B and the HV output circuit 24.
  • the relay connection line 34 is connected to the HV circuit 23B via the relay connection line 341, and is similarly connected to the HV output circuit 24 via the relay connection line 342.
  • the relay connection line 341 is a line for commonly connecting the HV circuits 23B of a plurality of channels
  • the relay connection line 342 is a line for commonly connecting the HV output circuits 24 of a plurality of channels.
  • the high-voltage HV current IHV2 supplied via the voltage application line 33 flows into the HV circuit 23B as an operating current, and the high-voltage HV current IHV3 supplied via the voltage application line 33 flows into the HV output circuit 24. It flows in as an operating current, and the currents IHV2 and IHV3 flow out from the HV circuit 23B and the HV output circuit 24 as a combined current IHVB to the relay connection line 34 via the relay connection lines 341 and 342. Further, a decap 26 is connected between the relay connection line 34 and the ground line 36.
  • the relay connection line 34 is connected to the reuse circuit 25.
  • a voltage application line 35 (third voltage application line) is further connected to the reuse circuit 25.
  • the reuse circuit 25 receives the current IHVB supplied from the relay connection line 34, and controls the voltage of the voltage application line 35 to be a low voltage LV equal to the reference voltage as described later.
  • a voltage application line 35 and a ground line 32 are connected to the LV circuit 22.
  • a current ILV flows into the LV circuit 22 from the reuse circuit 25 via the relay connection line 35 as an operating current, and the current ILV flows out from the LV circuit 22 to the ground line 32.
  • a clamp circuit 27 is connected between the relay connection line 342 of the relay connection line 34 and the ground line 36.
  • the clamp circuit 27 is a current bypass circuit that flows a part of the current IHV3 flowing through the relay connection line 342 into the ground line 36 without supplying it to the reuse circuit 25 in response to the voltage rise of the low voltage LV applied to the LV circuit 22. is there.
  • the clamp circuit 27 is provided for each channel, and the connection position of the clamp circuit 27 to the relay connection line 342 is near the current IHV3 output position from the HV output circuit 24.
  • the clamp circuit 27 has a bypass capacitor 28, a field effect transistor (MOSFET FET) 29, and a resistor 30.
  • the decap 28 is connected between the relay connection line 342 and the ground line 36, the source of the transistor 29 is connected to the relay connection line 342, and the drain is connected to the ground line 36 via the resistor 30.
  • the gate of the transistor 29 is connected to the voltage application line 35 from the reuse circuit 25 to the LV circuit 22.
  • High voltage HV, medium voltage MV and low voltage LV (reference voltage) are all positive voltages, and as described above, there is a relationship of HV> MV> LV.
  • HV 7 [V]
  • MV 1.8 [V]
  • LV 1.2 [V].
  • the drive voltage VOUT output by the HV output circuit 24 to the organic EL display panel 11 is a so-called source driver output, and as shown in FIG. 3, a voltage VOUT L sufficiently higher than the low voltage LV, for example, 3 [V] or more.
  • the voltage VOUT H which is lower than the high voltage HV, is, for example, a voltage range of 5 [V] or less.
  • the driver unit 12 has external connection terminals 16 to 20, and the above-mentioned organic EL display panel 11, power supply units 13, 14 and external ground are connected to the external connection terminals 16 to 19. It is done through.
  • the reuse circuit 25 includes a reference voltage generation circuit 41, an operational operational capacitor 42, first and second electric field effect transistors (PM Volume FETs) 43 and 44, and start-up circuits 45 and 46.
  • a clamp circuit 47 and a pass controller (bypass capacitor) 48 are provided.
  • a voltage application line 31 (second voltage application line) and a ground line 32 are individually connected to each of the reference voltage generation circuit 41 and the operational amplifier 42, and a medium voltage MV is applied as a power supply voltage.
  • the reference voltage generation circuit 41 is a reference voltage generation unit that generates a low voltage LV as a reference voltage based on a medium voltage MV.
  • the reference voltage generation circuit 41 includes, for example, a simple constant voltage circuit using a Zener diode and a resistor, a voltage dividing circuit using two resistors connected in series, and a voltage follower in order to obtain a low voltage LV from a medium voltage MV. It has.
  • the voltage follower of the reference voltage generation circuit 41 uses the low voltage LV supplied from the constant voltage circuit or the voltage division circuit described above as an input voltage, and outputs a low voltage LV with low impedance.
  • the operational amplifier 42 is a driving means for controlling the gate voltage of each of the field effect transistors 43 and 44.
  • the positive input end of the operational amplifier 42 is connected to the output end of the reference voltage generation circuit 41, and the negative input end is connected to the drains of the field effect transistors 43 and 44, respectively.
  • the output end of the operational amplifier 42 is connected to the gate of each of the field effect transistors 43 and 44.
  • the source of the field effect transistor 43 is connected to the voltage application line 31.
  • the source of the electric field effect transistor 44 is connected to the relay connection line 34. Further, the drains of the electric field effect transistors 43 and 44 are connected to the voltage application line 35.
  • the start-up circuit 45 is connected to the voltage application line 35 and the ground line 32, and temporarily applies a start-up voltage SV1 substantially equal to the reference voltage of the low voltage LV to the voltage application line 35 when the power is turned on.
  • the start-up circuit 45 is connected to the voltage application line 31, and generates a start-up voltage SV1 based on, for example, a medium voltage MV.
  • the start-up voltage SV1 is generated only for the time until the operation of the LV circuit 22 stabilizes after the power is turned on.
  • the start-up circuit 46 is connected to the relay connection line 34 and the ground line 32, and when the power is turned on, the start-up voltage SV2 temporarily higher than the medium voltage MV, for example, 2.0 to 2.5 [V] Is applied. Although the start-up circuit 46 is not shown, it is connected to the voltage application line 33, and for example, the start-up voltage SV2 is step-down generated based on the high voltage HV. The start-up voltage SV2 is generated only for the time until the operation of the HV circuit 23 stabilizes after the power is turned on.
  • the clamp circuit 47 is provided between the relay connection line 34 and the ground line 32, and is for preventing the voltage of the relay connection line 34 from excessively rising to, for example, 3 [V] or more.
  • the Pascon 48 is a capacitor provided between the relay connection line 34 and the ground line 32, and is for preventing the voltage ripple of the relay connection line 34.
  • FIG. 5 shows an example of arrangement and wiring when the circuit of the drive device (excluding the MV circuit 21) shown in FIG. 1 is converted into an IC.
  • each of the LV circuit 22, the HV circuit 23A, 23B, and the HV output circuit 24 is distributed and arranged in a plurality of channels.
  • the distributed LV circuit 22 and the reuse circuit 25 are connected to each other by a voltage application line 35.
  • the HV circuits 23A of each channel are connected to each other by a ground line 36.
  • the ground line 36 is also wired to the outside of the IC 70 via the pads 71 to 73, 76, 77.
  • the HV circuits 23B of each channel are connected to each other by the relay connection line 341, and further connected to the reuse circuit 25 and the pad 75.
  • the HV output circuits 24 of each channel are connected to each other by a relay connection line 342, and further connected to a pad 74.
  • the pads 74 and 75 are connected by a relay connection line 34.
  • the decap 26 is externally connected between the pads 73 and 74.
  • the startup circuits 45 and 46 first operate immediately. As a result, the level of the voltage application line 35 rises to the start-up voltage SV1, and the level of the relay connection line 34 rises to the start-up voltage SV2.
  • the reference voltage generation circuit 41 generates a reference voltage of low voltage LV.
  • the reference voltage is supplied to the positive input end of the operational amplifier 42, and the operational amplifier 42 compares with the voltage at the negative input end.
  • the operational amplifier 42 and the field effect transistor 43 operate as a voltage regulator. That is, in the field effect transistor 43, a current flows from the voltage application line 31 to the voltage application line 35 via the source and drain of the field effect transistor 43 so that the voltage at the positive input end and the voltage at the negative input end become equal. As a result, the voltage of the voltage application line 35 is stabilized to a low voltage LV equal to the reference voltage and applied to the LV circuit 22.
  • the HV circuits 23A, 23B and the HV output circuit 24 operate respectively. To do.
  • the operating current IHVA of the HV circuit 23A flows out to the ground line 36.
  • the operating currents IHV2 and IHV3 of the HV circuit 23B and the HV output circuit 24 flow through the relay connection lines 341 and 342, respectively, and merge at the relay connection line 34 to become the current IHVB, and the current IHVB flows into the reuse circuit 25. ..
  • the current IHVB flows out to the voltage application line 35 via the source and drain of the field effect transistor 44.
  • the voltage of the voltage application line 35 is stabilized to a low voltage LV equal to the reference voltage and applied to the LV circuit 22. Therefore, a part of the current IMV and the combined current of the current IHVB flow in the LV circuit 22 as the current ILV.
  • IHVB IHV-IHVA.
  • the flow into the voltage application line 35 of the operating current IHVB of the HV circuit 23B and the HV output circuit 24 is the voltage of the voltage application line 35. Is controlled between the source and drain of the field effect transistor 44 so that is stabilized at a low voltage LV equal to the reference voltage. Since the voltage Vds between the source and drain of the electric field effect transistor 44 is determined by the current flowing between the source and drain of the electric field effect transistor 44 and the gate potential of the electric field effect transistor 44, the potential of the relay connection line 34 is also determined by the voltage.
  • a current may flow in both directions between the voltage application line 31 and the relay connection line 34 via the electric field effect transistors 43 and 44, which is prevented.
  • the size ratio of the electric field effect transistors 43 and 44 is set so as to be performed, and the current flowing through each of the electric field effect transistors 43 and 44 is optimized.
  • the power consumption A of the drive device of the embodiment shown in FIG. 1 can be calculated as follows.
  • Power consumption A Medium voltage MV x (current IMV-current IHVB) + high voltage HV x current IHVA + High voltage HV x current IHVB ⁇ ⁇ ⁇ (1)
  • the low voltage generated by the regulator as shown in Patent Document 1 is used instead of the reuse circuit 25 as provided in the above embodiment.
  • An example of the drive device is shown in FIG.
  • the drive device shown in FIG. 6 is provided with a regulator 51 that converts the medium voltage MV, which is the output voltage of the medium voltage power supply unit 13, into a low voltage LV, and the low voltage LV, which is the output voltage of the regulator 51, is the LV circuit 22.
  • the high voltage HV which is the output voltage of the high voltage power supply unit 14 is applied to the HV circuit 23 as it is, and the operating current IHV flows out from the HV circuit 23 via the ground line 36.
  • the HV circuit 23 is a circuit including the above-mentioned HV circuits 23A and 23B and the HV output circuit 24.
  • the ground line 36 is connected to a grounded external connection terminal 20.
  • the power consumption B of the drive device shown in FIG. 6 can be calculated as follows.
  • the power consumption A is about 17% lower than the power consumption B of the drive device example of FIG.
  • the HV circuit 23A does not require the level of 0 [V] by passing the high voltage HV through the ground line 36 so that the voltage level range from the level of 0 [V] can be obtained. Since the current IHVB flowing through the HV circuit 23B and the HV output circuit 24 is reused in the LV circuit 22, the power consumption of the drive device can be reduced.
  • the voltage of the relay connection line 34 also changes.
  • the clamp circuit 47 suppresses such fluctuations in the voltage of the relay connection line 34.
  • the pass controller 48 suppresses the ripple voltage of the relay connection line 34.
  • the organic EL display panel 11 equivalently has a resistor 11a and a capacitor 11b as shown in FIG. 7, so that the resistor 11a in the HV output circuit 24 A charge / discharge current having a large peak flows through the capacitor 11b. Due to this current and the parasitic resistance of the relay connection line 342, the potential of the relay connection line 342 temporarily rises. This potential rise flows through the decap 48 as a part of the current IHV3 and charges the decap 48, while the charge charge of the decap 48 is discharged by the current consumption ILV of the LV circuit 22.
  • the gate voltage of the field effect transistor 29 and its transistor size are determined by how much the potential rise of the relay connection line 342 is suppressed.
  • the voltage is set higher than the low voltage LV by the gate threshold voltage Vt of the electric field effect transistor 29.
  • the resistor 30 limits the current flowing through the electric field effect transistor 29 when the potential of the relay connection line 342 rises, ESD surge, or the like described above, and prevents the electric field effect transistor 29 from being destroyed.
  • FIG. 8 shows the voltage change of the ground line 36 when the drive voltage VOUT of the drive device shown in FIG. 6 drops significantly due to the change of the gradation voltage at the time point T1.
  • the voltage level of the ground line 36 rises due to an increase in the current flowing through the ground line 36 at the time point T1, and then gradually decreases.
  • FIG. 9 shows the voltage change of the relay connection line 342 with respect to the voltage change of the drive voltage VOUT when only the clamp circuit 47 of the reuse circuit 25 operates without providing the clamp circuit 27 in the drive device shown in FIG. There is.
  • the drive voltage VOUT drops significantly due to a change in the gradation voltage at the time point T1
  • the voltage of the relay connection line 342 rises significantly, and the voltage rise makes the drive voltage VOUT unstable immediately after the voltage drop of the drive voltage VOUT. The result is.
  • FIG. 10 shows the voltage change of the relay connection line 342 with respect to the voltage change of the drive voltage VOUT when the clamp circuit 27 is provided for each HV output circuit 24 as shown in FIG. 5 in the drive device shown in FIG. ing.
  • the clamp circuit 27 directly flows the excess current of the current IHV3 to the ground line 36 to suppress the voltage rise of the relay connection line 342. Therefore, the voltage rise of the relay connection line 342 is lower than the voltage rise of FIG. 9, and the drive voltage VOUT can be immediately stabilized immediately after the voltage drop of the drive voltage VOUT. As a result, it is possible to prevent an excessive rise in the low voltage LV.
  • a drive device for driving an organic EL display panel as a display panel has been shown, but the present invention is not limited to this, and other display panels are driven, and a plurality of the drive devices are driven at that time. It can also be applied to a display drive device that operates by applying a power supply voltage of a different voltage level.

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Abstract

 高電源電圧が印加される第１の電圧印加ラインに接続され、第１の電圧印加ラインからの高電源電圧の印加に応じて動作電流を得る高電圧動作部と、高電源電圧より低い低電源電圧の印加に応じて動作し、高電圧動作部を制御する低電圧動作部と、動作電流を高電圧動作部から中継接続ラインを介して受け入れ、当該受け入れた動作電流を低電圧動作部を介して基準電位ラインに供給しつつ低電圧動作部に低電源電圧を印加する再利用回路と、低電圧動作部へ印加される低電源電圧の電圧上昇に応じて中継接続ラインを流れる動作電流の一部を再利用回路に供給することなく基準電位ラインに流し込む電流迂回回路と、を含む。

Description

ディスプレイ駆動装置
　本発明は、複数の異なる電圧レベルの電源電圧が印加されることにより動作するディスプレイ駆動装置に関する。
　一般に、半導体装置では内部回路の微細化に従って動作電圧が例えば、１．２Ｖのように低電圧化し、これにより消費電力の低減が図られている。ディスプレイ駆動装置においても、回路部分は半導体装置として構成されているので、制御回路等の論理回路は低電圧での動作が行われる。一方、ディスプレイパネルに駆動電圧を出力する出力回路を含む出力段では例えば、各画素の輝度レベルに対応した駆動電圧を生成するために７Ｖのような高電圧の動作電圧を必要としている。また、映像信号の入力インターフェース部などの前段回路は例えば、１．８Ｖのような中電圧の動作電圧で動作している。従って、ディスプレイ駆動装置では全てを単一の低電圧での動作とすることができない故に、電力消費の低減が進んでいなかった。
　しかしながら、近時のスマートフォン等のモバイル機器に使用されるディスプレイ駆動装置では、高精細化表示のため、また主電源であるバッテリーの頻繁な充電を避けるためにも電力消費の低減が特に要求されている。
　特許文献１には、高電圧から１つ以上の任意の電圧を生成することができるボルテージレギュレータが開示されている。そのボルテージレギュレータでは、外部電源電圧を第１レギュレータ回路で降圧して第１の電源電圧を生成する他、第２レギュレータ回路及び第３レギュレータ回路が設けられ、第２レギュレータ回路及び第３レギュレータ回路は、第１の電源電圧を電源にして各々作動し、外部電源電圧を電圧降下素子を用いて降圧し、該降圧した電圧を入力電圧とする電圧制御用ドライバ素子を用いて第２の電源電圧及び第３の電源電圧を各々生成して個別の負荷に対して出力し得るようにしている。
特開２００７－１２２１５６号公報
　しかしながら、従来のディスプレイ駆動装置においては、低電力消費化のために電源電圧や動作電流を下げると、所望の特性を得ることができなくなったり、動作条件を変更する必要があったり、場合によっては所望の特性を得るために回路変更を行うと製造コストを上昇させてしまうという問題が生じ、消費電力の低減を容易に行うことは困難であった。
　そこで、本発明の目的は、消費電力の低減を比較的に容易にかつ効果的に図ることができるディスプレイ駆動装置を提供することである。
　本発明のディスプレイ駆動装置は、ディスプレイパネルを駆動する駆動装置であって、
前記ディスプレイパネルに駆動電圧を供給する出力回路を含み、高電源電圧が印加される第１の電圧印加ラインに接続され、前記第１の電圧印加ラインからの前記高電源電圧の印加に応じて動作電流を得る高電圧動作部と、前記高電源電圧より低い低電源電圧の印加に応じて動作し、前記高電圧動作部を制御する低電圧動作部と、前記動作電流を前記高電圧動作部から中継接続ラインを介して受け入れ、当該受け入れた前記動作電流を前記低電圧動作部を介して基準電位ラインに供給しつつ前記低電圧動作部に前記低電源電圧を印加する再利用回路と、前記低電圧動作部へ印加される前記低電源電圧の電圧上昇に応じて前記中継接続ラインを流れる前記動作電流の一部を前記再利用回路に供給することなく前記基準電位ラインに流し込む電流迂回回路と、を含むことを特徴としている。
　本発明のディスプレイ駆動装置によれば、高電圧動作部を流れる動作電流を再利用回路によって低電圧動作部を介して基準電位ラインに供給しつつ低電圧動作部に低電源電圧を印加し、高電圧動作部の動作電流を有効に利用するので、電力消費量を低減させることができる。また、低電圧動作部へ印加される低電源電圧の電圧上昇に応じて中継接続ラインを流れる動作電流の一部を再利用回路に供給することなく基準電位ラインに流し込むので、駆動電圧の変動を抑制することができると共に低電圧動作部への印加電圧の過上昇を防止することができる。
本発明の実施例として有機ＥＬディスプレイ駆動装置の構成を示すブロック図である。 図１の装置中のクランプ回路の具体的構成を示す回路図である。 図１の装置の駆動電圧の電圧範囲を示す図である。 図１の装置中の再利用回路の具体的構成を示す回路図である。 図１の装置の回路をＩＣ化した際の配置及び配線例を示している。 図１の装置と消費電力を比較するための駆動装置例を示すブロック図である。 図１の装置に接続される有機ＥＬディスプレイパネルの等価回路を示す図である。 図６の駆動装置の駆動電圧が低下した場合のグランドラインの電圧変化を示すシミュレーション図である。 図１の駆動装置のＨＶ出力回路近傍にクランプ回路を備えない構成で駆動電圧が低下した場合のグランドラインの電圧変化を示すシミュレーション図である。 図１の駆動装置のようにＨＶ出力回路近傍にクランプ回路を備えた構成で駆動電圧が低下した場合のグランドラインの電圧変化を示すシミュレーション図である。
　以下、本発明の実施例を、図面を参照しつつ詳細に説明する。
　図１は本発明の実施例としてディスプレイ駆動装置の構成を示している。なお、図１においては回路の配線として電源ライン及び駆動出力ラインだけを示しており、回路間の制御ラインや信号供給ラインは省略されている。
　この駆動装置は、有機ＥＬディスプレイパネル１１を駆動するドライバ部１２と、ドライバ部１２に電源電圧を供給する中電圧電源部１３及び高電圧電源部１４を備えている。
　有機ＥＬディスプレイパネル１１は例えば、複数の有機ＥＬ素子を各々画素としてマトリックス状に配置して表示パネルを構成したものである。中電圧電源部１３は電源電圧として中電圧ＭＶ（中電源電圧）を生成し、高電圧電源部１４は中電圧ＭＶより高い電源電圧である高電圧ＨＶ（高電源電圧）を生成する。
　ドライバ部１２は、中電圧ＭＶが電源電圧として印加されるＭＶ回路２１と、中電圧ＭＶより低い電源電圧である低電圧ＬＶ（低電源電圧）が印加されるＬＶ回路２２（低電圧動作部）と、高電圧ＨＶが電源電圧として印加される高電圧動作部であるＨＶ回路２３Ａ、ＨＶ回路２３Ｂ及びＨＶ出力回路２４と、ＬＶ回路２２に低電圧ＬＶを供給するために再利用回路２５とを備えている。なお、ＬＶ回路２２、ＨＶ回路２３Ａ、ＨＶ回路２３Ｂ及びＨＶ出力回路２４は駆動装置をＩＣ化した場合には図５に示すように複数のチャンネル（複数のソースライン）分設けられているが、図１では各々１つとして示している。
　ＭＶ回路２１は例えば、入力画像信号を受けて入力画像信号に応じて有機ＥＬディスプレイパネル１１のソースライン毎の各画素の輝度データを生成する部分である。ＬＶ回路２２はドライバ部１２の出力段より前段を担う、論理回路からなる制御回路であり、ＭＶ回路２１から入力される入力画像信号を受けて、同期信号に基づいてＨＶ回路２３Ａ、２３Ｂ及びＨＶ出力回路２４を制御する。
　ＭＶ回路２１及び再利用回路２５の各々には電圧印加ライン３１とグランドライン３２（基準電位ライン）とが個別に接続されている。電圧印加ライン３１は中電圧電源部１３の出力端に接続された中電圧ＭＶの印加ラインである。グランドライン３２は接地ラインであり、中電圧電源部１３の接地ラインである。ＭＶ回路２１及び再利用回路２５には電圧印加ライン３１を介して供給される中電圧ＭＶによる電流ＩＭＶが動作電流として流れ込み、そして、その電流ＩＭＶはそれらの回路からグランドライン３２に流れ出るようになっている。
　ＨＶ回路２３ＡはＨＶ回路制御用の論理回路やレベルシフターであり、電圧範囲として接地レベルからの高電圧ＨＶまでを必要とする回路である。ＨＶ回路２３Ａには電圧印加ライン３３（第１の電圧印加ライン）とグランドライン３６（基準電位ライン）とが各々接続されている。グランドライン３６はグランドライン３２に接続されていても良い。ＨＶ回路２３Ａには電圧印加ライン３３を介して供給される高電圧ＨＶによる電流ＩＨＶＡが動作電流として流れ込み、そして、その電流ＩＨＶＡはＨＶ回路２３Ａからグランドライン３６に流れ出るようになっている。
　ＨＶ回路２３Ｂは例えば、バイアス回路であり、ＨＶ出力回路２４は例えば、出力アンプ回路である。ＨＶ回路２３Ｂ及びＨＶ出力回路２４は接地側の電位が低電圧ＬＶ以上でも動作し、高電圧ＨＶの正電位の印加が必要な又は望ましい回路である。
　ＨＶ回路２３Ｂ及びＨＶ出力回路２４には電圧印加ライン３３と中継接続ライン３４とが個別に接続されている。中継接続ライン３４は中継接続ライン３４１を介してＨＶ回路２３Ｂに接続され、同様に中継接続ライン３４２を介してＨＶ出力回路２４に接続されている。中継接続ライン３４１は複数チャンネルのＨＶ回路２３Ｂを共通接続するためのラインであり、中継接続ライン３４２は複数チャンネルのＨＶ出力回路２４を共通接続するためのラインである。
　ＨＶ回路２３Ｂには電圧印加ライン３３を介して供給される高電圧ＨＶによる電流ＩＨＶ２が動作電流として流れ込み、ＨＶ出力回路２４には電圧印加ライン３３を介して供給される高電圧ＨＶによる電流ＩＨＶ３が動作電流として流れ込み、そして、その電流ＩＨＶ２及びＩＨＶ３はＨＶ回路２３Ｂ及びＨＶ出力回路２４から中継接続ライン３４１、３４２を介して中継接続ライン３４に合成電流ＩＨＶＢとして流れ出るようになっている。更に、中継接続ライン３４とグランドライン３６との間にはパスコン２６が接続されている。
　また、中継接続ライン３４は再利用回路２５に接続されている。再利用回路２５には更に電圧印加ライン３５（第３の電圧印加ライン）が接続されている。再利用回路２５は中継接続ライン３４から供給される電流ＩＨＶＢを受け入れ、後述するように電圧印加ライン３５の電圧が基準電圧に等しい低電圧ＬＶになるように制御する。ＬＶ回路２２には電圧印加ライン３５とグランドライン３２とが接続されている。ＬＶ回路２２には再利用回路２５から中継接続ライン３５を介して電流ＩＬＶが動作電流として流れ込み、そして、その電流ＩＬＶはＬＶ回路２２からグランドライン３２に流れ出るようになっている。
　また、中継接続ライン３４の中継接続ライン３４２とグランドライン３６との間にはクランプ回路２７が接続されている。クランプ回路２７はＬＶ回路２２へ印加される低電圧ＬＶの電圧上昇に応じて中継接続ライン３４２を流れる電流ＩＨＶ３の一部を再利用回路２５に供給することなくグランドライン３６に流し込む電流迂回回路である。クランプ回路２７はチャンネル毎に設けられており、クランプ回路２７の中継接続ライン３４２への接続位置はＨＶ出力回路２４からの電流ＩＨＶ３出力位置の近傍である。
　クランプ回路２７は、図２に示すように、パスコン２８、電界効果トランジスタ（ＰＭＯＳ　ＦＥＴ）２９、及び抵抗３０を有している。パスコン２８は中継接続ライン３４２とグランドライン３６との間に接続され、トランジスタ２９のソースは中継接続ライン３４２に接続され、ドレインは抵抗３０を介してグランドライン３６に接続されている。トランジスタ２９のゲートは再利用回路２５からＬＶ回路２２への電圧印加ライン３５に接続されている。
　高電圧ＨＶ、中電圧ＭＶ及び低電圧ＬＶ（基準電圧）はいずれも正の電圧であり、上述したようにＨＶ＞ＭＶ＞ＬＶの関係がある。この実施例では、ＨＶ＝７［Ｖ］、ＭＶ＝１．８［Ｖ］、ＬＶ＝１．２［Ｖ］である。
　ＨＶ出力回路２４が有機ＥＬディスプレイパネル１１に対して出力する駆動電圧ＶＯＵＴはいわゆるソースドライバ出力であり、図３に示すように低電圧ＬＶより十分に高い電圧ＶＯＵＴL、例えば、３［Ｖ］以上で、高電圧ＨＶより低い電圧ＶＯＵＴH、例えば、５［Ｖ］以下の電圧範囲である。
　なお、ドライバ部１２は図１に示したように、外部接続端子１６～２０を有し、上記した有機ＥＬディスプレイパネル１１、電源部１３、１４及び外部接地との接続は外部接続端子１６～１９を介して行われている。
　再利用回路２５は、具体的には図４に示すように、基準電圧生成回路４１、オペアンプ４２と、第１及び第２の電界効果トランジスタ（ＰＭＯＳ　ＦＥＴ）４３、４４と、スタートアップ回路４５、４６と、クランプ回路４７と、パスコン（バイパスコンデンサ）４８とを備えている。
　基準電圧生成回路４１及びオペアンプ４２の各々には電圧印加ライン３１（第２の電圧印加ライン）とグランドライン３２とが個別に接続されており、中電圧ＭＶが電源電圧として印加される。基準電圧生成回路４１は、中電圧ＭＶに基づいて低電圧ＬＶを基準電圧として生成する基準電圧生成部である。基準電圧生成回路４１は、中電圧ＭＶから低電圧ＬＶを得るために例えば、ツェナーダイオードと抵抗とを用いた簡単な定電圧回路、或いは直列接続の２つの抵抗による分圧回路と、ボルテージフォロワとを備えている。基準電圧生成回路４１のボルテージフォロワは上記した定電圧回路又は分圧回路から供給される低電圧ＬＶを入力電圧とし、低インピーダンスで低電圧ＬＶを出力する。
　オペアンプ４２は電界効果トランジスタ４３、４４各々のゲート電圧を制御する駆動手段である。オペアンプ４２の正入力端は基準電圧生成回路４１の出力端に接続され、負入力端は電界効果トランジスタ４３、４４各々のドレインに接続されている。オペアンプ４２の出力端は電界効果トランジスタ４３、４４各々のゲートに接続されている。電界効果トランジスタ４３のソースは電圧印加ライン３１に接続されている。電界効果トランジスタ４４のソースは中継接続ライン３４に接続されている。また、電界効果トランジスタ４３、４４各々のドレインは電圧印加ライン３５に接続されている。
　スタートアップ回路４５は電圧印加ライン３５とグランドライン３２とに接続され、電源投入時に電圧印加ライン３５に一時的に低電圧ＬＶの基準電圧にほぼ等しいスタートアップ電圧ＳＶ１を印加する。スタートアップ回路４５は図示しないが、電圧印加ライン３１に接続されており、例えば、中電圧ＭＶに基づいてスタートアップ電圧ＳＶ１を生成する。スタートアップ電圧ＳＶ１は電源投入後、ＬＶ回路２２の動作が安定するまでの時間だけ生成される。
　スタートアップ回路４６は中継接続ライン３４とグランドライン３２とに接続され、電源投入時に中継接続ライン３４に一時的に中電圧ＭＶより若干高いスタートアップ電圧ＳＶ２、例えば、２．０～２．５［Ｖ］を印加する。スタートアップ回路４６は図示しないが、電圧印加ライン３３に接続されており、例えば、高電圧ＨＶに基づいてスタートアップ電圧ＳＶ２を降圧生成する。スタートアップ電圧ＳＶ２は電源投入後、ＨＶ回路２３の動作が安定するまでの時間だけ生成される。
　クランプ回路４７は、中継接続ライン３４とグランドライン３２との間に設けられ、中継接続ライン３４の電圧が、例えば、３［Ｖ］以上に過上昇することを防止するためのものである。パスコン４８は中継接続ライン３４とグランドライン３２との間に設けられたキャパシタであり、中継接続ライン３４の電圧のリップルを防止するためのものである。
　図５は、図１に示した駆動装置の回路（ＭＶ回路２１を除く）をＩＣ化した際の配置及び配線例を示している。図５に示したように、ＩＣ７０内ではＬＶ回路２２、ＨＶ回路２３Ａ、２３Ｂ及びＨＶ出力回路２４の各々は複数チャンネルで分散されて配置されている。分散配置されたＬＶ回路２２と再利用回路２５とは電圧印加ライン３５で互いに接続されている。各チャンネルのＨＶ回路２３Ａはグランドライン３６で互いに接続されている。グランドライン３６はパッド７１～７３、７６、７７を介してＩＣ７０の外部にも配線されている。各チャンネルのＨＶ回路２３Ｂは中継接続ライン３４１で互いに接続され、更に再利用回路２５及びパッド７５にも接続されている。各チャンネルのＨＶ出力回路２４は中継接続ライン３４２で互いに接続され、更にパッド７４にも接続されている。パッド７４と７５とは中継接続ライン３４で接続されている。パスコン２６はパッド７３と７４との間に外部接続されている。
　このような構成を備えた実施例の駆動装置においては、電源部１３、１４が共に動作を開始して電源電圧が投入されると、先ず、スタートアップ回路４５、４６が直ちに動作する。これにより、電圧印加ライン３５のレベルがスタートアップ電圧ＳＶ１まで上昇し、また中継接続ライン３４のレベルがスタートアップ電圧ＳＶ２まで上昇する。
　基準電圧生成回路４１が低電圧ＬＶの基準電圧を生成する。その基準電圧はオペアンプ４２の正入力端に供給され、オペアンプ４２はその負入力端の電圧と比較する。オペアンプ４２と電界効果トランジスタ４３とは電圧レギュレータとして動作する。すなわち、電界効果トランジスタ４３は正入力端の電圧と負入力端の電圧とが等しくなるように電圧印加ライン３１から電界効果トランジスタ４３のソース・ドレイン間を介して電圧印加ライン３５へ電流が流れ込むので、この結果、電圧印加ライン３５の電圧は基準電圧に等しい低電圧ＬＶに安定化され、ＬＶ回路２２に印加される。
　高電圧電源部１４の出力電圧である高電圧ＨＶが電圧印加ライン３３を介してＨＶ回路２３Ａ、２３Ｂ及びＨＶ出力回路２４に印加されると、ＨＶ回路２３Ａ、２３Ｂ及びＨＶ出力回路２４は各々動作する。ＨＶ回路２３Ａの動作電流ＩＨＶＡはグランドライン３６に流れ出る。一方、ＨＶ回路２３Ｂ及びＨＶ出力回路２４の動作電流ＩＨＶ２及びＩＨＶ３は各々中継接続ライン３４１、３４２を流れて中継接続ライン３４で合流して電流ＩＨＶＢとなり、そして電流ＩＨＶＢは再利用回路２５に流れ入る。電流ＩＨＶＢは再利用回路２５では電界効果トランジスタ４４のソース・ドレイン間を介して電圧印加ライン３５へ流れ出る。電圧印加ライン３５の電圧は基準電圧に等しい低電圧ＬＶに安定化され、ＬＶ回路２２に印加される。よって、ＬＶ回路２２には電流ＩＭＶの一部と電流ＩＨＶＢの合成電流が電流ＩＬＶとして流れる。ＩＨＶＢ＝ＩＨＶ－ＩＨＶＡである。
　電界効果トランジスタ４４は電界効果トランジスタ４３と共にオペアンプ４２の出力電圧に応じてオンオフ動作するので、ＨＶ回路２３Ｂ及びＨＶ出力回路２４の動作電流ＩＨＶＢの電圧印加ライン３５へ流れ込みは、電圧印加ライン３５の電圧が基準電圧に等しい低電圧ＬＶに安定化するように電界効果トランジスタ４４のソース・ドレイン間によって制御される。電界効果トランジスタ４４のソース・ドレイン間を流れる電流と電界効果トランジスタ４４のゲート電位とによって電界効果トランジスタ４４のソース・ドレイン間の電圧Ｖｄｓが決まるので、その電圧によって中継接続ライン３４の電位も決まる。
　なお、電流ＩＨＶＢと電流ＩＬＶとのバランスによっては、電圧印加ライン３１と中継接続ライン３４との間で電界効果トランジスタ４３、４４を介して双方向に電流が流れる可能性があるため、それを防止するように電界効果トランジスタ４３、４４のサイズ比が設定され、電界効果トランジスタ４３、４４それぞれに流れる電流の最適化が図られている。
　図１に示した実施例の駆動装置の消費電力Ａは、次のように計算することができる。
　消費電力Ａ＝中電圧ＭＶ×（電流ＩＭＶ－電流ＩＨＶＢ）＋高電圧ＨＶ×電流ＩＨＶＡ
            ＋高電圧ＨＶ×電流ＩＨＶＢ　　　・・・（１）
　この消費電力Ａと比較するために、かかる実施例に備えられたような再利用回路２５を用いないで、上記した特許文献１に示されたようにレギュレータで降下生成された低電圧を使用する駆動装置の例を図６に示す。この図６に示した駆動装置では、中電圧電源部１３の出力電圧である中電圧ＭＶを低電圧ＬＶに変換するレギュレータ５１が備えられ、レギュレータ５１の出力電圧である低電圧ＬＶがＬＶ回路２２に印加される一方、高電圧電源部１４の出力電圧である高電圧ＨＶはそのままＨＶ回路２３に印加され、その動作電流ＩＨＶはＨＶ回路２３からグランドライン３６を介して流れ出るようになっている。ＨＶ回路２３は上記したＨＶ回路２３Ａ、２３Ｂ及びＨＶ出力回路２４を含む回路である。グランドライン３６は接地された外部接続端子２０に接続されている。
　図６に示した駆動装置の消費電力Ｂは、次のように計算することができる。
　消費電力Ｂ＝中電圧ＭＶ×電流ＩＭＶ＋高電圧ＨＶ×電流ＩＨＶ　・・・（２）
　電流ＩＭＶを４０［ｍＡ］とし、電流ＩＨＶを３５［ｍＡ］とすると、上述したようにＨＶ＝７［Ｖ］、ＭＶ＝１．８［Ｖ］、ＬＶ＝１．２［Ｖ］であるので、消費電力Ｂは式（２）から、
　消費電力Ｂ＝１．８［Ｖ］×４０［ｍＡ］＋７［Ｖ］×３５［ｍＡ］＝３１７［ｍＷ］
となる。
　一方、ＨＶ回路２３Ａを流れる電流ＩＨＶＡが５［ｍＡ］、ＨＶ回路２３Ｂ及びＨＶ出力回路２４を流れる電流ＩＨＶ２及びＩＨＶ３の合成電流ＩＨＶＢが３０［ｍＡ］であるとし、上述したようにＨＶ＝７［Ｖ］、ＭＶ＝１．８［Ｖ］であるので、その他の電圧値及び電流値は上記した消費電力Ｂの計算の際の値と等しいとすると、式（１）から消費電力Ａを計算すると、
　消費電力Ａ＝１．８［Ｖ］×（４０［ｍＡ］－３０［ｍＡ］）＋７［Ｖ］×５［ｍＡ］
　　　　　　　＋７［Ｖ］×３０［ｍＡ］＝２６３［ｍＷ］
となる。図１に示した実施例の駆動装置では、消費電力Ａは、図６の駆動装置例の消費電力Ｂより１７％ほど低下していることが分かる。このように、ＨＶ回路２３Ａには高電圧ＨＶを０［Ｖ］のレベルからの電圧レベル範囲が得られるようにその動作電流ＩＨＶＡをグランドライン３６に流し、０［Ｖ］のレベルを必要としないＨＶ回路２３Ｂ及びＨＶ出力回路２４を流れる電流ＩＨＶＢをＬＶ回路２２で再利用するので、駆動装置の消費電力を削減することができる。
　ＨＶ回路２３Ｂ及びＨＶ出力回路２４の動作により電流ＩＨＶＢが変化した場合には、中継接続ライン３４の電圧も変動する。このような中継接続ライン３４の電圧変動に対してクランプ回路４７がその変動を抑制する。また、パスコン４８は中継接続ライン３４のリップル電圧を抑える。
　ＨＶ出力回路２４の出力が特に大きく変動する場合には、有機ＥＬディスプレイパネル１１は等価的に図７に示すように抵抗１１ａとキャパシタ１１ｂとを有しているので、ＨＶ出力回路２４では抵抗１１ａ及びキャパシタ１１ｂによって大きなピークを持つ充放電電流が流れる。この電流と中継接続ライン３４２の寄生抵抗により、中継接続ライン３４２の電位が一時的に上昇する。この電位上昇は電流ＩＨＶ３の一部としてパスコン４８を流れ、パスコン４８を充電させる一方、パスコン４８の充電電荷はＬＶ回路２２の消費電流ＩＬＶにより放電される。しかしながら、当該充放電電流に起因してＬＶ回路２２の消費電流ＩＬＶが過剰に大きくなると、中継接続ライン３４２の電圧が過上昇し、その電圧が電界効果トランジスタ２９のソースに印加される。これにより電界効果トランジスタ２９のゲート・ソース間の電圧Ｖｇｓが上昇して電界効果トランジスタ２９はオンする。よって、電流ＩＨＶ３の一部が電界効果トランジスタ２９のソース・ドレイン間、そして抵抗３０を介してグランドライン３６に流れ込む。すなわち、電流ＩＨＶ３の過剰電流分がグランドライン３６に逃がされる。この結果、中継接続ライン３４２の電圧の過上昇が抑制される。
　電界効果トランジスタ２９のゲート電圧及びそのトランジスタサイズは中継接続ライン３４２の電位上昇をどの程度に抑えるかによって決定される。実施例では、例えば、低電圧ＬＶより電界効果トランジスタ２９のゲート閾値電圧Ｖｔ分だけ高い電圧に設定されている。
　なお、抵抗３０は、上記した中継接続ライン３４２の電位上昇やＥＳＤサージ等の際に電界効果トランジスタ２９を流れる電流を制限して電界効果トランジスタ２９の破壊を防止している。
　図８は、図６に示した駆動装置の駆動電圧ＶＯＵＴが時点Ｔ１で階調電圧の変化により大きく低下した場合のグランドライン３６の電圧変化を示している。再利用回路２５を備えていない図６の駆動装置では、時点Ｔ１でグランドライン３６を流れる電流の増大によりグランドライン３６の電圧レベルは上昇し、その後、徐々に低下している。
　図９は、図１に示した駆動装置においてクランプ回路２７を設けないで再利用回路２５のクランプ回路４７だけが作用する場合の駆動電圧ＶＯＵＴの電圧変化に対する中継接続ライン３４２の電圧変化を示している。駆動電圧ＶＯＵＴが時点Ｔ１で階調電圧の変化により大きく低下した場合に、中継接続ライン３４２の電圧が大きく上昇し、その電圧上昇が駆動電圧ＶＯＵＴの電圧低下直後において駆動電圧ＶＯＵＴを不安定にする結果となっている。
　図１０は、図１に示した駆動装置において、図５に示したようにクランプ回路２７をＨＶ出力回路２４毎に設けた場合の駆動電圧ＶＯＵＴの電圧変化に対する中継接続ライン３４２の電圧変化を示している。駆動電圧ＶＯＵＴが時点Ｔ１で階調電圧の変化により大きく低下した場合に、クランプ回路２７が電流ＩＨＶ３のうちの余剰な電流分をグランドライン３６に直接流し出して中継接続ライン３４２の電圧上昇を抑えるので、その中継接続ライン３４２の電圧上昇は図９の電圧上昇に比べて低く、駆動電圧ＶＯＵＴの電圧低下直後において駆動電圧ＶＯＵＴを早急に安定させることができる。この結果、低電圧ＬＶの過上昇も防止することができるのである。
　なお、上記した各実施例においては、ディスプレイパネルとして有機ＥＬディスプレイパネルを駆動する駆動装置の例を示したが、本発明はこれに限定されず、他のディスプレイパネルを駆動し、その際に複数の異なる電圧レベルの電源電圧が印加されることにより動作するディスプレイ駆動装置にも適用することができる。
１１　有機ＥＬディスプレイパネル
１２　ドライブ部
１３、１４　電源部
１６～２０　外部接続端子
２１　ＭＶ回路
２２　ＬＶ回路
２３、２３Ａ、２３Ｂ　ＨＶ回路
２４　ＨＶ出力回路
２５　再利用回路
２６、２８、４８　パスコン
２７、４７　クランプ回路
２９、４３、４４　電界効果トランジスタ
３０　抵抗
４１　基準電圧生成回路
４２　オペアンプ
４５、４６　スタートアップ回路
５１　レギュレータ
７０　ＩＣ
７１～７７　パッド

Claims (7)

  1. 　ディスプレイパネルを駆動する駆動装置であって、
    　前記ディスプレイパネルに駆動電圧を供給する出力回路を含み、高電源電圧が印加される第１の電圧印加ラインに接続され、前記第１の電圧印加ラインからの前記高電源電圧の印加に応じて動作電流を得る高電圧動作部と、
    　前記高電源電圧より低い低電源電圧の印加に応じて動作し、前記高電圧動作部を制御する低電圧動作部と、
    　前記動作電流を前記高電圧動作部から中継接続ラインを介して受け入れ、当該受け入れた前記動作電流を前記低電圧動作部を介して基準電位ラインに供給しつつ前記低電圧動作部に前記低電源電圧を印加する再利用回路と、
    　前記低電圧動作部へ印加される前記低電源電圧の電圧上昇に応じて前記中継接続ラインを流れる前記動作電流の一部を前記再利用回路に供給することなく前記基準電位ラインに流し込む電流迂回回路と、を含むことを特徴とするディスプレイ駆動装置。
  2. 　前記電流迂回回路は、前記中継接続ラインの前記出力回路との接続点近傍と前記基準電位ラインとの間に接続されていることを特徴とする請求項１記載のディスプレイ駆動装置。
  3. 　前記電流迂回回路は、
    　前記低電圧動作部へ前記低電源電圧として印加される電圧をゲートに受ける電界効果トランジスタと、
    　一端が前記電界効果トランジスタのドレインに接続された抵抗と、
    　一端が前記電界効果トランジスタのソースと共に前記中継接続ラインに接続され、他端が前記抵抗の他端と共に前記基準電位ラインに接続されたバイパスコンデンサと、を含むクランプ回路からなることを特徴とする請求項１又は２記載のディスプレイ駆動装置。
  4. 　前記高電源電圧より低くかつ前記低電源電圧より高い中電源電圧が印加される第２の電圧印加ラインと、
    　前記低電圧動作部に前記低電源電圧を印加するために前記再利用回路と前記低電圧動作部との間を接続する第３の電圧印加ラインと、
    　前記再利用回路は、前記低電源電圧の基準電圧を生成する基準電圧生成部と、
    　ソースが前記第２の電圧印加ラインに接続され、ドレインが前記第３の電圧印加ラインに接続された第１の電界効果トランジスタと、
    　ソースが前記中継接続ラインに接続され、ドレインが前記第３の電圧印加ラインに接続された第２の電界効果トランジスタと、
    　前記第３の電圧印加ラインの電圧が前記基準電圧に等しくなるように前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの各々のゲート電圧を制御する駆動手段と、を含むことを特徴とする請求項１記載のディスプレイ駆動装置。
  5. 　前記ディスプレイパネルは有機ＥＬディスプレイパネルであることを特徴とする請求項１乃至４のいずれか１記載のディスプレイ駆動装置。
  6. 　前記駆動電圧の変動範囲は前記高電源電圧より低くかつ前記低電源電圧より高い電圧であることを特徴とする請求項１乃至５のいずれか１記載のディスプレイ駆動装置。
  7. 　前記出力回路を除いた前記高電圧動作部の一部は前記動作電流を前記低電圧動作部を介すことなく前記基準電位ライン側に供給することを特徴とする請求項１乃至６のいずれか１記載のディスプレイ駆動装置。
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