WO2020203189A1 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
WO2020203189A1
WO2020203189A1 PCT/JP2020/011181 JP2020011181W WO2020203189A1 WO 2020203189 A1 WO2020203189 A1 WO 2020203189A1 JP 2020011181 W JP2020011181 W JP 2020011181W WO 2020203189 A1 WO2020203189 A1 WO 2020203189A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
semiconductor layer
layer
insulating layer
display device
Prior art date
Application number
PCT/JP2020/011181
Other languages
English (en)
French (fr)
Inventor
将志 津吹
真 内田
卓 中村
Original Assignee
株式会社ジャパンディスプレイ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ジャパンディスプレイ filed Critical 株式会社ジャパンディスプレイ
Publication of WO2020203189A1 publication Critical patent/WO2020203189A1/ja
Priority to US17/448,419 priority Critical patent/US20220004071A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si

Definitions

  • One embodiment of the present invention relates to a display device.
  • Patent Document 1 discloses a display device using an oxide semiconductor.
  • one embodiment of the present invention aims to provide a high-definition display device.
  • the display device has a display unit, a first transistor arranged in the display unit and including a first semiconductor layer, and the first transistor adjacent to the first transistor in the display unit.
  • a second transistor having a second semiconductor layer provided in a layer different from the layer, a first signal line connected to the first transistor, a second signal line connected to the second transistor, and the first signal line. It includes a transistor, a gate wire superposed on the second transistor, and a display element provided on the first transistor and the second transistor.
  • a and B are connected includes those in which A and B are directly connected and those in which A and B are electrically connected.
  • a and B are electrically connected means that when an object having some kind of electrical action exists between A and B, an electric signal is exchanged between A and B. It means something that enables.
  • FIG. 1 shows a top view of the display device 10.
  • the display device 10 includes a substrate 100, a substrate 200, a display unit 101 having a plurality of pixels 103, a drive circuit 106 having a function as a source driver, and a drive circuit 107 having a function as a gate driver. It has a peripheral portion 104, a flexible printed circuit board 108, and a terminal portion 109.
  • the pixels 103 are provided in a matrix and include a display element (liquid crystal element 170 described later).
  • the peripheral portion 104 is arranged outside the display unit 101 and is provided so as to surround the display unit 101.
  • the pixel 103, the drive circuit 106, the drive circuit 107, and the flexible printed circuit board 108 are electrically connected to each other.
  • Information (signals) from the external device is input to the drive circuit 106 and the drive circuit 107 via the flexible printed circuit board 108 and the terminal portion 109.
  • the gate line 113 is connected to the drive circuit 106.
  • the gate line 113 extends in the first direction D1 and is arranged side by side in the second direction D2 intersecting the first direction D1.
  • the signal line 115 is connected to the drive circuit 107.
  • the signal lines 115 extend in the second direction and are arranged side by side in the first direction.
  • FIG. 2 shows a circuit diagram of the pixel circuit 30 included in the display unit 101 of the display device 10.
  • the circuit configuration of the pixel circuit 30 described below is an example, and is not limited thereto.
  • the pixel circuit 30 includes at least a transistor 110 (transistor 110-1 and transistor 110-2), a transistor 111, and a capacitance element 120 and a liquid crystal element 170 connected to each of the transistor 110 and the transistor 111.
  • the transistor 110 and the transistor 111 can be collectively referred to as a semiconductor device. When it is not necessary to distinguish between the transistor 110-1 and the transistor 110-2, it will be described as the transistor 110. Similarly, when it is not necessary to distinguish between the signal line 115-1, the signal line 115-2, and the signal line 115-3, it may be described as the signal line 115.
  • the transistor 110 is a transistor connected to the liquid crystal element 170 (liquid crystal element 170-1) and controlling the orientation of the liquid crystal contained in the liquid crystal element 170-1.
  • the drain current is controlled by the gate-source voltage.
  • the gate is connected to the gate line 113, one of the source or drain is connected to the signal line 115-1 and the other of the source or drain is connected to the first electrode of the liquid crystal element 170.
  • the second electrode of the liquid crystal element 170-1 is connected to the common potential line 117.
  • One electrode of the capacitive element 120 (capacitive element 120-1) is connected to the other of the source or drain of the transistor 110-1.
  • the other electrode of the capacitive element 120 is connected to the capacitive wiring 119.
  • Transistor 110-1 is a component of pixel 103 (pixel 103-1).
  • the transistor 111 is a transistor that is connected to the liquid crystal element 170 (liquid crystal element 170-2) and controls the orientation of the liquid crystal contained in the liquid crystal element 170-2.
  • the drain current of the transistor 111 is controlled by the gate-source voltage.
  • the gate is connected to the gate line 113, one of the source and the drain is connected to the signal line 115-2, and the other of the source and the drain is connected to the first electrode of the liquid crystal element 170-2.
  • the second electrode of the liquid crystal element 170-2 is connected to the common potential line 117.
  • One electrode of the capacitive element 120 (capacitive element 120-2) is connected to the other of the source or drain of the transistor 111.
  • the other electrode of the capacitive element 120-2 is connected to the capacitive wiring 119.
  • the transistor 111 is a component of pixel 103 (pixel 103-2).
  • Transistor 110-2 is a transistor connected to the liquid crystal element 170-3 and controlling the orientation of the liquid crystal contained in the liquid crystal element 170-3.
  • the drain current of the transistor 110-2 is controlled by the gate-source voltage.
  • the gate is connected to the gate line 113
  • one of the source or drain is connected to the signal line 115-3
  • the other of the source or drain is connected to the first electrode of the liquid crystal element 170-2.
  • the second electrode of the liquid crystal element 170-3 is connected to the common potential line 117.
  • One electrode of the capacitive element 120-3 is connected to the other of the source or drain of the transistor 110-2.
  • the other electrode of the capacitive element 120-3 is connected to the capacitive wiring 119.
  • Transistor 110-2 is a component of pixel 103 (pixel 103-3).
  • the transistor 110-1, the transistor 111, and the transistor 110-2 are connected to the gate line 113, but they may be connected to different gate lines as described later.
  • the video signal transmitted from the drive circuit 106 and the scanning signal (gate signal) transmitted from the drive circuit 107 are input to the respective pixels 103, so that the still image and the moving image are displayed on the display unit 101. Will be done.
  • FIG. 3 is a top view of the area 101a of the display unit 101 in the display device 10 shown in FIG.
  • FIG. 4 is a cross-sectional view between A1-A2 of pixel 103-1, B1-B2 of pixel 103-2, and C1-C2 of pixel 103-3.
  • the display unit 101 includes a substrate 100, a transistor 110 (transistor 110-1 and a transistor 110-2), a transistor 111, a liquid crystal element 170, and a substrate 200. Each configuration will be described in detail below.
  • the transistor 110-1 of the transistors 110 includes a semiconductor layer 142, an insulating layer 143, a gate wire 113, an insulating layer 146, an insulating layer 153, an insulating layer 154, and a source / drain electrode 147. And has a signal line 115-1. Since the transistor 110-2 has the same configuration as the transistor 110-1, the description thereof will be omitted.
  • the transistor 111 is arranged adjacent to the transistor 110.
  • the transistor 111 has an insulating layer 143, a gate wire 113, an insulating layer 146, an oxide semiconductor layer 152, an insulating layer 153, a gate wire 114, an insulating layer 154, and a signal line 115-2.
  • the semiconductor layer 142 and the oxide semiconductor layer 152 are provided apart from each other in a plan view.
  • a gate wire 113 and a gate wire 114 are superposed on the semiconductor layer 142 and the oxide semiconductor layer 152.
  • the semiconductor layer 142 (also referred to as a first semiconductor layer) is provided on the insulating layer 141.
  • the semiconductor layer 142 contains a silicon material.
  • the semiconductor layer 142 contains polysilicon.
  • the semiconductor layer 142 is not limited to polysilicon, and amorphous silicon, microcrystalline silicon, or single crystal silicon may be used.
  • the insulating layer 143 functions as a gate insulating layer.
  • a material having a high dielectric constant is used for the insulating layer 143.
  • the insulating layer 143 silicon nitride (SiN x), silicon oxide (SiO x), silicon oxynitride (SiO x N y), aluminum nitride (AlN x), aluminum oxide (AlO x), aluminum oxynitride (AlO x N y ) etc. are used (x, y are arbitrary integers).
  • the insulating layer 143 may have a single-layer structure or a laminated structure of the above materials.
  • the insulating layer 143 in contact with the oxide semiconductor layer 152 is preferably an insulating layer containing oxygen such as a silicon oxide film.
  • the gate wire 113 (also referred to as the first gate wire) is provided on the insulating layer 143. In the transistor 110, the gate wire 113 is arranged so as to overlap the semiconductor layer 142.
  • the gate wire 113 has, as conductive materials, for example, aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), zinc (Zn), molybdenum (Mo), copper (Cu). ), Indium (In), tin (Sn), hafnium (Hf), tantalum (Ta), tungsten (W), platinum (Pt), bismuth (Bi) and the like. Alloys of these metals may be used for the gate wire 113.
  • Conductive oxides such as ITO (indium tin oxide), IGO (indium gallium oxide), IZO (indium zinc oxide), and GZO (zinc oxide to which gallium is added as a dopant) are used for the gate wire 113. May be done. These films may be laminated.
  • the insulating layer 146 is provided on the insulating layer 143.
  • the insulating layer 146 is provided between the gate wire 113 and the oxide semiconductor layer 152, and has a function as a gate insulating layer.
  • the same material as the insulating layer 143 may be used for the insulating layer 146.
  • the oxide semiconductor layer 152 (also referred to as a second semiconductor layer) is provided on the insulating layer 146. Therefore, it can be said that the transistor 111 is provided with a semiconductor layer in a layer different from that of the transistor 110.
  • the oxide semiconductor layer 152 is arranged so as to overlap the gate wire 113.
  • the oxide semiconductor layer 152 contains an oxide semiconductor material different from that of the semiconductor layer 142. Specifically, the oxide semiconductor layer 152 can contain Group 13 elements such as indium and gallium.
  • the oxide semiconductor layer 152 may contain a plurality of different Group 13 elements.
  • the oxide semiconductor layer 152 may further contain a Group 12 element. For example, a compound (IGZO) containing indium, gallium, and zinc is used for the oxide semiconductor layer 152.
  • the oxide semiconductor layer 152 may contain other elements.
  • the oxide semiconductor layer 152 may contain tin, which is a Group 14 element, titanium, zirconium, and the like, which are Group 4 elements.
  • oxide semiconductor layer 152 InO x , ZnO x , SnO x , In—Ga—O, In—Zn—O, In—Al—O, In—Sn—O, In—Hf—O.
  • the crystallinity of the oxide semiconductor layer 152 is not limited, and may be single crystal, polycrystalline, microcrystal, or amorphous.
  • the insulating layer 153 is provided on the insulating layer 146.
  • the insulating layer 153 is provided between the gate wire 114 and the oxide semiconductor layer 152, and also functions as a gate insulating layer.
  • the same material as the insulating layer 143 may be used.
  • the gate wire 114 and the source / drain electrode 147 are provided on the semiconductor layer 142 and the insulating layer 153.
  • the gate wire 114 is arranged so as to overlap the gate wire 113, the semiconductor layer 142, and the oxide semiconductor layer 152.
  • the source / drain electrode 147 is partially connected to the semiconductor layer 142.
  • a metal material having low resistance is used for the gate wire 114 and the source / drain electrode 147.
  • the gate wire 114 and the source / drain electrode 147 have aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), zinc (Zn), and molybdenum (Mo).
  • Alloys of these metals may be used for the gate wire 114 and the source / drain electrode 147. These films may be laminated on the gate wire 114 and the source / drain electrode 147.
  • the insulating layer 154 is provided on the insulating layer 153.
  • the same material as the insulating layer 143 may be used, or an organic material may be used.
  • an organic resin such as an acrylic resin, an epoxy resin, or a polyimide resin may be used for the insulating layer 154.
  • the signal line 115-1, the signal line 115-2 and the signal line 115-3 are provided on the insulating layer 154. That is, it can be said that the signal line 115-1, the signal line 115-2, and the signal line 115-3 are provided on the same layer. As a result, the degree of freedom in designing the display unit can be increased.
  • the signal line 115-1 and the signal line 115-3 are connected to the source / drain electrode 147.
  • the signal line 115-2 is connected to the oxide semiconductor layer 152.
  • the same material as the source / drain electrode 147 may be used for the signal line 115-1 and the signal line 115-2.
  • the gate wire 113 and the gate wire 114 are arranged so as to overlap on the upper side of the semiconductor layer 142.
  • the gate wire 113 is arranged between the semiconductor layer 142 and the gate wire 114.
  • the gate wire 114 has a configuration in which a voltage is not directly applied to the semiconductor layer 142.
  • the transistor 110 has a top gate top contact structure.
  • the oxide semiconductor layer 152 is provided between the gate wire 113 and the gate wire 114.
  • a gate voltage can be applied to the gate wire 113 from the lower side of the oxide semiconductor layer 152, and a voltage can be applied to the gate wire 114 from the upper side of the oxide semiconductor layer 152. The same potential can be applied to the gate wire 113 and the gate wire 114.
  • the transistor 111 has a dual gate top contact structure.
  • the semiconductor layers used for the transistors of the adjacent pixels on the display unit 101 are arranged at different positions.
  • restrictions on the design and processing of the semiconductor layer in manufacturing a high-definition display device are determined by the arrangement of the semiconductor layers of the transistors of the two adjacent pixels (in the case of this embodiment, the transistor 110).
  • the transistor 110-2 with respect to -1 corresponds to). Therefore, it becomes easy to process and form the semiconductor layer of the transistor possessed by each pixel in the display unit. Therefore, it becomes easier to manufacture a high-definition display device.
  • a transistor (also referred to as a third transistor) having a semiconductor layer of the same layer as the semiconductor layer 142 of the transistor 110 is arranged in the drive circuit 106 and the drive circuit 107 of the peripheral portion 104 provided outside the display unit 101. It is desirable to do.
  • the third transistor can have high field effect mobility.
  • the drive circuit including the third transistor can increase the drive speed of the display device, and can support high-speed display.
  • a glass substrate or an organic resin substrate is used as the substrate 100.
  • the organic resin substrate for example, polyimide is used.
  • the organic resin substrate is not limited to polyimide, and polyethylene terephthalate, polyethylene naphthalate, triacetyl cellulose, cyclic olefin copolymer, and cycloolefin polymer may be used.
  • the thickness of the substrate 100 and the substrate 200 can be appropriately set. For example, in the case of an organic resin substrate, the thickness can be from several micrometers to several tens of micrometers. In this case, it is possible to realize a flexible sheet display.
  • the insulating layer 141 has a function as a base film. Silicon oxide, silicon oxide, silicon nitride, or the like is used for the insulating layer 141.
  • the insulating layer 141 may be a single layer or a laminated layer. By using the above material, it is possible to suppress the diffusion of impurities, typically alkali metal, water, hydrogen and the like from the substrate 100 into the oxide semiconductor layer 152.
  • the flattening layer 160 is provided on the insulating layer 154.
  • an organic material such as a polyimide resin, a polyamide resin, an acrylic resin, or an epoxy resin is used. These materials are characterized in that a film can be formed by a solution coating method and a flattening effect is high.
  • the common electrode 171 is provided on the flattening layer 160.
  • a transparent conductive material is used for the common electrode 171.
  • ITO indium tin oxide
  • ZnO zinc oxide
  • IZO indium zinc oxide
  • FIG. 4 the common electrode 171 is arranged in each pixel, but may be provided across each pixel.
  • the conductive layer 173 may be provided on the common electrode 171.
  • a material having a low resistance is used as in the case of the gate wire 113 and the gate electrode layer 145b.
  • a laminated film of titanium, aluminum, or titanium is used for the conductive layer 173.
  • the conductive layer 173 does not necessarily have to be provided.
  • the insulating layer 172 is provided on the common electrode 171 and the flattening layer 160.
  • a silicon oxide film or a silicon nitride film is used for the insulating layer 172.
  • the pixel electrode 175a and the pixel electrode 175b are provided on the insulating layer 172. Similar to the common electrode 171, a transparent conductive material is used for the pixel electrode 175a and the pixel electrode 175b. In this example, indium tin oxide (ITO) is used.
  • ITO indium tin oxide
  • the pixel electrode 175a is connected to the source / drain electrode 147 via an opening.
  • the pixel electrode 175b is connected to the oxide semiconductor layer 152 via an opening. Therefore, the pixel electrode 175b can function as a source / drain electrode.
  • the pixel electrode 175b may be connected to the source / drain electrode via another electrode. Further, although not shown, the pixel electrodes 175a and the pixel electrodes 175b are separated for each pixel in a plan view and are provided in a comb-teeth shape.
  • the light-shielding layer 192 is provided on the substrate 200 side.
  • the light-shielding layer 192 has a function of light-shielding.
  • an inorganic film such as a black chromium film, carbon black, or a composite oxide containing a solid solution of a plurality of inorganic oxides can be used.
  • the color filter layer 195 is provided at the opening of the light shielding layer 192.
  • the color filter layer 195 has a function of transmitting light in a specific wavelength band with respect to the light transmitted and emitted from the liquid crystal element 170. For example, light in the red, green, or blue wavelength band can be transmitted.
  • the flattening layer 190 is provided on the color filter layer 195 and the light shielding layer 192.
  • the same material as the flattening layer 160 is used for the flattening layer 190.
  • a liquid crystal layer 180 is provided between the pixel electrode 175 (pixel electrode 175a or pixel electrode 175b) and the flattening layer 190.
  • the liquid crystal element 170 of the present embodiment composed of the pixel electrode 175 (pixel electrode 175a or pixel electrode 175b), the common electrode 171 and the liquid crystal layer 180 is an FFS (Fringe Field Switching) liquid crystal element.
  • the liquid crystal element is not limited to the FFS liquid crystal element, and may be a TN (Twisted Nematic) type liquid crystal element or a VA (Vertical Alignment) type liquid crystal element.
  • a glass substrate, a quartz substrate, or a flexible substrate polymethyl, polyethylene terephthalate, polyethylene naphthalate, triacetyl cellulose, cyclic olefin copolymer, cycloolefin polymer, or other flexible resin substrate
  • a glass substrate polymethyl, polyethylene terephthalate, polyethylene naphthalate, triacetyl cellulose, cyclic olefin copolymer, cycloolefin polymer, or other flexible resin substrate
  • the semiconductor layer 142 is formed on the insulating layer 141 provided on the substrate 100.
  • the semiconductor layer 142 is formed by a CVD method, a sputtering method, a vapor deposition method, or the like.
  • a silicon film formed by the CVD method is used.
  • the semiconductor layer 142 is polycrystalline by heat treatment or laser irradiation to be polysilicon.
  • the temperature used for the heat treatment is 500 ° C. or higher.
  • the semiconductor layer 142 is processed into a desired shape by a photolithography method and a dry etching method or a wet etching method.
  • the insulating layer 143 and the gate wire 113 are formed.
  • the insulating layer 143 is formed by a sputtering method, a thermal CVD method, or a plasma CVD method using the above-mentioned material.
  • a silicon oxide film having a thickness of 30 nm or more and 300 nm or less formed by a CVD method is used for the insulating layer 143.
  • a conductive film is formed on the insulating layer 143 of the gate wire 113, and the gate wire 113 is processed into a desired shape by a photolithography method, a dry etching method, or a wet etching method.
  • the conductive film is formed by a sputtering method in a single-layer structure or a laminated structure using the above-mentioned materials.
  • the film thickness of the gate wire 113 is preferably 100 nm or more and 1000 nm or less. In this example, an alloy film of molybdenum and tungsten is used as the gate wire 113.
  • the insulating layer 146 and the oxide semiconductor layer 152 are formed.
  • a silicon oxide film, a silicon nitride film or a laminated film thereof is used as the insulating layer 146.
  • the film thickness of the insulating layer 146 is 50 nm or more and 600 nm or less.
  • the oxide semiconductor layer 152 is formed on the insulating layer 143 by a sputtering method, and is processed into a desired shape by a photolithography method and a dry etching method.
  • the film thickness of the oxide semiconductor layer 152 is 30 nm or more and 200 nm or less.
  • the power source applied to the oxide semiconductor target may be direct current (DC) or alternating current (AC), and the shape of the oxide semiconductor target. It can be determined by the composition and composition.
  • oxygen gas When forming the oxide semiconductor film, oxygen gas, a mixed gas of oxygen and a rare gas, or a rare gas may be used.
  • the sputtering gas for forming the oxide semiconductor film in this example, it is preferably performed in a mixed gas atmosphere of oxygen and a rare gas, and the oxygen gas flow rate ratio to the rare gas is more preferably 5% or more. It is preferable to set the oxygen gas flow rate ratio to 5% or more because oxygen is easily added to the oxide semiconductor film.
  • the heat treatment may be performed after the oxide semiconductor layer 152 is formed.
  • the heat treatment can be performed at atmospheric pressure or low pressure (vacuum) in the presence of nitrogen, dry air, or atmosphere.
  • the heat treatment is preferably performed at 325 ° C. or higher and 450 ° C. or lower, preferably 350 ° C. or higher and 400 ° C. or lower.
  • the heating time is preferably, for example, 15 minutes or more and 12 hours or less, preferably 30 minutes or more and 2 hours or less.
  • oxygen can be supplemented to the damaged region (back channel region) of the oxide semiconductor layer 152 or the oxygen deficiency existing inside the oxide semiconductor layer 152.
  • the oxygen deficiency contained in the oxide semiconductor layer 152 can be reduced, and the oxide semiconductor layer 152 having few crystal defects and high crystallinity can be obtained.
  • the hydrogen concentration of the oxide semiconductor layer 152 can be reduced by the heat treatment. Further, the heat treatment reduces the defect level density contained in the insulating layer 143 and the insulating layer 146. Thereby, the reliability of the transistor 111 having the oxide semiconductor layer 152 can be improved so as to have the same reliability as the transistor 110 having the semiconductor layer 142.
  • the insulating layer 153 is formed by the same material, method, and film thickness as the insulating layer 146.
  • the source / drain electrode 147 and the gate wire 114 are provided with openings in the insulating layer 143, the insulating layer 146, and the insulating layer 153 so as to overlap the semiconductor layer 142, and then the source / drain electrode 147 and the gate wire 114 are placed on the semiconductor layer 142 and the insulating layer 153.
  • a conductive film serving as a drain electrode 147 and a gate wire 114 is formed.
  • the conductive film is formed by a sputtering method using the above-mentioned materials.
  • the conductive film is not limited to the sputtering method, and may be formed by a CVD method or a printing method.
  • the film thickness of the source / drain electrode 147 is preferably 100 nm or more and 1000 nm or less.
  • titanium, aluminum, and titanium are formed as the source / drain electrode 147 by a sputtering method, and processed into a desired shape by a photolithography method and a dry etching method.
  • the insulating layer 154 is formed by the same material, method, and film thickness as the insulating layer 143.
  • the signal line 115-1 is formed on the source / drain electrode 147 and the insulating layer 154 after providing an opening in the insulating layer 154 so as to overlap the source / drain electrode 147.
  • the signal line 115-2 is formed of the same material, method and film thickness as the source / drain electrode 147, and is processed into a desired shape by a photolithography method and a dry etching method.
  • the flattening layer 160, the common electrode 171 and the conductive layer 173, the insulating layer 172, the pixel electrode 175a and the pixel electrode 175b are formed.
  • the insulating layer 154 and the insulating layer 172 are formed by the same material, method, and film thickness as the insulating layer 143.
  • the flattening layer 160 is formed on the insulating layer 154 and the signal line 115-1 by a coating method or a printing method using the above-mentioned materials.
  • the common electrode 171 is formed by a sputtering method using the above-mentioned material, and is processed into a desired shape by a photolithography method and a dry etching method.
  • a conductive layer 173 may be appropriately formed on the common electrode 171 in order to reduce the resistance.
  • a material having low resistance such as aluminum can be formed on the conductive layer 173 by a sputtering method.
  • the conductive layer 173 is processed and formed by a photolithography method and a dry etching method so as to overlap the source / drain electrode 147 and the signal line 115.
  • the pixel electrode 175a is formed on the source / drain electrode 147 and the insulating layer 172 after providing openings in the insulating layer 172, the flattening layer 160, and the insulating layer 154 so as to overlap the source / drain electrode 147.
  • the pixel electrode 175b is provided with openings in the insulating layer 172, the flattening layer 160, the insulating layer 154, and the insulating layer 153 so as to overlap the oxide semiconductor layer 152, and then the oxide semiconductor layer 152 and the insulating layer 172. Formed on top.
  • the pixel electrode 175a and the pixel electrode 175b are formed by the same material and method as the common electrode 171 and are processed into a desired shape by a photolithography method and a dry etching method.
  • liquid crystal layer 180, the flattening layer 190, the light-shielding layer 192, and the color filter layer 195 can be formed by a general method, and thus the description thereof will be omitted.
  • the display device 10 can be manufactured by the above method.
  • the temperatures applied to the transistor 110 and the transistor 111 at the time of forming the semiconductor layer are different from each other.
  • the semiconductor layer 142 of the transistor 110 needs to be processed at a higher temperature than the oxide semiconductor layer 152 of the transistor 111.
  • the oxide semiconductor layer 152 of the transistor 111 is arranged above the semiconductor layer 142 and is formed at a temperature lower than that of the semiconductor layer 142, the transistor 110 is affected by the heat generated when the transistor 111 is formed. No (or less impact). Therefore, restrictions on the process temperature when manufacturing the display device can be suppressed. Further, by forming the semiconductor layers of adjacent transistors into different layers, processing restrictions can be suppressed even when the distance between adjacent transistors (for example, the semiconductor layer) is shortened.
  • the exposure limit when an i-line stepper is applied is 1.5 ⁇ m, but this configuration is not subject to this restriction because it is formed in different layers. As a result, it has the feature that it is easy to process even if a general manufacturing apparatus is used. From the above, by using this embodiment, it becomes easy to manufacture a high-definition display device.
  • the transistor 110 includes a semiconductor layer 142 containing a silicon material and the transistor 111 includes an oxide semiconductor layer 152 containing an oxide semiconductor material, but the present invention is not limited thereto.
  • the present invention is not limited thereto.
  • a display device in which the material used for the semiconductor layer is different from that of the display device of the first embodiment will be described.
  • FIG. 11 is a cross-sectional view of the display unit 101A.
  • FIG. 11 is a cross-sectional view similar to that of FIG.
  • the display unit 101 in addition to the substrate 100, the transistor 111A, the liquid crystal element 170, the light-shielding layer 192, and the substrate 200, the display unit 101 includes the transistor 112 (transistor 112-1 and transistor 112-2), the intermediate layer 144, The insulating layer 163 and the insulating layer 164 are included.
  • the intermediate layer 144 is not limited to the metal material and the insulating material, and may include a wiring board and the like.
  • the transistor 111A has an insulating layer 143, a gate wire 113, an insulating layer 146, an oxide semiconductor layer 152, an insulating layer 153, a gate wire 114, an insulating layer 154, an insulating layer 163, an insulating layer 164, and a signal line 115A-2.
  • the transistor 112 includes an insulating layer 143, a gate wire 113, an insulating layer 146, an insulating layer 153, a gate wire 114, an insulating layer 154, an oxide semiconductor layer 162, an insulating layer 163, a gate wire 116, an insulating layer 164, and a signal line 115A-.
  • the oxide semiconductor layer 162 is provided on the insulating layer 154.
  • the oxide semiconductor layer 162 is formed by the same material and method as the oxide semiconductor layer 152.
  • the insulating layer 163 is provided on the insulating layer 154 and the oxide semiconductor layer 162.
  • the insulating layer 163 is formed by the same material and method as the insulating layer 143.
  • the signal line 115A-1 is connected to the oxide semiconductor layer 162 in the transistor 112 at the openings provided in the oxide semiconductor layer 162, the insulating layer 163, and the insulating layer 164.
  • the signal line 115A-2 is connected to the oxide semiconductor layer 152 at the openings provided in the insulating layer 153, the insulating layer 154, the insulating layer 163, and the insulating layer 164 in the transistor 111. Since the signal line 115A-1 and the signal line 115A-2 are both provided on the insulating layer 164, it can be said that they are provided on the same layer.
  • the fact that the signal lines 115A-1 and the signal lines 115A-2 are provided on the same layer has a feature that circuit design is easy.
  • the gate wire 113 and the gate wire 114 are arranged below the oxide semiconductor layer 162, and the gate wire 116 is provided above the oxide semiconductor layer 162.
  • the gate wire 114 and the gate wire 116 can apply a voltage to the oxide semiconductor layer 162 from above or below, whereas the gate wire 113 can apply a voltage to the oxide semiconductor layer 162. It has a configuration in which no voltage is directly applied. That is, the gate wire 114 and the gate wire 116 function as the gate of the transistor 112.
  • the oxide semiconductor layer 152 is provided between the gate wire 113 and the gate wire 114.
  • the gate wire 113 can apply the gate voltage from the lower side of the oxide semiconductor layer 152
  • the gate wire 114 can apply the voltage from the upper side of the oxide semiconductor layer 152. That is, the gate wire 113 and the gate wire 114 function as the gate of the transistor 112.
  • the semiconductor layers of adjacent transistors are arranged in different layers, and each contains an oxide semiconductor material.
  • processing restrictions can be suppressed when the distance between the transistors (for example, the semiconductor layer) is shortened. Therefore, by using this embodiment, it becomes easy to manufacture a high-definition display device.
  • the contact portion with the pixel electrode is not shielded from light, and the aperture ratio is improved.
  • the semiconductor layer 142 and the oxide semiconductor layer 152 are provided apart from each other in a plan view, but the present invention is not limited thereto.
  • a display device having a different arrangement of semiconductor layers from the display device of the first embodiment will be described.
  • FIG. 12 is a top view of the area 101Ba of the display unit 101B.
  • the display unit 101B and the area 101Ba correspond to the display unit 101 and the area 101a of the first embodiment, respectively.
  • the semiconductor layer 142B of the transistor 110B-1 and the oxide semiconductor layer 152B of the transistor 111B may be overlapped and arranged in a part (in this example, the region 142Ba). This further increases the degree of freedom in design and makes it easier to provide a high-definition display device.
  • FIG. 13 is a cross-sectional view of the transistor 310 and the transistor 311 manufactured for evaluating the Id-Vg characteristic. The manufacturing method of the transistor 310 and the transistor 311 is shown below.
  • an insulating layer 341 of silicon oxide is formed on a glass substrate, an amorphous silicon film having a thickness of 50 nm is formed as a semiconductor layer 342 on the insulating layer 341, and heat treatment is performed at 600 ° C. for polycrystallization, and a patterning method is performed. And processed using the dry etching method.
  • a silicon oxide film having a film thickness of 100 nm was formed on the semiconductor layer 342 as an insulating layer 343 by a plasma CVD method at 350 ° C.
  • MoW molybdenum and tungsten alloy film having a film thickness of 200 nm was formed on the insulating layer 346 as a gate electrode 345 corresponding to the gate wire 113 by a DC sputtering method, and a patterning method and a dry etching method were used. processed.
  • an insulating layer 346 was formed on the gate electrode 345.
  • a laminated film of a silicon nitride film having a film thickness of 150 nm and a silicon oxide film having a film thickness of 100 nm was formed at 350 ° C. by a plasma CVD method.
  • an oxide semiconductor layer 352 was formed on the insulating layer 343 so as to overlap the gate electrode 345.
  • an IGZO film having a film thickness of 75 nm was formed at 400 ° C. by an AC sputtering method, and processed by a patterning method and a dry etching method.
  • a laminated film of a silicon oxide film having a film thickness of 200 nm was formed as an insulating layer 353 on the insulating layer 346 and the oxide semiconductor layer 352 by a plasma CVD method at 350 ° C.
  • a source / drain electrode 347 and a gate electrode 314 corresponding to the gate wire 114 were formed.
  • the source / drain electrode 347 and the gate wire 114 titanium (Ti) having a film thickness of 50 nm, aluminum (Al) having a film thickness of 200 nm, and titanium (Ti) having a film thickness of 50 nm are laminated and deposited by a sputtering method. It was processed in a batch by the dry etching method.
  • an insulating layer 354 was formed on the source / drain electrode 347.
  • a silicon oxide film having a film thickness of 300 nm was formed at 350 ° C. by a plasma CVD method.
  • a source / drain electrode 315 corresponding to the signal line 115 was formed.
  • the source / drain electrode 315 titanium (Ti) having a film thickness of 50 nm, aluminum (Al) having a film thickness of 200 nm, and titanium (Ti) having a film thickness of 50 nm are laminated and deposited by a sputtering method, and a patterning method and a dry etching method are used. Was processed in a batch. As described above, the transistor 310 and the transistor 311 were manufactured.
  • the Id-Vg characteristics of the 32 transistors 310 and 84 transistors 311 produced were evaluated.
  • the voltage (Vg) applied to the gate electrode 345 of the transistor 310 was applied from -2V to + 8V in 0.1V steps.
  • the voltage (Vs) applied to the source electrode was 0V
  • the voltage (Vd) applied to the drain electrode was 0.1V and 10V.
  • the Id-Vg characteristic of the transistor 310 was measured at room temperature.
  • the voltage (Vg) applied to the gate electrode 345 of the transistor 311 was applied from ⁇ 15 V to + 15 V in 0.1 V steps.
  • the voltage (Vs) applied to the source electrode was 0V
  • the voltage (Vd) applied to the drain electrode was 0.1V and 10V.
  • the Id-Vg characteristic of the transistor 311 was measured at room temperature.
  • FIG. 14 shows the results of evaluating the Id-Vg characteristics of the 32 transistors 310.
  • FIG. 15 shows the results of evaluating the Id-Vg characteristics of 84 transistors 311.
  • Table 1 summarizes the threshold voltage (Vth) as the result of evaluating the Id-Vg characteristics of the 32 transistors 310.
  • Table 2 summarizes the threshold voltage (Vth) as the result of evaluating the Id-Vg characteristics of the 84 transistors 311.
  • the threshold voltage (Vth) refers to the gate voltage required to pass the drain current in the MOSFET.
  • the average value (Average), 3 ⁇ , maximum value (Mix) and minimum value (Min) of the threshold voltage (Vth (V)) of the transistor 310 are 0.81V and 0. It was 37V, 1.08V, 0.51V.
  • the average value (Average), 3 ⁇ , maximum value (Mix) and minimum value (Min) of the threshold voltage (Vth (V)) of the transistor 311 are 0.70V and 0. It was 26V, 0.88V, 0.50V.
  • the characteristics of the transistor 310 and the transistor 311 of this embodiment show almost the same numerical values, the characteristic variation is small, and the characteristics are stable.
  • a high-definition display device can be provided by using the transistors of one embodiment of the present invention in combination.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

表示装置は、表示部と、前記表示部に配置され、第１半導体層を含む第１トランジスタと、表示部において第１トランジスタと隣接し、前記第１半導体層と異なる層に設けられた第２半導体層を有する第２トランジスタと、前記第１トランジスタと接続された第１信号線と、前記第２トランジスタと接続された第２信号線と、前記第１トランジスタおよび前記第２トランジスタに重畳するゲート線と、前記第１トランジスタおよび前記第２トランジスタ上に設けられた表示素子と、を含む。

Description

表示装置
　本発明の一実施形態は、表示装置に関する。
　電気器具及び電子機器に用いられる表示装置として、液晶の電気光学効果を利用した液晶表示装置や、有機エレクトロルミネセンス（有機ＥＬ：Ｏｒｇａｎｉｃ　Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた有機エレクトロルミネセンス表示装置が開発されている。近年、表示装置に対して、大面積化、高解像度化、高フレームレート化などの要求が高まってきており、これらの要求を満たすための取り組みが盛んに行われている。特に、高精細化された表示装置は、拡張現実（ＡＲ；Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）または仮想現実（ＶＲ；Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）用途として今後ニーズが高まることが予想される。
　従来、これらの表示装置においては、半導体層としてシリコンを用いたトランジスタが用いられてきた。最近では、シリコンに替わって、酸化物半導体を用いたトランジスタの開発が進められている。酸化物半導体を用いたトランジスタは、高移動度を実現できることが期待されている。さらに、酸化物半導体は、大面積で形成できるとともに、アモルファスシリコンと比較して高耐圧性に優れるといった利点を有する。特許文献１には、酸化物半導体を用いた表示装置が開示されている。
特開２００６－１６５５２８号公報
　しかしながら、高精細の表示装置を製造するうえで、表示部の半導体層を同一表面に形成する場合、配置できる各層の面積に制限が生じるとともに、製造装置の加工制限が生じてしまう。そのため、より高精細な表示装置を実現することに支障が生じる。
　上記問題に鑑み、本発明の一実施形態は、高精細の表示装置を提供することを目的の一つとする。
　本発明の一実施形態に係る表示装置は、表示部と、前記表示部に配置され、第１半導体層を含む第１トランジスタと、前記表示部において前記第１トランジスタと隣接し、前記第１半導体層と異なる層に設けられた第２半導体層を有する第２トランジスタと、前記第１トランジスタと接続された第１信号線と、前記第２トランジスタと接続された第２信号線と、前記第１トランジスタおよび前記第２トランジスタに重畳するゲート線と、前記第１トランジスタおよび前記第２トランジスタ上に設けられた表示素子と、を含む。
本発明の一実施形態に係る表示装置の平面図である。 本発明の一実施形態に係る表示装置の画素回路の回路図である。 本発明の一実施形態に係る表示装置の表示部の一部を拡大した上面図である。 本発明の一実施形態に係る表示装置の表示部の一部を拡大した断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係るトランジスタの製造方法の断面図である。 本発明の一実施形態に係る表示装置の表示部の一部を拡大した断面図である。 本発明の一実施形態に係る表示装置の表示部の一部を拡大した上面図である。 本実施例に係るトランジスタの断面図である。 本実施例に係るトランジスタの信頼性評価結果である。 本実施例に係るトランジスタの信頼性評価結果である。
　以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にＡ、Ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。さらに各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。以下の説明では、特に断りのない限り、断面視においては、第１基板に対して第２基板が配置される側を「上」又は「上方」といい、その逆を「下」又は「下方」として説明する。
　本明細書において、「ＡとＢとが接続されている」とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、「ＡとＢとが電気的に接続されている」とは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
　その他、本発明の属する分野における通常に知識を有する者であれば認識できるものである場合、特段の説明を行わないものとする。
＜第１実施形態＞
（１－１．表示装置の構成）
　図１は、表示装置１０の上面図を示す。図１において、表示装置１０は、基板１００、基板２００、複数の画素１０３を有する表示部１０１と、ソースドライバとしての機能を有する駆動回路１０６と、ゲートドライバとしての機能を有する駆動回路１０７を有する周辺部１０４、フレキシブルプリント基板１０８、および端子部１０９を有する。
　図１において、画素１０３は、マトリクス状に設けられ、表示素子（後述する液晶素子１７０）を含む。周辺部１０４は、表示部１０１の外側に配置され、表示部１０１を囲むように設けられる。画素１０３、駆動回路１０６、駆動回路１０７およびフレキシブルプリント基板１０８は、それぞれ電気的に接続されている。外部装置からの情報（信号）は、フレキシブルプリント基板１０８、および端子部１０９を介して駆動回路１０６および駆動回路１０７に入力される。ゲート線１１３は、駆動回路１０６と接続される。ゲート線１１３は、第１方向Ｄ１に延びるとともに、第１方向Ｄ１と交差する第２方向Ｄ２に並んで配置される。信号線１１５は、駆動回路１０７と接続される。信号線１１５は、第２方向に延びるとともに、第１方向に並んで配置される。
　図２に、表示装置１０の表示部１０１が有する画素回路３０の回路図を示す。以下で説明する画素回路３０の回路構成は一例であって、これに限定されない。
　画素回路３０は、少なくともトランジスタ１１０（トランジスタ１１０－１およびトランジスタ１１０－２）、トランジスタ１１１、並びにトランジスタ１１０およびトランジスタ１１１のそれぞれに接続される容量素子１２０及び液晶素子１７０を含む。トランジスタ１１０およびトランジスタ１１１をまとめて半導体装置ということができる。トランジスタ１１０－１と、トランジスタ１１０－２を区別する必要がない場合には、トランジスタ１１０と記載して説明する。同様に信号線１１５－１、信号線１１５－２、および信号線１１５－３を区別する必要がない場合には信号線１１５と記載して説明する場合がある。
　トランジスタ１１０（トランジスタ１１０－１）は、液晶素子１７０（液晶素子１７０－１）に接続され、液晶素子１７０－１に含まれる液晶の配向を制御するトランジスタである。トランジスタ１１０－１では、ゲート－ソース間電圧によってドレイン電流が制御される。トランジスタ１１０－１では、ゲートがゲート線１１３に接続され、ソースまたはドレインの一方が信号線１１５－１に接続され、ソースまたはドレインの他方が液晶素子１７０の第１電極に接続される。液晶素子１７０－１の第２電極は、共通電位線１１７に接続される。容量素子１２０（容量素子１２０－１）の一方の電極は、トランジスタ１１０－１のソースまたはドレインの他方と接続される。容量素子１２０の他方の電極は、容量配線１１９と接続される。トランジスタ１１０－１は、画素１０３（画素１０３－１）の構成要素である。
　トランジスタ１１１は、液晶素子１７０（液晶素子１７０－２）に接続され、液晶素子１７０－２に含まれる液晶の配向を制御するトランジスタである。トランジスタ１１１は、ゲート－ソース間電圧によってドレイン電流が制御される。トランジスタ１１１は、ゲートがゲート線１１３に接続され、ソースまたはドレインの一方が信号線１１５－２に接続され、ソースまたはドレインの他方が液晶素子１７０－２の第１電極に接続される。液晶素子１７０－２の第２電極は、共通電位線１１７に接続される。容量素子１２０（容量素子１２０－２）の一方の電極は、トランジスタ１１１のソースまたはドレインの他方と接続される。容量素子１２０－２の他方の電極は、容量配線１１９と接続される。トランジスタ１１１は、画素１０３（画素１０３－２）の構成要素である。
　トランジスタ１１０－２は、液晶素子１７０－３に接続され、液晶素子１７０－３に含まれる液晶の配向を制御するトランジスタである。トランジスタ１１０－２は、ゲート－ソース間電圧によってドレイン電流が制御される。トランジスタ１１０－２は、ゲートがゲート線１１３に接続され、ソースまたはドレインの一方が信号線１１５－３に接続され、ソースまたはドレインの他方が液晶素子１７０－２の第１電極に接続される。液晶素子１７０－３の第２電極は、共通電位線１１７に接続される。容量素子１２０－３の一方の電極は、トランジスタ１１０－２のソースまたはドレインの他方と接続される。容量素子１２０－３の他方の電極は、容量配線１１９と接続される。トランジスタ１１０－２は、画素１０３（画素１０３－３）の構成要素である。
　この例では、トランジスタ１１０－１、トランジスタ１１１、およびトランジスタ１１０－２は、ゲート線１１３に接続されているが、後述するように、異なるゲート線に接続されてもよい。
　上述の構成に基づき、駆動回路１０６から送信された映像信号および駆動回路１０７から送信された走査信号（ゲート信号）がそれぞれの画素１０３に入力されることにより表示部１０１において静止画および動画が表示される。
（１－２．画素の構成）
　次に、表示装置１０の表示部１０１に設けられた画素１０３－１、画素１０３－２および画素１０３－３の各構成について、図面を用いて説明する。
　図３は、図１に示した表示装置１０における表示部１０１の領域１０１ａ上面図である。図４は、画素１０３－１のＡ１－Ａ２間、画素１０３－２のＢ１－Ｂ２間、および画素１０３－３のＣ１－Ｃ２間の断面図である。図３および図４に示すように、表示部１０１は、基板１００、トランジスタ１１０（トランジスタ１１０－１およびトランジスタ１１０－２）、トランジスタ１１１、液晶素子１７０および基板２００を含む。各構成について、以下に詳細に説明する。
（１－２－１．トランジスタの構成）
　図３および図４に示すように、トランジスタ１１０のうちトランジスタ１１０－１は、半導体層１４２、絶縁層１４３、ゲート線１１３、絶縁層１４６、絶縁層１５３、絶縁層１５４、ソース・ドレイン電極１４７、および信号線１１５－１を有する。トランジスタ１１０－２は、トランジスタ１１０－１と同様の構成を有するので、説明を省略する。
　トランジスタ１１１は、トランジスタ１１０に隣接して配置されている。トランジスタ１１１は、絶縁層１４３、ゲート線１１３、絶縁層１４６、酸化物半導体層１５２、絶縁層１５３、ゲート線１１４、絶縁層１５４、および信号線１１５－２を有する。
　図３に示すように、半導体層１４２と、酸化物半導体層１５２とは、平面視において、離隔して設けられている。半導体層１４２および酸化物半導体層１５２には、ゲート線１１３およびゲート線１１４が重畳して配置されている。
　半導体層１４２（第１半導体層ともいう）は、絶縁層１４１上に設けられる。半導体層１４２は、シリコン材料を含む。具体的には、半導体層１４２は、ポリシリコンを含む。半導体層１４２は、ポリシリコンに限定されず、アモルファスシリコン、微結晶シリコン、または単結晶のシリコンが用いられてもよい。
　絶縁層１４３は、ゲート絶縁層として機能する。絶縁層１４３には、高誘電率の材料が用いられる。絶縁層１４３には、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化アルミニウム（ＡｌＮx）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）などが用いられる（ｘ、ｙは任意の整数）。絶縁層１４３は、上記の材料の単層構造又は積層構造であってもよい。酸化物半導体層１５２と接する絶縁層１４３は、酸化シリコン膜などの酸素を含む絶縁層であることが好ましい。
　ゲート線１１３（第１ゲート線ともいう）は、絶縁層１４３上に設けられる。トランジスタ１１０において、ゲート線１１３は、半導体層１４２に重畳して配置される。ゲート線１１３には、導電材料として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。ゲート線１１３には、これらの金属の合金が用いられてもよい。ゲート線１１３には、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物が用いられてもよい。これらの膜が積層されてもよい。
　絶縁層１４６は、絶縁層１４３上に設けられる。絶縁層１４６は、ゲート線１１３と酸化物半導体層１５２との間に設けられ、ゲート絶縁層としての機能を有する。絶縁層１４６には、絶縁層１４３と同様の材料が用いられてもよい。
　酸化物半導体層１５２（第２半導体層ともいう）は、絶縁層１４６上に設けられる。そのため、トランジスタ１１１は、トランジスタ１１０とは異なる層に半導体層が設けられるということができる。酸化物半導体層１５２は、ゲート線１１３に重畳して配置される。酸化物半導体層１５２には、半導体層１４２とは異なる酸化物半導体材料を含む。具体的には、酸化物半導体層１５２は、インジウムやガリウムなどの第１３族元素を含むことができる。酸化物半導体層１５２には、異なる複数の第１３族元素を含有してもよい。酸化物半導体層１５２は、さらに、第１２族元素を含んでいてもよい。例えば、酸化物半導体層１５２には、インジウム、ガリウム、及び亜鉛を含む化合物（ＩＧＺＯ）が用いられる。
　酸化物半導体層１５２は、その他の元素を含んでもよい。酸化物半導体層１５２は、第１４族元素であるスズ、第４族元素であるチタンやジルコニウムなどを含んでもよい。
　酸化物半導体層１５２のその他の具体例として、ＩｎＯx、ＺｎＯx、ＳｎＯx、Ｉｎ－Ｇａ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｉｎ－Ｈｆ－Ｏ、Ｉｎ－Ｚｒ－Ｏ、Ｉｎ－Ｗ－Ｏ、Ｉｎ－Ｙ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ、Ｉｎ－Ｈｆ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ａｌ－Ｓｎ－Ｏ、Ｉｎ－Ｈｆ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ａｌ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｈｆ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ等の材料が用いられてもよい。酸化物半導体層１５２の結晶性は限定されず、単結晶、多結晶、微結晶、又は非晶質でもよい。
　絶縁層１５３は、絶縁層１４６上に設けられる。絶縁層１５３は、ゲート線１１４と酸化物半導体層１５２との間に設けられ、ゲート絶縁層としても機能する。絶縁層１５３は、絶縁層１４３と同様の材料が用いられてもよい。
　ゲート線１１４およびソース・ドレイン電極１４７は、半導体層１４２および絶縁層１５３上に設けられる。ゲート線１１４は、ゲート線１１３、半導体層１４２および酸化物半導体層１５２に重畳して配置される。ソース・ドレイン電極１４７は、半導体層１４２と一部において接続される。ゲート線１１４およびソース・ドレイン電極１４７には、抵抗の低い金属材料が用いられる。具体的には、ゲート線１１４およびソース・ドレイン電極１４７には、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。ゲート線１１４およびソース・ドレイン電極１４７には、これらの金属の合金が用いられてもよい。ゲート線１１４およびソース・ドレイン電極１４７には、これらの膜が積層されてもよい。
　絶縁層１５４は、絶縁層１５３上に設けられる。絶縁層１５４には、絶縁層１４３と同様の材料が用いられてもよいし、有機材料が用いられてもよい。具体的には、絶縁層１５４には、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂などの有機樹脂が用いられてもよい。
　信号線１１５－１、信号線１１５－２および信号線１１５－３は、絶縁層１５４上に設けられる。つまり、信号線１１５－１と、信号線１１５－２と、信号線１１５－３とは、同一の層上に設けられているということができる。これにより、表示部を設計する際の自由度を高めることができる。信号線１１５－１および信号線１１５－３は、ソース・ドレイン電極１４７と接続される。信号線１１５－２は、酸化物半導体層１５２と接続される。信号線１１５－１および信号線１１５－２には、ソース・ドレイン電極１４７と同様の材料が用いられてもよい。
　上記の構成おいて、トランジスタ１１０においては、半導体層１４２の上側にゲート線１１３およびゲート線１１４が重畳して配置されている。言い換えれば、ゲート線１１３は、半導体層１４２とゲート線１１４との間に配置されている。このとき、トランジスタ１１０では、ゲート線１１４は、半導体層１４２に対して直接電圧を印加しない構成を有する。本実施形態では、トランジスタ１１０は、トップゲート・トップコンタクト構造を有する。
　一方、トランジスタ１１１では、酸化物半導体層１５２は、ゲート線１１３と、ゲート線１１４との間に設けられる。ゲート線１１３は、酸化物半導体層１５２の下側からゲート電圧を印加することができ、ゲート線１１４は、酸化物半導体層１５２の上側から電圧を印加することができる。ゲート線１１３およびゲート線１１４には、同一の電位を与えることができる。本実施形態では、トランジスタ１１１は、デュアルゲート・トップコンタクト構造を有する。
　本実施形態の場合、表示部１０１において隣接する画素が有するトランジスタに用いられる半導体層がそれぞれ異なる位置に配置される。これにより、高精細の表示装置を製造する上での半導体層の設計および加工時の制約は、二つ隣の画素が有するトランジスタの半導体層の配置によって決められる（本実施形態の場合、トランジスタ１１０－１に対するトランジスタ１１０－２が相当する）。そのため、表示部においてそれぞれの画素が有するトランジスタの半導体層を加工・形成することが容易となる。したがって、さらに高精細の表示装置を製造しやすくなる。
　また、トランジスタ１１０の半導体層１４２にポリシリコンまたは単結晶シリコンを用いた場合、電界効果移動度が高い特長を有する。そのため、表示部１０１の外側に設けられた周辺部１０４の駆動回路１０６および駆動回路１０７には、トランジスタ１１０の半導体層１４２と同一の層の半導体層を有するトランジスタ（第３トランジスタともいう）を配置することが望ましい。第３トランジスタは、高い電界効果移動度を有することができる。これにより、第３トランジスタを含む駆動回路は表示装置の駆動速度を高めることができ、高速表示にも対応することができる。
（１－２－２．表示装置のその他の構成）
　次に、表示部１０１におけるその他の各構成について以下に説明する。
　基板１００には、ガラス基板又は有機樹脂基板が用いられる。有機樹脂基板としては、例えば、ポリイミドが用いられる。なお、有機樹脂基板は、ポリイミドに限定されず、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマーが用いられてもよい。基板１００および基板２００の厚さは、適宜設定することができる。例えば、有機樹脂基板の場合、厚さを数マイクロメートルから数十マイクロメートルにするができる。この場合、可撓性を有するシートディスプレイを実現することが可能となる。
　絶縁層１４１は、下地膜としての機能を有する。絶縁層１４１には、酸化シリコン、酸化窒化シリコン、窒化シリコンなどが用いられる。絶縁層１４１は、単層であっても、積層であってもよい。上記材料を用いることで、基板１００から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体層１５２への拡散を抑制することができる。
　平坦化層１６０は、絶縁層１５４上に設けられる。平坦化層１６０には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、エポキシ樹脂等の有機材料が用いられる。これらの材料は、溶液塗布法により膜を形成することが可能であり、平坦化効果が高いという特長がある。
　共通電極１７１は、平坦化層１６０上に設けられている。共通電極１７１には、透明導電材料が用いられる。この例では、酸化インジウム錫（ＩＴＯ）が用いられる。これに限定されず、酸化亜鉛（ＺｎＯ）、または酸化インジウム亜鉛（ＩＺＯ）などが用いられてもよい。図４では、共通電極１７１は、各画素に配置されているが、各画素に跨って設けられてもよい。
　共通電極１７１上に導電層１７３が設けられてもよい。導電層１７３には、ゲート線１１３およびゲート電極層１４５ｂと同様に抵抗の低い材料が用いられる。具体的には、導電層１７３には、チタン、アルミニウム、チタンの積層膜が用いられる。導電層１７３は、必ずしも設けられなくてもよい。
　絶縁層１７２は、共通電極１７１および平坦化層１６０上に設けられる。絶縁層１７２には、酸化シリコン膜又は窒化シリコン膜が用いられる。
　画素電極１７５ａおよび画素電極１７５ｂは、絶縁層１７２上に設けられる。画素電極１７５ａおよび画素電極１７５ｂには、共通電極１７１と同様に透明導電材料が用いられる。この例では、酸化インジウム錫（ＩＴＯ）が用いられる。画素電極１７５ａは、開口部を介してソース・ドレイン電極１４７と接続される。画素電極１７５ｂは、開口部を介して酸化物半導体層１５２と接続される。そのため、画素電極１７５ｂは、ソース・ドレイン電極として機能することができる。なお、図示しないが、画素電極１７５ｂは、別の電極を介してソース・ドレイン電極と接続してもよい。また、画素電極１７５ａおよび画素電極１７５ｂは、図示しないが、平面視において画素ごとに分離され、かつ櫛歯状に設けられている。
　遮光層１９２は、基板２００側に設けられる。遮光層１９２は、遮光性する機能を有する。例えば、顔料を分散した樹脂、染料を含む樹脂の他、黒色クロム膜等の無機膜、カーボンブラック、複数の無機酸化物の固溶体を含む複合酸化物等を用いることができる。
　カラーフィルタ層１９５は、遮光層１９２の開口部に設けられる。カラーフィルタ層１９５は、液晶素子１７０から透過して出射された光に対して特定の波長帯域の光を透過する機能を有する。例えば、赤色、緑色、または青色の波長帯域の光を透過させることができる。
　平坦化層１９０は、カラーフィルタ層１９５および遮光層１９２上に設けられる。平坦化層１９０には、平坦化層１６０と同様の材料が用いられる。
　画素電極１７５（画素電極１７５ａまたは画素電極１７５ｂ）と、平坦化層１９０との間には液晶層１８０が設けられる。画素電極１７５（画素電極１７５ａまたは画素電極１７５ｂ）、共通電極１７１および液晶層１８０で構成される本実施形態の液晶素子１７０は、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）液晶素子である。液晶素子はＦＦＳ液晶素子に限定されず、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）型液晶素子でもよいし、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）型液晶素子でもよい。
　基板２００は、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。
（１－３．表示装置の製造方法）
　次に、表示装置１０の製造方法について、トランジスタ１１０およびトランジスタ１１１を中心に図５乃至図１０を参照して説明する。
　まず、図５に示すように、基板１００上に設けられた絶縁層１４１上に半導体層１４２を形成する。半導体層１４２は、ＣＶＤ法、スパッタリング法、蒸着法などにより形成される。この例では、ＣＶＤ法により形成されたシリコン膜が用いられる。半導体層１４２は、熱処理またはレーザ照射により多結晶化され、ポリシリコンとなる。例えば、加熱処理に用いられる温度は、５００℃以上である。半導体層１４２は、フォトリソグラフィ法、およびドライエッチング法またはウェットエッチング法により所望の形状となるように加工される。
　次に、図６に示すように、絶縁層１４３およびゲート線１１３を形成する。
　絶縁層１４３は、上述した材料を用いてスパッタリング法、熱ＣＶＤ法、又はプラズマＣＶＤ法により形成される。この例では、絶縁層１４３には、ＣＶＤ法により形成された厚さ３０ｎｍ以上３００ｎｍ以下の酸化シリコン膜が用いられる。
　ゲート線１１３は、絶縁層１４３上に導電膜を成膜し、フォトリソグラフィ法およびドライエッチング法またはウェットエッチング法により所望の形状となるように加工する。当該導電膜は、スパッタリング法により、上述した材料を用いて、単層構造又は積層構造で形成される。ゲート線１１３の膜厚は、１００ｎｍ以上１０００ｎｍ以下とすることが好ましい。この例では、ゲート線１１３として、モリブデンとタングステンの合金膜が用いられる。
　次に、図７に示すように、絶縁層１４６および酸化物半導体層１５２を形成する。絶縁層１４６は、酸化珪素膜、窒化珪素膜またはその積層膜が用いられる。絶縁層１４６の膜厚は５０ｎｍ以上６００ｎｍ以下である。
　酸化物半導体層１５２は、絶縁層１４３上に、スパッタリング法を用いて形成され、フォトリソグラフィ法およびドライエッチング法により所望の形状となるように加工される。酸化物半導体層１５２の膜厚は、３０ｎｍ以上２００ｎｍ以下である。
　酸化物半導体層１５２に対応する酸化物半導体膜をスパッタリング法により成膜する際に、酸化物半導体ターゲットに印加する電源は、直流（ＤＣ）でも交流（ＡＣ）でもよく、酸化物半導体ターゲットの形状や組成などによって決定することができる。酸化物半導体ターゲットとしては、例えば、ＩｎＧａＺｎＯであれば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４（Ｉｎ2Ｏ3：Ｇａ2Ｏ3：ＺｎＯ＝１：１：２）などを使用することができる。また、組成比は、トランジスタの特性などの目的に応じて決定することができる。
　酸化物半導体膜を成膜する際に、酸素ガス、酸素及び希ガスの混合ガス、又は希ガスを用いてもよい。酸化物半導体膜を成膜するためのスパッタリングガスとして、この例では、酸素及び希ガスの混合ガス雰囲気で行うことが好ましく、希ガスに対する酸素ガス流量比が５％以上であることがより好ましい。酸素ガス流量比を５％以上にすることにより、酸化物半導体膜に酸素が添加されやすくなるため好ましい。
　また、酸化物半導体層１５２を形成した後に加熱処理を行ってもよい。加熱処理は、窒素、乾燥空気、又は大気の存在下で、大気圧又は低圧（真空）で行うことができる。加熱処理は、３２５℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下で行うことが望ましい。加熱時間は、例えば、１５分以上１２時間以下、好ましくは３０分以上２時間以下で行うことが望ましい。加熱処理により、酸化物半導体層１５２のダメージが生じた領域（バックチャネル領域）または酸化物半導体層１５２の内部に存在する酸素欠損に酸素を補填することができる。これにより、酸化物半導体層１５２に含まれる酸素欠損を低減することができ、結晶欠陥が少なく、結晶性が高い酸化物半導体層１５２が得られる。加熱処理により、酸化物半導体層１５２の水素濃度を低減することができる。さらに、加熱処理により、絶縁層１４３および絶縁層１４６内に含まれる欠陥準位密度が低減される。これにより、酸化物半導体層１５２を有するトランジスタ１１１の信頼性を、半導体層１４２を有するトランジスタ１１０と同様の信頼性を有するように向上させることができる。
　次に、図８に示すように、絶縁層１５３、ゲート線１１４およびソース・ドレイン電極１４７を形成する。絶縁層１５３は、絶縁層１４６と同様の材料、方法および膜厚により形成される。
　ソース・ドレイン電極１４７およびゲート線１１４は、半導体層１４２に重畳するように絶縁層１４３、絶縁層１４６および絶縁層１５３に開口部を設けた後、半導体層１４２および絶縁層１５３上に、ソース・ドレイン電極１４７およびゲート線１１４となる導電膜を形成する。当該導電膜は、上述の材料を用いてスパッタリング法により形成される。当該導電膜は、スパッタリング法に限定されず、ＣＶＤ法や印刷法により形成してもよい。ソース・ドレイン電極１４７の膜厚は、１００ｎｍ以上１０００ｎｍ以下であることが好ましい。この例では、ソース・ドレイン電極１４７としてチタン、アルミニウム、チタンがスパッタリング法により成膜され、フォトリソグラフィ法およびドライエッチング法により、所望の形状に加工される。
　次に、図９に示すように、絶縁層１５４および信号線１１５－１、信号線１１５－２、および信号線１１５－３を形成する。絶縁層１５４は、絶縁層１４３と同様の材料、方法および膜厚により形成される。
　信号線１１５－１は、ソース・ドレイン電極１４７に重畳するように絶縁層１５４に開口部を設けた後、ソース・ドレイン電極１４７および絶縁層１５４上に形成される。信号線１１５－２は、ソース・ドレイン電極１４７と同様の材料、方法および膜厚により形成され、フォトリソグラフィ法およびドライエッチング法により、所望の形状に加工される。
　次に、図１０に示すように、平坦化層１６０、共通電極１７１、導電層１７３、絶縁層１７２、画素電極１７５ａおよび画素電極１７５ｂを形成する。絶縁層１５４および絶縁層１７２は、絶縁層１４３と同様の材料、方法および膜厚により形成される。
　平坦化層１６０は、絶縁層１５４および信号線１１５－１上に上述した材料を用いて塗布法または印刷法により形成される。
　共通電極１７１は、上述した材料を用いて、スパッタリング法により形成され、フォトリソグラフィ法およびドライエッチング法により、所望の形状に加工される。共通電極１７１上には、抵抗を下げるために、導電層１７３を適宜形成してもよい。導電層１７３には、アルミニウムなどの抵抗の低い材料をスパッタリング法により形成することができる。導電層１７３は、ソース・ドレイン電極１４７および信号線１１５と重畳するようにフォトリソグラフィ法およびドライエッチング法により加工・形成される。
　画素電極１７５ａは、ソース・ドレイン電極１４７に重畳するように、絶縁層１７２、平坦化層１６０、および絶縁層１５４に開口部を設けた後、ソース・ドレイン電極１４７および絶縁層１７２上に形成される。画素電極１７５ｂは、酸化物半導体層１５２と重畳するように、絶縁層１７２、平坦化層１６０、絶縁層１５４、および絶縁層１５３に開口部を設けた後、酸化物半導体層１５２および絶縁層１７２上に形成される。画素電極１７５ａおよび画素電極１７５ｂは、共通電極１７１と同様の材料および方法により形成され、フォトリソグラフィ法およびドライエッチング法により、所望の形状に加工される。
　その他、液晶層１８０、平坦化層１９０、遮光層１９２およびカラーフィルタ層１９５は、一般的な方法により形成することができるので、説明を省略する。以上の方法により、表示装置１０を製造することができる。
　本実施形態では、トランジスタ１１０およびトランジスタ１１１はそれぞれ半導体層の形成時に加えられる温度が異なる。トランジスタ１１０の半導体層１４２は、トランジスタ１１１の酸化物半導体層１５２よりも高い温度での処理を要する。一方、トランジスタ１１１の酸化物半導体層１５２は、半導体層１４２よりも上に配置されるとともに、半導体層１４２よりも低い温度で形成されるため、トランジスタ１１１形成時の熱によってトランジスタ１１０は影響をうけない（または影響が小さい）。したがって、表示装置を製造するときのプロセス温度の制約が抑えられる。また、隣接するトランジスタの半導体層を異なる層に形成することにより、隣接するトランジスタ間の距離（例えば半導体層）を近づけた場合においても加工の制約が抑えられる。例えば、i線ステッパを適用した場合の露光限界は１．５μｍであるが、本構成は異なる層に形成するため、この制約をうけない。これにより、一般的な製造装置を用いても加工しやすい特長を有する。以上より、本実施形態を用いることにより、高精細の表示装置を製造しやすくなる。
＜第２実施形態＞
　第１実施形態において、トランジスタ１１０がシリコン材料を含む半導体層１４２を含み、トランジスタ１１１が酸化物半導体材料を含む酸化物半導体層１５２を含む例を示したが、これに限定されない。本実施形態では、第１実施形態の表示装置と半導体層に用いられる材料が異なる表示装置について説明する。
（表示部１０１Ａの構成）
　図１１は、表示部１０１Ａの断面図である。図１１は図４と同様の断面図である。図１１に示すように、表示部１０１は、基板１００、トランジスタ１１１Ａ、液晶素子１７０、遮光層１９２および基板２００に加えて、トランジスタ１１２（トランジスタ１１２－１およびトランジスタ１１２－２）、中間層１４４、絶縁層１６３、絶縁層１６４を含む。中間層１４４は、金属材料、絶縁材料に限定されず、配線基板などを含んでもよい。
　トランジスタ１１１Ａは、絶縁層１４３、ゲート線１１３、絶縁層１４６、酸化物半導体層１５２、絶縁層１５３、ゲート線１１４、絶縁層１５４、絶縁層１６３、絶縁層１６４および信号線１１５Ａ－２を有する。
　トランジスタ１１２は、絶縁層１４３、ゲート線１１３、絶縁層１４６、絶縁層１５３、ゲート線１１４、絶縁層１５４、酸化物半導体層１６２、絶縁層１６３、ゲート線１１６、絶縁層１６４および信号線１１５Ａ－１を有する。
　酸化物半導体層１６２は、絶縁層１５４上に設けられる。酸化物半導体層１６２は、酸化物半導体層１５２と同様の材料および方法により形成される。
　絶縁層１６３は、絶縁層１５４および酸化物半導体層１６２上に設けられる。絶縁層１６３は、絶縁層１４３と同様の材料および方法により形成される。
　信号線１１５Ａ－１は、トランジスタ１１２において、酸化物半導体層１６２と絶縁層１６３および絶縁層１６４に設けられた開口部において酸化物半導体層１６２と接続される。信号線１１５Ａ－２は、トランジスタ１１１において、絶縁層１５３、絶縁層１５４、絶縁層１６３および絶縁層１６４に設けられた開口部において酸化物半導体層１５２と接続される。信号線１１５Ａ－１および信号線１１５Ａ－２は、いずれも絶縁層１６４上に設けられるため、同一層上に設けられるということができる。信号線１１５Ａ－１および信号線１１５Ａ－２が同一層上に設けられることは、回路設計がしやすい特長を有する。
　上記の構成おいて、トランジスタ１１２においては、酸化物半導体層１６２の下側にゲート線１１３およびゲート線１１４が配置され、酸化物半導体層１６２の上側にゲート線１１６が設けられている。このとき、トランジスタ１１２では、ゲート線１１４およびゲート線１１６は、酸化物半導体層１６２に対して上側または下側から電圧を印加できるのに対して、ゲート線１１３は、酸化物半導体層１６２に対して直接電圧を印加しない構成を有している。すなわち、ゲート線１１４およびゲート線１１６がトランジスタ１１２のゲートとして機能する。
　一方、トランジスタ１１１Ａでは、酸化物半導体層１５２は、ゲート線１１３と、ゲート線１１４との間に設けられる。このとき、ゲート線１１３は、酸化物半導体層１５２の下側からゲート電圧を印加することができ、ゲート線１１４は、酸化物半導体層１５２の上側から電圧を印加することができる。すなわち、ゲート線１１３およびゲート線１１４がトランジスタ１１２のゲートとして機能する。
　本実施形態では、隣接するトランジスタの半導体層が異なる層に配置されるとともに、それぞれ酸化物半導体材料を含む。これにより、トランジスタ間の距離（例えば半導体層）を近づけた場合において加工の制約が抑えられる。したがって、本実施形態を用いることにより、高精細の表示装置を製造しやすくなる。共に酸化物半導体層を用いることにより、画素電極とのコンタクト部で遮光されず、開口率が向上する。
＜第３実施形態＞
　第１実施形態において、半導体層１４２と、酸化物半導体層１５２とが、平面視において離隔して設けられている例を示したが、これに限定されない。本実施形態では、第１実施形態の表示装置と半導体層の配置が異なる表示装置について説明する。
　図１２は、表示部１０１Ｂの領域１０１Ｂａ上面図である。表示部１０１Ｂおよび領域１０１Ｂａは、第１実施形態の表示部１０１、領域１０１ａにそれぞれ対応する。図１２に示すように、トランジスタ１１０Ｂ－１の半導体層１４２Ｂと、トランジスタ１１１Ｂの酸化物半導体層１５２Ｂとは、一部（この例では、領域１４２Ｂａ）において重畳して配置されてもよい。これにより、設計の自由度がさらに高まり、高精細の表示装置を提供しやすくなる。
　本実施例では、本発明の一実施形態に係るトランジスタ１１０およびトランジスタ１１１を基板上に作製し、Ｉｄ－Ｖｇ特性を評価した結果について説明する。図１３は、Ｉｄ－Ｖｇ特性を評価するために作製したトランジスタ３１０およびトランジスタ３１１の断面図である。トランジスタ３１０およびトランジスタ３１１の作製方法を以下に示す。
　まず、ガラス基板上に酸化シリコンの絶縁層３４１を形成し、その上に半導体層３４２として膜厚５０ｎｍのアモルファスシリコン膜を成膜し、６００℃で加熱処理を行い多結晶化させ、パターンニング法およびドライエッチング法を用いて加工した。
　次に、半導体層３４２上に絶縁層３４３としてプラズマＣＶＤ法により膜厚１００ｎｍの酸化シリコン膜を３５０℃で成膜した。
　次に、絶縁層３４６上にゲート線１１３に相当するゲート電極３４５として、ＤＣスパッタリング法により膜厚２００ｎｍのモリブデンおよびタングステンの合金膜（ＭｏＷ）を成膜し、パターニング法およびドライエッチング法を用いて加工した。
　次に、ゲート電極３４５上に、絶縁層３４６を形成した。絶縁層３４６として、プラズマＣＶＤ法により、膜厚１５０ｎｍの窒化シリコン膜と膜厚１００ｎｍの酸化シリコン膜の積層膜を３５０℃で成膜した。
　次に、絶縁層３４３上に、ゲート電極３４５と重畳するように、酸化物半導体層３５２を形成した。酸化物半導体層３５２として、ＡＣスパッタリング法により、膜厚７５ｎｍのＩＧＺＯ膜を４００℃で成膜し、パターニング法およびドライエッチング法を用いて加工した。
　次に、絶縁層３４６および酸化物半導体層３５２上に、絶縁層３５３としてプラズマＣＶＤ法により、膜厚２００ｎｍの酸化シリコン膜の積層膜を３５０℃で成膜した。
　次に、絶縁層３５３に開口部を形成後、ソース・ドレイン電極３４７およびゲート線１１４に相当するゲート電極３１４を形成した。ソース・ドレイン電極３４７およびゲート線１１４として、スパッタリング法により、膜厚５０ｎｍのチタン（Ｔｉ）、膜厚２００ｎｍのアルミニウム（Ａｌ）、膜厚５０ｎｍのチタン（Ｔｉ）を積層成膜し、パターニング法およびドライエッチング法により一括で加工した。
　次に、ソース・ドレイン電極３４７上に、絶縁層３５４を形成した。絶縁層３５４として、プラズマＣＶＤ法により、膜厚３００ｎｍの酸化シリコン膜を３５０℃で成膜した。
　次に、絶縁層３５４に開口部を形成後、信号線１１５に相当するソース・ドレイン電極３１５を形成した。ソース・ドレイン電極３１５として、スパッタリング法により、膜厚５０ｎｍのチタン（Ｔｉ）、膜厚２００ｎｍのアルミニウム（Ａｌ）、膜厚５０ｎｍのチタン（Ｔｉ）を積層成膜し、パターニング法およびドライエッチング法によりを一括で加工した。以上により、トランジスタ３１０およびトランジスタ３１１を作製した。
　本実施例では、作製された３２個のトランジスタ３１０および８４個のトランジスタ３１１のＩｄ－Ｖｇ特性を評価した。トランジスタ３１０のＩｄ－Ｖｇ特性の測定では、トランジスタ３１０のゲート電極３４５に印加する電圧（Ｖｇ）を－２Ｖから＋８Ｖまで０．１Ｖステップで印加した。ソース・ドレイン電極３４７およびソース・ドレイン電極３１５－１のうちソース電極に印加する電圧（Ｖｓ）を０Ｖとし、ドレイン電極に印加する電圧（Ｖｄ）を０．１Ｖ及び１０Ｖとした。トランジスタ３１０のＩｄ－Ｖｇ特性の測定は、室温で行った。トランジスタ３１１のＩｄ－Ｖｇ特性の測定では、トランジスタ３１１のゲート電極３４５に印加する電圧（Ｖｇ）を、－１５Ｖから＋１５Ｖまで０．１Ｖステップで印加した。ソース・ドレイン電極３１５－２のうちソース電極に印加する電圧（Ｖｓ）を０Ｖとし、ドレイン電極に印加する電圧（Ｖｄ）を０．１Ｖ及び１０Ｖとした。トランジスタ３１１のＩｄ－Ｖｇ特性の測定は、室温で行った。
　図１４は、３２個のトランジスタ３１０のＩｄ－Ｖｇ特性評価結果である。図１５は、８４個のトランジスタ３１１のＩｄ－Ｖｇ特性評価結果である。表１は、３２個のトランジスタ３１０のＩｄ－Ｖｇ特性評価結果として、閾値電圧（Ｖｔｈ）をまとめたものである。表２は、８４個のトランジスタ３１１のＩｄ－Ｖｇ特性評価結果として、閾値電圧（Ｖｔｈ）をまとめたものである。閾値電圧（Ｖｔｈ）とは、ＭＯＳＦＥＴにおけるドレイン電流を流すために必要なゲート電圧をいう。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　図１４および表１に示すように、トランジスタ３１０の閾値電圧（Ｖｔｈ（Ｖ））の平均値（Ａｖｅｒａｇｅ）、３σ、最大値（Ｍｉｘ）および最小値（Ｍｉｎ）は、それぞれ０．８１Ｖ、０．３７Ｖ、１．０８Ｖ、０．５１Ｖであった。
　図１５および表２に示すように、トランジスタ３１１の閾値電圧（Ｖｔｈ（Ｖ））の平均値（Ａｖｅｒａｇｅ）、３σ、最大値（Ｍｉｘ）および最小値（Ｍｉｎ）は、それぞれ０．７０Ｖ、０．２６Ｖ、０．８８Ｖ、０．５０Ｖであった。
　したがって、本実施例のトランジスタ３１０およびトランジスタ３１１の特性は、ほぼ同等の数値を示し、特性ばらつきも少なく、安定した特性を示すことが分かった。
　以上より、本発明の一実施形態のトランジスタを組み合わせ用いることにより、高精細の表示装置を提供することできる。
　本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
１０・・・表示装置，３０・・・画素回路，１００・・・基板，１０１・・・表示部，１０３・・・画素，１０４・・・周辺部，１０６・・・駆動回路，１０７・・・駆動回路，１０８・・・フレキシブルプリント基板，１０９・・・端子部，１１０・・・トランジスタ，１１１・・・トランジスタ，１１２・・・トランジスタ，１１３・・・ゲート線，１１４・・・ゲート線，１１５・・・信号線，１１６・・・ゲート線，１１７・・・共通電位線，１１９・・・容量配線，１２０・・・容量素子，１４１・・・絶縁層，１４２・・・半導体層，１４３・・・絶縁層，１４４・・・中間層，１４５・・・絶縁層，１４６・・・絶縁層，１４７・・・ソース・ドレイン電極，１４９・・・絶縁層，１５２・・・酸化物半導体層，１５３・・・絶縁層，１５４・・・絶縁層，１６０・・・平坦化層，１６２・・・酸化物半導体層，１６３・・・絶縁層，１６４・・・絶縁層，１７０・・・液晶素子，１７１・・・共通電極，１７２・・・絶縁層，１７３・・・導電層，１７５・・・画素電極，１８０・・・液晶層，１９０・・・平坦化層，１９２・・・遮光層，１９５・・・カラーフィルタ層，２００・・・基板，３１０・・・トランジスタ，３１１・・・トランジスタ，３１４・・・ゲート電極，３１５・・・ソース・ドレイン電極，３４１・・・絶縁層，３４２・・・半導体層，３４３・・・絶縁層，３４５・・・ゲート電極，３４６・・・絶縁層，３４７・・・ソース・ドレイン電極，３５２・・・酸化物半導体層，３５３・・・絶縁層，３５４・・・絶縁層

Claims (9)

  1. 　表示部と、
    　前記表示部に配置され、第１半導体層を含む第１トランジスタと、
    　前記表示部において前記第１トランジスタと隣接し、前記第１半導体層と異なる層に設けられた第２半導体層を有する第２トランジスタと、
    　前記第１トランジスタと接続された第１信号線と、
    　前記第２トランジスタと接続された第２信号線と、
    　前記第１トランジスタおよび前記第２トランジスタに重畳するゲート線と、
    　前記第１トランジスタおよび前記第２トランジスタ上に設けられた表示素子と、を含む、
    　表示装置。
  2. 　前記第１信号線と、前記第２信号線とは、同一の層に設けられる、
    　請求項１に記載の表示装置。
  3. 　前記第１半導体層と、前記第２半導体層とは一部において重畳する、
    　請求項２に記載の表示装置。
  4. 　前記ゲート線は、第１ゲート線と、前記第１ゲート線と重畳し、前記第１ゲート線と異なる層に設けられた第２ゲート線とを含み、
    　前記第１トランジスタの前記第１半導体層は、前記第１ゲート線と前記第２ゲート線との間にあり、
    　前記第１ゲート線および前記第２ゲート線の一方は、前記第２トランジスタの前記第２半導体層と、前記１ゲート線および前記第２ゲート線の他方との間にある、
    　請求項１に記載の表示装置。
  5. 　前記表示部を囲む周辺部に配置された駆動回路を有し、
    　前記駆動回路は、第３トランジスタを含み、
    　前記第３トランジスタの第３半導体層は、前記第１トランジスタの前記第１半導体層と同一の層に配置される、
    　請求項１に記載の表示装置。
  6. 　前記第１半導体層の材料と、前記第２半導体層の材料とは異なる
    　請求項１に記載の表示装置。
  7. 　前記第１半導体層は、酸化物半導体材料を含み、
    　前記第２半導体層は、シリコンを含む、
    　請求項６に記載の表示装置。
  8. 　前記第１半導体層および前記第２半導体層は、酸化物半導体材料を含む、
    　請求項１乃至５のいずれか一項に記載の表示装置。
  9. 　前記表示素子は、液晶素子である、
    　請求項８に記載の表示装置。
PCT/JP2020/011181 2019-03-29 2020-03-13 表示装置 WO2020203189A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/448,419 US20220004071A1 (en) 2019-03-29 2021-09-22 Display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-068402 2019-03-29
JP2019068402A JP7193404B2 (ja) 2019-03-29 2019-03-29 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/448,419 Continuation US20220004071A1 (en) 2019-03-29 2021-09-22 Display device

Publications (1)

Publication Number Publication Date
WO2020203189A1 true WO2020203189A1 (ja) 2020-10-08

Family

ID=72668755

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/011181 WO2020203189A1 (ja) 2019-03-29 2020-03-13 表示装置

Country Status (3)

Country Link
US (1) US20220004071A1 (ja)
JP (1) JP7193404B2 (ja)
WO (1) WO2020203189A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230169179A (ko) * 2021-04-16 2023-12-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02165125A (ja) * 1988-12-20 1990-06-26 Seiko Epson Corp 表示装置
JP2018046140A (ja) * 2016-09-14 2018-03-22 株式会社ジャパンディスプレイ 表示装置及びその製造方法
JP2018128693A (ja) * 2007-06-29 2018-08-16 株式会社半導体エネルギー研究所 表示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101048965B1 (ko) * 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
CN105390502B (zh) * 2014-08-29 2019-07-12 乐金显示有限公司 显示装置
JP6673731B2 (ja) * 2016-03-23 2020-03-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
US10861852B2 (en) * 2018-11-05 2020-12-08 Qualcomm Incorporated Three-dimensional (3D), vertically-integrated field-effect transistors (FETs) for complementary metal-oxide semiconductor (CMOS) cell circuits
KR20210013460A (ko) * 2019-07-25 2021-02-04 삼성디스플레이 주식회사 디스플레이 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02165125A (ja) * 1988-12-20 1990-06-26 Seiko Epson Corp 表示装置
JP2018128693A (ja) * 2007-06-29 2018-08-16 株式会社半導体エネルギー研究所 表示装置
JP2018046140A (ja) * 2016-09-14 2018-03-22 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Also Published As

Publication number Publication date
JP2020167326A (ja) 2020-10-08
JP7193404B2 (ja) 2022-12-20
US20220004071A1 (en) 2022-01-06

Similar Documents

Publication Publication Date Title
JP7434643B2 (ja) 半導体装置
JP6676723B2 (ja) 半導体装置
TWI478307B (zh) 顯示裝置
TWI471950B (zh) 包括電晶體的顯示裝置和其製造方法
JP4967053B2 (ja) 半導体装置、表示パネル、表示モジュール、及び電子機器
KR20100027377A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
JP2007250982A (ja) 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR102188690B1 (ko) 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
TW201813095A (zh) 半導體裝置
WO2020203189A1 (ja) 表示装置
KR20140014546A (ko) 표시 장치 및 그 제조 방법
WO2020195972A1 (ja) 表示装置および表示装置の製造方法
JP2016036030A (ja) 薄膜トランジスタ基板及び表示パネル
KR20100119361A (ko) 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20785279

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20785279

Country of ref document: EP

Kind code of ref document: A1