WO2020194932A1 - 表示装置 - Google Patents

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WO2020194932A1
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capacitor
light emitting
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thin film
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哲生 森田
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Definitions

  • the present invention relates to a display device.
  • the organic electroluminescence display device emits light from the light emitting layer in multiple gradations by passing a current corresponding to the input image signal, thereby displaying an image (Patent Document 1).
  • the current is controlled by the thin film transistor.
  • An object of the present invention is to eliminate the difference in current control due to the thin film transistor.
  • the display device includes a plurality of light emitting elements provided for each of a plurality of emission color sub-pixels constituting each of the plurality of pixels, a drive circuit for driving each of the plurality of light emitting elements, and a drive circuit for driving each of the plurality of light emitting elements.
  • the plurality of light emitting elements include a first light emitting element corresponding to one of the plurality of light emitting colors and a second light emitting element corresponding to the other one of the plurality of light emitting colors.
  • the first light emitting element has a larger light emitting region than the second light emitting element, and the drive circuit includes high-potential wiring and low-potential wiring for passing a current through the corresponding one of the plurality of light emitting elements.
  • a current switching element that switches the flow and cutoff of the current, a thin film that is connected in series with the current switching element to control the amount of the current, and a signal switching element that switches the input and cut of a video signal to the gate of the thin film.
  • a holding capacitor interposed between one of the source and drain of the thin film and the gate, an element capacitor composed of a corresponding one of the plurality of light emitting elements, and the one and the height of the source and drain.
  • the drive circuit for driving the first light emitting element includes a first element capacitor as the element capacitor and the additional capacitor, including an additional capacitor interposed between the potential wiring and the low potential wiring.
  • the drive circuit for driving the second light emitting element includes a second element capacitor as the element capacitor and a second additional capacitor as the additional capacitor.
  • the capacity of the first element capacitor is larger than the capacity of the second element capacitor, and the capacity of the first additional capacitor is smaller than the capacity of the second additional capacitor.
  • the first light emitting element has a larger capacity of the first element capacitor because the light emitting region is larger than that of the second light emitting element, but the capacity of the first addition capacitor is smaller. As a result, it is possible to eliminate the difference in current control between the first light emitting element and the second light emitting element.
  • FIG. 5 is a sectional view taken along line VV of the display device shown in FIG.
  • VI-VI line sectional view of the display device shown in FIG. It is a figure which shows the detail of a drive circuit.
  • It is a figure which shows the operation in the period 1 of FIG. It is a figure which shows the operation in the period 2 of FIG.
  • FIG. 1 is a plan view of the display device according to the embodiment. Since the display device is actually used by being bent, FIG. 1 is a developed view before the display device is bent.
  • FIG. 2 is a schematic view showing a usage state of the display device.
  • FIG. 3 is a schematic view of a cross section taken along line III-III of the display device shown in FIG.
  • the display device is, for example, an organic electroluminescence display device.
  • the display device includes a display DSP.
  • a spacer SP is arranged inside the bend to prevent the display DSP from bending too much.
  • the display DSP is flexible and is folded outside the display area DA on which the image is displayed.
  • the display DSP is equipped with an integrated circuit chip CP for driving an element for displaying an image.
  • a flexible printed circuit board FP is connected to the display DSP outside the display area DA.
  • FIG. 4 is a diagram showing a part of the display area shown in FIG.
  • a full-color one-pixel PX is formed by combining a plurality of sub-pixel SPXs (sub-pixels) whose emission colors are red R, green G, and blue B, and a full-color image is produced by the plurality of pixel PXs. Is displayed. Since the sensitivity of the human eye is lower than that of blue B, the sub-pixel SPX of blue B is the largest.
  • FIG. 5 is a sectional view taken along line VV of the display device shown in FIG. Specifically, it is sectional drawing of the sub-pixel SPX whose emission color is blue B.
  • the substrate 10 is made of polyimide. However, other resin materials may be used as long as the base material has sufficient flexibility to form a sheet display or a flexible display.
  • a barrier inorganic film 12 (undercoat layer) is laminated on the substrate 10.
  • the barrier inorganic film 12 has a three-layer laminated structure of a silicon oxide film 12a, a silicon nitride film 12b, and a silicon oxide film 12c.
  • the silicon nitride film 12b of the middle layer is a blocking film of moisture and impurities from the outside, and the silicon oxide film 12c of the uppermost layer is a silicon nitride film.
  • Each of them is provided as a block film for preventing the hydrogen atom contained in 12b from diffusing on the semiconductor layer 16 side of the thin film transistor DRT, but the structure is not particularly limited, and further lamination may be performed, or simply. It may be a layer or a two-layer laminate.
  • the functional film 14 may be formed according to the location where the thin film transistor DRT is formed.
  • the functional film 14 suppresses changes in the characteristics of the thin film transistor DRT due to intrusion of light from the back surface of the channel, or is formed of a conductive material to give a predetermined potential to give the thin film transistor DRT a back gate effect. Can be done.
  • the functional film 14 is formed in an island shape according to the location where the thin film transistor DRT is formed, and then the silicon nitride film 12b and the silicon oxide film 12c are laminated to form a barrier inorganic film.
  • the functional film 14 is formed so as to be enclosed in the film 12, but the present invention is not limited to this, and the functional film 14 may be first formed on the substrate 10 and then the barrier inorganic film 12 may be formed.
  • a thin film transistor DRT is formed on the barrier inorganic film 12. Taking a polysilicon thin film transistor as an example, only the Nch transistor is shown here, but the Pch transistor may be formed at the same time.
  • the semiconductor layer 16 of the thin film transistor DRT adopts a structure in which a low-concentration impurity region is provided between a channel region and a source / drain region.
  • a silicon oxide film is used here as the gate insulating film 18.
  • the gate electrode 20 is a part of the first wiring layer W1 formed of MoW.
  • the first wiring layer W1 has a first holding capacitance line CL1 in addition to the gate electrode 20.
  • a part of the holding capacitor Cs is formed between the first holding capacitance line CL1 and the semiconductor layer 16 (source / drain region) via the gate insulating film 18.
  • An interlayer insulating film 22 (silicon oxide film and silicon nitride film) is laminated on the gate electrode 20.
  • a second wiring layer W2 including a portion serving as a source / drain electrode 24 is formed on the interlayer insulating film 22.
  • a three-layer laminated structure of Ti, Al and Ti is adopted.
  • the first holding capacitance line CL1 (a part of the first wiring layer W1) and the second holding capacitance line CL2 (a part of the second wiring layer W2) pass through the interlayer insulating film 22, and the other holding capacitors Cs. Part is formed.
  • a passivation film 26 is formed on the interlayer insulating film 22 so as to cover the second wiring layer W2 (source / drain electrode 24).
  • a flattening organic film 28 is provided on the passivation film 26. Since the flattening organic film 28 is superior in surface flatness as compared with an inorganic insulating material formed by CVD (Chemical Vapor Deposition) or the like, a resin such as photosensitive acrylic is used.
  • the flattened organic film 28 and the passivation film 26 are removed at the pixel contact portion 30, and an indium tin oxide (ITO) film 32 is formed on the flattened organic film 28 and the passivation film 26.
  • the indium tin oxide film 32 includes a first transparent conductive film 32a and a second transparent conductive film 32b separated from each other.
  • the second wiring layer W2 whose surfaces are exposed by removing the flattening organic film 28 and the passivation film 26 is covered with the first transparent conductive film 32a.
  • a silicon nitride film 34 is provided on the flattening organic film 28 so as to cover the first transparent conductive film 32a.
  • the silicon nitride film 34 has an opening in the pixel contact portion 30, and the pixel electrode 36 is laminated so as to conduct electricity to the source / drain electrode 24 through the opening.
  • the pixel electrode 36 is formed as a reflective electrode and has a three-layer laminated structure of an indium zinc oxide film, an Ag film, and an indium zinc oxide film.
  • an indium tin oxide film may be used instead of the indium zinc oxide film.
  • the pixel electrode 36 extends laterally from the pixel contact portion 30 and reaches above the thin film transistor DRT.
  • the second transparent conductive film 32b is provided adjacent to the pixel contact portion 30 and below the pixel electrode 36 (further below the silicon nitride film 34).
  • the second transparent conductive film 32b, the silicon nitride film 34, and the pixel electrode 36 overlap each other, whereby the first addition capacitor Cad1 is formed.
  • the first addition capacitor Cad1 has a first counter electrode 46A facing the pixel electrode 36.
  • a bank rib
  • photosensitive acrylic or the like is used as in the flattened organic film 28. It is preferable that the insulating organic film 38 is opened so as to expose the surface of the pixel electrode 36 as a light emitting region, and the open end thereof has a gently tapered shape. If the open end has a steep shape, the coverage of the organic electroluminescence layer 40 formed on the open end is poor.
  • the flattening organic film 28 and the insulating organic film 38 are in contact with each other through an opening provided in the silicon nitride film 34 between them. As a result, moisture and degassing desorbed from the flattening organic film 28 can be extracted through the insulating organic film 38 through heat treatment or the like after the formation of the insulating organic film 38.
  • An organic electroluminescence layer 40 made of an organic material is laminated on the pixel electrode 36.
  • the organic electroluminescence layer 40 may be a single layer, but may have a structure in which a hole transport layer, a light emitting layer, and an electron transport layer are laminated in this order from the pixel electrode 36 side. These layers may be formed by thin film deposition.
  • a common electrode 42 is provided on the organic electroluminescence layer 40.
  • the common electrode 42 is transparent.
  • the Mg layer and the Ag layer are formed as a thin film to which the emitted light from the organic electroluminescence layer 40 is transmitted.
  • the pixel electrode 36 serves as an anode and the common electrode 42 serves as a cathode.
  • the first light emitting element LE1 is composed of a plurality of pixel electrodes 36, a common electrode 42, and an organic electroluminescence layer 40 interposed between the central portion of each of the plurality of pixel electrodes 36 and the common electrode 42.
  • the first light emitting element LE1 constitutes the first element capacitor Cel1.
  • a sealing layer 48 covering the first light emitting element LE1 is formed on the common electrode 42.
  • the sealing layer 48 has one of the functions of preventing the invasion of moisture from the outside of the previously formed organic electroluminescence layer 40, and is required to have a high gas barrier property.
  • the sealing layer 48 has a laminated structure of an organic film 50, a first inorganic film 52 sandwiching the organic film 50, and a second inorganic film 54 (for example, a silicon nitride film).
  • a resin layer 56 and a polarizing plate 58 (for example, a circular polarizing plate) are laminated on the sealing layer 48.
  • FIG. 6 is a sectional view taken along line VI-VI of the display device shown in FIG. More specifically, it is a cross-sectional view of a sub-pixel SPX whose emission colors are red R and green G.
  • the second light emitting element LE2 constitutes the second element capacitor Cel2.
  • the first light emitting element LE1 shown in FIG. 5 has a larger light emitting region than the second light emitting element LE2 shown in FIG. 6 (see FIG. 4). Specifically, the pixel electrode 36 of the first light emitting element LE1 is larger than the pixel electrode 36 of the second light emitting element LE2.
  • the pixel electrode 36 which is the one electrode 36A of the first addition capacitor Cad1 shown in FIG. 5, is larger than the pixel electrode 36, which is the one electrode 36B of the second addition capacitor Cad2 shown in FIG.
  • the second addition capacitor Cad2 has a second counter electrode 46B facing the pixel electrode 36 (one electrode 36B).
  • the first counter electrode 46A (FIG. 5) included in the first addition capacitor Cad1 is smaller than the second counter electrode 46B (FIG. 6) included in the second addition capacitor Cad2.
  • Other configurations are the same as those shown in FIG.
  • FIG. 7 is a diagram showing details of the drive circuit.
  • the plurality of light emitting elements LE includes a first light emitting element LE1 (FIG. 5) corresponding to one of the plurality of emission colors R, G, and B.
  • the plurality of light emitting elements LE includes a second light emitting element LE2 (FIG. 6) corresponding to the other one of the plurality of emission colors R, G, and B.
  • the display device has a plurality of light emitting elements LE provided in the sub-pixels SPX of the plurality of light emitting colors R, G, and B constituting each of the plurality of pixel PXs.
  • the display device has a drive circuit DRC for driving each of the plurality of light emitting elements LE.
  • the potential difference between the high-potential wiring HL and the low-potential wiring LL allows a current to flow through each of the plurality of light emitting elements LE.
  • the flow and interruption of the current is switched by the current switching element BCT.
  • a thin film transistor DRT is connected in series to the current switching element BCT to control the amount of current.
  • the input and cutoff of the video signal Vsig to the gate of the thin film transistor DRT can be switched by the signal switching element SST.
  • Holding capacitors Cs are interposed between one of the source and drain of the thin film transistor DRT and the gate.
  • Each of the plurality of light emitting elements LE constitutes an element capacitor Cel.
  • the element capacitor Cel is a capacitance attached between the anode (pixel electrode 36) and the cathode (common electrode 42) of the light emitting element LE.
  • the drive circuit DRC for driving the first light emitting element LE1 shown in FIG. 5 includes the first element capacitor Cel1 as the element capacitor Cel.
  • the drive circuit DRC for driving the second light emitting element LE2 shown in FIG. 6 includes the second element capacitor Cel2 as the element capacitor Cel.
  • Each of the plurality of pixel electrodes 36 is shared as one electrode 36A and 36B of the element capacitor Cel and the addition capacitor Cad, respectively. On the other hand, since the electrode 36A is larger than the one electrode 36B, the capacitance of the first element capacitor Cel1 is larger than the capacitance of the second element capacitor Cel2.
  • the drive circuit DRC includes an additional capacitor CAD interposed between one of the source and drain and one of the high potential wiring HL and the low potential wiring LL.
  • the drive circuit DRC for driving the first light emitting element LE1 shown in FIG. 5 includes a first additional capacitor Cad1 as an additional capacitor Cad.
  • the drive circuit DRC for driving the second light emitting element LE2 shown in FIG. 6 includes a second additional capacitor Cad2 as an additional capacitor Cad.
  • the capacitance of the first addition capacitor Cad1 is smaller than the capacitance of the second addition capacitor Cad2.
  • the total capacitance of the first element capacitor Cel1 and the capacitance of the first additional capacitor Cad1 is equal to the total capacitance of the second element capacitor Cel2 and the capacitance of the second additional capacitor Cad2.
  • the first light emitting element LE1 shown in FIG. 5 has a larger capacitance of the first element capacitor Cel1 due to the larger light emitting region than the second light emitting element LE2 shown in FIG. 1
  • the capacity of the additional capacitor Cad1 is small.
  • Signals BG, CG, IG, and SG are output from the control circuit CC to the optical control line BGL, the correction control line CGL, the initialization control line IGL, and the write control line SGL, respectively.
  • the drive circuit DRC is provided with a current switching element BCT, a correction transistor CCT, an initialization transistor IST, a signal switching element SST, and a thin film transistor DRT. At least one of these transistors may be shared between adjacent drive circuit DRCs. Retention capacitors Cs are provided between the gate and source of the thin film transistor DRT.
  • the current switching element BCT, the correction transistor CCT, the initialization transistor IST, and the signal switching element SST function as switching elements for selecting conduction or non-conduction between two nodes.
  • the thin film transistor DRT functions as a current control element that controls the current value flowing through the light emitting element LE according to the gate-source voltage.
  • the transistor used may be an N-type transistor or a P-type transistor. When a P-type transistor is used, it is advisable to appropriately match the connection of the power supply potential and the holding capacitance.
  • the anode of the light emitting element LE is connected to the high potential wiring HL of high potential (power supply voltage Vdd) via the current switching element BCT, the correction transistor CCT, and the thin film transistor DRT.
  • the cathode is connected to the low potential wiring LL having a low potential (power supply voltage Vss).
  • FIG. 8 is a diagram showing a timing chart of the control circuit CC for driving the drive circuit DRC.
  • the signals RG, BG, CG, and IG are input to the drive circuit DRC group arranged in two lines at the same time, and the two-digit numbers attached after the codes RG, BG, CG, and IG are respectively. Indicates the line number to which the signal of is input.
  • the one-digit number added after the code SG indicates the line number to which the signal is input.
  • Each section represented by the reference numerals G1 to G4 has one horizontal period, and although omitted thereafter, the same timing relationship continues until the last line. In FIG. 8, the periods 0 to 6 will be described in detail below.
  • the light emitting element LE continues the light emitting state of the previous frame until the processing in a certain frame period is started (period 0).
  • FIG. 9 is a diagram showing the operation in the period 1 of FIG. In this period, the signal BG becomes the L level, the signal CG becomes the H level, the signal RG becomes the H level, the current switching element BCT is turned off, and the correction transistor CCT is turned on. The signal RG becomes H level, and the reset transistor RST is turned on via the reset drive line RDL.
  • One reset transistor RST is provided outside the display area DA, for example, in each row. The current from the power supply voltage Vdd is cut off by the current switching element BCT, and the light emitting of the light emitting element LE is stopped.
  • the electric charge remaining on the anode side of the light emitting element LE is drawn out to the reset potential line RVL through the reset transistor RST via the reset control line RGL.
  • the source of the thin film transistor DRT is fixed at the reset potential Vrst.
  • the reset potential Vrst is set to a potential lower than the emission start voltage of the light emitting element LE with respect to the power supply voltage Vss.
  • FIG. 10 is a diagram showing the operation in the period 2 of FIG. In this period, the signal IG becomes H level and the initialization transistor IST is turned on. As a result, the gate of the thin film transistor DRT is fixed to the initialization potential Vini via the initialization potential line IVL.
  • the initialization potential Vini is set to a potential larger than the threshold value Vth of the thin film transistor DRT with respect to the reset potential Vrst. That is, by this operation, the thin film transistor DRT is turned on. However, since the current switching element BCT is off, no current flows through the thin film transistor DRT yet.
  • FIG. 11 is a diagram showing the operation in the period 3 of FIG. In this period, the signal BG becomes the H level, the signal RG becomes the L level, the current switching element BCT turns on, and the reset transistor RST turns off. Since the thin film transistor DRT is turned on by the previous operation, a current is supplied to the thin film transistor DRT from the power supply voltage Vdd through the current switching element BCT and the correction transistor CCT.
  • the source of the thin film transistor DRT is charged by the current supplied from the power supply voltage Vdd, and its potential rises.
  • the thin film transistor DRT since the gate potential of the thin film transistor DRT is the initialization potential Vini, the thin film transistor DRT is turned off when the source potential of the thin film transistor DRT becomes (Vini-Vth), and the rise of the source potential stops.
  • the threshold voltage Vth of the thin film transistor DRT varies depending on the drive circuit DRC
  • the potential of the source of the thin film transistor DRT when the increase in potential is stopped differs depending on the drive circuit DRC. That is, by this operation, a voltage corresponding to the threshold voltage Vth of the thin film transistor DRT is acquired between the source and the gate in each drive circuit DRC.
  • the operations from the source initialization (period 1) to the offset cancellation (period 3) of the thin film transistor DRT are performed in parallel for the drive circuit DRC group for two lines.
  • FIG. 12 is a diagram showing the operation during the periods 4 and 5 of FIG. In this period, the signal CG becomes L level, the signal IG becomes L level, the signal SG becomes H level, the correction transistor CCT is turned off, the initialization transistor IST is turned off, and the signal switching element SST is turned on.
  • the video signal Vsig is input to the gate of the thin film transistor DRT, and the gate potential of the thin film transistor DRT changes from the initialization potential Vini to the video signal Vsig. That is, the video signal Vsig is written to the gate of the thin film transistor DRT.
  • the source potential of the thin film transistor DRT becomes a potential (Vini-Vth) corresponding to the value of the threshold voltage Vth. Therefore, a write of the same video signal Vsig, the gate-source voltage V GS of the TFT DRT becomes to reflect the variation in the threshold voltage Vth ⁇ Vsig- (Vini-Vth) ⁇ . That is, even if there is a variation in the threshold voltage Vth between the drive circuits DRC, it is possible to perform writing corrected accordingly.
  • the first line is written, and in period 5, the second line is written.
  • the even-numbered lines are written.
  • the signal switching element SST is turned off at odd-numbered lines to enter a "waiting" state. Since the video signal line SL sharing the video signal Vsig is common to the drive circuits DRC of a plurality of lines belonging to the same column, the video signal writing operation is sequentially performed line by line.
  • FIG. 13 is a diagram showing the operation in the period 6 of FIG. In this period, the signal CG becomes H level, the signal SG becomes L level, the correction transistor CCT is turned on, and the signal switching element SST is turned off. A current is supplied from the power supply voltage Vdd to the thin film transistor DRT through the current switching element BCT and the correction transistor CCT.
  • the thin film transistor DRT causes a current corresponding to the gate-source voltage V GS set up to the previous step to flow through the light emitting element LE, and the light emitting element LE emits light with brightness corresponding to the current. Since the voltage between the anode and the cathode of the light emitting element LE at this time becomes a voltage corresponding to the current, the potential on the anode side rises, and the holding capacitor Cs holds the voltage between the gate and the source of the thin film transistor DRT. The gate potential of the thin film transistor DRT also rises due to the coupling of the holding capacitors Cs.
  • the increase in the gate potential of the thin film transistor DRT is larger than the increase in the potential on the anode side. Slightly smaller. Since this value is known, the potential of the video signal Vsig may be determined so as to obtain a desired current value at the gate-source voltage of the final thin film transistor DRT.
  • the present invention is not limited to the above-described embodiment, and various modifications are possible.
  • the configurations described in the embodiments can be replaced with substantially the same configurations, configurations that exhibit the same effects, or configurations that can achieve the same objectives.

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Abstract

駆動回路（ＤＲＣ）は、保持キャパシタ（Ｃｓ）と、素子キャパシタ（Ｃel）と、ソース及びドレインの一方と高電位配線（ＨＬ）及び低電位配線（ＬＬ）の一方の間に介在する付加キャパシタ（Ｃad）と、を含む。第１発光素子（ＬＥ１）を駆動するための駆動回路（ＤＲＣ）は、素子キャパシタ（Ｃel）としての第１素子キャパシタ（Ｃel1）と、付加キャパシタ（Ｃad）としての第１付加キャパシタ（Ｃad1）と、を含む。第２発光素子（ＬＥ２）を駆動するための駆動回路（ＤＲＣ）は、素子キャパシタ（Ｃel）としての第２素子キャパシタ（Ｃel2）と、付加キャパシタ（Ｃad）としての第２付加キャパシタ（Ｃad2）と、を含む。第１素子キャパシタ（Ｃel1）の容量は、第２素子キャパシタ（Ｃel2）の容量よりも大きい。第１付加キャパシタ（Ｃad1）の容量は、第２付加キャパシタ（Ｃad2）の容量よりも小さい。

Description

表示装置
　本発明は、表示装置に関する。
　有機エレクトロルミネセンス表示装置は、入力された画像信号に対応した電流を流すことで発光層を多階調で発光し、これにより画像を表示するようになっている（特許文献１）。電流は、薄膜トランジスタによって制御される。
特開２０１９－１６５０４号公報
　薄膜トランジスタによる電流の制御には、電位の安定が重要である。そのために画素電極を一方の電極とする容量が形成されるが、発光色によって電極の大きさが異なるため、その容量は発光色ごとに異なる。容量の違いで、薄膜トランジスタによる電流制御に差が生じる。さらに、電流が流れない状態の黒表示ができないとコントラストが悪化する。
　本発明は、薄膜トランジスタによる電流制御の差をなくすことを目的とする。
　本発明に係る表示装置は、複数の画素のそれぞれを構成する複数の発光色の副画素にそれぞれ設けられた複数の発光素子と、前記複数の発光素子のそれぞれを駆動するための駆動回路と、を有し、前記複数の発光素子は、前記複数の発光色の１つに対応する第１発光素子と、前記複数の発光色の他の１つに対応する第２発光素子と、を含み、前記第１発光素子は、前記第２発光素子よりも、発光領域が大きく、前記駆動回路は、前記複数の発光素子の対応する１つに電流を流すための高電位配線及び低電位配線と、前記電流の流れ及び遮断を切り替える電流スイッチング素子と、前記電流スイッチング素子と直列に接続されて前記電流の量を制御する薄膜トランジスタと、前記薄膜トランジスタのゲートへの映像信号の入力及び遮断を切り替える信号スイッチング素子と、前記薄膜トランジスタのソース及びドレインの一方と前記ゲートとの間に介在する保持キャパシタと、前記複数の発光素子の対応する１つからなる素子キャパシタと、前記ソース及び前記ドレインの前記一方と前記高電位配線及び前記低電位配線の一方の間に介在する付加キャパシタと、を含み、前記第１発光素子を駆動するための前記駆動回路は、前記素子キャパシタとしての第１素子キャパシタと、前記付加キャパシタとしての第１付加キャパシタと、を含み、前記第２発光素子を駆動するための前記駆動回路は、前記素子キャパシタとしての第２素子キャパシタと、前記付加キャパシタとしての第２付加キャパシタと、を含み、前記第１素子キャパシタの容量は、前記第２素子キャパシタの容量よりも大きく、前記第１付加キャパシタの容量は、前記第２付加キャパシタの容量よりも小さいことを特徴とする。
　本発明によれば、第１発光素子は、第２発光素子と比較して、発光領域が大きいことで第１素子キャパシタの容量が大きいが、第１付加キャパシタの容量が小さくなっている。これにより、第１発光素子及び第２発光素子の間で、電流制御の差をなくすことができる。
実施形態に係る表示装置の平面図である。 表示装置の使用状態を示す概略図である。 図２に示す表示装置のIII－III線断面の概略図である。 図１に示す表示領域の一部を示す図である。 図１に示す表示装置のＶ－Ｖ線断面図である。 図１に示す表示装置のVI－VI線断面図である。 駆動回路の詳細を示す図である。 駆動回路ＤＲＣを駆動するための制御回路ＣＣのタイミングチャートを示す図である。 図８の期間１での動作を示す図である。 図８の期間２での動作を示す図である。 図８の期間３での動作を示す図である。 図８の期間４，５での動作を示す図である。 図８の期間６での動作を示す図である。
　以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
　図１は、実施形態に係る表示装置の平面図である。表示装置は、実際には、折り曲げて使用するので、図１は、表示装置を折り曲げる前の展開図である。図２は、表示装置の使用状態を示す概略図である。図３は、図２に示す表示装置のIII－III線断面の概略図である。
　表示装置は、例えば、有機エレクトロルミネセンス表示装置である。表示装置は、ディスプレイＤＳＰを含む。屈曲の内側にはスペーサＳＰが配置されて、ディスプレイＤＳＰの曲がりすぎを防いでいる。ディスプレイＤＳＰは、可撓性を有し、画像が表示される表示領域ＤＡの外側で折り曲げられている。ディスプレイＤＳＰには、画像を表示するための素子を駆動するための集積回路チップＣＰが搭載されている。ディスプレイＤＳＰには、表示領域ＤＡの外側で、フレキシブルプリント基板ＦＰが接続されている。
　図４は、図１に示す表示領域の一部を示す図である。表示領域ＤＡでは、例えば、発光色が赤Ｒ、緑Ｇ及び青Ｂの複数からなる副画素ＳＰＸ（サブピクセル）を組み合わせてフルカラーの１画素ＰＸを形成し、複数の画素ＰＸによってフルカラーの画像が表示される。人の目の感度は、青Ｂに対して低いため、青Ｂの副画素ＳＰＸが最も大きくなっている。
　図５は、図１に示す表示装置のＶ－Ｖ線断面図である。詳しくは、発光色が青Ｂの副画素ＳＰＸの断面図である。基板１０は、ポリイミドからなる。ただし、シートディスプレイ又はフレキシブルディスプレイを構成するために十分な可撓性を有する基材であれば他の樹脂材料を用いてもよい。
　基板１０上に、バリア無機膜１２（アンダーコート層）が積層されている。バリア無機膜１２は、シリコン酸化膜１２ａ、シリコン窒化膜１２ｂ及びシリコン酸化膜１２ｃの三層積層構造である。最下層のシリコン酸化膜１２ａは、基板１０との密着性向上のため、中層のシリコン窒化膜１２ｂは、外部からの水分及び不純物のブロック膜として、最上層のシリコン酸化膜１２ｃは、シリコン窒化膜１２ｂ中に含有する水素原子が薄膜トランジスタＤＲＴの半導体層１６側に拡散しないようにするブロック膜として、それぞれ設けられるが、特にこの構造に限定するものではなく、さらに積層があってもよいし、単層あるいは二層積層であってもよい。
　薄膜トランジスタＤＲＴを形成する箇所に合わせて機能膜１４を形成してもよい。機能膜１４は、チャネル裏面からの光の侵入等による薄膜トランジスタＤＲＴの特性の変化を抑制したり、導電材料で形成して所定の電位を与えることで、薄膜トランジスタＤＲＴにバックゲート効果を与えたりすることができる。ここでは、シリコン酸化膜１２ａを形成した後、薄膜トランジスタＤＲＴが形成される箇所に合わせて機能膜１４を島状に形成し、その後シリコン窒化膜１２ｂ及びシリコン酸化膜１２ｃを積層することで、バリア無機膜１２に機能膜１４を封入するように形成しているが、この限りではなく、基板１０上にまず機能膜１４を形成し、その後にバリア無機膜１２を形成してもよい。
　バリア無機膜１２上に薄膜トランジスタＤＲＴが形成されている。ポリシリコン薄膜トランジスタを例に挙げて、ここではＮｃｈトランジスタのみを示しているが、Ｐｃｈトランジスタを同時に形成してもよい。薄膜トランジスタＤＲＴの半導体層１６は、チャネル領域とソース・ドレイン領域との間に、低濃度不純物領域を設けた構造を採る。ゲート絶縁膜１８としてはここではシリコン酸化膜を用いる。ゲート電極２０は、ＭｏＷから形成された第１配線層Ｗ１の一部である。第１配線層Ｗ１は、ゲート電極２０に加え、第１保持容量線ＣＬ１を有する。第１保持容量線ＣＬ１と半導体層１６（ソース・ドレイン領域）との間で、ゲート絶縁膜１８を介して、保持キャパシタＣｓの一部が形成される。
　ゲート電極２０の上に、層間絶縁膜２２（シリコン酸化膜及びシリコン窒化膜）が積層されている。層間絶縁膜２２の上に、ソース・ドレイン電極２４となる部分を含む第２配線層Ｗ２が形成されている。ここでは、Ｔｉ、Ａｌ及びＴｉの三層積層構造を採用する。層間絶縁膜２２を介して、第１保持容量線ＣＬ１（第１配線層Ｗ１の一部）と第２保持容量線ＣＬ２（第２配線層Ｗ２の一部）とで、保持キャパシタＣｓの他の一部が形成される。
　第２配線層Ｗ２（ソース・ドレイン電極２４）を覆って、層間絶縁膜２２の上にパッシベーション膜２６が形成されている。パッシベーション膜２６の上には平坦化有機膜２８が設けられている。平坦化有機膜２８は、ＣＶＤ（Chemical Vapor Deposition）等により形成される無機絶縁材料に比べ、表面の平坦性に優れることから、感光性アクリル等の樹脂が用いられる。
　平坦化有機膜２８及びパッシベーション膜２６は、画素コンタクト部３０では除去されて、その上に酸化インジウムスズ（Indium Tin Oxide：ＩＴＯ）膜３２が形成されている。酸化インジウムスズ膜３２は、相互に分離された第１透明導電膜３２ａ及び第２透明導電膜３２ｂを含む。平坦化有機膜２８及びパッシベーション膜２６の除去により表面が露出した第２配線層Ｗ２は、第１透明導電膜３２ａにて被覆される。第１透明導電膜３２ａを被覆するように、平坦化有機膜２８の上にシリコン窒化膜３４が設けられている。シリコン窒化膜３４は、画素コンタクト部３０に開口を有し、この開口を介してソース・ドレイン電極２４に導通するように画素電極３６が積層されている。画素電極３６は、反射電極として形成され、酸化インジウム亜鉛膜、Ａｇ膜、酸化インジウム亜鉛膜の三層積層構造になっている。ここで、酸化インジウム亜鉛膜に代わって酸化インジウムスズ膜を用いてもよい。画素電極３６は、画素コンタクト部３０から側方に拡がり、薄膜トランジスタＤＲＴの上方に至る。
　第２透明導電膜３２ｂは、画素コンタクト部３０に隣接して、画素電極３６の下方（さらにシリコン窒化膜３４の下方）に設けられている。第２透明導電膜３２ｂ、シリコン窒化膜３４及び画素電極３６は重なっており、これらによって第１付加キャパシタＣad1が形成される。第１付加キャパシタＣad1は、画素電極３６に対向する第１対向電極４６Ａを有する。
　平坦化有機膜２８の上であって例えば画素コンタクト部３０の上方に、バンク（リブ）と呼ばれて隣同士の画素領域の隔壁となる絶縁有機膜３８が形成されている。絶縁有機膜３８としては平坦化有機膜２８と同じく感光性アクリル等が用いられる。絶縁有機膜３８は、画素電極３６の表面を発光領域として露出するように開口され、その開口端はなだらかなテーパー形状となるのが好ましい。開口端が急峻な形状になっていると、その上に形成される有機エレクトロルミネセンス層４０のカバレッジ不良を生ずる。
　平坦化有機膜２８と絶縁有機膜３８は、両者間にあるシリコン窒化膜３４に設けた開口を通じて接触している。これにより、絶縁有機膜３８の形成後の熱処理等を通じて、平坦化有機膜２８から脱離する水分や脱ガスを、絶縁有機膜３８を通じて引き抜くことができる。
　画素電極３６の上に、有機材料からなる有機エレクトロルミネセンス層４０が積層されている。有機エレクトロルミネセンス層４０は、単層であってもよいが、画素電極３６側から順に、正孔輸送層、発光層及び電子輸送層が積層された構造であってもよい。これらの層は、蒸着によって形成してもよい。
　有機エレクトロルミネセンス層４０の上に、共通電極４２が設けられている。ここでは、トップエミッション構造としているため、共通電極４２は透明である。例えば、Ｍｇ層及びＡｇ層を、有機エレクトロルミネセンス層４０からの出射光が透過する程度の薄膜として形成する。前述の有機エレクトロルミネセンス層４０の形成順序に従うと、画素電極３６が陽極となり、共通電極４２が陰極となる。複数の画素電極３６と、共通電極４２と、複数の画素電極３６のそれぞれの中央部と共通電極４２の間に介在する有機エレクトロルミネセンス層４０とで第１発光素子ＬＥ１が構成される。第１発光素子ＬＥ１は、第１素子キャパシタＣel1を構成する。
　共通電極４２の上に、第１発光素子ＬＥ１を覆う封止層４８が形成されている。封止層４８は、先に形成した有機エレクトロルミネセンス層４０を、外部からの水分侵入を防止することを機能の一としており、高いガスバリア性が要求される。封止層４８は、有機膜５０及びこれを挟む第１無機膜５２及び第２無機膜５４（例えばシリコン窒化膜）の積層構造になっている。封止層４８には、樹脂層５６及び偏光板５８（例えば円偏光板）が積層されている。
　図６は、図１に示す表示装置のVI－VI線断面図である。詳しくは、発光色が赤Ｒ及び緑Ｇの副画素ＳＰＸの断面図である。第２発光素子ＬＥ２は、第２素子キャパシタＣel2を構成する。図５に示す第１発光素子ＬＥ１が、図６に示す第２発光素子ＬＥ２よりも、発光領域が大きい（図４参照）。具体的には、第１発光素子ＬＥ１の画素電極３６が、第２発光素子ＬＥ２の画素電極３６よりも大きい。
　図５に示す第１付加キャパシタＣad1の一方電極３６Ａである画素電極３６は、図６に示す第２付加キャパシタＣad2の一方電極３６Ｂである画素電極３６よりも大きい。第２付加キャパシタＣad2は、画素電極３６（一方電極３６Ｂ）に対向する第２対向電極４６Ｂを有する。第１付加キャパシタＣad1に含まれる第１対向電極４６Ａ（図５）は、第２付加キャパシタＣad2に含まれる第２対向電極４６Ｂ（図６）よりも小さい。その他の構成は、図５に示す内容と同じである。
　図７は、駆動回路の詳細を示す図である。複数の発光素子ＬＥは、複数の発光色Ｒ，Ｇ，Ｂの１つに対応する第１発光素子ＬＥ１（図５）を含む。複数の発光素子ＬＥは、複数の発光色Ｒ，Ｇ，Ｂの他の１つに対応する第２発光素子ＬＥ２（図６）を含む。表示装置は、複数の画素ＰＸのそれぞれを構成する複数の発光色Ｒ，Ｇ，Ｂの副画素ＳＰＸにそれぞれ設けられた複数の発光素子ＬＥを有する。表示装置は、複数の発光素子ＬＥのそれぞれを駆動するための駆動回路ＤＲＣを有する。
　高電位配線ＨＬ及び低電位配線ＬＬの電位差によって、複数の発光素子ＬＥのそれぞれに電流を流すことができる。その電流の流れ及び遮断は、電流スイッチング素子ＢＣＴによって切り替えられる。電流スイッチング素子ＢＣＴには、薄膜トランジスタＤＲＴが直列に接続されて電流の量を制御するようになっている。薄膜トランジスタＤＲＴのゲートへの映像信号Ｖsigの入力及び遮断は、信号スイッチング素子ＳＳＴによって切り替えられるようになっている。薄膜トランジスタＤＲＴのソース及びドレインの一方とゲートとの間に保持キャパシタＣｓが介在する。
　複数の発光素子ＬＥのそれぞれは素子キャパシタＣelを構成する。素子キャパシタＣelは、発光素子ＬＥの陽極（画素電極３６）及び陰極（共通電極４２）の間に付く容量である。図５に示す第１発光素子ＬＥ１を駆動するための駆動回路ＤＲＣは、素子キャパシタＣelとしての第１素子キャパシタＣel1を含む。図６に示す第２発光素子ＬＥ２を駆動するための駆動回路ＤＲＣは、素子キャパシタＣelとしての第２素子キャパシタＣel2を含む。複数の画素電極３６のそれぞれは、素子キャパシタＣel及び付加キャパシタＣadのそれぞれの一方電極３６Ａ，３６Ｂとして共用される。一方電極３６Ａが一方電極３６Ｂよりも大きいことから、第１素子キャパシタＣel1の容量は、第２素子キャパシタＣel2の容量よりも大きい。
　駆動回路ＤＲＣは、ソース及びドレインの一方と高電位配線ＨＬ及び低電位配線ＬＬの一方の間に介在する付加キャパシタＣadを含む。図５に示す第１発光素子ＬＥ１を駆動するための駆動回路ＤＲＣは、付加キャパシタＣadとしての第１付加キャパシタＣad1を含む。図６に示す第２発光素子ＬＥ２を駆動するための駆動回路ＤＲＣは、付加キャパシタＣadとしての第２付加キャパシタＣad2を含む。
　第１対向電極４６Ａが第２対向電極４６Ｂよりも小さいことから、第１付加キャパシタＣad1の容量は、第２付加キャパシタＣad2の容量よりも小さい。第１素子キャパシタＣel1の容量及び第１付加キャパシタＣad1の容量の合計容量は、第２素子キャパシタＣel2の容量及び第２付加キャパシタＣad2の容量の合計容量に等しい。
　本実施形態によれば、図５に示す第１発光素子ＬＥ１は、図６に示す第２発光素子ＬＥ２と比較して、発光領域が大きいことで第１素子キャパシタＣel1の容量が大きいが、第１付加キャパシタＣad1の容量が小さくなっている。これにより、第１発光素子ＬＥ１及び第２発光素子ＬＥ２の間で、電流制御の差をなくすことができる。
　光制御線ＢＧＬ、補正制御線ＣＧＬ、初期化制御線ＩＧＬ、書込制御線ＳＧＬには、制御回路ＣＣから、それぞれ、信号ＢＧ，ＣＧ，ＩＧ，ＳＧが出力される。駆動回路ＤＲＣには、電流スイッチング素子ＢＣＴ、補正トランジスタＣＣＴ、初期化トランジスタＩＳＴ、信号スイッチング素子ＳＳＴ、薄膜トランジスタＤＲＴが設けられる。これらのトランジスタの少なくとも１つは、隣接する駆動回路ＤＲＣ間で共有されても良い。薄膜トランジスタＤＲＴのゲート・ソース間には保持キャパシタＣｓが設けられている。
　電流スイッチング素子ＢＣＴ、補正トランジスタＣＣＴ、初期化トランジスタＩＳＴ、信号スイッチング素子ＳＳＴは、２ノード間の導通、非導通を選択するスイッチング素子として機能する。薄膜トランジスタＤＲＴは、そのゲート・ソース間電圧に応じて、発光素子ＬＥに流れる電流値を制御する電流制御素子として機能する。使用されるトランジスタは、Ｎ型トランジスタであってもよいし、Ｐ型トランジスタであってもよい。Ｐ型トランジスタを用いる場合は、適宜電源電位や保持容量の接続を適合させるとよい。
　発光素子ＬＥの陽極は、電流スイッチング素子ＢＣＴ、補正トランジスタＣＣＴ、薄膜トランジスタＤＲＴを介して、高電位（電源電圧Ｖdd）の高電位配線ＨＬに接続される。陰極は、低電位（電源電圧Ｖss）の低電位配線ＬＬに接続される。
　図８は、駆動回路ＤＲＣを駆動するための制御回路ＣＣのタイミングチャートを示す図である。本実施形態では、信号ＲＧ，ＢＧ，ＣＧ，ＩＧは、それぞれ、２行に並ぶ駆動回路ＤＲＣ群に同時に入力され、符号ＲＧ，ＢＧ，ＣＧ，ＩＧの後ろに付けた２桁の数字は、それぞれの信号が入力される行番号を示す。符号ＳＧの後ろに付けた１桁の数字は、その信号が入力される行番号を示す。符号Ｇ１～Ｇ４で示される各区間が１水平期間であり、以後省略するが最終行まで、同様のタイミング関係が継続する。図８中、期間０～６について、以下詳細に説明する。
［前フレームでの発光］
　図８において、あるフレーム期間での処理が開始されるまでの間（期間０）では、発光素子ＬＥは、前フレームの発光状態を継続している。
［薄膜トランジスタＤＲＴのソース初期化］
　図９は、図８の期間１での動作を示す図である。この期間ではまず信号ＢＧがＬレベル、信号ＣＧがＨレベル、信号ＲＧがＨレベルとなり、電流スイッチング素子ＢＣＴがオフし、補正トランジスタＣＣＴがオンする。信号ＲＧがＨレベルとなり、リセット駆動線ＲＤＬを介してリセットトランジスタＲＳＴがオンする。リセットトランジスタＲＳＴは、表示領域ＤＡの外側に、例えば各行に１つ設けられる。電源電圧Ｖddからの電流は電流スイッチング素子ＢＣＴによって遮断されて、発光素子ＬＥの発光が停止する。発光素子ＬＥの陽極側に残留していた電荷が、リセット制御線ＲＧＬを介して、リセットトランジスタＲＳＴを通じて、リセット電位線ＲＶＬに引き抜かれる。これにより、薄膜トランジスタＤＲＴのソースがリセット電位Ｖrstに固定される。リセット電位Ｖrstは、電源電圧Ｖssに対して、発光素子ＬＥの発光開始電圧よりも低い電位に設定されている。
［薄膜トランジスタＤＲＴのゲート初期化］
　図１０は、図８の期間２での動作を示す図である。この期間では、信号ＩＧがＨレベルとなり、初期化トランジスタＩＳＴがオンする。これにより、初期化電位線ＩＶＬを介して薄膜トランジスタＤＲＴのゲートが初期化電位Ｖiniに固定される。初期化電位Ｖiniは、リセット電位Ｖrstに対して薄膜トランジスタＤＲＴのしきい値Ｖthよりも大きい電位に設定されている。つまり、この操作によって、薄膜トランジスタＤＲＴはオン状態となる。ただし、電流スイッチング素子ＢＣＴがオフしているので、薄膜トランジスタＤＲＴにはまだ電流は流れない。
［オフセットキャンセル］
　図１１は、図８の期間３での動作を示す図である。この期間では、信号ＢＧがＨレベル、信号ＲＧがＬレベルとなり、電流スイッチング素子ＢＣＴがオンし、リセットトランジスタＲＳＴがオフする。薄膜トランジスタＤＲＴは前動作によってオン状態であるから、電流スイッチング素子ＢＣＴ、補正トランジスタＣＣＴを通じて電源電圧Ｖddから薄膜トランジスタＤＲＴに電流が供給される。
　この段階では、発光素子ＬＥの陽極・陰極間の電圧は発光開始電圧を上回っていないので、電流が流れない。従って、電源電圧Ｖddから供給された電流によって、薄膜トランジスタＤＲＴのソースが充電され、その電位が上昇する。このとき、薄膜トランジスタＤＲＴのゲート電位は初期化電位Ｖiniとなっているので、薄膜トランジスタＤＲＴのソース電位が（Ｖini－Ｖth）となった段階で薄膜トランジスタＤＲＴがオフし、ソース電位の上昇が停止する。
　薄膜トランジスタＤＲＴのしきい値電圧Ｖthは、駆動回路ＤＲＣによってばらつきがあるため、電位の上昇が停止したときの薄膜トランジスタＤＲＴのソースの電位は駆動回路ＤＲＣによって異なる。つまり、本動作によって、各駆動回路ＤＲＣで薄膜トランジスタＤＲＴのしきい値電圧Ｖthに相当する電圧が、ソース・ゲート間に取得される。
　このとき、発光素子ＬＥの陽極・陰極間には、｛（Ｖini－Ｖth）－Ｖss｝の電圧Ｖleが印加されているが、この電圧は依然発光開始電圧を上回っていないので、発光素子ＬＥには電流が流れない。
　なお、図８のタイミングチャートによると、薄膜トランジスタＤＲＴのソース初期化（期間１）からオフセットキャンセル（期間３）までの動作は、２行分の駆動回路ＤＲＣ群に対して並行して実施されているが、この限りではない。１行ごとに順次実施されても良いし、３行以上を並行して実施しても良い。
［映像信号書込み］
　図１２は、図８の期間４，５での動作を示す図である。この期間では、信号ＣＧがＬレベル、信号ＩＧがＬレベル、信号ＳＧがＨレベルとなり、補正トランジスタＣＣＴがオフし、初期化トランジスタＩＳＴがオフし、信号スイッチング素子ＳＳＴがオンする。これにより、映像信号Ｖsigが薄膜トランジスタＤＲＴのゲートに入力され、薄膜トランジスタＤＲＴのゲート電位は初期化電位Ｖiniから映像信号Ｖsigに変化する。つまり、映像信号Ｖsigが薄膜トランジスタＤＲＴのゲートに書き込まれる。
　このとき、先のオフセットキャンセル（期間３）を通じて、薄膜トランジスタＤＲＴのソース電位は、しきい値電圧Ｖthの値に応じた電位（Ｖini－Ｖth）となっている。そのため、同じ映像信号Ｖsigを書き込んでも、薄膜トランジスタＤＲＴのゲート・ソース間電圧ＶGSは、しきい値電圧Ｖthのばらつきを反映して｛Ｖsig－（Ｖini－Ｖth）｝となる。つまり、駆動回路ＤＲＣ間のしきい値電圧Ｖthにばらつきがあっても、それに対応して補正した書き込みが可能になる。
　期間４では１行目の書き込みを行い、期間５では２行目の書き込みを行う。同様に、奇数行の書込みが終わった後に偶数行の書込みを行う。偶数行の書込み中は、奇数行では信号スイッチング素子ＳＳＴがオフして「待ち」状態になる。映像信号Ｖsigを共有する映像信号線ＳＬは、同列に属する複数行の駆動回路ＤＲＣで共通であるから、映像信号書込み動作は、１行ごとに順次実施される。
［発光］
　図１３は、図８の期間６での動作を示す図である。この期間では、信号ＣＧがＨレベル、信号ＳＧがＬレベルとなり、補正トランジスタＣＣＴがオンし、信号スイッチング素子ＳＳＴがオフする。電流スイッチング素子ＢＣＴ、補正トランジスタＣＣＴを通じて電源電圧Ｖddから薄膜トランジスタＤＲＴに電流が供給される。
　薄膜トランジスタＤＲＴは、前段階までで設定されたゲート・ソース間電圧ＶGSに応じた電流を発光素子ＬＥに流し、発光素子ＬＥがその電流に応じた輝度で発光する。このときの発光素子ＬＥの陽極・陰極間電圧は、その電流に応じた電圧となるため、陽極側の電位が上昇し、保持キャパシタＣｓによって薄膜トランジスタＤＲＴのゲート・ソース間電圧が保持される。保持キャパシタＣｓのカップリングによって薄膜トランジスタＤＲＴのゲート電位も上昇する。
　実際には、薄膜トランジスタＤＲＴのゲートに対しては、保持キャパシタＣｓのみならず付加キャパシタＣadや、その他の寄生容量が付いているため、陽極側の電位上昇よりも、薄膜トランジスタＤＲＴのゲート電位の上昇はわずかに小さくなる。この値は既知であるから、最終的な薄膜トランジスタＤＲＴのゲート・ソース間電圧において所望の電流値となるように、映像信号Ｖsigの電位を決定すれば良い。
　以上により、一連の動作が完了する。当該動作を１行目から最終行まで完了すると、１フレーム期間内での１画面の表示となる。以後、当該動作を繰り返して映像の表示が行われる。
　本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。

 

Claims (5)

  1. 　複数の画素のそれぞれを構成する複数の発光色の副画素にそれぞれ設けられた複数の発光素子と、
    　前記複数の発光素子のそれぞれを駆動するための駆動回路と、
    　を有し、
    　前記複数の発光素子は、前記複数の発光色の１つに対応する第１発光素子と、前記複数の発光色の他の１つに対応する第２発光素子と、を含み、
    　前記第１発光素子は、前記第２発光素子よりも、発光領域が大きく、
    　前記駆動回路は、
    　前記複数の発光素子の対応する１つに電流を流すための高電位配線及び低電位配線と、
    　前記電流の流れ及び遮断を切り替える電流スイッチング素子と、
    　前記電流スイッチング素子と直列に接続されて前記電流の量を制御する薄膜トランジスタと、
    　前記薄膜トランジスタのゲートへの映像信号の入力及び遮断を切り替える信号スイッチング素子と、
    　前記薄膜トランジスタのソース及びドレインの一方と前記ゲートとの間に介在する保持キャパシタと、
    　前記複数の発光素子の対応する１つからなる素子キャパシタと、
    　前記ソース及び前記ドレインの前記一方と前記高電位配線及び前記低電位配線の一方の間に介在する付加キャパシタと、
    　を含み、
    　前記第１発光素子を駆動するための前記駆動回路は、前記素子キャパシタとしての第１素子キャパシタと、前記付加キャパシタとしての第１付加キャパシタと、を含み、
    　前記第２発光素子を駆動するための前記駆動回路は、前記素子キャパシタとしての第２素子キャパシタと、前記付加キャパシタとしての第２付加キャパシタと、を含み、
    　前記第１素子キャパシタの容量は、前記第２素子キャパシタの容量よりも大きく、
    　前記第１付加キャパシタの容量は、前記第２付加キャパシタの容量よりも小さいことを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　前記第１素子キャパシタの前記容量及び前記第１付加キャパシタの前記容量の合計容量は、前記第２素子キャパシタの前記容量及び前記第２付加キャパシタの前記容量の合計容量に等しいことを特徴とする表示装置。
  3. 　請求項１に記載された表示装置において、
    　前記複数の発光素子は、複数の画素電極を含み、
    　前記複数の画素電極のそれぞれは、前記素子キャパシタ及び前記付加キャパシタのそれぞれの一方電極として共用され、
    　前記付加キャパシタは、前記一方電極に対向する対向電極を有することを特徴とする表示装置。
  4. 　請求項３に記載された表示装置において、
    　前記第１付加キャパシタに含まれる前記一方電極は、前記第２付加キャパシタに含まれる前記一方電極よりも大きいことを特徴とする表示装置。
  5. 　請求項３に記載された表示装置において、
    　前記第１付加キャパシタに含まれる前記対向電極は、前記第２付加キャパシタに含まれる前記対向電極よりも小さいことを特徴とする表示装置。

     
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