WO2020192656A1 - 上电时序控制单元、上电时序控制方法及显示装置 - Google Patents

上电时序控制单元、上电时序控制方法及显示装置 Download PDF

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WO2020192656A1
WO2020192656A1 PCT/CN2020/080907 CN2020080907W WO2020192656A1 WO 2020192656 A1 WO2020192656 A1 WO 2020192656A1 CN 2020080907 W CN2020080907 W CN 2020080907W WO 2020192656 A1 WO2020192656 A1 WO 2020192656A1
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WO
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terminal
control
voltage
power
voltage input
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PCT/CN2020/080907
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English (en)
French (fr)
Inventor
蒋伟信
孙继刚
Original Assignee
京东方科技集团股份有限公司
鄂尔多斯市源盛光电有限责任公司
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters

Definitions

  • the present disclosure relates to the field of display technology, and in particular to a power-on sequence control unit, a power-on sequence control method, and a display device.
  • abnormal power-on occurs when the display device is turned on, and the illegal power-on sequence will generate a large current phenomenon, resulting in high heat, which will cause the display device to appear ACF (Anisotropy Conducting Film, anisotropic conductive film) delamination , Burn the backlight, causing a black screen.
  • ACF Anaisotropy Conducting Film, anisotropic conductive film
  • Some embodiments of the present disclosure provide a power-on sequence control unit, including N power-on sequence control circuits; N is a positive integer; the nth power-on sequence control circuit includes a 2n-1th control circuit and a 2nth control circuit; n Is a positive integer less than or equal to N;
  • the 2n-1 control circuit is configured to control the communication between the n control terminal and the n reference voltage terminal under the control of the 2n-1 voltage input from the 2n-1 voltage input terminal;
  • the 2nth control circuit is used to control the conduction of the 2nth voltage terminal when the nth control terminal is connected to the nth reference voltage terminal under the control of the 2nth voltage input from the 2nth voltage input terminal.
  • N is greater than 1; the nth voltage output terminal is connected to the 2n+1th voltage input terminal.
  • N is greater than 1
  • the first voltage input terminal is used to provide the operating voltage for the logic integrated circuit
  • the second voltage input terminal is used to provide the main positive gamma voltage
  • the fourth voltage input terminal is used to provide a negative gamma main voltage.
  • N is equal to 1
  • the first voltage input terminal is used to provide a working voltage for the logic integrated circuit
  • the second voltage input terminal is used to provide a positive gamma main voltage
  • N is equal to 1
  • the first voltage input terminal is used to provide a positive gamma main voltage
  • the second voltage input terminal is used to provide a negative gamma main voltage
  • the first reference voltage terminal and the second reference voltage terminal are both ground terminals.
  • the first reference voltage terminal is a ground terminal.
  • the 2n-1th control circuit includes a 2n-1th control transistor, a 4n-3th resistor, and a 4n-2th resistor;
  • the control electrode of the 2n-1th control transistor is connected to the 2n-1th voltage input terminal through the 4n-3th resistor, and the first electrode of the 2n-1th control transistor is connected to the nth control terminal. Connected, the second electrode of the 2n-1th control transistor is connected to the nth reference voltage terminal;
  • the first end of the 4n-2th resistor is connected to the control electrode of the 2n-1th control transistor, and the second end of the 4n-2th resistor is connected to the nth reference voltage terminal.
  • the 2n-1th voltage is greater than the nth reference voltage input from the nth reference voltage terminal, and the 2n-1th control transistor is an n-type transistor.
  • the 2n-1th voltage is less than or equal to the nth reference voltage input from the nth reference voltage terminal, and the 2n-1th control transistor is a p-type transistor.
  • the 2n-1th control circuit further includes a 4n-1th resistor
  • the first pole of the 2n-1th control transistor is connected to the nth control terminal through the 4n-1th resistor.
  • the 2nth control circuit includes a 2nth control transistor and a 4nth resistor
  • the control electrode of the 2n control transistor is connected to the n control terminal, the first electrode of the 2n control transistor is connected to the 2n voltage input terminal, and the second electrode of the 2n control transistor is connected to the The nth voltage output terminal is connected;
  • the first terminal of the 4nth resistor is connected to the 2nth voltage input terminal, and the second terminal of the 4nth resistor is connected to the nth control terminal.
  • the 2nth voltage is less than the nth reference voltage input from the nth reference voltage terminal, and the 2nth control transistor is an n-type transistor.
  • the 2nth voltage is greater than or equal to the nth reference voltage input from the nth reference voltage terminal, and the 2nth control transistor is a p-type transistor.
  • Some embodiments of the present disclosure also provide a power-on sequence control method, which is applied to the above-mentioned power-on sequence control unit, and the power-on sequence control method includes:
  • the 2n-1 control circuit controls the connection between the n control terminal and the n reference voltage terminal under the control of the 2n-1 voltage input from the 2n-1 voltage input terminal;
  • the 2n-th control circuit is controlled by the 2n-th voltage input from the 2n-th voltage input terminal and controls to turn on the 2n-th voltage input when the n-th control terminal is connected to the n-th reference voltage terminal.
  • N is a positive integer
  • n is a positive integer less than or equal to N.
  • Some embodiments of the present disclosure also provide a display device including the power-on sequence control unit described above.
  • FIG. 1 is a structural diagram of a power-on sequence control unit according to some embodiments of the present disclosure
  • FIG. 2 is a structural diagram of a power-on sequence control unit according to some embodiments of the present disclosure
  • FIG. 3 is a circuit diagram of some specific embodiments of the power-on sequence control unit of the present disclosure.
  • FIG. 4 is a circuit diagram of some specific embodiments of the power-on sequence control unit of the present disclosure.
  • FIG. 5 is a circuit diagram of some specific embodiments of the power-on sequence control unit of the present disclosure.
  • VDDI is first powered on (VDDI is the working voltage provided by the logic integrated circuit), then AVDD is powered on (AVDD is the main positive gamma voltage), and then AVEE is powered on (AVEE is Negative gamma main voltage) to ensure that the analog circuit behind the shift register can work normally, so that IC (Integrated Circuit, integrated circuit) will not have abnormal current caused by disordered power-on sequence.
  • some embodiments of the present disclosure provide a power-on sequence control unit, a power-on sequence control method, and a display device.
  • the transistors used in all the embodiments of the present disclosure may be triodes, thin film transistors or field effect transistors or other devices with the same characteristics.
  • one of the poles is called the first pole and the other pole is called the second pole.
  • the control electrode when the transistor is a triode, can be a base, the first electrode can be a collector, and the second electrode can be an emitter; or, the control electrode can be a base.
  • the first electrode may be an emitter electrode, and the second electrode may be a collector electrode.
  • the control electrode when the transistor is a thin film transistor or a field effect transistor, the control electrode may be a gate, the first electrode may be a drain, and the second electrode may be a source; or The control electrode may be a gate, the first electrode may be a source, and the second electrode may be a drain.
  • Some embodiments of the present disclosure provide a power-on sequence control unit, including N power-on sequence control circuits; N is a positive integer; the nth power-on sequence control circuit includes a 2n-1th control circuit and a 2nth control circuit; n Is a positive integer less than or equal to N;
  • the 2n-1 control circuit is configured to control the communication between the n control terminal and the n reference voltage terminal under the control of the 2n-1 voltage input from the 2n-1 voltage input terminal;
  • the 2nth control circuit is used to control the conduction of the 2nth voltage terminal when the nth control terminal is connected to the nth reference voltage terminal under the control of the 2nth voltage input from the 2nth voltage input terminal.
  • the 2n-1 control circuit controls the nth reference voltage terminal and the nth control terminal.
  • the 2n-1 control circuit controls the connection between the nth reference voltage terminal and the nth control terminal, if the 2n voltage input terminal inputs the 2n voltage, the 2n control circuit is under the control of the 2n voltage , Controlling the connection between the 2nth voltage input terminal and the nth voltage output terminal to output the 2nth voltage through the nth voltage output terminal, so that the power-on sequence can be controlled.
  • N can be equal to 1, 2, or any integer greater than 2.
  • the power-on sequence control unit includes a first power-on sequence control circuit 11;
  • the first power-on sequence control circuit 11 includes a first control circuit 111 and a second control circuit 112;
  • the first control circuit 111 is respectively connected to the first voltage input terminal, the first control terminal and the first reference voltage terminal, and is used to control the first control terminal under the control of the first voltage V1 input from the first voltage input terminal.
  • Ctrl1 is connected with the first reference voltage terminal; the first reference voltage terminal is used to input the first reference voltage V01;
  • the second control circuit 112 is respectively connected to the second voltage input terminal, the first control terminal Ctrl1 and the first voltage output terminal VO1, and is used to control the second voltage V2 input from the second voltage input terminal under the control of When the first control terminal Ctrl1 is connected to the first reference voltage terminal, the connection between the second voltage input terminal and the first voltage output terminal VO1 is controlled.
  • the first reference voltage terminal may be a ground terminal or a low voltage terminal, but is not limited to this.
  • the first power-on sequence control circuit 11 may include a first control circuit 111 and a second control circuit 112. After the first voltage V1 is input to the terminal, the first control circuit 111 controls the communication between the first reference voltage terminal and the first control terminal Ctrl1 to control the first control terminal Ctrl1 to access the first reference voltage V01; After the circuit 111 controls the communication between the first reference voltage terminal and the first control terminal Ctrl1, if the second voltage input terminal inputs the second voltage V2, the second control circuit 112 controls the conduction under the control of the second voltage V2 The connection between the second voltage input terminal and the first voltage output terminal VO1 is to output the second voltage V2 through the first voltage output terminal VO1.
  • the power-on sequence is as follows: firstly, power on the first voltage V1, and then power on the second voltage V2.
  • the n-th voltage output terminal is connected to the 2n+1-th voltage input terminal, that is, the n-th voltage output terminal provides the input voltage for the adjacent next power-on sequence control circuit .
  • the first voltage output terminal when N is equal to 2, is connected to the third voltage input terminal, that is, the first voltage output terminal provides a third voltage for the third voltage input terminal.
  • the power-on sequence control unit includes a first power-on sequence control circuit 11 and a second power-on sequence control circuit 12;
  • the first power-on sequence control circuit 11 includes a first control circuit 111 and a second control circuit 112;
  • the first control circuit 111 is respectively connected to the first voltage input terminal, the first control terminal and the first reference voltage terminal, and is used to control the first control terminal under the control of the first voltage V1 input from the first voltage input terminal.
  • Ctrl1 is connected with the first reference voltage terminal; the first reference voltage terminal is used to input the first reference voltage V01;
  • the second control circuit 112 is respectively connected to the second voltage input terminal, the first control terminal Ctrl1 and the first voltage output terminal VO1, and is used to control the second voltage V2 input from the second voltage input terminal under the control of When the first control terminal Ctrl1 is connected to the first reference voltage terminal, controlling to turn on the connection between the second voltage input terminal and the first voltage output terminal VO1;
  • the first voltage output terminal VO1 is connected to the third voltage input terminal
  • the second power-on sequence control circuit 12 includes a third control circuit 121 and a fourth control circuit 122;
  • the third control circuit 121 is respectively connected to the third voltage input terminal, the second control terminal Ctrl2 and the second reference voltage terminal, and is used to control the second control under the control of the third voltage V3 input from the third voltage input terminal.
  • the terminal Ctrl2 is connected with the second reference voltage terminal; the second reference voltage terminal is used to input the second reference voltage V02;
  • the fourth control circuit 122 is respectively connected to the fourth voltage input terminal, the second control terminal Ctrl2 and the second voltage output terminal VO2, and is used to control the fourth voltage V4 input from the fourth voltage input terminal under the control of When the second control terminal Ctrl2 is connected to the second reference voltage terminal, the connection between the fourth voltage input terminal and the second voltage output terminal VO2 is controlled.
  • the third voltage V3 input from the third voltage input terminal is the second voltage V2 output from the first voltage output terminal VO1.
  • the first reference voltage terminal and the second reference voltage terminal may be ground terminals or low voltage terminals, but not limited to this.
  • the second voltage input terminal when the power-on sequence control unit is working, after the first voltage V1 is input at the first voltage input terminal, the second voltage input terminal can input the second voltage V2 to the first voltage output. Terminal VO1, after the second voltage V2 is input to the third voltage input terminal, the fourth voltage input terminal can input the fourth voltage V4 to the second voltage output terminal VO2, that is, the power-on sequence can only be as follows: first voltage V1 is powered on, then the second voltage V2 is powered on, and then the fourth voltage V4 is powered on.
  • N may be greater than 1, the first voltage input terminal is used to provide the working voltage VDDI for the logic integrated circuit, the second voltage input terminal is used to provide the main positive gamma voltage AVDD, and the third voltage input terminal is connected to the first voltage input terminal. A voltage output terminal is connected, and the fourth voltage input terminal is used to provide the negative gamma main voltage AVEE; or,
  • N may be equal to 1, the first voltage input terminal is used to provide the working voltage VDDI for the logic integrated circuit, and the second voltage input terminal is used to provide the positive gamma main voltage AVDD; or,
  • N may be equal to 1
  • the first voltage input terminal is used to provide a positive gamma main voltage AVDD
  • the second voltage input terminal is used to provide a negative gamma main voltage AVEE.
  • VDDI can be between 3.3V and 5V (including endpoint values)
  • AVDD can be between 5V and 16V (including endpoint values)
  • AVEE can be between -16V and -5V (including endpoint values). ), but not limited to this.
  • the reasonable power-on sequence is: first power-on VDDI, then power-on AVDD, and then power-on AVEE, so as to ensure that the IC (Integrated Circuit, integrated circuit) will not have abnormal current during operation and avoid bad black screens. .
  • the 2n-1th control circuit may include a 2n-1th control transistor, a 4n-3th resistor, and a 4n-2th resistor;
  • the control electrode of the 2n-1th control transistor is connected to the 2n-1th voltage input terminal through the 4n-3th resistor, and the first electrode of the 2n-1th control transistor is connected to the nth control terminal. Connected, the second electrode of the 2n-1th control transistor is connected to the nth reference voltage terminal;
  • the first end of the 4n-2th resistor is connected to the control electrode of the 2n-1th control transistor, and the second end of the 4n-2th resistor is connected to the nth reference voltage terminal.
  • the 2n-1th voltage is greater than the nth reference voltage input from the nth reference voltage terminal, and the 2n-1th control transistor is an n-type transistor; or,
  • the 2n-1th voltage is less than or equal to the nth reference voltage input from the nth reference voltage terminal, and the 2n-1th control transistor is a p-type transistor.
  • the 2n-1th control circuit may further include a 4n-1th resistor
  • the first pole of the 2n-1th control transistor is connected to the nth control terminal through the 4n-1th resistor.
  • the 2nth control circuit may include a 2nth control transistor and a 4nth resistor;
  • the control electrode of the 2n control transistor is connected to the n control terminal, the first electrode of the 2n control transistor is connected to the 2n voltage input terminal, and the second electrode of the 2n control transistor is connected to the The nth voltage output terminal is connected;
  • the first terminal of the 4nth resistor is connected to the 2nth voltage input terminal, and the second terminal of the 4nth resistor is connected to the nth control terminal.
  • the 2nth voltage is less than the nth reference voltage input from the nth reference voltage terminal, and the 2nth control transistor is an n-type transistor; or,
  • the 2nth voltage is greater than or equal to the nth reference voltage input from the nth reference voltage terminal, and the 2nth control transistor is a p-type transistor.
  • the power-on sequence control unit includes a first power-on sequence control circuit 11;
  • the first power-on sequence control circuit 11 includes a first control circuit 111 and a second control circuit 112;
  • the first control circuit 111 includes a first control transistor Q1, a first resistor R1, a second resistor R2, and a third resistor R3;
  • the base of the first control transistor Q1 is connected to the first voltage input terminal through the first resistor R1, and the collector of the first control transistor Q1 is connected to the first control transistor through the third resistor R3.
  • the terminal Ctrl1 is connected, and the emitter of the first control transistor Q1 is connected to the ground terminal GND;
  • the first end of the second resistor R2 is connected to the base of the first control transistor Q1, and the second end of the second resistor R2 is connected to the ground GND;
  • the second control circuit 112 includes a second control transistor Q2 and a fourth resistor R4;
  • the gate of the second control transistor Q2 is connected to the first control terminal Ctrl1, the source of the second control transistor Q2 is connected to the second voltage input terminal, and the drain of the second control transistor Q2 is connected to the first control terminal Ctrl1.
  • a voltage output terminal VO1 is connected;
  • a first end of the fourth resistor R4 is connected to the second voltage input end, and a second end of the fourth resistor R4 is connected to the first control terminal Ctrl1;
  • the first voltage input terminal is used to provide a working voltage VDDI for the logic integrated circuit, and the second voltage input terminal is used to provide a positive gamma main voltage AVDD.
  • the first reference voltage terminal is the ground terminal, but it is not limited to this.
  • the first control transistor Q1 is an NPN transistor
  • the second control transistor Q2 is a PMOS transistor (P-type metal-oxide-semiconductor transistor), but not Is limited.
  • the power-on sequence control unit includes a first power-on sequence control circuit 11;
  • the first power-on sequence control circuit 11 includes a first control circuit 111 and a second control circuit 112;
  • the first control circuit 111 includes a first control transistor Q1, a first resistor R1, a second resistor R2, and a third resistor R3;
  • the base of the first control transistor Q1 is connected to the first voltage input terminal through the first resistor R1, and the collector of the first control transistor Q1 is connected to the first control transistor through the third resistor R3.
  • the terminal Ctrl1 is connected, and the emitter of the first control transistor Q1 is connected to the ground terminal GND;
  • the first end of the second resistor R2 is connected to the base of the first control transistor Q1, and the second end of the second resistor R2 is connected to the ground GND;
  • the second control circuit 112 includes a second control transistor Q2 and a fourth resistor R4;
  • the gate of the second control transistor Q2 is connected to the first control terminal Ctrl1, the source of the second control transistor Q2 is connected to the second voltage input terminal, and the drain of the second control transistor Q2 is connected to the first control terminal Ctrl1.
  • a voltage output terminal VO1 is connected;
  • a first end of the fourth resistor R4 is connected to the second voltage input end, and a second end of the fourth resistor R4 is connected to the first control terminal Ctrl1;
  • the first voltage input terminal is used to provide a positive gamma main voltage AVDD, and the second voltage input terminal is used to provide a negative gamma main voltage AVEE.
  • the first reference voltage terminal is the ground terminal, but it is not limited to this.
  • the first control transistor Q1 is an NPN transistor
  • the second control transistor Q2 is an NMOS transistor (N-type metal-oxide-semiconductor transistor), but not Is limited.
  • the power-on sequence control unit includes a first power-on sequence control circuit and a second power-on sequence control circuit;
  • the first power-on sequence control circuit includes a first control circuit 111 and a second control circuit 112;
  • the first control circuit 111 includes a first control transistor Q1, a first resistor R1, a second resistor R2, and a third resistor R3;
  • the base of the first control transistor Q1 is connected to the first voltage input terminal through the first resistor R1, and the collector of the first control transistor Q1 is connected to the first control transistor through the third resistor R3.
  • the terminal Ctrl1 is connected, and the emitter of the first control transistor Q1 is connected to the ground terminal GND;
  • the first end of the second resistor R2 is connected to the base of the first control transistor Q1, and the second end of the second resistor R2 is connected to the ground GND;
  • the second control circuit 112 includes a second control transistor Q2 and a fourth resistor R4;
  • the gate of the second control transistor Q2 is connected to the first control terminal Ctrl1, the source of the second control transistor Q2 is connected to the second voltage input terminal, and the drain of the second control transistor Q2 is connected to the first control terminal Ctrl1.
  • a voltage output terminal VO1 is connected;
  • a first end of the fourth resistor R4 is connected to the second voltage input end, and a second end of the fourth resistor R4 is connected to the first control terminal Ctrl1;
  • the first voltage input terminal is used to provide the working voltage VDDI for the logic integrated circuit, and the second voltage input terminal is used to provide the positive gamma main voltage AVDD;
  • the second power-on sequence control circuit includes a third control circuit 121 and a fourth control circuit 122;
  • the third control circuit 121 includes a third control transistor Q3, a fifth resistor R5, a sixth resistor R6, and a seventh resistor R7;
  • the base of the third control transistor Q3 is connected to the third voltage input terminal through the fifth resistor R5, and the collector of the third control transistor Q3 is connected to the second control transistor through the seventh resistor R7.
  • the terminal Ctrl2 is connected, and the emitter of the third control transistor Q3 is connected to the ground terminal GND;
  • the first end of the sixth resistor R6 is connected to the base of the third control transistor Q3, and the second end of the sixth resistor R2 is connected to the ground GND;
  • the fourth control circuit 122 includes a fourth control transistor Q4 and an eighth resistor R8;
  • the gate of the fourth control transistor Q4 is connected to the second control terminal Ctrl2, the source of the fourth control transistor Q4 is connected to the fourth voltage input terminal, and the drain of the fourth control transistor Q4 is connected to the first Two voltage output terminals VO2 are connected;
  • a first end of the eighth resistor R8 is connected to the fourth voltage input end, and a second end of the eighth resistor R8 is connected to the second control terminal Ctrl2;
  • the third voltage input terminal is connected to the first voltage output terminal VO1, and the fourth voltage input terminal is used to provide the negative gamma main voltage AVEE.
  • the first reference voltage terminal and the second reference voltage terminal are both ground terminals, but not limited to this.
  • both Q1 and Q3 are NPN transistors, Q2 is a PMOS transistor, and Q4 is an NMOS transistor, but not limited to this.
  • AVDD By adjusting the ratio of the resistance value of R5 to the resistance value of R6, AVDD can turn on Q3; when Q3 is turned on, the gate of Q4 is grounded through R7, and when AVEE is powered on When Q4 is turned on, AVEE is output through VO2;
  • the embodiments of the present disclosure ensure the accuracy of the power-on sequence through circuit design, and control the power-on sequence of VDDI, AVDD, AVEE through the design of the IC peripheral power supply circuit, so as to ensure that the IC does not have abnormal currents during operation and avoid bad black screens. .
  • Some embodiments of the present disclosure provide a power-on sequence control method. This method can be applied to the power-on sequence control unit described in the foregoing embodiment.
  • the power-on sequence control method includes:
  • the 2n-1 control circuit controls the connection between the n control terminal and the n reference voltage terminal under the control of the 2n-1 voltage input from the 2n-1 voltage input terminal;
  • the 2n-th control circuit is controlled by the 2n-th voltage input from the 2n-th voltage input terminal and controls to turn on the 2n-th voltage input when the n-th control terminal is connected to the n-th reference voltage terminal.
  • N is a positive integer
  • n is a positive integer less than or equal to N.
  • Some embodiments of the present disclosure provide a display device, which includes the power-on sequence control unit described in the foregoing embodiments.
  • the display device may be any product or component with display function, such as a mobile phone, a tablet computer, a television, a monitor, a notebook computer, a digital photo frame, a navigator, and the like.
  • the power-on sequence control unit, power-on sequence control method, and display device described in the present disclosure can control the power-on sequence when the display device is turned on, so as to ensure that the IC (Integrated Circuit, integrated circuit) is working. There will be no abnormal current to avoid bad black screen.
  • IC Integrated Circuit, integrated circuit

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  • Theoretical Computer Science (AREA)
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Abstract

一种上电时序控制单元、上电时序控制方法及显示装置。上电时序控制单元包括N个上电时序控制电路；N为正整数；第n上电时序控制电路包括第2n-1控制电路和第2n控制电路；n为小于或等于N的正整数；第2n-1控制电路用于在第2n-1电压输入端输入的第2n-1电压的控制下，控制第n控制端与第n基准电压端之间连通；第2n控制电路用于在第2n电压输入端输入的第2n电压的控制下，在第n控制端与第n基准电压端之间连通时，控制导通第2n电压输入端与第n电压输出端之间的连接。

Description

上电时序控制单元、上电时序控制方法及显示装置
相关申请的交叉引用
本申请主张在2019年3月28日在中国提交的中国专利申请号No.201910242628.5的优先权，其全部内容通过引用包含于此。
技术领域
本公开涉及显示技术领域，尤其涉及一种上电时序控制单元、上电时序控制方法及显示装置。
背景技术
在相关技术中，在点亮显示装置时会出现异常上电，非法上电时序会产生大电流现象，从而产生高热，会使得显示装置出现ACF(Anisotropy Conducting Film，各向异性导电膜)分层，烧伤背光，致使黑屏。
发明内容
本公开一些实施例提供了一种上电时序控制单元，包括N个上电时序控制电路；N为正整数；第n上电时序控制电路包括第2n-1控制电路和第2n控制电路；n为小于或等于N的正整数；
所述第2n-1控制电路用于在第2n-1电压输入端输入的第2n-1电压的控制下，控制第n控制端与第n基准电压端之间连通；
所述第2n控制电路用于在第2n电压输入端输入的第2n电压的控制下，在所述第n控制端与所述第n基准电压端之间连通时，控制导通所述第2n电压输入端与第n电压输出端之间的连接。
在一些实施例中，N大于1；所述第n电压输出端与第2n+1电压输入端连接。
在一些实施例中，N大于1，第一电压输入端用于为逻辑集成电路提供工作电压，第二电压输入端用于提供正伽马主电压，第三电压输入端与第一电压输出端连接，第四电压输入端用于提供负伽马主电压。
在一些实施例中，N等于1，第一电压输入端用于为逻辑集成电路提供工作电压，第二电压输入端用于提供正伽马主电压。
在一些实施例中，N等于1，第一电压输入端用于提供正伽马主电压，第二电压输入端用于提供负伽马主电压。
在一些实施例中，第一基准电压端和第二基准电压端均为地端。
在一些实施例中，第一基准电压端为地端。
在一些实施例中，所述第2n-1控制电路包括第2n-1控制晶体管、第4n-3电阻和第4n-2电阻；
所述第2n-1控制晶体管的控制极通过所述第4n-3电阻与所述第2n-1电压输入端连接，所述第2n-1控制晶体管的第一极与所述第n控制端连接，所述第2n-1控制晶体管的第二极与所述第n基准电压端连接；
所述第4n-2电阻的第一端与所述第2n-1控制晶体管的控制极连接，所述第4n-2电阻的第二端与所述第n基准电压端连接。
在一些实施例中，所述第2n-1电压大于所述第n基准电压端输入的第n基准电压，所述第2n-1控制晶体管为n型晶体管。
在一些实施例中，所述第2n-1电压小于或等于所述第n基准电压端输入的第n基准电压，所述第2n-1控制晶体管为p型晶体管。
在一些实施例中，所述第2n-1控制电路还包括第4n-1电阻；
所述第2n-1控制晶体管的第一极通过所述第4n-1电阻与所述第n控制端连接。
在一些实施例中，所述第2n控制电路包括第2n控制晶体管和第4n电阻；
所述第2n控制晶体管的控制极与所述第n控制端连接，所述第2n控制晶体管的第一极与所述第2n电压输入端连接，所述第2n控制晶体管的第二极与所述第n电压输出端连接；
所述第4n电阻的第一端与所述第2n电压输入端连接，所述第4n电阻的第二端与所述第n控制端连接。
在一些实施例中，所述第2n电压小于所述第n基准电压端输入的第n基准电压，所述第2n控制晶体管为n型晶体管。
在一些实施例中，所述第2n电压大于或等于所述第n基准电压端输入的 第n基准电压，所述第2n控制晶体管为p型晶体管。
本公开一些实施例还提供了一种上电时序控制方法，应用于上述的上电时序控制单元，所述上电时序控制方法包括：
第2n-1控制电路在第2n-1电压输入端输入的第2n-1电压的控制下，控制第n控制端与第n基准电压端之间连通；
所述第2n控制电路在第2n电压输入端输入的第2n电压的控制下，在所述第n控制端与所述第n基准电压端之间连通时，控制导通所述第2n电压输入端与第n电压输出端之间的连接；
N为正整数，n为小于或等于N的正整数。
本公开一些实施例还提供了一种显示装置，包括上述的上电时序控制单元。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对本公开实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本公开一些实施例所述的上电时序控制单元的结构图；
图2是本公开一些实施例所述的上电时序控制单元的结构图；
图3是本公开的上电时序控制单元的一些具体实施例的电路图；
图4是本公开的上电时序控制单元的一些具体实施例的电路图；
图5是本公开的上电时序控制单元的一些具体实施例的电路图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
在点亮显示装置时，合法的上电时序为：VDDI先上电(VDDI是逻辑集 成电路提供的工作电压)，之后AVDD上电(AVDD是正伽马主电压)，再AVEE上电(AVEE为负伽马主电压)，以确保移位寄存器后的模拟电路都能正常工作，从而IC(Integrated Circuit，集成电路)不会出现由于上电时序错乱而引起的异常电流。
然而，在相关技术中，在点亮显示装置时，会出现非法的上电时序，如下：AVEE先上电，之后AVDD上电，再VDDI上电，会出现大电流的与原因是在VDDI上电前，AVEE和AVDD已经上电，并且移位寄存器并没有latch(锁存)正确设定，因此无法确认输出条件，于是IC控制模拟信号都为Unknown(未知)状态，容易造成IC失控，导致模拟电路产生异常电流，致使产生黑屏不良。
针对相关技术中在点亮显示装置时上电时序错乱，从而导致黑屏不良，本公开一些实施例提供了一种上电时序控制单元、上电时序控制方法及显示装置。
本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
本公开一些实施例提供了一种上电时序控制单元，包括N个上电时序控制电路；N为正整数；第n上电时序控制电路包括第2n-1控制电路和第2n控制电路；n为小于或等于N的正整数；
所述第2n-1控制电路用于在第2n-1电压输入端输入的第2n-1电压的控制下，控制第n控制端与第n基准电压端之间连通；
所述第2n控制电路用于在第2n电压输入端输入的第2n电压的控制下，在所述第n控制端与所述第n基准电压端之间连通时，控制导通所述第2n电 压输入端与第n电压输出端之间的连接。
本公开实施例所述的上电时序控制单元在工作时，在第2n-1电压输入端输入第2n-1电压之后，第2n-1控制电路控制第n基准电压端与第n控制端之间连通；在第2n-1控制电路控制第n基准电压端与第n控制端之间连通之后，如若第2n电压输入端输入第2n电压，则第2n控制电路在该第2n电压的控制下，控制导通所述第2n电压输入端与第n电压输出端之间的连接，以通过第n电压输出端输出所述第2n电压，从而可以控制上电时序。
在实际操作时，N可以等于1、2，或任意大于2的整数。
如图1所示，本公开一些实施例中，所述的上电时序控制单元包括第一上电时序控制电路11；
所述第一上电时序控制电路11包括第一控制电路111和第二控制电路112；
所述第一控制电路111分别与第一电压输入端、第一控制端和第一基准电压端连接，用于在第一电压输入端输入的第一电压V1的控制下，控制第一控制端Ctrl1与第一基准电压端之间连通；所述第一基准电压端用于输入第一基准电压V01；
所述第二控制电路112分别与第二电压输入端、所述第一控制端Ctrl1和第一电压输出端VO1连接，用于在第二电压输入端输入的第二电压V2的控制下，在所述第一控制端Ctrl1与所述第一基准电压端之间连通时，控制导通所述第二电压输入端与第一电压输出端VO1之间的连接。
在一些具体实施例中，所述第一基准电压端可以为地端或低电压端，但不以此为限。
本公开如图1所示的实施例中，上电时序控制单元在工作时，所述第一上电时序控制电路11可以包括第一控制电路111和第二控制电路112，在第一电压输入端输入第一电压V1后，第一控制电路111控制第一基准电压端与第一控制端Ctrl1之间连通，以控制所述第一控制端Ctrl1接入第一基准电压V01；在第一控制电路111控制第一基准电压端与第一控制端Ctrl1之间连通之后，如若第二电压输入端输入第二电压V2，则第二控制电路112在该第二电压V2的控制下，控制导通所述第二电压输入端与第一电压输出端VO1之 间的连接，以通过第一电压输出端VO1输出所述第二电压V2。
本公开如图1所示的实施例中，上电时序控制单元在工作时，上电时序为如下：先第一电压V1上电，再第二电压V2上电。
具体的，当N大于1时，所述第n电压输出端与第2n+1电压输入端连接，也即，通过所述第n电压输出端为相邻下一上电时序控制电路提供输入电压。
在一些具体实施例中，当N等于2时，第一电压输出端与第三电压输入端连接，也即第一电压输出端为第三电压输入端提供第三电压。
如图2所示，本公开一些实施例中，所述的上电时序控制单元包括第一上电时序控制电路11和第二上电时序控制电路12；
所述第一上电时序控制电路11包括第一控制电路111和第二控制电路112；
所述第一控制电路111分别与第一电压输入端、第一控制端和第一基准电压端连接，用于在第一电压输入端输入的第一电压V1的控制下，控制第一控制端Ctrl1与第一基准电压端之间连通；所述第一基准电压端用于输入第一基准电压V01；
所述第二控制电路112分别与第二电压输入端、所述第一控制端Ctrl1和第一电压输出端VO1连接，用于在第二电压输入端输入的第二电压V2的控制下，在所述第一控制端Ctrl1与所述第一基准电压端之间连通时，控制导通所述第二电压输入端与第一电压输出端VO1之间的连接；
第一电压输出端VO1与第三电压输入端连接；
所述第二上电时序控制电路12包括第三控制电路121和第四控制电路122；
所述第三控制电路121分别与第三电压输入端、第二控制端Ctrl2和第二基准电压端连接，用于在第三电压输入端输入的第三电压V3的控制下，控制第二控制端Ctrl2与第二基准电压端之间连通；所述第二基准电压端用于输入第二基准电压V02；
所述第四控制电路122分别与第四电压输入端、所述第二控制端Ctrl2和第二电压输出端VO2连接，用于在第四电压输入端输入的第四电压V4的控 制下，在所述第二控制端Ctrl2与所述第二基准电压端之间连通时，控制导通所述第四电压输入端与第二电压输出端VO2之间的连接。
在图2所示的实施例中，第三电压输入端输入的第三电压V3即为第一电压输出端VO1输出的第二电压V2。
在一些具体实施例中，所述第一基准电压端和所述第二基准电压端可以为地端或低电压端，但不以此为限。
本公开如图2所示的实施例中，上电时序控制单元在工作时，在第一电压输入端输入第一电压V1后，第二电压输入端才能输入第二电压V2至第一电压输出端VO1，在第三电压输入端输入该第二电压V2之后，第四电压输入端才能输入第四电压V4至第二电压输出端VO2，也即上电时序仅能为如下：先第一电压V1上电，再第二电压V2上电，之后再第四电压V4上电。
在一些具体实施方式中，N可以大于1，第一电压输入端用于为逻辑集成电路提供工作电压VDDI，第二电压输入端用于提供正伽马主电压AVDD，第三电压输入端与第一电压输出端连接，第四电压输入端用于提供负伽马主电压AVEE；或者，
在一些具体实施方式中，N可以等于1，第一电压输入端用于为逻辑集成电路提供工作电压VDDI，第二电压输入端用于提供正伽马主电压AVDD；或者，
在一些具体实施方式中，N可以等于1，第一电压输入端用于提供正伽马主电压AVDD，第二电压输入端用于提供负伽马主电压AVEE。
在一些具体实施例中，VDDI可以在3.3V至5V之间(包括端点值)，AVDD可以在5V至16V之间(包括端点值)，AVEE可以在-16V至-5V之间(包括端点值)，但不以此为限。
在实际操作时，合理的上电时序为：先VDDI上电，再AVDD上电，再AVEE上电，这样可以确保IC(Integrated Circuit，集成电路)在工作时不会出现异常电流，避免黑屏不良。
具体的，所述第2n-1控制电路可以包括第2n-1控制晶体管、第4n-3电阻和第4n-2电阻；
所述第2n-1控制晶体管的控制极通过所述第4n-3电阻与所述第2n-1电 压输入端连接，所述第2n-1控制晶体管的第一极与所述第n控制端连接，所述第2n-1控制晶体管的第二极与所述第n基准电压端连接；
所述第4n-2电阻的第一端与所述第2n-1控制晶体管的控制极连接，所述第4n-2电阻的第二端与所述第n基准电压端连接。
在一些具体实施方式中，所述第2n-1电压大于所述第n基准电压端输入的第n基准电压，所述第2n-1控制晶体管为n型晶体管；或者，
在一些具体实施方式中，所述第2n-1电压小于或等于所述第n基准电压端输入的第n基准电压，所述第2n-1控制晶体管为p型晶体管。
具体的，所述第2n-1控制电路还可以包括第4n-1电阻；
所述第2n-1控制晶体管的第一极通过所述第4n-1电阻与所述第n控制端连接。
具体的，所述第2n控制电路可以包括第2n控制晶体管和第4n电阻；
所述第2n控制晶体管的控制极与所述第n控制端连接，所述第2n控制晶体管的第一极与所述第2n电压输入端连接，所述第2n控制晶体管的第二极与所述第n电压输出端连接；
所述第4n电阻的第一端与所述第2n电压输入端连接，所述第4n电阻的第二端与所述第n控制端连接。
在一些具体实施方式中，所述第2n电压小于所述第n基准电压端输入的第n基准电压，所述第2n控制晶体管为n型晶体管；或者，
在一些具体实施方式中，所述第2n电压大于或等于所述第n基准电压端输入的第n基准电压，所述第2n控制晶体管为p型晶体管。
下面通过一些具体实施例来说明本公开所述的上电时序控制单元。
如图3所示，本公开一些实施例中，所述的上电时序控制单元包括第一上电时序控制电路11；
所述第一上电时序控制电路11包括第一控制电路111和第二控制电路112；
所述第一控制电路111包括第一控制晶体管Q1、第一电阻R1、第二电阻R2和第三电阻R3；
所述第一控制晶体管Q1的基极通过所述第一电阻R1与所述第一电压输 入端连接，所述第一控制晶体管Q1的集电极通过所述第三电阻R3与所述第一控制端Ctrl1连接，所述第一控制晶体管Q1的发射极与地端GND连接；
所述第二电阻R2的第一端与所述第一控制晶体管Q1的基极连接，所述第二电阻R2的第二端与地端GND连接；
所述第二控制电路112包括第二控制晶体管Q2和第四电阻R4；
所述第二控制晶体管Q2的栅极与第一控制端Ctrl1连接，所述第二控制晶体管Q2的源极与第二电压输入端连接，所述第二控制晶体管Q2的漏极与所述第一电压输出端VO1连接；
所述第四电阻R4的第一端与所述第二电压输入端连接，所述第四电阻R4的第二端与所述第一控制端Ctrl1连接；
第一电压输入端用于为逻辑集成电路提供工作电压VDDI，第二电压输入端用于提供正伽马主电压AVDD。
在图3所示的上电时序控制单元的实施例中，第一基准电压端为地端，但不以此为限。
在图3所示的上电时序控制单元的实施例中，第一控制晶体管Q1为NPN型三极管，第二控制晶体管Q2为PMOS管(P型金属-氧化物-半导体晶体管)，但不以此为限。
本公开如图3所示的实施例中，上电时序控制单元在工作时，由于R2存在，当VDDI上电时，Q1的基极和Q1的发射极之间存在一定压差，通过调节R1的电阻值和R2的电阻值的比值，VDDI上电可以使得Q1导通；当Q1导通时，Q2的栅极通过R3接地，当AVDD上电时，Q2打开，则AVDD通过VO1输出。
本公开如图3所示的实施例中，上电时序控制单元在工作时，当VDDI未上电时，Q1断开，Q2的栅极的电位和Q2的源极的电位相等，则Q2断开，因此AVDD也不能上电，只有在VDDI上电的情况下，AVDD才能上电。
如图4所示，本公开一些实施例中，所述的上电时序控制单元包括第一上电时序控制电路11；
所述第一上电时序控制电路11包括第一控制电路111和第二控制电路112；
所述第一控制电路111包括第一控制晶体管Q1、第一电阻R1、第二电阻R2和第三电阻R3；
所述第一控制晶体管Q1的基极通过所述第一电阻R1与所述第一电压输入端连接，所述第一控制晶体管Q1的集电极通过所述第三电阻R3与所述第一控制端Ctrl1连接，所述第一控制晶体管Q1的发射极与地端GND连接；
所述第二电阻R2的第一端与所述第一控制晶体管Q1的基极连接，所述第二电阻R2的第二端与地端GND连接；
所述第二控制电路112包括第二控制晶体管Q2和第四电阻R4；
所述第二控制晶体管Q2的栅极与第一控制端Ctrl1连接，所述第二控制晶体管Q2的源极与第二电压输入端连接，所述第二控制晶体管Q2的漏极与所述第一电压输出端VO1连接；
所述第四电阻R4的第一端与所述第二电压输入端连接，所述第四电阻R4的第二端与所述第一控制端Ctrl1连接；
第一电压输入端用于提供正伽马主电压AVDD，第二电压输入端用于提供负伽马主电压AVEE。
在图4所示的上电时序控制单元的实施例中，第一基准电压端为地端，但不以此为限。
在图4所示的上电时序控制单元的实施例中，第一控制晶体管Q1为NPN型三极管，第二控制晶体管Q2为NMOS管(N型金属-氧化物-半导体晶体管)，但不以此为限。
本公开如图4所示的实施例中，上电时序控制单元在工作时，由于R2存在，当AVDD上电时，Q1的基极和Q1的发射极之间存在一定压差，通过调节R1的电阻值和R2的电阻值的比值，AVDD上电可以使得Q1导通；当Q1导通时，Q2的栅极通过R3接地，当AVEE上电时，Q2打开，则AVEE通过VO1输出。
本公开如图4所示的实施例中，上电时序控制单元在工作时，当AVDD未上电时，Q1断开，Q2的栅极的电位和Q2的源极的电位相等，则Q2断开，因此AVEE也不能上电，只有在AVDD上电的情况下，AVEE才能上电。
如图5所示，本公开一些实施例中，所述的上电时序控制单元包括第一 上电时序控制电路和第二上电时序控制电路；
所述第一上电时序控制电路包括第一控制电路111和第二控制电路112；
所述第一控制电路111包括第一控制晶体管Q1、第一电阻R1、第二电阻R2和第三电阻R3；
所述第一控制晶体管Q1的基极通过所述第一电阻R1与所述第一电压输入端连接，所述第一控制晶体管Q1的集电极通过所述第三电阻R3与所述第一控制端Ctrl1连接，所述第一控制晶体管Q1的发射极与地端GND连接；
所述第二电阻R2的第一端与所述第一控制晶体管Q1的基极连接，所述第二电阻R2的第二端与地端GND连接；
所述第二控制电路112包括第二控制晶体管Q2和第四电阻R4；
所述第二控制晶体管Q2的栅极与第一控制端Ctrl1连接，所述第二控制晶体管Q2的源极与第二电压输入端连接，所述第二控制晶体管Q2的漏极与所述第一电压输出端VO1连接；
所述第四电阻R4的第一端与所述第二电压输入端连接，所述第四电阻R4的第二端与所述第一控制端Ctrl1连接；
第一电压输入端用于为逻辑集成电路提供工作电压VDDI，第二电压输入端用于提供正伽马主电压AVDD；
所述第二上电时序控制电路包括第三控制电路121和第四控制电路122；
所述第三控制电路121包括第三控制晶体管Q3、第五电阻R5、第六电阻R6和第七电阻R7；
所述第三控制晶体管Q3的基极通过所述第五电阻R5与所述第三电压输入端连接，所述第三控制晶体管Q3的集电极通过所述第七电阻R7与所述第二控制端Ctrl2连接，所述第三控制晶体管Q3的发射极与地端GND连接；
所述第六电阻R6的第一端与所述第三控制晶体管Q3的基极连接，所述第六电阻R2的第二端与地端GND连接；
所述第四控制电路122包括第四控制晶体管Q4和第八电阻R8；
所述第四控制晶体管Q4的栅极与第二控制端Ctrl2连接，所述第四控制晶体管Q4的源极与第四电压输入端连接，所述第四控制晶体管Q4的漏极与所述第二电压输出端VO2连接；
所述第八电阻R8的第一端与所述第四电压输入端连接，所述第八电阻R8的第二端与所述第二控制端Ctrl2连接；
第三电压输入端与所述第一电压输出端VO1连接，第四电压输入端用于提供负伽马主电压AVEE。
在图5所示的上电时序控制单元的实施例中，第一基准电压端和第二基准电压端都为地端，但不以此为限。
在图5所示的上电时序控制单元的实施例中，Q1和Q3都为NPN型三极管，Q2为PMOS管，Q4为NMOS管，但不以此为限。
本公开如图5所示的实施例中，上电时序控制单元在工作时，
由于R2存在，当VDDI上电时，Q1的基极和Q1的发射极之间存在一定压差，通过调节R1的电阻值和R2的电阻值的比值，VDDI上电可以使得Q1导通；当Q1导通时，Q2的栅极通过R3接地，当AVDD上电时，Q2打开，则AVDD通过VO1输出至第三电压输入端；AVDD上电时，由于R6存在，Q3的基极和Q3的发射极之间存在一定压差，通过调节R5的电阻值和R6的电阻值的比值，AVDD上电可以使得Q3导通；当Q3导通时，Q4的栅极通过R7接地，当AVEE上电时，Q4打开，则AVEE通过VO2输出；
本公开如图5所示的实施例中，上电时序控制单元在工作时，当VDDI未上电时，Q1断开，Q2的栅极的电位和Q2的源极的电位相等，则Q2断开，因此AVDD也不能上电，只有在VDDI上电的情况下，AVDD才能上电；当AVDD未上电时，Q3断开，Q4的栅极的电位和Q4的源极的电位相等，则Q4断开，因此AVEE也不能上电，只有在AVDD上电的情况下，AVEE才能上电。
本公开实施例通过电路设计来保证上电时序的准确性，通过对IC外围供电电路设计来控制VDDI、AVDD、AVEE的上电时序，从而保证IC在工作时不会出现异常电流，避免黑屏不良。
本公开一些实施例提供了一种上电时序控制方法。该方法可应用于上述实施例所述的上电时序控制单元。所述上电时序控制方法包括：
第2n-1控制电路在第2n-1电压输入端输入的第2n-1电压的控制下，控制第n控制端与第n基准电压端之间连通；
所述第2n控制电路在第2n电压输入端输入的第2n电压的控制下，在所述第n控制端与所述第n基准电压端之间连通时，控制导通所述第2n电压输入端与第n电压输出端之间的连接；
N为正整数，n为小于或等于N的正整数。
本公开一些实施例提供了一种显示装置，包括上述实施例所述的上电时序控制单元。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
与相关技术相比，本公开所述的上电时序控制单元、上电时序控制方法及显示装置可以在点亮显示装置时控制上电时序，从而保证IC(Integrated Circuit，集成电路)在工作时不会出现异常电流，避免黑屏不良。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
以上所述是本公开的可选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (16)

  1. 一种上电时序控制单元，包括N个上电时序控制电路；N为正整数；第n上电时序控制电路包括第2n-1控制电路和第2n控制电路；n为小于或等于N的正整数；
    所述第2n-1控制电路用于在第2n-1电压输入端输入的第2n-1电压的控制下，控制第n控制端与第n基准电压端之间连通；
    所述第2n控制电路用于在第2n电压输入端输入的第2n电压的控制下，在所述第n控制端与所述第n基准电压端之间连通时，控制导通所述第2n电压输入端与第n电压输出端之间的连接。
  2. 如权利要求1所述的上电时序控制单元，其中，N大于1；所述第n电压输出端与第2n+1电压输入端连接。
  3. 如权利要求1所述的上电时序控制单元，其中，N大于1，第一电压输入端用于为逻辑集成电路提供工作电压，第二电压输入端用于提供正伽马主电压，第三电压输入端与第一电压输出端连接，第四电压输入端用于提供负伽马主电压。
  4. 如权利要求1所述的上电时序控制单元，其中，N等于1，第一电压输入端用于为逻辑集成电路提供工作电压，第二电压输入端用于提供正伽马主电压。
  5. 如权利要求1所述的上电时序控制单元，其中，N等于1，第一电压输入端用于提供正伽马主电压，第二电压输入端用于提供负伽马主电压。
  6. 如权利要求3所述的上电时序控制单元，其中，第一基准电压端和第二基准电压端均为地端。
  7. 如权利要求4或5所述的上电时序控制单元，其中，第一基准电压端为地端。
  8. 如权利要求1或2所述的上电时序控制单元，其中，所述第2n-1控制电路包括第2n-1控制晶体管、第4n-3电阻和第4n-2电阻；
    所述第2n-1控制晶体管的控制极通过所述第4n-3电阻与所述第2n-1电压输入端连接，所述第2n-1控制晶体管的第一极与所述第n控制端连接，所 述第2n-1控制晶体管的第二极与所述第n基准电压端连接；
    所述第4n-2电阻的第一端与所述第2n-1控制晶体管的控制极连接，所述第4n-2电阻的第二端与所述第n基准电压端连接。
  9. 如权利要求8所述的上电时序控制单元，其中，所述第2n-1电压大于所述第n基准电压端输入的第n基准电压，所述第2n-1控制晶体管为n型晶体管。
  10. 如权利要求8所述的上电时序控制单元，其中，所述第2n-1电压小于或等于所述第n基准电压端输入的第n基准电压，所述第2n-1控制晶体管为p型晶体管。
  11. 如权利要求8所述的上电时序控制单元，其中，所述第2n-1控制电路还包括第4n-1电阻；
    所述第2n-1控制晶体管的第一极通过所述第4n-1电阻与所述第n控制端连接。
  12. 如权利要求1或2所述的上电时序控制单元，其中，所述第2n控制电路包括第2n控制晶体管和第4n电阻；
    所述第2n控制晶体管的控制极与所述第n控制端连接，所述第2n控制晶体管的第一极与所述第2n电压输入端连接，所述第2n控制晶体管的第二极与所述第n电压输出端连接；
    所述第4n电阻的第一端与所述第2n电压输入端连接，所述第4n电阻的第二端与所述第n控制端连接。
  13. 如权利要求12所述的上电时序控制单元，其中，所述第2n电压小于所述第n基准电压端输入的第n基准电压，所述第2n控制晶体管为n型晶体管。
  14. 如权利要求12所述的上电时序控制单元，其中，所述第2n电压大于或等于所述第n基准电压端输入的第n基准电压，所述第2n控制晶体管为p型晶体管。
  15. 一种上电时序控制方法，应用于如权利要求1至14中任一权利要求所述的上电时序控制单元，包括：
    第2n-1控制电路在第2n-1电压输入端输入的第2n-1电压的控制下，控 制第n控制端与第n基准电压端之间连通；
    所述第2n控制电路在第2n电压输入端输入的第2n电压的控制下，在所述第n控制端与所述第n基准电压端之间连通时，控制导通所述第2n电压输入端与第n电压输出端之间的连接；
    N为正整数，n为小于或等于N的正整数。
  16. 一种显示装置，包括如权利要求1至14中任一权利要求所述的上电时序控制单元。
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