WO2020174836A1 - コンデンサ - Google Patents

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conductive base
capacitor
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conductive
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齋藤　善史
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株式会社村田製作所
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    • H01G9/004—Details
    • H01G9/04—Electrodes or formation of dielectric layers thereon
    • H01G9/048—Electrodes or formation of dielectric layers thereon characterised by their structure
    • H01G9/052—Sintered electrodes

Definitions

  • the present disclosure relates to capacitors.
  • a capacitor using a porous body having a large specific surface area as a base material is known.
  • a metal sintered body having a large specific surface area is used as a base material, the base material is used as a lower electrode, a dielectric layer is formed thereon, and an upper electrode is formed on the dielectric layer.
  • the capacitor described in Patent Document 1 uses a metal sintered body as a metal porous body, and this metal sintered body has a larger surface activation energy than a bulk body, and in the atomic layer deposition process, the mounting process, etc.
  • the heat When placed in a high-temperature environment, the heat may cause necking of the metal sintered body, and the metal sintered body itself may shrink.
  • the metal sintered body contracts, defects may occur in the dielectric layer formed on the metal sintered body.
  • the metal sintered body may include closed pores which are spaces completely surrounded by the particles constituting the metal sintered body. Such closed pores cannot contribute to the capacitor structure, such as the inability to form a dielectric layer or the like on the surface thereof. This is a disadvantage for high capacity density capacitors.
  • the present disclosure aims to provide a capacitor having high temperature resistance and high capacity density.
  • the present disclosure includes the following aspects.
  • a conductive base material A dielectric layer provided on the conductive substrate, A capacitor comprising a first electrode layer provided on the dielectric layer, The capacitor according to claim 1, wherein the conductive substrate is a bulk metal substrate.
  • the conductive substrate is a bulk metal substrate.
  • the dielectric layer and the first electrode layer are formed by an atomic layer deposition method.
  • the conductive base material is composed of at least two kinds of metals.
  • the conductive base material is composed of at least two kinds of metals, and the surface of the conductive base material is composed of a smaller metal species than the inside of the conductive base material.
  • FIG. 1 is a schematic sectional view of a capacitor 1 according to an embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view for explaining the method of manufacturing the capacitor 1 according to the present disclosure.
  • FIG. 3 is a cross-sectional view for explaining the method of manufacturing the capacitor 1 according to the present disclosure.
  • FIG. 4 is a cross-sectional view for explaining the method of manufacturing the capacitor 1 according to the present disclosure.
  • FIG. 5 is a cross-sectional view for explaining the method for manufacturing the capacitor 1 according to the present disclosure.
  • FIG. 6 is a cross-sectional view for explaining the method for manufacturing the capacitor 1 according to the present disclosure.
  • FIG. 1 A cross-sectional view of the capacitor 1 of this embodiment is schematically shown in FIG.
  • the capacitor 1 schematically includes a conductive base material 2, a dielectric layer 3 provided on the surface of the conductive base material 2, and a dielectric layer 3. It has a first electrode layer 4 provided thereon.
  • the conductive base material 2 also functions as a second electrode, and the conductive base material 2, the dielectric layer 3 and the first electrode layer 4 form a capacitor structure 5.
  • the conductive base material 2 is not completely covered by the dielectric layer 3 and the first electrode layer 4, and a part of the conductive base material 2 is exposed.
  • the capacitor structure 5 is arranged on the lower wiring 12 provided on the substrate 11, and the first electrode layer 4 and the lower wiring 12 are electrically connected.
  • An insulating layer 15 is provided on the substrate 11 so as to cover the capacitor structure 5 and the lower wiring 12.
  • the insulating layer 15 is provided with a first through hole 16 from the upper surface (upper side of the drawing, the surface opposite to the substrate 11) to the lower wiring 12, and a second through hole 17 from the upper surface to the exposed surface of the capacitor structure 5.
  • a first external electrode 13 and a second external electrode 14 are provided on the upper surface of the insulating layer 15, and the first external electrode 13 is electrically connected to the lower wiring 12 via the first through hole 16.
  • the second external electrode 14 is electrically connected to the conductive base material 2 (second electrode) via the second through hole 17.
  • the capacitor 1 of the present embodiment it is possible to accumulate charges in the dielectric layer 3 by applying a voltage between the first electrode layer 4 of the capacitor structure 5 and the conductive base material 2 (second electrode). It can.
  • the current on the first electrode layer 4 side flows in the order of the first electrode layer 4-lower wiring 12-first external electrode 13 (or vice versa).
  • the current on the side of the conductive base material 2 flows in the order of the conductive base material 2 and the second external electrode 14 (or vice versa).
  • the conductive base material 2 is shown as a solid structure for simplicity, but it is actually a porous body.
  • the dielectric layer 3 and the first electrode layer 4 are also formed on the surface inside the pores of the conductive base material 2 which is a porous body.
  • the conductive base material 2 is a bulk metal base material.
  • the “bulk metal base material” refers to a base material formed from a bulk material that is integrally formed by casting or the like, unlike a metal sintered base material, a metal powder compression base material, or the like. The strength can be further increased by using the bulk metal base material as the conductive base material.
  • the porosity of the conductive base material 2 is preferably 5 m 2 /cm 3 or more, more preferably 10 m 2 /cm 3 or more, further preferably from the viewpoint of increasing the surface area and further increasing the capacitance of the capacitor. Can be 15 m 2 /cm 3 or more.
  • the porosity of the conductive substrate 2 is preferably 50 m 2 /cm 3 or less, more preferably 40 m 2 /cm 3 or less, and further preferably 30 m 2 /cm 3 or less from the viewpoint of increasing the strength. obtain.
  • the porosity of the conductive substrate 2 is preferably 5 m 2 /cm 3 or more and 50 m 2 /cm 3 or less, more preferably 10 m 2 /cm 3 or more and 40 m 2 /cm 3 or less, further preferably 15 m. It may be 2 /cm 3 or more and 30 m 2 /cm 3 or less.
  • the porosity of the surface layer is higher than the porosity of the inside.
  • the porosity of the surface layer of the conductive base material 2 may be preferably 1.2 times or more, more preferably 1.5 times or more, and further preferably 2.0 times or more that of the internal porosity.
  • the porosity of the surface layer of the conductive base material 2 may be preferably 500 times or less, more preferably 100 times or less, the internal porosity.
  • the surface layer of the conductive base material means a region within 3 ⁇ m from the surface of the conductive base material.
  • the inside of the conductive substrate is, for example, a region 5 ⁇ m or more inward from each surface of the conductive substrate, preferably the central region in the cross section when the conductive substrate is cut in half.
  • porosity means the surface area per unit volume. The porosity can be measured as follows.
  • a sample for analysis by thinning the approximately central part of the conductive base material using a micro sampling method using a focused ion beam (FIB).
  • the damaged layer formed on the surface of the sample during FIB processing can be removed by Ar ion milling, for example.
  • SMI3050SE manufactured by Seiko Instruments Inc.
  • PIPS model 691 manufactured by Gatan Inc.
  • the area of 3 ⁇ m ⁇ 3 ⁇ m of the analysis sample is observed with a scanning transmission electron microscope (STEM).
  • JEM-2200FS manufactured by JEOL
  • the pores in the conductive base material 2 penetrate the conductive base material.
  • the conductive base material 2 does not substantially have completely closed pores (hereinafter referred to as “closed pores”). That is, the pores existing in the conductive base material 2 are substantially all connected to the openings on the surface of the conductive base material. Since the conductive base material 2 has substantially no closed pores, it becomes possible to form the dielectric layer 3 and the first electrode layer 4 on the surfaces of all the pores of the conductive base material 2, which is higher. Capacitance can be obtained. For example, when a metal sintered body is used as the base material, a space completely surrounded by the metal forming the base material is generated in the base material, and this portion does not contribute to the acquisition of electrostatic capacitance.
  • substantially having no closed pores does not exclude the existence of very small closed pores that are unavoidable when obtaining a bulk metal.
  • the ratio is preferably 0.1% or less, more preferably 0.01% or less, still more preferably 0.001% or less.
  • the orientation of the conductive base material 2 is recognized when its surface is observed by X-ray diffraction (XRD). That is, the conductive base material 2 exhibits an intensity ratio different from the atomic intensity ratio (intensity ratio in JCPDS (Joint Committee on Powder Diffraction Standards) card) of the powder polycrystalline body.
  • XRD X-ray diffraction
  • the conductive base material 2 has a shrinkage rate of preferably 0.5% or less, more preferably 0% when heat-treated at 400° C. for 5 hours in a reducing atmosphere of 4% H 2 /N 2. It may be 0.1% or less, more preferably 0.01% or less. Since the shrinkage ratio is small, the shrinkage is suppressed even when heat is applied in the subsequent capacitor manufacturing process and the welding process to the circuit board, the dielectric layer 3 and the like are less likely to be broken, and the reliability of the capacitor is improved. The property is improved.
  • the shrinkage rate can be measured by measuring the volume change rate or the change rate of each dimension.
  • the thickness of the conductive base material 2 may be preferably 0.01 mm or more and 2.0 mm or less, more preferably 0.05 mm or more and 1.0 mm or less, and further preferably 0.1 mm or more and 0.5 mm or less.
  • the material forming the conductive base material 2 may preferably be a metal selected from Ti, Zr, Nb, Ta, Cr, Mo, W, Fe, Sn, Cu, Ni, Co, Fe and Ca.
  • the material forming the conductive base material 2 may be two or more kinds of metals. When two or more metals are used, these metals may be alloys.
  • the material constituting the conductive base material 2 is one or more first metals selected from Ti, Zr, Nb, Ta, Cr, Mo, W, Fe and Sn, and Cu, Ni, It can be one or more second metals selected from the group consisting of Co, Fe and Ca.
  • the material forming the conductive substrate 2 is a combination of Nb and/or Ta and Ni, preferably a combination of Nb and Ni or a combination of Ta and Ni, more preferably Nb. It may be a combination with Ni.
  • the kind of metal material forming the surface of the conductive base material is smaller than the kind of metal material forming the inside of the conductive base material.
  • the conductive base material surface refers to the outer surface of the conductive base material, assuming that the pores are completely filled.
  • the conductive base material 2 is composed of at least two kinds of metals, and the surface of the conductive base material 2 is composed of less metal species than the inside of the conductive base material 2.
  • the metal material forming the surface of the conductive base material is one or more first metals
  • the metal material forming the inside of the conductive base material is one or more first metals and one or more kinds. Is the second metal.
  • the metallic material forming the surface of the conductive substrate may be Nb and/or Ta
  • the metallic material forming the inside of the conductive substrate may be Nb and/or Ta and Ni
  • the metal material forming the surface of the conductive base material may be Nb
  • the metal material forming the inside of the conductive base material may be Nb and Ni.
  • the at least two kinds of metals forming the conductive base material 2 are alloys. That is, the conductive base material 2 is composed of an alloy of at least two kinds of metals.
  • the conductive base material 2 is composed of an alloy of at least two kinds of metals, and the surface of the conductive base material 2 is composed of a smaller metal species than the inside of the conductive base material 2. There is.
  • the conductive base material 2 is preferably manufactured by a decomponenting method.
  • the "decomposition method” is a method of immersing a bulk metal containing two or more metals in a liquid metal to extract at least one metal from the bulk metal to obtain a porous structure. Say. Examples of such a method include the method described in Japanese Patent No. 5678353.
  • the conductive substrate 2 is a bulk metal containing at least one first metal and at least one second metal in a metal bath of Mg, Ca, Bi, a rare earth metal element or an alloy thereof. Manufactured by dipping.
  • the conductive base material 2 is prepared by immersing a bulk metal containing Nb or Ta and Ni in a metal bath of Mg, Ca, Bi, a rare earth metal element or an alloy thereof, and eluting Ni into the metal bath. Can be obtained.
  • the material forming the dielectric layer 3 is not particularly limited as long as it is insulative, but is preferably AlO x (eg, Al 2 O 3 ), SiO x (eg, SiO 2 ), AlTiO x , SiTiO x , HfO x, TaO x, ZrO x , HfSiO x, ZrSiO x, TiZrO x, TiZrWO x, TiO x, SrTiO x, PbTiO x, BaTiO x, BaSrTiO x, BaCaTiO x, metal oxides such as SiAlO x; AlN x, Examples thereof include metal nitrides such as SiN x and AlScN x ; and metal oxynitrides such as AlO x N y , SiO x N y , HfSiO x N y , and SiC x O y N
  • x, y, and z attached to O and N may be any values larger than 0, and the abundance ratio of each element including a metal element is arbitrary. Further, it may be a layered compound having a plurality of different dielectric layers.
  • the dielectric layer 3 is preferably a vapor phase method, for example, a vacuum vapor deposition method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD: Atomic Layer Deposition) method, a pulse laser deposition method ( PLD: Pulsed Laser Deposition) or a method using a supercritical fluid.
  • a vacuum vapor deposition method for example, a vacuum vapor deposition method, a chemical vapor deposition (CVD) method, a sputtering method, an atomic layer deposition (ALD: Atomic Layer Deposition) method, a pulse laser deposition method ( PLD: Pulsed Laser Deposition) or a method using a supercritical fluid.
  • CVD chemical vapor deposition
  • sputtering method atomic layer deposition
  • ALD Atomic Layer Deposition
  • PLD Pulsed Laser Deposition
  • the dielectric layer 3 is formed by the ALD method.
  • the ALD method it is possible to form a more uniform and dense film even in the details of pores.
  • the thickness of the dielectric layer 3 is not particularly limited, but is preferably 3 nm or more and 100 nm or less, more preferably 5 nm or more and 50 nm or less. By setting the thickness of the dielectric layer to 3 nm or more, the insulating property can be enhanced and the leakage current can be reduced. Further, by setting the thickness of the dielectric layer to 100 nm or less, it becomes possible to obtain a larger capacitance.
  • the material forming the first electrode layer 4 is not particularly limited as long as it is conductive, but Ni, Cu, Al, W, Ti, Ag, Au, Pt, Zn, Sn, Pb, Fe, Cr, Mo, Ru, Pd, Ta and their alloys such as CuNi, AuNi, AuSn, and metal nitrides such as TiN, TiAlN, TiON, TiAlON, TaN, metal oxynitrides, conductive polymers (for example, PEDOT (poly(3 , 4-ethylenedioxythiophene)), polypyrrole, polyaniline) and the like, with TiN or TiON being preferred.
  • PEDOT poly(3 , 4-ethylenedioxythiophene)
  • polypyrrole polyaniline
  • the first electrode layer 4 may be formed by the ALD method. By using the ALD method, the capacitance of the capacitor can be increased. Alternatively, a chemical vapor deposition (CVD) method, which can cover the dielectric layer and substantially fill the pores of the conductive substrate, plating, bias sputtering, Sol-Gel method, conductivity The first electrode layer 4 may be formed by a method such as polymer filling. In addition, a conductive film is formed on the dielectric layer by the ALD method, and then the pores are filled with a conductive material, preferably a substance having a smaller electric resistance, by another method to form the first electrode layer. You may. With such a configuration, it is possible to efficiently obtain a higher capacitance density and a lower equivalent series resistance (ESR).
  • ESR equivalent series resistance
  • the first electrode layer 4 is formed by the ALD method.
  • the ALD method it is possible to form a more uniform and dense film even in the details of pores.
  • the thickness of the first electrode layer 4 is not particularly limited, but is preferably 3 nm or more, more preferably 10 nm or more. By setting the thickness of the conductive base material to 3 nm or more, the resistance of the first electrode layer itself can be reduced.
  • the conductive base material 2, the dielectric layer 3 and the first electrode layer 4 form a capacitor structure 5. That is, in the capacitor of the present disclosure, the capacitor structure 5 is the minimum structural unit, and other elements such as the substrate 11, the insulating layer 15, and the external electrodes 13 and 14 are not essential elements.
  • the material for forming the insulating layer 15 is not particularly limited as long as it is an insulating material, but examples thereof include epoxy resin, polyimide resin, fluorine resin, various glass materials, and ceramic materials, and epoxy resin is preferable.
  • the insulating material may include various additives such as Si particles.
  • the insulating layer 15 is formed by applying the insulating material.
  • Examples of the method of applying the insulating material include an air dispenser, a jet dispenser, screen printing, electrostatic coating, inkjet, photolithography and the like.
  • the material forming the first external electrode 13 and the second external electrode 14 is not particularly limited, but for example, metals and alloys such as Au, Pb, Pd, Ag, Sn, Ni, Cu, and Ti, and high conductivity. Examples include molecules.
  • the method of forming the external electrodes 13 and 14 is not particularly limited, and for example, a CVD method, electrolytic plating, electroless plating, vapor deposition, sputtering, baking of a conductive paste or the like can be used.
  • the substrate 11 is not particularly limited as long as it can support the capacitor structure 5.
  • the substrate 11 can be, for example, various ceramic substrates, preferably alumina substrates.
  • the material forming the lower wiring 12 is not particularly limited as long as it is conductive, and examples thereof include metals and alloys such as Au, Pb, Pd, Ag, Sn, Ni, Cu and Ti.
  • the method of forming the lower wiring 12 is not particularly limited, and for example, a CVD method, electrolytic plating, electroless plating, vapor deposition, sputtering, baking of a conductive paste, or the like can be used.
  • the capacitor 1 as described above is manufactured, for example, as follows.
  • the conductive base material 2 is preferably a bulk metal base material manufactured by the decomponenting method as described above.
  • the dielectric layer 3 and the first electrode layer 4 are formed on the entire surface of the conductive base material 2 to form the capacitor structure 5 (FIG. 2). Although the pores of the conductive base material 2 are not shown in FIG. 2 for simplicity, the dielectric layer 3 and the first electrode layer 4 are also formed on the surface of the base material inside the pores. ..
  • the capacitor structure 5 is placed on the lower wiring 12 formed on the one main surface of the substrate 11, and the first electrode layer 4 and the lower wiring 12 are electrically connected (FIG. 3).
  • the connection between the first electrode layer 4 and the lower wiring 12 can be performed, for example, by applying Ag paste on the lower wiring 12, disposing the capacitor structure 5 thereon, and sintering and integrating them. .. You may connect by another method, for example, welding, soldering, etc.
  • the material forming the resist 21 is not particularly limited as long as it is a material resistant to the subsequent etching step, and for example, an acrylic novolac resin or the like can be used.
  • the first electrode layer 4 and the dielectric layer 3 on the exposed portion of the capacitor structure 5 are removed (FIG. 5).
  • the base material 2 of the capacitor structure 5 is exposed except for the portion covered with the resist 21.
  • the removing method is not particularly limited, it is preferably removed by etching.
  • the etching solution used for etching can be appropriately selected according to the material forming each layer, and for example, hydrogen peroxide solution, ammonium nitrate or the like is used.
  • the resist 21 is removed, and the insulating layer 15 is formed so as to cover the capacitor structure 5 (FIG. 6).
  • the first through-hole 16 and the second through-hole 17 are formed by laser or the like, and then the first external electrode 13 and the second external electrode 14 are formed by sputtering or plating. In this way, the capacitor 1 shown in FIG. 1 can be formed.
  • Nb-Ni alloy was prepared as a bulk metal, immersed in a molten magnesium (700°C), and Ni was eluted into the molten metal to obtain a bulk metal substrate having a porous structure.
  • the surface of the bulk metal substrate was Ni and the inside of the bulk metal substrate was Nb-Ni alloy.
  • the bulk metal substrate had a side of 0.8 mm and a thickness of 0.1 mm.
  • a resist was formed with acrylic novolac resin except for a part of the capacitor structure on the side opposite to the alumina substrate surface (see FIG. 4).
  • the TiN film at the portion not masked with the resist was removed with a mixed solution of hydrogen peroxide solution and ammonium nitrate and the SiOx film was removed with hydrofluoric acid. Then, the resist was removed with a stripping solution (see FIG. 5).
  • the entire capacitor structure is covered with an epoxy resin filled with Si, and the surface is smoothed by press forming at 80° C., and then the resin is cured by heating at 150° C. for 2 hours in an oven to form an insulating layer.
  • a semiconductor laser having a wavelength of 355 nm, two through holes having a diameter of 50 ⁇ m were opened in the insulating layer.
  • the porosity of the bulk metal base material in the above-mentioned capacitor was calculated as follows. First, a substantially central portion of a capacitor sample was thinned by a micro sampling method using FIB to prepare an analysis sample. The damaged layer on the surface of the sample formed during FIB processing was removed by Ar ion milling. For processing the analysis sample, SMI3050SE (manufactured by Seiko Instruments Inc.) was used for the FIB, and PIPS model 691 (manufactured by Gatan) for the Ar ion milling. Next, the area of 3 ⁇ m ⁇ 3 ⁇ m of the analysis sample was observed by STEM.
  • JEM-2200FS manufactured by JEOL
  • a withstand voltage property was evaluated by applying a DC electric field of 5 V and counting short samples.
  • a sample having an insulation resistance of 1 k ⁇ or less was determined as the short sample.
  • the short-circuit rate of the capacitor of this example was 0%.
  • the capacitor measured above was mounted on a printed board with SnAg solder, and heat-treated three times under a nitrogen atmosphere under profile conditions such that a maximum temperature of 265°C was maintained for 15 seconds.
  • the electrostatic capacity and the withstand voltage of the treated capacitors were evaluated in the same manner as above. The results showed that neither the capacitance value nor the short-circuit rate changed, and the heat resistance was high.
  • the capacitor of the present disclosure has high resistance to high temperatures and has a high capacity density, and thus can be used for various purposes.

Abstract

本発明は、導電性基材と、前記導電性基材上に設けられた誘電体層と、前記誘電体層上に設けられた第１電極層とを有して成るコンデンサであって、前記導電性基材は、バルク金属基材であることを特徴とするコンデンサを提供する。

Description

コンデンサ
　本開示は、コンデンサに関する。
　近年、電子機器の高密度実装化に伴って、より高い静電容量を有するコンデンサが求められている。このようなコンデンサとして、比表面積が大きな多孔体を基材として用いるコンデンサが知られている。例えば、特許文献１には、比表面積が大きな金属焼結体を基材として用い、この基材を下部電極とし、この上に誘電体層を形成し、該誘電体層上に上部電極を形成したコンデンサが開示されている。
国際公開第２０１７／０２６３１６号
　特許文献１に記載のコンデンサは、金属多孔体として金属焼結体を使用しており、この金属焼結体は、バルク体より表面活性化エネルギーが大きく、原子層堆積工程、実装工程等において、高温環境下に置かれると、その熱により金属焼結体のネッキングが進行し、金属焼結体自体が収縮する場合がある。金属焼結体が収縮すると、その上に成膜した誘電体層に欠陥が生じる場合がある。
　さらに、金属焼結体は、金属焼結体を構成する粒子により完全に囲まれた空間である閉気孔を含み得る。このような閉気孔は、その表面に誘電体層等を形成することができない等、コンデンサ構造に寄与できない。このことは、高容量密度のコンデンサとして不利である。
　本開示は、高温耐性が高く、高容量密度を有するコンデンサを提供することを目的とする。
　本開示は、以下の態様を含む。
［１］　導電性基材と、
　前記導電性基材上に設けられた誘電体層と、
　前記誘電体層上に設けられた第１電極層と
を有して成るコンデンサであって、
　前記導電性基材は、バルク金属基材であることを特徴とする、コンデンサ。
［２］　前記誘電体層および前記第１電極層は、原子層堆積法により形成されている、上記［１］に記載のコンデンサ。
［３］　前記導電性基材は、少なくとも２種の金属により構成されている、上記［１］または［２］に記載のコンデンサ。
［４］　前記導電性基材は、少なくとも２種の金属により構成されており、前記導電性基材の表面は、前記導電性基材の内部よりも少ない金属種により構成されている、上記［１］～［３］のいずれかに記載のコンデンサ。
［５］　前記導電性基材は、少なくとも２種の金属の合金により構成されている、上記［１］～［３］のいずれかに記載のコンデンサ。
［６］　前記導電性基材は、少なくとも２種の金属の合金により構成されており、前記導電性基材の表層は、前記導電性基材の内部よりも少ない金属種により構成されている、上記［５］に記載のコンデンサ。
［７］　前記導電性基材の空隙率は、該導電性基材の内部より、該導電性基材の表層の方が高い、上記［１］～［６］のいずれかに記載のコンデンサ。
［８］　前記導電性基材は、閉気孔を有しない、上記［１］～［７］のいずれかに記載のコンデンサ。
　本開示によれば、高温耐性が高く、高容量密度を有するコンデンサを提供することができる。
図１は、本開示の一実施形態であるコンデンサ１の概略断面図である。 図２は、本開示のコンデンサ１の製造方法を説明するための断面図である。 図３は、本開示のコンデンサ１の製造方法を説明するための断面図である。 図４は、本開示のコンデンサ１の製造方法を説明するための断面図である。 図５は、本開示のコンデンサ１の製造方法を説明するための断面図である。 図６は、本開示のコンデンサ１の製造方法を説明するための断面図である。
　以下、本開示のコンデンサについて、図面を参照しながら詳細に説明する。但し、本実施形態のコンデンサおよび各構成要素の形状および配置等は、図示する例に限定されない。
　本実施形態のコンデンサ１の断面図を図１に模式的に示す。
　図１に示されるように、本実施形態のコンデンサ１は、概略的には、導電性基材２と、該導電性基材２の表面に設けられた誘電体層３と、誘電体層３上に設けられた第１電極層４を有する。導電性基材２は第２電極としても機能し、導電性基材２、誘電体層３および第１電極層４は、コンデンサ構造体５を構成する。コンデンサ構造体５において、導電性基材２は、誘電体層３および第１電極層４に完全には覆われておらず、導電性基材２の一部は露出している。コンデンサ構造体５は、基板１１上に設けられた下部配線１２上に配置され、第１電極層４と下部配線１２とは電気的に接続されている。基板１１上には、コンデンサ構造体５および下部配線１２を覆うように絶縁層１５が設けられている。絶縁層１５には、上面（図面上側、基板１１の反対側の面）から下部配線１２まで第１貫通口１６、および上面からコンデンサ構造体５の露出面まで第２貫通口１７が設けられている。絶縁層１５の上面には、第１外部電極１３および第２外部電極１４が設けられ、第１外部電極１３は第１貫通口１６を介して下部配線１２に電気的に接続されている。第２外部電極１４は第２貫通口１７を介して導電性基材２（第２電極）に電気的に接続されている。本実施形態のコンデンサ１において、コンデンサ構造体５の第１電極層４と導電性基材２（第２電極）の間に電圧を印加することにより、誘電体層３に電荷を蓄積することができる。第１電極層４側の電流は、第１電極層４－下部配線１２－第１外部電極１３の順（またはこの逆）に流れる。一方、導電性基材２側の電流は、導電性基材２－第２外部電極１４の順（またはこの逆）に流れる。
　図１において、上記導電性基材２は、簡単のために、中実構造で表しているが、実際は多孔体である。コンデンサ構造体５において、誘電体層３および第１電極層４は、多孔体である導電性基材２の細孔内部の表面上にも形成されている。
　本開示のコンデンサにおいて、上記導電性基材２は、バルク金属基材である。ここに「バルク金属基材」とは、金属焼結基材、金属粉末圧縮基材等とは異なり、鋳造などにより一体に形成されたバルク（塊）材から形成された基材をいう。導電性基材としてバルク金属基材を用いることにより、強度をより高くすることができる。
　上記導電性基材２の空隙率は、表面積を大きくして、コンデンサの静電容量をより大きくする観点から、好ましくは５ｍ２／ｃｍ３以上、より好ましくは１０ｍ２／ｃｍ３以上、さらに好ましくは１５ｍ２／ｃｍ３以上であり得る。
　また、上記導電性基材２の空隙率は、強度を高くする観点から、好ましくは５０ｍ２／ｃｍ３以下、より好ましくは４０ｍ２／ｃｍ３以下、さらに好ましくは３０ｍ２／ｃｍ３以下であり得る。
　好ましい態様において、上記導電性基材２の空隙率は、好ましくは５ｍ２／ｃｍ３以上５０ｍ２／ｃｍ３以下、より好ましくは１０ｍ２／ｃｍ３以上４０ｍ２／ｃｍ３以下、さらに好ましくは１５ｍ２／ｃｍ３以上３０ｍ２／ｃｍ３以下であり得る。
　好ましい態様において、上記導電性基材２において、表層の空隙率は、内部の空隙率よりも高い。導電性基材２の表層の空隙率は、内部の空隙率の、好ましくは１．２倍以上、より好ましくは１．５倍以上、さらに好ましくは２．０倍以上であり得る。また、上限は特に限定されないが、導電性基材２の表層の空隙率は、内部の空隙率の、好ましくは５００倍以下、より好ましくは１００倍以下であり得る。ここに、導電性基材の表層とは、導電性基材の表面から３μｍ以内の領域をいう。また、導電性基材の内部とは、例えば導電性基材の各表面から５μｍ以上内側の領域であり、好ましくは導電性基材を半分に切断した場合の断面における中心部領域をいう。表層の空隙率を内部の空隙率よりも高くすることにより、細孔の入り口がより広くなり、誘電体層３および第１電極層４を形成する際に、細孔の入り口が塞がれることを抑制することができる。細孔の入り口の閉塞を抑制することにより、細孔の内部にまで誘電体層３および第１電極層４を形成することが可能になり、より高い静電容量を得ることが可能になる。
　本明細書において、「空隙率」とは、単位体積当たりの表面積をいう。かかる空隙率は、以下のようにして測定することができる。
　まず、導電性基材の略中央部を集束イオンビーム（ＦＩＢ）によるマイクロサンプリング加工法を用いて、薄片化し、分析試料を準備する。尚、ＦＩＢ加工時に形成された試料表面のダメージ層は、例えばＡｒイオンミリングにより除去することができる。分析試料の加工に関して、ＦＩＢには、ＳＭＩ３０５０ＳＥ（セイコーインスツル社製）を用い、Ａｒイオンミリングには、ＰＩＰＳｍｏｄｅｌ６９１（Ｇａｔａｎ社製）を用いることができる。次いで、分析試料の３μｍ×３μｍの範囲を走査型透過電子顕微鏡（ＳＴＥＭ）にて観察する。ＳＴＥＭは、ＪＥＭ－２２００ＦＳ（ＪＥＯＬ製）を用いることができる（加速電圧＝２００ｋＶ）。導電性基材の表層および内部それぞれ３点ずつについて画像解析を行い各点についての空隙率を算出し、これらの平均値として導電性基材の空隙率を求めることができる。
　好ましい態様において、上記導電性基材２における少なくとも一部細孔は、導電性基材を貫通している。導電性基材を貫通した細孔を有することにより、後に気相法により誘電体層３および第１電極層４を成膜する場合に、ガスが細孔に浸入しやすくなり、成膜時間および精度が向上する。
　好ましい態様において、上記導電性基材２は、完全に閉じた細孔（以下、「閉気孔」という）を実質的に有しない。即ち、導電性基材２に存在する細孔は、実質的にすべて、導電性基材表面の開口部に繋がっている。導電性基材２が閉気孔を実質的に有しないことにより、導電性基材２の細孔全ての表面に誘電体層３および第１電極層４を形成することが可能になり、より高い静電容量を得ることが可能になる。例えば、金属焼結体を基材とする場合には、基材の中には、基材を構成する金属により完全に囲まれた空間が生じ、この部分は静電容量の獲得に寄与しない。ここに、「閉気孔を実質的に有しない」とは、バルク金属を得る際に不可避な極微小な閉気孔の存在までも除外するものではなく、例えば、全細孔における表面積のうち閉気孔が占める割合が、好ましくは０．１％以下、より好ましくは０．０１％以下、さらに好ましくは０．００１％以下である場合を含む。
　好ましい態様において、上記導電性基材２は、その表面をＸ線回折（ＸＲＤ）で観察した場合に、配向が認められる。即ち、導電性基材２は、粉末多結晶体における原子の並びに依存した強度比（ＪＣＰＤＳ（Joint Committee on Powder Diffraction Standards）カードにおける強度比）とは異なった強度比を示す。
　好ましい態様において、上記導電性基材２は、４００℃で５時間、４％Ｈ２／Ｎ２の還元雰囲気下で熱処理した場合の収縮率が、好ましくは０．５％以下、より好ましくは０．１％以下、さらに好ましくは０．０１％以下であり得る。かかる収縮率が小さいことにより、後のコンデンサ製造工程、回路基板への溶接処理において熱が加えられた場合であっても収縮が抑制され、誘電体層３等の破壊が生じにくく、コンデンサの信頼性が向上する。
　上記収縮率は、体積変化率または各寸法の変化率を測定することにより測定することができる。
　上記導電性基材２の厚みは、好ましくは０．０１ｍｍ以上２．０ｍｍ以下、より好ましくは０．０５ｍｍ以上１．０ｍｍ以下、さらに好ましくは０．１ｍｍ以上０．５ｍｍ以下であり得る。導電性基材２の厚みを大きくすることにより、コンデンサの静電容量をより大きくすることができ、小さくすることにより、コンデンサの低背化に有利である。
　上記導電性基材２を構成する材料は、好ましくはＴｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｆｅ、Ｓｎ、Ｃｕ、Ｎｉ、Ｃｏ、ＦｅおよびＣａから選択される金属であり得る。一の態様において、上記導電性基材２を構成する材料は、２種以上の金属であり得る。金属が２種以上である場合、これらの金属は合金であってもよい。
　好ましい態様において、上記導電性基材２を構成する材料は、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、ＦｅおよびＳｎから選択される１種以上の第１金属、およびＣｕ、Ｎｉ、Ｃｏ、ＦｅおよびＣａからなる群から選択される１種以上の第２金属であり得る。
　特に好ましい態様において、上記導電性基材２を構成する材料は、Ｎｂおよび／またはＴａとＮｉとの組み合わせで、好ましくはＮｂとＮｉとの組み合わせまたはＴａとＮｉとの組み合わせ、より好ましくはＮｂとＮｉとの組み合わせであり得る。
　好ましい態様において、上記導電性基材２において、導電性基材表面を構成する金属材料の種類は、導電性基材内部を構成する金属材料の種類よりも少ない。ここに導電性基材表面とは、細孔が完全に埋まっていると仮定した場合の導電性基材の外形表面をいう。
　好ましい態様において、上記導電性基材２は、少なくとも２種の金属により構成されており、導電性基材２の表面は、導電性基材２の内部よりも少ない金属種により構成されている。
　特に好ましい態様において、導電性基材表面を構成する金属材料は、１種以上の第１金属であり、導電性基材内部を構成する金属材料は、１種以上の第１金属および１種以上の第２金属である。特に好ましい態様において、導電性基材表面を構成する金属材料は、Ｎｂおよび／またはＴａであり、導電性基材内部を構成する金属材料は、Ｎｂおよび／またはＴａならびにＮｉであり得、好ましくは導電性基材表面を構成する金属材料はＮｂであり、導電性基材内部を構成する金属材料は、ＮｂおよびＮｉであり得る。
　好ましい態様において、上記導電性基材２を構成する少なくとも２種の金属は合金である。即ち、導電性基材２は、少なくとも２種の金属の合金により構成されている。
　好ましい態様において、上記導電性基材２は、少なくとも２種の金属の合金により構成されており、導電性基材２の表面は、導電性基材２の内部よりも少ない金属種により構成されている。
　上記導電性基材２は、好ましくは脱成分法により製造される。ここに、「脱成分法」とは、２種以上の金属を含むバルク金属を、液体状の金属中に浸すことにより、少なくとも１種の金属をバルク金属から抽出し、多孔構造を得る方法をいう。かかる方法としては、例えば、特許第５６７８３５３号に記載の方法が挙げられる。
　好ましい態様において、上記導電性基材２は、少なくとも１種の第１金属および少なくとも１種の第２金属を含むバルク金属を、Ｍｇ、Ｃａ、Ｂｉ、希土類金属元素またはこれらの合金の金属浴に浸すことにより製造される。
　特に好ましい態様において、上記導電性基材２は、ＮｂまたはＴａおよびＮｉを含むバルク金属を、Ｍｇ、Ｃａ、Ｂｉ、希土類金属元素またはこれらの合金の金属浴に浸して、Ｎｉを金属浴に溶出させることにより得ることができる。
　上記誘電体層３を形成する材料は、絶縁性であれば特に限定されないが、好ましくは、ＡｌＯｘ（例えば、Ａｌ２Ｏ３）、ＳｉＯｘ（例えば、ＳｉＯ２）、ＡｌＴｉＯｘ、ＳｉＴｉＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘ、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＴｉＺｒＯｘ、ＴｉＺｒＷＯｘ、ＴｉＯｘ、ＳｒＴｉＯｘ、ＰｂＴｉＯｘ、ＢａＴｉＯｘ、ＢａＳｒＴｉＯｘ、ＢａＣａＴｉＯｘ、ＳｉＡｌＯｘ等の金属酸化物；ＡｌＮｘ、ＳｉＮｘ、ＡｌＳｃＮｘ等の金属窒化物；またはＡｌＯｘＮｙ、ＳｉＯｘＮｙ、ＨｆＳｉＯｘＮｙ、ＳｉＣｘＯｙＮｚ等の金属酸窒化物が挙げられ、ＡｌＯｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、またはＨｆＳｉＯｘが好ましく、ＡｌＯｘまたはＳｉＯｘが特に好ましい。なお、上記の式は、単に材料の構成を表現するものであり、組成を限定するものではない。即ち、ＯおよびＮに付されたｘ、ｙおよびｚは０より大きい任意の値であってもよく、金属元素を含む各元素の存在比率は任意である。また、誘電体層が異なる複数の層からなる層状化合物であってもよい。
　上記誘電体層３は、好ましくは、気相法、例えば真空蒸着法、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、スパッタ法、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）等または超臨界流体を用いる方法により形成される。
　好ましい態様において、上記誘電体層３は、ＡＬＤ法により形成される。ＡＬＤ法を用いることにより、細孔の細部にまでより均質で緻密な膜を形成できる。
　上記誘電体層３の厚みは、特に限定されないが、例えば３ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５０ｎｍ以下がより好ましい。誘電体層の厚みを３ｎｍ以上とすることにより、絶縁性を高めることができ、漏れ電流を小さくすることが可能になる。また、誘電体層の厚みを１００ｎｍ以下とすることにより、より大きな静電容量を得ることが可能になる。
　上記第１電極層４を構成する材料は、導電性であれば特に限定されないが、Ｎｉ、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｚｎ、Ｓｎ、Ｐｂ、Ｆｅ、Ｃｒ、Ｍｏ、Ｒｕ、Ｐｄ、Ｔａおよびそれらの合金、例えばＣｕＮｉ、ＡｕＮｉ、ＡｕＳｎ、ならびにＴｉＮ、ＴｉＡｌＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴａＮ等の金属窒化物、金属酸窒化物、導電性高分子（例えば、ＰＥＤＯＴ（ポリ（３，４－エチレンジオキシチオフェン））、ポリピロール、ポリアニリン）などが挙げられ、ＴｉＮまたはＴｉＯＮが好ましい。
　上記第１電極層４は、ＡＬＤ法により形成してもよい。ＡＬＤ法を用いることにより、コンデンサの静電容量をより大きくすることができる。別法として、誘電体層を被覆し、導電性基材の細孔を実質的に埋めることのできる、化学蒸着（ＣＶＤ：Chemical Vapor Deposition）法、めっき、バイアススパッタ、Ｓｏｌ－Ｇｅｌ法、導電性高分子充填などの方法で、第１電極層４を形成してもよい。また、誘電体層上にＡＬＤ法で導電性膜を形成し、その上から他の手法により、導電性材料、好ましくはより電気抵抗の小さな物質で細孔を充填して第１電極層を形成してもよい。このような構成とすることにより、効率的により高い静電容量密度および低い等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を得ることができる。
　好ましい態様において、上記第１電極層４は、ＡＬＤ法により形成される。ＡＬＤ法を用いることにより、細孔の細部にまでより均質で緻密な膜を形成できる。
　上記第１電極層４の厚みは、特に限定されないが、例えば３ｎｍ以上が好ましく、１０ｎｍ以上がより好ましい。導電性基材の厚みを３ｎｍ以上とすることにより、第１電極層自体の抵抗を小さくすることができる。
　上記導電性基材２、誘電体層３および第１電極層４は、コンデンサ構造体５を形成する。即ち、本開示のコンデンサは、かかるコンデンサ構造体５を最小の構造単位とし、他の要素、例えば基板１１、絶縁層１５、外部電極１３，１４等は、必須の要素ではない。
　上記絶縁層１５を形成する材料は、絶縁性材料であれば特に限定されないが、エポキシ樹脂、ポリイミド系樹脂、フッ素系樹脂、各種ガラス材料、セラミック材料が挙げられ、エポキシ樹脂が好ましい。該絶縁性材料には各種添加材、例えばＳｉ粒子を含めてもよい。
　上記絶縁層１５は、上記絶縁性材料を塗布することにより形成される。絶縁性材料の塗布方法としては、エアー式ディスペンサー、ジェットディスペンサー、スクリーン印刷、静電塗布、インクジェット、フォトリソグラフィー等が挙げられる。
　上記第１外部電極１３および第２外部電極１４を構成する材料は、特に限定されないが、例えば、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ、Ｔｉ等の金属および合金、ならびに導電性高分子などが挙げられる。
　上記外部電極１３，１４の形成方法は、特に限定されず、例えばＣＶＤ法、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができる。
　上記基板１１は、コンデンサ構造体５を支持できるものであれば特に限定されない。基板１１は、例えば各種セラミック基板、好ましくはアルミナ基板であり得る。
　上記下部配線１２を構成する材料は、導電性であれば特に限定されず、Ａｕ、Ｐｂ、Ｐｄ、Ａｇ、Ｓｎ、Ｎｉ、Ｃｕ、Ｔｉ等の金属および合金などが挙げられる。
　上記下部配線１２の形成方法は、特に限定されず、例えばＣＶＤ法、電解めっき、無電解めっき、蒸着、スパッタ、導電性ペーストの焼き付け等を用いることができる。
　上記のようなコンデンサ１は、例えば以下のようにして製造される。
　まず、導電性基材２を準備する。導電性基材２は、上記したように脱成分法により製造されたバルク金属基材が好ましい。
　上記導電性基材２の表面全体に、誘電体層３および第１電極層４を形成し、コンデンサ構造体５を形成する（図２）。尚、図２では、簡単のために導電性基材２の細孔は記載していないが、誘電体層３および第１電極層４は、細孔内部の基材表面上にも形成される。
　次に、コンデンサ構造体５を、基板１１の一方主面上に形成された下部配線１２上に配置し、第１電極層４と下部配線１２を電気的に接続する（図３）。第１電極層４と下部配線１２との接続は、例えば下部配線１２上にＡｇペーストを塗布し、その上にコンデンサ構造体５を配置し、焼結させて一体化することにより行うことができる。その他の方法、例えば溶接、はんだ等により接続してもよい。
　次に、コンデンサ構造体５の一部を除いて、レジスト２１によりマスクする（図４）。レジスト２１を構成する材料は、後のエッチング工程に耐性のある材料であれば特に限定されず、例えばアクリル系のノボラック樹脂等を用いることができる。
　次に、コンデンサ構造体５の露出部分の第１電極層４および誘電体層３を除去する（図５）。除去後は、コンデンサ構造体５の基材２は、レジスト２１に覆われている部分を除いて露出している。除去方法は特に限定されないが、エッチングにより除去することが好ましい。エッチングに用いるエッチング液は、各層を構成する材料に応じて適宜選択することができ、例えば過酸化水素水、硝酸アンモニウムなどが用いられる。
　次に、レジスト２１を除去し、絶縁層１５を、コンデンサ構造体５を覆うように形成する（図６）。その後、レーザー等により第１貫通口１６および第２貫通口１７を形成し、次いで、スパッタおよびめっき等により第１外部電極１３および第２外部電極１４を形成する。このようにして、図１に示されるコンデンサ１を形成することができる。
　以上、本開示のコンデンサおよびその製造方法について説明したが、本発明は上記の実施形態に限定されず、本発明の要旨を逸脱しない範囲で設計変更可能である。
・バルク金属基材の製造
　バルク金属としてＮｂ－Ｎｉ合金を準備し、マグネシウム溶湯（７００℃）に浸漬し、Ｎｉを溶湯中に溶出させて、多孔構造を有するバルク金属基材を得た。バルク金属基材の表面はＮｉであり、バルク金属基材の内部はＮｂ－Ｎｉ合金であった。上記バルク金属基材は、一辺が０．８ｍｍであり、厚みが０．１ｍｍであった。
・コンデンサ構造体５の製造
　次に、上記で得られたバルク金属基材上に、ＡＬＤ法により、ＳｉＯｘの成膜を３００℃、１０時間行い、厚さ２０ｎｍの誘電体層を形成した。次いで、該誘電体層の上に、ＡＬＤ法により、ＴｉＮの成膜を４００℃、２０時間行い、厚さ１５ｎｍの第１電極層を形成した。これにより、コンデンサ構造体を得た（図２参照）。
・コンデンサ１の製造
　別途、アルミナ基板を準備し、その一方主面に、蒸着にてＮｉをパターン形成し、無電解めっきによりＣｕ層を形成し、基板上に下部配線を形成した。次いで、該下部配線上にナノＡｇペーストを印刷、そのＡｇペースト上に、上記で得られたコンデンサ構造体を配置し、３５０℃でＡｇペーストを焼結させ、上記アルミナ基板上の下部配線とコンデンサ構造体を一体化させた（図３参照）。
　次に、コンデンサ構造体のアルミナ基板面とは反対側の一部を除き、アクリル系ノボラック樹脂にてレジストを形成した（図４参照）。次いで、上記レジストでマスクされていない箇所のＴｉＮ膜を過酸化水素水と硝酸アンモニウムの混合液で、ＳｉＯｘ膜をフッ酸で除去した。次いで、剥離液でレジストを除去した（図５参照）。
　次に、Ｓｉを充填したエポキシ樹脂で、コンデンサ構造体の全体を被覆し、８０℃でプレス形成にて表面を平滑にした後、オーブンで１５０℃で２時間加熱し樹脂を硬化させ、絶縁層を形成した。次いで、波長３５５ｎｍの半導体レーザーで、絶縁層に直径５０μｍの貫通口を２箇所開けた。
　最後に、コンデンサの上面側からＴｉ／Ｃｕスパッタ、電解Ｃｕめっきを行い、所定のパターン形成を行うためのレジストを形成し、Ｃｕエッチングを行い、その後レジストを除去し、コンデンサ上面に第１外部電極および第２外部電極を形成した。このようにして、本実施例のコンデンサを製造した。
＜評価＞
・空隙率
　上記コンデンサにおけるバルク金属基材の空隙率を、下記のように求めた。まず、コンデンサ試料の略中央部をＦＩＢによるマイクロサンプリング加工法を用いて、薄片化し、分析試料を準備した。尚、ＦＩＢ加工時に形成された試料表面のダメージ層は、Ａｒイオンミリングによって除去した。分析試料の加工には、ＦＩＢには、ＳＭＩ３０５０ＳＥ（セイコーインスツル社製）を、Ａｒイオンミリングには、ＰＩＰＳｍｏｄｅｌ６９１（Ｇａｔａｎ社製）を用いた。次いで、分析試料の３μｍ×３μｍの範囲をＳＴＥＭにて観察した。ＳＴＥＭはＪＥＭ－２２００ＦＳ（ＪＥＯＬ製）を用いた（加速電圧＝２００ｋＶ）。観察領域の画像解析を行い、バルク金属基材の金属が存在する面積から空隙率を求めた。任意の３箇所の空隙率の平均は、１５ｍ２／ｃｍ３であった。
・静電容量
　コンデンサの静電容量を、インピーダンスアナライザを用いて、１ＭＨｚ、１ｍＶにて測定した。結果は、０．８μＦであった。
・耐電圧性
　ＤＣ電界を５Ｖ印加し、ショート試料を計数することにより耐電圧性を評価した。ショート試料の判定基準としては、絶縁抵抗が１ｋΩ以下となる試料をショート試料として判定した。測定の結果、本実施例のコンデンサのショート（短絡）率は、０％であった。
・耐熱性
　上記で測定したコンデンサを、プリント基板上にＳｎＡｇはんだで実装し、窒素雰囲気下で最高温度２６５℃を１５秒キープするようなプロファイル条件で、３回熱処理を行った。処理後のコンデンサの静電容量および耐電圧性について、上記と同様の評価を行った。結果は、容量値およびショート率共に変動はなく、耐熱性が高いことが示された。
　本開示のコンデンサは、高温耐性が高く、高容量密度を有するので、種々の用途に利用することができる。
　　１…コンデンサ
　　２…導電性基材
　　３…誘電体層
　　４…第１電極層
　　５…コンデンサ構造体
　　１１…基板
　　１２…下部配線
　　１３…第１外部電極
　　１４…第２外部電極
　　１５…絶縁層
　　１６…第１貫通口
　　１７…第２貫通口
　　２１…レジスト

Claims (8)

  1. 　導電性基材と、
    　前記導電性基材上に設けられた誘電体層と、
    　前記誘電体層上に設けられた第１電極層と
    を有して成るコンデンサであって、
    　前記導電性基材は、バルク金属基材であることを特徴とする、コンデンサ。
  2. 　前記誘電体層および前記第１電極層は、原子層堆積法により形成されている、請求項１に記載のコンデンサ。
  3. 　前記導電性基材は、少なくとも２種の金属により構成されている、請求項１または２に記載のコンデンサ。
  4. 　前記導電性基材は、少なくとも２種の金属により構成されており、前記導電性基材の表面は、前記導電性基材の内部よりも少ない金属種により構成されている、請求項１～３のいずれか１項に記載のコンデンサ。
  5. 　前記導電性基材は、少なくとも２種の金属の合金により構成されている、請求項１～３のいずれか１項に記載のコンデンサ。
  6. 　前記導電性基材は、少なくとも２種の金属の合金により構成されており、前記導電性基材の表層は、前記導電性基材の内部よりも少ない金属種により構成されている、請求項５に記載のコンデンサ。
  7. 　前記導電性基材の空隙率は、該導電性基材の内部より、該導電性基材の表層の方が高い、請求項１～６のいずれか１項に記載のコンデンサ。
  8. 　前記導電性基材は、閉気孔を有しない、請求項１～７のいずれか１項に記載のコンデンサ。
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