WO2020090400A1 - 固体撮像素子及び電子機器 - Google Patents

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Sony Semiconductor Solutions Corp
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    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to a solid-state image sensor and electronic equipment.
  • CMOS Complementary Metal Oxide Semiconductor
  • a photodiode as a photoelectric conversion device provided in each pixel, light incident from a subject is photoelectrically converted, and a voltage signal corresponding to the amount of electric charge obtained is generated by an amplifying transistor and a vertical signal. It is read out through a signal line, converted into analog / digital (A / D) by an A / D converter having a comparator, and output as imaged data.
  • a / D analog / digital
  • a dynamic comparator having a high power efficiency is used as a comparator used in the A / D conversion circuit of the successive conversion type. It is generally used.
  • the dynamic comparator has a large amount of kickback noise, and when a large number of A / D conversion circuits such as an image sensor are simultaneously operated, streaking may occur due to the common impedance of the power supply, the ground, the reference, and the like. was there.
  • a technique for suppressing streaking for example, the technique described in Patent Document 1 has been proposed.
  • the present disclosure has been made in view of such circumstances, and when the preamplifier provided in the preceding stage of the dynamic comparator is unnecessary, the input / output of the preamplifier is short-circuited and power-down is performed, and the direct comparison is performed by the dynamic comparator. By doing so, it is an object to provide a solid-state image sensor and an electronic device that can reduce power consumption.
  • An object of the present invention is to provide a solid-state image sensor and an electronic device capable of performing the above.
  • a solid-state imaging device includes a pixel array unit in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array, and a pixel signal and a threshold signal are input to an input terminal.
  • the difference between the pixel signal and the threshold signal, which are respectively input, is amplified and output as a differential signal, and the differential signal is compared with the preamplifier section that is in the operation stop state based on the input first control signal.
  • It has a comparator section that outputs the comparison result data and a plurality of switching elements that connect the input terminal of the preamplifier section to the input terminal of the comparator section, and the switching element is switched based on the second control signal input in the operation stop state. And a preamplifier through circuit that is in a connected state.
  • the preamplifier unit is put into an operation stop state based on the input first control signal, and at this time, the preamplifier through circuit is configured to switch the switching element based on the second control signal input in the operation stop state. Is connected, the comparator unit can be operated without using the preamplifier unit, and power consumption can be suppressed.
  • power consumption can be suppressed by reducing the current in the preamplifier section under conditions where characteristics such as linearity and noise required for the preamplifier section can be relaxed. Further, since the number of conversions can be reduced under the condition that the number of bits required for A / D conversion is small, power consumption can be suppressed by increasing the intermittent rate. Note that the effects described here are not necessarily limited, and may be any effects described in the present disclosure.
  • FIG. 3 is a detailed configuration diagram of a preamplifier unit and a comparator unit according to the first embodiment.
  • FIG. 6 is another detailed configuration diagram of the preamplifier section and the comparator section of the first embodiment.
  • It is a detailed block diagram corresponding to two pixel signals of the preamplifier unit of the first embodiment.
  • FIG. 1 is a block diagram showing a configuration example of an electronic device according to an embodiment.
  • the electronic device 100 roughly includes a solid-state image sensor 1, an image processing unit 8, and a control unit 9.
  • the solid-state imaging device 1 includes a pixel array unit 2, a row scanning circuit 3, an A / D conversion unit 4, a timing control unit 5, a column scanning circuit 6, and a signal processing unit 7.
  • the pixel array unit 2 is provided with a plurality of scanning lines and a plurality of signal lines, and pixel circuits are arranged at the intersections of the respective scanning lines and the respective signal lines to form a two-dimensional array.
  • a plurality of pixel circuits are provided in a grid pattern.
  • the row scanning circuit 3 sets any one of the plurality of scanning lines to the active state and configures the pixel array unit 2 corresponding to the scanning line in the active state.
  • the pixel circuits for one row are driven to output pixel signals.
  • the A / D conversion unit 4 has a plurality of A / D converters described later, performs A / D conversion of the voltage corresponding to the input pixel signal, and outputs pixel data to the signal processing unit 7. ..
  • the timing control unit 5 controls the timing at which each of the row scanning circuit 3, the A / D conversion unit 4, and the column scanning circuit 6 operates under the control of the control unit 9.
  • the column scanning circuit 6 operates under the control of the timing control unit 5 in synchronization with the operations of the row scanning circuit 3 and the A / D conversion unit 4, and the A / D conversion unit 4 performs A / D conversion for each signal line.
  • the obtained data is sequentially transferred to the signal processing unit 7 as pixel data.
  • the signal processing unit 7 performs processing such as automatic gain control and noise cancellation on image data composed of a plurality of pixel data, and outputs the image data to an external image processing unit 8.
  • the image processing unit 8 executes various image processes on the image data under the control of the control unit 9. In this image processing, for example, demosaicing processing, white balance processing, etc. are executed. Then, the image data after the image processing is transmitted to an external recording device such as an image memory.
  • the image processing unit 8 is arranged outside the solid-state imaging device 1, but it is also possible to provide the image processing unit 8 inside the solid-state imaging device 1.
  • each of the circuits in the solid-state imaging device 1 may be arranged on a single semiconductor substrate or may be arranged dispersedly on a plurality of laminated semiconductor substrates.
  • FIG. 2 is a diagram illustrating a configuration example of the A / D converter according to the first embodiment.
  • the A / D converter 10 is roughly classified into a local reference voltage generation unit 11, a DA conversion unit 12, a preamplifier unit 13, a comparator unit 14, a successive conversion logic unit 15, a column interface unit 16, as shown in FIG.
  • a clock generation / logic control block 17 and preamplifier through switch groups SWG TM and SWTN are provided.
  • the local reference voltage generation unit 11 generates and outputs a plurality of types of local reference reference signals (local reference reference voltages) VRT0, VRT1, VRT2, VRC, VRB2, VRB1, VRB0 from the reference voltage T GRV .
  • VRT0 VRC + VREF / 2
  • VRT1 VRC + VREF / 8
  • VRT2 VRC + VREF / 32
  • VRB2 VRC-VREF / 32
  • VRB1 VRC-VREF / 8
  • VRB0 VRC-VREF / 2
  • the DA conversion unit 12 uses a plurality of types of local reference reference signals Sref generated by the local reference voltage generation unit 11, and under the control of a successive conversion logic unit 15 described later, digital / analog (D / A) of the control data D SAR. The conversion is performed and the threshold voltage signal Sth is output.
  • the preamplifier unit 13 amplifies the differential voltage of the pixel signals SV 1 to SV 8 and the threshold voltage signal Sth input from the pixel array unit 2 through the coupling capacitors from the plurality of pixel signal input terminals TV 1 to TV 8 and outputs the amplified voltage.
  • the amplification operation signal is output to the signal lines OUTP and OUTN.
  • the comparator unit 14 compares the preamplifier output signals OUTP and OUTN and outputs the comparison result data D CMP .
  • the sequential conversion logic unit 15 outputs the control data D SAR of the digital / analog conversion unit from the comparison result data D CMP under the control of the clock generation / logic control block 17.
  • the sequential conversion logic unit 15 also stores the input comparison result data D CMP and outputs pixel data that is an analog / digital (A / D) conversion result of a pixel signal based on the stored comparison result data D CMP. ..
  • the column interface unit 16 outputs pixel data D V1 to D V8 , which are analog / digital (A / D) conversion results of the pixel signals TV1 to TV8, from the output terminal TD OUT at a predetermined output timing.
  • the clock generation / logic control block 17 supplies the comparison signal CLK to the comparator unit 14 and the enable signal S EN to the preamplifier unit 13.
  • the clock generation / logic control block 17 also supplies control signals S TM and SEL1 to SEL8 for switching the preamplifier through mode.
  • the enable signal S EN functions as a first control signal
  • the through mode control signal S TM and the pixel selection signals SEL1 to SEL8 function as a second control signal.
  • the preamplifier through switch group SWG TM uses the through mode control signal S TM and the pixel selection signals SEL1 to SEL8 to output the pixel signals SV1 to SV8 input from the signal input terminals TV1 to TV8 via the coupling capacitors.
  • a plurality of switching elements SWT1 to SWT8 and SWS1 to SWS8 are provided for directly leading to the comparator section 14 without going through 13.
  • the through mode control signal S TM is output to each of the plurality of switching elements SWT1 to SWT8 and SW TN .
  • the corresponding selection signals SEL1 to SEL8 are input to be exclusively turned on (closed) and input.
  • a plurality of switching elements SWS1 to SWS8 for sequentially guiding any of the pixel signals SV1 to SV8 to the comparator section 14 directly without passing through the preamplifier section 13 are provided.
  • the pre-amplifier through the switch group SWG TM, a plurality of switching elements SWT1 ⁇ SWT8, SW TN and a plurality of switching elements SWS1 ⁇ SWS8 constitute a preamplifier through circuit.
  • the plurality of switching elements SWT1 to SWT8 are illustrated at positions separated from the signal lines extending from the pixel signal input terminals SV1 to SV8 to the preamplifier unit 13, respectively.
  • the wiring capacitance of the bypass wiring of the switching elements SWT1 to SWT8 it is provided near the signal line toward the preamplifier unit 13.
  • the plurality of switching elements SWS1 to SWS8 are also shown in positions separated from the output signal line OUTP, but in reality, in order to reduce the influence of the wiring capacitance of the bypass wiring of the switching elements SWS1 to SWS8, the output signals It is arranged close to the line OUTP.
  • both the switching elements SWT1 to SWT8 and SW TN and the switching elements SWS1 to SWS8 are provided as the preamplifier through switch group SWG TM , but any one of the switching elements SWT1 to SWT8 or the switching elements SWS1 to SWS8 is provided.
  • the preamplifier unit 13 is operated in a preamplifier through mode described later, the same effect can be obtained by sequentially and exclusively turning on a plurality of switching elements provided (closed state). It is possible.
  • one switching element SW TN is provided as a preamplifier through switch on the threshold voltage terminal side of the preamplifier section 13.
  • two switching elements connected in series are provided, For the same reason as described above, the wiring capacitance can be further reduced.
  • FIG. 3 is a detailed configuration diagram of an example of the preamplifier unit and the comparator unit according to the first embodiment.
  • the preamplifier unit 13 is of the PMOS input type.
  • the preamplifier unit 13 has a source terminal S connected to a power supply line AVD, a gate terminal G connected to a drain terminal D, and a diode-connected P-channel MOS transistor TR11, and a power supply line AVD connected to a source terminal S and a gate.
  • the terminal G is connected to the gate terminal G of the P-channel MOS transistor TR11, the P-channel MOS transistor TR11 and the P-channel MOS transistor TR12 functioning as a current mirror circuit, and one end thereof is connected to the drain terminal D of the P-channel MOS transistor TR11.
  • the other end of the constant current source CC is connected to the ground line AVS.
  • the pixel signal SV X is input to the gate terminal G
  • the source terminal is connected to the drain terminal of the P-channel MOS transistor TR12
  • the source terminal S is the P-channel MOS transistor TR13.
  • the P-channel MOS transistor TR14 which is connected to the drain terminal D of the P-channel MOS transistor TR14 and which receives the operating voltage BIAS at the gate terminal G and functions as a cascode circuit.
  • a load resistor R1 connected to the line AVS.
  • the threshold voltage signal Sth is input to the gate terminal G
  • the source terminal S is connected to the drain terminal D of the P-channel MOS transistor TR12
  • the source terminal S is the P-channel MOS transistor.
  • a P-channel MOS transistor TR16 that is connected to the drain terminal D of the transistor TR15 and the operating voltage BIAS is input to the gate terminal G and functions as a cascode circuit. One end is connected to the drain terminal D of the P-channel MOS transistor TR16 and the other end is connected.
  • a load resistor R2 connected to the ground line AVS.
  • the preamplifier unit 13 also includes a P-channel MOS transistor TR17 for applying the initial voltage VSET to the P-channel MOS transistor TR15 and a P-channel MOS transistor TR18 for applying the initial voltage VSET to the P-channel MOS transistor TR13. I have it.
  • the preamplifier unit 13 includes the following switching elements SW1 to SW10 for the preamplifier through mode.
  • the preamplifier unit 13 includes a switching element SW1 for connecting the gate terminal G of the P-channel MOS transistor TR11 and the gate terminal G of the P-channel MOS transistor TR12 to the power supply line AVD in the preamplifier through mode, and the P-channel MOS.
  • the preamplifier unit 13 connects the switching element SW4 for connecting the source terminals S of the P-channel MOS transistors TR13, TR15 to the ground line AVS and the drain terminal D of the P-channel MOS transistors TR13, TR15 to the ground line AVS.
  • Switching elements SW5 and SW6 for connecting the source terminals S of the P-channel MOS transistors TR13, TR15 to the ground line AVS switches the switching element SW4 for connecting the source terminals S of the P-channel MOS transistors TR13, TR15 to the ground line AVS and the drain terminal D of the P-channel MOS transistors TR13, TR15 to the ground line AVS.
  • Switching elements SW5 and SW6 for connecting the source terminals S of the P-channel MOS transistors TR13, TR15 to the ground line AVS.
  • the preamplifier unit 13 connects the switching element SW7 for connecting the gate terminal G of the P-channel MOS transistor TR13 to one input terminal of the comparator unit 14 and the gate terminal G of the P-channel MOS transistor TR15 of the comparator unit 14.
  • P-channel MOS transistor TR13, P-channel MOS transistor TR14, P-channel MOS transistor TR15, P-channel MOS transistor TR16, load resistor R1 and load resistor R2 form a differential amplifier DA.
  • FIG. 4 is a detailed configuration diagram of another example of the preamplifier section and the comparator section of the first embodiment.
  • FIG. 4 shows the case where the preamplifier unit 13 is of the NMOS input type.
  • the source terminal S is connected to the ground line AVS
  • the gate terminal G is diode-connected to the drain terminal D
  • the source terminal S is connected to the ground line AVS.
  • the N-channel MOS transistor TR11X is connected to the gate terminal G of the N-channel MOS transistor TR11X and functions as a current mirror circuit with the N-channel MOS transistor TR11X.
  • One end is connected to the drain terminal D of the N-channel MOS transistor TR11X and the other end is connected.
  • a constant current source CC connected to the power supply line AVD.
  • the pixel signal SV X is input to the gate terminal G
  • the source terminal S is connected to the drain terminal D of the N-channel MOS transistor TR12X
  • the source terminal S is an N-channel MOS transistor.
  • An N-channel MOS transistor TR14X which is connected to the drain terminal D of the transistor TR13X, receives the operating voltage BIAS at the gate terminal G thereof, and functions as a cascode circuit, and has one end connected to the drain terminal D of the N-channel MOS transistor TR14X and the other end.
  • a load resistor RX1 connected to the power supply line AVD.
  • the threshold voltage signal Sth is input to the gate terminal G
  • the source terminal S is connected to the drain terminal D of the N-channel MOS transistor TR12X
  • the source terminal S is an N-channel MOS transistor.
  • An N-channel MOS transistor TR16X that is connected to the drain terminal D of the transistor TR15X and receives the operating voltage BIAS at the gate terminal G to function as a cascode circuit, and one end of the N-channel MOS transistor TR16X is connected to the drain terminal D of the N-channel MOS transistor TR16X and the other end. Is equipped with a load resistor RX2 connected to the power supply line AVD.
  • the preamplifier unit 13 also includes a P-channel MOS transistor TR18X for applying the initial voltage VSET to the N-channel MOS transistor TR13X and a P-channel MOS transistor TR17X for applying the initial voltage VSET to the P-channel MOS transistor TR15X. I have it. Further, the preamplifier unit 13 includes the following switching elements SW11 to SW20 for the preamplifier through mode.
  • the preamplifier unit 13 includes a switching element SW11 for connecting the gate terminal G of the N-channel MOS transistor TR11X and the gate terminal G of the N-channel MOS transistor TR12X to the ground line AVS in the preamplifier through mode, and the N-channel MOS.
  • the switching element SW13 for disconnecting is provided.
  • the preamplifier unit 13 includes a switching element SW14 for connecting the source terminal S of the N-channel MOS transistor TR13X and the source terminal S of the N-channel MOS transistor TR15X to the power supply line AVD in the preamplifier through mode, and the N-channel MOS transistor TR13X.
  • the preamplifier section 13 connects the switching element SW17 for connecting the gate terminal G of the N-channel MOS transistor TR13X to one input terminal of the comparator section 14 and the gate terminal G of the N-channel MOS transistor TR15X of the comparator section 14.
  • a switching element SW18 for connecting to the other input terminal, a switching element SW19 for disconnecting the drain terminal D of the N-channel MOS transistor TR14X and the load resistor RX1 in the preamplifier through mode, and a drain terminal D of the N-channel MOS transistor TR16X.
  • a load resistor RX2 and a switching element SW20 for disconnecting the load resistor RX2 in the preamplifier through mode.
  • the N-channel MOS transistor TR13X, the N-channel MOS transistor TR14X, the N-channel MOS transistor TR15X, the N-channel MOS transistor TR16X, the load resistor RX1 and the load resistor RX2 form a differential amplifier DAX.
  • FIG. 5 is a detailed configuration diagram corresponding to two pixel signals of the preamplifier unit of the first embodiment.
  • the preamplifier unit 13A is of the PMOS input type.
  • the same parts as those of the preamplifier section 13 are designated by the same reference numerals.
  • the preamplifier section 13A has a source terminal S connected to the power supply line AVD, a gate terminal G connected to a drain terminal D, and a diode-connected P-channel MOS transistor TR11, and a source terminal S connected to the power supply line AVD and a gate.
  • the terminal G is connected to the gate terminal G of the P-channel MOS transistor TR11, and the P-channel MOS transistor TR12 functions as a current mirror circuit in cooperation with the P-channel MOS transistor TR11.
  • One end of the P-channel MOS transistor TR11 has a drain terminal D.
  • a constant current source CC having the other end connected to the ground line AVS.
  • the pixel signal SV1 is input to the gate terminal G
  • the source terminal S is connected to the drain terminal D of the P-channel MOS transistor TR12
  • the pixel signal SV2 is input to the gate terminal G.
  • a P-channel MOS transistor TR132 whose input is input and whose source terminal S is connected to the drain terminal D of the P-channel MOS transistor TR12, and whose source terminal S is the drain terminal D of the P-channel MOS transistor TR131 or the drain terminal D of the P-channel MOS transistor TR132.
  • a bias current control signal BIAS is input to the gate terminal G of the P-channel MOS transistor TR14 that functions as a cascode circuit and one end of the P-channel MOS transistor TR14. The other end is connected to the down terminal D is provided with a load resistor R1 connected to the ground line AVS, the.
  • the threshold voltage signal Sth is input to the gate terminal G
  • the source terminal S is connected to the drain terminal D of the P-channel MOS transistor TR12
  • the source terminal S is a P-channel MOS transistor.
  • the drain terminal D of the transistor TR15 is connected
  • the bias current control signal BIAS is input to the gate terminal G
  • the P channel MOS transistor TR16 that functions as a cascode circuit and one end thereof are connected to the drain terminal D of the P channel MOS transistor TR16.
  • a load resistor R2 having the other end connected to the ground line AVS.
  • the preamplifier unit 13A includes a P-channel MOS transistor TR17 for applying the initial voltage VSET to the P-channel MOS transistor TR15, a P-channel MOS transistor TR181 for applying the initial voltage VSET to the P-channel MOS transistor TR131, and an N-type. P channel MOS transistor TR182 for applying initial voltage VSET to channel MOS transistor TR132.
  • the preamplifier unit 13A includes the following switching elements SW1 to SW6, SW71, SW72, and SW8 to SW10 for the preamplifier through mode.
  • the preamplifier unit 13A includes a switching element SW1 for connecting the gate terminal G of the P-channel MOS transistor TR11 and the gate terminal G of the P-channel MOS transistor TR12 to the power supply line AVD in the preamplifier through mode, and the P-channel MOS.
  • a switching element SW2 for disconnecting the drain terminal D of the transistor TR11 and the constant current source CC in the preamplifier through mode, a drain terminal D of the P-channel MOS transistor TR12, and a source terminal S of the P-channel MOS transistors TR15, TR131, TR132.
  • a switching element SW3 for disconnecting in the preamplifier through mode.
  • the preamplifier unit 13A includes a switching element SW4 for connecting the source terminal S of the P-channel MOS transistors TR131 and TR132 and the source terminal S of the P-channel MOS transistor TR15 to the ground line AVS in the preamplifier through mode, and the P-channel MOS.
  • SW6 is provided.
  • the preamplifier unit 13A connects the switching elements SW71 and SW25 for connecting the gate terminal G of the P-channel MOS transistor TR131 to one input terminal of the comparator unit 14 and the gate terminal G of the P-channel MOS transistor TR132 with the comparator unit.
  • Switching elements SW72 and SW26 for connecting to one input terminal of P14, switching element SW8 for connecting the gate terminal G of the P-channel MOS transistor TR15 to the other input terminal of the comparator section 14, and P-channel MOS transistor.
  • a switching element SW9 for disconnecting the drain terminal D of the TR14 and the load resistor R1 in the preamplifier through mode, and a drain terminal D of the P-channel MOS transistor TR16 and the load resistor R2 are preamplified through.
  • a switching element SW10 for disconnecting during over de.
  • one of the connected P-channel MOS transistor TR131 or P-channel MOS transistor TR132, P-channel MOS transistor TR14, P-channel MOS transistor TR15, P-channel MOS transistor TR16, load resistor R1 and load resistor R2 is connected. Constitute a differential amplifier DA.
  • the comparator unit 14 roughly includes an amplification unit (amplification stage) 14A and a latch unit 14B.
  • the source terminal S is connected to the digital power supply DVD
  • the gate terminal G is connected to the clock signal line CLK
  • the drain terminal D is connected to the drain terminal D of the P-channel MOS transistor TR21.
  • the N-channel MOS transistor TR22 having the gate terminal G connected to the positive input terminal INP, the source terminal S connected to the digital power supply DVD, and the gate terminal G connected to the clock signal line CLK are connected to the P-channel MOS transistor TR23.
  • the drain terminal D is connected to the drain terminal D of the P-channel MOS transistor TR23, and the gate terminal G is connected to the negative side input terminal INN, and the drain terminal D is the N-channel MOS transistor TR2.
  • Source terminal S and the source terminal S of the N channel MOS transistor TR24 are commonly connected, the gate terminal G is connected to the clock signal line CLK, and the source terminal S is connected to the digital ground DVS. I have it.
  • the amplifier 14A includes a P-channel MOS transistor TR31 and an N-channel MOS transistor TR32 which form a CMOS inverter, and a P-channel MOS transistor TR33 and an N-channel MOS transistor TR34 which form a CMOS inverter.
  • the signal is amplified by working together.
  • the latch unit 14B has a source terminal S connected to the digital power supply DVD, a gate terminal G connected to the clock signal line CLK, a P-channel MOS transistor TR41, a source terminal S connected to the digital power supply DVD, and a drain terminal D.
  • the P-channel MOS transistor TR42 connected to the drain terminal D of the P-channel MOS transistor TR41, the drain terminal D connected to the drain terminal D of the P-channel MOS transistor TR41 and the drain terminal D of the P-channel MOS transistor TR42, and the gate terminal G Is an N-channel MOS transistor TR43 connected to the source terminal S of the P-channel MOS transistor TR31 and the drain terminal D of the N-channel MOS transistor TR32, and the drain terminal D is an N-channel MOS transistor. Is connected to the source terminal S of the register TR43, the source terminal S is connected to the digital ground DVS, the gate terminal G is provided with an N-channel MOS transistor TR44 connected to the gate terminal G of the P-channel MOS transistor TR42, a.
  • the latch section 14B has a source terminal S connected to the digital power supply DVD, a gate terminal G connected to the clock signal line CLK, a P-channel MOS transistor TR45, a source terminal S connected to the digital power supply DVD, and a drain terminal.
  • D is connected to the drain terminal D of the P-channel MOS transistor TR45, and the gate terminal G is connected to the drain terminal D of the P-channel MOS transistor TR42 and the drain terminal D of the N-channel MOS transistor TR43.
  • the terminal D is connected to the drain terminal D of the P-channel MOS transistor TR45 and the drain terminal D of the P-channel MOS transistor TR46, and the gate terminal G of the P-channel MOS transistor T constitutes an inverter.
  • N-channel MOS transistor TR48 having a gate terminal G connected to the gate terminal G of the P-channel MOS transistor TR46.
  • the A / D converter 10 sets the value (“1” or “0”) of all bits by performing successive comparison from the most significant bit to the least significant bit of the pixel data that is the A / D conversion result. There is. First, the successive conversion logic unit 15 sets all voltages to the center voltage (VRC) as an initial value.
  • VRC center voltage
  • the comparator unit 14 compares the voltages of the differential signals OUTP and OUTN and outputs the comparison result data D CMPX to the successive conversion logic unit 15.
  • Sequential conversion logic unit 15 the comparison result to generate the control data D SAR of the DA converter 12 in response to the result of the data D CMP, stores the comparison result data D CMP.
  • the DA conversion unit 12 uses the plurality of types of local reference voltages VRT0 to VRT2, VRC, VRB0 to VRB2 generated by the local reference voltage generation unit 11 to perform digital / analog (D / A) conversion of the input control data D SAR. Then, the threshold voltage signal S th is output to the preamplifier unit 13.
  • the most significant bit (MSB) to the least significant bit (LSB) are similarly sequentially compared, and the successive conversion logic unit 15 determines and stores the value of each bit. Then, when the values of all bits are determined, the stored data is output from the output terminal TD OUT as A / D conversion result data D V1 to D V8 .
  • one of the switching elements SWT1 to SWT8 and the switching elements SWS1 to SWS8 is turned on (closed) so that the pixel signals SV1 to SV8 input from the pixel signal input terminals TV1 to TV8 are input.
  • a signal path that can bypass the preamplifier unit 13 is formed.
  • the switching element SW TN is turned on (closed) to form a signal path that can bypass the preamplifier unit 13.
  • the preamplifier 13 When bypass the preamplifier 13 by blocking the preamplifier section 13 electrically, only the signal path through the signal path as well as the switching element SW TN via the switching elements SWT1 ⁇ SWT8 and switching elements SWS1 ⁇ SWS8 becomes effective,
  • the pixel signals SV 1 to SV 8 and the threshold voltage S th input from the pixel signal input terminals TV 1 to TV 8 are bypassed to the comparator unit 14 as they are without passing through the preamplifier unit 13.
  • the bypass path is set to the on state (closed state) only in the portion that executes the A / D conversion.
  • the switching element SW1 is turned on (closed), and the gate terminal G of the P-channel MOS transistor TR11 and the gate terminal of the P-channel MOS transistor TR12 are connected to the power supply line AVD.
  • the switching element SW2 is turned off (open state), the drain terminal D of the P-channel MOS transistor TR11 and the constant current source CC are separated, and the switching element SW3 is turned off (open state) to set the P-channel.
  • the drain terminal D of the MOS transistor TR12 and the source terminal S of the P-channel MOS transistor TR15 are separated.
  • the current source that supplies power to the preamplifier unit 13 is cut off so that a steady current does not flow.
  • the switching elements SW4, SW5 and SW6 are turned on (closed state), and the source terminal S and drain terminal D of the P-channel MOS transistor TR13 and the source terminal S and drain terminal D of the P-channel MOS transistor TR15 are connected to the ground line AVS.
  • the ground line AVS functions as a ground
  • the drain terminals D and the source terminals S of the P-channel MOS transistor TR13 and the P-channel MOS transistor 15 functioning as input transistors are commonly connected to the ground.
  • the P-channel MOS transistor TR13 and the P-channel MOS transistor 15 are turned off regardless of the voltage.
  • the gate terminals G of the P-channel MOS transistor TR14 and the P-channel MOS transistor TR16 are respectively set to the power supply line AVD, so that both the P-channel MOS transistor TR14 and the P-channel MOS transistor TR16 are turned off.
  • the switching element SW9 is turned off (open state), the drain terminal D of the P-channel MOS transistor TR14 is disconnected from the load resistor R1, the switching element SW10 is turned off (open state), and the drain of the P-channel MOS transistor TR16.
  • the terminal D and the load resistor R2 are separated to bring the output of the preamplifier unit 13 into a high impedance state.
  • the switching element SW7 is turned on (closed state)
  • the gate terminal G of the P-channel MOS transistor TR13 is connected to one input terminal of the comparator section 14, and the switching element SW8 is turned on (closed) to set the P-channel.
  • the gate terminal G of the MOS transistor TR15 is connected to the other input terminal of the comparator section 14 to bring the input / output of the preamplifier section 13 into the through state.
  • the comparator unit 14 is in a state in which it can operate independently. That is, in the above configuration, the preamplifier unit 13 is powered down, the pixel signal SVX and the threshold voltage S th are bypassed in the preamplifier unit 13, and directly input to the comparator unit 14.
  • the electronic device 100 of the first embodiment when the quantization error and the streaking characteristic are not severe and the number of pixels is low, the input / output of the preamplifier unit 13 is passed through and the power of the preamplifier unit 13 is reduced. By performing the down, it is possible to reduce power consumption.
  • the difference between the A / D converter 10A of the second embodiment and the A / D converter 10 of the first embodiment is that the operation period of the preamplifier unit 13 is shortened without passing through the preamplifier unit 13 to reduce power consumption. Is the point that has been realized. Specifically, since the number of A / D bits is small when the number of pixels is low (in the low bit mode), the number of conversions of the converter can be reduced in the successive approximation conversion method, which is effective when compared with the case of high pixels. The operating time can be shortened.
  • FIG. 6 is a diagram illustrating a configuration example of the A / D converter according to the second embodiment.
  • the same parts as those of the A / D converter 10 of the first embodiment of FIG. 2 are denoted by the same reference numerals, and the detailed description thereof is incorporated.
  • the A / D converter 10A is roughly classified into a local reference voltage generation unit 11, a DA conversion unit 12, a preamplifier unit 13, a comparator unit 14, a successive conversion logic unit 15, a column interface unit 16, as shown in FIG.
  • a clock generation / logic control block 17 and a reset switch group SWG RT are provided.
  • the "period" is different between the high bit mode and the low pixel mode, and the enable period is shortened in the low pixel mode.
  • the number of CLKs to the comparator unit 14 is reduced.
  • the control logic D SAR from the successive conversion logic unit 15 to the DA conversion unit 12 is also reduced by the reduction in the number of comparisons.
  • FIG. 7 is an operation explanatory diagram of the second embodiment.
  • the second embodiment there are two operation modes, a high bit mode and a low pixel mode, which will be sequentially described.
  • the number of comparisons of the comparator unit 14 is 10 in the high bit mode and that of the comparator unit 14 is 7 in the low pixel mode.
  • FIG. 7A is an operation timing chart in the high bit mode. First, the operation in the high bit mode will be described.
  • the activation time of the preamplifier + the comparison time of 10 times of the comparator unit 14 is the conversion time of one pixel signal.
  • FIG. 7B is an operation timing chart in the low pixel mode.
  • the operation period of the preamplifier unit 13 can be reduced, and the power consumption of the preamplifier unit 13 can be reduced.
  • n is 2 or more in the pixel addition mode without passing through the preamplifier unit 13.
  • a pixel addition switch for adding pixel signals of (natural number) is provided, and the processing time is effectively reduced to 1 / n by processing the n pixels as one pixel.
  • FIG. 8 is a diagram illustrating a configuration example of the A / D converter according to the third embodiment.
  • the same parts as those of the A / D converter 10 of the first embodiment of FIG. 2 are designated by the same reference numerals, and the detailed description thereof is incorporated.
  • the A / D converter 10B is roughly classified into a local reference voltage generation unit 11, a DA conversion unit 12, a preamplifier unit 13, a comparator unit 14, a successive conversion logic unit 15, a column interface unit 16, as shown in FIG.
  • the clock generation / logic control block 17, the pixel addition switches SWP1 to SWP4, and the reset switch group SWG RT are provided.
  • the pixel addition switch SWP1 when the pixel addition switch SWP1 is turned on, the added voltage of the voltage of the pixel signal SV1 and the voltage of the pixel signal SV2 is applied to the input terminal of the pixel signal SV1 of the preamplifier unit 13.
  • the pixel addition switch SWP2 when the pixel addition switch SWP2 is turned on, the added voltage of the voltage of the pixel signal SV3 and the voltage of the pixel signal SV4 is applied to the input of the pixel signal SV3 of the preamplifier unit 13.
  • the pixel addition switch SWP3 when the pixel addition switch SWP3 is turned on, the added voltage of the voltage of the pixel signal SV5 and the voltage of the pixel signal SV6 is applied to the input terminal of the pixel signal SV5 of the preamplifier unit 13.
  • the pixel addition switch SWP4 When the pixel addition switch SWP4 is turned on, the addition voltage of the voltage of the pixel signal SV7 and the voltage of the pixel signal SV8 is applied to the input of the pixel signal SV7 of the preamplifier unit 13.
  • FIG. 9 is an operation explanatory diagram of the third embodiment. Also in FIG. 9, the horizontal axis is the time axis.
  • the normal mode there are two operation modes, that is, the normal mode and the pixel addition mode, and they will be sequentially described.
  • the normal mode A / D conversion processing of pixel signals is performed in pixel units
  • the pixel addition mode A / D conversion of pixel signals is performed in units of a plurality of pixels (two pixels in the third embodiment). D conversion processing is being performed.
  • FIG. 9A shows a timing chart of the preamplifier enable signal SEN in the normal mode
  • FIG. 9C shows a timing chart of the clock signal CLK of the A / D conversion processing of the third embodiment. Shows.
  • the preamplifier unit 13 is activated in each of the eight AD periods from ADC1 to ADC7.
  • FIGS. 9A and 9B are operation timing charts in the pixel addition mode.
  • all the pixel addition switches SWP1 to SWP4 are turned on.
  • the added voltage of the voltage of the pixel signal SV1 and the voltage of the pixel signal SV2 is applied to the input terminal of the pixel signal SV1 of the preamplifier section 13, and the pixel signal SV3 is input to the input terminal of the preamplifier section 13.
  • the added voltage of the voltage of SV3 and the voltage of the pixel signal SV4 is applied, and the added voltage of the voltage of the pixel signal SV5 and the voltage of the pixel signal SV6 is applied to the input terminal of the pixel signal SV5 of the preamplifier unit 13, and the preamplifier unit
  • the addition voltage of the voltage of the pixel signal SV7 and the voltage of the pixel signal SV8 is applied to the input terminal of the pixel signal SV7 of No. 13.
  • the number of AD conversions is half that in the normal mode, so the number of times the preamplifier unit 13 is activated is half that in the normal mode, and the preamplifier unit 13 operates only for about half the time. Therefore, the power consumption of the preamplifier unit 13 can be halved (reduced). Similarly, it becomes possible to reduce (reduce) the power of the successive conversion block by half.
  • the four pixel data DV1, DV3, DV5, and DV7 corresponding to the corresponding four addition voltages are output, and the processing time and power consumption are about half of those in the normal mode. It becomes possible. That is, according to the third embodiment, by grouping a plurality of pixels and performing processing by regarding n pixels as one pixel, the processing time is effectively reduced to 1 / n and the power consumption is approximately The power consumption of the solid-state image sensor 1 can be reduced to 1 / n.
  • the A / D converter 10C of the fourth embodiment is different from the A / D converter 10 of the first embodiment in that it does not pass through the preamplifier section 13 and in the low pixel mode (low bit mode). In order to reduce the power consumption, the linearity and noise characteristics of the preamplifier are relaxed because the value of 1LSB increases and the quantization error increases.
  • FIG. 10 is a diagram illustrating a configuration example of the A / D converter according to the fourth embodiment.
  • the A / D converter 10C is roughly classified into a local reference voltage generation unit 11, a DA conversion unit 12, a preamplifier unit 13A, a comparator unit 14, a successive conversion logic unit 15, a column interface unit 16, as shown in FIG.
  • a clock generation / logic control block 17 and a reset switch group SWG RT are provided.
  • the configuration of the A / D converter 10C is different from that of the A / D converter 10 of the first embodiment in FIG. 2 in that the preamplifier through switch group SWG TM is not provided and the preamplifier current supplied to the preamplifier unit 13A. Since it is possible to reduce (for example, halve), the description of the other parts will be incorporated.
  • FIG. 11 is an operation explanatory diagram of the fourth embodiment. Also in the fourth embodiment, there are two operation modes, a high bit mode and a low pixel mode, which will be sequentially described.
  • FIG. 11A is an operation timing chart in the high bit mode. First, the operation in the high bit mode will be described.
  • FIG. 11B is an operation timing chart in the low pixel mode.
  • the value of 1LSB increases and the quantization error increases, so that the linearity and noise characteristics required for the preamplifier are alleviated. Therefore, the current of the preamplifier unit 13 can be reduced as compared with the high bit mode.
  • the difference from the high bit mode is that the current at the time of starting the preamplifier is smaller than that in the high bit mode. This makes it possible to reduce power consumption.
  • the value of 1LSB increases and the quantization error increases, so that the linearity and noise characteristics required for the preamplifier unit 13 are alleviated.
  • the preamplifier current flowing through the preamplifier unit 13 it is possible to reduce the power consumption of the preamplifier unit 13 and thus reduce the power consumption of the electronic device 100.
  • FIG. 12 is a diagram illustrating a configuration example of the A / D converter of the fifth embodiment. 12 is different from the first embodiment shown in FIG. 2 in that the pixel addition switches SWP1 to SWP4 are provided. That is, the fifth embodiment is an embodiment in which the first embodiment and the third embodiment are combined.
  • switching elements SWT1, SWS1, SWT2, and SWS2 are provided for preamplifier through of the pixel signals SV1 and SV2.
  • a switching element SWP1 is provided for pixel addition of the pixel signal SV1 and the pixel signal SV2.
  • switching elements SWT3, SWS3 and SWT4 and SWS4 are provided for preamplifier through of the pixel signals SV3 and SV4.
  • a switching element SWP2 is provided for pixel addition of the pixel signal SV3 and the pixel signal SV4.
  • switching elements SWT5, SWS5 and SWT6 and SWS6 are provided for preamplifier through of the pixel signals SV5 and SV6.
  • a switching element SWP3 is provided for pixel addition of the pixel signal SV5 and the pixel signal SV6.
  • switching elements SWT7, SWS7 and SWT8 and SWS8 are provided for preamplifier through of the pixel signals SV7 and SV8.
  • a switching element SWP4 is provided for pixel addition of the pixel signal SV7 and the pixel signal SV8.
  • the preamplifier unit 13 shifts to a power down mode in which the image pickup device 1 and thus the electronic device are stopped.
  • the power consumption of the entire 100 can be reduced.
  • four pixel data DV1, DV3, DV5, DV7 corresponding to the pixel signals corresponding to the corresponding four addition voltages are output, and the processing time is halved to reduce the power consumption in the normal mode. It can be reduced to about half.
  • a plurality of pixels are grouped and n pixels are regarded as one pixel to perform processing, thereby effectively reducing the processing time to 1 / n and the power consumption.
  • the power consumption of the solid-state image sensor 1 can be further reduced.
  • FIG. 13 is a block diagram of an example of an indirect light time-of-flight distance sensor to which the present technology is applied.
  • An indirect-time of flight type distance sensor 100 includes a sensor chip 101 and a circuit chip 102 stacked on the sensor chip 101.
  • the pixel array section 112 has a plurality of pixels 111 arranged in an array on the sensor chip 101 in a two-dimensional grid pattern.
  • the pixel array unit 112 may be arranged in a matrix and may include a plurality of column signal lines. Each column signal line is connected to each pixel.
  • a vertical drive circuit 113, a column signal processing unit 114, a timing adjustment circuit 115, and an output circuit 116 are arranged on the circuit chip 102.
  • the vertical drive circuit 113 is configured to drive pixels and output pixel signals to the column signal processing unit 114.
  • the column signal processing unit 114 performs A / D conversion processing on the input pixel signal and outputs the pixel data subjected to the A / D conversion processing to the output circuit 116.
  • the output circuit 116 performs a CDS (Correlated Double Sampling) process or the like on the pixel data from the column signal processing unit 114, and outputs the pixel data to the signal processing circuit at the subsequent stage.
  • CDS Correlated Double Sampling
  • the timing control circuit 115 is configured to control the drive timing of each vertical drive circuit 113.
  • the column signal processing unit 114 and the output circuit 116 operate in synchronization with the vertical synchronization signal output from the timing control circuit 115.
  • FIG. 14 is a circuit diagram showing a configuration example of a pixel according to the embodiment of the present technology.
  • the pixel 111 includes a photodiode 121, two transfer transistors 122 and 123, two reset transistors 124 and 125, two taps (floating diffusion layers 126 and 127), two amplification transistors 128 and 129, and two selection transistors 130, 131 is provided.
  • the photodiode 121 photoelectrically converts the received light to generate an electric charge.
  • the photodiode 121 is arranged on the back surface with respect to the front surface with the surface on the semiconductor substrate on which the circuit is arranged as the front surface.
  • Such a solid-state image sensor is called a backside illumination type solid-state image sensor.
  • a frontside illumination type configuration in which the photodiode 121 is arranged on the front side can be used.
  • the transfer transistor 122 and the transfer transistor 123 sequentially transfer charges from the photodiode 121 to the TAPA 126 and TAPB 127 in accordance with the transfer signal TRG from the vertical drive circuit 113.
  • the TAPA 126 and the TAPB 127 accumulate the transferred charges and generate a voltage according to the amount of the accumulated charges.
  • the overflow transistor 132 is a transistor that sequentially discharges the charges of the photodiode 121 to the high-potential side power supply VDD, and has a function of resetting the photodiode 121.
  • the reset transistors 124 and 125 extract the charges from the respective TAPA 126 and TAPB 127 in accordance with the reset signal RSTp from the vertical drive circuit 113 to initialize the amount of charges.
  • the amplification transistors 128 and 129 amplify the voltages of the TAPA 126 and TAPB 127, respectively.
  • the selection transistors 130 and 131 output the signal of the amplified voltage as a pixel signal to the column signal processing unit 114 via two vertical signal lines (for example, VSL1 and VSL2). To do.
  • the vertical signal line and the vertical signal line VSL2 are connected to the input of one A / D converter 10 in the column signal processing unit 114.
  • the circuit configuration of the pixel 111 is not limited to the configuration illustrated in FIG. 15 as long as the pixel signal can be generated by photoelectric conversion.
  • a pixel array section in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array;
  • the pixel signal and the threshold signal are input to an input terminal, the pixel signal and the threshold signal are amplified and output from the output terminal as a first signal and a second signal, and based on the input first control signal.
  • a preamplifier section that is in an operation stopped state, A comparator unit that receives the first signal and the second signal from the first input terminal and the second input terminal, compares the first signal and the second signal, and outputs comparison result data; A preamplifier through circuit that has a plurality of switching elements that connect the input terminals of the preamplifier section to the input terminals of the comparator section, and sets the switching elements to the connection state based on the second control signal that is input in the operation stop state.
  • a solid-state image sensor including.
  • the preamplifier through circuit is provided with a pair of switching elements on a signal line for connecting an input terminal of the preamplifier section to a corresponding input terminal of the comparator section, One of the pair of switching elements is arranged near the input terminal of the preamplifier section, and the other is arranged near the input terminal of the comparator section.
  • the preamplifier section electrically disconnects the preamplifier section from the pixel array section and the comparator section when the pixel signal and the threshold signal are output to the comparator section via the preamplifier through circuit.
  • a plurality of second switching elements for shifting to the operation stop state are provided, The solid-state image sensor according to (1) or (2).
  • the second switching element electrically disconnects the preamplifier unit in a high impedance state, (3) The solid-state image sensor according to the above.
  • a sequential conversion block unit that determines pixel data that is an A / D conversion result of the pixel signal based on the comparison result data, The solid-state image sensor according to any one of (1) to (4).
  • the first control signal is input when operating the solid-state imaging device in a low pixel mode, The solid-state image sensor according to any one of (1) to (5).
  • a plurality of pixel addition switching elements that connect the plurality of first input terminals to each other every n pieces and that use the potentials of the n pieces of the first input terminals connected to each other as addition potentials;
  • the solid-state image sensor according to any one of (1) to (6).
  • a pixel array section in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array; The pixel signals are input to the corresponding input terminals, the threshold signal is input to the corresponding input terminals, the pixel signals and the threshold signals are amplified, and the plurality of first signals and the second signals are output from the corresponding output terminals.
  • a preamplifier section that outputs as a signal
  • a comparator unit that inputs the first signal from a first input terminal and inputs the second signal from a second input terminal, compares the first signal and the second signal, and outputs comparison result data
  • a plurality of pixel addition switching elements in which the plurality of first input terminals are connected to each other every n pieces, and the electric potentials of the n pieces of the first input terminals connected to each other are set as addition potentials;
  • a solid-state image sensor including.
  • a pixel array section in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array;
  • the pixel signal is input to each of a plurality of corresponding input terminals, a threshold signal is input to the corresponding input terminal, the pixel signal and the threshold signal are amplified, and a first signal and a second signal are output from the corresponding output terminals.
  • Output preamp section A comparator unit that inputs the first signal from a first input terminal, inputs the second signal from a second input terminal, compares the first signal and the second signal, and outputs comparison result data; Prepare, Based on the input control signal, in a case where the preamplifier section has a use condition in which the linearity and noise characteristics can be relaxed, the preamplifier current flowing through the preamplifier section is reduced.
  • Solid-state image sensor Solid-state image sensor.
  • a pixel array section in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array;
  • the pixel signal is input to each of a plurality of corresponding input terminals, a threshold signal is input to the corresponding input terminal, the pixel signal and the threshold signal are amplified, and a first signal and a second signal are output from the corresponding output terminals.
  • Output preamp section A comparator unit that inputs the first signal from a first input terminal, inputs the second signal from a second input terminal, compares the first signal and the second signal, and outputs comparison result data; A sequential conversion block unit that determines pixel data that is an A / D conversion result of the pixel signal based on the comparison result data, The comparator section performs the comparison based on the input control signal, and when the accuracy of the pixel data is not required, the number of comparisons is reduced based on the control signal.
  • Solid-state image sensor Solid-state image sensor.
  • a solid-state image sensor for outputting a plurality of pixel data, An image processing unit that performs image processing on image data corresponding to the plurality of pixel data; A control unit that controls the solid-state imaging device and the image processing unit, The solid-state image sensor, A pixel array section in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array; The pixel signal and the threshold signal are input to an input terminal, the pixel signal and the threshold signal are amplified and output from the output terminal as a first signal and a second signal, and based on the input first control signal.
  • a preamplifier section that is in an operation stopped state, A comparator unit that inputs the first signal from a first input terminal and inputs the second signal from a second input terminal, compares the first signal and the second signal, and outputs comparison result data; A preamplifier through circuit that has a plurality of switching elements that connect the input terminals of the preamplifier section to the input terminals of the comparator section, and sets the switching elements to the connection state based on the second control signal that is input in the operation stop state.
  • a solid-state image sensor for outputting a plurality of pixel data, An image processing unit that performs image processing on image data corresponding to the plurality of pixel data; A control unit that controls the solid-state imaging device and the image processing unit, The solid-state image sensor, A pixel array section in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array; A preamplifier unit that inputs the pixel signal to each of a plurality of input terminals, inputs a threshold signal to an input terminal, amplifies the pixel signal and the threshold signal, and outputs the amplified signal as a first signal and a second signal from corresponding output terminals.
  • a comparator unit that inputs the first signal from a first input terminal and inputs the second signal from a second input terminal, compares the first signal and the second signal, and outputs comparison result data;
  • a plurality of pixel addition switching elements in which the plurality of first input terminals are connected to each other every n pieces, and the electric potentials of the n pieces of the first input terminals connected to each other are set as addition potentials;
  • a solid-state image sensor for outputting a plurality of pixel data, An image processing unit that performs image processing on image data corresponding to the plurality of pixel data; A control unit that controls the solid-state imaging device and the image processing unit, The solid-state image sensor, A pixel array section in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array; A preamplifier unit that inputs the pixel signal to each of a plurality of input terminals, inputs a threshold signal to an input terminal, amplifies the pixel signal and the threshold signal, and outputs the amplified signal as a first signal and a second signal from corresponding output terminals.
  • a comparator unit that inputs the first signal from a first input terminal and inputs the second signal from a second input terminal, compares the first signal and the second signal, and outputs comparison result data; Equipped with Based on the input control signal, in a case where the preamplifier section has a use condition in which the linearity and noise characteristics can be relaxed, the preamplifier current flowing through the preamplifier section is reduced.
  • the solid-state imaging device includes a preamplifier through circuit having a plurality of switching elements that connect an input terminal of the preamplifier section to a corresponding input terminal of the comparator section based on an input control signal. (13) The electronic device as described above.
  • a solid-state image sensor for outputting a plurality of pixel data, An image processing unit that performs image processing on image data corresponding to the plurality of pixel data; A control unit that controls the solid-state imaging device and the image processing unit, The solid-state image sensor, A pixel array section in which a plurality of pixels that perform photoelectric conversion and output pixel signals are arranged in an array; The pixel signal is input to each of a plurality of corresponding input terminals, a threshold signal is input to the corresponding input terminal, the pixel signal and the threshold signal are amplified, and a first signal and a second signal are output from the corresponding output terminals.
  • Output preamp section A comparator unit that inputs the first signal from a first input terminal and inputs the second signal from a second input terminal, compares the first signal and the second signal, and outputs comparison result data; Equipped with Based on the input control signal, in a case where the preamplifier section has a use condition in which the linearity and noise characteristics can be relaxed, the preamplifier current flowing through the preamplifier section is reduced.
  • the pixel signal and the threshold signal are input to the input terminal, the pixel signal and the threshold signal are amplified and output from the output terminal as the first signal and the second signal, respectively, and based on the input first control signal.
  • the preamplifier part that is stopped by A comparator unit that inputs the first signal from a first input terminal and inputs the second signal from a second input terminal, compares the first signal and the second signal, and outputs comparison result data; A preamplifier through circuit that has a plurality of switching elements that connect the input terminals of the preamplifier section to the input terminals of the comparator section, and sets the switching elements to the connection state based on the second control signal that is input in the operation stop state.
  • a successive conversion block unit that determines A / D conversion result data of the first input signal based on the comparison result data; A / D converter provided with.
  • the preamplifier through circuit is provided with a pair of switching elements on a signal line for connecting an input terminal of the preamplifier section to a corresponding input terminal of the comparator section, One of the pair of switching elements is arranged in proximity to the input terminal of the preamplifier section, and the other is arranged in proximity to the corresponding input terminal of the comparator section.
  • the A / D converter described in. (18) The preamplifier section electrically disconnects the preamplifier section from the pixel array section and the comparator section when the pixel signal and the threshold signal are output to the comparator section via the preamplifier through circuit.
  • a plurality of second switching elements for shifting to the operation stop state are provided, The A / D converter according to (16) or (17). (19) The second switching element electrically disconnects the preamplifier unit in a high impedance state, The A / D converter according to any one of (16) to (18).
  • control unit 10 A / D converter 11 local reference voltage generation unit 12 DA conversion unit 13, 13A preamplifier unit 14 comparator unit 15 successive conversion logic unit DA differential amplifier SV1 to SV8 pixel signal S EV discrimination result signal SEL1 to SEL8 pixel selection signal (second control signal) S EN enable signal (first control signal) STM through mode control signal (second control signal) SW1 to SW10 Switching element (second switching element) SWT1 to SWT8 switching elements

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Abstract

本開示の固体撮像素子は、光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部（２）と、入力端子に画素信号及び閾値信号がそれぞれ入力され、画素信号と閾値信号との差を増幅して差動信号として出力するとともに、入力された第１制御信号（ＳＥＮ）に基づいて動作停止状態とされるプリアンプ部（１３）と、差動信号と比較基準信号との比較を行い比較結果データを出力するコンパレータ部（１４）と、プリアンプ部（１３）の入力端子をコンパレータ部（１４）の入力端子に接続する複数のスイッチング素子を有し、動作停止状態において入力される第２制御信号（ＳＴＭ、ＳＥＬ１～ＳＥＬ８）に基づいてスイッチング素子を接続状態とするプリアンプスルー回路（ＳＷＧＴＭ、ＳＷＴ１～ＳＷＴ８、ＳＷＴＮ、ＳＷＳ１～ＳＷＳ８）と、を備えるので、プリアンプ部に要求される特性が緩和できる条件では消費電力を抑制できる。

Description

固体撮像素子及び電子機器
　本開示は、固体撮像素子及び電子機器に関する。
　近年、半導体微細加工技術を応用したＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）イメージセンサ等の固体撮像素子がディジタルカメラやスマートフォン等において広く採用されている。
　これらの固体撮像素子においては、各画素内に設けられた光電変換素子としてのフォトダイオードにおいて、被写体から入射した光が光電変換され、得られた電荷の量に対応する電圧信号が増幅トランジスタ及び垂直信号線を介して読み出されてコンパレータを有するＡ／Ｄ変換器によりアナログ／ディジタル（Ａ／Ｄ）変換されて撮像データとして出力される。
　ところで、ＣＭＯＳ等の撮像素子を用いた撮像装置において、逐次変換型のＡ／Ｄ変換を行う場合に、逐次変換型のＡ／Ｄ変換回路に用いられるコンパレータには、電力効率の良いダイナミックコンパレータが用いられるのが一般的である。
　しかしながら、ダイナミックコンパレータは、キックバックノイズ量が大きく、撮像素子のように多数のＡ／Ｄ変換回路を用いて同時に動作させる場合には、電源、グランド、リファレンスなどの共通インピーダンスによりストリーキングが発生する虞があった。
　ストリーキングを抑制するための技術としては、例えば、特許文献１記載の技術が提案されている。
特開２００５－２５２５２９号公報
　ところで、ダイナミックコンパレータの前段にプリアンプを設け、高分解能を実現しようとする場合には、プリアンプに要求されるリニアリティやノイズ特性は、高い水準となり、これを実現するためのプリアンプは、消費電力が大きなものとなる。
　本開示は、このような状況に鑑みてなされたものであり、ダイナミックコンパレータの前段に設けられるプリアンプが不要な場合には、プリアンプの入出力をショート、パワーダウンを行い、ダイナミックコンパレータで直接比較を行うことで、消費電力の低減を図ることが可能な固体撮像素子及び電子機器を提供することを目的としている。
　本開示は、このような状況に鑑みてなされたものであり、ダイナミックコンパレータの前段に設けられるプリアンプのリニアリティやノイズ特性および間欠率を使用用途に応じて変更することで、消費電力の低減を図ることが可能な固体撮像素子及び電子機器を提供することを目的としている。
　上記目的を達成するために、本開示の固体撮像素子は、光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、入力端子に画素信号及び閾値信号がそれぞれ入力され、画素信号と閾値信号との差を増幅して差動信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、差動信号の比較を行い比較結果データを出力するコンパレータ部と、プリアンプ部の入力端子をコンパレータ部の入力端子に接続する複数のスイッチング素子を有し、動作停止状態において入力される第２制御信号に基づいてスイッチング素子を接続状態とするプリアンプスルー回路と、を備える。
　本開示によれば、プリアンプ部は、入力された第１制御信号に基づいて動作停止状態とされ、このとき、プリアンプスルー回路は、動作停止状態において入力される第２制御信号に基づいてスイッチング素子を接続状態とするので、プリアンプ部を用いずにコンパレータ部を動作させることができ、消費電力を抑制できる。
　本開示によれば、プリアンプ部に要求されるリニアリティやノイズなどの特性が緩和出来る条件では、プリアンプ部の電流を削減することで消費電力を抑制することができる。また、Ａ／Ｄ変換に必要なビット数が少ない条件では変換回数を削減することが出来るため、間欠率を上げることで消費電力を抑制することが出来る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
実施形態における固体撮像素子の一構成例を示すブロック図である。 第１実施形態のＡ／Ｄ変換器の構成例を説明する図である。 第１実施形態のプリアンプ部及びコンパレータ部の詳細構成図である。 第１実施形態のプリアンプ部及びコンパレータ部の他の詳細構成図である。 第１実施形態のプリアンプ部の２つの画素信号に対応した詳細構成図である。 第２実施形態のＡ／Ｄ変換器の構成例を説明する図である。 第２実施形態の動作説明図である。 第３実施形態のＡ／Ｄ変換器の構成例を説明する図である。 第３実施形態の動作説明図である。 第４実施形態のＡ／Ｄ変換器の構成例を説明する図である。 第４実施形態の動作説明図である。 第５実施形態のＡ／Ｄ変換器の構成例を説明する図である。 本技術を適用した間接光飛行時間型距離センサの一例のブロック図である。 本技術の形態における画素の一構成例を示す回路図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同様の部位には同一の符号を付することにより重複する説明を省略する。
（１）第１実施形態
［電子機器の構成例］
　図１は、実施形態における電子機器の一構成例を示すブロック図である。
　電子機器１００は、大別すると、固体撮像素子１、画像処理部８及び制御部９を備えている。
　固体撮像素子１は、画素アレイ部２、行走査回路３、Ａ／Ｄ変換部４、タイミング制御部５、列走査回路６及び信号処理部７を備えている。
　上記構成において、画素アレイ部２は、複数の走査線と、複数の信号線とが設けられており、各走査線と各信号線の交差部には、それぞれ画素回路が配置されて、二次元格子状に複数の画素回路が設けられている。
　行走査回路３は、タイミング制御部５の制御下で、複数の走査線のうちいずれかの走査線をアクティブ状態とし、当該アクティブ状態とした走査線に対応する画素アレイ部２を構成している一行分の画素回路を駆動して画素信号を出力させるものである。
　一方、Ａ／Ｄ変換部４は、複数の後述するＡ／Ｄ変換器を有し、入力された画素信号に対応する電圧のＡ／Ｄ変換を行い、画素データを信号処理部７に出力する。
　タイミング制御部５は、制御部９の制御下で行走査回路３、Ａ／Ｄ変換部４および列走査回路６のそれぞれが動作するタイミングを制御する。
　列走査回路６は、タイミング制御部５の制御下で、行走査回路３及びＡ／Ｄ変換部４の動作に同期して動作し、Ａ／Ｄ変換部４において信号線ごとにＡ／Ｄ変換されたデータを画素データとして順次信号処理部７に転送する。
　信号処理部７は、複数の画素データにより構成される画像データに対し自動ゲイン制御、ノイズキャンセル等の処理を行って外部の画像処理部８に出力する。
　画像処理部８は、制御部９の制御下で画像データに対し、様々な画像処理を実行する。
　この画像処理においては、例えば、デモザイク処理やホワイトバランス処理などが実行される。
　そして、画像処理後の画像データは、外部の画像メモリ等の記録装置に送信される。
　以上の説明においては、画像処理部８を固体撮像素子１外に配置していたが、この画像処理部８を固体撮像素子１の内部に設けることも可能である。
　また、固体撮像素子１内の回路のそれぞれは、単一の半導体基板に配置してもよいし、積層した複数の半導体基板に分散して配置してもよい。
［Ａ／Ｄ変換器の構成例］
　図２は、第１実施形態のＡ／Ｄ変換器の構成例を説明する図である。
　Ａ／Ｄ変換器１０は、大別すると、図２に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７、プリアンプスルースイッチ群ＳＷＧＴＭ、ＳＷＴＮを備えている。
　ローカル参照電圧生成部１１は、基準電圧ＴＧＲＶから複数種類のローカル基準参照信号（ローカル基準参照電圧）ＶＲＴ０，ＶＲＴ１，ＶＲＴ２，ＶＲＣ，ＶＲＢ２，ＶＲＢ１，ＶＲＢ０を生成し、出力する。
　この場合において、ローカル基準参照信号ＶＲＣの電圧をＶＲＣ（＝中心電圧）とし、所定の参照電圧をＶＲＥＦとすると、ローカル基準参照信号ＶＲＴ０，ＶＲＴ１，ＶＲＴ２，ＶＲＢ２，ＶＲＢ１，ＶＲＢ０の電圧は、例えば、以下に示すように設定されている。
　　ＶＲＴ０＝ＶＲＣ＋ＶＲＥＦ／２
　　ＶＲＴ１＝ＶＲＣ＋ＶＲＥＦ／８
　　ＶＲＴ２＝ＶＲＣ＋ＶＲＥＦ／３２
　　ＶＲＢ２＝ＶＲＣ－ＶＲＥＦ／３２
　　ＶＲＢ１＝ＶＲＣ－ＶＲＥＦ／８
　　ＶＲＢ０＝ＶＲＣ－ＶＲＥＦ／２
　ＤＡ変換部１２は、ローカル参照電圧生成部１１が生成した複数種類のローカル基準参照信号Ｓｒｅｆを用い、後述の逐次変換ロジック部１５の制御下で制御データＤＳＡＲのディジタル／アナログ（Ｄ／Ａ）変換を行って閾値電圧信号Ｓｔｈを出力する。
　プリアンプ部１３は、画素アレイ部２から複数の画素信号入力端子ＴＶ１～ＴＶ８からカップリングコンデンサを介して入力された画素信号ＳＶ１～ＳＶ８及び閾値電圧信号Ｓｔｈの差動電圧を増幅し、出力信号ラインＯＵＴＰ、ＯＵＴＮに増幅作動信号を出力する。
　コンパレータ部１４は、プリアンプ出力信号ＯＵＴＰ、ＯＵＴＮを比較し、比較結果データＤＣＭＰを出力する。
　逐次変換ロジック部１５は、クロック生成／ロジック制御ブロック１７の制御下で比較結果データＤＣＭＰからデジタル／アナログ変換部の制御データＤＳＡＲを出力する。また逐次変換ロジック部１５は、入力された比較結果データＤＣＭＰを記憶し、記憶した比較結果データＤＣＭＰに基づいて画素信号のアナログ／ディジタル（Ａ／Ｄ）変換結果である画素データを出力する。
　カラムインタフェース部１６は、画素信号ＴＶ１～ＴＶ８のアナログ／ディジタル（Ａ／Ｄ）変換結果である画素データＤＶ１～ＤＶ８を所定の出力タイミングにおいて出力端子ＴＤＯＵＴから出力する。
　クロック生成／ロジック制御ブロック１７は、コンパレータ部１４への比較信号ＣＬＫの供給及びプリアンプ部１３へイネーブル信号ＳＥＮの供給を行う。また、クロック生成／ロジック制御ブロック１７は、プリアンプスルーモードの切り替えを行うための制御信号ＳＴＭ、ＳＥＬ１～ＳＥＬ８の供給を行う。ここで、イネーブル信号ＳＥＮは、第１制御信号として機能し、スルーモード制御信号ＳＴＭおよび画素選択信号ＳＥＬ１～ＳＥＬ８は、第２制御信号として機能している。
　プリアンプスルースイッチ群ＳＷＧＴＭは、スルーモード制御信号ＳＴＭおよび画素選択信号ＳＥＬ１～ＳＥＬ８を使用して、信号入力端子ＴＶ１～ＴＶ８からカップリングコンデンサを介して入力された画素信号ＳＶ１～ＳＶ８をプリアンプ部１３を介さずに直接コンパレータ部１４に導くための複数のスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＳ１～ＳＷＳ８を備えている。
　上記構成において、スルーモード制御信号ＳＴＭは、複数のスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＴＮにそれぞれ出力されている。
　また、プリアンプスルースイッチ群ＳＷＧＴＭは、プリアンプ部１３を後述するプリアンプスルーモードで動作させる場合に、対応する選択信号ＳＥＬ１～ＳＥＬ８が入力されて排他的にオン状態（閉状態）とされ、入力された画素信号ＳＶ１～ＳＶ８のうちのいずれかをプリアンプ部１３を介さずに直接コンパレータ部１４に順次導くための複数のスイッチング素子ＳＷＳ１～ＳＷＳ８を備えている。
　ここで、プリアンプスルースイッチ群ＳＷＧＴＭ、複数のスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＴＮ及び複数のスイッチング素子ＳＷＳ１～ＳＷＳ８は、プリアンプスルー回路を構成している。
　図２においては、複数のスイッチング素子ＳＷＴ１～ＳＷＴ８は、画素信号入力端子ＳＶ１～ＳＶ８からそれぞれプリアンプ部１３に向かう信号ラインから離間した位置に図示されている。しかしながら、実際には、スイッチング素子ＳＷＴ１～ＳＷＴ８のバイパス用配線の配線容量の影響を低減するため、プリアンプ部１３に向かう信号ラインの近傍に設けられている。
　同様に複数のスイッチング素子ＳＷＳ１～ＳＷＳ８も出力信号ラインＯＵＴＰから離間した位置に図示されているが、実際には、スイッチング素子ＳＷＳ１～ＳＷＳ８のバイパス用配線の配線容量の影響を低減するため、出力信号ラインＯＵＴＰに近接して配置されている。
　なお、以上の説明では、プリアンプスルースイッチ群ＳＷＧＴＭとしてスイッチング素子ＳＷＴ１～ＳＷＴ８、ＳＷＴＮ及びスイッチング素子ＳＷＳ１～ＳＷＳ８の双方を備えていたが、スイッチング素子ＳＷＴ１～ＳＷＴ８あるいはスイッチング素子ＳＷＳ１～ＳＷＳ８のいずれか一方のみを設け、プリアンプ部１３を後述するプリアンプスルーモードで動作させる場合に、設けられている複数のスイッチング素子を順次排他的にオン状態（閉状態）とすることにより同様の効果を得ることも可能である。
　また、以上の説明では、プリアンプ部１３の閾値電圧端子側には、プリアンプスルースイッチとして一つのスイッチング素子ＳＷＴＮを設けていたが、これに代えて、２個の直列接続したスイッチング素子を設け、上述した理由と同様に、配線容量をより低減するように構成することも可能である。
　リセットスイッチ群ＳＷＧＲＴは、プリアンプ入力電圧を初期電圧ＶＳＥＴ（＝リセット信号入力端子ＴＲＳＴから入力されるリセット信号ＳＲＳＴの電位レベル）とする複数のスイッチング素子を備えている。
［第１実施形態のプリアンプ部及びコンパレータ部の詳細構成］
　図３は、第１実施形態のプリアンプ部及びコンパレータ部の一例の詳細構成図である。
　図３においては、プリアンプ部１３は、ＰＭＯＳ入力型の場合を示している。
　プリアンプ部１３は、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子Ｇがドレイン端子Ｄに接続されダイオード接続とされたＰチャネルＭＯＳトランジスタＴＲ１１と、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇに接続され、ＰチャネルＭＯＳトランジスタＴＲ１１とカレントミラー回路として機能するＰチャネルＭＯＳトランジスタＴＲ１２と、一端がＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄに接続され、他端がグランドラインＡＶＳに接続された定電流源ＣＣと、を備えている。
　また、プリアンプ部１３は、ゲート端子Ｇに画素信号ＳＶＸが入力され、ソース端子がＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子に接続されたＰチャネルＭＯＳトランジスタＴＲ１３と、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１３のドレイン端子Ｄに接続され、ゲート端子Ｇに動作電圧ＢＩＡＳが入力されて、カスコード回路として機能するＰチャネルＭＯＳトランジスタＴＲ１４と、一端がＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄに接続され他端がグランドラインＡＶＳに接続された負荷抵抗Ｒ１と、を備えている。
　さらに、プリアンプ部１３は、ゲート端子Ｇに閾値電圧信号Ｓｔｈが入力され、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ１５と、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１５のドレイン端子Ｄに接続され、ゲート端子Ｇに動作電圧ＢＩＡＳが入力されて、カスコード回路として機能するＰチャネルＭＯＳトランジスタＴＲ１６と、一端がＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄに接続され他端がグランドラインＡＶＳに接続された負荷抵抗Ｒ２と、を備えている。
　また、プリアンプ部１３は、ＰチャネルＭＯＳトランジスタＴＲ１５に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１７と、ＰチャネルＭＯＳトランジスタＴＲ１３に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１８と、を備えている。
　また、プリアンプ部１３は、プリアンプスルーモード時のために以下のスイッチング素子ＳＷ１～ＳＷ１０を備えている。
　具体的には、プリアンプ部１３は、ＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇ及びＰチャネルＭＯＳトランジスタＴＲ１２のゲート端子Ｇをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１と、ＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄと定電流源ＣＣとを切り離すためのスイッチング素子ＳＷ２と、ＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子ＤとＰチャネルＭＯＳトランジスタＴＲ１３、ＴＲ１５のソース端子Ｓとを切り離すためのスイッチング素子ＳＷ３と、を備えている。
　さらに、プリアンプ部１３は、ＰチャネルＭＯＳトランジスタＴＲ１３、ＴＲ１５のソース端子ＳをグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ４と、ＰチャネルＭＯＳトランジスタＴＲ１３、ＴＲ１５のドレイン端子ＤをグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ５、ＳＷ６と、を備えている。
　さらにまた、プリアンプ部１３は、ＰチャネルＭＯＳトランジスタＴＲ１３のゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続するためのスイッチング素子ＳＷ７と、ＰチャネルＭＯＳトランジスタＴＲ１５のゲート端子Ｇをコンパレータ部１４の他方の入力端子に接続するためのスイッチング素子ＳＷ８と、ＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄと負荷抵抗Ｒ１とを切り離すためのスイッチング素子ＳＷ９と、ＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄと負荷抵抗Ｒ２とを切り離すためのスイッチング素子ＳＷ１０と、を備えている。
　また、ＰチャネルＭＯＳトランジスタＴＲ１３、ＰチャネルＭＯＳトランジスタＴＲ１４、ＰチャネルＭＯＳトランジスタＴＲ１５、ＰチャネルＭＯＳトランジスタＴＲ１６、負荷抵抗Ｒ１及び負荷抵抗Ｒ２は、差動アンプＤＡを構成している。
　図４は、第１実施形態のプリアンプ部及びコンパレータ部の他の一例の詳細構成図である。
　図４においては、プリアンプ部１３がＮＭＯＳ入力型の場合を示している。
　プリアンプ部１３は、グランドラインＡＶＳにソース端子Ｓが接続され、ゲート端子Ｇがドレイン端子Ｄにダイオード接続されたＮチャネルＭＯＳトランジスタＴＲ１１Ｘと、グランドラインＡＶＳにソース端子Ｓが接続され、ゲート端子ＧがＮチャネルＭＯＳトランジスタＴＲ１１Ｘのゲート端子Ｇに接続され、ＮチャネルＭＯＳトランジスタＴＲ１１Ｘとカレントミラー回路として機能するＮチャネルＭＯＳトランジスタＴＲ１２Ｘと、一端がＮチャネルＭＯＳトランジスタＴＲ１１Ｘのドレイン端子Ｄに接続され、他端が電源ラインＡＶＤに接続された定電流源ＣＣと、を備えている。
　また、プリアンプ部１３は、ゲート端子Ｇに画素信号ＳＶＸが入力され、ソース端子ＳがＮチャネルＭＯＳトランジスタＴＲ１２Ｘのドレイン端子Ｄに接続されたＮチャネルＭＯＳトランジスタＴＲ１３Ｘと、ソース端子ＳがＮチャネルＭＯＳトランジスタＴＲ１３Ｘのドレイン端子Ｄに接続され、ゲート端子Ｇに動作電圧ＢＩＡＳが入力されて、カスコード回路として機能するＮチャネルＭＯＳトランジスタＴＲ１４Ｘと、一端がＮチャネルＭＯＳトランジスタＴＲ１４Ｘのドレイン端子Ｄに接続され他端が電源ラインＡＶＤに接続された負荷抵抗ＲＸ１と、を備えている。
　さらに、プリアンプ部１３は、ゲート端子Ｇに閾値電圧信号Ｓｔｈが入力され、ソース端子ＳがＮチャネルＭＯＳトランジスタＴＲ１２Ｘのドレイン端子Ｄに接続されたＮチャネルＭＯＳトランジスタＴＲ１５Ｘと、ソース端子ＳがＮチャネルＭＯＳトランジスタＴＲ１５Ｘのドレイン端子Ｄに接続され、ゲート端子Ｇに動作電圧ＢＩＡＳが入力されて、カスコード回路として機能するＮチャネルＭＯＳトランジスタＴＲ１６Ｘと、一端がＮチャネルＭＯＳトランジスタＴＲ１６Ｘのドレイン端子Ｄに接続され他端が電源ラインＡＶＤに接続された負荷抵抗ＲＸ２と、を備えている。
　また、プリアンプ部１３は、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘに初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１８Ｘと、ＰチャネルＭＯＳトランジスタＴＲ１５Ｘに初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１７Ｘと、を備えている。
　また、プリアンプ部１３は、プリアンプスルーモード時のために以下のスイッチング素子ＳＷ１１～ＳＷ２０を備えている。
　具体的には、プリアンプ部１３は、ＮチャネルＭＯＳトランジスタＴＲ１１Ｘのゲート端子Ｇ及びＮチャネルＭＯＳトランジスタＴＲ１２Ｘのゲート端子Ｇをプリアンプスルーモード時にグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ１１と、ＮチャネルＭＯＳトランジスタＴＲ１１Ｘのドレイン端子Ｄと定電流源ＣＣとをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ１２と、ＮチャネルＭＯＳトランジスタＴＲ１２Ｘのドレイン端子ＤとＮチャネルＭＯＳトランジスタＴＲ１５Ｘのソース端子Ｓとをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ１３と、を備えている。
　さらに、プリアンプ部１３は、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘのソース端子ＳとＮチャネルＭＯＳトランジスタＴＲ１５Ｘのソース端子Ｓとをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１４と、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘのドレイン端子Ｄをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１５と、ＮチャネルＭＯＳトランジスタＴＲ１５Ｘのドレイン端子Ｄをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１６と、を備えている。
　さらにまた、プリアンプ部１３は、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘのゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続するためのスイッチング素子ＳＷ１７と、ＮチャネルＭＯＳトランジスタＴＲ１５Ｘのゲート端子Ｇをコンパレータ部１４の他方の入力端子に接続するためのスイッチング素子ＳＷ１８と、ＮチャネルＭＯＳトランジスタＴＲ１４Ｘのドレイン端子Ｄと負荷抵抗ＲＸ１とをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ１９と、ＮチャネルＭＯＳトランジスタＴＲ１６Ｘのドレイン端子Ｄと負荷抵抗ＲＸ２とをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ２０と、を備えている。
　また、ＮチャネルＭＯＳトランジスタＴＲ１３Ｘ、ＮチャネルＭＯＳトランジスタＴＲ１４Ｘ、ＮチャネルＭＯＳトランジスタＴＲ１５Ｘ、ＮチャネルＭＯＳトランジスタＴＲ１６Ｘ、負荷抵抗ＲＸ１及び負荷抵抗ＲＸ２は、差動アンプＤＡＸを構成している。
　図５は、第１実施形態のプリアンプ部の２つの画素信号に対応した詳細構成図である。
　図５においては、プリアンプ部１３Ａは、ＰＭＯＳ入力型の場合を示している。この例では理解の容易と図示の簡略化のため、画素信号が画素信号ＳＶ１および画素信号ＳＶ２の２系統のみを示している。
　図５において、プリアンプ部１３と同様の部分には同一の符号を付すものとする。
　プリアンプ部１３Ａは、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子Ｇがドレイン端子Ｄに接続されダイオード接続とされたＰチャネルＭＯＳトランジスタＴＲ１１と、電源ラインＡＶＤにソース端子Ｓが接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇに接続され、ＰチャネルＭＯＳトランジスタＴＲ１１と共働してカレントミラー回路として機能するＰチャネルＭＯＳトランジスタＴＲ１２と、一端がＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄに接続され、他端がグランドラインＡＶＳに接続された定電流源ＣＣと、を備えている。
　また、プリアンプ部１３Ａは、ゲート端子Ｇに画素信号ＳＶ１が入力され、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ１３１と、ゲート端子Ｇに画素信号ＳＶ２が入力され、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ１３２と、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１３１のドレイン端子ＤもしくはＰチャネルＭＯＳトランジスタＴＲ１３２のドレイン端子Ｄに接続され、ゲート端子Ｇにバイアス電流制御用信号ＢＩＡＳが入力されて、カスコード回路として機能するＰチャネルＭＯＳトランジスタＴＲ１４と、一端がＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄに接続され他端がグランドラインＡＶＳに接続された負荷抵抗Ｒ１と、を備えている。
　さらに、プリアンプ部１３Ａは、ゲート端子Ｇに閾値電圧信号Ｓｔｈが入力され、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ１５と、ソース端子ＳがＰチャネルＭＯＳトランジスタＴＲ１５のドレイン端子Ｄに接続され、ゲート端子Ｇにバイアス電流制御用信号ＢＩＡＳが入力されて、カスコード回路として機能するＰチャネルＭＯＳトランジスタＴＲ１６と、一端がＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄに接続され他端がグランドラインＡＶＳに接続された負荷抵抗Ｒ２と、を備えている。
　また、プリアンプ部１３Ａは、ＰチャネルＭＯＳトランジスタＴＲ１５に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１７と、ＰチャネルＭＯＳトランジスタＴＲ１３１に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１８１と、ＮチャネルＭＯＳトランジスタＴＲ１３２に初期電圧ＶＳＥＴを印加するためのＰチャネルＭＯＳトランジスタＴＲ１８２と、を備えている。
　また、プリアンプ部１３Ａは、プリアンプスルーモード時のために以下のスイッチング素子ＳＷ１～ＳＷ６、ＳＷ７１、ＳＷ７２、ＳＷ８～ＳＷ１０を備えている。
　具体的には、プリアンプ部１３Ａは、ＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇ及びＰチャネルＭＯＳトランジスタＴＲ１２のゲート端子Ｇをプリアンプスルーモード時に電源ラインＡＶＤに接続するためのスイッチング素子ＳＷ１と、ＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄと定電流源ＣＣとをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ２と、ＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子ＤとＰチャネルＭＯＳトランジスタＴＲ１５、ＴＲ１３１、ＴＲ１３２のソース端子Ｓとをプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ３と、を備えている。
　さらに、プリアンプ部１３Ａは、ＰチャネルＭＯＳトランジスタＴＲ１３１、ＴＲ１３２のソース端子ＳとＰチャネルＭＯＳトランジスタＴＲ１５のソース端子Ｓとをプリアンプスルーモード時にグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ４と、ＰチャネルＭＯＳトランジスタＴＲ１３１、ＴＲ１３２のドレイン端子Ｄをプリアンプスルーモード時にグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ５と、ＰチャネルＭＯＳトランジスタＴＲ１５のドレイン端子Ｄをプリアンプスルーモード時にグランドラインＡＶＳに接続するためのスイッチング素子ＳＷ６と、を備えている。
　さらにまた、プリアンプ部１３Ａは、ＰチャネルＭＯＳトランジスタＴＲ１３１のゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続するためのスイッチング素子ＳＷ７１、ＳＷ２５と、ＰチャネルＭＯＳトランジスタＴＲ１３２のゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続するためのスイッチング素子ＳＷ７２、ＳＷ２６と、ＰチャネルＭＯＳトランジスタＴＲ１５のゲート端子Ｇをコンパレータ部１４の他方の入力端子に接続するためのスイッチング素子ＳＷ８と、ＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄと負荷抵抗Ｒ１をプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ９と、ＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄと負荷抵抗Ｒ２をプリアンプスルーモード時に切り離すためのスイッチング素子ＳＷ１０と、を備えている。
　本例においても、ＰチャネルＭＯＳトランジスタＴＲ１３１あるいはＰチャネルＭＯＳトランジスタＴＲ１３２のうち接続されたいずれか一方、ＰチャネルＭＯＳトランジスタＴＲ１４、ＰチャネルＭＯＳトランジスタＴＲ１５、ＰチャネルＭＯＳトランジスタＴＲ１６、負荷抵抗Ｒ１及び負荷抵抗Ｒ２は、差動アンプＤＡを構成している。
［コンパレータ部の回路構成例］
　次にコンパレータ部１４の回路構成例について説明する。
　コンパレータ部１４は、図３に示したように、大別すると、増幅部（増幅段）１４Ａ、ラッチ部１４Ｂを備えている。
　増幅部１４Ａは、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続されたＰチャネルＭＯＳトランジスタＴＲ２１と、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ２１のドレイン端子Ｄに接続され、ゲート端子Ｇが正側入力端子ＩＮＰに接続されたＮチャネルＭＯＳトランジスタＴＲ２２と、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続されたＰチャネルＭＯＳトランジスタＴＲ２３と、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ２３のドレイン端子Ｄに接続され、ゲート端子Ｇが負側入力端子ＩＮＮに接続されたＮチャネルＭＯＳトランジスタＴＲ２４とドレイン端子ＤがＮチャネルＭＯＳトランジスタＴＲ２２のソース端子Ｓ及びＮチャネルＭＯＳトランジスタＴＲ２４のソース端子Ｓに共通接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続され、ソース端子ＳがディジタルグランドＤＶＳに接続されたＮチャネルＭＯＳトランジスタＴＲ２５と、を備えている。
　また、増幅部１４ＡはＣＭＯＳインバータを構成しているＰチャネルＭＯＳトランジスタＴＲ３１、ＮチャネルＭＯＳトランジスタＴＲ３２及びＣＭＯＳインバータを構成しているＰチャネルＭＯＳトランジスタＴＲ３３、ＮチャネルＭＯＳトランジスタＴＲ３４を備えており、これらが共働することにより、信号の増幅を行っている。
　ラッチ部１４Ｂは、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続されたＰチャネルＭＯＳトランジスタＴＲ４１と、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ４１のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ４２と、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ４１のドレイン端子Ｄ及びＰチャネルＭＯＳトランジスタＴＲ４２のドレイン端子Ｄに接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ３１のソース端子Ｓ及びＮチャネルＭＯＳトランジスタＴＲ３２のドレイン端子Ｄに接続されたＮチャネルＭＯＳトランジスタＴＲ４３と、ドレイン端子ＤがＮチャネルＭＯＳトランジスタＴＲ４３のソース端子Ｓに接続され、ソース端子ＳがディジタルグランドＤＶＳに接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ４２のゲート端子Ｇに接続されたＮチャネルＭＯＳトランジスタＴＲ４４と、を備えている。
　また、ラッチ部１４Ｂは、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ゲート端子Ｇがクロック信号ラインＣＬＫに接続されたＰチャネルＭＯＳトランジスタＴＲ４５と、ソース端子Ｓがディジタル電源ＤＶＤに接続され、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ４５のドレイン端子Ｄに接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ４２のドレイン端子Ｄ及びＮチャネルＭＯＳトランジスタＴＲ４３のドレイン端子Ｄに接続されたＰチャネルＭＯＳトランジスタＴＲ４６と、ドレイン端子ＤがＰチャネルＭＯＳトランジスタＴＲ４５のドレイン端子Ｄ及びＰチャネルＭＯＳトランジスタＴＲ４６のドレイン端子Ｄに接続され、ゲート端子Ｇがインバータを構成しているＰチャネルＭＯＳトランジスタＴＲ３３のソース端子Ｓ及びＮチャネルＭＯＳトランジスタＴＲ３４のドレインＤに接続されたＮチャネルＭＯＳトランジスタＴＲ４７と、ドレイン端子ＤがＮチャネルＭＯＳトランジスタＴＲ４７のソース端子Ｓに接続され、ソース端子ＳがディジタルグランドＤＶＳに接続され、ゲート端子ＧがＰチャネルＭＯＳトランジスタＴＲ４６のゲート端子Ｇに接続されたＮチャネルＭＯＳトランジスタＴＲ４８と、を備えている。
［Ａ／Ｄ変換器の通常動作時の概要動作］
　ここで、Ａ／Ｄ変換器１０の通常動作時の概要動作について説明する。
　Ａ／Ｄ変換器１０は、Ａ／Ｄ変換結果となる画素データの最上位ビットから最下位ビットまで逐次比較を行うことにより、全ビットの値（“１”又は“０”）を設定している。
　まず、逐次変換ロジック部１５は、初期値としてすべての電圧をセンター電圧(ＶＲＣ)に設定する。
　プリアンプ部１３は、画素信号入力端子ＴＶＸ（Ｘ＝１～８）から入力された画素信号ＳＶＸ及び閾値電圧信号Ｓｔｈの差分を増幅し、差動信号ＯＵＴＰ、ＯＵＴＮを生成し、コンパレータ部１４に出力する。
　コンパレータ部１４は、差動信号ＯＵＴＰ、ＯＵＴＮの電圧を比較し、比較結果データＤＣＭＰXを逐次変換ロジック部１５に出力する。
　逐次変換ロジック部１５は、比較結果データＤＣＭＰの結果に応じてＤＡ変換部１２の制御データＤＳＡＲを生成し、比較結果データＤＣＭＰを記憶する。
　ＤＡ変換部１２は、ローカル参照電圧生成部１１が生成した複数種類のローカル基準電圧ＶＲＴ０～ＶＲＴ２、ＶＲＣ、ＶＲＢ０～ＶＲＢ２を用い、入力された制御データＤＳＡＲのディジタル／アナログ（Ｄ／Ａ）変換を行って閾値電圧信号Ｓｔｈをプリアンプ部１３に出力する。
　以下、同様にして最上位ビット（ＭＳＢ）～最下位ビット（ＬＳＢ）まで逐次比較を行い、逐次変換ロジック部１５は、各ビットの値を確定し記憶することとなる。
　そして、全てのビットの値が確定すると、記憶したデータをＡ／Ｄ変換結果データＤＶ１～ＤＶ８として出力端子ＴＤＯＵＴから出力することとなる。
［Ａ／Ｄ変換器のプリアンプスルーモード時の概要動作］
　次にＡ／Ｄ変換器のプリアンプスルーモード時の概要動作について説明する。
　まず、プリアンプスルーモードについて説明する。
　上記Ａ／Ｄ変換器１０の構成において、低分解能時（低画素時）においては、１ＬＳＢの値が大きくなり、量子化誤差やストリーキング特性に対する要求が緩和されるので、プリアンプ部１３を用いなくてもコンパレータ部１４は、十分な性能を発揮できる。低消費電力化の観点から画素信号入力端子ＴＶ１～ＴＶ８から入力された画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈを増幅せずにそのままコンパレータ部１４にバイパスする構成を採る。
　この結果、画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈのバイパス時には、プリアンプ部１３の動作を停止するパワーダウンモードに移行することで、撮像素子１、ひいては、電子機器１００全体の消費電力の低減が図れる。
　具体的には、スイッチング素子ＳＷＴ１～ＳＷＴ８及びスイッチング素子ＳＷＳ１～ＳＷＳ８のうち１つの組み合わせをオン状態（閉状態）とすることで、画素信号入力端子ＴＶ１～ＴＶ８から入力された画素信号ＳＶ１～ＳＶ８がプリアンプ部１３をバイパス可能な信号経路を形成する。
　また閾値電圧Ｓｔｈについてはスイッチング素子ＳＷＴＮをオン状態（閉状態）とすることで、プリアンプ部１３をバイパス可能な信号経路を形成する。
　プリアンプ部１３をバイパス時はプリアンプ部１３を電気的に遮断することで、スイッチング素子ＳＷＴ１～ＳＷＴ８及びスイッチング素子ＳＷＳ１～ＳＷＳ８を介した信号経路並びにスイッチング素子ＳＷＴＮを介した信号経路のみが有効となり、画素信号入力端子ＴＶ１～ＴＶ８から入力された画素信号ＳＶ１～ＳＶ８および閾値電圧Ｓｔｈはプリアンプ部１３を介さず、そのままコンパレータ部１４にバイパスされる。Ａ／Ｄ変換を実行する部分のみバイパス経路をオン状態（閉状態）とする。
［プリアンプスルーモード時のプリアンプ部の内部動作］
　ここで、プリアンプスルーモード時におけるプリアンプ部１３の内部動作について図３を用いて説明する。
　プリアンプスルーモードにおいては、スイッチング素子ＳＷ１をオン状態（閉状態）として、ＰチャネルＭＯＳトランジスタＴＲ１１のゲート端子Ｇ及びＰチャネルＭＯＳトランジスタＴＲ１２のゲート端子を電源ラインＡＶＤに接続する。
　これと並行して、スイッチング素子ＳＷ２をオフ状態（開状態）として、ＰチャネルＭＯＳトランジスタＴＲ１１のドレイン端子Ｄと定電流源ＣＣとを切り離し、スイッチング素子ＳＷ３をオフ状態（開状態）として、ＰチャネルＭＯＳトランジスタＴＲ１２のドレイン端子ＤとＰチャネルＭＯＳトランジスタＴＲ１５のソース端子Ｓとを切り離す。
　これらの結果、プリアンプ部１３へ電源を供給する電流源を切り離して、定常電流を流さない状態とする。
　さらにスイッチング素子ＳＷ４、ＳＷ５およびＳＷ６をオン状態（閉状態）として、ＰチャネルＭＯＳトランジスタＴＲ１３のソース端子Ｓとドレイン端子Ｄ、ＰチャネルＭＯＳトランジスタＴＲ１５のソース端子Ｓとドレイン端子ＤをグランドラインＡＶＳに接続する。このときグランドラインＡＶＳはグランドとして機能し、入力トランジスタとして機能しているＰチャネルＭＯＳトランジスタＴＲ１３及びＰチャネルＭＯＳトランジスタ１５はドレイン端子Ｄ及びソース端子Ｓはグランドに共通接続されるので、ゲート端子Ｇの電圧に拘わらずＰチャネルＭＯＳトランジスタＴＲ１３及びＰチャネルＭＯＳトランジスタ１５はオフ状態となる。
　続いて、ＰチャネルＭＯＳトランジスタＴＲ１４及びＰチャネルＭＯＳトランジスタＴＲ１６のゲート端子Ｇをそれぞれ電源ラインＡＶＤとすることで、ＰチャネルＭＯＳトランジスタＴＲ１４及びＰチャネルＭＯＳトランジスタＴＲ１６を双方ともオフ状態とする。
　さらに、スイッチング素子ＳＷ９をオフ状態（開状態）として、ＰチャネルＭＯＳトランジスタＴＲ１４のドレイン端子Ｄと負荷抵抗Ｒ１とを切り離し、スイッチング素子ＳＷ１０をオフ状態（開状態）として、ＰチャネルＭＯＳトランジスタＴＲ１６のドレイン端子Ｄと負荷抵抗Ｒ２とを切り離してプリアンプ部１３の出力をハイインピーダンス状態とする。
　そして、スイッチング素子ＳＷ７をオン状態（閉状態）として、ＰチャネルＭＯＳトランジスタＴＲ１３のゲート端子Ｇをコンパレータ部１４の一方の入力端子に接続し、スイッチング素子ＳＷ８をオン状態（閉状態）として、ＰチャネルＭＯＳトランジスタＴＲ１５のゲート端子Ｇをコンパレータ部１４の他方の入力端子に接続して、プリアンプ部１３の入出力をスルー状態とする。
　これらの結果、コンパレータ部１４は、単独で動作可能な状態となる。
　すなわち、上記構成において、プリアンプ部１３のパワーダウンを行い、画素信号ＳＶＸおよび閾値電圧Ｓｔｈをプリアンプ部１３をバイパスし、コンパレータ部１４に直接入力を行っているのである。
　以上の説明のように、本第１実施形態の電子機器１００によれば、量子化誤差やストリーキング特性が厳しくない、低画素時において、プリアンプ部１３の入出力をスルーし、プリアンプ部１３のパワーダウンを行うことで、消費電力の低減を図ることができる。
（２）第２実施形態
　次に第２実施形態について説明する。
　第２実施形態のＡ／Ｄ変換器１０Ａが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすること無く、プリアンプ部１３の動作期間を短くして低消費電力化を実現している点である。
　具体的には、低画素時（低ビットモード時）はＡ／Ｄのビット数が少なくなるため、逐次比較変換方式では変換器の変換回数を減らすことが出来、高画素時と比較すると実効的動作時間が短く出来る点である。
［Ａ／Ｄ変換器の構成例］
　図６は、第２実施形態のＡ／Ｄ変換器の構成例を説明する図である。
　図６において、図２の第１実施形態のＡ／Ｄ変換器１０と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
　Ａ／Ｄ変換器１０Ａは、大別すると、図６に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７及びリセットスイッチ群ＳＷＧＲＴを備えている。
　上記構成において、Ａ／Ｄ変換器１０Ａが、第１実施形態のＡ／Ｄ変換器１０と異なる点は、クロック生成／ロジック制御ブロック１７によるプリアンプ部１３に対するイネーブル期間（イネーブル信号ＳＥＮ＝“Ｈ”の期間）を高ビットモード時と低画素モード時とで異ならせ、低画素モード時にイネーブル期間を短くしている。またコンパレータ部１４へのＣＬＫ数を低減している点である。
　また、逐次変換ロジック部１５からＤＡ変換部１２への制御ロジックＤＳＡＲについても比較回数削減分削減される。
［第２実施形態のＡ／Ｄ変換器の動作］
　次に第２実施形態のＡ／Ｄ変換器の動作について図を参照して説明する。
　図７は、第２実施形態の動作説明図である。
　本第２実施形態においては、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。説明簡略化のため、図７では高ビットモードはコンパレータ部１４の比較回数を１０回、低画素モードはコンパレータ部１４の比較回数を７回で表されるものとしている。
［高ビットモード時］
　図７（ａ）は、高ビットモードの動作タイミングチャートである。
　まず、高ビットモード時の動作について説明する。
　高ビットモード時においては、図７（ａ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”にし、プリアンプ部１３が起動後、コンパレータ部１４で１０回比較を行うことでＡＤ変換を完了する。そのタイミングでイネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
　従って、高ビットモードにおいては、プリアンプの起動時間＋コンパレータ部１４の１０回の比較時間が１回の画素信号の変換時間となる。
［低画素モード時］
　次に、低画素モード時の動作について説明する。
　図７（ｂ）は、低画素モードの動作タイミングチャートである。
　低画素モード時においては、図７（ｂ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”にし、プリアンプ部１３が起動後、コンパレータ部１４で７回比較を行うことでＡＤ変換を完了する。そのタイミングでイネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
　以上の説明のように、低画素モードにおいては、高ビットモードと比較してコンパレータ部１４の比較回数を削減することが可能となり、これにより図７（ｂ）に実線（低画素モード）及び破線（高ビットモード）で違いを示すように、プリアンプ部１３の動作期間も低減することが可能となり、プリアンプ部１３における消費電力も低減させることができる。
（３）第３実施形態
　次に第３実施形態について説明する。
　第３実施形態のＡ／Ｄ変換器１０Ｂが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすること無く、画素加算モード時にｎ個（ｎは、２以上の自然数）の画素信号を加算するための画素加算スイッチを設け、ｎ個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を１／ｎとする点である。
［Ａ／Ｄ変換器の構成例］
　図８は、第３実施形態のＡ／Ｄ変換器の構成例を説明する図である。
　図８において、図２の第１実施形態のＡ／Ｄ変換器１０と同様の部分には、同一の符号を付すものとし、その詳細な説明を援用するものとする。
　Ａ／Ｄ変換器１０Ｂは、大別すると、図８に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７、画素加算スイッチＳＷＰ１～ＳＷＰ４及びリセットスイッチ群ＳＷＧＲＴを備えている。
　上記構成において、画素加算スイッチＳＷＰ１～ＳＷＰ４は、それぞれ対応する二つ（ｎ＝２に相当）の画素信号を加算して１つの画素信号とみなして処理を行わせるためのものであり、クロック生成／ロジック制御ブロック１７により制御がなされる。
　より具体的には、画素加算スイッチＳＷＰ１は、オン状態となると、画素信号ＳＶ１の電圧と画素信号ＳＶ２の電圧との加算電圧をプリアンプ部１３の画素信号ＳＶ１の入力端子に印加することとなる。
　また、画素加算スイッチＳＷＰ２は、オン状態となると、画素信号ＳＶ３の電圧と画素信号ＳＶ４の電圧との加算電圧をプリアンプ部１３の画素信号ＳＶ３の入力に印加することとなる。
　また、画素加算スイッチＳＷＰ３は、オン状態となると、画素信号ＳＶ５の電圧と画素信号ＳＶ６の電圧との加算電圧をプリアンプ部１３の画素信号ＳＶ５の入力端子に印加することとなる。
　また、画素加算スイッチＳＷＰ４は、オン状態となると、画素信号ＳＶ７の電圧と画素信号ＳＶ８の電圧との加算電圧をプリアンプ部１３の画素信号ＳＶ７の入力に印加することとなる。
［第３実施形態のＡ／Ｄ変換器の動作］
　次に第３実施形態のＡ／Ｄ変換器の動作について図を参照して説明する。
　図９は、第３実施形態の動作説明図である。
　この図９においても、横軸は時間軸である。
　また、本第３実施形態においては、動作モードとして通常モード及び画素加算モードの二つがあるので、それらについて順次説明する。
　この場合において、通常モードでは、画素単位で画素信号のＡ／Ｄ変換処理を行うのに対し、画素加算モードでは、複数画素（本第３実施形態では、２画素）単位で画素信号のＡ／Ｄ変換処理を行っている。
［通常モード時］
　まず、通常モードモード時の動作について説明する。
　図９（ａ）の破線部分は、通常モードにおけるプリアンプイネーブル信号ＳＥＮのタイミングチャートを示しており、図９（ｃ）は、第３実施形態のＡ／Ｄ変換処理のクロック信号ＣＬＫのタイミングチャートを示している。
　通常モード時においては、図９（ａ）において破線で示すように、イネーブル信号ＳＥＮ＝“Ｈ”とされると、プリアンプ部１３を起動し、その後、ＡＤ変換を８回（ＡＤＣ１～ＡＤＣ７）行い、イネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
　従って、通常モードにおいては、ＡＤＣ１～ＡＤＣ７までの８回のＡＤ期間においてプリアンプ部１３をそれぞれ起動させることとなる。
［画素加算モード時］
　次に、画素加算モード時の動作について説明する。
　図９（ａ）（ｂ）実線は、画素加算モードの動作タイミングチャートである。
　画素加算モード時においては、画素加算スイッチＳＷＰ１～ＳＷＰ４は、全てオン状態とされる。
　この結果、プリアンプ部１３の画素信号ＳＶ１の入力端子には、画素信号ＳＶ１の電圧と画素信号ＳＶ２の電圧との加算電圧が印加され、プリアンプ部１３の画素信号ＳＶ３の入力端子には、画素信号ＳＶ３の電圧と画素信号ＳＶ４の電圧との加算電圧が印加され、プリアンプ部１３の画素信号ＳＶ５の入力端子には、画素信号ＳＶ５の電圧と画素信号ＳＶ６の電圧の加算電圧が印加され、プリアンプ部１３の画素信号ＳＶ７の入力端子には、画素信号ＳＶ７の電圧と画素信号ＳＶ８の電圧との加算電圧が印加されることとなる。
　画素加算モード時においては、図９（ａ）において、実線で示すようにイネーブル信号ＳＥＮ＝“Ｈ”とされると、プリアンプ部１３を起動し、その後ＡＤ変換を４回（ＡＤＣ１～ＡＤＣ４）行い、イネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
　すなわち、画素加算モードにおいては、通常モード時と比較してＡＤの変換回数が半分となるため、プリアンプ部１３の起動回数は、通常モード時の半分となり、およそ半分の時間しかプリアンプ部１３は動作を行わないので、プリアンプ部１３の消費電力量を半減（低減）することが可能となる。同様に逐次変換ブロックの電力も半減（低減）することが可能となる。
　以上の説明のように、画素加算モードにおいては、対応する４個の加算電圧に対応する４つの画素データＤＶ１、ＤＶ３、ＤＶ５、ＤＶ７が出力され、処理時間及び消費電力を通常モード時の半分程度とすることが可能となる。
　すなわち、本第３実施形態によれば、複数画素をグルーピングして、ｎ個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を１／ｎとし、消費電力もおよそ１／ｎとして固体撮像素子１の消費電力の低減化が図れる。
（４）第４実施形態
　次に第４実施形態について説明する。
　第４実施形態のＡ／Ｄ変換器１０Ｃが第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプ部１３をスルーすることが無い点と、低画素モード時（低ビットモード時）には、１ＬＳＢの値が大きくなり量子化誤差が大きくなるために、プリアンプのリニアリティやノイズ特性を緩和し、消費電力の低減を図る点と、である。
［Ａ／Ｄ変換器の構成例］
　図１０は、第４実施形態のＡ／Ｄ変換器の構成例を説明する図である。
　Ａ／Ｄ変換器１０Ｃは、大別すると、図１０に示すように、ローカル参照電圧生成部１１、ＤＡ変換部１２、プリアンプ部１３Ａ、コンパレータ部１４、逐次変換ロジック部１５、カラムインタフェース部１６、クロック生成／ロジック制御ブロック１７及びリセットスイッチ群ＳＷＧＲＴを備えている。
　上記Ａ／Ｄ変換器１０Ｃの構成において図２の第１実施形態のＡ／Ｄ変換器１０と異なる点は、プリアンプスルースイッチ群ＳＷＧＴＭを設けていない点と、プリアンプ部１３Ａに供給するプリアンプ電流を低減（例えば、半減）出来る点であるので、他の部分についての説明は援用するものとする。
［第４実施形態のＡ／Ｄ変換器の動作］
　次に第４実施形態のＡ／Ｄ変換器の動作について図１１を参照して説明する。
　図１１は、第４実施形態の動作説明図である。
　本第４実施形態においても、動作モードとして高ビットモード及び低画素モードの二つがあるので、それらについて順次説明する。
［高ビットモード時］
　図１１（ａ）は、高ビットモードの動作タイミングチャートである。
　まず、高ビットモード時の動作について説明する。
　高ビットモード時においては、図１１（ａ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”にし、プリアンプ部１３が起動後、コンパレータ部１４で１０回比較を行うことでＡＤ変換を完了する。そのタイミングでイネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
［低画素モード時］
　次に、低画素モード時の動作について説明する。
　図１１（ｂ）は、低画素モードの動作タイミングチャートである。
　低画素モードでは１ＬＳＢの値が大きくなり量子化誤差が大きくなるために、プリアンプに要求されるリニアリティやノイズ特性は緩和される。従ってプリアンプ部１３の電流は高ビットモードの状態よりも低減することが可能となる。
　低画素モード時においては、図１１（ｂ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”とされると、プリアンプ部１３に高ビットモードの状態よりも電流値が低い低画素モード電流が供給される。
　低画素モード時においては、図１１（ｂ）に示すように、イネーブル信号ＳＥＮ＝“Ｈ”にし、プリアンプ部１３が起動後、コンパレータ部１４で１０回比較を行うことでＡＤ変換を完了する。そのタイミングでイネーブル信号ＳＥＮ＝“Ｌ”とすることでプリアンプ部１３はパワーダウンモードに入る。
　高ビットモードと異なる点は、プリアンプ起動時の電流が高ビットモード時の電流と比較して低減していること、である。これにより低消費電力化が可能となる。
　以上の説明のように、第４実施形態によれば、低画素モードにおいては、１ＬＳＢの値が大きくなり量子化誤差が大きくなるために、プリアンプ部１３に要求されるリニアリティやノイズ特性を緩和し、プリアンプ部１３を流れるプリアンプ電流を低減することで、プリアンプ部１３の消費電力を減少することが可能となり、ひいては、電子機器１００の消費電力を低減できる。
（５）第５実施形態
　次に第５実施形態について説明する。
　図１２は、第５実施形態のＡ／Ｄ変換器の構成例を説明する図である。
　図１２において、図２の第１実施形態と異なる点は、画素加算スイッチＳＷＰ１～ＳＷＰ４を備えた点である。すなわち、本第５実施形態は、第１実施形態と第３実施形態を組み合わせた実施形態となっている。
　より詳細には、画素信号ＳＶ１、ＳＶ２のプリアンプスルー用にスイッチング素子ＳＷＴ１、ＳＷＳ１およびＳＷＴ２およびＳＷＳ２が設けられている。また画素信号ＳＶ１と画素信号ＳＶ２の画素加算用にスイッチング素子ＳＷＰ１が設けられている。
　同様に、画素信号ＳＶ３、ＳＶ４のプリアンプスルー用にスイッチング素子ＳＷＴ３、ＳＷＳ３およびＳＷＴ４およびＳＷＳ４が設けられている。また画素信号ＳＶ３と画素信号ＳＶ４の画素加算用にスイッチング素子ＳＷＰ２が設けられている。
　さらに、画素信号ＳＶ５、ＳＶ６のプリアンプスルー用にスイッチング素子ＳＷＴ５、ＳＷＳ５およびＳＷＴ６およびＳＷＳ６が設けられている。また画素信号ＳＶ５と画素信号ＳＶ６の画素加算用にスイッチング素子ＳＷＰ３が設けられている。
　さらにまた、画素信号ＳＶ７、ＳＶ８のプリアンプスルー用にスイッチング素子ＳＷＴ７、ＳＷＳ７およびＳＷＴ８およびＳＷＳ８が設けられている。また画素信号ＳＶ７と画素信号ＳＶ８の画素加算用にスイッチング素子ＳＷＰ４が設けられている。
　本第５実施形態によれば、画素信号ＳＶ１～ＳＶ８のプリアンプスルー時（バイパス時）には、プリアンプ部１３を動作停止状態とするパワーダウンモードに移行することで、撮像素子１ひいては、電子機器１００全体の消費電力の低減が図れる。また画素加算モードにおいては、対応する４個の加算電圧に相当する画素信号に対応する４つの画素データＤＶ１、ＤＶ３、ＤＶ５、ＤＶ７が出力され、処理時間を半分にすることで消費電力を通常モード半分程度とすることが可能となる。
　すなわち、本第５実施形態によれば、複数画素をグルーピングして、ｎ個の画素を一つの画素とみなして処理を行うことで、実効的に処理時間を１／ｎとし、消費電力もおよそ１／ｎとして固体撮像素子１のより一層の消費電力の低減化が図れる。
（６）第６実施形態
　次に第６実施形態について説明する。
　図１３は、本技術を適用した間接光飛行時間型距離センサの一例のブロック図である。
　間接光飛行時間（Indirect-Time　of　Flight）型距離センサ１００は、センサチップ１０１およびセンサチップ１０１に積層された回路チップ１０２を備えている。
　画素アレイ部１１２は、センサチップ１０１上に二次元のグリッドパターンでアレイ状に配置された複数の画素（ｐｉｘｅｌ）１１１を有している。ここで、画素アレイ部１１２は、行列上に配置されていても良く、また、複数の列信号線を含んでも良い。それぞれの列信号線はそれぞれの画素に接続されている。
　回路チップ１０２には、垂直駆動回路１１３、カラム信号処理部１１４、タイミング調整回路１１５および出力回路１１６が配置されている。
　垂直駆動回路１１３は、画素を駆動し、カラム信号処理部１１４に画素信号を出力するように構成されている。
　カラム信号処理部１１４は、入力された画素信号に対して、Ａ／Ｄ変換処理を実施し、Ａ／Ｄ変換処理した画素データを出力回路１１６に出力する。
　出力回路１１６は、カラム信号処理部１１４からの画素データに対して、ＣＤＳ（Correlated　Double　Sampling）処理などを実行し、後段の信号処理回路に画素データを出力する。
　タイミング制御回路１１５は、それぞれの垂直駆動回路１１３の駆動タイミングを制御するように構成されている。カラム信号処理部１１４、出力回路１１６は、タイミング制御回路１１５が出力した垂直同期信号と同期して動作している。
　ここで、画素アレイ部１１２を構成している画素１１１について詳細に説明する。
　図１４は、本技術の形態における画素の一構成例を示す回路図である。
　画素１１１は、フォトダイオード１２１、二つの転送トランジスタ１２２，１２３、二つのリセットトランジスタ１２４、１２５、２つのタップ（浮遊拡散層１２６、１２７）、二つの増幅トランジスタ１２８、１２９及び二つの選択トランジスタ１３０，１３１を備える。
　フォトダイオード１２１は、受光した光を光電変換して電荷を生成するものである。このフォトダイオード１２１は、半導体基板において回路を配置する面を表面として、表面に対する裏面に配置される。このような固体撮像素子は、裏面照射型の固体撮像素子と呼ばれる。なお、裏面照射型の代わりに、表面にフォトダイオード１２１を配置する表面照射型の構成を用いることもできる。
　転送トランジスタ１２２及び転送トランジスタ１２３は、垂直駆動回路１１３からの転送信号ＴＲＧに従ってフォトダイオード１２１からＴＡＰＡ１２６、ＴＡＰＢ１２７にそれぞれシーケンシャルに電荷を転送するものである。ＴＡＰＡ１２６およびＴＡＰＢ１２７は、転送された電荷を蓄積して、蓄積した電荷の量に応じた電圧を生成するものである。
　オーバーフロートランジスタ１３２は、フォトダイオード１２１の電荷をシーケンシャルに高電位側電源VDDに排出するトランジスタで、フォトダイオード１２１をリセットする機能を持つ。
　リセットトランジスタ１２４、１２５は、垂直駆動回路１１３からのリセット信号ＲＳＴｐに従ってＴＡＰＡ１２６、ＴＡＰＢ１２７のそれぞれから電荷を引き抜いて、電荷量を初期化するものである。
　増幅トランジスタ１２８、１２９は、ＴＡＰＡ１２６、ＴＡＰＢ１２７の電圧をそれぞれ増幅するものである。選択トランジスタ１３０、１３１は、垂直駆動回路１１３からの選択信号ＳＥＬｐに従って、増幅された電圧の信号を画素信号としてふたつの垂直信号線（例えば、ＶＳＬ１、ＶＳＬ２）を介してカラム信号処理部１１４へ出力するものである。垂直信号線および垂直信号線ＶＳＬ２は、カラム信号処理部１１４内の一つのＡ／Ｄ変換器１０の入力に接続されている。
　なお、画素１１１の回路構成は、光電変換により画素信号を生成することができるものであれば、図１５に例示した構成に限定されない。
　本第６実施形態によれば、各実施形態と同様に、間接光飛行時間型距離センサにおいても消費電力を低減することが可能となる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も採ることができる。
（１）
　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
　前記第１信号及び前記第２信号が第１入力端子及び第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
　前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
　を備えた固体撮像素子。
（２）
　前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
　前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の入力端子に近接して配置されている、
　（１）記載の固体撮像素子。
（３）
　前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第２スイッチング素子を備えている、
　（１）又は（２）記載の固体撮像素子。
（４）
　前記第２スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
　（３）記載の固体撮像素子。
（５）
　前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部を備えている、
　（１）～（４）のいずれかに記載の固体撮像素子。
（６）
　前記第１制御信号は、前記固体撮像素子を低画素モードで動作させる場合に入力される、
　（１）～（５）のいずれかに記載の固体撮像素子。
（７）
　前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子を備えている、
　（１）～（６）のいずれかに記載の固体撮像素子。
（８）
　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から複数の第１信号及び第２信号として出力するプリアンプ部と、
　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
　前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
　を備えた固体撮像素子。
（９）
　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
　入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
　固体撮像素子。
（１０）
　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
　前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部と、を備え、
　前記コンパレータ部は、入力された制御信号に基づいて前記比較を行うとともに、前記画素データの精度が要求されない場合には、前記制御信号に基づいて前記比較の回数が低減される、
　固体撮像素子。
（１１）
　複数の画素データを出力する固体撮像素子と、
　前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
　前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
　前記固体撮像素子は、
　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
　前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
　を備えた、電子機器。
（１２）
　複数の画素データを出力する固体撮像素子と、
　前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
　前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
　前記固体撮像素子は、
　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
　前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
　を備えた、電子機器。
（１３）
　複数の画素データを出力する固体撮像素子と、
　前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
　前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
　前記固体撮像素子は、
　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
　入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
　電子機器。
（１４）
　前記固体撮像素子は、入力された制御信号に基づいて、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続する複数のスイッチング素子を有するプリアンプスルー回路を備えた、
　（１３）記載の電子機器。
（１５）
　複数の画素データを出力する固体撮像素子と、
　前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
　前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
　前記固体撮像素子は、
　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
　対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
　入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
　電子機器。
（１６）
　入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号としてそれぞれ出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
　前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
　前記比較結果データに基づいて、前記第１入力信号のＡ／Ｄ変換結果データを確定する逐次変換ブロック部と、
　を備えたＡ／Ｄ変換器。
（１７）
　前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
　前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の対応する前記入力端子に近接して配置されている、
　（１６）記載のＡ／Ｄ変換器。
（１８）
　前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第２スイッチング素子を備えている、
　（１６）又は（１７）記載のＡ／Ｄ変換器。
（１９）
　前記第２スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
　（１６）～（１８）のいずれかに記載のＡ／Ｄ変換器。
　２　　画素アレイ部
　４　　Ａ／Ｄ変換部
　８　　画像処理部
　９　　制御部
　１０　Ａ／Ｄ変換器
　１１　ローカル参照電圧生成部
　１２　ＤＡ変換部
　１３、１３Ａ　プリアンプ部
　１４　コンパレータ部
　１５　逐次変換ロジック部
　ＤＡ　差動アンプ
　ＳＶ１～ＳＶ８　画素信号
　ＳＥＶ　判別結果信号
　ＳＥＬ１～ＳＥＬ８　画素選択信号（第２制御信号）
　ＳＥＮ　イネーブル信号（第１制御信号）
　ＳＴＭ　スルーモード制御信号（第２制御信号）
　ＳＷ１～ＳＷ１０　スイッチング素子（第２スイッチング素子）
　ＳＷＴ１～ＳＷＴ８　スイッチング素子

Claims (12)

  1. 　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
    　入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号と前記閾値信号との差を増幅して差動信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
    　前記差動信号と比較基準信号との比較を行い比較結果データを出力するコンパレータ部と、
    　前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
    　を備えた固体撮像素子。
  2. 　前記プリアンプスルー回路は、前記プリアンプ部の入力端子を前記コンパレータ部の対応する入力端子に接続するための信号ライン上に一対のスイッチング素子が設けられ、
    　前記一対のスイッチング素子のうち、いずれか一方は、前記プリアンプ部の入力端子に近接して配置され、いずれか他方は、前記コンパレータ部の入力端子に近接して配置されている、
    　請求項１記載の固体撮像素子。
  3. 　前記プリアンプ部は、前記プリアンプスルー回路を介して前記画素信号及び前記閾値信号が前記コンパレータ部に出力される場合に、当該プリアンプ部を前記画素アレイ部及び前記コンパレータ部から電気的に切り離すことで、前記動作停止状態に移行させる複数の第２スイッチング素子を備えている、
    　請求項１記載の固体撮像素子。
  4. 　前記第２スイッチング素子は、前記プリアンプ部をハイインピーダンス状態として電気的に切り離す、
    　請求項３記載の固体撮像素子。
  5. 　前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部を備えている、
    　請求項１記載の固体撮像素子。
  6. 　前記第１制御信号は、前記固体撮像素子を低画素モードで動作させる場合に入力される、
    　請求項１記載の固体撮像素子。
  7. 　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
    　対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、複数の前記画素信号及び前記閾値信号を増幅して対応する出力端子から複数の第１信号及び第２信号として出力するプリアンプ部と、
    　複数の前記第１信号が複数の第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
    　前記複数の第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
    　を備えた固体撮像素子。
  8. 　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
    　対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
    　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
    　入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
    　固体撮像素子。
  9. 　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
    　対応する複数の入力端子に前記画素信号がそれぞれ入力され、対応する入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
    　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子から入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
    　前記比較結果データに基づいて、前記画素信号のＡ／Ｄ変換結果である画素データを確定する逐次変換ブロック部と、を備え、
    　前記コンパレータ部は、入力された制御信号に基づいて前記比較を行うとともに、前記画素データの精度が要求されない場合には、前記制御信号に基づいて前記比較の回数が低減される、
    　固体撮像素子。
  10. 　複数の画素データを出力する固体撮像素子と、
    　前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
    　前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
    　前記固体撮像素子は、
    　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
    　入力端子に前記画素信号及び閾値信号がそれぞれ入力され、前記画素信号及び前記閾値信号を増幅して出力端子から第１信号及び第２信号として出力するとともに、入力された第１制御信号に基づいて動作停止状態とされるプリアンプ部と、
    　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
    　前記プリアンプ部の入力端子を前記コンパレータ部の入力端子に接続する複数のスイッチング素子を有し、前記動作停止状態において入力される第２制御信号に基づいて前記スイッチング素子を接続状態とするプリアンプスルー回路と、
    　を備えた、電子機器。
  11. 　複数の画素データを出力する固体撮像素子と、
    　前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
    　前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
    　前記固体撮像素子は、
    　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
    　複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
    　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、
    　複数の前記第１入力端子を、ｎ個毎に互いに接続し、互いに接続されたｎ個の前記第１入力端子の電位を加算電位とする複数の画素加算スイッチング素子と、
    　を備えた、電子機器。
  12. 　複数の画素データを出力する固体撮像素子と、
    　前記複数の画素データに対応する画像データに対し、画像処理を施す画像処理部と、
    　前記固体撮像素子及び前記画像処理部を制御する制御部と、を備え、
    　前記固体撮像素子は、
    　光電変換を行い画素信号をそれぞれ出力する複数の画素がアレイ状に配置された画素アレイ部と、
    　複数の入力端子に前記画素信号がそれぞれ入力され、入力端子に閾値信号が入力され、前記画素信号及び前記閾値信号を増幅して対応する出力端子から第１信号及び第２信号として出力するプリアンプ部と、
    　前記第１信号が第１入力端子から入力され、前記第２信号が第２入力端子からそれぞれ入力され、前記第１信号及び前記第２信号の比較を行い比較結果データを出力するコンパレータ部と、を備え、
    　入力された制御信号に基づいて、前記プリアンプ部のリニアリティやノイズ特性が緩和出来る使用条件の場合に、前記プリアンプ部を流れるプリアンプ電流を低減する、
    　電子機器。
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