WO2020045986A1 - 송신 장치에서 전력을 증폭하기 위한 장치 및 방법 - Google Patents

송신 장치에서 전력을 증폭하기 위한 장치 및 방법 Download PDF

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박병준
강대현
손주호
양성기
이정호
조윤성
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Definitions

  • the present disclosure generally relates to a transmitting apparatus, and more particularly, to an apparatus and a method for amplifying power in a transmitting apparatus.
  • a 5G communication system or a pre-5G communication system is called a Beyond 4G network communication system or a Long Term Evolution (LTE) system (Post LTE) system.
  • LTE Long Term Evolution
  • 5G communication systems are being considered for implementation in the ultra-high frequency (mmWave) band (eg, such as the 60 Gigabit (60 GHz) band).
  • mmWave ultra-high frequency
  • 60 GHz 60 Gigabit
  • beamforming, massive array multiple input / output (Full-Dimensional MIMO, FD-MIMO) in 5G communication systems Array antenna, analog beam-forming, and large scale antenna techniques are discussed.
  • 5G communication system has evolved small cells, advanced small cells, cloud radio access network (cloud RAN), ultra-dense network (ultra-dense network) , Device to device communication (D2D), wireless backhaul, moving network, cooperative communication, coordinated multi-points (CoMP), and interference cancellation And other technology developments are being made.
  • cloud RAN cloud radio access network
  • ultra-dense network ultra-dense network
  • D2D Device to device communication
  • wireless backhaul moving network
  • cooperative communication coordinated multi-points
  • CoMP coordinated multi-points
  • FQAM Hybrid Frequency Shift Keying and Quadrature Amplitude Modulation
  • SWSC sliding window superposition coding
  • ACM Advanced Coding Modulation
  • FBMC Filter Bank Multi Carrier
  • NOMA Non Orthogonal Multiple Access
  • SCMA Spar Code Multiple Access
  • 5G systems contemplate the use of higher frequency bands than conventional cellular communication systems (eg, LTE). Accordingly, the development of hardware showing excellent performance in a high frequency band is in progress. For example, in the high frequency band, techniques for preventing gain reduction, matching characteristic degradation, linearity reduction, and the like of the amplifier have been studied.
  • the present disclosure provides an apparatus and method for efficiently amplifying the power of a transmission signal in a transmission apparatus.
  • the present disclosure also provides an apparatus and method for reducing harmonic components generated during processing of a transmission signal in a wireless communication system.
  • the present disclosure also provides an apparatus and method for reducing parasitic capacitance of a circuit for amplifying a transmission signal in a wireless communication system.
  • a transmitting apparatus may include a first amplifier having a common source structure, including cross coupled capacitors, and amplifying an input signal, and output from the first amplifier.
  • a second amplifier having a common gate structure for amplifying a signal, connected to output terminals of the first amplifier, and input terminals of the second amplifier, and configured to remove at least a part of second-harmonic 1 may include a removal unit.
  • the first remover cancels at least a part of parasitic capacitance occurring at the output terminals of the first amplifier and the input terminals of the second amplifier, with respect to the fundamental frequency, and with respect to the second harmonic frequency.
  • the signal having the second harmonic frequency may be grounded.
  • a method of operating a transmitting device may include: amplifying an input signal using a first amplifying circuit having a common source structure and including cross coupled capacitors, and a common gate; Amplifying a signal output from the first amplifying circuit using a second amplifying circuit having a structure; and a first removing circuit connected to output terminals of the first amplifying circuit and input terminals of the second amplifying circuit. Removing at least some of the second harmonics using the first elimination circuit; and parasitics generated at the output terminals of the first amplifier circuit and the input terminals of the second amplifier circuit using the first elimination circuit. And offsetting at least a portion of the capacitance.
  • Various embodiments of the present disclosure utilize a parallel inductor between a common source (CS) amplifier and a common gate (CG) amplifier of a differential cascode power amplifier.
  • Gain of Power Amplifiers Available in Millimeter Waves by Placing a Finite Capacitor that Performs Termination on Virtual Short and 2nd-order Harmonics Improve overall performance, such as gain, stability, matching, and linearity.
  • FIG. 1 illustrates a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 2 illustrates a configuration of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 3 illustrates an example of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • 4A to 4C illustrate equivalent circuits illustrating an operating principle of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 5 illustrates another implementation of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 6 is a block diagram illustrating another implementation of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 7 illustrates another implementation of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG 8 illustrates a layout of a power amplifier included in a transmission apparatus according to various embodiments of the present disclosure.
  • FIG. 9 is a flowchart illustrating signal amplification of a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 10 is a flowchart illustrating adaptive harmonic cancellation of a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 11 illustrates a performance of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • the present disclosure relates to an apparatus for amplifying a signal in a transmitting apparatus. Specifically, a technique for reducing harmonic components and parasitic capacitances generated during signal processing will be described.
  • mmWave millimeter waves
  • 5G (5th generation) systems phased array radio frequency integrated circuits
  • RFICs phased array radio frequency integrated circuits
  • a cascode or stacked structure can be applied, where a common source (CS) drain and a common gate are common. gate, CG)
  • CS common source
  • CG common gate
  • Capacitive parasitics that appear to be a substrate at the source cause power amplifiers to reduce gain, match characteristics, and linearity of power amplifiers. The overall performance of the transmitter can be degraded.
  • the millimeter wave band e.g.
  • differential and capacitor neutralization (Cneu) technologies can be applied for improved gain, stability and power, and cascode
  • Cneu capacitor neutralization
  • cascode The same technique can be applied to the implementation of a stack power amplifier. Accordingly, the present disclosure proposes various embodiments capable of resonating parasitic components between the common source amplifier and the common gate amplifier and removing second harmonic components.
  • FIG. 1 illustrates a transmitting apparatus according to various embodiments of the present disclosure.
  • the transmitting device illustrated in FIG. 1 may be understood as various types of devices.
  • the transmitting apparatus of FIG. 1 may be understood as a part of a base station or a terminal (for example, user equipment (UE)) that performs wireless communication.
  • UE user equipment
  • the transmitting apparatus includes a communication unit 110 and a control unit 120.
  • the communication unit 110 performs functions for transmitting and receiving a signal through a wireless channel. For example, the communication unit 110 performs a baseband signal and bit string conversion function according to the physical layer standard of the system. For example, during data transmission, the communication unit 110 generates complex symbols by encoding and modulating a transmission bit string. In addition, when receiving data, the communication unit 110 restores the received bit string by demodulating and decoding the baseband signal.
  • the communication unit 110 up-converts the baseband signal into a radio frequency (RF) band signal and transmits it through an antenna, and downconverts the RF band signal received through the antenna into a baseband signal.
  • the communication unit 110 may include a transmission filter, a reception filter, an amplifier, a mixer, an oscillator, a digital to analog convertor (DAC), an analog to digital convertor (ADC), and the like.
  • the communication unit 110 may include a plurality of transmission and reception paths.
  • the communication unit 110 may include at least one antenna array composed of a plurality of antenna elements.
  • the communication unit 110 may be composed of a digital unit and an analog unit, and the analog unit may be configured of a plurality of sub-units according to an operating power, an operating frequency, and the like. Can be.
  • the digital unit may be implemented by at least one processor (eg, a digital signal processor (DSP)).
  • DSP digital signal processor
  • the communication unit 110 transmits and receives a signal as described above. Accordingly, all or part of the communication unit 110 may be referred to as a 'transmitter', 'receiver' or 'transceiver'. In addition, in the following description, transmission and reception performed via a wireless channel are used by the communication unit 110 to mean that the processing as described above is performed.
  • the controller 120 controls overall operations of the transmitting device.
  • the controller 120 transmits and receives a signal through the communication unit 110.
  • the controller 120 may include at least one processor.
  • the controller 120 may control the transmission apparatus to perform operations according to various embodiments described below.
  • 2 illustrates a configuration of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure. 2 may be understood as part of the communication unit 110.
  • the circuit includes a first amplifier 210, a second amplifier 220, a harmonic termination unit 230, a harmonic remover 240, and a harmonic remover 250.
  • a harmonic remover 240 may be excluded.
  • the first amplifier 210 amplifies the input signal
  • the second amplifier 220 amplifies the signal output from the first amplifier 210. That is, the first amplifier 210 and the second amplifier 220 form a cascode or a stacked amplifier.
  • the first amplifier 210 is connected to the input terminal of the power amplifier
  • the second amplifier 220 is connected to the output terminal of the power amplifier.
  • the first amplifier 210 and the second amplifier 220 may be differential amplifiers.
  • the first amplifier 210 may have a common source (CS) structure
  • the second amplifier 220 may have a common gate (CG) structure.
  • the first amplifier 210 may have a structure according to capacitor neutralization (Cneu) technology, that is, may include cross-couple-capacitors. In this case, the first amplifier 210 may increase the gain of the entire amplifier circuit.
  • Cneu capacitor neutralization
  • Harmonic removal parts 230, 240, and 250 remove or reduce a 2nd-order harmonics signal of a fundamental frequency.
  • the fundamental frequency may be a carrier frequency of the transmission signal.
  • the harmonic removal units 230, 240, and 250 may ground the second harmonic signal.
  • the harmonic removing units 230, 240, and 250 may have a structure of a filter that passes a signal of a frequency band of the second harmonic.
  • At least one of the harmonic removing units 230, 240, and 250 cancels at least a part of the parasitic capacitance generated in the circuits of the first amplifier 210 and the second amplifier 220.
  • at least one of the harmonic rejection units 230, 240, 250 may include a device having an inductance corresponding to the parasitic capacitance.
  • FIG. 3 illustrates an example of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • the first amplifier 310 is a differential amplifier having a common source structure and includes cross connection capacitors.
  • the first amplifier 310 includes a first transistor 312-1 and a second transistor 312-2.
  • the source terminals of the two transistors 312-1 and 312-2 are grounded, and the gate terminals are connected to the input terminals 302-1 and 302-2.
  • a drain terminal of the first transistor 312-1 is connected to one end of the first capacitor 314-1, and the other end of the first capacitor 314-1 is connected to a gate terminal of the second transistor 312-2.
  • the drain terminal of the second transistor 312-2 is connected to one end of the second capacitor 314-2, and the other end of the second capacitor 314-2 is connected to the gate terminal of the first transistor 312-1.
  • the drain terminals of the two transistors 312-1 and 312-2 are output terminals of the first amplifier 310 and are connected to input terminals of the second amplifier 320.
  • the second amplifier 320 is a differential amplifier having a common gate structure.
  • the second amplifier 320 includes a first transistor 322-1 and a second transistor 322-2, the gate terminals of the transistors 322-1 and 322-2 are connected to each other, and one end of the capacitor 324 and the resistor 326. Is connected with one end. The other end of the capacitor 324 is grounded, and a bias voltage is applied to the other end of the resistor 326.
  • Source terminals of the transistors 322-1 and 322-2 are input terminals of the second amplifier 320, connected to the first amplifier 310, and drain terminals are output terminals.
  • the harmonic rejection unit 330 includes a first inductor 332-1, a second inductor 332-2, and a capacitor 334.
  • One end of the first inductor 332-1 is connected to one of the output terminals of the first amplifier 310 and one of the input terminals of the second amplifier 320, and one end of the second inductor 332-2 is connected to the first amplifier 310.
  • the other one of the output terminals of and the other of the input terminals of the second amplifier 320 is connected.
  • the other ends of the first inductor 332-1 and the second inductor 332-2 are connected to each other, and also connected to one end of the capacitor 334.
  • the other end of the capacitor 334 is grounded.
  • the first inductor 332-1 and the second inductor 332-2 may be referred to as a shunt inductor.
  • the harmonic rejection unit 340 includes a first capacitor 342-1, a second capacitor 342-2, and an inductor 344.
  • One end of the first capacitor 342-1 is connected to one of the output terminals of the second amplifier 320, and one end of the second capacitor 342-2 is connected to the other one of the output terminals of the second amplifier 320.
  • the other ends of the first capacitor 342-1 and the second capacitor 342-2 are connected to each other, and also connected to one end of the inductor 344.
  • the other end of the inductor 344 is grounded.
  • the harmonic rejection unit 350 includes a first capacitor 352-1, a second capacitor 352-2, and an inductor 354.
  • One end of the first capacitor 352-1 is connected to one of the input terminals of the first amplifier 310, and one end of the first capacitor 352-2 is connected to the other of the input terminals of the first amplifier 310.
  • the other ends of the first capacitor 352-1 and the second capacitor 352-2 are connected to each other and also connected to one end of the inductor 354.
  • the other end of the inductor 354 is grounded.
  • the transformer 380 converts the differential signal output from the second amplifier 320 into a single-ended signal. To this end, the transformer 380 includes a primary coil 382 and a secondary coil 384.
  • one of the harmonic removing parts 330, 340, and 350 shown in FIG. 3 has a structure of a parallel inductor, and the other harmonic removing parts have a structure of a parallel capacitor.
  • two or three harmonic eliminators among the harmonic eliminators 330, 340, and 350 may have a structure of a parallel inductor.
  • various embodiments of the present disclosure improve gain and stability by using a differential shunt inductor capable of resonating parasitic components between a common source amplifier and a common gate amplifier. And a finite capacitor that performs a 2nd-order harmonic termination function at a center tap, thereby improving linearity of the power amplifier.
  • various embodiments of the present disclosure provide a power amplifier by reducing a secondary non-linearity feedback component caused by the use of capacitor centering techniques, using a circuit for secondary harmonic rejection. Can improve the performance.
  • the above-described technique using the parallel inductor may replace or additionally apply a general second harmonic cancellation technique.
  • the above-described technique using the parallel inductor may be applied to a differential cascode power amplifier or a differential stack power amplifier without any deterioration in performance.
  • 4A to 4C illustrate equivalent circuits illustrating an operating principle of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • 4A-4C show frequency equivalent circuits for the implementation of FIG. 3.
  • FIG. 4A shows the operation of the circuit for differential mode, i.e., fundamental frequency.
  • the source terminals of the two transistors are grounded, the drain terminal of each of the two transistors is connected to one end of each of the capacitors, and the capacitor The other end of each of them is connected to the gate of each of the two transistors.
  • the second equivalent circuit 421 for the second amplifier 320 the gates of the two transistors are grounded.
  • the third equivalent circuit 431 for the first harmonic controller 330 one end of each of the two inductors is connected to the output terminals of the first equivalent circuit 411 and the input terminals of the second equivalent circuit, each of the two inductors. The other end of is grounded.
  • each of the two capacitors is connected to the output terminals of the second equivalent circuit, and the other end of each of the two capacitors is grounded.
  • the fifth equivalent circuit 451 for the harmonic rejection unit 350 one end of each of the two capacitors is connected to the input terminals of the first equivalent circuit, and the other end of each of the two capacitors is grounded.
  • a path having a capacitance of ⁇ C gd is formed by a capacitor-centered circuit. This is because of C gd inside the transistor Since the polarity of the path and the current having the capacitance is different, the feedback current is canceled. Accordingly, the isolation of the core transistor circuit in the differential operation can be increased. Further, the center tap of the parallel inductor in the third equivalent circuit 431 positioned between the first equivalent circuit 411 and the second equivalent circuit 421 is virtual ground.
  • the inductors in the third equivalent circuit 431 resonate. As a result, leakage of the signal may be canceled.
  • parasitic capacitances occurring at the drain terminals of the transistors in the first equivalent circuit 411 and the source terminals of the transistors in the second equivalent circuit 421 are canceled out by the inductors in the third equivalent circuit 431. That is, the inductors in the third equivalent circuit 431 eliminate parasitic capacitances occurring in the transistor. As a result, the gain loss of the power amplifier can be prevented and the performance can be improved.
  • the inductance of the inductor in the third equivalent circuit 431 may be set to a value resonant with the parasitic capacitance.
  • the inductance of the inductor in the third equivalent circuit 431 may be set as in Equation 1 below.
  • Equation 1 L P1 denotes an inductance of the inductor in the third equivalent circuit 431, f fund denotes a fundamental frequency, and C p denotes a parasitic capacitance.
  • C p may be understood as the sum of the parasitic capacitance occurring at the drain terminal of the transistor in the first equivalent circuit 411 and the parasitic capacitance occurring at the source terminal of the transistor in the second equivalent circuit 421.
  • Figure 4b shows the operation of the circuit for the common mode, i.e., the second harmonic frequency.
  • the source terminals of the two transistors are grounded, the drain terminal of each of the two transistors is connected to one end of each of the capacitors, and the capacitor The other end of each of them is connected to the gate of each of the two transistors.
  • the second equivalent circuit 422 for the second amplifier 320 each of the gates of the two transistors is connected to one end of each of the capacitors, and the other end of each of the capacitors is grounded.
  • each of the two inductors is connected to the output terminals of the first equivalent circuit 412 and the input terminals of the second equivalent circuit, each of the two inductors. The other end of is connected to one end of each of the capacitors, and the other end of each of the capacitors is grounded.
  • the fourth equivalent circuit 442 for the harmonic rejection unit 340 one end of each of the two capacitors is connected to the output terminals of the second equivalent circuit, and the other end of each of the two capacitors is connected to one end of each of the inductors. , The other end of each of the inductors is grounded.
  • each of the two capacitors is connected to the input terminals of the first equivalent circuit, and the other end of each of the two capacitors is connected to one end of each of the inductors. , The other end of each of the inductors is grounded.
  • the capacitance of the cross coupled capacitor neutralization circuit in the first equivalent circuit 412 for the frequency of the second harmonic which is twice the existing frequency, is internal to the transistor. Overlap with C gd in. As a result, a large feedback component of the second harmonic frequency between the drain and the source of the transistor is generated.
  • the pair of inductors and capacitors in the third equivalent circuit 432 according to the exemplary embodiment operate like a series short circuit, the second harmonic component is suppressed. Due to this, the linearity of the power amplifier can be greatly improved.
  • the capacitor and inductor pairs in the fourth equivalent circuit 442 and the fifth equivalent circuit 452 also operate like a series short circuit, thus at the input terminals of the first equivalent circuit 412 and the output terminals of the second equivalent circuit 422.
  • Second harmonic component is suppressed.
  • the capacitance of the capacitor in the third equivalent circuit 432 can be set to resonate at the second harmonic frequency when coupled with the inductor.
  • the capacitance of the capacitor in the third equivalent circuit 432 may be set as in Equation 2 below.
  • Equation 2 C s1 / 2 denotes the capacitance of the capacitor in the third equivalent circuit 432, f 2nd denotes the frequency of the second harmonic, and L P1 denotes the inductance of the inductor in the third equivalent circuit 432.
  • C s1 / 2 corresponds to half of the capacitance of the capacitor 334 of the harmonic removing unit 330.
  • FIG. 4C shows more briefly the operation of the circuit for in-phase mode, i.e., the second harmonic frequency.
  • the source terminals of the two transistors are grounded, the drain terminal of the transistor is connected to one end of the capacitor, and the other end of the capacitor is connected to the gate of the transistor.
  • the second equivalent circuit 423 for the second amplifier 320 each of the gates of the two transistors is connected to one end of the capacitor, and the other end of the capacitor is grounded.
  • the third equivalent circuit 433 for the first harmonic controller 330 one end of each of the two inductors is connected to the output terminals of the first equivalent circuit 413 and the input terminals of the second equivalent circuit, and the other end of the inductor is a capacitor. Is connected to one end of the capacitor, and the other end of the capacitor is grounded.
  • the fourth equivalent circuit 443 for harmonic rejection 340 one end of the two capacitors is connected to the output terminals of the second equivalent circuit, the other end of the two capacitors is connected to one end of the inductor, and the other end of the inductor is grounded. do.
  • one end of the two capacitors is connected to the input terminals of the first equivalent circuit, the other end of the two capacitors is connected to one end of the inductor, and the other end of the inductor is grounded. do.
  • the capacitance of the cross coupled capacitor neutralization circuit in the first equivalent circuit 413 is equal to the capacitance of the second harmonic, which is twice the frequency of the existing frequency. Overlap with C gd in. As a result, a large feedback component of the second harmonic frequency is generated between the drain and the source of the transistor. However, since the pair of inductors and capacitors in the third equivalent circuit 433 according to the embodiment operates like a series short circuit, the second harmonic component is suppressed. Due to this, the linearity of the power amplifier can be greatly improved.
  • the capacitor and inductor pairs in the fourth equivalent circuit 443 and the fifth equivalent circuit 453 operate like a series short circuit, and thus at the input terminals of the first equivalent circuit 412 and the output terminals of the third equivalent circuit 422. Second harmonic component is suppressed.
  • 5 illustrates another implementation of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure. 5 illustrates a structure in which two power amplifiers are connected.
  • a transformer 560 is connected to the input terminals, followed by an LPF type harmonic removing unit 550a, a common source structure amplifier 510a, an HPF type harmonic removing unit 530a, a common gate structure amplifier 520a, LPF type harmonic rejection unit 540a, transformer 570, LPF type harmonic rejection unit 550b, common source structure amplifier 510b, HPF type harmonic rejection unit 530b, common gate structure amplifier 520b, LPF type harmonic rejection unit 540b and the transformer 580 are arrange
  • a plurality of harmonic removal parts 530a, 540a, 550a, 530b, 540b, and 550b for removing the second harmonic component are disposed to improve performance of the power amplifier. That is, parallel inductors (e.g. C p1 , C p2 , C p3 , C p4 , C p5 , C p6 , C p7 , C p8 ) and inductors connected to the input and output of each of the cascode / stack amplifiers Circuits are formed to remove secondary harmonic components, including (eg, L s 1 , L s 2 , L s 3 , L s 4 ). Additionally, parallel inductors (e.g.
  • the impedance from the output terminal to the input terminal of the common source amplifier has a very low value (e.g. 10-Ohm or less) at the frequency of the second harmonic, so that the distortion component can be greatly fed back to the input terminal of the common source amplifier.
  • the second harmonic component generated at the output terminal of the common source amplifier and the input terminal of the common gate amplifier is suppressed by the circuit for second harmonic cancellation. Accordingly, the phenomenon that the second harmonic component is transmitted to the input terminal of the common source amplifier or the output of the common gate amplifier is reduced, and as a result, the secondary distortion caused by the second harmonic component can be reduced.
  • 6 is a block diagram illustrating another implementation of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure. 6 illustrates a structure in which a harmonic rejection unit of a parallel inductor structure is applied to a stack power amplifier.
  • the circuit includes a first amplifier 610, a second amplifier 620, a harmonic remover 630, a harmonic remover 640, and a harmonic remover 650.
  • the first amplifier 610, the harmonic removing unit 630, the harmonic removing unit 640, and the harmonic removing unit 650 have the same configuration as the first amplifier 310, the harmonic removing unit 330, the harmonic removing unit 340, and the harmonic removing unit 350 of FIG. 3.
  • the second amplifier 620 includes a first transistor 622-1 and a second transistor 622-2.
  • the gate terminal of the first transistor 622-1 is connected to one end of the first resistor 624-1 and one end of the first capacitor 626-1, and the other end of the first capacitor 626-1 is grounded.
  • the gate terminal of the second transistor 622-2 is connected to one end of the second resistor 624-2 and one end of the second capacitor 626-2, and the other end of the second capacitor 626-2 is grounded.
  • 7 illustrates another implementation of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • 7 illustrates a structure in which a harmonic rejection unit of a parallel inductor structure and a transformer disposed at an input terminal of a power amplifier are combined.
  • the circuit includes a first amplifier 710, a second amplifier 720, a harmonic remover 730, a harmonic remover 740, and a harmonic remover 750.
  • the first amplifier 710, the second amplifier 720, the harmonic remover 730, and the harmonic remover 740 have the same configuration as the first amplifier 310, the second amplifier 320, the harmonic remover 330, and the harmonic remover 340 of FIG. 3.
  • Have The harmonic rejection unit 750 has a parallel inductor structure coupled with a transformer.
  • the harmonic rejection unit 750 includes a primary coil 752 and a secondary coil 754, one end of the capacitor 756 is connected to the middle of the secondary coil 754, the other end of the capacitor 756 is grounded. Accordingly, primary coil 752 and secondary coil 754 operate as transformers, and secondary coil 754 also acts as parallel inductors.
  • the circuit for removing harmonics includes at least one inductor and at least one capacitor.
  • the frequency band of the removable signal may vary according to the inductance of one inductor and the capacitance of the at least one capacitor. Therefore, in preparation for a situation in which the frequency of the second harmonic is changed, a variable capacitor may be installed as at least one capacitor, and the variable capacitor may be controlled according to the frequency of the second harmonic.
  • FIG. 8 illustrates a layout of a power amplifier included in a transmission apparatus according to various embodiments of the present disclosure.
  • FIG. 8 illustrates a layout of a circuit according to an implementation example as shown in FIG. 3.
  • the first transistor 312-1 and the second transistor 312-2 included in the first amplifier 310 of FIG. 3 are disposed in the first portion 812-1 and the second portion 812-2.
  • the first capacitor 314-1 and the second capacitor 314-2 included in the first amplifier 310 of FIG. 3 are disposed in the third part 814-1 and the fourth part 814-2.
  • the first transistor 322-1 and the second transistor 322-2 included in the second amplifier 320 of FIG. 3 are disposed in the fifth part 822-1 and the sixth part 822-2.
  • the inductors 332-1 and 332-2 included in the harmonic rejection unit 330 of FIG. 3 may be implemented as the seventh portion 832-1 and the eighth portion 832-2 by using a transmission line.
  • Capacitor 334 is disposed in ninth portion 834.
  • the first capacitor 342-1 and the second capacitor 342-2 of the harmonic rejection unit 340 of FIG. 3 are disposed in the tenth portion 842-1 and the eleventh portion 842-2, and the inductor 344 corresponds to the twelfth portion 844.
  • the output terminals of FIG. 3 correspond to the thirteenth portion 802-1 and the fourteenth portion 802-2.
  • the transformer 380 of FIG. 3 is implemented as the fifteenth part 880.
  • 9 is a flowchart illustrating signal amplification of a transmitting apparatus according to various embodiments of the present disclosure. 9 illustrates a method of operating the transmitting apparatus of FIG. 1.
  • the transmission device amplifies an input signal by using a first amplifier circuit.
  • the first amplifier circuit has a common source structure and may include cross coupled capacitors.
  • the transmitting apparatus amplifies the signal output from the first amplifier circuit using the second amplifier circuit.
  • the second amplifier circuit may have a common gate structure.
  • the transmitting device removes at least a portion of the second harmonic using at least one cancellation circuit.
  • the at least one cancellation circuit comprises a first cancellation circuit connected to the output terminals of the first amplifier circuit and the input terminals of the second amplifier circuit, a second removal circuit connected to the output terminals of the second amplifier circuit, or a first amplification circuit. At least one of a third removal circuit connected to the input terminals of the circuit.
  • the transmitting device cancels at least a portion of the parasitic capacitance occurring at the output terminals of the first amplifier circuit and the input terminals of the second amplifier circuit using the at least one cancellation circuit.
  • the transmitting device may cancel at least part of the parasitic capacitance by using at least one inductor having an inductance resonating with the parasitic capacitance.
  • FIG. 10 is a flowchart illustrating adaptive harmonic cancellation of a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 10 illustrates a method of operating the transmitting apparatus of FIG. 1.
  • the transmitting apparatus checks the frequency of the second harmonic.
  • the frequency of the second harmonic is twice the fundamental frequency, and the fundamental frequency may be the same as the carrier frequency. Therefore, the transmission apparatus may identify the fundamental frequency by checking the band in which the current communication is performed, and may identify the frequency of the second harmonic from the fundamental frequency.
  • the band in which communication is performed may mean an operating frequency band or a bandwidth part (BWP).
  • the transmitting device adjusts the pass band of the at least one harmonic rejection circuit according to the frequency of the second harmonic. That is, at least one harmonic rejection circuit has a structure of HPF type or LPF type, and includes at least one inductor and at least one capacitor. Here, at least one capacitor includes a variable capacitor. Therefore, the transmitting device can adjust the pass band by adjusting the capacitance of the variable capacitor.
  • FIG. 11 illustrates a performance of a circuit for amplifying a signal in a transmitting apparatus according to various embodiments of the present disclosure.
  • FIG. 11 illustrates a first case 1110 in which harmonic elimination is not performed; a second case 1120 in which harmonic elimination is performed only at the output terminal;
  • the fourth case 1140 where harmonic rejection was performed at both the output terminal and the center, the intermodulation distortion according to the input radio frequency (RF) power is shown.
  • RF radio frequency
  • a computer-readable storage medium for storing one or more programs (software modules) may be provided.
  • One or more programs stored in a computer readable storage medium are configured for execution by one or more processors in an electronic device.
  • One or more programs include instructions that cause an electronic device to execute methods in accordance with embodiments described in the claims or specifications of this disclosure.
  • Such programs may include random access memory, non-volatile memory including flash memory, read only memory (ROM), and electrically erasable programmable ROM. (electrically erasable programmable read only memory (EEPROM), magnetic disc storage device, compact disc-ROM (CD-ROM), digital versatile discs (DVDs) or other forms It can be stored in an optical storage device, a magnetic cassette. Or, it may be stored in a memory composed of some or all of these combinations. In addition, each configuration memory may be included in plural.
  • non-volatile memory including flash memory, read only memory (ROM), and electrically erasable programmable ROM.
  • EEPROM electrically erasable programmable read only memory
  • CD-ROM compact disc-ROM
  • DVDs digital versatile discs
  • It can be stored in an optical storage device, a magnetic cassette. Or, it may be stored in a memory composed of some or all of these combinations.
  • each configuration memory may be included in plural.
  • the program may be configured through a communication network composed of a communication network such as the Internet, an intranet, a local area network (LAN), a wide area network (WAN), or a storage area network (SAN), or a combination thereof. It may be stored in an attachable storage device that is accessible. Such a storage device may be connected to a device that performs an embodiment of the present disclosure through an external port. In addition, a separate storage device on a communication network may be connected to a device that performs an embodiment of the present disclosure.
  • a communication network such as the Internet, an intranet, a local area network (LAN), a wide area network (WAN), or a storage area network (SAN), or a combination thereof. It may be stored in an attachable storage device that is accessible. Such a storage device may be connected to a device that performs an embodiment of the present disclosure through an external port.
  • a separate storage device on a communication network may be connected to a device that performs an embodiment of the present disclosure.

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Abstract

본 개시는 LTE(Long Term Evolution)와 같은 4G(4th generation) 통신 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G(5th generation) 또는 pre-5G 통신 시스템에 관련된 것이다. 송신 장치는, 공통 소스 구조를 가지고, 교차 연결된 커패시터(cross coupled capacitor)들을 포함하며, 입력 신호를 증폭하는 제1 증폭부와, 상기 제1 증폭부에서 출력된 신호를 증폭하는 공통 게이트 구조의 제2 증폭부와, 상기 제1 증폭부의 출력 단자들 및 상기 제2 증폭부의 입력 단자들에 연결되며, 2차 고조파(second-harmonic)의 적어도 일부를 제거하는 제1 제거부를 포함할 수 있다. 상기 제1 제거부는, 기본(fundamental) 주파수에 대하여, 상기 제1 증폭부의 출력 단자들 및 상기 제2 증폭부의 입력 단자들에서 발생하는 기생 커패시턴스의 적어도 일부를 상쇄하고, 2차 고조파 주파수에 대하여, 상기 2차 고조파 주파수를 가지는 신호를 접지시킬 수 있다.

Description

송신 장치에서 전력을 증폭하기 위한 장치 및 방법
본 개시(disclosure)는 일반적으로 송신 장치에 관한 것으로, 보다 구체적으로 송신 장치에서 전력을 증폭하기 위한 장치 및 방법에 관한 것이다.
4G(4th generation) 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후(Beyond 4G Network) 통신 시스템 또는 LTE(Long Term Evolution) 시스템 이후(Post LTE) 시스템이라 불리어지고 있다.
높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역(예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO, FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 및 대규모 안테나(large scale antenna) 기술들이 논의되고 있다.
또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀(advanced small cell), 클라우드 무선 액세스 네트워크(cloud radio access network, cloud RAN), 초고밀도 네트워크(ultra-dense network), 기기 간 통신(Device to Device communication, D2D), 무선 백홀(wireless backhaul), 이동 네트워크(moving network), 협력 통신(cooperative communication), CoMP(Coordinated Multi-Points), 및 수신 간섭제거(interference cancellation) 등의 기술 개발이 이루어지고 있다.
이 밖에도, 5G 시스템에서는 진보된 코딩 변조(Advanced Coding Modulation, ACM) 방식인 FQAM(Hybrid Frequency Shift Keying and Quadrature Amplitude Modulation) 및 SWSC(Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC(Filter Bank Multi Carrier), NOMA(Non Orthogonal Multiple Access), 및 SCMA(Sparse Code Multiple Access) 등이 개발되고 있다.
5G 시스템은 종래의 셀룰러 통신 시스템(예: LTE) 보다 높은 주파수 대역의 사용을 고려한다. 이에 따라, 높은 주파수 대역에서 우수한 성능을 보이는 하드웨어의 개발이 진행되고 있다. 예를 들어, 높은 주파수 대역에서, 증폭기의 이득(gain) 감소, 정합(matching) 특성 열화, 선형성(linearity) 감소 등을 방지하기 위한 기술이 연구되고 있다.
상술한 바와 같은 논의를 바탕으로, 본 개시(disclosure)는, 송신 장치에서 효율적으로 송신 신호의 전력을 증폭하기 위한 장치 및 방법을 제공한다.
또한, 본 개시는, 무선 통신 시스템에서 송신 신호의 처리 과정에서 발생하는 고조파(harmonic) 성분을 감소시키기 위한 장치 및 방법을 제공한다.
또한, 본 개시는, 무선 통신 시스템에서 송신 신호를 증폭하기 위한 회로의 기생 커패시턴스(parastic capacitance)를 감소시키기 위한 장치 및 방법을 제공한다.
본 개시의 다양한 실시 예들에 따르면, 송신 장치는, 공통 소스 구조를 가지고, 교차 연결된 커패시터(cross coupled capacitor)들을 포함하며, 입력 신호를 증폭하는 제1 증폭부와, 상기 제1 증폭부에서 출력된 신호를 증폭하는 공통 게이트 구조의 제2 증폭부와, 상기 제1 증폭부의 출력 단자들 및 상기 제2 증폭부의 입력 단자들에 연결되며, 2차 고조파(second-harmonic)의 적어도 일부를 제거하는 제1 제거부를 포함할 수 있다. 상기 제1 제거부는, 기본(fundamental) 주파수에 대하여, 상기 제1 증폭부의 출력 단자들 및 상기 제2 증폭부의 입력 단자들에서 발생하는 기생 커패시턴스의 적어도 일부를 상쇄하고, 2차 고조파 주파수에 대하여, 상기 2차 고조파 주파수를 가지는 신호를 접지시킬 수 있다.
본 개시의 다양한 실시 예들에 따르면, 송신 장치의 동작 방법은, 공통 소스 구조를 가지고, 교차 연결된 커패시터(cross coupled capacitor)들을 포함하는 제1 증폭 회로를 이용하여 입력 신호를 증폭하는 과정과, 공통 게이트 구조의 제2 증폭 회로를 이용하여 상기 제1 증폭 회로에서 출력된 신호를 증폭하는 과정과, 상기 제1 증폭 회로의 출력 단자들 및 상기 제2 증폭 회로의 입력 단자들에 연결된 제1 제거 회로를 이용하여 2차 고조파(second-harmonic)의 적어도 일부를 제거하는 과정과, 상기 제1 제거 회로를 이용하여 상기 제1 증폭 회로의 출력 단자들 및 상기 제2 증폭 회로의 입력 단자들에서 발생하는 기생 커패시턴스의 적어도 일부를 상쇄하는 과정을 포함할 수 있다.
본 개시의 다양한 실시 예들은, 차동(differential) 캐스코드(cascode) 전력 증폭기의 공통 소스(common source, CS) 증폭기 및 공통 게이트(common gate, CG) 증폭기 사이의 병렬 인덱터(shunt inductor)를 이용한 가상 접지(virtual short) 및 2차 고조파(2nd-order harmonics) 성분에 대한 제거(termination) 기능을 수행하는 유한한(finite) 커패시터를 배치함으로써, 밀리미터파(millimeter wave)에서 사용 가능한 전력 증폭기의 이득(gain), 안정성(stability), 정합(matching), 선형성(linearity) 등의 전체적인 성능을 향상시킬 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 개시의 다양한 실시 예들에 따른 송신 장치를 도시한다.
도 2는 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 구성을 도시한다.
도 3은 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 구현 예를 도시한다.
도 4a 내지 도 4c는 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 동작 원리를 나타내는 등가 회로들을 도시한다.
도 5는 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 다른 구현 예를 도시한다.
도 6은 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 또 다른 구현 예를 도시한다.
도 7은 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 또 다른 구현 예를 도시한다.
도 8은 본 개시의 다양한 실시 예들에 따른 송신 장치에 포함되는 전력 증폭기의 레이아웃(layout)을 도시한다.
도 9는 본 개시의 다양한 실시 예들에 따른 송신 장치의 신호 증폭을 위한 흐름도를 도시한다.
도 10은 본 개시의 다양한 실시 예들에 따른 송신 장치의 적응적 고조파 제거를 위한 흐름도를 도시한다.
도 11은 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로에 대한 성능을 도시한다.
본 개시에서 사용되는 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 개시에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 개시에 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 개시에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 개시에서 정의된 용어일지라도 본 개시의 실시 예들을 배제하도록 해석될 수 없다.
이하에서 설명되는 본 개시의 다양한 실시 예들에서는 하드웨어적인 접근 방법을 예시로서 설명한다. 하지만, 본 개시의 다양한 실시 예들에서는 하드웨어와 소프트웨어를 모두 사용하는 기술을 포함하고 있으므로, 본 개시의 다양한 실시 예들이 소프트웨어 기반의 접근 방법을 제외하는 것은 아니다.
이하 본 개시는 송신 장치에서 신호를 증폭하기 위한 장치에 관한 것이다. 구체적으로, 신호의 처리 과정에서 발생하는 고조파(harmonic) 성분 및 기생 커패시턴스(parastic capacitance)를 감소시키기 위한 기술을 설명한다.
이하 설명에서 사용되는 신호를 지칭하는 용어, 장치 또는 회로의 구성 요소를 지칭하는 용어 등은 설명의 편의를 위해 예시된 것이다. 따라서, 본 개시가 후술되는 용어들에 한정되는 것은 아니며, 동등한 기술적 의미를 가지는 다른 용어가 사용될 수 있다.
5G(5th generation) 시스템과 같이, 높은 주파수, 예를 들어, 밀리미터파(mmWave)를 이용하는 시스템을 위해, 위상 어레이(phased array) RFIC(radio frequency integrated circuit) 개발이 활발하게 진행 중이다. RFIC 내 고전력(high power), 고효율(high efficient), 높은 선형성(high linear)을 가진 전력 증폭기(power amplifier)의 개발이 필요하다. 출력 전력(power) 및 이득(gain)의 증가를 위해, 캐스코드(cascode) 혹은 스택(stacked) 구조가 적용될 수 있고, 이때, 공통 소스(common source, CS) 드레인(drain) 및 공통 게이트(common gate, CG) 소스(source)에서 서브스트레이트(substrate)로 보이는 용량성의(capacitive) 기생 성분(parasitic)으로 인해 전력 증폭기의 이득 감소, 정합(matching) 특성 열화, 선형성(linearity) 감소로 전력 증폭기 및 송신기의 전체 성능이 열화될 수 있다. 또한, 밀리미터파 대역(예: 28/39/60GHz)에서, 이득, 안정성(stability), 전력의 개선을 위해, 차동(differential) 및 커패시터 중심화(capacitor neutralization, Cneu) 기술이 적용될 수 있고, 캐스코드/스택 전력 증폭기의 구현에도 동일한 기술이 적용될 수 있다. 이에 따라, 본 개시는, 공통 소스 증폭기 및 공통 게이트 증폭기 사이에 기생 성분(parasitic)을 공진하고, 또한 2차 고조파 성분을 제거할 수 있는 다양한 실시 예들을 제안한다.
도 1은 본 개시의 다양한 실시 예들에 따른 송신 장치를 도시한다. 도 1에 예시된 송신 장치는 다양한 형태의 장치로 이해될 수 있다. 예를 들어, 도 1의 송신 장치는 무선 통신을 수행하는 기지국, 또는 단말(예: UE(user equipment))의 일부 구성으로 이해될 수 있다.
도 1을 참고하면, 송신 장치는 통신부 110 및 제어부 120을 포함한다.
통신부 110은 무선 채널을 통해 신호를 송수신하기 위한 기능들을 수행한다. 예를 들어, 통신부 110은 시스템의 물리 계층 규격에 따라 기저대역 신호 및 비트열 간 변환 기능을 수행한다. 예를 들어, 데이터 송신 시, 통신부 110은 송신 비트열을 부호화 및 변조함으로써 복소 심벌들을 생성한다. 또한, 데이터 수신 시, 통신부 110은 기저대역 신호를 복조 및 복호화를 통해 수신 비트열을 복원한다.
또한, 통신부 110은 기저대역 신호를 RF(radio frequency) 대역 신호로 상향변환한 후 안테나를 통해 송신하고, 안테나를 통해 수신되는 RF 대역 신호를 기저대역 신호로 하향변환한다. 이를 위해, 통신부 110은 송신 필터, 수신 필터, 증폭기, 믹서(mixer), 오실레이터(oscillator), DAC(digital to analog convertor), ADC(analog to digital convertor) 등을 포함할 수 있다. 또한, 통신부 110은 다수의 송수신 경로(path)들을 포함할 수 있다. 나아가, 통신부 110은 다수의 안테나 요소들(antenna elements)로 구성된 적어도 하나의 안테나 배열(antenna array)을 포함할 수 있다.
하드웨어의 측면에서, 통신부 110은 디지털 유닛(digital unit) 및 아날로그 유닛(analog unit)으로 구성될 수 있으며, 아날로그 유닛은 동작 전력, 동작 주파수 등에 따라 다수의 서브 유닛(sub-unit)들로 구성될 수 있다. 디지털 유닛은 적어도 하나의 프로세서(예: DSP(digital signal processor))로 구현될 수 있다.
통신부 110은 상술한 바와 같이 신호를 송신 및 수신한다. 이에 따라, 통신부 110의 전부 또는 일부는 '송신부(transmitter)', '수신부(receiver)' 또는 '송수신부(transceiver)'로 지칭될 수 있다. 또한, 이하 설명에서, 무선 채널을 통해 수행되는 송신 및 수신은 통신부 110에 의해 상술한 바와 같은 처리가 수행되는 것을 포함하는 의미로 사용된다.
제어부 120은 송신 장치의 전반적인 동작들을 제어한다. 예를 들어, 제어부 120은 통신부 110를 통해 신호를 송신 및 수신한다. 이를 위해, 제어부 120은 적어도 하나의 프로세서(processor)를 포함할 수 있다. 다양한 실시 예들에 따라, 제어부 120은 송신 장치가 후술하는 다양한 실시 예들에 따른 동작들을 수행하도록 제어할 수 있다.
도 2는 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 구성을 도시한다. 도 2는 통신부 110의 일부로 이해될 수 있다.
도 2를 참고하면, 회로는 제1 증폭부 210, 제2 증폭부 220, 고조파 제거부(harmonic termination unit) 230, 고조파 제거부 240, 고조파 제거부 250을 포함한다. 여기서, 다른 실시 예에 따라, 고조파 제거부 240 및 고조파 제거부 250 중 적어도 하나는 제외될 수 있다.
제1 증폭부 210은 입력 신호를 증폭하고, 제2 증폭부 220은 제1 증폭부 210에서 출력된 신호를 증폭한다. 즉, 제1 증폭부 210 및 제2 증폭부 220는 캐스코드(cascode) 또는 스택(stacked) 증폭기를 형성한다. 제1 증폭부 210은 전력 증폭기의 입력 단자에 연결되며, 제2 증폭부 220은 전력 증폭기의 출력 단자에 연결된다. 제1 증폭부 210 및 제2 증폭부 220은 차동(differential) 증폭기일 수 있다. 예를 들어, 제1 증폭부 210은 공통 소스(common source, CS) 구조를 가지고, 제2 증폭부 220은 공통 게이트(common gate, CG) 구조를 가질 수 있다. 또한, 제1 증폭부 210은 커패시터 중심화(capacitor neutralization, Cneu) 기술에 따른 구조를 가지며, 즉, 교차-연결된-커패시터(cross-couple-capacitor)들을 포함할 수 있다. 이 경우, 제1 증폭부 210는 증폭 회로 전체의 이득을 증가시킬 수 있다.
고조파 제거부들 230, 240, 250은 기본 주파수(fundamental frequency)의 2차 고조파(2nd-order harmonics) 신호를 제거 또는 감소시킨다. 여기서, 기본 주파수는 송신 신호의 반송파 주파수일 수 있다. 이를 위해, 고조파 제거부들 230, 240, 250은 2차 고조파 신호를 접지(ground)시킬 수 있다. 예를 들어, 고조파 제거부들 230, 240, 250은 2차 고조파의 주파수 대역의 신호를 통과시키는 필터의 구조를 가질 수 있다.
또한, 고조파 제거부들 230, 240, 250 중 적어도 하나는 제1 증폭부 210 및 제2 증폭부 220의 회로에서 발생하는 기생 커패시턴스의 적어도 일부를 상쇄한다. 이를 위해, 고조파 제거부들 230, 240, 250 중 적어도 하나는 기생 커패시턴스에 대응하는 인덕턴스(inductance)를 가지는 소자를 포함할 수 있다.
도 3은 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 구현 예를 도시한다.
도 3을 참고하면, 제1 증폭부 310는 공통 소스 구조의 차동 증폭기로서, 교차 연결 커패시터들을 포함한다. 구체적으로, 제1 증폭부 310은 제1 트랜지스터 312-1 및 제2 트랜지스터 312-2를 포함한다. 2개의 트랜지스터들 312-1 및 312-2의 소스(source) 단자들은 접지되고, 게이트(gate) 단자들은 입력 단자들 302-1 및 302-2와 연결된다. 제1 트랜지스터 312-1의 드레인(drain) 단자는 제1 커패시터 314-1의 일단과 연결되고, 제1 커패시터 314-1의 타단은 제2 트랜지스터 312-2의 게이트 단자와 연결된다. 제2 트랜지스터 312-2의 드레인 단자는 제2 커패시터 314-2의 일단과 연결되고, 제2 커패시터 314-2의 타단은 제1 트랜지스터 312-1의 게이트 단자와 연결된다. 또한, 2개의 트랜지스터들 312-1 및 312-2의 드레인 단자들은 제1 증폭부 310의 출력 단자들로서, 제2 증폭부 320의 입력 단자들과 연결된다.
제2 증폭부 320은 공통 게이트 구조의 차동 증폭기이다. 구체적으로, 제2 증폭부 320은 제1 트랜지스터 322-1 및 제2 트랜지스터 322-2를 포함하고, 트랜지스터들 322-1 및 322-2의 게이트 단자들은 서로 연결되고, 커패시터 324의 일단 및 저항 326의 일단과 연결된다. 커패시터 324의 타단은 접지되고, 저항 326의 타단에 바이어스 전압이 인가된다. 트랜지스터들 322-1 및 322-2의 소스 단자들은 제2 증폭부 320의 입력 단자들로서, 제1 증폭부 310과 연결되고, 드레인 단자들은 출력 단자들이다.
고조파 제거부 330은 제1 인덕터 332-1, 제2 인덕터 332-2, 커패시터 334를 포함한다. 제1 인덕터 332-1의 일단은 제1 증폭부 310의 출력 단자들 중 하나 및 제2 증폭부 320의 입력 단자들 중 하나에 연결되고, 제2 인덕터 332-2의 일단은 제1 증폭부 310의 출력 단자들 중 나머지 하나 및 제2 증폭부 320의 입력 단자들 중 나머지 하나에 연결된다. 제1 인덕터 332-1 및 제2 인덕터 332-2의 타단들은 서로 연결되며, 또한 커패시터 334의 일단과 연결된다. 커패시터 334의 타단은 접지된다. 제1 인덕터 332-1, 제2 인덕터 332-2는 병렬(shunt) 인덕터로 지칭될 수 있다.
고조파 제거부 340은 제1 커패시터 342-1, 제2 커패시터 342-2, 인덕터 344를 포함한다. 제1 커패시터 342-1의 일단은 제2 증폭부 320의 출력 단자들 중 하나에 연결되고, 제2 커패시터 342-2의 일단은 제2 증폭부 320의 출력 단자들 중 나머지 하나에 연결된다. 제1 커패시터 342-1 및 제2 커패시터 342-2의 타단들은 서로 연결되며, 또한 인덕터 344의 일단과 연결된다. 인덕터 344의 타단은 접지된다.
고조파 제거부 350은 제1 커패시터 352-1, 제2 커패시터 352-2, 인덕터 354를 포함한다. 제1 커패시터 352-1의 일단은 제1 증폭부 310의 입력 단자들 중 하나에 연결되고, 제1 커패시터 352-2의 일단은 제1 증폭부 310의 입력 단자들 중 나머지 하나에 연결된다. 제1 커패시터 352-1 및 제2 커패시터 352-2의 타단들은 서로 연결되며, 또한 인덕터 354의 일단과 연결된다. 인덕터 354의 타단은 접지된다.
변압부(transformer) 380는 제2 증폭부 320에서 출력되는 차동 신호를 단일(single-ended) 신호로 변환한다. 이를 위해, 변압부 380는 1차 코일 382 및 2차 코일 384를 포함한다.
도 3의 실시 예에서, 도시된 고조파 제거부들 330, 340, 350 중 하나의 고조파 제거부는 병렬 인덕터의 구조를 가지고, 나머지 고조파 제거부들은 병렬 커패시터의 구조를 가진다. 그러나, 다른 실시 예들에 따라, 고조파 제거부들 330, 340, 350 중 2개 또는 3개의 고조파 제거부들이 병렬 인덕터의 구조를 가질 수 있다.
상술한 바와 같이, 본 개시의 다양한 실시 예들은 공통 소스 증폭기 및 공통 게이트 증폭기 사이에 기생 성분(parasitic)을 공진할 수 있는 차동 병렬 인덕터(differential shunt inductor)를 사용함으로써 이득 및 안정성을 개선하고, 인덕터 및 센터 탭(center tap)에서 2차 고조파 제거(2nd-order harmonic termination) 기능을 수행하는 유한한(finite) 커패시터(capacitor)를 배치함으로써 전력 증폭기의 선형성을 개선할 수 있다. 또한, 본 개시의 다양한 실시 예들은, 커패시터 중심화 기술의 사용에 의해 발생하는 2차 비-선형성 피드백(secondary non-linearity feedback) 성분을, 2차 고조파 제거를 위한 회로를 이용하여 감소시킴으로써, 전력 증폭기의 성능을 개선시킬 수 있다.
상술한 병렬 인턱더를 이용한 기술은 일반적인 2차 고조파 제거 기술을 대체하거나, 또는 이에 추가적으로 적용될 수 있다. 또한, 상술한 병렬 인턱더를 이용한 기술은 성능의 아무런 저하 없이 차동 캐스코드 전력 증폭기 또는 차동 스택 전력 증폭기에도 적용될 수 있다.
도 4a 내지 도 4c는 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 동작 원리를 나타내는 등가 회로들을 도시한다. 도 4a 내지 도 4c는 도 3의 구현 예에 대한 주파수 별 등가 회로들을 도시한다.
도 4a는 차동 모드, 즉, 기본 주파수에 대한 회로의 동작을 나타낸다. 도 3과 비교하면, 제1 증폭부 310에 대한 제1 등가 회로 411의 경우, 2개의 트랜지스터들의 소스 단자들은 접지되고, 2개의 트랜지스터들 각각의 드레인 단자는 커패시터들 각각의 일단과 연결되고, 커패시터들 각각의 타단은 2개의 트랜지스터들 각각의 게이트와 연결된다. 제2 증폭부 320에 대한 제2 등가 회로 421의 경우, 2개의 트랜지스터들의 게이트들은 접지된다. 제1 고조파 제어부 330에 대한 제3 등가 회로 431의 경우, 2개의 인덕터들 각각의 일단은 제1 등가 회로 411의 출력 단자들 및 제2 등가 회로의 입력 단자들에 연결되고, 2개의 인덕터들 각각의 타단은 접지된다. 고조파 제거부 340에 대한 제4 등가 회로 441의 경우, 2개의 커패시터들 각각의 일단은 제2 등가 회로의 출력 단자들에 연결되고, 2개의 커패시터들 각각의 타단은 접지된다. 고조파 제거부 350에 대한 제5 등가 회로 451의 경우, 2개의 커패시터들 각각의 일단은 제1 등가 회로의 입력 단자들에 연결되고, 2개의 커패시터들 각각의 타단은 접지된다.
도 4a를 참고하면, 차동 모드로 동작 시, 제1 등가 회로 411에서, 커패시터 중심화된 회로에 의해 -Cgd의 커패시턴스를 가지는 경로(path)가 형성된다. 이는 트랜지스터 내부의 Cgd의 커패시턴스를 가지는 경로와 전류의 극성(polarity)이 다르기 때문에, 피드백 전류가 상쇄된다. 이에 따라, 차동 동작의 코어 트랜지스터 회로의 고립도(isolation)가 증가될 수 있다. 또한, 제1 등가 회로 411 및 제2 등가 회로 421 사이에 위치한 제3 등가 회로 431 내의 병렬 인덕터의 중심 탭(center tap)은 가상 접지(virtual ground)이다. 따라서, 제1 등가 회로 411 내의 트랜지스터들의 드래인 단자들 및 및 제2 등가 회로 421 내의 트랜지스터들의 소스 단자들에서 서브스트레이트(substrate)를 바라보는 기생 커패시턴스에 대하여, 제3 등가 회로 431 내의 인덕터들은 공진하며, 이에 따라, 신호의 누설(leakage)이 상쇄될 수 있다. 다시 말해, 제3 등가 회로 431 내의 인덕터들에 의해, 제1 등가 회로 411 내의 트랜지스터들의 드래인 단자들 및 및 제2 등가 회로 421 내의 트랜지스터들의 소스 단자들에서 발생하는 기생 커패시턴스들이 상쇄된다. 즉, 제3 등가 회로 431 내의 인덕터들은 트랜지스터에서 발생하는 기생 커패시턴스들을 제거한다. 이로 인해, 전력 증폭기의 이득 손실이 방지되고, 성능이 향상될 수 있다. 이러한 기생 커패시턴스의 제거를 위해, 제3 등가 회로 431 내의 인덕터의 인덕턴스는 기생 커패시턴스와 공진 가능한 값으로 설정될 수 있다. 예를 들어, 제3 등가 회로 431 내의 인덕터의 인덕턴스는 이하 <수학식 1>과 같이 설정될 수 있다.
Figure PCTKR2019011007-appb-I000001
<수학식 1>에서, LP1은 제3 등가 회로 431 내의 인덕터의 인덕턴스, ffund는 기본 주파수, Cp는 기생 커패시턴스를 의미한다. Cp는 제1 등가 회로 411 내의 트랜지스터의 드래인 단자에서 발생하는 기생 커패시턴스 및 제2 등가 회로 421 내의 트랜지스터의 소스 단자에서 발생하는 기생 커패시턴스의 합으로 이해될 수 있다.
도 4b는 동상(common) 모드, 즉, 2차 고조파 주파수에 대한 회로의 동작을 나타낸다. 도 3과 비교하면, 제1 증폭부 310에 대한 제1 등가 회로 412의 경우, 2개의 트랜지스터들의 소스 단자들은 접지되고, 2개의 트랜지스터들 각각의 드레인 단자는 커패시터들 각각의 일단과 연결되고, 커패시터들 각각의 타단은 2개의 트랜지스터들 각각의 게이트와 연결된다. 제2 증폭부 320에 대한 제2 등가 회로 422의 경우, 2개의 트랜지스터들의 게이트들 각각은 커패시터들 각각의 일단에 연결되고, 커패시터들 각각의 타단은 접지된다. 제1 고조파 제어부 330에 대한 제3 등가 회로 432의 경우, 2개의 인덕터들 각각의 일단은 제1 등가 회로 412의 출력 단자들 및 제2 등가 회로의 입력 단자들에 연결되고, 2개의 인덕터들 각각의 타단은 커패시터들 각각의 일단에 연결되고, 커패시터들 각각의 타단은 접지된다. 고조파 제거부 340에 대한 제4 등가 회로 442의 경우, 2개의 커패시터들 각각의 일단은 제2 등가 회로의 출력 단자들에 연결되고, 2개의 커패시터들 각각의 타단은 인덕터들 각각의 일단에 연결되고, 인덕터들 각각의 타단은 접지된다. 고조파 제거부 350에 대한 제5 등가 회로 452의 경우, 2개의 커패시터들 각각의 일단은 제1 등가 회로의 입력 단자들에 연결되고, 2개의 커패시터들 각각의 타단은 인덕터들 각각의 일단에 연결되고, 인덕터들 각각의 타단은 접지된다.
도 4b를 참고하면, 동상 모드로 동작 시, 기존 주파수의 2배의 주파수인 2차 고조파의 주파수에 대하여, 제1 등가 회로 412 내의 교차 연결된 커패시터 중심화(cross coupled capacitor neutralization) 회로의 커패시턴스가 트랜지스터 내부의 Cgd와 중첩된다. 이에 따라, 트랜지스터의 드레인 및 소스 간 2차 고조파 주파수의 큰 피드백 성분이 발생한다. 그러나, 일 실시 예에 따른 제3 등가 회로 432 내의 인덕터 및 커패시터의 쌍(pair)이 직렬 단락 회로(series short circuit)와 같이 동작하므로, 2차 고조파 성분이 억제(suppression)된다. 이로 인해, 전력 증폭기의 선형성이 크게 개선될 수 있다. 유사하게, 제4 등가 회로 442 및 제5 등가 회로 452 내의 커패시터 및 인덕터 쌍들 역시 직렬 단락 회로와 같이 동작하고, 이에 따라 제1 등가 회로 412의 입력 단자들 및 제2 등가 회로 422의 출력 단자에서의 2차 고조파 성분이 억제된다. 2차 고조파 성분의 억제를 위해, 제3 등가 회로 432 내의 커패시터의 커패시턴스는 인덕터와 결합 시 2차 고조파 주파수에서 공진하도록 설정될 수 있다. 예를 들어, 제3 등가 회로 432 내의 커패시터의 커패시턴스는 이하 <수학식 2>와 같이 설정될 수 있다.
Figure PCTKR2019011007-appb-I000002
<수학식 2>에서, Cs1/2는 제3 등가 회로 432 내의 커패시터의 커패시턴스, f2nd는 2차 고조파의 주파수, LP1은 제3 등가 회로 432 내의 인덕터의 인덕턴스를 의미한다. 여기서, Cs1/2는 고조파 제거부 330의 커패시터 334의 커패시턴스의 절반에 해당한다.
도 4c는 동상 모드, 즉, 2차 고조파 주파수에 대한 회로의 동작을 보다 간략하게 나타낸다. 도 3과 비교하면, 제1 증폭부 310에 대한 제1 등가 회로 413의 경우, 2개의 트랜지스터들의 소스 단자들은 접지되고, 트랜지스터의 드레인 단자는 커패시터의 일단과 연결되고, 커패시터의 타단은 트랜지스터의 게이트와 연결된다. 제2 증폭부 320에 대한 제2 등가 회로 423의 경우, 2개의 트랜지스터들의 게이트들 각각은 커패시터의 일단에 연결되고, 커패시터의 타단은 접지된다. 제1 고조파 제어부 330에 대한 제3 등가 회로 433의 경우, 2개의 인덕터들 각각의 일단은 제1 등가 회로 413의 출력 단자들 및 제2 등가 회로의 입력 단자들에 연결되고, 인덕터의 타단은 커패시터의 일단에 연결되고, 커패시터의 타단은 접지된다. 고조파 제거부 340에 대한 제4 등가 회로 443의 경우, 2개의 커패시터의 일단은 제2 등가 회로의 출력 단자들에 연결되고, 2개의 커패시터의 타단은 인덕터의 일단에 연결되고, 인덕터의 타단은 접지된다. 고조파 제거부 350에 대한 제5 등가 회로 453의 경우, 2개의 커패시터의 일단은 제1 등가 회로의 입력 단자들에 연결되고, 2개의 커패시터의 타단은 인덕터의 일단에 연결되고, 인덕터의 타단은 접지된다.
도 4c를 참고하면, 동상 모드로 동작 시, 기존 주파수의 2배의 주파수인 2차 고조파의 주파수에 대하여, 제1 등가 회로 413 내의 교차 연결된 커패시터 중심화(cross coupled capacitor neutralization) 회로의 커패시턴스가 트랜지스터 내부의 Cgd와 중첩된다. 이에 따라, 트랜지스터의 드레인 및 소스 간, 2차 고조파 주파수의 큰 피드백 성분이 발생한다. 그러나, 일 실시 예에 따른 제3 등가 회로 433 내의 인덕터 및 커패시터의 쌍이 직렬 단락 회로와 같이 동작하므로, 2차 고조파 성분이 억제된다. 이로 인해, 전력 증폭기의 선형성이 크게 개선될 수 있다. 유사하게, 제4 등가 회로 443 및 제5 등가 회로 453 내의 커패시터 및 인덕터 쌍은 직렬 단락 회로와 같이 동작하고, 이에 따라 제1 등가 회로 412의 입력 단자들 및 제3 등가 회로 422의 출력 단자에서의 2차 고조파 성분이 억제된다.
도 5는 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 다른 구현 예를 도시한다. 도 5는 2개의 전력 증폭기들이 연결된 구조를 예시한다.
도 5를 참고하면, 입력 단자들에 변압부 560가 연결되고, 이어 LPF 타입의 고조파 제거부 550a, 공통 소스 구조의 증폭부 510a, HPF 타입의 고조파 제거부 530a, 공통 게이트 구조의 증폭부 520a, LPF 타입의 고조파 제거부 540a, 변압부 570, LPF 타입의 고조파 제거부 550b, 공통 소스 구조의 증폭부 510b, HPF 타입의 고조파 제거부 530b, 공통 게이트 구조의 증폭부 520b, LPF 타입의 고조파 제거부 540b, 변압부 580이 배치된다.
도 5와 같이, 전력 증폭기의 성능 개선을 위해 2차 고조파 성분을 제거하기 위한 다수의 고조파 제거부들 530a, 540a, 550a, 530b, 540b, 550b가 배치된다. 즉, 캐스코드/스택 증폭기들 각각의 입력 및 출력에 병렬 커패시터들(예: Cp1, Cp2, Cp3, Cp4, Cp5, Cp6, Cp7, Cp8) 및 그 중간에 연결된 인덕터들(예: Ls1, Ls2, Ls3, Ls4)을 포함하는, 2차 고조파 성분을 제거하기 위한 회로가 형성된다. 추가적으로, 캐스코드/스택 증폭기들 각각의 공통 소스 증폭기 및 공통 게이트 증폭기 사이의 병렬 인덕터들(예: Lp1, Lp2, Lp3, Lp4) 및 그 중간에 연결된 커퍼시터들(예: Cs1, Cs2)을 포함하는, 2차 고조파 성면울 제거하기 위한 회로가 더 형성된다. 이로 인해, 전체 전력 증폭기의 이득, 안정성, 정합, 선형성 등이 향상될 수 있다.
공통 소스 증폭기 및 공통 게이트 증폭기 사이에서 발생하는 기생 커패시턴스의 전부 또는 일부가 병렬 인덕터에 의해 상쇄되며, 이에 따라, 캐스코드 전력 증폭기의 이득, 효율, 안정성 등이 개선될 수 있다. 또한, 공통 소스 증폭기의 출력 단자에서 입력 단자로의 임피던스는 2차 고조파의 주파수에서 매우 낮은 값(예: 10-Ohm 이하)을 가지므로, 왜곡 성분이 공통 소스 증폭기의 입력 단자로 크게 피드백될 수 있으나, 공통 소스 증폭기의 출력단 및 공통 게이트 증폭기의 입력 단자에서 발생하는 2차 고조파 성분이 2차 고조파 제거를 위한 회로에 의해 억제된다. 이에 따라, 공통 소스 증폭기의 입력 단자 또는 공통 게이트 증폭기의 출력으로 2차 고조파 성분이 전달되는 현상이 감소되며, 결과적으로, 2차 고조파 성분에 의한 2차 왜곡(secondary distortion)이 감소될 수 있다.
도 6은 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 또 다른 구현 예를 도시한다. 도 6은 스택 전력 증폭기에 병렬 인덕터 구조의 고조파 제거부가 적용된 구조를 예시한다.
도 6을 참고하면, 회로는 제1 증폭부 610, 제2 증폭부 620, 고조파 제거부 630, 고조파 제거부 640, 고조파 제거부 650을 포함한다. 제1 증폭부 610, 고조파 제거부 630, 고조파 제거부 640, 고조파 제거부 650는 도 3의 제1 증폭부 310, 고조파 제거부 330, 고조파 제거부 340, 고조파 제거부 350와 동일한 구성을 가진다. 제2 증폭부 620은 제1 트랜지스터 622-1 및 제2 트랜지스터 622-2를 포함한다. 제1 트랜지스터 622-1의 게이트 단자는 제1 저항 624-1의 일단 및 제1 커패시터 626-1의 일단과 연결되고, 제1 커패시터 626-1의 타단은 접지된다. 제2 트랜지스터 622-2의 게이트 단자는 제2 저항 624-2의 일단 및 제2 커패시터 626-2의 일단과 연결되고, 제2 커패시터 626-2의 타단은 접지된다.
도 7은 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로의 또 다른 구현 예를 도시한다. 도 7은 전력 증폭기의 입력 단자에 배치된 변압기 및 병렬 인덕터 구조의 고조파 제거부가 결합된 구조를 예시한다.
도 7을 참고하면, 회로는 제1 증폭부 710, 제2 증폭부 720, 고조파 제거부 730, 고조파 제거부 740, 고조파 제거부 750을 포함한다. 제1 증폭부 710, 제2 증폭부 720, 고조파 제거부 730, 고조파 제거부 740은 도 3의 제1 증폭부 310, 제2 증폭부 320, 고조파 제거부 330, 고조파 제거부 340과 동일한 구성을 가진다. 고조파 제거부 750는 변압기와 결합된 병렬 인덕터 구조를 가진다. 구체적으로, 고조파 제거부 750는 1차 코일 752 및 2차 코일 754를 포함하며, 2차 코일 754의 중간에 커패시터 756의 일단이 연결되고, 커패시터 756의 타단은 접지된다. 이에 따라, 1차 코일 752 및 2차 코일 754는 변압기로서 동작하며, 또한, 2차 코일 754는 병렬 인덕터로서 동작한다.
상술한 다양한 실시 예들에 따른 회로들에서, 고조파를 제거하기 위한 회로(예: 고조파 제거부)는 적어도 하나의 인덕터 및 적어도 하나의 커패시터를 포함한다. 이때, 하나의 인덕터의 인덕턴스 및 적어도 하나의 커패시터의 커패시턴스에 따라 제거 가능한 신호의 주파수 대역이 달라질 수 있다. 따라서, 2차 고조파의 주파수가 변화하는 상황을 대비하여, 적어도 하나의 커패시터로서 가변 커패시터가 설치되고, 2차 고조파의 주파수에 따라 가변 커패시터가 제어될 수 있다.
도 8은 본 개시의 다양한 실시 예들에 따른 송신 장치에 포함되는 전력 증폭기의 레이아웃(layout)을 도시한다. 도 8은 도 3와 같은 구현 예에 따른 회로의 레이아웃을 예시한다.
도 3 및 도 8을 참고하면, 도 3의 제1 증폭부 310에 포함되는 제1 트랜지스터 312-1 및 제2 트랜지스터 312-2는 제1 부분 812-1 및 제2 부분 812-2에 배치되고, 도 3의 제1 증폭부 310에 포함되는 제1 커패시터 314-1 및 제2 커패시터 314-2는 제3 부분 814-1 및 제4 부분 814-2에 배치된다. 도 3의 제2 증폭부 320에 포함되는 제1 트랜지스터 322-1 및 제2 트랜지스터 322-2는 제5 부분 822-1 및 제6 부분 822-2에 배치된다. 또한, 도 3의 고조파 제거부 330에 포함된 인덕터들 332-1 및 332-2는 전송 선(transmission line)을 이용하여 제7 부분 832-1 및 제8 부분 832-2와 같이 구현될 수 있고, 커패시터 334는 제9 부분 834에 배치된다. 도 3의 고조파 제거부 340의 제1 커패시터 342-1 및 제2 커패시터 342-2는 제10 부분 842-1 및 제11 부분 842-2에 배치되고, 인덕터 344는 제12 부분 844에 대응한다. 도 3의 출력 단자들은 제13 부분 802-1 및 제14 부분 802-2에 대응한다. 도 3의 변압부 380는 제15 부분 880과 같이 구현된다.
도 9는 본 개시의 다양한 실시 예들에 따른 송신 장치의 신호 증폭을 위한 흐름도를 도시한다. 도 9는 도 1의 송신 장치의 동작 방법을 예시한다.
도 9를 참고하면, 901 단계에서, 송신 장치는 제1 증폭 회로를 이용하여 입력 신호를 증폭한다. 여기서, 제1 증폭 회로는 공통 소스 구조를 가지고, 교차 연결된 커패시터(cross coupled capacitor)들을 포함할 수 있다.
903 단계에서, 송신 장치는 제2 증폭 회로를 이용하여 제1 증폭 회로에서 출력된 신호를 증폭한다. 여기서, 제2 증폭 회로는 공통 게이트 구조를 가질 수 있다.
905 단계에서, 송신 장치는 적어도 하나의 제거 회로를 이용하여 2차 고조파의 적어도 일부를 제거한다. 적어도 하나의 제거 회로는, 제1 증폭 회로의 출력 단자들 및 제2 증폭 회로의 입력 단자들에 연결된 제1 제거 회로, 제2 증폭 회로의 출력 단자들에 연결된 제2 제거 회로, 또는 제1 증폭 회로의 입력 단자들에 연결된 제3 제거 회로 중 적어도 하나를 포함한다.
907 단계에서, 송신 장치는 적어도 하나의 제거 회로를 이용하여 제1 증폭 회로의 출력 단자들 및 제2 증폭 회로의 입력 단자들에서 발생하는 기생 커패시턴스의 적어도 일부를 상쇄한다. 예를 들어, 송신 장치는 기생 커패시턴스와 공진하는 인덕턴스를 가지는 적어도 하나의 인덕터를 이용하여 기생 커패시턴스의 적어도 일부를 상쇄할 수 있다.
도 10은 본 개시의 다양한 실시 예들에 따른 송신 장치의 적응적 고조파 제거를 위한 흐름도를 도시한다. 도 10은 도 1의 송신 장치의 동작 방법을 예시한다.
도 10을 참고하면, 1001 단계에서, 송신 장치는 2차 고조파의 주파수를 확인한다. 2차 고조파의 주파수는 기본 주파수의 2배이며, 기본 주파수는 반송파 주파수와 동일할 수 있다. 따라서, 송신 장치는 현재 통신이 수행되는 대역을 확인함으로써, 기본 주파수를 확인하고, 기본 주파수로부터 2차 고조파의 주파수를 확인할 수 있다. 여기서, 통신이 수행되는 대역은 동작 주파수 대역 또는 BWP(bandwidth part)를 의미할 수 있다.
1003 단계에서, 송신 장치는 2차 고조파의 주파수에 따라 적어도 하나의 고조파 제거 회로의 통과 대역을 조절한다. 즉, 적어도 하나의 고조파 제거 회로는 HPF 타입 또는 LPF 타입의 구조를 가지며, 적어도 하나의 인덕터 및 적어도 하나의 커패시터를 포함한다. 여기서, 적어도 하나의 커패시터는 가변 커패시터를 포함한다. 따라서, 송신 장치는 가변 커패시터의 커패시턴스를 조절함으로써, 통과 대역을 조절할 수 있다.
도 11은 본 개시의 다양한 실시 예들에 따른 송신 장치에서 신호를 증폭하기 위한 회로에 대한 성능을 도시한다. 도 11은 고조파 제거가 수행되지 아니한 제1 경우 1110, 출력 단자에서만 고조파 제거가 수행된 제2 경우 1120, 중앙, 즉 공통 소스 증폭기 및 공통 게이트 증폭기의 중간에서만 고조파 제거가 수행된 제3 경우 1130, 출력 단자 및 중앙 모두에서 고조파 제거가 수행된 제4 경우 1140에 대한, 입력 RF(radio frequency) 전력에 따른 혼변조 왜곡(intermodulation distortion)을 도시한다. 도 11을 참고하면, 제1 경우 1110, 제2 경우 1120, 제3 경우 1130, 제4 경우 1140의 순서로 혼변조 왜곡이 감소, 즉, 선형성이 개선되는 것이 확인된다.
본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(read only memory, ROM), 전기적 삭제가능 프로그램가능 롬(electrically erasable programmable read only memory, EEPROM), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(compact disc-ROM, CD-ROM), 디지털 다목적 디스크(digital versatile discs, DVDs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(local area network), WAN(wide area network), 또는 SAN(storage area network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 개시의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 개시의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 개시의 구체적인 실시 예들에서, 개시에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 개시가 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 본 개시의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 개시의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (15)

  1. 송신 장치에 있어서,
    공통 소스 구조를 가지고, 교차 연결된 커패시터(cross coupled capacitor)들을 포함하며, 입력 신호를 증폭하는 제1 증폭부와,
    상기 제1 증폭부에서 출력된 신호를 증폭하는 공통 게이트 구조의 제2 증폭부와,
    상기 제1 증폭부의 출력 단자들 및 상기 제2 증폭부의 입력 단자들에 연결되며, 2차 고조파(second-harmonic)의 적어도 일부를 제거하는 제1 제거부를 포함하며,
    상기 제1 제거부는,
    기본(fundamental) 주파수에 대하여, 상기 제1 증폭부의 출력 단자들 및 상기 제2 증폭부의 입력 단자들에서 발생하는 기생 커패시턴스의 적어도 일부를 상쇄하고,
    2차 고조파 주파수에 대하여, 상기 2차 고조파 주파수를 가지는 신호를 접지시키는 송신 장치.
  2. 청구항 1에 있어서,
    상기 제1 제거부는, 제1 인덕터, 제2 인덕터, 커패시터를 포함하며,
    상기 제1 인덕터의 일단은 상기 제1 증폭부의 출력 단자들 중 하나 및 상기 제2 증폭부의 입력 단자들 중 하나에 연결되고,
    상기 제2 인덕터의 일단은 상기 제1 증폭부의 상기 출력 단자들 중 나머지 하나 및 상기 제2 증폭부의 상기 입력 단자들 중 나머지 하나에 연결되고,
    상기 제1 인덕터 및 상기 제2 인덕터의 타단들은, 서로 연결되고, 상기 커패시터의 일단과 연결되고,
    상기 커패시터의 타단은 접지되는 송신 장치.
  3. 청구항 2에 있어서,
    상기 제1 인덕터는, 상기 기생 커패시턴스와 공진하는 인덕턱스를 가지는 송신 장치.
  4. 청구항 2에 있어서,
    상기 커패시터는, 상기 제1 인덕터 및 상기 제2 인덕터 각각의 인덕턴스와 공진하는 커패시턴스의 2배의 커패시턴스를 가지는 송신 장치.
  5. 청구항 2에 있어서,
    상기 제1 인덕터 및 상기 커패시터는, 상기 2차 고조파를 통과시키는 HPF(high pass filter) 구조를 형성하는 송신 장치.
  6. 청구항 2에 있어서,
    상기 커패시터는, 가변 커패시터를 포함하고,
    상기 가변 커패시터는, 제거하고자 하는 2차 고조파의 주파수에 따라 조절되는(tuned) 송신 장치.
  7. 청구항 2에 있어서,
    상기 제1 인덕터 및 상기 제2 인덕터의 적어도 일부는, 특성 임피던스(characteristic impedance)를 가지는 전송 선(transmission line)으로 구성되는 송신 장치.
  8. 청구항 1에 있어서,
    상기 제1 증폭부의 입력 단자들에 연결되는 제2 제거부를 더 포함하는 송신 장치.
  9. 청구항 8에 있어서,
    상기 제2 제거부는, 병렬(shunt) 커패시터 또는 병렬 인덕터를 포함하는 송신 장치.
  10. 청구항 8에 있어서,
    상기 제2 제거부는, 변압기(transformer)로서 동작하는 1차 코일 및 2차 코일을 포함하며,
    상기 2차 코일은, 상기 2차 코일의 중간에서 커패시터의 일단과 연결되며, 병렬(shunt) 인덕터로서 동작하고.
    상기 커패시터의 타단은, 접지되는 송신 장치.
  11. 청구항 1에 있어서,
    상기 제2 증폭부의 출력 단자들에 연결되는 제3 제거부를 더 포함하는 송신 장치.
  12. 청구항 11에 있어서,
    상기 제3 제거부는, 병렬(shunt) 커패시터 또는 병렬 인덕터를 포함하는 송신 장치.
  13. 송신 장치의 동작 방법에 있어서,
    공통 소스 구조를 가지고, 교차 연결된 커패시터(cross coupled capacitor)들을 포함하는 제1 증폭 회로를 이용하여 입력 신호를 증폭하는 과정과,
    공통 게이트 구조의 제2 증폭 회로를 이용하여 상기 제1 증폭 회로에서 출력된 신호를 증폭하는 과정과,
    상기 제1 증폭 회로의 출력 단자들 및 상기 제2 증폭 회로의 입력 단자들에 연결된 제1 제거 회로를 이용하여 2차 고조파(second-harmonic)의 적어도 일부를 제거하는 과정과,
    상기 제1 제거 회로를 이용하여 상기 제1 증폭 회로의 출력 단자들 및 상기 제2 증폭 회로의 입력 단자들에서 발생하는 기생 커패시턴스의 적어도 일부를 상쇄하는 과정을 포함하는 방법.
  14. 청구항 13에 있어서,
    제거하고자 하는 2차 고조파의 주파수에 따라 상기 제1 제거 회로의 커패시턴스를 조절하는(tune) 과정을 더 포함하는 방법.
  15. 청구항 13에 있어서,
    상기 제1 증폭 회로의 입력 단자들에 연결되는 제2 제거 회로 또는 상기 제2 증폭 회로의 출력 단자들에 연결되는 제3 제거 회로를 이용하여 상기 2차 고조파의 적어도 일부를 제거하는 과정을 더 포함하는 방법.
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