WO2019223229A1 - 一种通过bios升级cpld的系统及方法 - Google Patents

一种通过bios升级cpld的系统及方法 Download PDF

Info

Publication number
WO2019223229A1
WO2019223229A1 PCT/CN2018/111998 CN2018111998W WO2019223229A1 WO 2019223229 A1 WO2019223229 A1 WO 2019223229A1 CN 2018111998 W CN2018111998 W CN 2018111998W WO 2019223229 A1 WO2019223229 A1 WO 2019223229A1
Authority
WO
WIPO (PCT)
Prior art keywords
cpld
bios
hardware module
jatg
module
Prior art date
Application number
PCT/CN2018/111998
Other languages
English (en)
French (fr)
Inventor
邱星萍
Original Assignee
郑州云海信息技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 郑州云海信息技术有限公司 filed Critical 郑州云海信息技术有限公司
Publication of WO2019223229A1 publication Critical patent/WO2019223229A1/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/60—Software deployment
    • G06F8/65—Updates

Definitions

  • the invention belongs to the field of CPLD upgrading, and particularly relates to a system and method for upgrading CPLD through BIOS.
  • CPLD Complex Programmable Logic Device
  • GPIO is the abbreviation of General Input and Output. It is a general-purpose input and output port.
  • CPLDs For storage systems, CPLDs play an important and important role. Realizing the start-up timing control and logic control of the main control board is done through it. You can also upgrade and upgrade CPLDs to avoid and resolve some hardware design defects. The frequency of natural upgrades is also very high. frequently. At present, it is mainly connected to the CPLD chip through a joint test working group (JTAG, Joint Test Action Group), and runs the programming software to upgrade the CPLD FW to the CPLD chip to complete the upgrade.
  • JTAG Joint Test Action Group
  • An object of the present invention is to provide a system and method for upgrading a CPLD through a BIOS in order to solve the above-mentioned problems of manual laborious CPLD upgrade and laborious disassembly on site, so as to solve the above technical problems.
  • the present invention provides the following technical solutions:
  • a system for upgrading a CPLD through a BIOS includes a BIOS hardware module and a south bridge chip PCH, the BIOS hardware module is connected to the south bridge chip PCH, and the south bridge chip PCH is connected to a central processing unit CPU and a CPLD hardware module;
  • the bridge chip PCH is connected via the DIM bus;
  • the South Bridge chip PCH includes a GPIO interface, and the CPLD hardware module includes a JATG interface.
  • the South Bridge chip PCH's GPIO interface is connected to the CPLD hardware module's JATG interface.
  • the BIOS hardware configuration module is used to reserve space for the CPLD and FW in the BIOS hardware module, defined as a CPLD and FW storage unit, and defining an address of the reserved space;
  • the BIOS upgrade management module is used to flash the BIOS hardware module and load the BIOS FW into the BIOS hardware module.
  • the BIOS upgrade management module is Tool management software used when flashing the BIOS;
  • the BIOS FW generation module is used to generate the BIOS FW required to flash the BIOS hardware module.
  • the BIOS FW also includes a CPLD parameter detection unit, CPLD FW memory allocation unit, JTAG analog path generation unit, and CPLD FW programming unit.
  • the CPLD parameter detection unit is configured to detect whether the CPLD parameter is activated after the flashing of the BIOS hardware module;
  • the CPLD FW memory allocation unit is used to allocate a CPLD FW storage memory for the CPLD FW when the BIOS hardware module after flashing detects that the CPLD parameter is activated, and obtain the CPLD FW from the CPLD FW storage unit and store the CPLD FW storage memory;
  • JTAG simulation path generation unit used for flashing the BIOS hardware module to make the GPIO interface of the South Bridge chip PCH simulate the JATG protocol, and generate the JATG simulation path with the JATG interface of the CPLD hardware module;
  • the CPLD FW programming unit is used to flash the CPLD FW to the CPLD hardware module through the JTAG analog channel after the BIOS hardware module is flashed.
  • the address of the reserved space includes an address and a number of bytes of a first byte of the reserved space.
  • the manual programming interface is connected to the JATG interface of the CPLD hardware module.
  • the manual programming interface Through the manual programming interface, a separate manual programming method for the original CPLD hardware module can be realized, which is convenient for users to choose.
  • central processing unit CPU and the south bridge chip PCH are connected through a DIM bus.
  • a method for upgrading a CPLD through the BIOS includes the following steps:
  • Step 1 Reserve space for the CPLD and FW in the BIOS hardware module, define it as the CPLD and FW storage unit, and define the address of the reserved space;
  • Step 2 Generate the BIOS FW required to flash the BIOS hardware module
  • Step 3 Flash the BIOS hardware module and load the BIOS FW into the BIOS hardware module;
  • step 8 If the CPLD and FW are not included in the BIOS FW, go to step 8;
  • Step 4 If CPLD and FW are included in BIOS FW, activate CPLD parameters and load CPLD FW into CPLD FW storage unit;
  • Step 5 The flashed BIOS hardware module detects the CPLD parameters, allocates a CPLD FW storage memory for the CPLD FW, obtains the CPLD FW from the CPLD FW storage unit, and stores the CPLD FW into the CPLD FW storage memory;
  • Step 6 The flashed BIOS hardware module makes the GPIO interface of the South Bridge chip PCH simulate the JATG protocol, and generates the JATG simulation path with the JATG interface of the CPLD hardware module;
  • Step 7 Flash the CPLD FW to the CPLD hardware module through the JTAG analog channel after the flashing BIOS hardware module;
  • the address of the reserved space includes an address and a number of bytes of a first byte of the reserved space.
  • the invention wraps the CPLD FW in the BIOS FW, and flashes the CPLD FW into the CPLD hardware module by upgrading the BIOS, realizing the online upgrade of the CPLD, avoiding disassembly, reducing the tedious manual upgrade, and improving work efficiency
  • the invention cooperates with the batch processing command to realize automatic batch upgrade, which can greatly improve the production automation process in the factory production application.
  • the design principle of the invention is reliable, the structure is simple, and it has a very broad application prospect.
  • FIG. 1 is a schematic diagram of a system connection according to the present invention
  • FIG. 2 is a second schematic diagram of system connection according to the present invention.
  • 1-BIOS hardware module 1.1-CPLD FW storage unit; 2- Southbridge chip PCH; 2.1-GPIO interface; 3- Central processing unit CPU; 4-CPLD hardware module; 4.1-JTAG interface 4.1; 5-Manual burning Recording interface module; 6-BIOS hardware configuration module; 7-BIOS upgrade management module; 8-BIOS FW generation module; 9-BIOS FW; 9.1-CPLD FW; 9.2-CPLD parameter detection unit; 9.3-CPLD FW memory allocation unit; 9.4-JTAG analog channel generation unit; 9.5-CPLD FW programming unit.
  • the present invention provides a system for upgrading a CPLD through a BIOS.
  • the system includes a BIOS hardware module 1 and a south bridge chip PCH 2.
  • the BIOS hardware module 1 is connected with the south bridge chip PCH 2.
  • the south bridge chip PCH 2 is connected to a center.
  • Southbridge chip PCH2 includes GPIO interface 2.1, CPLD hardware module 4 includes JATG interface 4.1, GPIO interface 2.1 of Southbridge chip PCH2 is connected to JATG interface 4.1 of CPLD hardware module 4;
  • the JATG interface 4.1 of the CPLD hardware module 4 is also connected to a manual programming interface 5.
  • a system for upgrading a CPLD through a BIOS further includes:
  • the BIOS hardware configuration module 6 is used to reserve space for the CPLD FW in the BIOS hardware module 1. It is defined as the CPLD FW storage unit 1.1 and defines the address of the reserved space; the address of the reserved space includes the first byte of the reserved space Address and number of bytes;
  • the BIOS upgrade management module 7 is used to flash the BIOS hardware module 1.
  • the BIOS FW 9 is loaded into the BIOS hardware module 1.
  • the BIOS FW 9 includes CPLD FW, the CPLD parameters are activated and the CPLD FW is loaded into the CPLD FW storage unit 1.1. ;
  • BIOS FW generation module 8 is used to generate BIOS FW 9 required for flashing BIOS hardware module 1.
  • BIOS FW 9 includes CPLD FW
  • BIOS FW 9 also includes CPLD parameter detection unit 9.1 and CPLD FW memory allocation unit 9.2 JTAG analog channel generation unit 9.3 and CPLD FW programming unit 9.4;
  • the CPLD parameter detection unit 9.1 is used to detect whether the CPLD parameter is activated after the flashing of the BIOS hardware module 1;
  • CPLD FW memory allocation unit 9.2 used for flashing BIOS hardware module 1 when CPLD parameter activation is detected, allocate a CPLD FW storage memory for CPLD FW, obtain CPLD FW from CPLD FW storage unit 1.1 and store it in CPLD FW storage RAM;
  • the JTAG analog path generation unit 9.3 is used to flash the BIOS hardware module 1 so that the GPIO interface 2.1 of the South Bridge chip PCH2 simulates the JATG protocol and generates the JATG analog path with the JATG interface 4.1 of the CPLD hardware module 4.
  • CPLD FW programming unit 9.4 for flashing BIOS hardware module 1 to program CPLD FW to CPLD hardware module 4 through JTAG analog channel;
  • the present invention provides a method for upgrading a CPLD through a BIOS, including the following steps:
  • Step 1 Reserve space for the CPLD and FW in the BIOS hardware module, define it as the CPLD and FW storage unit, and define the address of the reserved space; the address of the reserved space includes the address and bytes of the first byte of the reserved space number;
  • Step 2 Generate the BIOS FW required to flash the BIOS hardware module
  • Step 3 Flash the BIOS hardware module and load the BIOS FW into the BIOS hardware module;
  • step 8 If the CPLD and FW are not included in the BIOS FW, go to step 8;
  • Step 4 If CPLD and FW are included in BIOS FW, activate CPLD parameters and load CPLD FW into CPLD FW storage unit;
  • Step 5 The flashed BIOS hardware module detects the CPLD parameters, allocates a CPLD FW storage memory for the CPLD FW, obtains the CPLD FW from the CPLD FW storage unit, and stores the CPLD FW into the CPLD FW storage memory;
  • Step 6 The flashed BIOS hardware module makes the GPIO interface of the South Bridge chip PCH simulate the JATG protocol, and generates the JATG simulation path with the JATG interface of the CPLD hardware module;
  • Step 7 Flash the CPLD FW to the CPLD hardware module through the JTAG analog channel after the flashing BIOS hardware module;
  • BIOS FW used in this patent to refer to the software portion of the BIOS firmware.
  • CPLD FW this patent is used to refer to the software part of the CPLD firmware.

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Stored Programmes (AREA)

Abstract

本申请提供一种通过BIOS升级CPLD的系统及方法，系统包括：BIOS硬件模块、PCH、CPU、CPLD硬件模块、BIOS硬件配置模块、BIOS升级管理模块和BIOS FW生成模块；方法：在BIOS硬件模块中为CPLD FW预留空间；生成BIOS FW；刷写BIOS硬件模块；检测BIOS FW中是否包括CPLD FW；若否，则结束；若是，则激活CPLD参数，将CPLD FW装入CPLD FW存放单元；CPLD FW分配内存，获取CPLD FW并存入内存；使得PCH的GPIO接口模拟JATG协议，生成JATG模拟通路；将CPLD FW通过JTAG模拟通路烧录到CPLD硬件模块；结束。

Description

一种通过BIOS升级CPLD的系统及方法
本申请要求于2018年5月23日提交中国专利局、申请号为201810503022.8、发明名称为“一种通过BIOS升级CPLD的系统及方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本发明属于CPLD升级领域，具体涉及一种通过BIOS升级CPLD的系统及方法。
背景技术
CPLD，是Complex Programmable Logic Device的简称，复杂可编程逻辑器件。
GPIO，是General Purpose Input Output的简称，通用输入输出口。
对于存储系统来说CPLD有着重要重要作用，实现主控板的启动时序控制和逻辑控制都是通过它来完成，还可以通过升级CPLD来规避和解决一些硬件设计的缺陷，自然升级的频率也很频繁。目前主要通过烧录器联合测试工作组(JTAG，Joint Test Action Group)与CPLD芯片相连，运行烧录软件将CPLD FW升级到CPLD芯片完成升级。通过烧录器手动烧录的方法升级CPLD首先费时费力，尤其是数量比较多的时候，其次在客户现场烧录更是不合适，因为这种方法需要拆机，在一些情况下是不允许现场拆机的，因此，缺少一种CPLD在线升级的设计需求。
此为现有技术的不足，因此，针对现有技术中的上述缺陷，提供一种通过BIOS升级CPLD的系统及方法，是非常有必要的。
发明内容
本发明的目的在于，针对上述CPLD手动升级费事费力且需现场拆机的缺陷，提供一种通过BIOS升级CPLD的系统及方法，以解决上述技术问题。
为实现上述目的，本发明给出以下技术方案：
一种通过BIOS升级CPLD的系统，包括BIOS硬件模块和南桥芯片PCH，BIOS硬件模块和南桥芯片PCH连接，南桥芯片PCH连接有中央处理器CPU和CPLD硬件模块；中央处理器CPU与南桥芯片PCH通过DIM总线连接；
南桥芯片PCH包括GPIO接口，CPLD硬件模块包括JATG接口，南桥芯片PCH的GPIO接口与CPLD硬件模块的JATG接口连接。
进一步地，还包括：
BIOS硬件配置模块，用于在BIOS硬件模块中为CPLD FW预留空间，定义为CPLD FW存放单元，且定义预留空间的地址；
BIOS升级管理模块，用于刷写BIOS硬件模块，将BIOS FW装入BIOS硬件模块，当BIOS FW中包括CPLD FW时，激活CPLD参数，将CPLD FW装入CPLD FW存放单元；BIOS升级管理模块为刷写BIOS时所用的工具管理软件；
BIOS FW生成模块，用于生成刷写BIOS硬件模块所需的BIOS FW，当BIOS FW中包括CPLD FW时，BIOS FW中还包括CPLD参数检测单元、CPLD FW内存分配单元、JTAG模拟通路生成单元以及CPLD FW烧录单元。
进一步地，CPLD参数检测单元，用于刷写后的BIOS硬件模块检测CPLD参数是否激活；
CPLD FW内存分配单元，用于刷写后的BIOS硬件模块检测到CPLD参数激活时，为CPLD FW分配一段CPLD FW存放内存，从CPLD FW存放单元中获取CPLD FW并存入CPLD FW存放内存；
JTAG模拟通路生成单元，用于刷写后的BIOS硬件模块使得南桥芯片PCH的GPIO接口模拟JATG协议，与CPLD硬件模块的JATG接口生成JATG模拟通路；
CPLD FW烧录单元，用于刷写后的BIOS硬件模块将CPLD FW通过JTAG 模拟通路烧录到CPLD硬件模块。
进一步地，所述预留空间的地址包括预留空间首个字节的地址和字节数目。
进一步地，还包括手动烧录接口，手动烧录接口与CPLD硬件模块的JATG接口连接。通过手动烧录接口，可以实现原有的CPLD硬件模块单独的手动烧录方式，方便用户选择。
进一步地，中央处理器CPU与南桥芯片PCH通过DIM总线连接。
本发明还给出如下技术方案：
一种通过BIOS升级CPLD的方法，包括如下步骤：
步骤1.在BIOS硬件模块中为CPLD FW预留空间，定义为CPLD FW存放单元，且定义预留空间的地址；
步骤2.生成刷写BIOS硬件模块所需的BIOS FW；
步骤3.刷写BIOS硬件模块，将BIOS FW装入BIOS硬件模块；
检测BIOS FW中是否包括CPLD FW；
若BIOS FW中不包括CPLD FW，则进入步骤8；
步骤4.若BIOS FW中包括CPLD FW,则激活CPLD参数，将CPLD FW装入CPLD FW存放单元；
步骤5.刷写后的BIOS硬件模块检测到CPLD参数，为CPLD FW分配一段CPLD FW存放内存，从CPLD FW存放单元获取CPLD FW并存入CPLD FW存放内存；
步骤6.刷写后的BIOS硬件模块使得南桥芯片PCH的GPIO接口模拟JATG协议，与CPLD硬件模块的JATG接口生成JATG模拟通路；
步骤7.刷写后的BIOS硬件模块将CPLD FW通过JTAG模拟通路烧录到CPLD硬件模块；
步骤8.结束。
进一步地，所述预留空间的地址包括预留空间首个字节的地址和字节数目。
本发明的有益效果在于：
本发明将CPLD FW包在BIOS FW中，通过升级BIOS将CPLD FW刷写到CPLD硬件模块中，实现了CPLD的在线升级，可以避免拆机，减少了手动升级的繁琐，提升了工作效率；本发明配合批处理命令可以实现自动批量升级，在工厂生产应用中可以大大改善生产自动化流程。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著的进步，其实施的有益效果也是显而易见的。
附图说明
图1为本发明的系统连接示意图；
图2为本发明的系统连接示意图二；
图3为本发明的方法流程图；
其中，1-BIOS硬件模块；1.1-CPLD FW存放单元；2-南桥芯片PCH；2.1-GPIO接口；3-中央处理器CPU；4-CPLD硬件模块；4.1-JTAG接口4.1；5-手动烧录接口模块；6-BIOS硬件配置模块；7-BIOS升级管理模块；8-BIOS FW生成模块；9-BIOS FW；9.1-CPLD FW；9.2-CPLD参数检测单元；9.3-CPLD FW内存分配单元；9.4-JTAG模拟通路生成单元；9.5-CPLD FW烧录单元。
具体实施方式：
为使得本发明的目的、特征、优点能够更加的明显和易懂，下面将结合本发明具体实施例中的附图，对本发明中的技术方案进行清楚、完整地描述。
实施例1：
如图1所示，本发明提供一种通过BIOS升级CPLD的系统，包括BIOS 硬件模块1和南桥芯片PCH 2，BIOS硬件模块1和南桥芯片PCH 2连接，南桥芯片PCH 2连接有中央处理器CPU 3和CPLD硬件模块4；
南桥芯片PCH 2包括GPIO接口2.1，CPLD硬件模块4包括JATG接口4.1，南桥芯片PCH 2的GPIO接口2.1与CPLD硬件模块4的JATG接口4.1连接；
CPLD硬件模块4的JATG接口4.1还连接有手动烧录接口5。
实施例2：
如图2所示，一种通过BIOS升级CPLD的系统，还包括：
BIOS硬件配置模块6，用于在BIOS硬件模块1中为CPLD FW预留空间，定义为CPLD FW存放单元1.1，且定义预留空间的地址；预留空间的地址包括预留空间首个字节的地址和字节数目；
BIOS升级管理模块7，用于刷写BIOS硬件模块1，将BIOS FW 9装入BIOS硬件模块1，当BIOS FW 9中包括CPLD FW时，激活CPLD参数，将CPLD FW装入CPLD FW存放单元1.1；
BIOS FW生成模块8，用于生成刷写BIOS硬件模块1所需的BIOS FW 9，当BIOS FW 9中包括CPLD FW时，BIOS FW 9中还包括CPLD参数检测单元9.1、CPLD FW内存分配单元9.2、JTAG模拟通路生成单元9.3以及CPLD FW烧录单元9.4；
CPLD参数检测单元9.1，用于刷写后的BIOS硬件模块1检测CPLD参数是否激活；
CPLD FW内存分配单元9.2，用于刷写后的BIOS硬件模块1检测到CPLD参数激活时，为CPLD FW分配一段CPLD FW存放内存，从CPLD FW存放单元1.1中获取CPLD FW并存入CPLD FW存放内存；
JTAG模拟通路生成单元9.3，用于刷写后的BIOS硬件模块1使得南桥芯片PCH 2的GPIO接口2.1模拟JATG协议，与CPLD硬件模块4的JATG接 口4.1生成JATG模拟通路；
CPLD FW烧录单元9.4，用于刷写后的BIOS硬件模块1将CPLD FW通过JTAG模拟通路烧录到CPLD硬件模块4；
其他部分同实施例1相同。
实施例3：
如图3所示，本发明提供一种通过BIOS升级CPLD的方法，包括如下步骤：
步骤1.在BIOS硬件模块中为CPLD FW预留空间，定义为CPLD FW存放单元，且定义预留空间的地址；所述预留空间的地址包括预留空间首个字节的地址和字节数目；
步骤2.生成刷写BIOS硬件模块所需的BIOS FW；
步骤3.刷写BIOS硬件模块，将BIOS FW装入BIOS硬件模块；
检测BIOS FW中是否包括CPLD FW；
若BIOS FW中不包括CPLD FW，则进入步骤8；
步骤4.若BIOS FW中包括CPLD FW,则激活CPLD参数，将CPLD FW装入CPLD FW存放单元；
步骤5.刷写后的BIOS硬件模块检测到CPLD参数，为CPLD FW分配一段CPLD FW存放内存，从CPLD FW存放单元获取CPLD FW并存入CPLD FW存放内存；
步骤6.刷写后的BIOS硬件模块使得南桥芯片PCH的GPIO接口模拟JATG协议，与CPLD硬件模块的JATG接口生成JATG模拟通路；
步骤7.刷写后的BIOS硬件模块将CPLD FW通过JTAG模拟通路烧录到CPLD硬件模块；
步骤8.结束。
BIOS FW，本专利中用于指BIOS固件中的软件部分。
CPLD FW，本专利中用于指CPLD固件中的软件部分。
本发明的实施例是说明性的，而非限定性的，上述实施例只是帮助理解本发明，因此本发明不限于具体实施方式中所述的实施例，凡是由本领域技术人员根据本发明的技术方案得出的其他的具体实施方式，同样属于本发明保护的范围。

Claims (8)

  1. 一种通过BIOS升级CPLD的系统，其特征在于，包括：BIOS硬件模块(1)和南桥芯片PCH(2)；
    所述BIOS硬件模块(1)和所述南桥芯片PCH(2)连接，所述南桥芯片PCH(2)连接有中央处理器CPU(3)和CPLD硬件模块(4)；
    所述南桥芯片PCH(2)包括GPIO接口(2.1)，所述CPLD硬件模块(4)包括JATG接口(4.1)，所述南桥芯片PCH(2)的GPIO接口(2.1)与所述CPLD硬件模块(4)的JATG接口(4.1)连接。
  2. 如权利要求1所述的一种通过BIOS升级CPLD的系统，其特征在于，还包括：
    BIOS硬件配置模块(6)，用于在所述BIOS硬件模块(1)中为CPLD FW预留空间，定义为CPLD FW存放单元(1.1)，且定义预留空间的地址；
    BIOS升级管理模块(7)，用于刷写所述BIOS硬件模块(1)，将BIOS FW(9)装入BIOS硬件模块(1)，当BIOS FW(9)中包括CPLD FW时，激活CPLD参数，将CPLD FW装入CPLD FW存放单元(1.1)；
    BIOS FW生成模块(8)，用于生成刷写所述BIOS硬件模块(1)所需的BIOS FW(9)，当BIOS FW(9)中包括CPLD FW时，BIOS FW(9)中还包括CPLD参数检测单元(9.1)、CPLD FW内存分配单元(9.2)、JTAG模拟通路生成单元(9.3)以及CPLD FW烧录单元(9.4)。
  3. 如权利要求2所述的一种通过BIOS升级CPLD的系统，其特征在于，
    所述CPLD参数检测单元(9.1)，用于刷写后的BIOS硬件模块(1)检测CPLD参数是否激活；
    所述CPLD FW内存分配单元(9.2)，用于刷写后的BIOS硬件模块(1)检测到CPLD参数激活时，为CPLD FW分配一段CPLD FW存放内存，从CPLD FW存放单元(1.1)中获取CPLD FW并存入CPLD FW存放内存；
    所述JTAG模拟通路生成单元(9.3)，用于刷写后的BIOS硬件模块(1)使得南桥芯片PCH(2)的GPIO接口(2.1)模拟JATG协议，与CPLD硬件模块(4)的JATG接口(4.1)生成JATG模拟通路；
    所述CPLD FW烧录单元(9.4)，用于刷写后的BIOS硬件模块(1)将 CPLD FW通过JTAG模拟通路烧录到CPLD硬件模块(4)。
  4. 如权利要求2所述的一种通过BIOS升级CPLD的系统，其特征在于，所述预留空间的地址包括预留空间首个字节的地址和字节数目。
  5. 如权利要求1所述的一种通过BIOS升级CPLD的系统，其特征在于，还包括手动烧录接口(5)，所述手动烧录接口(5)与所述CPLD硬件模块(4)的JATG接口(4.1)连接。
  6. 如权利要求1所述的一种通过BIOS升级CPLD的系统，其特征在于，所述中央处理器CPU(3)与所述南桥芯片PCH(2)通过DIM总线连接。
  7. 一种通过BIOS升级CPLD的方法，其特征在于，包括如下步骤：
    步骤1.在BIOS硬件模块中为CPLD FW预留空间，定义为CPLD FW存放单元，且定义预留空间的地址；
    步骤2.生成刷写所述BIOS硬件模块所需的BIOS FW；
    步骤3.刷写所述BIOS硬件模块，将BIOS FW装入BIOS硬件模块；
    检测所述BIOS FW中是否包括CPLD FW；
    若所述BIOS FW中不包括所述CPLD FW，则进入步骤8；
    步骤4.若所述BIOS FW中包括所述CPLD FW，则激活CPLD参数，将所述CPLD FW装入CPLD FW存放单元；
    步骤5.刷写后的BIOS硬件模块检测到所述CPLD参数，为所述CPLD FW分配一段CPLD FW存放内存，从所述CPLD FW存放单元获取所述CPLD FW并存入所述CPLD FW存放内存；
    步骤6.刷写后的BIOS硬件模块使得所述南桥芯片PCH的GPIO接口模拟JATG协议，与CPLD硬件模块的JATG接口生成JATG模拟通路；
    步骤7.刷写后的BIOS硬件模块将CPLD FW通过JTAG模拟通路烧录到CPLD硬件模块；
    步骤8.结束。
  8. 如权利要求6所述的一种通过BIOS升级CPLD的方法，其特征在于，所述预留空间的地址包括预留空间首个字节的地址和字节数目。
PCT/CN2018/111998 2018-05-23 2018-10-26 一种通过bios升级cpld的系统及方法 WO2019223229A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201810503022.8 2018-05-23
CN201810503022.8A CN108932132A (zh) 2018-05-23 2018-05-23 一种通过bios升级cpld的系统及方法

Publications (1)

Publication Number Publication Date
WO2019223229A1 true WO2019223229A1 (zh) 2019-11-28

Family

ID=64449124

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2018/111998 WO2019223229A1 (zh) 2018-05-23 2018-10-26 一种通过bios升级cpld的系统及方法

Country Status (2)

Country Link
CN (1) CN108932132A (zh)
WO (1) WO2019223229A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419485A (zh) * 2008-11-24 2009-04-29 电子科技大学 一种功能可变的可穿戴计算机主板
CN102308281A (zh) * 2011-07-21 2012-01-04 华为技术有限公司 对芯片进行动态升级的方法、系统及基板管理控制器
CN103477296A (zh) * 2011-04-11 2013-12-25 英特尔公司 用于从bios prom配置可编程逻辑器件的装置
CN104035803A (zh) * 2014-06-25 2014-09-10 浪潮(北京)电子信息产业有限公司 一种更新cpld/fpga固件的方法、装置及烧录器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI442699B (zh) * 2012-03-20 2014-06-21 Wistron Corp 應用於電子裝置之電源開關模組、電壓產生電路與電源控制方法
CN104765626B (zh) * 2014-01-08 2018-05-04 深圳中电长城信息安全系统有限公司 一种固件程序烧写方法及装置
CN105224345B (zh) * 2014-05-28 2019-02-15 株洲变流技术国家工程研究中心有限公司 一种可编程逻辑器件远程更新系统及其方法
CN108008965A (zh) * 2017-11-30 2018-05-08 郑州云海信息技术有限公司 一种中高端存储的系统固件升级机制

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101419485A (zh) * 2008-11-24 2009-04-29 电子科技大学 一种功能可变的可穿戴计算机主板
CN103477296A (zh) * 2011-04-11 2013-12-25 英特尔公司 用于从bios prom配置可编程逻辑器件的装置
CN102308281A (zh) * 2011-07-21 2012-01-04 华为技术有限公司 对芯片进行动态升级的方法、系统及基板管理控制器
CN104035803A (zh) * 2014-06-25 2014-09-10 浪潮(北京)电子信息产业有限公司 一种更新cpld/fpga固件的方法、装置及烧录器

Also Published As

Publication number Publication date
CN108932132A (zh) 2018-12-04

Similar Documents

Publication Publication Date Title
WO2021115477A1 (zh) 程序升级方法、装置、电子设备及存储介质
CN105183497A (zh) 一种通用服务器自动批量刷新bios的方法
CN105867977A (zh) DSP用户程序升级及Flash下载方法
CN104182239A (zh) 基于嵌入式Linux设备的文件系统升级方法及装置
CN110196726A (zh) 一种基于cpu+cpld实现fpga程序远程升级加载的方法
CN108897576A (zh) 一种基于arm芯片的快速启动boot的方法
TWI798170B (zh) 資料分析方法及裝置
WO2019223229A1 (zh) 一种通过bios升级cpld的系统及方法
CN114138360B (zh) DSP在Flash上的多核烧写启动方法及系统
CN111475353B (zh) 一种检测产线nvdimm内存的方法及系统
CN102999422B (zh) 一种高效嵌入式系统调试方法
CN113315675A (zh) 一种白盒交换机U-Boot自动化测试方法、系统和存储介质
TWI644220B (zh) 自動判斷是否啟動遠端控制功能之伺服器及其自動啟動方法
CN113434179B (zh) 一种可编程电源的在线升级方法、装置、设备及存储介质
CN110532274A (zh) 配置联动方法及装置
CN204407010U (zh) 脱机烧录系统
CN104516752A (zh) 一种信息处理方法及电子设备
CN103955376A (zh) 一种dsp自启动二次按需加载方法
WO2012062132A1 (zh) 一种基于nand闪存的文件系统的自编程方法及装置
CN113238767A (zh) 接口复用方法、空调外机及可读存储介质
CN109614279B (zh) 一种工控机自检系统及其控制方法和相关设备
US20150149752A1 (en) Server and control method thereof
CN112052031A (zh) 一种业务板卡自动匹配和升级cpld的方法及装置
CN103699467B (zh) Soc芯片烧录调试方法
TWI826211B (zh) 嵌入式系統的通用輸入輸出設置方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18919702

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18919702

Country of ref document: EP

Kind code of ref document: A1