WO2019188216A1 - 電源検査回路 - Google Patents

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WO2019188216A1
WO2019188216A1 PCT/JP2019/009778 JP2019009778W WO2019188216A1 WO 2019188216 A1 WO2019188216 A1 WO 2019188216A1 JP 2019009778 W JP2019009778 W JP 2019009778W WO 2019188216 A1 WO2019188216 A1 WO 2019188216A1
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circuit
phase
capacitor
signal
input
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PCT/JP2019/009778
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傑 劉
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オムロン株式会社
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    • G01R29/16—Measuring asymmetry of polyphase networks
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/26—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents
    • H02H3/32—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents involving comparison of the voltage or current values at corresponding points in different conductors of a single system, e.g. of currents in go and return conductors
    • H02H3/34—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to difference between voltages or between currents; responsive to phase angle between voltages or between currents involving comparison of the voltage or current values at corresponding points in different conductors of a single system, e.g. of currents in go and return conductors of a three-phase system

Definitions

  • the present invention relates to the technical field of electronic circuits, and more particularly to a power supply inspection circuit.
  • the power supply inspection device that performs inspection using only the hardware circuit can detect only the instantaneous phase failure of the three-phase alternating current or only the instantaneous power failure of the single-phase alternating current.
  • the inventor of the present invention has a high cost for a conventional power supply inspection apparatus that realizes an inspection function using a microprocessor and software, and a power supply inspection apparatus that performs inspection using only a hardware circuit has a monotonous function. I realized that I could't meet the diverse demands from.
  • the embodiment of the present invention provides a power supply inspection circuit capable of inspecting not only three-phase alternating current but also single-phase alternating current while the inspection for the input power is realized by hardware. Accordingly, the inspection circuit is low in cost and can satisfy various demands from users.
  • a three-phase AC inspection circuit that detects stop and phase loss of an input three-phase alternating current, and a single-phase alternating current that detects at least one of stop and non-zero input single-phase alternating current
  • a power supply inspection circuit including an inspection circuit and a switching circuit that performs switching and outputs either a detection result of the three-phase AC inspection circuit or a detection result of the single-phase AC inspection circuit as a detection signal To do.
  • the inspection circuit of the present invention can inspect not only the input three-phase alternating current but also the single-phase alternating current as well as performing inspection using hardware. It can meet various demands.
  • the term “include / include” means the presence of a feature, whole part, step or assembly. However, it does not exclude the presence or addition of one or more other features, whole parts, steps or assemblies.
  • Example 1 of this invention It is a schematic diagram which shows the power supply inspection circuit in Example 1 of this invention. It is a schematic diagram which shows the circuit structure of the power supply inspection circuit in Example 1 of this invention. It is a schematic diagram which shows the circuit structure of the output processing circuit in Example 1 of this invention. It is a timing chart which shows a bus voltage control signal, a detection signal, a preparation signal, and an alarm signal in Example 1 of the present invention.
  • Embodiment 1 of the present invention provides a power supply inspection circuit.
  • FIG. 1 is a schematic diagram illustrating a power supply inspection circuit according to the first embodiment.
  • the power supply inspection circuit 1 includes a three-phase AC inspection circuit 11, a single-phase AC inspection circuit 12, and a switching circuit 13.
  • the three-phase AC inspection circuit 11 detects a stop and an open phase of the input three-phase AC
  • the single-phase AC inspection circuit 12 detects at least one of the input single-phase AC stop and non-zero.
  • the switching circuit 13 performs switching, and outputs either the detection result by the three-phase AC inspection circuit 11 or the detection result by the single-phase AC inspection circuit 12 as a detection signal.
  • a voltage or current output from a power supply connected to the power supply inspection circuit 1 may be input to the power supply inspection circuit 1, and the power supply inspection circuit 1 may inspect and output a detection signal.
  • the voltage or current input to the power supply inspection circuit 1 may be a three-phase alternating current or a single-phase alternating current.
  • the switching circuit 13 may perform switching so that the detection result by the three-phase alternating current inspection circuit 11 is output as a detection signal.
  • the switching circuit 13 may perform switching so that the detection result by the single-phase alternating current inspection circuit 12 is output as a detection signal.
  • the three-phase AC inspection circuit 11, the single-phase AC inspection circuit 12, and the switching circuit 13 are all configured by hardware and do not require control by software. Therefore, the cost of the power supply inspection circuit 1 is low, and the power supply inspection circuit 1 can inspect both single-phase alternating current and three-phase alternating current. Therefore, various demands from users can be satisfied.
  • the power supply inspection circuit 1 may further include a preprocessing circuit 10 as shown in FIG.
  • the preprocessing circuit 10 can process the three-phase alternating current or single-phase alternating current input to the power supply inspection circuit 1 and can output the three-phase alternating current inspection circuit 11 and the single-phase alternating current inspection circuit 12.
  • the preprocessing circuit 10 may include, for example, a protection / filtering circuit, a rectifier circuit, a sampling circuit, and the like.
  • the protection / filtering circuit can perform filtering processing and protection on the three-phase alternating current or single-phase alternating current input to the power supply inspection circuit 1.
  • the filtering process may be realized using, for example, a high-pass filtering circuit, a low-pass filtering circuit, or a band-pass filtering circuit, and protection may be realized using, for example, a fuse.
  • the rectifier circuit rectifies the current or voltage, and may be a bridge rectifier circuit, for example.
  • the sampling circuit may sample the current or voltage rectified by the rectifier circuit to generate the sampling signal CLK.
  • the sampling signal CLK may be input to the three-phase AC inspection circuit 11 and the single-phase AC inspection circuit 12.
  • FIG. 2 is a schematic diagram showing the circuit configuration of the power supply inspection circuit in this embodiment, and shows the circuit structure of the three-phase AC inspection circuit 11, the single-phase AC inspection circuit 12, and the switching circuit 13.
  • the three-phase AC inspection circuit 11 may include a first charge / discharge circuit 111 and a first comparison circuit 112.
  • the first charge / discharge circuit 111 may include first capacitors C11 and C12 and a first resistor R1.
  • the first charge / discharge circuit 111 can charge the first capacitors C11 and C12 or discharge the first capacitors C11 and C12 via the first resistor R1 based on the input three-phase alternating current. For example, when the input three-phase alternating current is normal, the first capacitors C11 and C12 are discharged through the first resistor R1, and when the input three-phase alternating current is not normal, When stopped, the first capacitors C11 and C12 are charged.
  • the capacitance values of the first capacitors C11 and C12 and the resistance value of the first resistor R1 can be adjusted.
  • the first capacitors C11 and C12 are merely examples, and the number of the first capacitors is not limited to this, and may be only one capacitor or three capacitors.
  • the first comparison circuit 112 compares the potential at one end of the first capacitors C11 and C12 with the first reference potential Vr1, and outputs a detection result by the three-phase AC inspection circuit.
  • the first reference potential is input to the plus input terminal “+”, and the potential at one end of the first capacitors C11 and C12 is input to the minus input terminal “ ⁇ ”.
  • the first comparator CP ⁇ b> 1 whose output terminal is connected to the switching circuit 13 may be provided.
  • the first reference potential may be provided by a resistor connected in series between the internal power supply VDD of the power supply inspection circuit 1 and the ground line N.
  • the sampling signal CLK sent from the preprocessing circuit 10 is input to the first charge / discharge circuit 111.
  • the sampling signal CLK has a low level, so that the switching circuit 1111 is turned on (ON), and the power supply VDD is first switched through the switching circuit 1111.
  • Capacitors C11 and C12 are charged.
  • a low-level detection signal indicating that a three-phase AC phase loss or stop has been detected is detected by the first comparator.
  • the sampling signal CLK is at a high level, so the switching circuit 1111 is turned off (OFF), and the first capacitor C11. , C12 is discharged to the ground line N through the first resistor R1.
  • a high level detection signal indicating that the three-phase alternating current is normal is output from the output terminal of the first comparator CP1. Is output from.
  • the switching element in the switching circuit 1111 may be realized by the illustrated PNP bipolar transistor.
  • the present embodiment is not limited to this, and other types of switching elements may be used according to different signal logic systems.
  • the single-phase AC inspection circuit 12 may include a single-phase AC instantaneous power failure detection circuit 121 (single-phase AC stop detection circuit) and a single-phase AC non-zero detection circuit 122.
  • the single-phase AC instantaneous power failure detection circuit 121 can detect the stop of the input single-phase AC
  • the single-phase AC non-zero detection circuit 122 can detect non-zero input.
  • the non-zero input indicates that the power input to the power supply inspection circuit 1 is a three-phase alternating current.
  • the single-phase AC instantaneous power failure detection circuit 121 may include a second charge / discharge circuit 1211 and a second comparison circuit 1212.
  • the second charge / discharge circuit 1211 may include second capacitors C21 to C25 and a second resistor R2.
  • the second charge / discharge circuit 1211 charges the second capacitors C21 to C25 based on whether or not the input single-phase alternating current is stopped, or causes the second capacitors C21 to C25 to pass through the second resistor R2. It can be discharged. For example, when the input single-phase alternating current is normal, the second capacitors C21 to C25 are quickly discharged through the second resistor R2 every period of the sampling signal, and the input single-phase alternating current is If it is not normal, for example, if it is stopped, the second capacitors C21 to C25 are charged without discharging.
  • the capacitance values of the second capacitors C21 to C25 and the resistance value of the second resistor R2 can be adjusted.
  • the second capacitors C21 to C25 are merely examples, and the number of the second capacitors is not limited to this.
  • the second comparison circuit 1212 compares the potential at one end of the second capacitors C21 to C25 with the second reference potential Vr2, and outputs the detection result by the single-phase AC instantaneous power failure detection circuit 121.
  • the second reference potential Vr2 is input to the plus input terminal “+”, and the potentials of one ends of the second capacitors C21 to C25 are input to the minus input terminal “ ⁇ ”.
  • the sampling signal CLK sent from the preprocessing circuit 10 is input to the second charge / discharge circuit 1211.
  • the sampling signal CLK is continuously at a low level, so that the switching circuit 12111 is turned on (ON) for a long time and the switching element 12a is turned off (OFF).
  • the power supply VDD charges the second capacitors C21 to C25.
  • a low level detection signal indicating that the stop of the single-phase alternating current is detected is output from the second comparator CP2. Output from the end.
  • the sampling signal CLK is a periodic signal in which the high level and the low level are alternately changed. Are periodically turned on (OFF), the switching element 12a is periodically turned on (ON), and the second capacitors C21 to C25 are discharged to the ground line N via the second resistor R2. As a result, the potential at the VDD side end of the second capacitors C21 to C25 becomes lower than the second reference potential Vr2, and a high level detection signal indicating that the single-phase alternating current is normal is output to the output terminal of the second comparator CP2. Is output from.
  • the switching circuit 12111 may have a switching element realized by a PNP bipolar transistor, and the switching element 12a may be a PNP bipolar transistor.
  • the present embodiment is not limited to this, and the switching element in the switching circuit 12111 and the switching element 12a may use other types of switching elements according to different signal logic systems.
  • a unidirectional control diode D0 is provided at the control end of the switching element 12a, for example, the base electrode.
  • the single-phase AC non-zero detection circuit 122 may include a third charge / discharge circuit 1221 and a third comparison circuit 1222.
  • the third charging / discharging circuit 1221 may include a third capacitor C31 and a third resistor R3.
  • the third charging / discharging circuit 1221 can change the length of time that the third capacitor C31 discharges through the third resistor R3 based on whether single-phase AC or three-phase AC is input. For example, when a single-phase alternating current is input, the third capacitor C31 can be charged and discharged normally, but since the discharge time is very short, there is almost no time for C31 to discharge, and the potential of C31 is Maintained at a constant value.
  • the third capacitor C31 When a three-phase alternating current is input, that is, when it is non-zero, the third capacitor C31 is continuously discharged through the third resistor R3, so that the potential of the third capacitor C31 drops and the non-zero is the third comparison. Detected by circuit 1222. Further, for the purpose of preventing interference with the detection function for single-phase alternating current instantaneous power failure and not affecting the detection result by the single-phase alternating current instantaneous power failure detection circuit 121, the third capacitor C31 receives the input single-phase alternating current. Immediately after the momentary power failure, a constant voltage is maintained.
  • the capacitance value of the third capacitor C31 and the resistance value of the third resistor R3 can be adjusted.
  • the third capacitor C31 is merely an example, and the number of third capacitors is not limited to this.
  • the third comparison circuit 1222 compares the potential at one end of the third capacitor C31 with the third reference potential Vr3, and outputs the detection result by the single-phase AC non-zero detection circuit 122.
  • the third reference potential Vr3 is input to the minus input terminal “ ⁇ ”
  • the potential at one end of the third capacitor C31 is input to the plus input terminal “+”.
  • the output terminal may have a third comparator CP3 connected to the switching circuit 13.
  • the sampling signal CLK sent from the preprocessing circuit 10 is input to the third charge / discharge circuit 1221.
  • the switching circuit 12211 is turned off because the sampling signal CLK is at a high level and the ground line N is at a low level.
  • the three capacitors C31 are discharged through the third resistor R3.
  • a low-level detection signal indicating that non-zero is detected, that is, a three-phase alternating current is being input, And output from the output terminal of the third comparator CP3.
  • the switching circuit 12211 is periodically turned on (ON) and turned off (OFF).
  • VDD is charged to C31
  • the switching circuit 12211 is turned off (OFF)
  • C31 is discharged via R3.
  • the discharge time of the third capacitor C31 is relatively short, the potential at the end of the third capacitor C31 on the VDD side is maintained at a potential higher than Vr3. Therefore, a high-level detection signal indicating that it is not non-zero, that is, a single-phase alternating current is input, is output from the output terminal of the third comparator CP3.
  • the switching circuit 12211 may have a switching element realized by a PNP bipolar transistor.
  • the present embodiment is not limited to this, and the switching elements in the switching circuit 12211 may use other types of switching elements according to different signal logic systems.
  • the output terminal of the single-phase AC inspection circuit 12 may be connected to the output terminal of the single-phase AC instantaneous power failure detection circuit 121 and the output terminal of the single-phase AC non-zero detection circuit 122.
  • the switching circuit 13 may be, for example, a switch that selects the detection result of the three-phase AC inspection circuit 11 or the detection result of the single-phase AC inspection circuit 12 by switching and outputs the selected detection result as a detection signal. Good.
  • the power supply inspection circuit 1 may further include an output processing circuit 15.
  • the output processing circuit 15 outputs an alarm signal based on the bus voltage control signal and the detection signal that has undergone the first delay process, and the bus voltage control signal that has undergone the second delay process and the detection that has undergone the first delay process.
  • a preparation signal can be output based on the signal. The timing of the alarm signal and the timing of the preparation signal are different from each other.
  • FIG. 3 is a schematic diagram showing a circuit configuration of the output processing circuit in the present embodiment.
  • FIG. 4 is a timing chart showing a bus voltage control signal, a detection signal, a preparation signal, and an alarm signal in the present embodiment. Note that the names of these signals are simply names given for convenience, and do not limit the nature of the signals.
  • the output processing circuit 15 may include a first delay processing circuit 151, a first output circuit 152, a second delay processing circuit 153, and a second output circuit 154.
  • the first delay processing circuit 151 performs first delay processing on the detection signal output from the switching circuit 13, and the first output circuit 152 performs bus voltage control signal and first delay processing.
  • the second delay processing circuit 153 performs a second delay process on the bus voltage control signal, and the second output circuit 154 generates a bus that has undergone the second delay process.
  • a preparation signal is output based on the voltage control signal and the detection signal that has undergone the first delay processing.
  • the delay time due to the first delay process and the delay time due to the second delay process may be different from each other.
  • the first delay processing circuit 151 may include a fourth charge / discharge circuit 1511 and a fourth comparison circuit 1512.
  • the fourth charge / discharge circuit 1511 may include a fourth capacitor C4 and a fourth resistor R4.
  • the fourth charge / discharge circuit 1511 can charge the fourth capacitor C4 or discharge the fourth capacitor C4 via the fourth resistor R4 based on the potential of the detection signal. For example, when the detection signal is at a high potential, the fourth capacitor C4 is discharged through the fourth resistor R4, and when the detection signal is at a low potential, the fourth capacitor C4 is charged.
  • the capacitance value of the fourth capacitor C4 and the resistance value of the fourth resistor R4 can be adjusted.
  • the fourth capacitor C4 is merely an example, and the number of the fourth capacitors is not limited to this.
  • the fourth comparison circuit 1512 compares the potential at one end of the fourth capacitor C4 with the fourth reference potential Vr4, and outputs a detection signal after delay.
  • the fourth reference potential is input to the positive input terminal “+”, and the potential at one end of the fourth capacitor C4 is input to the negative input terminal “ ⁇ ”.
  • the output terminal may include a fourth comparator CP4 connected to the first output circuit 152.
  • the fourth reference potential may be provided by a resistor connected in series between the internal power supply VDD of the power supply inspection circuit 1 and the ground line N.
  • the detection signal is input to the fourth charge / discharge circuit 1511. If the detection signal is at a low level, the switching circuit 15111 is turned on, and the power supply VDD charges the fourth capacitor C4 via the switching circuit 15111. When the potential at the VDD side end of the fourth capacitor C4 exceeds the fourth reference potential Vr4, a low level signal is output from the output end of the fourth comparator CP4.
  • the high level signal is output from the output terminal of CP4 after the time until the time elapses below. That is, the timing at which the detection signal is switched from the low level to the high level is delayed by a time length T3 shown in FIG. 4, for example, due to the discharge of the fourth capacitor C4.
  • the switching element in the switching circuit 15111 may be realized by the illustrated PNP bipolar transistor.
  • the present embodiment is not limited to this, and other types of switching elements may be used according to different signal logic systems.
  • the first delay processing circuit 151 includes a first input terminal (that is, a positive input terminal “+”) to which the fourth reference potential is input in the fourth comparison circuit CP4, and a fourth comparison circuit CP4.
  • a first feedback circuit 1513 connected between the output terminal and the output terminal is further included.
  • the first feedback circuit 1513 includes a first diode D1, and the first input terminal of the fourth comparison circuit CP4 feeds back a signal to the output terminal of the fourth comparison circuit CP4 via the first feedback circuit. Further, due to the presence of the first diode D1, the output terminal of the fourth comparison circuit CP4 cannot feed back a signal to the first input terminal of the fourth comparison circuit CP4. In this way, a unidirectional feedback delay circuit is configured.
  • the first output circuit 152 may include switching elements Q5, Q6, Q7, and an optical coupler OCP1.
  • the on / off (OFF) of Q5 is controlled by a bus voltage control signal
  • the on / off (OFF) of Q6 is controlled by a signal output from CP4.
  • Q5 and Q6 are turned on (ON)
  • Q7 is turned on (ON).
  • the switching elements Q5, Q6, and Q7 are all turned on. Therefore, the optical coupler OCP1 is short-circuited by Q7, and a high level signal of the alarm signal is output from the optical coupler OCP.
  • the timing at which the high level signal of the alarm signal is output from the first output circuit 152 by the first delay processing of the first delay processing circuit 151 is the first time length from the timing at which the detection signal is switched from the high level to the low level. Delayed by T1. Then, after the detection signal is switched from the high level to the low level, when the duration of the low level is shorter than the first time length T1, the high level signal of the alarm signal is output from the first output circuit 152. Not. Therefore, according to the first delay processing of the first delay processing circuit 151 and the first output circuit 152 in this embodiment, for example, when the detection signal becomes low level due to malfunction of the circuit, the duration of the low level is time. If it is shorter than the length T1, a high level signal of the alarm signal is not output, and a false alarm can be avoided.
  • the second delay processing circuit 153 may include a fifth charge / discharge circuit 1531 and a fifth comparison circuit 1532.
  • the fifth charge / discharge circuit 1531 may include a fifth capacitor C5 and a fifth resistor R5.
  • the fifth charging / discharging circuit 1531 can charge the fifth capacitor C5 or discharge the fifth capacitor C5 via the fifth resistor R5 based on the potential of the bus voltage control signal. For example, when the bus voltage control signal is at a high potential, the fifth capacitor C5 is discharged through the fifth resistor R5, and when the bus voltage control signal is at a low potential, the fifth capacitor C5 is Charged.
  • the capacitance value of the fifth capacitor C5 and the resistance value of the fifth resistor R5 can be adjusted.
  • the fifth capacitor C5 is merely an example, and the number of the fifth capacitors is not limited to this.
  • the fifth comparison circuit 1532 compares the potential at one end of the fifth capacitor C5 with the fifth reference potential Vr5, and outputs a delayed bus voltage control signal.
  • the fifth reference potential is input to the positive input terminal “+”, and the potential at one end of the fifth capacitor C5 is input to the negative input terminal “ ⁇ ”.
  • the output terminal may include a fifth comparator CP5 connected to the second output circuit 154.
  • the fifth reference potential may be provided by a resistor connected in series between the internal power supply VDD of the power supply inspection circuit 1 and the ground line N.
  • a bus voltage control signal is input to the fifth charge / discharge circuit 1531. If the bus voltage control signal is at a low level, the switching circuit 15311 is turned on (ON), the switching element Q11 is turned off (OFF), and the power supply VDD charges the fifth capacitor C5. When the potential at the VDD side end of the fifth capacitor C5 exceeds the fifth reference potential Vr5, a low level signal is output from the output end of the fifth comparator CP5. At this time, the current flows through the second diode D2 due to VDD, and the fifth reference potential Vr5 changes.
  • the length of time from when the fifth capacitor C5 is charged until the potential at the end on the VDD side exceeds the fifth reference potential Vr5 is T2. That is, the timing at which the bus voltage control signal is switched from the high level to the low level is delayed by the second time length T2 due to the charging of the fifth capacitor C5.
  • the switching circuit 15311 is turned off, the switching element Q11 is turned on, and the fifth capacitor C5 is discharged to the ground line N through the fifth resistor R5.
  • a high level signal is output from the output end of the fifth comparator CP5. Therefore, when the bus voltage control signal input to the fifth charging / discharging circuit 1531 is switched from the low level to the high level, the fifth capacitor C5 is discharged, and the potential at the end on the VDD side changes after the fifth reference.
  • the high level signal is output from the output terminal of CP5 after the time until the voltage drops below the potential Vr5 has elapsed.
  • the switching element in the switching circuit 15311 and the switching element Q11 may be realized by the illustrated PNP bipolar transistor.
  • the present embodiment is not limited to this, and other types of switching elements may be used according to different signal logic systems.
  • the fifth charge / discharge circuit 1531 may include a diode D51 for preventing the fifth capacitor C5 from being charged by a leakage current from the transistor.
  • the second delay processing circuit 153 includes a first input terminal (that is, a positive input terminal “+”) to which the fifth reference potential is input in the fifth comparison circuit CP5, and a fifth comparison circuit CP5.
  • a second feedback circuit 1533 connected between the output terminal and the output terminal is further included.
  • the second feedback circuit 1533 includes a second diode D2, and the first input terminal of the fifth comparison circuit CP5 feeds back a signal to the output terminal of the fifth comparison circuit CP5 via the second feedback circuit. Further, due to the presence of the second diode D2, the output terminal of the fifth comparison circuit CP5 cannot feed back a signal to the first input terminal of the fifth comparison circuit CP5. In this way, a unidirectional feedback delay circuit is configured.
  • the second output circuit 154 may include switching elements Q8, Q9, Q10 and an optical coupler OCP2.
  • the on / off (OFF) of Q8 is controlled by a signal output from CP4.
  • the signal output from CP5 is low level, and the bus voltage control signal is also low level
  • the switching element Q5 is turned on, and the switching element Q8 (PNP) is turned off (OFF), and Q9 (PNP) and Q10 are both turned on (ON). Therefore, the optical coupler OCP2 is driven by VDD, and a low level signal of the preparation signal is output from the optical coupler OCP2. In other cases, the high level signal of the preparation signal is output from the optical coupler OCP2.
  • the timing at which the preparation signal is output from the second output circuit 154 by the second delay processing of the second delay processing circuit 153 is the second time length T2 from the timing at which the bus voltage control signal is switched from the high level to the low level. Just delay.
  • the high level signal is output from the optical coupler OCP2.
  • the bus voltage control signal may be a signal for controlling ON (ON) or OFF (OFF) of an electronic device such as a relay, or may be another control signal, such as a bus voltage.
  • the kind and origin of the control signal are not limited to this embodiment.
  • the contents described in this embodiment are merely how to perform delay processing of the bus voltage control signal and the detection signal, and a combination thereof to generate a new signal such as an alarm signal and a preparation signal. It is for explaining.
  • the delay processing of the bus voltage control signal and the detection signal and the combination thereof are performed, and the alarm signal and the preparation signal having different timings are generated, thereby improving the degree of freedom of signal output. Yes.
  • FIG. 2 and FIG. 3 there is a circuit element 100 connected by a broken line and indicated by a broken line frame, but the circuit element 100 may be an element such as a resistor, a capacitor, or a diode.
  • EMC electromagnetic compatibility

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Abstract

本発明の実施例は、入力された三相交流の停止および欠相を検出する三相交流検査回路（１１）と、入力された単相交流の停止および非零の少なくとも一方を検出する単相交流検査回路（１２）と、切替えを行うと共に、三相交流検査回路（１１）による検出結果、および単相交流検査回路（１２）による検出結果の何れか一方を検出信号として出力する切替回路（１３）と、を含む電源検査回路（１）を提供する。本実施例によれば、該電源検査回路（１）は三相交流および単相交流の両方について検査できるため、低コスト、ユーザの多様な需要を満たせる。

Description

電源検査回路
　本発明は、電子回路の技術分野に関し、特に電源検査回路に関する。
　従来、電源検査装置は、マイクロプロセッサおよびソフトウェアを用いて検査機能を実現していた。
　また、ハードウェア回路のみを用いて検査を行う電源検査装置は、三相交流の瞬停欠相のみ、または、単相交流の瞬停のみが検出可能であった。
　なお、背景技術に関する上記の紹介は、単に本発明の技術的構成を明確、完全に説明し、当業者の理解に資するためのものである。これら従来の技術的構成は、本願の背景技術欄に記載されたことを理由に、それが当業者による公知であると認識されるべきではない。
　本発明の発明者は、マイクロプロセッサおよびソフトウェアを用いて検査機能を実現する従来の電源検査装置はコストが高く、ハードウェア回路のみを用いて検査を行う電源検査装置は機能が単調的で、ユーザからの多様な需要を満たすことができない、ということに気付いた。
　本発明の実施例は、入力される電力に対する検査がハードウェアによって実現されると共に、三相交流のみならず、単相交流についても検査することが可能な電源検査回路を提供する。これにより、該検査回路は低コストであると共に、ユーザからの多様な需要を満たすことができる。
　本発明の実施例によれば、入力された三相交流の停止および欠相を検出する三相交流検査回路と、入力された単相交流の停止および非零の少なくとも一方を検出する単相交流検査回路と、切替えを行うと共に、前記三相交流検査回路による検出結果、および前記単相交流検査回路による検出結果の何れか一方を検出信号として出力する切替回路と、を含む電源検査回路を提供する。
　本発明の有益な効果は次の通りである。すなわち、本発明の検査回路は、ハードウェアを用いて検査を行うと共に、入力される三相交流のみならず、単相交流についても検査することができるため、低コストである共に、ユーザからの多様な需要を満たすことができる。
　なお、後述の内容および添付の図面への参照により、本発明の特定実施形態が詳細に開示され、本発明の原理に適用可能な態様が明示されるが、本発明の実施形態の範囲は、後述の内容および図面によって限定されるものではない。また、添付される請求の範囲の精神および条項の範囲内において、本発明の実施形態は様々な変更、改修および均等的構成を含む。
　１つの実施形態に記載および／または開示された特徴は、同様または類似の態様で１つ以上の他の実施形態に適用して、当該他の実施形態における特徴と組み合わせ、または、当該他の実施形態における特徴に代替することが可能である。
　本明細書中で使用される用語「含む／包含する」とは、特徴、部全体、ステップまたはアセンブリの存在を意味する。但し、他の１つ以上の特徴、部全体、ステップまたはアセンブリの存在もしくは付加を排除するものではない。
　添付される図面は、本発明の実施例への更なる理解に資するものとして明細書の一部を構成し、本発明の実施形態を例示しつつその文言表現と共に本発明の原理を解釈するためのものである。また、言うまでもないが、以下に記載される図面は、単に本発明の幾つかの実施例を示すものであり、当業者であれば、創造的労力を払わずとも、当該図面から更なる別の図面を見出すことができる。
本発明の実施例１における電源検査回路を示す模式図である。 本発明の実施例１における電源検査回路の回路構成を示す模式図である。 本発明の実施例１における出力処理回路の回路構成を示す模式図である。 本発明の実施例１における母線電圧制御信号、検出信号、準備信号およびアラーム信号を示すタイミング図である。
　本発明の上記およびその他の特徴は、図面および下記の明細書内容により明らかとなる。明細書および図面に本発明の特定実施形態が具体的に開示されるが、当該特定実施形態には、本発明の原則に基づく一部の実施形態も適用可能である。本発明は、記載された実施形態に限定されず、むしろ、添付される請求の範囲内に含まれる全ての改修、変形および均等的構成を含むと理解されるべきである。
　＜実施例１＞
　本発明の実施例１は電源検査回路を提供する。図１は、本実施例１における電源検査回路を示す模式図である。
　図１に示すように、電源検査回路１は三相交流検査回路１１、単相交流検査回路１２および切替回路１３を含む。
　本実施例において、三相交流検査回路１１は、入力された三相交流の停止および欠相を検出し、単相交流検査回路１２は、入力された単相交流の停止および非零の少なくとも一方を検出し、切替回路１３は、切替えを行うと共に、三相交流検査回路１１による検出結果、および単相交流検査回路１２による検出結果の何れか一方を検出信号として出力する。
　本実施例は、電源検査回路１と接続された電源から出力される電圧または電流が電源検査回路１に入力され、電源検査回路１が検査を行って検出信号を出力する構成としてもよい。
　また、本実施例において、電源検査回路１に入力される電圧または電流は、三相交流または単相交流であってもよい。入力された電圧または電流が三相交流である場合には、三相交流検査回路１１による検出結果が検出信号として出力されるよう、切替回路１３が切替えを行ってもよい。また、入力された電圧または電流が単相交流である場合には、単相交流検査回路１２による検出結果が検出信号として出力されるよう、切替回路１３が切替えを行ってもよい。
　また、本実施例において、三相交流検査回路１１、単相交流検査回路１２および切替回路１３は共にハードウェアで構成され、ソフトウェアによる制御を必要としない。したがって、電源検査回路１のコストが低く、且つ、電源検査回路１が単相交流および三相交流の両方に対して検査を行うことができる。そのため、ユーザからの多様な需要を満たすことができる。
　本実施例において、図１に示すように、電源検査回路１はさらに前処理回路１０を含んでもよい。前処理回路１０は、電源検査回路１に入力された三相交流または単相交流を処理すると共に、三相交流検査回路１１および単相交流検査回路１２に出力することができる。
　本実施例において、前処理回路１０は、例えば、保護／フィルタリング回路、整流回路、およびサンプリング回路等を含んでもよい。保護／フィルタリング回路は、電源検査回路１に入力された三相交流または単相交流に対して、フィルタリング処理および保護を行うことができる。なお、フィルタリング処理は、例えばハイパスフィルタリング回路、ローパスフィルタリング回路、またはバンドパスフィルタリング回路を用いて実現してもよく、保護は、例えばヒューズを用いて実現してもよい。整流回路は、電流または電圧について整流を行い、例えばブリッジ整流回路等であってもよい。サンプリング回路は、整流回路によって整流された電流または電圧に対してサンプリングを行い、サンプリング信号ＣＬＫを生成してもよい。当該サンプリング信号ＣＬＫは、三相交流検査回路１１および単相交流検査回路１２に入力してもよい。
　図２は、本実施例における電源検査回路の回路構成を示す模式図であり、三相交流検査回路１１、単相交流検査回路１２および切替回路１３の回路構造を示している。
　図２に示すように、三相交流検査回路１１は、第１充放電回路１１１および第１比較回路１１２を含んでもよい。
　本実施例において、第１充放電回路１１１は、第１キャパシタＣ１１、Ｃ１２および第１抵抗Ｒ１を含んでもよい。第１充放電回路１１１は、入力された三相交流に基づき、第１キャパシタＣ１１、Ｃ１２を充電させ、または、第１キャパシタＣ１１、Ｃ１２を、第１抵抗Ｒ１を介して放電させることができる。例えば、当該入力された三相交流が正常である場合には、第１キャパシタＣ１１、Ｃ１２が第１抵抗Ｒ１を介して放電し、当該入力された三相交流が正常でない場合、例えば欠相または停止した場合には、第１キャパシタＣ１１、Ｃ１２が充電される。第１キャパシタＣ１１、Ｃ１２の容量値および第１抵抗Ｒ１の抵抗値は調整可能である。なお、第１キャパシタＣ１１、Ｃ１２は単に例示であり、第１キャパシタの数量はこれに限定されず、１つのキャパシタのみであってもよく、３つのキャパシタであってもよい。
　本実施例において、第１比較回路１１２は、第１キャパシタＣ１１、Ｃ１２の一端における電位と、第１参照電位Ｖｒ１とを比較し、三相交流検査回路による検出結果を出力する。例えば、図２に示すように、第１比較回路１１２は、プラス入力端「＋」に第１参照電位が入力され、マイナス入力端「－」に第１キャパシタＣ１１、Ｃ１２の一端における電位が入力され、出力端が切替回路１３に接続した第１コンパレータＣＰ１を有してもよい。なお、前記第１参照電位は、電源検査回路１の内部電源ＶＤＤと接地線Ｎとの間に直列された抵抗によって提供されてもよい。
　以下は、三相交流検査回路１１の動作原理を説明する。
　前処理回路１０から送られたサンプリング信号ＣＬＫが第１充放電回路１１１に入力される。三相交流が正常でない場合、例えば欠相または停止した場合には、当該サンプリング信号ＣＬＫに低レベルが生じるため、スイッチング回路１１１１がオン（ＯＮ）となり、電源ＶＤＤがスイッチング回路１１１１を介して第１キャパシタＣ１１、Ｃ１２に充電する。そして、第１キャパシタＣ１１、Ｃ１２のＶＤＤ側端部における電位が第１参照電位Ｖｒ１を上回ったとき、三相交流の欠相または停止を検出したことを示す低レベルの検出信号が、第１コンパレータＣＰ１の出力端から出力される。一方、三相交流が正常である場合、例えば欠相および停止が発生していない場合には、当該サンプリング信号ＣＬＫが高レベルであるため、スイッチング回路１１１１がオフ（ＯＦＦ）となり、第１キャパシタＣ１１、Ｃ１２が第１抵抗Ｒ１を介して接地線Ｎに放電する。そして、第１キャパシタＣ１１、Ｃ１２のＶＤＤ側端部における電位が第１参照電位Ｖｒ１を下回ったとき、三相交流が正常であることを示す高レベルの検出信号が、第１コンパレータＣＰ１の出力端から出力される。
　なお、三相交流検査回路１１において、スイッチング回路１１１１内のスイッチング素子は、図示されたＰＮＰバイポーラトランジスタで実現してもよい。但し、本実施例はこれに限定されず、異なる信号論理方式に応じて他のタイプのスイッチング素子を用いてもよい。
　図２に示すように、本実施例において、単相交流検査回路１２は、単相交流瞬停検出回路１２１（単相交流停止検出回路）および単相交流非零検出回路１２２を含んでもよい。単相交流瞬停検出回路１２１は入力された単相交流の停止を検出することができ、単相交流非零検出回路１２２は入力の非零を検出することができる。なお、入力の非零とは、電源検査回路１に入力された電力が三相交流であることを指す。
　図２に示すように、単相交流瞬停検出回路１２１は、第２充放電回路１２１１および第２比較回路１２１２を含んでもよい。
　本実施例において、第２充放電回路１２１１は、第２キャパシタＣ２１～Ｃ２５および第２抵抗Ｒ２を含んでもよい。第２充放電回路１２１１は、入力された単相交流が停止したか否かに基づき、第２キャパシタＣ２１～Ｃ２５を充電させ、または、第２キャパシタＣ２１～Ｃ２５を、第２抵抗Ｒ２を介して放電させることができる。例えば、当該入力された単相交流が正常である場合には、第２キャパシタＣ２１～Ｃ２５が第２抵抗Ｒ２を介してサンプリング信号の周期ごとに迅速に放電し、当該入力された単相交流が正常でない場合、例えば停止した場合には、第２キャパシタＣ２１～Ｃ２５が放電せずに充電される。
　本実施例において、第２キャパシタＣ２１～Ｃ２５の容量値および第２抵抗Ｒ２の抵抗値は調整可能である。なお、第２キャパシタＣ２１～Ｃ２５は単に例示であり、第２キャパシタの数量はこれに限定されない。
　本実施例において、第２比較回路１２１２は、第２キャパシタＣ２１～Ｃ２５の一端における電位と、第２参照電位Ｖｒ２とを比較し、単相交流瞬停検出回路１２１による検出結果を出力する。例えば、図２に示すように、第２比較回路１２１２は、プラス入力端「＋」に第２参照電位Ｖｒ２が入力され、マイナス入力端「－」に第２キャパシタＣ２１～Ｃ２５の一端の電位が入力され、出力端が切替回路１３に接続した第２コンパレータＣＰ２を有してもよい。
　以下は、単相交流瞬停検出回路１２１の動作原理を説明する。
　前処理回路１０から送られたサンプリング信号ＣＬＫが第２充放電回路１２１１に入力される。単相交流が正常でない場合、例えば停止した場合には、当該サンプリング信号ＣＬＫが継続的に低レベルであるため、スイッチング回路１２１１１が長時間オン（ＯＮ）となり、スイッチング素子１２ａがオフ（ＯＦＦ）となり、電源ＶＤＤが第２キャパシタＣ２１～Ｃ２５に充電する。そして、第２キャパシタＣ２１～Ｃ２５のＶＤＤ側端部における電位が第２参照電位Ｖｒ２を上回ったとき、単相交流の停止を検出したことを示す低レベルの検出信号が、第２コンパレータＣＰ２の出力端から出力される。一方、単相交流が正常である場合、例えば停止が発生していない場合には、当該サンプリング信号ＣＬＫは、高レベルおよび低レベルが交互に変化する周期的信号となっているため、スイッチング回路１２１１１が周期的にオン（ＯＮ）およびオフ（ＯＦＦ）となり、スイッチング素子１２ａが周期的にオン（ＯＮ）となり、第２キャパシタＣ２１～Ｃ２５が第２抵抗Ｒ２を介して接地線Ｎに放電する。これにより、第２キャパシタＣ２１～Ｃ２５のＶＤＤ側端部における電位が第２参照電位Ｖｒ２よりも低くなり、単相交流が正常であることを示す高レベルの検出信号が第２コンパレータＣＰ２の出力端から出力される。
　なお、単相交流瞬停検出回路１２１において、スイッチング回路１２１１１は、ＰＮＰバイポーラトランジスタで実現されたスイッチング素子を有してもよく、スイッチング素子１２ａは、ＰＮＰバイポーラトランジスタであってもよい。但し、本実施例はこれに限定されず、スイッチング回路１２１１１内のスイッチング素子、およびスイッチング素子１２ａは、異なる信号論理方式に応じて他のタイプのスイッチング素子を用いてもよい。また、Ｃ２１～Ｃ２５がトランジスタから漏れた電流によって充電されることを防止するために、スイッチング素子１２ａの制御端、例えばベース極に単方向制御用のダイオードＤ０が設けられている。
　図２に示すように、単相交流非零検出回路１２２は、第３充放電回路１２２１および第３比較回路１２２２を含んでもよい。
　本実施例において、第３充放電回路１２２１は、第３キャパシタＣ３１および第３抵抗Ｒ３を含んでもよい。第３充放電回路１２２１は、単相交流または三相交流のいずれが入力されたかに基づき、第３キャパシタＣ３１が第３抵抗Ｒ３を介して放電する時間の長さを変化させることができる。例えば、単相交流が入力された場合、第３キャパシタＣ３１は正常に充電および放電することが可能であるが、放電時間が非常に短いため、Ｃ３１が放電する間合いがほぼなく、Ｃ３１の電位が一定の値に維持される。三相交流が入力された場合、すなわち非零の場合、第３キャパシタＣ３１が第３抵抗Ｒ３を介して継続的に放電するため、第３キャパシタＣ３１の電位が下降し、非零が第３比較回路１２２２によって検出される。また、単相交流の瞬停に対する検出機能への干渉を防止し、かつ、単相交流瞬停検出回路１２１による検出結果が影響されない目的で、第３キャパシタＣ３１は、入力された単相交流が瞬停した直後には一定の電圧が維持されるように構成されている。
　本実施例において、第３キャパシタＣ３１の容量値および第３抵抗Ｒ３の抵抗値は調整可能である。なお、第３キャパシタＣ３１は単に例示であり、第３キャパシタの数量はこれに限定されない。
　本実施例において、第３比較回路１２２２は、第３キャパシタＣ３１の一端における電位と、第３参照電位Ｖｒ３とを比較し、単相交流非零検出回路１２２による検出結果を出力する。例えば、図２に示すように、第３比較回路１２２２は、マイナス入力端「－」に第３参照電位Ｖｒ３が入力され、プラス入力端「＋」に第３キャパシタＣ３１の一端における電位が入力され、出力端が切替回路１３に接続した第３コンパレータＣＰ３を有してもよい。
　以下は、単相交流非零検出回路１２２の動作原理を説明する。
　前処理回路１０から送られたサンプリング信号ＣＬＫが第３充放電回路１２２１に入力される。非零に該当する場合、例えば、三相交流が入力された場合には、当該サンプリング信号ＣＬＫが高レベル、接地線Ｎが低レベルであることにより、スイッチング回路１２２１１がオフ（ＯＦＦ）となり、第３キャパシタＣ３１が第３抵抗Ｒ３を介して放電する。そして、第３キャパシタＣ３１のＶＤＤ側端部における電位が第３参照電位Ｖｒ３を下回ったとき、非零を検出したこと、すなわち、三相交流が入力されていることを示す低レベルの検出信号が、第３コンパレータＣＰ３の出力端から出力される。一方、単相交流が正常である場合、例えば、非零ではなく、単相交流が入力された場合には、当該サンプリング信号ＣＬＫが、高、低レベルが交互に変化する周期性の信号となっているため、スイッチング回路１２２１１が周期的にオン（ＯＮ）およびオフ（ＯＦＦ）となる。スイッチング回路１２２１１がオン（ＯＮ）となった場合にはＶＤＤがＣ３１に充電し、スイッチング回路１２２１１がオフ（ＯＦＦ）となった場合にはＣ３１がＲ３を介して放電する。このとき、第３キャパシタＣ３１の放電時間が比較的短いため、第３キャパシタＣ３１のＶＤＤ側端部における電位は、Ｖｒ３よりも高い電位に維持される。したがって、非零ではないこと、すなわち、単相交流が入力されていることを示す高レベルの検出信号が、第３コンパレータＣＰ３の出力端から出力される。
　なお、単相交流非零検出回路１２２において、スイッチング回路１２２１１は、ＰＮＰバイポーラトランジスタで実現されたスイッチング素子を有してもよい。但し、本実施例はこれに限定されず、スイッチング回路１２２１１内のスイッチング素子は、異なる信号論理方式に応じて他のタイプのスイッチング素子を用いてもよい。
　本実施例において、単相交流瞬停検出回路１２１の出力端と単相交流非零検出回路１２２の出力端とを一つに繋げ、単相交流検査回路１２の出力端としてもよい。また、切替回路１３は、例えば、切り替えることにより三相交流検査回路１１の検出結果または単相交流検査回路１２の検出結果を選択し、選択した検出結果を検出信号として出力するスイッチであってもよい。
　本実施例において、図１に示すように、電源検査回路１はさらに出力処理回路１５を含んでもよい。出力処理回路１５は、母線電圧制御信号と、第１遅延処理を経た検出信号とに基づいてアラーム信号を出力すると共に、第２遅延処理を経た母線電圧制御信号と、第１遅延処理を経た検出信号とに基づいて準備信号を出力することができる。なお、前記アラーム信号のタイミングと、前記準備信号のタイミングとは互いに異なる。
　図３は、本実施例における出力処理回路の回路構成を示す模式図である。図４は、本実施例における母線電圧制御信号、検出信号、準備信号およびアラーム信号を示すタイミング図である。なお、これら信号の名称は単に便宜上で例示した名称であり、当該信号の性質を限定するものではない。
　図３に示すように、出力処理回路１５は、第１遅延処理回路１５１と、第１出力回路１５２と、第２遅延処理回路１５３と、第２出力回路１５４とを含んでもよい。
　本実施例において、第１遅延処理回路１５１は、切替回路１３から出力された検出信号に対して第１遅延処理を行い、第１出力回路１５２は、母線電圧制御信号と、第１遅延処理を経た前記検出信号とに基づいてアラーム信号を出力し、第２遅延処理回路１５３は、母線電圧制御信号に対して第２遅延処理を行い、第２出力回路１５４は、第２遅延処理を経た母線電圧制御信号と、第１遅延処理を経た検出信号とに基づいて準備信号を出力する。
　なお、本実施例では、前記第１遅延処理による遅延時間と、前記第２遅延処理による遅延時間とは互いに異なってもよい。
　本実施例において、図３に示すように、第１遅延処理回路１５１は、第４充放電回路１５１１および第４比較回路１５１２を含んでもよい。
　本実施例において、第４充放電回路１５１１は、第４キャパシタＣ４および第４抵抗Ｒ４を含んでもよい。第４充放電回路１５１１は、検出信号の電位に基づき、第４キャパシタＣ４を充電させ、または、第４キャパシタＣ４を、第４抵抗Ｒ４を介して放電させることができる。例えば、当該検出信号が高電位である場合には、第４キャパシタＣ４が第４抵抗Ｒ４を介して放電し、当該検出信号が低電位である場合には、第４キャパシタＣ４が充電される。第４キャパシタＣ４の容量値および第４抵抗Ｒ４の抵抗値は調整可能である。なお、第４キャパシタＣ４は単に例示であり、第４キャパシタの数量はこれに限定されない。
　本実施例において、第４比較回路１５１２は、第４キャパシタＣ４の一端における電位と、第４参照電位Ｖｒ４とを比較し、遅延後の検出信号を出力する。例えば、図３に示すように、第４比較回路１５１２は、プラス入力端「＋」に第４参照電位が入力され、マイナス入力端「－」に第４キャパシタＣ４の一端における電位が入力され、出力端が第１出力回路１５２に接続した第４コンパレータＣＰ４を有してもよい。なお、前記第４参照電位は、電源検査回路１の内部電源ＶＤＤと接地線Ｎとの間に直列接続された抵抗によって提供されてもよい。
　以下は、第４充放電回路１５１１の動作原理を説明する。
　検出信号が第４充放電回路１５１１に入力される。検出信号が低レベルであれば、スイッチング回路１５１１１がオン（ＯＮ）となり、電源ＶＤＤがスイッチング回路１５１１１を介して第４キャパシタＣ４に充電する。そして、第４キャパシタＣ４のＶＤＤ側端部における電位が第４参照電位Ｖｒ４を上回ったとき、第４コンパレータＣＰ４の出力端から低レベル信号が出力される。なお、Ｃ４の充電過程に関する充電時間Ｔ１は、比較的短い時間、例えば、１つの信号をフィルタリングするだけの時間（例えばＴ１＝０．１ｍｓ）であってもよい。この充電時間は、クロック信号の要求に応じて、抵抗Ｒ４１および第４キャパシタＣ４を調整することにより調節してもよい。ＣＰ４から低レベルが出力された場合、ＶＤＤの電圧により第１ダイオードＤ１が通電し、第４参照電位Ｖｒ４の値が変化する。
　検出信号が低レベルから高レベルに変化したとき、Ｃ４は、充電時間Ｔ１と大きく異なる時間の放電を、Ｒ４を介して行う。具体的には、検出信号が低レベルから高レベルに変化したとき、スイッチング回路１５１１１がオフ（ＯＦＦ）となり、第４キャパシタＣ４が第４抵抗Ｒ４を介して接地線Ｎに放電する。そして、第４キャパシタＣ４のＶＤＤ側端部における電位が変化後の第４参照電位Ｖｒ４を下回ったとき、第４コンパレータＣＰ４の出力端から高レベルの信号が出力される。したがって、第４充放電回路１５１１に入力された検出信号が低レベルから高レベルに切り替わった場合、第４キャパシタＣ４が放電して、そのＶＤＤ側端部における電位が変化後の第４参照電位Ｖｒ４を下回るまでの時間が経過してから、前記高レベルの信号がＣＰ４の出力端から出力される。すなわち、検出信号が低レベルから高レベルに切り替わったタイミングは、第４キャパシタＣ４の放電により、例えば図４に示す時間長さＴ３だけ遅延する。
　第４充放電回路１５１１において、スイッチング回路１５１１１内のスイッチング素子は、図示されたＰＮＰバイポーラトランジスタで実現してもよい。但し、本実施例はこれに限定されず、異なる信号論理方式に応じて他のタイプのスイッチング素子を用いてもよい。
　本実施例において、第１遅延処理回路１５１は、第４比較回路ＣＰ４における、第４参照電位が入力される第１入力端（すなわち、プラス入力端「＋」）と、第４比較回路ＣＰ４の出力端との間に接続された第１フィードバック回路１５１３をさらに含む。第１フィードバック回路１５１３は第１ダイオードＤ１を有し、第４比較回路ＣＰ４の第１入力端は第１フィードバック回路を介して第４比較回路ＣＰ４の出力端に信号をフィードバックする。また、第１ダイオードＤ１の存在により、第４比較回路ＣＰ４の出力端は、第４比較回路ＣＰ４の第１入力端に信号をフィードバックすることができない。このように、単方向フィードバック式の遅延回路が構成される。
　本実施例において、第１出力回路１５２は、スイッチング素子Ｑ５、Ｑ６、Ｑ７、および光学カプラＯＣＰ１を含んでもよい。Ｑ５のオン（ＯＮ）／オフ（ＯＦＦ）は母線電圧制御信号によって制御され、Ｑ６のオン（ＯＮ）／オフ（ＯＦＦ）はＣＰ４から出力された信号によって制御される。Ｑ５、Ｑ６が共にオン（ＯＮ）となるとき、Ｑ７はオン（ＯＮ）となる。ＣＰ４から低レベル信号が出力され、且つ、母線電圧制御信号も低レベルであるとき、スイッチング素子Ｑ５、Ｑ６、Ｑ７が共にオン（ＯＮ）となる。よって、光学カプラＯＣＰ１がＱ７によって短絡され、アラーム信号の高レベル信号が光学カプラＯＣＰから出力される。
　第１遅延処理回路１５１の第１遅延処理により、第１出力回路１５２からアラーム信号の高レベル信号が出力されるタイミングは、検出信号が高レベルから低レベルに切り替わったタイミングから、第１時間長さＴ１だけ遅延する。そして、検出信号が高レベルから低レベルに切り替わった後、該低レベルの持続時間が前記第１時間長さＴ１よりも短い場合には、アラーム信号の高レベル信号が第１出力回路１５２から出力されない。したがって、本実施例における第１遅延処理回路１５１の第１遅延処理および第１出力回路１５２によれば、例えば回路の誤動作によって検出信号が低レベルになった場合、該低レベルの持続時間が時間長さＴ１よりも短ければ、アラーム信号の高レベル信号が出力されず、誤警報を回避することができる。
　本実施例において、図３に示すように、第２遅延処理回路１５３は、第５充放電回路１５３１および第５比較回路１５３２を含んでもよい。
　本実施例において、第５充放電回路１５３１は、第５キャパシタＣ５および第５抵抗Ｒ５を含んでもよい。第５充放電回路１５３１は、母線電圧制御信号の電位に基づき、第５キャパシタＣ５を充電させ、または、第５キャパシタＣ５を、第５抵抗Ｒ５を介して放電させることができる。例えば、当該母線電圧制御信号が高電位である場合には、第５キャパシタＣ５が第５抵抗Ｒ５を介して放電し、当該母線電圧制御信号が低電位である場合には、第５キャパシタＣ５が充電される。第５キャパシタＣ５の容量値および第５抵抗Ｒ５の抵抗値は調整可能である。なお、第５キャパシタＣ５は単に例示であり、第５キャパシタの数量はこれに限定されない。
　本実施例において、第５比較回路１５３２は、第５キャパシタＣ５の一端における電位と、第５参照電位Ｖｒ５とを比較し、遅延後の母線電圧制御信号を出力する。例えば、図３に示すように、第５比較回路１５３２は、プラス入力端「＋」に第５参照電位が入力され、マイナス入力端「－」に第５キャパシタＣ５の一端における電位が入力され、出力端が第２出力回路１５４に接続した第５コンパレータＣＰ５を有してもよい。なお、前記第５参照電位は、電源検査回路１の内部電源ＶＤＤと接地線Ｎとの間に直列接続された抵抗によって提供されてもよい。
　以下は、第５充放電回路１５３１の動作原理を説明する。
　母線電圧制御信号が第５充放電回路１５３１に入力される。母線電圧制御信号が低レベルであれば、スイッチング回路１５３１１がオン（ＯＮ）となり、スイッチング素子Ｑ１１がオフ（ＯＦＦ）となり、電源ＶＤＤが第５キャパシタＣ５に充電する。そして、第５キャパシタＣ５のＶＤＤ側端部における電位が第５参照電位Ｖｒ５を上回ったとき、第５コンパレータＣＰ５の出力端から低レベル信号が出力される。また、このとき、ＶＤＤにより第２ダイオードＤ２を電流が流れるようになり、第５参照電位Ｖｒ５が変化する。ここで、第５キャパシタＣ５が充電されて、そのＶＤＤ側端部における電位が第５参照電位Ｖｒ５を上回るまでの時間の長さは、Ｔ２である。すなわち、母線電圧制御信号が高レベルから低レベルに切り替わったタイミングは、第５キャパシタＣ５の充電により、第２時間長さＴ２だけ遅延する。
　一方、母線電圧制御信号が高レベルであれば、スイッチング回路１５３１１がオフ（ＯＦＦ）となり、スイッチング素子Ｑ１１がオン（ＯＮ）となり、第５キャパシタＣ５が第５抵抗Ｒ５を介して接地線Ｎに放電する。そして、第５キャパシタＣ５のＶＤＤ側端部における電位が変化後の第５参照電位Ｖｒ５を下回ったとき、第５コンパレータＣＰ５の出力端から高レベルの信号が出力される。したがって、第５充放電回路１５３１に入力された母線電圧制御信号が低レベルから高レベルに切り替わった場合、第５キャパシタＣ５が放電して、そのＶＤＤ側端部における電位が変化後の第５参照電位Ｖｒ５を下回るまでの時間が経過してから、前記高レベルの信号がＣＰ５の出力端から出力される。
　第５充放電回路１５３１において、スイッチング回路１５３１１内のスイッチング素子、およびスイッチング素子Ｑ１１は、図示されたＰＮＰバイポーラトランジスタで実現してもよい。但し、本実施例はこれに限定されず、異なる信号論理方式に応じて他のタイプのスイッチング素子を用いてもよい。
　また、図３に示すように、第５充放電回路１５３１は、第５キャパシタＣ５がトランジスタからの漏れ電流によって充電されることを防止するためのダイオードＤ５１を有してもよい。
　本実施例において、第２遅延処理回路１５３は、第５比較回路ＣＰ５における、第５参照電位を入力される第１入力端（すなわち、プラス入力端「＋」）と、第５比較回路ＣＰ５の出力端との間に接続された第２フィードバック回路１５３３をさらに含む。第２フィードバック回路１５３３は第２ダイオードＤ２を有し、第５比較回路ＣＰ５の第１入力端は第２フィードバック回路を介して第５比較回路ＣＰ５の出力端に信号をフィードバックする。また、第２ダイオードＤ２の存在により、第５比較回路ＣＰ５の出力端は、第５比較回路ＣＰ５の第１入力端に信号をフィードバックすることができない。このように、単方向フィードバック式の遅延回路が構成される。
　本実施例において、第２出力回路１５４は、スイッチング素子Ｑ８、Ｑ９、Ｑ１０、および光学カプラＯＣＰ２を含んでもよい。Ｑ８のオン（ＯＮ）／オフ（ＯＦＦ）はＣＰ４から出力された信号によって制御される。ＣＰ４から高レベル信号が出力され、且つ、ＣＰ５から出力された信号が低レベルであり、且つ、母線電圧制御信号も低レベルである場合には、スイッチング素子Ｑ５がオン（ＯＮ）となり、スイッチング素子Ｑ８（ＰＮＰ）がオフ（ＯＦＦ）となり、Ｑ９（ＰＮＰ）およびＱ１０が共にオン（ＯＮ）となる。よって、光学カプラＯＣＰ２がＶＤＤによって駆動され、光学カプラＯＣＰ２から準備信号の低レベル信号が出力される。上記でない場合には、光学カプラＯＣＰ２から準備信号の高レベル信号が出力される。
　第２遅延処理回路１５３の第２遅延処理により、第２出力回路１５４から準備信号が出力されるタイミングは、母線電圧制御信号が高レベルから低レベルに切り替わったタイミングから、第２時間長さＴ２だけ遅延する。
　また、図４のように、母線電圧制御信号が低レベルから高レベルに切り替わったタイミングＴ４において、光学カプラＯＣＰ２から高レベル信号が出力される。
　本実施例において、母線電圧制御信号は、継電器などの電子デバイスのオン（ＯＮ）またはオフ（ＯＦＦ）を制御するための信号であってもよく、その他の制御信号であってもよく、母線電圧制御信号の種類および由来は本実施例に限定されない。また、本実施例に記載された内容は、単に、如何に母線電圧制御信号および検出信号の遅延処理、ならびにそれらの組合せを行って、新たな信号、例えばアラーム信号および準備信号等を生成するかを説明するためのものである。
　本実施例によれば、母線電圧制御信号および検出信号の遅延処理、ならびにそれらの組合せを行い、異なるタイミングを有するアラーム信号および準備信号を生成することにより、信号の出力の自由度を向上させている。
　また、図２および図３中に、破線で接続され破線枠で表示された回路素子１００が存在するが、当該回路素子１００は、例えば抵抗、キャパシタまたはダイオード等の素子であってもよい。これら回路素子１００を、様々な製品の要求に応じて接続し信号のフィルタリングに供することにより、回路の電磁整合性（ＥＭＣ）を向上させ、信号処理の信頼度を向上させしてもよい。
　以上、具体的な実施形態を挙げつつ本発明を説明したが、これらの説明は、単に例示的なものであり、本発明の保護範囲を限定するものではないと、当業者に理解されるべきである。当業者は本発明の原理に基づいて本発明について様々な変形および改修を施すことができ、当該変形および変更も本発明の範囲に含まれる。

Claims (11)

  1. 　入力された三相交流の停止および欠相を検出する三相交流検査回路と、
    　入力された単相交流の停止および非零の少なくとも一方を検出する単相交流検査回路と、
    　切替えを行うと共に、前記三相交流検査回路による検出結果、および前記単相交流検査回路による検出結果の何れか一方を検出信号として出力する切替回路と、
    を含む電源検査回路。
  2. 　前記三相交流検査回路は、
    　第１キャパシタおよび第１抵抗を含み、前記入力された三相交流に基づき、前記第１キャパシタを充電させ、または前記第１キャパシタを、前記第１抵抗を介して放電させる第１充放電回路と、
    　前記第１キャパシタの一端における電位と第１参照電位とを比較し、前記三相交流検査回路による検出結果を出力する第１比較回路と、
    を含む請求項１に記載の電源検査回路。
  3. 　前記単相交流検査回路は、
    　入力された単相交流の停止を検出する単相交流停止検出回路、
    　および／または
    　入力の非零を検出する単相交流非零検出回路であって、前記入力の非零は前記電源検査回路に入力された電力が三相交流であることを示す単相交流非零検出回路を、含む請求項１に記載の電源検査回路。
  4. 　前記単相交流停止検出回路は、
    　第２キャパシタおよび第２抵抗を含み、前記入力された単相交流が停止したか否かに基づき、前記第２キャパシタを充電させ、または前記第２キャパシタを、前記第２抵抗を介して放電させる第２充放電回路と、
    　前記第２キャパシタの一端における電位と第２参照電位とを比較し、前記単相交流停止検出回路による検出結果を出力する第２比較回路と、
    を含む請求項３に記載の電源検査回路。
  5. 　前記単相交流非零検出回路は、
    　第３キャパシタおよび第３抵抗を含み、入力された電力が単相交流または三相交流のいずれであるかに基づき、前記第３キャパシタを充電させ、または前記第３キャパシタを、前記第３抵抗を介して放電させる第３充放電回路と、
    　前記第３キャパシタの一端における電位と第３参照電位とを比較し、前記入力の非零に関する検出結果を出力する第３比較回路と、
    を含む請求項３に記載の電源検査回路。
  6. 　母線電圧制御信号と、第１遅延処理を経た前記検出信号とに基づいてアラーム信号を出力すると共に、第２遅延処理を経た前記母線電圧制御信号と、前記第１遅延処理を経た前記検出信号とに基づいて準備信号を出力する出力処理回路をさらに含み、
    　前記アラーム信号および前記準備信号は、異なるタイミングを有する、
    請求項１に記載の電源検査回路。
  7. 　前記出力処理回路は、
    　前記検出信号に対して前記第１遅延処理を行う第１遅延処理回路と、
    　前記母線電圧制御信号と、前記第１遅延処理を経た前記検出信号とに基づいて前記アラーム信号を出力する第１出力回路と、
    　前記母線電圧制御信号に対して前記第２遅延処理を行う第２遅延処理回路と、
    　前記第２遅延処理を経た前記母線電圧制御信号と、前記第１遅延処理を経た前記検出信号とに基づいて前記準備信号を出力する第２出力回路と、を含み、
    　前記第１遅延処理および前記第２遅延処理は、遅延時間が異なる、
    請求項６に記載の電源検査回路。
  8. 　前記第１遅延処理回路は、
    　第４キャパシタおよび第４抵抗を含み、前記検出信号の電位に基づき、前記第４キャパシタを充電させ、または前記第４キャパシタを、前記第４抵抗を介して放電させる第４充放電回路と、
    　前記第４キャパシタの一端における電位と第４参照電位とを比較し、前記第４キャパシタの一端における電位が所定の電位に達したとき、前記第１遅延処理を経た前記検出信号を出力する第４比較回路と、
    を含む請求項７に記載の電源検査回路。
  9. 　前記第１遅延処理回路は、前記第４比較回路における、前記第４参照電位が入力される第１入力端と、第１出力端との間に接続された第１フィードバック回路をさらに含み、
    　前記第１フィードバック回路は、第１ダイオードを有し、
    　前記第１入力端は、前記第１フィードバック回路を介して前記第１出力端に信号をフィードバックする、請求項８に記載の電源検査回路。
  10. 　前記第２遅延処理回路は、
    　第５キャパシタおよび第５抵抗を含み、前記母線電圧制御信号の電位に基づき、前記第５キャパシタを充電させ、または前記第５キャパシタを、前記第５抵抗を介して放電させる第５充放電回路と、
    　前記第５キャパシタの一端における電位と第５参照電位とを比較し、前記第５キャパシタの一端における電位が所定の電位に達したとき、前記第２遅延処理を経た前記母線電圧制御信号を出力する第５比較回路と、
    を含む請求項７に記載の電源検査回路。
  11. 　前記第２遅延処理回路は、前記第５比較回路における、前記第５参照電位が入力される第２入力端と、第２出力端との間に接続された第２フィードバック回路をさらに含み、
    　前記第２フィードバック回路は、第２ダイオードを有し、
    　前記第２入力端は、前記第２フィードバック回路を介して前記第２出力端に信号をフィードバックする、請求項１０に記載の電源検査回路。
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