WO2019188171A1 - コード生成方法、コード生成装置 - Google Patents

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雅史 九里
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株式会社デンソー
株式会社エヌエスアイテクス
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation

Definitions

  • the present disclosure relates to a code generation method and a code generation apparatus in a program having a graph structure including a plurality of processing nodes.
  • Patent Document 1 As a method for evaluating the functional safety of a program, the one described in Patent Document 1 below has been proposed.
  • the evaluation system is directed to an acquisition unit that acquires a safety program, and an arithmetic process for operating the target device so as to keep safety among instructions included in the safety program.
  • Instruction extraction means for extracting instructions signal extraction means for extracting input signals and output signals associated with the instructions extracted from the safety program, and the extracted input signals and output signals are displayed in association with each other
  • a setting means for accepting a setting of an expected output value that is a value for operating the target device so that safety is maintained for the displayed output signal, and changing the value of the extracted input signal and the input Determine whether the value of the output signal calculated by the operation according to the safety program matches the set expected output value according to the change in the signal value.
  • an evaluation means for evaluation of evaluation means.
  • the functional safety evaluation method such as the above prior art requires a programmer to construct a program incorporating functional safety processing and generate an instruction code. If this method is applied to a program having a graph structure composed of a plurality of processing nodes, a huge load may be applied.
  • the present disclosure provides a code generation method and a code generation device for a program having a graph structure constituted by a plurality of processing nodes, which can easily incorporate a functional safety process. Objective.
  • the present disclosure relates to a code generation method in a program having a graph structure composed of a plurality of processing nodes, a recognition step for recognizing generation instruction information for instructing code generation related to functional safety processing, and a function according to the generation instruction information Generating a command for executing a safety process.
  • the present disclosure is a code generation device in a program having a graph structure including a plurality of processing nodes, a recognition unit for recognizing generation instruction information for instructing code generation related to functional safety processing, and a function according to the generation instruction information And a generation unit that generates an instruction for executing the safety process.
  • the functional safety process can be easily incorporated. Can do.
  • FIG. 1 is a diagram for explaining parallel processing which is a premise of the present embodiment.
  • FIG. 2 is a diagram showing a system configuration example for executing the parallel processing shown in FIG.
  • FIG. 3 is a diagram illustrating a configuration example of the DFP used in FIG.
  • FIG. 4 is a diagram for explaining a functional configuration example of the compiler.
  • FIG. 5 is a diagram for explaining the processing of the compiler.
  • FIG. 6 is a diagram for explaining the processing of the compiler.
  • FIG. 7 is a diagram for explaining a mode of executing the generated ASIL execution code.
  • FIG. 1A shows a program code having a graph structure
  • FIG. 1B shows a thread state
  • FIG. 1C shows a state of parallel processing.
  • the program to be processed in this embodiment has a graph structure in which data and processing are divided. This graph structure maintains the task parallelism and graph parallelism of the program.
  • Parallel execution as shown in FIG. 1C can be performed on a large number of threads shown in FIG. 1B by dynamic register placement and thread scheduling by hardware. By dynamically allocating register resources during execution, a plurality of threads can be executed in parallel for different instruction streams.
  • a data processing system 2 which is a system configuration example including a DFP (Data Flow Processor) 10 as an accelerator for performing dynamic register placement and thread scheduling, will be described with reference to FIG.
  • DFP Data Flow Processor
  • the data processing system 2 includes a DFP 10, an event handler 20, a host CPU 21, a ROM 22, a RAM 23, an external interface 24, and a system bus 25.
  • the host CPU 21 is an arithmetic unit that mainly performs data processing.
  • the host CPU 21 supports the OS.
  • the event handler 20 is a part that generates an interrupt process.
  • ROM 22 is a read-only memory.
  • the RAM 23 is a read / write memory.
  • the external interface 24 is an interface for exchanging information with the outside of the data processing system 2.
  • the system bus 25 is for transmitting and receiving information between the DFP 10, the host CPU 21, the ROM 22, the RAM 23, and the external interface 24.
  • the DFP 10 is positioned as an individual master provided to cope with the heavy computation load of the host CPU 21.
  • the DFP 10 is configured to support the interrupt generated by the event handler 20.
  • the DFP 10 includes a command unit 12, a thread scheduler 14, an execution core 16, and a memory subsystem 18.
  • the command unit 12 is configured to be able to communicate information with the config interface.
  • the command unit 12 also functions as a command buffer.
  • the thread scheduler 14 is a part that schedules processing of a large number of threads as exemplified in FIG.
  • the thread scheduler 14 can perform scheduling across threads.
  • the execution core 16 has four processing elements, PE # 0, PE # 1, PE # 2, and PE # 3.
  • the execution core 16 has a number of pipelines that can be scheduled independently.
  • the memory subsystem 18 includes an arbiter 181, an L1 cache 18a, and an L2 cache 18b.
  • the memory subsystem 18 is configured to allow information communication between the system bus interface and the ROM interface.
  • the compiler 50 includes an ASIL (Automatic Safety Integrity Level) recognition unit 501 and an ASI1 instruction code generation unit 502 as functional components.
  • the ASIL recognition unit 501 corresponds to a recognition unit of the present disclosure.
  • the ASIL instruction code generation unit 502 corresponds to a generation unit of the present disclosure.
  • the ASIL recognition unit 501 is a part that executes a recognition step for recognizing generation instruction information for instructing code generation related to functional safety processing.
  • the ASIL instruction code generation unit 502 is a part that executes a generation step of generating an instruction code for executing functional safety processing in accordance with the generation instruction information.
  • FIG. 5 shows a code generation mode when generation instruction information is not included.
  • the compiler 50 When a program as shown in FIG. 5A is input to the compiler 50, the compiler 50 generates an object code as shown in FIG. As shown in FIG. 5C, the object code is executed by the object code execution engine (execution core 16 in FIG. 3).
  • FIG. 6 shows a code generation mode when generation instruction information is included.
  • a program including “#pragma ASIL-D” as generation instruction information is input to the compiler.
  • the ASIL recognition unit 501 recognizes “#pragma ASIL-D” as generation instruction information.
  • the ASIl instruction code generation unit 502 generates an object code and an instruction code.
  • the instruction code corresponds to an instruction code for executing functional safety processing.
  • the object code is executed by the object code execution engine (the arithmetic unit included in the execution core 16 in FIG. 3), and the instruction code is included in the ASIL execution engine (the execution core 16 in FIG. 3). Executed by a computing unit).
  • the object code execution engine and ASIL execution engine will be described with reference to FIG.
  • the execution core 16 includes a plurality of computing units. Specifically, the execution core 16 includes a thread arbiter 51, an arithmetic unit A521, an arithmetic unit a522, an arithmetic unit B523, an arithmetic unit b524, an arithmetic unit C525, an arithmetic unit c526, a result register A531, a result register a532, and a result register B533.
  • the thread arbiter 51 is a part that assigns processing to the arithmetic unit A521, the arithmetic unit a522, the arithmetic unit B523, the arithmetic unit b524, the arithmetic unit C525, and the arithmetic unit c526.
  • the computing unit A521, the computing unit a522, the computing unit B523, the computing unit b524, the computing unit C525, and the computing unit c526 are parts that execute assigned processing.
  • the arithmetic unit A521 and the arithmetic unit a522 are corresponding arithmetic units.
  • the arithmetic unit A521 functions as an object code execution engine.
  • the calculator a522 functions as an ASIL execution engine.
  • the calculator a522 has a compact configuration with respect to the calculator A521.
  • the computing unit B 523 and the computing unit b 524 and the computing unit C 525 and the computing unit c 526 are configured to have the same relationship as the relationship between the computing unit A 521 and the computing unit a 522.
  • the result register A531 is a part for storing the calculation result of the calculator A521.
  • the result register a532 is a part that stores the calculation result of the calculator a522.
  • the result register B533 is a part that stores the calculation result of the calculator B523.
  • the result register b534 is a part that stores the calculation result of the calculator b524.
  • the result register C535 is a part that stores the calculation result of the calculator C525.
  • the result register c536 is a part that stores the calculation result of the calculator c526.
  • the comparator 54 is a part that compares and determines the operation results output from the result register A531, the result register a532, the result register B533, the result register b534, the result register C535, and the result register c536.
  • the compiler 50 for realizing a code generation apparatus in a graph-structured program composed of a plurality of processing nodes recognizes generation instruction information for instructing code generation related to functional safety processing.
  • this embodiment is regarded as a method, it is a code generation method in a program having a graph structure composed of a plurality of processing nodes, a recognition step for recognizing generation instruction information for instructing code generation related to functional safety processing, and a generation instruction Generating a command for executing a functional safety process according to the information.
  • the generation instruction information for instructing the code generation related to the functional safety process is recognized, and the instruction for executing the functional safety process is generated according to the recognized generation instruction information. Therefore, the functional safety process is easily incorporated. be able to.

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Abstract

機能安全処理に関するコード生成を指示する生成指示情報を認識する認識部（５０１）と、生成指示情報に応じて機能安全処理を実行する命令コードを生成する生成部（５０２）と、を設ける。

Description

コード生成方法、コード生成装置 関連出願の相互参照
　本出願は、2018年3月30日に出願された日本国特許出願2018-068425号に基づくものであって、その優先権の利益を主張するものであり、その特許出願の全ての内容が、参照により本明細書に組み込まれる。
　本開示は、複数の処理ノードで構成されるグラフ構造のプログラムにおけるコード生成方法及びコード生成装置に関する。
　プログラムの機能安全を評価する手法として、下記特許文献１に記載のものが提案されている。下記特許文献１では、評価システムであって、安全プログラムを取得する取得手段と、安全プログラムに含まれる命令のうち、対象機器を安全が保たれるように動作させるための演算処理に向けられた命令を抽出する命令抽出手段と、安全プログラムから抽出された命令に関連付けられている入力信号および出力信号を抽出する信号抽出手段と、抽出された入力信号と出力信号とを対応付けて表示するとともに、表示された出力信号について、対象機器を安全が保たれるように動作させるための値である出力期待値の設定を受付ける設定手段と、抽出された入力信号の値を変化させるとともに、当該入力信号の値の変化に応じて、安全プログラムに従う演算により算出される出力信号の値が、設定された出力期待値と一致するか否かを判断する評価手段とを含む。
特開２０１７－１６７６５３号公報
　上記従来技術のような機能安全評価手法は、プログラマーが機能安全処理を取り込んだプログラムを構築し、指示コードを生成する必要がある。複数の処理ノードで構成されるグラフ構造のプログラムにおいてこの手法を適用しようとすると、膨大な負荷がかかるおそれがある。
　本開示は、複数の処理ノードで構成されるグラフ構造のプログラムにおけるコード生成方法及びコード生成装置であって、機能安全処理を簡便に組み込むことができるコード生成方法及びコード生成装置を提供することを目的とする。
　本開示は、複数の処理ノードで構成されるグラフ構造のプログラムにおけるコード生成方法であって、機能安全処理に関するコード生成を指示する生成指示情報を認識する認識ステップと、生成指示情報に応じて機能安全処理を実行する命令を生成する生成ステップと、を備える。
　本開示は、複数の処理ノードで構成されるグラフ構造のプログラムにおけるコード生成装置であって、機能安全処理に関するコード生成を指示する生成指示情報を認識する認識部と、生成指示情報に応じて機能安全処理を実行する命令を生成する生成部と、を備える。
　本開示によれば、機能安全処理に関するコード生成を指示する生成指示情報を認識し、認識した生成指示情報に応じて機能安全処理を実行する命令を生成するので、機能安全処理を簡便に組み込むことができる。
図１は、本実施形態の前提となる並列処理について説明するための図である。 図２は、図１に示される並列処理を実行するためのシステム構成例を示す図である。 図３は、図２に用いられるＤＦＰの構成例を示す図である。 図４は、コンパイラの機能的な構成例を説明するための図である。 図５は、コンパイラの処理を説明するための図である。 図６は、コンパイラの処理を説明するための図である。 図７は、生成されたＡＳＩＬ実行コードを実行する態様を説明するための図である。
　以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
　図１（Ａ）は、グラフ構造のプログラムコードを示しており、図１（Ｂ）は、スレッドの状態を示しており、図１（Ｃ）は、並列処理の状況を示している。
　図１（Ａ）に示されるように、本実施形態が処理対象とするプログラムは、データと処理とが分割されているグラフ構造を有している。このグラフ構造は、プログラムのタスク並列性、グラフ並列性を保持している。
　図１（Ａ）に示されるプログラムコードに対して、コンパイラによる自動ベクトル化とグラフ構造の抽出を行うと、図１（Ｂ）に示されるような大量のスレッドを生成することができる。
　図１（Ｂ）に示される多量のスレッドに対して、ハードウェアによる動的レジスタ配置とスレッド・スケジューリングにより、図１（Ｃ）に示されるような並列実行を行うことができる。実行中にレジスタ資源を動的配置することで、異なる命令ストリームに対しても複数のスレッドを並列実行することができる。
　続いて図２を参照しながら、動的レジスタ配置及びスレッド・スケジューリングを行うアクセラレータとしてのＤＦＰ（Ｄａｔａ　Ｆｌｏｗ　Ｐｒｏｃｅｓｓｏｒ）１０を含むシステム構成例である、データ処理システム２を説明する。
　データ処理システム２は、ＤＦＰ１０と、イベントハンドラ２０と、ホストＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、外部インターフェイス２４と、システムバス２５と、を備えている。ホストＣＰＵ２１は、データ処理を主として行う演算装置である。ホストＣＰＵ２１は、ＯＳをサポートしている。イベントハンドラ２０は、割り込み処理を生成する部分である。
　ＲＯＭ２２は、読込専用のメモリである。ＲＡＭ２３は、読み書き用のメモリである。外部インターフェイス２４は、データ処理システム２外と情報授受を行うためのインターフェイスである。システムバス２５は、ＤＦＰ１０と、ホストＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、外部インターフェイス２４との間で情報の送受信を行うためのものである。
　ＤＦＰ１０は、ホストＣＰＵ２１の重い演算負荷に対処するために設けられている個別のマスタとして位置づけられている。ＤＦＰ１０は、イベントハンドラ２０が生成した割り込みをサポートするように構成されている。
　続いて図３を参照しながら、ＤＦＰ１０について説明する。図３に示されるように、ＤＦＰ１０は、コマンドユニット１２と、スレッドスケジューラ１４と、実行コア１６と、メモリサブシステム１８と、を備えている。
　コマンドユニット１２は、コンフィグ・インターフェイスとの間で情報通信可能なように構成されている。コマンドユニット１２は、コマンドバッファとしても機能している。
　スレッドスケジューラ１４は、図１（Ｂ）に例示されるような多量のスレッドの処理をスケジューリングする部分である。スレッドスケジューラ１４は、スレッドを跨いだスケジューリングを行うことが可能である。
　実行コア１６は、４つのプロセッシングエレメントである、ＰＥ＃０と、ＰＥ＃１と、ＰＥ＃２と、ＰＥ＃３と、を有している。実行コア１６は、独立してスケジューリング可能な多数のパイプラインを有している。
　メモリサブシステム１８は、アービタ１８１と、Ｌ１キャッシュ１８ａと、Ｌ２キャッシュ１８ｂと、を有している。メモリサブシステム１８は、システム・バス・インターフェイス及びＲＯＭインターフェイスとの間で情報通信可能なように構成されている。
　続いて、図４を参照しながら、コンパイラ５０について説明する。コンパイラ５０は、機能的な構成要素として、ＡＳＩＬ（Ａｕｔｏｍｏｔｉｖｅ　Ｓａｆｅｔｙ　Ｉｎｔｅｇｒｉｔｙ　Ｌｅｂｅｌ）認識部５０１と、ＡＳＩｌ指示コード生成部５０２と、を備える。ＡＳＩＬ認識部５０１は、本開示の認識部に相当する。ＡＳＩＬ指示コード生成部５０２は、本開示の生成部に相当する。
　ＡＳＩＬ認識部５０１は、機能安全処理に関するコード生成を指示する生成指示情報を認識する認識ステップを実行する部分である。ＡＳＩＬ指示コード生成部５０２は、生成指示情報に応じて機能安全処理を実行する命令コードを生成する生成ステップを実行する部分である。
　図５及び図６を参照しながら、ＡＳＩＬ認識部５０１及びＡＳＩｌ指示コード生成部５０２の処理について説明する。図５は、生成指示情報を含まない場合のコード生成態様を示すものである。図５（Ａ）のようなプログラムがコンパイラ５０に入力されると、コンパイラ５０は、図５（Ｂ）のようなオブジェクトコードを生成する。図５（Ｃ）に示されるように、オブジェクトコードはオブジェクトコード実行エンジン（図３の実行コア１６）によって実行される。
　図６は、生成指示情報を含む場合のコード生成態様を示すものである。図６（Ａ）に示されるように、生成指示情報として「＃ｐｒａｇｍａ　ＡＳＩＬ－Ｄ」を含むプログラムがコンパイラに入力される。ＡＳＩＬ認識部５０１によって生成指示情報としての「＃ｐｒａｇｍａ　ＡＳＩＬ－Ｄ」が認識される。図６（Ｂ）に示されるように、ＡＳＩｌ指示コード生成部５０２によって、オブジェクトコード及び指示コードが生成される。指示コードは、機能安全処理を実行する命令コードに相当する。
　図６（Ｃ）に示されるように、オブジェクトコードはオブジェクトコード実行エンジン（図３の実行コア１６に含まれる演算器）によって実行され、指示コードはＡＳＩＬ実行エンジン（図３の実行コア１６に含まれる演算器）によって実行される。
　図７を参照しながら、オブジェクトコード実行エンジン及びＡＳＩＬ実行エンジンについて説明する。
　図７に示されるように、実行コア１６は、複数の演算器を含んでいる。具体的には、実行コア１６は、スレッド・アービタ５１、演算器Ａ５２１、演算器ａ５２２、演算器Ｂ５２３、演算器ｂ５２４、演算器Ｃ５２５、演算器ｃ５２６、結果レジスタＡ５３１、結果レジスタａ５３２、結果レジスタＢ５３３、結果レジスタｂ５３４、結果レジスタＣ５３５、結果レジスタｃ５３６、及び比較器５４を有している。
　スレッド・アービタ５１は、演算器Ａ５２１、演算器ａ５２２、演算器Ｂ５２３、演算器ｂ５２４、演算器Ｃ５２５、演算器ｃ５２６に処理を割り当てる部分である。
　演算器Ａ５２１、演算器ａ５２２、演算器Ｂ５２３、演算器ｂ５２４、演算器Ｃ５２５、演算器ｃ５２６は、割り当てられた処理を実行する部分である。演算器Ａ５２１と演算器ａ５２２とは、対応する演算器である。演算器Ａ５２１は、オブジェクトコード実行エンジンして機能する。演算器ａ５２２は、ＡＳＩＬ実行エンジンとして機能する。演算器Ａ５２１に対して演算器ａ５２２は、コンパクトな構成となっている。演算器Ｂ５２３と演算器ｂ５２４及び演算器Ｃ５２５と演算器ｃ５２６は、演算器Ａ５２１と演算器ａ５２２との関係と同様の関係となるように構成されている。
　結果レジスタＡ５３１は、演算器Ａ５２１の演算結果を格納する部分である。結果レジスタａ５３２は、演算器ａ５２２の演算結果を格納する部分である。結果レジスタＢ５３３は、演算器Ｂ５２３の演算結果を格納する部分である。結果レジスタｂ５３４は、演算器ｂ５２４の演算結果を格納する部分である。結果レジスタＣ５３５は、演算器Ｃ５２５の演算結果を格納する部分である。結果レジスタｃ５３６は、演算器ｃ５２６の演算結果を格納する部分である。
　比較器５４は、結果レジスタＡ５３１、結果レジスタａ５３２、結果レジスタＢ５３３、結果レジスタｂ５３４、結果レジスタＣ５３５、及び結果レジスタｃ５３６から出力される演算結果を比較して判断する部分である。
　上記したように本実施形態では、複数の処理ノードで構成されるグラフ構造のプログラムにおけるコード生成装置を実現するためのコンパイラ５０であって、機能安全処理に関するコード生成を指示する生成指示情報を認識するＡＳＩＬ認識部（（５０１）と、生成指示情報に応じて機能安全処理を実行する命令を生成するＡＳＩｌ指示コード生成部（５０２）と、を備える。
　本実施形態を方法として捉えれば、複数の処理ノードで構成されるグラフ構造のプログラムにおけるコード生成方法であって、機能安全処理に関するコード生成を指示する生成指示情報を認識する認識ステップと、生成指示情報に応じて機能安全処理を実行する命令を生成する生成ステップと、を備える。
　本実施形態によれば、機能安全処理に関するコード生成を指示する生成指示情報を認識し、認識した生成指示情報に応じて機能安全処理を実行する命令を生成するので、機能安全処理を簡便に組み込むことができる。
　以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

Claims (2)

  1. 　複数の処理ノードで構成されるグラフ構造のプログラムにおけるコード生成方法であって、
    　機能安全処理に関するコード生成を指示する生成指示情報を認識する認識ステップと、
    　前記生成指示情報に応じて機能安全処理を実行する命令コードを生成する生成ステップと、を備える、コード生成方法。
  2. 　複数の処理ノードで構成されるグラフ構造のプログラムにおけるコード生成装置であって、
    　機能安全処理に関するコード生成を指示する生成指示情報を認識する認識部（５０１）と、
    　前記生成指示情報に応じて機能安全処理を実行する命令コードを生成する生成部（５０２）と、を備える、コード生成装置。
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* Cited by examiner, † Cited by third party
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