JP7039365B2 - デッドロック回避方法、デッドロック回避装置 - Google Patents

Description

本開示は、グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避方法及びデッドロック回避装置に関する。

プログラムにおいて、２つ以上の処理単位が互いの処理終了を待ち、結果としてどの処理も先に進めなくなってしまうデッドロックを回避するため、デッドロックが発生する場面に応じたデッドロック回避方法が提案されている。下記特許文献１では、割り込み処理に伴って発生するデッドロックを回避する方法が開示されている。

国際公開第２０１２／１２０５７３号

特許文献１では、コプロセッサ命令の実行中に割り込み処理によってコプロセッサに対して処理を行うプロセッサシステムにおいて、デッドロックを回避することについては開示がある。

しかしながら、特許文献１に記載の発明では、プログラムをデータと処理とに分割してグラフ構造とし、それを読み込むことで動作するプロセッサ特有のデッドロックを回避することはできない。

本開示は、グラフ構造で記述されたプログラムを実行するプロセッサにおいてデッドロックを回避するデッドロック回避方法及びデッドロック回避装置を提供することを目的とする。

本開示は、グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避方法であって、グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析ステップと、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消ステップと、を備えている。デッドロック解消ステップにおいて、暫定デッドロック箇所を構成するバッファに対して遅延指示をするための遅延ノードを追加する。

また本開示は、グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避装置であって、グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析部（５０１）と、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消部（５０２）と、を備えている。デッドロック解消部は、暫定デッドロック箇所を構成するバッファに対して遅延指示をするための遅延ノードを追加する。

遅延ノードを追加することで時間遅延があることが明示され、入出力バッファがバッファ単位でループしている場合であっても、適切な処理順を定義することができ、見かけ上のデッドロックを回避して並列実行することができる。

本開示によれば、グラフ構造で記述されたプログラムを実行するプロセッサにおいてデッドロックを回避するデッドロック回避方法及びデッドロック回避装置を提供することができる。

図１は、本実施形態の前提となる並列処理について説明するための図である。 図２は、図１に示される並列処理を実行するためのシステム構成例を示す図である。 図３は、図２に用いられるＤＦＰの構成例を示す図である。 図４は、コンパイラの機能的な構成例を説明するための図である。 図５は、デッドロック回避の一例を説明するための図である。 図６は、デッドロック回避の一例を説明するための図である。 図７は、デッドロック回避の一例を説明するための図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

図１（Ａ）は、グラフ構造のプログラムコードを示しており、図１（Ｂ）は、スレッドの状態を示しており、図１（Ｃ）は、並列処理の状況を示している。

図１（Ａ）に示されるように、本実施形態が処理対象とするプログラムは、データと処理とが分割されているグラフ構造を有している。このグラフ構造は、プログラムのタスク並列性、グラフ並列性を保持している。

図１（Ａ）に示されるプログラムコードに対して、コンパイラによる自動ベクトル化とグラフ構造の抽出を行うと、図１（Ｂ）に示されるような大量のスレッドを生成することができる。

図１（Ｂ）に示される多量のスレッドに対して、ハードウェアによる動的レジスタ配置とスレッド・スケジューリングにより、図１（Ｃ）に示されるような並列実行を行うことができる。実行中にレジスタ資源を動的配置することで、異なる命令ストリームに対しても複数のスレッドを並列実行することができる。

続いて図２を参照しながら、動的レジスタ配置及びスレッド・スケジューリングを行うアクセラレータとしてのＤＦＰ（Ｄａｔａ Ｆｌｏｗ Ｐｒｏｃｅｓｓｏｒ）１０を含むシステム構成例である、データ処理システム２を説明する。

データ処理システム２は、ＤＦＰ１０と、イベントハンドラ２０と、ホストＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、外部インターフェイス２４と、システムバス２５と、を備えている。ホストＣＰＵ２１は、データ処理を主として行う演算装置である。ホストＣＰＵ２１は、ＯＳをサポートしている。イベントハンドラ２０は、割り込み処理を生成する部分である。

ＲＯＭ２２は、読込専用のメモリである。ＲＡＭ２３は、読み書き用のメモリである。外部インターフェイス２４は、データ処理システム２外と情報授受を行うためのインターフェイスである。システムバス２５は、ＤＦＰ１０と、ホストＣＰＵ２１と、ＲＯＭ２２と、ＲＡＭ２３と、外部インターフェイス２４との間で情報の送受信を行うためのものである。

ＤＦＰ１０は、ホストＣＰＵ２１の重い演算負荷に対処するために設けられている個別のマスタとして位置づけられている。ＤＦＰ１０は、イベントハンドラ２０が生成した割り込みをサポートするように構成されている。

続いて図３を参照しながら、ＤＦＰ１０について説明する。図３に示されるように、ＤＦＰ１０は、コマンドユニット１２と、スレッドスケジューラ１４と、実行コア１６と、メモリサブシステム１８と、を備えている。

コマンドユニット１２は、コンフィグ・インターフェイスとの間で情報通信可能なように構成されている。コマンドユニット１２は、コマンドバッファとしても機能している。

スレッドスケジューラ１４は、図１（Ｂ）に例示されるような多量のスレッドの処理をスケジューリングする部分である。スレッドスケジューラ１４は、スレッドを跨いだスケジューリングを行うことが可能である。

実行コア１６は、４つのプロセッシングエレメントである、ＰＥ＃０と、ＰＥ＃１と、ＰＥ＃２と、ＰＥ＃３と、を有している。実行コア１６は、独立してスケジューリング可能な多数のパイプラインを有している。

メモリサブシステム１８は、アービタ１８１と、Ｌ１キャッシュ１８ａと、Ｌ２キャッシュ１８ｂと、を有している。メモリサブシステム１８は、システム・バス・インターフェイス及びＲＯＭインターフェイスとの間で情報通信可能なように構成されている。

続いて、図４を参照しながら、本開示のデッドロック回避装置の一例としてのコンパイラ５０について説明する。本開示のデッドロック回避装置の実施形態はコンパイラ５０に限られるものではなく、図１（Ａ）に例示されるグラフ構造のプログラムをスレッドに展開するものであれば、図２に示されるようなデータ処理システム２や、図３に示されるようなＤＦＰ１０に実装されてもよい。

コンパイラ５０は、機能的な構成要素として、グラフ構造解析部５０１と、デッドロック解消部５０２と、を有している。

グラフ構造解析部５０１は、グラフ構造のプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出する部分である。

図５に示されるような処理を参照しながら説明する。図５に示される処理では、ｂｕｆ０のデータを用いてｆｕｎｃ１［０］の処理が実行され、その実行結果がｂｕｆ１［０］に保持される。続いて、ｂｕｆ１［０］のデータを用いてｆｕｎｃ２［０］の処理が実行され、その実行結果がｂｕｆ２［０］に保持される。続いて、ｂｕｆ２［０］のデータを用いてｆｕｎｃ１［１］の処理が実行され、その実行結果がｂｕｆ１［１］に保持される。続いて、ｂｕｆ１［１］のデータを用いてｆｕｎｃ２［１］の処理が実行され、その実行結果がｂｕｆ２［１］に保持される。この処理をＮ回行い、最後の計算結果ｆｕｎｃ２［Ｎ］を最終出力とする。

並列実行可能なプロセッサ向けでこのような処理を実現しようとすると、図５のバッファ部分に着目することになり、ｂｕｆ２とｂｕｆ１との間でデッドロックが発生しているように見えるため、並列処理を実行するこができない。

しかしながら、上記説明したように、処理の記述を適切に行い、バッファのインデックスを変更することで、図６に示されるようなデッドロックを回避した処理が可能となる。そこで、グラフ構造解析部５０１は、図５に示されるような箇所を、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所として抽出する（グラフ構造解析ステップ）。

デッドロック解消部５０２は、暫定デッドロック箇所におけるデッドロックを解消する部分である。デッドロック解消部５０２は、暫定デッドロック箇所を構成するバッファに対して遅延指示をするための遅延ノードを追加する（デッドロック解消ステップ）。このようにデッドロック解消部５０２が遅延ノード追加処理を実行することで、デッドロック状態を解消し、図６に例示するような処理が可能となる。

遅延ノード追加処理の一例としては、図７に示されるように、ｂｕｆ１の後に遅延ノードであるｄｅｌａｙ命令を追加する。ｄｅｌａｙ命令はバッファを入力にし、別の仮想バッファに出力して時間遅延を定義する。時間遅延があることが明示されることで、デッドロックが発生しないことを示すことができ、ｆｕｎｃ１とｆｕｎｃ２とを並行動作させることができる。

上記したように本実施形態は、グラフ構造のプログラムにおけるデッドロックを回避するデッドロック回避方法であって、グラフ構造のプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析ステップと、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消ステップと、を備えている。デッドロック解消ステップにおいて、暫定デッドロック箇所を構成するバッファに対して遅延指示をするための遅延ノードを追加する。

装置として捉えれば、グラフ構造のプログラムにおけるデッドロックを回避するデッドロック回避装置であって、グラフ構造のプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析部５０１と、暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消部５０２と、を備えている。デッドロック解消部５０２は、暫定デッドロック箇所を構成するバッファに対して遅延指示をするための遅延ノードを追加する。

遅延ノードを追加することで時間遅延があることが明示され、入出力バッファがバッファ単位でループしている場合であっても、適切な処理順を定義することができ、見かけ上のデッドロックを回避して並列実行することができる。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

５０１：グラフ構造解析部
５０２：デッドロック解消部

Claims (2)

1. グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避方法であって、
   グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析ステップと、
   前記暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消ステップと、を備え、
   前記デッドロック解消ステップにおいて、
   前記暫定デッドロック箇所を構成するバッファに対して遅延指示をするための遅延ノードを追加する、デッドロック回避方法。
2. グラフ構造で記述されたプログラムを実行するプロセッサにおけるデッドロックを回避するデッドロック回避装置であって、
   グラフ構造で記述されたプログラムにおいて、入出力バッファがバッファ単位でループし見かけ上デッドロックとなる暫定デッドロック箇所を抽出するグラフ構造解析部（５０１）と、
   前記暫定デッドロック箇所におけるデッドロックを解消するデッドロック解消部（５０２）と、を備え、
   前記デッドロック解消部は、
   前記暫定デッドロック箇所を構成するバッファに対して遅延指示をするための遅延ノードを追加する、デッドロック回避装置。

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