WO2019163511A1 - 撮像装置、撮像システム、および撮像方法 - Google Patents

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imaging
conversion
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直樹 河津
慶太 佐々木
巧 岡
裕一 本橋
敦史 鈴木
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to an imaging apparatus that performs an imaging operation, an imaging system, and an imaging method.
  • Some imaging devices detect a problem when a problem occurs (for example, Patent Document 1).
  • the imaging device includes an imaging unit, a data generation unit, and a flag generation unit.
  • the imaging unit can perform an imaging operation.
  • the data generation unit is capable of generating first power supply voltage data corresponding to the first power supply voltage supplied to the imaging unit.
  • the flag generator can generate a flag signal for the first power supply voltage by comparing the first power supply voltage data with the first reference data.
  • the “imaging device” is not limited to a so-called image sensor alone, but includes an electronic device having an imaging function such as a digital camera or a smartphone. *
  • An imaging system includes an imaging device and a processing device.
  • the imaging device is mounted on a vehicle and can generate an image by imaging a peripheral region of the vehicle.
  • the processing device is mounted on the vehicle and can execute processing related to the function of controlling the vehicle based on the image.
  • the imaging apparatus includes an imaging unit, a data generation unit, and a flag generation unit.
  • the imaging unit can perform an imaging operation.
  • the data generation unit is capable of generating first power supply voltage data corresponding to the first power supply voltage supplied to the imaging unit.
  • the flag generator can generate a flag signal for the first power supply voltage by comparing the first power supply voltage data with the first reference data. Based on the flag signal, the processing device can implement one or both of notification to the driver and restriction of the function of controlling the vehicle.
  • An imaging method performs an imaging operation, generates first power supply voltage data corresponding to a first power supply voltage supplied when the imaging operation is performed, and first power supply voltage data Is compared with the first reference data to generate a flag signal for the first power supply voltage.
  • an imaging operation is performed, and first power supply voltage data corresponding to the first power supply voltage is generated. Then, by comparing the first power supply voltage data and the first reference data, a flag signal for the first power supply voltage is generated.
  • first power supply voltage data corresponding to a first power supply voltage is generated, and the first power supply voltage data and the first reference are generated. Since the flag signal is generated by comparing with the data, a defect can be detected.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel array illustrated in FIG. 1.
  • FIG. 2 is an explanatory diagram illustrating a configuration example of a pixel array illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a reading unit illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a voltage sensor illustrated in FIG. 1.
  • FIG. 2 is a block diagram illustrating a configuration example of a voltage determination unit illustrated in FIG. 1.
  • FIG. 7 is another explanatory diagram illustrating an operation example of the calculation unit illustrated in FIG. 6.
  • FIG. 7 is another explanatory diagram illustrating an operation example of the calculation unit illustrated in FIG.
  • FIG. 7 is an explanatory diagram illustrating another operation example of the calculation unit illustrated in FIG. 6.
  • FIG. 7 is an explanatory diagram illustrating an operation example of a determination unit illustrated in FIG. 6.
  • FIG. 2 is an explanatory diagram illustrating a configuration example of a circuit that outputs an error flag signal illustrated in FIG. 1. It is explanatory drawing showing an example of the error flag signal shown in FIG.
  • FIG. 2 is an explanatory diagram illustrating an example of a circuit arrangement of the imaging device illustrated in FIG. 1. It is explanatory drawing showing the example of 1 structure of the imaging device shown in FIG. It is explanatory drawing showing an example of other circuit arrangement
  • FIG. 3 is a timing diagram illustrating an operation example of the imaging apparatus illustrated in FIG. 1.
  • FIG. 3 is a timing diagram illustrating an operation example of the imaging apparatus illustrated in FIG. 1.
  • FIG. 3 is a timing waveform diagram illustrating an operation example of the imaging apparatus illustrated in FIG. 1.
  • FIG. 11 is another timing waveform diagram illustrating an operation example of the imaging apparatus illustrated in FIG. 1.
  • FIG. 11 is another timing waveform diagram illustrating an operation example of the imaging apparatus illustrated in FIG. 1.
  • FIG. 2 is an explanatory diagram illustrating an operation state of the imaging apparatus illustrated in FIG. 1. It is explanatory drawing showing the other operation state of the imaging device shown in FIG. It is explanatory drawing showing the other operation state of the imaging device shown in FIG. It is explanatory drawing showing an example of the image composition in the imaging device shown in FIG.
  • FIG. 3 is a timing waveform diagram illustrating an example of a voltage detection operation in the imaging device illustrated in FIG. 1.
  • FIG. 21 is an explanatory diagram illustrating an operation example of the voltage sensor in the voltage detection operation illustrated in FIG. 20.
  • FIG. 21 is another explanatory diagram illustrating an operation example of the voltage sensor in the voltage detection operation illustrated in FIG. 20.
  • It is a flowchart showing an example of a calibration process.
  • FIG. 24 is a circuit diagram illustrating a configuration example of a dummy pixel illustrated in FIG. 23.
  • FIG. 24 is a circuit diagram illustrating a configuration example of a reading unit illustrated in FIG. 23.
  • It is a block diagram showing the example of 1 structure of the imaging device which concerns on another modification.
  • FIG. 30 is an explanatory diagram illustrating an operation example of the voltage sensor in the voltage detection operation illustrated in FIG. 29.
  • FIG. 30 is another explanatory diagram illustrating an operation example of the voltage sensor illustrated in FIG. 29.
  • FIG. 32 is a circuit diagram illustrating a configuration example of an imaging pixel illustrated in FIG. 31.
  • FIG. 32 is an explanatory diagram illustrating a configuration example of a pixel array illustrated in FIG. 31.
  • FIG. 32 is a timing waveform chart illustrating an operation example of the imaging apparatus illustrated in FIG. 31.
  • FIG. 32 is another timing waveform diagram illustrating an operation example of the imaging apparatus illustrated in FIG. 31.
  • It is a block diagram showing the example of 1 structure of the imaging device which concerns on another modification.
  • It is explanatory drawing showing the example of 1 mounting of the imaging device concerning other modifications.
  • It is explanatory drawing showing the usage example of an imaging device.
  • It is a block diagram which shows an example of a schematic structure of a vehicle control system.
  • FIG. 1 illustrates a configuration example of an imaging apparatus (imaging apparatus 1) according to an embodiment.
  • the imaging apparatus 1 includes a pixel array 9, a scanning unit 10, a reading unit 20, an imaging control unit 30, a signal processing unit 40, and a storage unit 8.
  • the imaging apparatus 1 is supplied with three power supply voltages VDD (power supply voltages VDDH, VDDM, VDDL) as will be described later, and the imaging apparatus 1 operates based on these power supply voltages VDD.
  • the power supply voltage VDDH is mainly a power supply voltage supplied to an analog circuit in the imaging device 1 and is, for example, 3.3V.
  • the power supply voltage VDDM is mainly a power supply voltage supplied to the input / output buffer of the imaging apparatus 1 and is, for example, 1.8V.
  • the power supply voltage VDDL is mainly a power supply voltage supplied to a logic circuit in the imaging device 1, and is 1.1 V, for example.
  • the pixel array 9 has a plurality of imaging pixels P1 arranged in a matrix.
  • the imaging pixel P1 has a photodiode and generates a pixel voltage VP related to the imaging pixel P1.
  • FIG. 2 shows a configuration example of the imaging pixel P1.
  • the pixel array 9 includes a plurality of control lines TGLL, a plurality of control lines FDGL, a plurality of control lines RSTL, a plurality of control lines FCGL, a plurality of control lines TGSL, a plurality of control lines SELL, and a plurality of signals.
  • the control line TGLL extends in the horizontal direction (lateral direction in FIG. 1), and a signal STGL is applied to the control line TGLL by the scanning unit 10.
  • the control line FDGL extends in the horizontal direction, and the signal SFDG is applied to the control line FDGL by the scanning unit 10.
  • the control line RSTL extends in the horizontal direction, and the signal SRST is applied to the control line RSTL by the scanning unit 10.
  • the control line FCGL extends in the horizontal direction, and the signal SFCG is applied to the control line FCGL by the scanning unit 10.
  • the control line TGSL extends in the horizontal direction, and a signal STGS is applied to the control line TGSL by the scanning unit 10.
  • the control line SELL extends in the horizontal direction, and the signal SSEL is applied to the control line SELL by the scanning unit 10.
  • the signal line SGL extends in the vertical direction (vertical direction in FIG. 1) and is connected to the reading unit 20.
  • the imaging pixel P1 includes a photodiode PD1, a transistor TGL, a photodiode PD2, a transistor TGS, a capacitive element FC, transistors FCG, RST, FDG, a floating diffusion FD, and transistors AMP, SEL. Yes.
  • the transistors TGL, TGS, FCG, RST, FDG, AMP, and SEL are N-type MOS (MetalMOSOxide Semiconductor) transistors in this example.
  • the photodiode PD1 is a photoelectric conversion element that generates an amount of electric charge corresponding to the amount of received light and accumulates it inside.
  • the light receiving area where the photodiode PD1 can receive light is wider than the light receiving area where the photodiode PD2 can receive light.
  • the anode of the photodiode PD1 is grounded, and the cathode is connected to the source of the transistor TGL.
  • the gate of the transistor TGL is connected to the control line TGLL, the source is connected to the cathode of the photodiode PD1, and the drain is connected to the floating diffusion FD.
  • the photodiode PD2 is a photoelectric conversion element that generates an amount of electric charge corresponding to the amount of received light and accumulates it inside.
  • the light receiving area where the photodiode PD2 can receive light is narrower than the light receiving area where the photodiode PD1 can receive light.
  • the anode of the photodiode PD2 is grounded, and the cathode is connected to the source of the transistor TGS.
  • the gate of the transistor TGS is connected to the control line TGSL, the source is connected to the cathode of the photodiode PD2, and the drain is connected to one end of the capacitive element FC and the source of the transistor FCG.
  • One end of the capacitive element FC is connected to the drain of the transistor TGS and the source of the transistor FCG, and the other end is supplied with the power supply voltage VDDH.
  • the gate of the transistor FCG is connected to the control line FCGL, the source is connected to one end of the capacitive element FC and the drain of the transistor TGS, and the drain is connected to the source of the transistor RST and the drain of the transistor FDG.
  • the gate of the transistor RST is connected to the control line RSTL, the power supply voltage VDDH is supplied to the drain, and the source is connected to the drains of the transistors FCG and FDG.
  • the gate of the transistor FDG is connected to the control line FDGL, the drain is connected to the source of the transistor RST and the drain of the transistor FCG, and the source is connected to the floating diffusion FD.
  • the floating diffusion FD accumulates charges supplied from the photodiodes PD1 and PD2, and is configured using, for example, a diffusion layer formed on the surface of the semiconductor substrate.
  • the floating diffusion FD is shown using a capacitor element symbol.
  • the gate of the transistor AMP is connected to the floating diffusion FD, the power supply voltage VDDH is supplied to the drain, and the source is connected to the drain of the transistor SEL.
  • the gate of the transistor SEL is connected to the control line SELL, the drain is connected to the source of the transistor AMP, and the source is connected to the signal line SGL.
  • the imaging pixel P1 is electrically connected to the signal line SGL by turning on the transistor SEL based on the signal SSEL applied to the control line SELL.
  • the transistor AMP is connected to a current source 23 (described later) of the reading unit 20 and operates as a so-called source follower.
  • the imaging pixel P1 outputs the pixel voltage VP corresponding to the voltage in the floating diffusion FD to the signal line SGL as the signal SIG.
  • the imaging pixel P1 sequentially outputs eight pixel voltages VP (VP1 to VP8) in eight periods (conversion periods T1 to T8) in a so-called horizontal period H. ing.
  • FIG. 3 shows an example of the arrangement of the photodiodes PD1 and PD2 in the pixel array 9.
  • R indicates a red color filter
  • G indicates a green color filter
  • B indicates a blue color filter.
  • a photodiode PD2 is formed on the upper right side of the photodiode PD1.
  • a color filter of the same color is formed in the two photodiodes PD1 and PD2 in each imaging pixel P1.
  • the photodiode PD1 has an octagonal shape
  • the photodiode PD2 has a quadrangular shape. As shown in this figure, the light receiving region where the photodiode PD1 can receive light is wider than the light receiving region where the photodiode PD2 can receive light.
  • the scanning unit 10 sequentially drives the imaging pixels P1 in the pixel array 9 in units of pixel lines L based on an instruction from the imaging control unit 30.
  • the scanning unit 10 operates based on the power supply voltage VDDH and the power supply voltage VDDL among the three supplied power supply voltages VDD.
  • the scanning unit 10 includes an address decoder 11, a logic unit 12, and a driver unit 13.
  • the address decoder 11 selects the pixel line L corresponding to the address indicated by the address signal in the pixel array 9 based on the address signal supplied from the imaging control unit 30.
  • the logic unit 12 generates signals STGL 1, SFDG 1, SRST 1, SFCG 1, STGS 1, SSEL 1 corresponding to each pixel line L based on an instruction from the address decoder 11.
  • the driver unit 13 generates signals STGL, SFDG, SRST, SFCG, STGS, SSEL corresponding to each pixel line L based on the signals STGL1, SFDG1, SRST1, SFCG1, STGS1, SSEL1 corresponding to each pixel line L, respectively. To do.
  • the reading unit 20 generates an image signal DATA0 by performing AD conversion based on the signal SIG supplied from the pixel array 9 via the signal line SGL.
  • the reading unit 20 operates based on the power supply voltage VDDH and the power supply voltage VDDL among the three supplied power supply voltages VDD.
  • FIG. 4 shows a configuration example of the reading unit 20.
  • the reading unit 20 includes a plurality of AD (Analog to Digital) conversion units ADC (AD conversion units ADC [0], ADC [1], ADC [2], etc And a plurality of switch units SW (switch units SW [0]. , SW [1], SW [2],...) And bus wiring BUS.
  • AD Analog to Digital
  • the AD conversion unit ADC converts the voltage of the signal SIG into a digital code CODE by performing AD conversion based on the signal SIG supplied from the pixel array 9.
  • the plurality of AD conversion units ADC are provided corresponding to the plurality of signal lines SGL. Specifically, the 0th AD conversion unit ADC [0] is provided corresponding to the 0th signal line SGL [0], and the first AD conversion unit ADC [1] is the first signal line.
  • the second AD conversion unit ADC [2] is provided corresponding to the SGL [1], and is provided corresponding to the second signal line SGL [2].
  • the AD conversion unit ADC performs AD conversion based on a signal SIGV supplied from a voltage sensor 33 (described later) of the imaging control unit 30 in a vertical blanking period (a blanking period T20 described later), thereby generating a signal. It also has a function of converting the SIGV voltage into a digital code CODE.
  • the AD conversion unit ADC includes capacitive elements 21 and 22, transistors 28 and 29, a current source 23, a comparator 24, a counter 25, and a latch 26.
  • a reference signal REF is supplied to one end of the capacitive element 21, and the other end is connected to the positive input terminal of the comparator 24.
  • This reference signal REF is generated by a reference signal generation unit 31 (described later) of the imaging control unit 30, and as described later, in eight periods (conversion periods T1 to T8) in which AD conversion is performed, It has a so-called ramp waveform in which the voltage level gradually decreases with time.
  • One end of the capacitive element 22 is connected to the signal line SGL, and the other end is connected to the negative input terminal of the comparator 24.
  • the transistors 28 and 29 are N-type MOS transistors.
  • the signal SIGV is supplied to the gate of the transistor 28, the power supply voltage VDDH is supplied to the drain, and the source is connected to the drain of the transistor 29.
  • the back gate of the transistor 28 is connected to the source.
  • a control signal SSELV is supplied to the gate of the transistor 29, the drain is connected to the source of the transistor 28, and the source is connected to one end of the capacitor 22.
  • the current source 23 allows a current having a predetermined current value to flow from the signal line SGL to the ground.
  • the comparator 24 compares the input voltage at the positive input terminal with the input voltage at the negative input terminal, and outputs the comparison result as a signal CMP.
  • the comparator 24 operates based on the power supply voltage VDDH.
  • the reference signal REF is supplied to the positive input terminal of the comparator 24 via the capacitive element 21, and the signal SIG is supplied to the negative input terminal via the capacitive element 22.
  • the comparator 24 also has a function of performing zero adjustment for electrically connecting the positive input terminal and the negative input terminal during a predetermined period described later.
  • the counter 25 performs a counting operation for counting the pulses of the clock signal CLK supplied from the imaging control unit 30 based on the signal CMP and the control signal CC supplied from the comparator 24.
  • the latch 26 holds the count value CNT obtained by the counter 25 as a digital code CODE having a plurality of bits.
  • the counter 25 and the latch 26 operate based on the power supply voltage VDDL.
  • the switch unit SW supplies the digital code CODE output from the AD conversion unit ADC to the bus wiring BUS based on the control signal SSW supplied from the imaging control unit 30.
  • the plurality of switch units SW are provided corresponding to the plurality of AD conversion units ADC. Specifically, the 0th switch unit SW [0] is provided corresponding to the 0th AD converter unit ADC [0], and the first switch unit SW [1] is the first AD converter unit.
  • the second switch unit SW [2] is provided corresponding to the ADC [1], and the second switch unit SW [2] is provided corresponding to the second AD conversion unit ADC [2].
  • the switch unit SW is configured by using the same number of transistors as the number of bits of the digital code CODE. These transistors are ON / OFF controlled based on each bit (control signals SSW [0], SSW [1], SSW [2],...) Of the control signal SSW supplied from the imaging control unit 30.
  • the 0th switch unit SW [0] is output from the 0th AD conversion unit ADC [0] when each transistor is turned on based on the control signal SSW [0].
  • the digital code CODE is supplied to the bus wiring BUS.
  • the first switch unit SW [1] has the digital output from the first AD conversion unit ADC [1] when each transistor is turned on based on the control signal SSW [1].
  • the code CODE is supplied to the bus wiring BUS. The same applies to the other switch units SW.
  • the bus wiring BUS has a plurality of wirings and transmits the digital code CODE output from the AD conversion unit ADC. Using the bus wiring BUS, the reading unit 20 sequentially transfers a plurality of digital codes CODE supplied from the AD conversion unit ADC to the signal processing unit 40 as an image signal DATA0 (data transfer operation). ).
  • the imaging control unit 30 (FIG. 1) supplies control signals to the scanning unit 10, the reading unit 20, and the signal processing unit 40, and controls the operation of these circuits, thereby controlling the operation of the imaging device 1. It is. Specifically, the imaging control unit 30 supplies an address signal to the scanning unit 10, for example, so that the scanning unit 10 sequentially drives the imaging pixels P1 in the pixel array 9 in units of pixel lines L. To control. Further, the imaging control unit 30 sends the reference signal REF, the clock signal CLK, the control signal CC, and the control signal SSW (control signals SSW [0], SSW [1], SSW [2],. ) Is controlled so that the reading unit 20 generates the image signal DATA0 based on the signals SIG and SIGV.
  • the imaging control unit 30 controls the operation of the signal processing unit 40 by supplying a control signal to the signal processing unit 40.
  • the imaging control unit 30 operates based on the power supply voltage VDDH and the power supply voltage VDDL among the three supplied power supply voltages VDD.
  • the logic circuit in the imaging control unit 30 operates based on the power supply voltage VDDL.
  • the imaging control unit 30 includes a reference signal generation unit 31, a reference voltage generation unit 32, and a voltage sensor 33.
  • the reference signal generator 31 generates a reference signal REF.
  • the reference signal REF has a so-called ramp waveform in which the voltage level gradually decreases with the passage of time in eight periods (conversion periods T1 to T8) in which AD conversion is performed.
  • the reference signal generation unit 31 supplies the generated reference signal REF to the plurality of AD conversion units ADC of the reading unit 20.
  • the reference signal generator 31 operates based on the power supply voltage VDDH.
  • the reference voltage generation unit 32 is a so-called band gap voltage reference circuit, and generates a voltage Vbgr that is a reference voltage.
  • the reference voltage generator 32 supplies the voltage Vbgr to various circuits in the imaging device 1.
  • the reference voltage generation unit 32 operates based on the power supply voltage VDDH.
  • the voltage sensor 33 generates a signal SIGV.
  • Signal SIGV includes a voltage corresponding to power supply voltage VDDH, a voltage corresponding to power supply voltage VDDM, a voltage corresponding to power supply voltage VDDL, and a voltage corresponding to voltage Vbgr.
  • FIG. 5 shows one configuration example of the voltage sensor 33.
  • the AD conversion unit ADC [0] of the reading unit 20 is also drawn.
  • the voltage sensor 33 includes resistance circuit units RH, RR, RM, RL, switches SWH, SWR, SRM, SWL, a selector ASEL, and an amplifier AMPV.
  • Each of the resistance circuit units RH, RR, RM, and RL has a plurality of (in this example, four) resistance elements connected in series.
  • the power supply voltage VDDH is supplied to one end of the resistance circuit unit RH, and the other end is grounded.
  • the resistance circuit unit RH outputs a voltage obtained by dividing the power supply voltage VDDH by “3/4” and a voltage obtained by dividing the power supply voltage VDDH by “1 ⁇ 2”. It has become.
  • a voltage Vbgr is supplied to one end of the resistance circuit unit RR, and the other end is grounded.
  • the resistance circuit unit RR outputs a voltage obtained by dividing the voltage Vbgr by “3/4” and a voltage obtained by dividing the voltage Vbgr by “1 ⁇ 2”. Yes.
  • the power supply voltage VDDM is supplied to one end of the resistance circuit unit RM, and the other end is grounded.
  • the resistance circuit unit RM outputs a voltage obtained by dividing the power supply voltage VDDM by “3/4” and a voltage obtained by dividing the power supply voltage VDDM by “1 ⁇ 2”. It has become.
  • the power supply voltage VDDL is supplied to one end of the resistance circuit unit RL, and the other end is grounded.
  • the resistor circuit unit RL outputs a voltage obtained by dividing the power supply voltage VDDL by “3/4” and a voltage obtained by dividing the power supply voltage VDDL by “1 ⁇ 2”. It has become.
  • the switch SWH is a voltage obtained by dividing the power supply voltage VDDH to “3/4” and a voltage obtained by dividing the power supply voltage VDDH to “1/2” based on the control signal SELSW generated by the imaging control unit 30. One of them is selected and the selected voltage is output.
  • the switch SWR is based on the control signal SELSW generated by the imaging control unit 30 and the voltage Vbgr is divided into “3/4” and the voltage Vbgr is divided into “1/2”. Is selected and the selected voltage is output.
  • the switch SWM is a voltage obtained by dividing the power supply voltage VDDM to “3/4” and a voltage obtained by dividing the power supply voltage VDDM to “1/2” based on the control signal SELSW generated by the imaging control unit 30.
  • the switch SWL is a voltage obtained by dividing the power supply voltage VDDL to “3/4” and a voltage obtained by dividing the power supply voltage VDDL to “1/2” based on the control signal SELSW generated by the imaging control unit 30. One of them is selected and the selected voltage is output.
  • the selector ASEL selects one of the voltages supplied from the switches SWH, SWR, SWM, SWL based on the control signal SASEL generated by the imaging control unit 30, and outputs the selected voltage. .
  • the amplifier AMPV amplifies the voltage supplied from the selector ASEL and outputs the amplified voltage as a signal SIGV.
  • the amplifier AMPV is operated based on the power supply voltage VDDH.
  • the voltage sensor 33 generates a signal SIGV including a voltage corresponding to the power supply voltage VDDH, a voltage corresponding to the power supply voltage VDDM, a voltage corresponding to the power supply voltage VDDL, and a voltage corresponding to the voltage Vbgr.
  • the voltage sensor 33 supplies the generated signal SIGV to the plurality of AD conversion units ADC of the reading unit 20.
  • the signal processing unit 40 performs signal processing on the image signal DATA0.
  • the signal processing unit 40 operates based on the power supply voltage VDDL among the three supplied power supply voltages VDD.
  • the signal processing unit 40 includes an image processing unit 41 and a voltage determination unit 42.
  • the image processing unit 41 performs predetermined image processing on the image indicated by the image signal DATA0.
  • the predetermined image processing includes, for example, image composition processing.
  • the image processing unit 41 supplies the eight digital codes CODE (digital codes CODE1 to CODE8) obtained from the eight periods (conversion periods T1 to T8) supplied from the reading unit 20 during AD conversion. Based on this, four images PIC (images PIC1, PIC2, PIC3, and PIC4) are generated. Then, the image processing unit 41 generates one captured image PICA by combining the four images PIC.
  • the image processing unit 41 outputs the captured image PICA as an image signal DATA.
  • Voltage determination unit 42 generates voltage codes VCODE (voltage codes VCODEH, VCODEM, VCODEL, VCODER) indicating the voltage values of power supply voltages VDDH, VDDM, VDDL and voltage Vbgr, respectively, and supplies power supply voltages VDDH, VDDM, VDDL and voltage
  • the error flag signal XERR is generated by confirming whether each voltage value of Vbgr is within a predetermined voltage range.
  • FIG. 6 shows a configuration example of the voltage determination unit 42.
  • storage part 8 is also drawn in FIG.
  • the voltage determination unit 42 includes a calculation unit 43 and a determination unit 44.
  • the calculation unit 43 includes four voltages indicating the voltage values of the power supply voltages VDDH, VDDM, VDDL and the voltage Vbgr based on the digital code CODE obtained based on the signal SIGV in the vertical blanking period included in the image signal DATA0.
  • Codes VCODE (voltage codes VCODEH, VCODEM, VCODEL, and VCODER) are respectively generated.
  • the calculation unit 43 performs a calculation process based on each of the plurality of digital values VALV related to the power supply voltage VDDH obtained from the plurality of AD conversion units ADC, thereby providing a voltage having a predetermined code system.
  • a code VCODE1 is generated.
  • the voltage code VCODE1 is expressed by a value obtained by multiplying a voltage value by “100”, for example. Specifically, when the voltage value of the power supply voltage VDDH is “3.3 V”, the value indicated by the voltage code VCODE1 is “3300”.
  • the calculation unit 43 When generating the voltage code VCODE1, the calculation unit 43 generates the voltage code VCODE1 based on a calibration parameter PCAL (described later) stored in the storage unit 8. And the calculating part 43 produces
  • the calculation unit 43 generates a voltage code VCODEM corresponding to the power supply voltage VDDM, generates a voltage code VCODEL corresponding to the power supply voltage VDDL, and generates a voltage code VCODER corresponding to the voltage Vbgr.
  • the processing related to the power supply voltage VDDH will be described in detail as an example, but the same applies to the processing related to the power supply voltages VDDM and VDDL and the voltage Vbgr.
  • the average value obtained by the calculation unit 43 is preferably an arithmetic average value, but a geometric average, a weighted average, a harmonic average, or the like may be applied.
  • FIG. 7 schematically illustrates an example of calculation processing in the calculation unit 43.
  • Each voltage in the signal SIGV generated by the voltage sensor 33 may deviate from a desired voltage due to so-called manufacturing variations, impedance of the power supply wiring in the imaging device 1, and the like.
  • the voltage code VCODE1 also deviates from the desired code.
  • the inspection apparatus supplies the power supply voltage VDDH set to a predetermined voltage VDDH1 (for example, 3.1 V) to the imaging apparatus 1, and at this time, the imaging apparatus
  • VDDH1 for example, 3.1 V
  • the imaging apparatus The voltage code VCODE generated by 1 and the ideal voltage code corresponding to the voltage VDDH1 are stored in advance in a nonvolatile memory 8A (described later) of the storage unit 8.
  • the inspection apparatus supplies a power supply voltage VDDH set to a predetermined voltage VDDH2 (for example, 3.5 V) to the imaging apparatus 1, and the voltage code VCODE generated by the imaging apparatus 1 at this time and the voltage VDDH2
  • VDDH2 for example, 3.5 V
  • the ideal voltage code corresponding to is stored in advance in a nonvolatile memory 8A (described later) of the storage unit 8.
  • the calculation unit 43 obtains the calibration parameter PCAL based on these pieces of information stored in the storage unit 8, and thereafter performs a calculation process using the calibration parameter PCAL, thereby obtaining the voltage code VCODE1. Generate. Thereby, the calculating part 43 can obtain
  • the calculation unit 43 generates a plurality of voltage codes VCODE1 by performing such calculation processing based on the digital code CODE obtained from the plurality of AD conversion units ADC.
  • the calculating part 43 produces
  • a value indicated by a certain voltage code VCODE1 may greatly differ from a value indicated by another voltage code VCODE1 due to characteristic variations caused by so-called manufacturing variations of the plurality of AD conversion units ADC. . Therefore, for example, when the value of a certain voltage code VCODE1 (voltage code VCODE1A) greatly deviates from the values of a plurality of voltage codes VCODE1 other than the voltage code VCODE1A, the arithmetic unit 43, as shown in FIG. 8A.
  • the voltage code VCODE1A is corrected, for example, by performing an interpolation operation using the voltage code VCODE1 related to the AD conversion unit ADC adjacent to the AD conversion unit ADCA related to the voltage code VCODE1A. Then, the calculation unit 43 generates one voltage code VCODE by obtaining an average value of values indicated by all the voltage codes VCODE1 including the corrected voltage code VCODE1A. Then, the calculation unit 43 outputs the voltage code VCODE generated in this way as a voltage code VCODEH corresponding to the power supply voltage VDDH.
  • the calculation unit 43 determines that the value of a certain voltage code VCODE1 (voltage code VCODE1A) is greatly deviated from the values of a plurality of voltage codes VCODE1 other than the voltage code VCODE1A.
  • one voltage code VCODE may be generated by obtaining an average value of values indicated by a plurality of voltage codes VCODE1 other than the voltage code VCODE1A among all the voltage codes VCODE1.
  • the calculation unit 43 generates the voltage code VCODEH corresponding to the power supply voltage VDDH, generates the voltage code VCODEM corresponding to the power supply voltage VDDM, generates the voltage code VCODEL corresponding to the power supply voltage VDDL, and A voltage code VCODER corresponding to Vbgr is generated.
  • the determination unit 44 determines that each of the power supply voltages VDDH, VDDM, VDDL, and the voltage Vbgr has a predetermined voltage range.
  • the error flag signal XERR is generated by confirming whether it is within the range.
  • the determination unit 44 includes comparators 45 and 46 and an OR circuit 47.
  • the comparator 45 compares the value indicated by the voltage code VCODE with the threshold value THmax.
  • the voltage code VCODE is supplied to the positive input terminal of the comparator 45, and the threshold value THmax is supplied to the negative input terminal.
  • the comparator 45 outputs “1” when the value indicated by the voltage code VCODE is larger than the threshold value THmax, and outputs “1” when the value indicated by the voltage code VCODE is equal to or less than the threshold value THmax. 0 "is output.
  • the comparator 46 compares the value indicated by the voltage code VCODE with the threshold value THmin.
  • the threshold value THmin is supplied to the positive input terminal of the comparator 46, and the voltage code VCODE is supplied to the negative input terminal. With this configuration, the comparator 46 outputs “1” when the value indicated by the voltage code VCODE is smaller than the threshold value THmin, and outputs “1” when the value indicated by the voltage code VCODE is equal to or greater than the threshold value THmin. 0 "is output.
  • the OR circuit 47 calculates a logical sum (OR) of the output signal of the comparator 45 and the output signal of the comparator 46, and outputs the result as a signal S47.
  • the determination unit 44 sets the signal S47 to “1” when the value indicated by the voltage code VCODE is smaller than the threshold value THmin and when the value indicated by the voltage code VCODE is larger than the threshold value THmax.
  • the signal S47 is set to “0”.
  • the determination unit 44 confirms whether or not the values (voltage values) indicated by the four voltage codes VCODE are within the predetermined ranges respectively set corresponding to the four voltage codes VCODE. Specifically, the determination unit 44 checks whether the value (voltage value) indicated by the voltage code VCODEH related to the power supply voltage VDDH is within a predetermined range related to the power supply voltage VDDH, and relates to the power supply voltage VDDM. It is confirmed whether the value (voltage value) indicated by the voltage code VCODEM is within a predetermined range related to the power supply voltage VDDM, and the value (voltage value) indicated by the voltage code VCODEL related to the power supply voltage VDDL is the power supply voltage VDDL. Whether the value (voltage value) indicated by the voltage code VCODER related to the voltage Vbgr is within the predetermined range related to the voltage Vbgr.
  • FIG. 9 illustrates an example of processing related to the power supply voltage VDDH in the determination unit 44.
  • the determination unit 44 is normal when the power supply voltage VDDH is equal to or higher than the voltage Vmin (eg, 3.1 V) corresponding to the threshold value THmin and is equal to or lower than the voltage Vmax (eg, 3.5 V) corresponding to the threshold value THmax. It is determined that there is a problem, and it is determined that a problem has occurred when the power supply voltage VDDH is lower than the voltage Vmin or when the power supply voltage VDDH is higher than Vmax. The same applies to the power supply voltages VDDM and VDDL and the voltage Vbgr.
  • the imaging device 1 sets the error flag signal XERR to a low level (active). It is supposed to be.
  • the storage unit 8 (FIG. 1) stores various setting information used in the imaging device 1. As shown in FIG. 6, the storage unit 8 includes a nonvolatile memory 8A and registers 8B, 8C, and 8D.
  • the non-volatile memory 8 ⁇ / b> A stores various setting information used in the imaging apparatus 1.
  • the register 8B stores information used when the calculation unit 43 performs processing.
  • the register 8C stores four threshold values THmax related to the power supply voltages VDDH, VDDM, VDDL and the voltage Vbgr.
  • the register 8D stores four threshold values THmin relating to the power supply voltages VDDH, VDDM, VDDL and the voltage Vbgr.
  • Information stored in the registers 8B, 8C, and 8D is read from the nonvolatile memory 8A, for example, when the imaging apparatus 1 is turned on.
  • FIG. 10 illustrates a configuration example of a circuit that outputs the error flag signal XERR in the imaging apparatus 1.
  • the imaging device 1 is supplied with three power supply voltages VDD (power supply voltages VDDH, VDDM, VDDL) and three ground voltages VSS (ground voltages VSSH, VSSM, VSSL).
  • the power supply voltage VDDH is, for example, 3.3V
  • the power supply voltage VDDM is, for example, 1.8V
  • the power supply voltage VDDL is, for example, 1.1V.
  • the ground voltages VSSH, VSSM, and VSSL are all 0V.
  • the signal processing unit 40 has a buffer BF.
  • the buffer BF generates the signal XERR1. Since the signal processing unit 40 is supplied with the power supply voltage VDDL and the ground voltage VSSL, the buffer BF operates based on the power supply voltage VDDL and the ground voltage VSSL.
  • the signal XERR1 generated by the buffer BF is a logic signal that transitions between the power supply voltage VDDL and the ground voltage VSSL.
  • the signal XERR1 is at a high level (power supply voltage VDDL) when a failure is not confirmed in the voltage determination unit 42 of the signal processing unit 40, and is at a low level (ground voltage VSSL) when a failure is confirmed. This is a so-called negative logic signal.
  • the imaging device 1 has an output buffer BFOUT.
  • the output buffer BFOUT generates an error flag signal XERR based on the signal XERR1, and outputs the error flag signal XERR via the output terminal TOUT.
  • the output buffer BFOUT operates based on the power supply voltage VDDM and the ground voltage VSSM.
  • the error flag signal XERR is a logic signal that transitions between the power supply voltage VDDM and the ground voltage VSSM. As shown in FIGS. 10 and 11, the error flag signal XERR is at a high level (power supply voltage VDDM) in the voltage determination unit 42 of the signal processing unit 40 when the failure is not confirmed, and the failure is confirmed. In this case, it is a so-called negative logic signal that becomes a low level (ground voltage VSSM).
  • the block shown in FIG. 1 may be formed on, for example, one semiconductor substrate or a plurality of semiconductor substrates.
  • FIG. 12 shows an example of circuit arrangement when the imaging device 1 is formed on one semiconductor substrate 200.
  • a pixel array 9 is formed on the semiconductor substrate 200.
  • the scanning unit 10 is formed on the left side of the pixel array 9, and the reading unit 20 and the peripheral circuit unit 201 are formed on the pixel array 9 in this order.
  • the peripheral circuit unit 201 corresponds to a circuit other than the reference voltage generation unit 32 and the voltage sensor 33 among the plurality of circuits included in the imaging control unit 30 and the signal processing unit 40.
  • a voltage determination unit 42 is formed on the right side of the region where the peripheral circuit unit 201 is formed.
  • a reference voltage generation unit 32 is formed on the left of the reading unit 20, and a voltage sensor 33 is formed on the left of the peripheral circuit unit 201.
  • a terminal portion 202 in which a plurality of pad electrodes are arranged in parallel is provided at the left end of the semiconductor substrate 200.
  • a terminal portion 203 in which a plurality of pad electrodes are arranged in parallel is provided at the right end of the semiconductor substrate 200. It has been.
  • a power supply terminal TVDDH to which the power supply voltage VDDH is supplied, a ground terminal TVSSH to which the ground voltage VSSH is supplied, a power supply terminal TVDDM to which the power supply voltage VDDM is supplied, a ground terminal TVSSM to which the ground voltage VSSM is supplied, and a power supply voltage VDDL are supplied.
  • the power supply terminal TVDDL, the ground terminal TVSSL to which the ground voltage VSSL is supplied, and the terminal TVbgr to which the voltage Vbgr is output are arranged, for example, at positions near the reference voltage generation unit 32 and the voltage sensor 33 in the terminal unit 202.
  • the imaging device for example, voltage drop in the wiring between the power supply terminals TVDDH, TVDDM, TVDDL and the ground terminals TVSSH, TVSSM, TVSSL and the voltage sensor 33 can be suppressed, so that the voltage detection accuracy is improved. Can do.
  • the output terminal TOUT from which the error flag signal XERR is output is disposed at a position close to the voltage determination unit 42 in the terminal unit 203, for example. Thereby, the signal path
  • FIG. 13 shows an example of connection between two semiconductor substrates 301 and 302 when the imaging device 1 is formed on the two semiconductor substrates 301 and 302.
  • the semiconductor substrates 301 and 302 are overlapped and connected to each other via a plurality of vias 303.
  • the pixel array 9 can be formed on the semiconductor substrate 301.
  • the scanning unit 10, the reading unit 20, the imaging control unit 30, the signal processing unit 40, and the storage unit 8 can be formed on the semiconductor substrate 302.
  • a plurality of control lines TGLL, FDGL, RSTL, FCGL, TGSL, and SELL in the semiconductor substrate 301 are connected to the scanning unit 10 in the semiconductor substrate 302 through a plurality of vias 303A.
  • the plurality of signal lines SGL in the semiconductor substrate 301 are connected to the reading unit 20 in the semiconductor substrate 302 via the plurality of vias 303B.
  • the arrangement of each circuit is not limited to this, and the scanning unit 10 may be formed on the semiconductor substrate 301, for example.
  • FIG. 14 shows an example of circuit arrangement in the semiconductor substrate 302.
  • a peripheral circuit portion 311 is formed near the center of the semiconductor substrate 302.
  • the peripheral circuit unit 311 corresponds to a circuit other than the reference voltage generation unit 32 and the voltage sensor 33 among the plurality of circuits included in the imaging control unit 30 and the signal processing unit 40.
  • a voltage determination unit 42 is formed at the upper right in the region where the peripheral circuit unit 311 is formed.
  • the scanning unit 10 is formed on the left of the peripheral circuit unit 311, and the reading unit 20 is formed on the peripheral circuit unit 311.
  • a reference voltage generation unit 32 and a voltage sensor 33 are formed on the upper left of the peripheral circuit unit 311.
  • a terminal portion 312 having a plurality of pad electrodes arranged in parallel is provided at the left end of the semiconductor substrate 302.
  • a terminal portion 313 having a plurality of pad electrodes arranged in parallel is provided at the right end of the semiconductor substrate 302. It has been.
  • the power supply terminals TVDDH, TVDDM, TVDDL, the ground terminals TVSSH, TVSSM, TVSSL, and the terminal TVbgr are arranged, for example, at positions near the reference voltage generation unit 32 and the voltage sensor 33 in the terminal unit 312.
  • the imaging device 1 for example, voltage drop in the wiring between the power supply terminals TVDDH, TVDDM, TVDDL and the ground terminals TVSSH, TVSSM, TVSSL and the voltage sensor 33 can be suppressed, so that the voltage detection accuracy is improved. Can do.
  • the output terminal TOUT is disposed at a position close to the voltage determination unit 42 in the terminal unit 313, for example. Thereby, the signal path
  • the scanning unit 10 and the pixel array 9 correspond to a specific example of “imaging unit” in the present disclosure.
  • the reading unit 20 and the calculation unit 43 correspond to a specific example of “data generation unit” in the present disclosure.
  • the reading unit 20 corresponds to a specific example of “conversion unit” in the present disclosure.
  • the calculation unit 43 corresponds to a specific example of “calculation unit” in the present disclosure.
  • the determination unit 44 corresponds to a specific example of a “flag generation unit” in the present disclosure.
  • the error flag signal XERR corresponds to a specific example of “flag signal” in the present disclosure.
  • the voltage sensor 33 corresponds to a specific example of “voltage detection unit” in the present disclosure.
  • any one of the power supply voltages VDDH, VDDM, and VDDL corresponds to a specific example of “first power supply voltage” in the present disclosure.
  • Any one of the voltage codes VCODEH, VCODEM, and VCODEL corresponds to a specific example of “first power supply voltage data” in the present disclosure.
  • the threshold value THmax or the threshold value THmin corresponds to a specific example of “first reference data” in the present disclosure.
  • the scanning unit 10 sequentially drives the imaging pixels P1 in the pixel array 9 in units of pixel lines L.
  • the imaging pixel P1 sequentially outputs eight pixel voltages VP1 to VP8 in eight conversion periods T1 to T8.
  • the AD conversion unit ADC of the reading unit 20 performs AD conversion based on these eight pixel voltages VP1 to VP8, respectively, and outputs eight digital codes CODE (digital codes CODE1 to CODE8).
  • the image processing unit 41 of the signal processing unit 40 generates four images PIC (images PIC1 to PIC4) based on the eight digital codes CODE1 to CODE8 included in the image signal DATA0.
  • the signal processing unit 40 combines the four images PIC to generate one captured image PICA, and outputs the captured image PICA as the image signal DATA.
  • the AD conversion unit ADC converts the voltage of the signal SIGV into a digital code CODE by performing AD conversion based on the signal SIGV supplied from the voltage sensor 33 of the imaging control unit 30 in the vertical blanking period.
  • the voltage determination unit 42 of the signal processing unit 40 includes the voltage code VCODEH corresponding to the power supply voltage VDDH, the power supply voltage based on the digital code CODE obtained based on the signal SIGV in the vertical blanking period included in the image signal DATA0.
  • a voltage code VCODEM corresponding to VDDM, a voltage code VCODEL corresponding to the power supply voltage VDDL, and a voltage code VCODER corresponding to the voltage Vbgr are generated.
  • the voltage determination unit 42 has values (voltage values) indicated by the four voltage codes VCODE (voltage codes VCODEH, VCODEM, VCODEL, and VCODER) within a predetermined range respectively set corresponding to the four voltage codes VCODE. To see if it fits in.
  • the imaging apparatus 1 determines that one or more of the power supply voltages VDDH, VDDM, VDDL, and the voltage Vbgr are defective, the imaging device 1 sets the error flag signal XERR to a low level (active).
  • each of the imaging pixels P1 in the pixel array 9 accumulates electric charge according to the amount of received light, and outputs the pixel voltage VP as a signal SIG. This operation will be described in detail below.
  • FIG. 15 illustrates an example of an operation of scanning a plurality of imaging pixels P1 in the pixel array 9.
  • the imaging device 1 performs the accumulation start drive D1 in order from the top in the vertical direction with respect to the plurality of imaging pixels P1 in the pixel array 9 during the period of timing t0 to t1.
  • the scanning unit 10 sets the transistors TGL, RST, FDG, TGS, and FCG to the on state in a predetermined period within the horizontal period H in units of pixel lines L in order from the top in the vertical direction. Later, these transistors are turned off. Thereby, in each of the plurality of imaging pixels P1, charges are accumulated in the accumulation period T10 until the reading drive D2 is performed.
  • the imaging device 1 performs the reading drive D2 in order from the top in the vertical direction with respect to the plurality of imaging pixels P1 during the period from the timing t10 to t11. Thereby, each of the plurality of imaging pixels P1 sequentially outputs eight pixel voltages VP1 to VP8.
  • the reading unit 20 performs AD conversion based on these eight pixel voltages VP1 to VP8, and outputs eight digital codes CODE (digital codes CODE1 to CODE8), respectively.
  • the signal processing unit 40 generates four images PIC (images PIC1, PIC2, PIC3, and PIC4) based on the eight digital codes CODE1 to CODE8 supplied from the reading unit 20, and the four images. By synthesizing PIC, one captured image PICA is generated.
  • the imaging apparatus 1 repeats such accumulation start drive D1 and readout drive D2. Specifically, as shown in FIG. 15, the imaging apparatus 1 performs the accumulation start drive D1 in the period from timing t2 to t3, and performs the read drive D2 in the period from timing t12 to t13. In addition, the imaging apparatus 1 performs the accumulation start drive D1 during the period from the timing t4 to t5, and performs the readout drive D2 during the period from the timing t14 to t15.
  • FIG. 16 shows the waveform of the horizontal synchronization signal XHS
  • FIG. 16 shows the waveform of the signal SSEL supplied to the imaging pixel P1A
  • (C) shows the waveform of the signal SRST supplied to the imaging pixel P1A
  • (D) shows the waveform of the signal SFDG supplied to the imaging pixel P1A
  • (E) shows the waveform of the signal STGL supplied to the imaging pixel P1A
  • (F) is supplied to the imaging pixel P1A.
  • the waveform of the signal SFCG is shown, (G) shows the waveform of the signal STGS supplied to the imaging pixel P1A, (H) shows the waveform of the reference signal REF, and (I) shows the signal SIG output from the imaging pixel P1A. (J) shows the operation of the counter 25 in the AD conversion unit ADC connected to the imaging pixel P1A. 17A shows the first half of the operations shown in FIG. 16, and FIG. 17B shows the second half of the operations shown in FIG. 16 (H), (I), FIGS. 17A (H), (I), and FIGS. 17B (H), (I), the waveforms of the respective signals are indicated by the same voltage axis.
  • FIG. 16 (H), 17A (H), and 17B (H) indicates a waveform at the positive input terminal of the comparator 24, and FIGS. 16 (I), 17A (I), and 17B.
  • the signal SIG of (I) shows the waveform at the negative input terminal of the comparator 24.
  • FIG. 16J, FIG. 17A (J), and FIG. 17B (J) diagonal lines indicate that the counter 25 is performing a counting operation.
  • FIGS. 18A to 18C show the state of the imaging pixel P1A.
  • the transistors TGL, RST, FDG, TGS, FCG, and SEL are shown by using switches corresponding to the operation states of the transistors.
  • the imaging control unit 30 sets the control signal SSELV (FIG. 4) to a low level. Thereby, in the reading unit 20, the transistor 29 is turned off in each of the plurality of AD conversion units ADC. Accordingly, the AD conversion unit ADC performs AD conversion based on the signal SIG supplied via the signal line SGL.
  • the scanning unit 10 selects a pixel line L including the imaging pixel P1A using the signal SSEL, and selects the imaging pixel P1A as a signal line corresponding to the imaging pixel P1A. Electrically connected to SGL.
  • the scanning unit 10 controls the operation of the imaging pixel P1A using the signals SRST, SFDG, STGL, SFCG, STGS, and the imaging pixel P1A has eight pixel voltages VP1 to VP8 in eight conversion periods T1 to T8. Are output sequentially.
  • the AD conversion unit ADC of the reading unit 20 performs AD conversion based on these eight pixel voltages VP1 to VP8, and outputs eight digital codes CODE1 to CODE8. This operation will be described in detail below.
  • the scanning unit 10 changes the voltage of the signal SSEL from the low level to the high level at the timing t2 (FIG. 17A (B)).
  • the transistor SEL is turned on, and the imaging pixel P1A is electrically connected to the signal line SGL.
  • the scanning unit 10 sets both the signals SRST and SFDG to a high level (FIGS. 17A (C) and (D)). Thereby, in the imaging pixel P1A, the transistors RST and FDG are both turned on, the voltage of the floating diffusion FD is set to the power supply voltage VDD, and the floating diffusion FD is reset.
  • the scanning unit 10 changes the voltage of the signal SFDG from a high level to a low level (FIG. 17A (D)). Thereby, in the imaging pixel P1A, the transistor FDG is turned off.
  • the scanning unit 10 changes the voltage of the signal SRST from a high level to a low level (FIG. 17A (C)). Thereby, in the imaging pixel P1A, the transistor RST is turned off.
  • the scanning unit 10 changes the voltage of the signal SFDG from a low level to a high level (FIG. 17A (D)). Thereby, in the imaging pixel P1A, the transistor FDG is turned on. Further, the comparator 24 performs zero adjustment for electrically connecting the positive input terminal and the negative input terminal during the period from the timing t13 to t14.
  • the comparator 24 ends the zero adjustment, and electrically disconnects the positive input terminal and the negative input terminal. Then, at the timing t14, the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17A (H)).
  • the transistors FDG and SEL are turned on, and the other transistors are all turned off. Since the transistor FDG is in the on state, the floating diffusion FD and the transistor FDG constitute a combined capacitor. This combined capacity functions as a conversion capacity for converting charge into voltage in the imaging pixel P1A.
  • the imaging pixel P1A since the transistor FDG is in the ON state in this manner, the conversion value from the charge to the voltage is low because the capacitance value of the conversion capacitor in the imaging pixel P1A is large. This conversion capacitor holds the charge when the floating diffusion FD is reset in the period up to timing t12.
  • the imaging pixel P1A outputs a pixel voltage VP (pixel voltage VP1) corresponding to the voltage in the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP1. Specifically, at timing t15, the imaging control unit 30 starts generating the clock signal CLK, and at the same time, the reference signal generating unit 31 changes the voltage of the reference signal REF from the voltage V1 to a predetermined degree of change. It starts to decrease (FIG. 17A (H)). In response to this, the counter 25 of the AD conversion unit ADC starts a count operation (FIG. 17A (J)).
  • the voltage of the reference signal REF falls below the voltage of the signal SIG (pixel voltage VP1) (FIGS. 17A (H) and (I)).
  • the comparator 24 of the AD conversion unit ADC changes the voltage of the signal CMP, and as a result, the counter 25 stops the counting operation (FIG. 17A (J)).
  • the count value CNT of the counter 25 when the count operation is stopped corresponds to the pixel voltage VP1.
  • the AD conversion unit ADC thus performs AD conversion based on the pixel voltage VP1, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODE1 (FIG. 17A (J )).
  • the imaging control unit 30 stops generating the clock signal CLK with the end of the conversion period T1
  • the reference signal generating unit 31 stops changing the voltage of the reference signal REF (FIG. 17A ( H))
  • the counter 25 resets the count value CNT.
  • the scanning unit 10 changes the voltage of the signal SFDG from a high level to a low level (FIG. 17A (D)). Thereby, in the imaging pixel P1A, the transistor FDG is turned off. Further, the comparator 24 performs zero adjustment for electrically connecting the positive input terminal and the negative input terminal during the period from the timing t21 to t22.
  • the comparator 24 ends the zero adjustment and electrically disconnects the positive input terminal and the negative input terminal. Then, at the timing t22, the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17A (H)).
  • the transistor SEL is turned on, and the other transistors are all turned off.
  • the conversion capacitance in the imaging pixel P1A is small, and thus the conversion efficiency from charge to voltage is high.
  • This conversion capacitor holds the charge when the floating diffusion FD is reset in the period up to timing t12.
  • the imaging pixel P1A outputs a pixel voltage VP (pixel voltage VP2) corresponding to the voltage in the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP2. This operation is the same as the operation in the conversion period T1.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP2, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODE2 (FIG. 17A (J)).
  • the scanning unit 10 changes the voltage of the signal STGL from the low level to the high level (FIG. 17A (E)).
  • the transistor TGL is turned on.
  • the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17A (H)).
  • the scanning unit 10 changes the voltage of the signal STGL from a high level to a low level (FIG. 17A (E)). Thereby, in the imaging pixel P1A, the transistor TGL is turned off.
  • the imaging pixel P1A As shown in FIG. 18B, since the transistor FDG is in the OFF state, the capacitance value of the conversion capacitor in the imaging pixel P1A is small, so the conversion efficiency from charge to voltage is high.
  • This conversion capacitor holds the charge transferred from the photodiode PD1 at timings t31 to t32.
  • the imaging pixel P1A outputs a pixel voltage VP (pixel voltage VP3) corresponding to the voltage in the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP3. This operation is the same as the operation in the conversion period T1.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP3, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODE3 (FIG. 17A (J)).
  • This digital code CODE3 corresponds to the digital code CODE2 obtained when the conversion efficiency is also high (conversion period T2).
  • the scanning unit 10 changes the voltage of the signal SFDG from the low level to the high level and changes the voltage of the signal STGL from the low level to the high level (FIGS. 17A (D) and (E)). .
  • the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17A (H)).
  • the scanning unit 10 changes the voltage of the signal STGL from the high level to the low level at timing t42 (FIG. 17A (E)). Thereby, in the imaging pixel P1A, the transistor TGL is turned off.
  • the imaging pixel P1A since the transistor FDG is in the on state, the floating diffusion FD and the transistor FDG constitute a combined capacitor (conversion capacitor). Therefore, since the capacitance value of the conversion capacitor in the imaging pixel P1A is large, the conversion efficiency from charge to voltage is low. This conversion capacitor holds the charges transferred from the photodiode PD1 at timings t31 to t32 and t41 to t42.
  • the imaging pixel P1A outputs a pixel voltage VP (pixel voltage VP4) corresponding to the voltage in the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP4. This operation is the same as the operation in the conversion period T1.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP4, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODE4 (FIG. 17A (J)).
  • This digital code CODE4 corresponds to the digital code CODE1 obtained when the conversion efficiency is also low (conversion period T1).
  • the scanning unit 10 changes the voltage of the signal SRST from a low level to a high level (FIG. 17B (C)). Thereby, in the imaging pixel P1A, the transistor RST is turned on. Since the transistor FDG is in the on state, the voltage of the floating diffusion FD is set to the power supply voltage VDD, and the floating diffusion FD is reset.
  • the scanning unit 10 changes the voltage of the signal SRST from a high level to a low level (FIG. 17B (C)). Thereby, in the imaging pixel P1A, the transistor RST is turned off. Further, at the timing t52, the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17B (H)).
  • the scanning unit 10 changes the voltage of the signal SFCG from a low level to a high level (FIG. 17B (F)).
  • the transistor FCG is turned on.
  • the comparator 24 performs zero adjustment for electrically connecting the positive input terminal and the negative input terminal during the period from timing t53 to t54.
  • the comparator 24 ends the zero adjustment and electrically disconnects the positive input terminal and the negative input terminal. Further, at the timing t54, the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17A (H)).
  • the transistors FDG, FCG, and SEL are turned on, and the other transistors are all turned off. Since both the transistors FDG and FCG are in the on state, the floating diffusion FD, the transistors FDG and FCG, and the capacitor FC constitute a combined capacitor (conversion capacitor). This conversion capacitor is generated in the photodiode PD2 before the timing t53, and holds the charge that has been supplied and stored in the capacitor element FC via the transistor TGS.
  • the imaging pixel P1A outputs a pixel voltage VP (pixel voltage VP5) corresponding to the voltage in the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP5. This operation is the same as the operation in the conversion period T1.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP5, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODE5 (FIG. 17B (J)).
  • the scanning unit 10 changes the voltage of the signal STGS from a low level to a high level (FIG. 17B (G)).
  • the transistor TGS is turned on.
  • the electric charge generated in the photodiode PD2 is transferred to the floating diffusion FD and the capacitive element FC.
  • the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17B (H)).
  • the scanning unit 10 changes the voltage of the signal STGS from the high level to the low level (FIG. 17B (G)). Thereby, in the imaging pixel P1A, the transistor TGS is turned off.
  • the imaging pixel P1A As a result, in the imaging pixel P1A, as shown in FIG. 18C, since the transistors FDG and FCG are both in the on state, the floating diffusion FD, the transistors FDG and FCG, and the capacitor element FC constitute a combined capacitor (conversion capacitor). To do. This conversion capacitance is generated in the photodiode PD2 before the timing t53, and in addition to the charge supplied and stored in the capacitive element FC via the transistor TGS, the charge transferred from the photodiode PD2 at the timing t61 to t62. keeping.
  • the imaging pixel P1A outputs a pixel voltage VP (pixel voltage VP6) corresponding to the voltage in the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP6. This operation is the same as the operation in the conversion period T1.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP6, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODE6 (FIG. 17B (J)).
  • This digital code CODE6 corresponds to the digital code CODE5 obtained when the floating diffusion FD, the transistors FDG and FCG, and the capacitive element FC constitute a composite capacitor.
  • the comparator 24 performs zero adjustment for electrically connecting the positive input terminal and the negative input terminal during the period from timing t71 to t72.
  • the comparator 24 ends the zero adjustment, and electrically disconnects the positive input terminal and the negative input terminal. Further, at the timing t72, the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17B (H)).
  • the imaging pixel P1A As a result, in the imaging pixel P1A, as shown in FIG. 18C, since the transistors FDG and FCG are both in the on state, the floating diffusion FD, the transistors FDG and FCG, and the capacitor element FC constitute a combined capacitor (conversion capacitor). To do. This conversion capacitance is generated in the photodiode PD2 before the timing t53, and in addition to the charge supplied and stored in the capacitive element FC via the transistor TGS, the charge transferred from the photodiode PD2 at the timing t61 to t62. keeping.
  • the imaging pixel P1A outputs a pixel voltage VP (pixel voltage VP7) corresponding to the voltage in the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP7. This operation is the same as the operation in the conversion period T1.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP7, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODE7 (FIG. 17B (J)).
  • the scanning unit 10 changes the voltage of the signal SRST from a low level to a high level (FIG. 17B (C)).
  • the transistor RST is turned on. Since the transistors FDG and FCG are in the on state, the voltage of the floating diffusion FD and the voltage of the capacitive element FC are set to the power supply voltage VDD, and the floating diffusion FD and the capacitive element FC are reset.
  • the scanning unit 10 changes the voltage of the signal SFCG from a high level to a low level (FIG. 17B (F)). Thereby, in the imaging pixel P1A, the transistor FCG is turned off.
  • the scanning unit 10 changes the voltage of the signal SRST from a high level to a low level (FIG. 17B (C)). Thereby, in the imaging pixel P1A, the transistor RST is turned off.
  • the scanning unit 10 changes the voltage of the signal SFCG from a low level to a high level (FIG. 17B (F)). Thereby, in the imaging pixel P1A, the transistor FCG is turned on. Further, at the timing t84, the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 17B (H)).
  • the imaging pixel P1A As a result, in the imaging pixel P1A, as shown in FIG. 18C, since the transistors FDG and FCG are both in the on state, the floating diffusion FD, the transistors FDG and FCG, and the capacitor element FC constitute a combined capacitor (conversion capacitor). To do. This conversion capacitor holds electric charges when the floating diffusion FD and the capacitor element FC are reset at timings t81 to t82.
  • the imaging pixel P1A outputs a pixel voltage VP (pixel voltage VP8) corresponding to the voltage in the floating diffusion FD at this time.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP8. This operation is the same as the operation in the conversion period T1.
  • the AD conversion unit ADC performs AD conversion based on the pixel voltage VP8, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODE8 (FIG. 17B (J)).
  • This digital code CODE 8 corresponds to the digital code CODE 7 obtained when the floating diffusion FD, the transistors FDG and FCG, and the capacitive element FC constitute a composite capacitor.
  • the scanning unit 10 changes the voltage of the signal SFDG from a high level to a low level, and changes the voltage of the signal SFCG from a high level to a low level (FIGS. 17B (D) and (F)). ). Thereby, in the imaging pixel P1A, the transistors FDG and FCG are turned off.
  • the scanning unit 10 changes the voltage of the signal SSEL from a high level to a low level (FIG. 17B (B)). Thereby, in the imaging pixel P1A, the transistor SEL is turned off, and the imaging pixel P1A is electrically disconnected from the signal line SGL.
  • the image processing unit 41 generates four images PIC (images PIC1 to PIC4) based on the digital code CODE supplied from the reading unit 20. Then, the image processing unit 41 generates one captured image PICA by combining the four images PIC.
  • FIG. 19 schematically shows the image composition process.
  • the waveforms shown in FIGS. 19A to 19G are the same as the waveforms shown in FIGS.
  • the reading unit 20 generates the digital code CODE1 based on the operation in the period from the timing t11 to t21, and the digital code based on the operation in the period from the timing t21 to t31.
  • CODE2 is generated
  • the digital code CODE3 is generated based on the operation in the period from the timing t31 to t41
  • the digital code CODE4 is generated based on the operation in the period from the timing t41 to t51
  • the operation in the period from the timing t51 to t61 is performed.
  • a digital code CODE5 is generated, a digital code CODE6 is generated based on an operation in a period from timing t61 to t71, and a digital code CODE7 is generated based on an operation in a period from timing t71 to t81. Generating a digital code CODE8 based on operation of the period of the ring t81 ⁇ t7.
  • the image processing unit 41 generates the pixel value VAL1 based on the digital code CODE2 and the digital code CODE3. Specifically, the image processing unit 41 calculates the pixel value VAL1 by subtracting the digital code CODE2 from the digital code CODE3 (CODE3-CODE2). That is, the imaging device 1 uses the principle of so-called correlated double sampling (CDS) and converts it into digital code CODE2 corresponding to P-phase (Pre-Charge phase) data and D-phase (Data phase) data. The pixel value VAL1 is calculated using the corresponding digital code CODE3. Since the imaging apparatus 1 performs such correlated double sampling, the noise component contained in the pixel value VAL1 can be removed, and as a result, the image quality of the captured image can be improved.
  • CDS correlated double sampling
  • the image processing unit 41 generates the pixel value VAL2 based on the digital code CODE1 and the digital code CODE4. Specifically, the image processing unit 41 calculates the pixel value VAL2 by subtracting the digital code CODE1 from the digital code CODE4 (CODE4-CODE1). That is, the imaging device 1 uses the principle of correlated double sampling, and calculates the pixel value VAL2 using a digital code CODE1 corresponding to P-phase data and a digital code CODE4 corresponding to D-phase data.
  • the image processing unit 41 generates the pixel value VAL3 based on the digital code CODE5 and the digital code CODE6. Specifically, the image processing unit 41 calculates the pixel value VAL3 by subtracting the digital code CODE5 from the digital code CODE6 (CODE6-CODE5). That is, the imaging apparatus 1 calculates the pixel value VAL3 using the principle of the correlated double sampling and the digital code CODE5 corresponding to the P-phase data and the digital code CODE6 corresponding to the D-phase data.
  • the image processing unit 41 generates the pixel value VAL4 based on the digital code CODE7 and the digital code CODE8. Specifically, the image processing unit 41 calculates the pixel value VAL4 by subtracting the digital code CODE8 from the digital code CODE7 (CODE7-CODE8). In other words, the imaging device 1 uses the principle of so-called double data sampling (DDS; Double Data Sampling) to obtain the digital code CODE7, the floating diffusion FD, and the capacitive element FC before resetting the floating diffusion FD and the capacitive element FC. The pixel value VAL4 is calculated using the digital code CODE8 after the reset.
  • DDS Double Data Sampling
  • the image processing unit 41 generates the image PIC1 based on the pixel values VAL1 at all the imaging pixels P1 in the pixel array 9, and the image PIC2 based on the pixel values VAL2 at all the imaging pixels P1 in the pixel array 9. And PIC3 is generated based on the pixel values VAL3 at all the imaging pixels P1 in the pixel array 9, and the image PIC4 is generated based on the pixel values VAL4 at all the imaging pixels P1 in the pixel array 9. Then, the image processing unit 41 generates a captured image PICA by synthesizing these images PIC1 to PIC4.
  • a blanking period T20 at timings t11 to t12 is a so-called vertical blanking period, and the imaging device 1 does not perform the reading drive D2. That is, during this period, the signal line SGL does not transmit the pixel voltage VP related to the imaging pixel P1.
  • the imaging device 1 performs a voltage detection operation using the blanking period T20.
  • the voltage detection operation will be described in detail.
  • the AD conversion unit ADC of the reading unit 20 performs AD conversion based on the signal SIGV in the detection period M having the same length as the horizontal period H (FIG. 14) in the blanking period T20.
  • the reference signal generation unit 31 and the reading unit 20 perform the same operation as in the horizontal period H (FIG. 16).
  • the imaging control unit 30 sets the control signal SSELV (FIG. 4) to a high level.
  • the AD conversion unit ADC performs AD conversion based on the signal SIGV.
  • the imaging device 1 performs the voltage detection operation in a period corresponding to the period from the timing t21 to t41 in the horizontal period H (FIG. 16).
  • the detection operation of the power supply voltage VDDH will be described in detail as an example. The same applies to the detection operation of the power supply voltages VDDM and VDDL and the voltage Vbgr.
  • FIG. 20 illustrates an example of a voltage detection operation in the imaging apparatus 1.
  • FIG. 20 corresponds to FIG. 17A showing the operation in the first half of the horizontal period H. 20, (A) shows the waveform of the reference signal REF, (B) shows the waveform of the signal SIGV, and (C) shows the operation of the counter 25 in the AD conversion unit ADC.
  • Timing t111 corresponds to timing t11 in FIG. 17A
  • timing t121 corresponds to timing t12 in FIG. 17A
  • timing t131 corresponds to timing t13 in FIG. 17A
  • timing t141 corresponds to timing t41 in FIG. 17A.
  • the timing t151 corresponds to the timing t51 in FIG. 17A.
  • 21A and 21B show an operation example of the voltage sensor 33 in the voltage detection operation.
  • the selector ASEL is shown using a switch indicating a connection state.
  • the selector ASEL selects the voltage supplied from the switch SWH based on the control signal SASEL.
  • the selector ASEL switches the selection target in a time-sharing manner based on the control signal SASEL, so that the imaging device 1 performs the detection operation of the power supply voltages VDDH, VDDM, VDDL, and the voltage Vbgr in a time-sharing manner. .
  • the switch SWH of the voltage sensor 33 selects a voltage obtained by dividing the power supply voltage VDDH to “3/4” based on the control signal SELSW as shown in FIG. 21A.
  • the amplifier AMPV amplifies the voltage supplied from the switch SWH via the selector ASEL, and outputs the amplified voltage as the signal SIGV.
  • the voltage VDDH 34 corresponding to the voltage obtained by dividing the power supply voltage VDDH to “3/4” is supplied to the negative input terminal of the comparator 24 of the AD converter ADC (FIG. 20B).
  • the comparator 24 performs zero adjustment for electrically connecting the positive input terminal and the negative input terminal during the period from timing t121 to t122.
  • the comparator 24 finishes the zero adjustment and electrically disconnects the positive input terminal and the negative input terminal.
  • the reference signal generation unit 31 changes the voltage of the reference signal REF to the voltage V1 (FIG. 20A).
  • the AD conversion unit ADC performs AD conversion based on the voltage VDDH34. This operation is the same as the operation in the conversion period T2 of the horizontal period H (FIG. 17A).
  • the AD conversion unit ADC performs AD conversion based on the voltage VDDH 34, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as the digital code CODEA (FIG. 20C).
  • the switch SWH of the voltage sensor 33 selects a voltage obtained by dividing the power supply voltage VDDH to “1 ⁇ 2” based on the control signal SELSW.
  • the amplifier AMPV amplifies the voltage supplied from the switch SWH via the selector ASEL, and outputs the amplified voltage as the signal SIGV.
  • the voltage VDDH12 corresponding to the voltage obtained by dividing the power supply voltage VDDH by “1 ⁇ 2” is supplied to the negative input terminal of the comparator 24 of the AD conversion unit ADC (FIG. 20B).
  • the AD conversion unit ADC performs AD conversion based on the voltage VDDH12. This operation is the same as the operation in the conversion period T3 of the horizontal period H (FIG. 17A).
  • the AD conversion unit ADC performs AD conversion based on the voltage VDDH12, and the latch 26 of the AD conversion unit ADC outputs the count value CNT of the counter 25 as a digital code CODEB (FIG. 20C).
  • the calculation unit 43 of the voltage determination unit 42 calculates a digital value VALV based on the digital codes CODEA and CODEB supplied from the reading unit 20. Specifically, the voltage determination unit 42 calculates the digital value VALV by subtracting the digital code CODEA from the digital code CODEB (CODEB-CODEA). That is, the imaging apparatus 1 uses a so-called correlated double sampling principle and uses a digital code CODEA corresponding to P-phase (Pre-Charge phase) data and a digital code CODEB corresponding to D-phase (Data phase) data. Thus, the digital value VALV is calculated. Since the imaging apparatus 1 performs such correlated double sampling, the noise component included in the digital value VALV can be removed. In this way, the voltage determination unit 42 calculates a plurality of digital values VALV based on the digital codes CODEA and CODEB obtained from the plurality of AD conversion units ADC.
  • the calculation unit 43 generates a voltage code VCODE1 having a predetermined code system by performing calculation processing using the calibration parameter PCAL stored in the storage unit 8 based on the digital value VALV. In this way, the calculation unit 43 generates a plurality of voltage codes VCODE1 based on the plurality of digital values VALV obtained from the plurality of AD conversion units ADC.
  • the calculating part 43 produces
  • the value of a certain voltage code VCODE1 voltage code VCODE1A
  • the voltage code VCODE1A is corrected, for example, by performing an interpolation operation using the voltage code VCODE1 related to the AD converter ADC adjacent to the converter ADCA.
  • the calculation unit 43 generates one voltage code VCODE by obtaining an average value of values indicated by all the voltage codes VCODE1 including the corrected voltage code VCODE1A. Then, the calculation unit 43 outputs the voltage code VCODE generated in this way as a voltage code VCODEH corresponding to the power supply voltage VDDH.
  • the determination unit 44 of the voltage determination unit 42 confirms whether or not the value (voltage value) indicated by the voltage code VCODEH thus determined is within a predetermined range, and does not fall within the predetermined range. In this case, the imaging apparatus 1 activates the error flag signal XERR (low level).
  • Each voltage in the signal SIGV generated by the voltage sensor 33 may deviate from a desired voltage due to so-called manufacturing variations, impedance of the power supply wiring in the imaging device 1, and the like.
  • the voltage code VCODE1 also varies. Therefore, in the imaging device 1, for example, calibration is performed in an inspection process before shipment. Thereby, the voltage detection accuracy in the imaging device 1 can be increased.
  • the calibration process in the inspection process will be described in detail.
  • FIG. 22 shows an example of the calibration process in the inspection process.
  • FIG. 22 shows a calibration process of the power supply voltage VDDH. The same applies to the power supply voltages VDDM and VDDL and the voltage Vbgr.
  • the inspection apparatus sets the voltage of the power supply voltage VDDH to the voltage VDDH1 (for example, 3.1 V), and stores the voltage code VCODEH generated by the imaging apparatus 1 and an ideal voltage code corresponding to the voltage VDDH1. 8 (step S101).
  • the inspection apparatus sets the voltage of the power supply voltage VDDH to the voltage VDDH2 (for example, 3.5 V), and stores the voltage code VCODEH generated by the imaging apparatus 1 and an ideal voltage code corresponding to the voltage VDDH2 8 (step S102).
  • the calculation unit 43 of the voltage determination unit 42 of the imaging device 1 generates the calibration parameter PCAL based on the information stored in the storage unit 8 in steps S101 and S102 (step S103).
  • the calculation unit 43 subsequently obtains the voltage code VCODE1 using the calibration parameter PCAL generated in step S103, for example, using a more desirable conversion characteristic as indicated by a thick line in FIG.
  • the voltage code VCODE1 can be obtained.
  • the calculating part 43 produces
  • the inspection apparatus sets the voltage of the power supply voltage VDDH to the voltage VDDH1 (for example, 3.1V), acquires the voltage code VCODEH generated by the imaging apparatus 1, the voltage value indicated by the voltage code VCODEH, and the voltage It is confirmed that the voltage difference with the voltage value of VDDH1 is within an allowable range (step S104).
  • VDDH1 for example, 3.1V
  • the inspection apparatus sets the voltage of the power supply voltage VDDH to the voltage VDDH2 (for example, 3.5V), acquires the voltage code VCODEH generated by the imaging apparatus 1, and the voltage value indicated by the voltage code VCODEH and the voltage It is confirmed that the voltage difference with the voltage value of VDDH2 is within an allowable range (step S105).
  • VDDH2 for example, 3.5V
  • the imaging apparatus 1 detects three supplied power supply voltages VDD (power supply voltages VDDH, VDDM, and VDDL), and whether these power supply voltages VDD are within a predetermined range, respectively.
  • the error flag signal XERR is generated based on the confirmation result.
  • the imaging device 1 when the power supply voltage VDD is outside the predetermined range, the malfunction can be notified to an external device.
  • this apparatus can grasp that the malfunction is caused by the power supply voltage VDD.
  • this apparatus adjusts the voltage value of the power supply voltage VDD based on the error flag signal XERR, or Since the operation can be stopped, malfunction of the imaging apparatus 1 due to the power supply voltage VDD can be prevented in advance.
  • the imaging apparatus 1 detects the voltage Vbgr generated by the reference voltage generation unit 32, confirms whether the voltage Vbgr is within a predetermined range, and generates an error flag signal XERR based on the confirmation result. I tried to do it. Thereby, in the imaging device 1, when the voltage Vbgr is out of the predetermined range, the malfunction can be notified to an external device. As a result, the apparatus can stop the operation of the imaging apparatus 1 based on the error flag signal XERR, for example, and can prevent malfunction of the imaging apparatus 1 due to the power supply voltage VDD. .
  • the imaging device 1 since the imaging device 1 performs the voltage detection operation in the blanking period T20 (vertical blanking period), the voltage detection operation can be performed while performing the imaging operation. Thereby, in the imaging device 1, for example, when a problem occurs in the supply of the power supply voltage VDD, the problem can be detected and notified in a timely manner.
  • the AD conversion unit ADC generates a digital code CODE by performing AD conversion based on the signal SIGV generated by the voltage sensor 33, and the voltage determination unit 42 based on the digital code CODE.
  • a voltage code VCODE was generated.
  • the voltage determination unit 42 determines whether the power supply voltages VDDH, VDDM, VDDL, and the voltage Vbgr are within predetermined ranges based on the voltage code VCODE.
  • the AD conversion unit ADC that performs AD conversion based on the pixel voltage VP performs AD conversion based on the signal SIGV generated by the voltage sensor 33, so that the voltage detection operation is performed. Since there is no need to provide a dedicated AD converter, the circuit configuration can be simplified.
  • the voltage determination unit 42 obtains an average value of the values indicated by the plurality of voltage codes VCODE1 based on the plurality of voltage codes VCODE1 related to the plurality of AD conversion units ADC, thereby obtaining one voltage code.
  • VCODE was calculated.
  • the imaging device 1 for example, when the value of a certain voltage code VCODE1 (voltage code VCODE1A) is greatly deviated from the values of a plurality of voltage codes VCODE1 other than the voltage code VCODE1A, as shown in FIG.
  • the voltage code VCODE1A is corrected by performing, for example, an interpolation operation using the voltage code VCODE1 related to the AD conversion unit ADC adjacent to the AD conversion unit ADCA related to the voltage code VCODE1A.
  • the reading unit 20 operates based on the power supply voltage VDDH and the power supply voltage VDDL, and the voltage determination unit 42 operates based on the power supply voltage VDDL.
  • the imaging apparatus 1 for example, when detecting the voltage of the power supply voltage VDDM, these circuits do not operate based on the power supply voltage VDDM. Therefore, the malfunction of the power supply voltage VDDM is detected more accurately. be able to.
  • the signal XERR1 is a so-called negative logic signal.
  • the signal XERR1 is at a low level (ground voltage VSSL).
  • the error flag signal XERR is at a low level, so that a failure can be notified.
  • the supplied three power supply voltages VDDH, VDDM, VDDL and voltage Vbgr are detected, and it is confirmed whether or not these voltages are within a predetermined range, Since the error flag signal is generated based on the confirmation result, when these voltages are out of the predetermined range, the failure can be notified to an external device.
  • the voltage detection operation since the voltage detection operation is performed during the blanking period, the voltage detection operation can be performed while performing the imaging operation. The failure can be detected and notified.
  • the AD conversion unit generates a digital code by performing AD conversion based on the signal SIGV generated by the voltage sensor, and the voltage determination unit generates a voltage code based on the digital code. Since it is determined whether or not the power supply voltages VDDH, VDDM, VDDL and the voltage Vbgr are within predetermined ranges based on this voltage code, the determination can be made with digital values. The accuracy can be increased and the circuit scale can be reduced.
  • the AD conversion unit that performs AD conversion based on the pixel voltage performs AD conversion based on the signal SIGV generated by the voltage sensor, the circuit configuration can be simplified.
  • the voltage determination unit obtains one voltage code by obtaining an average value of values indicated by the plurality of voltage codes based on the plurality of voltage codes related to the plurality of AD conversion units. Therefore, the voltage detection accuracy can be increased.
  • the voltage code related to the AD conversion unit adjacent to the AD conversion unit related to the voltage code Since the voltage code is corrected, for example, by performing an interpolation calculation using, voltage detection accuracy can be improved.
  • the reading unit operates based on the power supply voltage VDDH and the power supply voltage VDDL, and the voltage determination unit operates based on the power supply voltage VDDL. Therefore, for example, the voltage of the power supply voltage VDDM is detected. In this case, it is possible to detect the malfunction of the power supply voltage VDDM more accurately.
  • the voltage sensor 33 directly supplies the signal SIGV to the AD conversion unit ADC of the reading unit 20.
  • the present invention is not limited to this.
  • the signal may be supplied to the AD conversion unit of the reading unit via the pixel array.
  • the present modification will be described in detail with some examples.
  • FIG. 23 illustrates a configuration example of the imaging apparatus 1A according to the present modification.
  • the imaging device 1A includes a pixel array 9A, a reading unit 20A, and an imaging control unit 30A.
  • the pixel array 9A is provided with an imaging pixel region RG1 and a dummy pixel region RG2.
  • a plurality of imaging pixels P1 are arranged in the imaging pixel region RG1, and a plurality of dummy pixels P2 for one row are arranged in the dummy pixel region RG2.
  • the dummy pixel region RG2 is disposed above the imaging pixel region RG1 in the vertical direction (vertical direction in FIG. 23).
  • FIG. 24 shows a configuration example of the dummy pixel P2 in the dummy pixel region RG2.
  • the pixel array 9A has a control line SIGVL and a control line SELL in the dummy pixel region RG2.
  • the control line SIGVL extends in the horizontal direction (lateral direction in FIG. 24), and the signal SIGV is supplied to the control line SIGVL by the voltage sensor 33 of the imaging control unit 30A.
  • the control line SELL extends in the horizontal direction, and the signal SSEL is applied to the control line SELL by the scanning unit 10.
  • the dummy pixel P2 includes transistors AMP and SEL.
  • the gate of the transistor AMP is connected to the control line SIGVL, the power supply voltage VDDH is supplied to the drain, and the source is connected to the drain of the transistor SEL.
  • the gate of the transistor SEL is connected to the control line SELL, the drain is connected to the source of the transistor AMP, and the source is connected to the signal line SGL.
  • FIG. 25 shows a configuration example of the reading unit 20A.
  • the reading unit 20A includes a plurality of AD conversion units ADC2 (AD conversion units ADC2 [0], ADC2 [1], ADC2 [2], etc.
  • the AD conversion unit ADC2 is obtained by omitting the transistors 28 and 29 from the AD conversion unit ADC (FIG. 4) according to the above embodiment.
  • the transistor 28 corresponds to the transistor AMP in the dummy pixel P2 (FIG. 24), and the transistor 29 corresponds to the transistor SEL in the dummy pixel P2.
  • the imaging control unit 30A (FIG. 23) supplies control signals to the scanning unit 10, the reading unit 20A, and the signal processing unit 40, and controls the operation of these circuits, thereby controlling the operation of the imaging apparatus 1A. It is.
  • the voltage sensor 33 of the imaging control unit 30A supplies the signal SIGV to the plurality of dummy pixels P2 by supplying the generated signal SIGV to the control line SIGVL in the dummy pixel region RG2 of the pixel array 9A. .
  • the imaging device 1A can perform the voltage detection operation by operating the dummy pixel P2 using the blanking period T20, as in the imaging device 1 according to the above embodiment.
  • FIG. 26 shows a configuration example of another imaging apparatus 1B according to this modification.
  • the imaging device 1B includes a pixel array 9B, a reading unit 20A, an imaging control unit 30B, and a signal processing unit 40B.
  • the pixel array 9B is provided with an imaging pixel region RG1 and a dummy pixel region RG3.
  • a plurality of dummy pixels P2 for one column are arranged in the dummy pixel region RG3.
  • the dummy pixel region RG3 is disposed on the left in the horizontal direction (lateral direction in FIG. 26) of the imaging pixel region RG1.
  • the imaging control unit 30B supplies control signals to the scanning unit 10, the reading unit 20A, and the signal processing unit 40B, and controls the operation of these circuits, thereby controlling the operation of the imaging device 1B.
  • the voltage sensor 33 of the imaging control unit 30B supplies the generated signal SIGV to the plurality of dummy pixels P2 in the dummy pixel region RG3 of the pixel array 9B.
  • the signal processing unit 40B has a voltage determination unit 42B.
  • the voltage determination unit 42B generates the voltage code VCODE based on the digital code CODE obtained based on the signal SIGV included in the image signal DATA0.
  • the imaging apparatus 1B can perform a voltage detection operation while performing an imaging operation in a period other than the blanking period T20. Therefore, for example, when a problem occurs in the supply of the power supply voltage VDD, the time is more timely. The failure can be detected and notified.
  • the voltage determination unit 42 of the signal processing unit 40 has confirmed whether the power supply voltages VDDH, VDDM, VDDL, and the voltage Vbgr are within the predetermined ranges, but the present invention is not limited to this. It is not something. Instead, for example, as in the imaging system 100C illustrated in FIG. 27, a processing device other than the imaging device has the power supply voltages VDDH, VDDM, VDDL, and the voltage Vbgr within a predetermined range. You may check if is fit.
  • the imaging system 100C includes an imaging device 1C and a processing device 110C.
  • the imaging system 100 ⁇ / b> C corresponds to a specific example of “imaging device” in the present disclosure.
  • the imaging device 1C includes a signal processing unit 40C.
  • the signal processing unit 40C has a digital code output unit 49C.
  • the digital code output unit 49C outputs the digital code CODE obtained based on the signal SIGV in the vertical blanking period included in the image signal DATA0.
  • the processing apparatus 110C includes a voltage determination unit 111C and a storage unit 112C.
  • the voltage determination unit 111C is a voltage code VCODE (voltage codes VCODEH, VCODEM) indicating the voltage values of the power supply voltages VDDH, VDDM, VDDL and the voltage Vbgr. , VCODEL, VCODER), and the error flag signal XERR is generated by checking whether the voltage values of the power supply voltages VDDH, VDDM, VDDL and the voltage Vbgr are within a predetermined voltage range. It is.
  • the voltage determination unit 111C has the same configuration as the voltage determination unit 42 (FIG.
  • the storage unit 112C stores various setting information used in the voltage determination unit 111C.
  • the storage unit 112C includes a nonvolatile memory and a register. Yes.
  • the processing device 110C includes the voltage determination unit 111C.
  • the present invention is not limited to this. Instead of this, for example, a part of the circuit (for example, the arithmetic unit 43) included in the voltage determination unit 42 (FIG. 6) is provided in the signal processing unit of the imaging device, and the other circuit (for example, the determination unit 44) is provided. You may provide in the processing apparatus different from an imaging device.
  • the voltage detection operation of the power supply voltages VDDH, VDDM, VDDL and the voltage Vbgr is performed.
  • the present invention is not limited to this. For example, one or more of these may be omitted. Further, another voltage may be detected. This example of detecting another voltage will be described in detail below.
  • FIG. 28 illustrates a configuration example of the imaging control unit 30D in the imaging apparatus 1D according to the present modification.
  • the imaging control unit 30D includes a negative voltage generation unit 34D and a voltage sensor 33D.
  • the negative voltage generation unit 34D generates a voltage VCP that is a negative voltage.
  • the voltage sensor 33D includes a resistance circuit unit RN, a switch SWN, and a selector ASEL2.
  • the resistance circuit unit RN has a plurality (four in this example) of resistive elements connected in series.
  • a voltage VCP which is a negative voltage, is supplied to one end of the resistance circuit unit RN, and the other end is grounded.
  • the resistance circuit unit RN outputs a voltage obtained by dividing the voltage VCP into “3/4” and a voltage obtained by dividing the voltage VCP into “1/2”. Yes.
  • the switch SWH is based on the control signal SELSW generated by the imaging control unit 30D, and the voltage VCP is divided into “3/4” and the voltage VCP is divided into “1/2”. Is selected and the selected voltage is output.
  • the selector ASEL2 selects one of the voltages supplied from the switches SWH, SWR, SWM, SWL, and SWN based on the control signal SASEL2 generated by the imaging control unit 30D, and outputs the selected voltage It is.
  • FIG. 29 illustrates an example of a voltage detection operation in the imaging apparatus 1D.
  • 30A and 30B show an operation example of the voltage sensor 33D in the voltage detection operation.
  • the selector ASEL2 selects the voltage supplied from the switch SWN based on the control signal SASEL2.
  • the switch SWN of the voltage sensor 33D selects a voltage obtained by dividing the voltage VCP to “1 ⁇ 2” based on the control signal SELSW2, as shown in FIG. 30A.
  • the amplifier AMPV amplifies the voltage supplied from the switch SWN via the selector ASEL2, and outputs the amplified voltage as the signal SIGV.
  • the voltage VCP12 corresponding to the voltage obtained by dividing the voltage VCP by “1 ⁇ 2” is supplied to the negative input terminal of the comparator 24 of the AD conversion unit ADC (FIG. 20B).
  • the AD conversion unit ADC performs AD conversion based on the voltage VCP12.
  • the switch SWN of the voltage sensor 33D selects a voltage obtained by dividing the voltage VCP to “3/4” based on the control signal SELSW2.
  • the amplifier AMPV amplifies the voltage supplied from the switch SWN via the selector ASEL2, and outputs the amplified voltage as the signal SIGV.
  • the voltage VCP 34 corresponding to the voltage obtained by dividing the voltage VCP to “3/4” is supplied to the negative input terminal of the comparator 24 of the AD conversion unit ADC (FIG. 20B).
  • the AD conversion unit ADC performs AD conversion based on the voltage VCP34.
  • FIG. 31 illustrates a configuration example of the imaging apparatus 2.
  • the imaging device 2 includes a pixel array 59, a scanning unit 50, a reading unit 20, an imaging control unit 60, and a signal processing unit 70.
  • the pixel array 59 has a plurality of imaging pixels P11 arranged in a matrix. *
  • FIG. 32 illustrates a configuration example of the imaging pixel P11.
  • the pixel array 59 includes a plurality of control lines TGLL, a plurality of control lines RSTL, a plurality of control lines SELL, and a plurality of signal lines SGL.
  • the control line TGLL extends in the horizontal direction (lateral direction in FIG. 31), and a signal STG is applied to the control line TGLL by the scanning unit 50.
  • the control line RSTL extends in the horizontal direction, and the signal SRST is applied to the control line RSTL by the scanning unit 50.
  • the control line SELL extends in the horizontal direction, and the signal SSEL is applied to the control line SELL by the scanning unit 50.
  • the signal line SGL extends in the vertical direction (vertical direction in FIG. 31) and is connected to the reading unit 20.
  • the imaging pixel P11 includes a photodiode PD, a transistor TG, a transistor RST, a floating diffusion FD, and transistors AMP and SEL.
  • the transistors TG, RST, and SEL are N-type MOS transistors in this example.
  • the photodiode PD is a photoelectric conversion element that generates an amount of electric charge corresponding to the amount of received light and accumulates it inside.
  • the anode of the photodiode PD is grounded, and the cathode is connected to the source of the transistor TG.
  • the gate of the transistor TG is connected to the control line TGLL, the source is connected to the cathode of the photodiode PD, and the drain is connected to the floating diffusion FD.
  • the gate of the transistor RST is connected to the control line RSTL, the power supply voltage VDD is supplied to the drain, and the source is connected to the floating diffusion FD.
  • the imaging pixel P11 the transistor SEL is turned on based on the signal SSEL applied to the control line SELL, so that the imaging pixel P11 is electrically connected to the signal line SGL. Then, the imaging pixel P11 outputs the pixel voltage VP corresponding to the voltage in the floating diffusion FD to the signal line SGL as the signal SIG. Specifically, as described later, the imaging pixel P11 sequentially outputs two pixel voltages VP (VP11, VP12) in two periods (P-phase period TP and D-phase period TD) within a so-called horizontal period H. It is supposed to be.
  • FIG. 33 shows an example of the arrangement of the photodiodes PD.
  • “R” indicates a red color filter
  • “G” indicates a green color filter
  • “B” indicates a blue color filter.
  • the photodiodes PD are arranged in a matrix.
  • the scanning unit 50 sequentially drives the imaging pixels P11 in the pixel array 59 in units of pixel lines L based on an instruction from the imaging control unit 60.
  • the scanning unit 50 includes an address decoder 11, a logic unit 52, and a driver unit 53.
  • the logic unit 52 generates signals STG1, SRST1, and SSEL1 corresponding to the pixel lines L based on instructions from the address decoder 11, respectively.
  • the driver unit 53 generates signals STG, SRST, and SSEL corresponding to each pixel line L based on the signals STG1, SRST1, and SSEL1 corresponding to each pixel line L, respectively.
  • the imaging control unit 60 (FIG. 31) supplies control signals to the scanning unit 50, the reading unit 20, and the signal processing unit 70, and controls the operation of these circuits, thereby controlling the operation of the imaging device 2. It is.
  • the imaging control unit 60 includes a reference signal generation unit 61.
  • the reference signal generation unit 61 generates a reference signal REF.
  • the reference signal REF has a so-called ramp waveform in which the voltage level gradually decreases with the passage of time in two periods (P-phase period TP and D-phase period TD) in which AD conversion is performed.
  • the signal processing unit 70 has an image processing unit 71.
  • the image processing unit 71 performs predetermined image processing on the image indicated by the image signal DATA0.
  • the accumulation start drive D1 and the read drive D2 are performed.
  • FIG. 34 illustrates an operation example of the imaging apparatus 2,
  • A shows the waveform of the horizontal synchronization signal XHS
  • B shows the signal on the control line RSTL (0) related to the 0th pixel line L.
  • the waveform of SRST (0) is shown
  • C shows the waveform of signal STG (0) in the control line TGLL (0) related to the 0th pixel line L
  • D shows the waveform related to the 0th pixel line L.
  • the waveform of the signal SSEL (0) in the control line SELL (0) is shown
  • (E) shows the waveform of the signal SRST (1) in the control line RSTL (1) related to the first pixel line L
  • (F) is The waveform of the signal STG (1) in the control line TGLL (1) related to the first pixel line L
  • (G) shows the signal SSEL (1) in the control line SELL (1) related to the first pixel line L.
  • (H) is the second The waveform of the signal SRST (2) in the control line RSTL (2) related to the elementary line L is shown
  • (I) shows the waveform of the signal STG (2) in the control line TGLL (2) related to the second pixel line L.
  • (J) shows the waveform of the signal SSEL (2) in the control line SELL (2) related to the second pixel line L.
  • the scanning unit 50 sets the transistors TG and RST to the on state in a predetermined period within the horizontal period H in units of pixel lines L in order from the top in the vertical direction. Is turned off. As a result, in each of the plurality of imaging pixels P11, charges are accumulated in the accumulation period T10 until the reading drive D2 is performed.
  • the scanning unit 50 controls the operations of the transistors TG, RST, and SEL in units of pixel lines L in order from the top in the vertical direction, for example. Thereby, each of the plurality of imaging pixels P11 sequentially outputs two pixel voltages VP (VP11, VP12).
  • the reading unit 20 performs AD conversion based on these two pixel voltages VP11 and VP12 and outputs a digital code CODE.
  • FIG. 35 illustrates an operation example of the reading drive D2 in the imaging pixel P11A of interest, where (A) illustrates the waveform of the horizontal synchronization signal XHS, (B) illustrates the waveform of the signal SRST, and (C). Indicates the waveform of the signal STG, (D) indicates the waveform of the signal SSEL, (E) indicates the waveform of the reference signal REF, (F) indicates the waveform of the signal SIG, and (G) indicates the AD converter ADC. (H) shows the waveform of the clock signal CLK, and (I) shows the count value CNT in the counter 25 of the AD converter ADC.
  • the reference signal REF in FIG. 35E shows a waveform at the positive input terminal of the comparator 24, and the signal SIG in FIG. 35F shows a waveform at the negative input terminal of the comparator 24.
  • the scanning unit 50 in a certain horizontal period (H), the scanning unit 50 first performs a reset operation on the imaging pixel P11A, and the AD conversion unit ADC outputs the imaging pixel P11A in the subsequent P-phase period TP. AD conversion is performed based on the pixel voltage VP11. Then, the scanning unit 50 performs a charge transfer operation on the imaging pixel P11A, and the AD conversion unit ADC performs AD conversion based on the pixel voltage VP12 output from the imaging pixel P11A in the D-phase period TD. This operation will be described in detail below.
  • the scanning unit 50 changes the voltage of the signal SSEL from the low level to the high level at the timing t92 (FIG. 35D).
  • the transistor SEL is turned on, and the imaging pixel P11A is electrically connected to the signal line SGL.
  • the scanning unit 50 changes the voltage of the signal SRST from the low level to the high level (FIG. 35B).
  • the transistor RST is turned on, and the voltage of the floating diffusion FD is set to the power supply voltage VDD (reset operation).
  • the scanning unit 50 changes the voltage of the signal SRST from a high level to a low level (FIG. 35B). Thereby, in the imaging pixel P11A, the transistor RST is turned off.
  • the comparator 24 performs zero adjustment for electrically connecting the positive input terminal and the negative input terminal during the period of timing t94 to t95.
  • the comparator 24 ends the zero adjustment and electrically disconnects the positive input terminal and the negative input terminal. Then, at the timing t95, the reference signal generation unit 61 changes the voltage of the reference signal REF to the voltage V1 (FIG. 35E).
  • the imaging pixel P11A the transistor SEL is turned on, and the transistors TG and RST are turned off.
  • the floating diffusion FD holds charges when the floating diffusion FD is reset during the period from timing t93 to t94.
  • the imaging pixel P11A outputs a pixel voltage VP (pixel voltage VP11) corresponding to the voltage in the floating diffusion FD at this time.
  • the reading unit 20 performs AD conversion based on the pixel voltage VP11. Specifically, first, at timing t96, the imaging control unit 60 starts generating the clock signal CLK (FIG. 35 (H)), and at the same time, the reference signal generating unit 61 sets the voltage of the reference signal REF. Then, the voltage V1 starts to decrease with a predetermined change degree (FIG. 35E). In response to this, the counter 25 of the AD conversion unit ADC starts a count operation and sequentially changes the count value CNT (FIG. 35I).
  • the comparator 24 of the AD conversion unit ADC changes the voltage of the signal CMP from a high level to a low level (FIG. 35 (G)).
  • the counter 25 stops the counting operation (FIG. 35 (I)).
  • the imaging control unit 60 stops generating the clock signal CLK with the end of the P-phase period TP (FIG. 35 (H)).
  • the reference signal generator 61 stops changing the voltage of the reference signal REF, and changes the voltage of the reference signal REF to the voltage V1 at the subsequent timing t99 (FIG. 35E). Accordingly, since the voltage of the reference signal REF exceeds the pixel voltage VP11 (FIGS. 35E and 35F), the comparator 24 of the AD conversion unit ADC changes the voltage of the signal CMP from a low level to a high level. (FIG. 35 (G)).
  • the counter 25 of the AD conversion unit ADC inverts the polarity of the count value CNT based on the control signal CC (FIG. 35 (I)).
  • the scanning unit 50 changes the voltage of the signal STG from the low level to the high level (FIG. 35C).
  • the transistor TG is turned on, and as a result, charges generated in the photodiode PD are transferred to the floating diffusion FD (charge transfer operation).
  • the voltage of the signal SIG decreases (FIG. 35 (F)).
  • the scanning unit 50 changes the voltage of the signal STG from the high level to the low level (FIG. 35C).
  • the transistor TG is turned off.
  • the imaging pixel P11A the transistor SEL is turned on, and the transistors TG and RST are turned off.
  • the floating diffusion FD holds the charge transferred from the photodiode PD during the period from the timing t101 to t102.
  • the imaging pixel P11A outputs a pixel voltage VP (pixel voltage VP12) corresponding to the voltage in the floating diffusion FD at this time.
  • the reading unit 20 performs AD conversion based on the pixel voltage VP12. Specifically, first, at timing t103, the imaging control unit 60 starts generating the clock signal CLK (FIG. 35H), and at the same time, the reference signal generating unit 61 sets the voltage of the reference signal REF. Then, the voltage V1 starts to decrease with a predetermined change degree (FIG. 35E). In response to this, the counter 25 of the AD conversion unit ADC starts a count operation and sequentially changes the count value CNT (FIG. 35I).
  • the voltage of the reference signal REF falls below the pixel voltage VP12 (FIGS. 35E and 35F).
  • the comparator 24 of the AD conversion unit ADC changes the voltage of the signal CMP from a high level to a low level (FIG. 35 (G)).
  • the counter 25 stops the counting operation (FIG. 35 (I)).
  • the AD conversion unit ADC obtains the count value CNT corresponding to the difference between the pixel voltages VP11 and VP12.
  • the latch 26 of the AD conversion unit ADC outputs the count value CNT as a digital code CODE.
  • the imaging control unit 60 stops generating the clock signal CLK with the end of the D-phase period TD ((H) in FIG. 35).
  • the reference signal generation unit 61 stops changing the voltage of the reference signal REF, and changes the voltage of the reference signal REF to the voltage V2 at the subsequent timing t106 (FIG. 35E). Accordingly, since the voltage of the reference signal REF exceeds the pixel voltage VP12 (FIGS. 35E and 35F), the comparator 24 of the AD conversion unit ADC changes the voltage of the signal CMP from a low level to a high level. (FIG. 35 (G)).
  • the scanning unit 50 changes the voltage of the signal SSEL from a high level to a low level (FIG. 35D). Thereby, in the imaging pixel P11A, the transistor SEL is turned off, and the imaging pixel P11A is electrically disconnected from the signal line SGL.
  • the counter 25 of the AD conversion unit ADC resets the count value CNT to “0” based on the control signal CC (FIG. 35 (I)).
  • the imaging device 2 performs the counting operation based on the pixel voltage VP11 in the P-phase period TP, and after reversing the polarity of the count value CNT, performs the counting operation based on the pixel voltage VP12 in the D-phase period TD. I did it. Thereby, the imaging device 2 can acquire the digital code CODE corresponding to the difference voltage between the pixel voltages VP11 and VP12. Since the imaging device 2 performs such correlated double sampling, the noise component included in the pixel voltage VP12 can be removed, and as a result, the image quality of the captured image can be improved.
  • the imaging device 2 performs a voltage detection operation using the blanking period T20, as in the imaging device 1 according to the above embodiment.
  • the AD conversion unit ADC of the reading unit 20 performs AD conversion based on the signal SIGV in the detection period M having the same length as the horizontal period H (FIG. 35) in the blanking period T20.
  • the reference signal generation unit 61 and the reading unit 20 perform the same operation as in the horizontal period H (FIG. 35).
  • the imaging control unit 60 sets the control signal SSELV (FIG. 4) to a high level.
  • the transistor 29 is turned on, and a signal corresponding to the signal SIGV generated by the voltage sensor 33 is compared via the transistor 29 and the capacitive element 22. It is supplied to 24 negative input terminals.
  • the AD conversion unit ADC performs AD conversion based on the voltage VDDH34 in the signal SIGV in the P-phase period TP, and also performs the signal SIGV in the D-phase period TD, as in the case of the above embodiment (FIG. 20).
  • a digital code CODE is generated by performing AD conversion on the basis of the voltage VDDH12.
  • the calculation unit 43 of the voltage determination unit 42 uses the digital code CODE as the digital value VALV, and performs a calculation process based on the digital value VALV, thereby generating a voltage code VCODE1 having a predetermined code system.
  • the calculation unit 43 generates a plurality of voltage codes VCODE1 based on the plurality of digital values VALV obtained from the plurality of AD conversion units ADC.
  • the calculating part 43 produces
  • the imaging device 1E includes a pixel array 9E, a scanning unit 10E, readout units 20E1 and 20E2, an imaging control unit 30E, and a signal processing unit 40E.
  • the even-numbered (0th, 2nd, 4th,...) Signal line SGL of the pixel array 9E is connected to the readout unit 20E1, and the odd-numbered (1st, 3rd, 5th,...) Signal of the pixel array 9E.
  • the line SGL is connected to the reading unit 20E2.
  • the control lines TGLL, FDGL, RSTL, FCGL, TGSL, SELL are connected to the scanning unit 10E.
  • the scanning unit 10E includes a logic unit 12E and a driver unit 13E.
  • the reading unit 20E1 generates an image signal DATAE1 by performing AD conversion based on the signal SIG supplied from the pixel array 9E via the even-numbered signal line SGL.
  • the reading unit 20E2 generates an image signal DATAE2 by performing AD conversion based on the signal SIG supplied from the pixel array 9E via the odd-numbered signal line SGL.
  • the signal processing unit 40E performs signal processing on the image indicated by the image signals DATAE1 and DATAE2.
  • each AD conversion unit ADC is connected to a plurality of imaging pixels P1 for one column in the pixel array 9, but the present invention is not limited to this.
  • FIG. Like the imaging device 1F shown, each AD conversion unit ADC may be connected to a plurality of imaging pixels P1 belonging to a predetermined area.
  • the imaging device 1F is formed on two semiconductor substrates 401 and 402.
  • a pixel array 9 is formed on the semiconductor substrate 401.
  • the pixel array 9 is divided into a plurality (21 in this example) of area AR, and each area AR includes a plurality (160 in this example) of imaging pixels P1.
  • the reading unit 20 is formed on the semiconductor substrate 402.
  • the AD conversion unit ADC connected to the plurality of imaging pixels P1 belonging to the area AR is formed in the semiconductor substrate 402 in each of the plurality of regions corresponding to the plurality of areas AR in the semiconductor substrate 401. ing.
  • the semiconductor substrate 401 and the semiconductor substrate 402 are overlapped and electrically connected to each other by a connection portion 403 using, for example, a Cu—Cu connection.
  • the pixel array 9 is divided into 21 areas AR.
  • the present invention is not limited to this.
  • the pixel array 9 may be divided into 20 areas or less or 22 areas AR or more. Good.
  • 160 image pickup pixels P1 are provided in each area AR.
  • the present invention is not limited to this.
  • 159 or less or 161 or more image pickup pixels P1 are provided. Also good.
  • FIG. 38 illustrates a usage example of the imaging device 1 and the like according to the above embodiment.
  • the imaging device 1 and the like described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Safe driving such as automatic stop, recognition of driver status, etc.
  • Device and user gestures used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles
  • Devices used for home appliances such as televisions, refrigerators, air conditioners, etc.
  • Equipment used for medical and health care, surveillance cameras for crime prevention, cameras used for security such as cameras for personal authentication, skin measuring devices for photographing skin, and scalp
  • Equipment for sports use such as action cameras for sports applications, wearable cameras, etc., equipment for sports use, cameras for monitoring the condition of fields and crops, etc.
  • Equipment for sports use such as action cameras for sports applications, wearable cameras, etc., equipment for sports use, cameras for monitoring the condition of fields and crops, etc.
  • Equipment for sports use such as action
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device that is mounted on any type of mobile body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 39 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a blinker, or a fog lamp.
  • the body control unit 12020 can be input with radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle on which the vehicle control system 12000 is mounted.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform an object detection process or a distance detection process such as a person, a car, an obstacle, a sign, or a character on a road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal corresponding to the amount of received light.
  • the imaging unit 12031 can output an electrical signal as an image, or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared rays.
  • the vehicle interior information detection unit 12040 detects vehicle interior information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the vehicle interior information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver is asleep.
  • the microcomputer 12051 calculates a control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside / outside the vehicle acquired by the vehicle outside information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 realizes an ADAS (Advanced Driver Assistance System) function including vehicle collision avoidance or impact mitigation, following traveling based on inter-vehicle distance, vehicle speed maintaining traveling, vehicle collision warning, or vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of automatic driving that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare, such as switching from a high beam to a low beam. It can be carried out.
  • the sound image output unit 12052 transmits an output signal of at least one of sound and image to an output device capable of visually or audibly notifying information to a vehicle occupant or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 40 is a diagram illustrating an example of an installation position of the imaging unit 12031.
  • the vehicle 12100 includes imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as a front nose, a side mirror, a rear bumper, a back door, and an upper part of a windshield in the vehicle interior of the vehicle 12100.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 40 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, an overhead image when the vehicle 12100 is viewed from above is obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object in the imaging range 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • cooperative control for the purpose of autonomous driving or the like autonomously traveling without depending on the operation of the driver can be performed.
  • the microcomputer 12051 converts the three-dimensional object data related to the three-dimensional object to other three-dimensional objects such as a two-wheeled vehicle, a normal vehicle, a large vehicle, a pedestrian, and a utility pole based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles.
  • the microcomputer 12051 identifies obstacles around the vehicle 12100 as obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is connected via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration or avoidance steering via the drive system control unit 12010, driving assistance for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the captured images of the imaging units 12101 to 12104. Such pedestrian recognition is, for example, whether or not the user is a pedestrian by performing a pattern matching process on a sequence of feature points indicating the outline of an object and a procedure for extracting feature points in the captured images of the imaging units 12101 to 12104 as infrared cameras. It is carried out by the procedure for determining.
  • the audio image output unit 12052 When the microcomputer 12051 determines that there is a pedestrian in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 has a rectangular contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to be superimposed and displayed.
  • voice image output part 12052 may control the display part 12062 so that the icon etc. which show a pedestrian may be displayed on a desired position.
  • the vehicle control system 12000 can detect whether the power supply voltage VDD supplied to the imaging unit 12031 is normal and whether the voltage Vbgr generated in the imaging unit 12031 is normal. If one or more of these voltages are abnormal, for example, the vehicle outside information detection unit 12030 in the vehicle control system 12000 notifies the imaging unit 12031 by notifying the microcomputer 12051 of the detection result. It is possible to grasp that a failure has occurred.
  • the vehicle outside information detection unit 12030 corresponds to a specific example of “processing device” in the present disclosure.
  • the function of controlling the vehicle can be limited based on the detection result.
  • the vehicle control function include a vehicle collision avoidance or collision mitigation function, a following traveling function based on the inter-vehicle distance, a vehicle speed maintaining traveling function, a vehicle collision warning function, a vehicle lane departure warning function, and the like.
  • the function of controlling the vehicle can be limited or prohibited.
  • the vehicle exterior information detection unit 12030 vehicle control system 12000 can control the brake, engine output, and transmission. As a result, the vehicle control system 12000 can prevent an accident caused by a false detection based on a voltage abnormality in the imaging unit 12031.
  • the vehicle control system 12000 when the vehicle control system 12000 includes two redundant imaging units 12031 (imaging units 12031A and 12031B), it is determined that the voltage in one imaging unit 12031A is abnormal, and the imaging unit 12031A When a problem is suspected, the other imaging unit 12031B may be operated. Further, for example, the vehicle control system 12000 includes a distance measuring unit (for example, a LIDAR device (Light Detection and Ranging) or a TOF (Time Of Flight) image sensor) that detects a distance to an object in addition to the imaging unit 12031. If it is determined that the voltage at the imaging unit 12031 is abnormal, the distance measuring unit may be operated. In this case, since at least the distance to the object can be detected, it is possible to prevent an accident caused by erroneous detection based on voltage abnormality in the imaging unit 12031.
  • a distance measuring unit for example, a LIDAR device (Light Detection and Ranging) or a TOF (Time Of Flight) image sensor
  • the reading unit 20 outputs the digital codes CODE2 and CODE3, and the image processing unit 41 subtracts the digital code CODE2 from the digital code CODE3 (CODE3-CODE2).
  • the pixel value VAL1 is calculated, but the present invention is not limited to this.
  • the reading unit 20 inverts the polarity of the count value CNT after the conversion period T2 to thereby convert the digital codes CODE2 and CODE3.
  • a digital code CODE corresponding to the difference may be output.
  • the reading unit 20 outputs the digital codes CODE1 and CODE4, and the image processing unit 41 subtracts the digital code CODE1 from the digital code CODE4 (CODE4-CODE1).
  • the pixel value VAL2 is calculated, but the present invention is not limited to this.
  • the AD conversion unit ADC of the reading unit 20 temporarily stores the count value CNT at that time after the conversion period T1, and stores the count value CNT in the counter 25 before the conversion period T4.
  • the polarity of the count value CNT may be reversed.
  • the image processing unit 41 can obtain the digital code CODE corresponding to the difference between the digital codes CODE1 and CODE4 as in the case of the imaging device 2 according to the modification 4 (FIG. 35).
  • the imaging device 1 is not limited to the configuration shown in FIG. 1 and the like, and may be changed as appropriate.
  • the imaging device 2 is not limited to the configuration illustrated in FIG. 31 and the like, and may be appropriately changed.
  • an imaging unit capable of performing an imaging operation
  • a data generation unit capable of generating first power supply voltage data according to a first power supply voltage supplied to the imaging unit
  • An image pickup apparatus comprising: a flag generation unit capable of generating a flag signal for the first power supply voltage by comparing the first power supply voltage data with the first reference data.
  • the data generation unit A conversion unit capable of performing AD conversion; The imaging apparatus according to (1), wherein the conversion unit can generate the first power supply voltage data by performing the AD conversion based on the first power supply voltage.
  • a voltage detection unit capable of generating a first detection voltage and a second detection voltage according to the first power supply voltage
  • the data generation unit is configured so that the conversion unit performs the AD conversion based on the first detection voltage in the first period, and the AD based on the second detection voltage in the second period.
  • the imaging device according to (2), wherein the first power supply voltage data can be generated based on a difference from the result of the conversion.
  • the data generation unit converts the result of the AD conversion based on the first power supply voltage by the conversion unit into data having a predetermined code system, thereby converting the first power supply voltage data.
  • the imaging device further including an arithmetic unit that generates (5)
  • the conversion unit includes a plurality of conversion circuits capable of performing the AD conversion based on the first power supply voltage,
  • the imaging device any one of (2) to (4), wherein the data generation unit can generate the first power supply voltage data based on a result of the AD conversion by the plurality of conversion circuits.
  • (6) The imaging device according to (5), wherein the data generation unit is capable of generating the first power supply voltage data based on an average value of the AD conversion results by the plurality of conversion circuits.
  • the imaging unit includes an imaging pixel capable of outputting a pixel voltage
  • the data generator is A conversion unit capable of performing AD conversion;
  • the conversion unit can generate the first power supply voltage data by performing the AD conversion based on the first power supply voltage, and the conversion unit performs the AD conversion based on the pixel voltage.
  • the pixel voltage data can be generated by the imaging device according to any one of (1) to (6).
  • a voltage detection unit that can generate a detection voltage corresponding to the first power supply voltage and supply the detection voltage to the conversion unit;
  • a voltage detection unit that generates a detection voltage according to the first power supply voltage;
  • the imaging apparatus according to (7), wherein the imaging unit further includes a signal line capable of transmitting the pixel voltage and the detection voltage to the conversion unit.
  • the flag generation unit can generate the flag signal by further comparing the first power supply voltage data and second reference data. Any one of (1) to (10) The imaging device described.
  • the data generation unit and the flag generation unit include a circuit that operates with a second power supply voltage.
  • the data generation unit can generate voltage data corresponding to the predetermined voltage, The imaging device according to any one of (1) to (12), wherein the flag generation unit is capable of generating the flag signal by comparing the voltage data with third reference data. (14) The imaging device according to (13), wherein the data generation unit is capable of generating the first power supply voltage data in a third period and generating the voltage data in a fourth period. . (15) The data generation unit can generate second power supply voltage data according to the second power supply voltage, The imaging device according to any one of (1) to (14), wherein the flag generation unit is capable of generating the flag signal by comparing the second power supply voltage data and fourth reference data. .
  • the imaging device An imaging unit capable of performing an imaging operation;
  • a data generation unit capable of generating first power supply voltage data according to a first power supply voltage supplied to the imaging unit;
  • a flag generation unit capable of generating a flag signal for the first power supply voltage by comparing the first power supply voltage data and the first reference data;
  • the said processing apparatus can implement one or both of the notification to a driver and the restriction

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Abstract

本開示の撮像装置は、撮像動作を行うことが可能な撮像部と、撮像部に供給される第１の電源電圧に応じた第１の電源電圧データを生成可能なデータ生成部と、第１の電源電圧データと第１の参照データとを比較することにより、第１の電源電圧についてのフラグ信号を生成可能なフラグ生成部とを備える。

Description

撮像装置、撮像システム、および撮像方法
　本開示は、撮像動作を行う撮像装置、撮像システム、および撮像方法に関する。
　撮像装置には、例えば不具合が生じた場合にその不具合を検出するものがある（例えば、特許文献１）。
特開２００２－０２７１９６号公報
　撮像装置では、このように、不具合が生じた場合に、その不具合を検出できることが望まれている。
　不具合が生じた場合に、その不具合を検出できることができる撮像装置、撮像システム、および撮像方法を提供することが望ましい。
　本開示の一実施の形態における撮像装置は、撮像部と、データ生成部と、フラグ生成部とを備えている。撮像部は、撮像動作を行うことが可能なものである。データ生成部は、撮像部に供給される第１の電源電圧に応じた第１の電源電圧データを生成可能なものである。フラグ生成部は、第１の電源電圧データと第１の参照データとを比較することにより、第１の電源電圧についてのフラグ信号を生成可能なものである。
　ここで、「撮像装置」とは、いわゆるイメージセンサ単体に限定されるものではなく、デジタルカメラやスマートフォンなど、撮像機能を有する電子機器を含むものである。　
　本開示の一実施の形態における撮像システムは、撮像装置と、処理装置とを備えている。撮像装置は、車両に搭載され、前記車両の周辺領域を撮像して画像を生成可能なものである。処理装置は、車両に搭載され、前記画像に基づいて、前記車両を制御する機能に関する処理を実行可能なものである。上記撮像装置は、撮像部と、データ生成部と、フラグ生成部とを有している。撮像部は、撮像動作を行うことが可能なものである。データ生成部は、撮像部に供給される第１の電源電圧に応じた第１の電源電圧データを生成可能なものである。フラグ生成部は、第１の電源電圧データと第１の参照データとを比較することにより、第１の電源電圧についてのフラグ信号を生成可能なものである。上記処理装置は、前記フラグ信号に基づいて、ドライバへの通知および前記車両を制御する機能の制限のうちの一方または双方を実施可能である。
　本開示の一実施の形態における撮像方法は、撮像動作を行い、撮像動作を行う際に供給される第１の電源電圧に応じた第１の電源電圧データを生成し、第１の電源電圧データと第１の参照データとを比較することにより、第１の電源電圧についてのフラグ信号を生成するものである。
　本開示の一実施の形態における撮像装置、撮像システム、および撮像方法では、撮像動作が行われるとともに、第１の電源電圧に応じた第１の電源電圧データが生成される。そして、第１の電源電圧データと第１の参照データとが比較されることにより、第１の電源電圧についてのフラグ信号が生成される。　
　本開示の一実施の形態における撮像装置、撮像システム、および撮像方法によれば、第１の電源電圧に応じた第１の電源電圧データを生成し、第１の電源電圧データと第１の参照データとを比較することによりフラグ信号を生成したので、不具合を検出することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１に示した画素アレイの一構成例を表す回路図である。 図１に示した画素アレイの一構成例を表す説明図である。 図１に示した読出部の一構成例を表す回路図である。 図１に示した電圧センサの一構成例を表す回路図である。 図１に示した電圧判定部の一構成例を表すブロック図である。 図６に示した演算部の一動作例を表す他の説明図である。 図６に示した演算部の一動作例を表す他の説明図である。 図６に示した演算部の他の動作例を表す説明図である。 図６に示した判定部の一動作例を表す説明図である。 図１に示したエラーフラグ信号を出力する回路の一構成例を表す説明図である。 図１０に示したエラーフラグ信号の一例を表す説明図である。 図１に示した撮像装置の回路配置の一例を表す説明図である。 図１に示した撮像装置の一構成例を表す説明図である。 図１に示した撮像装置の他の回路配置の一例を表す説明図である。 図１に示した撮像装置の一動作例を表すタイミング図である。 図１に示した撮像装置の一動作例を表すタイミング波形図である。 図１に示した撮像装置の一動作例を表す他のタイミング波形図である。 図１に示した撮像装置の一動作例を表す他のタイミング波形図である。 図１に示した撮像装置の一動作状態を表す説明図である。 図１に示した撮像装置の他の動作状態を表す説明図である。 図１に示した撮像装置の他の動作状態を表す説明図である。 図１に示した撮像装置における画像合成の一例を表す説明図である。 図１に示した撮像装置における電圧検出動作の一例を表すタイミング波形図である。 図２０に示した電圧検出動作における電圧センサの一動作例を表す説明図である。 図２０に示した電圧検出動作における電圧センサの一動作例を表す他の説明図である。 キャリブレーション処理の一例を表すフローチャートである。 変形例に係る撮像装置の一構成例を表すブロック図である。 図２３に示したダミー画素の一構成例を表す回路図である。 図２３に示した読出部の一構成例を表す回路図である。 他の変形例に係る撮像装置の一構成例を表すブロック図である。 他の変形例に係る撮像装置の一構成例を表すブロック図である。 他の変形例に係る電圧センサの一構成例を表すブロック図である。 他の変形例に係る電圧検出動作の一例を表すタイミング波形図である。 図２９に示した電圧検出動作における電圧センサの一動作例を表す説明図である。 図２９に示したにおける電圧センサの一動作例を表す他の説明図である。 他の変形例に係る撮像装置の一構成例を表すブロック図である。 図３１に示した撮像画素の一構成例を表す回路図である。 図３１に示した画素アレイの一構成例を表す説明図である。 図３１に示した撮像装置の一動作例を表すタイミング波形図である。 図３１に示した撮像装置の一動作例を表す他のタイミング波形図である。 他の変形例に係る撮像装置の一構成例を表すブロック図である。 他の変形例に係る撮像装置の一実装例を表す説明図である。 撮像装置の使用例を表す説明図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．撮像装置の使用例
３．移動体への応用例
＜１．実施の形態＞
［構成例］
　図１は、一実施の形態に係る撮像装置（撮像装置１）の一構成例を表すものである。撮像装置１は、画素アレイ９と、走査部１０と、読出部２０と、撮像制御部３０と、信号処理部４０と、記憶部８とを備えている。
　撮像装置１には、後述するように３つの電源電圧ＶＤＤ（電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬ）が供給され、撮像装置１は、これらの電源電圧ＶＤＤに基づいて動作する。電源電圧ＶＤＤＨは、主に、撮像装置１内のアナログ回路に供給される電源電圧であり、例えば３．３Ｖである。電源電圧ＶＤＤＭは、主に、撮像装置１の入出力バッファに供給される電源電圧であり、例えば１．８Ｖである。電源電圧ＶＤＤＬは、主に、撮像装置１内の論理回路に供給される電源電圧であり、例えば１．１Ｖである。
　画素アレイ９は、複数の撮像画素Ｐ１がマトリックス状に配置されたものである。撮像画素Ｐ１は、フォトダイオードを有し、その撮像画素Ｐ１に係る画素電圧ＶＰを生成するものである。
　図２は、撮像画素Ｐ１の一構成例を表すものである。画素アレイ９は、複数の制御線ＴＧＬＬと、複数の制御線ＦＤＧＬと、複数の制御線ＲＳＴＬと、複数の制御線ＦＣＧＬと、複数の制御線ＴＧＳＬと、複数の制御線ＳＥＬＬと、複数の信号線ＳＧＬとを有している。制御線ＴＧＬＬは、水平方向（図１における横方向）に延伸するものであり、制御線ＴＧＬＬには、走査部１０により信号ＳＴＧＬが印加される。制御線ＦＤＧＬは、水平方向に延伸するものであり、制御線ＦＤＧＬには、走査部１０により信号ＳＦＤＧが印加される。制御線ＲＳＴＬは、水平方向に延伸するものであり、制御線ＲＳＴＬには、走査部１０により信号ＳＲＳＴが印加される。制御線ＦＣＧＬは、水平方向に延伸するものであり、制御線ＦＣＧＬには、走査部１０により信号ＳＦＣＧが印加される。制御線ＴＧＳＬは、水平方向に延伸するものであり、制御線ＴＧＳＬには、走査部１０により信号ＳＴＧＳが印加される。制御線ＳＥＬＬは、水平方向に延伸するものであり、制御線ＳＥＬＬには、走査部１０により信号ＳＳＥＬが印加される。信号線ＳＧＬは、垂直方向（図１における縦方向）に延伸するものであり、読出部２０に接続されている。
　撮像画素Ｐ１は、フォトダイオードＰＤ１と、トランジスタＴＧＬと、フォトダイオードＰＤ２と、トランジスタＴＧＳと、容量素子ＦＣと、トランジスタＦＣＧ，ＲＳＴ，ＦＤＧと、フローティングディフュージョンＦＤと、トランジスタＡＭＰ，ＳＥＬとを有している。トランジスタＴＧＬ，ＴＧＳ，ＦＣＧ，ＲＳＴ，ＦＤＧ，ＡＭＰ，ＳＥＬは、この例ではＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
　フォトダイオードＰＤ１は、受光量に応じた量の電荷を生成して内部に蓄積する光電変換素子である。フォトダイオードＰＤ１が光を受光可能な受光領域は、フォトダイオードＰＤ２が光を受光可能な受光領域よりも広いものである。フォトダイオードＰＤ１のアノードは接地され、カソードはトランジスタＴＧＬのソースに接続されている。
　トランジスタＴＧＬのゲートは制御線ＴＧＬＬに接続され、ソースはフォトダイオードＰＤ１のカソードに接続され、ドレインはフローティングディフュージョンＦＤに接続されている。
　フォトダイオードＰＤ２は、受光量に応じた量の電荷を生成して内部に蓄積する光電変換素子である。フォトダイオードＰＤ２が光を受光可能な受光領域は、フォトダイオードＰＤ１が光を受光可能な受光領域よりも狭いものである。フォトダイオードＰＤ２のアノードは接地され、カソードはトランジスタＴＧＳのソースに接続されている。
　トランジスタＴＧＳのゲートは制御線ＴＧＳＬに接続され、ソースはフォトダイオードＰＤ２のカソードに接続され、ドレインは容量素子ＦＣの一端、およびトランジスタＦＣＧのソースに接続されている。
　容量素子ＦＣの一端はトランジスタＴＧＳのドレインおよびトランジスタＦＣＧのソースに接続され、他端には電源電圧ＶＤＤＨが供給されている。
　トランジスタＦＣＧのゲートは制御線ＦＣＧＬに接続され、ソースは容量素子ＦＣの一端およびトランジスタＴＧＳのドレインに接続され、ドレインはトランジスタＲＳＴのソースおよびトランジスタＦＤＧのドレインに接続されている。
　トランジスタＲＳＴのゲートは制御線ＲＳＴＬに接続され、ドレインには電源電圧ＶＤＤＨが供給され、ソースは、トランジスタＦＣＧ，ＦＤＧのドレインに接続されている。
　トランジスタＦＤＧのゲートは制御線ＦＤＧＬに接続され、ドレインはトランジスタＲＳＴのソースおよびトランジスタＦＣＧのドレインに接続され、ソースはフローティングディフュージョンＦＤに接続されている。
　フローティングディフュージョンＦＤは、フォトダイオードＰＤ１，ＰＤ２から供給された電荷を蓄積するものであり、例えば、半導体基板の表面に形成された拡散層を用いて構成される。図２では、フローティングディフュージョンＦＤを、容量素子のシンボルを用いて示している。
　トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、ドレインには電源電圧ＶＤＤＨが供給され、ソースはトランジスタＳＥＬのドレインに接続されている。
　トランジスタＳＥＬのゲートは制御線ＳＥＬＬに接続され、ドレインはトランジスタＡＭＰのソースに接続され、ソースは信号線ＳＧＬに接続されている。
　この構成により、撮像画素Ｐ１では、制御線ＳＥＬＬに印加された信号ＳＳＥＬに基づいてトランジスタＳＥＬがオン状態になることにより、撮像画素Ｐ１が信号線ＳＧＬと電気的に接続される。これにより、トランジスタＡＭＰは、読出部２０の電流源２３（後述）に接続され、いわゆるソースフォロワとして動作する。そして、撮像画素Ｐ１は、フローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰを、信号ＳＩＧとして、信号線ＳＧＬに出力する。具体的には、撮像画素Ｐ１は、後述するように、いわゆる水平期間Ｈ内の８つの期間（変換期間Ｔ１～Ｔ８）において、８つの画素電圧ＶＰ（ＶＰ１～ＶＰ８）を順次出力するようになっている。
　図３は、画素アレイ９におけるフォトダイオードＰＤ１，ＰＤ２の配列の一例を表すものである。図３において、“Ｒ”は赤色のカラーフィルタを示し、“Ｇ”は緑色のカラーフィルタを示し、“Ｂ”は青色のカラーフィルタを示す。各撮像画素Ｐ１において、フォトダイオードＰＤ１の右上にフォトダイオードＰＤ２が形成されている。各撮像画素Ｐ１における２つのフォトダイオードＰＤ１，ＰＤ２には、同じ色のカラーフィルタが形成されている。この例では、フォトダイオードＰＤ１は８角形の形状を有し、フォトダイオードＰＤ２は４角形の形状を有している。この図に示したように、フォトダイオードＰＤ１が光を受光可能な受光領域は、フォトダイオードＰＤ２が光を受光可能な受光領域よりも広いものである。
　走査部１０（図１）は、撮像制御部３０からの指示に基づいて、画素ラインＬ単位で、画素アレイ９における撮像画素Ｐ１を順次駆動するものである。この走査部１０は、供給された３つの電源電圧ＶＤＤのうちの電源電圧ＶＤＤＨおよび電源電圧ＶＤＤＬに基づいて動作するようになっている。走査部１０は、アドレスデコーダ１１と、ロジック部１２と、ドライバ部１３とを有している。
　アドレスデコーダ１１は、撮像制御部３０から供給されたアドレス信号に基づいて、画素アレイ９における、そのアドレス信号が示すアドレスに応じた画素ラインＬを選択するものである。ロジック部１２は、アドレスデコーダ１１からの指示に基づいて、各画素ラインＬに対応する信号ＳＴＧＬ１，ＳＦＤＧ１，ＳＲＳＴ１，ＳＦＣＧ１，ＳＴＧＳ１，ＳＳＥＬ１をそれぞれ生成するものである。ドライバ部１３は、各画素ラインＬに対応する信号ＳＴＧＬ１，ＳＦＤＧ１，ＳＲＳＴ１，ＳＦＣＧ１，ＳＴＧＳ１，ＳＳＥＬ１に基づいて、各画素ラインＬに対応する信号ＳＴＧＬ，ＳＦＤＧ，ＳＲＳＴ，ＳＦＣＧ，ＳＴＧＳ，ＳＳＥＬをそれぞれ生成するものである。
　読出部２０は、画素アレイ９から信号線ＳＧＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成するものである。読出部２０は、供給された３つの電源電圧ＶＤＤのうちの電源電圧ＶＤＤＨおよび電源電圧ＶＤＤＬに基づいて動作するようになっている。
　図４は、読出部２０の一構成例を表すものである。なお、図４には、読出部２０に加え、撮像制御部３０および信号処理部４０をも描いている。読出部２０は、複数のＡＤ（Analog to Digital）変換部ＡＤＣ（ＡＤ変換部ＡＤＣ［０］，ＡＤＣ［１］，ＡＤＣ［２］，…）と、複数のスイッチ部ＳＷ（スイッチ部ＳＷ［０］，ＳＷ［１］，ＳＷ［２］，…）と、バス配線ＢＵＳとを有している。
　ＡＤ変換部ＡＤＣは、画素アレイ９から供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、信号ＳＩＧの電圧をデジタルコードＣＯＤＥに変換するものである。複数のＡＤ変換部ＡＤＣは、複数の信号線ＳＧＬに対応して設けられている。具体的には、０番目のＡＤ変換部ＡＤＣ［０］は、０番目の信号線ＳＧＬ［０］に対応して設けられ、１番目のＡＤ変換部ＡＤＣ［１］は、１番目の信号線ＳＧＬ［１］に対応して設けられ、２番目のＡＤ変換部ＡＤＣ［２］は、２番目の信号線ＳＧＬ［２］に対応して設けられている。
　また、ＡＤ変換部ＡＤＣは、垂直ブランキング期間（後述するブランキング期間Ｔ２０）において、撮像制御部３０の電圧センサ３３（後述）から供給された信号ＳＩＧＶに基づいてＡＤ変換を行うことにより、信号ＳＩＧＶの電圧をデジタルコードＣＯＤＥに変換する機能をも有している。
　ＡＤ変換部ＡＤＣは、容量素子２１，２２と、トランジスタ２８，２９と、電流源２３と、コンパレータ２４と、カウンタ２５と、ラッチ２６とを有している。容量素子２１の一端には、参照信号ＲＥＦが供給され、他端はコンパレータ２４の正入力端子に接続されている。この参照信号ＲＥＦは、撮像制御部３０の参照信号生成部３１（後述）により生成されるものであり、後述するように、ＡＤ変換を行う８つの期間（変換期間Ｔ１～Ｔ８）において、時間の経過に応じて電圧レベルが徐々に低下する、いわゆるランプ波形を有するものである。容量素子２２の一端は信号線ＳＧＬに接続され、他端はコンパレータ２４の負入力端子に接続されている。トランジスタ２８，２９は、Ｎ型のＭＯＳトランジスタである。トランジスタ２８のゲートには信号ＳＩＧＶが供給され、ドレインには電源電圧ＶＤＤＨが供給され、ソースはトランジスタ２９のドレインに接続されている。トランジスタ２８のバックゲートは、この例ではソースに接続されている。トランジスタ２９のゲートには制御信号ＳＳＥＬＶが供給され、ドレインはトランジスタ２８のソースに接続され、ソースは容量素子２２の一端に接続されている。電流源２３は、信号線ＳＧＬから接地に所定の電流値の電流を流すものである。コンパレータ２４は、正入力端子における入力電圧と負入力端子における入力電圧とを比較して、その比較結果を信号ＣＭＰとして出力するものである。コンパレータ２４は、電源電圧ＶＤＤＨに基づいて動作するようになっている。コンパレータ２４の正入力端子には、容量素子２１を介して参照信号ＲＥＦが供給され、負入力端子には、容量素子２２を介して信号ＳＩＧが供給されるようになっている。このコンパレータ２４は、後述する所定の期間において、正入力端子および負入力端子を電気的に接続するゼロ調整を行う機能をも有している。カウンタ２５は、コンパレータ２４から供給された信号ＣＭＰおよび制御信号ＣＣに基づいて、撮像制御部３０から供給されたクロック信号ＣＬＫのパルスをカウントするカウント動作を行うものである。ラッチ２６は、カウンタ２５により得られたカウント値ＣＮＴを、複数のビットを有するデジタルコードＣＯＤＥとして保持するものである。カウンタ２５およびラッチ２６は、電源電圧ＶＤＤＬに基づいて動作するようになっている。
　スイッチ部ＳＷは、撮像制御部３０から供給された制御信号ＳＳＷに基づいて、ＡＤ変換部ＡＤＣから出力されたデジタルコードＣＯＤＥをバス配線ＢＵＳに供給するものである。複数のスイッチ部ＳＷは、複数のＡＤ変換部ＡＤＣに対応して設けられている。具体的には、０番目のスイッチ部ＳＷ［０］は、０番目のＡＤ変換部ＡＤＣ［０］に対応して設けられ、１番目のスイッチ部ＳＷ［１］は、１番目のＡＤ変換部ＡＤＣ［１］に対応して設けられ、２番目のスイッチ部ＳＷ［２］は、２番目のＡＤ変換部ＡＤＣ［２］に対応して設けられている。
　スイッチ部ＳＷは、この例では、デジタルコードＣＯＤＥのビット数と同じ数のトランジスタを用いて構成されている。これらのトランジスタは、撮像制御部３０から供給された制御信号ＳＳＷの各ビット（制御信号ＳＳＷ［０］，ＳＳＷ［１］，ＳＳＷ［２］，…）に基づいて、オンオフ制御される。具体的には、例えば、０番目のスイッチ部ＳＷ［０］は、制御信号ＳＳＷ［０］に基づいて各トランジスタがオン状態になることにより、０番目のＡＤ変換部ＡＤＣ［０］から出力されたデジタルコードＣＯＤＥをバス配線ＢＵＳに供給する。同様に、例えば、１番目のスイッチ部ＳＷ［１］は、制御信号ＳＳＷ［１］に基づいて各トランジスタがオン状態になることにより、１番目のＡＤ変換部ＡＤＣ［１］から出力されたデジタルコードＣＯＤＥをバス配線ＢＵＳに供給する。他のスイッチ部ＳＷについても同様である。
　バス配線ＢＵＳは、複数の配線を有し、ＡＤ変換部ＡＤＣから出力されたデジタルコードＣＯＤＥを伝えるものである。読出部２０は、このバス配線ＢＵＳを用いて、ＡＤ変換部ＡＤＣから供給された複数のデジタルコードＣＯＤＥを、画像信号ＤＡＴＡ０として、信号処理部４０に順次転送するようになっている（データ転送動作）。
　撮像制御部３０（図１）は、走査部１０、読出部２０、および信号処理部４０に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御するものである。具体的には、撮像制御部３０は、例えば、走査部１０に対してアドレス信号を供給することにより、走査部１０が、画素ラインＬ単位で、画素アレイ９における撮像画素Ｐ１を順次駆動するように制御する。また、撮像制御部３０は、読出部２０に対して、参照信号ＲＥＦ、クロック信号ＣＬＫ、制御信号ＣＣ、および制御信号ＳＳＷ（制御信号ＳＳＷ［０］，ＳＳＷ［１］，ＳＳＷ［２］，…）を供給することにより、読出部２０が、信号ＳＩＧ，ＳＩＧＶに基づいて画像信号ＤＡＴＡ０を生成するように制御する。また、撮像制御部３０は、信号処理部４０に対して制御信号を供給することにより、信号処理部４０の動作を制御するようになっている。撮像制御部３０は、供給された３つの電源電圧ＶＤＤのうちの電源電圧ＶＤＤＨおよび電源電圧ＶＤＤＬに基づいて動作する。撮像制御部３０内の論理回路は、電源電圧ＶＤＤＬに基づいて動作する。撮像制御部３０は、参照信号生成部３１と、基準電圧生成部３２と、電圧センサ３３とを有している。
　参照信号生成部３１は、参照信号ＲＥＦを生成するものである。参照信号ＲＥＦは、ＡＤ変換を行う８つの期間（変換期間Ｔ１～Ｔ８）において、時間の経過に応じて電圧レベルが徐々に低下する、いわゆるランプ波形を有するものである。そして、参照信号生成部３１は、生成した参照信号ＲＥＦを、読出部２０の複数のＡＤ変換部ＡＤＣに供給するようになっている。参照信号生成部３１は、電源電圧ＶＤＤＨに基づいて動作するようになっている。
　基準電圧生成部３２は、いわゆるバンドギャップ電圧リファレンス回路であり、基準電圧である電圧Ｖbgrを生成するものである。そして、基準電圧生成部３２は、この電圧Ｖbgrを、撮像装置１における様々な回路に供給するようになっている。基準電圧生成部３２は、電源電圧ＶＤＤＨに基づいて動作するようになっている。
　電圧センサ３３は、信号ＳＩＧＶを生成するものである。信号ＳＩＧＶは、電源電圧ＶＤＤＨに対応する電圧、電源電圧ＶＤＤＭに対応する電圧、電源電圧ＶＤＤＬに対応する電圧、および電圧Ｖbgrに対応する電圧を含むものである。
　図５は、電圧センサ３３の一構成例を表すものである。なお、図５には、電圧センサ３３に加え、読出部２０のＡＤ変換部ＡＤＣ［０］をも描いている。電圧センサ３３は、抵抗回路部ＲＨ，ＲＲ，ＲＭ，ＲＬと、スイッチＳＷＨ，ＳＷＲ，ＳＲＭ，ＳＷＬと、セレクタＡＳＥＬと、アンプＡＭＰＶとを有している。
　抵抗回路部ＲＨ，ＲＲ，ＲＭ，ＲＬのそれぞれは、直列に接続された複数（この例では４つ）の抵抗素子を有するものである。抵抗回路部ＲＨの一端には電源電圧ＶＤＤＨが供給され、他端は接地されている。そして、抵抗回路部ＲＨは、この例では、電源電圧ＶＤＤＨが“３／４”に分圧された電圧と、電源電圧ＶＤＤＨが“１／２”に分圧された電圧とを出力するようになっている。抵抗回路部ＲＲの一端には電圧Ｖbgrが供給され、他端は接地されている。そして、抵抗回路部ＲＲは、この例では、電圧Ｖbgrが“３／４”に分圧された電圧と、電圧Ｖbgrが“１／２”に分圧された電圧とを出力するようになっている。抵抗回路部ＲＭの一端には電源電圧ＶＤＤＭが供給され、他端は接地されている。そして、抵抗回路部ＲＭは、この例では、電源電圧ＶＤＤＭが“３／４”に分圧された電圧と、電源電圧ＶＤＤＭが“１／２”に分圧された電圧とを出力するようになっている。抵抗回路部ＲＬの一端には電源電圧ＶＤＤＬが供給され、他端は接地されている。そして、抵抗回路部ＲＬは、この例では、電源電圧ＶＤＤＬが“３／４”に分圧された電圧と、電源電圧ＶＤＤＬが“１／２”に分圧された電圧とを出力するようになっている。
　スイッチＳＷＨは、撮像制御部３０が生成する制御信号ＳＥＬＳＷに基づいて、電源電圧ＶＤＤＨが“３／４”に分圧された電圧、および電源電圧ＶＤＤＨが“１／２”に分圧された電圧のうちの一方を選択し、選択された電圧を出力するものである。スイッチＳＷＲは、撮像制御部３０が生成する制御信号ＳＥＬＳＷに基づいて、電圧Ｖbgrが“３／４”に分圧された電圧、および電圧Ｖbgrが“１／２”に分圧された電圧のうちの一方を選択し、選択された電圧を出力するものである。スイッチＳＷＭは、撮像制御部３０が生成する制御信号ＳＥＬＳＷに基づいて、電源電圧ＶＤＤＭが“３／４”に分圧された電圧、および電源電圧ＶＤＤＭが“１／２”に分圧された電圧のうちの一方を選択し、選択された電圧を出力するものである。スイッチＳＷＬは、撮像制御部３０が生成する制御信号ＳＥＬＳＷに基づいて、電源電圧ＶＤＤＬが“３／４”に分圧された電圧、および電源電圧ＶＤＤＬが“１／２”に分圧された電圧のうちの一方を選択し、選択された電圧を出力するものである。
　セレクタＡＳＥＬは、撮像制御部３０が生成する制御信号ＳＡＳＥＬに基づいて、スイッチＳＷＨ，ＳＷＲ，ＳＷＭ，ＳＷＬから供給された電圧のうちの１つを選択し、選択された電圧を出力するものである。
　アンプＡＭＰＶは、セレクタＡＳＥＬから供給された電圧を増幅し、増幅された電圧を、信号ＳＩＧＶとして出力するものである。アンプＡＭＰＶは、電源電圧ＶＤＤＨに基づいて動作するようになっている。
　このような構成により、電圧センサ３３は、電源電圧ＶＤＤＨに対応する電圧、電源電圧ＶＤＤＭに対応する電圧、電源電圧ＶＤＤＬに対応する電圧、および電圧Ｖbgrに対応する電圧を含む信号ＳＩＧＶを生成する。そして、電圧センサ３３は、生成した信号ＳＩＧＶを、読出部２０の複数のＡＤ変換部ＡＤＣに供給するようになっている。
　信号処理部４０は、画像信号ＤＡＴＡ０に対して、信号処理を行うものである。信号処理部４０は、供給された３つの電源電圧ＶＤＤのうちの電源電圧ＶＤＤＬに基づいて動作するようになっている。信号処理部４０は、画像処理部４１と、電圧判定部４２とを有している。
　画像処理部４１は、画像信号ＤＡＴＡ０が示す画像に対して、所定の画像処理を行うものである。所定の画像処理は、例えば、画像合成処理を含んでいる。画像合成処理では、画像処理部４１は、読出部２０から供給された、ＡＤ変換を行う８つの期間（変換期間Ｔ１～Ｔ８）において得られた８つのデジタルコードＣＯＤＥ（デジタルコードＣＯＤＥ１～ＣＯＤＥ８）に基づいて、４枚の画像ＰＩＣ（画像ＰＩＣ１，ＰＩＣ２，ＰＩＣ３，ＰＩＣ４）を生成する。そして、画像処理部４１は、この４枚の画像ＰＩＣを合成することにより、１枚の撮像画像ＰＩＣＡを生成する。そして、画像処理部４１は、この撮像画像ＰＩＣＡを、画像信号ＤＡＴＡとして出力するようになっている。
　電圧判定部４２は、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrの電圧値を示す電圧コードＶＣＯＤＥ（電圧コードＶＣＯＤＥＨ，ＶＣＯＤＥＭ，ＶＣＯＤＥＬ，ＶＣＯＤＯＲ）をそれぞれ生成するとともに、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrのそれぞれの電圧値が所定の電圧範囲内に収まっているかどうかを確認することによりエラーフラグ信号ＸＥＲＲを生成するものである。
　図６は、電圧判定部４２の一構成例を表すものである。なお、図６には、電圧判定部４２に加え、記憶部８をも描いている。電圧判定部４２は、演算部４３と、判定部４４とを有している。
　演算部４３は、画像信号ＤＡＴＡ０に含まれる、垂直ブランキング期間において信号ＳＩＧＶに基づいて得られたデジタルコードＣＯＤＥに基づいて、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrの電圧値を示す４つの電圧コードＶＣＯＤＥ（電圧コードＶＣＯＤＥＨ，ＶＣＯＤＥＭ，ＶＣＯＤＥＬ，ＶＣＯＤＯＲ）をそれぞれ生成するものである。具体的には、演算部４３は、複数のＡＤ変換部ＡＤＣから得られた、電源電圧ＶＤＤＨに係る複数のデジタル値ＶＡＬＶのそれぞれに基づいて演算処理を行うことにより、所定のコード体系を有する電圧コードＶＣＯＤＥ１を生成する。このコード体系では、電圧コードＶＣＯＤＥ１は、例えば、電圧値に“１００”をかけた値で表現される。具体的には、電源電圧ＶＤＤＨの電圧値が“３．３Ｖ”である場合には、電圧コードＶＣＯＤＥ１が示す値は“３３００”になる。電圧コードＶＣＯＤＥ１を生成する際、演算部４３は、記憶部８に記憶されたキャリブレーションパラメータＰＣＡＬ（後述）に基づいて電圧コードＶＣＯＤＥ１を生成する。そして、演算部４３は、複数の電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、１つの電圧コードＶＣＯＤＥを生成する。演算部４３は、このようにして生成した電圧コードＶＣＯＤＥを、電源電圧ＶＤＤＨに対応する電圧コードＶＣＯＤＥＨとして出力する。同様にして、演算部４３は、電源電圧ＶＤＤＭに対応する電圧コードＶＣＯＤＥＭを生成し、電源電圧ＶＤＤＬに対応する電圧コードＶＣＯＤＥＬを生成し、電圧Ｖbgrに対応する電圧コードＶＣＯＤＥＲを生成する。以下、電源電圧ＶＤＤＨに係る処理を例に挙げて詳細に説明するが、電源電圧ＶＤＤＭ，ＶＤＤＬ、および電圧Ｖbgrに係る処理についても同様である。なお、演算部４３が求める平均値は、相加平均による平均値が望ましいが、相乗平均、加重平均、調和平均等が適用されても良い。
　図７は、演算部４３における演算処理の一例を模式的に表すものである。電圧センサ３３が生成する信号ＳＩＧＶにおける各電圧は、いわゆる製造ばらつきや、撮像装置１における電源配線のインピーダンスなどにより、所望の電圧からずれるおそれがある。この場合には、図７に示したように、電圧コードＶＣＯＤＥ１もまた所望のコードからずれてしまう。そこで、撮像装置１では、例えば、出荷前の検査工程において、検査装置が、所定の電圧ＶＤＤＨ１（例えば３．１Ｖ）に設定された電源電圧ＶＤＤＨを撮像装置１に供給し、このときに撮像装置１により生成された電圧コードＶＣＯＤＥ、およびその電圧ＶＤＤＨ１に対応する理想的な電圧コードを、記憶部８の不揮発性メモリ８Ａ（後述）にあらかじめ記憶させる。同様に、検査装置が、所定の電圧ＶＤＤＨ２（例えば３．５Ｖ）に設定された電源電圧ＶＤＤＨを撮像装置１に供給し、このときに撮像装置１により生成された電圧コードＶＣＯＤＥ、およびその電圧ＶＤＤＨ２に対応する理想的な電圧コードを、記憶部８の不揮発性メモリ８Ａ（後述）にあらかじめ記憶させる。そして、演算部４３は、記憶部８に記憶されたこれらの情報に基づいて、キャリブレーションパラメータＰＣＡＬを求め、これ以降、このキャリブレーションパラメータＰＣＡＬを用いて演算処理を行うことにより、電圧コードＶＣＯＤＥ１を生成する。これにより、演算部４３は、図７において太線で示したようなより望ましい変換特性を用いて、電圧コードＶＣＯＤＥ１を求めることができる。演算部４３は、複数のＡＤ変換部ＡＤＣから得られたデジタルコードＣＯＤＥに基づいてこのような演算処理を行うことにより、複数の電圧コードＶＣＯＤＥ１を生成する。
　そして、演算部４３は、複数の電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、１つの電圧コードＶＣＯＤＥを生成する。複数のＡＤ変換部ＡＤＣは、ブランキング期間において、１つの信号ＳＩＧＶに基づいてＡＤ変換を行うため、複数の電圧コードＶＣＯＤＥ１が示す値は、ほぼ同じ値であることが期待される。しかしながら、例えば、複数のＡＤ変換部ＡＤＣのうちのあるＡＤ変換部ＡＤＣ（ＡＤ変換部ＡＤＣＡ）が故障している場合には、そのＡＤ変換部ＡＤＣにより生成されたデジタルコードＣＯＤＥに基づいて生成された電圧コードＶＣＯＤＥ１（電圧コードＶＣＯＤＥ１Ａ）が示す値は、他の電圧コードＶＣＯＤＥ１が示す値と大きく異なる場合がある。また、例えば複数のＡＤ変換部ＡＤＣの、いわゆる製造ばらつきに起因する特性ばらつきにより、ある電圧コードＶＣＯＤＥ１（電圧コードＶＣＯＤＥ１Ａ）が示す値が、他の電圧コードＶＣＯＤＥ１が示す値と大きく異なる場合もあり得る。そこで、演算部４３は、例えば、ある電圧コードＶＣＯＤＥ１（電圧コードＶＣＯＤＥ１Ａ）の値が、その電圧コードＶＣＯＤＥ１Ａ以外の複数の電圧コードＶＣＯＤＥ１の値から大きくずれていた場合には、図８Ａに示すように、電圧コードＶＣＯＤＥ１Ａに係るＡＤ変換部ＡＤＣＡと隣り合うＡＤ変換部ＡＤＣに係る電圧コードＶＣＯＤＥ１を用いて、例えば補間演算を行うことにより、電圧コードＶＣＯＤＥ１Ａを補正する。そして、演算部４３は、その補正された電圧コードＶＣＯＤＥ１Ａを含むすべての電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、１つの電圧コードＶＣＯＤＥを生成する。そして、演算部４３は、このようにして生成した電圧コードＶＣＯＤＥを、電源電圧ＶＤＤＨに対応する電圧コードＶＣＯＤＥＨとして出力する。
　なお、これに限定されるものではなく、演算部４３は、ある電圧コードＶＣＯＤＥ１（電圧コードＶＣＯＤＥ１Ａ）の値が、その電圧コードＶＣＯＤＥ１Ａ以外の複数の電圧コードＶＣＯＤＥ１の値から大きくずれていた場合には、図８Ｂに示したように、全ての電圧コードＶＣＯＤＥ１のうちの電圧コードＶＣＯＤＥ１Ａ以外の複数の電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、１つの電圧コードＶＣＯＤＥを生成してもよい。
　このようにして、演算部４３は、電源電圧ＶＤＤＨに対応する電圧コードＶＣＯＤＥＨを生成し、電源電圧ＶＤＤＭに対応する電圧コードＶＣＯＤＥＭを生成し、電源電圧ＶＤＤＬに対応する電圧コードＶＣＯＤＥＬを生成し、電圧Ｖbgrに対応する電圧コードＶＣＯＤＥＲを生成するようになっている。
　判定部４４（図６）は、演算部４３が求めた電圧コードＶＣＯＤＥＨ，ＶＣＯＤＥＭ，ＶＣＯＤＥＬ，ＶＣＯＤＥＲのそれぞれに基づいて、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrのそれぞれの電圧値が所定の電圧範囲内に収まっているかどうかを確認することによりエラーフラグ信号ＸＥＲＲを生成するものである。判定部４４は、コンパレータ４５，４６と、論理和回路４７とを有している。
　コンパレータ４５は、電圧コードＶＣＯＤＥが示す値としきい値ＴＨmaxとを比較するものである。コンパレータ４５の正入力端子には電圧コードＶＣＯＤＥが供給され、負入力端子にはしきい値ＴＨmaxが供給される。この構成により、コンパレータ４５は、電圧コードＶＣＯＤＥが示す値がしきい値ＴＨmaxよりも大きい場合には“１”を出力し、電圧コードＶＣＯＤＥが示す値がしきい値ＴＨmax以下である場合には“０”を出力するようになっている。
　コンパレータ４６は、電圧コードＶＣＯＤＥが示す値としきい値ＴＨminとを比較するものである。コンパレータ４６の正入力端子にはしきい値ＴＨminが供給され、負入力端子には電圧コードＶＣＯＤＥが供給される。この構成により、コンパレータ４６は、電圧コードＶＣＯＤＥが示す値がしきい値ＴＨminよりも小さい場合には“１”を出力し、電圧コードＶＣＯＤＥが示す値がしきい値ＴＨmin以上である場合には“０”を出力するようになっている。
　論理和回路４７は、コンパレータ４５の出力信号およびコンパレータ４６の出力信号の論理和（ＯＲ）を求め、その結果を信号Ｓ４７として出力するようになっている。
　この構成により、判定部４４は、電圧コードＶＣＯＤＥが示す値がしきい値ＴＨminよりも小さい場合、および電圧コードＶＣＯＤＥが示す値がしきい値ＴＨmaxよりも大きい場合に、信号Ｓ４７を“１”にし、電圧コードＶＣＯＤＥが示す値がしきい値ＴＨmin以上でありかつしきい値ＴＨmax以下である場合に、信号Ｓ４７を“０”にする。
　このようにして、判定部４４は、４つの電圧コードＶＣＯＤＥが示す値（電圧値）が、４つの電圧コードＶＣＯＤＥに対応してそれぞれ設定された所定の範囲内に収まっているかどうかを確認する。具体的には、判定部４４は、電源電圧ＶＤＤＨに係る電圧コードＶＣＯＤＥＨが示す値（電圧値）が、電源電圧ＶＤＤＨに係る所定の範囲内に収まっているかどうかを確認し、電源電圧ＶＤＤＭに係る電圧コードＶＣＯＤＥＭが示す値（電圧値）が、電源電圧ＶＤＤＭに係る所定の範囲内に収まっているかどうかを確認し、電源電圧ＶＤＤＬに係る電圧コードＶＣＯＤＥＬが示す値（電圧値）が、電源電圧ＶＤＤＬに係る所定の範囲内に収まっているかどうかを確認し、電圧Ｖbgrに係る電圧コードＶＣＯＤＥＲが示す値（電圧値）が、電圧Ｖbgrに係る所定の範囲内に収まっているかどうかを確認する。
　図９は、判定部４４における、電源電圧ＶＤＤＨに係る処理の一例を表すものである。判定部４４は、電源電圧ＶＤＤＨがしきい値ＴＨminに対応する電圧Ｖmin（例えば３．１Ｖ）以上でありかつしきい値ＴＨmaxに対応する電圧Ｖmax（例えば３．５Ｖ）以下である場合に正常であると判定し、電源電圧ＶＤＤＨが電圧Ｖminより低い場合や、電源電圧ＶＤＤＨがＶmaxよりも高い場合に不具合が生じたと判定する。電源電圧ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrについても同様である。そして、撮像装置１は、判定部４４が、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrのうちの１つ以上に不具合が生じたと判定した場合には、エラーフラグ信号ＸＥＲＲを低レベル（アクティブ）にするようになっている。
　記憶部８（図１）は、撮像装置１において使用される様々な設定情報を記憶するものである。記憶部８は、図６に示したように、不揮発性メモリ８Ａと、レジスタ８Ｂ，８Ｃ，８Ｄを有している。不揮発性メモリ８Ａは、撮像装置１において使用される様々な設定情報を記憶するものである。レジスタ８Ｂは、演算部４３が処理を行う際に使用する情報を記憶するものである。レジスタ８Ｃは、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrに係る４つのしきい値ＴＨmaxを記憶するものである。レジスタ８Ｄは、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrに係る４つのしきい値ＴＨminを記憶するものである。レジスタ８Ｂ，８Ｃ，８Ｄが記憶する情報は、例えば撮像装置１の電源投入時に、不揮発性メモリ８Ａから読みだされるようになっている。
　図１０は、撮像装置１における、エラーフラグ信号ＸＥＲＲを出力する回路の一構成例を表すものである。撮像装置１には、３つの電源電圧ＶＤＤ（電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬ）と３つの接地電圧ＶＳＳ（接地電圧ＶＳＳＨ，ＶＳＳＭ，ＶＳＳＬ）が供給される。電源電圧ＶＤＤＨは、例えば３．３Ｖであり、電源電圧ＶＤＤＭは、例えば１．８Ｖであり、電源電圧ＶＤＤＬは、例えば１．１Ｖである。接地電圧ＶＳＳＨ，ＶＳＳＭ，ＶＳＳＬは、ともに０Ｖである。
　信号処理部４０は、バッファＢＦを有している。バッファＢＦは、信号ＸＥＲＲ１を生成するものである。信号処理部４０には、電源電圧ＶＤＤＬおよび接地電圧ＶＳＳＬが供給されるので、バッファＢＦは、電源電圧ＶＤＤＬおよび接地電圧ＶＳＳＬに基づいて動作を行う。バッファＢＦが生成する信号ＸＥＲＲ１は、電源電圧ＶＤＤＬおよび接地電圧ＶＳＳＬの間で遷移する論理信号である。信号ＸＥＲＲ１は、信号処理部４０の電圧判定部４２において、不具合が確認されていない場合には高レベル（電源電圧ＶＤＤＬ）になり、不具合が確認された場合には低レベル（接地電圧ＶＳＳＬ）になる、いわゆる負論理の信号である。
　撮像装置１は、出力バッファＢＦＯＵＴを有している。出力バッファＢＦＯＵＴは、信号ＸＥＲＲ１に基づいてエラーフラグ信号ＸＥＲＲを生成し、このエラーフラグ信号ＸＥＲＲを出力端子ＴＯＵＴを介して出力するものである。出力バッファＢＦＯＵＴは、電源電圧ＶＤＤＭおよび接地電圧ＶＳＳＭに基づいて動作を行う。エラーフラグ信号ＸＥＲＲは、電源電圧ＶＤＤＭおよび接地電圧ＶＳＳＭの間で遷移する論理信号である。エラーフラグ信号ＸＥＲＲは、図１０，１１に示したように、信号処理部４０の電圧判定部４２において、不具合が確認されていない場合には高レベル（電源電圧ＶＤＤＭ）になり、不具合が確認された場合には低レベル（接地電圧ＶＳＳＭ）になる、いわゆる負論理の信号である。
　次に、撮像装置１の実装について説明する。撮像装置１において、図１に示したブロックは、例えば１枚の半導体基板に形成されてもよいし、複数の半導体基板に形成されてもよい。
　図１２は、撮像装置１を１枚の半導体基板２００に形成した場合における回路配置の一例を表すものである。半導体基板２００には、画素アレイ９が形成される。そして、図１２において、画素アレイ９の左には走査部１０が形成され、画素アレイ９の上には、読出部２０および周辺回路部２０１がこの順で形成される。周辺回路部２０１は、撮像制御部３０に含まれる複数の回路のうちの基準電圧生成部３２および電圧センサ３３以外の回路、および信号処理部４０に対応するものである。この周辺回路部２０１が形成された領域の領域内における右には、電圧判定部４２が形成される。読出部２０の左には基準電圧生成部３２が形成され、周辺回路部２０１の左には電圧センサ３３が形成される。また、半導体基板２００の左端には複数のパッド電極が並設された端子部２０２が設けられ、同様に、半導体基板２００の右端には、複数のパッド電極が並設された端子部２０３が設けられている。
　電源電圧ＶＤＤＨが供給される電源端子ＴＶＤＤＨ、接地電圧ＶＳＳＨが供給される接地端子ＴＶＳＳＨ、電源電圧ＶＤＤＭが供給される電源端子ＴＶＤＤＭ、接地電圧ＶＳＳＭが供給される接地端子ＴＶＳＳＭ、電源電圧ＶＤＤＬが供給される電源端子ＴＶＤＤＬ、接地電圧ＶＳＳＬが供給される接地端子ＴＶＳＳＬ、電圧Ｖbgrが出力される端子ＴＶbgrは、例えば、端子部２０２における、基準電圧生成部３２および電圧センサ３３に近い位置に配置される。これにより、撮像装置１では、例えば、電源端子ＴＶＤＤＨ，ＴＶＤＤＭ，ＴＶＤＤＬおよび接地端子ＴＶＳＳＨ，ＴＶＳＳＭ，ＴＶＳＳＬと電圧センサ３３との間の配線における電圧降下を抑えることができるので、電圧検出精度を高めることができる。
　また、エラーフラグ信号ＸＥＲＲが出力される出力端子ＴＯＵＴは、例えば、端子部２０３における、電圧判定部４２に近い位置に配置される。これにより、出力端子ＴＯＵＴと電圧判定部４２との間の信号経路を短くすることができる。
　図１３は、撮像装置１を２枚の半導体基板３０１，３０２に形成した場合における２枚の半導体基板３０１，３０２の接続例を表すものである。この例では、半導体基板３０１，３０２は重ね合わされ、複数のビア３０３を介して互いに接続されている。半導体基板３０１には、例えば、画素アレイ９を形成することができる。また、半導体基板３０２には、走査部１０、読出部２０、撮像制御部３０、信号処理部４０、および記憶部８を形成することができる。例えば、半導体基板３０１における複数の制御線ＴＧＬＬ，ＦＤＧＬ，ＲＳＴＬ，ＦＣＧＬ，ＴＧＳＬ，ＳＥＬＬは、複数のビア３０３Ａを介して、半導体基板３０２における走査部１０に接続される。また、例えば、半導体基板３０１における複数の信号線ＳＧＬが、複数のビア３０３Ｂを介して、半導体基板３０２における読出部２０に接続される。なお、各回路の配置は、これに限定されるものではなく、例えば、走査部１０を半導体基板３０１に形成してもよい。
　図１４は、半導体基板３０２における回路配置の一例を表すものである。半導体基板３０２の中央付近には、周辺回路部３１１が形成される。この周辺回路部３１１は、撮像制御部３０に含まれる複数の回路のうちの基準電圧生成部３２および電圧センサ３３以外の回路、および信号処理部４０に対応するものである。この周辺回路部３１１が形成された領域の領域内における右上には、電圧判定部４２が形成される。そして、図１４において、この周辺回路部３１１の左には走査部１０が形成され、周辺回路部３１１の上には、読出部２０が形成される。また、周辺回路部３１１の左上には、基準電圧生成部３２および電圧センサ３３が形成される。また、半導体基板３０２の左端には複数のパッド電極が並設された端子部３１２が設けられ、同様に、半導体基板３０２の右端には、複数のパッド電極が並設された端子部３１３が設けられている。
　電源端子ＴＶＤＤＨ，ＴＶＤＤＭ，ＴＶＤＤＬ、接地端子ＴＶＳＳＨ，ＴＶＳＳＭ，ＴＶＳＳＬ、および端子ＴＶbgrは、例えば、端子部３１２における、基準電圧生成部３２および電圧センサ３３に近い位置に配置される。これにより、撮像装置１では、例えば、電源端子ＴＶＤＤＨ，ＴＶＤＤＭ，ＴＶＤＤＬおよび接地端子ＴＶＳＳＨ，ＴＶＳＳＭ，ＴＶＳＳＬと電圧センサ３３との間の配線における電圧降下を抑えることができるので、電圧検出精度を高めることができる。
　また、出力端子ＴＯＵＴは、例えば、端子部３１３における、電圧判定部４２に近い位置に配置される。これにより、出力端子ＴＯＵＴと電圧判定部４２との間の信号経路を短くすることができる。
　ここで、走査部１０および画素アレイ９は、本開示における「撮像部」の一具体例に対応する。読出部２０および演算部４３は、本開示における「データ生成部」の一具体例に対応する。読出部２０は、本開示における「変換部」の一具体例に対応する。演算部４３は、本開示における「演算部」の一具体例に対応する。判定部４４は、本開示における「フラグ生成部」の一具体例に対応する。エラーフラグ信号ＸＥＲＲは、本開示における「フラグ信号」の一具体例に対応する。電圧センサ３３は、本開示における「電圧検出部」の一具体例に対応する。電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬのいずれか１つは、本開示における「第１の電源電圧」の一具体例に対応する。電圧コードＶＣＯＤＥＨ，ＶＣＯＤＥＭ，ＶＣＯＤＥＬのいずれか１つは、本開示における「第１の電源電圧データ」の一具体例に対応する。しきい値ＴＨmaxまたはしきい値ＴＨminは、本開示における「第１の参照データ」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の撮像装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１，４を参照して、撮像装置１の全体動作概要を説明する。走査部１０は、画素ラインＬ単位で、画素アレイ９における撮像画素Ｐ１を順次駆動する。撮像画素Ｐ１は、８つの変換期間Ｔ１～Ｔ８において、８つの画素電圧ＶＰ１～ＶＰ８を順次出力する。読出部２０のＡＤ変換部ＡＤＣは、これらの８つの画素電圧ＶＰ１～ＶＰ８に基づいてそれぞれＡＤ変換を行い、８つのデジタルコードＣＯＤＥ（デジタルコードＣＯＤＥ１～ＣＯＤＥ８）をそれぞれ出力する。信号処理部４０の画像処理部４１は、画像信号ＤＡＴＡ０に含まれる８つのデジタルコードＣＯＤＥ１～ＣＯＤＥ８に基づいて、４枚の画像ＰＩＣ（画像ＰＩＣ１～ＰＩＣ４）を生成する。そして、信号処理部４０は、この４枚の画像ＰＩＣを合成することにより、１枚の撮像画像ＰＩＣＡを生成し、この撮像画像ＰＩＣＡを、画像信号ＤＡＴＡとして出力する。また、ＡＤ変換部ＡＤＣは、垂直ブランキング期間において、撮像制御部３０の電圧センサ３３から供給された信号ＳＩＧＶに基づいてＡＤ変換を行うことにより、信号ＳＩＧＶの電圧をデジタルコードＣＯＤＥに変換する。信号処理部４０の電圧判定部４２は、画像信号ＤＡＴＡ０に含まれる、垂直ブランキング期間における信号ＳＩＧＶに基づいて得られたデジタルコードＣＯＤＥに基づいて、電源電圧ＶＤＤＨに対応する電圧コードＶＣＯＤＥＨ、電源電圧ＶＤＤＭに対応する電圧コードＶＣＯＤＥＭ、電源電圧ＶＤＤＬに対応する電圧コードＶＣＯＤＥＬ、および電圧Ｖbgrに対応する電圧コードＶＣＯＤＥＲを生成する。また、電圧判定部４２は、４つの電圧コードＶＣＯＤＥ（電圧コードＶＣＯＤＥＨ，ＶＣＯＤＥＭ，ＶＣＯＤＥＬ，ＶＣＯＤＥＲ）が示す値（電圧値）が、４つの電圧コードＶＣＯＤＥに対応してそれぞれ設定された所定の範囲内に収まっているかどうかを確認する。そして、撮像装置１は、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrのうちの１つ以上に不具合が生じたと判定した場合には、エラーフラグ信号ＸＥＲＲを低レベル（アクティブ）にする。
（詳細動作）
　撮像装置１において、画素アレイ９における撮像画素Ｐ１のそれぞれは、受光量に応じて電荷を蓄積し、画素電圧ＶＰを信号ＳＩＧとして出力する。以下に、この動作について詳細に説明する。
　図１５は、画素アレイ９における複数の撮像画素Ｐ１を走査する動作の一例を表すものである。
　撮像装置１は、タイミングｔ０～ｔ１の期間において、画素アレイ９における複数の撮像画素Ｐ１に対して、垂直方向において上から順に蓄積開始駆動Ｄ１を行う。具体的には、走査部１０は、例えば、垂直方向において上から順に、画素ラインＬ単位で、水平期間Ｈ内の所定の期間においてトランジスタＴＧＬ，ＲＳＴ，ＦＤＧ，ＴＧＳ，ＦＣＧをオン状態に設定した後に、これらのトランジスタをオフ状態にする。これにより、複数の撮像画素Ｐ１のそれぞれでは、読出駆動Ｄ２が行われるまでの蓄積期間Ｔ１０において、電荷が蓄積される。
　そして、撮像装置１は、タイミングｔ１０～ｔ１１の期間において、複数の撮像画素Ｐ１に対して、垂直方向において上から順に読出駆動Ｄ２を行う。これにより、複数の撮像画素Ｐ１のそれぞれは、８つの画素電圧ＶＰ１～ＶＰ８を順次出力する。読出部２０は、これらの８つの画素電圧ＶＰ１～ＶＰ８に基づいてそれぞれＡＤ変換を行い、８つのデジタルコードＣＯＤＥ（デジタルコードＣＯＤＥ１～ＣＯＤＥ８）をそれぞれ出力する。
　そして、信号処理部４０は、読出部２０から供給された８つのデジタルコードＣＯＤＥ１～ＣＯＤＥ８に基づいて、４枚の画像ＰＩＣ（画像ＰＩＣ１，ＰＩＣ２，ＰＩＣ３，ＰＩＣ４）を生成し、この４枚の画像ＰＩＣを合成することにより、１枚の撮像画像ＰＩＣＡを生成する。
　撮像装置１は、このような蓄積開始駆動Ｄ１および読出駆動Ｄ２を繰り返す。具体的には、撮像装置１は、図１５に示したように、タイミングｔ２～ｔ３の期間において蓄積開始駆動Ｄ１を行い、タイミングｔ１２～ｔ１３の期間において読出駆動Ｄ２を行う。また、撮像装置１は、タイミングｔ４～ｔ５の期間において蓄積開始駆動Ｄ１を行い、タイミングｔ１４～ｔ１５の期間において読出駆動Ｄ２を行う。
（読出駆動Ｄ２について）
　次に、読出駆動Ｄ２について、詳細に説明する。以下に、複数の撮像画素Ｐ１のうちの撮像画素Ｐ１Ａに着目し、この撮像画素Ｐ１Ａに係る動作について詳細に説明する。
　図１６，１７Ａ，１７Ｂは、撮像装置１の一動作例を表すものである。図１６において、（Ａ）は水平同期信号ＸＨＳの波形を示し、（Ｂ）は撮像画素Ｐ１Ａに供給される信号ＳＳＥＬの波形を示し、（Ｃ）は撮像画素Ｐ１Ａに供給される信号ＳＲＳＴの波形を示し、（Ｄ）は撮像画素Ｐ１Ａに供給される信号ＳＦＤＧの波形を示し、（Ｅ）は撮像画素Ｐ１Ａに供給される信号ＳＴＧＬの波形を示し、（Ｆ）は撮像画素Ｐ１Ａに供給される信号ＳＦＣＧの波形を示し、（Ｇ）は撮像画素Ｐ１Ａに供給される信号ＳＴＧＳの波形を示し、（Ｈ）は参照信号ＲＥＦの波形を示し、（Ｉ）は撮像画素Ｐ１Ａから出力される信号ＳＩＧの波形を示し、（Ｊ）は撮像画素Ｐ１Ａに接続されたＡＤ変換部ＡＤＣにおけるカウンタ２５の動作を示す。図１７Ａは、図１６に示した動作のうちの前半の動作を示し、図１７Ｂは、図１６に示した動作のうちの後半の動作を示す。図１６（Ｈ），（Ｉ）、図１７Ａ（Ｈ），（Ｉ）、および図１７Ｂ（Ｈ），（Ｉ）では、各信号の波形を同じ電圧軸で示している。図１６（Ｈ）、図１７Ａ（Ｈ）、および図１７Ｂ（Ｈ）の参照信号ＲＥＦは、コンパレータ２４の正入力端子における波形を示し、図１６（Ｉ）、図１７Ａ（Ｉ）、および図１７Ｂ（Ｉ）の信号ＳＩＧは、コンパレータ２４の負入力端子における波形を示している。また、図１６（Ｊ）、図１７Ａ（Ｊ）、図１７Ｂ（Ｊ）において、斜線は、カウンタ２５がカウント動作を行っていることを示している。
　図１８Ａ～１８Ｃは、撮像画素Ｐ１Ａの状態を表すものである。この図１８Ａ～１８Ｃでは、トランジスタＴＧＬ，ＲＳＴ，ＦＤＧ，ＴＧＳ，ＦＣＧ，ＳＥＬを、そのトランジスタの動作状態に応じたスイッチを用いてそれぞれ示している。
　読出駆動Ｄ２では、撮像制御部３０は、制御信号ＳＳＥＬＶ（図４）を低レベルにする。これにより、読出部２０では、複数のＡＤ変換部ＡＤＣのそれぞれにおいて、トランジスタ２９がオフ状態になる。これにより、ＡＤ変換部ＡＤＣは、信号線ＳＧＬを介して供給される信号ＳＩＧに基づいてＡＤ変換を行う。
　撮像装置１では、ある水平期間Ｈにおいて、まず、走査部１０は、信号ＳＳＥＬを用いて、撮像画素Ｐ１Ａを含む画素ラインＬを選択し、撮像画素Ｐ１Ａを、その撮像画素Ｐ１Ａに対応する信号線ＳＧＬに電気的に接続させる。そして、走査部１０は、信号ＳＲＳＴ，ＳＦＤＧ，ＳＴＧＬ，ＳＦＣＧ，ＳＴＧＳを用いて撮像画素Ｐ１Ａの動作を制御し、撮像画素Ｐ１Ａは、８つの変換期間Ｔ１～Ｔ８において、８つの画素電圧ＶＰ１～ＶＰ８を順次出力する。そして、読出部２０のＡＤ変換部ＡＤＣは、これらの８つの画素電圧ＶＰ１～ＶＰ８に基づいてそれぞれＡＤ変換を行い、８つのデジタルコードＣＯＤＥ１～ＣＯＤＥ８を出力する。以下にこの動作について詳細に説明する。
　まず、タイミングｔ１において、水平期間Ｈが開始すると、走査部１０は、タイミングｔ２において、信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図１７Ａ（Ｂ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＳＥＬがオン状態になり、撮像画素Ｐ１Ａが信号線ＳＧＬと電気的に接続される。
　タイミングｔ１１までの期間において、走査部１０は、信号ＳＲＳＴ，ＳＦＤＧをともに高レベルにする（図１７Ａ（Ｃ），（Ｄ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＲＳＴ，ＦＤＧがともにオン状態になり、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤに設定され、フローティングディフュージョンＦＤがリセットされる。
（タイミングｔ１１～ｔ２１の動作）
　次に、タイミングｔ１１において、走査部１０は、信号ＳＦＤＧの電圧を高レベルから低レベルに変化させる（図１７Ａ（Ｄ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＦＤＧがオフ状態になる。次に、タイミングｔ１２において、走査部１０は、信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図１７Ａ（Ｃ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＲＳＴがオフ状態になる。次に、タイミングｔ１３において、走査部１０は、信号ＳＦＤＧの電圧を低レベルから高レベルに変化させる（図１７Ａ（Ｄ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＦＤＧがオン状態になる。また、コンパレータ２４は、タイミングｔ１３～ｔ１４までの期間において、正入力端子および負入力端子を電気的に接続するゼロ調整を行う。
　次に、タイミングｔ１４において、コンパレータ２４は、ゼロ調整を終了し、正入力端子および負入力端子を電気的に切断する。そして、このタイミングｔ１４において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ａ（Ｈ））。
　これにより、撮像画素Ｐ１Ａでは、図１８Ａに示したように、トランジスタＦＤＧ，ＳＥＬはオン状態になり、その他のトランジスタは全てオフ状態になる。トランジスタＦＤＧがオン状態であるので、フローティングディフュージョンＦＤおよびトランジスタＦＤＧが合成容量を構成する。この合成容量は、撮像画素Ｐ１Ａにおいて電荷を電圧へ変換する変換容量として機能する。撮像画素Ｐ１Ａでは、このように、トランジスタＦＤＧがオン状態であるので、撮像画素Ｐ１Ａにおける変換容量の容量値が大きいため、電荷から電圧への変換効率が低い。この変換容量は、タイミングｔ１２までの期間においてフローティングディフュージョンＦＤがリセットされたときの電荷を保持している。撮像画素Ｐ１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ１）を出力する。
　次に、タイミングｔ１５～ｔ１７の期間（変換期間Ｔ１）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ１に基づいてＡＤ変換を行う。具体的には、タイミングｔ１５において、撮像制御部３０は、クロック信号ＣＬＫの生成を開始し、これと同時に、参照信号生成部３１は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図１７Ａ（Ｈ））。これに応じて、ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を開始する（図１７Ａ（Ｊ））。
　そして、タイミングｔ１６において、参照信号ＲＥＦの電圧が信号ＳＩＧの電圧（画素電圧ＶＰ１）を下回る（図１７Ａ（Ｈ），（Ｉ））。これに応じて、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を変化させ、その結果、カウンタ２５は、カウント動作を停止する（図１７Ａ（Ｊ））。カウント動作が停止したときのカウンタ２５のカウント値ＣＮＴは、画素電圧ＶＰ１に対応している。ＡＤ変換部ＡＤＣは、このようにして、画素電圧ＶＰ１に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥ１として出力する（図１７Ａ（Ｊ））。
　そして、タイミングｔ１７において、撮像制御部３０は、変換期間Ｔ１の終了に伴い、クロック信号ＣＬＫの生成を停止し、参照信号生成部３１は、参照信号ＲＥＦの電圧の変化を停止させ（図１７Ａ（Ｈ））、カウンタ２５は、カウント値ＣＮＴをリセットする。
（タイミングｔ２１～ｔ３１の動作）
　次に、タイミングｔ２１において、走査部１０は、信号ＳＦＤＧの電圧を高レベルから低レベルに変化させる（図１７Ａ（Ｄ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＦＤＧがオフ状態になる。また、コンパレータ２４は、タイミングｔ２１～ｔ２２までの期間において、正入力端子および負入力端子を電気的に接続するゼロ調整を行う。
　次に、タイミングｔ２２において、コンパレータ２４は、ゼロ調整を終了し、正入力端子および負入力端子を電気的に切断する。そして、このタイミングｔ２２において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ａ（Ｈ））。
　これにより、撮像画素Ｐ１Ａでは、図１８Ｂに示したように、トランジスタＳＥＬはオン状態になり、その他のトランジスタは全てオフ状態になる。撮像画素Ｐ１Ａでは、このように、トランジスタＦＤＧがオフ状態であるので、撮像画素Ｐ１Ａにおける変換容量の容量値が小さいため、電荷から電圧への変換効率が高い。この変換容量は、タイミングｔ１２までの期間においてフローティングディフュージョンＦＤがリセットされたときの電荷を保持している。撮像画素Ｐ１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ２）を出力する。
　次に、タイミングｔ２３～ｔ２５の期間（変換期間Ｔ２）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ２に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ２に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥ２として出力する（図１７Ａ（Ｊ））。
（タイミングｔ３１～ｔ４１の動作）
　次に、タイミングｔ３１において、走査部１０は、信号ＳＴＧＬの電圧を低レベルから高レベルに変化させる（図１７Ａ（Ｅ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＴＧＬがオン状態になる。これにより、フォトダイオードＰＤ１で発生した電荷がフローティングディフュージョンＦＤに転送される。また、このタイミングｔ３１において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ａ（Ｈ））。
　次に、タイミングｔ３２において、走査部１０は、信号ＳＴＧＬの電圧を高レベルから低レベルに変化させる（図１７Ａ（Ｅ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＴＧＬがオフ状態になる。
　これにより、撮像画素Ｐ１Ａでは、図１８Ｂに示したように、トランジスタＦＤＧがオフ状態であるので、撮像画素Ｐ１Ａにおける変換容量の容量値が小さいので、電荷から電圧への変換効率が高い。この変換容量は、タイミングｔ３１～ｔ３２においてフォトダイオードＰＤ１から転送された電荷を保持している。撮像画素Ｐ１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ３）を出力する。
　次に、タイミングｔ３３～ｔ３５の期間（変換期間Ｔ３）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ３に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ３に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥ３として出力する（図１７Ａ（Ｊ））。このデジタルコードＣＯＤＥ３は、同じく変換効率が高い時（変換期間Ｔ２）に得られたデジタルコードＣＯＤＥ２に対応するものである。
（タイミングｔ４１～ｔ５１の動作）
　次に、タイミングｔ４１において、走査部１０は、信号ＳＦＤＧの電圧を低レベルから高レベルに変化させるとともに信号ＳＴＧＬの電圧を低レベルから高レベルに変化させる（図１７Ａ（Ｄ），（Ｅ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＦＤＧ，ＴＧＬがともにオン状態になる。また、このタイミングｔ４１において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ａ（Ｈ））。次に、走査部１０は、タイミングｔ４２において、信号ＳＴＧＬの電圧を高レベルから低レベルに変化させる（図１７Ａ（Ｅ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＴＧＬがオフ状態になる。
　これにより、撮像画素Ｐ１Ａでは、図１８Ａに示したように、トランジスタＦＤＧがオン状態であるので、フローティングディフュージョンＦＤおよびトランジスタＦＤＧが合成容量（変換容量）を構成する。よって、撮像画素Ｐ１Ａにおける変換容量の容量値が大きいので、電荷から電圧への変換効率が低い。この変換容量は、タイミングｔ３１～ｔ３２，ｔ４１～ｔ４２においてフォトダイオードＰＤ１から転送された電荷を保持している。撮像画素Ｐ１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ４）を出力する。
　次に、タイミングｔ４３～ｔ４５の期間（変換期間Ｔ４）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ４に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ４に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥ４として出力する（図１７Ａ（Ｊ））。このデジタルコードＣＯＤＥ４は、同じく変換効率が低い時（変換期間Ｔ１）に得られたデジタルコードＣＯＤＥ１に対応するものである。
（タイミングｔ５１～ｔ６１の動作）
　次に、タイミングｔ５１において、走査部１０は、信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図１７Ｂ（Ｃ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＲＳＴがオン状態になる。トランジスタＦＤＧはオン状態であるので、これにより、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤに設定され、フローティングディフュージョンＦＤがリセットされる。次に、タイミングｔ５２において、走査部１０は、信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図１７Ｂ（Ｃ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＲＳＴがオフ状態になる。また、このタイミングｔ５２において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ｂ（Ｈ））。
　次に、タイミングｔ５３において、走査部１０は、信号ＳＦＣＧの電圧を低レベルから高レベルに変化させる（図１７Ｂ（Ｆ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＦＣＧがオン状態になる。また、コンパレータ２４は、タイミングｔ５３～ｔ５４までの期間において、正入力端子および負入力端子を電気的に接続するゼロ調整を行う。
　次に、タイミングｔ５４において、コンパレータ２４は、ゼロ調整を終了し、正入力端子および負入力端子を電気的に切断する。また、このタイミングｔ５４において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ａ（Ｈ））。
　これにより、撮像画素Ｐ１Ａでは、図１８Ｃに示したように、トランジスタＦＤＧ，ＦＣＧ，ＳＥＬはオン状態になり、その他のトランジスタは全てオフ状態になる。トランジスタＦＤＧ，ＦＣＧがともにオン状態であるので、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、および容量素子ＦＣが合成容量（変換容量）を構成する。この変換容量は、タイミングｔ５３より前にフォトダイオードＰＤ２で発生し、トランジスタＴＧＳを介して容量素子ＦＣに供給され蓄積されていた電荷を保持している。撮像画素Ｐ１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ５）を出力する。
　次に、タイミングｔ５５～ｔ５７の期間（変換期間Ｔ５）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ５に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ５に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥ５として出力する（図１７Ｂ（Ｊ））。
（タイミングｔ６１～ｔ７１の動作）
　次に、タイミングｔ６１において、走査部１０は、信号ＳＴＧＳの電圧を低レベルから高レベルに変化させる（図１７Ｂ（Ｇ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＴＧＳがオン状態になる。これにより、フォトダイオードＰＤ２で発生した電荷がフローティングディフュージョンＦＤおよび容量素子ＦＣに転送される。また、このタイミングｔ６１において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ｂ（Ｈ））。
　次に、タイミングｔ６２において、走査部１０は、信号ＳＴＧＳの電圧を高レベルから低レベルに変化させる（図１７Ｂ（Ｇ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＴＧＳがオフ状態になる。
　これにより、撮像画素Ｐ１Ａでは、図１８Ｃに示したように、トランジスタＦＤＧ，ＦＣＧがともにオン状態であるので、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、および容量素子ＦＣが合成容量（変換容量）を構成する。この変換容量は、タイミングｔ５３より前にフォトダイオードＰＤ２で発生し、トランジスタＴＧＳを介して容量素子ＦＣに供給され蓄積されていた電荷に加え、タイミングｔ６１～ｔ６２においてフォトダイオードＰＤ２から転送された電荷を保持している。撮像画素Ｐ１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ６）を出力する。
　次に、タイミングｔ６３～ｔ６５の期間（変換期間Ｔ６）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ６に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ６に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥ６として出力する（図１７Ｂ（Ｊ））。このデジタルコードＣＯＤＥ６は、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、および容量素子ＦＣが合成容量を構成するときに得られたデジタルコードＣＯＤＥ５に対応するものである。
（タイミングｔ７１～ｔ８１の動作）
　次に、コンパレータ２４は、タイミングｔ７１～ｔ７２までの期間において、正入力端子および負入力端子を電気的に接続するゼロ調整を行う。
　次に、タイミングｔ７２において、コンパレータ２４は、ゼロ調整を終了し、正入力端子および負入力端子を電気的に切断する。また、このタイミングｔ７２において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ｂ（Ｈ））。
　これにより、撮像画素Ｐ１Ａでは、図１８Ｃに示したように、トランジスタＦＤＧ，ＦＣＧがともにオン状態であるので、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、および容量素子ＦＣが合成容量（変換容量）を構成する。この変換容量は、タイミングｔ５３より前にフォトダイオードＰＤ２で発生し、トランジスタＴＧＳを介して容量素子ＦＣに供給され蓄積されていた電荷に加え、タイミングｔ６１～ｔ６２においてフォトダイオードＰＤ２から転送された電荷を保持している。撮像画素Ｐ１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ７）を出力する。
　次に、タイミングｔ７３～ｔ７５の期間（変換期間Ｔ７）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ７に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ７に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥ７として出力する（図１７Ｂ（Ｊ））。
（タイミングｔ８１～ｔ７の動作）
　次に、タイミングｔ８１において、走査部１０は、信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図１７Ｂ（Ｃ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＲＳＴがオン状態になる。トランジスタＦＤＧ，ＦＣＧはオン状態であるので、フローティングディフュージョンＦＤの電圧および容量素子ＦＣの電圧が電源電圧ＶＤＤに設定され、フローティングディフュージョンＦＤおよび容量素子ＦＣがリセットされる。
　次に、タイミングｔ８２において、走査部１０は、信号ＳＦＣＧの電圧を高レベルから低レベルに変化させる（図１７Ｂ（Ｆ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＦＣＧがオフ状態になる。
　次に、タイミングｔ８３において、走査部１０は、信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図１７Ｂ（Ｃ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＲＳＴがオフ状態になる。
　次に、タイミングｔ８４において、走査部１０は、信号ＳＦＣＧの電圧を低レベルから高レベルに変化させる（図１７Ｂ（Ｆ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＦＣＧがオン状態になる。また、このタイミングｔ８４において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図１７Ｂ（Ｈ））。
　これにより、撮像画素Ｐ１Ａでは、図１８Ｃに示したように、トランジスタＦＤＧ，ＦＣＧがともにオン状態であるので、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、および容量素子ＦＣが合成容量（変換容量）を構成する。この変換容量は、タイミングｔ８１～ｔ８２においてフローティングディフュージョンＦＤおよび容量素子ＦＣがリセットされたときの電荷を保持している。撮像画素Ｐ１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ８）を出力する。
　次に、タイミングｔ８５～ｔ８７の期間（変換期間Ｔ８）において、ＡＤ変換部ＡＤＣは、この画素電圧ＶＰ８に基づいてＡＤ変換を行う。この動作は、変換期間Ｔ１における動作と同様である。ＡＤ変換部ＡＤＣは、画素電圧ＶＰ８に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥ８として出力する（図１７Ｂ（Ｊ））。このデジタルコードＣＯＤＥ８は、フローティングディフュージョンＦＤ、トランジスタＦＤＧ，ＦＣＧ、および容量素子ＦＣが合成容量を構成するときに得られたデジタルコードＣＯＤＥ７に対応するものである。
　次に、タイミングｔ７において、走査部１０は、信号ＳＦＤＧの電圧を高レベルから低レベルに変化させるとともに、信号ＳＦＣＧの電圧を高レベルから低レベルに変化させる（図１７Ｂ（Ｄ），（Ｆ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＦＤＧ，ＦＣＧがオフ状態になる。
　そして、タイミングｔ８において、走査部１０は、信号ＳＳＥＬの電圧を高レベルから低レベルに変化させる（図１７Ｂ（Ｂ））。これにより、撮像画素Ｐ１Ａでは、トランジスタＳＥＬがオフ状態になり、撮像画素Ｐ１Ａが信号線ＳＧＬから電気的に切り離される。
　次に、信号処理部４０の画像処理部４１における画像合成処理について説明する。画像処理部４１は、読出部２０から供給されたデジタルコードＣＯＤＥに基づいて、４枚の画像ＰＩＣ（画像ＰＩＣ１～ＰＩＣ４）を生成する。そして、画像処理部４１は、この４枚の画像ＰＩＣを合成することにより、１枚の撮像画像ＰＩＣＡを生成する。
　図１９は、画像合成処理を模式的に表すものである。図１９（Ａ）～（Ｇ）に示した波形は、図１６（Ａ）～（Ｇ）に示した波形と同様である。読出部２０は、図１６，１７Ａ，１７Ｂを用いて説明したように、タイミングｔ１１～ｔ２１の期間における動作に基づいてデジタルコードＣＯＤＥ１を生成し、タイミングｔ２１～ｔ３１の期間における動作に基づいてデジタルコードＣＯＤＥ２を生成し、タイミングｔ３１～ｔ４１の期間における動作に基づいてデジタルコードＣＯＤＥ３を生成し、タイミングｔ４１～ｔ５１の期間における動作に基づいてデジタルコードＣＯＤＥ４を生成し、タイミングｔ５１～ｔ６１の期間における動作に基づいてデジタルコードＣＯＤＥ５を生成し、タイミングｔ６１～ｔ７１の期間における動作に基づいてデジタルコードＣＯＤＥ６を生成し、タイミングｔ７１～ｔ８１の期間における動作に基づいてデジタルコードＣＯＤＥ７を生成し、タイミングｔ８１～ｔ７の期間における動作に基づいてデジタルコードＣＯＤＥ８を生成する。
　画像処理部４１は、デジタルコードＣＯＤＥ２およびデジタルコードＣＯＤＥ３に基づいて、画素値ＶＡＬ１を生成する。具体的には、画像処理部４１は、デジタルコードＣＯＤＥ３からデジタルコードＣＯＤＥ２を減算（ＣＯＤＥ３－ＣＯＤＥ２）することにより、画素値ＶＡＬ１を算出する。すなわち、撮像装置１は、いわゆる相関２重サンプリング（ＣＤＳ；Correlated double sampling）の原理を利用し、Ｐ相（Pre-Charge相）データに対応するデジタルコードＣＯＤＥ２、およびＤ相（Data相）データに対応するデジタルコードＣＯＤＥ３を用いて、画素値ＶＡＬ１を算出する。撮像装置１では、このような相関２重サンプリングを行うようにしたので、画素値ＶＡＬ１に含まれるノイズ成分を取り除くことができ、その結果、撮像画像の画質を高めることができる。
　同様に、画像処理部４１は、デジタルコードＣＯＤＥ１およびデジタルコードＣＯＤＥ４に基づいて、画素値ＶＡＬ２を生成する。具体的には、画像処理部４１は、デジタルコードＣＯＤＥ４からデジタルコードＣＯＤＥ１を減算（ＣＯＤＥ４－ＣＯＤＥ１）することにより、画素値ＶＡＬ２を算出する。すなわち、撮像装置１は、相関２重サンプリングの原理を利用し、Ｐ相データに対応するデジタルコードＣＯＤＥ１、およびＤ相データに対応するデジタルコードＣＯＤＥ４を用いて、画素値ＶＡＬ２を算出する。
　同様に、画像処理部４１は、デジタルコードＣＯＤＥ５およびデジタルコードＣＯＤＥ６に基づいて、画素値ＶＡＬ３を生成する。具体的には、画像処理部４１は、デジタルコードＣＯＤＥ６からデジタルコードＣＯＤＥ５を減算（ＣＯＤＥ６－ＣＯＤＥ５）することにより、画素値ＶＡＬ３を算出する。すなわち、撮像装置１は、相関２重サンプリングの原理を利用し、Ｐ相データに対応するデジタルコードＣＯＤＥ５、およびＤ相データに対応するデジタルコードＣＯＤＥ６を用いて、画素値ＶＡＬ３を算出する。
　そして、画像処理部４１は、デジタルコードＣＯＤＥ７およびデジタルコードＣＯＤＥ８に基づいて、画素値ＶＡＬ４を生成する。具体的には、画像処理部４１はデジタルコードＣＯＤＥ７からデジタルコードＣＯＤＥ８を減算（ＣＯＤＥ７－ＣＯＤＥ８）することにより、画素値ＶＡＬ４を算出する。すなわち、撮像装置１は、いわゆる２重データサンプリング（ＤＤＳ；Double Data Sampling）の原理を利用し、フローティングディフュージョンＦＤおよび容量素子ＦＣをリセットする前のデジタルコードＣＯＤＥ７、およびフローティングディフュージョンＦＤおよび容量素子ＦＣをリセットした後のデジタルコードＣＯＤＥ８を用いて、画素値ＶＡＬ４を算出する。
　そして、画像処理部４１は、画素アレイ９における全ての撮像画素Ｐ１での画素値ＶＡＬ１に基づいて画像ＰＩＣ１を生成し、画素アレイ９における全ての撮像画素Ｐ１での画素値ＶＡＬ２に基づいて画像ＰＩＣ２を生成し、画素アレイ９における全ての撮像画素Ｐ１での画素値ＶＡＬ３に基づいて画像ＰＩＣ３を生成し、画素アレイ９における全ての撮像画素Ｐ１での画素値ＶＡＬ４に基づいて画像ＰＩＣ４を生成する。そして、画像処理部４１は、これらの画像ＰＩＣ１～ＰＩＣ４を合成することにより、撮像画像ＰＩＣＡを生成する。
（電圧検出動作について）
　図１５において、例えば、タイミングｔ１１～ｔ１２のブランキング期間Ｔ２０は、いわゆる垂直ブランキング期間であり、撮像装置１は、読出駆動Ｄ２を行わない。すなわち、この期間には、信号線ＳＧＬは、撮像画素Ｐ１に係る画素電圧ＶＰを伝えない。撮像装置１は、このブランキング期間Ｔ２０を利用して、電圧検出動作を行う。以下に、この電圧検出動作について、詳細に説明する。
　読出部２０のＡＤ変換部ＡＤＣは、ブランキング期間Ｔ２０のうちの、水平期間Ｈ（図１４）と同じ長さの検出期間Ｍにおいて、信号ＳＩＧＶに基づいてＡＤ変換を行う。検出期間Ｍでは、参照信号生成部３１および読出部２０は、水平期間Ｈ（図１６）と同様の動作を行う。この検出期間Ｍでは、撮像制御部３０は、制御信号ＳＳＥＬＶ（図４）を高レベルにする。これにより、読出部２０では、複数のＡＤ変換部ＡＤＣのそれぞれにおいて、トランジスタ２９がオン状態になり、電圧センサ３３が生成した信号ＳＩＧＶに応じた信号が、トランジスタ２９および容量素子２２を介してコンパレータ２４の負入力端子に供給される。このようにして、ＡＤ変換部ＡＤＣは、信号ＳＩＧＶに基づいてＡＤ変換を行う。この例では、撮像装置１は、水平期間Ｈ（図１６）のタイミングｔ２１～ｔ４１の期間に対応する期間に電圧検出動作を行う。以下に、電源電圧ＶＤＤＨの検出動作を例に挙げて詳細に説明する。なお、電源電圧ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrの検出動作についても同様である。
　図２０は、撮像装置１における電圧検出動作の一例を表すものである。この図２０は、水平期間Ｈの前半の動作を表す図１７Ａに対応するものである。図２０において、（Ａ）は参照信号ＲＥＦの波形を示し、（Ｂ）は信号ＳＩＧＶの波形を示し、（Ｃ）はＡＤ変換部ＡＤＣにおけるカウンタ２５の動作を示す。タイミングｔ１１１は、図１７Ａにおけるタイミングｔ１１に対応し、タイミングｔ１２１は、図１７Ａにおけるタイミングｔ１２に対応し、タイミングｔ１３１は、図１７Ａにおけるタイミングｔ１３に対応し、タイミングｔ１４１は、図１７Ａにおけるタイミングｔ４１に対応し、タイミングｔ１５１は、図１７Ａにおけるタイミングｔ５１に対応する。
　図２１Ａ，２１Ｂは、電圧検出動作における電圧センサ３３の一動作例を表すものである。図２１Ａ，２１Ｂでは、セレクタＡＳＥＬを、接続状態を示すスイッチを用いて示している。この例では、セレクタＡＳＥＬは、制御信号ＳＡＳＥＬに基づいて、スイッチＳＷＨから供給された電圧を選択している。なお、セレクタＡＳＥＬが、制御信号ＳＡＳＥＬに基づいて、選択対象を時分割的に切り替えることにより、撮像装置１は、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬ、および電圧Ｖbgrの検出動作を行う時分割的に行う。
（タイミングｔ１２１～ｔ１３１の動作）
　タイミングｔ１２１～ｔ１３１の期間において、電圧センサ３３のスイッチＳＷＨは、図２１Ａに示したように、制御信号ＳＥＬＳＷに基づいて、電源電圧ＶＤＤＨが“３／４”に分圧された電圧を選択する。アンプＡＭＰＶは、スイッチＳＷＨから、セレクタＡＳＥＬを介して供給された電圧を増幅し、増幅された電圧を信号ＳＩＧＶとして出力する。これにより、ＡＤ変換部ＡＤＣのコンパレータ２４の負入力端子には、電源電圧ＶＤＤＨが“３／４”に分圧された電圧に応じた電圧ＶＤＤＨ３４が供給される（図２０（Ｂ））。
　コンパレータ２４は、タイミングｔ１２１～ｔ１２２までの期間において、正入力端子および負入力端子を電気的に接続するゼロ調整を行う。
　次に、タイミングｔ１２２において、コンパレータ２４は、ゼロ調整を終了し、正入力端子および負入力端子を電気的に切断する。そして、このタイミングｔ１２２において、参照信号生成部３１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図２０（Ａ））。
　そして、タイミングｔ１２３～ｔ１２５の期間（変換期間ＴＡ）において、ＡＤ変換部ＡＤＣは、この電圧ＶＤＤＨ３４に基づいてＡＤ変換を行う。この動作は、水平期間Ｈ（図１７Ａ）の変換期間Ｔ２における動作と同様である。ＡＤ変換部ＡＤＣは、電圧ＶＤＤＨ３４に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥＡとして出力する（図２０（Ｃ））。
（タイミングｔ１３１～ｔ１４１の動作）
　タイミングｔ１３１～ｔ１４１の期間において、電圧センサ３３のスイッチＳＷＨは、図２１Ｂに示したように、制御信号ＳＥＬＳＷに基づいて、電源電圧ＶＤＤＨが“１／２”に分圧された電圧を選択する。アンプＡＭＰＶは、スイッチＳＷＨから、セレクタＡＳＥＬを介して供給された電圧を増幅し、増幅された電圧を信号ＳＩＧＶとして出力する。これにより、ＡＤ変換部ＡＤＣのコンパレータ２４の負入力端子には、電源電圧ＶＤＤＨが“１／２”に分圧された電圧に応じた電圧ＶＤＤＨ１２が供給される（図２０（Ｂ））。
　そして、タイミングｔ１３２～ｔ１３４の期間（変換期間ＴＢ）において、ＡＤ変換部ＡＤＣは、この電圧ＶＤＤＨ１２に基づいてＡＤ変換を行う。この動作は、水平期間Ｈ（図１７Ａ）の変換期間Ｔ３における動作と同様である。ＡＤ変換部ＡＤＣは、電圧ＶＤＤＨ１２に基づいてＡＤ変換を行い、ＡＤ変換部ＡＤＣのラッチ２６は、カウンタ２５のカウント値ＣＮＴを、デジタルコードＣＯＤＥＢとして出力する（図２０（Ｃ））。
　次に、信号処理部の電圧判定部４２における処理について説明する。
　まず、電圧判定部４２の演算部４３は、読出部２０から供給されたデジタルコードＣＯＤＥＡ，ＣＯＤＥＢに基づいて、デジタル値ＶＡＬＶを算出する。具体的には、電圧判定部４２は、デジタルコードＣＯＤＥＢからデジタルコードＣＯＤＥＡを減算（ＣＯＤＥＢ－ＣＯＤＥＡ）することにより、デジタル値ＶＡＬＶを算出する。すなわち、撮像装置１は、いわゆる相関２重サンプリングの原理を利用し、Ｐ相（Pre-Charge相）データに対応するデジタルコードＣＯＤＥＡ、およびＤ相（Data相）データに対応するデジタルコードＣＯＤＥＢを用いて、デジタル値ＶＡＬＶを算出する。撮像装置１では、このような相関２重サンプリングを行うようにしたので、デジタル値ＶＡＬＶに含まれるノイズ成分を取り除くことができる。このようにして、電圧判定部４２は、複数のＡＤ変換部ＡＤＣから得られたデジタルコードＣＯＤＥＡ，ＣＯＤＥＢに基づいて、複数のデジタル値ＶＡＬＶを算出する。
　次に、演算部４３は、デジタル値ＶＡＬＶに基づいて、記憶部８に記憶されたキャリブレーションパラメータＰＣＡＬを用いて演算処理を行うことにより、所定のコード体系を有する電圧コードＶＣＯＤＥ１を生成する。このようにして、演算部４３は、複数のＡＤ変換部ＡＤＣから得られた複数のデジタル値ＶＡＬＶに基づいて、複数の電圧コードＶＣＯＤＥ１をそれぞれ生成する。
　そして、演算部４３は、複数の電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、１つの電圧コードＶＣＯＤＥを生成する。例えば、ある電圧コードＶＣＯＤＥ１（電圧コードＶＣＯＤＥ１Ａ）の値が、その電圧コードＶＣＯＤＥ１Ａ以外の複数の電圧コードＶＣＯＤＥ１の値から大きくずれていた場合には、図８Ａに示すように、電圧コードＶＣＯＤＥ１Ａに係るＡＤ変換部ＡＤＣＡと隣り合うＡＤ変換部ＡＤＣに係る電圧コードＶＣＯＤＥ１を用いて、例えば補間演算を行うことにより、電圧コードＶＣＯＤＥ１Ａを補正する。そして、演算部４３は、その補正された電圧コードＶＣＯＤＥ１Ａを含むすべての電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、１つの電圧コードＶＣＯＤＥを生成する。そして、演算部４３は、このようにして生成した電圧コードＶＣＯＤＥを、電源電圧ＶＤＤＨに対応する電圧コードＶＣＯＤＥＨとして出力する。
　そして、電圧判定部４２の判定部４４は、このようにして求めた電圧コードＶＣＯＤＥＨが示す値（電圧値）が所定の範囲内に収まっているかどうかを確認し、その所定の範囲に収まっていない場合には、撮像装置１は、エラーフラグ信号ＸＥＲＲをアクティブ（低レベル）にする。
（キャリブレーションについて）
　電圧センサ３３が生成する信号ＳＩＧＶにおける各電圧は、いわゆる製造ばらつきや、撮像装置１における電源配線のインピーダンスなどにより、所望の電圧からずれるおそれがある。この場合には、図７に示したように、電圧コードＶＣＯＤＥ１もまたばらついてしまう。そこで、撮像装置１では、例えば、出荷前の検査工程において、キャリブレーションを行う。これにより、撮像装置１における電圧検出精度を高めることができる。以下に、検査工程におけるキャリブレーション処理について詳細に説明する。
　図２２は、検査工程におけるキャリブレーション処理の一例を表すものである。この図２２は、電源電圧ＶＤＤＨのキャリブレーション処理を示している。電源電圧ＶＤＤＭ，ＶＤＤＬ、および電圧Ｖbgrについても同様である。
　まず、検査装置は、電源電圧ＶＤＤＨの電圧を電圧ＶＤＤＨ１（例えば３．１Ｖ）に設定し、撮像装置１が生成した電圧コードＶＣＯＤＥＨと、その電圧ＶＤＤＨ１に対応する理想的な電圧コードとを記憶部８に記憶させる（ステップＳ１０１）。
　次に、検査装置は、電源電圧ＶＤＤＨの電圧を電圧ＶＤＤＨ２（例えば３．５Ｖ）に設定し、撮像装置１が生成した電圧コードＶＣＯＤＥＨと、その電圧ＶＤＤＨ２に対応する理想的な電圧コードを記憶部８に記憶させる（ステップＳ１０２）。
　次に、撮像装置１の電圧判定部４２の演算部４３は、ステップＳ１０１，Ｓ１０２において記憶部８に記憶された情報に基づいて、キャリブレーションパラメータＰＣＡＬを生成する（ステップＳ１０３）。
　これにより、演算部４３は、これ以降、ステップＳ１０３において生成したキャリブレーションパラメータＰＣＡＬを用いて電圧コードＶＣＯＤＥ１を求めることにより、例えば、図７において太線で示したようなより望ましい変換特性を用いて、電圧コードＶＣＯＤＥ１を求めることができる。そして、演算部４３は、複数のＡＤ変換部ＡＤＣに係る複数の電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、電圧コードＶＣＯＤＥを生成する。
　次に、検査装置は、電源電圧ＶＤＤＨの電圧を電圧ＶＤＤＨ１（例えば３．１Ｖ）に設定し、撮像装置１が生成した電圧コードＶＣＯＤＥＨを取得し、この電圧コードＶＣＯＤＥＨが示す電圧値と、この電圧ＶＤＤＨ１の電圧値との電圧差が許容範囲内であることを確認する（ステップＳ１０４）。
　次に、検査装置は、電源電圧ＶＤＤＨの電圧を電圧ＶＤＤＨ２（例えば３．５Ｖ）に設定し、撮像装置１が生成した電圧コードＶＣＯＤＥＨを取得し、この電圧コードＶＣＯＤＥＨが示す電圧値と、この電圧ＶＤＤＨ２の電圧値との電圧差が許容範囲内であることを確認する（ステップＳ１０５）。
　以上により、このフローは終了する。
　以上のように、撮像装置１では、供給された３つの電源電圧ＶＤＤ（電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬ）を検出し、これらの電源電圧ＶＤＤが、それぞれ、所定の範囲内には収まっているかどうかを確認し、その確認結果に基づいてエラーフラグ信号ＸＥＲＲを生成するようにした。これにより、撮像装置１では、電源電圧ＶＤＤが所定の範囲の範囲外である場合に、その不具合を外部の装置に通知することができる。その結果、この装置は、例えば、撮像装置１における撮像動作自体に不具合が生じている場合には、その不具合が電源電圧ＶＤＤに起因することを把握することができる。また、撮像装置１における撮像動作自体に不具合が生じていない場合には、この装置は、このエラーフラグ信号ＸＥＲＲに基づいて、例えば、電源電圧ＶＤＤの電圧値を調整し、あるいは、撮像装置１の動作を停止させることができるので、電源電圧ＶＤＤに起因する撮像装置１の誤作動を未然に防ぐことができる。
　また、撮像装置１では、基準電圧生成部３２が生成した電圧Ｖbgrを検出し、この電圧Ｖbgrが所定の範囲内に収まっているかどうかを確認し、その確認結果に基づいてエラーフラグ信号ＸＥＲＲを生成するようにした。これにより、撮像装置１では、電圧Ｖbgrが所定の範囲の範囲外である場合に、その不具合を外部の装置に通知することができる。その結果、この装置は、例えば、このエラーフラグ信号ＸＥＲＲに基づいて、撮像装置１の動作を停止させることができるので、電源電圧ＶＤＤに起因する撮像装置１の誤作動を未然に防ぐことができる。
　また、撮像装置１では、ブランキング期間Ｔ２０（垂直ブランキング期間）において電圧検出動作を行うようにしたので、撮像動作を行いつつ電圧検出動作を行うことができる。これにより、撮像装置１では、例えば電源電圧ＶＤＤの供給に不具合が生じたときに、タイムリーにその不具合を検出し、通知することができる。
　また、撮像装置１では、ＡＤ変換部ＡＤＣは、電圧センサ３３が生成した信号ＳＩＧＶに基づいてＡＤ変換を行うことによりデジタルコードＣＯＤＥを生成し、電圧判定部４２が、このデジタルコードＣＯＤＥに基づいて電圧コードＶＣＯＤＥを生成した。そして、電圧判定部４２が、この電圧コードＶＣＯＤＥに基づいて、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrがそれぞれ所定の範囲内に収まっているかどうかを判定した。これにより、撮像装置１では、デジタル値で判定を行うことができるので、例えば、判定精度を高めることができ、また、回路規模を小さくすることができる。
　また、撮像装置１では、画素電圧ＶＰに基づいてＡＤ変換を行うＡＤ変換部ＡＤＣが、電圧センサ３３が生成した信号ＳＩＧＶに基づいてＡＤ変換を行うようにしたので、電圧検出動作を行うための専用のＡＤ変換部を設ける必要がないので、回路構成をシンプルにすることができる。
　また、撮像装置１では、電圧判定部４２は、複数のＡＤ変換部ＡＤＣに係る複数の電圧コードＶＣＯＤＥ１に基づいて、複数の電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、１つの電圧コードＶＣＯＤＥを求めるようにした。これにより、撮像装置１では、例えば複数のＡＤ変換部ＡＤＣの、いわゆる製造ばらつきに起因する特性ばらつきが電圧コードＶＣＯＤＥに与える影響を抑えることができる。その結果、撮像装置１では、電圧検出精度を高めることができる。
　また、撮像装置１では、例えば、ある電圧コードＶＣＯＤＥ１（電圧コードＶＣＯＤＥ１Ａ）の値が、その電圧コードＶＣＯＤＥ１Ａ以外の複数の電圧コードＶＣＯＤＥ１の値から大きくずれていた場合に、図８Ａに示すように、電圧コードＶＣＯＤＥ１Ａに係るＡＤ変換部ＡＤＣＡと隣り合うＡＤ変換部ＡＤＣに係る電圧コードＶＣＯＤＥ１を用いて、例えば補間演算を行うことにより、電圧コードＶＣＯＤＥ１Ａを補正するようにした。これにより、撮像装置１では、例えば、複数のＡＤ変換部ＡＤＣのうちの１つが故障している場合でも、電圧検出精度を高めることができる。
　また、撮像装置１では、読出部２０が電源電圧ＶＤＤＨおよび電源電圧ＶＤＤＬに基づいて動作を行い、電圧判定部４２が電源電圧ＶＤＤＬに基づいて動作を行うようにした。これにより、撮像装置１では、例えば電源電圧ＶＤＤＭの電圧を検出する場合に、これらの回路が電源電圧ＶＤＤＭに基づいて動作を行うものではないので、電源電圧ＶＤＤＭの不具合を、より正確に検出することができる。
　また、撮像装置１では、信号ＸＥＲＲ１を、いわゆる負論理の信号にした。これにより、撮像装置１では、例えば信号ＸＥＲＲ１を生成する信号処理部４０に対して電源電圧ＶＤＤＬが供給されないような不具合が生じた場合であっても、信号ＸＥＲＲ１が低レベル（接地電圧ＶＳＳＬ）になることにより、エラーフラグ信号ＸＥＲＲが低レベルになるので、不具合を通知することができる。
［効果］
　以上のように本実施の形態では、供給された３つの電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrを検出し、これらの電圧が、それぞれ、所定の範囲内には収まっているかどうかを確認し、その確認結果に基づいてエラーフラグ信号を生成するようにしたので、これらの電圧が所定の範囲の範囲外である場合に、その不具合を外部の装置に通知することができる。
　本実施の形態では、ブランキング期間において電圧検出動作を行うようにしたので、撮像動作を行いつつ電圧検出動作を行うことができるので、例えば電源電圧の供給に不具合が生じてときに、タイムリーにその不具合を検出し、通知することができる。
　本実施の形態では、ＡＤ変換部が、電圧センサが生成した信号ＳＩＧＶに基づいてＡＤ変換を行うことによりデジタルコードを生成し、電圧判定部が、このデジタルコードに基づいて電圧コードを生成し、この電圧コードに基づいて、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrがそれぞれ所定の範囲内に収まっているかどうかを判定するようにしたので、デジタル値で判定を行うことができるので、例えば、判定精度を高めることができ、また、回路規模を小さくすることができる。
　本実施の形態では、画素電圧に基づいてＡＤ変換を行うＡＤ変換部が、電圧センサが生成した信号ＳＩＧＶに基づいてＡＤ変換を行うようにしたので、回路構成をシンプルにすることができる
　本実施の形態では、電圧判定部が、複数のＡＤ変換部に係る複数の電圧コードに基づいて、複数の電圧コードが示す値の平均値を求めることにより、１つの電圧コードを求めるようにしたので、電圧検出精度を高めることができる。
　本実施の形態では、ある電圧コードの値が、その電圧コード以外の複数の電圧コードの値から大きくずれていた場合に、その電圧コードに係るＡＤ変換部と隣り合うＡＤ変換部に係る電圧コードを用いて、例えば補間演算を行うことにより、その電圧コードを補正するようにしたので、電圧検出精度を高めることができる。
　本実施の形態では、読出部が電源電圧ＶＤＤＨおよび電源電圧ＶＤＤＬに基づいて動作を行い、電圧判定部が電源電圧ＶＤＤＬに基づいて動作を行うようにしたので、例えば電源電圧ＶＤＤＭの電圧を検出する場合に、電源電圧ＶＤＤＭの不具合をより正確に検出することができる。
［変形例１］
　上記実施の形態では、図４，５に示したように、電圧センサ３３が、信号ＳＩＧＶを読出部２０のＡＤ変換部ＡＤＣに直接供給したが、これに限定されるものではなく、これに代えて、例えば、画素アレイを介して読出部のＡＤ変換部に供給してもよい。以下に、本変形例について、いくつか例を挙げて詳細に説明する。
　図２３は、本変形例に係る撮像装置１Ａの一構成例を表すものである。撮像装置１Ａは、画素アレイ９Ａと、読出部２０Ａと、撮像制御部３０Ａを備えている。
　画素アレイ９Ａには、撮像画素領域ＲＧ１およびダミー画素領域ＲＧ２が設けられている。撮像画素領域ＲＧ１には、複数の撮像画素Ｐ１が配置され、ダミー画素領域ＲＧ２には、１行分の複数のダミー画素Ｐ２が配置される。この例では、ダミー画素領域ＲＧ２は、撮像画素領域ＲＧ１の垂直方向（図２３における縦方向）における上に配置されている。
　図２４は、ダミー画素領域ＲＧ２におけるダミー画素Ｐ２の一構成例を表すものである。画素アレイ９Ａは、ダミー画素領域ＲＧ２において、制御線ＳＩＧＶＬと、制御線ＳＥＬＬとを有している。制御線ＳＩＧＶＬは、水平方向（図２４における横方向）に延伸するものであり、制御線ＳＩＧＶＬには、撮像制御部３０Ａの電圧センサ３３により信号ＳＩＧＶが供給される。制御線ＳＥＬＬは、水平方向に延伸するものであり、制御線ＳＥＬＬには、走査部１０により信号ＳＳＥＬが印加される。
　ダミー画素Ｐ２は、トランジスタＡＭＰ，ＳＥＬを有している。トランジスタＡＭＰのゲートは制御線ＳＩＧＶＬに接続され、ドレインには電源電圧ＶＤＤＨが供給され、ソースはトランジスタＳＥＬのドレインに接続されている。トランジスタＳＥＬのゲートは制御線ＳＥＬＬに接続され、ドレインはトランジスタＡＭＰのソースに接続され、ソースは信号線ＳＧＬに接続されている。この構成により、ダミー画素Ｐ２では、トランジスタＳＥＬがオン状態になることにより、トランジスタＡＭＰが、信号ＳＩＧＶの電圧に応じた信号ＳＩＧを、トランジスタＳＥＬを介して信号線ＳＧＬに出力するようになっている。
　図２５は、読出部２０Ａの一構成例を表すものである。読出部２０Ａは、複数のＡＤ変換部ＡＤＣ２（ＡＤ変換部ＡＤＣ２［０］，ＡＤＣ２［１］，ＡＤＣ２［２］，…）を有している。ＡＤ変換部ＡＤＣ２は、上記実施の形態に係るＡＤ変換部ＡＤＣ（図４）からトランジスタ２８，２９を省いたものである。このトランジスタ２８は、ダミー画素Ｐ２（図２４）におけるトランジスタＡＭＰに対応し、トランジスタ２９は、ダミー画素Ｐ２におけるトランジスタＳＥＬに対応している。
　撮像制御部３０Ａ（図２３）は、走査部１０、読出部２０Ａ、および信号処理部４０に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１Ａの動作を制御するものである。撮像制御部３０Ａの電圧センサ３３は、生成した信号ＳＩＧＶを、画素アレイ９Ａのダミー画素領域ＲＧ２における制御線ＳＩＧＶＬに供給することにより、信号ＳＩＧＶを複数のダミー画素Ｐ２に供給するようになっている。
　この構成により、撮像装置１Ａでは、上記実施の形態に係る撮像装置１と同様に、ブランキング期間Ｔ２０を利用して、ダミー画素Ｐ２を動作させることにより、電圧検出動作を行うことができる。
　図２６は、本変形例に係る他の撮像装置１Ｂの一構成例を表すものである。撮像装置１Ｂは、画素アレイ９Ｂと、読出部２０Ａと、撮像制御部３０Ｂと、信号処理部４０Ｂとを備えている。
　画素アレイ９Ｂには、撮像画素領域ＲＧ１およびダミー画素領域ＲＧ３が設けられている。ダミー画素領域ＲＧ３には、１列分の複数のダミー画素Ｐ２が配置される。この例では、ダミー画素領域ＲＧ３は、撮像画素領域ＲＧ１の水平方向（図２６における横方向）における左に配置されている。
　撮像制御部３０Ｂは、走査部１０、読出部２０Ａ、および信号処理部４０Ｂに制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１Ｂの動作を制御するものである。撮像制御部３０Ｂの電圧センサ３３は、生成した信号ＳＩＧＶを、画素アレイ９Ｂのダミー画素領域ＲＧ３における複数のダミー画素Ｐ２に供給するようになっている。
　信号処理部４０Ｂは、電圧判定部４２Ｂを有している。電圧判定部４２Ｂは、画像信号ＤＡＴＡ０に含まれる、信号ＳＩＧＶに基づいて得られたデジタルコードＣＯＤＥに基づいて、電圧コードＶＣＯＤＥを生成するものである。
　この構成により、撮像装置１Ｂでは、ブランキング期間Ｔ２０以外の期間において、撮像動作を行いつつ電圧検出動作を行うことができるので、例えば電源電圧ＶＤＤの供給に不具合が生じてときに、よりタイムリーにその不具合を検出し、通知することができる。
［変形例２］
　上記実施の形態では、信号処理部４０の電圧判定部４２が、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrが、それぞれ、所定の範囲内には収まっているかどうかを確認したが、これに限定されるものではない。これに代えて、例えば、図２７に示した撮像システム１００Ｃのように、撮像装置とは別の外の処理装置が、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrが、それぞれ、所定の範囲内には収まっているかどうかを確認してもよい。この撮像システム１００Ｃは、撮像装置１Ｃと、処理装置１１０Ｃとを備えている。ここで、撮像システム１００Ｃは、本開示における「撮像装置」の一具体例に対応する。
　撮像装置１Ｃは、信号処理部４０Ｃを有している。信号処理部４０Ｃは、デジタルコード出力部４９Ｃを有している。デジタルコード出力部４９Ｃは、画像信号ＤＡＴＡ０に含まれる、垂直ブランキング期間において信号ＳＩＧＶに基づいて得られたデジタルコードＣＯＤＥを出力するものである。
　処理装置１１０Ｃは、電圧判定部１１１Ｃと、記憶部１１２Ｃとを有している。電圧判定部１１１Ｃは、撮像装置１Ｃのデジタルコード出力部４９Ｃから供給されたデジタルコードＣＯＤＥに基づいて、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrの電圧値を示す電圧コードＶＣＯＤＥ（電圧コードＶＣＯＤＥＨ，ＶＣＯＤＥＭ，ＶＣＯＤＥＬ，ＶＣＯＤＯＲ）をそれぞれ生成するとともに、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrのそれぞれの電圧値が所定の電圧範囲内に収まっているかどうかを確認することによりエラーフラグ信号ＸＥＲＲを生成するものである。電圧判定部１１１Ｃは、例えば、上記実施の形態に係る電圧判定部４２（図６）と同様の構成を有している。記憶部１１２Ｃは、電圧判定部１１１Ｃにおいて使用される様々な設定情報を記憶するものであり、例えば、上記実施の形態に係る記憶部８と同様に、不揮発性メモリと、レジスタとを有している。
　なお、この例では、処理装置１１０Ｃが電圧判定部１１１Ｃを有するようにしたが、これに限定されるものではない。これに代えて、例えば、電圧判定部４２（図６）に含まれる一部の回路（例えば演算部４３）を撮像装置の信号処理部に設け、それ以外の回路（例えば判定部４４）を、撮像装置とは別の処理装置に設けてもよい。
［変形例３］
　上記実施の形態では、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬおよび電圧Ｖbgrの電圧検出動作を行うようにしたが、これに限定されるものではなく、例えば、これらのうちの１以上を省いてもよいし、さらに他の電圧を検出してもよい。この、さらに他の電圧を検出する例について、以下に詳細に説明する。
　図２８は、本変形例に係る撮像装置１Ｄにおける撮像制御部３０Ｄの一構成例を表すものである。この撮像制御部３０Ｄは、負電圧生成部３４Ｄと、電圧センサ３３Ｄとを有している。負電圧生成部３４Ｄは、負の電圧である電圧ＶＣＰを生成するものである。電圧センサ３３Ｄは、抵抗回路部ＲＮと、スイッチＳＷＮと、セレクタＡＳＥＬ２とを有している。
　抵抗回路部ＲＮは、直列に接続された複数（この例では４つ）の抵抗素子を有するものである。抵抗回路部ＲＮの一端には負の電圧である電圧ＶＣＰが供給され、他端は接地されている。そして、抵抗回路部ＲＮは、この例では、電圧ＶＣＰが“３／４”に分圧された電圧と、電圧ＶＣＰが“１／２”に分圧された電圧とを出力するようになっている。
　スイッチＳＷＨは、撮像制御部３０Ｄが生成する制御信号ＳＥＬＳＷに基づいて、電圧ＶＣＰが“３／４”に分圧された電圧、および電圧ＶＣＰが“１／２”に分圧された電圧のうちの一方を選択し、選択された電圧を出力するものである。
　セレクタＡＳＥＬ２は、撮像制御部３０Ｄが生成する制御信号ＳＡＳＥＬ２に基づいて、スイッチＳＷＨ，ＳＷＲ，ＳＷＭ，ＳＷＬ，ＳＷＮから供給された電圧のうちの１つを選択し、選択された電圧を出力するものである。
　図２９は、撮像装置１Ｄにおける電圧検出動作の一例を表すものである。図３０Ａ，３０Ｂは、電圧検出動作における電圧センサ３３Ｄの一動作例を表すものである。この例では、セレクタＡＳＥＬ２は、制御信号ＳＡＳＥＬ２に基づいて、スイッチＳＷＮから供給された電圧を選択している。
　タイミングｔ１２１～ｔ１３１の期間において、電圧センサ３３ＤのスイッチＳＷＮは、図３０Ａに示したように、制御信号ＳＥＬＳＷ２に基づいて、電圧ＶＣＰが“１／２”に分圧された電圧を選択する。アンプＡＭＰＶは、スイッチＳＷＮから、セレクタＡＳＥＬ２を介して供給された電圧を増幅し、増幅された電圧を信号ＳＩＧＶとして出力する。これにより、ＡＤ変換部ＡＤＣのコンパレータ２４の負入力端子には、電圧ＶＣＰが“１／２”に分圧された電圧に応じた電圧ＶＣＰ１２が供給される（図２０（Ｂ））。そして、タイミングｔ１２３～ｔ１２５の期間（変換期間ＴＡ）において、ＡＤ変換部ＡＤＣは、この電圧ＶＣＰ１２に基づいてＡＤ変換を行う。
　タイミングｔ１３１～ｔ１４１の期間において、電圧センサ３３ＤのスイッチＳＷＮは、図３０Ｂに示したように、制御信号ＳＥＬＳＷ２に基づいて、電圧ＶＣＰが“３／４”に分圧された電圧を選択する。アンプＡＭＰＶは、スイッチＳＷＮから、セレクタＡＳＥＬ２を介して供給された電圧を増幅し、増幅された電圧を信号ＳＩＧＶとして出力する。これにより、ＡＤ変換部ＡＤＣのコンパレータ２４の負入力端子には、電圧ＶＣＰが“３／４”に分圧された電圧に応じた電圧ＶＣＰ３４が供給される（図２０（Ｂ））。そして、タイミングｔ１３２～ｔ１３４の期間（変換期間ＴＢ）において、ＡＤ変換部ＡＤＣは、この電圧ＶＣＰ３４に基づいてＡＤ変換を行う。
［変形例４］
　上記実施の形態では、複数の撮像画素Ｐ１のそれぞれに２つのフォトダイオードＰＤ１，ＰＤ２を設けたが、これに限定されるものではない。以下に、本変形例に係る撮像装置２について、詳細に説明する。
　図３１は、撮像装置２の一構成例を表すものである。撮像装置２は、画素アレイ５９と、走査部５０と、読出部２０と、撮像制御部６０と、信号処理部７０とを備えている。
　画素アレイ５９は、複数の撮像画素Ｐ１１がマトリックス状に配置されたものである。　
　図３２は、撮像画素Ｐ１１の一構成例を表すものである。画素アレイ５９は、複数の制御線ＴＧＬＬと、複数の制御線ＲＳＴＬと、複数の制御線ＳＥＬＬと、複数の信号線ＳＧＬとを有している。制御線ＴＧＬＬは、水平方向（図３１における横方向）に延伸するものであり、制御線ＴＧＬＬには、走査部５０により信号ＳＴＧが印加される。制御線ＲＳＴＬは、水平方向に延伸するものであり、制御線ＲＳＴＬには、走査部５０により信号ＳＲＳＴが印加される。制御線ＳＥＬＬは、水平方向に延伸するものであり、制御線ＳＥＬＬには、走査部５０により信号ＳＳＥＬが印加される。信号線ＳＧＬは、垂直方向（図３１における縦方向）に延伸するものであり、読出部２０に接続されている。
　撮像画素Ｐ１１は、フォトダイオードＰＤと、トランジスタＴＧと、トランジスタＲＳＴと、フローティングディフュージョンＦＤと、トランジスタＡＭＰ，ＳＥＬとを有している。トランジスタＴＧ，ＲＳＴ，ＳＥＬは、この例ではＮ型のＭＯＳトランジスタである。フォトダイオードＰＤは、受光量に応じた量の電荷を生成して内部に蓄積する光電変換素子である。フォトダイオードＰＤのアノードは接地され、カソードはトランジスタＴＧのソースに接続されている。トランジスタＴＧのゲートは制御線ＴＧＬＬに接続され、ソースはフォトダイオードＰＤのカソードに接続され、ドレインはフローティングディフュージョンＦＤに接続されている。トランジスタＲＳＴのゲートは制御線ＲＳＴＬに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはフローティングディフュージョンＦＤに接続されている。
　この構成により、撮像画素Ｐ１１では、制御線ＳＥＬＬに印加された信号ＳＳＥＬに基づいてトランジスタＳＥＬがオン状態になることにより、撮像画素Ｐ１１が信号線ＳＧＬと電気的に接続される。そして、撮像画素Ｐ１１は、フローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰを、信号ＳＩＧとして、信号線ＳＧＬに出力する。具体的には、撮像画素Ｐ１１は、後述するように、いわゆる水平期間Ｈ内の２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）において、２つの画素電圧ＶＰ（ＶＰ１１，ＶＰ１２）を順次出力するようになっている。
　図３３は、フォトダイオードＰＤの配列の一例を表すものである。図３３において、“Ｒ”は赤色のカラーフィルタを示し、“Ｇ”は緑色のカラーフィルタを示し、“Ｂ”は青色のカラーフィルタを示す。フォトダイオードＰＤはマトリクス状に配置されている。
　走査部５０（図３１）は、撮像制御部６０からの指示に基づいて、画素ラインＬ単位で、画素アレイ５９における撮像画素Ｐ１１を順次駆動するものである。走査部５０は、アドレスデコーダ１１と、ロジック部５２と、ドライバ部５３とを有している。ロジック部５２は、アドレスデコーダ１１からの指示に基づいて、各画素ラインＬに対応する信号ＳＴＧ１，ＳＲＳＴ１，ＳＳＥＬ１をそれぞれ生成するものである。ドライバ部５３は、各画素ラインＬに対応する信号ＳＴＧ１，ＳＲＳＴ１，ＳＳＥＬ１に基づいて、各画素ラインＬに対応する信号ＳＴＧ，ＳＲＳＴ，ＳＳＥＬをそれぞれ生成するものである。
　撮像制御部６０（図３１）は、走査部５０、読出部２０、および信号処理部７０に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置２の動作を制御するものである。撮像制御部６０は、参照信号生成部６１を有している。参照信号生成部６１は、参照信号ＲＥＦを生成するものである。参照信号ＲＥＦは、ＡＤ変換を行う２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）において、時間の経過に応じて電圧レベルが徐々に低下する、いわゆるランプ波形を有するものである。
　信号処理部７０は、画像処理部７１を有している。画像処理部７１は、画像信号ＤＡＴＡ０が示す画像に対して、所定の画像処理を行うものである。
　撮像装置２では、撮像装置１の場合（図１５）と同様に、蓄積開始駆動Ｄ１および読出駆動Ｄ２が行われる。
　図３４は、撮像装置２の一動作例を表すものであり、（Ａ）は水平同期信号ＸＨＳの波形を示し、（Ｂ）は０番目の画素ラインＬに係る制御線ＲＳＴＬ（０）における信号ＳＲＳＴ（０）の波形を示し、（Ｃ）は０番目の画素ラインＬに係る制御線ＴＧＬＬ（０）における信号ＳＴＧ（０）の波形を示し、（Ｄ）は０番目の画素ラインＬに係る制御線ＳＥＬＬ（０）における信号ＳＳＥＬ（０）の波形を示し、（Ｅ）は１番目の画素ラインＬに係る制御線ＲＳＴＬ（１）における信号ＳＲＳＴ（１）の波形を示し、（Ｆ）は１番目の画素ラインＬに係る制御線ＴＧＬＬ（１）における信号ＳＴＧ（１）の波形を示し、（Ｇ）は１番目の画素ラインＬに係る制御線ＳＥＬＬ（１）における信号ＳＳＥＬ（１）の波形を示し、（Ｈ）は２番目の画素ラインＬに係る制御線ＲＳＴＬ（２）における信号ＳＲＳＴ（２）の波形を示し、（Ｉ）は２番目の画素ラインＬに係る制御線ＴＧＬＬ（２）における信号ＳＴＧ（２）の波形を示し、（Ｊ）は２番目の画素ラインＬに係る制御線ＳＥＬＬ（２）における信号ＳＳＥＬ（２）の波形を示す。
　蓄積開始駆動Ｄ１では、走査部５０は、例えば、垂直方向において上から順に、画素ラインＬ単位で、水平期間Ｈ内の所定の期間においてトランジスタＴＧ，ＲＳＴをオン状態に設定した後に、これらのトランジスタをオフ状態にする。これにより、複数の撮像画素Ｐ１１のそれぞれでは、読出駆動Ｄ２が行われるまでの蓄積期間Ｔ１０において、電荷が蓄積される。
　そして、読出駆動Ｄ２では、走査部５０は、例えば、垂直方向において上から順に、画素ラインＬ単位で、トランジスタＴＧ，ＲＳＴ，ＳＥＬの動作を制御する。これにより、複数の撮像画素Ｐ１１のそれぞれは、２つの画素電圧ＶＰ（ＶＰ１１，ＶＰ１２）を順次出力する。読出部２０は、これらの２つの画素電圧ＶＰ１１，ＶＰ１２に基づいてそれぞれＡＤ変換を行い、デジタルコードＣＯＤＥを出力する。
　図３５は、着目した撮像画素Ｐ１１Ａにおける読出駆動Ｄ２の一動作例を表すものであり、（Ａ）は水平同期信号ＸＨＳの波形を示し、（Ｂ）は信号ＳＲＳＴの波形を示し、（Ｃ）は信号ＳＴＧの波形を示し、（Ｄ）は信号ＳＳＥＬの波形を示し、（Ｅ）は参照信号ＲＥＦの波形を示し、（Ｆ）は信号ＳＩＧの波形を示し、（Ｇ）はＡＤ変換部ＡＤＣのコンパレータ２４から出力される信号ＣＭＰの波形を示し、（Ｈ）はクロック信号ＣＬＫの波形を示し、（Ｉ）はＡＤ変換部ＡＤＣのカウンタ２５におけるカウント値ＣＮＴを示す。ここで、図３５（Ｅ）の参照信号ＲＥＦは、コンパレータ２４の正入力端子における波形を示し、図３５（Ｆ）の信号ＳＩＧは、コンパレータ２４の負入力端子における波形を示す。
　撮像装置２では、ある水平期間（Ｈ）において、まず、走査部５０が、撮像画素Ｐ１１Ａに対してリセット動作を行い、ＡＤ変換部ＡＤＣが、その後のＰ相期間ＴＰにおいて、撮像画素Ｐ１１Ａが出力した画素電圧ＶＰ１１に基づいてＡＤ変換を行う。そして、走査部５０が、撮像画素Ｐ１１Ａに対して電荷転送動作を行い、ＡＤ変換部ＡＤＣが、Ｄ相期間ＴＤにおいて、撮像画素Ｐ１１Ａが出力した画素電圧ＶＰ１２に基づいてＡＤ変換を行う。以下にこの動作について詳細に説明する。
　まず、タイミングｔ９１において、水平期間Ｈが開始すると、走査部５０は、タイミングｔ９２において、信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図３５（Ｄ））。これにより、撮像画素Ｐ１１Ａでは、トランジスタＳＥＬがオン状態になり、撮像画素Ｐ１１Ａが信号線ＳＧＬと電気的に接続される。
　次に、タイミングｔ９３において、走査部５０は、信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図３５（Ｂ））。これにより、撮像画素Ｐ１１Ａでは、トランジスタＲＳＴがオン状態になり、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤに設定される（リセット動作）。
　次に、タイミングｔ９４において、走査部５０は、信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図３５（Ｂ））。これにより、撮像画素Ｐ１１Ａでは、トランジスタＲＳＴがオフ状態になる。そして、コンパレータ２４は、タイミングｔ９４～ｔ９５の期間において、正入力端子および負入力端子を電気的に接続するゼロ調整を行う。
　次に、タイミングｔ９５において、コンパレータ２４は、ゼロ調整を終了し、正入力端子および負入力端子を電気的に切断する。そして、このタイミングｔ９５において、参照信号生成部６１は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図３５（Ｅ））。
　これにより、撮像画素Ｐ１１Ａでは、トランジスタＳＥＬはオン状態になり、トランジスタＴＧ，ＲＳＴはそれぞれオフ状態になる。フローティングディフュージョンＦＤは、タイミングｔ９３～ｔ９４の期間においてフローティングディフュージョンＦＤがリセットされたときの電荷を保持している。撮像画素Ｐ１１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ１１）を出力する。
　次に、タイミングｔ９６～ｔ９８の期間（Ｐ相期間ＴＰ）において、読出部２０は、この画素電圧ＶＰ１１に基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ９６において、撮像制御部６０は、クロック信号ＣＬＫの生成を開始し（図３５（Ｈ））、これと同時に、参照信号生成部６１は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図３５（Ｅ））。これに応じて、ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を開始し、カウント値ＣＮＴを順次変化させる（図３５（Ｉ））。
　そして、タイミングｔ９７において、参照信号ＲＥＦの電圧が画素電圧ＶＰ１１を下回る（図３５（Ｅ），（Ｆ））。これに応じて、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を高レベルから低レベルに変化させる（図３５（Ｇ））。その結果、カウンタ２５は、カウント動作を停止する（図３５（Ｉ））。
　次に、タイミングｔ９８において、撮像制御部６０は、Ｐ相期間ＴＰの終了に伴い、クロック信号ＣＬＫの生成を停止する（図３５（Ｈ））。これと同時に、参照信号生成部６１は、参照信号ＲＥＦの電圧の変化を停止させ、その後のタイミングｔ９９において、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図３５（Ｅ））。これに伴い、参照信号ＲＥＦの電圧が画素電圧ＶＰ１１を上回るので（図３５（Ｅ），（Ｆ））、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を低レベルから高レベルに変化させる（図３５（Ｇ））。
　次に、タイミングｔ１００において、ＡＤ変換部ＡＤＣのカウンタ２５は、制御信号ＣＣに基づいて、カウント値ＣＮＴの極性を反転する（図３５（Ｉ））。
　次に、タイミングｔ１０１において、走査部５０は、信号ＳＴＧの電圧を低レベルから高レベルに変化させる（図３５（Ｃ））。これにより、撮像画素Ｐ１１Ａでは、トランジスタＴＧがオン状態になり、その結果、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送される（電荷転送動作）。これに応じて、信号ＳＩＧの電圧は低下する（図３５（Ｆ））。
　そして、タイミングｔ１０２において、走査部５０は、信号ＳＴＧの電圧を高レベルから低レベルに変化させる（図３５（Ｃ））。これにより、撮像画素Ｐ１１Ａでは、トランジスタＴＧがオフ状態になる。
　これにより、撮像画素Ｐ１１Ａでは、トランジスタＳＥＬはオン状態になり、トランジスタＴＧ，ＲＳＴはそれぞれオフ状態になる。フローティングディフュージョンＦＤは、タイミングｔ１０１～ｔ１０２の期間においてフォトダイオードＰＤから転送された電荷を保持している。撮像画素Ｐ１１Ａは、このときのフローティングディフュージョンＦＤにおける電圧に応じた画素電圧ＶＰ（画素電圧ＶＰ１２）を出力する。
　次に、タイミングｔ１０３～ｔ１０５の期間（Ｄ相期間ＴＤ）において、読出部２０は、画素電圧ＶＰ１２に基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ１０３において、撮像制御部６０は、クロック信号ＣＬＫの生成を開始し（図３５（Ｈ））、これと同時に、参照信号生成部６１は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図３５（Ｅ））。これに応じて、ＡＤ変換部ＡＤＣのカウンタ２５は、カウント動作を開始し、カウント値ＣＮＴを順次変化させる（図３５（Ｉ））。
　そして、タイミングｔ１０４において、参照信号ＲＥＦの電圧が画素電圧ＶＰ１２を下回る（図３５（Ｅ），（Ｆ））。これに応じて、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を高レベルから低レベルに変化させる（図３５（Ｇ））。その結果、カウンタ２５は、カウント動作を停止する（図３５（Ｉ））。このようにして、ＡＤ変換部ＡＤＣは、画素電圧ＶＰ１１，ＶＰ１２の差に応じたカウント値ＣＮＴを得る。そして、ＡＤ変換部ＡＤＣのラッチ２６は、このカウント値ＣＮＴを、デジタルコードＣＯＤＥとして出力する。
　次に、タイミングｔ１０５において、撮像制御部６０は、Ｄ相期間ＴＤの終了に伴い、クロック信号ＣＬＫの生成を停止する（図３５（Ｈ））。これと同時に、参照信号生成部６１は、参照信号ＲＥＦの電圧の変化を停止させ、その後のタイミングｔ１０６において、参照信号ＲＥＦの電圧を電圧Ｖ２に変化させる（図３５（Ｅ））。これに伴い、参照信号ＲＥＦの電圧が画素電圧ＶＰ１２を上回るので（図３５（Ｅ），（Ｆ））、ＡＤ変換部ＡＤＣのコンパレータ２４は、信号ＣＭＰの電圧を低レベルから高レベルに変化させる（図３５（Ｇ））。
　次に、タイミングｔ１０７において、走査部５０は、信号ＳＳＥＬの電圧を高レベルから低レベルに変化させる（図３５（Ｄ））。これにより、撮像画素Ｐ１１Ａでは、トランジスタＳＥＬがオフ状態になり、撮像画素Ｐ１１Ａが信号線ＳＧＬから電気的に切り離される。
　そして、タイミングｔ１０８において、ＡＤ変換部ＡＤＣのカウンタ２５は、制御信号ＣＣに基づいて、カウント値ＣＮＴを“０”にリセットする（図３５（Ｉ））。
　このように、撮像装置２では、Ｐ相期間ＴＰにおいて画素電圧ＶＰ１１に基づいてカウント動作を行い、カウント値ＣＮＴの極性を反転したのちに、Ｄ相期間ＴＤにおいて画素電圧ＶＰ１２に基づいてカウント動作を行うようにした。これにより、撮像装置２は、画素電圧ＶＰ１１，ＶＰ１２の差電圧に応じたデジタルコードＣＯＤＥを取得することができる。撮像装置２では、このような相関２重サンプリングを行うようにしたので、画素電圧ＶＰ１２に含まれるノイズ成分を取り除くことができ、その結果、撮像画像の画質を高めることができる。
　撮像装置２は、上記実施の形態に係る撮像装置１と同様に、ブランキング期間Ｔ２０を利用して、電圧検出動作を行う。具体的には、読出部２０のＡＤ変換部ＡＤＣは、ブランキング期間Ｔ２０のうちの、水平期間Ｈ（図３５）と同じ長さの検出期間Ｍにおいて、信号ＳＩＧＶに基づいてＡＤ変換を行う。検出期間Ｍでは、参照信号生成部６１および読出部２０は、水平期間Ｈ（図３５）と同様の動作を行う。この検出期間Ｍでは、撮像制御部６０は、制御信号ＳＳＥＬＶ（図４）を高レベルにする。これにより、読出部２０では、複数のＡＤ変換部ＡＤＣのそれぞれにおいて、トランジスタ２９がオン状態になり、電圧センサ３３が生成した信号ＳＩＧＶに応じた信号が、トランジスタ２９および容量素子２２を介してコンパレータ２４の負入力端子に供給される。そして、ＡＤ変換部ＡＤＣは、上記実施の形態の場合（図２０）と同様に、Ｐ相期間ＴＰにおいて、信号ＳＩＧＶにおける電圧ＶＤＤＨ３４に基づいてＡＤ変換を行うとともに、Ｄ相期間ＴＤにおいて、信号ＳＩＧＶにおける電圧ＶＤＤＨ１２に基づいてＡＤ変換を行うことにより、デジタルコードＣＯＤＥを生成する。
　そして、電圧判定部４２の演算部４３は、このデジタルコードＣＯＤＥをデジタル値ＶＡＬＶとして用い、このデジタル値ＶＡＬＶに基づいて演算処理を行うことにより、所定のコード体系を有する電圧コードＶＣＯＤＥ１を生成する。このようにして、演算部４３は、複数のＡＤ変換部ＡＤＣから得られた複数のデジタル値ＶＡＬＶに基づいて、複数の電圧コードＶＣＯＤＥ１をそれぞれ生成する。そして、演算部４３は、これらの複数の電圧コードＶＣＯＤＥ１が示す値の平均値を求めることにより、電圧コードＶＣＯＤＥを生成する。
［変形例５］
　上記実施の形態では、例えば、画素アレイ９において、同じ制御線ＴＧＬＬ，ＦＤＧＬ，ＲＳＴＬ，ＦＣＧＬ，ＴＧＳＬ，ＳＥＬＬに接続された複数の撮像画素Ｐ１を水平方向に並設したが、これに限定されるものではない。これに代えて、例えば、図３６に示す撮像装置１Ｅのように、同じ制御線ＴＧＬＬ，ＦＤＧＬ，ＲＳＴＬ，ＦＣＧＬ，ＴＧＳＬ，ＳＥＬＬに接続された複数（この例では４つ）の撮像画素Ｐ１を垂直方向に並設してもよい。この撮像装置１Ｅは、画素アレイ９Ｅと、走査部１０Ｅと、読出部２０Ｅ１，２０Ｅ２と、撮像制御部３０Ｅと、信号処理部４０Ｅとを備えている。画素アレイ９Ｅの偶数番目（０番目、２番目、４番目、…）の信号線ＳＧＬは読出部２０Ｅ１に接続され、画素アレイ９Ｅの奇数番目（１番目、３番目、５番目、…）の信号線ＳＧＬは読出部２０Ｅ２に接続されている。制御線ＴＧＬＬ，ＦＤＧＬ，ＲＳＴＬ，ＦＣＧＬ，ＴＧＳＬ，ＳＥＬＬは、走査部１０Ｅに接続されている。この例では、同じ制御線ＴＧＬＬ，ＦＤＧＬ，ＲＳＴＬ，ＦＣＧＬ，ＴＧＳＬ，ＳＥＬＬに接続された４つの撮像画素Ｐ１が垂直方向（図３６における縦方向）に並設されている。走査部１０Ｅは、ロジック部１２Ｅと、ドライバ部１３Ｅとを有している。読出部２０Ｅ１は、画素アレイ９Ｅから偶数番目の信号線ＳＧＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡＥ１を生成するものである。読出部２０Ｅ２は、画素アレイ９Ｅから奇数番目の信号線ＳＧＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡＥ２を生成するものである。信号処理部４０Ｅは、画像信号ＤＡＴＡＥ１，ＤＡＴＡＥ２が示す画像に対して、信号処理を行うものである。
［変形例６］
　上記実施の形態では、各ＡＤ変換部ＡＤＣを、画素アレイ９における１列分の複数の撮像画素Ｐ１に接続したが、これに限定されるものではなく、これに代えて、例えば、図３７に示す撮像装置１Ｆのように、各ＡＤ変換部ＡＤＣを、所定のエリアに属する複数の撮像画素Ｐ１に接続してもよい。この撮像装置１Ｆは、２枚の半導体基板４０１，４０２に形成されている。半導体基板４０１には、画素アレイ９が形成されている。この画素アレイ９は、複数（この例では２１個）のエリアＡＲに区分され、各エリアＡＲは、複数（この例では１６０個）の撮像画素Ｐ１を含んでいる。半導体基板４０２には、読出部２０が形成されている。具体的には、半導体基板４０２には、半導体基板４０１における複数のエリアＡＲに対応する複数の領域のそれぞれに、そのエリアＡＲに属する複数の撮像画素Ｐ１に接続されるＡＤ変換部ＡＤＣが形成されている。半導体基板４０１および半導体基板４０２は重ね合あわされ、接続部４０３により、例えばＣｕ－Ｃｕ接続を用いて互いに電気的に接続されている。なお、この例では、画素アレイ９を２１個のエリアＡＲに区分したが、これに限定されるものではなく、これに代えて、例えば２０個以下または２２個以上のエリアＡＲに区分してもよい。また、この例では、各エリアＡＲに１６０個の撮像画素Ｐ１を設けたが、これに限定されるものではなく、これに代えて、例えば１５９個以下または１６１個以上の撮像画素Ｐ１を設けてもよい。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
＜２．撮像装置の使用例＞
　図３８は、上記実施の形態に係る撮像装置１等の使用例を表すものである。上述した撮像装置１等は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４０は、撮像部１２０３１の設置位置の例を示す図である。
　図４０では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、撮像部１２０３１に供給された電源電圧ＶＤＤが正常であるかどうか、および撮像部１２０３１において生成された電圧Ｖbgrが正常であるかどうかを検出することができる。そして、これらの電圧のうちの１つ以上が異常である場合には、例えば、その検出結果をマイクロコンピュータ１２０５１に通知することにより、車両制御システム１２０００における車外情報検出ユニット１２０３０は、撮像部１２０３１に不具合が生じたことを把握することができる。ここで、この車外情報検出ユニット１２０３０は、本開示における「処理装置」の一具体例に対応する。これにより、車両制御システム１２０００では、例えば運転者に注意喚起を促すなどの適切な処理を行うことができるため、信頼性を高めることができる。また、車両制御システム１２０００では、検出結果に基づいて、車両を制御する機能を制限することができる。車両を制御する機能の具体例としては、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等が挙げられる。撮像部１２０３１における電圧が異常であると判定された場合、車両を制御する機能を制限し、あるいは禁止することができる。具体的には、車外情報検出ユニット１２０３０車両制御システム１２０００は、ブレーキ、エンジン出力、トランスミッションを制御することができる。これにより、車両制御システム１２０００では、撮像部１２０３１における電圧の異常に基づく誤検知に起因した事故を防止することができる。
　また、例えば、車両制御システム１２０００が、２つの冗長な撮像部１２０３１（撮像部１２０３１Ａ，１２０３１Ｂ）を備えている場合において、一方の撮像部１２０３１Ａにおける電圧が異常であると判定され、撮像部１２０３１Ａの不具合が疑われる場合には、他方の撮像部１２０３１Ｂを動作させるようにしてもよい。また、例えば、車両制御システム１２０００が、撮像部１２０３１に加え、対象物までの距離を検出する測距部（例えばＬＩＤＡＲ装置（Light Detection and Ranging）やＴＯＦ（Time Of Flight）イメージセンサ）を備えている場合には、撮像部１２０３１における電圧が異常であると判定された場合に、測距部を動作させるようにしてもよい。この場合、少なくとも対象物までの距離を検出することができるため、撮像部１２０３１における電圧の異常に基づく誤検知に起因した事故を防止することができる。
　以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、撮像装置１では、図１９に示したように、読出部２０がデジタルコードＣＯＤＥ２，ＣＯＤＥ３を出力し、画像処理部４１が、デジタルコードＣＯＤＥ３からデジタルコードＣＯＤＥ２を減算（ＣＯＤＥ３－ＣＯＤＥ２）することにより、画素値ＶＡＬ１を算出したが、これに限定されるものではない。これに代えて、読出部２０が、変形例４に係る撮像装置２の場合（図３５）と同様に、変換期間Ｔ２の後にカウント値ＣＮＴの極性を反転することにより、デジタルコードＣＯＤＥ２，ＣＯＤＥ３の差に対応するデジタルコードＣＯＤＥを出力してもよい。デジタルコードＣＯＤＥ５，ＣＯＤＥ６についても同様であり、デジタルコードＣＯＤＥ７，ＣＯＤＥ８についても同様であり、デジタルコードＣＯＤＥＡ，ＣＯＤＥＢについても同様である。
　また、例えば、撮像装置１では、図１９に示したように、読出部２０がデジタルコードＣＯＤＥ１，ＣＯＤＥ４を出力し、画像処理部４１が、デジタルコードＣＯＤＥ４からデジタルコードＣＯＤＥ１を減算（ＣＯＤＥ４－ＣＯＤＥ１）することにより、画素値ＶＡＬ２を算出したが、これに限定されるものではない。これに代えて、読出部２０のＡＤ変換部ＡＤＣが、変換期間Ｔ１の後に、そのときのカウント値ＣＮＴを一旦内部に記憶しておき、変換期間Ｔ４の前に、そのカウント値ＣＮＴをカウンタ２５にセットするとともにそのカウント値ＣＮＴの極性を反転してもよい。この場合でも、変形例４に係る撮像装置２の場合（図３５）と同様に、画像処理部４１は、デジタルコードＣＯＤＥ１，ＣＯＤＥ４の差に対応するデジタルコードＣＯＤＥを得ることができる。
　また、例えば、撮像装置１は、図１等に示した構成に限定されるものではなく、適宜変更してもよい。同様に、例えば、撮像装置２は、図３１等に示した構成に限定されるものではなく、適宜変更してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）撮像動作を行うことが可能な撮像部と、
　前記撮像部に供給される第１の電源電圧に応じた第１の電源電圧データを生成可能なデータ生成部と、
　前記第１の電源電圧データと第１の参照データとを比較することにより、前記第１の電源電圧についてのフラグ信号を生成可能なフラグ生成部と
　を備えた撮像装置。
（２）前記データ生成部は、
　ＡＤ変換を行うことが可能な変換部を有し、
　前記変換部が前記第１の電源電圧に基づいて前記ＡＤ変換を行うことにより前記第１の電源電圧データを生成可能である
　前記（１）に記載の撮像装置。
（３）前記第１の電源電圧に応じた第１の検出電圧および第２の検出電圧を生成可能な電圧検出部をさらに備え、
　前記データ生成部は、前記変換部が、第１の期間において前記第１の検出電圧に基づいて前記ＡＤ変換を行った結果と、第２の期間において前記第２の検出電圧に基づいて前記ＡＤ変換を行った結果との差に基づいて、前記第１の電源電圧データを生成可能である
　前記（２）に記載の撮像装置。
（４）前記データ生成部は、前記変換部が前記第１の電源電圧に基づいて前記ＡＤ変換を行った結果を、所定のコード体系を有するデータに変換することにより前記第１の電源電圧データを生成する演算部をさらに有する
　　前記（２）または（３）に記載の撮像装置。
（５）前記変換部は、前記第１の電源電圧に基づいて前記ＡＤ変換を行うことが可能な複数の変換回路を有し、
　前記データ生成部は、前記複数の変換回路による前記ＡＤ変換の結果に基づいて前記第１の電源電圧データを生成可能である
　前記（２）から（４）のいずれかに記載の撮像装置。
（６）前記データ生成部は、前記複数の変換回路による前記ＡＤ変換の結果の平均値に基づいて前記第１の電源電圧データを生成可能である
　前記（５）に記載の撮像装置。
（７）前記撮像部は、画素電圧を出力可能な撮像画素を有し、
　前記データ生成部は、
　ＡＤ変換を行うことが可能な変換部を有し、
　前記変換部が前記第１の電源電圧に基づいて前記ＡＤ変換を行うことにより前記第１の電源電圧データを生成可能であるとともに、前記変換部が前記画素電圧に基づいて前記ＡＤ変換を行うことにより画素電圧データを生成可能である
　前記（１）から（６）のいずれかに記載の撮像装置。
（８）前記第１の電源電圧に応じた検出電圧を生成し前記変換部に供給可能な電圧検出部をさらに備え、
　前記撮像部は、前記画素電圧を前記変換部に伝えることが可能な信号線をさらに有する
　前記（７）に記載の撮像装置。
（９）前記第１の電源電圧に応じた検出電圧を生成する電圧検出部をさらに備え、
　前記撮像部は、前記画素電圧および前記検出電圧を前記変換部に伝えることが可能な信号線をさらに有する
　前記（７）に記載の撮像装置。
（１０）前記変換部は、垂直ブランキング期間において前記第１の電源電圧に基づいて前記ＡＤ変換を行う
　前記（１）から（９）のいずれかに記載の撮像装置。
（１１）前記フラグ生成部は、さらに前記第１の電源電圧データと第２の参照データとを比較することにより、前記フラグ信号を生成可能である
　前記（１）から（１０）のいずれかに記載の撮像装置。
（１２）前記データ生成部および前記フラグ生成部は、第２の電源電圧で動作する回路を含む
　前記（１）から（１１）のいずれかに記載の撮像装置。
（１３）所定の電圧を生成可能な電圧生成部をさらに備え、
　前記データ生成部は、前記所定の電圧に応じた電圧データを生成可能であり、
　前記フラグ生成部は、前記電圧データと第３の参照データとを比較することにより、前記フラグ信号を生成可能である
　前記（１）から（１２）のいずれかに記載の撮像装置。
（１４）前記データ生成部は、第３の期間において前記第１の電源電圧データを生成し、第４の期間において前記電圧データを生成することが可能である
　前記（１３）に記載の撮像装置。
（１５）前記データ生成部は、第２の電源電圧に応じた第２の電源電圧データを生成可能であり、
　前記フラグ生成部は、前記第２の電源電圧データと第４の参照データとを比較することにより、前記フラグ信号を生成可能である
　前記（１）から（１４）のいずれかに記載の撮像装置。
（１６）車両に搭載され、前記車両の周辺領域を撮像して画像を生成可能な撮像装置と、
　前記車両に搭載され、前記画像に基づいて、前記車両を制御する機能に関する処理を実行可能な処理装置と
　を備え、
　前記撮像装置は、
　撮像動作を行うことが可能な撮像部と、
　前記撮像部に供給される第１の電源電圧に応じた第１の電源電圧データを生成可能なデータ生成部と、
　前記第１の電源電圧データと第１の参照データとを比較することにより、前記第１の電源電圧についてのフラグ信号を生成可能なフラグ生成部と
　を有し、
　前記処理装置は、前記フラグ信号に基づいて、ドライバへの通知および前記車両を制御する機能の制限のうちの一方または双方を実施可能である
　撮像システム。
（１７）撮像動作を行い、
　前記撮像動作を行う際に供給される第１の電源電圧に応じた第１の電源電圧データを生成し、
　前記第１の電源電圧データと第１の参照データとを比較することにより、前記第１の電源電圧についてのフラグ信号を生成する
　撮像方法。
　本出願は、日本国特許庁において２０１８年２月２２日に出願された日本特許出願番号２０１８－０２９７７１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 　撮像動作を行うことが可能な撮像部と、
    　前記撮像部に供給される第１の電源電圧に応じた第１の電源電圧データを生成可能なデータ生成部と、
    　前記第１の電源電圧データと第１の参照データとを比較することにより、前記第１の電源電圧についてのフラグ信号を生成可能なフラグ生成部と
    　を備えた撮像装置。
  2. 　前記データ生成部は、
    　ＡＤ変換を行うことが可能な変換部を有し、
    　前記変換部が前記第１の電源電圧に基づいて前記ＡＤ変換を行うことにより前記第１の電源電圧データを生成可能である
    　請求項１に記載の撮像装置。
  3. 　前記第１の電源電圧に応じた第１の検出電圧および第２の検出電圧を生成可能な電圧検出部をさらに備え、
    　前記データ生成部は、前記変換部が、第１の期間において前記第１の検出電圧に基づいて前記ＡＤ変換を行った結果と、第２の期間において前記第２の検出電圧に基づいて前記ＡＤ変換を行った結果との差に基づいて、前記第１の電源電圧データを生成可能である
    　請求項２に記載の撮像装置。
  4. 　前記データ生成部は、前記変換部が前記第１の電源電圧に基づいて前記ＡＤ変換を行った結果を、所定のコード体系を有するデータに変換することにより前記第１の電源電圧データを生成する演算部をさらに有する
    　　請求項２に記載の撮像装置。
  5. 　前記変換部は、前記第１の電源電圧に基づいて前記ＡＤ変換を行うことが可能な複数の変換回路を有し、
    　前記データ生成部は、前記複数の変換回路による前記ＡＤ変換の結果に基づいて前記第１の電源電圧データを生成可能である
    　請求項２に記載の撮像装置。
  6. 　前記データ生成部は、前記複数の変換回路による前記ＡＤ変換の結果の平均値に基づいて前記第１の電源電圧データを生成可能である
    　請求項５に記載の撮像装置。
  7. 　前記撮像部は、画素電圧を出力可能な撮像画素を有し、
    　前記データ生成部は、
    　ＡＤ変換を行うことが可能な変換部を有し、
    　前記変換部が前記第１の電源電圧に基づいて前記ＡＤ変換を行うことにより前記第１の電源電圧データを生成可能であるとともに、前記変換部が前記画素電圧に基づいて前記ＡＤ変換を行うことにより画素電圧データを生成可能である
    　請求項１に記載の撮像装置。
  8. 　前記第１の電源電圧に応じた検出電圧を生成し前記変換部に供給可能な電圧検出部をさらに備え、
    　前記撮像部は、前記画素電圧を前記変換部に伝えることが可能な信号線をさらに有する
    　請求項７に記載の撮像装置。
  9. 　前記第１の電源電圧に応じた検出電圧を生成する電圧検出部をさらに備え、
    　前記撮像部は、前記画素電圧および前記検出電圧を前記変換部に伝えることが可能な信号線をさらに有する
    　請求項７に記載の撮像装置。
  10. 　前記変換部は、垂直ブランキング期間において前記第１の電源電圧に基づいて前記ＡＤ変換を行う
    　請求項１に記載の撮像装置。
  11. 　前記フラグ生成部は、さらに前記第１の電源電圧データと第２の参照データとを比較することにより、前記フラグ信号を生成可能である
    　請求項１に記載の撮像装置。
  12. 　前記データ生成部および前記フラグ生成部は、第２の電源電圧で動作する回路を含む
    　請求項１に記載の撮像装置。
  13. 　所定の電圧を生成可能な電圧生成部をさらに備え、
    　前記データ生成部は、前記所定の電圧に応じた電圧データを生成可能であり、
    　前記フラグ生成部は、前記電圧データと第３の参照データとを比較することにより、前記フラグ信号を生成可能である
    　請求項１に記載の撮像装置。
  14. 　前記データ生成部は、第３の期間において前記第１の電源電圧データを生成し、第４の期間において前記電圧データを生成することが可能である
    　請求項１３に記載の撮像装置。
  15. 　前記データ生成部は、第２の電源電圧に応じた第２の電源電圧データを生成可能であり、
    　前記フラグ生成部は、前記第２の電源電圧データと第４の参照データとを比較することにより、前記フラグ信号を生成可能である
    　請求項１に記載の撮像装置。
  16. 　車両に搭載され、前記車両の周辺領域を撮像して画像を生成可能な撮像装置と、
    　前記車両に搭載され、前記画像に基づいて、前記車両を制御する機能に関する処理を実行可能な処理装置と
    　を備え、
    　前記撮像装置は、
    　撮像動作を行うことが可能な撮像部と、
    　前記撮像部に供給される第１の電源電圧に応じた第１の電源電圧データを生成可能なデータ生成部と、
    　前記第１の電源電圧データと第１の参照データとを比較することにより、前記第１の電源電圧についてのフラグ信号を生成可能なフラグ生成部と
    　を有し、
    　前記処理装置は、前記フラグ信号に基づいて、ドライバへの通知および前記車両を制御する機能の制限のうちの一方または双方を実施可能である
    　撮像システム。
  17. 　撮像動作を行い、
    　前記撮像動作を行う際に供給される第１の電源電圧に応じた第１の電源電圧データを生成し、
    　前記第１の電源電圧データと第１の参照データとを比較することにより、前記第１の電源電圧についてのフラグ信号を生成する
    　撮像方法。
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