WO2019146091A1 - 交流電気車の制御装置 - Google Patents

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WO2019146091A1
WO2019146091A1 PCT/JP2018/002593 JP2018002593W WO2019146091A1 WO 2019146091 A1 WO2019146091 A1 WO 2019146091A1 JP 2018002593 W JP2018002593 W JP 2018002593W WO 2019146091 A1 WO2019146091 A1 WO 2019146091A1
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WO
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converter
voltage
output
processing unit
arithmetic processing
Prior art date
Application number
PCT/JP2018/002593
Other languages
English (en)
French (fr)
Inventor
遼 下村
勝也 西川
Original Assignee
三菱電機株式会社
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Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L9/00—Electric propulsion with power supply external to the vehicle
    • B60L9/02—Electric propulsion with power supply external to the vehicle using dc motors
    • B60L9/08—Electric propulsion with power supply external to the vehicle using dc motors fed from ac supply lines

Definitions

  • the present invention relates to a control device for an AC electric vehicle that travels by receiving AC power supplied from an AC overhead wire.
  • Non-Patent Document 1 describes a technique of shifting the phase of a carrier wave given to a plurality of PWM (Pulse Width Modulation) converters by a predetermined phase as a countermeasure for suppressing harmonic current.
  • PWM Pulse Width Modulation
  • a PWM converter When a PWM converter is mounted on an AC electric vehicle, it is generally configured by connecting a plurality of PWM converters to a main transformer that receives AC power from an AC overhead wire.
  • the number of main transformers is two, each main transformer is provided with two secondary windings, and one PWM converter is connected to each of the two secondary windings.
  • there is an electromagnetic coupling interference between the two secondary windings of the main transformer and the total value of the currents generated by the two power converters is affected by the electromagnetic coupling interference.
  • the conditions of the two main transformers are the same or equal to each other, under the condition that the two power conversion devices are always connected, even if the above-described conventional method is used, harmonics can be generated. Suppression of the wave current was possible.
  • the present invention has been made in view of the above, and is an AC electric vehicle that can effectively suppress harmonic current regardless of the connection status of the main transformer and the PWM converter or the operation status of the PWM converter.
  • the purpose is to obtain a control device of
  • the present invention is mounted on an AC electric vehicle having a converter device for converting an AC voltage output from an AC overhead wire and applied through a main transformer into a DC voltage.
  • Control device for controlling the operation of the converter device.
  • the control device for an AC electric vehicle includes a converter output voltage, a converter input current, a filter output of an overhead wire voltage output by an AC overhead wire, and a first control amount calculated based on the converter output current, and a filter output of overhead wire voltage
  • a generation unit generating a converter voltage reference based on the second control amount calculated based on the converter input current, and a first correction calculated based on the filter output of the overhead wire voltage and the converter input current
  • a correction unit is provided to correct the converter voltage reference based on the quantity.
  • control apparatus for an AC electric vehicle it is possible to effectively suppress the harmonic current regardless of the connection condition of the main transformer and the PWM converter, or the operation condition of the PWM converter. Play.
  • Functional block diagram showing a configuration including a control device for an AC electric vehicle according to an embodiment Diagram for explaining the operation of the main part of the control device in the embodiment A block diagram showing an example of a hardware configuration for realizing the functions of the first operation processing unit to the eighth operation processing unit in the embodiment
  • Block diagram showing specific processing contents of signal input processing and AD conversion processing in the embodiment The figure which shows the structure of the control apparatus applied to the alternating current electric vehicle of a structure different from FIG. 1
  • the present embodiment discloses a technique capable of effectively suppressing the harmonic current regardless of the connection state of the main transformer and the PWM converter and the operation state of the PWM converter. Therefore, the number of PWM converters connected to the main transformer will be described as an example of only one minimum number.
  • the present invention is not limited by the following embodiments.
  • FIG. 1 is a functional block diagram showing a configuration including a control device 20 of an AC electric vehicle according to the embodiment.
  • the drive system of the AC electric vehicle is shown on the upper side
  • the control system 20 constituting the control system of the AC electric vehicle and mounted on the AC electric vehicle is shown on the lower side.
  • the drive system of the AC electric vehicle includes a panda graph 1, a main transformer 2, a converter device 3 which is a PWM converter, a filter capacitor 5, and a load 4.
  • the filter capacitor 5 is described as "FC5".
  • the AC power from the AC overhead wire 18 is input to the panda graph 1.
  • the AC power supplied from the panda graph 1 is input to the primary winding 2 a of the main transformer 2.
  • An alternating voltage generated in the secondary winding 2 b of the main transformer 2 is applied to the converter device 3.
  • Converter device 3 converts the applied AC voltage into a DC voltage.
  • the FC 5 smoothes the DC voltage of the converter device 3.
  • the load 4 is driven by the DC voltage smoothed by the FC 5.
  • the load 4 includes an inverter that converts a DC voltage output from the converter device 3 into an AC voltage, an AC motor to which an AC voltage of the inverter is applied, and a railway vehicle driven by the AC motor.
  • the control device 20 includes first to eighth operation processing units 21 to 28, a carrier generation unit 14, a PWM signal generation unit 15, and AD converters 6a to 6d. Prepare.
  • the first arithmetic processing unit 21 includes a filter 7 a, an adder / subtractor 11 a, and a constant voltage control unit 13.
  • the filter 7a is a low pass filter or a band pass filter.
  • the first arithmetic processing unit 21 calculates a DC voltage correction amount Vda based on the DC voltage reference Vd * generated internally and the actual converter output voltage Vd.
  • the converter output voltage Vd can use the detection value of the AD converter 6a that detects the voltage across the FC 5 as illustrated.
  • the second arithmetic processing unit 22 includes an operational amplifier 10a.
  • the operational amplifier 10a calculates a secondary current feedforward amount Isf which is a feedforward amount of the converter input current based on the converter output current IL.
  • the converter output current IL can use the detection value of the AD converter 6b which detects the current which flows into the direct current bus 16 which connects the converter apparatus 3 and the load 4 like illustration.
  • the third arithmetic processing unit 23 includes a filter 7 b and a basic sine wave generation unit 8.
  • the filter 7 b is a low pass filter or a band pass filter.
  • the third arithmetic processing unit 23 calculates a basic sine wave SWF based on the filter output Vs0 of the overhead wire voltage Vs.
  • the fourth arithmetic processing unit 24 includes an adder / subtractor 11 b, an adder / subtractor 11 c, a multiplier 12, and an operational amplifier 10 b.
  • the fourth arithmetic processing unit 24 calculates a first control amount Vsp based on the DC voltage correction amount Vda, the secondary current feedforward amount Isf, the basic sine wave SWF, and the converter input current Is.
  • the first control amount Vsp is used to generate a converter voltage reference Vc described later.
  • the DC voltage correction amount Vda is an output of the first arithmetic processing unit 21.
  • the secondary current feedforward amount Isf is an output of the second arithmetic processing unit 22.
  • the basic sine wave SWF is an output of the third arithmetic processing unit 23.
  • the converter input current Is can use the detection value of AD converter 6c which detects the electric current which flows into the input side of the converter apparatus 3 like illustration.
  • the fifth arithmetic processing unit 25 includes a cosine wave generation unit 9, an operational amplifier 10c, and an adder / subtractor 11d.
  • the fifth arithmetic processing unit 25 calculates a second control amount Vci based on the filter output Vs0 of the overhead wire voltage Vs and the converter input current Is.
  • the second control amount Vci is used to generate the converter voltage reference Vc together with the first control amount Vsp.
  • the converter input current Is can use the detection value of the AD converter 6c.
  • the filter output Vs0 of the overhead line voltage Vs can use the output of the filter 7b in the third arithmetic processing unit 23.
  • the sixth arithmetic processing unit 26 includes a first-order delay element 26a, a filter 26b, an operational amplifier 26c, an effective value calculating unit 26d, differentiators 26e and 26g, and a gain variable unit which is a first gain variable unit. 26f, multipliers 26h and 26j, and a gain variable unit 26i which is a second gain variable unit.
  • the filter 26 b is a band pass filter.
  • the first-order lag element 26a, the filter 26b, and the operational amplifier 26c constitute a specific harmonic component extraction unit 26A.
  • the specific harmonic component extraction unit 26A is an operation unit that extracts a specific harmonic component included in the converter input current Is. In alternating current electric vehicles, in order to prevent malfunction of ground devices, regulations on induction disturbances in specific frequency bands are strictly defined. Therefore, the sixth arithmetic processing unit 26 including the specific harmonic component extraction unit 26A controls so that the specific harmonic component does not increase.
  • variable gain calculation unit 26B is a calculation unit that calculates a variable gain to be applied to the operational amplifier 26c of the specific harmonic component extraction unit 26A.
  • the specific harmonic component extraction unit 26A of the sixth arithmetic processing unit 26 calculates the correction amount Vcg1 based on the converter input current Is and the second variable gain CG2.
  • the correction amount Vcg1 is used to correct the converter voltage reference Vc.
  • the variable gain calculation unit 26B of the sixth calculation processing unit 26 calculates a second variable gain CG2 based on the filter output Is1 of the harmonic component and the first variable gain CG1.
  • the filter output Is1 of the harmonic component uses the output of the filter 26b in the specific harmonic component extractor 26A.
  • the first variable gain CG1 is an output of the first gain variable unit 26f, and is calculated using the basic sine wave SWF. That is, the first variable gain CG1 is generated inside the variable gain calculation unit 26B.
  • the seventh arithmetic processing unit 27 includes a primary delay element 27a, a filter 27b, adders / subtractors 27c and 27e, and an operational amplifier 27d.
  • the filter 27 b is a band pass filter.
  • the seventh arithmetic processing unit 27 is an arithmetic unit that extracts harmonic components included in the return current.
  • the return current is a current flowing to the circuit portion on the ground side.
  • the current flowing out of the AC overhead wire 18 returns to the power supply side via a rail which is a circuit portion on the ground side. Rails have railway security equipment such as track circuits, ground terminals and level crossing control elements. For this reason, the seventh arithmetic processing unit 27 is provided so that harmonic components included in the return current do not affect the railway security equipment.
  • the seventh arithmetic processing unit 27 calculates the correction amount Vcg based on the correction amount Vcg1 and the correction amount Vcg2.
  • the correction amount Vcg1 is a correction amount generated by the sixth arithmetic processing unit 26.
  • the correction amount Vcg2 is a correction amount calculated using the converter input current Is in the seventh arithmetic processing unit 27.
  • the correction amount Vcg2, together with the correction amount Vcg1, is used to correct the converter voltage reference Vc.
  • the correction amount Vcg1 generated by the sixth arithmetic processing unit 26 and the correction amount Vcg2 generated by the seventh arithmetic processing unit 27 are added by the adder / subtractor 27e.
  • the output of the adder / subtractor 27e is input to the eighth arithmetic processing unit 28 as a correction amount Vcg.
  • the eighth arithmetic processing unit 28 includes adders / subtractors 11e and 11f.
  • the eighth arithmetic processing unit 28 calculates the converter voltage reference Vc and corrects the converter voltage reference Vc. Specifically, the adder / subtractor 11e calculates a converter voltage reference Vc based on the first control amount Vsp and the second control amount Vci. Further, the adder / subtractor 11 f corrects the converter voltage reference Vc using the correction amount Vcg with respect to the converter voltage reference Vc.
  • the corrected converter voltage reference Vc1 calculated by the eighth arithmetic processing unit 28 is output to the PWM signal generation unit 15.
  • the first arithmetic processing unit 21 to the eighth arithmetic processing unit 28 have a function of a generation unit that generates converter voltage reference Vc and a function of a correction unit that corrects converter voltage reference Vc.
  • the functions of the generation unit are embodied by the first to fifth operation processing units 21 to 25 and the adder / subtractor 11 e in the eighth operation processing unit 28.
  • the function of the correction unit is embodied by the sixth arithmetic processing unit 26, the seventh arithmetic processing unit 27, and the adder-subtractor 11f in the eighth arithmetic processing unit 28.
  • the adder-subtractor 27 e provided in the seventh arithmetic processing unit 27 may be provided in the eighth arithmetic processing unit 28.
  • the sixth arithmetic processing unit 26 outputs the correction amount Vcg1 to the eighth arithmetic processing unit 28, and the seventh arithmetic processing unit 27
  • the correction amount Vcg2 is output to the eighth arithmetic processing unit 28, and the correction amount Vcg1 and the correction amount Vcg2 are added by the eighth arithmetic processing unit 28.
  • the correction amount Vcg1 is referred to as "first correction amount Vcg1”
  • the correction amount Vcg2 is referred to as "second correction amount Vcg2".
  • the carrier generation unit 14 calculates the carrier SA used to generate the PWM signal based on the basic sine wave SWF.
  • the PWM signal generation unit 15 generates a PWM signal for driving a switching element (not shown) included in the converter device 3 based on the converter voltage reference Vc and the carrier SA.
  • the generation method of the PWM signal is known, and the description here is omitted.
  • FIG. 1 shows the configuration including the second arithmetic processing unit 22 that calculates the secondary current feedforward amount Isf, converter control is possible even if the second arithmetic processing unit 22 is omitted.
  • control device 20 Next, the more detailed operation of the control device 20 will be described with reference to FIG.
  • the converter output voltage Vd input to the control device 20 is converted to a digital signal by the AD converter 6a.
  • the converted digital signal is input to the filter 7 a in the first arithmetic processing unit 21.
  • the adder-subtractor 11a calculates the difference between the DC voltage reference Vd * and the output of the filter 7a.
  • the constant voltage control unit 13 calculates the DC voltage correction amount Vda based on the output of the adder / subtractor 11a.
  • the converter output current IL input to the control device 20 is converted into a digital signal by the AD converter 6 b.
  • the converted digital signal is multiplied by the gain G1 in the operational amplifier 10a in the second arithmetic processing unit 22, and the output of the operational amplifier 10a is calculated as the secondary current feedforward amount Isf.
  • the overhead wire voltage Vs input to the control device 20 is converted to a digital signal by the AD converter 6 d.
  • the converted digital signal is input to the filter 7b in the third arithmetic processing unit 23, and the filter output Vs0 of the overhead wire voltage Vs is generated. Further, the filter output Vs0 of the overhead wire voltage Vs is input to the basic sine wave generation unit 8, and the basic sine wave generation unit 8 calculates the basic sine wave SWF.
  • the converter input current Is input to the control device 20 is converted to a digital signal by the AD converter 6c.
  • the converted digital signal is input to the adder-subtractor 11 c in the fourth arithmetic processing unit 24.
  • the DC voltage correction amount Vda, the secondary current feedforward amount Isf, and the basic sine wave SWF which are the outputs of the first arithmetic processing unit 21 to the third arithmetic processing unit 23, are the fourth arithmetic processing unit It is input to 24.
  • the DC voltage correction amount Vda and the secondary current feedforward amount Isf are input to the adder-subtractor 11 b in the fourth arithmetic processing unit 24.
  • the addition output Isp of the adder / subtractor 11b is multiplied by the basic sine wave SWF by the multiplier 12, and the output of the multiplier 12 is calculated as the converter input current reference Is *. Further, the deviation .DELTA.Is between the converter input current Is converted to the digital signal by the AD converter 6c and the converter input current reference Is * is calculated by the adder-subtractor 11c. Then, the deviation ⁇ Is is multiplied by the gain G2 in the operational amplifier 10b, and the output of the operational amplifier 10b is calculated as the first control amount Vsp.
  • the converter input current Is converted to a digital signal by the AD converter 6 c is input to the cosine wave generation unit 9 in the fifth arithmetic processing unit 25.
  • a cosine wave CWF is generated in the cosine wave generation unit 9 based on the converter input current Is.
  • the cosine wave CWF is input to the operational amplifier 10c, and is multiplied by the gain G3 in the operational amplifier 10c.
  • the correction amount VL calculated by the operational amplifier 10c and the filter output Vs0 of the overhead wire voltage Vs output from the third operation processing unit 23 are input to the adder / subtractor 11d, and the filter output Vs0 of the overhead wire voltage Vs and the correction amount
  • the deviation from VL is calculated as a second control amount Vci.
  • Converter input current Is is input to filter 26b via first-order lag element 26a. If the response speed of the filter 26b is fast, the first-order lag element 26a can be omitted.
  • the filter 26b extracts the specific harmonic component Is1.
  • the specific harmonic component Is1 is a specific frequency component that affects the railway safety equipment among the frequency components included in the converter input current Is.
  • the specific frequency component may be one band or a plurality of bands.
  • the extracted specific harmonic component Is1 is input to the operational amplifier 26c and the effective value calculator 26d.
  • the effective value calculator 26d calculates the effective value Iscf of the specific harmonic component Is1.
  • the effective value Iscf of the specific harmonic component Is1 is input to the differentiator 26e.
  • the differentiator 26e performs differential processing on the effective value Iscf of the specific harmonic component Is1.
  • the output of the differentiator 26e is input to the multiplier 26h.
  • the basic sine wave SWF calculated by the third arithmetic processing unit 23 is input to the gain varying unit 26 f.
  • the gain varying unit 26f generates a first variable gain CG1 that changes more slowly than the period of the basic sine wave SWF, ie, in a cycle longer than the period of the basic sine wave SWF.
  • the period of the basic sine wave SWF is “T0”
  • the period of change of the first variable gain CG1 is “n ⁇ T0”.
  • n is a real number greater than one.
  • the first variable gain CG1 is input to the differentiator 26g. In the differentiator 26g, the first variable gain CG1 is differentiated.
  • the output of the differentiator 26g is input to the multiplier 26h.
  • the multiplier 26h multiplies the effective value Iscf of the specific harmonic component Is1 by the first variable gain CG1.
  • the output of the multiplier 26h is input to the gain varying unit 26i.
  • the output of the multiplier 26h is subjected to integration processing by the gain varying unit 26i. Further, in the gain varying section 26i, limit processing is performed so that the output of the integration processing does not exceed the maximum limit value and does not fall below the minimum limit value.
  • the maximum limit value is a real value not exceeding one.
  • the minimum limit value is a real value greater than 1 and smaller than the maximum limit value.
  • the maximum limit value will be referred to as "maximum gain”
  • minimum gain the minimum limit value
  • the multiplier 26 j multiplies the output of the gain variable unit 26 i by the default gain DG, which is a fixed value.
  • the value of the default gain DG is “1”.
  • the multiplier 26j generates a second variable gain CG2 that changes between the minimum gain and the maximum gain.
  • the second variable gain CG2 is applied to the operational amplifier 26c. That is, in the operational amplifier 26c, the second variable gain CG2 which is not a fixed value is applied to the specific harmonic component Is1 output from the filter 26b.
  • Converter input current Is is input to filter 27b via first-order lag element 27a.
  • the filter 27b extracts the fundamental frequency component Is0 from the converter input current Is.
  • the fundamental frequency is the frequency of the AC overhead wire 18.
  • the output of the primary delay element 27a not passing through the filter 27b and the output of the primary delay element 27a passing through the filter 27b are input to the adder / subtractor 27c and subtracted. Therefore, from the adder / subtractor 27c, a harmonic component obtained by removing the fundamental frequency component Is0 from the converter input current Is is output.
  • the harmonic component output from the adder / subtractor 27c is multiplied by the gain G5, and the output of the operational amplifier 27d is calculated as the correction amount Vcg2. Further, the adder / subtractor 27e adds the correction amount Vcg2 and the correction amount Vcg1 output from the sixth arithmetic processing unit 26, and the output of the adder / subtractor 27e is calculated as the correction amount Vcg.
  • the first control amount Vsp that is the output of the fourth arithmetic processing unit 24 and the second control amount Vci that is the output of the fifth arithmetic processing unit 25 are the adder-subtractor 11 e in the eighth arithmetic processing unit 28. Is input to In the adder-subtractor 11e, the first control amount Vsp and the second control amount Vcig are added, and the output of the adder-subtractor 11e is calculated as the converter voltage reference Vc.
  • the converter voltage reference Vc and the correction amount Vcg which is the output of the seventh arithmetic processing unit 27 are input to the adder-subtractor 11 f in the eighth arithmetic processing unit 28.
  • the converter voltage reference Vc and the correction amount Vcg are added, and the output of the adder-subtractor 11f is calculated as the converter voltage reference Vc1 after correction. That is, converter voltage reference Vc is corrected by correction amount Vcg.
  • the carrier generation unit 14 calculates the carrier SA used to generate the PWM signal based on the basic sine wave SWF input from the third arithmetic processing unit 23.
  • the PWM signal generation unit 15 generates a PWM signal for driving the converter device 3 based on the converter voltage reference Vc calculated by the eighth arithmetic processing unit 28 and the carrier SA calculated by the carrier generation unit 14. .
  • the generated PWM signal is output to converter device 3.
  • FIG. 2 is a diagram for explaining the operation of the main part of the control device 20 in the embodiment.
  • FIG. 2 is a diagram for explaining the operation of the variable gain calculation unit 26B in the sixth calculation processing unit 26 of the control device 20.
  • the time change waveform of the first variable gain CG1 is shown in the upper portion of FIG.
  • This waveform is an output waveform of the gain varying unit 26f.
  • the time-variation waveform of the differential value of the first variable gain CG1 is shown in the upper middle part of FIG.
  • This waveform is an output waveform of the differentiator 26g.
  • the time-varying waveform of the effective value Iscf of the specific harmonic component Is1 is shown in the middle part of FIG.
  • This waveform is an output waveform of the effective value calculator 26 d.
  • the time change waveform of the derivative value of effective value Iscf is shown by the middle and lower part of FIG. This waveform is an output waveform of the differentiator 26e.
  • the sign of the gain adjustment amount is a sign related to the product of the derivative of CG1 and the derivative of Iscf, and represents the sign of the output of the multiplier 26h in the variable gain computing unit 26B.
  • the output of the gain variable unit 26i is calculated by "1- (gain adjustment amount)" as shown in the table of FIG. Therefore, when the sign of the gain adjustment amount is positive, the output value of the gain variable unit 26i is smaller than 1, and control in the direction to lower the gain works. On the other hand, when the sign of the gain adjustment amount is negative, the output value of the gain varying unit 26i is larger than 1 and the control in the direction to increase the gain works. Thus, the direction of gain control is determined by the output of the multiplier 26h.
  • FIG. 2 shows the case where the cycle of change of the first variable gain CG1 is twice the cycle of the specific harmonic component Is1, the present invention is not limited to this example.
  • the period of the first variable gain CG1 may be longer than the period of the fundamental wave, that is, the wire voltage Vs.
  • FIG. 3 is a block diagram showing an example of a hardware configuration for realizing the functions of the first arithmetic processing unit 21 to the eighth arithmetic processing unit 28 in the embodiment.
  • FIG. 4 is a block diagram showing another example of a hardware configuration for realizing the functions of the first arithmetic processing unit 21 to the eighth arithmetic processing unit 28 in the embodiment.
  • FIG. 5 is a block diagram showing specific processing contents of signal input processing and AD conversion processing in the embodiment.
  • a processor 200 that performs arithmetic operations, and a memory 202 that stores programs read by the processor 200. And an interface 204 that inputs and outputs signals.
  • the processor 200 may be an arithmetic unit such as an arithmetic unit, a microprocessor, a microcomputer, a central processing unit (CPU), or a digital signal processor (DSP).
  • the memory 202 is a nonvolatile or volatile semiconductor memory such as a random access memory (RAM), a read only memory (ROM), a flash memory, an EPROM (erasable programmable ROM), or an EEPROM (registered trademark) (Electrically EPROM).
  • RAM random access memory
  • ROM read only memory
  • flash memory an EPROM (erasable programmable ROM), or an EEPROM (registered trademark) (Electrically EPROM).
  • a magnetic disk, flexible disk, optical disk, compact disk, mini disk, DVD (Digital Versatile Disc), BD (Blu-ray (registered trademark) Disk) can be exemplified.
  • the memory 202 stores programs for executing the functions of the first arithmetic processing unit 21 to the eighth arithmetic processing unit 28 and a table referred to by the processor 200.
  • the processor 200 transmits and receives necessary information through the interface 204, the processor 200 executes a program stored in the memory 202, and the processor 200 refers to a table stored in the memory 202 to perform the above-described arithmetic processing. It can be performed. An operation result by the processor 200 can be stored in the memory 202.
  • the processor 200 and the memory 202 shown in FIG. 3 may be replaced with the processing circuit 203 as shown in FIG.
  • the processing circuit 203 corresponds to a single circuit, a compound circuit, an application specific integrated circuit (ASIC), a field-programmable gate array (FPGA), or a combination thereof.
  • ASIC application specific integrated circuit
  • FPGA field-programmable gate array
  • FIG. 5 shows specific processing contents of signal input processing and AD conversion processing in the embodiment.
  • the functional block 50 of signal input processing and AD conversion processing shown in FIG. 5 includes an AD conversion processing block 51 of converter output voltage Vd, an AD conversion processing block 52 of converter output current IL, an AD conversion processing block 53 of overhead wire voltage Vs, converter AD conversion processing block 54 of input current Is, signal input processing block 55 of DC voltage reference Vd *, input processing block 56 of gain constants G1 to G5, input processing block 57 of filter constant, and input processing block 58 of time constant It is a functional block that has been consolidated to be performed collectively by software.
  • the time constant input processing block 58 sets time constants in the operational amplifiers 10a, 10b, 10c, 26c, and 27d configured by a PI (Proportional-Integral) controller or a PID (Proportional-Integral-Differential) controller. It is a process.
  • PI Proportional-Integral
  • PID Proportional-Integral-Differential
  • converter voltage reference Vc generated based on first control amount Vsp and second control amount Vci is corrected by correction amount Vcg. Therefore, even if the phase of the carrier wave is not shifted for each PWM converter, regardless of the connection condition of the main transformer 2 and the converter device 3 or the operating condition of the converter device 3, It becomes possible to control effectively. Moreover, since suppression of harmonic current can be performed effectively, it becomes possible to improve robustness with respect to the change of the operating condition of an AC electric vehicle.
  • FIG. 6 is a diagram showing a configuration of a control device 20A applied to an AC electric vehicle having a configuration different from that of FIG.
  • the control device 20 of FIG. 1 is configured to monitor the voltage of the primary winding 2a of the main transformer 2 as the overhead wire voltage Vs, but as shown in FIG. 6, the tertiary winding of the main transformer 2 It may be configured to monitor the voltage of 2c. Even in the configuration in which the voltage of the tertiary winding 2c of the main transformer 2 is monitored, the same effect as that of the control device 20 can be obtained by configuring the control device 20A the same as or equivalent to that of FIG.

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Abstract

交流電気車の制御装置（２０）は、コンバータ出力電圧Ｖｄ、コンバータ入力電流Ｉｓ、交流架線（１８）が出力する架線電圧Ｖｓのフィルタ出力、及びコンバータ出力電流ＩＬに基づいて算出される第１の制御量Ｖｓｐと、架線電圧Ｖｓのフィルタ出力、及びコンバータ入力電流Ｉｓに基づいて算出される第２の制御量Ｖｃｉとに基づいてコンバータ電圧基準Ｖｃを生成する生成部（２１～２５，２８）、並びに、架線電圧Ｖｓのフィルタ出力、及びコンバータ入力電流Ｉｓに基づいて算出される補正量Ｖｃｇに基づいてコンバータ電圧基準Ｖｃを補正する補正部（２６～２８）を備える。

Description

交流電気車の制御装置
　本発明は、交流架線から供給される交流電力を受電して走行する交流電気車の制御装置に関する。
　交流電気車においては、地上機器の誤動作を防止するため、特定の周波数帯における誘導障害に対する規制が厳しく決められている。このため、交流電気車の制御装置では、高調波電流の抑制を高精度に達成することが求められている。
　下記非特許文献１には、高調波電流の抑制対策として、複数のＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）コンバータに与える搬送波の位相を予め定められた位相分だけずらす技術が記載されている。複数のＰＷＭコンバータにおいて、ＰＷＭコンバータ毎に搬送波の位相をずらすようにすれば、複数のＰＷＭコンバータから発生する高調波成分が特定の周波数帯でキャンセルされるようになる。これにより、当該特定の周波数帯における高調波成分の低減が可能となる。
「鉄道車両用ＰＷＭコンバータの技術（５）」　８～１１頁　鉄道車両と技術　１９９９年９月
　交流電気車にＰＷＭコンバータを搭載する場合、交流架線からの交流電力を受電する主変圧器に複数台のＰＷＭコンバータを接続して構成することが一般的である。
　ここで、主変圧器の台数が２台であり、各主変圧器には２つの２次巻線が設けられ、当該２つの２次巻線のそれぞれに１台ずつのＰＷＭコンバータが接続される場合を考える。この場合、主変圧器の２つの２次巻線間には電磁気的な結合干渉が存在し、２台の電力変換装置が発生する電流の合算値は、電磁気的結合干渉の影響を受けることになる。しかしながら、２台の主変圧器の条件は２台共に同一もしくは同等の条件になるため、２台の電力変換装置が常時接続されている条件下においては、上述した従来手法を用いても、高調波電流の抑制は可能であった。
　一方、２台の主変圧器のうちの１台において、１台のＰＷＭコンバータのみが２次巻線に接続される場合、もしくは、２台の主変圧器のそれぞれにおいて、２つの２次巻線のそれぞれに１台ずつのＰＷＭコンバータが接続されていても１台の主変圧器のうちの１台のＰＷＭコンバータが故障等をして動作を停止した場合には、２台の主変圧器の電磁気的な条件が異なることになる。このため、上述した従来手法のみでは、高調波電流の抑制が不十分な場合が想定され、高調波電流の抑制を効果的に行うことができないという問題があった。
　本発明は、上記に鑑みてなされたものであって、主変圧器とＰＷＭコンバータの接続状況又はＰＷＭコンバータの動作状況に関わらず、高調波電流の抑制を効果的に行うことができる交流電気車の制御装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、交流架線から出力され、主変圧器を介して印加される交流電圧を直流電圧に変換するコンバータ装置を有する交流電気車に搭載され、コンバータ装置の動作を制御する交流電気車の制御装置である。交流電気車の制御装置は、コンバータ出力電圧、コンバータ入力電流、交流架線が出力する架線電圧のフィルタ出力、及びコンバータ出力電流に基づいて算出される第１の制御量と、架線電圧のフィルタ出力、及びコンバータ入力電流に基づいて算出される第２の制御量とに基づいてコンバータ電圧基準を生成する生成部、並びに、架線電圧のフィルタ出力、及びコンバータ入力電流に基づいて算出される第１の補正量に基づいてコンバータ電圧基準を補正する補正部を備える。
　本発明に係る交流電気車の制御装置によれば、主変圧器とＰＷＭコンバータの接続状況、又はＰＷＭコンバータの動作状況に関わらず、高調波電流の抑制を効果的に行うことができるという効果を奏する。
実施の形態に係る交流電気車の制御装置を含む構成を示す機能ブロック図 実施の形態における制御装置の要部動作の説明に供する図 実施の形態における第１の演算処理部～第８の演算処理部の機能を実現するためのハードウェア構成の一例を示すブロック図 実施の形態における第１の演算処理部～第８の演算処理部の機能を実現するためのハードウェア構成の他の例を示すブロック図 実施の形態における信号入力処理及びＡＤ変換処理の具体的な処理内容を示すブロック図 図１とは異なる構成の交流電気車に適用される制御装置の構成を示す図
　以下に添付図面を参照し、本発明の実施の形態に係る交流電気車の制御装置について詳細に説明する。本実施の形態では、主変圧器とＰＷＭコンバータの接続状況、及びＰＷＭコンバータの動作状況に関わらず、高調波電流の抑制を効果的に達成することができる技術を開示する。このため、主変圧器に接続されるＰＷＭコンバータの数は、ミニマム台数である１台のみを例示した説明とする。なお、以下の実施の形態により、本発明が限定されるものではない。
実施の形態．
　図１は、実施の形態に係る交流電気車の制御装置２０を含む構成を示す機能ブロック図である。図１において、上段側には交流電気車の駆動系が示され、下段側には交流電気車の制御系を構成し、交流電気車に搭載される制御装置２０が示されている。
　交流電気車の駆動系は、図１に示すように、パンダグラフ１と、主変圧器２と、ＰＷＭコンバータであるコンバータ装置３と、フィルタコンデンサ５と、負荷４とを含む。以下、フィルタコンデンサ５は、「ＦＣ５」と表記する。
　パンダグラフ１には、交流架線１８からの交流電力が入力される。主変圧器２の１次巻線２ａには、パンダグラフ１から供給される交流電力が入力される。コンバータ装置３には、主変圧器２の２次巻線２ｂに生じた交流電圧が印加される。コンバータ装置３は、印加された交流電圧を直流電圧に変換する。ＦＣ５は、コンバータ装置３の直流電圧を平滑化する。負荷４は、ＦＣ５にて平滑化された直流電圧にて駆動される。負荷４には、コンバータ装置３から出力される直流電圧を交流電圧に変換するインバータと、インバータの交流電圧が印加される交流モータと、交流モータにて駆動される鉄道車両とが含まれる。
　次に、制御装置２０の構成、及び制御装置２０を構成する各部の機能について説明する。制御装置２０は、図１に示すように、第１の演算処理部２１～第８の演算処理部２８と、キャリア生成部１４と、ＰＷＭ信号生成部１５と、ＡＤ変換器６ａ～６ｄとを備える。
　第１の演算処理部２１は、フィルタ７ａと、加減算器１１ａと、定電圧制御部１３とを備える。フィルタ７ａは、ローパスフィルタ又はバンドパスフィルタである。第１の演算処理部２１は、内部で生成される直流電圧基準Ｖｄ*と、実際のコンバータ出力電圧Ｖｄとに基づき、直流電圧補正量Ｖｄａを算出する。コンバータ出力電圧Ｖｄは、図示のように、ＦＣ５の両端電圧を検出するＡＤ変換器６ａの検出値を用いることができる。
　第２の演算処理部２２は、演算増幅器１０ａを備える。演算増幅器１０ａにおいて、図中の「Ｇ１」はゲイン値を表している。なお、他の演算増幅器においても、各ゲイン値を同様に表記する。演算増幅器１０ａは、コンバータ出力電流ＩＬに基づいてコンバータ入力電流のフィードフォワード量である２次電流フィードフォワード量Ｉｓｆを算出する。コンバータ出力電流ＩＬは、図示のように、コンバータ装置３と負荷４とを繋ぐ直流母線１６に流れる電流を検出するＡＤ変換器６ｂの検出値を用いることができる。
　第３の演算処理部２３は、フィルタ７ｂと、基本正弦波生成部８とを備える。フィルタ７ｂは、ローパスフィルタ又はバンドパスフィルタである。第３の演算処理部２３は、架線電圧Ｖｓのフィルタ出力Ｖｓ０に基づいて基本正弦波ＳＷＦを算出する。
　第４の演算処理部２４は、加減算器１１ｂと、加減算器１１ｃと、乗算器１２と、演算増幅器１０ｂとを備える。第４の演算処理部２４は、直流電圧補正量Ｖｄａ、２次電流フィードフォワード量Ｉｓｆ、基本正弦波ＳＷＦ、及びコンバータ入力電流Ｉｓに基づいて、第１の制御量Ｖｓｐを算出する。第１の制御量Ｖｓｐは、後述するコンバータ電圧基準Ｖｃの生成に用いられる。直流電圧補正量Ｖｄａは、第１の演算処理部２１の出力である。２次電流フィードフォワード量Ｉｓｆは、第２の演算処理部２２の出力である。基本正弦波ＳＷＦは、第３の演算処理部２３の出力である。コンバータ入力電流Ｉｓは、図示のように、コンバータ装置３の入力側に流れる電流を検出するＡＤ変換器６ｃの検出値を用いることができる。
　第５の演算処理部２５は、余弦波生成部９と、演算増幅器１０ｃと、加減算器１１ｄとを備える。第５の演算処理部２５は、架線電圧Ｖｓのフィルタ出力Ｖｓ０と、コンバータ入力電流Ｉｓとに基づいて、第２の制御量Ｖｃｉを算出する。第２の制御量Ｖｃｉは、第１の制御量Ｖｓｐと共にコンバータ電圧基準Ｖｃの生成に用いられる。コンバータ入力電流Ｉｓは、ＡＤ変換器６ｃの検出値を用いることができる。架線電圧Ｖｓのフィルタ出力Ｖｓ０は、第３の演算処理部２３におけるフィルタ７ｂの出力を用いることができる。
　第６の演算処理部２６は、１次遅れ要素２６ａと、フィルタ２６ｂと、演算増幅器２６ｃと、実効値演算部２６ｄと、微分器２６ｅ，２６ｇと、第１のゲイン可変部であるゲイン可変部２６ｆと、乗算器２６ｈ，２６ｊと、第２のゲイン可変部であるゲイン可変部２６ｉとを備える。フィルタ２６ｂは、バンドパスフィルタである。
　第６の演算処理部２６において、１次遅れ要素２６ａ、フィルタ２６ｂ、及び演算増幅器２６ｃは、特定高調波成分抽出部２６Ａを構成する。特定高調波成分抽出部２６Ａは、コンバータ入力電流Ｉｓに含まれる特定の高調波成分を抽出する演算部である。交流電気車においては、地上機器の誤動作を防止するため、特定の周波数帯における誘導障害に対する規制が厳格に定められている。このため、特定高調波成分抽出部２６Ａを含む第６の演算処理部２６によって、特定の高調波成分が大きくならないように制御する。
　また、第６の演算処理部２６において、実効値演算部２６ｄ、微分器２６ｅ，２６ｇ、ゲイン可変部２６ｆ，２６ｉ、及び乗算器２６ｈ，２６ｊは、可変ゲイン演算部２６Ｂを構成する。可変ゲイン演算部２６Ｂは、特定高調波成分抽出部２６Ａの演算増幅器２６ｃに付与する可変ゲインを演算する演算部である。
　第６の演算処理部２６の特定高調波成分抽出部２６Ａは、コンバータ入力電流Ｉｓと、第２の可変ゲインＣＧ２とに基づいて、補正量Ｖｃｇ１を算出する。補正量Ｖｃｇ１は、コンバータ電圧基準Ｖｃの補正に用いられる。第６の演算処理部２６の可変ゲイン演算部２６Ｂは、高調波成分のフィルタ出力Ｉｓ１と、第１の可変ゲインＣＧ１とに基づいて、第２の可変ゲインＣＧ２を演算する。高調波成分のフィルタ出力Ｉｓ１は、特定高調波成分抽出部２６Ａにおけるフィルタ２６ｂの出力を用いる。第１の可変ゲインＣＧ１は、第１のゲイン可変部２６ｆの出力であり、基本正弦波ＳＷＦを用いて算出される。すなわち、第１の可変ゲインＣＧ１は、可変ゲイン演算部２６Ｂの内部で生成される。
　第７の演算処理部２７は、１次遅れ要素２７ａと、フィルタ２７ｂと、加減算器２７ｃ，２７ｅと、演算増幅器２７ｄとを備える。フィルタ２７ｂは、バンドパスフィルタである。
　第７の演算処理部２７は、帰線電流に含まれる高調波成分を抽出する演算部である。帰線電流とは、アース側の回路部位に流れる電流である。交流電気車の場合、交流架線１８から流出した電流は、アース側の回路部位であるレールを介して電源側に戻る。レールには、軌道回路、地上子、踏切制御子といった鉄道保安設備がある。このため、帰線電流に含まれる高調波成分が鉄道保安設備に影響を与えないように、第７の演算処理部２７が設けられている。なお、帰線電流に含まれる高調波成分の低減技術として、複数のＰＷＭコンバータ間において、搬送波の位相をずらす技術、搬送波の立ち上がり周期と搬送波の立ち下がり周期とを異ならせるといった技術が公知である。これらの公知技術を用いる場合、第７の演算処理部２７は省略可能である。
　第７の演算処理部２７は、補正量Ｖｃｇ１と、補正量Ｖｃｇ２とに基づいて補正量Ｖｃｇを算出する。補正量Ｖｃｇ１は、第６の演算処理部２６が生成する補正量である。補正量Ｖｃｇ２は、第７の演算処理部２７の内部において、コンバータ入力電流Ｉｓを用いて算出される補正量である。補正量Ｖｃｇ２は、補正量Ｖｃｇ１と共に、コンバータ電圧基準Ｖｃの補正に用いられる。第６の演算処理部２６が生成する補正量Ｖｃｇ１と、第７の演算処理部２７が生成する補正量Ｖｃｇ２とは加減算器２７ｅで加算される。加減算器２７ｅの出力は、補正量Ｖｃｇとして第８の演算処理部２８に入力される。
　第８の演算処理部２８は、加減算器１１ｅ，１１ｆを備える。第８の演算処理部２８は、コンバータ電圧基準Ｖｃの算出と、コンバータ電圧基準Ｖｃの補正とを行う。具体的に、加減算器１１ｅは、第１の制御量Ｖｓｐと、第２の制御量Ｖｃｉとに基づいて、コンバータ電圧基準Ｖｃを算出する。また、加減算器１１ｆは、コンバータ電圧基準Ｖｃに対して、補正量Ｖｃｇを用いて、コンバータ電圧基準Ｖｃを補正する。第８の演算処理部２８によって算出された補正後のコンバータ電圧基準Ｖｃ１は、ＰＷＭ信号生成部１５に出力される。
　以上の説明の通り、第１の演算処理部２１～第８の演算処理部２８は、コンバータ電圧基準Ｖｃを生成する生成部の機能と、コンバータ電圧基準Ｖｃを補正する補正部の機能とを有する。第１の演算処理部２１～第５の演算処理部２５と、第８の演算処理部２８内の加減算器１１ｅとによって、生成部の機能が具現される。また、第６の演算処理部２６と、第７の演算処理部２７と、第８の演算処理部２８内の加減算器１１ｆとによって、補正部の機能が具現される。
　なお、図１において、第７の演算処理部２７に設けられている加減算器２７ｅは、第８の演算処理部２８に設けられていてもよい。加減算器２７ｅが第８の演算処理部２８に設けられている場合、第６の演算処理部２６からは補正量Ｖｃｇ１が第８の演算処理部２８に出力され、第７の演算処理部２７からは補正量Ｖｃｇ２が第８の演算処理部２８に出力され、補正量Ｖｃｇ１と補正量Ｖｃｇ２とが、第８の演算処理部２８で加算される。この構成の場合、補正量Ｖｃｇ１を「第１の補正量Ｖｃｇ１」と呼び、補正量Ｖｃｇ２を「第２の補正量Ｖｃｇ２」と呼ぶ。
　キャリア生成部１４は、基本正弦波ＳＷＦに基づいてＰＷＭ信号の生成に用いるキャリアＳＡを算出する。
　ＰＷＭ信号生成部１５は、コンバータ電圧基準ＶｃとキャリアＳＡとに基づき、コンバータ装置３に具備される図示しないスイッチング素子を駆動するためのＰＷＭ信号を生成する。ＰＷＭ信号の生成手法は公知であり、ここでの説明は割愛する。
　なお、図１では、２次電流フィードフォワード量Ｉｓｆを算出する第２の演算処理部２２を有する構成を示したが、第２の演算処理部２２を省略してもコンバータ制御は可能である。
　次に、制御装置２０のより詳細な動作について、図１を参照して説明する。
（第１の演算処理部２１の動作）
　制御装置２０に入力されたコンバータ出力電圧Ｖｄは、ＡＤ変換器６ａにてディジタル信号に変換される。変換されたディジタル信号は、第１の演算処理部２１内のフィルタ７ａに入力される。加減算器１１ａでは、直流電圧基準Ｖｄ*とフィルタ７ａの出力との差分が算出される。定電圧制御部１３では、加減算器１１ａの出力に基づいて直流電圧補正量Ｖｄａが算出される。
（第２の演算処理部２２の動作）
　制御装置２０に入力されたコンバータ出力電流ＩＬは、ＡＤ変換器６ｂにてディジタル信号に変換される。変換されたディジタル信号は、第２の演算処理部２２内の演算増幅器１０ａにてゲインＧ１が乗じられ、演算増幅器１０ａの出力が２次電流フィードフォワード量Ｉｓｆとして算出される。
（第３の演算処理部２３の動作）
　制御装置２０に入力された架線電圧Ｖｓは、ＡＤ変換器６ｄにてディジタル信号に変換される。変換されたディジタル信号は、第３の演算処理部２３内のフィルタ７ｂに入力され、架線電圧Ｖｓのフィルタ出力Ｖｓ０が生成される。また、架線電圧Ｖｓのフィルタ出力Ｖｓ０が基本正弦波生成部８に入力され、基本正弦波生成部８によって基本正弦波ＳＷＦが算出される。
（第４の演算処理部２４の動作）
　制御装置２０に入力されたコンバータ入力電流Ｉｓは、ＡＤ変換器６ｃにてディジタル信号に変換される。変換されたディジタル信号は、第４の演算処理部２４内の加減算器１１ｃに入力される。また、第１の演算処理部２１～第３の演算処理部２３による各出力である、直流電圧補正量Ｖｄａ、２次電流フィードフォワード量Ｉｓｆ、及び基本正弦波ＳＷＦは、第４の演算処理部２４に入力される。ここで、直流電圧補正量Ｖｄａと２次電流フィードフォワード量Ｉｓｆは、第４の演算処理部２４内の加減算器１１ｂに入力される。加減算器１１ｂの加算出力Ｉｓｐは、乗算器１２によって基本正弦波ＳＷＦと乗算され、乗算器１２の出力がコンバータ入力電流基準Ｉｓ*として算出される。また、ＡＤ変換器６ｃにてディジタル信号に変換されたコンバータ入力電流Ｉｓとコンバータ入力電流基準Ｉｓ*との偏差ΔＩｓが加減算器１１ｃで算出される。そして、演算増幅器１０ｂにて偏差ΔＩｓにゲインＧ２が乗じられ、演算増幅器１０ｂの出力が第１の制御量Ｖｓｐとして算出される。
（第５の演算処理部２５の動作）
　ＡＤ変換器６ｃにてディジタル信号に変換されたコンバータ入力電流Ｉｓは、第５の演算処理部２５内の余弦波生成部９に入力される。第５の演算処理部２５では、コンバータ入力電流Ｉｓに基づき余弦波生成部９にて余弦波ＣＷＦが生成される。余弦波ＣＷＦは演算増幅器１０ｃに入力され、演算増幅器１０ｃにてゲインＧ３が乗じられる。演算増幅器１０ｃにて算出された補正量ＶＬと、第３の演算処理部２３から出力された架線電圧Ｖｓのフィルタ出力Ｖｓ０とが加減算器１１ｄに入力され、架線電圧Ｖｓのフィルタ出力Ｖｓ０と補正量ＶＬとの偏差が第２の制御量Ｖｃｉとして算出される。
（第６の演算処理部２６の動作）
　コンバータ入力電流Ｉｓは、１次遅れ要素２６ａを介してフィルタ２６ｂに入力される。フィルタ２６ｂの応答速度が速い場合には、１次遅れ要素２６ａを省略することができる。フィルタ２６ｂでは、特定高調波成分Ｉｓ１が抽出される。特定高調波成分Ｉｓ１は、前述したように、コンバータ入力電流Ｉｓに含まれる周波数成分の中で、鉄道保安設備に影響を与える特定の周波数成分である。なお、特定の周波数成分は、１つの帯域であっても複数の帯域であってもよい。抽出された特定高調波成分Ｉｓ１は、演算増幅器２６ｃと、実効値演算部２６ｄとに入力される。
　実効値演算部２６ｄでは、特定高調波成分Ｉｓ１の実効値Ｉｓｃｆが算出される。特定高調波成分Ｉｓ１の実効値Ｉｓｃｆは、微分器２６ｅに入力される。微分器２６ｅでは、特定高調波成分Ｉｓ１の実効値Ｉｓｃｆに対して微分処理が施される。微分器２６ｅの出力は、乗算器２６ｈに入力される。
　ゲイン可変部２６ｆには、第３の演算処理部２３によって算出された基本正弦波ＳＷＦが入力される。ゲイン可変部２６ｆでは、基本正弦波ＳＷＦの周期よりも緩やか、すなわち基本正弦波ＳＷＦの周期よりも長い周期で変化する第１の可変ゲインＣＧ１が生成される。基本正弦波ＳＷＦの周期を「Ｔ０」とするとき、第１の可変ゲインＣＧ１の変化の周期は「ｎ×Ｔ０」である。ここで、ｎは１よりも大きい実数である。第１の可変ゲインＣＧ１は、微分器２６ｇに入力される。微分器２６ｇでは、第１の可変ゲインＣＧ１に対して微分処理が施される。微分器２６ｇの出力は、乗算器２６ｈに入力される。
　乗算器２６ｈでは、特定高調波成分Ｉｓ１の実効値Ｉｓｃｆと、第１の可変ゲインＣＧ１とが乗算される。乗算器２６ｈの出力は、ゲイン可変部２６ｉに入力される。乗算器２６ｈの出力は、ゲイン可変部２６ｉにて積分処理が施される。また、ゲイン可変部２６ｉでは、積分処理の出力が、最大側のリミット値を超えず、且つ最小側のリミット値を下回らないようにリミット処理が施される。最大側のリミット値は、１を超えない実数値である。最小側のリミット値は、１より大きく、且つ最大側のリミット値よりも小さい実数値である。以下、最大側のリミット値を「最大ゲイン」と呼び、最小側のリミット値を「最小ゲイン」と呼ぶ。
　乗算器２６ｊでは、固定値であるデフォルトゲインＤＧに対してゲイン可変部２６ｉの出力が乗算される。ここでの説明では、デフォルトゲインＤＧの値は“１”とする。
　このようにして、乗算器２６ｊからは、最小ゲインと、最大ゲインとの間で変化する第２の可変ゲインＣＧ２が生成される。
　第２の可変ゲインＣＧ２は、演算増幅器２６ｃに付与される。すなわち、演算増幅器２６ｃでは、フィルタ２６ｂから出力される特定高調波成分Ｉｓ１に対して、固定値ではない第２の可変ゲインＣＧ２が付与される。
（第７の演算処理部２７の動作）
　コンバータ入力電流Ｉｓは、１次遅れ要素２７ａを介してフィルタ２７ｂに入力される。フィルタ２７ｂの応答速度が速い場合には、１次遅れ要素２７ａを省略することができる。フィルタ２７ｂでは、コンバータ入力電流Ｉｓから基本周波数成分Ｉｓ０が抽出される。なお、基本周波数は、交流架線１８の周波数である。加減算器２７ｃには、フィルタ２７ｂを介さない１次遅れ要素２７ａの出力と、フィルタ２７ｂを介した１次遅れ要素２７ａの出力とが入力されて減算される。従って、加減算器２７ｃからは、コンバータ入力電流Ｉｓから基本周波数成分Ｉｓ０を除いた高調波成分が出力される。演算増幅器２７ｄでは、加減算器２７ｃから出力される高調波成分に対して、ゲインＧ５が乗じられ、演算増幅器２７ｄの出力が補正量Ｖｃｇ２として算出される。また、加減算器２７ｅでは、補正量Ｖｃｇ２と、第６の演算処理部２６から出力される補正量Ｖｃｇ１とが加算され、加減算器２７ｅの出力が補正量Ｖｃｇとして算出される。
（第８の演算処理部２８の動作）
　第４の演算処理部２４の出力である第１の制御量Ｖｓｐ、及び第５の演算処理部２５の出力である第２の制御量Ｖｃｉは、第８の演算処理部２８内の加減算器１１ｅに入力される。加減算器１１ｅでは、第１の制御量Ｖｓｐと第２の制御量Ｖｃｉｇとが加算され、加減算器１１ｅの出力がコンバータ電圧基準Ｖｃとして算出される。また、コンバータ電圧基準Ｖｃ及び第７の演算処理部２７の出力である補正量Ｖｃｇは、第８の演算処理部２８内の加減算器１１ｆに入力される。加減算器１１ｆでは、コンバータ電圧基準Ｖｃと補正量Ｖｃｇとが加算され、加減算器１１ｆの出力が補正後のコンバータ電圧基準Ｖｃ１として算出される。すなわち、コンバータ電圧基準Ｖｃは、補正量Ｖｃｇによって補正される。
（キャリア生成部１４の動作）
　キャリア生成部１４では、第３の演算処理部２３から入力された基本正弦波ＳＷＦに基づき、ＰＷＭ信号の生成に用いるキャリアＳＡが算出される。
（ＰＷＭ信号生成部１５の動作）
　ＰＷＭ信号生成部１５では、第８の演算処理部２８で算出されたコンバータ電圧基準Ｖｃと、キャリア生成部１４で算出されたキャリアＳＡとに基づき、コンバータ装置３を駆動するＰＷＭ信号が生成される。生成されたＰＷＭ信号は、コンバータ装置３に向けて出力される。
　次に、実施の形態における制御装置２０の要部動作について、図２を参照して説明する。図２は、実施の形態における制御装置２０の要部動作の説明に供する図である。特に、図２は、制御装置２０の第６の演算処理部２６における可変ゲイン演算部２６Ｂの動作説明に供する図である。
　図２の上段部には、第１の可変ゲインＣＧ１の時間変化波形が示されている。この波形は、ゲイン可変部２６ｆの出力波形である。図２の中上段部には、第１の可変ゲインＣＧ１の微分値の時間変化波形が示されている。この波形は、微分器２６ｇの出力波形である。図２の中段部には、特定高調波成分Ｉｓ１の実効値Ｉｓｃｆの時間変化波形が示されている。この波形は、実効値演算部２６ｄの出力波形である。図２の中下段部には、実効値Ｉｓｃｆの微分値の時間変化波形が示されている。この波形は、微分器２６ｅの出力波形である。
　また、図２の下段部には、ゲイン調整量の符号及びゲイン制御の方向に関する図表が示されている。ゲイン調整量の符号は、ＣＧ１の微分値と、Ｉｓｃｆの微分値との乗算値に関する符号であり、可変ゲイン演算部２６Ｂにおける乗算器２６ｈの出力の符号を表している。
　図２において、時刻ｔ０から時刻ｔ１の期間では、ＣＧ１の微分値の符号は正であり、Ｉｓｃｆの微分値の符号は正である。このため、この期間において、ゲイン調整量の符号は正である。
　時刻ｔ１から時刻ｔ２の期間では、ＣＧ１の微分値の符号は負であり、Ｉｓｃｆの微分値の符号も負である。このため、この期間において、ゲイン調整量の符号は正である。
　時刻ｔ２から時刻ｔ３の期間では、ＣＧ１の微分値の符号は負であり、Ｉｓｃｆの微分値の符号は正である。このため、この期間において、ゲイン調整量の符号は負である。
　時刻ｔ３から時刻ｔ４の期間では、ＣＧ１の微分値の符号は正であり、Ｉｓｃｆの微分値の符号は負である。このため、この期間において、ゲイン調整量の符号は負である。
　乗算器２６ｈの出力であるゲイン調整量に対して、ゲイン可変部２６ｉの出力は、図２の表中に示すように、「１－（ゲイン調整量）」で演算される。このため、ゲイン調整量の符号が正の場合には、ゲイン可変部２６ｉの出力値は１よりも小さく、ゲインを下げる方向の制御が働く。一方、ゲイン調整量の符号が負の場合には、ゲイン可変部２６ｉの出力値は１よりも大きく、ゲインを上げる方向の制御が働く。このように、乗算器２６ｈの出力によって、ゲイン制御の方向が決定される。
　上記の制御によれば、特定高調波成分Ｉｓ１の実効値Ｉｓｃｆが増加傾向にあるときでも、第１の可変ゲインＣＧ１が増加傾向にある場合には、ゲイン調整量の符号が正となって、ゲイン値が下げられる。これにより、特定高調波成分Ｉｓ１の増加が抑えられる。これとは逆に、特定高調波成分Ｉｓ１の実効値Ｉｓｃｆが減少傾向にあるときに、第１の可変ゲインＣＧ１が減少傾向にある場合には、ゲイン調整量の符号が負となって、ゲイン値が上げられる。これにより、ゲイン値が必要以上に抑制される状況を回避しつつ、高調波電流の抑制を効果的に行うことができる。
　なお、図２では、第１の可変ゲインＣＧ１の変化の周期が特定高調波成分Ｉｓ１の周期の２倍である場合を示しているが、この例に限定されない。第１の可変ゲインＣＧ１の周期は、基本波すなわち架線電圧Ｖｓの周期よりも長ければよい。
　次に、実施の形態における制御装置２０の機能を実現するためのハードウェア構成について、図３～図５の各図面を参照して説明する。図３は、実施の形態における第１の演算処理部２１～第８の演算処理部２８の機能を実現するためのハードウェア構成の一例を示すブロック図である。図４は、実施の形態における第１の演算処理部２１～第８の演算処理部２８の機能を実現するためのハードウェア構成の他の例を示すブロック図である。図５は、実施の形態における信号入力処理及びＡＤ変換処理の具体的な処理内容を示すブロック図である。
　第１の演算処理部２１～第８の演算処理部２８の機能を実現する場合には、図３に示すように、演算を行うプロセッサ２００、プロセッサ２００によって読みとられるプログラムが保存されるメモリ２０２、及び信号の入出力を行うインタフェース２０４を含む構成とすることができる。
　プロセッサ２００は、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）といった演算手段であってもよい。また、メモリ２０２には、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ　ＥＰＲＯＭ）といった不揮発性又は揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）、ＢＤ（Ｂｌｕ－ｒａｙ（登録商標）　Ｄｉｓｋ）を例示することができる。
　メモリ２０２には、第１の演算処理部２１～第８の演算処理部２８の機能を実行するプログラム、及びプロセッサ２００によって参照されるテーブルが格納されている。プロセッサ２００は、インタフェース２０４を介して必要な情報を授受し、メモリ２０２に格納されたプログラムをプロセッサ２００が実行し、メモリ２０２に格納されたテーブルをプロセッサ２００が参照することにより、上述した演算処理を行うことができる。プロセッサ２００による演算結果は、メモリ２０２に記憶することができる。
　また、図３に示すプロセッサ２００及びメモリ２０２は、図４のように処理回路２０３に置き換えてもよい。処理回路２０３は、単一回路、複合回路、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。
　図５には、実施の形態における信号入力処理及びＡＤ変換処理の具体的な処理内容を示している。図５に示す信号入力処理及びＡＤ変換処理の機能ブロック５０は、コンバータ出力電圧ＶｄのＡＤ変換処理ブロック５１、コンバータ出力電流ＩＬのＡＤ変換処理ブロック５２、架線電圧ＶｓのＡＤ変換処理ブロック５３、コンバータ入力電流ＩｓのＡＤ変換処理ブロック５４、直流電圧基準Ｖｄ*の信号入力処理ブロック５５、ゲイン定数Ｇ１～Ｇ５の入力処理ブロック５６、フィルタ定数の入力処理ブロック５７、及び時定数の入力処理ブロック５８をソフトウェアにて一括して行うように集約した機能ブロックである。なお、時定数の入力処理ブロック５８は、ＰＩ（Ｐｒｏｐｏｒｔｉｏｎａｌ－Ｉｎｔｅｇｒａｌ）制御器、又はＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ－Ｉｎｔｅｇｒａｌ－Ｄｉｆｆｅｒｅｎｔｉａｌ）制御器で構成した演算増幅器１０ａ，１０ｂ，１０ｃ，２６ｃ，２７ｄにおける時定数の設定処理である。
　ここで、第１の演算処理部２１～第８の演算処理部２８の演算機能をＦＰＧＡで実現する場合、各演算に用いる定数をＦＰＧＡに組み込んでおくことが考えられる。しかしながら、ＦＰＧＡ論理の変更はソフトウェア論理の変更に比べて特殊な器材が必要となり、作業が煩雑になる。このため、例えば調整の段階で各制御器の定数を変更しようとした際に簡単に変更作業が行えず、調整に時間がかかる。
　一方、図５に示すように、制御演算で用いるゲイン定数Ｇ１～Ｇ５、フィルタ定数、及び時定数の設定又は変更を集約し、且つ、ソフトウェアから読み込む構成としておけば、調整に時間がかかるという問題は発生しない。すなわち、本実施の形態に係る制御装置２０では、ゲイン定数、フィルタ定数、及び時定数の設定又は変更が、ソフトウェアの変更で実現できる。これにより、ＦＰＧＡ組込み定数の変更のような特別な器材又は手順が不要となり、調整の容易化、調整時間の短縮化を図ることができる。
　以上説明したように、実施の形態に係る交流電気車の制御装置によれば、第１の制御量Ｖｓｐと、第２の制御量Ｖｃｉとに基づいて生成したコンバータ電圧基準Ｖｃを、補正量Ｖｃｇに基づいて補正するので、ＰＷＭコンバータ毎に搬送波の位相をずらすことを行わなくても、主変圧器２とコンバータ装置３の接続状況、又はコンバータ装置３の動作状況に関わらず、高調波電流の抑制を効果的に行うことが可能となる。また、高調波電流の抑制を効果的に行うことができるので、交流電気車の運転状況の変化に対してロバスト性を高めることが可能となる。
　図６は、図１とは異なる構成の交流電気車に適用される制御装置２０Ａの構成を示す図である。図１の制御装置２０では、架線電圧Ｖｓとして主変圧器２における１次巻線２ａの電圧をモニタするように構成されているが、図６のように、主変圧器２における３次巻線２ｃの電圧をモニタするように構成されていてもよい。主変圧器２の３次巻線２ｃ電圧をモニタする構成であっても、制御装置２０Ａを図１と同一または同等に構成することで、制御装置２０と同様な効果が得られる。
　なお、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１　パンダグラフ、２　主変圧器、２ａ　１次巻線、２ｂ　２次巻線、２ｃ　３次巻線、３　コンバータ装置、４　負荷、５　フィルタコンデンサ、６ａ～６ｄ　ＡＤ変換器、７ａ，７ｂ，２６ｂ，２７ｂ　フィルタ、８　基本正弦波生成部、９　余弦波生成部、１０ａ～１０ｃ，２６ｃ，２７ｄ　演算増幅器、１１ａ～１１ｆ，２７ｃ，２７ｅ　加減算器、１２，２６ｈ，２６ｊ　乗算器、１３　定電圧制御部、１４　キャリア生成部、１５　ＰＷＭ信号生成部、１６　直流母線、１８　交流架線、２０　制御装置、２１　第１の演算処理部、２２　第２の演算処理部、２３　第３の演算処理部、２４　第４の演算処理部、２５　第５の演算処理部、２６　第６の演算処理部、２６Ａ　特定高調波成分抽出部、２６Ｂ　可変ゲイン演算部、２６ａ，２７ａ　１次遅れ要素、２６ｄ　実効値演算部、２６ｅ，２６ｇ　微分器、２６ｆ，２６ｉ　ゲイン可変部、２７　第７の演算処理部、２８　第８の演算処理部、５０　信号入力処理及びＡＤ変換処理の機能ブロック、５１　コンバータ出力電圧ＶｄのＡＤ変換処理ブロック、５２　コンバータ出力電流ＩＬのＡＤ変換処理ブロック、５３　架線電圧ＶｓのＡＤ変換処理ブロック、５４　コンバータ入力電流ＩｓのＡＤ変換処理ブロック、５５　直流電圧基準Ｖｄ*の信号入力処理ブロック、５６　ゲイン定数Ｇ１～Ｇ５の入力処理ブロック、５７　フィルタ定数の入力処理ブロック、５８　時定数の入力処理ブロック、２００　プロセッサ、２０２　メモリ、２０３　処理回路、２０４　インタフェース。

Claims (7)

  1. 　交流架線から出力され、主変圧器を介して印加される交流電圧を直流電圧に変換するコンバータ装置を有する交流電気車に搭載され、前記コンバータ装置の動作を制御する交流電気車の制御装置であって、
    　コンバータ出力電圧、コンバータ入力電流、前記交流架線が出力する架線電圧のフィルタ出力、及びコンバータ出力電流に基づいて算出される第１の制御量と、前記架線電圧のフィルタ出力、及び前記コンバータ入力電流に基づいて算出される第２の制御量とに基づいてコンバータ電圧基準を生成する生成部と、
    　前記架線電圧のフィルタ出力、及び前記コンバータ入力電流に基づいて算出される第１の補正量に基づいて前記コンバータ電圧基準を補正する補正部と、
    　を備えたことを特徴とする交流電気車の制御装置。
  2. 　前記第１の補正量は、前記コンバータ入力電流に含まれる特定の高調波成分と、前記特定の高調波成分の実効値と、前記架線電圧のフィルタ出力に基づいて算出された第１の可変ゲインと、前記第１の可変ゲインに基づいて算出された第２の可変ゲインとに基づいて算出されることを特徴とする請求項１に記載の交流電気車の制御装置。
  3. 　前記第１の可変ゲインは、前記架線電圧の周期よりも長い周期で変化するゲインであることを特徴とする請求項２に記載の交流電気車の制御装置。
  4. 　前記第２の可変ゲインは、最大側のリミット値を超えず、且つ最小側のリミット値を下回らないようにリミット処理が施されたゲインであることを特徴とする請求項２又は３に記載の交流電気車の制御装置。
  5. 　前記補正部は、前記特定の高調波成分の実効値の微分値と、前記第１の可変ゲインの微分値との乗算結果に基づいて、前記第１の補正量を増減させるゲイン制御の方向を決定することを特徴とする請求項３又は４に記載の交流電気車の制御装置。
  6. 　前記補正部は、前記架線電圧のフィルタ出力、及び前記コンバータ入力電流に基づいて第２の補正量を算出し、前記第１の補正量と前記第２の補正量とに基づいて前記コンバータ電圧基準を補正することを特徴とする請求項１から５の何れか１項に記載の交流電気車の制御装置。
  7. 　前記第２の補正量は、前記コンバータ入力電流から基本周波数成分を除いた高調波成分に基づいて算出されることを特徴とする請求項６に記載の交流電気車の制御装置。
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