WO2019130915A1 - 表示装置 - Google Patents
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Abstract
表示装置は、基板と、発光素子と、ソース及びドレインの一方が発光素子と電気的に接続され、ソース及びドレインの他方が駆動電源線と接続される第１トランジスタと、ソース及びドレインの一方が第１トランジスタのゲートと接続される第２トランジスタと、を含み、第１トランジスタは、記基板上の第１絶縁層と、第１絶縁層上に配置され、第１絶縁層より膜厚の薄い第２絶縁層と、第１絶縁層と第２絶縁層との間の第１半導体層と、基板と第１絶縁層との間に配置され第１半導体層と重なる領域を有する第１ゲート電極と、第２絶縁層上に配置され第１半導体層と重なる領域を有する第１制御電極と、を含む。
Description
本発明の一実施形態は、表示装置に関する。特に、表示装置の画素の構成に関する。
有機エレクトロルミネッセンス（以下、有機ＥＬと呼ぶ。）表示装置は、高視野角、高速応答、シートディスプレイとして使用可能などの利点から研究が盛んに行われている。有機ＥＬ表示装置は、各画素に発光素子が設けられ、個別に発光を制御することで画像を表示する。発光素子は、一方をアノード、他方をカソードとして区別される一対の電極間に有機ＥＬ材料を含む層（以下、「発光層」ともいう）を挟んだ構造を有している。発光層に、カソードから電子が注入され、アノードから正孔が注入されると、電子と正孔が再結合する。これにより放出される余剰なエネルギーによって発光層中の発光分子が励起し、その後脱励起することによって発光する。
有機ＥＬ表示装置は、電流駆動であるため、アレイ基板に用いられる薄膜トランジスタには、書き込みのための選択トランジスタの他に、電流制御のためのトランジスタの２種類が少なくとも必要である。
トランジスタのソース・ドレインを流れる電流が有機ＥＬ素子の輝度に影響するため、トランジスタの閾値電圧Ｖｔｈや移動度が有機ＥＬの発光に大きく影響する。したがって、基板面内においてトランジスタの特性にばらつきがあると、任意の信号電圧を入力した際に出力される電流値が、各トランジスタによって変動してしまい、有機ＥＬ素子の発光ムラを引き起こしてしまう。これにより、表示装置に表示ムラとなってしまう。
有機ＥＬ素子の特徴である高速応答を活かすためには、選択トランジスタはＳ値が小さいことが好ましい。一方で、トランジスタ特性がばらつくことに起因する電流のばらつきを抑制するために、駆動トランジスタはサブスレッショルドスウィング値（以下、Ｓ値という）が大きいことが好ましい。
特許文献１には、トランジスタの半導体層の膜厚を最適化することで、Ｓ値を調整して、スイッチング特性を維持しつつ、画素間で発光輝度のバラツキが低減された有機ＥＬ表示装置が開示されている。
特許文献１のトランジスタでは、選択トランジスタ及び駆動トランジスタとの構造が同じであるため、それぞれのトランジスタに求められる特性を十分に活かしきれていない。選択トランジスタ及び駆動トランジスタに求められる特性を十分に活かすためには、一つの画素内に求められる特性に応じた構造を有する複数のトランジスタを設けることが好ましい。しかしながら、一つの画素内に求められる特性に応じた構造を有する複数のトランジスタを設けることは困難である。
上記問題に鑑み、一つの画素内に複数の構造を有するトランジスタを設けることで、表示ムラが低減された表示装置を提供することを目的に一つとする。
本発明の一実施形態に係る表示装置は、基板と、発光素子と、ソース及びドレインの一方が発光素子と電気的に接続され、ソース及びドレインの他方が駆動電源線と接続される第１トランジスタと、ソース及びドレインの一方が第１トランジスタのゲートと接続される第２トランジスタと、を含み、第１トランジスタは、基板上の第１絶縁層と、第１絶縁層上に配置され、第１絶縁層より膜厚の薄い第２絶縁層と、第１絶縁層と第２絶縁層との間の第１半導体層と、基板と第１絶縁層との間に配置され第１半導体層と重なる領域を有する第１ゲート電極と、第２絶縁層上に配置され第１半導体層と重なる領域を有する第１制御電極と、を含み、第２トランジスタは、第１絶縁層と第２絶縁層との間の第２半導体層と、第２絶縁層上に配置され第２半導体層と重なる領域を有する第２ゲート電極と、基板と第１絶縁層との間に配置され第１半導体層と重なる領域を有する第２制御電極と、を含む。
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
本実施形態に係る表示装置について、図１乃至図５を参照して説明する。
本実施形態に係る表示装置について、図１乃至図５を参照して説明する。
［表示装置の構成］
図１は、本実施形態に係る表示装置の構成を示す平面図である。表示装置１００は、基板１０１、表示領域１０３、及び周辺領域１１０を含む。
図１は、本実施形態に係る表示装置の構成を示す平面図である。表示装置１００は、基板１０１、表示領域１０３、及び周辺領域１１０を含む。
表示領域１０３は基板１０１上に設けられる。表示領域１０３は、複数の画素１０９を含む。複数の画素１０９は、行列状に配列されている。複数の画素１０９の配列数は任意である。例えば、行方向にｍ個、列方向にｎ個の画素１０９が配列される（ｍ及びｎは整数）。複数の画素１０９の各々は、図１に図示されていないが、少なくとも選択トランジスタ、駆動トランジスタ、及び発光素子を有する画素回路から構成される。
周辺領域１１０は表示領域１０３を囲むように設けられる。なお、周辺領域１１０とは、表示領域１０３から基板１０１の端部までの領域をいう。別言すれば、周辺領域１１０は、基板１０１上で表示領域１０３が設けられる以外の領域（すなわち、表示領域１０３の外側の領域）をいうものとする。周辺領域１１０は、駆動回路１０４、端子１０７を含む。駆動回路１０４は、表示領域１０３を挟むように設けられている。また、周辺領域１１０には、ドライバＩＣ１０６が設けられていていてもよい。ドライバＩＣ１０６は、端子１０７と接続されている。端子１０７は、フレキシブルプリント回路基板１０８（ＦＰＣ）と接続されている。
駆動回路１０４は、画素１０９と接続される走査線１１１と接続され、走査線駆動回路として機能する。また、ドライバＩＣ１０６は、画素１０９と接続される信号線１１２に接続され、信号線駆動回路が組み込まれている。なお、図１においては、ドライバＩＣ１０６に、信号線駆動回路が組み込まれている例を示すが、ドライバＩＣ１０６とは別に、基板１０１上に信号線駆動回路が設けられていてもよい。
ドライバＩＣ１０６は、ＩＣチップのような形態で基板１０１上に配置してもよい。また、ドライバＩＣ１０６は、図示しないが、フレキシブルプリント回路基板１０８上に設けてもよい。
各画素１０９には、ドライバＩＣ１０６から信号線１１２を介して、映像信号が与えられる。また、各画素１０９には、ドライバＩＣ１０６から駆動回路１０４と、走査線とを介して各画素１０９を選択する信号が与えられる。これらの信号により、画素１０９が有するトランジスタを駆動させて、映像信号に応じた画面表示を行うことができる。
［画素回路］
図２は、本実施形態に係る表示装置１００の複数の画素１０９の各々が有する画素回路である。
図２は、本実施形態に係る表示装置１００の複数の画素１０９の各々が有する画素回路である。
複数の画素１０９の各々は、少なくともトランジスタ２１０、トランジスタ２２０、容量素子２３０、及び発光素子２４０を含む。
トランジスタ２１０は、選択トランジスタとして機能する。すなわち、トランジスタ２１０は、走査線１１１によりトランジスタ２１０のゲートとの導通状態を制御する。トランジスタ２１０は、ゲートが走査線１１１に接続され、ソースが信号線１１２に接続されて、ドレインがトランジスタ２２０のゲートに接続され、バックゲートが閾値電圧を制御する閾値電圧制御線１１３に接続される。
トランジスタ２２０は、駆動トランジスタとして機能する。すなわち、発光素子２４０に接続され、発光素子２４０の発光輝度を制御するトランジスタである。トランジスタ２２０は、ゲートがトランジスタ２１０のソースに接続され、ソースが駆動電源線１１４に接続され、ドレインが発光素子２４０の陽極に接続され、バックゲートが閾値電圧を制御する閾値電圧制御線１１５に接続される。
容量素子２３０は、容量電極の一方が、トランジスタ２２０のゲートと接続され、トランジスタ２２０のドレインと接続される。
発光素子２４０は、陽極がトランジスタ２２０のドレインに接続され、陰極が基準電源線１１６に接続されている。
有機ＥＬ素子の特徴である高速応答を活かすためには、選択トランジスタとして機能するトランジスタ２１０はＳ値が小さいことが好ましい。一方で、トランジスタ特性がばらつくことに起因する電流のばらつきを抑制するために、駆動トランジスタとして機能するトランジスタ２２０はＳ値が大きいことが好ましい。
したがって、一つの画素内に、求められる特性に応じた構造を有する複数のトランジスタを設けることが好ましい。しかしながら、一つの画素内に、求められる特性に応じた構造を有する複数のトランジスタを設けることは困難である。
そこで、本実施形態では、半導体層の上下に電極が形成され、上の電極と半導体層との間のゲート絶縁膜の膜厚と、下の電極と半導体層との間のゲート絶縁膜の膜厚が異なるトランジスタを形成する。そして、駆動用のトランジスタのゲート絶縁膜の膜厚を、選択用のトランジスタのゲート絶縁膜よりも厚くすることで、一つの画素内にＳ値が異なる２種類のトランジスタを設けることができる。
［画素構造］
図１に示す表示装置１００の画素構造について、図３乃至図５Ｂを参照して説明する。図３は、図１に示す表示装置１００に配置された３つの画素１０９Ｒ、１０９Ｇ、１０９Ｂを説明する図である。図４は、図３に示す画素１０９Ｒを拡大した図である。また、図５Ａは、図４に示す画素１０９ＲをＡ１－Ａ２線に沿って切断した断面図であり、図５Ｂは、図４に示す画素１０９ＲをＢ１－Ｂ２線に沿って切断した断面図である。なお、図３及び図４では、画素１０９Ｒ、１０９Ｇ、１０９Ｂを構成する導電層及び半導体層を示しており、絶縁膜については、図示を省略している。
図１に示す表示装置１００の画素構造について、図３乃至図５Ｂを参照して説明する。図３は、図１に示す表示装置１００に配置された３つの画素１０９Ｒ、１０９Ｇ、１０９Ｂを説明する図である。図４は、図３に示す画素１０９Ｒを拡大した図である。また、図５Ａは、図４に示す画素１０９ＲをＡ１－Ａ２線に沿って切断した断面図であり、図５Ｂは、図４に示す画素１０９ＲをＢ１－Ｂ２線に沿って切断した断面図である。なお、図３及び図４では、画素１０９Ｒ、１０９Ｇ、１０９Ｂを構成する導電層及び半導体層を示しており、絶縁膜については、図示を省略している。
画素１０９Ｒ、１０９Ｇ、１０９Ｂは、それぞれ異なる色を発光し、例えば、画素１０９Ｒは赤色、画素１０９Ｇは緑色、画素１０９Ｂは青色を発光する。画素１０９Ｒ、１０９Ｇ、１０９Ｂのそれぞれは、トランジスタ２１０、トランジスタ２２０、容量素子２３０、及び発光素子（図示せず）を有している。また、画素１０９Ｒ、１０９Ｇ、１０９Ｂには、配線層２１１～配線層２１７、導電層２１９が配置されている。
図３及び図４において、配線層２１１、配線層２１２、及び配線層２１７上に、半導体層２２１、２２２が設けられている。また、半導体層２２１、２２２上に、配線層２１３、２１４、及び導電層２１８が設けられている。また、配線層２１３、２１４、及び導電層２１８上に、配線層２１５、２１６、及び導電層２１９が設けられている。
また、図５Ｂに示すように、配線層２１１は、開口部２６４を介して導電層２６５と接続され、導電層２６５は開口部２３１を介して導電層２４８と及び半導体層２２１と接続される。図５Ｂに示すように、半導体層２２１、導電層２６５、及び導電層２４８を配置することで、導電層２４８を、一つの開口部２６４によって、半導体層２２１及び導電層２６５と接続することができる。また、図４に示すように、配線層２１７は、開口部２６６を介して導電層２６７と接続され、導電層２６７は開口部２３３を介して導電層２４９及び半導体層２２２と接続される。また、配線層２１７は、開口部２３５を介して導電層２１８と接続される。また、配線層２１１は、開口部２３６を介して、配線層２１５と接続される。なお、導電層２１９は、導電層２１９上に設けられた平坦化膜の開口部２３７を介して発光素子の画素電極に接続される。
図３乃至図５Ｂにおいて、配線層２１４は走査線１１１として機能し、配線層２１６は信号線１１２として機能し、配線層２１２はトランジスタ２１０の閾値電圧制御線１１３として機能する。配線層２１５は駆動電源線１１４として機能する。配線層２１５は、配線層２１１と接続され、画素１０９Ｒ、１０９Ｇ、１０９Ｂのそれぞれのトランジスタ２２０に電源を供給する。また、配線層２１３はトランジスタ２２０の閾値電圧制御線１１５として機能する。
図４に示すトランジスタ２１０は、基板１０１の配線層２１２及び配線層２１７と、配線層２１２及び配線層２１７上のゲート絶縁膜２４１と、ゲート絶縁膜２４１上に、配線層２１４と重畳し、配線層２１７と接続される半導体層２２２と、半導体層２２２上のゲート絶縁膜２４２と、ゲート絶縁膜２４２上で半導体層２２２と重畳する配線層２１２を有する。
図４に示すトランジスタ２２０は、基板１０１の配線層２１１、２１７と、配線層２１１、２１７上のゲート絶縁膜２４１と、ゲート絶縁膜２４１上で、配線層２１７と重畳し、配線層２１１と接続される半導体層２２１と、半導体層２２１上のゲート絶縁膜２４２と、ゲート絶縁膜２４２上で半導体層２２１と重畳する配線層２１３を有する。
図５Ａは、トランジスタ２１０及びトランジスタ２２０の断面図である。トランジスタ２１０及びトランジスタ２２０として、ｎチャネル型のトランジスタを示している。
図５Ａに示すトランジスタ２１０は、トップゲート構造を有している。配線層２１４は、ゲート電極として機能する。また、配線層２１６は、ソース電極又はドレイン電極の一方に接続され、配線層２１７は、ソース電極又はドレイン電極の他方に接続される。配線層２１２において、半導体層２２２と重なる領域は、制御電極として機能する。半導体層２２２において、配線層２１４と重なる領域がチャネル２２２ａであり、配線層２１６、２１７と接続する領域が高濃度不純物領域２２２ｂであり、チャネル２２２ａと高濃度不純物領域２２２ｂとの間に設けられた領域が低濃度不純物領域２２２ｃである。
図５Ａに示すトランジスタ２２０は、ボトムゲート構造を有している。導電層は２１７、ゲート電極として機能する。半導体層２２１において、配線層２１７と重なる領域は、チャネルとして機能する。配線層２１１は、ソース電極又はドレイン電極の一方に接続される。導電層２１９は、ソース電極又はドレイン電極の他方に接続される。また、配線層２１３において、半導体層２２１と重なる領域は、制御電極として機能する。半導体層２２１において、配線層２１３と重なる領域がチャネル２２１ａであり、配線層２１１、２１７と接続する領域が高濃度不純物領域２２１ｂであり、チャネル２２２ａと高濃度不純物領域２２１ｂとの間に設けられた領域が低濃度不純物領域２２１ｃである。
配線層２１３、２１４、及び導電層２１８上に、層間絶縁層２４３が設けられている。また、層間絶縁層２４３上には、配線層２１６及び導電層２１９が設けられている。駆動電源線として機能する配線層２１５は、配線層２１１を介して半導体層２２１と接続される。配線層２１６は、開口部２３４を介して、半導体層２２２と接続されている。また、導電層２１９は、開口部２３２を介して、半導体層２２１と接続されている。層間絶縁層２４３、配線層２１６及び導電層２１９上には、平坦化膜２４４が設けられている。なお、図３、４に示す開口部２３７は、平坦化膜２４４の開口部であり、導電層２１９は、半導体層２２１と接続され、平坦化膜２４４の開口部２３７を介して、発光素子２４０（図示せず）と接続される。
ゲート絶縁膜２４２上に設けられた導電層２１８と、層間絶縁層２４３と、導電層２１９とにより、容量素子２３０が形成される。導電層２１８及び導電層２１９は、容量素子２３０の容量電極として機能する。
図５Ａにおいて、駆動用のトランジスタ２２０のゲート絶縁膜２４１の膜厚は、選択用のトランジスタ２１０のゲート絶縁膜２４２の膜厚よりも大きい。これにより、駆動用のトランジスタ２２０のＳ値を、選択用のトランジスタ２１０のＳ値よりも大きくすることができる。したがって、一つの画素内にＳ値が異なる２種類のトランジスタを設けることができる。
よって、選択用のトランジスタ２１０は、Ｓ値を小さくできるため、高速応答性を良好にすることができる。また、駆動用のトランジスタ２２０は、Ｓ値を大きくできるため、基板面内における駆動トランジスタの閾値電圧のばらつきを小さくできる。これにより、入力電圧を印加した際に出力される電流値のばらつきも小さくなるため、発光素子の発光ムラを低減することができる。したがって、表示装置の表示ムラを低減することができる。
同じ構造のトランジスタで、ゲート絶縁膜の膜厚を異ならせる場合は、ゲート絶縁膜を成膜した後、エッチング処理により、部分的に除去するか、ゲート絶縁膜を成膜した後、部分的にゲート絶縁膜をさらに成膜する必要がある。これに対し、本実施形態では、トップゲートトランジスタと、ボトムゲートトランジスタを用いることにより、膜厚の異なるゲート絶縁膜を容易に形成することができる。
また、制御電極として機能する配線層２１３は、配線層２１４の形成と同時に形成でき、制御電極として機能する配線層２１２は、配線層２１７と同時に形成できる。これにより、一画素内という小さな面積であっても、プロセスを増加させることなく、簡便に、トップゲートトランジスタ及びボトムゲートトランジスタの２種類のトランジスタを形成することができる。
また、配線層２１２及び配線層２１３に任意の電圧を印加することにより、トランジスタ２１０及びトランジスタ２２０の閾値電圧を制御することができる。
本実施形態では、選択トランジスタとして機能するトランジスタ２１０を、トップゲート構造として、駆動トランジスタとして機能するトランジスタ２２０を、ボトムゲート構造とする例について説明したが、本発明の一実施形態は、これに限定されない。選択トランジスタとして機能するトランジスタ２１０をボトムゲート構造として、駆動トランジスタとして機能するトランジスタ２２０を、トップゲート構造としてもよい。この場合であっても、トランジスタ２２０の膜厚は、トランジスタ２１０の膜厚よりも厚いことが好ましい。
また、トランジスタ２１０及びトランジスタ２２０として、ｎチャネル型トランジスタを用いる例について説明したが、本発明の一実施形態は、これに限定されない。トランジスタ２１０及びトランジスタ２２０として、ｐチャネル型トランジスタを用いてもよい。
（第２実施形態）
本実施形態では、第１実施形態に示す画素構造とは一部異なる画素構造について、図６及び図７を参照して説明する。図６は、画素１０９Ｒを拡大した図である。図７は、図６に示す画素１０９ＲをＣ１－Ｃ２線に沿って切断した断面図である。
本実施形態では、第１実施形態に示す画素構造とは一部異なる画素構造について、図６及び図７を参照して説明する。図６は、画素１０９Ｒを拡大した図である。図７は、図６に示す画素１０９ＲをＣ１－Ｃ２線に沿って切断した断面図である。
図６に示す画素１０９Ｒは、配線層２１５、２１６と同層に設けられる導電層２４８、２４９をさらに有している。導電層２４８は、開口部２３８を介して配線層２１１と接続され、開口部２３９を介して半導体層２２１と接続されている。また、配線層２１６は、配線層２１１と、導電層２４８を介して半導体層２２１と接続される。また、導電層２４９は、開口部２６１を介して配線層２１７と接続され、開口部２６２を介して半導体層２２１と接続される。また、導電層２４９は、開口部２６３を介して導電層２１８と接続される。つまり、配線層２１７は、導電層２４９を介して、半導体層２２２と接続される。
図６及び図７に示す構成にすることにより、ゲート絶縁膜２４１上に形成される半導体層２２１及び半導体層２２２を、下層の配線層２１１、２１７と接続する必要がなくなる。
図６において、駆動用のトランジスタ２２０のゲート絶縁膜２４１の膜厚は、選択用のトランジスタ２１０のゲート絶縁膜２４２の膜厚よりも大きい。これにより、駆動用のトランジスタ２２０のＳ値を、選択用のトランジスタ２１０のＳ値よりも大きくすることができる。したがって、一つの画素内にＳ値が異なる２種類のトランジスタを設けることができる。
よって、選択用のトランジスタ２１０は、Ｓ値を小さくできるため、高速応答性を良好にすることができる。また、駆動用のトランジスタ２２０は、Ｓ値を大きくできるため、基板面内における駆動用のトランジスタの閾値電圧のばらつきを小さくできる。これにより、入力電圧を印加した際に出力される電流値のばらつきも小さくなるため、発光素子の発光ムラを低減することができる。したがって、表示装置の表示ムラを低減することができる。
（第３実施形態）
本実施形態では、図１に示す表示装置１００の断面構成について説明する。図８は、図１に示す表示装置１００をＤ１－Ｄ２線に沿って切断した断面図である。
本実施形態では、図１に示す表示装置１００の断面構成について説明する。図８は、図１に示す表示装置１００をＤ１－Ｄ２線に沿って切断した断面図である。
［表示装置の断面構成］
次に、図１に示す表示領域１０３から端子１０７までの領域を含む範囲における表示装置１００の断面構成について、図８を参照して説明する。
次に、図１に示す表示領域１０３から端子１０７までの領域を含む範囲における表示装置１００の断面構成について、図８を参照して説明する。
図８に示すように、基板１０１上には、下地膜２０１が設けられる。基板１０１として、ガラス基板、石英基板、フレキシブル基板（ポリイミド、ポリエチレンテレフタラート、ポリエチレンナフタレート、トリアセチルセルロース、環状オレフィン・コポリマー、シクロオレフィンポリマー、その他の可撓性を有する樹脂基板）を用いることができる。
下地膜２０１は、酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料で構成される絶縁層である。下地膜２０１は、単層に限定されるものではなく、例えば、酸化シリコン層と窒化シリコン層とを組み合わせた積層構造を有してもよい。この構成は、基板１０１との密着性や、トランジスタ２１０及びトランジスタ２２０に対するガスバリア性を考慮して適宜決定すればよい。
下地膜２０１上には、トランジスタ２１０及びトランジスタ２２０が設けられる。図８では、駆動トランジスタとして機能するトランジスタ２２０を示している。図８において、トランジスタ２２０は、下地膜２０１上に設けられた配線層２１７、ゲート絶縁膜２４１、半導体層２２１、ゲート絶縁膜２４２、配線層２１３を含む。トランジスタ２２０は、ボトムゲート型トランジスタであり、配線層２１７は、ゲート電極として機能し、配線層２１３は制御電極として機能する。
なお、下地膜２０１は、必ずしも設ける必要はなく、ゲート絶縁膜２４１が下地膜を兼ねていてもよい。
次に、表示領域１０３に示すトランジスタ２２０を構成する各層について説明する。半導体層２２１としては、ポリシリコン、アモルファスシリコン、又は酸化物半導体を用いることができる。ゲート絶縁膜２４２として、酸化シリコン又は窒化シリコンを用いることができる。配線層２１３及び配線層２１７として、銅、モリブデン、タンタル、タングステン、アルミニウム等の金属材料を用いることができる。
また、トランジスタ２２０上には、配線層２１３を覆う層間絶縁層２４３が設けられ、層間絶縁層２４３にはコンタクトホールが設けられている。層間絶縁層２４３上に、導電層２１９及び導電層２４８が設けられ、層間絶縁層２４３のコンタクトホールを介して、半導体層２２１と接続されている。層間絶縁層２４３として、酸化シリコン又は窒化シリコンを用いることができる。導電層２１９及び導電層２４８は、それぞれ、銅、チタン、モリブデン、アルミニウムなどの金属材料、又はこれらの合金材料で構成される。
なお、図８には図示しないが、配線層２１３と同じ層には、配線層２１３を構成する金属材料と同一の金属材料で構成された走査線１１１を設けることができる。走査線１１１は、駆動回路１０４と接続される。また、ソース電極又はドレイン電極２０７、２０８と同じ層には走査線１１１と交差する方向に延在する信号線１１２を設けることができる。信号線１１２は、ドライバＩＣ１０６と接続される。
層間絶縁層２４３上には、平坦化膜２４４が設けられる。平坦化膜２４４として、例えば、ポリイミド、ポリアミド、アクリル、エポキシ等の有機材料を用いることができる。これらの材料は、溶液塗布法により形成することができ、平坦化効果が高い。特に図示しないが、平坦化膜２４４は、単層構造に限定されず、有機絶縁層と無機絶縁層との積層構造であってもよい。
平坦化膜２４４上には、保護膜２４５が設けられる。保護膜２４５は、水分や酸素に対するバリア機能を有することが好ましく、例えば、窒化シリコン膜や酸化アルミニウム膜などを用いて形成することが好ましい。
平坦化膜２４４及び保護膜２４５には、コンタクトホールが設けられている。導電層２１９は、コンタクトホールを介して発光素子２４０と接続されている。具体的には、保護膜２４５上には、画素電極２５１が設けられ、コンタクトホールを介して、画素電極２５１と導電層２１９とが接続されている。本実施形態に係る表示装置１００において、画素電極２５１は、発光素子２４０を構成する陽極（アノード）として機能する。画素電極２５１は、トップエミッション型であるか、ボトムエミッション型であるかで、構成が異なる。トップエミッション型である場合は、画素電極２５１として反射率が高い金属を用いるか、酸化インジウム系の透明導電層（例えば、ＩＴＯ）や酸化亜鉛系の透明導電層（例えば、ＩＺＯ、ＺｎＯ）といった仕事関数の高い透明導電層と金属膜との積層構造を用いる。また、ボトムエミッション型である場合は、画素電極２５１として上記の透明導電層を用いる。本実施形態では、トップエミッション型である場合について説明する。
画素電極２５１上には、絶縁層２４６が設けられる。絶縁層２４６としては、ポリイミド、ポリアミド、アクリル、エポキシ、又はシロキサンなどを用いることができる。絶縁層２４６は、画素電極２５１上の一部に開口部を有する。絶縁層２４６から露出された画素電極２５１の一部が、発光素子２４０の発光領域ＬＡとなる。
また、絶縁層２４６は、互いに隣接する画素電極２５１の間に、画素電極２５１の端部（エッジ部）を覆うように設けられ、隣接する画素電極２５１を隔離する部材として機能する。このため、絶縁層２４６は、一般的に「隔壁」、「バンク」とも呼ばれる。絶縁層２４６の開口部は、内壁がテーパー形状となるようにしておくことが好ましい。これにより、後述する有機層の形成時のカバレッジ不良を低減することができる。
画素電極２５１上には、有機層が設けられる。有機層は、少なくとも有機材料で構成される発光層２５３を有し、発光素子２４０の発光部として機能する。発光層２５３は、所望の色の光を発する。つまり、複数の画素１０９に、画素電極２５１上に異なる発光層２５３を含む有機層を設けることで、ＲＧＢの各色を表示できる。
有機層には、発光層２５３以外に、正孔注入層及び／又は正孔輸送層２５２、並びに電子注入層及び／又は電子輸送層２５４が設けられる。なお、正孔注入層及び／又は正孔輸送層２５２、並びに電子注入層及び／又は電子輸送層２５４は、複数の画素に亘って延在している。また、発光層２５３は、複数の画素１０９それぞれに設けられている。
電子注入層及び／又は電子輸送層２５４並びに絶縁層２４６上に、対向電極２５５が設けられる。対向電極２５５は、発光素子２４０を構成する陰極（カソード）として機能する。本実施形態の表示装置１００は、トップエミッション型であるため、対向電極２５５として透明導電層を用いる。透明導電層としては、例えば、ＭｇＡｇ薄膜、ＩＴＯ、ＩＺＯ、ＺｎＯなどを用いることができる。対向電極２５５は、複数の画素に亘って延在している。対向電極２５５は、表示領域１０３の周辺領域において、下層の導電層を介して端子１０７へと電気的に接続される。図８では、画素電極２５１、正孔注入層及び／又は正孔輸送層２５２、発光層２５３、電子注入層及び／又は電子輸送層２５４、並びに対向電極２５５が重畳する領域を発光素子２４０と呼ぶ。
発光素子２４０上には、封止膜２６０が設けられる。発光素子２４０上に封止膜２６０を設けることにより、発光素子２４０に水や酸素が侵入することを抑制することができるため、発光素子２４０の劣化を低減することができる。これにより、表示装置１００の信頼性を向上させることができる。
また、配線２７５は、周辺領域１１０の端部付近で露出される。具体的には、保護膜２４５及び平坦化膜２４４に設けられたコンタクトホール２７６に設けられた導電層２７７と、異方性導電膜２７８を介して、フレキシブルプリント回路基板１０８と接続される。
また、周辺領域１１０において、保護膜２４５上にバンク２４７が設けられている。バンク２４７は、少なくとも表示領域１０３を囲むように設けられている。なお、バンク２４７は、表示領域１０３と駆動回路１０４を囲むように設けられていてもよい。バンク２４７は、有機絶縁層２７２が広がるのをせき止める働きがある。また、バンク２４７上で、無機絶縁層２７１と無機絶縁層２７３とが接することで、有機絶縁層２７２から水分や酸素が侵入することを抑制することができる。これにより、発光素子２４０に水分や酸素が侵入することを抑制できるため、発光素子２４０の劣化を低減することができる。その結果、表示装置１００の信頼性を向上させることができる。
無機絶縁層２７３を覆うように、粘着材２７４が設けられている。粘着材２７４は、例えば、アクリル系、ゴム系、シリコーン系、ウレタン系の粘着材を用いることができる。また、粘着材２７４には、カルシウムやゼオライトなどの吸水物質が含まれていてもよい。粘着材２７４に吸水物質が含まれることにより、表示装置１００の内部に水分が侵入した場合であっても、発光素子２４０に水分が到達することを遅らせることができる。
粘着材２７４上には円偏光板２８３が設けられている。具体的には、無機絶縁層２７３上に粘着材２７４を介して円偏光板２８３が設けられている。円偏光板２８３は、１／４波長板２８１と、直線偏光板２８２とを含む積層構造を有している。この構成により、発光領域ＬＡからの光が基板１０２の表示側の面から外部に放出することができる。
本実施例では、同一基板上に、ゲート絶縁膜の膜厚が異なるボトムゲート型トランジスタ及びトップゲート型トランジスタを形成し、それぞれのトランジスタの特性について評価した結果について説明する。
本実施例で作製したボトムゲート型のトランジスタ３２０及びトップゲート型のトランジスタ３１０について図９を参照して説明する。なお、トランジスタ３１０及びトランジスタ３２０は、ｎチャネル型トランジスタである。
まず、基板３０１上に、ゲート電極３１７及び制御電極３１２を形成する。次に、ゲート電極３１７及び制御電極３１２上に、ゲート絶縁膜３４１を形成する。次に、ゲート絶縁膜３４１上に、ゲート電極３１７と重畳する半導体層３２１と、制御電極３１２と重畳する半導体層３２２を形成する。次に、半導体層３２１及び半導体層３２２上に、ゲート絶縁膜３４２を形成する。次に、ゲート絶縁膜３４２上に、半導体層３２１と重畳する制御電極３１３と、半導体層３２２と重畳するゲート電極３１４を形成する。次に、制御電極３１３及びゲート電極３１４上に、層間絶縁層３４３を形成する。次に、層間絶縁層３４３にコンタクトホールを形成し、半導体層３２１と接続するソース電極又はドレイン電極３１９、３４８と、半導体層３２２と接続するソース電極又はドレイン電極３１６、３４９と、を形成する。
以上の工程により、ボトムゲート型トランジスタ３２０及びトップゲート型トランジスタ３１０を作製した。
次に、ボトムゲート型トランジスタ３２０及びトップゲート型トランジスタ３１０のＩｄ－Ｖｇ特性について測定した。Ｉｄ－Ｖｇ特性の測定は、それぞれのトランジスタのゲート電極に印加する電圧（Ｖｇ）として、－５Ｖから＋１０Ｖまで、０．１Ｖステップで印加した。また、ソース電極に印加する電圧（Ｖｓ）を０Ｖとして、ドレイン電極に印加する電圧（Ｖｄ）を０．１Ｖ及び５Ｖとした。また、バックゲート電圧を０Ｖとした。
図１０は、トランジスタ３１０のＩｄ－Ｖｇ特性の結果である。また、図１１は、トランジスタ３２０のＩｄ－Ｖｇ特性の結果である。図１０において、実線４０１は、Ｖｄ＝０．１ＶのＩｄ－Ｖｇ特性の結果であり、実線４０２は、Ｖｄ＝５ＶのＩｄ－Ｖｇ特性の結果である。また、図１１において、実線４１１は、Ｖｄ＝０．１ＶのＩｄ－Ｖｇ特性の結果であり、実線４１２は、Ｖｄ＝５ＶのＩｄ－Ｖｇ特性の結果である。
図１０の結果から、トランジスタ３１０のＳ値は０．２Ｖ／ｄｅｃであり、図１１の結果から、トランジスタ３２０のＳ値は０．５Ｖ／ｄｅｃであることが示された。
図１０及び図１１から、トランジスタ３２０のＳ値は、トランジスタ３１０のＳ値よりも大きくなることが示された。これは、トランジスタ３２０のゲート絶縁膜３４１の膜厚が、トランジスタ３１０のゲート絶縁膜３４２の膜厚よりも厚いことに起因する。
また、第１制御電極は、第２ゲート電極の形成と同時に形成でき、第２制御電極は、第１ゲート電極と同時に形成できる。これにより、一画素内という小さな面積であっても、プロセスを増加させることなく、簡便に、トップゲートトランジスタ及びボトムゲートトランジスタの２種類のトランジスタを形成することができる。
本発明の実施形態及び実施例として説明した表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。また、上述した各実施形態は、技術的矛盾の生じない範囲において、相互に組み合わせることが可能である。
また、上述した実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１００：表示装置、１０１：基板、１０２：基板、１０３：表示領域、１０４：駆動回路、１０７：端子、１０８：フレキシブルプリント回路基板、１０９：画素、１０９Ｂ：画素、１０９Ｇ：画素、１０９Ｒ：画素、１１０：周辺領域、１１１：走査線、１１２：信号線、１１３：閾値電圧制御線、１１４：駆動電源線、１１５：閾値電圧制御線、１１６：基準電源線、２０１：下地膜、２０７：ソース電極又はドレイン電極、２０８：ソース電極又はドレイン電極、２１０：トランジスタ、２１１：配線層、２１２：配線層、２１３：配線層、２１４：配線層、２１５：配線層、２１６：配線層、２１７：配線層、２１８：導電層、２１９：導電層、２２０：トランジスタ、２２１：半導体層、２２２：半導体層、２３０：容量素子、２３１：開口部、２３２：開口部、２３３：開口部、２３４：開口部、２３５：開口部、２３６：開口部、２３７：開口部、２３８：開口部、２３９：開口部、２４０：発光素子、２４１：ゲート絶縁膜、２４２：ゲート絶縁膜、２４３：層間絶縁層、２４４：平坦化膜、２４５：保護膜、２４６：絶縁層、２４７：バンク、２４８：導電層、２４９：導電層、２５１：画素電極、２５２：正孔輸送層、２５３：発光層、２５４：電子輸送層、２５５：対向電極、２６０：封止膜、２６１：開口部、２６２：開口部、２６３：開口部、２６４：開口部、２６５：導電層、２６６：開口部、２６７：導電層、２７１：無機絶縁層、２７２：有機絶縁層、２７３：無機絶縁層、２７４：粘着材、２７５：配線、２７６：コンタクトホール、２７７：導電層、２７８：異方性導電膜、２８１：１／４波長板、２８２：直線偏光板、２８３：円偏光板、３０１：基板、３１０：トランジスタ、３１２：制御電極、３１３：制御電極、３１４：ゲート電極、３１６：ソース電極又はドレイン電極、３１７：ゲート電極、３２０：トランジスタ、３２１：半導体層、３２２：半導体層、３４１：ゲート絶縁膜、３４２：ゲート絶縁膜、３４３：層間絶縁層
Claims (9)
- 基板と、
発光素子と、
ソース及びドレインの一方が前記発光素子と電気的に接続され、ソース及びドレインの他方が駆動電源線と接続される第１トランジスタと、
ソース及びドレインの一方が前記第１トランジスタのゲートと接続される第２トランジスタと、を含み、
前記第１トランジスタは、
前記基板上の第１絶縁層と、
前記第１絶縁層上に配置され、前記第１絶縁層より膜厚の薄い第２絶縁層と、
前記第１絶縁層と前記第２絶縁層との間の第１半導体層と、
前記基板と前記第１絶縁層との間に配置され前記第１半導体層と重なる領域を有する第１ゲート電極と、
前記第２絶縁層上に配置され前記第１半導体層と重なる領域を有する第１制御電極と、
を含み、
前記第２トランジスタは、
前記第１絶縁層と前記第２絶縁層との間の第２半導体層と、
前記第２絶縁層上に配置され前記第２半導体層と重なる領域を有する第２ゲート電極と、
前記基板と前記第１絶縁層との間に配置され前記第１半導体層と重なる領域を有する第２制御電極と、
を含む、
表示装置。 - 前記第２絶縁層上の第１容量電極と、
前記第１制御電極、前記第２ゲート電極、及び前記第１容量電極上の第３絶縁層と、
前記第３絶縁層上の第２容量電極と、を含む容量素子をさらに有する、請求項１に記載の表示装置。 - 前記第１容量電極は、前記第１トランジスタの前記ゲートと接続され、
前記第２容量電極は、前記第１トランジスタの前記ソース及びドレインの一方と接続される、請求項２に記載の表示装置。 - 前記第２容量電極は、前記第１トランジスタの前記ソース及びドレインの一方と、前記発光素子と接続される、請求項３に記載の表示装置。
- 前記第３絶縁層上に、信号線をさらに有し、
前記信号線は、前記第２トランジスタの前記ソース及びドレインの他方と、接続される、請求項４に記載の表示装置。 - 前記第１ゲート電極と同じ面上に、第１配線と、
前記第３絶縁層上に、駆動電源線と、をさらに有し、
前記駆動電源線は、前記第１配線を介して、前記第１トランジスタの前記ソース及びドレインの他方に接続される、請求項５に記載の表示装置。 - 前記第１ゲート電極と同じ面上に、第１配線と、
前記第３絶縁層上に、駆動電源線及び第２配線と、をさらに有し、
前記駆動電源線は、前記第１配線及び前記第２配線を介して、前記第１トランジスタの前記ソース及びドレインの他方と接続される、請求項５に記載の表示装置。 - 前記第３絶縁層上に、第３配線をさらに有し、
前記第１トランジスタの前記ゲートは、前記第３配線を介して、前記第２トランジスタの前記ソース及びドレインの一方と接続される、請求項７に記載の表示装置。 - 前記第３配線は、前記第１容量電極と接続される、請求項８に記載の表示装置。
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