WO2019073840A1 - 論理回路、順序回路、電源制御回路、スイッチング電源装置 - Google Patents

論理回路、順序回路、電源制御回路、スイッチング電源装置 Download PDF

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signal
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power supply
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元規 鶴山
立石　哲夫
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ローム株式会社
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Definitions

  • the present invention relates to a sequential circuit, and a power supply control circuit and a switching power supply using the same.
  • the present invention also relates to a logic circuit, and a sequential circuit, a power supply control circuit, and a switching power supply using the same.
  • a clock gating method is used to reduce the power consumption of a logic circuit (see, for example, Patent Document 1).
  • the prevention of glitch output is also an important technical issue.
  • the state of the output of the latch unit 101 may become 01 or 10 during transition from 00 to 11.
  • the output decoder 102 is an XOR gate
  • the output state of the latch unit 101 becomes 01 or 10 in the middle of transition from 00 to 11, causing a glitch at the output of the output decoder 102.
  • the glitch removal circuit disclosed in Patent Document 2 can be added to the rear stage of the output decoder 102 to prevent the output of the glitch.
  • the glitch removal circuit disclosed in Patent Document 2 When the glitch removal circuit disclosed in Patent Document 2 is added to the subsequent stage of the output decoder 102, the glitch removal circuit operates abnormally due to the influence of noise or the like, and the output of the glitch removal circuit corresponds to the state of the output of the latch unit 101. It becomes irrelevant and there is a risk that control using the output of the logic circuit may be disabled.
  • the present invention provides a logic circuit capable of preventing an output of a glitch and not causing an uncontrollable state, and a sequential circuit, a power supply control circuit, and a switching power supply using the same.
  • One sequential circuit disclosed in the specification includes a detection unit that detects an occurrence of an event based on an input signal, a reception unit that receives the event whose occurrence is detected by the detection unit, and the reception unit A prohibition unit which prohibits the reception of another event by the reception unit for a first period triggered by reception of the one event, and a second shorter than the first period from the start of the first period
  • the clock pulse generation unit generates one or more clock pulses after the period of time elapsing and until the end of the first period, the next state from the current state and the event accepted by the acceptance unit.
  • a latch unit that latches the next state using the clock pulse, and an output of the latch unit is the current state.
  • the occurrence timing of the event may be a configuration (second configuration) which is not synchronized with any clock signal.
  • the prohibition unit prohibits reception of all the events by the reception unit until the third period elapses from the end of the first period. (Third configuration).
  • the detection unit detects the type of the event based on the current state and the state of the input signal, and receives the type of the event. It is good also as composition (the 4th composition) notified to a part.
  • the second period may have a configuration (fifth configuration) longer than a setup time of the latch unit.
  • the detection unit may be configured (seventh configuration) to detect the occurrence of the event based on the level of the input signal.
  • the clock pulse generation unit changes the length of the second period in accordance with the operating environment temperature of the sequential circuit (eighth configuration ) May be used.
  • one power supply control circuit disclosed in the present specification is a power supply control circuit for controlling a state of the switching power supply device, and has a sequential circuit including any one of the first to eighth configurations. (The ninth configuration).
  • the clock pulse generation unit may change the length of the second period in accordance with the input voltage of the switching power supply device (a tenth configuration). .
  • one switching power supply device disclosed in the present specification generates the output voltage of the switching power supply device from the power supply control circuit having the eighth or ninth configuration, and the input voltage of the switching power supply device. And a switch output stage (11th configuration).
  • the logic circuit disclosed in the present specification generates and outputs a latch unit that latches the state of an input signal using a clock pulse, and a signal according to the state of the signal output from the latch unit.
  • a first combinational logic unit, a second combinational logic unit that generates and outputs a signal according to the state of the same signal as the signal input to the latch unit, and an output signal of the first combinational logic unit
  • a selection unit that selects and outputs one of the output signals of the second combinational logic unit, and the first combinational logic unit and the second combinational logic unit have the same logic configuration (12th configuration).
  • the selection unit may perform the transition immediately before the state of the signal latched by the latch unit transitions, or at the same time as the state of the signal latched by the latch unit transitions.
  • the selection unit selects a signal after the selection unit switches a signal to be selected from the output signal of the first combinational logic unit to the output signal of the second combinational logic unit.
  • the period until the signal to be returned to the output signal of the first combinational logic unit may have a configuration (fourteenth configuration) having substantially the same length as the time corresponding to the pulse width of the clock pulse.
  • another sequential circuit disclosed in the present specification includes the logic circuit having any one of the twelfth to fourteenth configurations, and the latch unit from the state and event of the signal output from the latch unit. And a determination unit that determines the state of the signal input to the unit (15th configuration).
  • Another power supply control circuit disclosed in the present specification is a power supply control circuit for controlling the state of the switching power supply device, and has a configuration including a sequential circuit having the above-mentioned fifteenth configuration (sixteenth configuration ).
  • Another switching power supply disclosed in the present specification is a power supply control circuit having the sixteenth configuration, and a switch output for generating an output voltage of the switching power supply from an input voltage of the switching power supply. It is set as the structure (17th structure) which has a step.
  • a logic circuit that can prevent the output of a glitch and does not cause an uncontrollable state, and a sequential circuit, a power supply control circuit, and a switching power supply using the same. It becomes possible to offer.
  • Block diagram showing the configuration of the sequential circuit according to the second embodiment Timing chart showing an operation example of the sequential circuit shown in FIG. A figure showing an example of 1 composition of a bottom detection on time fixed method switching power supply
  • Block diagram showing a configuration example of a television equipped with a switching power supply device Front view of a television equipped with a switching power supply Side view of a television equipped with a switching power supply Rear view of a television equipped with a switching power supply
  • FIG. 1 is a block diagram showing the configuration of the sequential circuit according to the first embodiment.
  • the sequential circuit 1 according to the first embodiment (hereinafter referred to as the sequential circuit 1) includes an event trigger management unit 2, a delay unit 3, an event processing unit 4, a state decoder 5, a latch unit 6, and an output decoder 7. And.
  • the event trigger management unit 2 corresponds to an example of the “detection unit” described in the claims.
  • the event processing unit 4 corresponds to an example of the “reception unit” and the “prohibition unit” described in the claims.
  • the delay unit 3 corresponds to an example of the “clock pulse generation unit” described in the claims.
  • the state decoder 5 corresponds to an example of the “determination unit” described in the claims.
  • the latch portion 6 corresponds to an example of the “latch portion” described in the claims.
  • the event trigger management unit 2 is a combinational logic circuit that performs a logic operation on which event the state of the plurality of input signals SIN1 to SINn (n is a natural number of 2 or more) in the current state indicated by the state signal ST2 corresponds. .
  • the event trigger management unit 2 outputs an event trigger signal TRG including information indicating occurrence of an event to the delay unit 3. Further, the event trigger management unit 2 outputs an event signal EVT1 indicating the type of the event to the event processing unit 4.
  • each input signal SINk (k is a natural number) is, for example, it may be considered that an output signal of a comparator is used.
  • the sequential circuit 1 or the sequential circuit 10 described later is used as at least a part of a power supply control circuit that controls the state of the switching power supply device, the event occurrence timing is not synchronized with any clock signal.
  • the state of the plurality of input signals SIN1 to SINn in the current state indicated by the state signal ST2 corresponds to the type of event, but the plurality of input signals SIN1 to SINn regardless of the current state indicated by the state signal ST2.
  • the type of event may be determined only by the state of SINn.
  • the state signal ST2 may not be supplied to the event trigger management unit 2.
  • the event trigger management unit 2 inputs a plurality of input signals SIN1 to SINn in this configuration example, the event trigger management unit 2 may be configured to input a single input signal.
  • the delay unit 3 generates a clock pulse delayed from the occurrence of an event based on the event trigger signal TRG, and supplies the clock signal CLK including the generated clock pulse to the latch unit 6.
  • the delay unit 3 causes the event processing unit 4 to be in a hold state triggered by the occurrence of an event based on the event trigger signal TRG, and to delay the generation of the clock pulse to release the hold state of the event processing unit 4
  • the hold signal HLD is generated, and the generated hold signal HLD is supplied to the event processing unit 4.
  • the delay unit 3 causes the event processing unit 4 to reset the reset signal RST for preventing the event processing unit 4 from accepting all events until a predetermined time elapses from the timing when the hold state of the event processing unit 4 is released.
  • the reset signal RST may be generated inside the event processing unit 4.
  • the event processing unit 4 Based on the hold signal HLD, the event processing unit 4 enters a hold state in which the reception of another event (an event other than the above-described one event) is prohibited for a predetermined period, triggered by the reception of the one event. Also, the event processing unit 4 receives the current state indicated by the state signal ST2 at the timing of receiving one event based on the hold signal HLD, and holds the received one event and the received current state in the hold state Do. Then, the event processing unit 4 outputs an event signal EVT2 indicating the type of the accepted event and a state signal ST1 indicating the received current state to the state decoder 5.
  • another event an event other than the above-described one event
  • the state decoder 5 defines the priority of each event for each current state indicated by the state signal ST2, and when a plurality of events occur simultaneously, the highest priority among a plurality of events occurred simultaneously. It is desirable to be configured to receive only high degree events.
  • the event processing unit 4 defines the priority of each event for each current state indicated by the state signal ST2, and when a plurality of events occur simultaneously, a plurality of events occur simultaneously. Only the highest priority event may be received.
  • the state decoder 5 is a combinational logic circuit that logically operates the state signal NST indicating the next state from the state signal ST1 indicating the current state accepted by the event processing unit 4 and the event signal EVT2 indicating the event accepted by the event processing unit 4 It is.
  • the state decoder 5 outputs the state signal NST indicating the next state to the latch unit 6.
  • the latch unit 6 latches the next state using the clock pulse included in the clock signal CLK.
  • the output of the latch unit 6 is supplied to the event trigger management unit 2, the event processing unit 4, and the output decoder 7 as a state signal ST 2 indicating the current state.
  • the output decoder 7 is a combinational logic circuit that logically operates the output signal SOUT from the state signal ST2 indicating the current state.
  • FIG. 2 is a timing chart showing an operation example of the sequential circuit shown in FIG. In FIG. 2, when the state signal ST2 indicating the current state is "3" and the input signal SIN1 is at the LOW level, it is assumed that an event in which the event signal EVT1 becomes “1" has occurred. .
  • the event trigger management unit 2 When the event trigger management unit 2 detects the LOW level of the input signal SIN1, the event trigger management unit 2 switches the event trigger signal TRG from the LOW level to the HIGH level. Thereafter, when the state signal ST2 changes, the event trigger management unit 2 returns the event trigger signal TRG from the HIGH level to the LOW level.
  • the delay unit 3 switches the hold signal HLD from the LOW level to the HIGH level when the event trigger signal TRG switches from the LOW level to the HIGH level.
  • the delay unit 3 returns the hold signal HLD from the HIGH level to the LOW level when the hold period T1 elapses after switching the hold signal HLD from the LOW level to the HIGH level.
  • the hold period T1 is set longer than the delay time T2.
  • the event signal EVT1 becomes “1". If no event occurs, the event signal EVT1 is "0".
  • the state decoder 5 proceeds to the next The state signal NST indicating the state is set to "5". Therefore, when the event trigger signal TRG switches from the LOW level to the HIGH level, the state signal NST indicating the next state switches from "3" to "5".
  • the delay unit 3 switches the clock signal CLK from the LOW level to the HIGH level when the delay time T2 elapses from the time when the event trigger signal TRG switches from the LOW level to the HIGH level.
  • the delay unit 3 returns the clock signal CLK from the HIGH level to the LOW level when the hold period T1 elapses after the hold signal HLD is switched from the LOW level to the HIGH level. This generates a single clock pulse.
  • the latch unit 6 performs a latch operation at the rising edge of the clock pulse, and the state signal ST2 indicating the current state is switched from "3" to "5". Then, the output signal SOUT switches from the LOW level to the HIGH level in response to the switching of the state signal ST2 indicating the current state from "3" to "5".
  • the delay unit 3 sets the reset signal RST to the HIGH level only for the predetermined period T3.
  • the predetermined period T3 is a period shorter than the hold period T1.
  • the predetermined period T3 may be shorter than the time corresponding to the pulse width of the clock pulse included in the clock signal CLK.
  • the delay time T2 is set longer than the set-up time of the latch unit 6 in order to prevent a malfunction in the latch unit 6. More specifically, in order to prevent the state signal NST from being latched by the latch unit 6 when the state signal NST is in an undefined state, the time required for the event processing unit 4 to clear the metastable state is The total time with the setup time of the latch section 6 is made longer.
  • the delay time T2 becomes longer, the processing in the sequential circuit 1 is delayed, so it is desirable that the delay time T2 be as short as possible.
  • the length of the delay time T2 is changed according to the input voltage Vin in consideration of the input voltage characteristics of the setup time of the latch unit 6 and the time taken for the metastable state of the event processing unit 4 to be eliminated. It is also good. For example, when the set-up time of the latch unit 6 or the time taken for the metastable state of the event processing unit 4 to be canceled is longer as the input voltage Vin is smaller, as shown in FIG. It is sufficient to lengthen T2. Conversely, when the setup time of the latch unit 6 or the time required for the metastable state of the event processing unit 4 to be eliminated is shorter as the input voltage Vin is smaller, the delay time T2 may be shortened as the input voltage Vin is smaller. Just do it.
  • the delay unit 3 may be configured to obtain information on the input voltage Vin.
  • the input voltage Vin is an input voltage of the switching power supply when mounted on the switching power supply in which the sequential circuit 1 is mounted.
  • the length of the delay time T2 may be changed according to the operating environment temperature. Good. For example, when the use environment temperature is higher and the time required for the setup time of the latch unit 6 and the metastable state of the event processing unit 4 to be longer is longer, as shown in FIG. It is sufficient to lengthen T2.
  • the delay time T2 can be shortened as the use environment temperature is higher. Just do it.
  • the delay unit 3 may be configured to acquire information on the operating environment temperature of the sequential circuit 1.
  • the adjustment of the delay time T2 according to the input voltage Vin described above and the adjustment of the delay time T2 according to the operating environment temperature of the sequential circuit 1 described above may be implemented in combination.
  • the sequential circuit 1 described above does not have to constantly generate a clock pulse periodically during the operation of the sequential circuit 1 and therefore can reduce power consumption more than a configuration using a clock gating method.
  • FIG. 5 is a block diagram showing the configuration of the sequential circuit according to the second embodiment.
  • the sequential circuit 10 according to the second embodiment includes an event trigger management unit 2, a delay unit 3, an event processing unit 4, a state decoder 5, a latch unit 6, output decoders 7 and 8, and an output multiplexer 9. And.
  • FIG. 5 the same parts as those in FIG.
  • the output decoder 7 corresponds to an example of the “first combinational logic unit” described in the claims.
  • the output decoder 8 corresponds to an example of the “second combinational logic unit” described in the claims.
  • the output multiplexer 9 corresponds to an example of the “selection unit” described in the claims.
  • the delay unit 3 supplies the output multiplexer 9 with a selection signal SEL which is a signal slightly preceding the clock signal CLK.
  • the selection signal SEL is a signal slightly preceding the clock signal CLK
  • the selection signal SEL may be the same signal as the clock signal CLK.
  • the output decoder 7 logically operates not the output signal SOUT but the decoded signal from the state signal ST2 indicating the current state.
  • the output decoder 8 is a combinational logic circuit that performs a logic operation on the decode signal from the state signal NST indicating the next state.
  • the output decoder 7 and the output decoder 8 have the same logic configuration. In other words, the output decoder 7 and the output decoder 8 have the same input / output characteristics.
  • the output multiplexer 9 selects one of the decoded signal output from the output decoder 7 and the decoded signal output from the output decoder 8 based on the selection signal SEL, and outputs the selected signal as an output signal SOUT.
  • FIG. 6 is a timing chart showing an operation example of the sequential circuit 10. As shown in FIG. Similar to FIG. 2, in FIG. 6, when the state signal ST2 indicating the current state is “3” and the input signal SIN1 is at the LOW level, an event occurs in which the event signal EVT1 becomes “1”. It shall be. In the operation example of the sequential circuit 10 shown in FIG. 6, the detailed description of the same parts as the operation example of the sequential circuit 1 shown in FIG. 2 will be omitted.
  • the selection signal SEL rises immediately before the clock signal CLK rises, and falls immediately before the clock signal CLK falls. Therefore, the period T4 in which the selection signal SEL is at the HIGH level has substantially the same length as the time corresponding to the pulse width of the clock pulse included in the clock signal CLK.
  • the output multiplexer 9 outputs the decode signal output from the output decoder 8 as the output signal SOUT when the selection signal SEL is at the HIGH level. Further, when the selection signal SEL is at the LOW level, the output multiplexer 9 outputs the decoding signal output from the output decoder 7 as the output signal SOUT. That is, only when the state of the state signal ST2 output from the latch unit 6 is transitioned by the latch operation of the latch unit 6, a signal obtained by decoding the state signal NST input to the latch unit 6 is the output signal SOUT. At other times, the signal obtained by decoding the state signal ST2 output from the latch unit 6 is used as the output signal SOUT.
  • a period (period T4) in which the output signal SOUT is not related to the state signal ST2 output from the latch unit 6 is temporary, and the state signal SOUT is output from the latch unit 6 when the period T4 ends. It returns to the state corresponding to ST2. Therefore, there is no possibility that control using the output signal SOUT will be disabled.
  • the sequential circuit 10 can reduce power consumption more than a configuration using a clock gating method. Further, the logic circuit constituted by the latch unit 6 described above, the output decoders 7 and 8 and the output multiplexer 9 can prevent the output of a glitch and does not cause an uncontrollable state.
  • the above-described sequential circuit 1 or 10 can be used, for example, in the bottom detection on-time fixed switching power supply shown in FIG.
  • the bottom detection on-time fixed switching power supply shown in FIG. 7 is a step-down DC / DC converter that steps down an input voltage Vin to generate a desired output voltage Vout.
  • the driver 12 when it is detected that the feedback voltage Vfb has dropped to the reference voltage Vref, the driver 12 outputs the on-time setting circuit 13 which sets a predetermined on-time Ton.
  • the upper transistor N1 is turned on so that the switch voltage Vsw is at the high level for the predetermined on time Ton.
  • the driver 12 turns off the upper transistor N1 except for the predetermined on time Ton.
  • the upper transistor N1 and the lower transistor N2 are complementarily switched by the driver 12.
  • the driver 12 executes an operation according to the output of the current sensor, the temperature sensor, etc. in order to realize the overcurrent protection function and the overheat protection function. .
  • the driver 12 is a power supply control circuit that controls the state of the bottom detection on-time fixed switching power supply.
  • the sequential circuit 1 or the sequential circuit 10 described above can be used as at least a part of the driver 12.
  • Each of the sequential circuit 1 and the sequential circuit 10 described above can also be used in switching power supply devices other than the bottom detection on-time fixed method. Further, each of the sequential circuit 1 and the sequential circuit 10 described above can be used not only in the switching power supply device but also in, for example, a motor drive device.
  • FIG. 8 is a block diagram showing a configuration example of a television equipped with the above-mentioned switching power supply device.
  • 9A to 9C are respectively a front view, a side view and a rear view of a television equipped with the above-mentioned switching power supply device.
  • the television A according to this configuration example includes a tuner unit A1, a decoder unit A2, a display unit A3, a speaker unit A4, an operation unit A5, an interface unit A6, a control unit A7, and a power supply unit A8.
  • a tuner unit A1 includes a tuner unit A1, a decoder unit A2, a display unit A3, a speaker unit A4, an operation unit A5, an interface unit A6, a control unit A7, and a power supply unit A8.
  • the tuner unit A1 selects a broadcast signal of a desired channel from the reception signal received by the antenna A0 externally connected to the television A.
  • the decoder unit A2 generates a video signal and an audio signal from the broadcast signal selected by the tuner A1.
  • the decoder unit A2 also has a function of generating a video signal and an audio signal based on the external input signal from the interface unit A6.
  • the display unit A3 outputs the video signal generated by the decoder unit A2 as a video.
  • the speaker unit A4 outputs the sound signal generated by the decoder unit A2 as sound.
  • the operation unit A5 is one of human interfaces for receiving user operations.
  • a button, a switch, a remote controller or the like can be used as the operation unit A5, a button, a switch, a remote controller or the like.
  • the interface unit A6 is a front end that receives an external input signal from an external device (such as an optical disk player or a hard disk drive).
  • the control unit A7 controls the operations of the respective units A1 to A6 in an integrated manner.
  • a CPU central processing unit
  • the control unit A7 a CPU (central processing unit) or the like can be used.
  • the power supply unit A8 supplies power to the respective units A1 to A7.
  • the power supply unit A8 the above-described switching power supply can be suitably used.
  • the switching power supply described above is not limited to the power supply mounted on a television, and various electronic devices such as a liquid crystal display, a plasma display, a BD recorder / player, a set top box, and a personal computer. It can be used as a mounted power supply (for example, a power supply for SOC [system-on-chip] or for peripheral devices).
  • the event trigger management unit 2 detects the occurrence of an event based on the level of the input signal, but the event trigger management unit 2 detects the occurrence of an event based on the edge of the input signal. It may be configured to detect the occurrence of an event. However, the event trigger management unit 2 generates an event based on the level of the input signal from the viewpoint of facilitating detection without losing the hold period and other events that occur across the hold period after the release of the hold period. It is desirable to have a configuration to detect.
  • the reset signal RST is generated in the first and second embodiments, the reset signal RST may not be generated.
  • a single clock pulse is generated during one hold period, but a plurality of clock pulses are required for the latch operation of the latch unit 7 In some cases, a plurality of clock pulses may be generated during one hold period.
  • the logic circuit configured by the latch unit 6, the output decoders 7 and 8, and the output multiplexer 9 may be used not only for the sequential circuit 10 described above but also for other sequential circuits.
  • the logic circuit formed by the latch unit 6, the output decoders 7 and 8, and the output multiplexer 9 is a sequential circuit using the above-described sequential circuit 10 or gated clock signal with less opportunity for the latch unit 6 to perform a latch operation. Can be used particularly preferably.

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Abstract

順序回路１は、入力信号に基づいてイベントの発生を検知する検知部（２）と、発生が前記検知部によって検知された前記イベントを受け付ける受付部（４）と、前記受付部が一の前記イベントを受け付けたことをトリガーとして、前記受付部による他の前記イベントの受け付けを第１の期間禁止する禁止部（４）と、前記第１の期間の開始から前記第１の期間より短い第２の期間が経過した後であって前記第１の期間の終了までの間に、１以上のクロックパルスを生成するクロックパルス生成部（３）と、現在のステートと前記受付部が受け付けた前記イベントとから次のステートを決定する決定部（５）と、前記クロックパルスを用いて前記次のステートをラッチするラッチ部（６）と、を有する。前記ラッチ部の出力が前記現在のステートである。

Description

論理回路、順序回路、電源制御回路、スイッチング電源装置
　本発明は、順序回路、並びに、これを用いた電源制御回路及びスイッチング電源装置に関する。また、本発明は、論理回路、並びに、これを用いた順序回路、電源制御回路、及びスイッチング電源装置に関する。
　従来より、論理回路の低消費電力化を図るためにクロックゲーティング手法が用いられている（例えば特許文献１参照）。
　論理回路では、低消費電力化以外にグリッチの出力防止も重要な技術課題である。ここで、図１０に示す論理回路において、ラッチ部１０１と出力デコーダ１０２とが２本のバスで接続されており、ラッチ部１０１の出力のステートが００から１１に遷移する場合を考える。この場合、ラッチ部１０１の出力のステートは００から１１に遷移する途中に０１や１０になる可能性がある。例えば出力デコーダ１０２がＸＯＲゲートである場合、ラッチ部１０１の出力のステートが００から１１に遷移する途中に０１や１０になることで出力デコーダ１０２の出力にグリッチが発生する。
　図１０に示すような論理回路において、例えば特許文献２で開示されているグリッチ除去回路を出力デコーダ１０２の後段に追加することで、グリッチの出力を防止することができる。
特開２００８－１７６４４０号公報 特開２００２－２０８８４４号公報
　クロックゲーティング手法では、クロック信号の供給を制御することで消費電力を低減しているけれども、クロック信号を発生させるクロック信号発生器が常時動作しているためクロック信号発生器での電力消費を抑制できないという課題がある。
　特許文献２で開示されているグリッチ除去回路を出力デコーダ１０２の後段に追加した場合、ノイズ等の影響によりグリッチ除去回路が異常動作してグリッチ除去回路の出力がラッチ部１０１の出力のステートと全く無関係なものになってしまい、論理回路の出力を用いた制御が不能状態に陥るおそれがある。
　図１１に示すように、図１０に示す論理回路に遅延回路１０３及びラッチ部１０４を追加した場合も同様の懸念がある。
　本発明は、上記の状況に鑑み、より一層低消費電力化を図ることができる順序回路、並びに、これを用いた電源制御回路及びスイッチング電源装置を提供することを第１の目的とする。
　本発明は、上記の状況に鑑み、グリッチの出力を防止でき且つ制御不能状態を引き起こさない論理回路、並びに、これを用いた順序回路、電源制御回路、及びスイッチング電源装置を提供することを第２の目的とする。
　本明細書中に開示された一の順序回路は、入力信号に基づいてイベントの発生を検知する検知部と、発生が前記検知部によって検知された前記イベントを受け付ける受付部と、前記受付部が一の前記イベントを受け付けたことをトリガーとして、前記受付部による他の前記イベントの受け付けを第１の期間禁止する禁止部と、前記第１の期間の開始から前記第１の期間より短い第２の期間が経過した後であって前記第１の期間の終了までの間に、１以上のクロックパルスを生成するクロックパルス生成部と、現在のステートと前記受付部が受け付けた前記イベントとから次のステートを決定する決定部と、前記クロックパルスを用いて前記次のステートをラッチするラッチ部と、を有し、前記ラッチ部の出力が前記現在のステートである構成（第１の構成）とされている。
　上記第１の構成から成る順序回路において、前記イベントの発生タイミングはいかなるクロック信号にも同期していない構成（第２の構成）としてもよい。
　上記第１又は第２の構成から成る順序回路において、前記禁止部は、前記第１の期間の終了から第３の期間が経過するまでの間、前記受付部による全ての前記イベントの受け付けを禁止する構成（第３の構成）としてもよい。
　上記第１～第３いずれかの構成から成る順序回路において、前記検知部は、前記現在のステートと前記入力信号の状態とに基づいて前記イベントの種別を検知し、前記イベントの種別を前記受付部に通知する構成（第４の構成）としてもよい。
　上記第１～第４いずれかの構成から成る順序回路において、前記第２の期間は、前記ラッチ部のセットアップ時間より長い構成（第５の構成）としてもよい。
　上記第５の構成から成る順序回路において、前記第２の期間は、前記受付部のメタステーブル状態が解消されるのに要する時間と前記ラッチ部のセットアップ時間との合計時間より長い構成（第６の構成）としてもよい。
　上記第１～第６いずれかの構成から成る順序回路において、前記検知部は前記入力信号のレベルに基づいて前記イベントの発生を検知する構成（第７の構成）としてもよい。
　上記第１～第７いずれかの構成から成る順序回路において、前記クロックパルス生成部は、前記順序回路の使用環境温度に応じて前記第２の期間の長さを変化させる構成（第８の構成）としてもよい。
　また、本明細書中に開示されている一の電源制御回路は、スイッチング電源装置のステートを制御する電源制御回路であって、上記第１～第８いずれかの構成から成る順序回路を有する構成（第９の構成）とされている。
　上記第９の構成から成る電源制御回路において、前記クロックパルス生成部は、前記スイッチング電源装置の入力電圧に応じて前記第２の期間の長さを変化させる構成（第１０の構成）としてもよい。
　また、本明細書中に開示されている一のスイッチング電源装置は、上記第８又は第９の構成から成る電源制御回路と、前記スイッチング電源装置の入力電圧から前記スイッチング電源装置の出力電圧を生成するスイッチ出力段と、を有する構成（第１１の構成）とされている。
　本明細書中に開示された論理回路は、入力される信号の状態をクロックパルスを用いてラッチするラッチ部と、前記ラッチ部から出力される信号の状態に応じた信号を生成して出力する第１の組み合わせ論理部と、前記ラッチ部に入力される信号と同一の信号の状態に応じた信号を生成して出力する第２の組み合わせ論理部と、前記第１の組み合わせ論理部の出力信号と前記第２の組み合わせ論理部の出力信号のいずれか一方を選択して出力する選択部と、を有し、前記第１の組み合わせ論理部と前記第２の組み合わせ論理部とは同一の論理構成である構成（第１２の構成）とされている。
　上記第１２の構成から成る論理回路において、前記選択部は、前記ラッチ部がラッチしている信号の状態が遷移する直前に、又は、前記ラッチ部がラッチしている信号の状態が遷移すると同時に、前記第１の組み合わせ論理部の出力信号から前記第２の組み合わせ論理部の出力信号に選択する信号を切り替え、その後、選択する信号を前記第１の組み合わせ論理部の出力信号に戻す構成（第１３の構成）としてもよい。
　上記第１３の構成から成る論理回路において、前記選択部が前記第１の組み合わせ論理部の出力信号から前記第２の組み合わせ論理部の出力信号に選択する信号を切り替えてから、前記選択部が選択する信号を前記第１の組み合わせ論理部の出力信号に戻すまでの期間は、前記クロックパルスのパルス幅に対応する時間と略同一の長さである構成（第１４の構成）としてもよい。
　また、本明細書中に開示されている他の順序回路は、上記第１２～第１４いずれかの構成から成る論理回路と、前記ラッチ部から出力される信号の状態とイベントとから前記ラッチ部に入力される信号の状態を決定する決定部と、を有する構成（第１５の構成）とされている。
　また、本明細書中に開示されている他の電源制御回路は、スイッチング電源装置のステートを制御する電源制御回路であって、上記第１５の構成から成る順序回路を有する構成（第１６の構成）とされている。
　また、本明細書中に開示されている他のスイッチング電源装置は、上記第１６の構成から成る電源制御回路と、前記スイッチング電源装置の入力電圧から前記スイッチング電源装置の出力電圧を生成するスイッチ出力段と、を有する構成（第１７の構成）とされている。
　本明細書中に開示されている一の発明によれば、より一層低消費電力化を図ることができる順序回路、並びに、これを用いた電源制御回路及びスイッチング電源装置を提供することが可能となる。
　本明細書中に開示されている他の発明によれば、グリッチの出力を防止でき且つ制御不能状態を引き起こさない論理回路、並びに、これを用いた順序回路、電源制御回路、及びスイッチング電源装置を提供することが可能となる。
第１実施形態に係る順序回路の構成を示すブロック図 図１に示す順序回路の動作例を示すタイミングチャート 遅延時間と入力電圧との関係を示すグラフ 遅延時間と使用環境温度との関係を示すグラフ 第２実施形態に係る順序回路の構成を示すブロック図 図５に示す順序回路の動作例を示すタイミングチャート ボトム検出オン時間固定方式スイッチング電源装置の一構成例を示す図 スイッチング電源装置を搭載したテレビの一構成例を示すブロック図 スイッチング電源装置を搭載したテレビの正面図 スイッチング電源装置を搭載したテレビの側面図 スイッチング電源装置を搭載したテレビの背面図 一般的な論理回路の一構成例を示すブロック図 一般的な論理回路の他の構成例を示すブロック図
＜１．第１実施形態に係る順序回路＞
　図１は、第１実施形態に係る順序回路の構成を示すブロック図である。第１実施形態に係る順序回路１（以下、順序回路１という）は、イベントトリガー管理部２と、遅延部３と、イベント処理部４と、ステートデコーダ５と、ラッチ部６と、出力デコーダ７と、を有する。
　イベントトリガー管理部２は請求項に記載の「検知部」の一例に相当する。イベント処理部４は請求項に記載の「受付部」及び「禁止部」の一例に相当する。遅延部３は請求項に記載の「クロックパルス生成部」の一例に相当する。ステートデコーダ５は請求項に記載の「決定部」の一例に相当する。ラッチ部６は請求項に記載の「ラッチ部」の一例に相当する。
　イベントトリガー管理部２は、ステート信号ＳＴ２が示す現在のステートにおける複数の入力信号ＳＩＮ１～ＳＩＮｎ（ｎは２以上の自然数）の状態がどのイベントに対応しているかを論理演算する組み合わせ論理回路である。
　イベントトリガー管理部２は、イベントの発生を示す情報を含むイベントトリガー信号ＴＲＧを遅延部３に出力する。また、イベントトリガー管理部２は、イベントの種別を示すイベント信号ＥＶＴ１をイベント処理部４に出力する。
　各入力信号ＳＩＮｋ（ｋは自然数）がどのような信号であるかは特に限定されないが、例えばコンパレータの出力信号が用いられる場合が考えられる。なお、例えば、順序回路１又は後述する順序回路１０をスイッチング電源装置のステートを制御する電源制御回路の少なくとも一部として用いる場合等では、イベントの発生タイミングはいかなるクロック信号にも同期していない。
　本構成例ではステート信号ＳＴ２が示す現在のステートにおける複数の入力信号ＳＩＮ１～ＳＩＮｎの状態がイベントの種別に対応しているが、ステート信号ＳＴ２が示す現在のステートにかかわらず複数の入力信号ＳＩＮ１～ＳＩＮｎの状態のみによってイベントの種別が定まる構成であってもよい。なお、この構成を採用する場合、ステート信号ＳＴ２はイベントトリガー管理部２に供給されなくてよい。また、本構成例ではイベントトリガー管理部２が複数の入力信号ＳＩＮ１～ＳＩＮｎを入力しているが、イベントトリガー管理部２が単一の入力信号を入力する構成であってもよい。
　遅延部３は、イベントトリガー信号ＴＲＧに基づいて、イベントの発生から遅延してクロックパルスを生成し、その生成したクロックパルスを含むクロック信号ＣＬＫをラッチ部６に供給する。また、遅延部３は、イベントトリガー信号ＴＲＧに基づいて、イベントの発生をトリガーとしてイベント処理部４をホールド状態にし、クロックパルスの生成からさらに遅延してイベント処理部４のホールド状態を解除するためのホールド信号ＨＬＤを生成し、その生成したホールド信号ＨＬＤをイベント処理部４に供給する。さらに、遅延部３は、イベント処理部４のホールド状態が解除されたタイミングから一定時間経過するまでの間イベント処理部４が全てのイベントの受け付けを禁止するためのリセット信号ＲＳＴをイベント処理部４に供給する。本実施例とは異なり、リセット信号ＲＳＴは、イベント処理部４内部で生成されてもよい。
　イベント処理部４は、ホールド信号ＨＬＤに基づいて、一のイベントを受け付けたことをトリガーとして、他のイベント（先述した一のイベントを除くイベント）の受け付けを所定の期間禁止するホールド状態になる。また、イベント処理部４は、ホールド信号ＨＬＤに基づいて、一のイベントを受け付けたタイミングでステート信号ＳＴ２が示す現在のステートを受け付け、受け付けた一のイベント及び受け付けた現在のステートをホールド状態中保持する。そして、イベント処理部４は、受け付けたイベントの種別を示すイベント信号ＥＶＴ２及び受け付けた現在のステートを示すステート信号ＳＴ１をステートデコーダ５に出力する。
　なお、複数のイベントが同時に発生することがあり得る。このため、ステートデコーダ５は、ステート信号ＳＴ２が示す現在のステート毎に各イベントの優先度を規定しており、複数のイベントが同時に発生した場合には、同時に発生した複数のイベントのうち最も優先度が高いイベントのみを受け付ける構成であることが望ましい。ステートデコーダ５の代わりにイベント処理部４が、ステート信号ＳＴ２が示す現在のステート毎に各イベントの優先度を規定しており、複数のイベントが同時に発生した場合には、同時に発生した複数のイベントのうち最も優先度が高いイベントのみを受け付ける構成としてもよい。
　ステートデコーダ５は、イベント処理部４が受け付けた現在のステートを示すステート信号ＳＴ１及びイベント処理部４が受け付けたイベントを示すイベント信号ＥＶＴ２から次のステートを示すステート信号ＮＳＴを論理演算する組み合わせ論理回路である。ステートデコーダ５は、次のステートを示すステート信号ＮＳＴをラッチ部６に出力する。
　ラッチ部６は、クロック信号ＣＬＫに含まれるクロックパルスを用いて次のステートをラッチする。ラッチ部６の出力は、現在のステートを示すステート信号ＳＴ２としてイベントトリガー管理部２、イベント処理部４、及び出力デコーダ７に供給される。
　出力デコーダ７は、現在のステートを示すステート信号ＳＴ２から出力信号ＳＯＵＴを論理演算する組み合わせ論理回路である。
　図２は、図１に示す順序回路の動作例を示すタイミングチャートである。図２では、現在のステートを示すステート信号ＳＴ２が「３」である場合に入力信号ＳＩＮ１がＬＯＷレベルになっていると、イベント信号ＥＶＴ１が「１」となるイベントが発生しているものとする。
　イベントトリガー管理部２は、入力信号ＳＩＮ１のＬＯＷレベルを検知すると、イベントトリガー信号ＴＲＧをＬＯＷレベルからＨＩＧＨレベルに切り替える。その後、ステート信号ＳＴ２が変化すると、イベントトリガー管理部２は、イベントトリガー信号ＴＲＧをＨＩＧＨレベルからＬＯＷレベルに戻す。
　遅延部３は、イベントトリガー信号ＴＲＧがＬＯＷレベルからＨＩＧＨレベルに切り替わった時点で、ホールド信号ＨＬＤをＬＯＷレベルからＨＩＧＨレベルに切り替える。遅延部３は、ホールド信号ＨＬＤをＬＯＷレベルからＨＩＧＨレベルに切り替えてからホールド期間Ｔ１が経過すると、ホールド信号ＨＬＤをＨＩＧＨレベルからＬＯＷレベルに戻す。なお、ホールド期間Ｔ１は遅延時間Ｔ２より長く設定される。
　上述した通り、現在のステートを示すステート信号ＳＴ２が「３」である場合に入力信号ＳＩＮ１がＬＯＷレベルになっていると、イベント信号ＥＶＴ１は「１」となる。なお、イベントが発生していなければ、イベント信号ＥＶＴ１は「０」となる。
　ステートデコーダ５は、イベント処理部４が受け付けた現在のステートを示すステート信号ＳＴ１が「３」であり、イベント処理部４が受け付けたイベントを示すイベント信号ＥＶＴ２が「１」であれば、次のステートを示すステート信号ＮＳＴを「５」にする。したがって、イベントトリガー信号ＴＲＧがＬＯＷレベルからＨＩＧＨレベルに切り替わった時点で、次のステートを示すステート信号ＮＳＴは「３」から「５」に切り替わる。
　遅延部３は、イベントトリガー信号ＴＲＧがＬＯＷレベルからＨＩＧＨレベルに切り替わった時点から遅延時間Ｔ２が経過すると、クロック信号ＣＬＫをＬＯＷレベルからＨＩＧＨレベルに切り替える。遅延部３は、ホールド信号ＨＬＤをＬＯＷレベルからＨＩＧＨレベルに切り替えてからホールド期間Ｔ１が経過すると、クロック信号ＣＬＫをＨＩＧＨレベルからＬＯＷレベルに戻す。これにより、単一のクロックパルスが生成される。クロックパルスの立ち上がりエッジによりラッチ部６がラッチ動作を行い、現在のステートを示すステート信号ＳＴ２が「３」から「５」に切り替わる。そして、現在のステートを示すステート信号ＳＴ２の「３」から「５」への切り替わりに応じて、出力信号ＳＯＵＴがＬＯＷレベルからＨＩＧＨレベルに切り替わる。また、遅延部３は、ホールド期間Ｔ１が終了すると、リセット信号ＲＳＴを所定期間Ｔ３のみＨＩＧＨレベルにする。所定期間Ｔ３はホールド期間Ｔ１よりも短い期間である。例えば、所定期間Ｔ３は、クロック信号ＣＬＫに含まれるクロックパルスのパルス幅に対応する時間より短くすればよい。
　なお、ラッチ部６での誤動作を防止するために、本実施形態では、遅延時間Ｔ２をラッチ部６のセットアップ時間より長くしている。より詳細には、ステート信号ＮＳＴが不定状態であるときにステート信号ＮＳＴがラッチ部６でラッチされることを防止するために、イベント処理部４のメタステーブル状態が解消されるのに要する時間とラッチ部６のセットアップ時間との合計時間より長くしている。
　一方、遅延時間Ｔ２を長くするほど、順序回路１における処理が遅延することになるので、遅延時間Ｔ２は可能な限り短いことが望ましい。
　したがって、ラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間の入力電圧特性を考慮して、入力電圧Ｖｉｎに応じて遅延時間Ｔ２の長さを変化させてもよい。例えば入力電圧Ｖｉｎが小さいほどラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間が長い場合には、図３に示すように入力電圧Ｖｉｎが小さいほど遅延時間Ｔ２を長くすればよい。逆に、入力電圧Ｖｉｎが小さいほどラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間が短い場合には、入力電圧Ｖｉｎが小さいほど遅延時間Ｔ２を短くすればよい。この場合、遅延部３が入力電圧Ｖｉｎに関する情報を取得する構成にすればよい。なお、入力電圧Ｖｉｎは順序回路１を搭載するスイッチング電源装置に搭載した場合のスイッチング電源装置の入力電圧である。また、ラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間の温度特性を考慮して、使用環境温度に応じて遅延時間Ｔ２の長さを変化させてもよい。例えば使用環境温度が高いほどラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間が長い場合には、図４に示すように使用環境温度が高いほど遅延時間Ｔ２を長くすればよい。逆に、使用環境温度が高いほどラッチ部６のセットアップ時間やイベント処理部４のメタステーブル状態が解消されるのに要する時間が短い場合には、使用環境温度が高いほど遅延時間Ｔ２を短くすればよい。この場合、遅延部３が順序回路１の使用環境温度に関する情報を取得する構成にすればよい。
　なお、上述した入力電圧Ｖｉｎに応じた遅延時間Ｔ２の調整と上述した順序回路１の使用環境温度に応じた遅延時間Ｔ２の調整とを組み合わせて実施してもよい。
　以上説明した順序回路１は、順序回路１の動作中に常時周期的にクロックパルスを生成する必要がないため、クロックゲーティング手法を用いる構成よりも消費電力を低減することができる。
＜２．第２実施形態に係る順序回路＞
　図５は、第２実施形態に係る順序回路の構成を示すブロック図である。第２実施形態に係る順序回路１０は、イベントトリガー管理部２と、遅延部３と、イベント処理部４と、ステートデコーダ５と、ラッチ部６と、出力デコーダ７及び８と、出力マルチプレクサ９と、を有する。図５において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
　出力デコーダ７は請求項に記載の「第１の組み合わせ論理部」の一例に相当する。出力デコーダ８は請求項に記載の「第２の組み合わせ論理部」の一例に相当する。出力マルチプレクサ９は請求項に記載の「選択部」の一例に相当する。
　本実施形態では、遅延部３は、第１実施形態で説明した動作の他に、クロック信号ＣＬＫよりも僅かに先行する信号である選択信号ＳＥＬを出力マルチプレクサ９に供給する。
　なお、本実施形態では選択信号ＳＥＬをクロック信号ＣＬＫよりも僅かに先行する信号としたが、選択信号ＳＥＬをクロック信号ＣＬＫと同一の信号にしてもよい。
　本実施形態では、出力デコーダ７は、現在のステートを示すステート信号ＳＴ２から出力信号ＳＯＵＴではなくデコード信号を論理演算する。
　出力デコーダ８は、次のステートを示すステート信号ＮＳＴからデコード信号を論理演算する組み合わせ論理回路である。
　出力デコーダ７と出力デコーダ８とは同一の論理構成である。言い換えると、出力デコーダ７と出力デコーダ８とは同一の入出力特性である。
　出力マルチプレクサ９は、選択信号ＳＥＬに基づいて、出力デコーダ７から出力されるデコード信号と出力デコーダ８から出力されるデコード信号のいずれか一方を選択し、選択した信号を出力信号ＳＯＵＴとして出力する。
　図６は、順序回路１０の動作例を示すタイミングチャートである。図２と同様に図６でも、現在のステートを示すステート信号ＳＴ２が「３」である場合に入力信号ＳＩＮ１がＬＯＷレベルになっていると、イベント信号ＥＶＴ１が「１」となるイベントが発生しているものとする。なお、図６に示す順序回路１０の動作例のうち、図２に示す順序回路１の動作例と同様の部分については詳細な説明を省略する。
　選択信号ＳＥＬは、クロック信号ＣＬＫが立ち上がる直前に立ち上がり、クロック信号ＣＬＫが立ち下がる直前に立ち下がる。したがって、選択信号ＳＥＬがＨＩＧＨレベルである期間Ｔ４は、クロック信号ＣＬＫに含まれるクロックパルスのパルス幅に対応する時間と略同一の長さになる。
　出力マルチプレクサ９は、選択信号ＳＥＬがＨＩＧＨレベルであれば、出力デコーダ８から出力されるデコード信号を出力信号ＳＯＵＴとして出力する。また、出力マルチプレクサ９は、選択信号ＳＥＬがＬＯＷレベルであれば、出力デコーダ７から出力されるデコード信号を出力信号ＳＯＵＴとして出力する。すなわち、ラッチ部６のラッチ動作によって、ラッチ部６から出力されるステート信号ＳＴ２のステートが遷移しているときのみ、ラッチ部６に入力されるステート信号ＮＳＴをデコードした信号を出力信号ＳＯＵＴとし、それ以外のときにはラッチ部６から出力されるステート信号ＳＴ２をデコードした信号を出力信号ＳＯＵＴとしている。
　これにより、ラッチ部６から出力されるステート信号ＳＴ２のステートが遷移しているときに出力デコーダ７から出力されるデコード信号にグリッチが発生しても、出力信号ＳＯＵＴにグリッチが出現しないようにすることができる。また、出力信号ＳＯＵＴがラッチ部６から出力されるステート信号ＳＴ２と無関係である期間（期間Ｔ４）は一時的であり、期間Ｔ４が終了すると、出力信号ＳＯＵＴがラッチ部６から出力されるステート信号ＳＴ２に対応している状態に戻る。したがって、出力信号ＳＯＵＴを用いた制御が不能状態に陥るおそれがなくなる。
　順序回路１と同様に、順序回路１０は、クロックゲーティング手法を用いる構成よりも消費電力を低減することができる。また、以上説明したラッチ部６と、出力デコーダ７及び８と、出力マルチプレクサ９とによって構成される論理回路は、グリッチの出力を防止することができ且つ制御不能状態を引き起こさない。
＜３．スイッチング電源装置への適用＞
　先述した順序回路１又は順序回路１０は例えば図７に示すボトム検出オン時間固定方式スイッチング電源装置に用いることができる。図７に示すボトム検出オン時間固定方式スイッチング電源装置は、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータである。
　図７に示すボトム検出オン時間固定方式スイッチング電源装置では、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆまで下がったことを検出すると、ドライバ１２は、所定のオン時間Ｔｏｎを設定するオン時間設定回路１３からの出力に基づいて、所定のオン時間Ｔｏｎだけスイッチ電圧Ｖｓｗがハイレベルになるように上側トランジスタＮ１をオン状態にする。なお、ドライバ１２は、所定のオン時間Ｔｏｎ以外では上側トランジスタＮ１をオフ状態にする。また、上側トランジスタＮ１及び下側トランジスタＮ２はドライバ１２によって相補的にスイッチングされる。
　また、図７に示すボトム検出オン時間固定方式スイッチング電源装置では、過電流保護機能や過熱保護機能等を実現するために、ドライバ１２が電流センサや温度センサ等の出力に応じた動作を実行する。
　ドライバ１２はボトム検出オン時間固定方式スイッチング電源装置のステートを制御する電源制御回路であり、ドライバ１２の少なくとも一部として先述の順序回路１又は順序回路１０を用いることができる。
　なお、先述した順序回路１及び順序回路１０それぞれはボトム検出オン時間固定方式以外のスイッチング電源装置に用いることもできる。また、先述した順序回路１及び順序回路１０それぞれはスイッチング電源装置に限らず例えばモータ駆動装置等にも用いることができる。
＜４．テレビへの適用＞
　図８は、先述のスイッチング電源装置を搭載したテレビの一構成例を示すブロック図である。また、図９Ａ～図９Ｃは、それぞれ、先述のスイッチング電源装置を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＡは、チューナ部Ａ１と、デコーダ部Ａ２と、表示部Ａ３と、スピーカ部Ａ４と、操作部Ａ５と、インタフェイス部Ａ６と、制御部Ａ７と、電源部Ａ８と、を有する。
　チューナ部Ａ１は、テレビＡに外部接続されるアンテナＡ０で受信された受信信号から所望チャンネルの放送信号を選局する。
　デコーダ部Ａ２は、チューナＡ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ａ２は、インタフェイス部Ａ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。
　表示部Ａ３は、デコーダ部Ａ２で生成された映像信号を映像として出力する。
　スピーカ部Ａ４は、デコーダ部Ａ２で生成された音声信号を音声として出力する。
　操作部Ａ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ａ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。
　インタフェイス部Ａ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。
　制御部Ａ７は、上記各部Ａ１～Ａ６の動作を統括的に制御する。制御部Ａ７としては、ＣＰＵ［central　processing　unit］などを用いることができる。
　電源部Ａ８は、上記各部Ａ１～Ａ７に電力供給を行う。電源部Ａ８としては、先述のスイッチング電源装置を好適に用いることができる。
　なお、先述のスイッチング電源装置は、テレビに搭載される電源装置に限定されることはなく、液晶ディスプレイ、プラズマディスプレイ、ＢＤレコーダ／プレーヤ、セットトップボックス、並びに、パーソナルコンピュータなど、種々の電子機器に搭載される電源装置（例えば、ＳＯＣ［system-on-chip］用あるいは周辺機器用の電源装置）として利用することが可能である。
＜５．その他＞
　本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　上記第１実施形態及び第２実施形態では、イベントトリガー管理部２が入力信号のレベルに基づいてイベントの発生を検知する構成であったが、イベントトリガー管理部２が入力信号のエッジに基づいてイベントの発生を検知する構成であってもよい。ただし、ホールド期間とホールド期間解除後に跨がって発生する他のイベントを取りこぼすことなく検知することを容易にする観点から、イベントトリガー管理部２が入力信号のレベルに基づいてイベントの発生を検知する構成である方が望ましい。
　上記第１実施形態及び第２実施形態では、リセット信号ＲＳＴが生成される構成であったが、リセット信号ＲＳＴが生成されない構成であってもよい。また、上記第１実施形態及び第２実施形態では、一のホールド期間中に単一のクロックパルスが生成される構成であったが、ラッチ部７のラッチ動作に複数のクロックパルスが必要である場合等には一のホールド期間中に複数のクロックパルスが生成される構成であってもよい。
　ラッチ部６と、出力デコーダ７及び８と、出力マルチプレクサ９とによって構成される論理回路は、先述の順序回路１０に限らず他の順序回路に用いてもよい。なお、ラッチ部６と、出力デコーダ７及び８と、出力マルチプレクサ９とによって構成される論理回路は、ラッチ部６がラッチ動作を行う機会が少ない先述の順序回路１０やゲーテッドクロック信号を用いる順序回路に特に好適に用いることができる。
　　　１　　第１実施形態に係る順序回路
　　　２　　イベントトリガー管理部
　　　３　　遅延部
　　　４　　イベント処理部
　　　５　　ステートデコーダ
　　　６　　ラッチ部
　　　７、８　　出力デコーダ
　　　９　　出力マルチプレクサ
　　　１０　　第２実施形態に係る順序回路
　　　Ａ　　テレビ
　　　Ａ０　　アンテナ
　　　Ａ１　　チューナ部
　　　Ａ２　　デコーダ部
　　　Ａ３　　表示部
　　　Ａ４　　スピーカ部
　　　Ａ５　　操作部
　　　Ａ６　　インタフェイス部
　　　Ａ７　　制御部
　　　Ａ８　　電源部

Claims (16)

  1. 　入力信号に基づいてイベントの発生を検知する検知部と、
    　発生が前記検知部によって検知された前記イベントを受け付ける受付部と、
    　前記受付部が一の前記イベントを受け付けたことをトリガーとして、前記受付部による他の前記イベントの受け付けを第１の期間禁止する禁止部と、
    　前記第１の期間の開始から前記第１の期間より短い第２の期間が経過した後であって前記第１の期間の終了までの間に、１以上のクロックパルスを生成するクロックパルス生成部と、
    　現在のステートと前記受付部が受け付けた前記イベントとから次のステートを決定する決定部と、
    　前記クロックパルスを用いて前記次のステートをラッチするラッチ部と、
    　を有し、
    　前記ラッチ部の出力が前記現在のステートであることを特徴とする順序回路。
  2. 　前記イベントの発生タイミングはいかなるクロック信号にも同期していないことを特徴とする請求項１に記載の順序回路。
  3. 　前記禁止部は、前記第１の期間の終了から第３の期間が経過するまでの間、前記受付部による全ての前記イベントの受け付けを禁止することを特徴とする請求項１又は請求項２に記載の順序回路。
  4. 　前記検知部は、前記現在のステートと前記入力信号の状態とに基づいて前記イベントの種別を検知し、前記イベントの種別を前記受付部に通知することを特徴とする請求項１～３のいずれか一項に記載の順序回路。
  5. 　前記第２の期間は、前記ラッチ部のセットアップ時間より長いことを特徴とする請求項１～４のいずれか一項に記載の順序回路。
  6. 　前記第２の期間は、前記受付部のメタステーブル状態が解消されるのに要する時間と前記ラッチ部のセットアップ時間との合計時間より長いことを特徴とする請求項５に記載の順序回路。
  7. 　前記検知部は前記入力信号のレベルに基づいて前記イベントの発生を検知することを特徴とする請求項１～６のいずれか一項に記載の順序回路。
  8. 　前記クロックパルス生成部は、前記順序回路の使用環境温度に応じて前記第２の期間の長さを変化させることを特徴とする請求項１～７のいずれか一項に記載の順序回路。
  9. 　入力される信号の状態をクロックパルスを用いてラッチするラッチ部と、
    　前記ラッチ部から出力される信号の状態に応じた信号を生成して出力する第１の組み合わせ論理部と、
    　前記ラッチ部に入力される信号と同一の信号の状態に応じた信号を生成して出力する第２の組み合わせ論理部と、
    　前記第１の組み合わせ論理部の出力信号と前記第２の組み合わせ論理部の出力信号のいずれか一方を選択して出力する選択部と、
    　を有し、
    　前記第１の組み合わせ論理部と前記第２の組み合わせ論理部とは同一の論理構成であることを特徴とする論理回路。
  10. 　前記選択部は、
    　前記ラッチ部がラッチしている信号の状態が遷移する直前に、又は、前記ラッチ部がラッチしている信号の状態が遷移すると同時に、前記第１の組み合わせ論理部の出力信号から前記第２の組み合わせ論理部の出力信号に選択する信号を切り替え、
    　その後、選択する信号を前記第１の組み合わせ論理部の出力信号に戻すことを特徴とする請求項９に記載の論理回路。
  11. 　前記選択部が前記第１の組み合わせ論理部の出力信号から前記第２の組み合わせ論理部の出力信号に選択する信号を切り替えてから、前記選択部が選択する信号を前記第１の組み合わせ論理部の出力信号に戻すまでの期間は、前記クロックパルスのパルス幅に対応する時間と略同一の長さであることを特徴とする請求項１０に記載の論理回路。
  12. 　請求項９～１１のいずれか一項に記載の論理回路と、
    　前記ラッチ部から出力される信号の状態とイベントとから前記ラッチ部に入力される信号の状態を決定する決定部と、
    　を有することを特徴とする順序回路。
  13. 　スイッチング電源装置のステートを制御する電源制御回路であって、
    　請求項１～８のいずれか一項に記載の順序回路を有することを特徴とする電源制御回路。
  14. 　前記クロックパルス生成部は、前記スイッチング電源装置の入力電圧に応じて前記第２の期間の長さを変化させることを特徴とする請求項１３に記載の電源制御回路。
  15. 　スイッチング電源装置のステートを制御する電源制御回路であって、
    　請求項１２に記載の順序回路を有することを特徴とする電源制御回路。
  16. 　請求項１３～１５のいずれか一項に記載の電源制御回路と、
    　前記スイッチング電源装置の入力電圧から前記スイッチング電源装置の出力電圧を生成するスイッチ出力段と、
    　を有することを特徴とするスイッチング電源装置。
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