WO2019073761A1 - 電力変換装置 - Google Patents

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WO2019073761A1
WO2019073761A1 PCT/JP2018/034505 JP2018034505W WO2019073761A1 WO 2019073761 A1 WO2019073761 A1 WO 2019073761A1 JP 2018034505 W JP2018034505 W JP 2018034505W WO 2019073761 A1 WO2019073761 A1 WO 2019073761A1
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WO
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phase
cell
voltage
cells
carrier
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Application number
PCT/JP2018/034505
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English (en)
French (fr)
Inventor
一瀬　雅哉
真 小倉
隆彦 菊井
Original Assignee
株式会社日立製作所
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Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/49—Combination of the output voltage waveforms of a plurality of converters

Definitions

  • the present invention relates to a power converter.
  • Non-Patent Documents 1 and 2 below describe an MMC (Modular Multilevel Converter) that is connected to an AC voltage system and performs AC-DC conversion or AC-AC conversion.
  • MMC Modular Multilevel Converter
  • Makoto Kuwahara, et al. "PWM control method and operation verification of modular multi-level converter (MMC)", Theory of Electronics B, Vol. 128, No. 7, 2008 Hideaki Fujita, et al., "Power Flow Analysis and Control of DC Capacitor Voltage for MMCC-DSCC Modular Multilevel Converter,” Theory of Electrical Engineering B, Vol. 132, No. 6, 2012
  • an MMC has a plurality of cells connected in series, and each cell has a capacitor and a switching element.
  • the voltage and current level of the AC voltage system to which the MMC is connected include many harmonic components, the voltage balance of these capacitors is broken, and the waveform distortion of the synthesized AC voltage becomes large. There is.
  • This invention is made in view of the situation mentioned above, and an object of this invention is to provide the power converter device which can make waveform distortion small.
  • a power converter includes a plurality of cells connected in series, each having a plurality of switching elements and at least one capacitor, and a phase information generating unit for generating phase information.
  • An on / off control unit configured to turn on / off a plurality of the switching elements in each of the cells at timings based on the phase information and the specific information of each of the cells.
  • waveform distortion can be reduced.
  • 1 is a block diagram of an MMC according to a first embodiment of the present invention. It is a block diagram of the cell in a 1st embodiment. It is a block diagram of a common control part with which a control device is provided. It is a block diagram of U phase control part with which a control device is provided. It is a block diagram of a pulse width modulator. It is a wave form diagram of each part in a 1st embodiment. It is a wave form diagram of the carrier wave in a 1st embodiment. It is a figure which shows the transition state of the carrier wave phase signal in 1st Embodiment. It is a wave form diagram of the carrier wave in a comparative example. It is a wave form diagram of the carrier wave in a 2nd embodiment.
  • FIG. It is a figure which shows the phase distribution in FIG. It is another wave form diagram of the carrier wave in a 2nd embodiment. It is a figure which shows the transition state of the carrier wave phase signal in 2nd Embodiment.
  • a power converter using power electronics technology is expanding its application to power conditioning systems (PCS) and the like in addition to DC power transmission and reactive power control.
  • PCS power conditioning systems
  • the PCS is a system for connecting a solar power generation system, a wind power generation system, a storage system and the like to a power system.
  • MMC Modular Multilevel Converter
  • MMC is one of the voltage type self-excitation converters capable of increasing the applied DC voltage (arm voltage).
  • the arms of the U-phase, V-phase, and W-phase have a plurality of cells connected in series. And since the DC voltage (arm voltage) can be increased by increasing the number of cells in series, MMC is suitable for a large capacity power converter.
  • FIG. 1 is a block diagram of an MMC 102 (power conversion device) according to a first embodiment of the present invention.
  • the illustrated MMC 102 may be referred to as a ZC-MMC (Zero-Sequence Cancelling Modular Multilevel Converter; zero-phase canceled MMC).
  • the MMC 102 is connected between the three-phase power system 101 (AC system) and the DC power system 150, and performs bidirectional power conversion between the two.
  • the DC power system 150 is, for example, a DC power transmission system, another MMC, or the like.
  • Back-to-back connection between the MMC 102 and another MMC (not shown) similarly formed can mutually exchange power between the power system 101 and the other power system (not shown).
  • the frequency in the electric power system 101 is called "system frequency.”
  • MMC 102 includes positive electrode terminal 130P connected to the positive electrode of DC power system 150, negative electrode terminal 130N connected to the negative electrode of DC power system 150, U-phase, V-phase, W-phase arms 104U, 104V, 104W These are sometimes collectively referred to as an arm 104), a control device 112 that controls each part in the MMC 102, a three-phase transformer 103, an initial charging device 120, and a circuit breaker 121.
  • the output voltage of the DC power system 150 that is, the DC voltage between the positive electrode terminal 130P and the negative electrode terminal 130N is called VPN.
  • the three-phase transformer 103 includes a ⁇ -connected primary winding 103 a and a staggered secondary winding 103 b.
  • the arms 104U, 104V, and 104W are connected between the positive electrode terminal 130P and the U-phase, V-phase, and W-phase terminals (no reference numerals) of the secondary winding 103b, respectively. Further, the neutral point (without the reference numeral) of the secondary winding 103b is connected to the negative electrode terminal 130N.
  • Each arm 104 has M (M is a plurality of) cells 108 connected in series.
  • one of the plurality of cells 108 may be expressed in a format such as “cell 108 jm”.
  • j is a phase number, and is any one of “1” to “3”.
  • characters such as “u”, “v”, “w” may be used as the phase number j.
  • m is a cell number (cell correspondence information), which is any one of “1” to “M (number of serial cells)”.
  • the cell number m indicates that it is the mth cell as viewed from the positive electrode terminal 130P in the corresponding arm.
  • the primary winding 103 a of the transformer 103 is connected to the power system 101 via the circuit breaker 121.
  • the voltage detector 110 is connected to the grid side of the circuit breaker 121.
  • the voltage detector 110 detects phase voltages of U-phase, V-phase and W-phase of the power system 101, and supplies primary side voltage detection values VGU, VGV and VGW which are detection results to the control device 112. Further, a current detector 111 is inserted between each of the arms 104U, 104V, 104W and the secondary winding 103b.
  • the current detector 111 detects the secondary side current flowing through the U phase, V phase and W phase of the secondary winding 103b, that is, the arm current, and detects the U phase, V phase and W phase arm current as a detection result IUP, IVP, IWP are supplied to the controller 112.
  • a current detector 109 is inserted between the primary winding 103 a of the transformer 103 and the circuit breaker 121.
  • the current detector 109 detects the primary side current flowing through the U phase, V phase and W phase of the primary winding 103 a, and supplies primary side current detection values IGU, IGV and IGW which are detection results to the control device 112.
  • the direct current detector 115 is inserted between the neutral point of the secondary winding 103b and the negative electrode terminal 130N.
  • the DC current detector 115 detects a DC current flowing from the MMC 102 to the DC power system 150, and supplies a DC current detection value IDC as a detection result to the control device 112.
  • the control device 112 includes hardware as a general computer, such as a central processing unit (CPU), a digital signal processor (DSP), a random access memory (RAM), and a read only memory (ROM). , A control program executed by the CPU, a microprogram executed by the DSP, various data, and the like are stored. In FIG. 1, the inside of the control device 112 shows functions implemented by a control program and a microprogram as blocks.
  • CPU central processing unit
  • DSP digital signal processor
  • RAM random access memory
  • ROM read only memory
  • control device 112 includes common control unit 140C, command value generation unit 140P (phase information generation unit), U-phase, V-phase and W-phase control units 140U, 140V, 140W (on-off control unit). ing.
  • the command value generation unit 140P outputs various command values and the like based on a command from the upper control apparatus (not shown).
  • the common control unit 140C performs common control on the U phase, the V phase, and the W phase.
  • the U-phase, V-phase and W-phase control units 140U, 140V, and 140W execute control on the arms 104U, 104V, and 104W, respectively.
  • the details of the command value generation unit 140P and the control units 140C, 140U, 140V, and 140W will be described later.
  • each cell 108 is supplied to the control device 112 via the transmission line 114. Further, the control device 112 outputs drive pulses (details will be described later) to each cell 108 via the transmission path 113.
  • the initial charging device 120 charges capacitors (described in detail later) provided in each cell 108 via the transformer 103 at the start of operation of the MMC 102. Then, when charging by the first charging device 120 is completed, the circuit breaker 121 is turned on.
  • the control device 112 outputs a drive pulse to each cell 108 through the transmission path 113 after the circuit breaker 121 is turned on. As a result, an alternating current flows in the secondary winding 103 b of the transformer 103, and power can be interchanged between the power system 101 and the DC power system 150.
  • FIG. 2 is a block diagram of cell 108 (ie, cell 108 jm).
  • the cell 108 jm is generally called a “half bridge”, and the input / output terminals 210 a and 210 b, the cell control unit 205, the switching elements 201H and 201L, the free wheeling diodes 202H and 202L, the capacitor 203, and the voltage And a detector 204.
  • the switching elements 201H and 201L are IGBTs (Insulated Gate Bipolar Transistors).
  • the current flowing through the input / output terminals 210a and 210b is referred to as an arm current Ij.
  • the arm current detection values IUP, IVP, IWP shown in FIG. 1 are detection values of the arm current Ij.
  • the cell control unit 205 receives pulse signals GHjm and GLjm from the control device 112 (see FIG. 1) via the transmission path 113.
  • the cell control unit 205 performs on / off control of the switching element 201H based on the pulse signal GHjm and performs on / off control of the switching element 201L based on the pulse signal GLjm.
  • the voltage detector 204 detects a capacitor voltage VDCjm, which is a terminal voltage of the capacitor 203, and supplies the detection result to the control device 112 through the transmission line 114.
  • the voltage between the input and output terminals 210a and 210b is called a cell voltage Vjm.
  • the cell voltage Vjm becomes zero.
  • the switching element 201L is turned off and the switching element 201H is turned on, the cell voltage Vjm becomes a positive value (the potential of the input / output terminal 210a is higher than that of 210b).
  • FIG. 3 is a block diagram of the common control unit 140C included in the control device 112.
  • common control unit 140C includes APR 510 (active power regulator), DCI-ACR 511 (DC current regulator), adder 514, DC-AVR 522 (DC voltage regulator), and AQR 524 (system invalid).
  • Power regulator active power regulator
  • ACR 526 current regulator
  • inverse DQ converter 528 two-phase to three-phase converter 530
  • adder group 532 three-phase to two-phase converter 540, DQ converter 542, and
  • the power calculator 550 calculates the active power and the reactive power of the MMC 102 based on the primary side current detection values IGU, IGV, IGW and the primary side voltage detection values VGU, VGV, VGW, and outputs the calculation result as the active power. It is output as the calculated value P and the reactive power calculated value Q. Further, active power command value Pref, reactive power command value Qref, capacitor voltage command value VDCref, and inter-PN voltage command set value VPNref shown in the figure are transmitted from command value generation unit 140P (see FIG. 1) to common control unit 140C. It is a command value supplied to the system.
  • the active power command value Pref and the reactive power command value Qref are command values of active power and reactive power input / output to / from the power system 101 by the MMC 102.
  • the capacitor voltage command value VDCref is a command value of the capacitor voltage VDCjm (see FIG. 2), and is a value common to the cells 108jm.
  • the inter-PN voltage command set value VPNref is a command value of the DC voltage VPN (see FIG. 1).
  • Three-phase to two-phase converter 560 converts the three-phase primary side voltage detection values VGU, VGV, VGW into two-phase voltage signals Va, Vb based on the following equation (1).
  • the DQ converter 562 converts the two-phase voltage signals Va and Vb into a d-axis voltage Vd and a q-axis voltage Vq based on the following equation (2).
  • the three-phase / two-phase converter 540 converts the three-phase arm current detection values IUP, IVP, IWP into two-phase current signals Ia, Ib based on the following equation (3).
  • the DQ converter 542 converts the two-phase current signals Ia and Ib into the d-axis current Id and the q-axis current Iq based on the following equation (4).
  • the phase detector 552 performs digital Fourier transform (DFT) processing on the voltage signals Va and Vb to obtain fundamental wave components Va0 and Vb0 of the voltage signals Va and Vb. Further, the phase detector 552 calculates the system phase signal ⁇ (t) based on the following equation (5).
  • ⁇ / 3 (60 °) in the equation (5) is a value for correcting the phase difference between the primary and secondary of the transformer 103, and is a value determined by the connection state of the transformer 103.
  • Voltage average value calculation unit 564 receives capacitor voltages VDCjm from all cells 108 through transmission path 114, and all cell capacitor voltage average value VDCave which is an average value of these based on the following equation (6).
  • M is the number of serial cells in one arm 104
  • j and m are the above-mentioned phase numbers (1 to 3) and cell numbers (1 to M).
  • the subtractor (not numbered) at the front stage of DC-AVR 522 subtracts all cell capacitor voltage average value VDCave from capacitor voltage command value VDCref.
  • the DC-AVR 522 performs proportional integral control on the subtraction result (VDCref-VDCave), and outputs an effective current command value Idref such that the subtraction result (VDCref-VDCave) approaches zero.
  • the subtractor (without the sign) at the rear stage of the DC-AVR 522 subtracts the d-axis current Id from the active current command value Idref, and supplies the subtraction result (Idref-Id) to the ACR 526.
  • the subtractor (without the sign) at the front stage of the AQR 524 subtracts the reactive power calculation value Q from the reactive power command value Qref.
  • the AQR 524 performs proportional-plus-integral control on the subtraction result (Qref-Q) and outputs a reactive current command value Iqref such that the subtraction result (Qref-Q) approaches zero.
  • the subtractor (without the sign) at the latter stage of the AQR 524 subtracts the q-axis current Iq from the reactive current command value Iqref, and supplies the subtraction result (Iqref ⁇ Iq) to the ACR 526.
  • the ACR 526 performs proportional integral operation on the supplied subtraction results (Idref-Id) and (Iqref-Iq), and the d-axis voltage command Vdr and the q-axis voltage command Vqr such that both subtraction results approach zero.
  • Output A pair of adders (without a code) at the subsequent stage of the ACR 526 adds the d-axis voltage command Vdr and the d-axis voltage Vd, outputs the addition result as the d-axis voltage command Vdref, and q-axis voltage command Vqr and q axis Voltage Vq is added, and the addition result is output as a q-axis voltage command Vqref.
  • the inverse DQ converter 528 converts the d-axis voltage command Vdref and the q-axis voltage command Vqref into two-phase voltage command values Varef and Vbref (not shown) based on the following equation (7).
  • the two-phase to three-phase converter 530 converts the two-phase voltage command values Varef, Vbref into three-phase voltage command values Vuref0, Vvref0, Vwref0 based on the following equation (8).
  • the subtractor (without the sign) at the previous stage of the APR 510 subtracts the active power calculation value P from the active power command value Pref.
  • the APR 510 performs proportional integration control on the subtraction result (Pref-P), and outputs a DC current command value IDCref such that the subtraction result (Pref-P) approaches zero.
  • a subtractor (without a code) subsequent to the APR 510 subtracts the DC current detection value IDC from the DC current command value IDCref.
  • the DCI-ACR 511 outputs an inter-PN voltage correction command value VDCref0 such that the subtraction result (IDCref-IDC) approaches zero.
  • the inter-PN voltage command set value VPNref is a command value of the DC voltage VPN (see FIG. 1).
  • the adder 514 adds the inter-PN voltage command set value VPNref and the inter-PN voltage correction command value VDCref0, and outputs the addition result as an inter-PN DC voltage control instruction value VDCref1.
  • the input deviation input to the APR 510 that is, the subtraction result (Pref-P) can be reduced. This makes it easy to make the active power calculation value P follow the active power command value Pref.
  • Adder group 532 adds inter-PN DC voltage control command value VDCref1 to voltage command values Vuref0, Vvref0 and Vwref0, respectively, as shown in the following equation (9), and adds the result to U phase, V phase and W-phase arm output voltage command values Vuref1, Vvref1 and Vwref1 are output. These command values are respectively supplied to the U-phase, V-phase and W-phase control units 140U, 140V, and 140W (see FIG. 1).
  • FIG. 4 is a block diagram of the U-phase control unit 140U included in the control device 112.
  • the V-phase control unit 140V and the W-phase control unit 140W are not illustrated, but are configured similarly to the U-phase control unit 140U.
  • U-phase control unit 140U includes voltage average value calculation unit 604 and cell control units 620-1 to 620-M of M systems (M is the number of cells 108 connected in series). However, in FIG. 4, among the cell control units 620-1 to 620-M, only one cell control unit 620-m (where 1 ⁇ m ⁇ M) is illustrated.
  • Voltage average value calculation unit 604 adds and averages U-phase capacitor voltages VDCu1 to VDCuM of M systems, and outputs the result as U-phase capacitor voltage average value VDCuave.
  • the subtractor 605 included in the cell control unit 620-m subtracts the U-phase capacitor voltage average value VDCuave from the m-th U-phase capacitor voltage VDCum, and outputs the subtraction result as the voltage difference dVum.
  • the capacitor voltage balance control unit 602 um associated with the U-th m-th cell receives the voltage difference dVum and the U-phase arm current detection value IUP as input signals, and based on the following equation (10), the capacitor voltage of the U-th m-th cell Output balance control command VBum.
  • G1 is a control gain.
  • the adder 610 adds the capacitor voltage balance control command VBum and the U-phase arm output voltage command value Vuref1 and outputs the result as the modulation wave Vuref2m of the m-th cell.
  • the modulation wave Vuref 2 m is input to the U-th m-th pulse width modulator 612 (denoted as PWMum in the drawing).
  • the command value generation unit 140P (see FIG. 1) described above outputs a value of phase setting number A (phase information) to the control units 140U, 140V, and 140W.
  • the phase setting number A is an integer that is cyclically incremented by one each in one cycle of the grid frequency in the range of “0” to “M ⁇ 1”.
  • the phase selector 606 receives the own cell number m and the phase setting number A, and outputs the carrier phase signal ⁇ m based on the following equation (11).
  • carrier wave phase signals ⁇ m that is, ⁇ 1 to ⁇ 9 are any of 0 °, ⁇ 40 °, ⁇ 80 °,..., ⁇ 280 ° or ⁇ 320 °. As it becomes a value, it becomes a mutually different value.
  • the pulse width modulator 612 receives the system phase signal ⁇ (t), the carrier wave phase signal ⁇ m, and the modulation wave Vuref2m, and supplies the pulse signal GHum to the U-th m-th cell 108um (see FIG. 2).
  • GLum ie, the pulse signals GHjm and GLjm shown in FIG. 2 is output.
  • the electro-optical converter 614 (denoted as E / O in the figure) converts the pulse signals GHum and GLum into light signals, and the cell control unit 205 of the cell 108um (FIG. 2) via the corresponding transmission path 113um. Supply).
  • FIG. 5 is a block diagram of pulse width modulator 612.
  • the multiplier 710 multiplies the number of pulses K by the system phase signal ⁇ (t).
  • the pulse number K is the ratio of the grid frequency, that is, the frequency of the power grid 101 to the carrier frequency for pulse width modulation (PWM). For example, if the grid frequency is 50 Hz and the number of pulses K is "5", the carrier frequency will be 250 Hz.
  • An output signal of the multiplier 710 is referred to as a phase signal ⁇ k (t).
  • the adder 712 adds the phase signal ⁇ k (t) and the carrier wave phase signal ⁇ m, and outputs the addition result as a cell phase signal ( ⁇ k (t) + ⁇ m) for the cell number m.
  • the carrier wave calculator 721 (carrier wave generator) generates a triangular wave carrier wave ⁇ m (t) for pulse width modulation based on the cell phase signal ( ⁇ k (t) + ⁇ m).
  • the carrier wave ⁇ m (t) when the carrier wave phase signal ⁇ m is “0 °” is referred to as a reference carrier wave ⁇ (t). Therefore, the carrier wave ⁇ m (t) has a waveform having a phase difference of ⁇ m with respect to the reference carrier wave ⁇ (t).
  • the comparator 722 (CMP) compares the magnitude relation between the modulated wave Vuref2m and the carrier ⁇ m (t), and if “Vuref2m ⁇ ⁇ m (t)”, “1” (on), otherwise Generates a pulse signal GH which is "-1" (off).
  • the NOT circuit 724 outputs a pulse signal GL obtained by inverting the value of the pulse signal GH.
  • the on delay circuits 726 and 728 slightly delay the rising timing of the pulse signals GH and GL from “-1" (off) to "1" (on), and output the result as pulse signals GHum and GLum.
  • the switching elements 201H and 201L (see FIG. 2) in the cell 108um are turned on / off by these pulse signals GHum and GLum.
  • the reason for delaying the rising timings of the pulse signals GHum and GLum in the on-delay circuits 726 and 728 is to secure a dead time in which both of the switching elements 201H and 201L are turned off.
  • FIG. 6 is a waveform diagram of each part in the present embodiment, and the horizontal axis of each waveform is time (seconds).
  • the modulation wave Vuref2m is substantially sinusoidal.
  • the illustrated example assumes that the pulse number K is "5".
  • the grid frequency is 50 Hz
  • the period Tf of the modulation wave Vuref2m is 20 ms (milliseconds)
  • the period of the carrier wave ⁇ m (t) is 4 ms.
  • the pulse signals GHum and GLum are signals which are substantially inverted from each other. In FIG. 6, illustration of dead time is omitted.
  • the cell voltage Vum (Vjm in FIG. 2) has a waveform close to that of the pulse signal GHum, and becomes a voltage alternately switching to 0 [V] or VDCum (capacitor voltage VDCjm in FIG. 2).
  • FIG. 7 is a waveform diagram of the carrier wave ⁇ m (t) in the present embodiment.
  • Sections TA1, TA2, and TA3 in the figure are sections corresponding to the cycle of the system frequency, that is, the cycle of every 20 ms.
  • the carrier wave ⁇ m (t), ie, the carrier waves ⁇ 1 (t) to ⁇ 9 (t) is a triangular wave having a cycle of 4 ms and sequentially having a phase difference of 40 °.
  • the waveform of ⁇ 1 (t) is indicated by a thick line. At time t0, ⁇ 1 (t) has a peak value. Therefore, the carrier wave ⁇ 1 (t) has a peak value also at time t10 when one cycle of the system frequency has elapsed.
  • the phase setting number A is incremented by "1".
  • the carrier phase signal ⁇ 1 decreases by 40 °. Therefore, the carrier wave ⁇ 1 (t) is delayed by 40 ° in phase. Then, at time t11 when a time equivalent to 40 ° has elapsed from time t10, a peak appears again on the carrier wave ⁇ 1 (t). Further, at time t20 when one cycle of the grid frequency has elapsed from time t10, the phase setting number A is incremented again by "1".
  • phase of the carrier wave ⁇ 1 (t) is further delayed by 40 °, and a peak value appears on the carrier wave ⁇ 1 (t) at time t21 when a time equivalent to 80 ° has elapsed from time t20.
  • FIG. 8 is a diagram showing a transition state of the carrier wave phase signal ⁇ m in the present embodiment.
  • the phase distribution PD02 is a phase distribution in the section TA2 of FIG.
  • phase distribution PD02 carrier wave phase signals ⁇ 1 to ⁇ 9 have values delayed by 40 °, respectively, as compared with that of phase distribution PD01.
  • the phase distribution PD03 is a phase distribution in the section TA3 of FIG.
  • carrier wave phase signals ⁇ 1 to ⁇ 9 have values delayed by 40 °, respectively, as compared with that of phase distribution PD02.
  • the carrier wave phase signals ⁇ 1 to ⁇ 9 in the phase distribution PD03 respectively have values delayed by 80 ° as compared with that of the phase distribution PD01.
  • carrier rotation changing the setting of the carrier wave phase etc. little by little with the passage of time.
  • carrier rotation it is possible to change the phase of the carrier wave ⁇ m (t) corresponding to each cell 108 jm every one cycle of the system frequency. Then, the change timing of the pulse signals GHjm and GLjm (see FIGS. 2 and 6) in one cycle of the grid frequency is not fixed. Therefore, capacitor voltage VDCjm in each cell 108jm can be averaged.
  • FIG. 9 is a waveform diagram of the carrier wave ⁇ m (t) in the comparative example.
  • phase distributions are also constant, and are fixed, for example, to the phase distribution PD01 shown in FIG.
  • change timing of the pulse signals GHjm and GLjm (see FIGS. 2 and 6) of each cell 108 jm is fixed within one cycle of the grid frequency.
  • various individual differences such as switching loss of the switching elements 201H and 201L and loss of the capacitor 203 exist in each cell 108.
  • the capacitor voltage VDCjm may be unbalanced due to the individual difference of the cells 108. If the unbalance of the capacitor voltage VDCjm is left, the waveform distortion of the synthesized AC voltage becomes large.
  • the MMC of the comparative example has the configuration shown in FIG. 4 as in the present embodiment, the unbalance of the capacitor voltage VDCjm can be reduced to a certain extent by this. That is, the MMC of the comparative example determines the difference (the same dVum) between the capacitor voltage VDCjm (VDCu1 to VDCuM shown in FIG. 4) in each cell 108 and the capacitor voltage average value VDCjave (the same VDCuave). , 201 L on-time is adjusted. For example, both on-times are adjusted such that one of the times is slightly longer than the other.
  • the voltage or current waveform of the power system 101 is close to a sine wave, waveform distortion can often be suppressed only by adjusting the on-time of the switching element in this manner.
  • the voltage or current of power system 101 contains a large number of harmonic components, the sign of arm current Ij flowing in the cell changes frequently within one cycle of the system frequency. The control can not be properly performed, the capacitor voltage VDCjm is unbalanced, and the waveform distortion increases.
  • the on / off control units 140U, 140V, 140W
  • control the plurality of switching elements 201H, 201L) in each cell (108) with the phase information (A) and each cell ( It can be turned on / off at the timing based on the cell corresponding information (m) corresponding to 108). Therefore, waveform distortion can be reduced by setting phase information (A) appropriately.
  • the on / off control unit controls each cell (108) based on the modulation wave (Vuref2m) for each cell (108) and the carrier wave ( ⁇ m (t)) for each cell (108).
  • Phase information (phase setting number)) includes the phase of the voltage in the alternating current system (101) and the carrier wave ( ⁇ m (t). And phase difference with each other. Thereby, the phase of the carrier wave ( ⁇ m (t)) can be appropriately set by the phase information (A).
  • phase information generator (140P) changes the phase information (A) every predetermined period.
  • the on / off timings of the switching elements (201H, 201L) can be changed every predetermined period, the voltage of the capacitor (203) can be averaged, and waveform distortion can be further reduced.
  • the predetermined period is equal to the voltage cycle in the alternating current system (101). Thereby, the on / off timing of the switching element (201H, 201L) can be changed for each voltage cycle.
  • the on / off control unit (140U, 140V, 140W) has a carrier generation unit (721) that generates a carrier ( ⁇ m (t)) in synchronization with the voltage in the AC system (101).
  • the control amount of the control for balancing the capacitor voltage can be reduced (or the balance control itself can be omitted), so that the configuration of the control device 112 can be simplified.
  • FIG. 10 is a waveform diagram of the carrier wave ⁇ m (t) in the present embodiment.
  • FIG. 10 is a waveform diagram of a section in which switching of the phase due to carrier rotation does not occur.
  • the carrier ⁇ 2 (t) is 120 ° behind the carrier ⁇ 1 (t)
  • the carrier ⁇ 3 (t) is 240 ° behind the carrier ⁇ 1 (t).
  • the carrier waves ⁇ 4 (t), ⁇ 5 (t), ⁇ 6 (t) are each delayed by 40 ° with respect to the carrier waves ⁇ 1 (t), ⁇ 2 (t), ⁇ 3 (t)
  • the carrier waves ⁇ 7 (t), ⁇ 8 (t) and ⁇ 9 (t) are each delayed by 40 ° with respect to the carriers ⁇ 4 (t), ⁇ 5 (t) and ⁇ 6 (t).
  • a cell group GS1 what collectively refers to the cells 108 whose cell number m is 1 to 3 is called a cell group GS1.
  • a generic name of the cells 108 having a cell number m of 4 to 6 is called a cell group GS2, and a generic title of the cells 108 having a cell number m of 7 to 9 is a cell group GS3.
  • FIG. 12 is another waveform diagram of the carrier wave ⁇ m (t) in the present embodiment, and phase switching due to carrier rotation occurs in the range illustrated. That is, sections TB1, TB2, and TB3 in the same figure correspond to the cycle of the system frequency, that is, the cycle every 20 ms, and phase switching due to carrier rotation occurs at time t40 and time t60, which are these boundaries. ing. Then, in the present embodiment, each of carrier phase signals ⁇ 1 to ⁇ 9 is shifted by 120 ° at times t40 and t60.
  • FIG. 13 is a diagram showing a transition state of the carrier wave phase signal ⁇ m in the present embodiment.
  • the phase distribution PD22 is a phase distribution in the section TB2 of FIG.
  • carrier wave phase signals ⁇ 1 to ⁇ 9 have values delayed by 120 °, respectively, as compared with that of phase distribution PD01.
  • the phase distribution PD23 is a phase distribution in the section TB3 of FIG.
  • carrier wave phase signals ⁇ 1 to ⁇ 9 have values delayed by 120 °, respectively, as compared with that of phase distribution PD22.
  • the carrier wave phase signals ⁇ 1 to ⁇ 9 respectively have values delayed by 240 ° as compared with that of the phase distribution PD21.
  • carrier rotation is performed between cells in which cell groups GS1 to GS3 are identical.
  • the present embodiment is the same as the first embodiment in that carrier rotation is performed, and therefore, the same effects as those of the first embodiment can be obtained.
  • the change width of the carrier wave phase signal ⁇ m in one carrier rotation is larger than that in the first embodiment.
  • the above-described first embodiment is applied to the case where the number M of serial cells is large, it is possible that the period until the carrier wave phase signal ⁇ m returns to the original value becomes long and the effect of balancing the capacitor voltage decreases. .
  • the cycle until the carrier wave phase signal ⁇ m returns to the original value can be shortened, and the variation of the capacitor voltage can be effectively suppressed.
  • FIG. 14 is a block diagram of an MMC 162 according to a third embodiment of the present invention.
  • the MMC 162 is provided with arms 164 U, 164 V, 164 W (hereinafter, these may be collectively referred to as an arm 164) in place of the arm 104 in the first embodiment.
  • the arm 164 includes a plurality of cells 108 connected in series similarly to the arm 104 of the first embodiment.
  • a predetermined number (four in the illustrated example) of cells 108 constitute one “cell group”, and a plurality of cell groups (GR1 to GR5 in the illustrated example) are connected in series.
  • the arm 164 is configured.
  • the carrier wave ⁇ m (t) is set for each cell group. That is, the common carrier wave ⁇ m (t) is applied to the cells 108 belonging to the same group.
  • each cell (108) belongs to any one of the plurality of cell groups (GR1 to GR5), and the on / off control units (140U, 140V, 140W) Is the phase of the carrier ( ⁇ m (t)) in the cell (108) belonging to one cell group (GR1 to GR5) and the carrier ( ⁇ m ( ⁇ m) in the cell (108) belonging to the other cell group (GR1 to GR5). It is set to be different from the phase of t)). Furthermore, the on / off control unit (140U, 140V, 140W) sets the phase of the carrier wave ( ⁇ m (t)) in the cells (108) belonging to one cell group (GR1 to GR5) to the same phase.
  • the present embodiment is the same as the first embodiment in that carrier rotation is performed, and therefore, the same effects as those of the first embodiment can be obtained. Furthermore, in the present embodiment, particularly when the number of serial cells M is large, the cycle until the carrier phase signal ⁇ m returns to the original value can be shortened. Thus, as in the second embodiment, variations in capacitor voltage can be effectively suppressed. Furthermore, since the types of carrier waves ( ⁇ m (t)) to be generated and the types of carrier phase signals ⁇ m can be reduced, the processing amount of the control device 112 can be reduced.
  • FIG. 15 is a block diagram of an MMC 172 according to a fourth embodiment of the present invention.
  • the MMC 172 includes a transformer 173 in place of the transformer 103 in the first embodiment (see FIG. 1).
  • the transformer 173 is a normal three-phase transformer of ⁇ - ⁇ connection, YY connection, Y- ⁇ connection or ⁇ -Y connection.
  • Legs 174U, 174V, 174W (hereinafter, these may be collectively referred to as a leg 174) are connected to the U-phase, V-phase, and W-phase secondary windings of the transformer 173.
  • Leg 174U includes arm reactors 107UP and 107UN (hereinafter, these may be collectively referred to as arm reactor 107), and arms 176UP, 176UN (hereinafter, these may be collectively referred to as arm 176). There is. One end of each of the arm reactors 107UP and 107UN is connected to the secondary winding of the transformer 173, and the other end is connected to one end of the arms 176UP and 176UN. The other end of the arm 176UP is connected to the positive electrode terminal 130P, and the other end of the arm 176UN is connected to the negative electrode terminal 130N.
  • the arms 176UP and 176UN have a plurality of cells 108 connected in series. The voltages appearing on the arms 176UP and 176UN are called arm voltages VUP and VUN.
  • the legs 174V and 174W are configured in the same manner as the leg 174U. That is, the leg 174V includes arm reactors 107VP and 107VN and arms 176VP and 176VN for generating arm voltages VVP and VVN. Further, the leg 174W has arm reactors 107WP and 107WN and arms 176WP and 176WN for generating arm voltages VWP and VWN. Arm reactor 107 has a function of suppressing current circulating between arms 176 (between upper and lower arms or between phases).
  • carrier rotation is performed by the control units 140C, 140U, 140V, and 140W, whereby the same effects as those of the first embodiment can be obtained.
  • the present invention can be applied to an MMC method other than ZC-MMC, that is, an MMC having the arm reactor 107.
  • FIG. 16 is a block diagram of a reactive power compensation device 182 according to a fifth embodiment of the present invention.
  • the reactive power compensator 182 includes arms 184 U, 184 V, 184 W (hereinafter, these may be collectively referred to as arms 184), and these arms 184 are ⁇ -connected between the lines of the power system 101 There is.
  • Each arm 184 includes a plurality of cells 188 connected in series.
  • FIG. 17 is a block diagram of a cell 188 applied to this embodiment.
  • the cell 188 is generally called “full bridge”, and includes input / output terminals 210a and 210b, a cell control unit 215, two switching elements 201H and 201L, and two free wheeling diodes 202H, 202 L, a capacitor 203, and a voltage detector 204.
  • the switching elements 201H and 201L are IGBTs.
  • the cell voltage Vjm is one of zero, positive (the input / output terminal 210a has a higher potential than 210b) or negative (the input / output terminal 210a has a lower potential than 210b). It can take any value.
  • the reactive power compensation device 182 causes current to flow from the power system 101, charges the cell loss power to the capacitor 203 (see FIG. 17), and creates an AC voltage using the voltage of the capacitor, thereby It is a power converter which controls the reactive power output to the connection point with 101.
  • carrier rotation of each cell 188 is performed by each of the control units 140C, 140U, 140V, and 140W, whereby the capacitor voltage VDCjm of the capacitor 203 is averaged. . Therefore, also in this embodiment, the same effect as that of the first embodiment can be obtained. In other words, the present invention can be applied to an MMC that does not have DC terminals P and N (130P and 130N in FIG. 1).
  • FIG. 18 is a block diagram of an MMC 300 according to a sixth embodiment of the present invention.
  • MMC 300 is connected between three-phase power systems 320 and 322. Further, the MMC 300 has three arms 306UP, 306VP, 306WP (hereinafter, these may be collectively referred to as arms 306), and each arm 306 includes a plurality of cells 308. Between each arm 306 and the power system 320, a voltage detector 110, a current detector 111, an initial charging device 120, and a circuit breaker 121 are inserted. Although the same thing is inserted between each arm 306 and electric power system 322, illustration is omitted.
  • FIG. 19 is a block diagram of a cell 308 applied to this embodiment.
  • the cell 308 has primary side input / output terminals 310a and 310b and secondary side input / output terminals 312a and 312b.
  • the primary side full bridge section 330 having the same configuration as the cell 188 (see FIG. 17) applied to the fifth embodiment is connected to the primary side input / output terminals 310a and 310b.
  • a secondary side full bridge portion 332 configured similarly to the primary side full bridge portion 330 is connected to the secondary side input / output terminals 312a and 312b.
  • the voltage appearing at the primary side input / output terminals 310a and 310b is called primary side cell voltage Vjm1, and the voltage appearing at the secondary side input / output terminals 312a and 312b is called secondary side cell voltage Vjm2.
  • a voltage appearing at the capacitor 203 of the primary side full bridge unit 330 is called a primary side capacitor voltage VDCjm1
  • a voltage appearing at the capacitor 203 of the secondary side full bridge unit 332 is called a secondary side capacitor voltage VDCjm2.
  • the DC / DC converter 1501 is connected between the primary side full bridge unit 330 and the secondary side full bridge unit 332, and transmits power bidirectionally.
  • primary side input / output terminals 310 a and 310 b are sequentially connected in series. It is connected to the.
  • secondary side input / output terminals 312a and 312b (not shown in FIG. 18) of these cells 308 are also connected in series in order and connected to each phase of the power system 322.
  • carrier rotation of each cell 308 is performed by each control unit 140C, 140U, 140V, 140W, whereby the primary side capacitor voltage VDCjm1 of each capacitor 203 and The secondary side capacitor voltage VDCjm2 is averaged. Therefore, also in this embodiment, the same effect as that of the first embodiment can be obtained. In other words, the present invention can also be applied to a power conversion device that directly converts alternating voltages.
  • the half bridge cell 108 shown in FIG. 2 is applied.
  • the full bridge cell 188 shown in FIG. 17 may be applied.
  • the command value generation unit 140P changes the phase setting number A for each voltage cycle of the power system 101, thereby switching the phase of the carrier wave ⁇ m (t) for each voltage cycle.
  • the cycle of changing the phase setting number A is not limited to this, and may be determined arbitrarily.
  • the change period of the phase setting number A be a natural number multiple of the voltage period in that the harmonic component can be suppressed as compared with the other cases.
  • the hardware of the control device 112 in each of the above embodiments can be realized by a general computer, so programs etc. related to the algorithm shown in FIGS. 3 to 5 are stored in a storage medium or via a transmission line. You may distribute it.

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Abstract

電力変換装置において、波形歪を小さくする。そのため、各々が複数のスイッチング素子と、少なくとも一のコンデンサとを有し、直列接続された複数のセル（１０８）と、位相情報を発生させる位相情報発生部（１４０Ｐ）と、各々のセル（１０８）における複数のスイッチング素子を、位相情報とセル（１０８）毎のセル固有情報とに基づいたタイミングでオンオフさせるオンオフ制御部（１４０Ｕ，１４０Ｖ，１４０Ｗ）と、を電力変換装置（１０２）に設けた。オンオフ制御部（１４０Ｕ，１４０Ｖ，１４０Ｗ）は、好ましくは、セル（１０８）毎の変調波と、セル（１０８）毎の搬送波と、に基づいて各々のセル（１０８）における複数のスイッチング素子のオンオフ状態を制御するものであり、位相情報は、好ましくは、交流系統（１０１）における電圧の位相と、搬送波との位相差とに係る情報である。

Description

電力変換装置
　本発明は、電力変換装置に関する。
　下記非特許文献１，２には、交流電圧系統に接続され、ＡＣ－ＤＣ変換またはＡＣ－ＡＣ変換を行うＭＭＣ（Modular Multilevel Converter；モジュラーマルチレベルコンバータ）について記載されている。
萩原誠，他、「モジュラーマルチレベル変換器（ＭＭＣ）のＰＷＭ制御法と動作検証」、電学論Ｂ、１２８巻７号、２００８年 藤田英明，他、「ＭＭＣＣ-ＤＳＣＣ方式モジュラーマルチレベルコンバータのパワーフロー解析と直流コンデンサ電圧の制御」、電学論Ｂ、１３２巻６号、２０１２年
　一般的に、ＭＭＣは直列に接続された複数のセルを有しており、各セルはコンデンサとスイッチング素子とを有している。ここで、ＭＭＣが接続されている交流電圧系統の電圧、電流レベルに高調波成分が多く含まれていると、これらコンデンサの電圧バランスが崩れ、合成される交流電圧の波形歪が大きくなるという問題がある。
　この発明は上述した事情に鑑みてなされたものであり、波形歪を小さくできる電力変換装置を提供することを目的とする。
　上記課題を解決するため本発明の電力変換装置は、各々が複数のスイッチング素子と、少なくとも一のコンデンサとを有し、直列接続された複数のセルと、位相情報を発生させる位相情報発生部と、各々の前記セルにおける複数の前記スイッチング素子を、前記位相情報と前記セル毎の固有情報とに基づいたタイミングでオンオフさせるオンオフ制御部と、を備えたことを特徴とする。
　本発明によれば、波形歪を小さくできる。
本発明の第１実施形態によるＭＭＣのブロック図である。 第１実施形態におけるセルのブロック図である。 制御装置が備える共通制御部のブロック図である。 制御装置が備えるＵ相制御部のブロック図である。 パルス幅変調器のブロック図である。 第１実施形態における各部の波形図である。 第１実施形態における搬送波の波形図である。 第１実施形態における搬送波位相信号の遷移状態を示す図である。 比較例における搬送波の波形図である。 第２実施形態における搬送波の波形図である。 図１０における位相分布を示す図である。 第２実施形態における搬送波の他の波形図である。 第２実施形態における搬送波位相信号の遷移状態を示す図である。 第３実施形態によるＭＭＣのブロック図である。 第４実施形態によるＭＭＣのブロック図である。 第５実施形態による無効電力補償装置のブロック図である。 第５実施形態におけるセルのブロック図である。 第６実施形態によるＭＭＣのブロック図である。 第６実施形態におけるセルのブロック図である。
［第１実施形態］
〈第１実施形態の全体構成〉
　電力系統において、パワーエレクトロニクス技術を用いた電力変換装置は、直流送電や無効電力制御装置に加え、ＰＣＳ(Power Conditioning System)等への適用が拡大している。ここで、ＰＣＳとは、太陽光発電システム、風力発電システム、蓄電システム等を電力系統に連系するためのシステムである。特に、大型の直流送電システムやＰＣＳを高効率の電力変換装置として構成するには、装置に適用される直流電圧を高くすることが好ましい。ＭＭＣ（Modular Multilevel Converter；モジュラーマルチレベルコンバータ）は、適用される直流電圧（アーム電圧）を高くできる電圧型自励変換装置の一つである。すなわち、ＭＭＣにおいて、Ｕ相、Ｖ相、Ｗ相の各相のアームは、直列に接続された複数のセルを有している。そして、セルの直列数を大きくすると、直流電圧（アーム電圧）を高くできるため、ＭＭＣは大容量の電力変換器に適している。
　図１は、本発明の第１実施形態によるＭＭＣ１０２（電力変換装置）のブロック図である。
　図示のＭＭＣ１０２は、ＺＣ－ＭＭＣ（Zero-Sequence Cancelling Modular Multilevel Converter；零相キャンセル型ＭＭＣ）と呼ばれることもある。ＭＭＣ１０２は、３相の電力系統１０１（交流系統）と、直流電力系統１５０との間に接続され、両者間で双方向の電力変換を行うものである。なお、直流電力系統１５０は、例えば、直流送電系統や、他のＭＭＣ等である。ＭＭＣ１０２と、これと同様に形成された他のＭＭＣ（図示せず）とを背中合わせで接続すると、電力系統１０１と、他の電力系統（図示せず）との間で相互に電力を融通できる。なお、電力系統１０１における周波数を「系統周波数」と呼ぶ。
　ＭＭＣ１０２は、直流電力系統１５０の正極に接続される正極端子１３０Ｐと、直流電力系統１５０の負極に接続される負極端子１３０Ｎと、Ｕ相、Ｖ相、Ｗ相のアーム１０４Ｕ，１０４Ｖ，１０４Ｗ（以下、これらをアーム１０４と総称することがある）と、ＭＭＣ１０２内の各部を制御する制御装置１１２と、３相の変圧器１０３と、初充電装置１２０と、遮断器１２１と、を備えている。直流電力系統１５０の出力電圧すなわち正極端子１３０Ｐと負極端子１３０Ｎとの間の直流電圧をＶＰＮと呼ぶ。
　３相の変圧器１０３は、Δ結線の一次巻線１０３ａと、千鳥結線の二次巻線１０３ｂと、を備えている。アーム１０４Ｕ，１０４Ｖ，１０４Ｗは、それぞれ、正極端子１３０Ｐと、二次巻線１０３ｂのＵ相、Ｖ相、Ｗ相端子（符号なし）との間に接続されている。また、二次巻線１０３ｂの中性点（符号なし）は、負極端子１３０Ｎに接続されている。
　各アーム１０４は、それぞれ、直列に接続されたＭ個（Ｍは複数）のセル１０８を有している。以降の説明において、複数のセル１０８のうち一のセルを、例えば「セル１０８ｊｍ」のような形式で表現することがある。ここで、ｊは相番号であり、「１」～「３」のうち何れかである。そして、「ｊ＝１」はＵ相、「ｊ＝２」はＶ相、「ｊ＝３」はＷ相である。但し、相番号ｊとして、「１」～「３」の文字に代えて、「ｕ」，「ｖ」，「ｗ」等の文字を用いる場合もある。また、ｍはセル番号（セル対応情報）であり、「１」～「Ｍ（セル直列数）」のうち何れかである。セル番号ｍは、対応するアーム内において、正極端子１３０Ｐから見て、ｍ番目のセルであることを示す。
　変圧器１０３の一次巻線１０３ａは、遮断器１２１を介して、電力系統１０１に接続されている。遮断器１２１の系統側には電圧検出器１１０が接続されている。電圧検出器１１０は、電力系統１０１のＵ相、Ｖ相、Ｗ相の相電圧を検出し、検出結果である一次側電圧検出値ＶＧＵ，ＶＧＶ，ＶＧＷを制御装置１１２に供給する。また、各アーム１０４Ｕ，１０４Ｖ，１０４Ｗと、二次巻線１０３ｂとの間には、電流検出器１１１が挿入されている。電流検出器１１１は、二次巻線１０３ｂのＵ相、Ｖ相、Ｗ相に流れる二次側電流すなわちアーム電流を検出し、検出結果であるＵ相、Ｖ相、Ｗ相のアーム電流検出値ＩＵＰ，ＩＶＰ，ＩＷＰを制御装置１１２に供給する。
　変圧器１０３の一次巻線１０３ａと遮断器１２１との間には、電流検出器１０９が挿入されている。電流検出器１０９は、一次巻線１０３ａのＵ相、Ｖ相、Ｗ相に流れる一次側電流を検出し、検出結果である一次側電流検出値ＩＧＵ，ＩＧＶ，ＩＧＷを制御装置１１２に供給する。直流電流検出器１１５は、二次巻線１０３ｂの中性点と負極端子１３０Ｎとの間に挿入されている。直流電流検出器１１５は、ＭＭＣ１０２から直流電力系統１５０に流れる直流電流を検出し、検出結果である直流電流検出値ＩＤＣを制御装置１１２に供給する。
　制御装置１１２は、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等、一般的なコンピュータとしてのハードウエアを備えており、ＲＯＭには、ＣＰＵによって実行される制御プログラム、ＤＳＰによって実行されるマイクロプログラムおよび各種データ等が格納されている。図１において、制御装置１１２の内部は、制御プログラムおよびマイクロプログラム等によって実現される機能を、ブロックとして示している。
　すなわち、制御装置１１２は、共通制御部１４０Ｃと、指令値発生部１４０Ｐ（位相情報発生部）と、Ｕ相、Ｖ相およびＷ相制御部１４０Ｕ，１４０Ｖ，１４０Ｗ（オンオフ制御部）と、を備えている。ここで、指令値発生部１４０Ｐは、図示せぬ上位制御装置からの指令に基づいて、各種指令値等を出力する。共通制御部１４０Ｃは、Ｕ相、Ｖ相、Ｗ相に対する共通の制御を実行する。Ｕ相、Ｖ相およびＷ相制御部１４０Ｕ，１４０Ｖ，１４０Ｗは、アーム１０４Ｕ，１０４Ｖ，１０４Ｗに対する制御をそれぞれ実行する。なお、指令値発生部１４０Ｐおよび各制御部１４０Ｃ，１４０Ｕ，１４０Ｖ，１４０Ｗの詳細については後述する。
　各セル１０８に関する各種情報（詳細は後述する）は、伝送路１１４を介して制御装置１１２に供給される。また、制御装置１１２は、伝送路１１３を介して、各セル１０８に駆動パルス（詳細は後述する）を出力する。初充電装置１２０は、ＭＭＣ１０２の動作開始時に変圧器１０３を介して、各セル１０８内に設けられたコンデンサ（詳細は後述する）を充電する。そして、初充電装置１２０による充電が完了すると、遮断器１２１がオン状態にされる。制御装置１１２は、遮断器１２１がオン状態にされた後、伝送路１１３を介して、駆動パルスを各セル１０８に出力する。これにより、変圧器１０３の二次巻線１０３ｂに交流電流が流れ、電力系統１０１と直流電力系統１５０との間で相互に電力が融通できるようになる。
〈セル１０８の構成〉
　図２は、セル１０８（すなわちセル１０８ｊｍ）のブロック図である。
　セル１０８ｊｍは、一般的に「ハーフブリッジ」と呼ばれるものであり、入出力端子２１０ａ，２１０ｂと、セル制御部２０５と、スイッチング素子２０１Ｈ，２０１Ｌと、還流ダイオード２０２Ｈ，２０２Ｌと、コンデンサ２０３と、電圧検出器２０４と、を有している。なお、図示の例においてスイッチング素子２０１Ｈ，２０１ＬはＩＧＢＴ（Insulated Gate Bipolar Transistor）である。入出力端子２１０ａ，２１０ｂを介して流れる電流をアーム電流Ｉｊと呼ぶ。なお、図１に示したアーム電流検出値ＩＵＰ，ＩＶＰ，ＩＷＰは、このアーム電流Ｉｊの検出値である。
　セル制御部２０５は、制御装置１１２（図１参照）から伝送路１１３を介して、パルス信号ＧＨｊｍ，ＧＬｊｍを受信する。セル制御部２０５は、パルス信号ＧＨｊｍに基づいてスイッチング素子２０１Ｈをオン／オフ制御するとともに、パルス信号ＧＬｊｍに基づいてスイッチング素子２０１Ｌをオン／オフ制御する。電圧検出器２０４は、コンデンサ２０３の端子電圧であるコンデンサ電圧ＶＤＣｊｍを検出し、伝送路１１４を介して、その検出結果を制御装置１１２に供給する。
　入出力端子２１０ａ，２１０ｂ間の電圧をセル電圧Ｖｊｍと呼ぶ。スイッチング素子２０１Ｌをオン状態にすると、セル電圧Ｖｊｍは零値になる。スイッチング素子２０１Ｌをオフ状態にしてスイッチング素子２０１Ｈをオン状態にすると、セル電圧Ｖｊｍは正値（入出力端子２１０ａが２１０ｂよりも高電位）になる。
〈共通制御部１４０Ｃの構成〉
　図３は、制御装置１１２が備える共通制御部１４０Ｃのブロック図である。
　図３において、共通制御部１４０Ｃは、ＡＰＲ５１０（有効電力調整器）と、ＤＣＩ－ＡＣＲ５１１（直流電流調整器）と、加算器５１４と、ＤＣ－ＡＶＲ５２２（直流電圧調整器）と、ＡＱＲ５２４（系統無効電力調整器）と、ＡＣＲ５２６（電流調整器）と、逆ＤＱ変換器５２８と、２相３相変換器５３０と、加算器群５３２と、３相２相変換器５４０と、ＤＱ変換器５４２と、電力演算器５５０と、位相検出器５５２と、３相２相変換器５６０と、ＤＱ変換器５６２と、電圧平均値演算部５６４と、を備えている。
　電力演算器５５０は、一次側電流検出値ＩＧＵ，ＩＧＶ，ＩＧＷと、一次側電圧検出値ＶＧＵ，ＶＧＶ，ＶＧＷと、に基づいて、ＭＭＣ１０２の有効電力および無効電力を演算し、演算結果を有効電力計算値Ｐおよび無効電力計算値Ｑとして出力する。また、図中に示す有効電力指令値Ｐｒｅｆ、無効電力指令値Ｑｒｅｆ、コンデンサ電圧指令値ＶＤＣｒｅｆ、およびＰＮ間電圧指令設定値ＶＰＮｒｅｆは、指令値発生部１４０Ｐ（図１参照）から共通制御部１４０Ｃに対して供給される指令値である。
　ここで、有効電力指令値Ｐｒｅｆおよび無効電力指令値Ｑｒｅｆは、ＭＭＣ１０２が電力系統１０１に対して入出力する有効電力および無効電力の指令値である。また、コンデンサ電圧指令値ＶＤＣｒｅｆは、コンデンサ電圧ＶＤＣｊｍ（図２参照）の指令値であり、各セル１０８ｊｍに対して共通の値である。また、ＰＮ間電圧指令設定値ＶＰＮｒｅｆは、直流電圧ＶＰＮ（図１参照）の指令値である。
　３相２相変換器５６０は、下式（１）に基づいて、３相の一次側電圧検出値ＶＧＵ，ＶＧＶ，ＶＧＷを、２相の電圧信号Ｖａ，Ｖｂに変換する。
Figure JPOXMLDOC01-appb-M000001
　ここで、電圧信号Ｖａ，Ｖｂの周期と同一周期で回転する回転座標を想定する。この回転座標において、有効電力に係る軸をｄ軸とし、ｄ軸に直交する軸をｑ軸とする。ＤＱ変換器５６２は、下式（２）に基づいて、２相の電圧信号Ｖａ，Ｖｂを、ｄ軸電圧Ｖｄおよびｑ軸電圧Ｖｑに変換する。
Figure JPOXMLDOC01-appb-M000002
　また、３相２相変換器５４０は、下式（３）に基づいて、３相のアーム電流検出値ＩＵＰ，ＩＶＰ，ＩＷＰを、２相の電流信号Ｉａ，Ｉｂに変換する。
Figure JPOXMLDOC01-appb-M000003
　そして、ＤＱ変換器５４２は、下式（４）に基づいて、２相の電流信号Ｉａ，Ｉｂを、ｄ軸電流Ｉｄおよびｑ軸電流Ｉｑに変換する。
Figure JPOXMLDOC01-appb-M000004
　位相検出器５５２は、電圧信号Ｖａ，Ｖｂに対してディジタルフーリエ変換（ＤＦＴ）処理を施し、電圧信号Ｖａ，Ｖｂの基本波成分Ｖａ０，Ｖｂ０を求める。さらに、位相検出器５５２は、下式（５）に基づいて、系統位相信号φ（ｔ）を演算する。式（５）におけるπ／３（６０°）は、変圧器１０３の一次二次間の位相差を補正する値であり、変圧器１０３の結線状態によって決まる値である。
Figure JPOXMLDOC01-appb-M000005
　電圧平均値演算部５６４は、伝送路１１４を介して、全てのセル１０８からコンデンサ電圧ＶＤＣｊｍを受信するとともに、下式（６）に基づいて、これらの平均値である全セルコンデンサ電圧平均値ＶＤＣａｖｅを演算する。下式（６）において、Ｍは、一のアーム１０４におけるセル直列数、ｊおよびｍは、上述した相番号（１～３）および、セル番号(１～Ｍ)である。
Figure JPOXMLDOC01-appb-M000006
　ＤＣ－ＡＶＲ５２２の前段の減算器（符号なし）は、コンデンサ電圧指令値ＶＤＣｒｅｆから全セルコンデンサ電圧平均値ＶＤＣａｖｅを減算する。ＤＣ－ＡＶＲ５２２は、この減算結果（ＶＤＣｒｅｆ－ＶＤＣａｖｅ）に対して比例積分制御を行い、減算結果（ＶＤＣｒｅｆ－ＶＤＣａｖｅ）が零に近づくような有効分電流指令値Ｉｄｒｅｆを出力する。ＤＣ－ＡＶＲ５２２の後段の減算器（符号なし）は、有効分電流指令値Ｉｄｒｅｆからｄ軸電流Ｉｄを減算し、その減算結果（Ｉｄｒｅｆ－Ｉｄ）をＡＣＲ５２６に供給する。
　また、ＡＱＲ５２４の前段の減算器（符号なし）は、無効電力指令値Ｑｒｅｆから無効電力計算値Ｑを減算する。ＡＱＲ５２４は、この減算結果（Ｑｒｅｆ－Ｑ）に対して比例積分制御を行い、減算結果（Ｑｒｅｆ－Ｑ）が零に近づくような無効電流指令値Ｉｑｒｅｆを出力する。ＡＱＲ５２４の後段の減算器（符号なし）は、無効電流指令値Ｉｑｒｅｆからｑ軸電流Ｉｑを減算し、その減算結果（Ｉｑｒｅｆ－Ｉｑ）をＡＣＲ５２６に供給する。
　ＡＣＲ５２６は、供給された減算結果（Ｉｄｒｅｆ－Ｉｄ），（Ｉｑｒｅｆ－Ｉｑ）に対して、それぞれ比例積分演算を行い、両減算結果が零に近づくようなｄ軸電圧指令Ｖｄｒおよびｑ軸電圧指令Ｖｑｒを出力する。ＡＣＲ５２６の後段における一対の加算器（符号なし）は、ｄ軸電圧指令Ｖｄｒとｄ軸電圧Ｖｄとを加算し、加算結果をｄ軸電圧指令Ｖｄｒｅｆとして出力するとともに、ｑ軸電圧指令Ｖｑｒとｑ軸電圧Ｖｑとを加算し、加算結果をｑ軸電圧指令Ｖｑｒｅｆとして出力する。
　逆ＤＱ変換器５２８は、下式（７）に基づいて、ｄ軸電圧指令Ｖｄｒｅｆおよびｑ軸電圧指令Ｖｑｒｅｆを、２相の電圧指令値Ｖａｒｅｆ，Ｖｂｒｅｆ（図示せず）に変換する。
Figure JPOXMLDOC01-appb-M000007
　また、２相３相変換器５３０は、下式（８）に基づいて、２相の電圧指令値Ｖａｒｅｆ，Ｖｂｒｅｆを３相の電圧指令値Ｖｕｒｅｆ０，Ｖｖｒｅｆ０，Ｖｗｒｅｆ０に変換する。
Figure JPOXMLDOC01-appb-M000008
　また、ＡＰＲ５１０の前段の減算器（符号なし）は、有効電力指令値Ｐｒｅｆから有効電力計算値Ｐを減算する。ＡＰＲ５１０は、この減算結果（Ｐｒｅｆ－Ｐ）に対して比例積分制御を行い、減算結果（Ｐｒｅｆ－Ｐ）が零に近づくような直流電流指令値ＩＤＣｒｅｆを出力する。ＡＰＲ５１０の後段の減算器（符号なし）は、直流電流指令値ＩＤＣｒｅｆから直流電流検出値ＩＤＣを減算する。
　ＤＣＩ－ＡＣＲ５１１は、この減算結果（ＩＤＣｒｅｆ－ＩＤＣ）が零に近づくようなＰＮ間電圧補正指令値ＶＤＣｒｅｆ０を出力する。上述したように、ＰＮ間電圧指令設定値ＶＰＮｒｅｆは、直流電圧ＶＰＮ（図１参照）の指令値である。加算器５１４は、ＰＮ間電圧指令設定値ＶＰＮｒｅｆと、ＰＮ間電圧補正指令値ＶＤＣｒｅｆ０とを加算し、加算結果をＰＮ間直流電圧制御指令値ＶＤＣｒｅｆ１として出力する。このように、ＤＣＩ－ＡＣＲ５１１および加算器５１４を設けたことにより、ＡＰＲ５１０に入力される入力偏差、すなわち減算結果（Ｐｒｅｆ－Ｐ）を小さくすることができる。これにより、有効電力計算値Ｐを有効電力指令値Ｐｒｅｆに追従させやすくなる。
　加算器群５３２は、下式（９）に示すように、電圧指令値Ｖｕｒｅｆ０，Ｖｖｒｅｆ０，Ｖｗｒｅｆ０に対して、それぞれＰＮ間直流電圧制御指令値ＶＤＣｒｅｆ１を加算し、加算結果をＵ相、Ｖ相およびＷ相アーム出力電圧指令値Ｖｕｒｅｆ１，Ｖｖｒｅｆ１，Ｖｗｒｅｆ１として出力する。これら指令値は、Ｕ相、Ｖ相およびＷ相制御部１４０Ｕ，１４０Ｖ，１４０Ｗ（図１参照）にそれぞれ供給される。
Figure JPOXMLDOC01-appb-M000009
〈Ｕ相制御部１４０Ｕの構成〉
　図４は、制御装置１１２が備えるＵ相制御部１４０Ｕのブロック図である。なお、Ｖ相制御部１４０ＶおよびＷ相制御部１４０Ｗについては図示を省略するが、Ｕ相制御部１４０Ｕと同様に構成されている。
　Ｕ相制御部１４０Ｕは、電圧平均値演算部６０４と、Ｍ系統（Ｍはセル１０８の直列数）のセル制御部６２０－１～６２０－Ｍと、を備えている。但し、図４においては、セル制御部６２０－１～６２０－Ｍのうち、一系統のセル制御部６２０－ｍ（但し、１≦ｍ≦Ｍ）のみを図示する。
　電圧平均値演算部６０４は、Ｍ系統のＵ相コンデンサ電圧ＶＤＣｕ１～ＶＤＣｕＭを加算平均し、その結果をＵ相コンデンサ電圧平均値ＶＤＣｕａｖｅとして出力する。セル制御部６２０－ｍに含まれる減算器６０５は、ｍ番目のＵ相コンデンサ電圧ＶＤＣｕｍからＵ相コンデンサ電圧平均値ＶＤＣｕａｖｅを減算し、減算結果を電圧差ｄＶｕｍとして出力する。
　Ｕ相ｍ番目セルに係るコンデンサ電圧バランス制御部６０２ｕｍは、電圧差ｄＶｕｍと、Ｕ相アーム電流検出値ＩＵＰとを入力信号とし、下式（１０）に基づいて、Ｕ相ｍ番目セルのコンデンサ電圧バランス制御指令ＶＢｕｍを出力する。なお、式（１０）において、Ｇ１は制御ゲインである。
Figure JPOXMLDOC01-appb-M000010
　加算器６１０は、コンデンサ電圧バランス制御指令ＶＢｕｍと、Ｕ相アーム出力電圧指令値Ｖｕｒｅｆ１とを加算し、その結果を該ｍ番目セルの変調波Ｖｕｒｅｆ２ｍとして出力する。変調波Ｖｕｒｅｆ２ｍは、Ｕ相ｍ番目のパルス幅変調器６１２（図中ではＰＷＭｕｍと表記する）に入力される。上述した指令値発生部１４０Ｐ（図１参照）は、各制御部１４０Ｕ，１４０Ｖ，１４０Ｗに対して、位相設定番号Ａ（位相情報）という値を出力する。ここで、位相設定番号Ａは、「０」～「Ｍ－１」の範囲で、系統周波数の１周期毎に循環的に「１」ずつインクリメントされる整数である。位相選択器６０６は、自セル番号ｍと、位相設定番号Ａとを受信し、下式（１１）に基づいて、搬送波位相信号φｍを出力する。
Figure JPOXMLDOC01-appb-M000011
 　例えば、セル直列数Ｍが「９」であったとすると、搬送波位相信号φｍすなわちφ１～φ９は、０°，－４０°，－８０°，…，－２８０°または－３２０°のうち何れかの値になるとともに、相互に異なる値になる。
　パルス幅変調器６１２は、系統位相信号φ（ｔ）と、搬送波位相信号φｍと、変調波Ｖｕｒｅｆ２ｍと、を受信すると、Ｕ相ｍ番目のセル１０８ｕｍ（図２参照）に供給するパルス信号ＧＨｕｍ，ＧＬｕｍ（すなわち図２に示したパルス信号ＧＨｊｍ，ＧＬｊｍ）を出力する。電気光変換器６１４（図中ではＥ／Ｏと表記する）は、パルス信号ＧＨｕｍ，ＧＬｕｍを光信号に変換し、対応する伝送路１１３ｕｍを介して、当該セル１０８ｕｍのセル制御部２０５（図２参照）に供給する。
〈パルス幅変調器６１２の構成〉
　図５は、パルス幅変調器６１２のブロック図である。
　乗算器７１０は、系統位相信号φ（ｔ）にパルス数Ｋを乗算する。ここで、パルス数Ｋとは、系統周波数すなわち電力系統１０１の周波数と、パルス幅変調（ＰＷＭ）のためのキャリア周波数との比である。例えば、系統周波数が５０Ｈｚであり、パルス数Ｋが「５」であれば、キャリア周波数は２５０Ｈｚになる。乗算器７１０の出力信号を位相信号φｋ（ｔ）と呼ぶ。加算器７１２は、位相信号φｋ（ｔ）と、搬送波位相信号φｍと、を加算し、加算結果をセル番号ｍに対するセル位相信号（φｋ（ｔ）＋φｍ）として出力する。
　搬送波演算器７２１（搬送波生成部）は、セル位相信号（φｋ（ｔ）＋φｍ）に基づいて、パルス幅変調のための三角波の搬送波βｍ（ｔ）を生成する。ここで、搬送波位相信号φｍが「０°」であった場合の搬送波βｍ（ｔ）を基準搬送波β（ｔ）と呼ぶ。従って、搬送波βｍ（ｔ）は、基準搬送波β（ｔ）に対して、φｍの位相差を有する波形になる。比較器７２２（ＣＭＰ）は、変調波Ｖｕｒｅｆ２ｍと搬送波βｍ（ｔ）との大小関係を比較し、「Ｖｕｒｅｆ２ｍ≧βｍ（ｔ）」であった場合は、“１”（オン）、それ以外の場合は“－１”（オフ）となるパルス信号ＧＨを生成する。また、ＮＯＴ回路７２４は、パルス信号ＧＨの値を反転したパルス信号ＧＬを出力する。
　オンディレイ回路７２６，７２８は、パルス信号ＧＨ，ＧＬの“－１”（オフ）から“１”（オン）への立上りタイミングを若干遅らせ、その結果を、パルス信号ＧＨｕｍ，ＧＬｕｍとして出力する。上述したように、セル１０８ｕｍにおけるスイッチング素子２０１Ｈ，２０１Ｌ（図２参照）は、これらパルス信号ＧＨｕｍ，ＧＬｕｍによってオン／オフされる。ここで、オンディレイ回路７２６，７２８においてパルス信号ＧＨｕｍ，ＧＬｕｍの立上りタイミングを遅らせる理由は、スイッチング素子２０１Ｈ，２０１Ｌの双方がオフ状態になるデッドタイムを確保するためである。
　図６は、本実施形態における各部の波形図であり、何れの波形も横軸は時間（秒）である。
　図示のように、変調波Ｖｕｒｅｆ２ｍは、略正弦波状である。図示の例は、パルス数Ｋが「５」である場合を想定している。系統周波数が５０Ｈｚであった場合、変調波Ｖｕｒｅｆ２ｍの周期Ｔｆは２０ｍｓ（ミリ秒）になり、搬送波βｍ（ｔ）の周期は４ｍｓになる。パルス信号ＧＨｕｍ，ＧＬｕｍは、相互にほぼ反転した信号になる。なお、図６においては、デッドタイムの図示は省略している。セル電圧Ｖｕｍ（図２におけるＶｊｍ）は、パルス信号ＧＨｕｍに近似した波形を有し、レベルが０［Ｖ］またはＶＤＣｕｍ（図２におけるコンデンサ電圧ＶＤＣｊｍ）に交互に切り替わる電圧になる。
〈第１実施形態の動作〉
　図７は、本実施形態における搬送波βｍ（ｔ）の波形図である。
　同図においては、セル直列数Ｍ＝９、パルス数Ｋ＝５、系統周波数＝５０Ｈｚである。図中の区間ＴＡ１，ＴＡ２，ＴＡ３は、系統周波数の周期すなわち２０ｍｓ毎の周期に対応する区間である。また、搬送波βｍ（ｔ）すなわち搬送波β１（ｔ）～β９（ｔ）は、周期が４ｍｓであり、順次４０°ずつ位相の異なる三角波である。これら搬送波のうち、特にβ１（ｔ）の波形を太線で示す。時刻ｔ0において、β１（ｔ）はピーク値になっている。従って、系統周波数の１周期が経過した時刻ｔ10においても、搬送波β１（ｔ）はピーク値になる。
　但し、時刻ｔ10において、位相設定番号Ａが「１」だけインクリメントされたとする。式（１１）によれば、搬送波位相信号φ１は４０°だけ減少する。従って、搬送波β１（ｔ）は、４０°位相が遅れる。すると、時刻ｔ10から４０°相当の時間が経過した時刻ｔ11において、搬送波β１（ｔ）には、再びピークが現れる。また、時刻ｔ10から系統周波数の１周期が経過した時刻ｔ20において、位相設定番号Ａは再び「１」だけインクリメントされる。すると、搬送波β１（ｔ）は、さらに４０°位相が遅れ、時刻ｔ20から８０°相当の時間が経過した時刻ｔ21において、搬送波β１（ｔ）にピーク値が現れる。
　図８は、本実施形態における搬送波位相信号φｍの遷移状態を示す図である。
　図８において、位相分布ＰＤ０１は、図７の区間ＴＡ１における位相分布である。この区間ＴＡ１におけるセル番号ｍ＝１の搬送波位相信号φｍすなわち搬送波位相信号φ１は０°であることとする。そして、セル番号ｍ＝２～９における搬送波位相信号φ２～φ９は、搬送波位相信号φ１に対して、順次４０°ずつ遅れた値になる。また、位相分布ＰＤ０２は、図７の区間ＴＡ２における位相分布である。位相分布ＰＤ０２においては、搬送波位相信号φ１～φ９は、位相分布ＰＤ０１のものと比較して、それぞれ４０°ずつ遅れた値になる。また、位相分布ＰＤ０３は、図７の区間ＴＡ３における位相分布である。位相分布ＰＤ０３においては、搬送波位相信号φ１～φ９は、位相分布ＰＤ０２のものと比較して、それぞれ４０°ずつ遅れた値になる。換言すれば、位相分布ＰＤ０３における搬送波位相信号φ１～φ９は、位相分布ＰＤ０１のものと比較して、それぞれ８０°ずつ遅れた値になる。
　このように、時間経過とともに、搬送波の位相等の設定を少しずつ変更することを、以下「キャリアローテーション」と呼ぶ。本実施形態によれば、各セル１０８ｊｍに対応する搬送波βｍ（ｔ）の位相を系統周波数の１周期毎に変化させることができる。すると、系統周波数の１周期内におけるパルス信号ＧＨｊｍ，ＧＬｊｍ（図２、図６参照）の変化タイミングが固定されなくなる。従って、各セル１０８ｊｍにおけるコンデンサ電圧ＶＤＣｊｍを平均化することができる。
〈比較例〉
　次に、本実施形態の効果を明らかにするため、本実施形態の比較例について説明する。
　比較例のハードウエア構成は、キャリアローテーションを実行しない点を除いて、第１実施形態のもの（図１～図５）と同様である。すなわち、第１実施形態の構成において、位相設定番号Ａを常に一定にした場合と等価である。
　図９は、比較例における搬送波βｍ（ｔ）の波形図である。図９において、セル直列数Ｍ＝９、パルス数Ｋ＝５、系統周波数＝５０Ｈｚであることは、図７の波形図と同様である。
　図９に示すように、搬送波β１（ｔ）～β９（ｔ）の位相は一定であるため、これらの位相分布も一定になり、例えば、図８に示す位相分布ＰＤ０１に固定される。すると、系統周波数の１周期内において、各セル１０８ｊｍのパルス信号ＧＨｊｍ，ＧＬｊｍ（図２、図６参照）の変化タイミングは、固定される。ここで、各セル１０８には、スイッチング素子２０１Ｈ，２０１Ｌのスイッチング損失や、コンデンサ２０３の損失等、種々の個体差が存在する。そして、搬送波β１（ｔ）～β９（ｔ）の位相分布が固定されていると、セル１０８の個体差によって、コンデンサ電圧ＶＤＣｊｍにアンバランスが生じることがある。コンデンサ電圧ＶＤＣｊｍのアンバランスを放置すると、合成される交流電圧の波形歪が大きくなる。
　但し、比較例のＭＭＣは、本実施形態と同様に、図４に示した構成を有するため、これによってある程度はコンデンサ電圧ＶＤＣｊｍのアンバランスを低減させることができる。すなわち、比較例のＭＭＣは、各セル１０８におけるコンデンサ電圧ＶＤＣｊｍ（図４に示すＶＤＣｕ１～ＶＤＣｕＭ）と、コンデンサ電圧平均値ＶＤＣｊａｖｅ（同ＶＤＣｕａｖｅ）との差（同ｄＶｕｍ）を求め、これによってスイッチング素子２０１Ｈ，２０１Ｌのオン時間を調整している。例えば、何れか一方の時間が他方よりも若干長くなるように、両者のオン時間を調整している。電力系統１０１の電圧または電流波形が正弦波に近ければ、このようにスイッチング素子のオン時間を調整するのみで、波形歪を抑制できることが多い。しかし、電力系統１０１の電圧または電流に高調波成分が多く含まれていると、セルに流れるアーム電流Ｉｊの符号が系統周波数の１周期内において頻繁に変化することになるため、コンデンサ電圧ＶＤＣｊｍの制御を適切に実行できなくなり、コンデンサ電圧ＶＤＣｊｍのバランスが崩れ、波形歪が大きくなるという問題が生じる。
〈第１実施形態の効果〉
　以上のように本実施形態によれば、オンオフ制御部（１４０Ｕ，１４０Ｖ，１４０Ｗ）は、各々のセル（１０８）における複数のスイッチング素子（２０１Ｈ，２０１Ｌ）を、位相情報（Ａ）と各セル（１０８）に対応するセル対応情報（ｍ）とに基づいたタイミングでオンオフさせることができる。
　従って、位相情報（Ａ）を適切に設定することにより、波形歪を小さくできる
　また、オンオフ制御部（１４０Ｕ，１４０Ｖ，１４０Ｗ）は、セル（１０８）毎の変調波（Ｖｕｒｅｆ２ｍ）と、セル（１０８）毎の搬送波（βｍ（ｔ））と、に基づいて各々のセル（１０８）における複数のスイッチング素子（２０１Ｈ，２０１Ｌ）のオンオフ状態を制御するものであり、位相情報（Ａ（位相設定番号））は、交流系統（１０１）における電圧の位相と、搬送波（βｍ（ｔ））との位相差とに係る情報である。
　これにより、位相情報（Ａ）によって、搬送波（βｍ（ｔ））の位相を適切に設定することができる。
　また、位相情報発生部（１４０Ｐ）は、位相情報（Ａ）を、所定期間毎に変更する。
　これにより、スイッチング素子（２０１Ｈ，２０１Ｌ）のオンオフタイミングを所定期間毎に変更することができ、コンデンサ（２０３）の電圧を平均化することができ、波形歪を一層小さくできる。
　また、所定期間は、交流系統（１０１）における電圧周期に等しい。これにより、電圧周期毎に、スイッチング素子（２０１Ｈ，２０１Ｌ）のオンオフタイミングを変更することができる。
　さらに、オンオフ制御部（１４０Ｕ，１４０Ｖ，１４０Ｗ）は、交流系統（１０１）における電圧に同期させつつ、搬送波（βｍ（ｔ））を生成する搬送波生成部（７２１）を有する。
　これにより、本実施形態によれば、コンデンサ電圧をバランスさせる制御の制御量を小さくできるため（あるいはバランス制御そのものを省略できるため）、制御装置１１２の構成を簡単化できるという効果も奏する。
［第２実施形態］
　次に、本発明の第２実施形態によるＭＭＣの構成を説明する。なお、以下の説明において、図１～図９の各部に対応する部分には同一の符号を付し、その説明を省略する場合がある。
　なお、本実施形態のハードウエア構成は第１実施形態のもの（図１～図５）と同様である。但し、本実施形態においては、キャリアローテーションによって搬送波位相信号φｍが切り替えられる際、搬送波位相信号φｍの変更幅は、第１実施形態のものと比較して大きくなる。
　図１０は、本実施形態における搬送波βｍ（ｔ）の波形図である。図１０において、セル直列数Ｍ＝９、パルス数Ｋ＝５、系統周波数＝５０Ｈｚであることは、図７に示した第１実施形態の波形図と同様である。本実施形態においてもキャリアローテーションは実行されるが、図１０は、キャリアローテーションによる位相の切替が発生していない区間の波形図である。
　図１０において、搬送波β２（ｔ）は、搬送波β１（ｔ）に対して１２０°遅れており、搬送波β３（ｔ）は、搬送波β１（ｔ）に対して２４０°遅れている。そして、搬送波β４（ｔ），β５（ｔ），β６（ｔ）は、搬送波β１（ｔ），β２（ｔ），β３（ｔ）に対して各々４０°遅れており、搬送波β７（ｔ），β８（ｔ），β９（ｔ）は、搬送波β４（ｔ），β５（ｔ），β６（ｔ）に対して各々４０°遅れている。
　図１１は、図１０における位相分布ＰＤ２１を示す図である。セル番号ｍ＝１の搬送波位相信号φｍすなわち搬送波位相信号φ１を「０°」とすると、セル番号ｍ＝１～９の搬送波位相信号φｍは、図１１に示すように配置される。ここで、セル番号ｍが１～３であるセル１０８を総称したものをセル群ＧＳ１と呼ぶ。また、セル番号ｍが４～６であるセル１０８を総称したものをセル群ＧＳ２と呼び、セル番号ｍが７～９であるセル１０８を総称したものをセル群ＧＳ３と呼ぶ。
　図１２は、本実施形態における搬送波βｍ（ｔ）の他の波形図であり、図示した範囲内において、キャリアローテーションによる位相の切替が発生している。
　すなわち、同図の区間ＴＢ１，ＴＢ２，ＴＢ３は、系統周波数の周期すなわち２０ｍｓ毎の周期に対応する区間であり、これらの境界である時刻ｔ40および時刻ｔ60において、キャリアローテーションによる位相の切替が発生している。
　そして、本実施形態においては、時刻ｔ40，ｔ60において、各搬送波位相信号φ１～φ９が１２０°ずつシフトされる。
　図１３は、本実施形態における搬送波位相信号φｍの遷移状態を示す図である。
　図１３において、位相分布ＰＤ２１は、図１２の区間ＴＢ１における位相分布である。これは、図１１に示したものと同様であり、この区間ＴＢ１におけるセル番号ｍ＝１の搬送波位相信号φｍすなわち搬送波位相信号φ１は０°であることとする。また、位相分布ＰＤ２２は、図１２の区間ＴＢ２における位相分布である。位相分布ＰＤ０２においては、搬送波位相信号φ１～φ９は、位相分布ＰＤ０１のものと比較して、それぞれ１２０°ずつ遅れた値になる。また、位相分布ＰＤ２３は、図１２の区間ＴＢ３における位相分布である。位相分布ＰＤ２３においては、搬送波位相信号φ１～φ９は、位相分布ＰＤ２２のものと比較して、それぞれ１２０°ずつ遅れた値になる。換言すれば、搬送波位相信号φ１～φ９は、位相分布ＰＤ２１のものと比較して、それぞれ２４０°ずつ遅れた値になる。
　このように、本実施形態においては、セル群ＧＳ１～ＧＳ３が同一であるセルの間でキャリアローテーションが実行される。本実施形態においても、キャリアローテーションが実行される点で第１実施形態と同様であるため、第１実施形態のものと同様の効果を奏する。さらに、本実施形態においては、１回あたりのキャリアローテーションにおける搬送波位相信号φｍの変更幅は、第１実施形態のものよりも大きくなっている。
　仮に、セル直列数Ｍが大きい場合に上述した第１実施形態を適用すると、搬送波位相信号φｍが元の値に戻るまでの周期が長くなり、コンデンサ電圧をバランスさせる効果が低下することも考えられる。このような場合に本実施形態を適用すると、搬送波位相信号φｍが元の値に戻るまでの周期を短くすることができ、コンデンサ電圧のばらつきを効果的に抑制することができる。
［第３実施形態］
〈第３実施形態の構成〉
　図１４は、本発明の第３実施形態によるＭＭＣ１６２のブロック図である。なお、以下の説明において、図１～図１３の各部に対応する部分には同一の符号を付し、その説明を省略する場合がある。
　ＭＭＣ１６２は、第１実施形態におけるアーム１０４に代えて、アーム１６４Ｕ，１６４Ｖ，１６４Ｗ（以下、これらをアーム１６４と総称することがある）を備えている。アーム１６４は、第１実施形態のアーム１０４と同様に、直列接続された複数のセル１０８を備えている。
　但し、本実施形態においては、所定数（図示の例では４台）のセル１０８が一の「セルグループ」を構成し、複数のセルグループ（図示の例ではＧＲ１～ＧＲ５）が直列に接続されることにより、アーム１６４が構成されている。そして、搬送波βｍ（ｔ）は、セルグループ毎に設定される。すなわち、同一グループに属するセル１０８には、共通の搬送波βｍ（ｔ）が適用される。また、搬送波βｍ（ｔ）の搬送波位相信号φｍは、セルグループ間で異なる値に設定される。例えば、セルグループＧＲ１～ＧＲ５に対して、順次「３６０°／５＝７２°」ずつ異なる搬送波位相信号φｍを設定するとよい。
〈第３実施形態の効果〉
　以上のように本実施形態によれば、各々のセル（１０８）は、複数のセルグループ（ＧＲ１～ＧＲ５）のうち何れかのセルグループに属するものであり、オンオフ制御部（１４０Ｕ，１４０Ｖ，１４０Ｗ）は、一のセルグループ（ＧＲ１～ＧＲ５）に属するセル（１０８）における搬送波（βｍ（ｔ））の位相を、他のセルグループ（ＧＲ１～ＧＲ５）に属するセル（１０８）における搬送波（βｍ（ｔ））の位相とは異なるように設定する。さらに、オンオフ制御部（１４０Ｕ，１４０Ｖ，１４０Ｗ）は、一のセルグループ（ＧＲ１～ＧＲ５）に属するセル（１０８）における搬送波（βｍ（ｔ））の位相を、同一の位相に設定する。
　本実施形態においても、キャリアローテーションが実行される点で第１実施形態と同様であるため、第１実施形態のものと同様の効果を奏する。さらに、本実施形態においては、特にセル直列数Ｍが大きい場合、搬送波位相信号φｍが元の値に戻るまでの周期を短くすることができる。これにより、第２実施形態と同様に、コンデンサ電圧のばらつきを効果的に抑制することができる。さらに、生成する搬送波（βｍ（ｔ））およびこれらの搬送波位相信号φｍの種類を少なくできるため、制御装置１１２の処理量を低減することができる。
［第４実施形態］
　図１５は、本発明の第４実施形態によるＭＭＣ１７２のブロック図である。なお、以下の説明において、図１～図１４の各部に対応する部分には同一の符号を付し、その説明を省略する場合がある。
　ＭＭＣ１７２は、第１実施形態（図１参照）における変圧器１０３に代えて、変圧器１７３を備えている。ここで、変圧器１７３は、Δ－Δ結線、Ｙ－Ｙ結線、Ｙ－Δ結線またはΔ－Ｙ結線の通常の３相変圧器である。
　変圧器１７３のＵ相、Ｖ相、Ｗ相の二次巻線には、レグ１７４Ｕ，１７４Ｖ，１７４Ｗ（以下、これらをレグ１７４と総称することがある）が接続されている。
　レグ１７４Ｕは、アームリアクトル１０７ＵＰ，１０７ＵＮ（以下、これらをアームリアクトル１０７と総称することがある）と、アーム１７６ＵＰ，１７６ＵＮ（以下、これらをアーム１７６と総称することがある）と、を有している。アームリアクトル１０７ＵＰ，１０７ＵＮの各一端は変圧器１７３の二次巻線に接続され、各他端はアーム１７６ＵＰ，１７６ＵＮの一端に接続されている。また、アーム１７６ＵＰの他端は正極端子１３０Ｐに接続され、アーム１７６ＵＮの他端は負極端子１３０Ｎに接続されている。アーム１７６ＵＰ，１７６ＵＮは、直列接続された複数のセル１０８を有している。アーム１７６ＵＰ，１７６ＵＮに現れる電圧をアーム電圧ＶＵＰ，ＶＵＮと呼ぶ。
　レグ１７４Ｖ，１７４Ｗは、レグ１７４Ｕと同様に構成されている。すなわち、レグ１７４Ｖは、アームリアクトル１０７ＶＰ，１０７ＶＮと、アーム電圧ＶＶＰ，ＶＶＮを発生させるアーム１７６ＶＰ，１７６ＶＮと、を有している。また、レグ１７４Ｗは、アームリアクトル１０７ＷＰ，１０７ＷＮと、アーム電圧ＶＷＰ，ＶＷＮを発生させるアーム１７６ＷＰ，１７６ＷＮと、を有している。なお、アームリアクトル１０７は、アーム１７６の相互間（上下アーム間、または相間）を巡回する電流を抑制する機能を有する。
　本実施形態においては、第１実施形態のものと同様に、各制御部１４０Ｃ，１４０Ｕ，１４０Ｖ，１４０Ｗによってキャリアローテーションが実行され、これによって第１実施形態のものと同様の効果を奏する。このように、ＺＣ－ＭＭＣ以外のＭＭＣ方式、すなわちアームリアクトル１０７を有するＭＭＣについても、本発明を適用することができる。
［第５実施形態］
　図１６は、本発明の第５実施形態による無効電力補償装置１８２のブロック図である。なお、以下の説明において、図１～図１５の各部に対応する部分には同一の符号を付し、その説明を省略する場合がある。
　無効電力補償装置１８２は、アーム１８４Ｕ，１８４Ｖ，１８４Ｗ（以下、これらをアーム１８４と総称することがある）とを有しており、これらアーム１８４は、電力系統１０１の線間にΔ結線されている。そして、各アーム１８４は、直列接続された複数のセル１８８を備えている。
　図１７は、本実施形態に適用されるセル１８８のブロック図である。セル１８８は、一般的に「フルブリッジ」と呼ばれるものであり、入出力端子２１０ａ，２１０ｂと、セル制御部２１５と、各２個のスイッチング素子２０１Ｈ，２０１Ｌと、各２個の還流ダイオード２０２Ｈ，２０２Ｌと、コンデンサ２０３と、電圧検出器２０４と、を有している。なお、図１７においても、スイッチング素子２０１Ｈ，２０１ＬはＩＧＢＴである。
　上述したように、第１実施形態に適用されたセル１０８（図２参照）は、セル電圧Ｖｊｍとして、零値または正値（入出力端子２１０ａが２１０ｂよりも高電位）のうち、何れかの値を取り得るものであった。一方、本実施形態におけるセル１８８は、セル電圧Ｖｊｍとして、零値、正値（入出力端子２１０ａが２１０ｂよりも高電位）、または負値（入出力端子２１０ａが２１０ｂよりも低電位）のうち何れかの値を取り得る。
　図１６に示すようにアーム１８４をΔ結線すると、アーム１８４の端子電圧に直流成分が含まれていた場合に、これら３台のアーム１８４を循環する循環電流が流れる。本実施形態のように、セル電圧Ｖｊｍとして、零値、正値または負値のうち何れかの値を取り得るセル１８８を採用すると、各アーム１８４の端子電圧から直流成分を除去しやすくなり、循環電流を抑制することができる。
　無効電力補償装置１８２は、電力系統１０１から電流を流入させ、セルの損失分の電力をコンデンサ２０３（図１７参照）に充電するとともに、コンデンサの電圧を使って交流電圧を作成して、電力系統１０１との接続点に出力する無効電力を制御する電力変換装置である。
　本実施形態においては、第１実施形態のものと同様に、各制御部１４０Ｃ，１４０Ｕ，１４０Ｖ，１４０Ｗによって各セル１８８のキャリアローテーションが実行され、これによってコンデンサ２０３のコンデンサ電圧ＶＤＣｊｍが平均化される。従って、本実施形態においても第１実施形態のものと同様の効果を奏することができる。換言すれば、直流端子Ｐ，Ｎ（図１の１３０Ｐ，１３０Ｎ）を持たないＭＭＣにおいても、本発明を適用することができる。
［第６実施形態］
　図１８は、本発明の第６実施形態によるＭＭＣ３００のブロック図である。なお、以下の説明において、図１～図１７の各部に対応する部分には同一の符号を付し、その説明を省略する場合がある。
　ＭＭＣ３００は、３相の電力系統３２０，３２２の間に接続される。また、ＭＭＣ３００は、３台のアーム３０６ＵＰ，３０６ＶＰ，３０６ＷＰ（以下、これらをアーム３０６と総称することがある）を有しており、各アーム３０６は、複数のセル３０８を備えている。各アーム３０６と、電力系統３２０との間には、電圧検出器１１０と、電流検出器１１１と、初充電装置１２０と、遮断器１２１とが挿入されている。なお、各アーム３０６と、電力系統３２２との間にも同様のものが挿入されているが、図示を省略する。
　図１９は、本実施形態に適用されるセル３０８のブロック図である。
　セル３０８は、一次側入出力端子３１０ａ，３１０ｂと、二次側入出力端子３１２ａ，３１２ｂと、を有している。一次側入出力端子３１０ａ，３１０ｂには、第５実施形態に適用したセル１８８（図１７参照）と同様の構成を有する一次側フルブリッジ部３３０が接続されている。また、二次側入出力端子３１２ａ，３１２ｂには、一次側フルブリッジ部３３０と同様に構成された二次側フルブリッジ部３３２が接続されている。
　一次側入出力端子３１０ａ，３１０ｂに現れる電圧を一次側セル電圧Ｖｊｍ１と呼び、二次側入出力端子３１２ａ，３１２ｂに現れる電圧を二次側セル電圧Ｖｊｍ２と呼ぶ。また、一次側フルブリッジ部３３０のコンデンサ２０３に現れる電圧を一次側コンデンサ電圧ＶＤＣｊｍ１と呼び、二次側フルブリッジ部３３２のコンデンサ２０３に現れる電圧を二次側コンデンサ電圧ＶＤＣｊｍ２と呼ぶ。ＤＣ／ＤＣコンバータ１５０１は、一次側フルブリッジ部３３０と二次側フルブリッジ部３３２との間に接続され、双方向に電力を伝送する。
　図１８に戻り、各アーム３０６に含まれる複数のセル３０８は、一次側入出力端子３１０ａ，３１０ｂ（図１８では符号の図示を省略）が順次直列に接続されるとともに、電力系統３２０の各相に接続されている。同様に、これらセル３０８の二次側入出力端子３１２ａ，３１２ｂ（図１８では符号の図示を省略）も、順次直列に接続されるとともに、電力系統３２２の各相に接続されている。
　本実施形態においては、第１実施形態のものと同様に、各制御部１４０Ｃ，１４０Ｕ，１４０Ｖ，１４０Ｗによって各セル３０８のキャリアローテーションが実行され、これによって、各コンデンサ２０３の一次側コンデンサ電圧ＶＤＣｊｍ１および二次側コンデンサ電圧ＶＤＣｊｍ２が平均化される。従って、本実施形態においても第１実施形態のものと同様の効果を奏することができる。換言すれば、交流電圧同士の直接変換を行う電力変換装置においても、本発明を適用することができる。
［変形例］
　本発明は上述した実施形態に限定されるものではなく、種々の変形が可能である。上述した実施形態は本発明を理解しやすく説明するために例示したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について削除し、もしくは他の構成の追加・置換をすることが可能である。また、図中に示した制御線や情報線は説明上必要と考えられるものを示しており、製品上で必要な全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。上記各実施形態に対して可能な変形は、例えば以下のようなものである。
（１）上記第１～第４実施形態においては、図２に示したハーフブリッジのセル１０８を適用した。しかし、これらの実施形態においても、図１７に示したフルブリッジのセル１８８を適用してもよい。
（２）上記各実施形態において、指令値発生部１４０Ｐは、位相設定番号Ａを電力系統１０１の電圧周期毎に変化させ、これによって搬送波βｍ（ｔ）の位相も該電圧周期毎に切り替えていた。しかし、位相設定番号Ａを変化させる周期はこれに限られるものではなく、任意に定めてもよい。但し、位相設定番号Ａの変更周期を電圧周期の自然数倍にすると、それ以外の場合と比較して、高調波成分を抑制できる点で好ましい。
（３）上記各実施形態における制御装置１１２のハードウエアは一般的なコンピュータによって実現できるため、図３～図５等に示したアルゴリズムに係るプログラム等を記憶媒体に格納し、または伝送路を介して頒布してもよい。
（４）また、図３～図５等に示したアルゴリズムに係る処理は、上記各実施形態ではプログラムを用いたソフトウエア的な処理として説明したが、その一部または全部をＡＳＩＣ(Application Specific Integrated Circuit；特定用途向けＩＣ)、あるいはＦＰＧＡ(field-programmable gate array)等を用いたハードウエア的な処理に置き換えてもよい。
１０１　電力系統（交流系統）
１０２　ＭＭＣ（電力変換装置）
１０３　変圧器
１０４　アーム
１０７　アームリアクトル
１０８　セル
１０９　電流検出器
１１０　電圧検出器
１１１　電流検出器
１１２　制御装置
１４０Ｃ　共通制御部
１４０Ｐ　指令値発生部（位相情報発生部）
１４０Ｕ，１４０Ｖ，１４０Ｗ　Ｕ相、Ｖ相およびＷ相制御部（オンオフ制御部）
２０１Ｈ，２０１Ｌ　スイッチング素子
２０３　コンデンサ
７２１　搬送波演算器（搬送波生成部）
βｍ（ｔ）　搬送波
Ａ　位相設定番号（位相情報）
ＧＲ１～ＧＲ５　セルグループ
ｍ　セル番号（セル対応情報）
Ｖｕｒｅｆ２ｍ　変調波

Claims (7)

  1. 　各々が複数のスイッチング素子と、少なくとも一のコンデンサとを有し、直列接続された複数のセルと、
    　位相情報を発生させる位相情報発生部と、
    　各々の前記セルにおける複数の前記スイッチング素子を、前記位相情報と前記セルに対応するセル対応情報とに基づいたタイミングでオンオフさせるオンオフ制御部と、を備えた
    　ことを特徴とする電力変換装置。
  2. 　前記オンオフ制御部は、前記セル毎の変調波と、前記セル毎の搬送波と、に基づいて各々の前記セルにおける複数の前記スイッチング素子のオンオフ状態を制御するものであり、
    　前記位相情報は、交流系統における電圧の位相と、前記搬送波との位相差とに係る情報である
    　ことを特徴とする請求項１に記載の電力変換装置。
  3. 　前記位相情報発生部は、前記位相情報を、所定期間毎に変更する
    　ことを特徴とする請求項２に記載の電力変換装置。
  4. 　前記所定期間は、前記交流系統における電圧周期である
    　ことを特徴とする請求項３に記載の電力変換装置。
  5. 　各々の前記セルは、複数のセルグループのうち何れかのセルグループに属するものであり、
    　前記オンオフ制御部は、一のセルグループに属する前記セルにおける前記搬送波の位相を、他のセルグループに属する前記セルにおける前記搬送波の位相とは異なるように設定する
    　ことを特徴とする請求項３に記載の電力変換装置。
  6. 　前記オンオフ制御部は、一のセルグループに属する前記セルにおける前記搬送波の位相を、同一の位相に設定する
    　ことを特徴とする請求項５に記載の電力変換装置。
  7. 　前記オンオフ制御部は、前記交流系統における電圧に同期させつつ、前記搬送波を生成する搬送波生成部を有する
    　ことを特徴とする請求項２に記載の電力変換装置。
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