WO2019033950A1 - 数据处理的方法和相关装置 - Google Patents

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雷张伟
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    • H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET

Definitions

  • the present application relates to the field of optical communications, and in particular, to a method and related apparatus for data processing.
  • the Optical Transport Network is a transmission network that organizes networks in the optical layer based on wavelength division multiplexing technology and is the next generation backbone transmission network.
  • OTN optical Transport Network
  • an OTN interface can implement interconnection between devices or devices or between OTNs and OTNs.
  • the OTN interface includes a user network interface (UNI) and a network node interface (NNI) interface.
  • the user network interface is an interface between the user equipment and the transmission network, and the network node interface is a transmission.
  • the network node interface includes an inter-domain interface (IrDI) and an intra-domain interface (IaDI).
  • a general forward error correction (GFEC) and a stair case forward error correction (staircase FEC) are generally used to reduce the error of digital signal transmission.
  • the code rate increases the reliability of the transmission and thus the transmission distance.
  • the error correction performance of GFEC error correction coding cannot meet the requirements of reliable transmission.
  • the staircase FEC is used for encoding and decoding in optical transmission, so that the intra-board interconnection interface is realized. The synchronization with the clock of the optical port becomes complicated, that is, the clock processing is complicated.
  • the embodiments of the present application provide a data processing method and related apparatus, and the error correction performance can meet the requirements of reliable transmission while simplifying the clock design.
  • an embodiment of the present application provides a data processing method, including:
  • Obtaining a first data block wherein the first data block is a data block into which the first optical path data is divided; and the clock simplifies the padding data and the first data block is filled into the target information bits in the first data frame to form a target Data, wherein the target information bit is an information bit preset in the first data frame for filling the optical path data; and the target data is encoded by using a first error correction coding manner to obtain a mapping with the first data frame.
  • a first code block of the relationship wherein the first error correction coding mode matches a frame structure of the first data frame; and the first code block is transmitted.
  • the first optical path data may be ODU4 or ODUCn.
  • the error correction coding mode or the error correction coding mode is matched with the frame structure of the first data frame, where the length of the check bit and the length of the code block in the code block corresponding to the error correction coding mode or the error correction coding mode are
  • the ratio is the same as the ratio of the length of the error correction check overhead in the first data frame to the length of the first data frame.
  • the padding data is simplified by filling the clock in the target information bit, and the ratio of the length of the first data block to the length of the first data frame is simplified, thereby simplifying the clock division ratio between the input end and the output end, thereby simplifying the ODSP. Clock design.
  • the length of the first data block is further determined, and the first optical path data is divided, that is, before acquiring the first data block, the method further includes: acquiring the first optical path data; determining the first data block. Length; dividing the first optical path data into a plurality of data blocks according to a length of the first data block, the plurality of data blocks including the first data block.
  • the length of the first data block may be determined according to a preset clock division ratio and a length of the first data frame.
  • the length of the first data frame may be determined by the first error correction coding mode, or may be determined by the error correction check overhead used by the first data frame.
  • the length of the clock simplified data is variable, according to a preset length range of the first data block, a length of the first data frame, a first preset value, and a second preset
  • the value determines a length of the first data block to maximize a common factor of the first target value and the second target value, wherein the first target value is a length of the first data block and a first preset value
  • the second target value is a product of a length of the first data frame and the second preset value.
  • the length of the clock-simplified data in the case where the length of the clock-simplified padding data is fixed, the length of the clock-simplified data can be determined, and then the first is determined according to the length of the target information bit in the first data frame and the length of the clock-simplified padding data.
  • the length of the data block in the case where the length of the clock-simplified padding data is fixed, the length of the clock-simplified data can be determined, and then the first is determined according to the length of the target information bit in the first data frame and the length of the clock-simplified padding data. The length of the data block.
  • acquiring the first optical path data includes: receiving the first interface data; translating the first interface data by using Reed Solomon Forward Error Correction (RSFEC) decoding
  • RSFEC Reed Solomon Forward Error Correction
  • the code obtains the first optical path data.
  • the first connection data may be received from the communication interface, and the communication interface may be a FlexO interface for transmitting data at multiple rates.
  • the first error correction coding mode may be stepwise forward error correction coding or interleaving cyclic error correction coding.
  • the embodiment of the present application provides another method for data processing, including:
  • the first data block is obtained by decoding the first data frame to obtain the target data, and the clock simplified padding data in the target data is removed, and the clock simplified padding data is designed to simplify the clock division ratio.
  • the common factor of the ratio of the length of the first data block to the length of the first data frame is made larger, so that the clock division is relatively simple.
  • the length of the clock simplification padding data can be determined, and then the length of the padding data is simplified according to the clock. The corresponding length of the clock is removed from the target data to simplify the padding data to obtain the first data block.
  • the clock division ratio may be first determined, and then the length of the first data block is determined according to the clock division ratio and the length of the first data frame, and is determined according to the length of the target data and the length of the first data block.
  • the clock simplifies the length of the padding data.
  • the first error correction decoding method includes stepwise forward error correction decoding and interleaving cyclic forward error correction decoding.
  • the embodiment of the present application provides another method for data processing, including:
  • the first optical path data may be an ODU4 or an ODUCn; the first interface data may be sent through a communication interface, and the communication interface may be a FlexO interface.
  • the first optical path data is encoded by Reed Solomon forward error correction coding, which can meet the requirement of reliable transmission and improve error correction performance.
  • an embodiment of the present application provides a data processing apparatus, the apparatus having the function of implementing the method of the first aspect.
  • the functions may be implemented by hardware or by corresponding software implemented by hardware.
  • the hardware or software includes one or more units corresponding to the functions described above.
  • the apparatus includes a processing unit and a sending unit, the processing unit is configured to acquire a first data block, wherein the first data block is a data block into which the first optical path data is divided; The processing unit is further configured to: the clock simplified padding data and the first data block are filled into the target information bits in the first data frame to form target data, wherein the target information bit is preset in the first data frame An information bit for filling the optical path data; the processing unit is further configured to: encode the target data by using a first error correction coding manner to obtain a first code block that has a mapping relationship with the first data frame, where And the first error correction coding manner is matched with the frame structure of the first data frame; the sending unit is configured to send the first code block.
  • the apparatus includes a processor, a memory, and a communication interface, the processor, the memory, and the communication interface being interconnected, wherein the memory is for storing program code, and the processor is configured to call the program
  • the code is configured to: acquire, by the communication interface, a first data block, where the first data block is a data block that is divided into first optical path data; simplify clock filling data and the first data block Filling the target information bits in the first data frame to form target data, wherein the target information bits are information bits preset in the first data frame for filling the optical path data; using the first error correction coding mode Encoding the target data to obtain a first code block that has a mapping relationship with the first data frame, where the first error correction coding mode matches a frame structure of the first data frame;
  • the communication interface transmits the first code block.
  • the principle and the beneficial effects of the device for solving the problem can be referred to the method described in the first aspect and the beneficial effects.
  • the implementation of the device can be referred to the implementation of the method in the first aspect, and the repetition is not Let me repeat.
  • an embodiment of the present application provides another data processing apparatus, the apparatus having the function of implementing the method of the second aspect.
  • the functions may be implemented by hardware or by corresponding software implemented by hardware.
  • the hardware or software includes one or more units corresponding to the functions described above.
  • the apparatus comprises a receiving unit and a processing unit, wherein the receiving unit is configured to receive a first code block having a mapping relationship with a first data frame; and the processing unit is configured to adopt a first error correction Decoding mode, the first code block is decoded to obtain target data, the first error correction decoding mode is matched with a frame structure of the first data frame; and the processing unit is further configured to remove the target
  • the clock in the data simplifies the padding data to get the first block of data.
  • the apparatus includes a processor, a memory, and a communication interface, the processor, the memory, and the communication interface being interconnected, wherein the memory is for storing program code, and the processor is configured to call the program a code, the first code block having a mapping relationship with the first data frame is received by the communication interface, and the first code block is decoded by using a first error correction decoding manner to obtain target data, where The first error correction decoding manner is matched with the frame structure of the first data frame; removing the clock in the target data to simplify the padding data to obtain the first data block.
  • the principle and the beneficial effects of the device for solving the problem can be seen in the method and the beneficial effects of the second aspect.
  • the implementation of the device reference may be made to the implementation of the method in the second aspect, and the repetition is not Let me repeat.
  • the embodiment of the present application provides another data processing apparatus, which has the function of implementing the method of the third aspect.
  • the functions may be implemented by hardware or by corresponding software implemented by hardware.
  • the hardware or software includes one or more units corresponding to the functions described above.
  • the apparatus includes a processing unit and a transmitting unit, wherein the processing unit is configured to package low rate data into first optical path data; the processing unit is further configured to forwardly correct according to Reed Solomon The first encoding data is encoded by the error encoding to obtain the first interface data, and the sending unit is configured to send the first interface data.
  • the apparatus includes a processor, a memory, and a communication interface, the processor, the memory, and the communication interface being interconnected, wherein the memory is for storing program code, and the processor is configured to call the program Code, performing the following operations: encapsulating low rate data into first optical path data; encoding the first optical path data according to Reed Solomon forward error correction coding to obtain first interface data; transmitting the location through the communication interface The first interface data is described.
  • the principle and the beneficial effects of the device for solving the problem can be referred to the method described in the third aspect and the beneficial effects.
  • the implementation of the device can be referred to the implementation of the method in the third aspect, and the repetition is not Let me repeat.
  • an embodiment of the present application provides a computer storage medium for storing computer program instructions for use in a computer, comprising: a program for performing the above first aspect.
  • an embodiment of the present application provides a computer storage medium for storing computer program instructions for use in a computer, comprising: a program for performing the foregoing second aspect.
  • the embodiment of the present application provides a computer storage medium for storing computer program instructions for use in a computer, comprising: a program for performing the foregoing third aspect.
  • the Reed Solomon forward error correction coding can meet the transmission requirements of the intra-board interconnection, improve the error correction performance, and simplify the optical path by filling the target information bits with the clock to simplify the filling data before encoding.
  • the ratio of data to data frame which simplifies the clock division ratio and simplifies the clock design of the optical data transmitting end and the optical data receiving end.
  • Figure 1 is a schematic view showing the position of the IaDI interface
  • Figure 2 is a design of the IaDI interface
  • FIG. 4 is a schematic flowchart of a data processing method according to an embodiment of the present application.
  • FIG. 5 is a schematic flowchart diagram of another method for data processing according to an embodiment of the present disclosure.
  • FIG. 6 is a schematic diagram of a frame structure of a first data frame
  • FIG. 7 is a schematic flow chart of encoding target data
  • FIG. 8 is a schematic flowchart diagram of still another method for data processing according to an embodiment of the present application.
  • FIG. 9 is a schematic structural diagram of a data processing apparatus according to an embodiment of the present disclosure.
  • FIG. 10 is a schematic structural diagram of another data processing apparatus according to an embodiment of the present disclosure.
  • FIG. 11 is a schematic structural diagram of still another data processing apparatus according to an embodiment of the present application.
  • FIG. 12 is a schematic structural diagram of still another data processing apparatus according to an embodiment of the present disclosure.
  • FIG. 13 is a schematic structural diagram of still another data processing apparatus according to an embodiment of the present disclosure.
  • FIG. 14 is a schematic structural diagram of still another data processing apparatus according to an embodiment of the present application.
  • FIG. 1 is a schematic diagram of a network interface of the OTN provided by the embodiment of the present application, where the user equipment and the user equipment are The interface between the transmission networks is UNI, the interface between the network equipment and the network equipment in the transmission network is NNI, the NNI includes IrDI and IaDI, and the IrDI is the interface between different OTN management domains or the OTN management domain and other transmission networks. Inter-interface, IaDI is the interface between network devices in the same OTN management domain.
  • the overall design of the IaDI interface is as shown in FIG. 2, wherein GFEC is used in the transmission scheme between the OTN line processing device and the optical digital signal proccessing (ODSP) processing device. Coding and decoding, encoding and decoding using the staircase FEC in the optical transmission scheme.
  • GFEC is used in the transmission scheme between the OTN line processing device and the optical digital signal proccessing (ODSP) processing device. Coding and decoding, encoding and decoding using the staircase FEC in the optical transmission scheme.
  • a higher performance FEC and a high-speed communication interface are adopted, which can meet the error correction requirement of high-rate transmission, and the padding data is used to fill the target information bits with a clock before the data frame is formed, simplifying the data frame.
  • the ratio of the information data to the total length of the data frame simplifies the clock design.
  • an error correction performance is higher in the transmission scheme between the OTN line processing device and the ODSP processing device using the RSFEC with higher error correction performance than the GFEC, and the error correction performance in the optical transmission scheme is the same as or higher than the staircase FEC.
  • High performance FEC encoding for error correction may be as shown in FIG.
  • a FlexO interface is used as a communication interface in a transmission scheme between the OTN line processing device and the OPSP processing module, and is performed by using RSFEC.
  • the high performance FEC may be a staircase FEC, or may be a high performance FEC such as an interleaving loop FEC or a Low Density Parity Check Code (LDPC).
  • LDPC Low Density Parity Check Code
  • FIG. 4 is a schematic flowchart diagram of a data processing method according to an embodiment of the present disclosure.
  • the method may be implemented on the ODSP processing device shown in FIG. 3 or a device having the function of the ODSP processing device.
  • the methods include:
  • the first data block is divided by the first optical path data, and the first optical path data may be acquired before the first data block is obtained.
  • the first optical path data may be ODU4, ODUCn, or other large Rate of light path data.
  • the first optical path data may be obtained from the OTN line processing device or the device having the function of the OTN line processing device by using a communication interface.
  • the OPSP processing module needs to be
  • the data received from the OTN line processing device is decoded to obtain the first optical path data, and the transmission scheme between the OTN line processing device and the ODSP processing device adopts RSFEC as shown in FIG. 3 for error correction, and obtains the first
  • the optical path data may include: receiving the first interface data; and decoding the first interface data by using RSFEC decoding to obtain the first optical path data.
  • the first interface data is received from the communication interface, and the communication interface is an intra-board interconnection interface.
  • the intra-board interconnection interface may be the FlexO interface shown in FIG. 3, or may be a communication interface that supports large-rate transmission, such as FlexE.
  • the OTN line processing device or the device having the function of the OTN line processing device encodes the optical path data, and the method performed by the OTN line processing device can be as shown in FIG. 5, and FIG. 5 is another embodiment provided by the embodiment of the present application.
  • a flow diagram of a method of data processing, as shown, the method includes:
  • the low-rate data may be encapsulated into the first optical path data by using multiplexing, byte interleaving, or the like, and the first rate data may be ODU1, ODU2, SDH service signal data, or the like.
  • the OTN line processing device or the device having the function of the OTN line processing device splits the first optical path data into a plurality of second data blocks according to a length of an information byte in a code block corresponding to the RSFEC, where The length of the second data block is equal to the length of the information byte in the code block corresponding to the RSFEC; then, the OTN line processing device or the device having the function of the OTN line processing device separately pairs the second data block according to the coding mode of the RSFEC Performing coding to obtain error correction parity overhead data of each second data block, inserting error correction check overhead of each second data block in each second data block to obtain a code block corresponding to each second data block, where multiple The code block corresponding to the data block constitutes the first interface data.
  • the OTN line processing device or the device having the function of the OTN line processing device sequentially outputs a plurality of second code blocks in the first interface data encoded in step S202.
  • the first interface data may be sent through a communication interface, where the communication interface may be an intra-board interconnection interface.
  • the intra-board interconnection interface may be the FlexO interface shown in FIG. 3, or may be a communication interface that supports large-rate transmission, such as FlexE.
  • the specific implementation process of the OPSP processing module or the device having the function of the ODSP processing device to obtain the first optical path data is as follows:
  • the ODSP processing device or the device having the function of the ODSP processing device sequentially receives the plurality of second code blocks in the first interface data, and then respectively decodes the received plurality of second code blocks according to the decoding manner of the RSFEC to obtain the first Two data blocks, and finally recovering the plurality of second data blocks according to the frame header identifier of the first optical path data to obtain the first optical path data.
  • the first optical path data is further divided into a plurality of data blocks of the same size according to the length of the first data block, where the data block includes the first data block, and the first data block is acquired.
  • the method further includes: determining a length of the first data block, and dividing the first optical path data into a plurality of data blocks according to a length of the first data block, where the plurality of data blocks include the first data block.
  • the clock division ratio can be set, that is, the clock division ratio is fixed and known, and the frequency division can be divided according to a preset clock.
  • the ratio and the length of the first data frame determine the length of the first data block.
  • the length of the first data frame may be determined according to a frame structure of the first data frame.
  • the interface is a communication interface between the OTN line processing device and the ODSP,
  • the first communication interface is equal to the transmission rate of the first interface data
  • the first preset value is the length of the code block in the error correction coding mode used by the first communication interface
  • the second preset value is used by the first communication interface.
  • the length of the information byte in the encoding mode Determining a first preset value and a second preset value according to an error correction coding manner adopted by the first communication interface, and determining a length of the first data frame according to a frame structure of the first data frame, and determining a clock division ratio Then, the length of the first data block can be determined. For example, if the error correction coding mode adopted by the first communication interface is the RSFEC shown in FIG. 3, the first preset value is determined to be 544, and the second preset value is 514.
  • the length range and the first data of the first data block may be preset according to the preset The length of the frame, the first preset value, and the second preset value determine a length of the first data block to maximize a common factor of the first target value and the second target value, wherein the first target value is the first data block The product of the length of the first data frame and the second predetermined value.
  • the first preset value is the length of the code block in the error correction coding mode used by the first communication interface
  • the second preset value is the length of the information byte in the error correction coding mode used by the first communication interface.
  • the length of the clock simplification padding data may be determined, and the length of the padding data is simplified according to the length of the target information bit in the first data frame and the clock. Determine the length of the first data block.
  • the following three examples illustrate the above three scenarios for determining the length of the first data block. It is assumed that the corresponding error correction coding mode is transmitted between the first communication interface as the RSFEC shown in FIG. 3, and the RSFEC uses the RS (544, 514) coding, and the frame structure of the first data frame is as shown in FIG.
  • the length of the first data frame target information bit is 3824*8*8 bits
  • the length of the first data frame is (3824+16N)*8*8 bits, wherein, if N is different, the error correction of the first data frame is performed.
  • the length of the data frame is 261,120 bits as an example.
  • the length of the clock simplification padding data is 72 bits
  • the length of the first data block according to the third possible implementation scenario described above the length of the target information bit in the first data frame -
  • the clock simplified padding data and the first data block are filled into the target information bits in the first data frame to form target data, where the target information bit is preset for filling in the first data frame.
  • Information bits for optical path data are provided.
  • the clock simplified padding data is filled into a preset clock simplified padding information bit in the target information bit; and then the first data block is filled into the remaining information bits in the target information bit.
  • the clock simplified padding information bit used to fill the clock simplified padding data in the target information bit may be continuous.
  • the clock simplification padding information bit may be the Nth to N+ in the target information bit.
  • M information bits, N and M are positive integers greater than or equal to 1;
  • the clock simplification padding information bits may also be discrete, for example, the clock simplifies padding data to the nth bit, the n+mth bit in the information bit, The n+2mth bit..., the n+thth bit, n, m, k are positive integers greater than or equal to 1.
  • the length of the clock simplified padding information bit may be fixed, wherein the length of the clock simplified padding information bit is equal to the length of the clock simplified padding data;
  • a clock of sufficient length may be reserved in the target information bit to simplify padding information bits for filling the clock-simplified padding data with an unfixed length.
  • the remaining clock-simplified padding information bits may be used to fill the first after the clock-simplified padding data is filled into the clock-simplified padding data. The data in the data block.
  • the length of the clock simplification data may be determined according to the length of the first data block, wherein the length of the clock simplification padding data is equal to that in the first data frame. The difference between the length of the target information bit and the length of the first data block.
  • the target data is encoded by using a first error correction coding manner to obtain a first code block that has a mapping relationship with the first data frame, where the first error correction coding mode matches the frame structure of the first data frame.
  • the first error correction coding mode may be a stepwise forward error correction coding or an interleaving cyclic error correction coding.
  • the target data may be encoded according to the manner of constructing the code block corresponding to the first error correction coding to obtain the first code block.
  • the first error correction coding mode is a staircase FEC, and the frame structure of the first data frame is as shown in FIG. 6.
  • the error correction parity of the first data frame is 7%
  • the manner of constructing the first code block is as shown in FIG. 7 shows:
  • the target data including the clock simplified padding data and the first data block is mapped into a two-dimensional data block B1, L having a size of 512*478 according to a preset mapping manner, and the two-dimensional data block B1, L has 512.
  • Each row of the dimensional data block A1 is encoded to obtain a two-dimensional data block having a size of 512*32 composed of parity bits, and a data block B1 having a size of 512*510 is output, wherein B1 is composed of two-dimensional data blocks B1, L and two.
  • the dimensional data block B1, R is formed, and the two-dimensional data block B1 has a mapping relationship with the first data frame, and the first data frame can be obtained according to the two-dimensional
  • the first code block is sent through the optical port.
  • the first code block may also be subjected to electro-optical conversion processing before the first code block frame is sent through the optical port.
  • the receiving end device of the first code block decodes the first code block by using a first error correction decoding manner corresponding to the first error correction coding mode to obtain a target. Data, and removing the clock simplification padding data from the target data to obtain the first data block.
  • the receiving device of the first code block may be, for example, the network device connected to the IaDI interface in FIG. 1, and the method performed by the network device may be as shown in FIG. 8. 8 is a schematic flowchart of still another method for data processing provided by an embodiment of the present application. As shown in the figure, the method includes:
  • S301 Receive a first code block that has a mapping relationship with the first data frame.
  • the network device receives the first code block that is in a mapping relationship with the first data frame from the optical interface.
  • S302 Decode the first code block by using a first error correction decoding manner to obtain target data, where the first error correction decoding mode matches the frame structure of the first data frame.
  • the first error correction decoding mode adopted by the receiving end device of the first data frame when decoding the first data frame is used by the transmitting device of the first data frame (for example, an ODSP processing device).
  • the first error correction coding method corresponds.
  • the first error correction coding mode is a staircase FEC, and correspondingly, the first error correction decoding mode is a staircase FEC.
  • the first code block is decoded according to the decoding operation corresponding to the first error correction decoding method to obtain target data.
  • the first error correction decoding mode is a staircase FEC
  • the decoding mode is: first, the received two-dimensional data block B1 is stored in a sliding window, and then the matrix A1 is constructed in the same manner as in the coding scheme, and Each line is decoded, iteratively iterated until there is no error or the number of iterations reaches the upper limit. Output B1 and remove the error correction check overhead to obtain the target data.
  • the specific implementation process can refer to the decoding process of the staircase FEC, and no redundant description is made here.
  • the network device needs to first determine the length and location of the clock to simplify the padding data, and then simplify the padding data according to the clock to simplify the length and position of the padding data, and remove the corresponding location and the corresponding length of the clock, that is, remove the target data.
  • the clock simplifies the padding data to obtain the first data block, including: determining the length of the clock simplification padding data, and simplifying the length of the padding data according to the clock to remove the clock in the target data to simplify the padding data to obtain the first data block.
  • the clock simplifies the location of the data in the target information bit, and the clock simplification data of the preset length is removed to obtain the first data block.
  • the length of the clock-simplified padding data may be determined according to the clock division ratio, that is, the clock is simplified to fill the data.
  • the length includes: determining a clock division ratio; determining a length of the first data block according to a clock division ratio and a length of the first data frame; determining a clock according to a length of the target information bit in the first data frame and a length of the first data block Simplify the length of the fill data.
  • the sending device of the first data frame may further send the length of the first data block to the receiving device of the first data frame.
  • a higher performance FEC and a high-speed interface are adopted, which can meet the error correction requirement of high-rate transmission, and at the same time fill the data, thereby simplifying the clock division ratio and simplifying the clock design.
  • FIG. 9 is a schematic structural diagram of a data processing apparatus according to an embodiment of the present disclosure.
  • the apparatus 40 is configured to perform the method steps corresponding to FIG. 4, and the apparatus may be the OPSP processing module in FIG. 2 or FIG.
  • the device can include:
  • the processing unit 410 is configured to acquire a first data block, where the first data block is a data block that is divided into first optical path data;
  • the processing unit 410 is further configured to: the clock simplified padding data and the first data block are filled into the target information bits in the first data frame to form target data, wherein the target information bit is the first data frame a preset information bit used to fill the optical path data;
  • the processing unit 410 is further configured to: encode the target data by using a first error correction coding manner to obtain a first code block that has a mapping relationship with the first data frame, where the first error correction coding mode Matching the frame structure of the first data frame;
  • the sending unit 420 is configured to send the first code block.
  • the device further includes a receiving unit 430, configured to acquire the first optical path data, and the processing unit 410 is further configured to determine a length of the first data block; 410.
  • the method further includes dividing the first optical path data into a plurality of data blocks according to a length of the first data block, where the multiple data blocks include the first data block.
  • the processing unit 410 is specifically configured to: determine, according to a preset clock division ratio and a length of the first data frame, The length of the first data block.
  • the processing unit 410 is specifically configured to: according to a preset length range of the first data block, the first data frame The length, the first preset value, and the second preset value determine a length of the first data block to maximize a common factor of the first target value and the second target value, wherein the first target value is the a product of a length of the first data block and a first preset value, wherein the second target value is a product of a length of the first data frame and the second preset value.
  • the processing unit 410 is specifically configured to: determine a length of the clock-simplified padding data; according to the target information in the first data frame.
  • the length of the bit and the length of the clock simplification padding data determine the length of the first block of data.
  • the receiving unit 430 is further configured to: receive, by the port, the first interface data; the processing unit 410 is specifically configured to: perform the first interface data by using Reed Solomon forward error correction decoding. The first optical path data is decoded.
  • the first error correction coding manner includes: stepwise forward error correction coding or interleaving cyclic error correction coding.
  • FIG. 10 is a schematic structural diagram of a data processing apparatus according to an embodiment of the present disclosure, where the apparatus 50 includes a processor 501, a memory 502, a communication interface 503, the processor 501, and the memory. 502.
  • the communication interface 503 is connected by one or more communication buses.
  • Processor 501 is configured to support the apparatus to perform the functions of the method described in FIG.
  • the processor 501 can be a central processing unit (CPU), a network processor (NP), a hardware chip, or any combination thereof.
  • the hardware chip may be an application-specific integrated circuit (ASIC), a programmable logic device (PLD), or a combination thereof.
  • the PLD may be a complex programmable logic device (CPLD), a field-programmable gate array (FPGA), a general array logic (GAL), or any combination thereof.
  • CPLD complex programmable logic device
  • FPGA field-programmable gate array
  • GAL general array logic
  • the memory 502 is used to store program codes and the like.
  • the memory 502 may include a volatile memory such as a random access memory (RAM); the memory 502 may also include a non-volatile memory such as a read-only memory (read- Only memory, ROM), flash memory, hard disk drive (HDD) or solid-state drive (SSD); the memory 502 may also include a combination of the above types of memories.
  • RAM random access memory
  • ROM read-only memory
  • HDD hard disk drive
  • SSD solid-state drive
  • the memory 502 may also include a combination of the above types of memories.
  • Communication interface 503 is for receiving and transmitting data, for example, a communication interface for transmitting a first code block, receiving first interface data, and the like.
  • the communication interface includes an in-board interconnect interface.
  • the processor 501 can call the program code to perform the following operations:
  • the clock simplification padding data and the first data block are filled into the target information bits in the first data frame to form target data, wherein the target information bit is preset for filling the light path in the first data frame Information bit of data;
  • the first code block is transmitted through the communication interface 503.
  • processor 501 can also cooperate with the communication interface 503 to perform the operations of the embodiment shown in FIG. 4 of the present application.
  • the processor 501 can also cooperate with the communication interface 503 to perform the operations of the embodiment shown in FIG. 4 of the present application.
  • the communication interface 503 can also cooperate with the communication interface 503 to perform the operations of the embodiment shown in FIG. 4 of the present application.
  • FIG. 11 is a schematic structural diagram of a data processing apparatus according to an embodiment of the present disclosure.
  • the apparatus 60 is configured to perform the method corresponding to FIG. 5, and the apparatus may be the OTN line processing apparatus in FIG. 2 or FIG.
  • the device can include:
  • the processing unit 610 is configured to package the low rate data into the first optical path data.
  • the processing unit 610 is further configured to: encode the first optical path data according to Reed Solomon forward error correction coding to obtain first interface data;
  • the sending unit 620 is configured to send the first interface data.
  • FIG. 12 is a schematic structural diagram of a data processing apparatus according to an embodiment of the present disclosure, where the apparatus 70 includes a processor 701, a memory 702, a communication interface 703, the processor 701, and the memory. 702.
  • the communication interface 703 is connected by one or more communication buses.
  • Processor 701 is configured to support the apparatus in performing the functions in the method of FIG.
  • the processor 701 can be a central processing unit (CPU), a network processor (NP), a hardware chip, or any combination thereof.
  • the hardware chip may be an application-specific integrated circuit (ASIC), a programmable logic device (PLD), or a combination thereof.
  • the PLD may be a complex programmable logic device (CPLD), a field-programmable gate array (FPGA), a general array logic (GAL), or any combination thereof.
  • CPLD complex programmable logic device
  • FPGA field-programmable gate array
  • GAL general array logic
  • the memory 702 is used to store program codes and the like.
  • the memory 702 may include a volatile memory such as a random access memory (RAM); the memory 702 may also include a non-volatile memory such as a read-only memory (read- Only memory, ROM), flash memory, hard disk drive (HDD) or solid-state drive (SSD); the memory 702 may also include a combination of the above types of memories.
  • RAM random access memory
  • ROM read-only memory
  • HDD hard disk drive
  • SSD solid-state drive
  • Communication interface 703 is for receiving and transmitting data, for example, a communication interface for transmitting first interface data, and the like.
  • the communication interface includes an in-board interconnect interface.
  • the processor 701 can call the program code to perform the following operations:
  • the first interface data is transmitted through the communication interface 703.
  • processor 701 can also cooperate with the communication interface 703 to perform the operations of the embodiment shown in FIG. 5 of the present application.
  • the communication interface 703 can also cooperate with the communication interface 703 to perform the operations of the embodiment shown in FIG. 5 of the present application.
  • FIG. 13 is a schematic structural diagram of a data processing apparatus according to an embodiment of the present disclosure.
  • the apparatus 80 is configured to perform the method corresponding to FIG. 8. As shown in the figure, the apparatus includes:
  • the receiving unit 810 is configured to receive a first code block that has a mapping relationship with the first data frame.
  • the processing unit 820 is configured to decode the first code block by using a first error correction decoding manner to obtain target data, where the first error correction decoding manner matches a frame structure of the first data frame;
  • the processing unit 820 is further configured to remove clock simplified padding data in the target data to obtain a first data block.
  • the processing unit 820 is specifically configured to: determine a length of the clock simplified padding data; and reduce a length of padding data according to the clock to remove clock simplification padding data in the target data to obtain first data. Piece.
  • the processing unit 820 is specifically configured to: determine a clock division ratio; determine a length of the first data block according to the clock division ratio and a length of the first data frame; The length of the target information bit in the first data frame and the length of the first data block determine the length of the clock simplified padding data.
  • the first error correction decoding manner includes: a stepwise forward error correction decoding or an interleaving cyclic forward error correction decoding.
  • FIG. 14 is a schematic structural diagram of a data processing apparatus according to an embodiment of the present disclosure, where the apparatus 90 includes a processor 901, a memory 902, a communication interface 903, the processor 901, and the memory. 902.
  • the communication interface 903 is connected by one or more communication buses.
  • Processor 901 is configured to support the apparatus in performing the functions in the method of FIG.
  • the processor 901 can be a central processing unit (CPU), a network processor (NP), a hardware chip, or any combination thereof.
  • the hardware chip may be an application-specific integrated circuit (ASIC), a programmable logic device (PLD), or a combination thereof.
  • the PLD may be a complex programmable logic device (CPLD), a field-programmable gate array (FPGA), a general array logic (GAL), or any combination thereof.
  • CPLD complex programmable logic device
  • FPGA field-programmable gate array
  • GAL general array logic
  • the memory 902 is used to store program codes and the like.
  • the memory 902 may include a volatile memory such as a random access memory (RAM); the memory 902 may also include a non-volatile memory such as a read-only memory (read- Only memory, ROM), flash memory, hard disk drive (HDD) or solid-state drive (SSD); the memory 902 may also include a combination of the above types of memories.
  • RAM random access memory
  • ROM read-only memory
  • HDD hard disk drive
  • SSD solid-state drive
  • Communication interface 903 is for receiving and transmitting data, for example, a communication interface for receiving a first code block, and the like.
  • the communication interface is an optical port.
  • the processor 901 can call the program code to perform the following operations:
  • Removing the clock in the target data simplifies the padding data to obtain the first data block.
  • processor 901 can also cooperate with the communication interface 903 to perform the operations of the embodiment shown in FIG. 8 of the present application.
  • the communication interface 903 can also cooperate with the communication interface 903 to perform the operations of the embodiment shown in FIG. 8 of the present application.
  • the disclosed systems, devices, and methods may be implemented in other manners.
  • the device embodiments described above are merely illustrative.
  • the division of the unit is only a logical function division.
  • there may be another division manner for example, multiple units or components may be combined or Can be integrated into another system, or some features can be ignored or not executed.
  • the mutual coupling or direct coupling or communication connection shown or discussed may be an indirect coupling or communication connection through some interface, device or unit, and may be in an electrical, mechanical or other form.
  • the units described as separate components may or may not be physically separated, and the components displayed as units may or may not be physical units, that is, may be located in one place, or may be distributed to multiple network units. Some or all of the units may be selected according to actual needs to achieve the purpose of the solution of the embodiment.
  • each functional unit in each embodiment of the present application may be integrated into one processing unit, or each unit may exist physically separately, or two or more units may be integrated into one unit.
  • the above embodiments it may be implemented in whole or in part by software, hardware, firmware, or any combination thereof.
  • software it may be implemented in whole or in part in the form of a computer program product.
  • the computer program product includes one or more computer instructions.
  • the computer program instructions When the computer program instructions are loaded and executed on a computer, the processes or functions described in accordance with embodiments of the present invention are generated in whole or in part.
  • the computer can be a general purpose computer, a special purpose computer, a computer network, or other programmable device.
  • the computer instructions can be stored in or transmitted by a computer readable storage medium.
  • the computer instructions can be from a website site, computer, server or data center to another website site by wire (eg, coaxial cable, fiber optic, digital subscriber line (DSL)) or wireless (eg, infrared, wireless, microwave, etc.) Transfer from a computer, server, or data center.
  • the computer readable storage medium can be any available media that can be accessed by a computer or a data storage device such as a server, data center, or the like that includes one or more available media.
  • the usable medium may be a magnetic medium (eg, a floppy disk, a hard disk, a magnetic tape), an optical medium (eg, a DVD), or a semiconductor medium (such as a Solid State Disk (SSD)) or the like.

Abstract

本申请公开了数据处理的方法和相关装置，其中，所述方法包括：获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；采用第一纠错编码方式对所述目标数据进行编码得到与第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；发送所述第一码块。采用本申请的方案，可以提高纠错性能，简化时钟设计。

Description

数据处理的方法和相关装置 技术领域
本申请涉及光通信领域，尤其涉及数据处理的方法和相关装置。
背景技术
光传送网(Optical Transport Network，OTN)是以波分复用技术为基础、在光层组织网络的传送网，是下一代的骨干传送网。在OTN网络中，OTN接口可以实现设备与设备之间或OTN与OTN之间的互连。OTN接口包括用户网络接口(user to network interface，UNI)和网络节点接口(network node interface，NNI)两种接口，其中，用户网络接口为用户设备与传输网络之间的接口，网络节点接口为传输网络中网络设备与网络设备的接口，网络节点接口包括域间接口(inter-domain interface，IrDI)和域内接口(intra-domain interface，IaDI)。
在目前的IaDI接口的一些设计方案中，一般采用通用前向纠错码(generic forward error correction，GFEC)和阶梯式前向纠错码(staircase forward error correction，staircase FEC)降低数字信号传输的误码率，提高传输的可靠性，进而延长传输距离。但是，随着板内互连传输速率的提高，GFEC纠错编码的纠错性能无法满足可靠传输的需求，另外，采用staircase FEC在光传输中进行编码和译码，使得实现板内互连接口和光口的时钟同步的变得复杂，也即时钟处理复杂。
发明内容
本申请实施例提供数据处理的方法和相关装置，纠错性能可以满足可靠传输的需求，同时简化时钟设计。
第一方面，本申请实施例提供一种数据处理的方法，包括：
获取第一数据块，其中，该第一数据块为第一光通路数据分割而成的数据块；将时钟简化填充数据及该第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，该目标信息位为该第一数据帧中预设的用于填充光通路数据的信息位；采用第一纠错编码方式对该目标数据进行编码得到与该第一数据帧存在映射关系的第一码块，其中，该第一纠错编码方式与该第一数据帧的帧结构相匹配；发送该第一码块。
其中，第一光通路数据可以为ODU4，也可以为ODUCn。
其中，纠错编码方式或纠错译码方式与第一数据帧的帧结构相匹配指该纠错编码方式或纠错译码方式对应的码块中校验位的长度与码块的长度的比值与第一数据帧中的纠错校验开销的长度与第一数据帧的长度的比值相同。
本申请实施例中，通过在目标信息位中填充时钟简化填充数据，简化第一数据块的长度与第一数据帧的长度的比值，从而简化输入端与输出端的时钟分频比，简化ODSP的时钟设计。
在一种可能的设计中，还需确定第一数据块的长度并对第一光通路数据进行分割，即 获取第一数据块之前还包括：获取第一光通路数据；确定第一数据块的长度；根据第一数据块的长度将第一光通路数据分割得到多个数据块，所述多个数据块包括所述第一数据块。
在一种可能的设计中，在时钟简化数据的长度可变且时钟分频比固定的情况下，可根据预设的时钟分频比以及第一数据帧的长度确定第一数据块的长度。其中，第一数据帧的长度可以由第一纠错编码方式所确定，也可以由第一数据帧所采用的纠错校验开销决定。
在一种可能的设计中，在时钟简化数据的长度可变的情况下，可根据预设的第一数据块的长度范围、第一数据帧的长度、第一预设值以及第二预设值确定所述第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，所述第一目标数值为所述第一数据块的长度与第一预设值之积，所述第二目标数值为所述第一数据帧的长度与所述第二预设值之积。
在一种可能的设计中，在时钟简化填充数据的长度固定的情况下，可确定时钟简化数据的长度，然后根据第一数据帧中目标信息位的长度以及时钟简化填充数据的长度确定第一数据块的长度。
在一种可能的设计中，获取第一光通路数据包括：接收第一接口数据；采用里德所罗门前向纠错(Reed Solomon Forward Error Correction，RSFEC)译码对所述第一接口数据进行译码得到第一光通路数据。其中，可以从通信接口接收第一接数据，该通信接口可以为FlexO接口，用于传输多种速率的数据。
在一种可能的设计中，该第一纠错编码方式可以为阶梯式前向纠错编码或交织循环纠错编码。
第二方面，本申请实施例提供另一种数据处理的方法，包括：
接收与第一数据帧存在映射关系的第一码块；采用第一纠错译码方式对该第一码块进行译码得到目标数据，该第一纠错译码方式与第一数据帧的帧结构相匹配；去除该目标数据中的时钟简化填充数据得到第一数据块。
本申请实施例中，通过对第一数据帧进行译码得到目标数据，去除目标数据中的时钟简化填充数据即可得到第一数据块，时钟简化填充数据是为了简化时钟分频比而设计，使得第一数据块的长度与第一数据帧的长度的比值的公因数较大，使得时钟分频比较简单。
在一种可能的设计中，可以确定时钟简化填充数据的长度，然后根据时钟简化填充数据的长度在目标数据中去除对应长度的时钟简化填充数据得到第一数据块。
在一种可能的设计中，可先确定时钟分频比，然后根据时钟分频比以及第一数据帧的长度确定第一数据块的长度，根据目标数据的长度以及第一数据块的长度确定时钟简化填充数据的长度。
在一种可能的设计中，该第一纠错译码方式包括阶梯式前向纠错译码和交织循环前向纠错译码。
第三方面，本申请实施例提供又一种数据处理的方法，包括：
将低速率数据封装为第一光通路数据；根据里德所罗门前向纠错编码对该第一光通路数据进行编码得到第一接口数据；发送该第一接口数据。
其中，第一光通路数据可以为ODU4，也可以为ODUCn；可以通过通信接口发送第一接口数据，该通信接口可以为FlexO接口。
本申请实施例中，采用里德所罗门前向纠错编码对第一光通路数据进行编码，可满足可靠传输的需求，提高纠错性能。
第四方面，本申请实施例提供一种数据处理装置，该装置具有实现第一方面所述方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。
在一个可能的设计中，该装置包括处理单元和发送单元，所述处理单元用于获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；所述处理单元还用于将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；所述处理单元还用于采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；所述发送单元用于发送所述第一码块。
在一个可能的设计中，该装置包括处理器、存储器和通信接口，所述处理器、存储器和通信接口相互连接，其中，所述存储器用于存储程序代码，所述处理器用于调用所述程序代码，执行以下操作：通过所述通信接口获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；通过所述通信接口发送所述第一码块。
基于同一发明构思，该装置解决问题的原理以及有益效果可以参见第一方面所述的方法以及所带来的有益效果，该装置的实施可以参见第一方面所述方法的实施，重复之处不再赘述。
第五方面，本申请实施例提供另一种数据处理装置，该装置具有实现第二方面所述方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。
在一个可能的设计中，该装置包括接收单元和处理单元，其中，所述接收单元用于接收与第一数据帧存在映射关系的第一码块；所述处理单元用于采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；所述处理单元还用于去除所述目标数据中的时钟简化填充数据得到第一数据块。
在一个可能的设计中，该装置包括处理器、存储器和通信接口，所述处理器、存储器和通信接口相互连接，其中，所述存储器用于存储程序代码，所述处理器用于调用所述程序代码，执行以下操作：通过所述通信接口接收与第一数据帧存在映射关系的第一码块；采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；去除所述目标数据中的时钟简化填充数据得到第一数据块。
基于同一发明构思，该装置解决问题的原理以及有益效果可以参见第二方面所述的方法以及所带来的有益效果，该装置的实施可以参见第二方面所述方法的实施，重复之处不 再赘述。
第六方面，本申请实施例提供又一种数据处理装置，该装置具有实现第三方面所述方法的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多个与上述功能相对应的单元。
在一个可能的设计中，该装置包括处理单元和发送单元，其中，所述处理单元用于将低速率数据封装为第一光通路数据；所述处理单元还用于根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；所述发送单元用于发送所述第一接口数据。
在一个可能的设计中，该装置包括处理器、存储器和通信接口，所述处理器、存储器和通信接口相互连接，其中，所述存储器用于存储程序代码，所述处理器用于调用所述程序代码，执行以下操作：将低速率数据封装为第一光通路数据；根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；通过所述通信接口发送所述第一接口数据。
基于同一发明构思，该装置解决问题的原理以及有益效果可以参见第三方面所述的方法以及所带来的有益效果，该装置的实施可以参见第三方面所述方法的实施，重复之处不再赘述。
第七方面，本申请实施例提供一种计算机存储介质，用于储存为计算机所用的计算机程序指令，其包含用于执行上述第一方面所涉及的程序。
第八方面，本申请实施例提供一种计算机存储介质，用于储存为计算机所用的计算机程序指令，其包含用于执行上述第二方面所涉及的程序。
第九方面，本申请实施例提供一种计算机存储介质，用于储存为计算机所用的计算机程序指令，其包含用于执行上述第三方面所涉及的程序。
根据本申请实施例的方案，里德所罗门前向纠错编码可满足板内互连的传输要求，提高纠错性能，在编码前通过在目标信息位中填充时钟简化填充数据，可以简化光通路数据与数据帧的比值，从而简化时钟分频比，简化光数据发送端和光数据接收端的时钟设计。
附图说明
图1是IaDI接口的位置示意图；
图2是IaDI接口的一种设计方案；
图3是本申请提供的IaDI接口的整体设计方案；
图4是本申请实施例提供的一种数据处理的方法的流程示意图；
图5是本申请实施例提供的另一种数据处理的方法的流程示意图；
图6是第一数据帧的一种帧结构示意图；
图7是对目标数据进行编码的流程示意图；
图8是本申请实施例提供的又一种数据处理的方法的流程示意图；
图9是本申请实施例提供的一种数据处理装置的结构示意图；
图10是本申请实施例提供的另一种数据处理装置的可能的结构示意图；
图11是本申请实施例提供的又一种数据处理装置的结构示意图；
图12是本申请实施例提供的又一种数据处理装置的可能的结构示意图；
图13是本申请实施例提供的又一种数据处理装置的结构示意图；
图14是本申请实施例提供的又一种数据处理装置的可能的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
本申请的方案可实现在OTN的IaDI接口上，IaDI接口在OTN网络中的位置可以如图1所示，图1是本申请实施例提供的一种OTN的网络接口示意图，其中，用户设备与传输网络之间的接口为UNI，传输网络中网络设备与网络设备之间的接口为NNI，NNI包括IrDI和IaDI，IrDI为不同OTN管理域相互之间的接口或者OTN管理域与其他传输网之间的接口，IaDI为同一OTN管理域中的网络设备相互之间的接口。
在一种实现方式中，IaDI接口的整体设计方案如图2所示，其中，在OTN线路处理装置与光数字信号处理(optical digital signal proccessing，ODSP)处理装置之间的传输方案中采用GFEC进行编码和译码，在光传输方案中采用staircase FEC进行编码和译码。
随着板内互连传输速率的提高，传输出现错误的几率也增大，需要更好的纠错方式对传输过程中出现的错误进行纠正，GFEC的纠错性能无法满足纠错需求，另外，若采用staircase FEC设计方案，则使得ODSP时钟处理复杂。
在本申请的方案中，采用更高性能的FEC和高速通信接口，可满足高速率传输的纠错需求，在形成数据帧前用时钟简化填充数据对目标信息位中进行填充，简化数据帧中信息数据与数据帧总长度的比值，从而简化时钟设计。例如，可以在OTN线路处理装置与ODSP处理装置之间的传输方案中采用纠错性能高于GFEC的RSFEC进行纠错，在光传输方案中采用纠错性能与staircase FEC相同或者高于staircase FEC的高性能FEC编码进行纠错。在一种可能的实施方式中，本申请的整体设计方案可以如图3所示，其中，在OTN线路处理装置与OPSP处理模块之间的传输方案中采用FlexO接口作为通信接口，并采用RSFEC进行编码和译码，在光传输方案中采用高性能FEC进行编码和译码，在进行ODSP处理之前对数据进行填充并进行分频/倍频处理，使得FlexO接口与光口的时钟同步。在可选实施方式中，该高性能FEC可以为staircase FEC，也可以为如交织循环FEC、低密度奇偶校验码(Low Density Parity Check Code，LDPC)等高性能FEC。通过在该高性能FEC对应的数据帧中的目标信息位中填充时钟简化填充数据，简化分频比值/倍频比值，从而简化时钟设计。在可选的设计方案中，RSFEC也可以替换为其他纠错性能高于GFEC的纠错编码。
上述介绍了本申请实施例的一种示例性的整体设计方案，接下来对本申请实施例的方法进行介绍。
参见图4，图4是本申请实施例提供的一种数据处理的方法的流程示意图，所述方法可以实现在图3所示的ODSP处理装置或者具备该ODSP处理装置的功能的装置上，所述方法包括：
S101，获取第一数据块，其中，第一数据块为第一光通路数据分割而成的数据块。
其中，第一数据块由第一光通路数据分割而成，在获取第一数据块之前可以获取第一 光通路数据，第一光通路数据可以为ODU4，也可以为ODUCn，也可以为其他大速率的光通路数据。
在可选实施方式中，可以通过通信接口从OTN线路处理装置或者具备该OTN线路处理装置的功能的装置获取第一光通路数据，由2或图3的整体设计方案可知，OPSP处理模块需要对从OTN线路处理装置接收到的数据进行解码得到第一光通路数据，在OTN线路处理装置与ODSP处理装置之间的传输方案采用如图3所示的RSFEC进行纠错的情况下，获取第一光通路数据可包括：接收第一接口数据；采用RSFEC译码对所述第一接口数据进行译码得到第一光通路数据。
具体实现中，从通信接口接收第一接口数据，该通信接口为可以板内互连接口。在可选实施方式中，该板内互连接口可以为图3所示的FlexO接口，也可以为FlexE等支持大速率传输的通信接口。
相应地，该OTN线路处理装置或者具备该OTN线路处理装置的功能的装置对光通路数据进行编码，OTN线路处理装置执行的方法可以如图5所示，图5是本申请实施例提供的另一种数据处理的方法的流程示意图，如图所示，所述方法包括：
S201，将低速率数据封装为第一光通路数据。
具体实现中，可以通过复用、字节间插等方式将低速率数据封装为第一光通路数据，第速率数据可以为ODU1、ODU2、SDH业务信号数据等。
S202，根据RSFEC编码对第一光通路数据进行编码得到第一接口数据。
具体实现中，该OTN线路处理装置或者具备该OTN线路处理装置的功能的装置根据RSFEC对应的码块中信息字节的长度将该第一光通路数据拆分为多个第二数据块，其中，第二数据块的长度等于RSFEC对应的码块中信息字节的长度；然后，OTN线路处理装置或者具备该OTN线路处理装置的功能的装置根据RSFEC的编码方式分别对多个第二数据块进行编码得到各个第二数据块的纠错校验开销数据，在各个第二数据块中插入各个第二数据块的纠错校验开销得到各个第二数据块对应的码块，其中，多个数据块对应的码块组成第一接口数据。
S203，发送第一接口数据。
具体实现中，该OTN线路处理装置或者具备该OTN线路处理装置的功能的装置将步骤S202编码得到的第一接口数据中的多个第二码块依次输出。
具体实现中，可以通过通信接口发送第一接口数据，该通信接口可以为板内互连接口。在可选实施方式中，该板内互连接口可以为图3所示的FlexO接口，也可以为FlexE等支持大速率传输的通信接口。
相应地，OPSP处理模块或者具备该ODSP处理装置的功能的装置获取第一光通路数据的具体实现过程如下：
ODSP处理装置或者具备该ODSP处理装置的功能的装置依次接收第一接口数据中的多个第二码块，然后根据RSFEC的译码方式分别对接收到的多个第二码块进行解码得到第二数据块，最后根据第一光通路数据的帧头标识对多个第二数据块进行恢复得到第一光通路数据。
在获取到第一光通路数据后，还需根据第一数据块的长度将第一光通路数据分割为多 个大小相同的数据块，该数据块包括第一数据块，则获取第一数据块之前还包括：确定第一数据块的长度，根据第一数据块的长度将第一光通路数据分割得到多个数据块，所述多个数据块包括第一数据块。
在第一种可能的实现场景中，在时钟简化填充数据的长度可变的情况下，可以设定时钟分频比，即时钟分频比固定且已知，则可以根据预设的时钟分频比以及第一数据帧的长度确定第一数据块的长度。其中，可根据第一数据帧的帧结构确定第一数据帧的长度。
具体实现中，由公式：光口速率/第一通信接口速率＝时钟分频比和(第一光通路数据速率/第一通信接口速率)/(第一光通路数据速率/光口速率)＝光口速率/第一通信接口速率可得到公式：(第一光通路数据速率/第一通信接口速率)/(第一光通路数据速率/光口速率)＝时钟分频比，其中，第一光通路数据速率/第一通信接口速率等于第一通信接口所采用的纠错编码方式中信息字节的长度与码块的长度的比值，第一光通路数据速率/光口速率等于第一数据块的长度/第一数据帧的长度，进一步可得到公式(第二预设值/第一预设值)/(第一数据块的长度/第一数据帧的长度)＝时钟分频比，推导可得，第一数据块的长度＝(目标比值/时钟分频比)*第一数据帧的长度，目标比值为第二预设值与第一预设值的比值，其中，第一通信接口为OTN线路处理装置与ODSP之间的通信接口，第一通信接口速率等于第一接口数据的传输速率，第一预设值为第一通信接口所采用的纠错编码方式中码块的长度，第二预设值为第一通信接口所采用的编码方式中信息字节的长度。在根据第一通信接口所采用的纠错编码方式确定第一预设值和第二预设值，并根据第一数据帧的帧结构确定第一数据帧的长度，以及确定时钟分频比后，则可以确定第一数据块的长度。例如，第一通信接口采用的纠错编码方式为图3所示的RSFEC，则确定第一预设值为544，第二预设值为514。
在第二种可能的实现场景中，在时钟简化填充数据的长度可变的情况下，若时钟分频比不固定且未知，则可以根据预设的第一数据块的长度范围、第一数据帧的长度、第一预设值以及第二预设值确定第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，第一目标数值为第一数据块的长度与第一预设值之积，第二目标数值为第一数据帧的长度与第二预设值之积。其中，第一预设值为第一通信接口所采用的纠错编码方式中码块的长度，第二预设值为第一通信接口所采用的纠错编码方式中信息字节的长度。
具体实现中，根据第一种可能的场景中推导得到的公式：(第二预设值/第一预设值)/(第一数据块的长度/第一数据帧的长度)＝时钟分频比，可得到(第二预设值*第一数据帧的长度)/(第一预设值*第一数据块的长度)＝时钟分频比，在时钟分频比未知的情况下，可根据第二预设值、第一预设值以及第一数据帧的长度确定第一数据块的长度，其中，该第一数据块的长度在预设的第一数据块的长度范围内且使得第一目标数值与第二目标数值的公因数最大，第一数据块的长度小于第一数据帧中目标信息位的长度，第一目标数值等于第一预设值*第一数据块的长度，第二目标数值等于第二预设值*第一数据帧的长度。
在第三种可能的实现场景中，在时钟简化填充数据的长度固定的情况下，则可以确定时钟简化填充数据的长度，根据第一数据帧中目标信息位的长度以及时钟简化填充数据的长度确定第一数据块的长度。
具体实现中，根据公式第一数据块的长度＝第一数据帧中目标信息位的长度-时钟简化 填充数据的长度，可确定第一数据块的长度。
下面举例来对上述三种确定第一数据块的长度的场景进行说明。假设在第一通信接口之间传输对应的纠错编码方式为图3所示的RSFEC，RSFEC采用的RS(544，514)编码，假设第一数据帧的帧结构如图6所示，其中，第一数据帧目标信息位的长度为3824*8*8比特，第一数据帧的长度为(3824+16N)*8*8比特，其中，N不同，则第一数据帧的纠错校验开销不同，例如，N＝16，则第一数据帧的纠错校验开销为7％，N＝31，第一数据帧的纠错校验开销为13％，以下以N＝16即第一数据帧的长度为261120比特为例进行介绍。
首先，根据在第一通信接口之间传输采用的RS(544，514)编码可知，信息字节的长度/码块的长度＝第二预设值/第一预设值＝514/544＝257/272。
在第一种可能的实现场景中，时钟分频比固定且已知，假设时钟分频比为x，则根据第一种可能的实现场景推导得到的公式第一数据块的长度＝(目标比值/时钟分频比)*第一数据帧的长度，目标比值＝第二预设值/第一预设值，可得到第一数据块的长度＝((257/272)/x)*261120＝246720/x。
在第二种可能实现场景中，时钟分频比不固定且未知，假设预设的第一数据块的长度范围为24400～244736比特，根据第二种可能的实现场景推导得到的公式(第二预设值*第一数据帧的长度)/(第一预设值*第一数据块的长度)＝时钟分频比，第一目标数值＝第一数据块的长度*第一预设值，第二目标数值＝第一数据帧的长度*第二预设值，可得到第二目标数值/第一目标数值＝(257*261120)/(272*第一数据块的长度)＝时钟分频比，对第一目标数值和第二目标数值约分可得到(257*960)/第一数据块的长度＝时钟分频比，第一数据块的长度需满足大于24400比特小于244736比特(第一数据帧中目标信息位的长度)，则当第一数据块的长度为244664比特时公因数最大，时钟分频比＝120/119，则第一数据块的长度为244664比特。
在第三种可能的实现场景中，假设时钟简化填充数据的长度为72比特，则根据上述第三种可能的实现场景的公式第一数据块的长度＝第一数据帧中目标信息位的长度-时钟简化填充数据的长度，可得到第一数据块的长度＝244736-72＝244664比特。
S102，将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位。
具体实现中，将时钟简化填充数据填充进该目标信息位中预设的时钟简化填充信息位；然后再将第一数据块填充进该目标信息位中剩余的信息位。
在可选实施方式中，该目标信息位中用于填充时钟简化填充数据的时钟简化填充信息位可以是连续的，例如该时钟简化填充信息位可以为该目标信息位中的第N～N+M个信息位，N和M为大于或者等于1的正整数；该时钟简化填充信息位也可以是离散的，例如该时钟简化填充数据为该信息位中第n位，第n+m位，第n+2m位…，第n+km位，n，m，k均为大于或等于1的正整数。
在可选实施方式中，在时钟简化填充数据的长度固定的情况下，可以使时钟简化填充信息位的长度固定，其中，时钟简化填充信息位的长度等于该时钟简化填充数据的长度；在可选实施方式中，在时钟简化填充数据的长度不固定的情况下，则可以在目标信息位中 预留足够长度的时钟简化填充信息位用于填充长度不固定的时钟简化填充数据，在此种实施方式下，若时钟简化数据的长度小于该时钟简化填充信息位的长度，则可以在将时钟简化填充数据填充进该时钟简化填充数据后，将剩余的时钟简化填充信息位用于填充第一数据块中的数据。
在可选实施方式中，在时钟简化填充数据的长度可变的情况下，可根据第一数据块的长度确定时钟简化数据的长度，其中，时钟简化填充数据的长度等于第一数据帧中的目标信息位的长度与第一数据块的长度之差。
S103，采用第一纠错编码方式对目标数据进行编码得到与第一数据帧存在映射关系的第一码块，其中，第一纠错编码方式与第一数据帧的帧结构相匹配。
在可选实施方式中，第一纠错编码方式可以为阶梯式前向纠错编码或交织循环纠错编码。
具体实现中，可根据该第一纠错编码对应的构造码块的方式对目标数据进行编码得到第一码块。
例如，该第一纠错编码方式为staircase FEC，第一数据帧的帧结构如图6所示，第一数据帧的纠错校验开销为7％，则构造第一码块的方式如图7所示：
首先，将包含有时钟简化填充数据和第一数据块的目标数据按照预设的映射方式映射为一个大小为512*478的二维数据块B1,L，该二维数据块B1,L有512行，478列；然后构造大小512*990的二维数据块A1，其中，A1由全为0的二维数据块B0T与二维数据块B1,L构成，再根据staircase FEC的编码方式对二维数据块A1的每一行进行编码得到校验位构成的大小为512*32的二维数据块，输出大小为512*510的数据块B1，其中，B1由二维数据块B1,L和二维数据块B1,R构成，二维数据块B1与第一数据帧存在映射关系，可根据二维数据块B1映射得到第一数据帧。
S104，发送第一码块。
具体实现中，通过光口发送第一码块。在可选实施方式中，在通过光口发送第一码块帧之前还可以对第一码块进行电光转换处理。
相应地，第一码块传输到接收端设备后，该第一码块的接收端设备采用与第一纠错编码方式对应的第一纠错译码方式对第一码块进行译码得到目标数据，并从目标数据中去除时钟简化填充数据得到第一数据块，第一码块的接收端设备例如可以为图1中连接到IaDI接口的网络设备，该网络设备执行的方法可以如图8所示，图8是本申请实施例提供的又一种数据处理的方法的流程示意图，如图所示，所述方法包括：
S301，接收与第一数据帧存在映射关系的第一码块。
具体实现中，该网络设备从光口接收该与第一数据帧存在映射关系的第一码块。
S302，采用第一纠错译码方式对第一码块进行译码得到目标数据，第一纠错译码方式与第一数据帧的帧结构相匹配。
应当理解的是，第一数据帧的接收端设备在对第一数据帧进行译码时所采用的第一纠错译码方式与第一数据帧的发送设备(例如为ODSP处理装置)所采用的第一纠错编码方式相对应。例如，第一纠错编码方式为staircase FEC，相对应地，第一纠错译码方式为staircase FEC。
具体实现中，根据该第一纠错译码方式所对应的解码操作对第一码块进行译码得到目标数据。
例如，该第一纠错译码方式为staircase FEC，则译码方式为：首先将接收到的二维数据块B1存入滑窗，然后按照编码方案中同样的方式构造矩阵A1，并对其中的每一行进行解码，反复迭代，直至没有错误或迭代次数达到上限，输出B1并去除纠错校验开销得到目标数据，具体实现过程可参考staircase FEC的解码过程，此处不做多余描述。
S303，去除目标数据中的时钟简化填充数据得到第一数据块。
在可选实施方式中，该网络设备需先确定时钟简化填充数据的长度和位置，再根据时钟简化填充数据的长度和位置去除相应位置和相应长度的时钟简化填充数据，即去除目标数据中的时钟简化填充数据得到第一数据块包括:确定时钟简化填充数据的长度，根据时钟简化填充数据的长度去除目标数据中的时钟简化填充数据得到第一数据块。
在上述第三种可能的实现场景中，时钟简化填充数据的长度固定，则可在目标信息位中时钟简化数据所在的位置，去除预设长度的时钟简化数据得到第一数据块。
在上述第一种和上述第二种可能的实现场景中，在时钟简化填充数据的长度可变的情况下，可根据时钟分频比确定时钟简化填充数据的长度，即确定时钟简化填充数据的长度包括：确定时钟分频比；根据时钟分频比以及第一数据帧的长度确定第一数据块的长度；根据第一数据帧中的目标信息位的长度以及第一数据块的长度确定时钟简化填充数据的长度。
在一种可能的实现方式中，在时钟分频比固定的情况下，则可根据公式第一数据块的长度＝(目标比值/时钟分频比)*第一数据帧的长度确定第一数据块的长度。
在另一种可能的实现方式中，第一数据帧的发送设备还可以将第一数据块的长度发送给给第一数据帧的接收设备。
在本申请实施例中，采用更高性能的FEC和高速接口，可满足高速率传输的纠错需求，同时对数据进行填充，从而简化时钟分频比，简化了时钟设计。
上述详细阐述了本申请实施例的方法，下面提供了本申请实施例的装置。
参见图9，图9是本申请实施例提供的一种数据处理装置的结构示意图，该装置40用于执行图4对应的方法步骤，该装置可以为图2或图3中的OPSP处理模块，如图所示，所述装置可包括：
处理单元410，用于获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；
所述处理单元410，还用于将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；
所述处理单元410，还用于采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；
发送单元420，用于发送所述第一码块。
在可选实施方式中，所述装置还包括接收单元430,用于获取所述第一光通路数据；所述处理单元410，还用于确定所述第一数据块的长度；所述处理单元410，还用于根据所述第一数据块的长度将所述第一光通路数据分割得到多个数据块，所述多个数据块包括所述第一数据块。
在可选实施方式中，在所述时钟简化填充数据的长度可变的情况下，所述处理单元410具体用于：根据预设的时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度。
在可选实施方式中，在所述时钟简化填充数据的长度可变的情况下，所述处理单元410具体用于：根据预设的第一数据块的长度范围、所述第一数据帧的长度、第一预设值以及第二预设值确定所述第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，所述第一目标数值为所述第一数据块的长度与第一预设值之积，所述第二目标数值为所述第一数据帧的长度与所述第二预设值之积。
在可选实施方式中，在所述时钟简化填充数据的长度固定的情况下，所述处理单元410具体用于：确定所述时钟简化填充数据的长度；根据所述第一数据帧中目标信息位的长度以及所述时钟简化填充数据的长度确定所述第一数据块的长度。
在可选实施方式中，所述接收单元430，还用于口接收第一接口数据；所述处理单元410具体用于：采用里德所罗门前向纠错译码对所述第一接口数据进行译码得到第一光通路数据。
在可选实施方式中，所述第一纠错编码方式包括：阶梯式前向纠错编码或交织循环纠错编码。
需要说明的是，图9对应的实施例中未提及的内容以及各个单元执行步骤的具体实现方式可参见图4所示实施例的描述，这里不再赘述。
在一种可能的实现方式中，图9中的处理单元410、发送单元420以及接收单元430所实现的相关功能可以结合处理器与通信接口来实现。参见图10，图10是本申请实施例提供的一种数据处理装置的可能的结构示意图，其中，该装置50包括处理器501、存储器502、通信接口503，所述处理器501、所述存储器502、所述通信接口503通过一个或多个通信总线连接。处理器501被配置为支持所述装置执行图4所述方法中的功能。该处理器501可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)，硬件芯片或者其任意组合。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmable logic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complex programmable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gate array，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。
存储器502用于存储程序代码等。存储器502可以包括易失性存储器(volatile memory)，例如随机存取存储器(random access memory，RAM)；存储器502也可以包括非易失性存储器(non-volatile memory)，例如只读存储器(read-only memory，ROM)，快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器502还可以包括上述种类的存储器的组合。
通信接口503用于接收和发送数据，例如，通信接口用于发送第一码块，接收第一接 口数据，等等。该通信接口包括板内互连接口。
处理器501可以调用所述程序代码执行以下操作：
通过所述通信接口403获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；
将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；
采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；
通过所述通信接口503发送所述第一码块。
进一步地，处理器501还可以与通信接口503相配合，执行本申请图4所示实施例的操作，具体可参见方法实施例中的描述，在此不再赘述。
参见图11，图11是本申请实施例提供的一种数据处理装置的结构示意图，该装置60用于执行图5对应的方法，该装置可以为图2或图3中的OTN线路处理装置，如图所示，所述装置可包括：
处理单元610，用于将低速率数据封装为第一光通路数据；
所述处理单元610，还用于根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；
发送单元620，用于发送所述第一接口数据。
需要说明的是，图11对应的实施例中未提及的内容以及各个单元执行步骤的具体实现方式可参见图5所示实施例的描述，这里不再赘述。
在一种可能的实现方式中，图11中的处理单元610、发送单元620所实现的相关功能可以结合处理器与通信接口来实现。参见图12，图12是本申请实施例提供的一种数据处理装置的可能的结构示意图，其中，该装置70包括处理器701、存储器702、通信接口703，所述处理器701、所述存储器702、所述通信接口703通过一个或多个通信总线连接。处理器701被配置为支持所述装置执行图5所述方法中的功能。该处理器701可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)，硬件芯片或者其任意组合。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmable logic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complex programmable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gate array，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。
存储器702用于存储程序代码等。存储器702可以包括易失性存储器(volatile memory)，例如随机存取存储器(random access memory，RAM)；存储器702也可以包括非易失性存储器(non-volatile memory)，例如只读存储器(read-only memory，ROM)，快闪存储器(flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器702还可以包括上述种类的存储器的组合。
通信接口703用于接收和发送数据，例如，通信接口用于发送第一接口数据，等等。 该通信接口包括板内互连接口。
处理器701可以调用所述程序代码执行以下操作：
将低速率数据封装为第一光通路数据；
根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；
通过所述通信接口703发送所述第一接口数据。
进一步地，处理器701还可以与通信接口703相配合，执行本申请图5所示实施例的操作，具体可参见方法实施例中的描述，在此不再赘述。
参见图13，图13是本申请实施例提供的一种数据处理装置的结构示意图，该装置80用于执行图8对应的方法，如图所示，所述装置包括：
接收单元810，用于接收与第一数据帧存在映射关系的第一码块；
处理单元820，用于采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；
所述处理单元820，还用于去除所述目标数据中的时钟简化填充数据得到第一数据块。
在可选实施方式中，所述处理单元820具体用于：确定所述时钟简化填充数据的长度；根据所述时钟简化填充数据的长度去除所述目标数据中的时钟简化填充数据得到第一数据块。
在可选实施方式中，所述处理单元820具体用于：确定时钟分频比；根据所述时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度；根据所述第一数据帧中的目标信息位的长度以及所述第一数据块的长度确定所述时钟简化填充数据的长度。
在可选实施方式，所述第一纠错译码方式包括：阶梯式前向纠错译码或交织循环前向纠错译码。
需要说明的是，图13对应的实施例中未提及的内容以及各个单元执行步骤的具体实现方式可参见图8所示实施例的描述，这里不再赘述。
在一种可能的实现方式中，图13中的接收单元810、处理单元820所实现的相关功能可以结合处理器与通信接口来实现。参见图14，图14是本申请实施例提供的一种数据处理装置的可能的结构示意图，其中，该装置90包括处理器901、存储器902、通信接口903，所述处理器901、所述存储器902、所述通信接口903通过一个或多个通信总线连接。处理器901被配置为支持所述装置执行图8所述方法中的功能。该处理器901可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)，硬件芯片或者其任意组合。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmable logic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complex programmable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gate array，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。
存储器902用于存储程序代码等。存储器902可以包括易失性存储器(volatile memory)，例如随机存取存储器(random access memory，RAM)；存储器902也可以包括非易失性存储器(non-volatile memory)，例如只读存储器(read-only memory，ROM)，快闪存储器 (flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器902还可以包括上述种类的存储器的组合。
通信接口903用于接收和发送数据，例如，通信接口用于接收第一码块，等等。该通信接口为光口。
处理器901可以调用所述程序代码执行以下操作：
通过通信接口903与第一数据帧存在映射关系的第一码块；
采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；
去除所述目标数据中的时钟简化填充数据得到第一数据块。
进一步地，处理器901还可以与通信接口903相配合，执行本申请图8所示实施例的操作，具体可参见方法实施例中的描述，在此不再赘述。
本领域普通技术人员可以意识到，结合本申请中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者通过所述计算机可读存储介质进行传输。所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多 个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘(Solid State Disk，SSD))等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (27)

  1. 一种数据处理的方法，其特征在于，包括：
    获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；
    将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；
    采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；
    发送所述第一码块。
  2. 根据权利要求1所述的方法，其特征在于，所述获取第一数据块之前还包括：
    获取所述第一光通路数据；
    确定所述第一数据块的长度；
    根据所述第一数据块的长度将所述第一光通路数据分割得到多个数据块，所述多个数据块包括所述第一数据块。
  3. 根据权利要求2所述的方法，其特征在于，在所述时钟简化填充数据的长度可变的情况下，所述确定所述第一数据块的长度包括：
    根据预设的时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度。
  4. 根据权利要求2所述的方法，其特征在于，在所述时钟简化填充数据的长度可变的情况下，所述确定所述第一数据块的长度包括：
    根据预设的第一数据块的长度范围、所述第一数据帧的长度、第一预设值以及第二预设值确定所述第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，所述第一目标数值为所述第一数据块的长度与第一预设值之积，所述第二目标数值为所述第一数据帧的长度与所述第二预设值之积。
  5. 根据权利要求2所述的方法，其特征在于，在所述时钟简化填充数据的长度固定的情况下，所述确定所述第一数据块的长度包括：
    确定所述时钟简化填充数据的长度；
    根据所述第一数据帧中目标信息位的长度以及所述时钟简化填充数据的长度确定所述第一数据块的长度。
  6. 根据权利要求2所述的方法，其特征在于，所述获取所述第一光通路数据包括：
    接收第一接口数据；
    采用里德所罗门前向纠错译码对所述第一接口数据进行译码得到所述第一光通路数据。
  7. 根据权利要求1-6任一项所述的方法，其特征在于，所述第一纠错编码方式包括：
    阶梯式前向纠错编码或交织循环纠错编码。
  8. 一种数据处理的方法，其特征在于，包括：
    接收与第一数据帧存在映射关系的第一码块；
    采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；
    去除所述目标数据中的时钟简化填充数据得到第一数据块。
  9. 根据权利要求8所述的方法，其特征在于，所述去除所述目标数据中的时钟简化填充数据得到第一数据块包括：
    确定所述时钟简化填充数据的长度；
    根据所述时钟简化填充数据的长度去除所述目标数据中的时钟简化填充数据得到第一数据块。
  10. 根据权利要求9所述的方法，其特征在于，所述确定所述时钟简化填充数据的长度包括：
    确定时钟分频比；
    根据所述时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度；
    根据所述目标数据的长度以及所述第一数据块的长度确定所述时钟简化填充数据的长度。
  11. 根据权利要求8-10任一项所述的方法，其特征在于，所述第一纠错译码方式包括：
    阶梯式前向纠错译码或交织循环前向纠错译码。
  12. 一种数据处理的方法，其特征在于，包括：
    将低速率数据封装为第一光通路数据；
    根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；
    发送所述第一接口数据。
  13. 一种数据处理装置，其特征在于，包括：
    处理单元，用于获取第一数据块，其中，所述第一数据块为第一光通路数据分割而成的数据块；
    所述处理单元，还用于将时钟简化填充数据及所述第一数据块填充进第一数据帧中的目标信息位形成目标数据，其中，所述目标信息位为所述第一数据帧中预设的用于填充光通路数据的信息位；
    所述处理单元，还用于采用第一纠错编码方式对所述目标数据进行编码得到与所述第一数据帧存在映射关系的第一码块，其中，所述第一纠错编码方式与所述第一数据帧的帧结构相匹配；
    发送单元，用于发送所述第一码块。
  14. 根据权利要求13所述的装置，其特征在于，所述装置还包括：
    接收单元，用于获取所述第一光通路数据；
    所述处理单元，还用于确定所述第一数据块的长度；
    所述处理单元，还用于根据所述第一数据块的长度将所述第一光通路数据分割得到多个数据块，所述多个数据块包括所述第一数据块。
  15. 根据权利要求14所述的装置，其特征在于，在所述时钟简化填充数据的长度可变的情况下，所述处理单元具体用于：
    根据预设的时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度。
  16. 根据权利要求14所述的装置，其特征在于，在所述时钟简化填充数据的长度可变的情况下，所述处理单元具体用于：
    根据预设的第一数据块的长度范围、所述第一数据帧的长度、第一预设值以及第二预设值确定所述第一数据块的长度，以使第一目标数值与第二目标数值的公因数最大，其中，所述第一目标数值为所述第一数据块的长度与第一预设值之积，所述第二目标数值为所述第一数据帧的长度与所述第二预设值之积。
  17. 根据权利要求14所述的装置，其特征在于，在所述时钟简化填充数据的长度固定的情况下，所述处理单元具体用于：
    确定所述时钟简化填充数据的长度；
    根据所述第一数据帧中目标信息位的长度以及所述时钟简化填充数据的长度确定所述第一数据块的长度。
  18. 根据权利要求14所述的装置，其特征在于，
    所述接收单元，还用于接收第一接口数据；
    所述处理单元具体用于：
    采用里德所罗门前向纠错译码对所述第一接口数据进行译码得到第一光通路数据。
  19. 根据权利要求13-18任一项所述的装置，其特征在于，所述第一纠错编码方式包括：
    阶梯式前向纠错编码或交织循环纠错编码。
  20. 一种数据处理装置，其特征在于，包括：
    接收单元，用于接收与第一数据帧存在映射关系的第一码块；
    处理单元，用于采用第一纠错译码方式对所述第一码块进行译码得到目标数据，所述第一纠错译码方式与所述第一数据帧的帧结构相匹配；
    所述处理单元，还用于去除所述目标数据中的时钟简化填充数据得到第一数据块。
  21. 根据权利要求20所述的装置，其特征在于，所述处理单元具体用于：
    确定所述时钟简化填充数据的长度；
    根据所述时钟简化填充数据的长度去除所述目标数据中的时钟简化填充数据得到第一数据块。
  22. 根据权利要求21所述的装置，其特征在于，所述处理单元具体用于：
    确定时钟分频比；
    根据所述时钟分频比以及所述第一数据帧的长度确定所述第一数据块的长度；
    根据所述目标数据的长度以及所述第一数据块的长度确定所述时钟简化填充数据的长度。
  23. 根据权利要求20-22任一项所述的装置，其特征在于，所述第一纠错译码方式包括：
    阶梯式前向纠错译码或交织循环前向纠错译码。
  24. 一种数据处理装置，其特征在于，包括：
    处理单元，用于将低速率数据封装为第一光通路数据；
    所述处理单元，还用于根据里德所罗门前向纠错编码对所述第一光通路数据进行编码得到第一接口数据；
    发送单元，用于发送所述第一接口数据。
  25. 一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被计算机执行时使所述计算机执行如权利要求1-7任一项所述的方法。
  26. 一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被计算机执行时使所述计算机执行如权利要求8-11任一项所述的方法。
  27. 一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被计算机执行时使所述计算机执行如权利要求12所述的方法。
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