WO2018235237A1 - 表示装置 - Google Patents

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WO2018235237A1
WO2018235237A1 PCT/JP2017/023066 JP2017023066W WO2018235237A1 WO 2018235237 A1 WO2018235237 A1 WO 2018235237A1 JP 2017023066 W JP2017023066 W JP 2017023066W WO 2018235237 A1 WO2018235237 A1 WO 2018235237A1
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治人 矢吹
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堺ディスプレイプロダクト株式会社
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed

Definitions

  • the present invention relates to a display device such as a liquid crystal display device.
  • Patent Document 1 In a display device using a liquid crystal panel, there is known a technology of controlling to make a displayed image easy to view, such as securing a viewing angle in the liquid crystal panel (for example, Patent Document 1).
  • Patent Document 1 discloses a technology for realizing a liquid crystal display device having excellent visibility.
  • a plurality of pixels on which an image is displayed are divided into main pixels and sub-pixels.
  • the signal for each pixel of the video signal is set so that the voltage applied to the pixel electrode of the main pixel is higher than the voltage applied to the pixel electrode of the sub pixel. The voltage is controlled.
  • An object of the present invention is to provide a display device capable of reducing a circuit scale for displaying an image in an easy-to-see manner.
  • a display device includes a plurality of pixels, a plurality of source lines, a source driving circuit, and a plurality of switches.
  • the plurality of pixels are arranged in a matrix to form a display area for displaying an image.
  • a plurality of source lines are wired in the column direction of the matrix of pixels on the display area and connected to each pixel.
  • the source drive circuit has a plurality of signal lines that output signals supplied to each pixel through a plurality of source lines.
  • the plurality of switches are provided between the source line and the signal line.
  • a plurality of source lines are wired to pixels in the same column in the matrix.
  • a plurality of source lines for pixels in the same column and one signal line of the source driver circuit are connected via a switch.
  • a plurality of source lines for pixels in the same column are bundled into one signal line of the source drive circuit, whereby the circuit scale for displaying an image in an easy-to-see manner can be reduced.
  • FIG. 2 shows a configuration of a display device according to Embodiment 1.
  • a diagram showing a configuration of a source drive unit in a display device A circuit diagram illustrating the structure of the display panel in Embodiment 1.
  • Timing chart showing an operation example of the display device according to the first embodiment A circuit diagram showing a display panel of a display device according to Embodiment 2.
  • Diagram for explaining the function of the storage capacitance in the display panel A circuit diagram showing a display panel of a display device according to Embodiment 3.
  • Timing chart showing an operation example of the display device according to the third embodiment A circuit diagram showing a display panel of a display device according to Embodiment 4.
  • FIG. 1 is a view showing the configuration of a display device 1 according to the present embodiment.
  • the display device 1 constitutes a liquid crystal display device such as a liquid crystal television, for example.
  • the display device 1 includes a display panel 10, a gate drive unit 11, a source drive unit 12, and a control circuit 2, as shown in FIG.
  • the display panel 10 is an active matrix liquid crystal panel having predetermined specifications such as 8K, 4K, and 2K, for example. As shown in FIG. 1, the display panel 10 includes a plurality of pixels 3, a plurality of gate lines GL, and a plurality of source lines SL. The display panel 10 also includes, for example, a TFT (thin film transistor) substrate having a pixel electrode, a CF (color filter) substrate having a counter electrode, a liquid crystal layer sealed between the two substrates, and a polarizing plate.
  • TFT thin film transistor
  • CF color filter
  • the plurality of pixels 3 are arranged in a matrix to form a display area 10a for displaying an image.
  • the + x side may be referred to as the right side, and the ⁇ x side may be referred to as the left side.
  • the + y side in the column direction (y) of the matrix may be referred to as the lower side, and the ⁇ y side may be referred to as the upper side.
  • Each of the plurality of pixels 3 includes a TFT or the like of an active element.
  • the gate is connected to the gate line GL
  • the source is connected to the source line SL (see FIG. 3).
  • the gate lines GL are signal lines which are wired in the row direction of the matrix of the pixels 3 and to which the pixels 3 are connected row by row.
  • the source line SL is a signal line wired in the column direction of the matrix of the pixels 3. Details of the structure of the display panel 10 will be described later.
  • the control circuit 2 is configured of one or more semiconductor integrated circuits such as an LSI.
  • the control circuit 2 is an example of a control unit of the display device 1.
  • the control circuit 2 generates various signals for controlling the operation timing of each part of the display device 1 as a timing controller.
  • the control circuit 2 may control the overall operation of the display device 1.
  • control circuit 2 causes the gate driving unit 11 and the gate driver 11 to sequentially display the gradation for one row in the image in frame units represented by the video signal based on the video signal input from the outside.
  • a control signal of the source driver 12 is generated.
  • the control circuit 2 also performs predetermined video signal processing and the like in addition to the control of the operation timing of the gate drive unit 11 and the source drive unit 12 as described above. Details of the configuration of the control circuit 2 will be described later.
  • the gate drive unit 11 generates gate signals for selecting the gate lines GL of each row in order in the matrix of the pixels 3 under the control of the control circuit 2, and generates a plurality of gate signals in a predetermined frame period (for example, 1/60 seconds).
  • the gate line GL is driven.
  • the gate driving unit 11 is configured of, for example, a plurality of ICs each connected with a plurality of gate lines GL.
  • the source driver 12 supplies a source signal having a voltage corresponding to the gray level to be displayed for each pixel 3 to the plurality of source lines SL in synchronization with the operation of the gate driver 11. .
  • a GOA (Gate On Array) method configured of TFTs and the like on the display panel 10 is applied to a part of the source drive unit 12. The configuration of the source drive unit 12 will be described with reference to FIG.
  • FIG. 2 is a diagram showing the configuration of the source drive unit 12 in the display device 1.
  • the source drive unit 12 includes a source drive circuit 12a and an S-GOA (Source-GOA) unit 12b, as shown in FIG.
  • the S-GOA unit 12 b is provided, for example, in the upper frame area around the display area 10 a of the display panel 10.
  • the source drive circuit 12a includes, for example, a plurality of ICs each having a predetermined plurality of signal lines PL, and is connected to the S-GOA unit 12b via the signal lines PL.
  • the source drive circuit 12 a generates a source drive signal for driving the source line SL under the control of the control circuit 2 and outputs the generated source drive signal to each signal line PL.
  • the S-GOA unit 12 b is configured of a TFT or the like on the display panel 10, and is connected to each source line SL on the display panel 10.
  • the S-GOA unit 12 b switches the source line SL conducted to the signal line PL of the source drive circuit 12 a under the control of the gate drive unit 11, for example.
  • the number of signal lines PL of the source drive circuit 12a can be smaller than the number of source lines SL. Details of the S-GOA unit 12b will be described later.
  • FIG. 3 is a circuit diagram illustrating the structure of the display panel 10 in the first embodiment.
  • the source line SLe on the left side and the source line SLo on the right side with respect to the pixels 3 in one column are connected to the TFTs 31 of the pixels 3 alternately for each pixel 3 along the column direction. Therefore, adjacent pixels 3 in the same column are connected to different source lines SLe and SLo. Further, among the pixels 3 arranged in the row direction, the connected source line is unified to one of the left side and the right side.
  • the color of the pixel 3 is set for each column, and the pixel 3 of the first column displays the gradation of R (red) and the pixel 3 of the second column is G (green)
  • the third row of pixels 3 displays a B (blue) tone.
  • Each pixel 3 includes a TFT 31 of an active element connected to the gate line GL and the source line SL, and a pixel capacitor 32 connected to the drain of the TFT 31.
  • the TFT 31 turns on when the voltage of the gate signal from the gate line GL is equal to or higher than a predetermined threshold voltage (for example, 2 to 3 V), and turns off when the voltage is lower than the threshold voltage.
  • the pixel capacitor 32 includes a liquid crystal layer for displaying one of a plurality of predetermined colors such as RGB.
  • a plurality of input terminals PS and an S-GOA unit 12b are provided above the display area 10a of the matrix of the pixels 3.
  • the input terminal PS is a crimp terminal connected to the signal line PL of each of the source drive circuits 12a (FIG. 2).
  • the number of input terminals PS (that is, the number of signal lines PL) corresponds to the number of columns of the matrix of the pixels 3.
  • the S-GOA unit 12 b includes a plurality of switches 40 and 41 provided between the source line SL and the input terminal PS, and two selection lines GP.
  • the switch 40 connecting between the input terminal PS of each column and the left source line SLe in the same column, and the connection between the input terminal PS and the right source line SLo
  • the switch 41 configures a demultiplexer for each column of the pixels 3.
  • the source lines SLe and SLo for each column can be bundled and connected to the signal lines PL of the source drive circuit 12a.
  • the switches 40 and 41 are formed of, for example, a TFT similar to the TFT 31 of the pixel 3.
  • One of the two selection lines GP is connected to the gate (control terminal) of the switch 40 connected to the source line SLe on the left side of each column, and the other is a switch connected to the source line SLo on the right side of each column Connected to the 41 gate.
  • the switches 40 and 41 in the S-GOA section may have characteristics such as lower on resistance than the TFT 31 of the pixel 3, for example.
  • Each of the switches 40 and 41 may be formed of a TFT having a size larger than that of the TFT 31 of the pixel 3, or a plurality of TFTs may be connected in parallel, or PLAS may be applied.
  • the crimping pitch of the IC of the source drive circuit is too narrow and mounting becomes difficult, or the IC of the source drive circuit becomes a display panel There is a problem that it becomes expensive because it must be arranged on both the upper and lower sides of the
  • the display panel 10 having the S-GOA unit 12b of the present embodiment it is possible to reduce the number of necessary ICs of the source drive circuit 12a and solve the above problems.
  • various characteristics such as TFT characteristics of the switches 40 and 41 may be set as appropriate.
  • FIG. 4 is a block diagram illustrating the configuration of the control circuit 2 in the display device 1.
  • the control circuit 2 includes a receiver 21, a gamma converter 22, an overdrive converter 23, a contrast controller 24, a dither processor 25, and a transmitter 26.
  • the receiving unit 21 is an input interface circuit conforming to a predetermined communication standard.
  • the receiving unit 21 receives a video signal input from the outside.
  • the video signal from the outside includes data indicating an image for each frame, various synchronization signals, and the like.
  • the gamma conversion unit 22 executes gamma conversion processing for performing gamma correction on the image in the received video signal.
  • the overdrive conversion unit 23 performs overdrive conversion processing, for example, on the image after gamma conversion processing.
  • the overdrive conversion process is a process of converting current image data with reference to past video data such as one frame before in order to overshoot drive the pixel 3 of the display panel 10.
  • the contrast control unit 24 maintains the average value between adjacent pixels set in advance, and the gradation value for one pixel is equal to or higher than the gradation value for the other pixel.
  • the gradation of each pixel is controlled (hereinafter referred to as "brightness control").
  • brightness control the gradation of each pixel is controlled. According to the light and dark control of the light and dark control unit 24, it is possible to widen the viewing angle of the image displayed on the display panel 10.
  • the dither processing unit 25 performs dithering on the image of the gradation controlled by the light and dark control unit 24 to perform dithering in accordance with the number of colors that can be developed in the display panel 10 and the like.
  • the transmission unit 26 is an output interface circuit conforming to a predetermined communication standard.
  • the transmission unit 26 transmits a signal indicating an image of the various processing results described above to the source drive unit 12 of the display panel 10.
  • the transmission unit 26 also outputs control signals for the source drive unit 12 and the gate drive unit 11 and synchronization signals for synchronizing the operation timings of the respective units.
  • the control circuit 2 performs the video signal processing as described above, and sets a voltage according to the gradation for each pixel in the source signal. At this time, the control circuit 2 inverts the voltage polarity of the source signal, for example, for each frame.
  • the control circuit 2 may be a hardware circuit such as a dedicated electronic circuit or a reconfigurable electronic circuit designed to realize a predetermined function of the brightness control unit 24 or the like. Further, the control circuit 2 may include a CPU or the like that realizes the various functions as described above in cooperation with software.
  • the control circuit 2 may be configured by various semiconductor integrated circuits such as a CPU, an MPU, a microcomputer, a DSP, an FPGA, and an ASIC.
  • the brightness control unit 24 of the control circuit 2 performs brightness control.
  • the subject of the brightness-and-darkness control in the conventional display panel is demonstrated using FIG.
  • FIG. 5 is a diagram for explaining the problem of light and dark control in the display panel.
  • FIG. 6 is a timing chart showing an operation example of the display panel which solves the problem of the brightness control.
  • the contrast controller 24 controls the gradation of each pixel in the video signal as the contrast control to brighten one of the pixels set in advance and darken the other. For example, when a video signal having a constant gray level in the entire image is input, the light and dark control unit 24 arranges two gray levels whose average value matches the original gray level in a predetermined pattern such as a zigzag grid. Output the image.
  • the image quality on the image on the display panel is degraded, for example, when the image at the time of input (input image) has a constant gradation as described above. It is assumed that it will be viewed by the user as if it were.
  • FIG. 5A illustrates the display panel 10X having a conventional single source structure.
  • one source line SL is wired for the pixels 3 in one column.
  • pixels for which the gradation is lightened by light and dark control and pixels for which the gradation is darkened are alternately arranged.
  • the voltage polarities ( ⁇ ) of the source signals S1r, S1g, and S1b are unified along the column direction, and are set to be alternately arranged along the row direction.
  • the signal waveforms of the source signals S1r, S1g, and S1b with respect to each source line SL are waveforms in which voltages of the same voltage polarity in one frame vibrate in accordance with the brightness and darkness of each pixel. It is conceivable that such a signal waveform becomes duller as it propagates through the source line SL and causes the pixel 3 to be undercharged in the display panel 10X. Therefore, in the conventional configuration, it is assumed that display unevenness or the like is visually recognized in the display image on the display panel 10X.
  • a double source structure is adopted for the display panel.
  • a configuration example of a display panel having a double source structure is shown in FIG.
  • the source lines SLe and SLo on both sides of the pixels 3 of each column are alternately connected to the pixels 3 along the column direction, as in FIG. Be done. Further, between the pixels 3 aligned in the row direction, the connected source lines are alternately arranged on the left side and the right side.
  • the arrangement of light and dark control for each pixel 3 is the same as the example of FIG. 5A.
  • the voltage polarity ( ⁇ ) of the source signals S1re to S1bo for each pixel 3 is set in a staggered pattern.
  • the display panel 10 'as described above can constitute the display device 1 similar to that of FIG.
  • 6 (a), (b), (c) and (d) show the operation timings of the gate signals G0, G1, G2 and G3 in the first to fourth rows, respectively.
  • 6E and 6F show the supply timing of the source signals S1re and S1ro to the source lines SLe and SLo on both sides of the first column.
  • 6 (g), (h), (i) and (j) show the operation timings of the source signals S1ge, S1go, S1be and S1bo on both sides of the second and third columns, respectively.
  • 6A to 6D "H” indicates a high level voltage larger than the threshold voltage of the TFT 31 of the pixel 3, and "L” indicates a low level lower than the threshold voltage of the same TFT 31. Indicates the voltage (same below).
  • the pixels 3 in the first and second rows are simultaneously selected (FIGS. 6A and 6B), and then the third and fourth rows are selected. Pixels 3 in the row are simultaneously selected (FIGS. 6 (c) and 6 (d)).
  • the brightness control unit 24 performs brightness control as shown in FIG. 5B, for example, brightens the tone of the pixels in the first and third rows in the first column, and the tone of the pixels in the second and fourth rows. Control to darken.
  • the source signals S1re and S1ro are supplied to the source lines SLe and SLo on both sides of the pixel 3 in the first column at voltages different from each other (FIGS. 6E and 6F).
  • the voltages of the respective source signals S1re and S1ro correspond to the bright gradation and the dark gradation, respectively, and are supplied as constant voltages as shown in FIGS. 6 (e) and 6 (f).
  • the source signals S1ge to S1bo of the source lines SLe and SLo for the other columns are supplied at a constant voltage (FIG. 6 (g) to (j)).
  • the source signals S1re to S1bo are maintained at a constant voltage, and charging of the pixel 3 is insufficient. Can be avoided. As a result, it is possible to display an easy-to-see display image that is not visually recognized like display unevenness while securing a viewing angle.
  • FIG. 7 is a diagram for explaining the operation of the display device 1 according to the present embodiment.
  • FIG. 8 is a timing chart showing an operation example of the display device 1.
  • FIG. 7 shows an arrangement example of bright pixels 3 for which the gradation value is increased in the contrast control of the display panel 10 (FIG. 3) and dark pixels 3 for which the gradation value is reduced.
  • the bright pixels 3 and the dark pixels 3 are alternately arranged along the column direction of the display panel 10. Further, in the row direction, for example, two bright pixels 3 and dark pixels 3 are arranged every two pixels.
  • the voltage polarities ( ⁇ ) of the source signals S1re to S1bo are also set in a zigzag shape in the matrix of the pixels 3 as in the configuration example of FIG. 5B.
  • the light and dark control unit 24 determines the gradation value (“dark”) for the pixel 3 in which the gradation value for the bright pixel 3 (referred to as “light gradation”) is dark based on the gradation for each pixel of the input image.
  • Each gradation is set so as to be equal to or higher than
  • the brightness control unit 24 controls bright tones and dark tones so as to maintain the tone value of the input image as an average value, for example, between adjacent pixels.
  • FIGS. 8A and 8B show control timings of control signals Gp0 and Gp1 of the switches 40 and 41 of the S-GOA unit 12b, respectively.
  • (C), (d), (e) and (f) respectively show operation timings of the gate signals G0, G1, G2 and G3 in the first to fourth rows.
  • FIGS. 8 (g), (h) and (i) show the output timings of the source drive signals PS1r, PS1g and PS1b in the first to third columns, respectively.
  • 8 (j), (k), (l), (m), (n) and (o) show source signals S1re, S1ro, S1ge, S1go, S1be and S1bo of the first and third rows on both sides respectively. Indicates the supply timing.
  • the gate driver 11 (FIG. 1) generates the control signals Gp0 and Gp1 as shown in FIGS. 8 (a) and 8 (b), and alternates S-GOA in the cycle of the horizontal synchronization period T1.
  • the switches 40 and 41 of the section 12b are switched on / off (FIG. 7).
  • the horizontal synchronization period T1 is a period indicating a cycle of outputting the source drive signals PS1r to PS1b in synchronization with the pixels 3 in one row (for example, 3.7 microseconds).
  • each of the gate signals G0 to G3 has a pulse width T2 which is twice the horizontal synchronization period T1.
  • the gate lines GL in each row are driven to turn on the TFTs 31 of the pixels 3 in the same row during the pulse width T2.
  • the source drive unit 12 (FIG. 2) generates the source drive signals PS1 r, PS1 g, PS1 b of each column in the source drive circuit 12 a so as to represent the gradation value for each row in a time division manner (FIG. 8 (g)). ⁇ (I).
  • the source drive signals PS1r to PS1b are input to input terminals PS to the S-GOA unit 12b of the display panel 10 (FIG. 7).
  • the source drive signals PS1r, PS1g, and PS1b in the first to third columns respectively have voltages and gradations corresponding to the gradation value "200" (light gradation). It has a signal waveform including a voltage corresponding to the value "0" (dark gradation) alternately every horizontal synchronization period T1.
  • the source drive signal PS1r in the first column represents bright gradation "200" during the horizontal synchronization period T1 from time t1 to time t2, and is dark during the horizontal synchronization period T1 from time t2 to time t3.
  • the gradation "0" is represented, and after the time t3, the above two are alternately repeated (FIG. 8 (g)).
  • the vertical axis is indicated by the gradation value, but the voltage polarity representing "+” or "-” is used for the voltage representing various gradations (the same applies hereinafter) .
  • the voltage polarity is “+”
  • the source drive signal PS1g in the second column indicates the same gradation.
  • the voltage polarity of is “ ⁇ ” (see FIG. 7).
  • the voltage polarities of the source drive signals PS1r, PS1g, and PS1b are alternately set for each horizontal synchronization period T1 in each column, and inverted for each frame.
  • the source drive signal PS1r in the first column (FIG. 8 (g)) is connected to the left source line SLe from the input terminal PS in the first column via one switch 40.
  • the source signal S1re (FIGS. 8A and 8J).
  • the gate line GL in the first row is selected by the gate signal G0 (FIG. 8 (c)), and the bright gradation "200" for charging the pixels 3 in the first row and the first column. Is applied to the source line SLe on the left side of the pixel 3 as the source signal S1re.
  • the source drive signal PS1r receives the source signal S1ro from the input terminal PS to the source line SLo on the right via the other switch 41. ((B) and (k) in FIG. 8).
  • the source line SLe on the left side is in a floating state where no voltage is applied from the input terminal PS (hereinafter referred to as "floating period").
  • the source driving period T11 in which the voltage of the bright gradation "200" is applied to the left source line SLe and the floating period T12 are repeated (Fig. 8 (j)).
  • the bluntness of the signal waveform of the source signal S1re can be suppressed compared to the case where a voltage or the like of dark gradation "0" is applied to the source line SLe.
  • the driving of the gate line GL in the first row is continued by the gate signal G0 of the pulse width T2 during the floating period T12 described above (FIG. 8C).
  • the source driving period T11 before the floating period T12 it is considered that the voltage of the bright gradation "200" applied to the left source line SLe is charged to the parasitic capacitance of the source line SLe. Therefore, in the floating period T12, the voltage charged to the parasitic capacitance can be used to charge the pixels 3 in the first row, and the charging period of the pixels 3 can be extended.
  • the source signal S1ro supplied to the source line SLo on the right side inputs dark gradation “0” to the pixel 3 in the second row and the first column being selected from the time t2 (FIG. 8 (d)) , (K)).
  • charging of bright gradation “200” or dark gradation “0” is sequentially performed by the source signals S1 re and S 1 ro based on the source drive signal PS 1 r (FIG. g), (j), (k)).
  • each gray level is performed by the source signals S1ge, S1go, S1be, and S1bo based on the source drive signals PS1g and PS1b of each column in the same manner as described above also for the pixels 3 of the other columns (see FIG. h), (i), (l) to (o)).
  • source drive signals PS1r to PS1b from source drive circuit 12a have oscillating signal waveforms, while source signals S1re to S1bo for source line SL on display panel 10
  • the signal waveform does not particularly vibrate and blunting is reduced.
  • the display device 1 includes a plurality of pixels 3, a plurality of source lines SL, a source drive circuit 12a, and a plurality of switches 40 and 41.
  • the plurality of pixels 3 are arranged in a matrix to form a display area 10a for displaying an image.
  • the plurality of source lines SL are wired in the column direction (y) of the matrix of the pixels 3 on the display area 10 a and are connected to the pixels 3.
  • the source drive circuit 12a has a plurality of signal lines PL that output source drive signals PS1r to PS1b supplied to the respective pixels 3 via a plurality of source lines SL.
  • the plurality of switches 40 and 41 are provided between the source line SL and the signal line PL.
  • a plurality of source lines SL are wired to the pixels 3 in the same column in the matrix.
  • a plurality of source lines SLe and SLo for the pixels 3 in the same column and one signal line PL of the source drive circuit 12a are connected via switches 40 and 41.
  • the circuit scale of the source drive circuit 12a is reduced by bundling a plurality of source lines SLe and SLo for the pixels 3 in the same column into one signal line PL of the source drive circuit 12a. Can.
  • the plurality of switches 40 and 41 are provided in a frame area around the display area 10a as the S-GOA unit 12b.
  • the display panel 10 having the S-GOA unit 12 b can reduce the number of externally attached ICs.
  • two source lines SLe and SLo are wired to the pixels 3 in the same column.
  • Such a double source structure makes it possible to easily display a high-definition image at a high drive frequency on a large display panel 10.
  • the display device 1 further includes a control circuit 2 that controls an image displayed in the display area 10a.
  • a control circuit 2 controls an image displayed in the display area 10a.
  • Each of the plurality of source lines SLe and SLo connected to the pixels in the same column is connected to each of the adjacent pixels 3 in the column.
  • the control circuit 2 controls the gradation of each pixel 3 in the image such that the gradation value for one pixel 3 is equal to or higher than the gradation value for the other pixel 3 between the pixels 3 adjacent in the column direction.
  • Such light and dark control makes it possible to display an easy-to-see image with a wide viewing angle on the display panel 10.
  • the display device 1 sequentially selects a plurality of gate lines GL and gate lines GL connected to each pixel 3 in the row direction of the matrix of the pixels 3 in a predetermined cycle T1, And a gate driver 11 for driving the selected gate line GL.
  • the plurality of switches 40 and 41 switch the source line which is conducted to the signal line PL of the source drive circuit 12a in a predetermined cycle T1. Thereby, the plurality of switches 40 and 41 function as a demultiplexer in synchronization with the operation of the gate drive unit 11.
  • the source drive circuit 12a outputs the source drive signals PS1r to PS1b to the pixels 3 connected to the gate line GL selected by the gate drive unit 11 in a predetermined cycle T1.
  • the gate driver 11 drives the selected gate line GL during a predetermined period T2 longer than the predetermined period T1.
  • the display device 1 includes the plurality of pixels 3, the plurality of source lines SL, and the control circuit 2.
  • a plurality of source lines SL are wired to the pixels 3 in the same column in the matrix.
  • the pixels 3 adjacent to each other in the column are connected to separate source lines among a plurality of source lines SLe and SLo with respect to the pixels 3 in the column (see FIG. 5B).
  • the control circuit 2 controls the gradation of each pixel 3 in the image so that the gradation value for one pixel 3 is equal to or higher than the gradation value for the other pixel 3 between adjacent pixels 3 (FIG. 6, 8).
  • the display device 1 According to the display device 1 described above, light and dark control is performed between the pixels 3 connected to the source lines SLe and SLo for each column in the display panel 10, 10 'of the double source structure, and the image quality is also displayed It is possible to display an easy-to-see image without degrading the
  • a display device further provided with an auxiliary capacitance for assisting the flattening of the voltage distribution in the source line SL will be described.
  • FIG. 9 is a circuit diagram showing a display panel 10A of the display device 1A according to the second embodiment.
  • the display panel 10A of the display device 1A according to the present embodiment further includes a plurality of storage capacitors CS as shown in FIG.
  • the plurality of storage capacitors CS are capacitive elements provided for each source line SL in the display panel 10A.
  • the storage capacitor CS is disposed, for example, in the vicinity of the drains of the switches 40 and 41 of the S-GOA unit 12 b.
  • FIG. 10 is a diagram for explaining the operation of the storage capacitance CS in the display panel 10A.
  • FIGS. 10A and 10B show the distribution of the charging rate in the column direction (y) of the display panel 10 in the case where there is no storage capacitance CS (the first embodiment).
  • FIGS. 10C and 10D show the distribution of the charging rate in the column direction (y) of the display panel 10A when there is the storage capacitance CS.
  • FIG. 10A shows a distribution of charged states of voltages representing specific gradations in the source driving period T11 in the pixels 3 aligned along the column direction (y) of the display panel 10 with the source signal. (See Figure 8).
  • FIG. 10B shows the distribution after the floating period T12 has passed from the state of FIG. 10A.
  • the charge ratio of the pixel 3 is lowered because the lower side (+ y side) is farther from the input terminal PS of the source drive signal by the source drive circuit 12a. Conceivable.
  • the voltage distribution is flattened while holding the entire charge on the source line SL, and the charge ratio of the lower pixel 3 is obtained. Can be improved.
  • the flattening of the voltage distribution as described above can be implemented based on the parasitic capacitance of the source line SL. However, there is also a parasitic resistance in the source line SL, and it is assumed that the time constant becomes large and does not reach a flat voltage distribution during the floating period T12. Therefore, in the present embodiment, the smoothing of the voltage distribution is promoted using the storage capacitance CS.
  • FIG. 10C shows the distribution of the charging rate of the pixel 3 in a charged state during the source driving period T11 in the display panel 10A having the auxiliary capacitance CS, as in FIG. 10A.
  • FIG. 10 (d) shows the distribution after the floating period T12 has passed from the state of FIG. 10 (c).
  • the auxiliary capacitance CS is charged with the source signal during the source driving period T11 similar to that of FIG. 10A.
  • the voltage charged in the auxiliary capacitance CS promotes flattening of the voltage distribution, and the charging rate of the pixel 3 is increased. It can be improved more.
  • the capacitance value of the storage capacitor CS can be appropriately set in consideration of the time constant of the entire source line SL, the length of the floating period T12, and the like.
  • the display device 1A further includes the plurality of storage capacitors CS respectively connected to the plurality of source lines SL.
  • the storage capacitance CS is used to help flatten the voltage distribution in the floating source line SL which is not conducted to the signal line PL.
  • the auxiliary capacitance CS can facilitate the flattening of the voltage distribution in the source line SL, and can improve the variation in the charging rate of the pixel 3.
  • FIG. 11 is a circuit diagram showing a display panel 10B of a display device 1B according to a third embodiment.
  • the display panel 10B of the display device 1B according to the present embodiment in the same configuration as the display panel 10 (FIG. 3) of the first embodiment, as shown in FIG. A plurality of these are provided.
  • two switches 40 and 42 are provided in parallel between the source line SLe on the left side of each column and the input terminal PS.
  • the gate of each switch 40, 42 is connected to a separate select line GP.
  • two switches 41 and 43 are provided in parallel to the right source line SLo, and each gate is connected to a separate selection line GP.
  • FIGS. 12A to 12D show control timings of control signals Gp0 to Gp3 of four switches 40 to 43 with respect to the pixels 3 in one column.
  • FIGS. 12E to 12H show operation timings of the gate signals G0 to G3 in the first to fourth rows, respectively.
  • 12 (i) to 12 (k) show output timings of the source drive signals PS1r to PS1b in the first to third columns, respectively.
  • FIGS. 12 (l) to 12 (q) show supply timings of the source signals S1re to S1bo on both sides of the first to third columns, respectively.
  • control signals Gp0 to Gp3 are generated as shown in, for example, FIGS. 12 (a) to 12 (d), and one of four switches 40 to 43 in each column is sequentially turned on every horizontal synchronization period T1. Do. Thereby, also in the present embodiment, the two source lines SLe and SLo for each column are alternately conducted to the input terminal PS as in the first embodiment.
  • the duty ratio of the control signals Gp0 to Gp3 of the switches 40 to 43 is changed from the duty ratio 1 ⁇ 2 of the control signals Gp0 and Gp1 of the first embodiment (see FIG. 8). It can be reduced to 1 ⁇ 4.
  • the duty ratios of the switches 40 to 43 of the S-GOA unit 12 b become close to the duty ratio of the TFT 31 of the pixel 3, and temporal changes in characteristics of both can be approximated.
  • the number of switches 40 to 43 of the S-GOA unit 12b is not limited to four in one row, and the duty ratio can be made smaller than 1/4 by, for example, more than four. .
  • the switches 40 to 43 are sequentially turned on in the cycle of the horizontal synchronization period 1H, but control of the switches 40 to 43 is not limited to this.
  • the four switches 40 to 43 may be divided into a set of switches 40 and 41 and a set of switches 42 and 43, and the set of switches used may be switched and used for each frame. That is, for example, in the odd frame, the switches 40 and 41 may be sequentially turned on in the cycle of the horizontal synchronization period 1H, and in the even frame, the switches 42 and 43 may be sequentially turned on in the cycle of the horizontal synchronization period 1H.
  • a plurality of switches 40 to 43 of the S-GOA unit 12b are provided for each source line SL.
  • the duty ratio of the switches 40 to 43 of the S-GOA unit 12 b can be reduced, and the influence of aging deterioration can be reduced.
  • the source lines SLe and SLo for the pixels 3 in one column are bundled by the S-GOA unit 12b.
  • a display device in which source lines SL for pixels 3 in a plurality of columns are bundled will be described.
  • FIG. 13 is a circuit diagram showing a display panel 10C of a display device 1C according to a fourth embodiment.
  • the display panel 10C of the display device 1C according to the present embodiment in the same configuration as the display panel 10 (FIG. 3) of the first embodiment, as shown in FIG. It is connected to one input terminal PS by two switches 40 to 41B.
  • the number of source lines SL to be bundled can be increased, the number of necessary input terminals PS can be reduced, and the circuit scale of the source drive circuit 12a (FIG. 2) can be reduced.
  • the pixels 3 in the first to third columns bundled into one input terminal PS display gradations of R, G, and B, respectively, as in the first embodiment.
  • the switches 40, 41, 40A, 41A, 40B, 41B for the source lines SL for three columns are respectively connected to different selection lines GP, and are on / off controlled by separate control signals Gp0, Gp1, Gp2, Gp3, Gp4, Gp5. Be done.
  • FIGS. 14 (a) to 14 (f) show control timings of control signals Gp0 to Gp5 of the switches 40 to 41B bundled into one input terminal PS.
  • FIGS. 14G and 14H show operation timings of the gate signals G0 and G1 in the first and second rows, respectively.
  • FIG. 14I shows the output timing of the source drive signal PS1.
  • FIGS. 14 (j) to (o) show the supply timings of the source signals S1re to S1bo on both sides of the first to third columns, respectively.
  • the display device 1C first generates control signals Gp0, Gp2 and Gp4, for example, in the gate driver 11 (FIG. 1) in order to charge the pixels 3 in the first, second and third columns, respectively.
  • the switches 40, 40A, 40B on the left side of each row are sequentially turned on (FIGS. 14 (a), (c), (e)).
  • the display device 1C generates the control signals Gp1, Gp3, and Gp5 so that the switches 41, 41A, and 41B on the right side of each column are sequentially turned on (FIGS. 14 (b), (d), (F)).
  • the gate drive unit 11 of the display device 1C generates the gate signal G0 so as to select the gate line GL in the first row while the switches 40, 40A, 40B on the left side of each column are sequentially turned on ( Figure 14 (g)). Further, the gate drive unit 11 generates the gate signal G1 so as to select the gate line GL in the second row while the switches 41, 41A, 41B on the right side of each column are sequentially turned on (FIG. 14 (h )).
  • FIGS. 14 (a) to 14 (o) show an operation example of the display device 1C in the case where the input image is a red image with a constant tone value.
  • the source drive circuit 12a (FIG. 2) of the display device 1C shows bright gray scale (red) when the switch 40 on the left side of the first column is in synchronization with the control signals Gp0 to Gp5.
  • the source drive signal PS1 representing dark gradation is generated when the switch 41 is on (FIGS. 14 (a), (b), (i)).
  • the source drive circuit 12a performs color representation in a time division manner (FIG. 14 (i))
  • the source signals S1re to S1bo of the plurality of source lines SL of the display panel 10C correspond to RGB brightness and darkness respectively
  • These voltages are separately provided (FIG. 14 (j) to (o)).
  • the circuit scale of the source drive circuit 12a can be reduced without particularly causing a problem such as color shift.
  • the plurality of pixels 3 include the pixels 3 of the plurality of colors that respectively display the gradation of one color in the predetermined plurality of colors R, G, and B.
  • An input terminal PS of one signal line PL of the source drive circuit 12a and a plurality of source lines SLe and SLo for a plurality of columns including pixels 3 of a plurality of colors are connected via switches 40 to 41B.
  • the circuit scale of the source drive circuit 12a can be reduced without particularly causing a problem such as color shift.
  • the plurality of source lines SLe and SLo for the columns of pixels 3 of a plurality of colors are bundled into one via the switches 40 to 41B, the colors of the pixels 3 are not particularly considered.
  • the plurality of source lines SL for the columns may be bundled together via switches as appropriate. Also by this, the circuit scale of the source drive circuit 12a can be reduced by bundling the source lines SL.
  • the display panel 10 to 10C of the double source structure in which two source lines SL are wired for the pixels 3 in one column has been described.
  • a plurality of three or more may be wired to the pixels 3 of the column.
  • some or all of the plurality of source lines for the column may be wired on the left or right side of each column of the pixels 3.
  • the display devices 1 to 1C including the control circuit 2 have been described in each of the above embodiments, the display device may be provided in an open cell form separate from the control circuit 2, for example.
  • the following display device capable of displaying an image in an easy-to-see manner by performing brightness control in a double source structure. That is, the display device is arranged in a matrix, and a plurality of pixels forming a display area for displaying an image, and a plurality of source lines wired in the column direction of the matrix of pixels on the display area and connected to each pixel And a control unit that controls an image displayed in the display area.
  • a plurality of source lines are wired to pixels in the same column in the matrix.
  • Each of the plurality of source lines connected to the pixels in the same column is connected to each of the adjacent pixels in the column.
  • the control unit controls the tone of each pixel in the image such that the tone value for one pixel is equal to or greater than the tone value for the other pixel between adjacent pixels in the column direction. According to the above-described display device, it is possible to solve the problem of displaying an image in an easy-to-see manner.

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Abstract

表示装置は、複数の画素（３）と、複数のソース線（ＳＬ）と、ソース駆動回路（１２ａ）と、複数のスイッチ（４０，４１）とを備える。複数の画素は、マトリクス状に配置され、画像を表示する表示領域（１０ａ）を形成する。複数のソース線（ＳＬ）は、表示領域上で画素のマトリクスの列方向に配線され、各画素に接続される。ソース駆動回路は、複数のソース線を介して各画素に供給される信号を出力する複数の信号線（ＰＬ）を有する。複数のスイッチは、ソース線と信号線との間に設けられる。ソース線は、マトリクスにおける同じ列の画素に対して複数本、配線される。同じ列の画素に対する複数のソース線（ＳＬｅ，ＳＬｏ）と、ソース駆動回路の一の信号線とが、スイッチを介して接続される。

Description

表示装置
　本発明は、液晶表示装置などの表示装置に関する。
　液晶パネルを用いた表示装置においては、液晶パネルにおける視野角の確保など、表示される画像を見易くするように制御する技術が知られている（例えば特許文献１）。
　特許文献１は、視認性に優れた液晶表示装置を実現するための技術を開示している。特許文献１の液晶表示装置では、画像が表示される複数の画素を、主画素と副画素とに区分している。特許文献１では、同じ階調を表示する際に、主画素の画素電極に印加される電圧が副画素の画素電極に印加される電圧に比べて高くなるように、映像信号の画素毎の信号電圧が制御されている。
特許第４８５４２０７号公報
　本発明の目的は、画像を見易く表示するための回路規模を低減することができる表示装置を提供することである。
　本発明に係る表示装置は、複数の画素と、複数のソース線と、ソース駆動回路と、複数のスイッチとを備える。複数の画素は、マトリクス状に配置され、画像を表示する表示領域を形成する。複数のソース線は、表示領域上で画素のマトリクスの列方向に配線され、各画素に接続される。ソース駆動回路は、複数のソース線を介して各画素に供給される信号を出力する複数の信号線を有する。複数のスイッチは、ソース線と信号線との間に設けられる。ソース線は、マトリクスにおける同じ列の画素に対して複数本、配線される。同じ列の画素に対する複数のソース線と、ソース駆動回路の一の信号線とが、スイッチを介して接続される。
　本発明に係る表示装置によると、同じ列の画素に対する複数のソース線が、ソース駆動回路の一の信号線に束ねられることにより、画像を見易く表示するための回路規模を低減することができる。
実施形態１に係る表示装置の構成を示す図 表示装置におけるソース駆動部の構成を示す図 実施形態１における表示パネルの構造を例示する回路図 表示装置におけるコントロール回路の構成を例示するブロック図 表示パネルにおける明暗制御の課題を説明するための図 明暗制御の動作例を示すタイミングチャート 実施形態１に係る表示装置の動作を説明するための図 実施形態１に係る表示装置の動作例を示すタイミングチャート 実施形態２に係る表示装置の表示パネルを示す回路図 表示パネルにおける補助容量の作用を説明するための図 実施形態３に係る表示装置の表示パネルを示す回路図 実施形態３に係る表示装置の動作例を示すタイミングチャート 実施形態４に係る表示装置の表示パネルを示す回路図 実施形態４に係る表示装置の動作例を示すタイミングチャート
　以下、添付の図面を参照して本発明に係る表示装置の実施の形態を説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
（実施形態１）
１．構成
　実施形態１に係る表示装置の構成を以下に説明する。
　実施形態１に係る表示装置の構成について、図１，２を用いて説明する。図１は、本実施形態に係る表示装置１の構成を示す図である。
　本実施形態に係る表示装置１は、例えば液晶テレビなどの液晶表示装置を構成する。表示装置１は、図１に示すように、表示パネル１０と、ゲート駆動部１１と、ソース駆動部１２と、コントロール回路２とを備える。
　表示パネル１０は、例えば８Ｋ或いは４Ｋ、２Ｋなどの所定仕様を有するアクティブマトリクス方式の液晶パネルである。表示パネル１０は、図１に示すように、複数の画素３と、複数のゲート線ＧＬと、複数のソース線ＳＬとを備える。また、表示パネル１０は、例えば、画素電極を有するＴＦＴ（薄膜トランジスタ）基板、対向電極を有するＣＦ（カラーフィルタ）基板、両基板間に封入された液晶層、及び偏光板などを含む。
　表示パネル１０において、複数の画素３は、マトリクス状に配置され、画像を表示する表示領域１０ａを形成する。以下、表示領域１０ａ上の画素３のマトリクスの行方向（ｘ）において、＋ｘ側を右側といい、－ｘ側を左側という場合がある。また、同マトリクスの列方向（ｙ）における＋ｙ側を下側といい、－ｙ側を上側という場合がある。
　複数の画素３は、それぞれアクティブ素子のＴＦＴ等を備える。各画素３のＴＦＴにおいては、ゲートがゲート線ＧＬに接続され、ソースがソース線ＳＬに接続される（図３参照）。ゲート線ＧＬは、画素３のマトリクスの行方向に配線され、１行ずつ画素３が接続された信号線である。ソース線ＳＬは、画素３のマトリクスの列方向に配線された信号線である。表示パネル１０の構造の詳細については後述する。
　コントロール回路２は、例えばＬＳＩなどの一つ又は複数の半導体集積回路で構成される。コントロール回路２は、表示装置１の制御部の一例である。コントロール回路２は、タイミングコントローラとして、表示装置１の各部の動作タイミングを制御するための種々の信号を生成する。コントロール回路２は、表示装置１の全体動作を制御してもよい。
　例えば、コントロール回路２は、外部から入力される映像信号に基づいて、映像信号が示すフレーム単位の画像における１行分の階調を順次、各行の画素に表示させるように、ゲート駆動部１１及びソース駆動部１２の制御信号を生成する。また、コントロール回路２は、このようなゲート駆動部１１及びソース駆動部１２の動作タイミングの制御に加えて、所定の映像信号処理なども行う。コントロール回路２の構成の詳細については後述する。
　ゲート駆動部１１は、コントロール回路２の制御により、画素３のマトリクスにおいて各行のゲート線ＧＬを順番に選択するためのゲート信号を生成し、所定のフレーム周期（例えば１／６０秒）で複数のゲート線ＧＬを駆動する。ゲート駆動部１１は、例えば複数のゲート線ＧＬがそれぞれ接続された複数のＩＣ等で構成される。
　ソース駆動部１２は、コントロール回路２の制御により、ゲート駆動部１１の動作に同期して、複数のソース線ＳＬに、画素３毎に表示する階調に応じた電圧を有するソース信号を供給する。本実施形態では、ソース駆動部１２の一部について、表示パネル１０上のＴＦＴ等で構成するＧＯＡ（Gate On Array）方式を適用する。ソース駆動部１２の構成について、図２を用いて説明する。
　図２は、表示装置１におけるソース駆動部１２の構成を示す図である。ソース駆動部１２は、図２に示すように、ソース駆動回路１２ａと、Ｓ－ＧＯＡ（Source-GOA）部１２ｂとを備える。Ｓ－ＧＯＡ部１２ｂは、表示パネル１０の表示領域１０ａの周囲において、例えば上側の額縁領域に設けられる。
　ソース駆動回路１２ａは、例えば所定の複数本の信号線ＰＬをそれぞれ有する複数のＩＣを含み、同信号線ＰＬを介してＳ－ＧＯＡ部１２ｂに接続される。ソース駆動回路１２ａは、コントロール回路２の制御により、ソース線ＳＬを駆動するためのソース駆動信号を生成して、生成したソース駆動信号を各信号線ＰＬに出力する。
　Ｓ－ＧＯＡ部１２ｂは、表示パネル１０上のＴＦＴ等で構成され、表示パネル１０上の各ソース線ＳＬに接続される。Ｓ－ＧＯＡ部１２ｂは、例えばゲート駆動部１１の制御により、ソース駆動回路１２ａの信号線ＰＬに導通するソース線ＳＬを切り替える。Ｓ－ＧＯＡ部１２ｂによると、ソース線ＳＬの本数よりもソース駆動回路１２ａの信号線ＰＬの本数を少なくすることができる。Ｓ－ＧＯＡ部１２ｂの詳細については後述する。
１－１．表示パネルの構造
　本実施形態における表示パネル１０の構造の詳細について、図３を用いて説明する。図３は、実施形態１における表示パネル１０の構造を例示する回路図である。
　本実施形態では、表示パネル１０において、ソース線ＳＬが１列の画素３に対して２本、配線されるダブルソース構造を採用する。図３の例では、１列の画素３に対する２本のソース線ＳＬｅ，ＳＬｏが、同列の画素３の左側と右側とに配線されている。
　１列の画素３に対する左側のソース線ＳＬｅと右側のソース線ＳＬｏとは、列方向に沿って画素３毎に交互に、各画素３のＴＦＴ３１に接続される。このため、同じ列において隣接する画素３同士は、別々のソース線ＳＬｅ，ＳＬｏに接続する。また、行方向に並んだ画素３間では、接続するソース線が左側と右側との一方に統一されている。
　また、図３の例では、画素３の色が列毎に設定されており、１列目の画素３はＲ（赤色）の階調を表示し、２列目の画素３はＧ（緑色）の階調を表示し、３列目の画素３はＢ（青色）の階調を表示する。
　各画素３は、ゲート線ＧＬ及びソース線ＳＬに接続したアクティブ素子のＴＦＴ３１と、ＴＦＴ３１のドレインに接続した画素容量３２とを備える。ＴＦＴ３１は、ゲート線ＧＬからのゲート信号の電圧が所定のしきい値電圧（例えば２～３Ｖ）以上であるときにオンし、しきい値電圧未満であるときにオフする。画素容量３２は、ＲＧＢ等の所定の複数色のうちの１色を表示するための液晶層を含む。
　また、図３の例では、表示パネル１０において、画素３のマトリクスによる表示領域１０ａよりも上側に、複数の入力端子ＰＳと、Ｓ－ＧＯＡ部１２ｂとが設けられている。
　入力端子ＰＳは、ソース駆動回路１２ａ（図２）の各々の信号線ＰＬに接続する圧着端子である。入力端子ＰＳの個数（即ち信号線ＰＬの本数）は、画素３のマトリクスの列数に対応する。
　Ｓ－ＧＯＡ部１２ｂは、ソース線ＳＬと入力端子ＰＳとの間に設けられた複数のスイッチ４０，４１と、２本の選択線ＧＰとを含む。本実施形態のＳ－ＧＯＡ部１２ｂでは、各列の入力端子ＰＳと同列の左側のソース線ＳＬｅとの間を接続するスイッチ４０と、同入力端子ＰＳと右側のソース線ＳＬｏとの間を接続するスイッチ４１とにより、画素３の列毎にデマルチプレクサを構成する。これにより、列毎のソース線ＳＬｅ，ＳＬｏを束ねてソース駆動回路１２ａの信号線ＰＬに接続することができる。
　Ｓ－ＧＯＡ部１２ｂにおいて、スイッチ４０，４１は、例えば画素３のＴＦＴ３１と同様のＴＦＴで構成される。２本の選択線ＧＰの内の一方は、各列の左側のソース線ＳＬｅに接続したスイッチ４０のゲート（制御端子）に接続され、他方は、各列の右側のソース線ＳＬｏに接続したスイッチ４１のゲートに接続される。また、Ｓ－ＧＯＡ部のスイッチ４０，４１は、例えば画素３のＴＦＴ３１よりもオン抵抗が低い等の特性を有してもよい。各スイッチ４０，４１は、画素３のＴＦＴ３１よりも大きいサイズのＴＦＴで構成したり、複数のＴＦＴを並列接続したり、ＰＬＡＳを適用したりしてもよい。
　従来のダブルソース構造では、例えば５５型程度のサイズで８Ｋ，１２０Ｈｚを実現する際に、ソース駆動回路のＩＣの圧着ピッチが狭過ぎて実装が困難になる、或いはソース駆動回路のＩＣを表示パネルの上下の両側に配置せざるを得ず高コストになるという課題がある。これに対して、本実施形態のＳ－ＧＯＡ部１２ｂを有する表示パネル１０によると、必要なソース駆動回路１２ａのＩＣの個数を減らして、上記のような課題を解消することが可能になる。この際、スイッチ４０，４１のＴＦＴ特性等の種々の特性が適宜、設定されてもよい。
１－２．コントロール回路の構成
　コントロール回路２の構成の詳細について、図４を参照して説明する。図４は、表示装置１におけるコントロール回路２の構成を例示するブロック図である。
　コントロール回路２は、図４に示すように、受信部２１と、ガンマ変換部２２と、オーバドライブ変換部２３と、明暗制御部２４と、ディザ処理部２５と、送信部２６とを備える。
　受信部２１は、所定の通信規格に従う入力インタフェース回路である。受信部２１は、外部から入力される映像信号を受信する。外部からの映像信号には、フレーム毎の画像を示すデータ、及び各種同期信号などが含まれる。
　ガンマ変換部２２は、受信した映像信号における画像に対して、ガンマ補正を施すガンマ変換処理を実行する。
　オーバドライブ変換部２３は、例えばガンマ変換処理後の画像に対して、オーバドライブ変換処理を行う。オーバドライブ変換処理は、表示パネル１０の画素３をオーバシュート駆動するために、１フレーム前などの過去の映像データを参照して、現在の映像データに変換を施す処理である。
　明暗制御部２４は、例えばオーバドライブ変換処理後の画像において、予め設定された隣接する画素間で、平均値を維持しながら一方の画素に対する階調値が他方の画素に対する階調値以上になるように、画素毎の階調を制御する（以下、「明暗制御」という）。明暗制御部２４の明暗制御によると、表示パネル１０に表示される画像の視野角を広くすることができる。
　ディザ処理部２５は、明暗制御部２４によって制御された階調の画像に対して、表示パネル１０の発色可能な色数等に応じたディザリングを施すディザ処理を行う。
　送信部２６は、所定の通信規格に従う出力インタフェース回路である。送信部２６は、上記の各種処理結果の画像を示す信号を表示パネル１０のソース駆動部１２に送信する。送信部２６は、ソース駆動部１２やゲート駆動部１１の制御信号、各部の動作タイミングを同期させる同期信号なども出力する。
　コントロール回路２は、以上のような映像信号処理を行って、ソース信号における画素毎の階調に応じた電圧を設定する。この際、コントロール回路２は、例えばフレーム毎に、ソース信号の電圧極性を反転させる。
　コントロール回路２は、上記の明暗制御部２４等の所定の機能を実現するように設計された専用の電子回路や再構成可能な電子回路などのハードウェア回路であってもよい。また、コントロール回路２は、上記のような各種機能をソフトウェアと協働して実現するＣＰＵ等を含んでもよい。コントロール回路２は、ＣＰＵ、ＭＰＵ、マイコン、ＤＳＰ、ＦＰＧＡ、ＡＳＩＣ等の種々の半導体集積回路で構成されてもよい。
２．動作
　以上のように構成される表示装置１の動作を以下に説明する。
２－１．明暗制御の課題について
　本実施形態に係る表示装置１では、表示パネル１０に画像を表示する際に視野角を広く確保するために、コントロール回路２の明暗制御部２４が明暗制御を行う。ここで、従来の表示パネルにおける明暗制御の課題について、図５，６を用いて説明する。
　図５は、表示パネルにおける明暗制御の課題を説明するための図である。図６は、明暗制御の課題を解決する表示パネルの動作例を示すタイミングチャートである。
　本実施形態では、明暗制御部２４が、明暗制御として映像信号中の画素毎の階調を制御して、予め設定された画素間の一方を明るくして他方を暗くする。例えば、画像全体が一定の階調の映像信号が入力された場合、明暗制御部２４は、平均値が元の階調に一致する二つの階調が、千鳥格子等の所定パターンに配置された画像を出力する。このような明暗制御を従来の表示パネルで行うと、例えば入力時の画像（入力画像）が上記のような一定階調の場合などに、表示パネル上の画像（表示画像）では画質が劣化したかのようにユーザに視認されることが想定される。
　図５（ａ）では、従来のシングルソース構造の表示パネル１０Ｘを例示している。シングルソース構造では、図５（ａ）に示すように、１列の画素３に対して１本のソース線ＳＬが配線される。図５（ａ）の例では、画素３の列方向に沿って、明暗制御で階調を明るくする画素と暗くする画素とが交互に並んでいる。また、ソース信号Ｓ１ｒ，Ｓ１ｇ，Ｓ１ｂの電圧極性（±）は、列方向に沿って統一され、行方向に沿って交互に並ぶように設定されている。
　上記のような従来構成の表示パネル１０Ｘにおいて、例えば上記の一定階調の入力画像に対する明暗制御後の画像を表示する際には、元の階調よりも明るい階調の画素と暗い階調の画素とが列方向に沿って交互に並ぶこととなる。このため、各ソース線ＳＬに対するソース信号Ｓ１ｒ，Ｓ１ｇ，Ｓ１ｂの信号波形は、１フレーム中で同じ電圧極性の電圧が、画素毎の明暗に応じて振動する波形になる。このような信号波形はソース線ＳＬを伝播するほど鈍り、表示パネル１０Ｘにおいて充電不足の画素３を生じることが考えられる。よって、従来構成では、表示パネル１０Ｘ上の表示画像において表示ムラ等が視認されてしまう事態が想定される。
　そこで、本実施形態に係る表示装置１では、表示パネルにダブルソース構造を採用する。ダブルソース構造の表示パネルの構成例を図５（ｂ）に示す。
　図５（ｂ）の構成例の表示パネル１０’においては、各列の画素３の両側のソース線ＳＬｅ，ＳＬｏが、図３と同様に、列方向に沿って交互に各々の画素３に接続される。また、行方向に並んだ画素３間では、接続するソース線が、左側と右側とで互い違いになっている。画素３毎の明暗制御の配置は、図５（ａ）の例と同様である。また、画素３毎のソース信号Ｓ１ｒｅ～Ｓ１ｂｏの電圧極性（±）は、千鳥格子状に設定されている。以上のような表示パネル１０’は、図１と同様の表示装置１を構成できる。
　図５（ｂ）のように構成される表示パネル１０’において、グレーの一定階調を有する入力画像が入力された例の表示装置１の動作例を、図６（ａ）～（ｊ）に示す。
　図６（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ１～４行目のゲート信号Ｇ０，Ｇ１，Ｇ２，Ｇ３の動作タイミングを示す。また、図６（ｅ），（ｆ）は、１列目の両側のソース線ＳＬｅ，ＳＬｏへのソース信号Ｓ１ｒｅ，Ｓ１ｒｏの供給タイミングを示す。また、図６（ｇ），（ｈ），（ｉ），（ｊ）は、それぞれ２列目及び３列目の両側のソース信号Ｓ１ｇｅ，Ｓ１ｇｏ，Ｓ１ｂｅ，Ｓ１ｂｏの動作タイミングを示す。図６（ａ）～（ｄ）において、「Ｈ」は画素３のＴＦＴ３１のしきい値電圧よりも大きいハイレベルの電圧を示し、「Ｌ」は同ＴＦＴ３１のしきい値電圧未満のローレベルの電圧を示す（以下同様）。
　図６（ａ）～（ｊ）の動作例によると、まず、１行目及び２行目の画素３が同時に選択され（図６（ａ），（ｂ））、次に３行目及び４行目の画素３が同時に選択されている（図６（ｃ），（ｄ））。明暗制御部２４は、図５（ｂ）に示すような明暗制御を行い、例えば１列目における１，３行目の画素の階調を明るくし、２，４列目の画素の階調を暗くするように制御する。
　この際、１列目の画素３の両側のソース線ＳＬｅ，ＳＬｏには、各々のソース信号Ｓ１ｒｅ，Ｓ１ｒｏが、互いに異なった電圧で供給される（図６（ｅ），（ｆ））。各々のソース信号Ｓ１ｒｅ，Ｓ１ｒｏの電圧は、明るい階調と暗い階調とにそれぞれ対応しており、図６（ｅ），（ｆ）に示すように、それぞれ定電圧として供給される。他の列に対するソース線ＳＬｅ，ＳＬｏについても同様に、各々のソース信号Ｓ１ｇｅ～Ｓ１ｂｏが定電圧で供給される（図６（ｇ）～（ｊ））。
　以上のように、ダブルソース構造の表示パネル１０’において明暗制御を行うことにより、入力画像が一定の階調を有する場合に、ソース信号Ｓ１ｒｅ～Ｓ１ｂｏが定電圧で維持され、画素３の充電不足を回避できる。これにより、視野角を確保しながら表示ムラのように視認されない見易い表示画像を表示することができる。
　ここで、図５（ｂ）の表示パネル１０’の構成では、図５（ａ）のシングルソース構造の場合の２倍の入力端子ＰＳがあり、ソース駆動回路１２ａのＩＣの個数が２倍、必要になる。そこで、本実施形態では、Ｓ－ＧＯＡ部１２ｂを有する表示パネル１０を用いて、図５（ａ）の場合と同じＩＣの個数のままで、図５（ｂ）の構成例と同様に見易い画像を表示する表示装置１を提供する。以下、本実施形態に係る表示装置１の動作の詳細について説明する。
２－２．動作の詳細
　実施形態１に係る表示装置１の動作の詳細について、図７，８を用いて説明する。図７は、本実施形態に係る表示装置１の動作を説明するための図である。図８は、表示装置１の動作例を示すタイミングチャートである。
　図７では、表示パネル１０（図３）の明暗制御において階調値を大きくする明の画素３と、小さくする暗の画素３との配置例を示している。本実施形態では、図５（ｂ）の構成例と同様に、表示パネル１０の列方向に沿って、明の画素３と暗の画素３とが交互に配置される。また、行方向においては、例えば２画素ずつ、明の画素３と暗の画素３とが配置される。なお、ソース信号Ｓ１ｒｅ～Ｓ１ｂｏの電圧極性（±）についても図５（ｂ）の構成例と同様に、画素３のマトリクスにおいて千鳥格子状に設定される。
　明暗制御部２４（図４）は、入力画像の画素毎の階調に基づき、明の画素３に対する階調値（「明の階調」という）が暗の画素３に対する階調値（「暗の階調」という）以上になるように、各々の階調を設定する。この際、明暗制御部２４は、例えば隣接する画素間で、入力画像の階調値を平均値として維持するように明の階調と暗の階調を制御する。
　以下では、画像全体がグレーの階調値「１００」を有する入力画像に明暗制御を行う場合の動作例を説明する。以下の動作例では、入力画像の階調値「１００」に対して、明の階調が階調値「２００」に設定され、暗の階調が階調値「０」に設定されたこととする。本例の各種動作タイミングを、図８（ａ）～（ｏ）に示す。
　図８（ａ），（ｂ）は、それぞれＳ－ＧＯＡ部１２ｂのスイッチ４０，４１の制御信号Ｇｐ０，Ｇｐ１の制御タイミングを示す。図８（ｃ），（ｄ），（ｅ），（ｆ）は、それぞれ１～４行目のゲート信号Ｇ０，Ｇ１，Ｇ２，Ｇ３の動作タイミングを示す。図８（ｇ），（ｈ），（ｉ）は、それぞれ１～３列目のソース駆動信号ＰＳ１ｒ，ＰＳ１ｇ，ＰＳ１ｂの出力タイミングを示す。図８（ｊ），（ｋ），（ｌ），（ｍ），（ｎ），（ｏ）は、それぞれ１～３列目の両側のソース信号Ｓ１ｒｅ，Ｓ１ｒｏ，Ｓ１ｇｅ，Ｓ１ｇｏ，Ｓ１ｂｅ，Ｓ１ｂｏの供給タイミングを示す。
　表示装置１において、ゲート駆動部１１（図１）は、図８（ａ），（ｂ）に示すように制御信号Ｇｐ０，Ｇｐ１を生成して、水平同期期間Ｔ１の周期で交互にＳ－ＧＯＡ部１２ｂのスイッチ４０，４１のオン／オフを切替える（図７）。水平同期期間Ｔ１は、１行の画素３に同期してソース駆動信号ＰＳ１ｒ～ＰＳ１ｂを出力する周期を示す期間である（例えば３．７マイクロ秒）。制御信号Ｇｐ０，Ｇｐ１によるスイッチ４０，４１の切替え制御により、各列の左側のソース線ＳＬｅと右側のソース線ＳＬｏとは、交互に入力端子ＰＳに導通する。
　また、ゲート駆動部１１は、水平同期期間Ｔ１毎に順次、立ち上がるパルス波形のゲート信号Ｇ０～Ｇ３を生成し（図８（ｃ）～（ｆ））、１行目から順番に各行のゲート線ＧＬを選択する。本実施形態において、各ゲート信号Ｇ０～Ｇ３は、水平同期期間Ｔ１の２倍のパルス幅Ｔ２を有する。各行のゲート線ＧＬは、パルス幅Ｔ２の期間中、同じ行の画素３のＴＦＴ３１をオンするように駆動される。
　ソース駆動部１２（図２）は、ソース駆動回路１２ａにおいて、時分割で行毎の階調値を表すように、各列のソース駆動信号ＰＳ１ｒ，ＰＳ１ｇ，ＰＳ１ｂを生成する（図８（ｇ）～（ｉ））。各ソース駆動信号ＰＳ１ｒ～ＰＳ１ｂは、それぞれ表示パネル１０のＳ－ＧＯＡ部１２ｂに対する入力端子ＰＳに入力される（図７）。
　図８（ｇ）～（ｉ）の例では、１～３列目のソース駆動信号ＰＳ１ｒ，ＰＳ１ｇ，ＰＳ１ｂはそれぞれ、階調値「２００」（明の階調）に対応する電圧と、階調値「０」（暗の階調）に対応する電圧とを、水平同期期間Ｔ１毎に交互に含む信号波形を有する。例えば、１列目のソース駆動信号ＰＳ１ｒは、時刻ｔ１から時刻ｔ２までの水平同期期間Ｔ１中、明の階調「２００」を表し、時刻ｔ２から時刻ｔ３までの水平同期期間Ｔ１中、暗の階調「０」を表し、時刻ｔ３以降、上記の２つを交互に繰り返す（図８（ｇ））。
　なお、図８（ｇ）～（ｉ）では縦軸を階調値で示しているが、各種階調を表す電圧には、「＋」又は「－」の電圧極性が用いられる（以下同様）。例えば、１，３列目のソース駆動信号ＰＳ１ｒ，ＰＳ１ｂが明の階調「２００」を表すときの電圧極性は「＋」であり、２列目のソース駆動信号ＰＳ１ｇが同階調を表すときの電圧極性は「－」である（図７参照）。例えば、ソース駆動信号ＰＳ１ｒ，ＰＳ１ｇ，ＰＳ１ｂの電圧極性は、各列において水平同期期間Ｔ１毎に交互に設定され、フレーム毎に反転する。
　１列目のソース駆動信号ＰＳ１ｒ（図８（ｇ））は、時刻ｔ１から時刻ｔ２までのソース駆動期間Ｔ１１中、１列目の入力端子ＰＳから一方のスイッチ４０を介して左側のソース線ＳＬｅに、ソース信号Ｓ１ｒｅとして供給される（図８（ａ），（ｊ））。このとき、ゲート信号Ｇ０により１行目のゲート線ＧＬが選択されており（図８（ｃ））、１行目かつ１列目の画素３に充電するための、明の階調「２００」の電圧が、ソース信号Ｓ１ｒｅとして同画素３の左側のソース線ＳＬｅに印加される。
　次に、同ソース駆動信号ＰＳ１ｒ（図８（ｇ））は、時刻ｔ２から時刻ｔ３までの期間Ｔ１２中、入力端子ＰＳから他方のスイッチ４１を介して、右側のソース線ＳＬｏへのソース信号Ｓ１ｒｏになる（図８（ｂ），（ｋ））。同期間Ｔ１２中、左側のソース線ＳＬｅは、入力端子ＰＳから電圧を印加されないフローティング状態になる（以下「フローティング期間」という）。
　時刻ｔ３以降も同様に、左側のソース線ＳＬｅに明の階調「２００」の電圧が印加されるソース駆動期間Ｔ１１と、フローティング期間Ｔ１２とが繰り返される（図８（ｊ））。これにより、当該ソース線ＳＬｅに暗の階調「０」の電圧等が印加された場合よりも、ソース信号Ｓ１ｒｅの信号波形の鈍りを抑制することができる。
　また、本実施形態では、上記のフローティング期間Ｔ１２中、パルス幅Ｔ２のゲート信号Ｇ０により、１行目のゲート線ＧＬの駆動が継続される（図８（ｃ））。フローティング期間Ｔ１２前のソース駆動期間Ｔ１１には、左側のソース線ＳＬｅに印加された明の階調「２００」の電圧が、同ソース線ＳＬｅの寄生容量に充電されると考えられる。よって、フローティング期間Ｔ１２において、寄生容量に充電された電圧を１行目の画素３の充電に利用し、画素３の充電期間を拡げることができる。
　また、右側のソース線ＳＬｏに供給されたソース信号Ｓ１ｒｏは、時刻ｔ２から選択中の２行目かつ１列目の画素３に、暗の階調「０」を入力する（図８（ｄ），（ｋ））。３行目以降の画素３についても同様に、順次、ソース駆動信号ＰＳ１ｒに基づくソース信号Ｓ１ｒｅ，Ｓ１ｒｏによって明の階調「２００」又は暗の階調「０」の充電が行われる（図８（ｇ），（ｊ），（ｋ））。
　また、他の列の画素３についても上記と同様に、各列のソース駆動信号ＰＳ１ｇ，ＰＳ１ｂに基づくソース信号Ｓ１ｇｅ，Ｓ１ｇｏ，Ｓ１ｂｅ，Ｓ１ｂｏによって、各々の階調の充電が行われる（図８（ｈ），（ｉ），（ｌ）～（ｏ））。
　以上の動作によると、一定階調の画像表示時に、ソース駆動回路１２ａからのソース駆動信号ＰＳ１ｒ～ＰＳ１ｂは振動する信号波形になる一方、表示パネル１０上のソース線ＳＬに対するソース信号Ｓ１ｒｅ～Ｓ１ｂｏの信号波形は特に振動せず、鈍りが低減される。このように、シングルソース構造（図５（ａ））と同等のソース駆動回路１２ａの回路規模において、図５（ｂ）の構成例と同様に、ユーザにとって見易い画像を表示させることができる。
３．まとめ
　本実施形態に係る表示装置１は、複数の画素３と、複数のソース線ＳＬと、ソース駆動回路１２ａと、複数のスイッチ４０，４１とを備える。複数の画素３は、マトリクス状に配置され、画像を表示する表示領域１０ａを形成する。複数のソース線ＳＬは、表示領域１０ａ上で画素３のマトリクスの列方向（ｙ）に配線され、各画素３に接続される。ソース駆動回路１２ａは、複数のソース線ＳＬを介して各画素３に供給されるソース駆動信号ＰＳ１ｒ～ＰＳ１ｂを出力する複数の信号線ＰＬを有する。複数のスイッチ４０，４１は、ソース線ＳＬと信号線ＰＬとの間に設けられる。ソース線ＳＬは、マトリクスにおける同じ列の画素３に対して複数本、配線される。同じ列の画素３に対する複数のソース線ＳＬｅ，ＳＬｏと、ソース駆動回路１２ａの一の信号線ＰＬとが、スイッチ４０，４１を介して接続される。
　以上の表示装置１によると、同じ列の画素３に対する複数のソース線ＳＬｅ，ＳＬｏが、ソース駆動回路１２ａの一の信号線ＰＬに束ねられることにより、ソース駆動回路１２ａの回路規模を低減することができる。
　本実施形態において、複数のスイッチ４０，４１は、Ｓ－ＧＯＡ部１２ｂとして、表示領域１０ａの周囲における額縁領域に設けられる。Ｓ－ＧＯＡ部１２ｂを有する表示パネル１０により、外付けのＩＣの個数を減らすことができる。
　また、本実施形態では、同じ列の画素３に対して２本のソース線ＳＬｅ，ＳＬｏが配線される。このようなダブルソース構造により、大型の表示パネル１０において、高精細の画像を高駆動周波数で見易く表示することができる。
　また、本実施形態に係る表示装置１は、表示領域１０ａに表示される画像を制御するコントロール回路２をさらに備える。同じ列の画素に接続される複数のソース線ＳＬｅ，ＳＬｏのそれぞれは、当該列において隣接する画素３のそれぞれに接続される。コントロール回路２は、列方向に隣接する画素３間で、一方の画素３に対する階調値が他方の画素３に対する階調値以上になるように、画像における画素３毎の階調を制御する。このような明暗制御により、表示パネル１０において視野角が拡がる見易い画像を表示できる。
　また、本実施形態に係る表示装置１は、画素３のマトリクスの行方向に配線され、各画素３に接続された複数のゲート線ＧＬと、ゲート線ＧＬを所定周期Ｔ１で順次、選択し、選択したゲート線ＧＬを駆動するゲート駆動部１１とをさらに備える。複数のスイッチ４０，４１は、所定周期Ｔ１において、ソース駆動回路１２ａの信号線ＰＬに導通するソース線を切り替える。これにより、ゲート駆動部１１の動作に同期して複数のスイッチ４０，４１がデマルチプレクサとして機能する。
　また、本実施形態において、ソース駆動回路１２ａは、所定周期Ｔ１において、ゲート駆動部１１によって選択されたゲート線ＧＬに接続された画素３に対するソース駆動信号ＰＳ１ｒ～ＰＳ１ｂを出力する。ゲート駆動部１１は、所定周期Ｔ１よりも長い所定期間Ｔ２中、選択したゲート線ＧＬを駆動する。これにより、ソース駆動信号ＰＳ１ｒ～ＰＳ１ｂが出力されていない期間Ｔ１２中に、フローティング状態のソース線ＳＬにおける電圧分布を寄生容量で平坦化し、駆動したゲート線ＧＬに接続した画素３の充電期間を実質的に延ばすことができる。
　また、本実施形態において、表示装置１は、複数の画素３と、複数のソース線ＳＬと、コントロール回路２とを備える。ソース線ＳＬは、マトリクスにおける同じ列の画素３に対して複数本、配線される。当該列において互いに隣接する画素３は、当該列の画素３に対する複数のソース線ＳＬｅ，ＳＬｏのうちの別々のソース線に接続される（図５（ｂ）参照）。コントロール回路２は、隣接する画素３間で、一方の画素３に対する階調値が他方の画素３に対する階調値以上になるように、画像における画素３毎の階調を制御する（図６，８）。
　以上の表示装置１によると、ダブルソース構造の表示パネル１０，１０’において列毎のソース線ＳＬｅ，ＳＬｏに接続された画素３間で明暗制御を行って、一定階調の画像表示時にも画質を劣化させず、見易い画像を表示することができる。
（実施形態２）
　実施形態２では、ソース線ＳＬにおける電圧分布の平坦化を補助する補助容量がさらに設けられた表示装置について説明する。
　図９は、実施形態２に係る表示装置１Ａの表示パネル１０Ａを示す回路図である。本実施形態に係る表示装置１Ａの表示パネル１０Ａは、実施形態１の表示パネル１０（図３）と同様の構成に加えて、図９に示すように、複数の補助容量ＣＳをさらに備える。複数の補助容量ＣＳは、表示パネル１０Ａにおける各々のソース線ＳＬに対して設けられる容量素子である。補助容量ＣＳは、例えばＳ－ＧＯＡ部１２ｂの各スイッチ４０，４１のドレイン近傍に配置される。
　図１０は、表示パネル１０Ａにおける補助容量ＣＳの作用を説明するための図である。図１０（ａ），（ｂ）は、補助容量ＣＳがない場合（実施形態１）の表示パネル１０の列方向（ｙ）における充電率の分布を示している。図１０（ｃ），（ｄ）は、補助容量ＣＳがある場合の表示パネル１０Ａの列方向（ｙ）における充電率の分布を示している。
　図１０（ａ）は、表示パネル１０の列方向（ｙ）に沿って並んだそれぞれの画素３に特定の階調を表す電圧をソース信号でソース駆動期間Ｔ１１中、充電した状態の分布を示している（図８参照）。図１０（ｂ）は、図１０（ａ）の状態からさらにフローティング期間Ｔ１２を経過した後の分布を示している。
　図１０（ａ）に示すように、表示パネル１０においては下側（＋ｙ側）ほど、ソース駆動回路１２ａによるソース駆動信号の入力端子ＰＳから遠いことから、画素３の充電率が低くなることが考えられる。これに対して、図１０（ｂ）に示すように、フローティング期間Ｔ１２を用いることにより、ソース線ＳＬ上の全体の電荷を保持しながら電圧分布を平坦化して、下側の画素３の充電率を改善することができる。
　上記のような電圧分布の平坦化は、ソース線ＳＬの寄生容量に基づき実施可能である。但し、ソース線ＳＬには寄生抵抗もあり、時定数が大きくなってフローティング期間Ｔ１２中に平坦な電圧分布に達しないことが想定される。そこで、本実施形態では、補助容量ＣＳを用いて、電圧分布の平坦化を促進する。
　図１０（ｃ）は、補助容量ＣＳを備えた表示パネル１０Ａにおいて図１０（ａ）と同様にソース駆動期間Ｔ１１中、充電した状態の画素３の充電率の分布を示している。図１０（ｄ）は、図１０（ｃ）の状態からさらにフローティング期間Ｔ１２を経過した後の分布を示している。
　本実施形態における表示パネル１０Ａによると、図１０（ｃ）に示すように、図１０（ａ）と同様のソース駆動期間Ｔ１１中に、補助容量ＣＳがソース信号で充電される。このため、図１０（ｂ）と同様のフローティング期間Ｔ１２中、図１０（ｄ）に示すように、補助容量ＣＳに充電された電圧によって電圧分布の平坦化を促進し、画素３の充電率をより改善することができる。補助容量ＣＳの容量値は、ソース線ＳＬ全体としての時定数及びフローティング期間Ｔ１２の長さ等を考慮して適宜、設定することができる。
　以上のように、本実施形態に係る表示装置１Ａは、複数のソース線ＳＬにそれぞれ接続された複数の補助容量ＣＳをさらに備える。補助容量ＣＳは、信号線ＰＬに導通していないフローティング状態のソース線ＳＬにおける電圧分布の平坦化を補助するために用いられる。補助容量ＣＳにより、ソース線ＳＬにおける電圧分布の平坦化を促進して、画素３の充電率のばらつきを改善することができる。
（実施形態３）
　実施形態３では、Ｓ－ＧＯＡ部１２ｂにおいてソース線ＳＬ毎に設けるスイッチを増やして、各スイッチの使用率を低減する表示装置について説明する。
　図１１は、実施形態３に係る表示装置１Ｂの表示パネル１０Ｂを示す回路図である。本実施形態に係る表示装置１Ｂの表示パネル１０Ｂでは、実施形態１の表示パネル１０（図３）と同様の構成において、図１１に示すように、スイッチ４０～４３が１本のソース線に対して複数、設けられる。
　図１１の例では、各列の左側のソース線ＳＬｅと入力端子ＰＳとの間に、２つのスイッチ４０，４２が並列に設けられる。各々のスイッチ４０，４２のゲートは、別々の選択線ＧＰに接続される。また、右側のソース線ＳＬｏに対しても同様に、並列に２つのスイッチ４１，４３が設けられ、各々のゲートは別々の選択線ＧＰに接続される。
　本実施形態では、以上のような１列の画素３に対する４つのスイッチ４０～４３をそれぞれオンオフ制御する４つの制御信号Ｇｐ０～Ｇｐ３が、それぞれの選択線ＧＰに供給される。本実施形態に係る表示装置１Ｂの動作について、図１２（ａ）～（ｑ）を用いて説明する。
　図１２（ａ）～（ｄ）は、１列の画素３に対する４つのスイッチ４０～４３の制御信号Ｇｐ０～Ｇｐ３の制御タイミングを示す。図１２（ｅ）～（ｈ）は、それぞれ１～４行目のゲート信号Ｇ０～Ｇ３の動作タイミングを示す。図１２（ｉ）～（ｋ）は、それぞれ１～３列目のソース駆動信号ＰＳ１ｒ～ＰＳ１ｂの出力タイミングを示す。図１２（ｌ）～（ｑ）は、それぞれ１～３列目の両側のソース信号Ｓ１ｒｅ～Ｓ１ｂｏの供給タイミングを示す。
　４つの制御信号Ｇｐ０～Ｇｐ３は、例えば図１２（ａ）～（ｄ）に示すように生成され、水平同期期間Ｔ１毎に各列の４つのスイッチ４０～４３のうちの１つを順番にオンする。これにより、本実施形態においても、各列に対する２本のソース線ＳＬｅ，ＳＬｏは、実施形態１と同様に交互に入力端子ＰＳに導通することとなる。
　以上のような動作によると、本実施形態では、スイッチ４０～４３の制御信号Ｇｐ０～Ｇｐ３のデューティ比を、実施形態１の制御信号Ｇｐ０，Ｇｐ１のデューティ比１／２から（図８参照）、１／４にまで低減することができる。これにより、Ｓ－ＧＯＡ部１２ｂのスイッチ４０～４３のデューティ比が、画素３のＴＦＴ３１のデューティ比に近くなり、両者の経時的な特性変化を近付けることができる。なお、Ｓ－ＧＯＡ部１２ｂのスイッチ４０～４３の個数は、１列に対して４個に限らず、例えば４個よりも多くすることにより、デューティ比を１／４よりも小さくすることができる。
　また、図１２（ａ）～（ｑ）の動作例では、スイッチ４０～４３を水平同期期間１Ｈの周期で順次、オンしたが、スイッチ４０～４３の制御はこれに限らない。例えば、４つのスイッチ４０～４３を、スイッチ４０，４１の組とスイッチ４２，４３の組とに組み分けして、フレーム毎に使用するスイッチの組を切り替えて用いてもよい。即ち、例えば、奇数フレームでは、スイッチ４０，４１を水平同期期間１Ｈの周期で順次オンし、偶数フレームでは、スイッチ４２，４３を水平同期期間１Ｈの周期で順次オンしてもよい。
　以上のように、本実施形態に係る表示装置１Ｂにおいて、Ｓ－ＧＯＡ部１２ｂのスイッチ４０～４３は、各ソース線ＳＬに対して複数、設けられる。これにより、Ｓ－ＧＯＡ部１２ｂのスイッチ４０～４３のデューティ比を低減して、経年劣化の影響を低減することができる。
（実施形態４）
　実施形態１では、１列の画素３に対するソース線ＳＬｅ，ＳＬｏをＳ－ＧＯＡ部１２ｂで束ねた。実施形態４では、複数列の画素３に対するソース線ＳＬを束ねる表示装置について説明する。
　図１３は、実施形態４に係る表示装置１Ｃの表示パネル１０Ｃを示す回路図である。本実施形態に係る表示装置１Ｃの表示パネル１０Ｃでは、実施形態１の表示パネル１０（図３）と同様の構成において、図１３に示すように、隣接する３列分のソース線ＳＬが、６つのスイッチ４０～４１Ｂにより１つの入力端子ＰＳに接続される。これにより、束ねるソース線ＳＬの本数を増やして、必要な入力端子ＰＳの個数を減らし、ソース駆動回路１２ａ（図２）の回路規模を低減することができる。
　１つの入力端子ＰＳに束ねられた１～３列目の画素３は、実施形態１と同様に、それぞれＲ，Ｇ，Ｂの階調を表示する。３列分のソース線ＳＬに対するスイッチ４０，４１，４０Ａ，４１Ａ，４０Ｂ，４１Ｂは、それぞれ別の選択線ＧＰに接続され、別々の制御信号Ｇｐ０，Ｇｐ１，Ｇｐ２，Ｇｐ３，Ｇｐ４，Ｇｐ５によってオンオフ制御される。以下、本実施形態に係る表示装置１Ｃの動作を、図１４を用いて説明する。
　図１４（ａ）～（ｆ）は、１つの入力端子ＰＳに束ねられた各スイッチ４０～４１Ｂの制御信号Ｇｐ０～Ｇｐ５の制御タイミングを示す。図１４（ｇ），（ｈ）は、それぞれ１，２行目のゲート信号Ｇ０，Ｇ１の動作タイミングを示す。図１４（ｉ）は、ソース駆動信号ＰＳ１の出力タイミングを示す。図１４（ｊ）～（ｏ）は、それぞれ１～３列目の両側のソース信号Ｓ１ｒｅ～Ｓ１ｂｏの供給タイミングを示す。
　表示装置１Ｃは、まず、１行目の１，２，３列目の画素３の充電をそれぞれ行うために、例えばゲート駆動部１１（図１）において制御信号Ｇｐ０，Ｇｐ２，Ｇｐ４を生成して、各列の左側のスイッチ４０，４０Ａ，４０Ｂを順次、オンする（図１４（ａ），（ｃ），（ｅ））。次に、各列の右側のスイッチ４１，４１Ａ，４１Ｂを順次、オンするように、表示装置１Ｃは、各々の制御信号Ｇｐ１，Ｇｐ３，Ｇｐ５を生成する（図１４（ｂ），（ｄ），（ｆ））。
　また、表示装置１Ｃのゲート駆動部１１は、各列の左側のスイッチ４０，４０Ａ，４０Ｂが順番にオンする期間中、１行目のゲート線ＧＬを選択するようにゲート信号Ｇ０を生成する（図１４（ｇ））。さらに、ゲート駆動部１１は、各列の右側のスイッチ４１，４１Ａ，４１Ｂが順番にオンする期間中、２行目のゲート線ＧＬを選択するようにゲート信号Ｇ１を生成する（図１４（ｈ））。
　図１４（ａ）～（ｏ）は、入力画像が一定の階調値の赤色の画像である場合の表示装置１Ｃの動作例を示している。表示装置１Ｃのソース駆動回路１２ａ（図２）は、制御信号Ｇｐ０～Ｇｐ５に同期して、１列目の左側のスイッチ４０のオン時に明の階調（赤色）を表し、同列の右側のスイッチ４１のオン時に暗の階調を表すソース駆動信号ＰＳ１を生成する（図１４（ａ），（ｂ），（ｉ））。
　以上の動作によると、ソース駆動回路１２ａは時分割で色表現を行いながら（図１４（ｉ））、表示パネル１０Ｃの複数のソース線ＳＬのソース信号Ｓ１ｒｅ～Ｓ１ｂｏは、それぞれＲＧＢの明暗に対応した電圧を別々に有することとなる（図１４（ｊ）～（ｏ））。これにより、カラーシフトのような問題を特に生じることなく、ソース駆動回路１２ａの回路規模を低減することができる。
　以上のように、本実施形態に係る表示装置１Ｃにおいて、複数の画素３は、所定の複数色Ｒ，Ｇ，Ｂにおける１色の階調をそれぞれ表示する複数色の画素３を含む。ソース駆動回路１２ａの一の信号線ＰＬの入力端子ＰＳと、複数色の画素３を含む複数の列に対する複数のソース線ＳＬｅ，ＳＬｏとが、スイッチ４０～４１Ｂを介して接続されている。これにより、カラーシフトのような問題を特に生じることなく、ソース駆動回路１２ａの回路規模を低減することができる。
　また、以上の説明では、複数色の画素３の列に対する複数のソース線ＳＬｅ，ＳＬｏを、スイッチ４０～４１Ｂを介して一つに束ねたが、特に画素３の色を考慮せず、複数の列に対する複数のソース線ＳＬを、適宜スイッチを介して一つに束ねてもよい。これによっても、ソース線ＳＬを束ねた分、ソース駆動回路１２ａの回路規模を低減することができる。
（他の実施形態）
　上記の各実施形態においては、ソース線ＳＬが１列の画素３に対して２本、配線されるダブルソース構造の表示パネル１０～１０Ｃについて説明したが、これに限らず、ソース線ＳＬが１列の画素３に対して３本以上の複数本、配線されてもよい。また、画素３の各列の左側又は右側に、当該列に対する複数本のソース線の一部又は全てが配線されてもよい。
　また、上記の各実施形態においては、コントロール回路２を備える表示装置１～１Ｃについて説明したが、表示装置は、例えばコントロール回路２とは別体のオープンセル形態で提供されてもよい。
　また、本開示によると、例えばダブルソース構造において明暗制御を行って、画像を見易く表示することができる下記の表示装置が提供される。即ち、表示装置は、マトリクス状に配置され、画像を表示する表示領域を形成する複数の画素と、表示領域上で画素のマトリクスの列方向に配線され、各画素に接続された複数のソース線と、表示領域に表示される画像を制御する制御部とを備える。ソース線は、マトリクスにおける同じ列の画素に対して複数本、配線される。同じ列の画素に接続される複数のソース線のそれぞれは、当該列において隣接する画素のそれぞれに接続される。制御部は、列方向に隣接する画素間で、一方の画素に対する階調値が他方の画素に対する階調値以上になるように、画像における画素毎の階調を制御する。上記の表示装置によると、画像を見易く表示するという課題を解決することができる。
　以上のように、本発明の具体的な実施形態及び変形例について説明したが、本発明は上記形態に限定されるものではなく、本発明の範囲内で種々の変更を行って実施することができる。例えば、上記の個々の実施形態の内容を適宜組み合わせたものを本発明の一実施形態としてもよい。
１…表示装置
２…コントロール回路
３…画素
１０ａ…表示領域
１２…ソース駆動部
１２ａ…ソース駆動回路
１２ｂ…Ｓ－ＧＯＡ部
４０～４３，４０Ａ～４０Ｂ，４１Ａ～４１Ｂ…スイッチ
ＣＳ…補助容量
ＧＬ…ゲート線
ＳＬ，ＳＬｅ，ＳＬｏ…ソース線
ＰＬ…信号線

Claims (9)

  1. 　マトリクス状に配置され、画像を表示する表示領域を形成する複数の画素と、
    　前記表示領域上で前記画素のマトリクスの列方向に配線され、各画素に接続された複数のソース線と、
    　前記複数のソース線を介して各画素に供給される信号を出力する複数の信号線を有するソース駆動回路と、
    　前記ソース線と前記信号線との間に設けられた複数のスイッチと
    を備え、
    　前記ソース線は、前記マトリクスにおける同じ列の画素に対して複数本、配線され、
    　前記同じ列の画素に対する複数のソース線と、前記ソース駆動回路の一の信号線とが、前記スイッチを介して接続される
    表示装置。
  2. 　前記複数のスイッチは、前記表示領域の周囲における所定領域に設けられる
    請求項１に記載の表示装置。
  3. 　前記マトリクスにおける同じ列の画素に対して２本のソース線が配線される
    請求項１又は２に記載の表示装置。
  4. 　前記表示領域に表示される画像を制御する制御部をさらに備え、
    　前記同じ列の画素に接続される複数のソース線のそれぞれは、当該列において隣接する画素のそれぞれに接続され、
    　前記制御部は、列方向に隣接する画素間で、一方の画素に対する階調値が他方の画素に対する階調値以上になるように、前記画像における画素毎の階調を制御する
    請求項１～３のいずれか１項に記載の表示装置。
  5. 　前記画素のマトリクスの行方向に配線され、各画素に接続された複数のゲート線と、
    　前記ゲート線を所定周期で順次、選択し、選択したゲート線を駆動するゲート駆動部とをさらに備え、
    　前記複数のスイッチは、前記所定周期において、前記信号線に導通するソース線を切り替える
    請求項１～４のいずれか１項に記載の表示装置。
  6. 　前記ソース駆動回路は、前記所定周期において、前記ゲート駆動部によって選択された画素に対する信号を出力し、
    　前記ゲート駆動部は、前記所定周期よりも長い所定期間中、選択したゲート線を駆動する
    請求項５に記載の表示装置。
  7. 　前記複数のソース線にそれぞれ接続され、前記信号線に導通していないフローティング状態のソース線における電圧分布の平坦化を補助するための複数の補助容量をさらに備える
    請求項６に記載の表示装置。
  8. 　前記スイッチは、各ソース線に対して複数、設けられる
    請求項１～７のいずれか１項に記載の表示装置。
  9. 　前記複数の画素は、所定の複数色における１色の階調をそれぞれ表示する複数色の画素を含み、
    　前記ソース駆動回路の一の信号線と、前記複数色の画素を含む複数の列に対する複数のソース線とが、前記スイッチを介して接続される
    請求項１～８のいずれか１項に記載の表示装置。
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