WO2018198501A1 - 情報処理装置、情報処理方法及びプログラム - Google Patents

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WO2018198501A1
WO2018198501A1 PCT/JP2018/006036 JP2018006036W WO2018198501A1 WO 2018198501 A1 WO2018198501 A1 WO 2018198501A1 JP 2018006036 W JP2018006036 W JP 2018006036W WO 2018198501 A1 WO2018198501 A1 WO 2018198501A1
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WO
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circuit
fpga
power consumption
information
reconfigurable
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PCT/JP2018/006036
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French (fr)
Inventor
博信 山崎
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to an information processing apparatus, an information processing method, and a program.
  • An information processing apparatus having a reconfigurable device, a configuration code memory, and a reconfigurable device controller is known (see Patent Document 1).
  • the reconfigurable device realizes the circuit for executing a desired task in accordance with the configuration code so that the circuit can be changed.
  • the configuration code memory stores configuration codes for realizing a plurality of circuits having different characteristics for each task executed by the reconfigurable device.
  • the reconfiguration device controller controls loading of the configuration code to the reconfiguration device, selecting an appropriate circuit to be executed by the reconfiguration device according to the operating state of the system from among a plurality of circuits having different characteristics.
  • a server load distribution method having a plurality of server devices that provide services in response to service requests and a load distribution device that transfers the service requests to any of the server devices (see Patent Document 2).
  • Each server device has means for detecting the server load, and means for comparing the server load with a threshold and notifying the comparison result to the load distribution device.
  • the load distribution apparatus includes means for managing the load status of each server apparatus based on the comparison result notified from each server apparatus, and means for selecting a server apparatus having a low load and transferring a service request.
  • the reconfigurable device can change the circuit, and the power consumption and the heat generation amount change depending on the changed circuit. Therefore, it is difficult to manage the temperature of the reconfigurable device.
  • an object of the present invention is to provide an information processing apparatus, an information processing method, and a program capable of determining whether a circuit scheduled to be added to a reconfigurable circuit can be configured.
  • the information processing apparatus includes at least one reconfigurable circuit and a control unit that controls a circuit configuration of the reconfigurable circuit, and the control unit stores a threshold value for each of the reconfigurable circuits, For each reconfigurable circuit, the circuit to be added can be configured based on the power consumption information based on the information indicating the power consumption of the currently executing circuit, the power consumption of the circuit to be added, and the threshold value. Determine whether or not.
  • it can be determined whether or not a circuit to be added to the reconfigurable circuit can be configured.
  • FIG. 1 is a diagram illustrating a configuration example of an information processing apparatus according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the first FPGA server.
  • 3A to 3C are diagrams showing examples of task assignment to FPGAs.
  • FIG. 4 is a diagram illustrating a functional configuration example of the information processing apparatus.
  • FIG. 5 is a sequence diagram illustrating an example of an information processing method of the information processing apparatus.
  • 6A is a time chart showing the threshold values of the FPGAs of the first to fifth FPGA servers
  • FIG. 6B is a time chart showing the power consumption of the FPGAs of the first to fifth FPGA servers.
  • FIG. 6C is a time chart showing the average power consumption of the FPGAs of the first to fifth FPGA servers, and FIG.
  • FIG. 6D is the total power consumption of the whole FPGA of the first to fifth FPGA servers.
  • 4 is a time chart showing the maximum power consumption of one FPGA.
  • FIG. 7A is a time chart showing an example of the threshold value of the FPGA of the first to fifth FPGA servers according to the second embodiment, and
  • FIG. 7B is a diagram of the FPGA of the first to fifth FPGA servers. It is a time chart which shows power consumption.
  • FIG. 1 is a diagram illustrating a configuration example of an information processing apparatus according to the first embodiment.
  • the information processing apparatus includes a client 100, a management server 110, a network 120, and first to fifth field programmable gate array (FPGA) servers 1. 30a to 130e. Note that the number of FPGA servers 130a to 130e is not limited to five.
  • the client 100 is a computer, and includes a central processing unit (CPU) 101, a random access memory (RAM) 102, and a hard disk drive (HDD) unit 103.
  • the CPU 101 reads a program from the HDD unit 103, expands the read program in the RAM 102, and executes the program expanded in the RAM 102.
  • the client 100 can request the management server 110 to execute the task, and obtain the task execution result from the management server 110.
  • the management server 110 is a computer and includes a CPU 111, a RAM 112, and an HDD unit 113.
  • the CPU 111 reads a program from the HDD unit 113, expands the read program in the RAM 112, and executes the program expanded in the RAM 112.
  • the management server 110 assigns tasks to the first to fifth FPGA servers 130a to 130e via the network 120, acquires task execution results from the first to fifth FPGA servers 130a to 130e, and executes the execution results. Is output to the client 100.
  • the first FPGA server 130a is a computer, and includes a CPU 131a, a RAM 132a, an HDD unit 133a, and an FPGA 134a.
  • the second to fifth FPGA servers 130b to 130e are computers, and include CPUs 131b to 131e, RAMs 132b to 132e, HDD units 133b to 133e, and FPGAs 134b to 134e, respectively.
  • the CPUs 131a to 131e read the programs from the HDD units 133a to 133e, respectively, expand the read programs in the RAMs 132a to 132e, and execute the programs expanded in the RAMs 132a to 132e.
  • the FPGAs 134a to 134e are reconfigurable circuits whose circuits can be changed.
  • Each of the first to fifth FPGA servers 130a to 130e configures a circuit corresponding to the task requested from the management server 110 in the FPGAs 134a to 134e, executes the circuit, and transmits the execution result data to the network 120. To the management server 110.
  • FIG. 2 is a diagram illustrating a configuration example of the first FPGA server 130a.
  • the configuration of the first FPGA server 130a will be described as an example, but the configurations of the second to fifth FPGA servers 130b to 130e are the same as the configuration of the first FPGA server 130a.
  • the first FPGA server 130a includes a CPU 131a, a RAM 132a, an HDD unit 133a, and an FPGA 134a.
  • the HDD unit 133a stores circuit information (configuration codes) 201 to 208 and circuit attached information 211 to 218 for configuring the task circuit in the FPGA 134a.
  • the circuit information 201 is circuit information for configuring the task A circuit on the top of the FPGA 134a.
  • the circuit information 202 is circuit information for configuring the task A circuit second from the top of the FPGA 134a.
  • the circuit information 203 is circuit information for configuring the task A circuit third from the top of the FPGA 134a.
  • the circuit information 204 is circuit information for configuring the task A circuit at the bottom of the FPGA 134a.
  • the circuit information 205 is circuit information for configuring the task B circuit at the upper left of the FPGA 134a.
  • the circuit information 206 is circuit information for configuring the task B circuit on the upper right side of the FPGA 134a.
  • the circuit information 207 is circuit information for configuring the task C circuit under the FPGA 134a.
  • the circuit information 208 is circuit information for configuring the task C circuit on the FPGA 134a.
  • the circuit attached information 211 to 218 is information attached to the circuit information 201 to 208, respectively.
  • the circuit ancillary information 211 to 218 includes a circuit size 221 and an operating frequency 222, respectively.
  • the circuit ancillary information 211 to 214 includes a circuit size 221 and an operating frequency 222 of the circuit of task A, respectively.
  • the circuit ancillary information 215 and 216 include the circuit size 221 and the operating frequency 222 of the task B circuit, respectively.
  • the circuit ancillary information 217 and 218 include the circuit size 221 and the operating frequency 222 of the task C circuit, respectively.
  • the management server 110 generates circuit information 201 to 208 and circuit attached information 211 to 128, and outputs the circuit information 201 to 208 and circuit attached information 211 to 128 to the first to fifth FPGA servers 130a to 130e.
  • the CPUs 131a to 131e respectively write circuit information 201 to 208 and circuit attached information 211 to 128 in the HDD units 133a to 133e.
  • FIG. 3A shows an example of FPGAs 134a to 134c before task C is assigned.
  • the first FPGA 134a includes four task A circuits and one task B circuit.
  • two task B circuits are configured.
  • No circuit is configured in the third FPGA 134c.
  • the management server 110 can add the circuit of task C to the FPGA 134b or 134c using the circuit information 207 or 208 of task C.
  • FIG. 3B is a diagram illustrating an example in which the management server 110 assigns a task C circuit to the FPGA 134b.
  • the management server 110 assigns task C to the second FPGA server 130b.
  • the second FPGA server 130b writes the circuit information 207 in the HDD unit 133b to the FPGA 134b.
  • a task C circuit is additionally configured in the FPGA 134b.
  • FIG. 3C is a diagram showing an example in which the management server 110 assigns two task C circuits to the FPGA 134c.
  • the management server 110 assigns two tasks C to the third FPGA server 130c.
  • the third FPGA server 130c writes the circuit information 207 and 208 in the HDD unit 133c to the FPGA 134c.
  • two tasks C circuits are additionally configured in the FPGA 134c.
  • the FPGAs 134a to 134e become too high in temperature, there is a possibility of performance degradation and failure rate increase due to thermal noise.
  • the FPGAs 134a to 134e have power consumption (heat generation amount) greatly different depending on a circuit to be written, so that temperature management is difficult. If the temperature management of the FPGAs 134a to 134e is not performed, the FPGAs 134a to 134e may ignite. When tasks concentrate on a part of the plurality of FPGAs 134a to 134e, the part of the FPGA becomes very hot. Therefore, the management server 110 efficiently operates the first to fifth FPGA servers 130a to 130e by appropriately assigning tasks to the first to fifth FPGA servers 130a to 130e.
  • the management server 110 suppresses the overall power consumption of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e, and the task concentrates on one FPGA, resulting in an abnormally high temperature. Assign tasks to avoid.
  • FIG. 4 is a diagram illustrating a functional configuration example of the information processing apparatus.
  • the information processing apparatus includes a client 100, a management server 110, and first to fifth FPGA servers 130a to 130e.
  • the management server 110 has a module 400.
  • the module 400 is a program module executed by the CPU 111.
  • the module 400 includes an FPGA execution management unit 401, an execution FPGA server selection unit 402, an execution availability inquiry unit 403, a task reception unit 404, and a threshold control unit 405.
  • the first FPGA server 130a includes a RAM 132a, an HDD unit 133a, an FPGA 134a, and a module 410.
  • the RAM 132a has a threshold storage unit 413.
  • the HDD unit 133 a includes a circuit information storage unit 411 and a circuit attached information storage unit 412.
  • the circuit information storage unit 411 stores the circuit information 201 to 208 in FIG.
  • the circuit attached information storage unit 412 stores circuit attached information 211 to 218 shown in FIG.
  • the module 410 is a module of a program executed by the CPU 131a.
  • the module 410 includes an execution result processing unit 414, an execution control unit 415, a circuit information management unit 416, a circuit information writing unit 417, a power consumption calculation unit 418, and an execution availability determination unit 419.
  • the circuit information writing unit 417 is a control unit, and can control the circuit configuration of the FPGA 134a by writing circuit information to the FPGA 134a.
  • the second to fifth FPGA servers 130b to 130e have the same configuration as that of the first FPGA server 130a.
  • FIG. 5 is a sequence diagram illustrating an example of an information processing method of the information processing apparatus.
  • a case will be described as an example where the first to fifth FPGA servers 130a to 130e are in operation and the sixth FPGA server is inactive.
  • the sixth FPGA server has the same configuration as the first to fifth FPGA servers 130a to 130e.
  • the management server 110 instructs the first to fifth FPGA servers 130a to 130e to set initial values (maximum values) of the threshold values 601a to 601e in order by the threshold control unit 405.
  • the first FPGA server 130 a writes the initial value of the threshold 601 a in the threshold storage unit 413 by the execution availability determination unit 419.
  • each of the second to fifth FPGA servers 130b to 130e causes the threshold storage unit 41 to execute the execution determination unit 419. 3 is written with initial values of threshold values 601b to 601e.
  • the management server 110 causes the threshold value control unit 405 to decrease the threshold values 601a to 601e with respect to the first to fifth FPGA servers 130a to 130e at regular intervals as shown in FIG. 6A.
  • the thresholds 601a to 601e are instructed to be updated in order.
  • This update instruction corresponds to steps S507 and S509. Details thereof will be described later.
  • Each of the first to fifth FPGA servers 130a to 130e receives an update instruction, and updates the threshold value 601a to 601e of the threshold value storage unit 413 so that the threshold value 601a to 601e decreases by the execution availability determination unit 419. As shown in FIG.
  • the management server 110 instructs the threshold values 601a to 601e to be set to initial values (maximum values) in order when the threshold values 601a to 601e become 0, as shown in FIG. 6A.
  • the threshold values 601a to 601e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e periodically change as shown in FIG.
  • step S501 the client 100 outputs a task C execution request to the management server 110. Then, the management server 110 receives an execution request for the task C by the task receiving unit 404.
  • step S502 the management server 110 causes the execution availability inquiry unit 403 to output an inquiry about whether task C can be executed to the first to fifth FPGA servers 130a to 130e in operation.
  • each of the first to fifth FPGA servers 130a to 130e causes the power consumption calculation unit 418 to add information indicating the power consumption of the circuit currently being executed for each FPGA 134a to 134e, and to be added.
  • Information indicating the power consumption of the circuit of task C is added to obtain information indicating the overall power consumption.
  • the execution control unit 415 outputs information on the two tasks B currently being executed to the circuit information management unit 416.
  • the circuit attachment information storage unit 412 outputs the circuit attachment information 215 and 216 of the two tasks B to the power consumption calculation unit 418 under the control of the circuit information management unit 416.
  • the power consumption calculation unit 418 calculates power consumption by multiplying the circuit size 221 and the operating frequency 222 for each of the circuit attached information 215 and 216, and adds the power consumption to obtain the two currently executed. The power consumption of the circuit of task B is obtained.
  • the power consumption calculation unit 418 obtains the power consumption of the circuit of the task C to be added by multiplying the circuit size 221 of the circuit ancillary information 217 of the task C to be added by the operating frequency 222.
  • the power consumption calculation unit 418 adds the power consumption of the circuits of the two tasks B that are currently being executed and the power consumption of the circuit of the task C that is scheduled to be added, and determines whether or not the entire power consumption can be executed. Output to.
  • the other FPGA servers 130a and 130c to 130e similarly calculate the overall power consumption.
  • step S504 the first to fifth FPGA servers 130a to 130e output the power consumption calculation unit 418 from the threshold values 601a to 601e stored in the threshold value storage unit 413 by the execution determination unit 419, respectively.
  • the total power consumption is subtracted, and the result of the subtraction is output to the execution FPGA server selection unit 402 of the management server 110 as an execution propriety answer.
  • the subtraction result is a positive value, indicating that the FPGA can execute the circuit of the additional task C.
  • the subtraction result is a negative value, indicating that the FPGA cannot execute the circuit of the additional task C.
  • the execution determination unit 419 of each of the first to fifth FPGA servers 130a to 130e is a determination unit, and information indicating the power consumption of the circuit of the task currently being executed and the task to be added for each of the FPGAs 134a to 134e. Whether or not the circuit to be added can be configured is determined based on the power consumption information based on the information indicating the power consumption of the circuit and the threshold values 601a to 601e.
  • step S505 the management server 110 causes the execution FPGA server selection unit 402 to have the largest value among the subtraction results of the first to fifth FPGA servers 130a to 130e, and the subtraction result is a positive value.
  • the task C execution request is output to the execution control unit 415 of the FPGA server 130b. That is, the management server 110 instructs the circuit 134 of the task C to be added to the FPGA 134b of the second FPGA server 130b.
  • the management server 110 uses the execution FPGA server selection unit 402 to change to the sixth FPGA server that is suspended.
  • an execution request for task C is output, and the circuit configuration of task C is instructed to the FPGA of the sixth FPGA server.
  • the management server 110 sets an initial value of the threshold for the suspended sixth FPGA server by the threshold control unit 405. Note that the sixth FPGA server being suspended can reduce the overall power consumption by not assigning tasks as much as possible.
  • step S506 the second FPGA server 130b instructs the execution control unit 415 to start executing task C.
  • the circuit information writing unit 417 reads the circuit information 207 of task C from the circuit information storage unit 411, and writes the circuit information 207 to the FPGA 134b.
  • a circuit for task C is added to the FPGA 134b.
  • the FPGA 134b starts executing the circuits of two tasks B and one task C.
  • the process returns to step S502, and the management server 110 again outputs a task C execution possibility inquiry. That's fine. That is, the management server 110 may repeat the execution availability inquiry process by the number of parallel processes.
  • step S507 the management server 110 uses the threshold control unit 405 to set threshold values for the first to fifth FPGA servers 130a to 130e after a predetermined time has elapsed since the initial setting of the threshold values 601a to 601e.
  • An update instruction for decreasing 601a to 601e is output.
  • step S508 the first to fifth FPGA servers 130a to 130e in operation are updated by the execution availability determination unit 419 so that the threshold value of the threshold value storage unit 413 decreases. Then, each of the first to fifth FPGA servers 130a to 130e calculates the power consumption of the circuit of the task currently being executed by the power consumption calculation unit 418 and outputs the calculated power consumption to the execution determination unit 419. To do. Then, the first to fifth FPGA servers 130a to 130e respectively subtract the power consumption output from the power consumption calculation unit 418 from the threshold values 601a to 601e stored in the threshold value storage unit 413 by the execution availability determination unit 419. If the subtraction result is a positive value, execution of the task circuits of the FPGAs 134a to 134e is continued.
  • step S509 the management server 110 causes the threshold control unit 405 to respectively perform the first to fifth FPGA servers 130a to 130e after a predetermined time has elapsed since the update of the thresholds 601a to 601e in step S507.
  • An update instruction for decreasing the threshold values 601a to 601e is output.
  • step S510 the first to fifth FPGA servers 130a to 130 in operation.
  • e is updated so that the threshold value of the threshold value storage unit 413 decreases.
  • the first to fifth FPGA servers 130a to 130e respectively subtract the power consumption output from the power consumption calculation unit 418 from the threshold values 601a to 601e stored in the threshold value storage unit 413 by the execution availability determination unit 419.
  • the first, third to fifth FPGA servers 130a and 130c to 130e respectively execute the task circuits of the FPGAs 134a and 134c to 134e when the subtraction result is a positive value by the execution determination unit 419. Let it continue.
  • step S511 the second FPGA server 130b compares the power consumption with the threshold value 601b by the execution determination unit 419, and determines that the power consumption is larger than the threshold value 601b and the subtraction result is a negative value.
  • step S512 the second FPGA server 130b causes the execution availability determination unit 419 to reduce the power consumption from the threshold value 601b in order from the task circuit with the largest power consumption among the circuits of the task being executed. Until execution is stopped.
  • the execution result processing unit 414 writes the intermediate result data of the task circuit of the stopped FPGA 134b and the recovery point indicating the stop point in the RAM 132b.
  • step S513 the second FPGA server 130b causes the execution result processing unit 414 to output a task execution request including the intermediate result data and the recovery point to the FPGA execution management unit 401 of the management server 110.
  • the second FPGA server 130b changes the threshold value of the threshold value storage unit 132a to 0 as shown by the threshold value 610 in FIG. 6A by the execution determination unit 419 and completes the execution of the task circuit.
  • the threshold value of the threshold value storage unit 132a is set to the initial value.
  • the threshold value 610 in FIG. 6A indicates the threshold value of the FPGA 134c of the third FPGA server 130c, but the threshold value of the FPGA 134b of the second FPGA server 130b is the same.
  • step S514 the FPGA execution management unit 401 outputs the task execution request to the task reception unit 404.
  • the task reception unit 404 outputs a task execution request to the execution availability inquiry unit 403.
  • the management server 110 outputs a task execution permission inquiry to the first, third to fifth FPGA servers 130a and 130c to 130e by the execution permission inquiry section 403.
  • step S515 the first, third to fifth FPGA servers 130a, 130c to 130e are currently being executed for each of the FPGAs 134a, 134c to 134e by the execution determination unit 419 in the same manner as in step S503.
  • Information indicating the power consumption of the circuit and the information indicating the power consumption of the circuit of the task to be added are added to obtain information indicating the overall power consumption.
  • step S516 the first, third to fifth FPGA servers 130a, 130c to 130e are caused to execute the threshold value 601a stored in the threshold value storage unit 413 by the execution availability determination unit 419, similarly to step S504.
  • the total power consumption output from the power consumption calculation unit 418 is subtracted from 601c to 601e, and the subtraction result is output to the execution FPGA server selection unit 402 of the management server 110 as an execution availability answer.
  • step S517 the management server 110 has the largest value among the subtraction results of the first, third to fifth FPGA servers 130a, 130c to 130e by the execution FPGA server selection unit 402, and performs subtraction.
  • a task execution request is output to the execution control unit 415 of the first FPGA server 130a whose result is a positive value.
  • the execution request includes the intermediate result data and the recovery point.
  • the management server 110 causes the execution FPGA server selection unit 402 to execute the suspended sixth FPGA.
  • the task execution request is output to the server.
  • the management server 110 sets an initial value of the threshold for the suspended sixth FPGA server by the threshold control unit 405.
  • step S518, the first FPGA server 130a reads the circuit information of the task from the circuit information storage unit 411 by the circuit information writing unit 417, and writes the circuit information in the FPGA 134a. Then, the first FPGA server 130a causes the execution control unit 415 to input the intermediate result data to the FPGA 134a and instruct to resume execution from the recovery point of the task. Thereby, a task circuit is added to the FPGA 134a. The FPGA 134a resumes execution of the task circuit.
  • the first FPGA server 130 a When the execution of the task circuit of the FPGA 134 a is completed, the first FPGA server 130 a outputs the execution result data of the FPGA 134 a to the FPGA execution management unit 401 of the management server 110 by the execution result processing unit 414.
  • the FPGA execution management unit 401 outputs execution result data to the client 100 via the task reception unit 404.
  • FIG. 6A is a time chart showing threshold values 601a to 601e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e.
  • FIG. 6B corresponds to FIG. 6A and is a time chart showing power consumption 602a to 602e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e.
  • the management server 110 updates the threshold values 601a to 601e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e by rotation. As a result, the management server 110 can, on average, make a task execution request to the first to fifth FPGA servers 130a to 130e by rotation. As shown in FIG.
  • the power consumptions 602a to 602e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e are not biased and are compared with the first to fifth FPGA servers 130a to 130e. It can be seen that the tasks are distributed almost evenly.
  • FIG. 6C is a time chart showing average power consumption of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e.
  • the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e have substantially the same average power consumption and the same amount of heat generation.
  • the management server 110 can prevent the task from being concentrated on some of the first to fifth FPGA servers 130a to 130e and resulting in an abnormally high temperature.
  • the FPGAs 134a to 134e can prevent performance degradation and failure rate increase due to high temperatures.
  • FIG. 6D is a time chart showing the total power consumption 604 of the entire FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e and the maximum power consumption 605 of one FPGA. It can be seen that the management server 110 reduces the total power consumption 604 of the entire FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e, and reduces the maximum power consumption 605 of one FPGA. . As a result, it is possible to prevent the task from being concentrated on the FPGAs of some of the FPGA servers and causing an abnormally high temperature.
  • each of the first to fifth FPGA servers 130a to 130e compares the power consumption with the threshold value by the execution determination unit 419 to determine whether or not the circuits of tasks scheduled to be added to the FPGAs 134a to 134e can be configured. Can be judged.
  • the management server 110 can output an execution feasibility inquiry only to the FPGA server to which tasks can be added, according to the free space of the FPGAs 134a to 134e.
  • the management server 110 grasps the circuit of the task being executed by the FPGAs 134a to 134e of the FPGA servers 130a to 130e.
  • the FPGA 134a of the first FPGA server 130a in FIG. 3A has a small empty space and cannot add a task C circuit.
  • the management server 110 outputs an execution availability inquiry to an FPGA server other than the first FPGA server 130a.
  • the plurality of FPGA servers 130a to 130e have the plurality of FPGAs 134a to 134e has been described as an example.
  • one FPGA server may have the plurality of FPGAs 134a to 134e.
  • each of the FPGA servers 130a to 130e may have a plurality of FPGAs.
  • FIG. 7A is a time chart showing an example of threshold values 701a to 701e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e according to the second embodiment.
  • This embodiment differs from the first embodiment in the threshold control method of the management server 110.
  • the difference of the present embodiment from the first embodiment will be described with reference to FIGS. 4 and 5.
  • step S505 when all the subtraction results of the first to fifth FPGA servers 130a to 130e in operation are negative values, the management server 110 uses the execution FPGA server selection unit 402 to An execution request for task C is output to the suspended sixth FPGA server.
  • the management server 110 uses the threshold control unit 405 to When the sum of the threshold values 701a to 701e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e in operation is smaller than the first value, as shown in FIG. An instruction to increase the smallest threshold value 701a among the threshold values 701a to 701e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e to the threshold value 702 is output to the first FPGA server 130a.
  • the threshold control unit 405 sets the threshold 701a to the threshold 702 within a range where the sum of the thresholds 701a to 701e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e in operation does not exceed the first value.
  • the instruction to increase is output.
  • the first FPGA server 130a increases the threshold value of the threshold value storage unit 413 by the execution possibility determination unit 419.
  • the first FPGA server 130a causes the execution determination unit 419 to subtract the overall power consumption output from the power consumption calculation unit 418 from the threshold value 702 stored in the threshold value storage unit 413, and the subtraction result is obtained.
  • the data is output to the execution FPGA server selection unit 402 of the management server 110.
  • the management server 110 When the subtraction result of the first FPGA server 130a is a positive value, the management server 110 outputs an execution request for task C to the execution control unit 415 of the first FPGA server 130a. To do. Thereafter, the first FPGA server 130a starts executing the circuit of the task C as in step S506.
  • step S517 if all of the subtraction results of the first, third to fifth FPGA servers 130a, 130c to 130e are negative values, the management server 110 causes the threshold control unit 405 to execute the first, third, If the sum of the threshold values 701a and 701c to 701e of the FPGAs 134a and 134c to 134e of the fifth FPGA servers 130a and 130c to 130e is smaller than the first value, the first, third to fifth FPGA servers 130a, An instruction to increase the threshold value 701a of the FPGA 134a of the first FPGA server 130a among the threshold values 701a and 701c to 701e of the FPGAs 134a and 130c to 134e of 130c to 130e is output to the first FPGA server 130a.
  • the threshold control unit 405 increases the threshold 701a in a range where the sum of the thresholds 701a to 701e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e in operation does not exceed the first value. Output instructions.
  • the first FPGA server 130a increases the threshold value of the threshold value storage unit 413 by the execution possibility determination unit 419.
  • the first FPGA server 130a causes the execution determination unit 419 to subtract the overall power consumption output from the power consumption calculation unit 418 from the threshold value 702 stored in the threshold value storage unit 413, and the subtraction result is obtained.
  • the data is output to the execution FPGA server selection unit 402 of the management server 110.
  • the management server 110 When the subtraction result of the first FPGA server 130a is a positive value, the management server 110 outputs a task execution request to the execution control unit 415 of the first FPGA server 130a. . Thereafter, in step S508, the first FPGA server 130a resumes execution of the task circuit.
  • FIG. 7B corresponds to FIG. 7A and is a time chart showing power consumption 703a to 703e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e.
  • the management server 110 temporarily increases the threshold 702 in order to be able to cope with temporary task concentration. As a result, the power consumption 704 temporarily increases.
  • the power consumption 703a to 703e of the FPGAs 134a to 134e of the first to fifth FPGA servers 130a to 130e is not biased, and Tasks are distributed almost uniformly to the FPGAs 134a to 134e of the fifth FPGA servers 130a to 130e.
  • This embodiment can be realized by a computer executing a program. Further, a computer-readable recording medium in which the above program is recorded and a computer program product such as the above program can also be applied as an embodiment of the present invention.
  • a recording medium for example, a flexible disk, a hard disk, an optical disk, a magneto-optical disk, a CD-ROM, a magnetic tape, a nonvolatile memory card, a ROM, or the like can be used.

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Abstract

【課題】再構成可能回路に追加予定の回路を構成可能か否かを判断することができる情報処理装置を提供することを課題とする。 【解決手段】情報処理装置は、少なくとも１つの再構成可能回路（１３４ａ）と、前記再構成可能回路の回路構成を制御する制御部（４１３、４１７、４１９）とを有し、前記制御部は、前記再構成可能回路毎の閾値を記憶し、前記再構成可能回路毎に、現在実行中の回路の消費電力を示す情報と追加予定の回路の消費電力を示す情報に基づく消費電力情報と、前記閾値とを基に、追加予定の回路を構成可能か否かを判断する。

Description

情報処理装置、情報処理方法及びプログラム
　本発明は、情報処理装置、情報処理方法及びプログラムに関する。
　再構成デバイスとコンフィグレーションコードメモリと再構成デバイスコントローラとを有する情報処理装置が知られている（特許文献１参照）。再構成デバイスは、コンフィグレーションコードにしたがって所望のタスクを実行するための回路を変更可能に実現する。コンフィグレーションコードメモリは、再構成デバイスで実行するタスク毎に、それぞれ異なる特徴を持つ複数の回路を実現するためのコンフィグレーションコードが格納される。再構成デバイスコントローラは、異なる特徴を持つ複数の回路のなかからシステムの動作状態に応じて再構成デバイスに実行させる適切な回路を選択する、再構成デバイスに対するコンフィグレーションコードのロードを制御する。
　また、サービス要求に応答してサービスを提供する複数のサーバ装置と、サービス要求をいずれかのサーバ装置へ転送する負荷分散装置とを有するサーバ負荷分散方式が知られている（特許文献２参照）。各サーバ装置は、サーバ負荷を検知する手段と、サーバ負荷を閾値と比較し、比較結果を負荷分散装置へ通知する手段とを有する。負荷分散装置は、各サーバ装置から通知される比較結果に基づいて各サーバ装置の負荷状況を管理する手段と、負荷の重くないサーバ装置を選択してサービス要求を転送する手段とを有する。
特開２００７－１７９３５８号公報 特開２０１２－８８７９７号公報
　再構成デイバスが高温になると、性能低下及び故障率上昇の可能性がある。しかし、再構成デバイスは、回路を変更可能であり、変更された回路により消費電力及び発熱量が変わる。そのため、再構成デバイスの温度を管理することが困難である。
　１つの側面では、本発明の目的は、再構成可能回路に追加予定の回路を構成可能か否かを判断することができる情報処理装置、情報処理方法及びプログラムを提供することである。
　情報処理装置は、少なくとも１つの再構成可能回路と、前記再構成可能回路の回路構成を制御する制御部とを有し、前記制御部は、前記再構成可能回路毎の閾値を記憶し、前記再構成可能回路毎に、現在実行中の回路の消費電力を示す情報と追加予定の回路の消費電力を示す情報に基づく消費電力情報と、前記閾値とを基に、追加予定の回路を構成可能か否かを判断する。
　１つの側面では、再構成可能回路に追加予定の回路を構成可能か否かを判断することができる。
図１は、第１の実施形態による情報処理装置の構成例を示す図である。 図２は、第１のＦＰＧＡサーバの構成例を示す図である。 図３（Ａ）～（Ｃ）は、ＦＰＧＡに対するタスクの割り当て例を示す図である。 図４は、情報処理装置の機能構成例を示す図である。 図５は、情報処理装置の情報処理方法の例を示すシーケンス図である。 図６（Ａ）は第１～第５のＦＰＧＡサーバのＦＰＧＡの閾値を示すタイムチャートであり、図６（Ｂ）は第１～第５のＦＰＧＡサーバのＦＰＧＡの消費電力を示すタイムチャートであり、図６（Ｃ）は第１～第５のＦＰＧＡサーバのＦＰＧＡの平均消費電力を示すタイムチャートであり、図６（Ｄ）は第１～第５のＦＰＧＡサーバのＦＰＧＡの全体の合計消費電力と１個当たりのＦＰＧＡの最大消費電力を示すタイムチャートである。 図７（Ａ）は第２の実施形態による第１～第５のＦＰＧＡサーバのＦＰＧＡの閾値の例を示すタイムチャートであり、図７（Ｂ）は第１～第５のＦＰＧＡサーバのＦＰＧＡの消費電力を示すタイムチャートである。
（第１の実施形態）
　図１は、第１の実施形態による情報処理装置の構成例を示す図である。情報処理装置は、クラウドサービスを実現するため、クライアント１００と、管理サーバ１１０と、ネットワーク１２０と、第１～第５のＦＰＧＡ（field programmable gate array）サーバ１
３０ａ～１３０ｅとを有する。なお、ＦＰＧＡサーバ１３０ａ～１３０ｅの数は、５個に限定されない。
　クライアント１００は、コンピュータであり、中央処理ユニット（ＣＰＵ）１０１と、ランダムアクセスメモリ（ＲＡＭ）１０２と、ハードディスクドライブ（ＨＤＤ）ユニット１０３とを有する。ＣＰＵ１０１は、ＨＤＤユニット１０３からプログラムを読み出し、読み出したプログラムをＲＡＭ１０２に展開し、ＲＡＭ１０２に展開されたプログラムを実行する。クライアント１００は、管理サーバ１１０にタスクの実行を依頼し、管理サーバ１１０からタスクの実行の結果を得ることができる。
　管理サーバ１１０は、コンピュータであり、ＣＰＵ１１１と、ＲＡＭ１１２と、ＨＤＤユニット１１３とを有する。ＣＰＵ１１１は、ＨＤＤユニット１１３からプログラムを読み出し、読み出したプログラムをＲＡＭ１１２に展開し、ＲＡＭ１１２に展開されたプログラムを実行する。管理サーバ１１０は、ネットワーク１２０を介して、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅにタスクを割り当て、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅからタスクの実行結果を取得し、その実行結果をクライアント１００に出力する。
　第１のＦＰＧＡサーバ１３０ａは、コンピュータであり、ＣＰＵ１３１ａと、ＲＡＭ１３２ａと、ＨＤＤユニット１３３ａと、ＦＰＧＡ１３４ａとを有する。同様に、第２～第５のＦＰＧＡサーバ１３０ｂ～１３０ｅは、それぞれ、コンピュータであり、ＣＰＵ１３１ｂ～１３１ｅと、ＲＡＭ１３２ｂ～１３２ｅと、ＨＤＤユニット１３３ｂ～１３３ｅと、ＦＰＧＡ１３４ｂ～１３４ｅとを有する。ＣＰＵ１３１ａ～１３１ｅは、それぞれ、ＨＤＤユニット１３３ａ～１３３ｅからプログラムを読み出し、読み出したプログラムをＲＡＭ１３２ａ～１３２ｅに展開し、ＲＡＭ１３２ａ～１３２ｅに展開されたプログラムを実行する。ＦＰＧＡ１３４ａ～１３４ｅは、回路を変更可能な再構成可能回路である。第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、それぞれ、管理サーバ１１０から依頼されたタスクに対応する回路をＦＰＧＡ１３４ａ～１３４ｅに構成し、その回路を実行し、その実行の結果のデータをネットワーク１２０を介して管理サーバ１１０に出力する。
　図２は、第１のＦＰＧＡサーバ１３０ａの構成例を示す図である。第１のＦＰＧＡサーバ１３０ａの構成を例に説明するが、第２～第５のＦＰＧＡサーバ１３０ｂ～１３０ｅの構成も第１のＦＰＧＡサーバ１３０ａの構成と同様である。
　第１のＦＰＧＡサーバ１３０ａは、ＣＰＵ１３１ａと、ＲＡＭ１３２ａと、ＨＤＤユニット１３３ａと、ＦＰＧＡ１３４ａとを有する。ＨＤＤユニット１３３ａは、タスクの回路をＦＰＧＡ１３４ａに構成するための回路情報（コンフィグレーションコード）２０１～２０８と、回路付属情報２１１～２１８を記憶する。
　回路情報２０１は、タスクＡの回路をＦＰＧＡ１３４ａの一番上に構成するための回路情報である。回路情報２０２は、タスクＡの回路をＦＰＧＡ１３４ａの上から二番目に構成するための回路情報である。回路情報２０３は、タスクＡの回路をＦＰＧＡ１３４ａの上から三番目に構成するための回路情報である。回路情報２０４は、タスクＡの回路をＦＰＧＡ１３４ａの一番下に構成するための回路情報である。
　回路情報２０５は、タスクＢの回路をＦＰＧＡ１３４ａの左上に構成するための回路情報である。回路情報２０６は、タスクＢの回路をＦＰＧＡ１３４ａの右上に構成するための回路情報である。
　回路情報２０７は、タスクＣの回路をＦＰＧＡ１３４ａの下に構成するための回路情報である。回路情報２０８は、タスクＣの回路をＦＰＧＡ１３４ａの上に構成するための回路情報である。
　回路付属情報２１１～２１８は、それぞれ、回路情報２０１～２０８に付属する情報である。回路付属情報２１１～２１８は、それぞれ、回路サイズ２２１と動作周波数２２２を含む。回路付属情報２１１～２１４は、それぞれ、タスクＡの回路の回路サイズ２２１と動作周波数２２２を含む。回路付属情報２１５及び２１６は、それぞれ、タスクＢの回路の回路サイズ２２１と動作周波数２２２を含む。回路付属情報２１７及び２１８は、それぞれ、タスクＣの回路の回路サイズ２２１と動作周波数２２２を含む。
　管理サーバ１１０は、回路情報２０１～２０８及び回路付属情報２１１～１２８を生成し、回路情報２０１～２０８及び回路付属情報２１１～１２８を第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに出力する。第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅでは、それぞれ、ＣＰＵ１３１ａ～１３１ｅは、ＨＤＤユニット１３３ａ～１３３ｅに回路情報２０１～２０８及び回路付属情報２１１～１２８を書き込む。
　図３（Ａ）は、タスクＣの割り当て前のＦＰＧＡ１３４ａ～１３４ｃの例を示す図である。第１のＦＰＧＡ１３４ａには、４個のタスクＡの回路と１個のタスクＢの回路が構成されている。第２のＦＰＧＡ１３４ｂには、２個のタスクＢの回路が構成されている。第３のＦＰＧＡ１３４ｃには、何も回路が構成されていない。管理サーバ１１０は、タスクＣの回路情報２０７又は２０８を用いて、ＦＰＧＡ１３４ｂ又は１３４ｃに、タスクＣの回路を追加することができる。
　図３（Ｂ）は、管理サーバ１１０がＦＰＧＡ１３４ｂにタスクＣの回路を割り当てた例を示す図である。管理サーバ１１０は、第２のＦＰＧＡサーバ１３０ｂにタスクＣを割り当てる。すると、第２のＦＰＧＡサーバ１３０ｂは、ＨＤＤユニット１３３ｂ内の回路情報２０７をＦＰＧＡ１３４ｂに書き込む。すると、ＦＰＧＡ１３４ｂには、タスクＣの回路が追加構成される。
　図３（Ｃ）は、管理サーバ１１０がＦＰＧＡ１３４ｃに２個のタスクＣの回路を割り当てた例を示す図である。管理サーバ１１０は、第３のＦＰＧＡサーバ１３０ｃに２個のタスクＣを割り当てる。すると、第３のＦＰＧＡサーバ１３０ｃは、ＨＤＤユニット１３３ｃ内の回路情報２０７及び２０８をＦＰＧＡ１３４ｃに書き込む。すると、ＦＰＧＡ１３４ｃには、２個のタスクＣの回路が追加構成される。
　ＦＰＧＡ１３４ａ～１３４ｅは、高温になりすぎると、熱雑音による性能低下及び故障率上昇の可能性がある。ＦＰＧＡ１３４ａ～１３４ｅは、書き込まれる回路により、消費電力（発熱量）が大きく異なるため、温度管理が困難である。ＦＰＧＡ１３４ａ～１３４ｅの温度管理を行わない場合、ＦＰＧＡ１３４ａ～１３４ｅが発火する可能性がある。複数のＦＰＧＡ１３４ａ～１３４ｅのうちの一部のＦＰＧＡにタスクが集中すると、その一部のＦＰＧＡが非常に高温になってしまう。そのため、管理サーバ１１０は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに適切にタスクを割り当てることにより、効率よく第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅを運用する。具体的には、管理サーバ１１０は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの全体の消費電力を抑え、かつ１つのＦＰＧＡにタスクが集中して、異常高温になることを避けるように、タスクを割り当てる。
　図４は、情報処理装置の機能構成例を示す図である。情報処理装置は、クライアント１００と、管理サーバ１１０と、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅを有する。管理サーバ１１０は、モジュール４００を有する。モジュール４００は、ＣＰＵ１１１が実行するプログラムのモジュールである。モジュール４００は、ＦＰＧＡ実行管理部４０１と、実行ＦＰＧＡサーバ選択部４０２と、実行可否問い合わせ部４０３と、タスク受付部４０４と、閾値制御部４０５とを有する。
　第１のＦＰＧＡサーバ１３０ａは、ＲＡＭ１３２ａと、ＨＤＤユニット１３３ａと、ＦＰＧＡ１３４ａと、モジュール４１０とを有する。ＲＡＭ１３２ａは、閾値記憶部４１３を有する。ＨＤＤユニット１３３ａは、回路情報記憶部４１１と、回路付属情報記憶部４１２とを有する。回路情報記憶部４１１は、図２の回路情報２０１～２０８を記憶する。回路付属情報記憶部４１２は、図２の回路付属情報２１１～２１８を記憶する。
　モジュール４１０は、ＣＰＵ１３１ａが実行するプログラムのモジュールである。モジュール４１０は、実行結果処理部４１４と、実行制御部４１５と、回路情報管理部４１６と、回路情報書き込み部４１７と、消費電力計算部４１８と、実行可否判定部４１９とを有する。回路情報書き込み部４１７は、制御部であり、回路情報をＦＰＧＡ１３４ａに書き込むことにより、ＦＰＧＡ１３４ａの回路構成を制御することができる。
　第２～第５のＦＰＧＡサーバ１３０ｂ～１３０ｅは、それぞれ、上記の第１のＦＰＧＡサーバ１３０ａと同様の構成を有する。
　図５は、情報処理装置の情報処理方法の例を示すシーケンス図である。ここで、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅが稼働中であり、第６のＦＰＧＡサーバが休止中である場合を例に説明する。第６のＦＰＧＡサーバは、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅと同様の構成を有する。
　管理サーバ１１０は、閾値制御部４０５により、図６（Ａ）に示すように、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに対して閾値６０１ａ～６０１ｅの初期値（最大値）を順に設定指示する。第１のＦＰＧＡサーバ１３０ａは、実行可否判定部４１９により、閾値記憶部４１３に閾値６０１ａの初期値を書き込む。同様に、第２～第５のＦＰＧＡサーバ１３０ｂ～１３０ｅは、それぞれ、実行可否判定部４１９により、閾値記憶部４１
３に閾値６０１ｂ～６０１ｅの初期値を書き込む。その後、管理サーバ１１０は、閾値制御部４０５により、図６（Ａ）に示すように、一定時間毎に、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに対して閾値６０１ａ～６０１ｅが減少するように、閾値６０１ａ～６０１ｅを順に更新指示する。この更新指示は、ステップＳ５０７及びＳ５０９に対応する。その詳細は、後述する。第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、それぞれ、更新指示を入力すると、実行可否判定部４１９により、閾値記憶部４１３の閾値６０１ａ～６０１ｅが減少するように更新する。管理サーバ１１０は、閾値制御部４０５により、図６（Ａ）に示すように、それぞれ、閾値６０１ａ～６０１ｅが０になると、閾値６０１ａ～６０１ｅを初期値（最大値）に順に設定指示する。第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの閾値６０１ａ～６０１ｅは、図６（Ａ）のように、周期的に変化する。
　ステップＳ５０１では、クライアント１００は、管理サーバ１１０に対して、タスクＣの実行依頼を出力する。すると、管理サーバ１１０は、タスク受付部４０４により、そのタスクＣの実行依頼を受け付ける。
　次に、ステップＳ５０２では、管理サーバ１１０は、実行可否問い合わせ部４０３により、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに対して、タスクＣの実行可否問い合わせを出力する。
　次に、ステップＳ５０３では、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、それぞれ、消費電力計算部４１８により、ＦＰＧＡ１３４ａ～１３４ｅ毎に、現在実行中の回路の消費電力を示す情報と、追加予定のタスクＣの回路の消費電力を示す情報とを加算し、全体の消費電力を示す情報を得る。
　例えば、図３（Ａ）のＦＰＧＡ１３４ｂの例を説明する。実行制御部４１５は、現在実行中の２個のタスクＢの情報を回路情報管理部４１６に出力する。回路付属情報記憶部４１２は、回路情報管理部４１６の制御により、２個のタスクＢの回路付属情報２１５及び２１６を消費電力計算部４１８に出力する。消費電力計算部４１８は、回路付属情報２１５及び２１６毎に、回路サイズ２２１と動作周波数２２２を乗算することにより消費電力を計算し、それらの消費電力を加算することにより、現在実行中の２個のタスクＢの回路の消費電力を得る。次に、消費電力計算部４１８は、追加予定のタスクＣの回路付属情報２１７の回路サイズ２２１と動作周波数２２２を乗算することにより、追加予定のタスクＣの回路の消費電力を得る。次に、消費電力計算部４１８は、現在実行中の２個のタスクＢの回路の消費電力と、追加予定のタスクＣの回路の消費電力を加算し、全体の消費電力を実行可否判定部４１９に出力する。
　第２のＦＰＧＡサーバ１３０ｂの例を説明したが、他のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅも同様に、全体の消費電力を計算する。
　次に、ステップＳ５０４では、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、それぞれ、実行可否判定部４１９により、閾値記憶部４１３に記憶されている閾値６０１ａ～６０１ｅから消費電力計算部４１８が出力する全体の消費電力を減算し、その減算結果を実行可否回答として管理サーバ１１０の実行ＦＰＧＡサーバ選択部４０２に出力する。
　全体の消費電力が閾値より小さい場合には、減算結果が正値であり、ＦＰＧＡが追加タスクＣの回路を実行可能であることを示す。全体の消費電力が閾値より大きい場合には、減算結果が負値であり、ＦＰＧＡが追加タスクＣの回路を実行不可能であることを示す。
　第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅの実行可否判定部４１９は、それぞれ
、判断部であり、ＦＰＧＡ１３４ａ～１３４ｅ毎に、現在実行中のタスクの回路の消費電力を示す情報と追加予定のタスクの回路の消費電力を示す情報に基づく消費電力情報と、閾値６０１ａ～６０１ｅとを基に、追加予定の回路を構成可能か否かを判断する。
　ステップＳ５０５では、管理サーバ１１０は、実行ＦＰＧＡサーバ選択部４０２により、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅの減算結果の中で最も大きな値を持ち、かつ減算結果が正値である第２のＦＰＧＡサーバ１３０ｂの実行制御部４１５にタスクＣの実行依頼を出力する。すなわち、管理サーバ１１０は、第２のＦＰＧＡサーバ１３０ｂのＦＰＧＡ１３４ｂに、追加予定のタスクＣの回路の構成を指示する。
　なお、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅの減算結果のすべてが負値である場合、管理サーバ１１０は、実行ＦＰＧＡサーバ選択部４０２により、休止中の第６のＦＰＧＡサーバに対して、タスクＣの実行依頼を出力し、第６のＦＰＧＡサーバのＦＰＧＡにタスクＣの回路の構成を指示する。その際、管理サーバ１１０は、閾値制御部４０５により、休止中の第６のＦＰＧＡサーバに対して、閾値の初期値設定を行う。なお、休止中の第６のＦＰＧＡサーバは、可能な限りタスクを割り当てない方が、全体の消費電力を低減することができる。
　次に、ステップＳ５０６では、第２のＦＰＧＡサーバ１３０ｂは、実行制御部４１５により、タスクＣの実行開始を指示する。回路情報書き込み部４１７は、回路情報記憶部４１１からタスクＣの回路情報２０７を読み出し、回路情報２０７をＦＰＧＡ１３４ｂに書き込む。これにより、図３（Ｂ）に示すように、ＦＰＧＡ１３４ｂには、タスクＣの回路が追加される。ＦＰＧＡ１３４ｂは、２個のタスクＢと１個のタスクＣの回路の実行を開始する。
　なお、図３（Ｃ）のＦＰＧＡ１３４ｃのように、２個のタスクＣの回路を並列処理させたい場合には、ステップＳ５０２に戻り、再び、管理サーバ１１０は、タスクＣの実行可否問い合わせを出力すればよい。すなわち、管理サーバ１１０は、実行可否問い合わせ処理を並列処理数だけ繰り返し行えばよい。
　次に、ステップＳ５０７では、管理サーバ１１０は、閾値制御部４０５により、それぞれ、閾値６０１ａ～６０１ｅの初期値設定から一定時間経過後に、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに対して、閾値６０１ａ～６０１ｅを減少させるための更新指示を出力する。
　次に、ステップＳ５０８では、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、実行可否判定部４１９により、閾値記憶部４１３の閾値が減少するように更新する。そして、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、それぞれ、消費電力計算部４１８により、上記と同様に、現在実行中のタスクの回路の消費電力を計算して実行可否判定部４１９に出力する。そして、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、それぞれ、実行可否判定部４１９により、閾値記憶部４１３に記憶されている閾値６０１ａ～６０１ｅから消費電力計算部４１８が出力する消費電力を減算し、その減算結果が正値である場合には、ＦＰＧＡ１３４ａ～１３４ｅのタスクの回路の実行を継続させる。
　次に、ステップＳ５０９では、管理サーバ１１０は、閾値制御部４０５により、それぞれ、ステップＳ５０７の閾値６０１ａ～６０１ｅの更新から一定時間経過後に、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに対して、閾値６０１ａ～６０１ｅを減少させるための更新指示を出力する。
　次に、ステップＳ５１０では、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０
ｅは、ステップＳ５０８と同様に、閾値記憶部４１３の閾値が減少するように更新する。そして、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、それぞれ、実行可否判定部４１９により、閾値記憶部４１３に記憶されている閾値６０１ａ～６０１ｅから消費電力計算部４１８が出力する消費電力を減算する。第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅは、それぞれ、実行可否判定部４１９により、その減算結果が正値である場合に、ＦＰＧＡ１３４ａ、１３４ｃ～１３４ｅのタスクの回路の実行を継続させる。
　ステップＳ５１１では、第２のＦＰＧＡサーバ１３０ｂは、実行可否判定部４１９により、消費電力を閾値６０１ｂと比較し、消費電力が閾値６０１ｂより大きく、減算結果が負値であると判定する。その場合、ステップＳ５１２では、第２のＦＰＧＡサーバ１３０ｂは、実行可否判定部４１９により、実行中のタスクの回路のうちの最も消費電力が大きいタスクの回路から順に、消費電力が閾値６０１ｂより小さくなるまで、実行を停止させる。第２のＦＰＧＡサーバ１３０ｂは、実行結果処理部４１４により、停止したＦＰＧＡ１３４ｂのタスクの回路の途中結果データと停止ポイントを示すリカバリポイントをＲＡＭ１３２ｂに書き込む。
　次に、ステップＳ５１３では、第２のＦＰＧＡサーバ１３０ｂは、実行結果処理部４１４により、上記の途中結果データ及びリカバリポイントを含むタスク実行依頼を管理サーバ１１０のＦＰＧＡ実行管理部４０１に出力する。
　この際、第２のＦＰＧＡサーバ１３０ｂは、実行可否判定部４１９により、図６（Ａ）の閾値６１０のように、閾値記憶部１３２ａの閾値を０に変更し、タスクの回路の実行が完了すると、閾値記憶部１３２ａの閾値を初期値に設定する。なお、図６（Ａ）の閾値６１０は、第３のＦＰＧＡサーバ１３０ｃのＦＰＧＡ１３４ｃの閾値を示すが、第２のＦＰＧＡサーバ１３０ｂのＦＰＧＡ１３４ｂの閾値も同様である。
　次に、ステップＳ５１４では、ＦＰＧＡ実行管理部４０１は、そのタスク実行依頼をタスク受付部４０４に出力する。タスク受付部４０４は、実行可否問い合わせ部４０３にタスク実行依頼を出力する。管理サーバ１１０は、実行可否問い合わせ部４０３により、第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅに対して、タスクの実行可否問い合わせを出力する。
　次に、ステップＳ５１５では、第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅは、実行可否判定部４１９により、ステップＳ５０３と同様に、ＦＰＧＡ１３４ａ、１３４ｃ～１３４ｅ毎に、現在実行中の回路の消費電力を示す情報と、追加予定のタスクの回路の消費電力を示す情報とを加算し、全体の消費電力を示す情報を得る。
　次に、ステップＳ５１６では、第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅは、実行可否判定部４１９により、ステップＳ５０４と同様に、閾値記憶部４１３に記憶されている閾値６０１ａ、６０１ｃ～６０１ｅから消費電力計算部４１８が出力する全体の消費電力を減算し、その減算結果を実行可否回答として管理サーバ１１０の実行ＦＰＧＡサーバ選択部４０２に出力する。
　次に、ステップＳ５１７では、管理サーバ１１０は、実行ＦＰＧＡサーバ選択部４０２により、第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅの減算結果の中で最も大きな値を持ち、かつ減算結果が正値である第１のＦＰＧＡサーバ１３０ａの実行制御部４１５にタスクの実行依頼を出力する。その実行依頼は、上記の途中結果データ及びリカバリポイントを含む。
　なお、第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅの減算結果のすべてが負値である場合、管理サーバ１１０は、実行ＦＰＧＡサーバ選択部４０２により、休止中の第６のＦＰＧＡサーバに対して、タスクの実行依頼を出力する。その際、管理サーバ１１０は、閾値制御部４０５により、休止中の第６のＦＰＧＡサーバに対して、閾値の初期値設定を行う。
　次に、ステップＳ５１８では、第１のＦＰＧＡサーバ１３０ａは、回路情報書き込み部４１７により、回路情報記憶部４１１からタスクの回路情報を読み出し、その回路情報をＦＰＧＡ１３４ａに書き込む。そして、第１のＦＰＧＡサーバ１３０ａは、実行制御部４１５により、ＦＰＧＡ１３４ａに対して途中結果データを入力し、タスクのリカバリポイントからの実行再開を指示する。これにより、ＦＰＧＡ１３４ａには、タスクの回路が追加される。ＦＰＧＡ１３４ａは、タスクの回路の実行を再開する。
　第１のＦＰＧＡサーバ１３０ａは、ＦＰＧＡ１３４ａのタスクの回路の実行が完了すると、実行結果処理部４１４により、ＦＰＧＡ１３４ａの実行結果データを管理サーバ１１０のＦＰＧＡ実行管理部４０１に出力する。ＦＰＧＡ実行管理部４０１は、タスク受付部４０４を介して、クライアント１００に実行結果データを出力する。
　図６（Ａ）は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの閾値６０１ａ～６０１ｅを示すタイムチャートである。図６（Ｂ）は、図６（Ａ）に対応し、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの消費電力６０２ａ～６０２ｅを示すタイムチャートである。管理サーバ１１０は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの閾値６０１ａ～６０１ｅをローテーションにより更新する。これにより、管理サーバ１１０は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに対して、ローテーションにより、平均的にタスクの実行依頼をすることができる。図６（Ｂ）に示すように、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの消費電力６０２ａ～６０２ｅは、偏りがなく、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅに対してタスクがほぼ均等に分散して割り当てられていることが分かる。
　図６（Ｃ）は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの平均消費電力を示すタイムチャートである。第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅは、平均消費電力が相互にほぼ同じであり、発熱量も相互にほぼ同じである。管理サーバ１１０は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのうちの一部のＦＰＧＡサーバにタスクが集中して、異常高温になることを防止することができる。ＦＰＧＡ１３４ａ～１３４ｅは、高温による性能低下及び故障率上昇を防止することができる。
　図６（Ｄ）は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの全体の合計消費電力６０４と１個当たりのＦＰＧＡの最大消費電力６０５を示すタイムチャートである。管理サーバ１１０は、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの全体の合計消費電力６０４を低減し、かつ１個当たりのＦＰＧＡの最大消費電力６０５を低減していることが分かる。これにより、一部のＦＰＧＡサーバのＦＰＧＡにタスクが集中して、異常高温になることを防止することができる。
　また、ＦＰＧＡ１３４ａ～１３４ｅを冷却するためのファンを設けることが考えられる。しかし、ファンを設けると、消費電力が増加してしまう。本実施形態は、ファンを設けないので、低消費電力で、ＦＰＧＡ１３４ａ～１３４ｅの異常高温を防止することができる。
　また、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅは、それぞれ、実行可否判定部４１９により、消費電力を閾値と比較することにより、ＦＰＧＡ１３４ａ～１３４ｅに追加予定のタスクの回路を構成可能か否かを判断することができる。
　なお、ステップＳ５０２及びＳ５１４では、管理サーバ１１０は、ＦＰＧＡ１３４ａ～１３４ｅの空きスペースに応じて、タスクを追加可能なＦＰＧＡサーバにのみ実行可否問い合わせを出力することができる。管理サーバ１１０は、ＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅが実行中のタスクの回路を把握している。例えば、図３（Ａ）の第１のＦＰＧＡサーバ１３０ａのＦＰＧＡ１３４ａは、空きスペースが狭く、タスクＣの回路を追加することができない。この場合、管理サーバ１１０は、第１のＦＰＧＡサーバ１３０ａ以外のＦＰＧＡサーバに実行可否問い合わせを出力する。
　また、上記では、複数のＦＰＧＡサーバ１３０ａ～１３０ｅがそれぞれ複数のＦＰＧＡ１３４ａ～１３４ｅを有する場合を例に説明したが、１つのＦＰＧＡサーバが複数のＦＰＧＡ１３４ａ～１３４ｅを有していてもよい。また、各ＦＰＧＡサーバ１３０ａ～１３０ｅがそれぞれ複数のＦＰＧＡを有していてもよい。
（第２の実施形態）
　図７（Ａ）は、第２の実施形態による第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの閾値７０１ａ～７０１ｅの例を示すタイムチャートである。本実施形態は、第１の実施形態に対し、管理サーバ１１０の閾値制御方法が異なる。以下、図４及び図５を参照しながら、本実施形態が第１の実施形態と異なる点を説明する。
　第１の実施形態では、ステップＳ５０５において、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅの減算結果のすべてが負値である場合、管理サーバ１１０は、実行ＦＰＧＡサーバ選択部４０２により、休止中の第６のＦＰＧＡサーバに対して、タスクＣの実行依頼を出力する。
　これに対し、本実施形態では、ステップＳ５０５において、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅの減算結果のすべてが負値である場合、管理サーバ１１０は、閾値制御部４０５により、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの閾値７０１ａ～７０１ｅの合計が第１の値より小さい場合には、図７（Ａ）に示すように、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの閾値７０１ａ～７０１ｅのうちの最も小さい閾値７０１ａを閾値７０２に増加させる指示を第１のＦＰＧＡサーバ１３０ａに出力する。ここで、閾値制御部４０５は、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの閾値７０１ａ～７０１ｅの合計が第１の値を超えない範囲で、閾値７０１ａを閾値７０２に増加させる指示を出力する。
　すると、第１のＦＰＧＡサーバ１３０ａは、実行可否判定部４１９により、閾値記憶部４１３の閾値を増加させる。次に、第１のＦＰＧＡサーバ１３０ａは、実行可否判定部４１９により、閾値記憶部４１３に記憶されている閾値７０２から消費電力計算部４１８が出力する全体の消費電力を減算し、その減算結果を管理サーバ１１０の実行ＦＰＧＡサーバ選択部４０２に出力する。
　管理サーバ１１０は、実行ＦＰＧＡサーバ選択部４０２により、第１のＦＰＧＡサーバ１３０ａの減算結果が正値である場合には、第１のＦＰＧＡサーバ１３０ａの実行制御部４１５にタスクＣの実行依頼を出力する。その後、第１のＦＰＧＡサーバ１３０ａは、ス
テップＳ５０６と同様に、タスクＣの回路の実行を開始する。
　また、ステップＳ５１７では、第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅの減算結果のすべてが負値である場合、管理サーバ１１０は、閾値制御部４０５により、第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅのＦＰＧＡ１３４ａ、１３４ｃ～１３４ｅの閾値７０１ａ、７０１ｃ～７０１ｅの合計が第１の値より小さい場合には、第１、第３～第５のＦＰＧＡサーバ１３０ａ、１３０ｃ～１３０ｅのＦＰＧＡ１３４ａ、１３４ｃ～１３４ｅの閾値７０１ａ、７０１ｃ～７０１ｅのうちの最も小さい第１のＦＰＧＡサーバ１３０ａのＦＰＧＡ１３４ａの閾値７０１ａを増加させる指示を第１のＦＰＧＡサーバ１３０ａに出力する。ここで、閾値制御部４０５は、稼働中の第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの閾値７０１ａ～７０１ｅの合計が第１の値を超えない範囲で、閾値７０１ａを増加させる指示を出力する。
　すると、第１のＦＰＧＡサーバ１３０ａは、実行可否判定部４１９により、閾値記憶部４１３の閾値を増加させる。次に、第１のＦＰＧＡサーバ１３０ａは、実行可否判定部４１９により、閾値記憶部４１３に記憶されている閾値７０２から消費電力計算部４１８が出力する全体の消費電力を減算し、その減算結果を管理サーバ１１０の実行ＦＰＧＡサーバ選択部４０２に出力する。
　管理サーバ１１０は、実行ＦＰＧＡサーバ選択部４０２により、第１のＦＰＧＡサーバ１３０ａの減算結果が正値である場合には、第１のＦＰＧＡサーバ１３０ａの実行制御部４１５にタスクの実行依頼を出力する。その後、ステップＳ５０８では、第１のＦＰＧＡサーバ１３０ａは、タスクの回路の実行を再開する。
　図７（Ｂ）は、図７（Ａ）に対応し、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの消費電力７０３ａ～７０３ｅを示すタイムチャートである。管理サーバ１１０は、一時的なタスクの集中に対応可能にするため、閾値７０２を一時的に増加させる。これにより、消費電力７０４が一時的に増加する。ただし、その時以外では、本実施形態では、第１の実施形態と同様に、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅの消費電力７０３ａ～７０３ｅは、偏りがなく、第１～第５のＦＰＧＡサーバ１３０ａ～１３０ｅのＦＰＧＡ１３４ａ～１３４ｅに対してタスクがほぼ均等に分散して割り当てられる。
　本実施形態は、コンピュータがプログラムを実行することによって実現することができる。また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体及び上記のプログラム等のコンピュータプログラムプロダクトも本発明の実施形態として適用することができる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ－ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１００　クライアント
１０１，１１１，１３１ａ～１３１ｅ　ＣＰＵ
１０２，１１２，１３２ａ～１３２ｅ　ＲＡＭ
１０３，１１３，１３３ａ～１３３ｅ　ＨＤＤユニット
１１０　管理サーバ
１２０　ネットワーク
１３０ａ～１３０ｅ　ＦＰＧＡサーバ
１３４ａ～１３４ｅ　ＦＰＧＡ

Claims (10)

  1. 　少なくとも１つの再構成可能回路と、
    　前記再構成可能回路の回路構成を制御する制御部とを有し、
    　前記制御部は、前記再構成可能回路毎の閾値を記憶し、前記再構成可能回路毎に、現在実行中の回路の消費電力を示す情報と追加予定の回路の消費電力を示す情報に基づく消費電力情報と、前記閾値とを基に、追加予定の回路を構成可能か否かを判断することを特徴とする情報処理装置。
  2. 　さらに、前記再構成可能回路毎の判断の結果に応じて、前記少なくとも１つの再構成可能回路のうちの１つの再構成可能回路に前記追加予定の回路の構成を指示する選択部を有することを特徴とする請求項１に記載の情報処理装置。
  3. 　前記閾値は、一定時間毎に減少するように更新されることを特徴とする請求項１又は２に記載の情報処理装置。
  4. 　前記制御部は、前記閾値が更新された場合に、前記閾値が更新された再構成可能回路について、現在実行中の回路の消費電力を示す情報を前記閾値と比較し、前記現在実行中の回路の消費電力を示す情報が前記閾値より大きい場合には、前記現在実行中の回路のうちの少なくとも１つの回路の実行を停止し、
    　さらに、前記停止した回路の実行を他の再構成可能回路に再開させる実行管理部を有することを特徴とする請求項１～３のいずれか１項に記載の情報処理装置。
  5. 　前記選択部は、前記少なくとも１つの再構成可能回路のうちで前記閾値から前記消費電力情報を減算した値が最も小さい再構成可能回路に前記追加予定の回路の構成を指示することを特徴とする請求項２に記載の情報処理装置。
  6. 　前記選択部は、稼働中の前記再構成可能回路のうちで前記消費電力情報が前記閾値より小さい再構成可能回路がない場合には、休止中の再構成可能回路に前記追加予定の回路の構成を指示することを特徴とする請求項２又は５に記載の情報処理装置。
  7. 　さらに、稼働中の前記再構成可能回路のうちで前記消費電力情報が前記閾値より小さい再構成可能回路がない場合、かつ前記少なくとも１つの再構成可能回路の閾値の合計が第１の値より小さい場合には、前記少なくとも１つの再構成可能回路の閾値のうちの最も小さい閾値を増加させる閾値制御部を有することを特徴とする請求項２又は５に記載の情報処理装置。
  8. 　前記制御部は、回路サイズと動作周波数の乗算により、前記消費電力を示す情報を得ることを特徴とする請求項１～７のいずれか１項に記載の情報処理装置。
  9. 　少なくとも１つの再構成可能回路を有する情報処理装置の情報処理方法であって、
    　前記情報処理装置が有する記憶部が、前記再構成可能回路毎の閾値を記憶し、
    　前記情報処理装置が有する判断部が、前記再構成可能回路毎に、現在実行中の回路の消費電力を示す情報と追加予定の回路の消費電力を示す情報に基づく消費電力情報と、前記閾値とを基に、追加予定の回路を構成可能か否かを判断することを特徴とする情報処理方法。
  10. 　少なくとも１つの再構成可能回路毎の閾値を設定し、
    　前記再構成可能回路毎に、現在実行中の回路の消費電力を示す情報と追加予定の回路の消費電力を示す情報に基づく消費電力情報と、前記閾値とを基に、追加予定の回路を構成
    可能か否かを判断する、
    　処理をコンピュータに実行させるためのプログラム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7750304B2 (ja) * 2021-12-08 2025-10-07 Ｎｔｔ株式会社 計算機及びプログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006195945A (ja) * 2004-12-14 2006-07-27 Matsushita Electric Ind Co Ltd 電子装置及びそのピーク電力制御方法
JP2009271649A (ja) * 2008-05-02 2009-11-19 Fujitsu Ltd データ処理装置、データ処理方法およびデータ処理プログラム
US20100026340A1 (en) * 2008-02-29 2010-02-04 Altera Corporation User-Accessible Freeze-Logic for Dynamic Power Reduction and Associated Methods
JP2016115979A (ja) * 2014-12-11 2016-06-23 キヤノン株式会社 画像処理装置、その制御方法及びプログラム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006195945A (ja) * 2004-12-14 2006-07-27 Matsushita Electric Ind Co Ltd 電子装置及びそのピーク電力制御方法
US20100026340A1 (en) * 2008-02-29 2010-02-04 Altera Corporation User-Accessible Freeze-Logic for Dynamic Power Reduction and Associated Methods
JP2009271649A (ja) * 2008-05-02 2009-11-19 Fujitsu Ltd データ処理装置、データ処理方法およびデータ処理プログラム
JP2016115979A (ja) * 2014-12-11 2016-06-23 キヤノン株式会社 画像処理装置、その制御方法及びプログラム

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