WO2018193746A1 - レーダ信号処理器及びレーダシステム - Google Patents

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WO2018193746A1
WO2018193746A1 PCT/JP2018/009009 JP2018009009W WO2018193746A1 WO 2018193746 A1 WO2018193746 A1 WO 2018193746A1 JP 2018009009 W JP2018009009 W JP 2018009009W WO 2018193746 A1 WO2018193746 A1 WO 2018193746A1
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chirp
unit
signal
radar
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PCT/JP2018/009009
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智敏 村上
延正 長谷川
善行 宇田川
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株式会社デンソー
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Publication date
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    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Definitions

  • the present disclosure relates to a radar signal processor and a radar system that shape a waveform of a signal obtained by frequency-converting a received signal of a radar wave.
  • a technique for measuring the distance from the own device to a target using radar technology is attracting attention.
  • the applicant has proposed a millimeter wave band radar apparatus for automobiles as an apparatus for measuring the distance from the apparatus to the target.
  • Various types of electronic components are incorporated in the radar apparatus.
  • a radar signal processor that converts the frequency of a radar wave signal at the time of reception and then shapes the waveform is used in the electronic component.
  • the radar system detects information about the target (for example, the distance to the target and its relative velocity) by linearly increasing or decreasing (referred to as increasing or decreasing) the frequency of the local signal of the receiver with time change, for example.
  • the reflected signal of the radar wave is converted into a frequency in an intermediate frequency band, so-called IF (Intermediate Frequency) band, using a frequency converter, and various processes are performed.
  • IF Intermediate Frequency
  • the inventor considers the DC offset generated when frequency conversion is performed by the direct conversion method using this frequency converter as a problem, and particularly finds that the DC offset is greatly generated when the chirp starts or ends. This DC offset is not preferable because it causes the reception performance to deteriorate.
  • An object of the present disclosure is to provide a radar signal processor capable of reducing DC offset with high performance.
  • One aspect of the present disclosure includes a transmission unit that transmits a radar wave corresponding to a chirp frequency that gradually increases / decreases to a target, and a frequency conversion that converts a radar wave signal reflected by the target according to the chirp frequency.
  • a radar signal processor configured in a radar system including a unit.
  • the amplification unit includes a variable amplification unit and a feedback unit.
  • the variable amplification unit is connected to a subsequent stage of the frequency conversion unit and variably amplifies the output of the frequency conversion unit.
  • the feedback unit is a variable amplification. The output of the unit is detected, and the signal of the frequency band included in the detection signal is fed back to the input of the variable amplification unit.
  • the amplifying unit is frequency-converted by the frequency converting unit for a first predetermined period after the start of the demodulation with the chirp frequency using the frequency converting unit, and / or for a specified period that defines the second predetermined period after the end of the demodulation.
  • the frequency band including the DC offset transient response frequency generated at the time of cutting is cut, and the frequency band is not cut during a period other than the specified period. Thereby, DC offset can be reduced with good performance.
  • FIG. 1 is an electrical configuration diagram of a radar system according to the first embodiment.
  • FIG. 2 is a first electric configuration diagram showing a part of a radar signal processor and a control circuit
  • FIG. 3 is an example of chirp frequency change.
  • FIG. 4 is a timing chart schematically showing a method of creating a control pulse for setting a mask period near the start of chirping.
  • FIG. 5 is a timing chart schematically showing a method of creating a control pulse for setting a mask period in the vicinity of the end of chirping.
  • FIG. 1 is an electrical configuration diagram of a radar system according to the first embodiment.
  • FIG. 2 is a first electric configuration diagram showing a part of a radar signal processor and a control circuit
  • FIG. 3 is an example of chirp frequency change.
  • FIG. 4 is a timing chart schematically showing a method of creating a control pulse for setting a mask period near the start of chirping.
  • FIG. 5 is a timing chart schematically showing a method of creating
  • FIG. 6 is a timing chart schematically showing a method of creating a control pulse for setting a mask period near the start and end of chirp.
  • FIG. 7A is a timing chart showing a time change according to the simulation result of the DC offset for the comparative example
  • FIG. 7B is a simulation result showing a frequency component of DC offset for the comparative example
  • FIG. 8A is a timing chart showing a time change according to a simulation result in which the DC offset is suppressed
  • FIG. 8B is a simulation result of a frequency component in which the DC offset is suppressed
  • FIG. 9 is a second electrical configuration diagram illustrating a part of the radar signal processor and the control circuit according to the second embodiment.
  • FIG. 10 is a third electrical configuration diagram showing a part of the radar signal processor and the control circuit
  • FIG. 11 is a fourth electrical configuration diagram showing a part of the radar signal processor and the control circuit
  • FIG. 12 is an electrical configuration diagram showing a part of the radar signal processor and the control circuit in the third embodiment
  • FIG. 13 is an electrical configuration diagram showing a part of the radar signal processor and the control circuit in the fourth embodiment.
  • FIG. 14 is a timing chart schematically showing a method of creating a control pulse for setting a mask period until the chirp starts after the chirp ends.
  • FIG. 15 is a flowchart schematically showing the processing of the own radar system.
  • FIG. 11 is a fourth electrical configuration diagram showing a part of the radar signal processor and the control circuit
  • FIG. 12 is an electrical configuration diagram showing a part of the radar signal processor and the control circuit in the third embodiment
  • FIG. 13 is an electrical configuration diagram showing a part of the radar signal processor and the control circuit in the fourth embodiment.
  • FIG. 14 is a
  • FIG. 16 is a timing chart schematically showing a method for distinguishing from an incoming wave of another radar system when a mask period is set near the start and end of chirp
  • FIG. 17 is a timing chart schematically showing a DC offset component when detecting an incoming wave from another radar system in the comparative example.
  • FIG. 1 schematically shows the configuration of the entire system.
  • the millimeter wave radar system 1 is mounted so as to be able to transmit radar waves in front of a vehicle, for example, and transmits and receives millimeter waves (for example, 80 GHz band: 76.5 GHz).
  • the millimeter wave radar system 1 includes a one-chip type transceiver mounted IC 2, a transmission antenna 3, a reception antenna 4, a controller 5, and a reference oscillation circuit 6.
  • the transceiver mounted IC 2 and the controller 5 may be configured as one chip or may be configured separately.
  • a controller 5 and a reference oscillation circuit 6 using a crystal oscillator are connected to the transceiver-mounted IC 2.
  • the reference oscillation circuit 6 generates a reference clock CLK having a certain reference frequency, and outputs the reference clock CLK to the modulation / demodulation signal generation unit 7 inside the transceiver-mounted IC 2.
  • the transceiver-mounted IC 2 includes a modulation / demodulation signal generation unit 7, a transmission unit 8, a reception unit 9, and a circuit control register 10, and is configured by a semiconductor integrated circuit device.
  • the modulation / demodulation signal generation unit 7 includes a control circuit 11 and a PLL circuit 12.
  • the transmission unit 8 includes an N multiplier 13 that multiplies a local signal by N, a phase shifter 14 that shifts a signal output from the N multiplier 13, and an amplifier 15 that amplifies the output of the phase shifter 14.
  • the reception unit 9 includes a low noise amplifier 16, an N multiplier 17, a frequency conversion unit 18 serving as a mixer, an intermediate frequency amplifier 19, and an A / D converter 20.
  • the controller 5 responds by writing the frequency command such as the initial frequency f0 and the end frequency f1 and the parameters such as the amplification degree of the variable amplifier 23 of the intermediate frequency amplifier 19 in the circuit control register 10 in accordance with writing of the transceiver-mounted IC 2 Internal command processing and circuit control processing are performed.
  • the control circuit 11 generates a command signal (initial frequency f0 ⁇ end frequency f1) for gradually increasing / decreasing the frequency in accordance with the frequency command given to the circuit control register 10, and outputs the command signal to the PLL circuit 12.
  • the modulation / demodulation signal generator 7 generates a sawtooth wave, generates a radar wave signal modulated according to the sawtooth wave, outputs the radar wave to the target T, and reflects from the target T according to the sawtooth wave described above. An example of demodulating a signal will be described.
  • control circuit 11 generates various control commands (for example, chirp control signal TX_ON, control pulse) and outputs them to the intermediate frequency amplifier 19, whereby the control circuit 11 controls the function of the intermediate frequency amplifier 19.
  • the control circuit 11 is used as a chirp control signal generation circuit that generates a chirp control signal TX_ON indicating start / end of chirp demodulation.
  • the modulation / demodulation signal generation unit 7 When the reference clock CLK of the reference oscillation circuit 6 is input, the modulation / demodulation signal generation unit 7 generates a gradual increase / decrease by a predetermined modulation / demodulation method within a predetermined standard frequency band, and outputs a highly accurate local signal local. .
  • the frequency of the local signal local is adjusted to Fmod / N (N is a multiplication number by N multipliers 13 and 17 described later), and is output to the transmission unit 8 and the reception unit 9.
  • the modulation / demodulation signal generation unit 7 shows a form in which the local signal of the frequency Fmod / N is generated by gradually increasing / decreasing by a predetermined modulation / demodulation method, but if a configuration in which the N multipliers 13 and 17 are deleted is applied,
  • the modulation / demodulation signal generation unit 7 may generate a local signal having the modulation / demodulation frequency Fmod, and the signal processing form is not limited.
  • the N multiplier 13 multiplies the output of the modulation / demodulation signal generator 7 by N.
  • This local signal after N multiplication is referred to as a local signal LO.
  • the frequency of the output local signal LO of the N multiplier 13 becomes the modulation / demodulation frequency Fmod.
  • the phase shifter 14 shifts the output signal of the N multiplier 13, and the amplifier 15 amplifies the output signal of the phase shifter 14. Therefore, the frequency of the transmission signal of the transmission unit 8 is the modulation / demodulation frequency Fmod.
  • the transmission signal of the transmission unit 8 is output as a radar wave to the outside through the transmission antenna 3.
  • the phase shifter 14 is provided to change the phase of the signal output from the N multiplier 13.
  • the transmission antenna 3 includes a plurality of antenna elements such as a planar antenna using a patch antenna, for example.
  • the phase shifter 14 is connected to each of a plurality of antenna elements constituting the transmission antenna 3, for example, and changes the phase corresponding to each antenna element. Thereby, the transmission direction can be adjusted by the beam forming technique.
  • the phase shifter 14 may be a line switching type phase shifter or a reflection type phase shifter.
  • the radar wave output from the transmission antenna 3 is reflected by the target T to generate a reflected signal.
  • This reflected signal is input to the receiving antenna 4.
  • the receiving antenna 4 is also constituted by a planar antenna such as a patch antenna, and receives a radar wave.
  • the antenna elements of the transmission antenna 3 and the reception antenna 4 are arranged in parallel so that the distance between adjacent antenna elements is equal.
  • the receiving unit 9 receives a signal through the receiving antenna 4.
  • the low noise amplifier 16 amplifies the received signal with a predetermined amplification degree and outputs the amplified signal to the frequency converter 18.
  • the N multiplier 17 multiplies the output signal of the PLL 12 by N and outputs it to the frequency converter 18.
  • the frequency converter 18 mixes the output signal of the low noise amplifier 16 and the output signal of the N multiplier 17 and outputs the mixed demodulated signal after frequency conversion to the intermediate frequency amplifier 19.
  • the frequency converter 18 outputs a differential signal obtained by mixing the output signal of the low noise amplifier 16 and the output local signal of the N multiplier 17 to the intermediate frequency amplifier 19.
  • a signal monitor SE1 is connected to the subsequent stage of the intermediate frequency amplifier 19.
  • the signal monitor SE1 can detect the DC offset component included in the output signal of the intermediate frequency amplifier 19.
  • the signal monitor SE1 is shown to detect the output analog signal of the intermediate frequency amplifier 19, but may be connected to monitor the output digital signal of the A / D converter 20, It is only necessary to monitor the output of the intermediate frequency amplifier 19.
  • the intermediate frequency amplifier 19 is used as an amplifying unit including adders 22 a and 22 b, a variable amplifying unit 23, and a feedback unit 24.
  • the adders 22 a and 22 b add the output signal of the frequency conversion unit 18 and the output signal of the feedback unit 24 and output the result to the variable amplification unit 23.
  • the variable amplifying unit 23 amplifies the difference between the outputs of the adders 22 a and 22 b with the amplification degree set in the circuit control register 10 and inputs the amplified difference to the A / D converter 20 and the feedback unit 24.
  • the feedback unit 24 includes an amplifier 32, resistors 33 and 34, capacitors 35 and 36, and switches 37 and 38 as bypass switches.
  • the feedback unit 24 detects the output of the variable amplification unit 23 and includes a signal in a frequency band included in the detection signal. Is fed back to the input of the variable amplifier 23.
  • the feedback unit 24 normally performs, for example, a high-pass filter process on the output signal of the variable amplification unit 23 and outputs the processed signal to the adders 22a and 22b.
  • the control circuit 11a is configured by combining the counters 25 and 26, the logic gates 27 to 30 and the selector 31 in the illustrated form, and functions as a control pulse generation circuit.
  • the control circuit 11a receives the reference clock CLK and the chirp control signal TX_ON, and outputs an on / off control signal to the switches 37 and 38 of the feedback unit 24 according to these signals.
  • the feedback unit 24 is configured to receive this control signal and input the feedback from the output of the variable amplification unit 23 to the adders 22a and 22b.
  • the counter 25 receives and counts the reference clock CLK while the chirp control signal TX_ON is “H”, and the counter 26 receives the chirp control signal TX_ON via the NOT gate 27 and receives the chirp control signal.
  • the reference clock CLK is input and counted while TX_ON is “L”.
  • the AND gate 28 inputs the negative output of the counter 25 and the chirp control signal TX_ON, and outputs the logical product operation result to the selector 31.
  • the AND gate 29 receives the negative output of the counter 26 and the negative output from the NOT gate 27 of the chirp control signal TX_ON, and outputs the logical product operation result to the selector 31.
  • the OR gate 30 performs an OR operation on the outputs of the AND gates 28 and 29 and outputs the result to the selector 31.
  • the selector 31 selects one of the outputs of the AND gates 28 and 29 and the OR gate 30 based on the control signal of the control circuit 11 and applies it as a control signal for the switches 37 and 38 of the feedback unit 24. Thereby, the control circuit 11a can change and control the RC time constant of the high-pass filter according to the feedback unit 24 by performing on / off control of the switches 37 and 38 of the feedback unit 24.
  • the intermediate frequency amplifier 19 outputs the signal amplified by the variable amplifier 23 to the A / D converter 20 shown in FIG.
  • the A / D converter 20 converts this amplified analog signal into a digital signal and outputs it to the controller 5.
  • the controller 5 is composed of, for example, a microcomputer (not shown) having a CPU, a ROM, a RAM, etc., and acquires the digital data converted by the receiving unit 9.
  • the controller 5 calculates information on the target T by executing signal processing based on the digital data acquired from the receiving unit 9.
  • the target T is, for example, another vehicle such as a preceding vehicle or a roadside object on the road. Examples of the information regarding the target T include information based on distance, relative speed, direction, and the like.
  • FIG. 3 schematically shows a change in the chirp frequency f of the output local signal LO by the N multiplier 17 when the control circuit 11 outputs a control command to the PLL 12.
  • the frequency f is linearly increased (gradual increase) from the initial frequency f0 to the end frequency f1 in a sawtooth manner in the period Tramp, and then the frequency f is instantaneously switched to the initial frequency f0 to enter the period Trest.
  • the frequency is fixed, and the change control contents of the frequency f in the period Tramp and the period Trest are repeated.
  • FIG. 4 schematically shows a timing chart when the selector 31 selects the output of the AND gate 28 by the control circuit 11 outputting a control signal to the selector 31.
  • the counter 25 starts counting the reference clock CLK from the timing t1 when the chirp control signal TX_ON changes to “H”.
  • the control circuit 11 selects and controls the output of the AND gate 28 by the selector 31, the control circuit 11a outputs the control pulse “H” to the switches 37 and 38 until the timing t2 when the count value of the counter 25 reaches a predetermined first threshold value.
  • the switches 37 and 38 can be turned on by generating the control pulse “H” for the first predetermined period from the timing t1 at which demodulation is started at the chirp frequency f in the period Tramp.
  • the first predetermined period is set to be a period shorter than the period Tramp.
  • FIG. 5 schematically shows a timing chart when the selector 31 selects the output of the AND gate 29 by the control circuit 11 outputting a control signal to the selector 31.
  • the counter 26 starts counting the reference clock CLK from the timing t11 when the chirp control signal TX_ON changes from “H” to “L”.
  • the control circuit 11 selects and controls the output of the AND gate 29 by the selector 31, the control circuit 11a outputs a control pulse until timing t12 when the count value of the counter 26 reaches a predetermined second threshold value.
  • the chirp frequency f is gradually increased from the initial frequency f0 to the end frequency f1 during the period Tramp, and the control is performed for a second predetermined period from the timing t11 when the chirp frequency f is instantaneously returned from the end frequency f1 to the initial frequency f0.
  • the switches 37 and 38 can be turned on by generating a pulse.
  • the second predetermined period is set to be a period shorter than the period Tramp.
  • FIG. 6 schematically shows a timing chart when the control circuit 11 outputs the control signal to the selector 31 and the selector 31 selects the output of the OR gate 30.
  • the selector 31 selects the output of the OR gate 30, while the output of either of the AND gates 28 and 29 is "H", the count value of the counter 25 or 26 becomes the predetermined first threshold value and second threshold value.
  • the control pulse is output until it reaches (see t1 to t2, t11 to t12 in FIG. 6).
  • control pulses are generated and the switches 37 and 38 are turned on during the first predetermined period from the timing t1 at which demodulation is started at the chirp frequency f and for the second predetermined period from the timing t11 at which demodulation is completed at the chirp frequency f. Can be controlled.
  • FIG. 7A and FIG. 7B show the simulation results of the DC offset generation state when the feedback unit 24 feeds back without generating a control pulse.
  • the frequency of the IF band is fixedly 3 MHz or 10 MHz.
  • the output of the intermediate frequency amplifier 19 includes a large DC offset transient response component from the timing at which the output frequency of the frequency converter 18 starts increasing, and thereafter the DC offset transient response component gradually increases. Less. For example, see the columns of 10.0-20.0, 20.0-30.0, etc. in FIG. 7A.
  • FIG. 7B shows the output frequency distribution of the intermediate frequency amplifier 19. As shown in FIG. 7B, the output level R1 of the DC offset transient response component becomes relatively large. It has been confirmed that this phenomenon occurs similarly when there is no gain switching of the variable amplifying unit 23 of the intermediate frequency amplifier 19. For this reason, the inventors apply the configuration described above and perform simulation as follows.
  • FIG. 8A shows a simulation result in the case where the switches 37 and 38 are turned on only for the first predetermined period after the control of this embodiment, particularly after the chirp is started.
  • the control circuit 11a generates the control pulse “H” within the increase start period of the chirp frequency f in the period Tramp.
  • the switches 37 and 38 of the feedback unit 24 shown in FIG. 2 are turned on, the resistors 33 and 34 are short-circuited and the RC time constant becomes approximately 0. Therefore, the variable amplifying unit 23 depends on the influence of the feedback unit 24. Output voltage drops to approximately 0 during this period.
  • the DC offset transient response component can be reduced according to the action of the feedback unit 24. Therefore, as shown in FIG. 8B, the output level R2 of the DC offset transient response component caused by the frequency change of the local signal can be reduced.
  • the output of the intermediate frequency amplifier 19 can be lowered to 0 for the first predetermined period after the start of demodulation with the chirp frequency f, and the IF band frequency signal is also cut off. it can.
  • the switches 37 and 38 are turned off by turning off the control pulse (ie, “L”), the frequency of the IF band can be transmitted to the subsequent stage as usual.
  • a simulation result is shown in which the switches 37 and 38 are turned on only for the first predetermined period to reduce the output. Even if the first predetermined period is switched after starting the demodulation with the chirp frequency f, the effect is great. However, the switches 37 and 38 may be turned on also in the second predetermined period after the demodulation is completed.
  • the intermediate frequency amplifier 19 uses the frequency conversion unit 18 to start demodulation at the chirp frequency f, and after the first predetermined period or / and after the demodulation ends.
  • a frequency band including a DC offset transient response frequency generated when frequency conversion is performed by the frequency conversion unit 18 in a specified period defining the second predetermined period is cut, and the frequency band is not cut in a period other than the specified period. .
  • the DC offset transient response component can be reduced with good performance.
  • the control circuit 11 generates a chirp control signal TX_ON indicating the start / end of chirp demodulation.
  • the control circuit 11a detects a change in the chirp control signal TX_ON, and determines a first predetermined period and a second predetermined period from the detection timing.
  • a control pulse is generated to cut a frequency band including a DC offset transient response component. For this reason, the first predetermined period and the second predetermined period can be defined in synchronization with the chirp control signal TX_ON.
  • the switches 37 and 38 are connected so that the time constant of the high-pass filter of the feedback unit 24 is switched to be smaller than the period other than the specified period, and thus, the switches 37 and 38 are necessary by controlling the switches 37 and 38 on and off.
  • the time constant of the feedback unit 24 can be switched only for the period.
  • the direct conversion receiver of the radar system 1 when the direct conversion receiver of the radar system 1 is applied, the DC offset transient response component caused by the frequency change of the local signal LO can be suppressed, and the DC offset transient response frequency can be reduced.
  • a frequency band including the frequency band is cut, a DC feedback loop can be realized with a low cut-off frequency, and a high gain operation can be performed.
  • (Second Embodiment) 9 to 11 show additional explanatory views of the second embodiment.
  • the second embodiment differs from the first embodiment in the configuration of the feedback units 124, 224, and 324.
  • the same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted.
  • symbol which added 100, 200, 300 to the code
  • Examples of the configuration for changing the RC time constant of the high-pass filter according to the feedback unit 24 include the configurations of the feedback units 124, 224, and 324 in FIGS.
  • the feedback unit 124 shown in FIG. 9 is provided with resistors 33b and 34b in parallel with the resistors 33 and 34, respectively, based on the feedback unit 24 shown in FIG. Further, a switch 37 is provided in series with the resistor 33b and a switch 38 is provided in series with the resistor 34b so that the resistance of the parallel resistor 33 // 33b can be changed and controlled, and the parallel resistor 33/34 by the resistor 34 // 34b. The resistance of / 33b can be changed and controlled.
  • the RC time constant of the high-pass filter of the feedback unit 124 is changed by controlling the switches 37 and 38 on and off by the control circuit 11a. Thereby, the same effect as the structure of the above-mentioned embodiment can be obtained.
  • the feedback unit 224 shown in FIG. 10 has the feedback unit 24 shown in FIG. 2 as a basic configuration, and a capacitor 35b is connected in parallel with the capacitor 35 and a switch 35c is connected in series with the capacitor 35b.
  • a capacitor 36b is connected in parallel and a switch 36c is connected in series with the capacitor 35b.
  • the capacitance components of these parallel capacitors 35 // 35b can be changed and controlled, and the capacitance components of the parallel capacitors 36 // 36b can be controlled. Change control is possible.
  • the RC time constant of the high-pass filter of the feedback unit 224 can be changed by controlling the switches 35c and 36c on and off by the control circuit 11a. Thereby, the same effect as the structure of the above-mentioned embodiment can be obtained.
  • the configuration of the feedback unit 324 may have both the time constant changing modes shown in FIGS. 9 and 10. That is, the control circuit 11a changes and controls the parallel capacitance component of the parallel capacitor 35 // 35b, changes and controls the parallel capacitance component of the parallel capacitor 36 // 36b, changes the time constant, and controls the parallel resistance 33 //.
  • the time constant may be changed by changing and controlling the resistance component of 33b and changing and controlling the resistance component of the parallel resistor 34 // 34b.
  • FIG. 12 shows an additional explanatory diagram of the third embodiment.
  • the third embodiment differs from the first embodiment in that various sensors 39 are provided.
  • the same parts as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
  • different parts will be mainly described.
  • various sensors 39 including a temperature sensor 40 and a process monitor 41 may be provided to adjust the threshold values of the counters 25 and 26.
  • the time constant of the feedback unit 24 is usually determined by the product of the resistance component of the resistors 33 and 34 and the capacitance component of the capacitors 35 and 36.
  • this time constant also changes due to manufacturing variations in the process of manufacturing the transceiver-mounted IC 2 and changes in the operating environment temperature. Therefore, it is preferable to provide a process monitor 41 that detects variations in circuit characteristics based on the resistance components of the resistors 33 and 34 and the capacitance components of the capacitors 35 and 36 in the transceiver-mounted IC 2.
  • the control circuit 111a as the adjustment control circuit adjusts the width of the control pulse by changing the first threshold value and the second threshold value of the counters 25 and 26 according to the detection result of the process monitor 41, and the DC offset transient response.
  • a temperature sensor 40 that detects the operating environment temperature of the transceiver-mounted IC 2 (for example, the feedback unit 24) may be provided.
  • the control circuit 111a adjusts the width of the control pulse and reduces the DC offset transient response component by changing the first threshold value and the second threshold value of the counters 25 and 26 according to the detection result of the temperature sensor 40. And good.
  • control circuit 111a can adjust the length of the first predetermined period according to the detection result of the temperature sensor 40 or the process monitor 41, and the resistors 33 and 34 of the feedback unit 24 in the intermediate frequency amplifier 19 and the capacitor The period during which the DC offset transient response component is reduced can be adjusted and controlled in accordance with the actual element values 35 and 36.
  • (Fourth embodiment) 13 and 14 show additional explanatory views of the fourth embodiment.
  • the fourth embodiment differs from the first embodiment in that the frequency band related to the DC offset transient response component starts to be cut before the demodulation is started next time after the demodulation is finished with the chirp frequency f and returned to the initial frequency f0.
  • the frequency band is cut at least including the timing to start modulation.
  • FIG. 13 shows a configuration example shown in place of FIG.
  • the control circuit 211a generates a control pulse according to the chirp control signal TX_ON and the reference clock CLK, and generates control signals for the switches 37 and 38 of the feedback unit 24.
  • the control circuit 211a includes counters 25, 26, 42, and 43, AND gates 28, 29, and 45, an OR gate 30, NOT gates 27 and 44, and a selector 31. Since the connections of the counters 25 and 26, the AND gates 28 and 29, the NOT gate 27, and the OR gate 30 are the same as those in the above-described embodiment, the description thereof is omitted.
  • the counter 42 inputs the chirp control signal TX_ON via the NOT gate 44, and inputs and counts the reference clock CLK while the chirp control signal TX_ON is “L”. When the count value reaches the threshold value, the counter 42 outputs “H” to the counter 43. Further, the counter 43 receives and counts the reference clock CLK while the output of the counter 42 is “H”.
  • the AND gate 45 inputs the negative output of the counter 43 and the output of the counter 42, and outputs the logical product operation result to the selector 31.
  • the selector 31 selects one of the outputs of the AND gates 28, 29, 45 and the OR gate 30 based on the control signal of the control circuit 11 and applies it as a control signal for the switches 37 and 38 of the feedback unit 24.
  • the control circuit 211a can change and control the RC time constant of the high-pass filter related to the feedback unit 24 by performing on / off control of the switches 37 and 38 of the feedback unit 24.
  • the selector 31 selects the output of the AND gate 45
  • the counter 42 starts counting from the timing t21 when the chirp control signal TX_ON changes to “L”, and the third count value of the counter 42 is When the predetermined third threshold value is reached, the counter 43 starts counting from this timing t22.
  • the control circuit 211a inputs the output of the AND gate 45 to the selector 31 at the timing t22 when the counter 43 starts counting the fourth count value, and raises the control pulse to “H” in accordance with this input signal. Thereafter, when the fourth count value of the counter 43 reaches a predetermined fourth threshold value, “H” is input to the negative input of the AND gate 45, and the control pulse is lowered to “L” at this timing t23.
  • the third threshold value of the counter 42 and the fourth threshold value of the counter 43 are demodulated at least at the next chirp frequency f after returning to the initial frequency f0 at the timing t21 when the control pulse has finished demodulating at the previous chirp frequency f.
  • the timing is adjusted in advance to be “H” including the timing t24. Therefore, the control pulse can be continued from a certain timing t22 after the completion of the chirp demodulation to a timing t23 after the chirp is started.
  • the rising period of the control pulse is set so as to include the timing t24 at which the chirp frequency f starts to change from the initial frequency f0, it is possible to suppress fluctuations related to the DC offset transient response that occurs at the change start timing of the chirp frequency f. .
  • the delay amount from the rising timing of the chirp control signal TX_ON and the pulse width of the control pulse can be changed.
  • FIG. 15 schematically shows an operation when detecting a signal coming from another radar system B when the radar system A is the radar system A
  • FIG. A timing chart when an incoming signal is detected is schematically shown.
  • the controller 5 determines that another radar system B is detected in S7. Here, the controller 5 is used as another radar system determination unit. If the DC offset is smaller than the threshold value, the controller 5 determines NO in S5, and continues monitoring by the signal monitor SE1 in S6. The monitoring is continued by the signal monitor SE1 until the chirping is started again in S8. Then, when the chirp is started again, the monitoring by the signal monitor SE1 is ended in S9.
  • control circuit 11a shown in FIG. 2 when the control circuit 11a shown in FIG. 2 is adopted and the control circuit 11a generates control pulses at the start and end of the chirp to turn on the switches 37 and 38, as shown in FIG.
  • the DC offset component generated at the end can be removed.
  • the differential output can be reduced to approximately 0 by generating the control pulse. For example, even when a chirp frequency signal from another radar system B arrives at the receiving antenna 4 of the radar system A, if the chirp frequency signal from the radar system B changes abruptly, the differential output of the intermediate frequency amplifier 19 is caused by this influence. A DC offset component is generated.
  • the DC offset component due to the incoming wave of the radar system B increases.
  • the controller 5 detects this DC offset component by the signal monitor SE1 during the period Trest in which the own radar system A has been chirped, and S7 on condition that the DC offset exceeds the threshold value in S5 of FIG. It is determined that another radar system B has been detected in step S2. Thereby, the presence of another radar system B can be detected.
  • FIG. 17 shows a comparative example in which the DC offset component is not removed without generating a control pulse.
  • a DC offset component is generated from timing t41 when the chirp frequency of the radar system A suddenly drops to the initial frequency f0. Thereafter, chirp frequency signals from other radar systems B are generated. Even if it changes suddenly, the intermediate frequency amplifier 19 similarly generates a DC offset component from this timing t43.
  • DC offset components are generated, for example, when these DC offset components are saturated, it is impossible to grasp which of the radar systems A and B is the DC offset component.
  • the DC offset component cannot be separated.
  • the DC offset component generated from the timing t31 at which the chirping ends can be removed at least until the timing t32.
  • the DC offset component increases from the timing t33.
  • the DC offset component can be detected by the signal monitor SE1 in the detection period from t33 to t34.
  • the controller 5 of the own radar system A can determine the incoming signal from the other radar system B as an interference signal, and can determine the presence or absence of the other radar system B.
  • the same frequency band is detected. It becomes possible to determine the presence or absence of another radar system B operated in the above.
  • the modulation / demodulation method for gradually increasing the frequency in a sawtooth shape is applied.
  • the present invention is not limited to this.
  • a modulation / demodulation method for gradually decreasing the frequency may be applied.
  • the present invention can also be applied to an FMCW modulation / demodulation method in which the frequency is gradually increased and then linearly decreased. For this reason, the modulation / demodulation method is not limited to the method described in the above embodiment.
  • the feedback units 24, 124, 224, and 324 have a configuration including a high-pass filter, for example, the feedback units 24, 124, 224, and 324 are not limited to this, and may be configured with a band-pass filter, and the circuit form is not limited.
  • the first predetermined period is determined from the rising timing of the chirp control signal TX_ON, and the second predetermined period is determined from the falling timing of the chirp control signal TX_ON, but the first is determined from the timing considering the delay time reflected on the target T.
  • the present invention can also be applied to a form in which the predetermined period and the second predetermined period are determined. That is, it is desirable to set a first predetermined time after the start of demodulation with the chirp frequency f using the frequency converter 18 and a second predetermined time after the end of the demodulation to cut a frequency band including a DC offset transient response frequency. .
  • 1 is a millimeter wave radar system as a radar system
  • 8 is a transmission unit
  • 11 is a control circuit as a chirp control signal generation circuit
  • 11a is a control circuit as a control pulse generation circuit
  • 18 is a frequency conversion unit
  • 19 is An intermediate frequency amplifier as an amplification unit
  • 23 is a variable amplification unit
  • 24, 124, 224, and 324 are feedback units
  • 35c, 36c, 37, and 38 are switches as bypass switches
  • 40 is a temperature sensor
  • 41 is a process monitor. Show.

Landscapes

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Abstract

レーダシステム（１）は、漸増／漸減するチャープ周波数に応じたレーダ波をターゲットＴに送信する送信部（８）、及び、ターゲットＴに反射されたレーダ波の信号を前記チャープ周波数に応じて周波数変換して復調する周波数変換部（１８）を備える。レーダ信号処理器は、周波数変換部（１８）の後段に接続される可変増幅部（２３）と、可変増幅部（２３）の出力を検出し当該検出信号に含まれる周波数帯の信号を可変増幅部（２３）の入力にフィードバックするフィードバック部（２４）とを備えた増幅部（１９）を備える。増幅部（１９）は、周波数変換部（１８）を用いてチャープ周波数により復調開始してから第１所定期間、又は／及び、当該復調終了してから第２所定期間を定めた規定期間において周波数変換部（１８）により周波数変換されるときに生じるＤＣオフセット過渡応答周波数を含む周波数帯をカットし規定期間以外の期間には周波数帯をカットしない。

Description

レーダ信号処理器及びレーダシステム 関連出願の相互参照
　本出願は、２０１７年４月１９日に出願された日本出願番号２０１７－０８２８７６号に基づくもので、ここにその記載内容を援用する。
　本開示は、レーダ波の受信信号を周波数変換した信号を波形整形するレーダ信号処理器及びレーダシステムに関する。
　近年、衝突防止や自動運転などの技術が数多く提案されており、レーダ技術を使用して自装置から物標までの距離を測定する技術が注目されている。例えば出願人は、自装置から物標までの距離を測定する装置として自動車用のミリ波帯レーダ装置を提案している。このレーダ装置の内部には各種電子部品が組み込まれるが、その電子部品の中には、例えば受信時にレーダ波の信号を周波数変換し、その後、波形整形するレーダ信号処理器が使用されている。
特開２００８－１７２７２９号公報
　レーダシステムは、例えば時間変化に伴い受信機のローカル信号の周波数を線形的に増加又は減少（漸増又は漸減と称す）することでターゲットに関する情報（例えばターゲットまでの距離とその相対速度）を検出するように構成されるものがあり、この構成の場合、周波数変換器を用いてレーダ波の反射信号を中間周波数帯、いわゆるＩＦ（Intermediate Frequency）帯、の周波数に変換して各種処理を行う。
　発明者は、この周波数変換器によりダイレクトコンバージョン方式により周波数変換するときに生じるＤＣオフセットを問題視しており、特にチャープ開始又は終了するときにＤＣオフセットを大きく生じることを突き止めている。このＤＣオフセットは、受信性能を劣化させる要因となるため好ましくない。
　ＤＣオフセット低減技術は、例えば、特許文献１に示されるように携帯電話の技術分野において開発されているものの、レーダシステムにそのまま適用することができない。レーダの技術分野の中で必要とされるＩＦ帯は極低周波であり、この極低周波帯の信号を取得するためにハイパスフィルタを用いた場合には、ハイパスフィルタの時定数を大幅に大きく設定しなければならず実用的ではない。例えば、特許文献１等に開示されるＡＣ結合型のハイパスフィルタの構成を用いると大面積の容量素子が必要となり、小型化、高集積化に不向きとなっている。
　本開示の目的は、ＤＣオフセットを性能良く低減できるようにしたレーダ信号処理器を提供することにある。
　本開示の一態様は、漸増／漸減するチャープ周波数に応じたレーダ波をターゲットに送信する送信部、及び、前記ターゲットに反射されたレーダ波の信号を前記チャープ周波数に応じて周波数変換する周波数変換部、を備えたレーダシステムに構成されたレーダ信号処理器である。この一態様に係る増幅部は、可変増幅部及びフィードバック部を備えており、可変増幅部は周波数変換部の後段に接続されており周波数変換部の出力を可変増幅し、フィードバック部は、可変増幅部の出力を検出し当該検出信号に含まれる周波数帯の信号を可変増幅部の入力にフィードバックするように構成されている。
　増幅部は、周波数変換部を用いてチャープ周波数により復調開始してから第１所定期間、又は／及び、当該復調終了してから第２所定期間を定めた規定期間において周波数変換部により周波数変換されるときに生じるＤＣオフセット過渡応答周波数を含む周波数帯をカットし規定期間以外の期間には周波数帯をカットしないように構成される。これにより、ＤＣオフセットを性能良く低減できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。図面において、
図１は、第１実施形態におけるレーダシステムの電気的構成図であり、 図２は、レーダ信号処理器及び制御回路の一部を示す電気的構成図のその１であり、 図３は、チャープ周波数の変化例であり、 図４は、チャープ開始する付近でマスク期間を設定するための制御パルスの作成方法を概略的に示すタイミングチャートであり、 図５は、チャープ終了する付近でマスク期間を設定するための制御パルスの作成方法を概略的に示すタイミングチャートであり、 図６は、チャープ開始及び終了する付近でマスク期間を設定するための制御パルスの作成方法を概略的に示すタイミングチャートであり、 図７Ａは、比較例についてＤＣオフセットのシミュレーション結果に係る時間変化を示すタイミングチャートであり、 図７Ｂは、比較例についてＤＣオフセットの周波数成分を示すシミュレーション結果であり、 図８Ａは、ＤＣオフセットを抑圧したシミュレーション結果に係る時間変化を示すタイミングチャートであり、 図８Ｂは、ＤＣオフセットを抑圧した周波数成分のシミュレーション結果であり、 図９は、第２実施形態におけるレーダ信号処理器及び制御回路の一部を示す電気的構成図のその２であり、 図１０は、レーダ信号処理器及び制御回路の一部を示す電気的構成図のその３であり、 図１１は、レーダ信号処理器及び制御回路の一部を示す電気的構成図のその４であり、 図１２は、第３実施形態におけるレーダ信号処理器及び制御回路の一部を示す電気的構成図であり、 図１３は、第４実施形態におけるレーダ信号処理器及び制御回路の一部を示す電気的構成図であり、 図１４は、チャープ終了後にチャープ開始するまでマスク期間を設定するための制御パルスの作成方法を概略的に示すタイミングチャートであり、 図１５は、自レーダシステムの処理を概略的に示すフローチャートであり、 図１６は、チャープ開始及び終了する付近でマスク期間を設定した場合の他のレーダシステムの到来波との区別方法を概略的に示すタイミングチャートであり、 図１７は、比較例について他のレーダシステムからの到来波を検出する際のＤＣオフセット成分を概略的に示すタイミングチャートである。
　以下、レーダ信号処理器及びレーダシステムの幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。なお、下記の実施形態において同一又は類似する構成には、符号の十の位と一の位とに同一符号を付して説明を行っている。以下では、ミリ波レーダシステムに適用した形態を説明する。
　（第１実施形態）
　図１から図８Ｂは第１実施形態の説明図を示している。図１は全体システムの構成を概略的に示している。このミリ波レーダシステム１は、例えば車両前方にレーダ波を送信可能に搭載され、ミリ波（例えば８０ＧＨｚ帯：７６．５ＧＨｚ）帯のレーダ波を送受信する。
　ミリ波レーダシステム１は、１チップ型の送受信機搭載ＩＣ２、送信アンテナ３、受信アンテナ４、制御器５、及び、基準発振回路６を備える。送受信機搭載ＩＣ２と制御器５とは１チップ化して構成しても良いし別体で構成しても良い。送受信機搭載ＩＣ２には、制御器５と、水晶発振器による基準発振回路６と、が接続されている。基準発振回路６は、ある基準周波数のリファレンスクロックＣＬＫを生成し、送受信機搭載ＩＣ２の内部の変復調信号生成部７にこのリファレンスクロックＣＬＫを出力する。
　送受信機搭載ＩＣ２は、変復調信号生成部７、送信部８、受信部９、及び、回路制御レジスタ１０を備え、半導体集積回路装置により構成される。変復調信号生成部７は、制御回路１１及びＰＬＬ回路１２を備える。送信部８は、ローカル信号をＮ逓倍するＮ逓倍器１３、このＮ逓倍器１３が出力する信号を移相する移相器１４、及び、移相器１４の出力を増幅する増幅器１５、を備える。受信部９は、低雑音増幅器１６、Ｎ逓倍器１７、混合器となる周波数変換部１８、中間周波数増幅器１９、及びＡ／Ｄ変換器２０を備える。制御器５は、回路制御レジスタ１０に初期周波数ｆ０及び終了周波数ｆ１などの周波数指令、及び、中間周波数増幅器１９の可変増幅部２３の増幅度などのパラメータを書き込むことに応じて、送受信機搭載ＩＣ２の内部指令処理及び回路制御処理を行う。
　制御回路１１は、回路制御レジスタ１０に与えられる周波数指令に応じて、例えば時間的に周波数を漸増／漸減するための指令信号（初期周波数ｆ０→終了周波数ｆ１）を生成しＰＬＬ回路１２に出力する。ここでは変復調信号生成部７が鋸波を生成しこの鋸波に応じて変調したレーダ波の信号を生成してターゲットＴにレーダ波を出力し、前述した鋸波に応じてターゲットＴから反射した信号を復調する場合について例示する。
　また制御回路１１は、各種制御指令（例えば、チャープ制御信号TX＿ON、制御パルス）を生成して中間周波数増幅器１９に出力し、これにより制御回路１１は中間周波数増幅器１９の機能を制御する。制御回路１１はチャープ復調開始／終了を示すチャープ制御信号TX＿ONを生成するチャープ制御信号生成回路として用いられる。
　変復調信号生成部７は、基準発振回路６のリファレンスクロックＣＬＫを入力すると、予め定められた規格周波数帯内において所定の変復調方式により漸増／漸減して生成し、高精度のローカル信号localを出力する。このローカル信号localは、その周波数がＦmod／Ｎ（Ｎは、後述のＮ逓倍器１３、１７による逓倍数）に調整され、送信部８、及び、受信部９に出力される。ここでは、変復調信号生成部７は、所定の変復調方式により漸増／漸減して周波数Ｆmod／Ｎのローカル信号を生成する形態を示すが、Ｎ逓倍器１３、１７を削除した構成を適用すれば、変復調信号生成部７が変復調周波数Ｆmodのローカル信号を生成しても良いし、この信号処理形態は限られるものではない。
　Ｎ逓倍器１３は変復調信号生成部７の出力をＮ逓倍する。このＮ逓倍後のローカル信号をローカル信号ＬＯと称する。このため、Ｎ逓倍器１３の出力ローカル信号ＬＯの周波数は変復調周波数Ｆmodとなる。移相器１４は、Ｎ逓倍器１３の出力信号を移相し、増幅器１５がこの移相器１４の出力信号を増幅する。したがって送信部８の送信信号の周波数は変復調周波数Ｆmodとなる。
　この送信部８の送信信号は送信アンテナ３を通じて外部にレーダ波として出力される。移相器１４は、Ｎ逓倍器１３により出力される信号の位相を変化させるために設けられる。図１には模式的に示しているが、送信アンテナ３は、例えばパッチアンテナによる平面型アンテナなどの複数のアンテナ素子により構成される。また移相器１４は、例えば送信アンテナ３を構成する複数のアンテナ素子の各々に１つずつ接続されており、それぞれのアンテナ素子に対応して位相を変化させる。これによりビームフォーミング技術により送信方向を調整できる。なお移相器１４は、線路切替型移相器や反射型移相器などを用いることができる。
　図１に示すように、送信アンテナ３により出力されるレーダ波はターゲットＴに反射し反射信号を生じる。この反射信号は受信アンテナ４に入力される。受信アンテナ４もまた例えばパッチアンテナによる平面型アンテナなどにより構成されておりレーダ波を受信する。これらの送信アンテナ３及び受信アンテナ４のアンテナ素子は、図示していないが互いに隣接するアンテナ素子との間隔が等距離となるように平行に配置されている。
　受信部９は受信アンテナ４を通じて信号を受信する。低雑音増幅器１６は、所定の増幅度によりこの受信信号を増幅し、この増幅信号を周波数変換部１８に出力する。Ｎ逓倍器１７は、ＰＬＬ１２の出力信号をＮ逓倍し周波数変換部１８に出力する。周波数変換部１８は、低雑音増幅器１６の出力信号とＮ逓倍器１７の出力信号とを混合し、この混合された周波数変換後の復調信号を中間周波数増幅器１９に出力する。周波数変換部１８は、この低雑音増幅器１６の出力信号をＮ逓倍器１７の出力ローカル信号とを混合した差動信号を中間周波数増幅器１９に出力する。中間周波数増幅器１９の後段には信号モニタＳＥ１が接続されている。信号モニタＳＥ１は、中間周波数増幅器１９の出力信号に含まれるＤＣオフセット成分を検出可能になっている。なお本実施形態では、信号モニタＳＥ１は、中間周波数増幅器１９の出力アナログ信号を検出するように示しているが、Ａ／Ｄ変換器２０の出力デジタル信号をモニタするように接続しても良く、中間周波数増幅器１９の出力を信号モニタできれば良い。
　中間周波数増幅器１９及び制御回路１１の一部１１ａの構成例を図２に示している。図２に示すように、中間周波数増幅器１９は、加算器２２ａ，２２ｂ、可変増幅部２３、及び、フィードバック部２４、を備える増幅部として用いられる。
　加算器２２ａ、２２ｂは、周波数変換部１８の出力信号とフィードバック部２４の出力信号とを加算し可変増幅部２３に出力する。可変増幅部２３は、加算器２２ａ，２２ｂの出力の差分を回路制御レジスタ１０に設定された増幅度により増幅し、Ａ／Ｄ変換器２０に入力させると共にフィードバック部２４に入力させる。フィードバック部２４は、アンプ３２、抵抗３３，３４、コンデンサ３５，３６、及び、バイパススイッチとしてのスイッチ３７，３８を備え、可変増幅部２３の出力を検出し当該検出信号に含まれる周波数帯の信号を可変増幅部２３の入力にフィードバックするように構成される。このフィードバック部２４は、通常、可変増幅部２３の出力信号を例えばハイパスフィルタ処理し、加算器２２ａ，２２ｂに出力する。
　制御回路１１ａは、カウンタ２５，２６、論理ゲート２７～３０、及び、セレクタ３１を図示形態に組み合わせて構成され制御パルス生成回路として機能する。この制御回路１１ａは、リファレンスクロックＣＬＫを入力すると共にチャープ制御信号TX＿ONを入力し、これらの信号に応じてフィードバック部２４のスイッチ３７及び３８にオン・オフ制御信号を出力する。フィードバック部２４は、この制御信号を入力し、可変増幅部２３の出力から加算器２２ａ，２２ｂにフィードバック入力させるように構成されている。
　カウンタ２５は、チャープ制御信号TX＿ONが「Ｈ」となっている間にリファレンスクロックＣＬＫを入力してカウントし、カウンタ２６は、チャープ制御信号TX＿ONをＮＯＴゲート２７を介して入力し、当該チャープ制御信号TX＿ONが「Ｌ」となっている間にリファレンスクロックＣＬＫを入力してカウントする。
　ＡＮＤゲート２８は、カウンタ２５の出力を否定入力すると共にチャープ制御信号TX＿ONを入力し、この論理積演算結果をセレクタ３１に出力する。またＡＮＤゲート２９は、カウンタ２６の出力を否定入力すると共にチャープ制御信号TX＿ONのＮＯＴゲート２７による否定出力を入力し、この論理積演算結果をセレクタ３１に出力する。また、ＯＲゲート３０は、ＡＮＤゲート２８及び２９の出力を論理和演算しセレクタ３１に出力する。セレクタ３１は、制御回路１１の制御信号に基づいてＡＮＤゲート２８及び２９並びにＯＲゲート３０の何れかの出力を選択し、フィードバック部２４のスイッチ３７及び３８の制御信号として印加する。これにより、制御回路１１ａは、フィードバック部２４のスイッチ３７及び３８をオン・オフ制御することで、フィードバック部２４に係るハイパスフィルタのＲＣ時定数を変更制御可能になっている。
　中間周波数増幅器１９は、可変増幅部２３により増幅された信号を図１に示すＡ／Ｄ変換器２０に出力する。Ａ／Ｄ変換器２０は、この増幅されたアナログ信号をデジタル変換し制御器５に出力する。制御器５は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ等を有するマイクロコンピュータ（何れも図示せず）により構成され、受信部９により変換されたデジタルデータを取得する。制御器５が、受信部９から取得したデジタルデータに基づく信号処理を実行することでターゲットＴに関する情報を算出する。このターゲットＴは、例えば先行車両等の他車両や路上の路側物等である。このターゲットＴに関する情報としては、例えば、距離や相対速度、方位等による情報である。
　上記構成における特徴的な部分の作用について説明する。図３は、制御回路１１がＰＬＬ１２に制御指令を出力することでＮ逓倍器１７による出力ローカル信号ＬＯのチャープ周波数ｆの変化を概略的に示している。この図３に示すように、期間Ｔrampにおいて鋸波状に周波数ｆを初期周波数ｆ０から終了周波数ｆ１に線形的に増加（漸増）させた後、周波数ｆを初期周波数ｆ０に瞬時に切替えて期間Ｔrestにて周波数を一定とし、これらの期間Ｔrampと期間Ｔrestにおける周波数ｆの変更制御内容を繰り返す。
　図４は、制御回路１１がセレクタ３１に制御信号を出力することでセレクタ３１がＡＮＤゲート２８の出力を選択した場合のタイミングチャートを模式的に示している。カウンタ２５は、チャープ制御信号TX＿ONが「Ｈ」に変化したタイミングｔ１からリファレンスクロックＣＬＫのカウントを開始する。
　制御回路１１が、ＡＮＤゲート２８の出力をセレクタ３１により選択制御すると、制御回路１１ａはカウンタ２５のカウント値が所定の第１閾値に達するタイミングｔ２まで制御パルス「Ｈ」をスイッチ３７及び３８に出力する。これにより、期間Ｔrampにおいてチャープ周波数ｆにより復調開始したタイミングｔ１から第１所定期間の間、制御パルス「Ｈ」を発生させることでスイッチ３７及び３８をオン制御できる。この第１所定期間は、期間Ｔrampよりも短い期間となるように設定されている。
　図５は、制御回路１１がセレクタ３１に制御信号を出力することでセレクタ３１がＡＮＤゲート２９の出力を選択した場合のタイミングチャートを模式的に示している。カウンタ２６は、チャープ制御信号TX＿ONが「Ｈ」から「Ｌ」に変化したタイミングｔ１１からリファレンスクロックＣＬＫのカウントを開始する。
　制御回路１１がＡＮＤゲート２９の出力をセレクタ３１により選択制御すると、制御回路１１ａはカウンタ２６のカウント値が所定の第２閾値に達するタイミングｔ１２まで制御パルスを出力する。これにより、期間Ｔrampの間においてチャープ周波数ｆを初期周波数ｆ０から終了周波数ｆ１まで漸増させ、チャープ周波数ｆを終了周波数ｆ１から初期周波数ｆ０に瞬時に戻したタイミングｔ１１から第２所定期間の間、制御パルスを発生させてスイッチ３７及び３８をオン制御できる。この第２所定期間は、期間Ｔrampよりも短い期間となるように設定されている。
　図６は、制御回路１１がセレクタ３１に制御信号を出力することでセレクタ３１によりＯＲゲート３０の出力を選択した場合のタイミングチャートを模式的に示している。セレクタ３１がＯＲゲート３０の出力を選択すると、ＡＮＤゲート２８及び２９の何れかの出力が「Ｈ」となっている間、カウンタ２５又は２６のカウント値が所定の第１閾値、第２閾値に達するまで制御パルスを出力する（図６のｔ１～ｔ２、ｔ１１～ｔ１２参照）。これにより、チャープ周波数ｆにより復調開始したタイミングｔ１から第１所定期間、及び、チャープ周波数ｆにより復調終了したタイミングｔ１１から第２所定期間、の間、制御パルスを発生させてスイッチ３７及び３８をオン制御できる。
　＜比較例＞
　図７Ａ及び図７Ｂは制御パルスを発生させることなくフィードバック部２４によりフィードバックしたときのＤＣオフセットの発生状態についてシミュレーションした結果を示している。ここでは、ＩＦ帯の周波数は３ＭＨｚ、１０ＭＨｚを固定的に用いている。図７Ａに示すように、中間周波数増幅器１９の出力には周波数変換部１８の出力周波数が増加開始するタイミングからＤＣオフセット過渡応答成分が大きく含まれており、その後、ＤＣオフセット過渡応答成分が徐々に少なくなる。例えば、図７Ａの１０．０～２０．０、２０．０～３０．０等の欄参照。図７Ｂには中間周波数増幅器１９の出力周波数分布を示している。この図７Ｂに示すように、ＤＣオフセット過渡応答成分の出力レベルＲ１が比較的大きくなる。この現象は中間周波数増幅器１９の可変増幅部２３の利得切替えがない場合にも同様に生じることが確認されている。このため、発明者は前述説明した構成を適用し、下記のようにシミュレーションを行っている。
　＜本実施形態の制御を適用した場合＞
　本実施形態の制御、特にチャープ開始してから第１所定期間だけスイッチ３７及び３８をオン制御する場合のシミュレーション結果を図８Ａに示している。この図８Ａに示すように、制御回路１１ａが期間Ｔramp中のチャープ周波数ｆの増加開始期間内にて制御パルス「Ｈ」を発生させることになる。すると、図２に示されるフィードバック部２４のスイッチ３７及び３８がオンすることで抵抗３３，３４が短絡しＲＣ時定数が概ね０となることから、フィードバック部２４の影響に応じて可変増幅部２３の出力電圧がこの期間中には概ね０にまで低下する。これにより、制御パルス「Ｈ」の発生期間中には、フィードバック部２４の作用に応じてＤＣオフセット過渡応答成分を低下させることができる。このため図８Ｂに周波数成分を示すように、ローカル信号の周波数変化に起因したＤＣオフセット過渡応答成分の出力レベルＲ２を小さくできる。
　すなわち、チャープ周波数ｆを漸増開始することで当該チャープ周波数ｆにより復調開始してから第１所定期間の間、中間周波数増幅器１９の出力を０に低下させることができ、ＩＦ帯の周波数信号も遮断できる。その後、図８Ａに示すように、制御パルスがオフ（すなわち「Ｌ」）することでスイッチ３７，３８をオフ制御すると、通常通りＩＦ帯の周波数を後段に伝達させることができる。ここでは、第１所定期間だけスイッチ３７及び３８をオン制御して出力を低下させるシミュレーション結果を示しており、チャープ周波数ｆにより復調開始してから第１所定期間だけ切り替えるようにしても効果が大きいことが確認されているが、復調終了してから第２所定期間においてもスイッチ３７及び３８をオン制御しても良い。
　＜本実施形態の概念的なまとめ＞
　以上説明したように、本実施形態によれば、中間周波数増幅器１９は、周波数変換部１８を用いてチャープ周波数ｆにより復調開始してから第１所定期間、又は／及び、当該復調終了してから第２所定期間を定めた規定期間において周波数変換部１８により周波数変換されるときに生じるＤＣオフセット過渡応答周波数を含む周波数帯をカットし規定期間以外の期間には周波数帯をカットしないようにしている。これによりＤＣオフセット過渡応答成分を性能良く低下させることができる。
　制御回路１１は、チャープ復調開始／終了を示すチャープ制御信号TX＿ONを生成するが、制御回路１１ａはチャープ制御信号TX＿ONの変化を検出し当該検出タイミングから第１所定期間、第２所定期間を定めて制御パルスを生成してＤＣオフセット過渡応答成分を含む周波数帯カットしている。このため、チャープ制御信号TX＿ONに同期して第１所定期間、第２所定期間を規定できる。
　スイッチ３７，３８は、フィードバック部２４のハイパスフィルタの時定数を当該規定期間以外の期間よりも小さく切替えるように接続されており、これにより、スイッチ３７，３８をオン・オフ制御することで必要な期間だけフィードバック部２４の時定数を切り替えることができる。
　このように、本実施形態によれば、レーダシステム１のダイレクトコンバージョン受信機を適用したときに、ローカル信号ＬＯの周波数変化に起因したＤＣオフセット過渡応答成分を抑圧でき、当該ＤＣオフセット過渡応答周波数を含む周波数帯をカットするときには低カットオフ周波数でＤＣフィードバックループを実現することができ、高利得動作させることができる。
　（第２実施形態）
　図９から図１１は第２実施形態の追加説明図を示している。第２実施形態が第１実施形態と異なるところはフィードバック部１２４，２２４，３２４の構成である。以下では、第１実施形態と同様の部分については同一符号を付して説明を省略する。また、第１実施形態で説明した構成と同一又は類似する構成については、第１実施形態に付した符号に１００、２００、３００を加算した符号を付し、異なる部分について中心に説明を行う。
　フィードバック部２４に係るハイパスフィルタのＲＣ時定数を変化させるための構成として、図９から図１１のフィードバック部１２４，２２４，３２４の構成を挙げることができる。
　例えば、図９に示すフィードバック部１２４は、図２に示すフィードバック部２４を基本構成として、抵抗３３，３４とそれぞれ並列に抵抗３３ｂ，３４ｂを設けている。また抵抗３３ｂと直列にスイッチ３７を設けると共に抵抗３４ｂと直列にスイッチ３８を設け、並列抵抗３３／／３３ｂの抵抗分を変更制御可能になっていると共に、抵抗３４／／３４ｂによる並列抵抗３３／／３３ｂの抵抗分を変更制御可能になっている。制御回路１１ａがスイッチ３７，３８をオン・オフ制御することでフィードバック部１２４のハイパスフィルタのＲＣ時定数を変更する。これにより、前述実施形態の構成と同様の作用効果を得ることができる。
　また図１０に示すフィードバック部２２４は、図２に示すフィードバック部２４を基本構成として、コンデンサ３５と並列にコンデンサ３５ｂを接続すると共にこのコンデンサ３５ｂと直列にスイッチ３５ｃを接続し、また、コンデンサ３６と並列にコンデンサ３６ｂを接続すると共にこのコンデンサ３５ｂと直列にスイッチ３６ｃを接続し、これらの並列コンデンサ３５／／３５ｂの容量成分を変更制御可能になっていると共に、並列コンデンサ３６／／３６ｂの容量成分を変更制御可能になっている。制御回路１１ａがスイッチ３５ｃ，３６ｃをオン・オフ制御することでフィードバック部２２４のハイパスフィルタのＲＣ時定数を変更できる。これにより、前述実施形態の構成と同様の作用効果を得ることができる。
　また図１１にフィードバック部３２４の構成を示すように、図９と図１０に示された時定数の変更形態を併せ持つようにしても良い。すなわち、制御回路１１ａが、並列コンデンサ３５／／３５ｂの並列容量成分を変更制御すると共に並列コンデンサ３６／／３６ｂの並列容量成分を変更制御することで時定数を変更すると共に、並列抵抗３３／／３３ｂの抵抗成分を変更制御すると共に並列抵抗３４／／３４ｂの抵抗成分を変更制御することで時定数を変更しても良い。これにより、前述実施形態の構成と同様の作用効果を得ることができる。
　（第３実施形態）
　図１２は第３実施形態の追加説明図を示している。第３実施形態が第１実施形態と異なるところは各種のセンサ３９を設けたところにある。以下では、第１実施形態と同様の部分については同一符号を付して説明を省略し、以下、異なる部分について中心に説明を行う。この図１２に示すように、温度センサ４０やプロセスモニタ４１による各種センサ３９を設け、カウンタ２５，２６の閾値を調整するように構成しても良い。
　例えば、フィードバック部２４の時定数は、通常、抵抗３３，３４の抵抗成分とコンデンサ３５，３６の容量成分との積により決定される。また、送受信機搭載ＩＣ２を製造するときのプロセスの製造バラつきや動作環境温度の変化によってもこの時定数は変化する。このため、送受信機搭載ＩＣ２の内部に、抵抗３３，３４の抵抗成分とコンデンサ３５，３６の容量成分等に基づく回路特性のバラつきを検出するプロセスモニタ４１を設けると良い。調整制御回路としての制御回路１１１ａは、このプロセスモニタ４１の検出結果に応じてカウンタ２５，２６の第１閾値、第２閾値を変更することで、制御パルスの幅を調整し、ＤＣオフセット過渡応答成分を低下させると良い。また、送受信機搭載ＩＣ２（例えばフィードバック部２４）の動作環境温度を検出する温度センサ４０を設けても良い。制御回路１１１ａは、この温度センサ４０の検出結果に応じて、カウンタ２５，２６の第１閾値、第２閾値を変更することで、制御パルスの幅を調整し、ＤＣオフセット過渡応答成分を低下させると良い。
　すなわち、制御回路１１１ａは、温度センサ４０又はプロセスモニタ４１の検出結果に応じて第１所定期間の長さを調整することができ、中間周波数増幅器１９内のフィードバック部２４の抵抗３３，３４、コンデンサ３５，３６の実際の素子値に合わせてＤＣオフセット過渡応答成分を低下させる期間を調整制御できる。
　（第４実施形態）
　図１３及び図１４は第４実施形態の追加説明図を示している。第４実施形態が第１実施形態と異なるところは、チャープ周波数ｆにより復調終了し初期周波数ｆ０に戻した後に次回に復調開始する前からＤＣオフセット過渡応答成分に係る周波数帯をカットし始めることで、少なくとも変調開始するタイミングを含んで周波数帯をカットするところにある。
　図１３は図２に代えて示す構成例を示している。制御回路２１１ａは、チャープ制御信号TX＿ON及びリファレンスクロックＣＬＫに応じて制御パルスを生成し、フィードバック部２４のスイッチ３７，３８の制御信号を生成する。この制御回路２１１ａは、カウンタ２５，２６，４２，４３、ＡＮＤゲート２８，２９，４５、ＯＲゲート３０、ＮＯＴゲート２７，４４、及び、セレクタ３１を備える。カウンタ２５，２６、ＡＮＤゲート２８，２９、ＮＯＴゲート２７、及びＯＲゲート３０の接続関係は前述実施形態と同一であるため説明を省略する。
　カウンタ４２は、チャープ制御信号TX＿ONをＮＯＴゲート４４を介して入力し、当該チャープ制御信号TX＿ONが「Ｌ」となっている間にリファレンスクロックＣＬＫを入力してカウントする。カウンタ４２はそのカウント値が閾値に達すると「Ｈ」をカウンタ４３に出力する。また、カウンタ４３は、カウンタ４２の出力が「Ｈ」となっている間にリファレンスクロックＣＬＫを入力してカウントする。
　ＡＮＤゲート４５は、カウンタ４３の出力を否定入力すると共にカウンタ４２の出力を入力し、この論理積演算結果をセレクタ３１に出力する。セレクタ３１は、制御回路１１の制御信号に基づいてＡＮＤゲート２８、２９、４５及びＯＲゲート３０の何れかの出力を選択し、フィードバック部２４のスイッチ３７及び３８の制御信号として印加する。これにより、制御回路２１１ａは、フィードバック部２４のスイッチ３７及び３８をオン・オフ制御することで、フィードバック部２４に係るハイパスフィルタのＲＣ時定数を変更制御可能になっている。
　図１４に示すように、セレクタ３１がＡＮＤゲート４５の出力を選択したとき、カウンタ４２は、チャープ制御信号TX＿ONが「Ｌ」に変化したタイミングｔ２１からカウントし始め、カウンタ４２の第３カウント値が所定の第３閾値に達すると、カウンタ４３がこのタイミングｔ２２からカウントし始める。
　制御回路２１１ａは、カウンタ４３が第４カウント値をカウントし始めるタイミングｔ２２になると、ＡＮＤゲート４５の出力をセレクタ３１に入力し、この入力信号に応じて制御パルスを「Ｈ」に立ち上げる。その後、カウンタ４３の第４カウント値が所定の第４閾値に達すると、ＡＮＤゲート４５の否定入力には「Ｈ」が入力され、このタイミングｔ２３で制御パルスを「Ｌ」に立ち下げる。
　このときカウンタ４２の第３閾値及びカウンタ４３の第４閾値は、制御パルスが前回のチャープ周波数ｆにより復調を終了したタイミングｔ２１で初期周波数ｆ０に戻した後に少なくとも次回のチャープ周波数ｆにより復調を開始するタイミングｔ２４を含んで「Ｈ」となるように予め調整されている。このため、チャープ復調終了後のあるタイミングｔ２２からチャープ開始した後のタイミングｔ２３まで制御パルスを継続させることができる。チャープ周波数ｆが初期周波数ｆ０から変化し始めるタイミングｔ２４を含むように制御パルスの立上り期間が設定されているため、チャープ周波数ｆの変化開始タイミングにて発生するＤＣオフセット過渡応答に係る変動を抑制できる。
　なお、第３閾値と第４閾値とをそれぞれ個別に設定することで、チャープ制御信号TX＿ONの立上りタイミングからの遅延量と制御パルスのパルス幅をそれぞれ変更できるようになる。
　（第５実施形態）
　図１５から図１７は第５実施形態の追加説明図を示している。図１５は自らのレーダシステムをレーダシステムＡとしたときに、他のレーダーシステムＢから到来する信号を検知するときの動作をフローチャートにより概略的に示しており、図１６は他のレーダシステムＢから到来した信号を検知した場合のタイミングチャートを概略的に示している。
　まず処理の流れについて図１５を参照して説明する。図１５に示すように、自レーダシステムＡにおいてチャープ制御し始めたときに、Ｓ１においてチャープ終了していなければＳ２にて通常動作するものの、チャープ終了したと判定したときには、制御回路１１ａはＳ３においてＤＣオフセットキャンセル用の制御パルスを生成出力する。また、制御回路１１ａがＤＣオフセットキャンセル終了時刻を検出すると、Ｓ４において信号モニタＳＥ１によりモニタ開始させる。その後、制御器５がターゲットＴを検出判定したときにＤＣオフセット成分を検出できる。制御器５はＳ５においてＤＣオフセット成分が予め定められた閾値より大きいか否かを判定する。
　このときＤＣオフセットが閾値より大きければ、制御器５はＳ７において他のレーダシステムＢを検出したと判定する。ここで制御器５は他レーダシステム判定部として用いられる。制御器５は、ＤＣオフセットが閾値より小さければＳ５においてＮＯと判定し、Ｓ６において信号モニタＳＥ１によりモニタを継続する。そして、Ｓ８において再度チャープ開始するまで信号モニタＳＥ１によりモニタ継続する。そして、再度チャープ開始するとＳ９において信号モニタＳＥ１によるモニタを終了する。
　例えば、図２に示す制御回路１１ａを採用し、制御回路１１ａがチャープ開始時及び終了時に制御パルスを発生させてスイッチ３７及び３８をオン制御すると、図１６に示すように、チャープ開始時及びチャープ終了時に発生するＤＣオフセット成分を除去できる。
　すなわち、チャープ周波数ｆが初期周波数ｆ０から終了周波数ｆ１まで徐々に変化した後には、過渡的にチャープ周波数を初期周波数ｆ０にまで戻すため、このときＤＣオフセット成分を大きく生じるが、図１６のタイミングｔ３１～ｔ３２に示すように、制御パルスを発生させることで差動出力を概ね０にまで低下させることができる。例えば、他のレーダシステムＢによるチャープ周波数信号がレーダシステムＡの受信アンテナ４に到来するときにも当該レーダシステムＢによるチャープ周波数信号が急激に変化すると、この影響により中間周波数増幅器１９の差動出力にＤＣオフセット成分を発生させる。
　このため、図１６のタイミングｔ３３～ｔ３４に示されるように、レーダシステムＢの到来波によるＤＣオフセット成分が増加する。制御器５は、自レーダシステムＡがチャープ終了している期間Ｔrest中に、このＤＣオフセット成分を信号モニタＳＥ１により検出し、図１５のＳ５においてＤＣオフセットが閾値を上回っていることを条件としてＳ７において他のレーダシステムＢを検出したと判定する。これにより、他のレーダシステムＢの存在を検出できる。
　図１７は制御パルスを発生させることなくＤＣオフセット成分を除去しないようにした場合の比較例を示している。この図１７に示すように、レーダシステムＡのチャープ周波数が急激に初期周波数ｆ０に低下したタイミングｔ４１からＤＣオフセット成分を発生させることになるが、この後、他のレーダシステムＢによるチャープ周波数信号が急激に変化してもこのタイミングｔ４３から同様に中間周波数増幅器１９はＤＣオフセット成分を発生させる。
　すなわち、何れの場合もＤＣオフセット成分を発生させることになるものの、例えばこれらのＤＣオフセット成分が飽和しているときには、何れのレーダシステムＡ、ＢのＤＣオフセット成分であるか把握できず、これらのＤＣオフセット成分を分離不能となる。
　これに対し本実施形態を適用すると、図１６のタイミングチャートに示すように、チャープ終了したタイミングｔ３１から発生するＤＣオフセット成分を少なくともタイミングｔ３２までの間に除去できる。
　このため、例えばタイミングｔ３３の時点でレーダシステムＢのチャープ周波数信号による干渉波がレーダシステムＡの受信アンテナ４に到来したとしても、このタイミングｔ３３の時点からＤＣオフセット成分が上昇することになり、タイミングｔ３３～ｔ３４の検出区間において信号モニタＳＥ１によりＤＣオフセット成分を検出できる。これにより、自レーダシステムＡの制御器５は、他のレーダシステムＢからの到来信号を干渉信号として判定でき、他のレーダシステムＢの有無を判定できる。
　以上説明したように、本実施形態によれば、チャープ周波数ｆにより復調終了した後に、チャープ周波数ｆと同一周波数帯の信号が入力された場合に生じるＤＣオフセット成分を検出することで、同一周波数帯で運用される他のレーダシステムＢの有無を判定できるようになる。
　（他の実施形態）
　本開示は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。
　ミリ波帯のレーダシステム１に適用したが、ミリ波帯に限られない。前述実施形態では、鋸波状に周波数を漸増させる変復調方式を適用した例を挙げたが、これに限定されるものではなく、例えば、漸減させる変復調方式を適用しても良いし、周波数を例えば線形的に漸増させた後に線形的に漸減させるように変化させるＦＭＣＷ変復調方式に適用することもできる。このため、変復調方式は前述実施形態に挙げた方式に限られるものではない。
　フィードバック部２４，１２４，２２４，３２４は、例えばハイパスフィルタを備える構成を示したが、これに限定されるものではなく、バンドパスフィルタにより構成しても良いし回路形態は限られるものではない。また、ＤＣオフセット過渡応答周波数を含む周波数帯をカットする期間を、チャープ周波数ｆを漸増し始めるタイミングから所定期間とした例を主に説明したが、チャープ周波数ｆを終了周波数ｆ１から急激に初期周波数ｆ０に戻すタイミングから所定期間だけに絞っても良い。
　チャープ制御信号TX＿ONの立上りタイミングから第１所定期間、チャープ制御信号TX＿ONの立下りタイミングから第２所定期間を定めた形態を示しているが、ターゲットＴに反射した遅延時間を考慮したタイミングから第１所定期間、第２所定期間をそれぞれ定めた形態に適用することもできる。すなわち、周波数変換部１８を用いてチャープ周波数ｆにより復調開始してから第１所定時間、復調終了してから第２所定時間を定めてＤＣオフセット過渡応答周波数を含む周波数帯をカットすることが望ましい。
　図面中、１はレーダシステムとしてのミリ波レーダシステム、８は送信部、１１はチャープ制御信号生成回路としての制御回路、１１ａは制御パルス生成回路としての制御回路、１８は周波数変換部、１９は増幅部としての中間周波数増幅器、２３は可変増幅部、２４，１２４，２２４，３２４はフィードバック部、３５ｃ，３６ｃ，３７，３８はバイパススイッチとしてのスイッチ、４０は温度センサ、４１はプロセスモニタ、を示す。
　前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
　本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

Claims (7)

  1. 　漸増／漸減するチャープ周波数に応じたレーダ波をターゲットに送信する送信部（８）、及び、前記ターゲットに反射されたレーダ波の信号を前記チャープ周波数に応じて周波数変換して復調する周波数変換部（１８）、を備えたレーダシステム（１）に構成され、
    　前記周波数変換部の後段に接続される可変増幅部（２３）と、
    　前記可変増幅部の出力を検出し当該検出信号に含まれる周波数帯の信号を前記可変増幅部の入力にフィードバックするフィードバック部（２４；１２４；２２４；３２４）と、を備える増幅部（１９）を備え、
    　前記増幅部は、前記周波数変換部を用いて前記チャープ周波数により復調開始してから第１所定期間、又は／及び、当該復調終了してから第２所定期間を定めた規定期間において、前記周波数変換部により周波数変換されるときに生じるＤＣオフセット過渡応答周波数を含む周波数帯をカットし前記規定期間以外の期間には前記周波数帯をカットしないように構成されるレーダ信号処理器。
  2. 　前記チャープ復調開始／終了を示すチャープ制御信号を生成するチャープ制御信号生成回路（１１）と、
    　前記チャープ制御信号の変化を検出し当該検出タイミングから前記規定期間として定めて制御パルスを生成し前記周波数帯をカットさせる制御パルス生成回路（１１ａ）と、
    　をさらに備える請求項１記載のレーダ信号処理器。
  3. 　前記フィードバック部はハイパスフィルタを含んで構成され、
    　前記規定期間において前記フィードバック部のハイパスフィルタの時定数を当該規定期間以外の期間よりも小さく切替えるバイパススイッチ（３７，３８；３５ｃ，３６ｃ）、をさらに備える請求項１または２記載のレーダ信号処理器。
  4. 　前記増幅部は、
    　前記チャープ周波数により復調開始してから所定期間だけを前記規定期間とする請求項１から３の何れか一項に記載のレーダ信号処理器。
  5. 　前記増幅部は、
    　前記チャープ周波数により復調終了して初期周波数（ｆ０）に戻した後、次回に復調開始する前から前記周波数帯をカットし始めることで、少なくとも次回に復調開始するタイミングを含んで前記周波数帯をカットする請求項１から３の何れか一項に記載のレーダ信号処理器。
  6. 　動作環境温度を検出する温度センサ（４０）又はプロセスのバラつきを検出するプロセスモニタ（４１）をさらに接続して構成され、
    　前記温度センサ又は前記プロセスモニタの検出結果に応じて前記規定期間の長さを調整する調整制御回路（１１１ａ）をさらに備える請求項１から５の何れか一項に記載のレーダ信号処理器。
  7. 　請求項１から６の何れか一項に記載のレーダ信号処理器と、
    　前記チャープ周波数により復調終了した後に、前記チャープ周波数と同一周波数帯の信号が入力された場合に生じるＤＣオフセット成分を検出することで、前記同一周波数帯で運用される他のレーダシステムの有無を判定する他レーダシステム判定部（５）と、
    　を備えるレーダシステム。
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