WO2018173897A1 - 表示装置およびその駆動方法 - Google Patents

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WO2018173897A1
WO2018173897A1 PCT/JP2018/010062 JP2018010062W WO2018173897A1 WO 2018173897 A1 WO2018173897 A1 WO 2018173897A1 JP 2018010062 W JP2018010062 W JP 2018010062W WO 2018173897 A1 WO2018173897 A1 WO 2018173897A1
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WO
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control signal
scanning
region
scanning control
display device
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Application number
PCT/JP2018/010062
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English (en)
French (fr)
Inventor
鴻冰 翁
真明 西尾
浩二 熊田
Original Assignee
シャープ株式会社
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp

Definitions

  • the present invention relates to a display device, and more particularly to a display device having a display panel having a shape other than a rectangle and a driving method thereof.
  • a liquid crystal display device generally includes a liquid crystal panel composed of two insulating glass substrates facing each other.
  • One glass substrate is called an array substrate, and the other glass substrate is called a counter substrate.
  • TFTs thin film transistors
  • pixel electrodes are formed on the array substrate
  • common electrodes counter electrodes
  • color filters are formed on the counter substrate.
  • Such a conventional general liquid crystal panel has a rectangular display section (display area).
  • the display unit includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines (scanning signal lines), and intersections of the plurality of source bus lines and the plurality of gate bus lines.
  • a plurality of corresponding pixel forming portions are formed. In each pixel formation portion, a gate electrode is connected to a gate bus line passing through a corresponding intersection and a source electrode is connected to a source bus line passing through the intersection, and a drain electrode of the TFT is connected.
  • the liquid crystal capacitor and the auxiliary capacitor constitute a pixel capacitor.
  • the pixel capacitance is determined based on the data voltage (video signal) received by the source electrode of the TFT from the source bus line when the gate electrode of each TFT receives an active scanning signal from the gate bus line. Charging is performed. In this way, by charging the pixel capacitors in the plurality of pixel formation portions, a desired image is displayed on the display portion.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2008-70404 (published March 27, 2008)”
  • a conventional general liquid crystal panel has a rectangular display section (display area).
  • a liquid crystal display device having a display portion having a shape other than a rectangle such as a liquid crystal display device for watches and a liquid crystal display device for in-vehicle use, has been advanced.
  • a display device that includes a display unit having a shape other than a rectangle and that has a display panel that has a shape other than a rectangle is also referred to as “atypical display”.
  • the target display image is a so-called “solid image” (an image in which the entire display unit has the same color and the same gradation), but the actual display image is an image (vertical gradation) (horizontal gradation). Image with gradation gradually changing in the direction).
  • solid image an image in which the entire display unit has the same color and the same gradation
  • horizontal gradation horizontal gradation
  • Image with gradation gradually changing in the direction Such abnormal display will be described with reference to FIGS.
  • FIG. 8 is a diagram schematically showing the gate bus line 1011, the display unit 1010, and the gate driver in the variant display 1000 having the concave display unit 1010.
  • each gate bus line 1011 is connected to the above-described pixel formation portion in a region within the display portion 1010.
  • the region including all the recesses is the first region
  • the region not including the recesses completely is the third region
  • the recess is When divided into the second region including the portion, the gate bus line disposed in the first region is connected to a relatively small number of pixel forming portions, whereas the gate bus line disposed in the third region.
  • the line is connected to a relatively large number of pixel forming portions.
  • the gate bus lines arranged in the second region that is in the middle of the first region and the third region are connected to the number of pixel formation portions in the middle between the first region and the third region. Yes.
  • the load on the gate bus line arranged in the first region is relatively small (light load in the figure), and the load on the gate bus line arranged in the second region is relatively in the first region.
  • the gate voltage of the gate bus line 1011 in each region is smaller (during the load in the figure) and the load on the gate bus line arranged in the third region is relatively large (the load weight in the figure).
  • the gate bus line 1011 with a light load has a short charge period in the pixel formation portion
  • the gate bus line 1011 with a heavy load has a long charge period in the pixel formation portion.
  • One embodiment of the present invention realizes a display device that does not cause vertical gradation when a display image is a solid image by making the charging period in the image forming unit the same regardless of the load on the gate bus line. Objective.
  • a display device is a display device including a display portion provided with a plurality of scanning signal lines, and generates a scanning control signal.
  • a scanning signal line driving circuit that generates a scanning signal to be supplied to the scanning signal line at a rising timing of the scanning control signal generated by the scanning control signal generation circuit, and the scanning control signal generation circuit includes:
  • the plurality of scanning signal lines are classified into a plurality of groups according to the load, and the charge rate of the pixels in the display unit corresponding to the classified group is the same in all the groups. It is characterized by controlling the rising of the pixel to a voltage effective for charging.
  • a display device driving method is a display device driving method including a display portion provided with a plurality of scanning signal lines, and includes a first step of generating a scanning control signal; A second step of generating a scanning signal to be supplied to the scanning signal line at a rising timing of the scanning control signal generated in the first step, wherein the first step uses the plurality of scanning signal lines as a load. Accordingly, the scanning control signal is classified into a plurality of groups, and the rising of the pixels to the effective charging voltage is controlled so that the charging rates of the pixels in the display unit corresponding to the classified groups are the same in all the groups. It is characterized by generating.
  • FIG. 1 is a schematic block diagram of a liquid crystal display device according to Embodiment 1 of the present invention. It is a schematic block diagram of the liquid crystal panel of the liquid crystal display device shown in FIG. It is a figure for demonstrating the area division according to the load in the display part of the liquid crystal panel shown in FIG.
  • FIG. 3 is a waveform diagram of a scanning signal and a gate clock signal for explaining the characteristics of the first embodiment, (a) is an ideal waveform diagram of the scanning signal, and (b) is an actual waveform diagram of the scanning signal.
  • (C) is a waveform diagram of a gate clock signal for generating a scanning signal, and (d) is a waveform diagram of a scanning signal generated by the gate clock signal of (c).
  • FIG. 3 is a waveform diagram of a scanning signal and a gate clock signal for explaining the characteristics of the first embodiment, (a) is an ideal waveform diagram of the scanning signal, and (b) is an actual waveform diagram of the scanning signal.
  • C is a
  • FIG. 4 is a waveform diagram of a scanning signal and a gate clock signal for explaining the characteristics of the second embodiment, (a) is an ideal waveform diagram of the scanning signal, and (b) is an actual waveform diagram of the scanning signal.
  • C is a waveform diagram of a gate clock signal for generating a scanning signal, and (d) is a waveform diagram of a scanning signal generated by the gate clock signal of (c).
  • FIG. 6 is a waveform diagram of a scanning signal and a gate clock signal for explaining the characteristics of the third embodiment, (a) is an ideal waveform diagram of the scanning signal, and (b) is an actual waveform diagram of the scanning signal.
  • (C) is a waveform diagram of a gate clock signal for generating a scanning signal
  • (d) is a waveform diagram of a scanning signal generated by the gate clock signal of (c). It is a circuit diagram which shows an example of the circuit for blunting the rise of a gate clock signal. It is the figure which showed typically the display part and gate driver in the conventional atypical display.
  • FIG. 9 is a waveform diagram of a scanning signal applied to a gate bus line of the display unit in FIG. 8.
  • Embodiment 1 An embodiment of the present invention will be described as follows. In this embodiment, an example in which the display device of the present invention is applied to a liquid crystal display device will be described.
  • FIG. 1 is a schematic configuration block diagram of a liquid crystal display device according to the first embodiment.
  • the liquid crystal display device includes a power supply 100, a display control circuit (scanning control signal generation circuit) 200, a source driver (video signal line driving circuit) 300, a gate driver (scanning signal line driving circuit) 400, and a liquid crystal.
  • a panel 500 is provided.
  • the liquid crystal panel 500 includes a display unit (display area) 510 that displays an image.
  • the shapes of the liquid crystal panel 500 and the display unit 510 are concave in plan view. That is, the liquid crystal display device according to the present embodiment is an atypical display.
  • the gate driver 400 and / or the source driver 300 may be provided in the liquid crystal panel 500.
  • FIG. 2 is a diagram for explaining the display unit 510 in the liquid crystal display device shown in FIG.
  • the display unit 510 includes a plurality (j) of source bus lines (video signal lines) SL (1) to SL (j) and a plurality (i) of gate bus lines (i). Scanning signal lines GL (1) to GL (i) are arranged. For example, j is 1920 and i is 1080. Further, in a region in the display portion 510, a pixel formation portion (not shown) for forming pixels is provided in the vicinity of the intersection of the source bus line SL and the gate bus line GL. Note that in some regions (regions denoted by reference numeral 590 in FIG. 3), the gate bus lines GL are arranged in a region outside the display unit 510, that is, in a frame region.
  • the power supply 100 supplies a power supply voltage to the display control circuit 200, the source driver 300, and the gate driver 400.
  • the display control circuit 200 receives an image signal (input image data) DAT and a timing signal group TG such as a horizontal synchronization signal and a vertical synchronization signal sent from the outside (host, etc.), and operates the digital video signal DV and the operation of the source driver 300.
  • the source driver 300 receives the digital video signal DV, the source start pulse signal SSP, the source clock signal SCK, the latch strobe signal LS, and the charge share control signal SCH output from the display control circuit 200, and the display indicated by the digital video signal DV.
  • a data voltage corresponding to the gradation is applied to the source bus lines SL (1) to SL (j).
  • the gate driver 400 Based on the gate start pulse signal GSP and the gate clock signal GCK output from the display control circuit 200, the gate driver 400 applies an active scanning signal to each of the gate bus lines GL (1) to GL (i). One vertical scanning period is repeated as a cycle. Specifically, the gate driver 400 applies an active scanning signal to each of the gate bus lines GL (1) to GL (i) at the rising timing of the gate clock signal GCK generated by the display control circuit 200.
  • the data voltage is applied to each of the source bus lines SL (1) to SL (j) and the scanning signal is applied to each of the gate bus lines GL (1) to GL (i).
  • An image based on the image signal DAT sent from is displayed on the display unit 510.
  • FIG. 3 illustrates the classification of regions according to the load on each gate bus line when attention is paid to the gate bus lines GL (hereinafter simply referred to as “gate bus lines”) in the display unit 510 shown in FIG. FIG.
  • gate bus lines hereinafter simply referred to as “gate bus lines”.
  • a symbol A indicates a region including all the recesses (hereinafter referred to as region A), and a symbol C indicates a region that does not include the recesses completely (hereinafter, region C).
  • the symbol B indicates a region between the region of the symbol A and the region of the symbol B and includes a part of the concave portion (hereinafter referred to as a region B).
  • a relatively small number of pixel forming portions are connected to the gate bus line arranged in the region A, whereas a relatively large number of pixel forming portions are connected to the gate bus line arranged in the region C. It is connected.
  • an intermediate number of pixel forming portions between the region A and the region C are connected to the gate bus line arranged in the region B between the region A and the region C.
  • the load on the gate bus line in the region A is lighter than those in the regions B and C (light load).
  • the load on the gate bus line in region B is heavier than region A and lighter than region C (during loading).
  • the load on the gate bus line in the region C is heavier than those in the regions A and B (load weight).
  • the ideal effective charging periods in the regions A, B, and C classified into the three types of loads shown in FIG. 3 are the same in each region as shown in the waveform diagram of the scanning signal shown in FIG. It is. However, since the loads of the gate bus lines included in the region A, the region B, and the region C are different, actually, the effective charging period is as shown in the waveform diagram of the scanning signal shown in FIG. Different in each area. That is, the lightly loaded area A is the longest and the heavy load area C is the shortest.
  • the high-level period (effective charging period) of the scanning signal output from the gate driver 400 is adjusted by adjusting the waveform of the gate clock signal GCK generated by the display control circuit 200 according to the load. Is the same in each area. That is, the charge rate of the pixel is made the same in each region.
  • the display control circuit 200 causes the pixels of the gate clock signal GCK so that the charge rates of the pixels in the display unit 510 corresponding to the regions A, B, and C are the same in all regions. It is only necessary to control the rising up to the effective charging voltage.
  • the display control circuit 200 sets the rising timing of the gate clock signal GCK, that is, the time when the gate clock signal GCK rises to a voltage effective for charging the pixel. , The lighter region A is delayed, and the falling timing of the gate clock signal GCK is matched in all regions.
  • the gate driver 400 uses the gate clock signal GCK generated as described above to generate a scanning signal having a waveform diagram in which the effective charging period is the same in all regions, as shown in FIG. .
  • the effective charging period is a period in which a voltage that can effectively charge the pixel is maintained, that is, a period in which the scanning signal is at a high level.
  • the high level period of the gate clock signal GCK is maintained for a heavily loaded gate bus line, and the rising timing of the gate clock signal GCK is delayed for a gate bus line with a smaller load.
  • the pixel charging period can be maintained in a well-balanced manner as a whole.
  • the charge rate of the pixels can be made the same. Therefore, in the case of a solid display, the direction (vertical direction) orthogonal to the wiring direction (horizontal direction) of the gate bus line No gradation (vertical gradation) due to the difference in pixel charge rate occurs. Therefore, no abnormal display occurs.
  • the gate clock signal GCK is used to charge the pixels so that the charge rates of the pixels in the display unit 510 corresponding to the regions A, B, and C, which have different loads, are the same in all regions.
  • the rise timing to the effective voltage is delayed in the region A where the load is lighter and the fall timing of the gate clock signal GCK is matched in all regions
  • the present invention is not limited to this.
  • another example for making the charge rates of the pixels in the display unit 510 corresponding to the regions A, B, and C different in load from the same in all regions will be described.
  • the same liquid crystal display device as in the first embodiment is used, but the generation of the gate clock signal GCK by the display control circuit 200 and the generation of the scanning signal by the gate driver 400 are different from those in the first embodiment.
  • FIG. 5 is a waveform diagram of a scanning signal and a gate clock signal for explaining the characteristics of the second embodiment, (a) is an ideal waveform diagram of the scanning signal, and (b) is an actual waveform of the scanning signal.
  • FIG. 4C is a waveform diagram of a gate clock signal for generating a scanning signal
  • FIG. 4D is a waveform diagram of a scanning signal generated by the gate clock signal of FIG.
  • the ideal effective charging periods in the regions A, B, and C classified into the three types of loads shown in FIG. 3 are the same in each region as shown in the waveform diagram of the scanning signal shown in FIG. It is. However, since the loads on the gate bus lines included in the region A, the region B, and the region C are different, in practice, the effective charging period is as shown in the waveform diagram of the scanning signal shown in FIG. Different in each area. That is, the lightly loaded area A is the longest and the heavy load area C is the shortest.
  • the timing at which the gate clock signal GCK rises to a voltage effective for charging the pixel is delayed in the lightly loaded region among the classified regions, and the timing at which the gate clock signal GCK falls is On the assumption that all the areas are matched, the display control circuit 200 generates the gate clock signal GCK as shown in the waveform diagram of FIG.
  • the display control circuit 200 matches the start of the rise and the start of the fall of the gate clock signal GCK in all the regions, and delays the rise timing to the effective charge voltage of the pixel.
  • the scanning control signal is raised at least once to a voltage lower than the effective charging voltage of the pixel, and then the gate clock signal GCK is generated to rise to the effective charging voltage of the pixel.
  • the voltage rises to a pixel charging effective voltage through two levels of voltage
  • the loaded region B the voltage rises to a pixel charging effective voltage through a single step voltage.
  • the stepped voltage is not set, and the gate clock signal GCK that immediately rises to the effective charging voltage of the pixel is generated.
  • the gate driver 400 uses the gate clock signal GCK generated as described above to generate a scanning signal having a waveform diagram in which the effective charging period is the same in all regions, as shown in FIG. .
  • the gate clock signal GCK is maintained at a high level for a heavily loaded gate bus line, and the gate clock signal GCK is effective for charging a pixel for a gate bus line having a smaller load.
  • the charge period of the pixel can be maintained in a well-balanced manner as a result by delaying the time until the voltage of the gate clock signal GCK rises to the voltage effective for charging the pixel. Play.
  • the charge rate of the pixels can be made the same. Therefore, in the case of a solid display, the direction (vertical direction) orthogonal to the wiring direction (horizontal direction) of the gate bus line No gradation (vertical gradation) due to the difference in pixel charge rate occurs. Therefore, no abnormal display occurs.
  • FIG. 6A and 6B are waveform diagrams of a scanning signal and a gate clock signal for explaining the characteristics of the third embodiment
  • FIG. 6A is an ideal waveform diagram of the scanning signal
  • FIG. 6B is an actual waveform of the scanning signal
  • FIG. 4C is a waveform diagram of a gate clock signal for generating a scanning signal
  • FIG. 4D is a waveform diagram of a scanning signal generated by the gate clock signal of FIG.
  • the ideal effective charging periods in the regions A, B, and C classified into the three types of loads shown in FIG. 3 are the same in each region as shown in the waveform diagram of the scanning signal shown in FIG. It is. However, since the loads of the gate bus lines included in the region A, the region B, and the region C are different, in practice, the effective charging period is as shown in the waveform diagram of the scanning signal shown in FIG. Different in each area. That is, the lightly loaded area A is the longest and the heavy load area C is the shortest.
  • the timing at which the gate clock signal GCK rises to a voltage effective for charging the pixel is delayed in the lightly loaded region among the classified regions, and the timing at which the gate clock signal GCK falls is On the assumption that all the areas are matched, the display control circuit 200 generates the gate clock signal GCK so as to obtain the waveform diagram shown in FIG.
  • the display control circuit 200 slows the time for the gate clock signal GCK to rise to a voltage effective for charging the pixel, so that the load is light in the classified areas.
  • the gate clock signal GCK is generated in such a manner that the rising edge of the gate clock signal GCK is dulled in the region and the falling timing of the gate clock signal GCK is adjusted in all regions. Specifically, in the lightly loaded region A, the rising edge of the gate clock signal GCK is made slower than the rising edge of the gate clock signal GCK in the other regions B and C to rise to a pixel charging effective voltage.
  • the rise of the gate clock signal GCK is made slower than that in the region C to rise to a voltage effective for charging the pixel, and in the heavily loaded region C, the rise of the gate clock signal GCK is not slowed down immediately.
  • a gate clock signal GCK that rises to a charge effective voltage is generated.
  • a waveform control circuit 401 shown in FIG. 7 is used as a method of blunting the rising edge of the gate clock signal GCK.
  • the waveform control circuit 401 is provided in the display control circuit 200 and controls the waveform of the gate clock signal GCK output to the gate driver 400. Specifically, as shown in FIG. 7, the waveform control circuit 401 includes a plurality of transistors connected in parallel, and controls the degree of steep rise of the gate clock signal GCK by turning on and off the transistors. For example, when the resistance value when one transistor is turned on is x ⁇ , the resistance value when two transistors are turned on is x / 2 ⁇ , and the resistance value when three transistors are turned on is x / 3 ⁇ , ..., and the on-resistance varies depending on the number of transistors that are turned on.
  • the waveform control circuit 401 controls the degree of steep rise of the gate clock signal GCK by changing the on-resistance.
  • the circuit for controlling the steepness of the rising edge of the gate clock signal GCK is not limited to the waveform control circuit 401 described above, and may be another circuit.
  • the gate driver 400 uses the gate clock signal GCK generated as described above to generate a scanning signal having a waveform diagram in which the effective charging period is the same in all regions, as shown in FIG. .
  • the high level period of the gate clock signal GCK is maintained for a heavily loaded gate bus line, and the rise of the gate clock signal GCK is blunted for a gate bus line having a smaller load.
  • the pixel charging period can be maintained in a well-balanced manner as a whole.
  • the charge rate of the pixels can be made the same. Therefore, in the case of a solid display, the direction (vertical direction) orthogonal to the wiring direction (horizontal direction) of the gate bus line No gradation (vertical gradation) due to the difference in pixel charge rate occurs. Therefore, no abnormal display occurs.
  • the waveform of the gate clock signal GCK is controlled according to the load of the gate bus line in order to make all the charge rates of the pixels of the display unit the same. That is, since the waveform of the gate clock signal GCK is controlled every cycle, the waveform of the gate clock signal GCK can be changed for each gate bus line. For this reason, even if the display portions are classified into regions corresponding to the maximum number of gate bus lines, the waveform of the gate clock signal GCK can be easily controlled according to the load of the gate bus lines.
  • the present invention is not limited to the point that the display unit 510 is classified into three regions according to the gate bus line load. Even so, it can be applied. Note that the present invention can be applied even if the display unit 510 is classified into two regions.
  • the structure of the display unit 510 is not particularly limited.
  • a TFT array including an oxide semiconductor layer for example, an oxide semiconductor layer containing indium (In), gallium (Ga), and zinc (Zn) is displayed in order to improve performance and improve screen uniformity due to high mobility. You may use for an apparatus.
  • GDM gate driver monolithic
  • a gate driver is formed directly on the TFT array, thereby reducing the number of components and improving reliability. Is realized.
  • the number of gate clock signals GCK is small, so that the effective charging period can be controlled more easily.
  • the shape of the display unit to which the present invention can be applied is not limited to the concave shape shown in FIG. Shape. That is, the present invention can be applied to any shape as long as the display portion has a load difference in the gate bus line.
  • the display device is a display device (liquid crystal display device) having a display unit 510 provided with a plurality of scanning signal lines (gate bus lines GL), and includes a scanning control signal (gate clock signal).
  • the scanning control signal generation circuit (display control circuit 200) that generates GCK) and the scanning at the rising timing of the scanning control signal (gate clock signal GCK) generated by the scanning control signal generation circuit (display control circuit 200).
  • a scanning signal line driving circuit (gate driver 400) that generates a scanning signal to be supplied to the signal line (gate bus line GL), and the scanning control signal generation circuit (display control circuit 200) includes the plurality of scanning signals.
  • the line (gate bus line GL) is classified into a plurality of groups (area A, area B, area C) according to the load, and the classified group (area , Region B, region C), the scanning control signal (gate clock signal GCK) so that the charging rate of the pixels in the display unit 510 corresponding to the region B, region C) is the same in all groups (region A, region B, region C). ) To control the rising of the pixel up to the effective charging voltage.
  • the plurality of scanning signal lines are classified into a plurality of groups according to the load, and the charging rate of the pixels in the display unit corresponding to each group is the same in all the groups.
  • the charging rate of the pixel becomes the same even if the scanning signal line has a different load.
  • the scanning control signal generation circuit (display control circuit 200) is configured such that the scanning control signal (gate clock signal GCK) rises to a voltage effective for charging a pixel.
  • the scanning control signal gate clock signal GCK
  • the lighter load group region A, region B
  • the fall timing of the scanning control signal gate clock signal GCK
  • the charging rate of a pixel is determined by the charging period of the pixel. That is, if the charge period of the pixel is the same, the charge rate of the pixel can be made the same.
  • the timing at which the scanning control signal rises to the pixel charging effective voltage is delayed for lighter groups among the classified groups, and the timing at which the scanning control signal falls is reduced for all groups.
  • the lighter load group can shorten the high-level period of the scanning control signal, so that the pixel charging period can be shortened.
  • the charging period of a pixel can be made the same in a group with a light load and a group with a heavy load, the charging rate of the pixels in the display unit can be made the same in all the groups. Therefore, in the case of the solid display, gradation due to the difference in the charging rate of the pixel does not occur in the direction (vertical direction) orthogonal to the wiring direction (horizontal direction) of the scanning signal lines.
  • the scan control signal generation circuit starts the rising of the scan control signal (gate clock signal GCK), and the group is lightly loaded. (Region A, Region B) may be delayed.
  • the scanning control signal generation circuit performs the start of rising and the start of falling of the scanning control signal (gate clock signal GCK).
  • the scanning control signal (gate clock signal GCK) for delaying the timing of rising to the pixel effective charging voltage for the group (region A, region B, region C) is at least once lower than the effective pixel charging voltage.
  • the voltage may rise to a voltage, and then rise to a voltage effective for charging the pixel.
  • the scanning control signal generation circuit (display control circuit 200) has a timing at which the scanning control signal (gate clock signal GCK) rises to a voltage effective for charging a pixel.
  • the scanning control signal gate clock signal GCK
  • the lighter load group region A, region B
  • the scan control signal gate clock signal GCK
  • the descending timing may be adjusted for all groups (region A, region B, region C).
  • the charging rate of a pixel is determined by the charging period of the pixel. That is, if the charge period of the pixel is the same, the charge rate of the pixel can be made the same.
  • the timing at which the scanning control signal rises up to the pixel charging effective voltage is slowed down as the load is lighter among the classified groups, and the timing at which the scanning control signal falls is reduced.
  • the lighter load group can shorten the high-level period of the scanning control signal, so that the pixel charging period can be shortened.
  • the charging period of a pixel can be made the same in a group with a light load and a group with a heavy load, the charging rate of the pixels in the display unit can be made the same in all the groups. Therefore, in the case of the solid display, gradation due to the difference in the charging rate of the pixel does not occur in the direction (vertical direction) orthogonal to the wiring direction (horizontal direction) of the scanning signal lines.
  • the display device is the display apparatus according to aspect 5, wherein the scan control signal generation circuit (display control circuit 200) includes a plurality of transistors connected in parallel. May include a control circuit (waveform control circuit 401) for controlling the steepness of the rising edge.
  • the scan control signal generation circuit includes a plurality of transistors connected in parallel.
  • a driving method of a display device is a driving method of a display device (liquid crystal display device) having a display unit 510 provided with a plurality of scanning signal lines (gate bus lines), and includes scanning control.
  • a scanning signal supplied to the scanning signal line (gate bus line) at the first step of generating a signal (gate clock signal GCK) and the rising timing of the scanning control signal (gate clock signal GCK) generated in the first step A first step of classifying the plurality of scanning signal lines (gate bus lines) into a plurality of groups (region A, region B, region C) according to a load,
  • the charging rates of the pixels in the display unit 510 corresponding to the classified groups (region A, region B, region C) are the same in all groups (region A, region B, region C). It is characterized by generating a scan control signal (gate clock signal GCK) with controlled rise until the charging effective voltage of the pixel.

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Abstract

表示画像がベタ画像である場合に縦グラデーションを生じさせない。本発明の表示装置は、複数のゲートバスラインを負荷に応じて３つの領域Ａ、領域Ｂ、領域Ｃに分類し、分類された領域Ａ、領域Ｂ、領域Ｃに対応する表示部内の画素の充電率が全ての領域Ａ、領域Ｂ、領域Ｃで同じになるように、ゲートクロック信号ＧＣＫの画素の充電有効な電圧までの立ち上がりを制御する。

Description

表示装置およびその駆動方法
　本発明は、表示装置に関し、より詳しくは、特に矩形以外の形状の表示パネルを有する表示装置およびその駆動方法に関する。
　液晶表示装置は、一般に、互いに対向する２枚の絶縁性のガラス基板からなる液晶パネルを備えている。一方のガラス基板はアレイ基板と呼ばれており、他方のガラス基板は対向基板と呼ばれている。アレイ基板にはＴＦＴ（薄膜トランジスタ）や画素電極などが形成され、対向基板には共通電極（対向電極）やカラーフィルタなどが形成されている。
　このような従来の一般的な液晶パネルは、矩形の表示部（表示領域）を有している。表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスライン（走査信号線）と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが形成されている。各画素形成部には、対応する交差点を通過するゲートバスラインにゲート電極が接続されると共に当該交差点を通過するソースバスラインにソース電極が接続されたＴＦＴと、そのＴＦＴのドレイン電極に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた共通電極および補助容量電極と、画素電極と共通電極とによって形成される液晶容量と、画素電極と補助容量電極とによって形成される補助容量とが含まれている。液晶容量と補助容量とによって画素容量が構成されている。以上のような構成において、各ＴＦＴのゲート電極がゲートバスラインからアクティブな走査信号を受けたときに当該ＴＦＴのソース電極がソースバスラインから受けるデータ電圧（映像信号）に基づいて、画素容量の充電が行われる。このようにして上記複数個の画素形成部内の画素容量の充電が行われることにより、表示部に所望の画像が表示される。
　ところで、上述のような液晶表示装置において、例えばバックライトを構成する光源の配置に起因して、輝度むらが生じることがある。そこで、従来、輝度むらの発生を抑制するために、目標とする表示階調に対応するデータ電圧に補正を施して、補正後のデータ電圧をソースバスラインに印加することが行われている（例えば特許文献１）。
日本国公開特許公報「特開２００８－７０４０４号公報（２００８年３月２７日公開）」
　上述したように、従来の一般的な液晶パネルは、矩形の表示部（表示領域）を有している。ところが、近年、時計用途の液晶表示装置や車載用途の液晶表示装置など、矩形以外の形状の表示部を備えた液晶表示装置の開発が進められている。なお、以下においては、矩形以外の形状の表示部を備えた表示装置であって表示パネルの外形も矩形以外の形状である表示装置のことを「異型ディスプレイ」という。
　ところで、異型ディスプレイにおいて、目標とする表示画像がいわゆる「ベタ画像」（表示部全体が同一色で同一階調である画像）であるにもかかわらず実際の表示画像が縦グラデーションと呼ばれる画像（横方向に徐々に階調が変化する画像）となることがある。このような異常表示について、図８および図９を参照しつつ説明する。
　図８は、凹形の表示部１０１０を有する異型ディスプレイ１０００におけるゲートバスライン１０１１、表示部１０１０、およびゲートドライバを模式的に示した図である。図８から把握されるように、この異型ディスプレイ１０００においては、表示部１０１０内の領域において、各ゲートバスライン１０１１は上述した画素形成部に接続されている。ここで、表示部１０１０において、凹部を全て含んだ領域を第１領域、凹部を完全に含まれない領域を第３領域、第１領域と第３領域の間の領域であって、凹部を一部含む第２領域とに分けた場合、第１の領域に配されたゲートバスラインは比較的少数の画素形成部に接続されているのに対して、第３の領域に配されたゲートバスラインは比較的多数の画素形成部に接続されている。また、第１の領域と第３の領域の中間にある第２の領域に配されたゲートバスラインは、第１の領域と第３の領域との中間の数の画素形成部に接続されている。
　以上より、第１の領域に配されたゲートバスラインの負荷は相対的に小さく（図の負荷軽）、第２の領域に配されたゲートバスラインの負荷は相対的に第１の領域に次に小さく（図の負荷中）、第３の領域に配されたゲートバスラインの負荷は相対的に大きい（図の負荷重）となるため、各領域のゲートバスライン１０１１のゲート電圧は、図９に示すようになる。つまり、負荷の軽いゲートバスライン１０１１では、画素形成部における充電期間が短く、負荷の重いゲートバスライン１０１１では、画素形成部における充電期間が長くなることがわかる。これにより、表示画像がベタ画像である場合に、上述した縦グラデーションが生じる。すなわち、異常表示が発生する。
　本発明の一態様は、ゲートバスラインの負荷に関わらず、画像形成部における充電期間を同じにすることで、表示画像がベタ画像である場合に縦グラデーションを生じさせない表示装置を実現することを目的とする。
　上記の課題を解決するために、本発明の一態様に係る表示装置は、複数の走査信号線が配設された表示部を有する表示装置であって、走査制御信号を生成する走査制御信号生成回路と、上記走査制御信号生成回路によって生成された走査制御信号の立ち上がりのタイミングで上記走査信号線に供給する走査信号を生成する走査信号線駆動回路と、を含み、上記走査制御信号生成回路は、上記複数の走査信号線を負荷に応じて複数のグループに分類し、分類されたグループに対応する上記表示部内の画素の充電率が全てのグループで同じになるように、上記走査制御信号の画素の充電有効な電圧までの立ち上がりを制御することを特徴としている。
　また、本発明の一態様に係る表示装置の駆動方法は、複数の走査信号線が配設された表示部を有する表示装置の駆動方法であって、走査制御信号を生成する第１ステップと、第１ステップで生成された走査制御信号の立ち上がりのタイミングで上記走査信号線に供給する走査信号を生成する第２ステップと、を含み、上記第１ステップは、上記複数の走査信号線を負荷に応じて複数のグループに分類し、分類されたグループに対応する上記表示部内の画素の充電率が全てのグループで同じになるように、画素の充電有効な電圧までの立ち上がりを制御した走査制御信号を生成することを特徴としている。
　本発明の一態様によれば、表示画像がベタ画像である場合に縦グラデーションを生じさせないという効果を奏する。
本発明の実施形態１に係る液晶表示装置の概略ブロック図である。 図１に示す液晶表示装置の液晶パネルの概略構成図である。 図２に示す液晶パネルの表示部における負荷に応じた領域分けを説明するための図である。 本実施形態１の特徴を説明するための走査信号およびゲートクロック信号の波形図であり、（ａ）は走査信号の理想の波形図であり、（ｂ）は走査信号の実際の波形図であり、（ｃ）は走査信号を生成するためのゲートクロック信号の波形図であり、（ｄ）は（ｃ）のゲートクロック信号によって生成された走査信号の波形図である。 本実施形態２の特徴を説明するための走査信号およびゲートクロック信号の波形図であり、（ａ）は走査信号の理想の波形図であり、（ｂ）は走査信号の実際の波形図であり、（ｃ）は走査信号を生成するためのゲートクロック信号の波形図であり、（ｄ）は（ｃ）のゲートクロック信号によって生成された走査信号の波形図である。 本実施形態３の特徴を説明するための走査信号およびゲートクロック信号の波形図であり、（ａ）は走査信号の理想の波形図であり、（ｂ）は走査信号の実際の波形図であり、（ｃ）は走査信号を生成するためのゲートクロック信号の波形図であり、（ｄ）は（ｃ）のゲートクロック信号によって生成された走査信号の波形図である。 ゲートクロック信号の立ち上がりを鈍らせるための回路の一例を示す回路図である。 従来の異型ディスプレイにおける表示部、およびゲートドライバを模式的に示した図である。 図８の表示部のゲートバスラインに印加される走査信号の波形図である。
　〔実施形態１〕
　本発明の一実施の形態について説明すれば以下の通りである。なお、本実施形態では、本発明の表示装置を液晶表示装置に適用した例について説明する。
　（液晶表示装置の概要）
　図１は、本実施形態１に係る液晶表示装置の概略構成ブロック図である。液晶表示装置は、図１に示すように、電源１００と表示制御回路（走査制御信号生成回路）２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と液晶パネル５００とを備えている。液晶パネル５００には、画像を表示する表示部（表示領域）５１０が含まれている。液晶パネル５００および表示部５１０の形状は、平面視で凹型となっている。すなわち、本実施形態に係る液晶表示装置は異型ディスプレイである。なお、ゲートドライバ４００あるいはソースドライバ３００もしくはその双方が液晶パネル５００内に設けられていても良い。
　図２は、図１に示す液晶表示装置における表示部５１０について説明するための図である。表示部５１０には、図２に示すように、複数本（ｊ本）のソースバスライン（映像信号線）ＳＬ（１）～ＳＬ（ｊ）と、複数本（ｉ本）のゲートバスライン（走査信号線）ＧＬ（１）～ＧＬ（ｉ）とが配設されている。例えば、ｊは１９２０であり、ｉは１０８０である。また、表示部５１０内の領域において、ソースバスラインＳＬとゲートバスラインＧＬとの交差点の近傍には、画素を形成する画素形成部（不図示）が設けられている。なお、一部の領域（図３において符号５９０で示す領域）では、ゲートバスラインＧＬが表示部５１０外の領域すなわち額縁領域に配設されている。
　（液晶表示装置の動作）
　電源１００は、表示制御回路２００とソースドライバ３００とゲートドライバ４００とに電源電圧を供給する。
　表示制御回路２００は、外部（ホスト等）から送られる画像信号（入力画像データ）ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，およびチャージシェア制御信号ＳＣＨと、ゲートドライバ４００の動作を制御するためのゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫ（走査制御信号）とを出力する。
　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ，ソーススタートパルス信号ＳＳＰ，ソースクロック信号ＳＣＫ，ラッチストローブ信号ＬＳ，およびチャージシェア制御信号ＳＣＨを受け取り、デジタル映像信号ＤＶの示す表示階調に対応するデータ電圧をソースバスラインＳＬ（１）～ＳＬ（ｊ）に印加する。
　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫに基づいて、アクティブな走査信号の各ゲートバスラインＧＬ（１）～ＧＬ（ｉ）への印加を、１垂直走査期間を周期として繰り返す。具体的に、ゲートドライバ４００は、表示制御回路２００によって生成されたゲートクロック信号ＧＣＫの立ち上がりのタイミングでアクティブな走査信号を各ゲートバスラインＧＬ（１）～ＧＬ（ｉ）に印加する。
　以上のようにして、各ソースバスラインＳＬ（１）～ＳＬ（ｊ）にデータ電圧が印加され、各ゲートバスラインＧＬ（１）～ＧＬ（ｉ）に走査信号が印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部５１０に表示される。
　（負荷に応じた領域の分類）
　図３は、図２に示す表示部５１０において、ゲートバスラインＧＬ（以下、単に「ゲートバスライン」と称する）に着目したときに、各ゲートバスラインの負荷に応じた領域の分類を説明するための図である。ここでは、表示部５１０において、複数のゲートバスラインを負荷に応じて３つの領域（グループ）に分類した例について説明する。
　表示部５１０において、図３に示すように、符号Ａは、凹部を全て含んだ領域（以下、領域Ａと称する）を示し、符号Ｃは、凹部を完全に含まれない領域（以下、領域Ｃと称する）を示し、符号Ｂは、符号Ａの領域と符号Ｂの領域の間の領域であって、凹部を一部含む領域（以下、領域Ｂと称する）を示す。ここで、領域Ａに配されたゲートバスラインには比較的少数の画素形成部が接続されているのに対して、領域Ｃに配されたゲートバスラインには比較的多数の画素形成部が接続されている。また、領域Ａと領域Ｃの中間にある領域Ｂに配されたゲートバスラインには、領域Ａと領域Ｃとの中間の数の画素形成部が接続されている。
　従って、領域Ａにおけるゲートバスラインの負荷は領域Ｂ、領域Ｃよりも軽い（負荷軽）。領域Ｂにおけるゲートバスラインの負荷は領域Ａよりも重く、領域Ｃよりも軽い（負荷中）。領域Ｃにおけるゲートバスラインの負荷は領域Ａ、領域Ｂよりも重い（負荷重）。
　（充電期間の調整）
　図３に示す３種類の負荷に分類した領域Ａ、領域Ｂ、領域Ｃにおける有効充電期間の理想は、図４の（ａ）に示す走査信号の波形図で示されるように、各領域において同じである。しかしながら、領域Ａ、領域Ｂ、領域Ｃに含まれるゲートバスラインの負荷が異なるため、実際には、有効充電期間は、図４の（ｂ）に示す走査信号の波形図で示されるように、各領域において異なる。つまり、負荷軽の領域Ａが一番長く、負荷重の領域Ｃが一番短い。
　そこで、本実施形態では、表示制御回路２００で生成されるゲートクロック信号ＧＣＫの波形を負荷に応じて調整することで、ゲートドライバ４００から出力される走査信号のハイレベルの期間（有効充電期間）を各領域で同じにする。つまり、各領域で画素の充電率を同じにする。
　本実施形態では、表示制御回路２００によって、領域Ａ、領域Ｂ、領域Ｃに対応する上記表示部５１０内の画素の充電率が全ての領域で同じになるように、上記ゲートクロック信号ＧＣＫの画素の充電有効な電圧までの立ち上がりを制御すればよい。
　ここでは、表示制御回路２００によって、図４の（ｃ）に示すように、ゲートクロック信号ＧＣＫの立ち上がりのタイミング、すなわちゲートクロック信号ＧＣＫが画素の充電有効な電圧まで立ち上がったときの時間を、負荷が軽い領域Ａほど遅らせると共に、ゲートクロック信号ＧＣＫの立ち下がりのタイミングを、全ての領域で合わせる。
　ゲートドライバ４００は、上述のように生成されたゲートクロック信号ＧＣＫを用いて、図４の（ｄ）に示すように、有効充電期間が全ての領域において同じである波形図の走査信号を生成する。ここで、有効充電期間とは、画素の充電が有効に行える電圧が維持される期間、すなわち、走査信号がハイレベルになる期間とする。
　このように、負荷の重いゲートバスラインに対しては、ゲートクロック信号ＧＣＫのハイレベルの期間を維持させ、負荷がより小さいゲートバスラインに対しては、ゲートクロック信号ＧＣＫの立ち上がりのタイミングを遅らせることで、全体的にバランスよく画素の充電期間を保つことができるという効果を奏する。
　これにより、負荷が異なるゲートバスラインであっても画素の充電率を同じにすることができるので、ベタ表示の場合に、ゲートバスラインの配線方向（横方向）に直交する方向（縦方向）に画素の充電率の違いに起因するグラデーション（縦グラデーション）は生じない。よって、異常表示も発生しない。
　なお、本実施形態では、負荷の異なる、領域Ａ、領域Ｂ、領域Ｃに対応する表示部５１０内の画素の充電率が全ての領域で同じにするために、ゲートクロック信号ＧＣＫが画素の充電有効な電圧まで立ち上がるタイミングを、負荷が軽い領域Ａほど遅らせると共に、ゲートクロック信号ＧＣＫの立ち下がりのタイミングを、全ての領域で合わせる例について説明したが、本発明はこれに限定されない。以下の実施形態２，３において、負荷の異なる、領域Ａ、領域Ｂ、領域Ｃに対応する表示部５１０内の画素の充電率が全ての領域で同じにするための他の例について説明する。
　〔実施形態２〕
　本発明の他の実施形態について説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　本実施形態では、前記実施形態１と同じ液晶表示装置を用いるが、表示制御回路２００によるゲートクロック信号ＧＣＫの生成、ゲートドライバ４００による走査信号の生成が前記実施形態１と異なる。
　（充電期間の調整）
　図５は、本実施形態２の特徴を説明するための走査信号およびゲートクロック信号の波形図であり、（ａ）は走査信号の理想の波形図であり、（ｂ）は走査信号の実際の波形図であり、（ｃ）は走査信号を生成するためのゲートクロック信号の波形図であり、（ｄ）は（ｃ）のゲートクロック信号によって生成された走査信号の波形図である。
　図３に示す３種類の負荷に分類した領域Ａ、領域Ｂ、領域Ｃにおける有効充電期間の理想は、図５の（ａ）に示す走査信号の波形図で示されるように、各領域において同じである。しかしながら、領域Ａ、領域Ｂ、領域Ｃに含まれるゲートバスラインの負荷が異なるため、実際には、有効充電期間は、図５の（ｂ）に示す走査信号の波形図で示されるように、各領域において異なる。つまり、負荷軽の領域Ａが一番長く、負荷重の領域Ｃが一番短い。
　そこで、本実施形態では、ゲートクロック信号ＧＣＫが画素の充電有効な電圧まで立ち上がるタイミングを、上記分類された領域のうち、負荷が軽い領域ほど遅らせると共に、ゲートクロック信号ＧＣＫの立ち下がりのタイミングを、全ての領域で合わせることを前提として、表示制御回路２００によって、図５の（ｃ）に示す波形図となるように、ゲートクロック信号ＧＣＫが生成される。
　すなわち、表示制御回路２００によって、図５の（ｃ）に示すように、ゲートクロック信号ＧＣＫの立ち上がりの開始および立ち下がりの開始を全ての領域で合わせ、画素の充電有効な電圧まで立ち上がるタイミングを遅らせる走査制御信号は、少なくとも１度、画素の充電有効な電圧よりも低い電圧まで立ち上がらせ、その後、画素の充電有効な電圧まで立ち上がらせたゲートクロック信号ＧＣＫが生成される。具体的には、負荷軽の領域Ａでは、２段階の電圧を経て、画素の充電有効な電圧まで立ち上がり、負荷中の領域Ｂでは、１段階の電圧を経て、画素の充電有効な電圧まで立ち上がり、負荷重の領域Ｃでは、段階的な電圧が設定されることなく、すぐに画素の充電有効な電圧まで立ち上がるゲートクロック信号ＧＣＫが生成される。
　ゲートドライバ４００は、上述のように生成されたゲートクロック信号ＧＣＫを用いて、図５の（ｄ）に示すように、有効充電期間が全ての領域において同じである波形図の走査信号を生成する。
　このように、負荷の重いゲートバスラインに対しては、ゲートクロック信号ＧＣＫのハイレベルの期間を維持させ、負荷がより小さいゲートバスラインに対しては、ゲートクロック信号ＧＣＫが画素の充電有効な電圧まで段階的に立ち上がるようにして、結果として、ゲートクロック信号ＧＣＫの電圧が画素の充電有効な電圧まで立ち上がる時間を遅らせることで、全体的にバランスよく画素の充電期間を保つことができるという効果を奏する。
　これにより、負荷が異なるゲートバスラインであっても画素の充電率を同じにすることができるので、ベタ表示の場合に、ゲートバスラインの配線方向（横方向）に直交する方向（縦方向）に画素の充電率の違いに起因するグラデーション（縦グラデーション）は生じない。よって、異常表示も発生しない。
　〔実施形態３〕
　本発明の他の実施形態について説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図６は、本実施形態３の特徴を説明するための走査信号およびゲートクロック信号の波形図であり、（ａ）は走査信号の理想の波形図であり、（ｂ）は走査信号の実際の波形図であり、（ｃ）は走査信号を生成するためのゲートクロック信号の波形図であり、（ｄ）は（ｃ）のゲートクロック信号によって生成された走査信号の波形図である。
　図３に示す３種類の負荷に分類した領域Ａ、領域Ｂ、領域Ｃにおける有効充電期間の理想は、図６の（ａ）に示す走査信号の波形図で示されるように、各領域において同じである。しかしながら、領域Ａ、領域Ｂ、領域Ｃに含まれるゲートバスラインの負荷が異なるため、実際には、有効充電期間は、図６の（ｂ）に示す走査信号の波形図で示されるように、各領域において異なる。つまり、負荷軽の領域Ａが一番長く、負荷重の領域Ｃが一番短い。
　そこで、本実施形態では、ゲートクロック信号ＧＣＫが画素の充電有効な電圧まで立ち上がるタイミングを、上記分類された領域のうち、負荷が軽い領域ほど遅らせると共に、ゲートクロック信号ＧＣＫの立ち下がりのタイミングを、全ての領域で合わせることを前提として、表示制御回路２００によって、図６の（ｃ）に示す波形図となるように、ゲートクロック信号ＧＣＫが生成される。
　すなわち、表示制御回路２００によって、図６の（ｃ）に示すように、ゲートクロック信号ＧＣＫが画素の充電有効な電圧まで立ち上がる時間を遅くするために、上記分類された領域のうち、負荷が軽い領域ほどゲートクロック信号ＧＣＫの立ち上がりを鈍らせると共に、ゲートクロック信号ＧＣＫの立ち下がりのタイミングを、全ての領域で合わせたゲートクロック信号ＧＣＫが生成される。具体的には、負荷軽の領域Ａでは、ゲートクロック信号ＧＣＫの立ち上がりを他の領域Ｂ、領域Ｃにおけるゲートクロック信号ＧＣＫの立ち上がりよりも鈍らせて画素の充電有効な電圧まで立ち上がり、負荷中の領域Ｂでは、ゲートクロック信号ＧＣＫの立ち上がりを領域Ｃよりも鈍らせて画素の充電有効な電圧まで立ち上がり、負荷重の領域Ｃでは、ゲートクロック信号ＧＣＫの立ち上がりを鈍らせることなく、すぐに画素の充電有効な電圧まで立ち上がるゲートクロック信号ＧＣＫが生成される。
　ゲートクロック信号ＧＣＫの立ち上がりを鈍らせる方法としては、例えば図７に示す波形制御回路４０１を用いる。
　波形制御回路４０１は、表示制御回路２００内に設けられ、ゲートドライバ４００に出力されるゲートクロック信号ＧＣＫの波形を制御する。具体的には、波形制御回路４０１は、図７に示すように、並列接続された複数のトランジスタを含み、当該トランジスタのオン・オフによりゲートクロック信号ＧＣＫの立ち上がりの急峻度合いを制御している。例えば１個のトランジスタをオンしたときの抵抗値をｘΩとしたとき、２個のトランジスタをオンしたときの抵抗値はｘ／２Ω、３個のトランジスタをオンしたときの抵抗値はｘ／３Ω、・・・となり、オンしているトランジスタの数によりオン抵抗が異なる。これにより、波形制御回路４０１のオン抵抗を大きくすれば、ゲートクロック信号ＧＣＫの立ち上がりを鈍らせ、オン抵抗を小さくすれば、ゲートクロック信号ＧＣＫの立ち上がりを急峻にすることが可能となる。このように、波形制御回路４０１は、オン抵抗を変えることにより、ゲートクロック信号ＧＣＫの立ち上がりの急峻度合いを制御している。
　なお、ゲートクロック信号ＧＣＫの立ち上がりの急峻度合いを制御するための回路としては、上述した波形制御回路４０１に限定されるものではなく、他の回路であってもよい。
　ゲートドライバ４００は、上述のように生成されたゲートクロック信号ＧＣＫを用いて、図６の（ｄ）に示すように、有効充電期間が全ての領域において同じである波形図の走査信号を生成する。
　このように、負荷の重いゲートバスラインに対しては、ゲートクロック信号ＧＣＫのハイレベルの期間を維持させ、負荷がより小さいゲートバスラインに対しては、ゲートクロック信号ＧＣＫの立ち上がりを鈍らせるようにして、結果として、ゲートクロック信号ＧＣＫの電圧が画素の充電有効な電圧まで立ち上がる時間を遅らせることで、全体的にバランスよく画素の充電期間を保つことができるという効果を奏する。
　これにより、負荷が異なるゲートバスラインであっても画素の充電率を同じにすることができるので、ベタ表示の場合に、ゲートバスラインの配線方向（横方向）に直交する方向（縦方向）に画素の充電率の違いに起因するグラデーション（縦グラデーション）は生じない。よって、異常表示も発生しない。
　〔変形例〕
　本発明は、表示部の画素の充電率を全て同じにするために、ゲートバスラインの負荷に応じて、ゲートクロック信号ＧＣＫの波形を制御している。つまり、ゲートクロック信号ＧＣＫの波形の制御は、１周期毎に行うことになるので、ゲートバスライン毎にゲートクロック信号ＧＣＫの波形を変えることが可能である。このため、最大ゲートバスライン数分の領域に表示部を分類しても、ゲートバスラインの負荷に応じた、ゲートクロック信号ＧＣＫの波形の制御を容易に行うことができる。
　従って、本発明は、前記実施形態１～３で説明したように、表示部５１０をゲートバスラインの負荷に応じて３つの領域に分類する点に限定されるものではなく、４つ以上の領域であっても適用することが可能である。なお、表示部５１０を２つの領域に分類しても、本発明を適用できる。
　また、前記実施形態１～３においては、表示部５１０の構造について特に限定していない。例えば、高移動度による性能向上、画面均一性の向上などから、酸化物半導体層、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物半導体層を備えたＴＦＴアレイを表示装置に用いてもよい。このように、酸化物半導体層を備えたＴＦＴアレイにおいては、ゲートドライバモノリシック（以下、ＧＤＭと称する）、すなわち、ゲートドライバをＴＦＴアレイ上に直接形成することにより、部品点数の削減、信頼性向上を実現している。
　しかも、上記のようなＴＦＴアレイを用いた表示装置であれば、ゲートクロック信号ＧＣＫの本数が少なくて済むため、より簡単に有効充電期間の制御を行うことが可能となる。
　さらに、本発明が適用し得る表示部の形状は、図３に示す凹型の形状に限定されるものではなく、円形状や、上下に凹部が形成された形状や、楕円形状等の矩形以外の形状である。つまり、ゲートバスラインに負荷の差が生じる表示部の形状であれば、どのような形状であっても本発明を適用することができる。
　〔まとめ〕
　本発明の態様１に係る表示装置は、複数の走査信号線（ゲートバスラインＧＬ）が配設された表示部５１０を有する表示装置（液晶表示装置）であって、走査制御信号（ゲートクロック信号ＧＣＫ）を生成する走査制御信号生成回路（表示制御回路２００）と、上記走査制御信号生成回路（表示制御回路２００）によって生成された走査制御信号（ゲートクロック信号ＧＣＫ）の立ち上がりのタイミングで上記走査信号線（ゲートバスラインＧＬ）に供給する走査信号を生成する走査信号線駆動回路（ゲートドライバ４００）と、を含み、上記走査制御信号生成回路（表示制御回路２００）は、上記複数の走査信号線（ゲートバスラインＧＬ）を負荷に応じて複数のグループ（領域Ａ、領域Ｂ、領域Ｃ）に分類し、分類されたグループ（領域Ａ、領域Ｂ、領域Ｃ）に対応する上記表示部５１０内の画素の充電率が全てのグループ（領域Ａ、領域Ｂ、領域Ｃ）で同じになるように、上記走査制御信号（ゲートクロック信号ＧＣＫ）の画素の充電有効な電圧までの立ち上がりを制御することを特徴としている。
　通常、走査信号線の負荷が軽いと、画素の充電期間が長くなり、走査信号線の負荷が重いと、画素の充電期間が短くなる。つまり、走査信号線の負荷に応じて画素の充電率が変る。このため、ベタ表示の場合に、走査信号線の配線方向（横方向）に直交する方向（縦方向）に画素の充電率の違いに起因するグラデーションが生じる。
　上記構成によれば、複数の走査信号線を、負荷に応じて複数のグループに分類し、当該各グループに対応する上記表示部内の画素の充電率が全てのグループで同じになるように、上記走査制御信号の画素の充電有効な電圧までの立ち上がりを制御することで、負荷が異なる走査信号線であっても画素の充電率が同じになる。これにより、ベタ表示の場合に、走査信号線の配線方向（横方向）に直交する方向（縦方向）に画素の充電率の違いに起因するグラデーション（縦グラデーション）は生じない。よって、表示異常も発生しない。
　本発明の態様２に係る表示装置は、上記態様１において、上記走査制御信号生成回路（表示制御回路２００）は、上記走査制御信号（ゲートクロック信号ＧＣＫ）が画素の充電有効な電圧まで立ち上がるタイミングを、上記分類されたグループ（領域Ａ、領域Ｂ、領域Ｃ）のうち、負荷が軽いグループ（領域Ａ、領域Ｂ）ほど遅らせると共に、上記走査制御信号（ゲートクロック信号ＧＣＫ）の立ち下がりのタイミングを、全てのグループ（領域Ａ、領域Ｂ、領域Ｃ）で合わせてもよい。
　通常、画素の充電率は、画素の充電期間によって決まる。つまり、画素の充電期間を同じにすれば、画素の充電率を同じにできる。
　上記構成によれば、走査制御信号が画素の充電有効な電圧までの立ち上がるタイミングを、上記分類されたグループのうち、負荷が軽いグループほど遅らせ、上記走査制御信号の立ち下がりのタイミングを全てのグループで合わせることで、負荷が軽いグループほど、走査制御信号のハイレベルの期間を短くできるので、画素の充電期間を短くすることができる。これにより、負荷が軽いグループと、負荷が重いグループとで画素の充電期間を同じにすることができるので、表示部内の画素の充電率を全てのグループで同じにできる。従って、ベタ表示の場合に、走査信号線の配線方向（横方向）に直交する方向（縦方向）に画素の充電率の違いに起因するグラデーションは生じない。
　本発明の態様３に係る表示装置は、上記態様２において、上記走査制御信号生成回路（表示制御回路２００）は、上記走査制御信号（ゲートクロック信号ＧＣＫ）の立ち上がりの開始を、負荷が軽いグループ（領域Ａ、領域Ｂ）ほど遅らせてもよい。
　上記構成によれば、負荷が軽いグループの走査制御信号の立ち上がりを確実に遅らせることができる。
　本発明の態様４に係る表示装置は、上記態様２において、上記走査制御信号生成回路（表示制御回路２００）は、上記走査制御信号（ゲートクロック信号ＧＣＫ）の立ち上がり開始および立ち下がり開始を全てのグループ（領域Ａ、領域Ｂ、領域Ｃ）で合わせ、上記画素の充電有効な電圧まで立ち上がるタイミングを遅らせる走査制御信号（ゲートクロック信号ＧＣＫ）は、少なくとも１度、画素の充電有効な電圧よりも低い電圧まで立ち上がり、その後、画素の充電有効な電圧まで立ち上がるようにしてもよい。
　上記構成によれば、負荷が軽いグループの走査制御信号の立ち上がりを確実に遅らせることができる。
　本発明の態様５に係る表示装置は、上記態様１において、上記走査制御信号生成回路（表示制御回路２００）は、上記走査制御信号（ゲートクロック信号ＧＣＫ）が画素の充電有効な電圧まで立ち上がるタイミングを、上記分類されたグループ（領域Ａ、領域Ｂ、領域Ｃ）のうち、負荷が軽いグループ（領域Ａ、領域Ｂ）ほど立ち上がりを鈍らせると共に、上記走査制御信号（ゲートクロック信号ＧＣＫ）の立ち下がりのタイミングを、全てのグループ（領域Ａ、領域Ｂ、領域Ｃ）で合わせてもよい。
　通常、画素の充電率は、画素の充電期間によって決まる。つまり、画素の充電期間を同じにすれば、画素の充電率を同じにできる。
　上記構成によれば、走査制御信号が画素の充電有効な電圧まで立ち上がるタイミングを、上記分類されたグループのうち、負荷が軽いグループほど立ち上がりを鈍らせると共に、上記走査制御信号の立ち下がりのタイミングを、全てのグループで合わせることで、負荷が軽いグループほど、走査制御信号のハイレベルの期間を短くできるので、画素の充電期間を短くすることができる。これにより、負荷が軽いグループと、負荷が重いグループとで画素の充電期間を同じにすることができるので、表示部内の画素の充電率を全てのグループで同じにできる。従って、ベタ表示の場合に、走査信号線の配線方向（横方向）に直交する方向（縦方向）に画素の充電率の違いに起因するグラデーションは生じない。
　本発明の態様６に係る表示装置は、上記態様５において、上記走査制御信号生成回路（表示制御回路２００）は、並列接続された複数のトランジスタを含み、当該トランジスタのオン・オフにより走査制御信号の立ち上がりの急峻度合いを制御する制御回路（波形制御回路４０１）を含んでいてもよい。
　上記構成によれば、負荷が軽いグループの走査制御信号の立ち上がりを確実に遅らせることができる。
　本発明の態様７に係る表示装置の駆動方法は、複数の走査信号線（ゲートバスライン）が配設された表示部５１０を有する表示装置（液晶表示装置）の駆動方法であって、走査制御信号（ゲートクロック信号ＧＣＫ）を生成する第１ステップと、第１ステップで生成された走査制御信号（ゲートクロック信号ＧＣＫ）の立ち上がりのタイミングで上記走査信号線（ゲートバスライン）に供給する走査信号を生成する第２ステップと、を含み、上記第１ステップは、上記複数の走査信号線（ゲートバスライン）を負荷に応じて複数のグループ（領域Ａ、領域Ｂ、領域Ｃ）に分類し、分類されたグループ（領域Ａ、領域Ｂ、領域Ｃ）に対応する上記表示部５１０内の画素の充電率が全てのグループ（領域Ａ、領域Ｂ、領域Ｃ）で同じになるように、画素の充電有効な電圧までの立ち上がりを制御した走査制御信号（ゲートクロック信号ＧＣＫ）を生成することを特徴としている。
　上記構成によれば、態様１と同じ効果を奏する。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
１００　電源
２００　表示制御回路（走査制御信号生成回路）
３００　ソースドライバ
４００　ゲートドライバ（走査信号線駆動回路）
４０１　波形制御回路（制御回路）
５００　液晶パネル
５１０　表示部
Ａ　領域
Ｂ　領域
Ｃ　領域
ＧＬ　ゲートバスライン（走査信号線）

Claims (7)

  1. 　複数の走査信号線が配設された表示部を有する表示装置であって、
    　走査制御信号を生成する走査制御信号生成回路と、
    　上記走査制御信号生成回路によって生成された走査制御信号の立ち上がりのタイミングで上記走査信号線に供給する走査信号を生成する走査信号線駆動回路と、を含み、
    　上記走査制御信号生成回路は、
    　上記複数の走査信号線を負荷に応じて複数のグループに分類し、分類されたグループに対応する上記表示部内の画素の充電率が全てのグループで同じになるように、上記走査制御信号の画素の充電有効な電圧までの立ち上がりを制御することを特徴とする表示装置。
  2. 　上記走査制御信号生成回路は、
    　上記走査制御信号が画素の充電有効な電圧まで立ち上がるタイミングを、上記分類されたグループのうち、負荷が軽いグループほど遅らせると共に、上記走査制御信号の立ち下がりのタイミングを、全てのグループで合わせることを特徴とする請求項１に記載の表示装置。
  3. 　上記走査制御信号生成回路は、
    　上記走査制御信号の立ち上がりの開始を、負荷が軽いグループほど遅らせることを特徴とする請求項２に記載の表示装置。
  4. 　上記走査制御信号生成回路は、
    　上記走査制御信号の立ち上がり開始および立ち下がり開始を全てのグループで合わせ、
    　上記画素の充電有効な電圧まで立ち上がるタイミングを遅らせる走査制御信号は、少なくとも１度、画素の充電有効な電圧よりも低い電圧まで立ち上がり、その後、画素の充電有効な電圧まで立ち上がることを特徴とする請求項２に記載の表示装置。
  5. 　上記走査制御信号生成回路は、
    　上記走査制御信号が画素の充電有効な電圧まで立ち上がるタイミングを、上記分類されたグループのうち、負荷が軽いグループほど立ち上がりを鈍らせると共に、上記走査制御信号の立ち下がりのタイミングを、全てのグループで合わせることを特徴とする請求項１に記載の表示装置。
  6. 　上記走査制御信号生成回路は、
    　並列接続された複数のトランジスタを含み、当該トランジスタのオン・オフにより走査制御信号の立ち上がりの急峻度合いを制御する制御回路を含んでいることを特徴とする請求項５に記載の表示装置。
  7. 　複数の走査信号線が配設された表示部を有する表示装置の駆動方法であって、
    　走査制御信号を生成する第１ステップと、
    　第１ステップで生成された走査制御信号の立ち上がりのタイミングで上記走査信号線に供給する走査信号を生成する第２ステップと、を含み、
    　上記第１ステップは、
    　上記複数の走査信号線を負荷に応じて複数のグループに分類し、分類されたグループに対応する上記表示部内の画素の充電率が全てのグループで同じになるように、画素の充電有効な電圧までの立ち上がりを制御した走査制御信号を生成することを特徴とする表示装置の駆動方法。
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