WO2018146947A1 - Electronic circuit and electronic device - Google Patents

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治 小澤
誉博 内藤
達郎 黒岩
賢一 田湯
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ソニーセミコンダクタソリューションズ株式会社
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Abstract

An electronic circuit according to an embodiment of the present invention is provided with a MOS circuit unit and a stabilization element unit. The MOS circuit unit has a deep well. The stabilization element unit has a first element unit disposed between a power supply source and the deep well, and stabilizes the electrical potential of the deep well.

Description

電子回路及び電子機器Electronic circuit and electronic equipment
　本技術は、ＭＯＳ（Metal-Oxide-Semiconductor）回路を含む電子回路、及び電子機器に関する。 This technology relates to an electronic circuit and an electronic device including a MOS (Metal-Oxide-Semiconductor) circuit.
　従来、Ｎ型（Ｐ型）ＭＯＳトランジスタや、ＣＭＯＳ（Complementary MOS）トランジスタ等を含むＭＯＳ回路が多く用いられている。例えば特許文献１には、ＮＭＯＳトランジスタを入力トランジスタとする電圧電流変換回路が記載されている。この入力トランジスタでは、ディープＮウェル層を用いて、基板領域Ｐ－ｓｕｂとトランジスタのウェル領域とが絶縁される。そしてウェル領域のバックゲート電圧を基板領域Ｐ－ｓｕｂの電圧とは独立して制御することで、入力電圧範囲に対する出力電流範囲が制御可能となっている。ディープＮウェル層には、ディープウェル端子を介して電位が与えられるが、当該電位についての詳細は記載されていない（特許文献１の明細書段落［００１４］［００１９］［００２０］［００２４］図１、２等）。 Conventionally, many MOS circuits including N-type (P-type) MOS transistors, CMOS (Complementary MOS) transistors, and the like have been used. For example, Patent Document 1 describes a voltage-current conversion circuit using an NMOS transistor as an input transistor. In this input transistor, the substrate region P-sub is insulated from the well region of the transistor by using the deep N well layer. By controlling the back gate voltage of the well region independently of the voltage of the substrate region P-sub, the output current range relative to the input voltage range can be controlled. A potential is applied to the deep N well layer through a deep well terminal, but details of the potential are not described (see paragraphs [0014], [0019], [0020], and [0024] in the specification of Patent Document 1). 1, 2 etc.).
特開２００９－４９８７２号公報JP 2009-49872 A
　近年、モバイル機器、ウェアラブル機器及びＩｏＴ（Internet of Things）機器等の小型のデバイスが広く普及しており、デバイスの低消費電力化が進められている。上記したようなディープウェルを含むＭＯＳ回路が搭載される場合も多い。微小電流で動作する回路は外来ノイズの影響を受けやすいため、ノイズ耐性を向上させるための技術が求められている。 In recent years, small devices such as mobile devices, wearable devices, and IoT (Internet of Things) devices have become widespread, and low power consumption of devices has been promoted. In many cases, a MOS circuit including a deep well as described above is mounted. Since a circuit that operates with a minute current is easily affected by external noise, a technique for improving noise resistance is required.
　以上のような事情に鑑み、本技術の目的は、ディープウェルを含むＭＯＳ回路が搭載されるデバイスでノイズ耐性が良好な電子回路及び電子機器を提供することにある。 In view of the circumstances as described above, an object of the present technology is to provide an electronic circuit and an electronic device having good noise resistance in a device on which a MOS circuit including a deep well is mounted.
　上記目的を達成するため、本技術の一形態に係る電子回路は、ＭＯＳ回路部と、安定化素子部とを具備する。
　前記ＭＯＳ回路部は、ディープウェルを有する。
　前記安定化素子部は、電力供給源と前記ディープウェルとの間に配置される第１の素子部を有し、前記ディープウェルの電位を安定化させる。 In order to achieve the above object, an electronic circuit according to an embodiment of the present technology includes a MOS circuit unit and a stabilization element unit.
The MOS circuit portion has a deep well.
The stabilizing element unit includes a first element unit disposed between a power supply source and the deep well, and stabilizes the potential of the deep well.
　この電子回路では、電力供給源とＭＯＳ回路部のディープウェルとの間に配置された第１の素子部を有する安定化素子部により、ディープウェルの電位を所望の電位に固定することが可能である。これにより例えばディープウェルと他のウェルとの間の寄生ダイオードに順方向の電位がかかって不要な電流が流れてしまうことを防止することが可能である。ディープウェルの電位を直接、電力供給源に接続しないことによって、電源ノイズがあってもディープウェル電位の揺らぎを小さくすることができ、ノイズ耐性を向上させることが出来る。 In this electronic circuit, it is possible to fix the potential of the deep well to a desired potential by the stabilizing element portion having the first element portion disposed between the power supply source and the deep well of the MOS circuit portion. is there. As a result, for example, it is possible to prevent an unnecessary current from flowing due to a forward potential applied to the parasitic diode between the deep well and the other well. By not connecting the potential of the deep well directly to the power supply source, fluctuation of the deep well potential can be reduced even if there is power supply noise, and noise resistance can be improved.
　前記ＭＯＳ回路部は、ディープＮウェルを有するＣＭＯＳ回路を含んでもよい。
　これによりＣＭＯＳ回路が搭載されたデバイスのノイズ耐性を向上させることが可能となる。 The MOS circuit unit may include a CMOS circuit having a deep N well.
As a result, it is possible to improve noise resistance of a device on which a CMOS circuit is mounted.
　前記ＭＯＳ回路部は、サブスレッショルド領域で動作してもよい。
　これによりＭＯＳ回路部を流れる電流を十分に小さくすることが可能となる。この結果、低消費電力なデバイスではノイズ耐性が懸念事項であるが本構成により電源ノイズ耐性を向上させることが可能となる。 The MOS circuit unit may operate in a subthreshold region.
As a result, the current flowing through the MOS circuit section can be made sufficiently small. As a result, although noise tolerance is a concern in low power consumption devices, it is possible to improve power supply noise tolerance with this configuration.
　１ｎＡ以上１００ｎＡ以下程度の電流により動作してもよい。
　これによりナノアンペアレベルの電流で動作するデバイスでも電源ノイズ起因での誤動作を抑制することが可能となる。 You may operate | move with the electric current about 1 nA or more and 100 nA or less.
This makes it possible to suppress malfunctions caused by power supply noise even in a device that operates with a current of nanoampere level.
　前記安定化素子部は、前記ディープウェルに所定の電圧を印加してもよい。
　これにより、例えばディープウェルを所定の電位に保持することが可能となる。この結果、デバイスのノイズ耐性を十分に向上させることが可能となる。 The stabilizing element unit may apply a predetermined voltage to the deep well.
Thereby, for example, the deep well can be held at a predetermined potential. As a result, the noise immunity of the device can be sufficiently improved.
　前記第１の素子部は、抵抗、キャパシタ、トランジスタ、及びインダクタのいずれか、又はこれらの任意の組み合わせにより構成されてもよい。
　これにより各回路素子を用いて第１の素子部を容易に構成することが可能となる。 The first element unit may be configured by any one of a resistor, a capacitor, a transistor, and an inductor, or any combination thereof.
Thus, the first element portion can be easily configured using each circuit element.
　前記ＭＯＳ回路部は、前記ディープＮウェルが形成されたＰ型基板と、前記ディープＮウェルにより前記Ｐ型基板と電気的に分離されるＰウェルとを有してもよい。この場合、前記安定化素子部は、前記ディープＮウェルの電位を前記Ｐウェルの電位以上の値で保持してもよい。
　これによりディープＮウェルとＰウェルとの間に不要な電流が流れてしまうことを防止することが可能となり、ＭＯＳ回路部の動作を安定化することが可能となる。この結果、デバイスのノイズ耐性を向上することが可能となる。 The MOS circuit unit may include a P-type substrate on which the deep N well is formed, and a P well that is electrically separated from the P-type substrate by the deep N well. In this case, the stabilization element unit may hold the potential of the deep N well at a value equal to or higher than the potential of the P well.
As a result, it is possible to prevent an unnecessary current from flowing between the deep N well and the P well, and it is possible to stabilize the operation of the MOS circuit portion. As a result, it is possible to improve noise resistance of the device.
　前記ＭＯＳ回路部は、前記Ｐウェルに形成されたＮＭＯＳトランジスタを有してもよい。この場合、前記安定化素子部は、前記ディープＮウェルを、前記ＮＭＯＳトランジスタのゲート、ソース、及びドレインのいずれかと接続する配線部を有し、前記ディープＮウェルの電位を前記ＮＭＯＳトランジスタのゲート電位、ソース電位、及びドレイン電位のいずれかと同電位にしてもよい。
　これにより、ＮＭＯＳトランジスタの各部の電位を利用して、ディープＮウェルの電位を容易に安定化することが可能となる。 The MOS circuit unit may include an NMOS transistor formed in the P well. In this case, the stabilization element unit includes a wiring unit that connects the deep N well to any one of a gate, a source, and a drain of the NMOS transistor, and the potential of the deep N well is set to the gate potential of the NMOS transistor. , The source potential and the drain potential may be set to the same potential.
This makes it possible to easily stabilize the potential of the deep N well using the potential of each part of the NMOS transistor.
　前記ＭＯＳ回路部は、前記ディープＮウェルにより前記Ｐ型基板と電気的に分離される複数のＰウェルと、前記複数のＰウェルの各々に形成された複数のＮＭＯＳトランジスタを有してもよい。この場合、前記安定化素子部は、前記ディープＮウェルを、前記複数のＮＭＯＳトランジスタの中の所定のＮＭＯＳトランジスタのゲート、ソース、及びドレインのいずれかと接続する配線部を有し、前記ディープＮウェルの電位を前記所定のＮＭＯＳトランジスタのゲート電位、ソース電位、及びドレイン電位のいずれかと同電位にしてもよい。
　これにより、所定のＮＭＯＳトランジスタの各部の電位を利用して、ディープＮウェル内に設けられた複数のＮＭＯＳトランジスタのノイズ耐性を容易に向上することが可能となる。 The MOS circuit unit may include a plurality of P wells electrically isolated from the P-type substrate by the deep N well, and a plurality of NMOS transistors formed in each of the plurality of P wells. In this case, the stabilization element portion includes a wiring portion that connects the deep N well to any one of a gate, a source, and a drain of a predetermined NMOS transistor among the plurality of NMOS transistors, and the deep N well May be the same as any of the gate potential, source potential, and drain potential of the predetermined NMOS transistor.
This makes it possible to easily improve the noise resistance of the plurality of NMOS transistors provided in the deep N well by using the potential of each part of the predetermined NMOS transistor.
　前記安定化素子部は、ＢＧＲ（Band Gap Reference）回路であってもよい。
　これにより、バンドギャップ電圧等の安定な電圧を用いてディープウェルの電位を十分に安定化することが可能となる。 The stabilizing element unit may be a BGR (Band Gap Reference) circuit.
This makes it possible to sufficiently stabilize the deep well potential using a stable voltage such as a band gap voltage.
　前記安定化素子部は、グランドを基準とした電圧を生成する電圧回路であってもよい。
　これにより、グランドを基準とした電圧を用いてディープウェルの電位を十分に安定化することが可能となる。 The stabilizing element unit may be a voltage circuit that generates a voltage with respect to the ground.
This makes it possible to sufficiently stabilize the potential of the deep well using a voltage with respect to the ground.
　前記電圧回路は、サブスレッショルド領域で動作するＮＭＯＳトランジスタを含んでもよい。
　これにより、例えば電流の変化等に対して電圧の変化が小さい電圧回路を実現可能となる。この結果、ディープウェルの電位を十分に安定化することが可能となる。 The voltage circuit may include an NMOS transistor that operates in a subthreshold region.
Thereby, for example, it is possible to realize a voltage circuit with a small voltage change with respect to a current change or the like. As a result, the potential of the deep well can be sufficiently stabilized.
　前記安定化素子部は、グランドと前記ディープウェルとの間に配置される第２の素子部を有してもよい。
　これにより、例えばディープウェルの電位を直接グランド（ＧＮＤ）に接続しないことによって、ＧＮＤノイズ等があってもディープウェル電位の揺らぎを十分小さくすることが可能となる。また例えばディープウェルの電位がグランドを基準に設定可能となり、ディープウェルの電位を安定化可能となる。この結果、デバイスのノイズ耐性を向上することが可能となる。 The stabilizing element unit may include a second element unit disposed between a ground and the deep well.
Thereby, for example, by not directly connecting the potential of the deep well to the ground (GND), it is possible to sufficiently reduce the fluctuation of the deep well potential even if there is a GND noise or the like. For example, the potential of the deep well can be set with reference to the ground, and the potential of the deep well can be stabilized. As a result, it is possible to improve noise resistance of the device.
　本技術の一形態に係る電子機器は、電力供給源と、電子回路とを具備する。
　前記電子回路は、前記ＭＯＳ回路部と、前記安定化素子部とを有する。 An electronic device according to an embodiment of the present technology includes a power supply source and an electronic circuit.
The electronic circuit includes the MOS circuit portion and the stabilization element portion.
　以上のように、本技術によれば、ディープウェルを含むＭＯＳ回路が搭載されるデバイスのノイズ耐性を向上させることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。 As described above, according to the present technology, it is possible to improve noise resistance of a device on which a MOS circuit including a deep well is mounted. Note that the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
本技術を適用した電子回路の素子構造の一例を示す断面図である。It is sectional drawing which shows an example of the element structure of the electronic circuit to which this technique is applied. 図１に示す電子回路の回路構成を示す模式図である。It is a schematic diagram which shows the circuit structure of the electronic circuit shown in FIG. ディープＮウェルの電位を調整する安定化素子部、及び定電流回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the stabilization element part which adjusts the electric potential of a deep N well, and a constant current circuit. 図３に示す電子回路の他の構成例を示す回路図である。FIG. 4 is a circuit diagram showing another configuration example of the electronic circuit shown in FIG. 3. 第１の実施形態に係る電子回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the electronic circuit which concerns on 1st Embodiment. 図５Ｂに示す電子回路をより具体的に示した回路図である。It is the circuit diagram which showed the electronic circuit shown to FIG. 5B more concretely. 第２の実施形態に係る電子回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the electronic circuit which concerns on 2nd Embodiment. 第３の実施形態に係る電子回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the electronic circuit which concerns on 3rd Embodiment. 図８Ｂに示す電子回路について定電流回路に適用した時の一つの例を具体的に示した図である。It is the figure which concretely showed one example when it applies to a constant current circuit about the electronic circuit shown to FIG. 8B. 第４の実施形態に係る電子回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the electronic circuit which concerns on 4th Embodiment. 図１０Ｂに示す電子回路について定電流回路に適用した時の一つの例を具体的に示した図である。FIG. 10B is a diagram specifically showing one example when the electronic circuit shown in FIG. 10B is applied to a constant current circuit.
　以下、本技術に係る実施形態を、図面を参照しながら説明する。 Hereinafter, embodiments of the present technology will be described with reference to the drawings.
　＜第１の実施形態＞
　［ＭＯＳ回路の構成］
　図１は、本技術を適用した電子回路の素子構造の一例を示す断面図である。電子回路１００は、例えば携帯端末等のモバイル機器、身体に装着して使用されるウェアラブル機器、及びバッテリーで駆動されるＩｏＴ機器等の電子機器に搭載される。その他の用途に用いられる電子機器にも、本技術は適用可能である。 <First Embodiment>
[Configuration of MOS circuit]
FIG. 1 is a cross-sectional view illustrating an example of an element structure of an electronic circuit to which the present technology is applied. The electronic circuit 100 is mounted on an electronic device such as a mobile device such as a portable terminal, a wearable device used by being worn on the body, and an IoT device driven by a battery. The present technology can also be applied to electronic devices used for other purposes.
　電子回路１００は、Ｐ型基板１０、ＭＯＳ回路部２０、ディープウェル電位安定化素子部３０（以降、安定化素子部３０と記載）、電源４０、及びＧＮＤ５０を有する。また電子回路１００は、ｐｓｕｂ給電配線６０、ｐｗ給電配線６１、及びｄｎｗ給電配線６２を有する。 The electronic circuit 100 includes a P-type substrate 10, a MOS circuit unit 20, a deep well potential stabilizing element unit 30 (hereinafter referred to as a stabilizing element unit 30), a power supply 40, and a GND 50. The electronic circuit 100 also includes a psub power supply wiring 60, a pw power supply wiring 61, and a dnw power supply wiring 62.
　Ｐ型基板１０は、ＭＯＳ回路部２０及び安定化素子部３０が形成される半導体基板である。Ｐ型基板１０としては、例えばホウ素等のＰ型不純物が添加されたシリコン基板等が用いられる。図１では、Ｐ型基板１０はｐｓｕｂ（P-type substrate）と記載されている。 The P-type substrate 10 is a semiconductor substrate on which the MOS circuit unit 20 and the stabilizing element unit 30 are formed. As the P-type substrate 10, for example, a silicon substrate to which a P-type impurity such as boron is added is used. In FIG. 1, the P-type substrate 10 is described as psub (P-type substrate).
　Ｐ型基板１０は基板コンタクト１１を有する。基板コンタクト１１としては、例えば、Ｐ型基板１０の上層に形成された不純物（ホウ素）の濃度の濃い領域（図１ではＰ＋と記載）が用いられる。基板コンタクト１１は、Ｐ型基板１０の電位を定めるための端子であり、例えばＧＮＤ５０等に接続される。基板コンタクト１１（Ｐ型基板）の電位等は限定されず、例えばＭＯＳ回路部等を適正に動作させることが可能な任意の電位に適宜接続されてよい。 The P-type substrate 10 has a substrate contact 11. As the substrate contact 11, for example, a region (indicated as P + in FIG. 1) having a high impurity (boron) concentration formed in the upper layer of the P-type substrate 10 is used. The substrate contact 11 is a terminal for determining the potential of the P-type substrate 10 and is connected to, for example, the GND 50 or the like. The potential or the like of the substrate contact 11 (P-type substrate) is not limited, and may be appropriately connected to an arbitrary potential that can properly operate the MOS circuit portion or the like, for example.
　ＭＯＳ回路部２０は、Ｐウェル２１、Ｎウェル２２、及びディープＮウェル２３を有する。図１では、Ｐウェル２１、Ｎウェル２２、及びディープＮウェル２３は、ｐｗ（P-type well）、ｎｗ（Ｎ-type well）、及びｄｎｗ（deep N-type well）と記載されている。 The MOS circuit unit 20 has a P well 21, an N well 22, and a deep N well 23. In FIG. 1, the P well 21, N well 22, and deep N well 23 are described as pw (P-type （well), nw (N-type well), and dnw (deep 、 N-type well).
　Ｐウェル２１は、Ｐ型基板１０の上層に形成されるＰ型半導体の領域である。Ｐウェル２１には、ｐｗコンタクト２４、ドレイン（Drain）２５、及びソース（Source）２６が形成される。Ｐウェル２１の上部（Ｐ型基板１０の表面付近）にはゲート（Gate）２７が形成される。 The P well 21 is a P-type semiconductor region formed in the upper layer of the P-type substrate 10. In the P well 21, a pw contact 24, a drain 25, and a source 26 are formed. A gate 27 is formed above the P well 21 (near the surface of the P-type substrate 10).
　ｐｗコンタクト２４は、Ｐウェル２１の電位を定めるための端子である。ｐｗコンタクト２４は、ｐｗ給電配線６１に接続される。ｐｗコンタクト２４としては、Ｐウェル２１の上層に形成された不純物濃度の濃い領域が用いられる。 The pw contact 24 is a terminal for determining the potential of the P well 21. The pw contact 24 is connected to the pw power supply wiring 61. As the pw contact 24, a region having a high impurity concentration formed in the upper layer of the P well 21 is used.
　ドレイン２５及びソース２６は、Ｐウェル２１の上層に形成されるＮ型半導体の領域であり、リンや砒素等のＮ型不純物を注入して形成される。ドレイン２５及びソース２６が形成される領域は、例えば、後述するＮウェルやディープＮウェルよりも不純物濃度の濃い領域（図１ではＮ＋と記載）である。 The drain 25 and the source 26 are N-type semiconductor regions formed in the upper layer of the P well 21 and are formed by implanting N-type impurities such as phosphorus and arsenic. The region where the drain 25 and the source 26 are formed is, for example, a region (described as N + in FIG. 1) having a higher impurity concentration than an N well and a deep N well described later.
　Ｎ型半導体の領域であるドレイン２５及びソース２６とＰウェル２１との間にはＰＮ接合が形成される。このため、ドレイン２５とＰウェル２１との間には、第１のＰＮ接合ダイオード６３が形成され、ソース２６とＰウェル２１との間には第２のＰＮ接合ダイオード６４が形成される。 A PN junction is formed between the drain 25 and source 26, which are N-type semiconductor regions, and the P well 21. Therefore, a first PN junction diode 63 is formed between the drain 25 and the P well 21, and a second PN junction diode 64 is formed between the source 26 and the P well 21.
　ドレイン２５及びソース２６は、互いに隣り合うように所定の間隔（ゲート長Ｌ）をあけて設けられる。またドレイン２５及びソース２６には、Ｐウェル２１の表面（Ｐ型基板１０の表面）に設けられた配線が接続される。 The drain 25 and the source 26 are provided with a predetermined interval (gate length L) so as to be adjacent to each other. Further, wiring provided on the surface of the P well 21 (the surface of the P-type substrate 10) is connected to the drain 25 and the source 26.
　ゲート２７は、Ｐウェル２１表面に形成されたゲート絶縁膜（図示省略）を介してＰウェル２１の上部に設けられる。ゲート２７は、ドレイン２５及びソース２６を跨ぐように形成され、Ｐ型基板１０の表面に設けられた配線に接続される。このように、Ｐウェル２１には、ドレイン２５、ソース２６、及びゲート２７を有するＮＭＯＳトランジスタ７０が形成される。 The gate 27 is provided above the P well 21 via a gate insulating film (not shown) formed on the surface of the P well 21. The gate 27 is formed so as to straddle the drain 25 and the source 26 and is connected to a wiring provided on the surface of the P-type substrate 10. Thus, the NMOS transistor 70 having the drain 25, the source 26, and the gate 27 is formed in the P well 21.
　Ｎウェル２２は、Ｐウェル２１の側面を覆うようにＰウェル２１の周りに設けられるＮ型半導体の領域である。図１に示す断面図では、Ｐウェル２１の左右の側面を覆うＮウェル２２が模式的に図示されている。 The N well 22 is an N-type semiconductor region provided around the P well 21 so as to cover the side surface of the P well 21. In the cross-sectional view shown in FIG. 1, an N well 22 that covers the left and right side surfaces of the P well 21 is schematically illustrated.
　Ｎウェル２２は、ｎｗコンタクト２８を有する。ｎｗコンタクト２８としては、Ｎウェル２２の上層に形成された不純物濃度の濃い領域が用いられる。ｎｗコンタクト２８には、ｄｎｗ給電配線６２が接続される。 The N well 22 has an nw contact 28. As the nw contact 28, a region having a high impurity concentration formed in the upper layer of the N well 22 is used. A dnw power supply wiring 62 is connected to the nw contact 28.
　ディープＮウェル２３は、Ｐウェル２１の表面とは反対の側に設けられるＮ型半導体の領域である。図１に示すように、ディープＮウェル２３は、Ｐウェル２１が形成された領域を覆うように設けられる。またディープＮウェル２３は、Ｐウェル２１の側面を囲むＮウェル２２と接続される。従ってＰウェル２１は、ディープＮウェル２３により、Ｐ型基板１０と電気的に分離される。 The deep N well 23 is an N-type semiconductor region provided on the side opposite to the surface of the P well 21. As shown in FIG. 1, the deep N well 23 is provided so as to cover the region where the P well 21 is formed. The deep N well 23 is connected to the N well 22 surrounding the side surface of the P well 21. Therefore, the P well 21 is electrically separated from the P-type substrate 10 by the deep N well 23.
　図１に示す例では、ディープＮウェル２３は、Ｎウェル２２及びｎｗコンタクト２８を介してｄｎｗ給電配線６２に接続される。従って、ディープＮウェル２３の電位は、ｄｎｗ給電配線６２に入力される電圧等を介して制御される。 In the example shown in FIG. 1, the deep N well 23 is connected to the dnw power supply wiring 62 via the N well 22 and the nw contact 28. Therefore, the potential of the deep N well 23 is controlled via a voltage or the like input to the dnw power supply wiring 62.
　ディープＮウェル２３とＰウェル２１との間には、第３のＰＮ接合ダイオード６５が形成される。またディープＮウェル２３とＰ型基板１０との間には第４のＰＮ接合ダイオード６６が形成される。本実施形態では、ディープＮウェル２３は、ＭＯＳ回路等に用いられるディープウェルのうち、Ｎ型のディープウェルに相当する。 A third PN junction diode 65 is formed between the deep N well 23 and the P well 21. A fourth PN junction diode 66 is formed between the deep N well 23 and the P-type substrate 10. In the present embodiment, the deep N well 23 corresponds to an N-type deep well among deep wells used in MOS circuits and the like.
　安定化素子部３０は、第１の素子部３１及び第２の素子部３２を有する。第１の素子部３１は、ｄｎｗ給電配線６２と電源（ＶＤＤ）４０との間に設けられる。第２の素子部３２は、ｄｎｗ給電配線６２とＧＮＤ（ＶＳＳ）５０との間に設けられる。図１では、Ｐ型基板１０上に設けられた安定化素子部３０が模式的に図示されている。本実施形態では、電源４０及びＧＮＤ５０は、電力供給源及びグランドに相当する。 The stabilizing element unit 30 includes a first element unit 31 and a second element unit 32. The first element unit 31 is provided between the dnw power supply wiring 62 and the power supply (VDD) 40. The second element unit 32 is provided between the dnw power supply wiring 62 and the GND (VSS) 50. In FIG. 1, a stabilizing element unit 30 provided on the P-type substrate 10 is schematically illustrated. In the present embodiment, the power supply 40 and the GND 50 correspond to a power supply source and a ground.
　図１に示す例では、ディープＮウェル２３上に１つのＮＭＯＳトランジスタ７０が形成された。これに限定されず、例えばディープＮウェル２３上に複数のＮＭＯＳトランジスタが設けられてもよい。またＮＭＯＳトランジスタ７０に加えＰＭＯＳトランジスタが適宜設けられてもよい。すなわち、ディープＮウェル２３を有するＣＭＯＳ回路が構成されてもよい。本技術は、電圧・電流源等のアナログ回路やロジックＩＣ等のデジタル回路を含む任意のＭＯＳ回路に適用可能である。 In the example shown in FIG. 1, one NMOS transistor 70 is formed on the deep N well 23. For example, a plurality of NMOS transistors may be provided on the deep N well 23. In addition to the NMOS transistor 70, a PMOS transistor may be provided as appropriate. That is, a CMOS circuit having the deep N well 23 may be configured. The present technology can be applied to an arbitrary MOS circuit including an analog circuit such as a voltage / current source and a digital circuit such as a logic IC.
　図２は、図１に示す電子回路１００の回路構成を示す模式図である。図２では、ＮＭＯＳトランジスタ７０（ドレイン２５、ソース２６、及びゲート２７）が形成されたＰウェル２１の領域が模式的に図示されている。 FIG. 2 is a schematic diagram showing a circuit configuration of the electronic circuit 100 shown in FIG. FIG. 2 schematically shows a region of the P well 21 in which the NMOS transistor 70 (the drain 25, the source 26, and the gate 27) is formed.
　Ｐウェル２１は、第１及び第２のＰＮ接合ダイオード６３及び６４を介してドレイン２５及びソース２６にそれぞれ接続される。またＰウェル２１は、ｐｗコンタクト２４を介してｐｗ給電配線６１に接続される。 The P well 21 is connected to the drain 25 and the source 26 via the first and second PN junction diodes 63 and 64, respectively. The P well 21 is connected to the pw power supply wiring 61 through the pw contact 24.
　ディープＮウェル２３は、第３のＰＮ接合ダイオード６５を介してＰウェル２１に接続される。図２に示すように、第３のＰＮ接合ダイオード６５は、Ｐウェル２１からディープＮウェル２３に向けて順方向に接続される。またディープＮウェル２３は、第４のＰＮ接合ダイオード６６を介してＰ型基板１０に接続される。第４のＰＮ接合ダイオード６６は、Ｐ型基板１０からディープＮウェル２３に向けて順方向に接続される。 The deep N well 23 is connected to the P well 21 through the third PN junction diode 65. As shown in FIG. 2, the third PN junction diode 65 is connected in the forward direction from the P well 21 to the deep N well 23. The deep N well 23 is connected to the P-type substrate 10 through a fourth PN junction diode 66. The fourth PN junction diode 66 is connected in the forward direction from the P-type substrate 10 toward the deep N well 23.
　安定化素子部３０は、ディープＮウェルの電位を安定化させる。図２に示すように、ディープＮウェル２３は、安定化素子部３０の第１の素子部３１を介して電源４０に接続される。またディープＮウェル２３は、安定化素子部３０の第２の素子部３２を介してＧＮＤ５０に接続される。第１及び第２の素子部３１及び３２の構成を適宜設計することで、ディープＮウェル２３の電位を安定化させることが可能である。 The stabilizing element unit 30 stabilizes the potential of the deep N well. As shown in FIG. 2, the deep N well 23 is connected to the power supply 40 via the first element portion 31 of the stabilizing element portion 30. The deep N well 23 is connected to the GND 50 via the second element part 32 of the stabilization element part 30. By appropriately designing the configurations of the first and second element portions 31 and 32, the potential of the deep N well 23 can be stabilized.
　本実施形態では、安定化素子部３０により、ディープＮウェルの電位がＰウェル２１の電位以上の値で保持される。従って、第３のＰＮ接合ダイオード６５には逆バイアスが加えられる。また上記したように、Ｐ型基板１０はＧＮＤ等の低い電位に接続される。従ってディープＮウェル２３の電位はＰ型基板１０の電位よりも高い値となり、第４のＰＮ接合ダイオード６６にも逆バイアスが加えられる。このため、ディープＮウェル２３と他のウェルとの間に不要な電流が流れてしまうことを防止することが可能となる。 In this embodiment, the stabilization element 30 holds the potential of the deep N well at a value equal to or higher than the potential of the P well 21. Accordingly, a reverse bias is applied to the third PN junction diode 65. Further, as described above, the P-type substrate 10 is connected to a low potential such as GND. Therefore, the potential of the deep N well 23 is higher than the potential of the P-type substrate 10, and a reverse bias is also applied to the fourth PN junction diode 66. For this reason, it is possible to prevent unnecessary current from flowing between the deep N well 23 and other wells.
　以下では、図１及び図２で説明したＭＯＳ回路を使った具体的な電子回路について説明する。 Hereinafter, a specific electronic circuit using the MOS circuit described in FIGS. 1 and 2 will be described.
　図３は、ディープＮウェルの電位を調整する安定化素子部、及び定電流回路の構成例を示す回路図である。電子回路２００は定電流回路として機能し、ＭＯＳ回路部２２０、電流回路部２８０、及び安定化素子部２３０を有する。 FIG. 3 is a circuit diagram showing a configuration example of a stabilizing element unit for adjusting the potential of the deep N well and a constant current circuit. The electronic circuit 200 functions as a constant current circuit, and includes a MOS circuit unit 220, a current circuit unit 280, and a stabilization element unit 230.
　ＭＯＳ回路部２２０は、第１のＮＭＯＳトランジスタ２７０ａ、第２のＮＭＯＳトランジスタ２７０ｂ、及び抵抗素子２７５を有する。図３では、各ＮＭＯＳトランジスタの下（Ｐウェルの下）に形成されたディープＮウェル２２３の領域が模式的に図示されている。また図３では、各ＮＭＯＳトランジスタのソースが下側に、ドレインが上側に図示されている。 The MOS circuit unit 220 includes a first NMOS transistor 270a, a second NMOS transistor 270b, and a resistance element 275. In FIG. 3, the region of the deep N well 223 formed under each NMOS transistor (under the P well) is schematically illustrated. In FIG. 3, the source of each NMOS transistor is shown on the lower side and the drain is shown on the upper side.
　第１のＮＭＯＳトランジスタ２７０ａは、第１のＰウェル２２１ａに形成される。第１のＮＭＯＳトランジスタ２７０ａでは、ドレインとゲートが接続される。また第１のＮＭＯＳトランジスタ２７０ａのソースは、第１のＰウェル２２１ａ及びＧＮＤ５０に接続される。従って第１のＰウェル２２１ａは第１のＮＭＯＳトランジスタ２７０ａのソースと同じ電位となる。また第１のＰウェル２２１ａは、第１の接合ダイオード２６５ａを介してディープＮウェル２２３に接続される。 The first NMOS transistor 270a is formed in the first P well 221a. In the first NMOS transistor 270a, the drain and the gate are connected. The source of the first NMOS transistor 270a is connected to the first P well 221a and the GND 50. Therefore, the first P well 221a has the same potential as the source of the first NMOS transistor 270a. The first P well 221a is connected to the deep N well 223 via the first junction diode 265a.
　第２のＮＭＯＳトランジスタ２７０ｂは、第２のＰウェル２２１ｂに形成される。第２のＮＭＯＳトランジスタ２７０ｂのゲートは、第１のＮＭＯＳトランジスタ２７０ａのゲートに接続される。第２のＮＭＯＳトランジスタ２７０ｂのソースは、抵抗素子２７５を介してＧＮＤ５０に接続される。また第２のＮＭＯＳトランジスタ２７０ｂのソースは、第２のＰウェル２２１ｂに接続される。従って第２のＰウェル２２１ｂは第２のＮＭＯＳトランジスタ２７０ｂのソースと同じ電位となる。また第２のＰウェル２２１ｂは、第２の接合ダイオード２６５ｂを介してディープＮウェル２２３に接続される。 The second NMOS transistor 270b is formed in the second P well 221b. The gate of the second NMOS transistor 270b is connected to the gate of the first NMOS transistor 270a. The source of the second NMOS transistor 270 b is connected to the GND 50 via the resistance element 275. The source of the second NMOS transistor 270b is connected to the second P well 221b. Therefore, the second P well 221b has the same potential as the source of the second NMOS transistor 270b. The second P well 221b is connected to the deep N well 223 via the second junction diode 265b.
　本実施系形態では、ＭＯＳ回路部２２０（第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂ）は、サブスレッショルド領域で動作する。すなわち、第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂは、ゲート電圧Ｖｇｓを閾値電圧Ｖｔｈ以下で動作可能なように設計される。従ってＭＯＳ回路部２２０は、微小電流で駆動する低消費電力な回路として機能する。例えばＭＯＳ回路部２２０は、１ｎＡ以上１００ｎＡ以下程度の電流により動作し、その消費電力は例えば数ｎＷから数百ｎＷ以下となる。 In this embodiment, the MOS circuit unit 220 (first and second NMOS transistors 270a and 270b) operates in the subthreshold region. That is, the first and second NMOS transistors 270a and 270b are designed so that they can operate with the gate voltage Vgs equal to or lower than the threshold voltage Vth. Therefore, the MOS circuit unit 220 functions as a low power consumption circuit that is driven by a minute current. For example, the MOS circuit unit 220 operates with a current of about 1 nA or more and 100 nA or less, and its power consumption is, for example, several nW to several hundred nW or less.
　第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂの具体的な構成等は限定されず、サブスレッショルド領域で動作可能なように、ゲート長Ｌやゲート幅Ｗ等の各パラメータが適宜設定される。また第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂが使用される用途等に応じて、各パラメータ等が適宜設定されてもよい。 The specific configuration and the like of the first and second NMOS transistors 270a and 270b are not limited, and parameters such as the gate length L and the gate width W are appropriately set so that the first and second NMOS transistors 270a and 270b can operate in the subthreshold region. In addition, each parameter and the like may be set as appropriate according to the application in which the first and second NMOS transistors 270a and 270b are used.
　電流回路部２８０は、ＭＯＳ回路部２２０に所定の電流を供給する回路である。図３に示すように、電流回路部２８０は、第１のＮＭＯＳトランジスタ２７０ａのドレイン、及び第２のＮＭＯＳトランジスタ２７０ｂのドレインにそれぞれ接続される。そして各ＮＭＯＳトランジスタの各ドレインに、互いに同様の電流がそれぞれ供給される。電流回路部２８０の具体的な構成等は限定されず、第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂに同様の電流を供給可能な回路が適宜構成されてよい（例えば図９の電流回路部１２８０参照）。 The current circuit unit 280 is a circuit that supplies a predetermined current to the MOS circuit unit 220. As shown in FIG. 3, the current circuit unit 280 is connected to the drain of the first NMOS transistor 270a and the drain of the second NMOS transistor 270b, respectively. The same current is supplied to each drain of each NMOS transistor. A specific configuration or the like of the current circuit unit 280 is not limited, and a circuit capable of supplying a similar current to the first and second NMOS transistors 270a and 270b may be appropriately configured (for example, the current circuit unit 1280 in FIG. 9). reference).
　サブスレッショルド（弱反転）領域でのＭＯＳトランジスタを流れるドレイン電流ＩDは、ゲート電圧Ｖｇｓ、閾値電圧Ｖｔｈ、ソースドレイン電圧Ｖｄｓを用いて以下の式で与えられる。 The drain current ID flowing through the MOS transistor in the subthreshold (weak inversion) region is given by the following equation using the gate voltage Vgs, threshold voltage Vth, and source / drain voltage Vds.
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000001
　ここで、ηはスロープファクターであり、Ｖｔは、ボルツマン定数ｋ、温度Ｔ、キャリアの電荷ｑで表される温度電圧である。またβはＭＯＳトランジスタのゲート幅Ｗ、ゲート長Ｌ、キャリア移動度μ、及びゲート容量Ｃoxで表されるＭＯＳトランジスタのサイズ比である。 Here, η is a slope factor, and Vt is a temperature voltage represented by Boltzmann constant k, temperature T, and carrier charge q. Β is the size ratio of the MOS transistor expressed by the gate width W, the gate length L, the carrier mobility μ, and the gate capacitance C ox of the MOS transistor.
　ソースドレイン電圧Ｖｄｓが、温度電圧Ｖｔよりも十分大きい場合、（数１）は以下のように近似される。 When the source / drain voltage Vds is sufficiently larger than the temperature voltage Vt, (Equation 1) is approximated as follows.
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000002
　（数２）から、ドレイン電流ＩDは、ゲート電圧Ｖｇｓに対して指数関数的に大きく増減することが分かる。換言すると、ドレイン電流ＩDの変化に対して、ゲート電圧Ｖｇｓは大きく変化しない。（数２）からゲート電圧Ｖｇｓは以下のように算出される。 (Equation 2) shows that the drain current ID greatly increases and decreases exponentially with respect to the gate voltage Vgs. In other words, the gate voltage Vgs does not change greatly with respect to the change in the drain current ID . From (Equation 2), the gate voltage Vgs is calculated as follows.
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000003
　図３に示すＭＯＳ回路部２２０において、第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂのアスペクト比（β１：β２）が１：Ｎに設定され、各ＮＭＯＳトランジスタに同じ大きさの電流（ドレイン電流ＩD）が供給されるとする。この場合、第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂのゲート電圧Ｖｇｓ１及びＶｇｓ２は、サイズの違いにより互いに異なる値となる。従って抵抗素子２７５には、各ゲート電圧の差であるΔＶｇｓが印加される。ΔＶｇｓは以下のように算出される。 In the MOS circuit unit 220 shown in FIG. 3, the aspect ratio (β1: β2) of the first and second NMOS transistors 270a and 270b is set to 1: N, and each NMOS transistor has the same current (drain current I D ) is supplied. In this case, the gate voltages Vgs1 and Vgs2 of the first and second NMOS transistors 270a and 270b have different values depending on the size. Therefore, ΔVgs which is a difference between the gate voltages is applied to the resistance element 275. ΔVgs is calculated as follows.
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000004
　従って抵抗素子２７５の抵抗値をＲとすると、この電位差ΔＶｇｓにより第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂに流れるドレイン電流ＩDは、以下のように算出される。 Accordingly, when the resistance value of the resistance element 275 is R, the drain current ID flowing through the first and second NMOS transistors 270a and 270b by this potential difference ΔVgs is calculated as follows.
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000005
　（数５）に示すように、ドレイン電流ＩDは、抵抗値Ｒ及び各ＮＭＯＳトランジスタのサイズの比Ｎで定められ、電源電圧等に依存しない電流となる。このように、図３に示すＭＯＳ回路部２２０及び電流回路部２８０を用いることで、電源電圧の変動等に対して変動が小さく、一定な電流を生成する定電流源が構成される。なお、ＭＯＳ回路部２２０の構成は図３に示す例に限定されず、回路の用途等に応じて適宜変更されてよい。 As shown in (Expression 5), the drain current ID is determined by the resistance value R and the size ratio N of each NMOS transistor, and is a current that does not depend on the power supply voltage or the like. As described above, by using the MOS circuit unit 220 and the current circuit unit 280 shown in FIG. 3, a constant current source that generates a constant current with a small variation with respect to a variation in the power supply voltage or the like is configured. Note that the configuration of the MOS circuit unit 220 is not limited to the example shown in FIG. 3, and may be changed as appropriate according to the use of the circuit.
　図４は、図３に示す電子回路２００の他の構成例を示す回路図である。図４Ａは、カスコード（多段積み）接続されたＮＭＯＳトランジスタを含む電子回路３００の回路図である。図４Ｂは、コンポジットカスコード接続されたＮＭＯＳトランジスタを含む電子回路４００の回路図である。 FIG. 4 is a circuit diagram showing another configuration example of the electronic circuit 200 shown in FIG. FIG. 4A is a circuit diagram of an electronic circuit 300 including NMOS transistors connected in cascode (multi-stage stack). FIG. 4B is a circuit diagram of an electronic circuit 400 that includes a composite cascode-connected NMOS transistor.
　図４Ａに示す電子回路３００は、ＭＯＳ回路部３２０、電流回路部３８０、及び安定化素子部３３０を有する。電流回路部３８０及び安定化素子部３３０については、図３に示す電子回路２００と同様に構成されてよい。 4A includes a MOS circuit portion 320, a current circuit portion 380, and a stabilizing element portion 330. The current circuit unit 380 and the stabilization element unit 330 may be configured similarly to the electronic circuit 200 shown in FIG.
　ＭＯＳ回路部３２０は、第１～第４のＮＭＯＳトランジスタ３７０ａ～３７０ｂと、抵抗素子３７５とを有する。第１のＮＭＯＳトランジスタ３７０ａ、第２のＮＭＯＳトランジスタ３７０ｂ、及び抵抗素子３７５は、図３に示す第１及び第２のＮＭＯＳトランジスタ２７０ａ及び２７０ｂと、抵抗素子３７５と同様に接続される。 The MOS circuit section 320 includes first to fourth NMOS transistors 370a to 370b and a resistance element 375. The first NMOS transistor 370a, the second NMOS transistor 370b, and the resistor element 375 are connected in the same manner as the resistor element 375 and the first and second NMOS transistors 270a and 270b shown in FIG.
　第３のＮＭＯＳトランジスタ３７０ｃは、第３のＰウェル３２１ｃに形成される。第３のＮＭＯＳトランジスタ３７０ｃでは、ドレインとゲートが接続される。また第３のＮＭＯＳトランジスタ３７０ｃのソースは、第３のＰウェル３２１ｃ及び第１のＮＭＯＳトランジスタ３７０ａのドレインに接続される。また、第３のＰウェル３２１ｃは、第３の接合ダイオード３６５ｃを介してディープＮウェル３２３に接続される。 The third NMOS transistor 370c is formed in the third P well 321c. In the third NMOS transistor 370c, the drain and the gate are connected. The source of the third NMOS transistor 370c is connected to the third P well 321c and the drain of the first NMOS transistor 370a. The third P well 321c is connected to the deep N well 323 through the third junction diode 365c.
　第４のＮＭＯＳトランジスタ３７０ｄは、第４のＰウェル３２１ｄに形成される。第４のＮＭＯＳトランジスタ３７０ｄのゲートは、第３のＮＭＯＳトランジスタ３７０ｃのゲートに接続される。また第４のＮＭＯＳトランジスタ３７０ｄのソースは、第４のＰウェル３２１ｄ及び第２のＮＭＯＳトランジスタ３７０ｂのドレインに接続される。また、第４のＰウェル３２１ｄは、第４の接合ダイオード３６５ｄを介してディープＮウェル３２３に接続される。 The fourth NMOS transistor 370d is formed in the fourth P well 321d. The gate of the fourth NMOS transistor 370d is connected to the gate of the third NMOS transistor 370c. The source of the fourth NMOS transistor 370d is connected to the fourth P well 321d and the drain of the second NMOS transistor 370b. The fourth P well 321d is connected to the deep N well 323 through the fourth junction diode 365d.
　電流回路部３８０は、第３のＮＭＯＳトランジスタ３７０ｃのドレイン、及び第４のＮＭＯＳトランジスタ３７０ｄのドレインにそれぞれ接続され、互いに同様の電流を供給する。安定化素子部３３０は、ディープＮウェル３２３に接続され、ディープＮウェル３２３の電位を安定化する。 The current circuit unit 380 is connected to the drain of the third NMOS transistor 370c and the drain of the fourth NMOS transistor 370d, and supplies the same current to each other. The stabilizing element unit 330 is connected to the deep N well 323 and stabilizes the potential of the deep N well 323.
　このように、図４Ａでは、第１及び第２のＮＭＯＳトランジスタ３７０ａ及び３７０ｂの上流（電流回路部３８０側）に第３及び第４のＮＭＯＳトランジスタ３７０ｃ及び３７０ｄが設けられ、カスコード接続されたＮＭＯＳトランジスタ回路が構成される。なお、第１～第４のＮＭＯＳトランジスタ３７０ａ～３７０ｂの構成等は限定されない。例えば、ＭＯＳ回路部３２０の用途等に応じて、各ＮＭＯＳトランジスタのゲート幅Ｗ等のパラメータが適宜設定されてよい。 In this way, in FIG. 4A, the third and fourth NMOS transistors 370c and 370d are provided upstream of the first and second NMOS transistors 370a and 370b (on the current circuit unit 380 side), and are cascode-connected NMOS transistors. A circuit is constructed. The configuration of the first to fourth NMOS transistors 370a to 370b is not limited. For example, parameters such as the gate width W of each NMOS transistor may be appropriately set according to the use of the MOS circuit unit 320 and the like.
　例えば電源４０の電圧が高い場合に、ＮＭＯＳトランジスタに加わるソースドレイン電圧Ｖｄｓが大きくなり、インパクトイオン化による電流増加等の問題が生じる可能性がある。ＮＭＯＳトランジスタをカスコード接続することで、複数のＮＭＯＳトランジスタにより電圧を分散することが可能となり、電流の増加等を抑制することが可能となる。 For example, when the voltage of the power supply 40 is high, the source / drain voltage Vds applied to the NMOS transistor increases, which may cause problems such as an increase in current due to impact ionization. By cascode-connecting NMOS transistors, it is possible to distribute the voltage by a plurality of NMOS transistors, and to suppress an increase in current.
　図４Ｂに示す電子回路４００は、第１～第４のＮＭＯＳトランジスタ４７０ａ～４７０ｂがコンポジットカスコード接続された場合の構成例である。コンポジットカスコード接続では、例えば１段目（第１及び第２のＮＭＯＳトランジスタ４７０ａ及び４７０ｂ）のアスペクト比に比べ、２段目（第３及び第４のＮＭＯＳトランジスタ４７０ｃ及び４７０ｄ）のアスペクト比が大きく設定される場合がある。これに限定されず、各ＮＭＯＳトランジスタのサイズ等が適宜設定されてよい。 The electronic circuit 400 shown in FIG. 4B is a configuration example when the first to fourth NMOS transistors 470a to 470b are composite-cascode-connected. In the composite cascode connection, for example, the aspect ratio of the second stage (third and fourth NMOS transistors 470c and 470d) is set larger than the aspect ratio of the first stage (first and second NMOS transistors 470a and 470b). May be. The present invention is not limited to this, and the size and the like of each NMOS transistor may be set as appropriate.
　図５は、第１の実施形態に係る電子回路の構成例を示す回路図である。図５Ａは、カスコード接続されたＮＭＯＳトランジスタを含む電子回路５００の回路図である。図５Ｂは、コンポジットカスコード接続されたＮＭＯＳトランジスタを含む電子回路６００の回路図である。 FIG. 5 is a circuit diagram showing a configuration example of the electronic circuit according to the first embodiment. FIG. 5A is a circuit diagram of an electronic circuit 500 that includes cascode-connected NMOS transistors. FIG. 5B is a circuit diagram of an electronic circuit 600 that includes a composite cascode-connected NMOS transistor.
　図５Ａに示す電子回路５００は、ＭＯＳ回路部５２０、電流回路部５８０、及び安定化素子部５３０を有する。図５Ａでは、互いに分離された第１及び第２のディープＮウェル５２３ａ及び５２３ｂが形成される。 5A includes a MOS circuit portion 520, a current circuit portion 580, and a stabilizing element portion 530. In FIG. 5A, first and second deep N wells 523a and 523b separated from each other are formed.
　第１のディープＮウェル５２３ａは、第１及び第３のＮＭＯＳトランジスタ５７０ａ及び５７０ｃ、すなわち第１及び第３のＰウェル５２１ａ及び５２１ｃの領域を覆うように設けられる。従って、第１及び第３のＰウェル５２１ａ及び５２１ｃは、第１及び第３のＰＮ接合ダイオード５６５ａ及び５６５ｃを介して第１のディープＮウェル５２３ａに接続される。 The first deep N well 523a is provided so as to cover the regions of the first and third NMOS transistors 570a and 570c, that is, the first and third P wells 521a and 521c. Accordingly, the first and third P wells 521a and 521c are connected to the first deep N well 523a via the first and third PN junction diodes 565a and 565c.
　第２のディープＮウェル５２３ｂは、第２及び第４のＮＭＯＳトランジスタ５７０ｂ及び５７０ｄ、すなわち第２及び第４のＰウェル５２１ｂ及び５２１ｄの領域を覆うように設けられる。従って、第２及び第４のＰウェル５２１ｂ及び５２１ｄは、第２及び第４のＰＮ接合ダイオード５６５ｂ及び５６５ｄを介して第２のディープＮウェル５２３ｂに接続される。 The second deep N well 523b is provided so as to cover the regions of the second and fourth NMOS transistors 570b and 570d, that is, the second and fourth P wells 521b and 521d. Accordingly, the second and fourth P wells 521b and 521d are connected to the second deep N well 523b via the second and fourth PN junction diodes 565b and 565d.
　なお各ディープＮウェルの数や設けられる領域等は限定されない。例えば、図４Ａと同様に、第１～第４のＮＭＯＳトランジスタ５７０ａ～５７０ｄを覆う１つのディープＮウェルが設けられてもよい。また各ＮＭＯＳトランジスタの各々に対応するディープＮウェルが個々に設けられてもよい。 It should be noted that the number of deep N wells and the area provided are not limited. For example, as in FIG. 4A, one deep N well covering the first to fourth NMOS transistors 570a to 570d may be provided. Further, a deep N well corresponding to each NMOS transistor may be provided individually.
　安定化素子部５３０は、第１の配線部５３３ａ及び第２の配線部５３３ｂを有する。図５Ａに示すように、第１の配線部５３３ａは、第１のＮＭＯＳトランジスタ５７０ａのドレインと第１のディープＮウェル５２３ａとを接続する配線である。また第１の配線部５３３ａは、第３のＮＭＯＳトランジスタ５７０ｃのソースと第１のディープＮウェル５２３ａとを接続する配線でもある。 The stabilizing element portion 530 includes a first wiring portion 533a and a second wiring portion 533b. As shown in FIG. 5A, the first wiring portion 533a is a wiring that connects the drain of the first NMOS transistor 570a and the first deep N well 523a. The first wiring portion 533a is also a wiring that connects the source of the third NMOS transistor 570c and the first deep N well 523a.
　第２の配線部５３３ｂは、第２のＮＭＯＳトランジスタ５７０ｂのドレインと第２のディープＮウェル５２３ｂとを接続する配線である。また第２の配線部５３３ｂは、第４のＮＭＯＳトランジスタ５７０ｄのソースと第２のディープＮウェル５２３ｂとを接続する配線でもある。 The second wiring portion 533b is a wiring that connects the drain of the second NMOS transistor 570b and the second deep N well 523b. The second wiring portion 533b is also a wiring that connects the source of the fourth NMOS transistor 570d and the second deep N well 523b.
　このように図５Ａでは、安定化素子部５３０として機能する第１及び第２の配線部５３３ａ及び５３３ｂにより、第１及び第２のディープウェル５２３ａ及び５２３ｂの電位が定められる。以下、各ディープＮウェルと、その上に設けられたＰウェルとの電位を比較する。 Thus, in FIG. 5A, the potentials of the first and second deep wells 523a and 523b are determined by the first and second wiring portions 533a and 533b functioning as the stabilization element portion 530. Hereinafter, the potentials of each deep N well and the P well provided thereon are compared.
　第１のＮＭＯＳトランジスタ５７０ａにおいて、ゲート、ソース、及びドレインのＧＮＤ５０に対する電位をそれぞれ、ゲート電位Ｖｇ１、ソース電位Ｖｓ１、及びドレイン電位Ｖｄ１と記載する。なお、第２～第４のＮＭＯＳトランジスタ５７０ｂ～５７０ｄについても同様に記載する。 In the first NMOS transistor 570a, the gate, source, and drain potentials with respect to the GND 50 are referred to as a gate potential Vg1, a source potential Vs1, and a drain potential Vd1, respectively. The same applies to the second to fourth NMOS transistors 570b to 570d.
　図５Ａに示すように、第１のＰウェル５２１ａの電位は、第１のＮＭＯＳトランジスタ５７０ａのソース電位Ｖｓ１と同じであり、ＧＮＤ５０と同電位である。一方、第１のディープＮウェル５２３ａの電位は、第１のＮＭＯＳトランジスタ５７０ａのドレイン電位Ｖｄ１（ゲート電位Ｖｇ１）と同電位である。従って、第１のディープＮウェル５２３ａの電位は、第１のＰウェル５２１ａの電位より大きい値で保持される。 As shown in FIG. 5A, the potential of the first P well 521a is the same as the source potential Vs1 of the first NMOS transistor 570a and the same potential as the GND 50. On the other hand, the potential of the first deep N well 523a is the same as the drain potential Vd1 (gate potential Vg1) of the first NMOS transistor 570a. Accordingly, the potential of the first deep N well 523a is held at a value larger than the potential of the first P well 521a.
　第３のＰウェル５２１ｃの電位は、第３のＮＭＯＳトランジスタ５７０ｃのソース電位Ｖｓ３と同じである。また、第１のディープＮウェル５２３ａの電位も、第３のＮＭＯＳトランジスタ５７０ｃのソース電位Ｖｓ３と同電位である。すなわち、第１のディープＮウェル５２３ａの電位は、第３のＰウェル５２１ｃの電位と同じ値で保持される。 The potential of the third P well 521c is the same as the source potential Vs3 of the third NMOS transistor 570c. The potential of the first deep N well 523a is also the same as the source potential Vs3 of the third NMOS transistor 570c. That is, the potential of the first deep N well 523a is held at the same value as the potential of the third P well 521c.
　第２のＰウェル５２１ｂの電位は、第２のＮＭＯＳトランジスタ５７０ｂのソース電位Ｖｓ２と同じである。一方、第２のディープＮウェル５２３ｂの電位は、第２のＮＭＯＳトランジスタ５７０ｂのドレイン電位Ｖｄ２と同電位である。従って、第２のディープＮウェル５２３ｂの電位は、第２のＰウェル５２１ｂの電位より大きい値で保持される。 The potential of the second P well 521b is the same as the source potential Vs2 of the second NMOS transistor 570b. On the other hand, the potential of the second deep N well 523b is the same as the drain potential Vd2 of the second NMOS transistor 570b. Therefore, the potential of the second deep N well 523b is held at a value larger than the potential of the second P well 521b.
　第４のＰウェル５２１ｄの電位は、第４のＮＭＯＳトランジスタ５７０ｄのソース電位Ｖｓ４と同じである。また、第２のディープＮウェル５２３ｂの電位も、第４のＮＭＯＳトランジスタ５７０ｄのソース電位Ｖｓ４と同電位となる。すなわち、第２のディープＮウェル５２３ｂの電位は、第４のＰウェル５２１ｄの電位と同じ値で保持される。 The potential of the fourth P well 521d is the same as the source potential Vs4 of the fourth NMOS transistor 570d. The potential of the second deep N well 523b is also the same as the source potential Vs4 of the fourth NMOS transistor 570d. That is, the potential of the second deep N well 523b is held at the same value as the potential of the fourth P well 521d.
　従って安定化素子部５３０により、各ディープＮウェルの電位は、各ディープＮウェルの領域に設けられたＰウェルの電位以上の値で保持される。これにより、第１～第４のＰＮ接合ダイオード５６５ａ～５６５ｄに対して順方向にバイアス（電圧）がかかることが防止される。これにより、各ＮＭＯＳトランジスタを適正に動作させることが可能である。 Therefore, the stabilization element portion 530 holds the potential of each deep N well at a value equal to or higher than the potential of the P well provided in each deep N well region. This prevents a bias (voltage) from being applied in the forward direction to the first to fourth PN junction diodes 565a to 565d. Thereby, each NMOS transistor can be appropriately operated.
　このように安定化素子部５３０により、１段目（第１及び第２のＮＭＯＳトランジスタ５７０ａ及び５７０ｂ）のドレイン側の電位が、各ディープＮウェルに接続される。１段目のドレイン側は、１段目のソース側と比べ、左右の電位差が小さく安定した電圧源として機能する。 As described above, the stabilization element portion 530 connects the drain side potential of the first stage (first and second NMOS transistors 570a and 570b) to each deep N well. The drain side of the first stage functions as a stable voltage source with a small left-right potential difference compared to the source side of the first stage.
　また２段目（第３及び第４のＮＭＯＳトランジスタ５７０ｃ及び５７０ｄ）のソース側の電位が、各ディープＮウェルに接続される。２段目のソース側は、２段目のドレイン側（電流回路側）と比べ、電源４０の電圧変動に対して安定な電圧源として機能する。これにより安定化素子部５３０は、各ディープＮウェルの電位を十分に安定化させることが可能である。 Also, the potential on the source side of the second stage (third and fourth NMOS transistors 570c and 570d) is connected to each deep N well. The source side of the second stage functions as a voltage source that is stable against voltage fluctuations of the power supply 40 as compared with the drain side (current circuit side) of the second stage. Thereby, the stabilization element part 530 can fully stabilize the potential of each deep N well.
　この構成では、各ＮＭＯＳトランジスタの電位を利用して、第１及び第２のディープＮウェル５２３ａ及び５２３ｂの電位が定められる。すなわち、この構成ではＮＭＯＳトランジスタ自身を安定化素子部５３０の一部として機能させている。例えば、第３のＮＭＯＳトランジスタ５７０ｃは、電源４０と第１のディープＮウェル５２３ａとの間に配置される第１の素子部３１としても機能し、また第１のＮＭＯＳトランジスタ５７０ａは、ＧＮＤ５０と第１のディープＮウェル５２３ａとの間に配置される第２の素子部３２として機能する。同様に第４及び第２のＮＭＯＳトランジスタ５７０ｂ及び５７０ｄは、第２のディープＮウェル５２３ｂから見て第１及び第２の素子部として機能する。 In this configuration, the potentials of the first and second deep N wells 523a and 523b are determined using the potential of each NMOS transistor. That is, in this configuration, the NMOS transistor itself functions as a part of the stabilizing element unit 530. For example, the third NMOS transistor 570c also functions as the first element unit 31 disposed between the power supply 40 and the first deep N well 523a, and the first NMOS transistor 570a includes the GND 50 and the first deep NMOS transistor 570a. It functions as the second element portion 32 arranged between the deep N well 523a. Similarly, the fourth and second NMOS transistors 570b and 570d function as first and second element portions when viewed from the second deep N well 523b.
　なお、第１及び第２の配線部５３３ａ及び５３３ｂが別の電位に接続されてもよい。例えば、２段目のゲート電位（第３のＮＭＯＳトランジスタのゲート電位Ｖｇ３）が電源４０の電圧変動等に対して安定な場合、各配線部が２段目のゲート電位に接続される回路が構成されてもよい。 Note that the first and second wiring portions 533a and 533b may be connected to different potentials. For example, when the second-stage gate potential (gate potential Vg3 of the third NMOS transistor) is stable against voltage fluctuations of the power supply 40, etc., a circuit is configured in which each wiring portion is connected to the second-stage gate potential. May be.
　また、１段目及び２段目に加えて３段目のＮＭＯＳトランジスタ等が接続されてもよい。この場合、各ディープＮウェルの電位が、各ＮＭＯＳトランジスタが形成されるＰウェルの電位以上の電位になるように、第１及び第２の配線部５３３ａ及び５３３ｂ（安定化素子部５３０）が適宜設けられてよい。 In addition to the first and second stages, a third stage NMOS transistor or the like may be connected. In this case, the first and second wiring portions 533a and 533b (stabilizing element portion 530) are appropriately set so that the potential of each deep N well is equal to or higher than the potential of the P well in which each NMOS transistor is formed. May be provided.
　図５Ｂに示すコンポジットカスコード接続された電子回路６００でも同様に、第１及び第２の配線部６３３ａ及び６３３ｂが設けられる。第１のディープＮウェル６２３ａは、第１の配線部６３３ｂにより、第１のＮＭＯＳトランジスタ６７０ａのドレイン（第３のＮＭＯＳトランジスタ６７０ｃのソース）に接続される。第２のディープＮウェル６２３ｂは、第２の配線部６３３ｂにより、第２のＮＭＯＳトランジスタ５７０ｂのドレイン（第４のＮＭＯＳトランジスタ５７０ｄのソース）に接続される。これにより第１及び第２のディープＮウェル６２３ａ及び６２３ｂの電位を十分に安定化させることが可能となり、ＮＭＯＳトランジスタの回路（ＭＯＳ回路部６２０）を安定して動作させることが可能となる。 Similarly, the composite cascode-connected electronic circuit 600 shown in FIG. 5B is also provided with first and second wiring portions 633a and 633b. The first deep N well 623a is connected to the drain of the first NMOS transistor 670a (the source of the third NMOS transistor 670c) by the first wiring portion 633b. The second deep N well 623b is connected to the drain of the second NMOS transistor 570b (the source of the fourth NMOS transistor 570d) by the second wiring portion 633b. As a result, the potentials of the first and second deep N wells 623a and 623b can be sufficiently stabilized, and the NMOS transistor circuit (MOS circuit unit 620) can be stably operated.
　図６は、図５Ｂに示す電子回路をより具体的に示した回路図である。図６に示す電子回路７００は、定電流回路７８１、電流コピー回路７８２、及びコピー配線７８３を有する。図６では、定電流回路７８１で生成された電流をコピー配線７８３を介して電流コピー回路７８２にコピーするカレントミラー回路が構成される。 FIG. 6 is a circuit diagram more specifically showing the electronic circuit shown in FIG. 5B. The electronic circuit 700 illustrated in FIG. 6 includes a constant current circuit 781, a current copy circuit 782, and a copy wiring 783. In FIG. 6, a current mirror circuit for copying the current generated by the constant current circuit 781 to the current copy circuit 782 via the copy wiring 783 is configured.
　定電流回路７８１は、図５Ｂに示す電子回路６００と略同様の構成であり、ＭＯＳ回路部７２０、電流回路部７８０、及び安定化素子部７３０を有する。電流回路部７８０は、４つのＰＭＯＳトランジスタ７８４により構成される。ＭＯＳ回路部７２０は、コンポジットカスコード接続された第１～第４のＮＭＯＳトランジスタ７７０ａ～７７０ｄを含む。第３のＮＭＯＳトランジスタ７７０ｃのゲート及びドレインを接続する配線上には、第１のノード７８５ａが設けられる。 The constant current circuit 781 has substantially the same configuration as the electronic circuit 600 shown in FIG. 5B, and includes a MOS circuit portion 720, a current circuit portion 780, and a stabilizing element portion 730. The current circuit unit 780 includes four PMOS transistors 784. The MOS circuit unit 720 includes first to fourth NMOS transistors 770a to 770d that are composite-cascode-connected. A first node 785a is provided over the wiring connecting the gate and drain of the third NMOS transistor 770c.
　安定化素子部７３０は、第１の配線部７３３ａ及び第２の配線部７３３ｂを有する。第１の配線部７３３ａは、第１のＮＭＯＳトランジスタ７７０ａのドレイン（第３のＮＭＯＳトランジスタ７７０ｃのソース）と第１のディープＮウェル７２３ａとを接続する。第２の配線部７３３ｂは、第２のＮＭＯＳトランジスタ７７０ｂのドレイン（第４のＮＭＯＳトランジスタ７７０ｄのソース）と第２のディープＮウェル７２３ｂとを接続する。これにより第１及び第２のディープＮウェル７２３ａ及び７２３ｂの電位が安定化される。 The stabilizing element portion 730 includes a first wiring portion 733a and a second wiring portion 733b. The first wiring portion 733a connects the drain of the first NMOS transistor 770a (the source of the third NMOS transistor 770c) and the first deep N well 723a. The second wiring portion 733b connects the drain of the second NMOS transistor 770b (the source of the fourth NMOS transistor 770d) and the second deep N well 723b. As a result, the potentials of the first and second deep N wells 723a and 723b are stabilized.
　電流コピー回路７８２は、第５及び第６のＮＭＯＳトランジスタ７８６及び７８７を有する。各ＮＭＯＳトランジスタは、ディープＮウェル７８８が形成された領域に設けられる。第５のＮＭＯＳトランジスタ７８６のソースはＧＮＤ５０に接続され、ドレインは第６のＮＭＯＳトランジスタ７８７のソースに接続される。第６のＮＭＯＳトランジスタ７８７のドレインは、図示しない負荷回路等に適宜接続される。各ＮＭＯＳトランジスタのゲートは互いに接続され、ゲートを接続する配線上には第２のノード７８５ｂが設けられる。 The current copy circuit 782 includes fifth and sixth NMOS transistors 786 and 787. Each NMOS transistor is provided in a region where the deep N well 788 is formed. The source of the fifth NMOS transistor 786 is connected to the GND 50, and the drain is connected to the source of the sixth NMOS transistor 787. The drain of the sixth NMOS transistor 787 is appropriately connected to a load circuit or the like (not shown). The gates of the NMOS transistors are connected to each other, and a second node 785b is provided on the wiring connecting the gates.
　また電流コピー回路７８２では、ディープＮウェル７８８と、第５のＮＭＯＳトランジスタ７８６のドレイン（第６のＮＭＯＳトランジスタ７８７のソース）とが配線部７８９（安定化素子部７３０）を介して接続される。従って、ディープＮウェル７８８の電位は、第５及び第６のＮＭＯＳトランジスタ７８６及び７８７により安定化される。このように電流コピー回路７８２に対しても、本技術は適用可能である。 In the current copy circuit 782, the deep N well 788 and the drain of the fifth NMOS transistor 786 (source of the sixth NMOS transistor 787) are connected via the wiring portion 789 (stabilizing element portion 730). Accordingly, the potential of the deep N well 788 is stabilized by the fifth and sixth NMOS transistors 786 and 787. As described above, the present technology can also be applied to the current copy circuit 782.
　コピー配線７８３は、第１及び第２のノード７８５ａ及び７８５ｂを接続する。これにより定電流回路７８１を流れる電流が、電流コピー回路７８２にコピーされる。コピーされた電流は、例えば第６のＮＭＯＳトランジスタ７８７に接続された負荷回路等に供給される。なおこの電子回路７００では、電流コピー回路７８２に設けられた２つのＰＭＯＳトランジスタ７８４により、電流回路部７８０の電流がコピーされる。 The copy wiring 783 connects the first and second nodes 785a and 785b. As a result, the current flowing through the constant current circuit 781 is copied to the current copy circuit 782. The copied current is supplied to, for example, a load circuit connected to the sixth NMOS transistor 787. In this electronic circuit 700, the current of the current circuit section 780 is copied by two PMOS transistors 784 provided in the current copy circuit 782.
　このように、図６に示す電子回路７００では、電流のコピー元である定電流回路７８１と同様に、電流のコピー先である電流コピー回路７８２のディープＮウェル７８８の電位が安定化される。これにより、カレントミラー回路等を用いて高い精度で電流をコピーすることが可能となる。なお電流コピー回路７８２に設けられる配線部７８９（安定化素子部）の構成として、他の構成が用いられてもよい。 As described above, in the electronic circuit 700 shown in FIG. 6, the potential of the deep N well 788 of the current copy circuit 782 that is the current copy destination is stabilized, similarly to the constant current circuit 781 that is the current copy source. This makes it possible to copy current with high accuracy using a current mirror circuit or the like. Note that other configurations may be used as the configuration of the wiring portion 789 (stabilization element portion) provided in the current copy circuit 782.
　以上、本実施形態に係る電子回路では、電源４０とＭＯＳ回路部のディープＮウェルとの間に配置された第１の素子部３１を有する安定化素子部により、ディープＮウェルの電位を所望の電位に固定する。これにより例えばディープＮウェルとＰウェルとの間の寄生ダイオードに順方向の電位がかかって不要な電流が流れてしまうことを防止することが可能である。ディープウェルの電位を直接、電源４０やＧＮＤ５０に接続しないことによって、電源ノイズやＧＮＤノイズがあってもディープウェル電位の揺らぎを小さくすることができ、ノイズ耐性を向上させることが出来る。 As described above, in the electronic circuit according to the present embodiment, the potential of the deep N well is set to a desired level by the stabilizing element unit having the first element unit 31 disposed between the power supply 40 and the deep N well of the MOS circuit unit. Fix to potential. As a result, for example, it is possible to prevent an unnecessary current from flowing due to a forward potential applied to the parasitic diode between the deep N well and the P well. By not connecting the potential of the deep well directly to the power supply 40 or the GND 50, fluctuations in the deep well potential can be reduced even if there is power supply noise or GND noise, and noise resistance can be improved.
　従来、ディープウェルを用いて、ＭＯＳトランジスタ等の素子が形成されるウェルの電位を基板の電位とは異なる電位に設定するウェル分離の手法が知られている。ディープウェルの電位を定めるために、電子回路の電源電圧にディープウェルを直接接続する方法がある。こうした構成では、電源電圧の変動に応じてディープウェルの電位が大きく変動する可能性がある。 Conventionally, a well separation technique is known in which a deep well is used to set the potential of a well in which an element such as a MOS transistor is formed to a potential different from the potential of the substrate. In order to determine the potential of the deep well, there is a method of directly connecting the deep well to the power supply voltage of the electronic circuit. In such a configuration, the potential of the deep well may fluctuate greatly according to the fluctuation of the power supply voltage.
　例えば、電子回路の電源として、ＶＢＡＴ（V battery）システムを用いる場合がある。ＶＢＡＴシステムは、バッテリーの電圧が低下した時にスーパーキャパシタ等に一時的に電源を切り替えて回路動作を維持するシステムである。ＶＢＡＴシステムにより、電源が切り替わる際には１Ｖ以上の電源電圧の変動が生じる可能性があり、電源に接続されたディープウェルの電位も大きく変化する可能性がある。 For example, a VBAT (V battery) system may be used as a power source for electronic circuits. The VBAT system is a system that maintains the circuit operation by temporarily switching the power source to a super capacitor or the like when the voltage of the battery drops. When the power supply is switched by the VBAT system, the power supply voltage may vary by 1 V or more, and the potential of the deep well connected to the power supply may change greatly.
　ディープウェルの電位が変化すると、電子回路の動作等が不安定になる可能性が生じる。例えば、素子が形成されるウェルとディープウェルとの間にはダイオード接合部（電気容量Ｃ）が形成される。このダイオード接合部にかかる電圧Ｖ（ウェルとディープウェルとの電位差）が変化した場合、ダイオード接合部には以下に示すＡＣ電流ｉが流れる。 When the potential of the deep well changes, the operation of the electronic circuit may become unstable. For example, a diode junction (electric capacitance C) is formed between a well in which an element is formed and a deep well. When the voltage V (potential difference between the well and deep well) applied to the diode junction changes, an AC current i shown below flows through the diode junction.
Figure JPOXMLDOC01-appb-M000006
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　ダイオード接合部の電気容量を２００ｆＦ、電圧変化の傾きを１Ｖ／１００μｓとすると、ダイオード接合部には、電圧Ｖの変化にともない２ｎＡのＡＣ電流が流れることになる。従って、ディープウェルの電位が大きく変化した場合、ディープウェルとウェルとの間には、数ナノアンペアの不要な電流が流れることになる。 If the capacitance of the diode junction is 200 fF and the slope of the voltage change is 1 V / 100 μs, a 2 nA AC current flows through the diode junction as the voltage V changes. Therefore, when the potential of the deep well changes greatly, an unnecessary current of several nanoamperes flows between the deep well and the well.
　例えば、サブスレッショルド領域で動作するＭＯＳトランジスタ等は、ナノアンペアオーダーの微小電流により駆動される。こうした低消費電力な電子回路では、ディープウェルの電位変化に伴う不要な電流により、電子回路の動作不良や誤動作等の問題が生じる恐れがある。 For example, a MOS transistor or the like that operates in the subthreshold region is driven by a minute current on the order of nanoamperes. In such a low power consumption electronic circuit, there is a possibility that problems such as malfunction or malfunction of the electronic circuit may occur due to an unnecessary current accompanying the potential change of the deep well.
　本実施形態に係る電子回路では、電源４０とディープＮウェルとが安定化素子部（第１の素子部３１）を介して接続される。従って安定化素子部により、ディープＮウェルの電位は、電源電圧の変動に対して大きく変化しないように十分に安定化される。これにより、電子回路の電源電圧変動耐性（ノイズ耐性）が向上され、デバイスの動作精度を向上することが可能となる。 In the electronic circuit according to the present embodiment, the power source 40 and the deep N well are connected via the stabilizing element part (first element part 31). Therefore, the potential of the deep N well is sufficiently stabilized by the stabilizing element portion so as not to change greatly with respect to the fluctuation of the power supply voltage. Thereby, the power supply voltage fluctuation tolerance (noise tolerance) of the electronic circuit is improved, and the operation accuracy of the device can be improved.
　また本実施形態に係る電子回路では、ＧＮＤ５０とディープＮウェルとが安定化素子部（第２の素子部３２）を介して接続される。従って安定化素子部により、例えばＧＮＤ５０を基準とした安定な電位が、ディープＮウェルに供給される。このように、第１及び第２の素子部３１及び３２を用いることで、安定化素子部はディープＮウェルの電位を十分安定化することが可能となる。 Further, in the electronic circuit according to the present embodiment, the GND 50 and the deep N well are connected via the stabilizing element part (second element part 32). Therefore, for example, a stable potential with reference to GND 50 is supplied to the deep N well by the stabilizing element unit. As described above, by using the first and second element portions 31 and 32, the stabilizing element portion can sufficiently stabilize the potential of the deep N well.
　例えば、低電力ＬＳＩ（Large-Scale integration）回路や低電力マイコン等では、バッテリー駆動時間を長くするために低い電圧（１．８Ｖ仕様等）に対応した広い電源電圧範囲（１．６５Ｖ－５．５Ｖ）を有するＶＢＡＴシステム等が用いられる。このような場合でも、安定化素子部を介してディープＮウェルの電位を保持することで、例えば１．６５Ｖから５．５Ｖまでの電源電圧変化に対応することが可能となる。この結果、低電力ＬＳＩ回路等の低消費電力なデバイスのノイズ耐性を向上することが可能となる。 For example, in a low-power LSI (Large-Scale integration) circuit, a low-power microcomputer, etc., a wide power supply voltage range (1.65V-5. A VBAT system having 5V) is used. Even in such a case, by holding the potential of the deep N well via the stabilizing element portion, it is possible to cope with a power supply voltage change from 1.65 V to 5.5 V, for example. As a result, it is possible to improve noise resistance of a low power consumption device such as a low power LSI circuit.
　また時計・カレンダー機能等を有するＲＴＣ（Real-Time Clock）回路等は、スタンバイ状態でも電源４０に接続される回路である。このような回路においても、電源電圧変動耐性が向上されるで、電源の切り替えに伴う誤作動の発生等を十分に防止することが可能となる。この結果、ＲＴＣ回路を正確に動作させることが可能となる。 Further, an RTC (Real-Time Clock) circuit having a clock / calendar function or the like is a circuit connected to the power supply 40 even in a standby state. Even in such a circuit, the tolerance to fluctuations in the power supply voltage is improved, and it is possible to sufficiently prevent the occurrence of malfunctions associated with the switching of the power supply. As a result, the RTC circuit can be accurately operated.
　またサブスレッショルド領域で動作する電流回路や電圧回路等のアナログ回路を構成するＮＭＯＳトランジスタでは、素子サイズ（ゲート幅等）を大きくとる場合がある。例えば図５Ｂに示すようなコンポジットカスコード接続されるＮＭＯＳトランジスタでは、２段目（第３及び第４のＮＭＯＳトランジスタ６７０ｃ及び６７０ｄ）のアスペクト比を大きく取るために、素子サイズが大きく設定される。このような素子では、ＰウェルとディープＮウェルとの間の接合面積が大きくなり、接合部の電気容量Ｃが大きくなる。 In addition, an NMOS transistor constituting an analog circuit such as a current circuit or a voltage circuit that operates in a subthreshold region may have a large element size (such as a gate width). For example, in a composite cascode-connected NMOS transistor as shown in FIG. 5B, the element size is set large in order to increase the aspect ratio of the second stage (the third and fourth NMOS transistors 670c and 670d). In such an element, the junction area between the P well and the deep N well is increased, and the capacitance C of the junction is increased.
　このような電気容量Ｃの大きいＮＭＯＳトランジスタに対しても、ディープＮウェルの電位を安定に保つことで、ディープＮウェル及びＰウェルの間に不要な電流（ＡＣノイズ等）が流れることを十分に防止することが可能となる。この結果、サブスレッショルド領域で動作するアナログ回路等のノイズ耐性を大幅に向上することが可能となる。 Even for such an NMOS transistor having a large capacitance C, it is sufficient that an unnecessary current (such as AC noise) flows between the deep N well and the P well by keeping the potential of the deep N well stable. It becomes possible to prevent. As a result, it is possible to significantly improve noise resistance of an analog circuit or the like that operates in the subthreshold region.
　また本実施形態では、ディープＮウェルが、ＮＭＯＳトランジスタのゲート、ソース、及びドレインのいずれかに接続される。これによりディープＮウェルの電位として、例えば電源電圧に対して変動の小さいゲート電位、ソース電位、及びドレイン電位等を適宜用いることが可能となる。このように、ＮＭＯＳトランジスタの各電位を利用することで、容易にデバイスのノイズ耐性を向上させることが可能となる。 In this embodiment, the deep N well is connected to one of the gate, source, and drain of the NMOS transistor. As a result, as the potential of the deep N well, for example, a gate potential, a source potential, a drain potential, and the like that are small in variation with respect to the power supply voltage can be appropriately used. As described above, by using each potential of the NMOS transistor, it is possible to easily improve noise resistance of the device.
　＜第２の実施形態＞
　本技術に係る第２の実施形態の電子回路について説明する。これ以降の説明では、上記の実施形態で説明した電子回路１００～７００における構成及び作用と同様な部分については、その説明を省略又は簡略化する。 <Second Embodiment>
An electronic circuit according to a second embodiment of the present technology will be described. In the following description, the description of the same parts as those of the electronic circuits 100 to 700 described in the above embodiment will be omitted or simplified.
　図７は、第２の実施形態に係る電子回路の構成例を示す回路図である。図７Ａは、カスコード接続されたＮＭＯＳトランジスタを含む電子回路８００の回路図である。図７Ｂは、コンポジットカスコード接続されたＮＭＯＳトランジスタを含む電子回路９００の回路図である。 FIG. 7 is a circuit diagram showing a configuration example of an electronic circuit according to the second embodiment. FIG. 7A is a circuit diagram of an electronic circuit 800 including cascode-connected NMOS transistors. FIG. 7B is a circuit diagram of an electronic circuit 900 that includes a composite cascode-connected NMOS transistor.
　図７Ａに示す電子回路８００は、ＭＯＳ回路部８２０、電流回路部８８０、及び安定化素子部８３０を有する。ＭＯＳ回路部８２０は、図４Ａに示すＭＯＳ回路部３２０と略同様の構成を有し、カスコード接続された第１～第４のＮＭＯＳトランジスタ８７０ａ～８７０ｄを含む。また各トランジスタは、ディープＮウェル８２３上に設けられる。 7A has a MOS circuit portion 820, a current circuit portion 880, and a stabilizing element portion 830. MOS circuit portion 820 has substantially the same structure as MOS circuit portion 320 shown in FIG. 4A, and includes first to fourth NMOS transistors 870a to 870d that are cascode-connected. Each transistor is provided on a deep N well 823.
　第１～第４のＮＭＯＳトランジスタ８７０ａ～８７０ｄは、互いに分離された第１～第４のＰウェル８２１ａ～８２１ｄにそれぞれ形成される。本実施形態では、第１～第４のＰウェル８２１ａ～８２１ｄは、ディープＮウェルによりＰ型基板と電気的に分離される複数のＰウェルに相当する。また第１～第４のＮＭＯＳトランジスタ８７０ａ～８７０ｄは、複数のＰウェルの各々に形成された複数のＮＭＯＳトランジスタに相当する。 The first to fourth NMOS transistors 870a to 870d are respectively formed in the first to fourth P wells 821a to 821d that are separated from each other. In the present embodiment, the first to fourth P wells 821a to 821d correspond to a plurality of P wells that are electrically separated from the P-type substrate by the deep N well. The first to fourth NMOS transistors 870a to 870d correspond to a plurality of NMOS transistors formed in each of the plurality of P wells.
　図７Ａに示す回路図において、第１のＮＭＯＳトランジスタ８７０ａ（第３のＮＭＯＳトランジスタ８７０ｃ）の下に位置するディープＮウェル８２３の電位は、第１のノード８８１ａの電位に相当する。また第２のＮＭＯＳトランジスタ８７０ｂ（第４のＮＭＯＳトランジスタ８７０ｄ）の下に位置するディープＮウェル８２３の電位は、第２のノード８８１ｂの電位に相当する。第１及び第２のノード８８１ａ及び８８１ｂは１つのディープＮウェル８２３上に設けられ、互いに略等しい電位となる。 In the circuit diagram shown in FIG. 7A, the potential of the deep N well 823 located under the first NMOS transistor 870a (third NMOS transistor 870c) corresponds to the potential of the first node 881a. The potential of the deep N well 823 located below the second NMOS transistor 870b (fourth NMOS transistor 870d) corresponds to the potential of the second node 881b. The first and second nodes 881a and 881b are provided on one deep N well 823 and have substantially the same potential.
　安定化素子部８３０は、第１及び第２の配線部８３３ａ及び８３３ｂを有する。第１の配線部８３３ａは、第１のＮＭＯＳトランジスタ８７０ａのドレインと、第１のノード８８１ａとの間に設けられる。また第２の配線部８３３ｂは、第１のＮＭＯＳトランジスタ８７０ａのドレインと、第２のノード８８１ｂとの間に設けられる。 The stabilizing element portion 830 includes first and second wiring portions 833a and 833b. The first wiring portion 833a is provided between the drain of the first NMOS transistor 870a and the first node 881a. The second wiring portion 833b is provided between the drain of the first NMOS transistor 870a and the second node 881b.
　ディープＮウェル８２３は、第１及び第２の配線部８３３ａ及び８３３ｂにより、第１のＮＭＯＳトランジスタ８７０ａのドレインに接続される。従ってディープＮウェル８２３の電位は、第１のＮＭＯＳトランジスタ８７０ａのドレイン電位Ｖｄ１と同電位となる。 The deep N well 823 is connected to the drain of the first NMOS transistor 870a by the first and second wiring portions 833a and 833b. Therefore, the potential of the deep N well 823 is the same as the drain potential Vd1 of the first NMOS transistor 870a.
　また図７Ａに示すように、第１のＮＭＯＳトランジスタ８７０ａは、ドレインとゲートが接続された構成を有する。このため、第１のＮＭＯＳトランジスタ８７０ａのドレインに接続することは、そのゲートに接続することに相当する。従ってディープＮウェル８２３は、第１のＮＭＯＳトランジスタ８７０ａのゲートに接続され、ディープＮウェル８２３の電位は第１のＮＭＯＳトランジスタ８７０ａのゲート電位Ｖｇ１と同電位になるとも言える。 As shown in FIG. 7A, the first NMOS transistor 870a has a configuration in which a drain and a gate are connected. Therefore, connecting to the drain of the first NMOS transistor 870a corresponds to connecting to the gate thereof. Therefore, it can be said that the deep N well 823 is connected to the gate of the first NMOS transistor 870a, and the potential of the deep N well 823 is the same as the gate potential Vg1 of the first NMOS transistor 870a.
　このようにディープＮウェル８２３は、４つのＮＭＯＳトランジスタのうち第１のＮＭＯＳトランジスタ８７０ａのドレイン（ゲート）に接続され、ドレイン電位Ｖｄ１（ゲート電位Ｖｄ２）と同電位となる。図７Ａに示す例において、第１のＮＭＯＳトランジスタ８７０ａは、複数のＮＭＯＳトランジスタの中の所定のＮＭＯＳトランジスタに相当する。 Thus, the deep N well 823 is connected to the drain (gate) of the first NMOS transistor 870a among the four NMOS transistors, and has the same potential as the drain potential Vd1 (gate potential Vd2). In the example shown in FIG. 7A, the first NMOS transistor 870a corresponds to a predetermined NMOS transistor among the plurality of NMOS transistors.
　なお、第１のＮＭＯＳトランジスタ８７０ａのドレインは、第３のＮＭＯＳトランジスタ８７０ｃのソースに接続される。従ってディープＮウェル８２３は、第３のＮＭＯＳトランジスタ８７０ｃのソースに接続され、ディープＮウェル８２３の電位は第３のＮＭＯＳトランジスタ８７０ｃのソース電位Ｖｓ３と同電位になるとも言える。すなわち、図７Ａに示す例において、第３のＮＭＯＳトランジスタ８７０ｃは、所定のＮＭＯＳトランジスタとして機能するとも言える。 Note that the drain of the first NMOS transistor 870a is connected to the source of the third NMOS transistor 870c. Accordingly, it can be said that the deep N well 823 is connected to the source of the third NMOS transistor 870c, and the potential of the deep N well 823 is the same as the source potential Vs3 of the third NMOS transistor 870c. That is, in the example shown in FIG. 7A, it can be said that the third NMOS transistor 870c functions as a predetermined NMOS transistor.
　ＭＯＳ回路部８２０は、例えば第１及び第３のＮＭＯＳトランジスタ８７０ａ及び８７０ｃの間の電位と、第２及び第４のＮＭＯＳトランジスタ８７０ｂ及び８７０ｄの間の電位とが略同電位となるように動作する。従って、ディープＮウェル８２３の電位は、各ＮＭＯＳトランジスタが設けられるＰウェルの電位以上の電位となる。これにより各ＮＭＯＳトランジスタを適正に動作させることが可能となる。 The MOS circuit unit 820 operates so that, for example, the potential between the first and third NMOS transistors 870a and 870c and the potential between the second and fourth NMOS transistors 870b and 870d are substantially the same potential. . Therefore, the potential of the deep N well 823 is equal to or higher than the potential of the P well in which each NMOS transistor is provided. As a result, each NMOS transistor can be properly operated.
　この構成では、第３のＮＭＯＳトランジスタ８７０ｃは第１の素子部３１として機能し、第１のＮＭＯＳトランジスタ８７０ａは第２の素子部３２として機能する。これにより、電源電圧の変動等に対してディープＮウェル８２３の電位が大きく変化することを十分に防止することが可能となる。この結果、デバイスのノイズ耐性を向上させることが可能となる。 In this configuration, the third NMOS transistor 870 c functions as the first element unit 31, and the first NMOS transistor 870 a functions as the second element unit 32. Thereby, it is possible to sufficiently prevent the potential of the deep N well 823 from changing greatly with respect to fluctuations in the power supply voltage and the like. As a result, it is possible to improve noise resistance of the device.
　また１つのディープＮウェル８２３に４つのＮＭＯＳトランジスタを設けることで、例えばペアとなるＮＭＯＳトランジスタ（例えば第１及び第２のＮＭＯＳトランジスタ８７０ａ及び８７０ｂのペア）に同じディープＮウェル８２３の電位を設定することが可能となる。これにより回路動作を容易に安定化することが可能となる。また例えば複数のディープＮウェルを形成する必要がなくなるため、複数のディープＮウェルを分離するためのスペース等を確保する必要がなくなる。この結果、素子のレイアウト面積等を小さくすることが可能となり、小型のデバイスを構成することが可能となる。 Further, by providing four NMOS transistors in one deep N well 823, for example, the same potential of the deep N well 823 is set in a pair of NMOS transistors (for example, a pair of the first and second NMOS transistors 870a and 870b). It becomes possible. As a result, the circuit operation can be easily stabilized. Further, for example, since it is not necessary to form a plurality of deep N wells, it is not necessary to secure a space for separating the plurality of deep N wells. As a result, the layout area of the elements can be reduced, and a small device can be configured.
　図７Ｂに示すコンポジットカスコード接続された電子回路９００でも同様に、第１及び第２の配線部９３３ａ及び９３３ｂ（安定化素子部９３０）が設けられる。ディープＮウェル９２３は、第１及び第２の配線部９３３ａ及び９３３ｂにより、第１のＮＭＯＳトランジスタ９７０ａのドレイン（第３のＮＭＯＳトランジスタ９７０ｃのソース）に接続される。これによりディープＮウェル９２３の電位を十分に安定化させることが可能となり、ＮＭＯＳトランジスタの回路（ＭＯＳ回路部９２０）を安定して動作させることが可能となる。 Similarly, the composite cascode-connected electronic circuit 900 shown in FIG. 7B is also provided with first and second wiring portions 933a and 933b (stabilizing element portion 930). The deep N well 923 is connected to the drain of the first NMOS transistor 970a (the source of the third NMOS transistor 970c) by the first and second wiring portions 933a and 933b. As a result, the potential of the deep N well 923 can be sufficiently stabilized, and the NMOS transistor circuit (MOS circuit portion 920) can be stably operated.
　＜第３の実施形態＞
　図８は、第３の実施形態に係る電子回路の構成例を示す回路図である。図８Ａは、カスコード接続されたＮＭＯＳトランジスタを含む電子回路１０００の回路図である。図８Ｂは、コンポジットカスコード接続されたＮＭＯＳトランジスタを含む電子回路１１００の回路図である。 <Third Embodiment>
FIG. 8 is a circuit diagram illustrating a configuration example of an electronic circuit according to the third embodiment. FIG. 8A is a circuit diagram of an electronic circuit 1000 that includes cascode-connected NMOS transistors. FIG. 8B is a circuit diagram of an electronic circuit 1100 that includes a composite cascode-connected NMOS transistor.
　図８Ａに示す電子回路１０００は、図４Ａに示す電子回路３００と略同様のＭＯＳ回路部１０２０を有する。電子回路１０００では、安定化素子部１０３０としてＢＧＲ（Band Gap Reference）回路１０９０が用いられる。 The electronic circuit 1000 shown in FIG. 8A has a MOS circuit portion 1020 that is substantially the same as the electronic circuit 300 shown in FIG. 4A. In the electronic circuit 1000, a BGR (Band Gap Reference) circuit 1090 is used as the stabilizing element unit 1030.
　ＢＧＲ回路１０９０は、例えばシリコンのバンドギャップ電圧（～１．２Ｖ）等の基準電圧を生成する回路である。ＢＧＲ回路１０９０により生成された基準電圧は、ディープＮウェル１０２３に印加される。ＢＧＲ回路１０９０の構成等は限定されず、例えば電子機器等に搭載される一般的な基準電圧生成回路等が適宜用いられる。本実施形態では、ＢＧＲ回路１０９０により生成される基準電圧は、所定の電圧に相当する。 The BGR circuit 1090 is a circuit that generates a reference voltage such as a bandgap voltage (˜1.2 V) of silicon, for example. The reference voltage generated by the BGR circuit 1090 is applied to the deep N well 1023. The configuration and the like of the BGR circuit 1090 are not limited, and for example, a general reference voltage generation circuit mounted on an electronic device or the like is used as appropriate. In the present embodiment, the reference voltage generated by the BGR circuit 1090 corresponds to a predetermined voltage.
　図８Ｂに示す電子回路１１００では、図４Ｂに示す電子回路４００と略同様のＭＯＳ回路部１１２０を有する。電子回路１１００では、安定化素子部１１３０としてＢＧＲ回路１１９０が用いられる。ＢＧＲ回路１１９０により生成された基準電圧は、ディープＮウェル１１２３に印加される。このようにコンポジットカスコード接続された電子回路１１００でも、本技術は適用可能である。 The electronic circuit 1100 shown in FIG. 8B has a MOS circuit portion 1120 substantially the same as the electronic circuit 400 shown in FIG. 4B. In the electronic circuit 1100, a BGR circuit 1190 is used as the stabilizing element unit 1130. The reference voltage generated by the BGR circuit 1190 is applied to the deep N well 1123. The present technology can also be applied to the electronic circuit 1100 connected in composite cascode as described above.
　図９は、図８Ｂに示す電子回路１１００について定電流回路に適用した時の一つの例を具体的に示した図である。図９に示す電子回路１２００は、定電流回路１２５０及びＢＧＲ回路１２９０を有する。 FIG. 9 is a diagram specifically showing one example when the electronic circuit 1100 shown in FIG. 8B is applied to a constant current circuit. An electronic circuit 1200 illustrated in FIG. 9 includes a constant current circuit 1250 and a BGR circuit 1290.
　定電流回路１２５０は、図８Ｂに示す電子回路１１００と略同様の構成であり、ＭＯＳ回路部１２２０及び電流回路部１２８０を有する。電流回路部１２８０は、２つのＰＭＯＳトランジスタ１２８１により構成される。ＭＯＳ回路部１２２０は、コンポジットカスコード接続された第１～第４のＮＭＯＳトランジスタ１２７０ａ～１２７０ｂを含む。 The constant current circuit 1250 has substantially the same configuration as the electronic circuit 1100 shown in FIG. 8B and includes a MOS circuit portion 1220 and a current circuit portion 1280. The current circuit unit 1280 includes two PMOS transistors 1281. The MOS circuit unit 1220 includes first to fourth NMOS transistors 1270a to 1270b that are composite-cascode-connected.
　ＢＧＲ回路１２９０は、ＰＭＯＳトランジスタ１２９１、抵抗素子１２９２、トランジスタ１２９３、及び出力点１２９４を有する。ＰＭＯＳトランジスタ１２９１は、電流回路部１２８０を流れる電流をコピーするカレントミラー回路として機能する。ＰＭＯＳトランジスタ１２９１のソース（上側）は電源４０に接続され、ドレイン（下側）は、抵抗素子１２９２を介してトランジスタ１２９３のコレクタに接続される。トランジスタ１２９３のエミッタはＧＮＤ５０に接続され、ベースはコレクタに接続される。図９ではトランジスタ１２９３として、ＮＰＮ接合型のバイポーラトランジスタが用いられる。また、ＰＭＯＳトランジスタ１２９１と抵抗素子１２９２の間には、出力点１２９４が設けられる。 The BGR circuit 1290 includes a PMOS transistor 1291, a resistance element 1292, a transistor 1293, and an output point 1294. The PMOS transistor 1291 functions as a current mirror circuit that copies the current flowing through the current circuit portion 1280. The source (upper side) of the PMOS transistor 1291 is connected to the power supply 40, and the drain (lower side) is connected to the collector of the transistor 1293 via the resistance element 1292. The emitter of the transistor 1293 is connected to the GND 50, and the base is connected to the collector. In FIG. 9, an NPN junction bipolar transistor is used as the transistor 1293. An output point 1294 is provided between the PMOS transistor 1291 and the resistance element 1292.
　本実施形態では、ＰＭＯＳトランジスタ１２９１は、第１の素子部３１に相当する。また抵抗素子１２９２及びトランジスタ１２９３は、第２の素子部３２に相当する。 In the present embodiment, the PMOS transistor 1291 corresponds to the first element unit 31. The resistance element 1292 and the transistor 1293 correspond to the second element portion 32.
　ＢＧＲ回路１２９０は、基準電圧として、シリコンのバンドギャップ電圧（～１．２Ｖ）を出力点１２９４に出力する。出力点１２９４は、ＭＯＳ回路部１２２０（第１～第４のＮＭＯＳトランジスタ１２７０ａ～１２７０ｂ）が設けられたディープＮウェル１２２３に接続される。これにより、ディープＮウェル１２２３に、基準電圧が印加される。 The BGR circuit 1290 outputs a silicon band gap voltage (˜1.2 V) to the output point 1294 as a reference voltage. The output point 1294 is connected to a deep N well 1223 provided with a MOS circuit portion 1220 (first to fourth NMOS transistors 1270a to 1270b). As a result, the reference voltage is applied to the deep N well 1223.
　基準電圧は、例えばシリコンの物性等に応じて決まる電圧であり、プロセス、電源電圧、温度等のＰＶＴ（Process Voltage Temperature）変動に対して安定な電圧である。従ってディープＮウェル１２２３に基準電圧を印加することで、ディープＮウェル１２２３の電位を十分に安定に保つことが可能となる。これにより、デバイスのノイズ耐性を十分に向上することが可能となる。 The reference voltage is a voltage determined according to, for example, the physical properties of silicon, and is a voltage that is stable against PVT (Process Voltage Temperature) variations such as process, power supply voltage, and temperature. Therefore, by applying the reference voltage to the deep N well 1223, the potential of the deep N well 1223 can be kept sufficiently stable. As a result, the noise immunity of the device can be sufficiently improved.
　またＬＳＩ回路等では、予め基準電圧を発生するＢＧＲ回路等を搭載している場合がある。従って、すでに組み込まれているＢＧＲ回路を用いて、ディープＮウェル１２２３の電位を容易に安定化することが可能である。これにより、製造コストの抑制や設計作業の効率化を図ることが可能となる。 Also, LSI circuits or the like may have a BGR circuit or the like that generates a reference voltage in advance. Therefore, the potential of the deep N well 1223 can be easily stabilized using the BGR circuit already incorporated. As a result, it is possible to reduce the manufacturing cost and increase the efficiency of the design work.
　なお、ＢＧＲ回路１２９０は図９に示す構成に限定されず、例えば基準電圧を発生可能な任意の回路がＢＧＲ回路１２９０として用いられてよい。また、基準電圧の値も限定されず、例えばＭＯＳ回路部１２２０の用途や特性に応じて基準電圧の値が適宜設定されてよい。 Note that the BGR circuit 1290 is not limited to the configuration shown in FIG. 9, and for example, any circuit capable of generating a reference voltage may be used as the BGR circuit 1290. Further, the value of the reference voltage is not limited, and for example, the value of the reference voltage may be appropriately set according to the use and characteristics of the MOS circuit unit 1220.
　＜第４の実施形態＞
　図１０は、第４の実施形態に係る電子回路の構成例を示す回路図である。図１０Ａは、カスコード接続されたＮＭＯＳトランジスタを含む電子回路１３００の回路図である。図１０Ｂは、コンポジットカスコード接続されたＮＭＯＳトランジスタを含む電子回路１４００の回路図である。 <Fourth Embodiment>
FIG. 10 is a circuit diagram illustrating a configuration example of an electronic circuit according to the fourth embodiment. FIG. 10A is a circuit diagram of an electronic circuit 1300 that includes cascode-connected NMOS transistors. FIG. 10B is a circuit diagram of an electronic circuit 1400 that includes a composite cascode-connected NMOS transistor.
　図１０Ａに示す電子回路１３００は、図４Ａに示す電子回路３００と略同様のＭＯＳ回路部１３２０を有する。電子回路１３００では、安定化素子部１３３０として、電圧回路１３９０が用いられる。 The electronic circuit 1300 shown in FIG. 10A has a MOS circuit portion 1320 that is substantially the same as the electronic circuit 300 shown in FIG. 4A. In the electronic circuit 1300, a voltage circuit 1390 is used as the stabilization element portion 1330.
　電圧回路１３９０は、例えば第１～第４のＮＭＯＳトランジスタ１３７０ａ～１３７０ｂのソース電位よりも高い電圧（印加電圧）をＧＮＤ５０を基準として生成する回路である。電圧回路１３９０により生成された印加電圧は、ディープＮウェル１３２３に印加される。 The voltage circuit 1390 is a circuit that generates a voltage (applied voltage) higher than the source potential of the first to fourth NMOS transistors 1370a to 1370b with reference to the GND 50, for example. The applied voltage generated by the voltage circuit 1390 is applied to the deep N well 1323.
　図１０Ｂに示す電子回路１４００は、図４Ｂに示す電子回路４００と略同様のＭＯＳ回路部１４２０を有する。電子回路１４００では、安定化素子部１４３０として電圧回路１４９０が用いられる。電圧回路１４９０により生成された印加電圧は、ディープＮウェル１４２３に印加される。このようにコンポジットカスコード接続された電子回路１４００でも、本技術は適用可能である。 The electronic circuit 1400 shown in FIG. 10B has a MOS circuit portion 1420 that is substantially the same as the electronic circuit 400 shown in FIG. 4B. In the electronic circuit 1400, a voltage circuit 1490 is used as the stabilization element portion 1430. The applied voltage generated by the voltage circuit 1490 is applied to the deep N well 1423. The present technology can also be applied to the electronic circuit 1400 connected in composite cascode as described above.
　図１１は、図１０Ｂに示す電子回路１４００について定電流回路に適用した時の一つの例を具体的に示した図である。図１１に示す電子回路１５００は、定電流回路１５５０及び電圧回路１５９０を有する。 FIG. 11 is a diagram specifically showing one example when the electronic circuit 1400 shown in FIG. 10B is applied to a constant current circuit. An electronic circuit 1500 illustrated in FIG. 11 includes a constant current circuit 1550 and a voltage circuit 1590.
　定電流回路１５５０は、図１０Ｂに示す電子回路１４００と略同様の構成であり、ＭＯＳ回路部１５２０及び電流回路部１５８０を有する。電流回路部１５８０は、２つのＰＭＯＳトランジスタ１５８１により構成される。ＭＯＳ回路部１５２０は、コンポジットカスコード接続された第１～第４のＮＭＯＳトランジスタ１５７０ａ～１５７０ｂを含む。 The constant current circuit 1550 has substantially the same configuration as the electronic circuit 1400 shown in FIG. 10B and includes a MOS circuit portion 1520 and a current circuit portion 1580. The current circuit portion 1580 includes two PMOS transistors 1581. The MOS circuit portion 1520 includes first to fourth NMOS transistors 1570a to 1570b that are composite-cascode-connected.
　電圧回路１５９０は、ＰＭＯＳトランジスタ１５９１、第５～第７のＮＭＯＳトランジスタ１５７０ｅ～１５７０ｇ、及び出力点１５９２を有する。ＰＭＯＳトランジスタ１５９１は、電流回路部１５８０を流れる電流をコピーするカレントミラー回路として機能する。 The voltage circuit 1590 includes a PMOS transistor 1591, fifth to seventh NMOS transistors 1570e to 1570g, and an output point 1592. The PMOS transistor 1591 functions as a current mirror circuit that copies the current flowing through the current circuit portion 1580.
　第５～第７のＮＭＯＳトランジスタ１５７０ｅ～１５７０ｇは、ＭＯＳ回路部１５２０が形成されるディープＮウェル１５２３上に形成される。第５～第７のＮＭＯＳトランジスタ１５７０ｅ～１５７０ｇは、各々がダイオード接続された構成を有する。第５のＮＭＯＳトランジスタ１５７０ｅのソースは、ＧＮＤ５０に接続される。第６のＮＭＯＳトランジスタ１５７０ｆのソースは、第５のＮＭＯＳトランジスタ１５７０ｅのドレインに接続される。第７のＮＭＯＳトランジスタ１５７０ｇのソースは、第６のＮＭＯＳトランジスタ１５７０ｆのドレインに接続される。また第７のＮＭＯＳトランジスタ１５７０ｇのドレインは、出力点１５９２を介してＰＭＯＳトランジスタ１５９１のドレインに接続される。図１１に示すように、出力点１５９２は、ディープＮウェル１５２３に接続される。 The fifth to seventh NMOS transistors 1570e to 1570g are formed on the deep N well 1523 where the MOS circuit portion 1520 is formed. The fifth to seventh NMOS transistors 1570e to 1570g have a configuration in which each is diode-connected. The source of the fifth NMOS transistor 1570e is connected to the GND 50. The source of the sixth NMOS transistor 1570f is connected to the drain of the fifth NMOS transistor 1570e. The source of the seventh NMOS transistor 1570g is connected to the drain of the sixth NMOS transistor 1570f. The drain of the seventh NMOS transistor 1570g is connected to the drain of the PMOS transistor 1591 through the output point 1592. As shown in FIG. 11, the output point 1592 is connected to the deep N well 1523.
　なお、電圧回路１５９０は図１１に示す構成に限定されず、例えば印加電圧を発生可能な任意の回路が電圧回路１５９０として用いられてよい。本実施形態では、ＰＭＯＳトランジスタ１５９１は、第１の素子部３１に相当する。また第５～第７のＮＭＯＳトランジスタ１５７０ｅ～１５７０ｇは、第２の素子部３２として機能し得る。 Note that the voltage circuit 1590 is not limited to the configuration illustrated in FIG. 11, and an arbitrary circuit capable of generating an applied voltage may be used as the voltage circuit 1590, for example. In the present embodiment, the PMOS transistor 1591 corresponds to the first element unit 31. The fifth to seventh NMOS transistors 1570e to 1570g can function as the second element section 32.
　電圧回路１５９０では、１つのディープＮウェル１５２３の上に第１～第７のＮＭＯＳトランジスタ１５７０ａ～１５７０ｇが設けられる。すなわち、ディープＮウェル１５２３は、ＭＯＳ回路部１５２０及び電圧回路１５９０の一部を覆うように設けられる。各ＮＭＯＳトランジスタが形成されるＰウェルは、ＰＮ接合ダイオードを介してディープＮウェル１５２３にそれぞれ接続される。 In the voltage circuit 1590, first to seventh NMOS transistors 1570 a to 1570 g are provided on one deep N well 1523. That is, the deep N well 1523 is provided so as to cover a part of the MOS circuit portion 1520 and the voltage circuit 1590. The P well in which each NMOS transistor is formed is connected to a deep N well 1523 via a PN junction diode.
　また電圧回路１５９０では、第５のＮＭＯＳトランジスタ１５７０ｅのゲート電圧Ｖｇｓ５と、第６のＮＭＯＳトランジスタ１５７０ｆのゲート電圧Ｖｇｓ６と、第７のＮＭＯＳトランジスタ１５７０ｇのゲート電圧Ｖｇｓ７との和（Ｖｇｓ５＋Ｖｇｓ６＋Ｖｇｓ７）が、印加電圧として生成される。また図１１に示すように、印加電圧はＧＮＤ５０を基準として生成される。本実施形態では、印加電圧は、グランドを基準とした電圧に相当する。 In the voltage circuit 1590, the sum of the gate voltage Vgs5 of the fifth NMOS transistor 1570e, the gate voltage Vgs6 of the sixth NMOS transistor 1570f, and the gate voltage Vgs7 of the seventh NMOS transistor 1570g (Vgs5 + Vgs6 + Vgs7) is applied voltage. Is generated as As shown in FIG. 11, the applied voltage is generated with reference to GND 50. In the present embodiment, the applied voltage corresponds to a voltage with respect to the ground.
　電圧回路１５９０は、印加電圧の値が、第１～第７のＮＭＯＳトランジスタ１５７０ａ～１５７０ｇのソース電位よりも高い値となるように構成される。例えば、所望の印加電圧を生成可能なように、第５～第７のＮＭＯＳトランジスタ１５７０ｅ～１５７０ｇのゲート幅Ｗ等のパラメータが適宜設定される。 The voltage circuit 1590 is configured such that the value of the applied voltage is higher than the source potential of the first to seventh NMOS transistors 1570a to 1570g. For example, parameters such as the gate width W of the fifth to seventh NMOS transistors 1570e to 1570g are appropriately set so that a desired applied voltage can be generated.
　ここで印加電圧の変動量について説明する。電圧回路１５９０を流れる電流（ドレイン電流ＩD）は、カレントミラー回路として機能するＰＭＯＳトランジスタ１５９１により供給される。その電流値としては、数ナノアンペアオーダーが用いられ、第５～第７のＮＭＯＳトランジスタ１５７０ｅ～１５７０ｇはサブスレッショルド領域で動作することになる。 Here, the fluctuation amount of the applied voltage will be described. A current (drain current I D ) flowing through the voltage circuit 1590 is supplied by a PMOS transistor 1591 that functions as a current mirror circuit. The current value is in the order of several nanoamperes, and the fifth to seventh NMOS transistors 1570e to 1570g operate in the subthreshold region.
　上記したように、ドレイン電流ＩDはゲート電圧Ｖｇｓの変化に応じて指数関数的に増減するが、ドレイン電流ＩDが変化してもゲート電圧Ｖｇｓの変化は非常に小さい（数２参照）。例えば（数３）を用いて、ドレイン電流ＩDの変化に対するゲート電圧Ｖｇｓの変化を算出することが可能である。ドレイン電流ＩDが１０倍に増加したときゲート電圧の変動量（Ｓパラメータ）は、以下のように算出される。 As described above, the drain current ID increases and decreases exponentially according to the change in the gate voltage Vgs, but the change in the gate voltage Vgs is very small even if the drain current ID changes. For example, it is possible to calculate the change in the gate voltage Vgs with respect to the change in the drain current ID using (Equation 3). When the drain current ID is increased 10 times, the gate voltage fluctuation amount (S parameter) is calculated as follows.
Figure JPOXMLDOC01-appb-M000007
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　Ｓパラメータは、室温では９０ｍＶ程度となる。これはドレイン電流ＩDが１０倍に変動しても、ゲート電圧Ｖｇｓの変動量は９０ｍＶ程度になることを意味する。実際の定電流回路等での電流変動は数十％であるため、ゲート電圧Ｖｇｓの変動量は十分に小さくなる。 The S parameter is about 90 mV at room temperature. This means that even if the drain current ID fluctuates 10 times, the fluctuation amount of the gate voltage Vgs becomes about 90 mV. Since the current fluctuation in an actual constant current circuit or the like is several tens of percent, the fluctuation amount of the gate voltage Vgs is sufficiently small.
　このように、第５～第７のＮＭＯＳトランジスタ１５７０ａ～１５７０ｇのゲート電圧Ｖｇｓ５～Ｖｇｓ７の変動量は、ドレイン電流ＩDの変動に対して十分に小さく抑えられる。従って例えば、電源電圧等の変動に伴い、ＰＭＯＳトランジスタ１５９１から供給されるドレイン電流ＩDが増減した場合であっても、電圧回路１５９０は、印加電圧を安定して生成することが可能となる。なお、本実施形態では、第５～第７のＮＭＯＳトランジスタ１５７０ｅ～１５７０ｇは、サブスレッショルド領域で動作するＮＭＯＳトランジスタに相当する。 As described above, the fluctuation amount of the gate voltages Vgs5 to Vgs7 of the fifth to seventh NMOS transistors 1570a to 1570g can be suppressed to be sufficiently small with respect to the fluctuation of the drain current ID . Therefore, for example, the voltage circuit 1590 can stably generate the applied voltage even when the drain current ID supplied from the PMOS transistor 1591 increases or decreases due to fluctuations in the power supply voltage or the like. In the present embodiment, the fifth to seventh NMOS transistors 1570e to 1570g correspond to NMOS transistors that operate in the subthreshold region.
　電圧回路１５９０により生成された印加電圧は、ディープＮウェル１５２３に印加される。これにより、ディープＮウェル１５２３の電位を十分に安定に保つことが可能となる。この結果、デバイスのノイズ耐性を十分に向上することが可能となる。 The applied voltage generated by the voltage circuit 1590 is applied to the deep N well 1523. As a result, the potential of the deep N well 1523 can be kept sufficiently stable. As a result, the noise immunity of the device can be sufficiently improved.
　例えば基準電圧を発生するＢＧＲ回路等が設けられない場合でも、電位の安定したＧＮＤ５０を基準に印加電圧を生成することで、ディープＮウェル１５２３の電位を十分に安定化することが可能となる。また電圧回路１５９０では、対象となる回路の特性や用途等に応じて印加電圧の値を任意に設定可能であり、例えば回路設計の自由度等を大幅に広げることが可能となる。 For example, even when a BGR circuit for generating a reference voltage or the like is not provided, the potential of the deep N well 1523 can be sufficiently stabilized by generating an applied voltage based on the GND 50 having a stable potential. In the voltage circuit 1590, the value of the applied voltage can be arbitrarily set according to the characteristics and application of the target circuit. For example, the degree of freedom in circuit design can be greatly increased.
　＜その他の実施形態＞
　本技術は、以上説明した実施形態に限定されず、他の種々の実施形態を実現することができる。 <Other embodiments>
The present technology is not limited to the embodiments described above, and other various embodiments can be realized.
　上記の実施形態では、第１の素子部として、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ等が用いられた。これに限定されず、第１の素子部は、抵抗、キャパシタ、トランジスタ、及びインダクタのいずれか、又はこれらの任意の組み合わせにより構成されてもよい。また第２の素子部が、抵抗、キャパシタ、トランジスタ、及びインダクタのいずれか、又はこれらの任意の組み合わせにより構成されてもよい。 In the above embodiment, an NMOS transistor, a PMOS transistor, or the like is used as the first element portion. Without being limited thereto, the first element unit may be configured by any one of a resistor, a capacitor, a transistor, and an inductor, or any combination thereof. Further, the second element portion may be configured by any one of a resistor, a capacitor, a transistor, and an inductor, or any combination thereof.
　例えば、第１の素子部として抵抗を用い、第２の素子部としてキャパシタ用いることで、例えば電源電圧が変化する際に生じる高周波成分等をカットするフィルタ（ＲＣフィルタ）等が構成可能である。これによりディープウェルの電位を十分に安定化することが可能となる。もちろんこれに限定されず、例えばセパレータやアテネータといった任意の回路が適宜用いられてよい。 For example, by using a resistor as the first element part and using a capacitor as the second element part, for example, a filter (RC filter) that cuts a high-frequency component or the like generated when the power supply voltage changes can be configured. As a result, the potential of the deep well can be sufficiently stabilized. Of course, the present invention is not limited to this, and any circuit such as a separator or an attenuator may be used as appropriate.
　また例えば第１及び第２の素子部に抵抗等を用いることで、ＧＮＤを基準に電源電圧を分圧するといったことが可能である。これにより、電源電圧が変動した場合でもディープウェルの電位を安定して保持することが可能となり、デバイスの動作精度を向上させることが可能となる。この他にも、抵抗、キャパシタ、トランジスタ、及びインダクタ等を組み合わせることで、ディープウェルの電位を安定化させる任意の回路が適宜構成されてよい。 Further, for example, by using resistors or the like for the first and second element portions, it is possible to divide the power supply voltage with reference to GND. As a result, even when the power supply voltage fluctuates, the potential of the deep well can be stably held, and the operation accuracy of the device can be improved. In addition, an arbitrary circuit for stabilizing the potential of the deep well may be appropriately configured by combining a resistor, a capacitor, a transistor, an inductor, and the like.
　なお第１及び第２の素子部のいずれか一方のみで安定化素子部が構成されることもあり得る。例えば安定化素子部として、ディープウェルと電源との間に抵抗（第１の素子部）が配置された構成がとられてもよい。この場合、例えば抵抗により生じる電圧降下等により、電源電圧の変動に対してディープウェルの電位の変動量を小さくすること可能である。従って、第１の素子部として抵抗を用いることで、第１の素子部はディープウェルの電位を安定化する安定化素子部として機能することになる。これにより、デバイスのノイズ耐性を向上させることが可能となる。 It should be noted that the stabilizing element unit may be configured by only one of the first and second element units. For example, the stabilization element unit may be configured such that a resistor (first element unit) is disposed between the deep well and the power source. In this case, the amount of fluctuation of the deep well potential can be reduced with respect to the fluctuation of the power supply voltage due to, for example, a voltage drop caused by resistance. Therefore, by using a resistor as the first element portion, the first element portion functions as a stabilizing element portion that stabilizes the potential of the deep well. Thereby, it becomes possible to improve the noise tolerance of the device.
　上記では、ディープウェルとしてディープＮウェルを例に挙げた。これに限定されず、ディープＰウェル等の他のディープウェルにも本技術は適用可能である。 In the above, the deep N well is taken as an example of the deep well. The present technology is not limited to this, and the present technology can be applied to other deep wells such as a deep P well.
　以上説明した本技術に係る特徴部分のうち、少なくとも２つの特徴部分を組み合わせることも可能である。すなわち各実施形態で説明した種々の特徴部分は、各実施形態の区別なく、任意に組み合わされてもよい。また上記で記載した種々の効果は、あくまで例示であって限定されるものではなく、また他の効果が発揮されてもよい。 Of the characteristic parts according to the present technology described above, it is possible to combine at least two characteristic parts. That is, the various characteristic parts described in each embodiment may be arbitrarily combined without distinction between the embodiments. The various effects described above are merely examples and are not limited, and other effects may be exhibited.
　なお、本技術は以下のような構成も採ることができる。
（１）ディープウェルを有するＭＯＳ回路部と、
　電力供給源と前記ディープウェルとの間に配置される第１の素子部を有し、前記ディープウェルの電位を安定化させる安定化素子部と
　を具備する電子回路。
（２）（１）に記載の電子回路であって、
　前記ＭＯＳ回路部は、ディープＮウェルを有するＣＭＯＳ回路を含む
　電子回路。
（３）（１）または（２）に記載の電子回路であって、
　前記ＭＯＳ回路部は、サブスレッショルド領域で動作する
　電子回路。
（４）（１）から（３）のうちいずれか１つに記載の電子回路であって、
　１ｎＡ以上１００ｎＡ以下程度の電流により動作する
　電子回路。
（５）（１）から（４）のうちいずれか１つに記載の電子回路であって、
　前記安定化素子部は、前記ディープウェルに所定の電圧を印加する
　電子回路。
（６）（１）から（５）のうちいずれか１つに記載の電子回路であって、
　前記第１の素子部は、抵抗、キャパシタ、トランジスタ、及びインダクタのいずれか、又はこれらの任意の組み合わせにより構成される
　電子回路。
（７）（２）から（６）のうちいずれか１つに記載の電子回路であって、
　前記ＭＯＳ回路部は、前記ディープＮウェルが形成されたＰ型基板と、前記ディープＮウェルにより前記Ｐ型基板と電気的に分離されるＰウェルとを有し、
　前記安定化素子部は、前記ディープＮウェルの電位を前記Ｐウェルの電位以上の値で保持する
　電子回路。
（８）（７）に記載の電子回路であって、
　前記ＭＯＳ回路部は、前記Ｐウェルに形成されたＮＭＯＳトランジスタを有し、
　前記安定化素子部は、前記ディープＮウェルを、前記ＮＭＯＳトランジスタのゲート、ソース、及びドレインのいずれかと接続する配線部を有し、前記ディープＮウェルの電位を前記ＮＭＯＳトランジスタのゲート電位、ソース電位、及びドレイン電位のいずれかと同電位にする
　電子回路。
（９）（７）に記載の電子回路であって、
　前記ＭＯＳ回路部は、前記ディープＮウェルにより前記Ｐ型基板と電気的に分離される複数のＰウェルと、前記複数のＰウェルの各々に形成された複数のＮＭＯＳトランジスタを有し、
　前記安定化素子部は、前記ディープＮウェルを、前記複数のＮＭＯＳトランジスタの中の所定のＮＭＯＳトランジスタのゲート、ソース、及びドレインのいずれかと接続する配線部を有し、前記ディープＮウェルの電位を前記所定のＮＭＯＳトランジスタのゲート電位、ソース電位、及びドレイン電位のいずれかと同電位にする
　電子回路。
（１０）（１）から（７）のうちいずれか１つに記載の電子回路であって、
　前記安定化素子部は、ＢＧＲ（Band Gap Reference）回路である
　電子回路。
（１１）（１）から（７）のうちいずれか１つに記載の電子回路であって、
　前記安定化素子部は、グランドを基準とした電圧を生成する電圧回路である
　電子回路。
（１２）（１１）に記載の電子回路であって、
　前記電圧回路は、サブスレッショルド領域で動作するＮＭＯＳトランジスタを含む
　電子回路。
（１３）（１）から（１２）のうちいずれか１つに記載の電子回路であって、
　前記安定化素子部は、グランドと前記ディープウェルとの間に配置される第２の素子部を有する
　電子回路。 In addition, this technique can also take the following structures.
(1) a MOS circuit section having a deep well;
An electronic circuit comprising: a first element portion disposed between a power supply source and the deep well, and a stabilizing element portion that stabilizes the potential of the deep well.
(2) The electronic circuit according to (1),
The MOS circuit unit is an electronic circuit including a CMOS circuit having a deep N well.
(3) The electronic circuit according to (1) or (2),
The MOS circuit unit is an electronic circuit that operates in a subthreshold region.
(4) The electronic circuit according to any one of (1) to (3),
An electronic circuit that operates with a current of about 1 nA or more and 100 nA or less.
(5) The electronic circuit according to any one of (1) to (4),
The stabilization element unit is an electronic circuit that applies a predetermined voltage to the deep well.
(6) The electronic circuit according to any one of (1) to (5),
The first element unit is an electronic circuit including any one of a resistor, a capacitor, a transistor, and an inductor, or any combination thereof.
(7) The electronic circuit according to any one of (2) to (6),
The MOS circuit unit includes a P-type substrate on which the deep N well is formed, and a P well that is electrically separated from the P-type substrate by the deep N well,
The stabilization element unit is an electronic circuit that holds the potential of the deep N well at a value equal to or higher than the potential of the P well.
(8) The electronic circuit according to (7),
The MOS circuit unit includes an NMOS transistor formed in the P well,
The stabilizing element unit includes a wiring unit that connects the deep N well to any one of a gate, a source, and a drain of the NMOS transistor, and the potential of the deep N well is set to a gate potential and a source potential of the NMOS transistor. And an electronic circuit having the same potential as any of the drain potential.
(9) The electronic circuit according to (7),
The MOS circuit unit includes a plurality of P wells electrically isolated from the P-type substrate by the deep N well, and a plurality of NMOS transistors formed in each of the plurality of P wells.
The stabilizing element unit includes a wiring unit that connects the deep N well to any one of a gate, a source, and a drain of a predetermined NMOS transistor among the plurality of NMOS transistors, and the potential of the deep N well is set. An electronic circuit having the same potential as any of a gate potential, a source potential, and a drain potential of the predetermined NMOS transistor.
(10) The electronic circuit according to any one of (1) to (7),
The stabilizing element unit is an electronic circuit which is a BGR (Band Gap Reference) circuit.
(11) The electronic circuit according to any one of (1) to (7),
The stabilizing element section is a voltage circuit that generates a voltage with respect to a ground. Electronic circuit.
(12) The electronic circuit according to (11),
The voltage circuit includes an NMOS transistor that operates in a subthreshold region.
(13) The electronic circuit according to any one of (1) to (12),
The stabilization element unit includes an electronic circuit having a second element unit disposed between a ground and the deep well.
　２０、２２０、３２０、５２０、６２０、７２０、８２０、９２０、１０２０、１１２０、１２２０、１３２０、１４２０、１５２０…ＭＯＳ回路部
　２３、２２３、３２３、８２３、９２３、１０２３、１１２３、１２２３、１３２４、１４２３、１５２３…ディープＮウェル
　５２３ａ、６２３ａ、７２３ａ…第１のディープＮウェル
　５２３ｂ、６２３ｂ、７２３ｂ…第２のディープＮウェル
　３０、２３０、３３０、５３０、６３０、７３０、８３０、９３０、１０３０、１１３０、１３３０、１４３０、…安定化素子部
　３１…第１の素子部
　３２…第２の素子部
　４０…電源
　５０…ＧＮＤ
　７０…ＮＭＯＳトランジスタ
　２７０ａ、３７０ａ、４７０ａ、５７０ａ、６７０ａ、７７０ａ、８７０ａ、９７０ａ、１２７０ａ、１３７０ａ、１５７０ａ…第１のＮＭＯＳトランジスタ
　２７０ｂ、３７０ｂ、４７０ｂ、５７０ｂ、６７０ｂ、７７０ｂ、８７０ｂ、９７０ｂ、１２７０ｂ、１３７０ｂ、１５７０ｂ…第２のＮＭＯＳトランジスタ
　３７０ｃ、４７０ｃ、５７０ｃ、６７０ｃ、７７０ｃ、８７０ｃ、９７０ｃ、１２７０ｃ、１３７０ｃ、１５７０ｃ…第３のＮＭＯＳトランジスタ
　３７０ｄ、４７０ｄ、５７０ｄ、６７０ｄ、７７０ｄ、８７０ｄ、９７０ｄ、１２７０ｄ、１３７０ｄ、１５７０ｄ…第４のＮＭＯＳトランジスタ 20, 220, 320, 520, 620, 720, 820, 920, 1020, 1120, 1220, 1320, 1420, 1520 ... MOS circuit parts 23, 223, 323, 823, 923, 1023, 1123, 1223, 1324, 1423 , 1523 ... Deep N well 523a, 623a, 723a ... First deep N well 523b, 623b, 723b ... Second deep N well 30, 230, 330, 530, 630, 730, 830, 930, 1030, 1130, 1330, 1430, ... Stabilizing element part 31 ... First element part 32 ... Second element part 40 ... Power supply 50 ... GND
70 ... NMOS transistors 270a, 370a, 470a, 570a, 670a, 770a, 870a, 970a, 1270a, 1370a, 1570a ... first NMOS transistors 270b, 370b, 470b, 570b, 670b, 770b, 870b, 970b, 1270b, 1370b , 1570b... Second NMOS transistor 370c, 470c, 570c, 670c, 770c, 870c, 970c, 1270c, 1370c, 1570c ... Third NMOS transistor 370d, 470d, 570d, 670d, 770d, 870d, 970d, 1270d, 1370d , 1570d ... Fourth NMOS transistor

Claims (14)

  1. 　ディープウェルを有するＭＯＳ回路部と、
    　電力供給源と前記ディープウェルとの間に配置される第１の素子部を有し、前記ディープウェルの電位を安定化させる安定化素子部と
    　を具備する電子回路。     A MOS circuit section having a deep well;
    An electronic circuit comprising: a first element portion disposed between a power supply source and the deep well, and a stabilizing element portion that stabilizes the potential of the deep well.
  2. 　請求項１に記載の電子回路であって、
    　前記ＭＯＳ回路部は、ディープＮウェルを有するＣＭＯＳ回路を含む
    　電子回路。     The electronic circuit according to claim 1,
    The MOS circuit unit is an electronic circuit including a CMOS circuit having a deep N well.
  3. 　請求項１に記載の電子回路であって、
    　前記ＭＯＳ回路部は、サブスレッショルド領域で動作する
    　電子回路。     The electronic circuit according to claim 1,
    The MOS circuit unit is an electronic circuit that operates in a subthreshold region.
  4. 　請求項１に記載の電子回路であって、
    　１ｎＡ以上１００ｎＡ以下程度の電流により動作する
    　電子回路。     The electronic circuit according to claim 1,
    An electronic circuit that operates with a current of about 1 nA or more and 100 nA or less.
  5. 　請求項１に記載の電子回路であって、
    　前記安定化素子部は、前記ディープウェルに所定の電圧を印加する
    　電子回路。     The electronic circuit according to claim 1,
    The stabilization element unit is an electronic circuit that applies a predetermined voltage to the deep well.
  6. 　請求項１に記載の電子回路であって、
    　前記第１の素子部は、抵抗、キャパシタ、トランジスタ、及びインダクタのいずれか、又はこれらの任意の組み合わせにより構成される
    　電子回路。     The electronic circuit according to claim 1,
    The first element unit is an electronic circuit including any one of a resistor, a capacitor, a transistor, and an inductor, or any combination thereof.
  7. 　請求項２に記載の電子回路であって、
    　前記ＭＯＳ回路部は、前記ディープＮウェルが形成されたＰ型基板と、前記ディープＮウェルにより前記Ｐ型基板と電気的に分離されるＰウェルとを有し、
    　前記安定化素子部は、前記ディープＮウェルの電位を前記Ｐウェルの電位以上の値で保持する
    　電子回路。     An electronic circuit according to claim 2,
    The MOS circuit unit includes a P-type substrate on which the deep N well is formed, and a P well that is electrically separated from the P-type substrate by the deep N well,
    The stabilization element unit is an electronic circuit that holds the potential of the deep N well at a value equal to or higher than the potential of the P well.
  8. 　請求項７に記載の電子回路であって、
    　前記ＭＯＳ回路部は、前記Ｐウェルに形成されたＮＭＯＳトランジスタを有し、
    　前記安定化素子部は、前記ディープＮウェルを、前記ＮＭＯＳトランジスタのゲート、ソース、及びドレインのいずれかと接続する配線部を有し、前記ディープＮウェルの電位を前記ＮＭＯＳトランジスタのゲート電位、ソース電位、及びドレイン電位のいずれかと同電位にする
    　電子回路。     The electronic circuit according to claim 7,
    The MOS circuit unit includes an NMOS transistor formed in the P well,
    The stabilizing element unit includes a wiring unit that connects the deep N well to any one of a gate, a source, and a drain of the NMOS transistor, and the potential of the deep N well is set to a gate potential and a source potential of the NMOS transistor. And an electronic circuit having the same potential as any of the drain potential.
  9. 　請求項７に記載の電子回路であって、
    　前記ＭＯＳ回路部は、前記ディープＮウェルにより前記Ｐ型基板と電気的に分離される複数のＰウェルと、前記複数のＰウェルの各々に形成された複数のＮＭＯＳトランジスタを有し、
    　前記安定化素子部は、前記ディープＮウェルを、前記複数のＮＭＯＳトランジスタの中の所定のＮＭＯＳトランジスタのゲート、ソース、及びドレインのいずれかと接続する配線部を有し、前記ディープＮウェルの電位を前記所定のＮＭＯＳトランジスタのゲート電位、ソース電位、及びドレイン電位のいずれかと同電位にする
    　電子回路。     The electronic circuit according to claim 7,
    The MOS circuit unit includes a plurality of P wells electrically isolated from the P-type substrate by the deep N well, and a plurality of NMOS transistors formed in each of the plurality of P wells.
    The stabilizing element unit includes a wiring unit that connects the deep N well to any one of a gate, a source, and a drain of a predetermined NMOS transistor among the plurality of NMOS transistors, and the potential of the deep N well is set. An electronic circuit having the same potential as any of a gate potential, a source potential, and a drain potential of the predetermined NMOS transistor.
  10. 　請求項１に記載の電子回路であって、
    　前記安定化素子部は、ＢＧＲ（Band Gap Reference）回路である
    　電子回路。     The electronic circuit according to claim 1,
    The stabilizing element unit is an electronic circuit which is a BGR (Band Gap Reference) circuit.
  11. 　請求項１に記載の電子回路であって、
    　前記安定化素子部は、グランドを基準とした電圧を生成する電圧回路である
    　電子回路。     The electronic circuit according to claim 1,
    The stabilizing element section is a voltage circuit that generates a voltage with respect to a ground. Electronic circuit.
  12. 　請求項１１に記載の電子回路であって、
    　前記電圧回路は、サブスレッショルド領域で動作するＮＭＯＳトランジスタを含む
    　電子回路。     The electronic circuit according to claim 11, comprising:
    The voltage circuit includes an NMOS transistor that operates in a subthreshold region.
  13. 　請求項１に記載の電子回路であって、
    　前記安定化素子部は、グランドと前記ディープウェルとの間に配置される第２の素子部を有する
    　電子回路。     The electronic circuit according to claim 1,
    The stabilization element unit includes an electronic circuit having a second element unit disposed between a ground and the deep well.
  14. 　電力供給源と、
    　　ディープウェルを有するＭＯＳ回路部と、
    　　前記電力供給源と前記ディープウェルとの間に配置される第１の素子部を有し、前記ディープウェルの電位を安定化させる安定化素子部と
    　を有する電子回路と
    　を具備する電子機器。     A power supply,
    A MOS circuit section having a deep well;
    An electronic circuit comprising: an electronic circuit including: a first element portion disposed between the power supply source and the deep well, and a stabilization element portion that stabilizes the potential of the deep well.
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