WO2018094664A1 - 场效应晶体管制造方法及场效应晶体管 - Google Patents

场效应晶体管制造方法及场效应晶体管 Download PDF

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WO2018094664A1
WO2018094664A1 PCT/CN2016/107149 CN2016107149W WO2018094664A1 WO 2018094664 A1 WO2018094664 A1 WO 2018094664A1 CN 2016107149 W CN2016107149 W CN 2016107149W WO 2018094664 A1 WO2018094664 A1 WO 2018094664A1
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layer
source
dimensional material
material layer
drain
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English (en)
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Inventor
李伟
张臣雄
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华为技术有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • Embodiments of the present invention relate to integrated circuit manufacturing technologies, and in particular, to a Field Effect Transistor (FET) manufacturing method and a field effect transistor.
  • FET Field Effect Transistor
  • FIG. 1A is a schematic diagram of patterning a two-dimensional material layer transferred to a target substrate in the prior art. As shown in FIG.
  • FIG. 1A the two-dimensional material layer 12 transferred onto the target substrate 11 is patterned.
  • FIG. 1B is a schematic view of a prior art spin-on-coat photoresist on a patterned two-dimensional material layer. As shown in FIG. 1B, a photoresist 13 is spin-coated on the patterned two-dimensional material layer 12.
  • FIG. 1C is a schematic diagram of a source-drain region defined by exposure in the prior art. As shown in FIG. 1C, the exposure defines the source and drain regions 14.
  • FIG. 1D is a schematic view showing the metal deposition source of the vapor deposition source and stripping in the prior art. As shown in FIG. 1D, after the source/drain regions are defined by exposure, a step of vapor-depositing the source metal is performed to form the source 15 and the drain 16, and finally, the photoresist is stripped to complete the fabrication of the FET.
  • Embodiments of the present invention provide a field effect transistor manufacturing method and a field effect transistor to improve the performance of the FET.
  • an embodiment of the present invention provides a method for fabricating a field effect transistor, including:
  • the remaining second mask layer is removed to form a field effect transistor.
  • the acquiring a target substrate, a two-dimensional material layer on the target substrate, and a source/drain metal layer on the two-dimensional material layer include:
  • the acquiring a target substrate, a two-dimensional material layer on the target substrate, and a source/drain metal layer on the two-dimensional material layer include:
  • a source/drain metal layer is formed on the two-dimensional material layer.
  • the method further includes:
  • transferring the two-dimensional material layer and the source/drain metal layer on the two-dimensional material layer to the target substrate comprises:
  • the support layer is removed.
  • the method further includes:
  • a top gate metal layer is formed on the gate dielectric layer.
  • the forming a gate dielectric layer on the remaining second mask layer and the channel region comprises:
  • the gate dielectric layer is formed on the remaining second mask layer and the channel region using an atomic layer deposition technique or a sputtering technique.
  • the forming a gate dielectric layer on the remaining second mask layer and the channel region comprises:
  • the removing the source/drain metal layer outside the region of the remaining first mask layer and the region of the remaining first mask layer External 2D material layers, including:
  • a two-dimensional material layer outside the area of the remaining first mask layer is removed using a dry etching technique.
  • the source/drain metal layer is a metal layer formed by at least one of the following metals:
  • the target substrate is at least one of the following substrates:
  • a flexible substrate a silicon substrate grown with SiO2, a substrate grown with alumina, and a substrate grown with cerium oxide.
  • an embodiment of the present invention provides a field effect transistor, including:
  • the two-dimensional material layer being located on the target substrate
  • the source being located on the two-dimensional material layer
  • drain located on the two-dimensional material layer
  • the gate dielectric layer is located on the two-dimensional material layer, and the gate dielectric layer is located between the source and the drain, respectively contacting the source and the drain;
  • the height of the gate dielectric layer is greater than the thickness of the source and the drain, respectively;
  • the gate being on the gate dielectric layer and completely covering the gate dielectric layer.
  • an embodiment of the present invention provides a field effect transistor, including:
  • the two-dimensional material layer being located on the target substrate
  • the source being located on the two-dimensional material layer
  • drain located on the two-dimensional material layer
  • the gate dielectric layer is located on the two-dimensional material layer, and the gate dielectric layer is located between the source and the drain;
  • the gate dielectric layer includes a first segment gate connected in sequence a dielectric layer, a second-stage gate dielectric layer, and a third-stage gate dielectric layer, the first-stage gate dielectric layer is in contact with the source, and the third-stage gate dielectric layer is in contact with the drain;
  • the gate being on the second segment of the gate dielectric layer and completely covering the second segment of the gate dielectric layer.
  • the field effect transistor manufacturing method and the field effect transistor provided by the embodiments of the present invention form a target substrate, a two-dimensional material layer on the target substrate, and a source/drain metal layer on the two-dimensional material layer to form a source/drain metal layer.
  • a first mask layer and defining a shape of the two-dimensional material layer with the first mask layer as a mask, forming a region of the remaining first mask layer, removing the source outside the region of the remaining first mask layer a drain metal layer and a two-dimensional material layer outside the region of the remaining first mask layer, removing the remaining first mask layer, forming a defined two-dimensional material layer and a defined source-drain metal layer, at a defined source Forming a second mask layer on the drain metal layer, defining a channel region by using the second mask layer as a mask, removing source and drain metal layers located in the channel region, forming source, drain, and channel regions, and removing The remaining second mask layer forms a field effect transistor, so that during the manufacturing process, the source/drain metal layer is directly formed on the two-dimensional material layer, and the support layer is transferred on the two-dimensional material layer as needed.
  • the two-dimensional material layer, the removal of the support, and the solution of the mask layer defining the source and drain regions, between the finally formed source and the two-dimensional material layer and between the finally formed drain and the two-dimensional material layer When initially contacted, there will be no support layer and mask layer between them.
  • the contact resistance between the source and the two-dimensional material layer and between the drain and the two-dimensional material layer is small. Thus, the performance of the FET is improved.
  • 1A is a schematic view showing a patterning of a two-dimensional material layer transferred to a target substrate in the prior art
  • 1B is a schematic view showing a spin coating photoresist on a patterned two-dimensional material layer in the prior art
  • 1C is a schematic diagram of a source-drain region defined by exposure in the prior art
  • 1D is a schematic view showing the metal deposition source of the vapor deposition source and stripping in the prior art
  • Embodiment 1 is a schematic flow chart of Embodiment 1 of a method for manufacturing an FET according to an embodiment of the present invention
  • 3A-3N are schematic diagrams illustrating the manufacturing process of the FET provided by the embodiment shown in FIG. 2;
  • FIG. 4 is a schematic flow chart of a second embodiment of a method for fabricating an FET according to an embodiment of the present invention.
  • 5A-5F are schematic diagrams illustrating the manufacturing process of the FET provided by the embodiment shown in FIG. 4;
  • FIG. 6 is a schematic structural diagram of Embodiment 1 of a FET according to an embodiment of the present disclosure
  • FIG. 7 is a schematic structural diagram of Embodiment 2 of a FET according to an embodiment of the present invention.
  • Embodiments of the present invention provide a FET manufacturing method and a field effect transistor.
  • a source/drain metal layer is directly formed on a two-dimensional material layer, and a support layer layer is coated on a two-dimensional material layer.
  • the two-dimensional material layer, the removal of the support, and the solution of the mask layer defining the source and drain regions, between the finally formed source and the two-dimensional material layer and between the finally formed drain and the two-dimensional material layer When initially contacted, there will be no support layer and mask layer between them.
  • the contact resistance between the source and the two-dimensional material layer and between the drain and the two-dimensional material layer is small. Thus, the performance of the FET is improved.
  • FIG. 2 is a schematic flow chart of Embodiment 1 of a method for manufacturing an FET according to an embodiment of the present invention. As shown in FIG. 2, the FET manufacturing method provided by the present invention includes the following steps:
  • S201 acquiring a target substrate, a two-dimensional material layer on the target substrate, and a source/drain metal layer on the two-dimensional material layer.
  • the target substrate may be at least one of the following: a flexible substrate, a silicon substrate grown with SiO 2 , a substrate grown with alumina, and a substrate grown with cerium oxide.
  • the target base may also be other suitable for fabricating the FET substrate, which is not limited by the embodiment of the present invention.
  • the two-dimensional material layer can be formed from a two-dimensional material.
  • the two-dimensional material layer in the embodiment of the present invention may be formed by at least one two-dimensional material: graphene, boron nitride (BN), nanowire, nanotube, black phosphorus, and molybdenum disulfide (MoS2). Wait.
  • the source/drain metal layer in the embodiment of the present invention may be a metal layer formed of at least one of the following metals: a metal such as Ti, Au, Pd, or Ni which can be in good contact with the two-dimensional material layer.
  • a metal such as Ti, Au, Pd, or Ni which can be in good contact with the two-dimensional material layer.
  • the source and drain metal layers may be other metals, and the embodiment of the present invention is not limited thereto.
  • the first implementation manner firstly, a two-dimensional material layer is grown on the source substrate, a source/drain metal layer is formed on the two-dimensional material layer on the source substrate, and the two-dimensional material layer and the source/drain metal on the two-dimensional material layer are formed.
  • the layer is transferred to the target substrate, that is, the target substrate, the two-dimensional material layer on the target substrate, that is, the source/drain metal layer on the two-dimensional material layer can be obtained.
  • the two-dimensional material layer in the implementation may be formed of graphene.
  • FIG. 3A shows a two-dimensional material layer 32 grown on a source substrate 31.
  • the source substrate 31 herein may be any substrate suitable for growth of the two-dimensional material layer 32, for example, a substrate formed of nickel, platinum, gold, alloy, or the like.
  • FIG. 3B shows the formation of the source/drain metal layer 33 on the two-dimensional material layer 32 on the source substrate 31.
  • the source substrate 31 and the two-dimensional material layer 32 grown on the source substrate 31 may be placed in the coater chamber to vaporize the source/drain metal layer 33.
  • the source/drain metal layer 33 may be formed of metal Ti.
  • FIG. 3E illustrates the transfer of the two-dimensional material layer 32 and the source-drain metal layer 33 on the two-dimensional material layer 32 onto the target substrate 35.
  • the sample shown in FIG. 3B may be placed in the source substrate etching solution to remove the source substrate. 31.
  • the source substrate etching solution herein may be FeCL 3 or other copper etching solution.
  • the sample from which the source substrate 31 is removed that is, the two-dimensional material layer 32 and the source/drain metal layer 33 on the two-dimensional material layer 32 may be cleaned to remove the residual source substrate etching solution.
  • the two-dimensional material layer 32 and the source/drain metal layer 33 on the two-dimensional material layer 32 are placed on the target substrate 35, that is, the target substrate 35, the two-dimensional material layer 32 on the target substrate 35, and the second layer are obtained.
  • the source/drain metal layer 33 functions to support the two-dimensional material layer 32 to achieve successful transfer to the target substrate 35.
  • the source/drain metal layer 33 is used to form a source and a drain.
  • the support layer may be additionally coated.
  • FIG. 3C shows that the support layer 34 is coated on the source/drain metal layer 33 in the sample obtained in FIG. 3B.
  • the support layer 34 may be formed of PMMA, may be formed of a thermal release tape, or may be formed of polydimethylsiloxane (PDMS).
  • PDMS polydimethylsiloxane
  • the two-dimensional material layer 32, the source/drain metal layer 33 on the two-dimensional material layer 32, and the support layer 34 on the source/drain metal layer 33 are placed on the target substrate 35.
  • the support layer 34 needs to be removed. Therefore, after the transfer to the target substrate 35 is completed, the support layer 34 in the sample shown in FIG. 3D is removed.
  • the support layer 34 is formed of PMMA
  • the sample shown in FIG. 3D may be placed in an organic solvent such as acetone to be immersed to remove the support layer 34; when the support layer 34 is formed of a thermal release adhesive or PDMS At the time, the sample shown in FIG. 3D can be heated to remove the support layer 34.
  • the sample as shown in FIG. 3E that is, the target substrate 35, the two-dimensional material layer 32 on the target substrate 35, and the source/drain metal layer 33 on the two-dimensional material layer 32 can be obtained.
  • a two-dimensional material layer 32 is grown directly on the target substrate 35.
  • the target substrate 35 in the present implementation may be a silicon substrate grown with SiO 2 , and the two-dimensional material layer 32 may be formed of MoS 2 .
  • the target substrate 35 and the two-dimensional material layer 32 grown on the target substrate 35 are then placed in the coating apparatus chamber to vaporize the source/drain metal layer 33. That is, the target substrate 35, the two-dimensional material layer 32 on the target substrate 35, and the source/drain metal layer 33 on the two-dimensional material layer 32 can be obtained.
  • the source/drain metal layer 33 may be formed of metal Ti.
  • S202 forming a first mask layer on the source/drain metal layer, and defining a shape of the two-dimensional material layer by using the first mask layer as a mask to form a region of the remaining first mask layer.
  • a first mask layer 36 is formed on the source/drain metal layer 33.
  • the first mask layer 36 may be formed of a photoresist or may be formed of PMMA.
  • the first mask layer 36 can be formed by spin coating a photoresist or PMMA on the source/drain metal layer 33.
  • the shape of the two-dimensional material layer 32 is defined by using the first mask layer 36 as a mask.
  • the shape of the two-dimensional material layer 32 can be defined by optical exposure development; when the first mask layer 36 is formed of PMMA, it can be exposed by electron beam The way to define the shape of the two-dimensional material layer 32.
  • the shape of the two-dimensional material layer 32 can be defined according to actual needs.
  • a region 361 of the remaining first mask layer formed is shown in Figure 3G.
  • the source/drain metal layer 33 located outside the region 361 can be removed by a wet etching technique in which the sample shown in FIG. 3G is placed in a source-drain metal etching solution.
  • the source/drain metal etching solution herein may be 1 part HF (49% solution): 30 parts H2SO4 (96% solution): 69 parts water.
  • FIG. 3H shows the sample after removing the source/drain metal layer 33 outside the region 361.
  • the two-dimensional material layer 32 outside the region 361 can be removed by dry etching. Specifically, the sample shown in FIG. 3H can be placed in Reactive Ion Etching (abbreviation: RIE) and oxygen plasma is used. The two-dimensional material layer 32 located outside the region 361 is removed by dry etching. A sample after removal of the two-dimensional material layer 32 outside the region 361 is shown in FIG. 3I.
  • RIE Reactive Ion Etching
  • the sample shown in FIG. 3I can be placed in an organic solvent to remove the remaining first mask layer 36 to form a defined two-dimensional material layer 32 and a defined source-drain metal layer 33, as shown in FIG. 3J.
  • the defined two-dimensional material layer 32 and the defined source-drain metal layer 33 are shown in FIG. 3J to form regions 37 and regions 38, i.e., FETs can be fabricated on both regions 37 and 38.
  • S205 forming a second mask layer on the defined source/drain metal layer, and defining a channel region by using the second mask layer as a mask.
  • Figure 3K is a cross-sectional view of region 38 of Figure 3J.
  • a second mask layer 40 is formed on the defined source/drain metal layer 33, and a channel region 44 is defined by using a second mask layer as a mask.
  • a sample formed after the second mask layer 40 has been exposed and developed is shown in FIG. 3L.
  • the second mask layer 40 herein may also be formed of a photoresist or may be formed of PMMA.
  • S206 removing the source/drain metal layer located in the channel region to form a source, a drain, and a channel region.
  • the source/drain metal layer 33 located in the channel region 44 can be removed by a wet etching technique in which the sample shown in FIG. 3L is placed in a source-drain metal etching solution. As shown in FIG. 3M, the remaining source and drain metal layers respectively form the source 42 and the drain 43.
  • the remaining second mask layer 40 may be removed by lift off to form an FET as shown in FIG. 3N.
  • the FET is a bottom gate FET.
  • the source 42 and the two-dimensional material layer 32, the drain electrode 43 and the two-dimensional material layer 32 are in contact with each other from beginning to end, and no other material is interposed therebetween. Therefore, there is no other insulating material between the source 42 and the two-dimensional material layer 32 and between the drain 43 and the two-dimensional material layer 32 in the FET formed by the method, the contact resistance is small, and the performance of the FET is excellent.
  • the FET manufacturing method provided by the embodiment of the present invention forms a first mask layer on the source/drain metal layer by acquiring a target substrate, a two-dimensional material layer on the target substrate, and a source/drain metal layer on the two-dimensional material layer.
  • the resulting source and the two-dimensional material layer and the resulting drain and two-dimensional material layers are initially contacted. There is no support layer and mask layer between them.
  • the contact resistance between the source and the two-dimensional material layer and between the drain and the two-dimensional material layer is small, thereby improving FET performance.
  • FIG. 4 is a schematic flow chart of a second embodiment of a method for fabricating an FET according to an embodiment of the present invention.
  • the embodiment of the present invention after removing the source/drain metal layer located in the channel region and forming the source, drain, and channel regions, the remaining second mask layer is formed on the basis of the embodiment shown in FIG. The previous steps of the field effect transistor are described in detail.
  • the embodiment of the present invention includes the following steps:
  • S401 Acquire a target substrate, a two-dimensional material layer on the target substrate, and a source/drain metal layer on the two-dimensional material layer.
  • S402 forming a first mask layer on the source/drain metal layer, and defining a shape of the two-dimensional material layer by using the first mask layer as a mask to form a region of the remaining first mask layer.
  • S404 Removing the remaining first mask layer to form a defined two-dimensional material layer and a defined source/drain metal layer.
  • S405 forming a second mask layer on the defined source/drain metal layer, and defining a channel region by using the second mask layer as a mask.
  • S406 removing the source/drain metal layer located in the channel region to form a source, a drain, and a channel region.
  • a gate dielectric layer is formed on the remaining second mask layer 40 and channel region 44 in the sample shown in FIG. 3M.
  • the manner of forming the gate dielectric layer can be achieved by the following two methods:
  • a gate dielectric layer can be formed on the remaining second mask layer 40 and the channel region 44 by an atomic layer deposition (Atomic Layer Deposition; ALD) growth oxide acquisition sputtering technique.
  • ALD atomic layer deposition
  • the growth temperature of the oxide should be lower than the deformation temperature of the second mask layer 40.
  • the growth temperature of the oxide is generally lower than 100 degrees Celsius.
  • the oxide is grown on the channel region 44, since it is grown directly on the two-dimensional material layer 32, in order to reduce the difficulty of growth, the two-dimensional material layer may be vapor-deposited or coated with aluminum or aluminum oxide. The seed layer is then grown on the seed layer.
  • a gate dielectric layer can be formed on the remaining second mask layer 40 and the channel region 44 by electron beam coating technology.
  • a gate dielectric layer is deposited by electron beam deposition techniques. The final sample is shown in Figure 5B. It should be noted that during the deposition process, it is necessary to control the height of the gate dielectric layer 51 on the channel region 44 to be higher than the thickness of the source 42 and the drain 43.
  • the gate dielectric layer 51 may be formed of hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), or zirconium oxide (ZrO 2 ).
  • HfO 2 hafnium oxide
  • Al 2 O 3 aluminum oxide
  • ZrO 2 zirconium oxide
  • the difference in the samples shown in Figures 5A and 5B is due to the different processes when forming the gate dielectric layer.
  • oxides can be generated from various directions, so the formed sample is shown in Fig. 5A; in the electron beam coating technique, the oxide can be deposited only from one direction, so the formed sample is as shown in Fig. 5B.
  • deposition can be performed from top to bottom.
  • the top gate metal layer can be formed by vapor-depositing a metal on the gate dielectric layer.
  • 5C corresponds to FIG. 5A
  • FIG. 5D corresponds to FIG. 5B.
  • the top gate metal layer 52 is formed on the gate dielectric layer 51.
  • the top gate metal layer may be formed of, for example, Ti, Au, Ni, Pd, or the like. The top gate metal layer 52 is ultimately used to form the gate.
  • the remaining second mask layer 40 may be removed by peeling. After the remaining second mask layer 40 is removed, as shown in FIGS. 5E and 5F, the gate electrode 53 is formed. Finally, an FET having a source 42, a drain 43, and a gate 53 is formed.
  • the FET fabricated by using the embodiment of the present invention is a FET of a top gate structure, and in the process of forming a gate dielectric layer in the manufacturing process, whether using an ALD method or a sputtering method or an electron beam plating In the film mode, the gate dielectric layer is located between the source and the drain, and is in contact with the source and the drain, respectively, that is, the length of the gate dielectric layer is the length between the source and the drain, and the finally formed gate complete coverage gate Medium layer. That is, the FET formed in the embodiment of the present invention is a self-aligned structure, and the parasitic resistance and the parasitic capacitance are small, which is advantageous for improving the high frequency performance of the FET.
  • a gate dielectric layer is formed on the remaining second mask layer and the channel region, a top gate metal layer is formed on the gate dielectric layer, and the remaining second mask layer is removed to form
  • the field effect transistor realizes that the finally formed FET is a top gate and the self-aligned structure of the FET has small parasitic resistance and parasitic capacitance, thereby improving the high frequency performance of the FET.
  • FIG. 6 is a schematic structural diagram of Embodiment 1 of a FET according to an embodiment of the present invention.
  • the FET provided by the embodiment of the present invention includes:
  • a two-dimensional material layer 62 the two-dimensional material layer 62 is located on the target substrate 61;
  • the source 64 is located on the two-dimensional material layer 62;
  • the gate dielectric layer 65 is disposed on the two-dimensional material layer 62, and the gate dielectric layer 65 is located between the source 64 and the drain 63, respectively contacting the source 64 and the drain 63; and the height of the gate dielectric layer 65 Greater than the thickness of source 64 and drain 63, respectively;
  • the gate 66 and the gate 66 are on the gate dielectric layer 65 and completely cover the gate dielectric layer 65.
  • the FET provided by the embodiment of the present invention can be fabricated by using the FET manufacturing method provided in the embodiment shown in FIG. 4, and the FET is formed by using the second implementation in S407 of FIG.
  • the two-dimensional material layer 62 is formed of graphene, BN, nanowires, nanotubes, black phosphorus, and MoS2.
  • the target substrate may be at least one of the following: a flexible substrate, a silicon substrate grown with SiO2, a substrate grown with alumina, and a substrate grown with cerium oxide.
  • the source 64, the drain 63, and the gate 66 may each be formed of a metal such as Ti, Au, Ni, or Pd.
  • the gate dielectric layer 65 may each be formed of HfO2, oxidized Al2O3 or ZrO2 or the like.
  • the FET provided by the embodiment of the invention provides a target substrate, a two-dimensional material layer, a two-dimensional material layer on the target substrate, a source and a source on the two-dimensional material layer, and a drain and a drain on the two-dimensional material layer.
  • the gate dielectric layer is on the two-dimensional material layer, and the gate dielectric layer is between the source and the drain, respectively contacting the source and the drain, and the height of the gate dielectric layer is greater than the source and the drain, respectively Thick
  • the gate, the gate are on the gate dielectric layer, and completely cover the gate dielectric layer, thereby providing a FET having a top gate and a self-aligned structure, and the parasitic resistance and the parasitic capacitance are small, thereby improving the FET. High frequency performance.
  • FIG. 7 is a schematic structural diagram of Embodiment 2 of a FET according to an embodiment of the present invention.
  • the field effect transistor provided by the embodiment of the present invention includes:
  • a two-dimensional material layer 72 is located on the target substrate 71;
  • the source 74 is located on the two-dimensional material layer 72;
  • the gate dielectric layer 75 includes a first-stage gate dielectric layer 751, a second-stage gate dielectric layer 752 and a third-stage gate dielectric layer 753, the first-stage gate dielectric layer 751 is in contact with the source 74, and the third-stage gate dielectric layer 753 is in contact with the drain 73;
  • the gate 76 has a gate 76 on the second segment of the gate dielectric layer 752 and completely covers the second segment of the gate dielectric layer 752.
  • the FET provided by the embodiment of the present invention can be fabricated by using the FET manufacturing method provided in the embodiment shown in FIG. 4, and the FET is formed by using the first implementation in S407 of FIG.
  • the two-dimensional material layer 72 is formed of graphene, BN, nanowires, nanotubes, black phosphorus, and MoS2.
  • the target substrate 71 may be at least one of the following: a flexible substrate, a silicon substrate grown with SiO2, a substrate grown with alumina, and a substrate grown with cerium oxide.
  • the source 74, the drain 73, and the gate 76 may each be formed of a metal such as Ti, Au, Ni, or Pd.
  • the gate dielectric layer 75 may each be formed of HfO2, oxidized Al2O3 or ZrO2 or the like.
  • the FET provided by the embodiment of the invention provides a target substrate, a two-dimensional material layer, a two-dimensional material layer on the target substrate, a source and a source on the two-dimensional material layer, and a drain and a drain on the two-dimensional material layer.
  • the gate dielectric layer is located on the two-dimensional material layer, and the gate dielectric layer is between the source and the drain, the gate dielectric layer includes a first-stage gate dielectric layer, a second-stage gate dielectric layer, and a first a three-segment gate dielectric layer, the first-stage gate dielectric layer is in contact with the source, the third-stage gate dielectric layer is in contact with the drain, the gate and the gate are on the second-stage gate dielectric layer, and the second-stage gate dielectric is completely covered Layer, which provides a FET with a top gate and a self-aligned structure, which has small parasitic resistance and parasitic capacitance, thereby improving The high frequency performance of the FET.

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Abstract

提供一种场效应晶体管制造方法及场效应晶体管。该方法包括：获取目标基底、位于目标基底上的二维材料层及位于二维材料层上的源漏金属层（S201），在源漏金属层上形成第一掩膜层，并以第一掩膜层做掩膜定义二维材料层的形状，形成剩余的第一掩膜层的区域（S202），去除位于剩余的第一掩膜层的区域之外的源漏金属层及位于剩余的第一掩膜层的区域之外的二维材料层（S203），去除剩余的第一掩膜层，形成定义的二维材料层及定义的源漏金属层（S204），在定义的源漏金属层上形成第二掩膜层，并以第二掩膜层做掩膜定义沟道区域（S205），去除位于沟道区域内的源漏金属层，形成源极、漏极和沟道区域（S206），去除剩余的第二掩膜层，形成FET（S207），从而，提升了FET的性能。

Description

场效应晶体管制造方法及场效应晶体管 技术领域
本发明实施例涉及集成电路制造技术，尤其涉及一种场效应晶体管(Field Effect Transistor；简称：FET)制造方法及场效应晶体管。
背景技术
随着半导体技术的发展，以石墨烯为代表的二维材料因具有优异的电子学、光电子学及热学性能等在FET制造中得到了广泛的应用。
现有技术中，在制造FET的过程中，先在源基底上生长二维材料，形成二维材料层，再在该二维材料层上涂覆支撑物，例如，聚甲基丙烯酸甲酯(Polymethyl Methacrylate；简称：PMMA)，形成支撑物层，以实现支撑二维材料层转移至目标基底上。之后，将二维材料层及支撑物层转移至目标基底上，再去除支撑物层，则目标基底上只留二维材料层。图1A为现有技术中将转移至目标基底上的二维材料层图案化的示意图。如图1A所示，将转移至目标基底11上的二维材料层12图案化。图1B为现有技术中在图案化后的二维材料层上旋涂光刻胶的示意图。如图1B所示，在图案化后的二维材料层12上旋涂光刻胶13。图1C为现有技术中曝光定义源漏区域的示意图。如图1C所示，曝光定义源漏区域14。图1D为现有技术中蒸镀源漏金属并进行剥离的示意图。如图1D所示，在曝光定义源漏区域之后，进行蒸镀源漏金属的步骤，形成源极15和漏极16，最后，将光刻胶进行剥离，完成FET的制造。
但是，上述过程中，在实现将二维材料层转移至目标基底的过程中，需要涂覆支撑物，将二维材料层及支撑物层转移至目标基底上后，再去除支撑物层，可以理解的是，支撑物还是会有一部分残留在二维材料层上，另外，在旋涂光刻胶曝光定义源漏区域的步骤中，光刻胶也会有一部分残留在源漏区域中，从而，导致在后续的步骤中，蒸镀源漏金属，形成源极和漏极时，源极与二维材料层之间以及漏极与二维材料层之间会存在支撑物和光刻胶，从而，导致源极与二维材料层之间以及漏极与二维材料层之间的接触电阻较 大，FET的性能较差。
发明内容
本发明实施例提供一种场效应晶体管制造方法及场效应晶体管，以提高FET的性能。
第一方面，本发明实施例提供一种场效应晶体管制造方法，包括：
获取目标基底、位于所述目标基底上的二维材料层及位于所述二维材料层上的源漏金属层；
在所述源漏金属层上形成第一掩膜层，并以所述第一掩膜层做掩膜定义所述二维材料层的形状，形成剩余的第一掩膜层的区域；
去除位于所述剩余的第一掩膜层的区域之外的源漏金属层及位于所述剩余的第一掩膜层的区域之外的二维材料层；
去除所述剩余的第一掩膜层，形成定义的二维材料层及定义的源漏金属层；
在所述定义的源漏金属层上形成第二掩膜层，并以所述第二掩膜层做掩膜定义沟道区域；
去除位于所述沟道区域内的源漏金属层，形成源极、漏极和沟道区域；
去除剩余的第二掩膜层，形成场效应晶体管。
在第一方面的第一种可能的实现方式中，所述获取目标基底、位于所述目标基底上的二维材料层及位于所述二维材料层上的源漏金属层，包括：
在源基底上生长所述二维材料层；
在所述二维材料层上形成所述源漏金属层；
将所述二维材料层和位于所述二维材料层上的所述源漏金属层转移至所述目标基底。
在第一方面的第二种可能的实现方式中，所述获取目标基底、位于所述目标基底上的二维材料层及位于所述二维材料层上的源漏金属层，包括：
获取所述目标基底及生长于所述目标基底上的二维材料层；
在所述二维材料层上形成源漏金属层。
在第一方面的第三种可能的实现方式中，在所述二维材料层上形成所述源漏金属层之后，所述方法还包括：
在所述源漏金属层上形成支撑物层；
相应地，所述将所述二维材料层和位于所述二维材料层上的所述源漏金属层转移至所述目标基底，包括：
将所述二维材料层、位于所述二维材料层上的所述源漏金属层及位于所述源漏金属层上的所述支撑物层转移至所述目标基底；
去除所述支撑物层。
在第一方面的第四种可能的实现方式中，在所述去除位于所述沟道区域内的源漏金属层，形成源极、漏极和沟道区域之后，在所述去除剩余的第二掩膜层，形成场效应晶体管之前，所述方法还包括：
在所述剩余的第二掩膜层及所述沟道区域上形成栅介质层；
在所述栅介质层上形成顶栅金属层。
在第一方面的第五种可能的实现方式中，所述在所述剩余的第二掩膜层及所述沟道区域上形成栅介质层，包括：
采用原子层沉积技术或溅射技术在所述剩余的第二掩膜层及所述沟道区域上形成所述栅介质层。
在第一方面的第六种可能的实现方式中，所述在所述剩余的第二掩膜层及所述沟道区域上形成栅介质层，包括：
采用电子束镀膜技术在所述剩余的第二掩膜层及所述沟道区域上形成所述栅介质层；其中，所述栅介质层的高度分别大于所述源极的高度和所述漏极的厚度。
在第一方面的第七种可能的实现方式中，所述去除位于所述剩余的第一掩膜层的区域之外的源漏金属层及位于所述剩余的第一掩膜层的区域之外的二维材料层，包括：
采用湿法腐蚀技术去除位于所述剩余的第一掩膜层的区域之外的源漏金属层；
采用干法刻蚀技术去除位于所述剩余的第一掩膜层的区域之外的二维材料层。
在第一方面的第八种可能的实现方式中，所述源漏金属层为以下至少一种金属形成的金属层：
Ti、Au、Pd及Ni。
在第一方面的第九种可能的实现方式中，所述目标基底为以下至少一种基底：
柔性基底、生长有SiO2的硅基底、生长有氧化铝的基底及生长有氧化铪的基底。
第二方面，本发明实施例提供一种场效应晶体管，包括：
目标基底；
二维材料层，所述二维材料层位于所述目标基底上；
源极，所述源极位于所述二维材料层上；
漏极，所述漏极位于所述二维材料层上；
栅介质层，所述栅介质层位于所述二维材料层上，且所述栅介质层位于所述源极和所述漏极之间，与所述源极和所述漏极分别接触；所述栅介质层的高度分别大于所述源极和所述漏极的厚度；
栅极，所述栅极位于所述栅介质层上，且完整覆盖所述栅介质层。
第三方面，本发明实施例提供一种场效应晶体管，包括：
目标基底；
二维材料层，所述二维材料层位于所述目标基底上；
源极，所述源极位于所述二维材料层上；
漏极，所述漏极位于所述二维材料层上；
栅介质层，所述栅介质层位于所述二维材料层上，且所述栅介质层位于所述源极和所述漏极之间；所述栅介质层包括依次相连的第一段栅介质层、第二段栅介质层及第三段栅介质层，所述第一段栅介质层与所述源极接触，所述第三段栅介质层与所述漏极接触；
栅极，所述栅极位于所述第二段栅介质层上，且完整覆盖所述第二段栅介质层。
本发明实施例提供的场效应晶体管制造方法及场效应晶体管，通过获取目标基底、位于目标基底上的二维材料层及位于二维材料层上的源漏金属层，在源漏金属层上形成第一掩膜层，并以第一掩膜层做掩膜定义二维材料层的形状，形成剩余的第一掩膜层的区域，去除位于剩余的第一掩膜层的区域之外的源漏金属层及位于剩余的第一掩膜层的区域之外的二维材料层，去除剩余的第一掩膜层，形成定义的二维材料层及定义的源漏金属层，在定义的源 漏金属层上形成第二掩膜层，并以第二掩膜层做掩膜定义沟道区域，去除位于沟道区域内的源漏金属层，形成源极、漏极和沟道区域，去除剩余的第二掩膜层，形成场效应晶体管，实现了在制造的过程中，源漏金属层直接形成在二维材料层上，相较于需要在二维材料层上涂覆支撑物层转移二维材料层、再去除支撑物，以及，涂覆掩膜层定义源漏区域的方案，最终形成的源极与二维材料层之间以及最终形成的漏极与二维材料层之间是最初就接触的，它们之间不会存在支撑物层和掩膜层，最终制造出的FET中，源极与二维材料层之间以及漏极与二维材料层之间的接触电阻较小，从而，提升了FET的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A为现有技术中将转移至目标基底上的二维材料层图案化的示意图；
图1B为现有技术中在图案化后的二维材料层上旋涂光刻胶的示意图；
图1C为现有技术中曝光定义源漏区域的示意图；
图1D为现有技术中蒸镀源漏金属并进行剥离的示意图；
图2为本发明实施例提供的FET制造方法实施例一的流程示意图；
图3A-图3N为图2所示实施例提供的FET制造过程说明示意图；
图4为本发明实施例提供的FET制造方法实施例二的流程示意图；
图5A-图5F为图4所示实施例提供的FET制造过程说明示意图；
图6为本发明实施例提供的FET实施例一的结构示意图；
图7为本发明实施例提供的FET实施例二的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种FET制造方法及场效应晶体管，在制造的过程中，源漏金属层直接形成在二维材料层上，相较于需要在二维材料层上涂覆支撑物层转移二维材料层、再去除支撑物，以及，涂覆掩膜层定义源漏区域的方案，最终形成的源极与二维材料层之间以及最终形成的漏极与二维材料层之间是最初就接触的，它们之间不会存在支撑物层和掩膜层，最终制造出的FET中，源极与二维材料层之间以及漏极与二维材料层之间的接触电阻较小，从而，提升了FET的性能。
图2为本发明实施例提供的FET制造方法实施例一的流程示意图。如图2所示，本发明提供的FET制造方法包括如下步骤：
S201：获取目标基底、位于目标基底上的二维材料层及位于二维材料层上的源漏金属层。
具体地，目标基底可以是以下至少一种基底：柔性基底、生长有SiO2的硅基底、生长有氧化铝的基底及生长有氧化铪的基底。当然，目标基地也可以是其他的适合制造FET基底，本发明实施例对此不做限制。二维材料层可以是二维材料形成的。本发明实施例中的二维材料层可以是以下至少一种二维材料形成的：石墨烯(Graphene)、氮化硼(BN)、纳米线、纳米管、黑磷及二硫化钼(MoS2)等。本发明实施例中的源漏金属层可以是以下至少一种金属形成的金属层：Ti、Au、Pd及Ni等可与二维材料层良好接触的金属。当然，源漏金属层还可以是其他的金属，本发明实施例并不以此为限。
在获取目标基底、位于目标基底上的二维材料层及位于二维材料层上的源漏金属层时，可以有以下两种实现方式：
第一种实现方式：可以先在源基底上生长二维材料层，在源基底上的二维材料层上形成源漏金属层，将二维材料层及位于二维材料层上的源漏金属层转移至目标基底上，即可以获取到目标基底、位于目标基底上的二维材料层即位于二维材料层上的源漏金属层。可选的，本实现方式中的二维材料层可以是由石墨烯形成的。
图3A示出了生长于源基底31上的二维材料层32。这里的源基底31可以是适合二维材料层32生长的任何基底，例如，镍、铂、金以及合金等形成 的基底。图3B示出了在源基底31上的二维材料层32上形成源漏金属层33。可以将源基底31以及生长于源基底31上的二维材料层32放置于镀膜仪腔室内蒸镀源漏金属层33。可选的，源漏金属层33可以是金属Ti形成的。图3E示出了将二维材料层32及位于二维材料层32上的源漏金属层33转移至目标基底35上。在将二维材料层32及位于二维材料层32上的源漏金属层33转移至目标基底35的过程中，可以将图3B中示出的样品放置于源基底腐蚀液中，去除源基底31。举例来说，当源基底31为铜时，这里的源基底腐蚀液可以是FeCL3或其他的铜腐蚀液。可选的，之后，可以将去除了源基底31的样品，即二维材料层32及位于二维材料层32上的源漏金属层33进行清洗以去除残留的源基底腐蚀液。再将二维材料层32及位于二维材料层32上的源漏金属层33放置于目标基底35上，即可以获取到目标基底35、位于目标基底35上的二维材料层32及位于二维材料层32上的源漏金属层33。在这个过程中，源漏金属层33相当于起到了支撑二维材料层32的作用，以实现成功转移至目标基底35上。源漏金属层33用于形成源极和漏极。
可选的，在该种实现方式中，在将二维材料层32及位于二维材料层32上的源漏金属层33转移至目标基底35上时，还可以通过再额外涂覆支撑物层的方式以提高转移过程的可操作性及成功率。图3C示出了在图3B得到的样品中的源漏金属层33上涂覆支撑物层34。支撑物层34可以是由PMMA形成的，还可以是由热剥离胶(Thermal release tape)形成的，也可以是由聚二甲基硅氧烷(polydimethylsiloxane；简称：PDMS)形成的。再将图3C示出的样品放置于源基底腐蚀液中，去除源基底31。之后，如图3D所示，再将二维材料层32、位于二维材料层32上的源漏金属层33及位于源漏金属层33上的支撑物层34放置于目标基底35上。完成了支撑二维材料层32的转移之后，需要去除支撑物层34。因此，在完成了转移至目标基底35上后，将图3D中示出的样品中的支撑物层34去除。当支撑物层34是由PMMA形成的时，可以将图3D中示出的样品放置在丙酮等有机溶剂中浸泡以去除支撑物层34；当支撑物层34是由热剥离胶或者PDMS形成的时，可以将图3D中示出的样品进行加热以去除支撑物层34。之后，既可以获取到如图3E示出的样品，即目标基底35、位于目标基底35上的二维材料层32及位于二维材料层32上的源漏金属层33。
第二种实现方式：如图3E所示，直接在目标基底35上生长二维材料层32。可选的，本实现方式中的目标基底35可以是生长有SiO2的硅基底，二维材料层32可以是由MoS2形成的。再将目标基底35及生长于目标基底35上的二维材料层32置于镀膜仪腔室内蒸镀源漏金属层33。即可以获取到目标基底35、位于目标基底35上的二维材料层32及位于二维材料层32上的源漏金属层33。可选的，源漏金属层33可以是金属Ti形成的。
S202：在源漏金属层上形成第一掩膜层，并以第一掩膜层做掩膜定义二维材料层的形状，形成剩余的第一掩膜层的区域。
具体地，如图3F所示，在图3E中所示的样品中，在源漏金属层33上形成第一掩膜层36。可选的，第一掩膜层36可以是由光刻胶形成的，也可以是由PMMA形成的。可以通过在源漏金属层33上旋涂光刻胶或者PMMA的方式，形成第一掩膜层36。
在形成第一掩膜层36后，以第一掩膜层36做掩膜定义二维材料层32的形状。当第一掩膜层36是由光刻胶形成时，可以通过光学曝光显影的方式定义二维材料层32的形状；当第一掩膜层36是由PMMA形成的时，可以通过电子束曝光的方式定义二维材料层32的形状。二维材料层32的形状可以根据实际的需求进行定义。图3G中示出了形成的剩余的第一掩膜层的区域361。
S203：去除位于剩余的第一掩膜层的区域之外的源漏金属层及位于剩余的第一掩膜层的区域之外的二维材料层。
具体地，在得到如图3G所示的样品后，需要去除位于剩余的第一掩膜层的区域361之外的源漏金属层33及位于剩余的第一掩膜层的区域361之外的二维材料层32。
在去除位于区域361之外的源漏金属层33时，可以通过将图3G中示出的样品置于源漏金属腐蚀液中的湿法腐蚀技术进行去除。可选的，当S201中的源漏金属层为由Ti形成的时，这里的源漏金属腐蚀液可以是1份HF(49％溶液):30份H2SO4(96％溶液):69份水。图3H示出了去除位于区域361之外的源漏金属层33后的样品。
在去除了位于区域361之外的源漏金属层33后，可以通过干法刻蚀技术去除位于区域361之外的二维材料层32。具体可以为将图3H中示出的样品放入反应离子刻蚀(Reactive Ion Etching；简称：RIE)中，用氧等离子体进 行干法刻蚀去除位于区域361之外的二维材料层32。如图3I示出了去除位于区域361之外的二维材料层32后的样品。
S204：去除剩余的第一掩膜层，形成定义的二维材料层及定义的源漏金属层。
具体地，可以将图3I中示出的样品置于有机溶剂中，去除剩余的第一掩膜层36，形成定义的二维材料层32及定义的源漏金属层33，如图3J所示。图3J中示出了定义的二维材料层32及定义的源漏金属层33形成了区域37和区域38，即，在区域37和区域38上均可以制造出FET。
S205：在定义的源漏金属层上形成第二掩膜层，并以第二掩膜层做掩膜定义沟道区域。
具体地，以下以区域38为例，对接下来的步骤进行说明。图3K为图3J中区域38的截面图。如图3L所示，在定义的源漏金属层33上形成第二掩膜层40，并以第二掩膜层做掩膜定义沟道区域44。图3L中示出了已将第二掩膜层40曝光显影后形成的样品。与S202类似，这里的第二掩膜层40也可以是由光刻胶形成的，也可以是由PMMA形成的。
S206：去除位于沟道区域内的源漏金属层，形成源极、漏极和沟道区域。
具体地，可以通过将图3L中示出的样品置于源漏金属腐蚀液中的湿法腐蚀技术进行去除位于沟道区域44内的源漏金属层33。如图3M所示，剩余的源漏金属层分别形成了源极42和漏极43。
S207：去除剩余的第二掩膜层，形成场效应晶体管。
具体地，请继续参照图3M，可以采用剥离(lift off)的方式，去除剩余的第二掩膜层40，形成如图3N所示的FET。该FET为底栅FET。
图3N示出的FET中，在制造过程中，源极42和二维材料层32之间、漏极43和二维材料层32之间自始至终相互接触，再无其他的材料置于其间。因此，通过该方法形成的FET中源极42和二维材料层32之间、漏极43和二维材料层32之间不存在其他绝缘材料，接触电阻较小，FET的性能较优。
本发明实施例提供的FET制造方法，通过获取目标基底、位于目标基底上的二维材料层及位于二维材料层上的源漏金属层，在源漏金属层上形成第一掩膜层，并以第一掩膜层做掩膜定义二维材料层的形状，形成剩余的第一掩膜层的区域，去除位于剩余的第一掩膜层的区域之外的源漏金属层及位于 剩余的第一掩膜层的区域之外的二维材料层，去除剩余的第一掩膜层，形成定义的二维材料层及定义的源漏金属层，在定义的源漏金属层上形成第二掩膜层，并以第二掩膜层做掩膜定义沟道区域，去除位于沟道区域内的源漏金属层，形成源极、漏极和沟道区域，去除剩余的第二掩膜层，形成场效应晶体管，实现了在制造的过程中，源漏金属层直接形成在二维材料层上，相较于需要在二维材料层上涂覆支撑物层转移二维材料层、再去除支撑物，以及，涂覆掩膜层定义源漏区域的方案，最终形成的源极与二维材料层之间以及最终形成的漏极与二维材料层之间是最初就接触的，它们之间不会存在支撑物层和掩膜层，最终制造出的FET中，源极与二维材料层之间以及漏极与二维材料层之间的接触电阻较小，从而，提升了FET的性能。
图4为本发明实施例提供的FET制造方法实施例二的流程示意图。本发明实施例在图2所示实施例的基础上，对去除位于沟道区域内的源漏金属层，形成源极、漏极和沟道区域之后，去除剩余的第二掩膜层，形成场效应晶体管之前的步骤进行详细说明。如图4所示，本发明实施例包括如下步骤：
S401：获取目标基底、位于目标基底上的二维材料层及位于二维材料层上的源漏金属层。
S402：在源漏金属层上形成第一掩膜层，并以第一掩膜层做掩膜定义二维材料层的形状，形成剩余的第一掩膜层的区域。
S403：去除位于剩余的第一掩膜层的区域之外的源漏金属层及位于剩余的第一掩膜层的区域之外的二维材料层。
S404：去除剩余的第一掩膜层，形成定义的二维材料层及定义的源漏金属层。
S405：在定义的源漏金属层上形成第二掩膜层，并以第二掩膜层做掩膜定义沟道区域。
S406：去除位于沟道区域内的源漏金属层，形成源极、漏极和沟道区域。
S401-S406与S201-S206的实现过程和技术原理类似，此处不再赘述。
S407：在剩余的第二掩膜层及沟道区域上形成栅介质层。
具体地，在S406之后，在图3M中示出的样品中的剩余的第二掩膜层40及沟道区域44上形成栅介质层。
形成栅介质层的方式可以由如下两种实现方式：
第一种实现方式：可以通过原子层沉积技术(Atomic Layer Deposition；简称：ALD)生长氧化物获取溅射技术在剩余的第二掩膜层40及沟道区域44上形成栅介质层。最终的样品如图5A所示。
需要说明的是，为了不破坏剩余的第二掩膜层40，氧化物的生长温度应低于第二掩膜层40的形变温度。当第二掩膜层40为由光刻胶形成时，氧化物的生长温度一般低于100摄氏度。在沟道区域44上生长氧化物时，由于是直接在二维材料层32上生长，为了降低生长难度，可以现在二维材料层上蒸镀或涂覆一层由铝或氧化铝等形成的籽层，再在籽层上生长氧化物。
第二种实现方式：可以采用电子束镀膜技术在剩余的第二掩膜层40及沟道区域44上形成栅介质层。采用电子束镀膜技术沉积形成栅介质层。最终的样品如图5B所示。需要说明的是，在沉积过程中，需要控制沟道区域44上的栅介质层51的高度均高于源极42和漏极43的厚度。
可选的，在该两种实现方式中，栅介质层51均可以是由氧化铪(HfO2)、氧化铝(Al2O3)或氧化锆(ZrO2)等形成的。本发明实施例对此不做限制。
图5A和图5B中示出的样品的区别是由于形成栅介质层时的不同工艺导致的。ALD技术中，氧化物可以从各个方向生成，所以形成的样品如图5A所示；电子束镀膜技术中，氧化物只能从一个方向进行沉积，所以形成的样品如图5B所示。本发明实施例中，当采用电子束镀膜技术时，可以从上至下进行沉积。
S408：在栅介质层上形成顶栅金属层。
具体地，在形成栅介质层后，可以通过在栅介质层上蒸镀金属的方式形成顶栅金属层。图5C对应于图5A，图5D对应于图5B，请同时参照图5C和图5D，顶栅金属层52形成于栅介质层51上。顶栅金属层可由例如Ti、Au、Ni、Pd等形成。顶栅金属层52最终用于形成栅极。
S409：去除剩余的第二掩膜层，形成场效应晶体管。
具体地，如图5D和图5B所示，可以采用剥离的方式，去除剩余的第二掩膜层40。在去除剩余的第二掩膜层40后，如图5E和图5F所示，形成了栅极53。最终形成了具有源极42、漏极43和栅极53的FET。
采用本发明实施例制造的FET为顶栅结构的FET，且在制造过程中，在形成栅介质层的过程中，不论是采用ALD方式或者溅射方式，还是电子束镀 膜方式，栅介质层位于源极和漏极之间，且与源极和漏极分别接触，即栅介质层的长度为源极和漏极之间的长度，最终形成的栅极完整覆盖栅介质层。即，本发明实施例中形成的FET为自对准结构，寄生电阻和寄生电容小，有利于提高FET的高频性能。
本发明实施例提供的FET制造方法，通过在剩余的第二掩膜层及沟道区域上形成栅介质层，在栅介质层上形成顶栅金属层，去除剩余的第二掩膜层，形成场效应晶体管，实现了最终形成的FET为顶栅且自对准结构的FET，寄生电阻和寄生电容小，从而，提高了FET的高频性能。
图6为本发明实施例提供的FET实施例一的结构示意图。如图6所示，本发明实施例提供的FET包括：
目标基底61；
二维材料层62，二维材料层62位于目标基底61上；
源极64，源极64位于二维材料层62上；
漏极63，漏极63位于二维材料层62上；
栅介质层65，栅介质层65位于二维材料层62上，且栅介质层65位于源极64和漏极63之间，与源极64和漏极63分别接触；栅介质层65的高度分别大于源极64和漏极63的厚度；
栅极66，栅极66位于栅介质层65上，且完整覆盖栅介质层65。
具体地，本发明实施例提供的FET可以采用图4所示实施例提供的FET制造方法进行制造，且该FET为采用图4中S407中的第二种实现方式形成的。
二维材料层62为石墨烯、BN、纳米线、纳米管、黑磷及MoS2等形成的。目标基底可以是以下至少一种基底：柔性基底、生长有SiO2的硅基底、生长有氧化铝的基底及生长有氧化铪的基底。源极64、漏极63和栅极66均可以为Ti、Au、Ni及Pd等金属形成。栅介质层65均可以是由HfO2、氧化Al2O3或ZrO2等形成的。
本发明实施例提供的FET，通过设置目标基底，二维材料层，二维材料层位于目标基底上，源极，源极位于二维材料层上，漏极，漏极位于二维材料层上，栅介质层，栅介质层位于二维材料层上，且栅介质层位于源极和漏极之间，与源极和漏极分别接触，栅介质层的高度分别大于源极和漏极的厚 度，栅极，栅极位于栅介质层上，且完整覆盖栅介质层，实现了提供一种具有顶栅且为自对准结构的FET，寄生电阻和寄生电容小，从而，提高了FET的高频性能。
图7为本发明实施例提供的FET实施例二的结构示意图。如图7所示，本发明实施例提供的场效应晶体管包括：
目标基底71；
二维材料层72，二维材料层72位于目标基底71上；
源极74，源极74位于二维材料层72上；
漏极73，漏极73位于二维材料层72上；
栅介质层75，栅介质层75位于二维材料层72上，且栅介质层75位于源极74和漏极73之间；栅介质层75包括依次相连的第一段栅介质层751、第二段栅介质层752及第三段栅介质层753，第一段栅介质层751与源极74接触，第三段栅介质层753与漏极73接触；
栅极76，栅极76位于第二段栅介质层752上，且完整覆盖第二段栅介质层752。
具体地，本发明实施例提供的FET可以采用图4所示实施例提供的FET制造方法进行制造，且该FET为采用图4中S407中的第一种实现方式形成的。
二维材料层72为石墨烯、BN、纳米线、纳米管、黑磷及MoS2等形成的。目标基底71可以是以下至少一种基底：柔性基底、生长有SiO2的硅基底、生长有氧化铝的基底及生长有氧化铪的基底。源极74、漏极73和栅极76均可以为Ti、Au、Ni及Pd等金属形成。栅介质层75均可以是由HfO2、氧化Al2O3或ZrO2等形成的。
本发明实施例提供的FET，通过设置目标基底，二维材料层，二维材料层位于目标基底上，源极，源极位于二维材料层上，漏极，漏极位于二维材料层上，栅介质层，栅介质层位于二维材料层上，且栅介质层位于源极和漏极之间，栅介质层包括依次相连的第一段栅介质层、第二段栅介质层及第三段栅介质层，第一段栅介质层与源极接触，第三段栅介质层与漏极接触，栅极，栅极位于第二段栅介质层上，且完整覆盖第二段栅介质层，实现了提供一种具有顶栅且为自对准结构的FET，寄生电阻和寄生电容小，从而，提高 了FET的高频性能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

  1. 一种场效应晶体管制造方法，其特征在于，包括：
    获取目标基底、位于所述目标基底上的二维材料层及位于所述二维材料层上的源漏金属层；
    在所述源漏金属层上形成第一掩膜层，并以所述第一掩膜层做掩膜定义所述二维材料层的形状，形成剩余的第一掩膜层的区域；
    去除位于所述剩余的第一掩膜层的区域之外的源漏金属层及位于所述剩余的第一掩膜层的区域之外的二维材料层；
    去除所述剩余的第一掩膜层，形成定义的二维材料层及定义的源漏金属层；
    在所述定义的源漏金属层上形成第二掩膜层，并以所述第二掩膜层做掩膜定义沟道区域；
    去除位于所述沟道区域内的源漏金属层，形成源极、漏极和沟道区域；
    去除剩余的第二掩膜层，形成场效应晶体管。
  2. 根据权利要求1所述的方法，其特征在于，所述获取目标基底、位于所述目标基底上的二维材料层及位于所述二维材料层上的源漏金属层，包括：
    在源基底上生长所述二维材料层；
    在所述二维材料层上形成所述源漏金属层；
    将所述二维材料层和位于所述二维材料层上的所述源漏金属层转移至所述目标基底。
  3. 根据权利要求1所述的方法，其特征在于，所述获取目标基底、位于所述目标基底上的二维材料层及位于所述二维材料层上的源漏金属层，包括：
    获取所述目标基底及生长于所述目标基底上的二维材料层；
    在所述二维材料层上形成源漏金属层。
  4. 根据权利要求2所述的方法，其特征在于，在所述二维材料层上形成所述源漏金属层之后，所述方法还包括：
    在所述源漏金属层上形成支撑物层；
    相应地，所述将所述二维材料层和位于所述二维材料层上的所述源漏金属层转移至所述目标基底，包括：
    将所述二维材料层、位于所述二维材料层上的所述源漏金属层及位于所 述源漏金属层上的所述支撑物层转移至所述目标基底；
    去除所述支撑物层。
  5. 根据权利要求1-4任一项所述的方法，其特征在于，在所述去除位于所述沟道区域内的源漏金属层，形成源极、漏极和沟道区域之后，在所述去除剩余的第二掩膜层，形成场效应晶体管之前，所述方法还包括：
    在所述剩余的第二掩膜层及所述沟道区域上形成栅介质层；
    在所述栅介质层上形成顶栅金属层。
  6. 根据权利要求5所述的方法，其特征在于，所述在所述剩余的第二掩膜层及所述沟道区域上形成栅介质层，包括：
    采用原子层沉积技术或溅射技术在所述剩余的第二掩膜层及所述沟道区域上形成所述栅介质层。
  7. 根据权利要求5所述的方法，其特征在于，所述在所述剩余的第二掩膜层及所述沟道区域上形成栅介质层，包括：
    采用电子束镀膜技术在所述剩余的第二掩膜层及所述沟道区域上形成所述栅介质层；其中，所述栅介质层的高度分别大于所述源极的高度和所述漏极的厚度。
  8. 根据权利要求1所述的方法，其特征在于，所述去除位于所述剩余的第一掩膜层的区域之外的源漏金属层及位于所述剩余的第一掩膜层的区域之外的二维材料层，包括：
    采用湿法腐蚀技术去除位于所述剩余的第一掩膜层的区域之外的源漏金属层；
    采用干法刻蚀技术去除位于所述剩余的第一掩膜层的区域之外的二维材料层。
  9. 根据权利要求1所述的方法，其特征在于，所述源漏金属层为以下至少一种金属形成的金属层：
    Ti、Au、Pd及Ni。
  10. 根据权利要求1所述的方法，其特征在于，所述目标基底为以下至少一种基底：
    柔性基底、生长有SiO2的硅基底、生长有氧化铝的基底及生长有氧化铪的基底。
  11. 一种场效应晶体管，其特征在于，包括：
    目标基底；
    二维材料层，所述二维材料层位于所述目标基底上；
    源极，所述源极位于所述二维材料层上；
    漏极，所述漏极位于所述二维材料层上；
    栅介质层，所述栅介质层位于所述二维材料层上，且所述栅介质层位于所述源极和所述漏极之间，与所述源极和所述漏极分别接触；所述栅介质层的高度分别大于所述源极和所述漏极的厚度；
    栅极，所述栅极位于所述栅介质层上，且完整覆盖所述栅介质层。
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