WO2018061782A1

WO2018061782A1 - 高周波フロントエンド回路及び通信装置

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Publication number: WO2018061782A1
Application number: PCT/JP2017/033141
Authority: WO
Inventors: 浩司野阪
Original assignee: 株式会社村田製作所
Priority date: 2016-09-27
Filing date: 2017-09-13
Publication date: 2018-04-05
Also published as: CN109792257B; CN109792257A; US10686421B2; US20190214959A1

Abstract

高周波フロントエンド回路（１）は、スイッチ回路（１０）と、デュプレクサ（２０，３０）と、キャパシタ（Ｃ）と、を備え、スイッチ回路（１０）は、共通端子（１１１）と選択端子（１１２）との接続を切り替えるメインスイッチ（ＳＷ１）と、メインスイッチ（ＳＷ１）との排他的なオン及びオフにより、選択端子（１１２）とグランドとの接続を切り替えるサブスイッチ（ＳＷ１ｇ）と、共通端子（１１１）と選択端子（１１３）との接続を切り替えるメインスイッチ（ＳＷ２）と、メインスイッチ（ＳＷ２）との排他的なオン及びオフにより、選択端子（１１３）とグランドとの接続を切り替えるサブスイッチ（ＳＷ２ｇ）と、を有し、メインスイッチ（ＳＷ１，ＳＷ２）の一方のみがオンとなる第１接続形態、ならびに、双方がオンとなる第２接続形態とが切り替えられ、キャパシタ（Ｃ）は、選択端子（１１２）と選択端子（１１３）とを接続する。

Description

高周波フロントエンド回路及び通信装置

　本発明は、複数のフィルタを有する高周波フロントエンド回路及び通信装置に関する。

　従来、マルチバンドに対応した複数のフィルタを備えるフィルタモジュールとして、当該複数のフィルタを選択的にアンテナ端子に接続するスイッチ回路を備える構成が知られている（例えば、特許文献１参照）。このフィルタモジュールによれば、例えば、１つのスイッチ回路と当該１つのスイッチ回路に接続される複数のフィルタとの間に、インピーダンス整合回路が設けられている。

国際公開第２０１３／０２１６２６号

　しかしながら、上記従来の構成では、複数のフィルタについて個別にインピーダンス整合回路を設ける必要があるため、小型化の妨げとなる。

　また、上記従来の構成を用いて複数の周波数帯域の高周波信号を同時に送信または受信するＣＡ（Carrier Aggregation：キャリアアグリゲーション）を行う場合等、スイッチ回路によって選択されるフィルタの個数が２以上となるときに、次のような問題が生じ得る。つまり、ｎｏｎ－ＣＡ（non-Carrier Aggregation：非キャリアアグリゲーション）の場合等、スイッチ回路によって選択されるフィルタの個数が１となるときに比べて、スイッチ回路によって選択されるフィルタの個数が変わることによりインピーダンスがずれてしまう。

　したがって、このような場合には、インピーダンス整合回路によるインピーダンス整合が難しくなり、ロスの増大を招く。

　そこで、本発明は、小型化かつ低ロス化を図ることができる高周波フロントエンド回路及び通信装置を提供することを目的とする。

　上記目的を達成するために、本発明の一態様に係る高周波フロントエンド回路は、入出力端子に接続される共通端子、及び、前記共通端子と選択的に接続される複数の選択端子を有するスイッチ回路と、前記複数の選択端子のうち第１選択端子に接続された第１フィルタと、前記複数の選択端子のうち第２選択端子に接続され、前記第１フィルタの通過帯域と異なる通過帯域を有する第２フィルタと、第１インピーダンス素子と、を備え、前記スイッチ回路は、オン及びオフにより、前記共通端子と前記第１選択端子との接続及び非接続を切り替える第１メインスイッチと、前記第１メインスイッチのオン及びオフとの排他的なオン及びオフにより、前記第１選択端子とグランドとの接続及び非接続を切り替える第１サブスイッチと、前記第１メインスイッチのオン及びオフに制約されないオン及びオフにより、前記共通端子と前記第２選択端子との接続及び非接続を切り替える第２メインスイッチと、前記第２メインスイッチとの排他的なオン及びオフにより、前記第２選択端子とグランドとの接続及び非接続を切り替える第２サブスイッチと、を有し、前記第１メインスイッチ及び前記第２メインスイッチの一方のみがオンとなる第１接続形態、ならびに、前記第１メインスイッチ及び前記第２メインスイッチの双方がオンとなる第２接続形態とが切り替えられ、前記第１インピーダンス素子は、前記第１選択端子と前記第１フィルタを結ぶ経路上のノードと、前記第２選択端子と前記第２フィルタを結ぶ経路上のノードとに接続される。

　これにより、スイッチ回路が第１メインスイッチ及び第２メインスイッチの一方のみがオンとなる第１接続形態となっているときには、第１インピーダンス素子は、第１サブスイッチ及び第２サブスイッチの一方を介してグランドに接続されることになる。このため、このときには第１インピーダンス素子はインピーダンス整合回路のインピーダンス素子として作用することになる。一方、スイッチ回路が第１メインスイッチ及び前記第２メインスイッチの双方がオンとなる第２接続形態となっているときには、第１インピーダンス素子の両端は第１メインスイッチ及び第２メインスイッチを介して短絡されることになる。このため、このときには第１インピーダンス素子は作用しないことになる。つまり、本態様によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、スイッチ回路の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。

　また、前記スイッチ回路は、前記第１メインスイッチ及び前記第２メインスイッチの一方のみがオンとなる第１接続形態、ならびに、前記第１メインスイッチ及び前記第２メインスイッチの双方がオンとなる第２接続形態が切り替えられ、前記第１インピーダンス素子は、前記スイッチ回路が前記第１接続形態及び前記第２接続形態のうち前記第１接続形態のときのみ、前記入出力端子のインピーダンスを基準化インピーダンスに整合させることにしてもよい。

　このように、第１接続形態と第２接続形態とで第１インピーダンス素子による整合の有無が切り替わることにより、１つのインピーダンス素子（第１インピーダンス素子）で２つのインピーダンス整合回路を構成するに等しいことになる。よって、インピーダンス整合回路を構成する素子数を削減できるため、小型化を図ることができる。

　また、前記高周波フロントエンド回路は、さらに、前記共通端子とグランドとを接続する第２インピーダンス素子を備え、前記スイッチ回路において前記第１メインスイッチ及び前記第２メインスイッチの一方のみがオンとなる前記第１接続形態のとき、前記第１インピーダンス素子及び前記第２インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを基準化インピーダンスに整合させ、前記スイッチ回路において前記第１メインスイッチ及び前記第２メインスイッチの双方がオンとなる前記第２接続形態のとき、前記第１インピーダンス素子及び前記第２インピーダンス素子のうち前記第２インピーダンス素子のみが、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させることにしてもよい。

　これにより、スイッチ回路が第１接続形態の場合には、第１インピーダンス素子及び第２インピーダンス素子の並列回路によって構成されるインピーダンス整合回路によって入出力端子のインピーダンスを基準化インピーダンスに整合させて、スイッチ回路が第２接続形態の場合には、第２インピーダンス素子によって構成されるインピーダンス整合回路によって入出力端子のインピーダンスを基準化インピーダンスに整合させることができる。このため、スイッチ回路が第１接続形態及び第２接続形態のいずれの場合であっても、低ロス化を図ることができる。

　また、前記第１フィルタ及び前記第２フィルタは、弾性波共振子を有する弾性波フィルタであることにしてもよい。

　これにより、急峻性に優れた（高選択度の）フィルタ特性を有する小型かつ低背の第１フィルタ及び第２フィルタを得ることができる。つまり、本態様によれば、さらなる小型化を図りつつ、低ロスかつ高選択度の高周波フロントエンド回路を実現できる。

　また、前記第１インピーダンス素子は、キャパシタであり、前記第２インピーダンス素子は、インダクタであることにしてもよい。

　ここで、第１フィルタ及び第２フィルタを構成する弾性波フィルタは、構造上、インピーダンスが容量性を示すことが多い。このため、第１インピーダンス素子としてキャパシタを用い、第２インピーダンス素子としてインダクタを用いることにより、スイッチ回路が第１接続形態及び第２接続形態のいずれにおいても、入出力端子のインピーダンスを基準化インピーダンスに整合させることができるので、低ロス化が図られる。つまり、本態様によれば、小型化を図りつつ、低ロスかつ高選択度の高周波フロントエンド回路を実現できる。

　また、前記第１選択端子側から見た前記第１フィルタ単体の通過帯域内のサセプタンス成分は、前記第２選択端子側から見た前記第２フィルタ単体の通過帯域内のサセプタンス成分よりも小さく、前記高周波フロントエンド回路は、さらに、前記第１選択端子とグランドとを接続する第３インピーダンス素子を備え、前記スイッチ回路が前記第１メインスイッチのみオンとなる前記第１接続形態のとき、前記第１インピーダンス素子、前記第２インピーダンス素子及び前記第３インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させ、前記スイッチ回路が前記第２メインスイッチのみオンとなる前記第１接続形態のとき、前記第１インピーダンス素子及び前記第２インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させ、前記スイッチ回路が前記第２接続形態のとき、前記第２インピーダンス素子及び前記第３インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させることにしてもよい。

　これにより、第１選択端子から見た第１フィルタ単体の通過帯域内のサセプタンス成分が第２選択端子から見た第２フィルタ単体の通過帯域内のサセプタンス成分よりも小さい場合であっても、スイッチ回路の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。

　また、前記第３インピーダンス素子は、キャパシタであり、前記第１インピーダンス素子がキャパシタである場合、前記第３インピーダンス素子の容量値は、前記第１インピーダンス素子の容量値よりも小さいことにしてもよい。

　これにより、第１フィルタ単体及び第２フィルタ単体それぞれの通過帯域内の上記サセプタンス成分がｊ０より大きいとき、すなわち通過帯域内において第１フィルタ単体及び第２フィルタ単体それぞれが容量性を示すときに、小型化かつ低ロス化を図ることができる。

　また、前記第１選択端子側から見た前記第１フィルタ単体の通過帯域内のサセプタンス成分は、前記第２選択端子側から見た前記第２フィルタ単体の通過帯域内のサセプタンス成分よりも小さく、前記第１サブスイッチのオフ容量は、前記第２サブスイッチのオフ容量よりも大きいことにしてもよい。

　これにより、インピーダンス素子の個数を削減できるため、さらなる小型化を図ることができる。

　また、前記第１選択端子側から見た前記第１フィルタ単体の通過帯域内のサセプタンス成分と前記第２選択端子側から見た前記第２フィルタ単体の通過帯域内のサセプタンス成分とは、同等であることにしてもよい。

　これにより、スイッチ回路が第１メインスイッチのみオンとなる第１接続形態のとき、あるいは、第２メインスイッチのみオンとなる第１接続形態のとき、のいずれであっても、第１インピーダンス素子の付加により入出力端子におけるアドミッタンスをアドミッタンスチャート上のほぼ同じ位置にシフトさせることができる。このため、第１インピーダンス素子の定数を適宜調整することにより、上記いずれの場合であっても入出力端子におけるインピーダンスを基準化インピーダンスに整合させることができる。よって、部品点数の増加を抑制できるため、さらなる小型化が図られる。

　また、前記第１フィルタ及び前記第２フィルタの少なくとも一方は、複数のフィルタからなり、当該複数のフィルタは、各々の一方の端子が共通接続されて前記スイッチ回路に接続されているマルチプレクサであることにしてもよい。

　これにより、例えば、ＣＡに対応した送受信用の高周波フロントエンド回路を実現することができる。

　また、前記スイッチ回路は、前記第１メインスイッチ及び前記第２メインスイッチの一方のみがオンとなる第１接続形態、ならびに、前記第１メインスイッチ及び前記第２メインスイッチの双方がオンとなる第２接続形態が切り替えられ、前記高周波フロントエンド回路は、さらに、前記第１フィルタの通過帯域に割り当てられた第１周波数帯域と前記第２フィルタの通過帯域に割り当てられた第２周波数帯域とを同時に送信または受信するキャリアアグリゲーションを行うときに、前記スイッチ回路を前記第２接続形態にさせ、前記第１周波数帯域及び前記第２周波数帯域のいずれか一方を送信または受信する非キャリアアグリゲーションを行うときに、前記スイッチ回路を前記第１接続形態にさせる制御部を備えることにしてもよい。

　また、本発明の他の一態様に係る高周波フロントエンド回路は、入出力端子に接続される共通端子、及び、前記共通端子と選択的に接続される複数の選択端子を有するスイッチ回路と、前記複数の選択端子のうち第１選択端子に接続された第１フィルタと、前記複数の選択端子のうち第２選択端子に接続された第２フィルタと、第１インピーダンス素子と、を備え、前記スイッチ回路は、前記第１選択端子を前記共通端子及びグランド端子のいずれか一方に選択的に接続する第１スイッチと、前記第２選択端子を前記共通端子及びグランド端子のいずれか一方に選択的に接続する第２スイッチと、を有し、前記第１インピーダンス素子は、前記第１選択端子と前記第１フィルタを結ぶ経路上のノードと、前記第２選択端子と前記第２フィルタを結ぶ経路上のノードとに接続する。

　これにより、スイッチの数を減らすことが出来るため、小型化を図ることができる。

　また、前記高周波フロントエンド回路は、前記スイッチ回路である第１スイッチ回路、前記第１フィルタ、前記第２フィルタ及び前記第１インピーダンス素子を有する組を複数組備え、さらに、共通端子、第１選択端子及び第２選択端子を有する第２スイッチ回路と、第４インピーダンス素子と、を備え、前記第２スイッチ回路が有する前記第１選択端子は、当該第２スイッチ回路が有する前記共通端子及びグランド端子のいずれか一方に選択的に接続され、前記第２スイッチ回路が有する前記第２選択端子は、当該第２スイッチ回路が有する前記共通端子及びグランド端子のいずれか一方に選択的に接続され、前記複数組のうち一の組における前記第１スイッチ回路が有する前記共通端子は、前記第２スイッチ回路が有する前記第１選択端子に接続され、前記複数組のうち他の一の組における前記第１スイッチ回路が有する前記共通端子は、前記第２スイッチ回路が有する前記第２選択端子に接続され、前記第４インピーダンス素子は、前記第２スイッチ回路が有する前記第１選択端子と前記一の組における前記第１スイッチ回路が有する前記共通端子とを結ぶ経路上のノードと前記第２スイッチ回路が有する前記第２選択端子と前記他の一の組における前記第１スイッチ回路が有する前記共通端子とを結ぶ経路上のノードとに接続されることにしてもよい。

　これにより、小型化かつ低ロス化を図りつつ、４以上の周波数帯域に対応することができる。

　また、本発明の一態様に係る通信装置は、アンテナ素子で送受信される高周波信号を処理するＲＦ信号処理回路と、前記アンテナ素子と前記ＲＦ信号処理回路との間で前記高周波信号を伝達する上記いずれかの高周波フロントエンド回路と、を備える。

　これにより、小型化かつ低ロス化を図ることができる通信装置を提供できる。

　本発明に係る高周波フロントエンド回路及び通信装置によれば、小型化かつ低ロス化を図ることができる。

図１は、実施の形態１に係る高周波フロントエンド回路の構成図である。図２Ａは、実施の形態１におけるスイッチ回路を表すブロック図の一例である。図２Ｂは、実施の形態１におけるスイッチ回路を表すブロック図の他の一例である。図３Ａは、複数のデバイスが選択された場合の実施の形態１に係る高周波フロントエンド回路の構成を模式的に示す図である。図３Ｂは、図３Ａの等価回路図である。図４Ａは、単一のデバイスが選択された場合の実施の形態１に係る高周波フロントエンド回路の構成を模式的に示す図である。図４Ｂは、図４Ａの等価回路図である。図５は、実施の形態１におけるインピーダンス整合を説明するためのスミスチャートである。図６Ａは、実施の形態１において、複数デバイス選択時のインピーダンス整合回路によるインピーダンスの変化を示すスミスチャートである。図６Ｂは、実施の形態１において、単一デバイス選択時のインピーダンス整合回路によるインピーダンスの変化を示すスミスチャートである。図７は、実施例においてＢａｎｄ２６に対応するデュプレクサ単体の特性を示す図である。図８は、実施例においてＢａｎｄ１２に対応するデュプレクサ単体の特性を示す図である。図９Ａは、実施例において２つのデュプレクサを束ねた状態での特性を示す第１図である。図９Ｂは、実施例において２つのデュプレクサを束ねた状態での特性を示す第２図である。図１０Ａは、実施例に係る高周波フロントエンド回路において、Ｂａｎｄ２６とＢａｎｄ１２とのＣＡ時の特性を示す第１図である。図１０Ｂは、実施例に係る高周波フロントエンド回路において、Ｂａｎｄ２６とＢａｎｄ１２とのＣＡ時の特性を示す第２図である。図１１Ａは、実施例に係る高周波フロントエンド回路において、Ｂａｎｄ２６のｎｏｎ－ＣＡ時の特性を示す図である。図１１Ｂは、実施例に係る高周波フロントエンド回路において、Ｂａｎｄ１２のｎｏｎ－ＣＡ時の特性を示す図である。図１２は、実施の形態１の変形例１に係る高周波フロントエンド回路の構成図である。図１３Ａは、複数のデバイスが選択された場合の実施の形態１の変形例１に係る高周波フロントエンド回路の構成を模式的に示す図である。図１３Ｂは、図１３Ａの等価回路図である。図１４Ａは、単一のデバイスとしてフィルタが選択された場合の実施の形態１の変形例１に係る高周波フロントエンド回路の構成を模式的に示す図である。図１４Ｂは、図１４Ａの等価回路図である。図１５Ａは、単一のデバイスとしてデュプレクサが選択された場合の実施の形態１の変形例１に係る高周波フロントエンド回路の構成を模式的に示す図である。図１５Ｂは、図１５Ａの等価回路図である。図１６は、実施の形態１の変形例１におけるインピーダンス整合を説明するためのスミスチャートである。図１７は、実施の形態１の変形例２に係る高周波フロントエンド回路の構成図である。図１８は、実施の形態２に係る高周波フロントエンド回路の構成図である。図１９は、実施の形態３に係る高周波フロントエンド回路及びその周辺回路の構成図である。図２０は、その他の実施の形態に係る高周波フロントエンド回路の第１例の構成図である。図２１は、その他の実施の形態に係る高周波フロントエンド回路の第２例の構成図である。

　以下、本発明の実施の形態について、実施例及び図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する場合がある。

　（実施の形態１）
　［１．概要］
　［１－１．構成］
　図１は、実施の形態１に係る高周波フロントエンド回路１の構成図である。

　高周波フロントエンド回路１は、アンテナ素子（図示せず）と増幅器（図示せず）とＲＦＩＣ（Radio Frequency Integrated Circuit、図示せず）との間で高周波信号を伝達する回路である。これらアンテナ素子、増幅器及びＲＦＩＣは、高周波フロントエンド回路１の外部に設けられている。このため、本実施の形態では、高周波フロントエンド回路１は、マルチプレクサとしての機能を果たす。なお、増幅器は、高周波フロントエンド回路１に内蔵されていてもかまわない。

　本実施の形態では、高周波フロントエンド回路１は、ＬＴＥ（Long Term Evolution）に対応し、３ＧＰＰ（Third Generation Partnership Project）にて規定されたＢａｎｄ（周波数帯域）の高周波信号を伝達する。具体的には、高周波フロントエンド回路１は、３ＧＰＰで規定されるＢａｎｄ２６及び１２に対応し、当該Ｂａｎｄの高周波信号を伝達する。

　なお、以下では、「３ＧＰＰで規定されるＢａｎｄ」を単に「Ｂａｎｄ」と称し、各Ｂａｎｄの受信帯域（Ｒｘ帯）または送信帯域（Ｔｘ帯）を、例えばＢａｎｄ２６の受信帯域については「Ｂ２６Ｒｘ」のように、バンド名とその末尾に付加された受信帯域または送信帯域を示す文言とで簡略化して称する場合がある。

　本実施の形態では、高周波フロントエンド回路１は、アンテナ素子で受信されてアンテナ（ＡＮＴ）端子１０１に入力された高周波信号（ここでは高周波受信信号）を、フィルタリングすることにより所定の周波数の高周波信号を通過させて複数の個別端子（ここでは２つの受信端子、具体的にはＢａｎｄ２６の受信端子であるＢ２６Ｒｘ端子１０２Ｒｘ及びＢａｎｄ１２の受信端子であるＢ１２Ｒｘ端子１０３Ｒｘ）から増幅器を介してＲＦＩＣに出力する。または、この逆に、高周波フロントエンド回路１は、ＲＦＩＣから複数の個別端子（ここでは２つの送信端子、具体的にはＢａｎｄ２６の送信端子であるＢ２６Ｔｘ端子１０２Ｔｘ及びＢａｎｄ１２の受信端子であるＢ１２Ｔｘ端子１０３Ｔｘ）に入力された高周波信号（ここでは高周波送信信号）を増幅した後、フィルタリングすることにより所定の周波数の高周波信号を通過させてＡＮＴ端子１０１からアンテナ素子に出力する。ＡＮＴ端子１０１は、本実施の形態において、高周波信号を入力及び出力する入出力端子である。なお、入出力端子は、アンテナ素子に限らず、増幅器等の他の回路素子に接続されてもかまわない。つまり、本実施の形態におけるＡＮＴ端子１０１は、増幅器等に接続される端子であってもかまわない。

　具体的には、高周波フロントエンド回路１は、スイッチ回路１０と、複数のフィルタ（本実施の形態では、送信フィルタ２１及び受信フィルタ２２からなるデュプレクサ２０、及び、送信フィルタ３１及び受信フィルタ３２からなるデュプレクサ３０）と、キャパシタＣ（第１インピーダンス素子）と、を備える。また、本実施の形態では、高周波フロントエンド回路１はさらに、インダクタＬ（第２インピーダンス素子）を備える。

　スイッチ回路１０は、共通端子１１１、ならびに、共通端子１１１と選択的に接続される複数の選択端子（本実施の形態では、２つの選択端子１１２（第１選択端子）及び選択端子１１３（第２選択端子））を有する。ここで、共通端子１１１は高周波フロントエンド回路１のＡＮＴ端子１０１と接続され、複数の選択端子は上記複数のフィルタを介して高周波フロントエンド回路１の複数の個別端子と個別に接続されている。

　具体的には、スイッチ回路１０は、オン（導通）及びオフ（非導通）により、共通端子１１１と選択端子１１２（第１選択端子）との接続（導通）及び非接続（非導通）を切り替えるＳＰＳＴ（Ｓｉｎｇｌｅ－Ｐｏｌｅ，Ｓｉｎｇｌｅ－Ｔｈｒｏｗ）型のメインスイッチＳＷ１（第１メインスイッチ）を有する。また、スイッチ回路１０は、メインスイッチＳＷ１（第１メインスイッチ）との排他的なオン及びオフにより、選択端子１１２（第１選択端子）とグランドとの接続及び非接続を切り替えるＳＰＳＴ型のサブスイッチＳＷ１ｇ（第１サブスイッチ）を有する。また、スイッチ回路１０は、メインスイッチＳＷ１のオン及びオフに制約されないオン及びオフにより、共通端子１１１と選択端子１１３（第２選択端子）との接続及び非接続を切り替えるＳＰＳＴ型のメインスイッチＳＷ２（第２メインスイッチ）を有する。また、スイッチ回路１０は、メインスイッチＳＷ２（第２メインスイッチ）との排他的なオン及びオフにより、選択端子１１３（第２選択端子）とグランドとの接続及び非接続を切り替えるＳＰＳＴ型のサブスイッチＳＷ２ｇ（第２サブスイッチ）を有する。

　ここで、「排他的なオン及びオフ」とは、一方がオンの場合に他方がオフとなり、一方がオフの場合に他方がオンとなることである。このため、メインスイッチＳＷ１とサブスイッチＳＷ１ｇとは、メインスイッチＳＷ１がオンの場合にサブスイッチＳＷ１ｇがオフとなり、メインスイッチＳＷ１がオフの場合にサブスイッチＳＷ１ｇがオンとなる。また、メインスイッチＳＷ２とサブスイッチＳＷ２ｇとは、メインスイッチＳＷ２がオンの場合にサブスイッチＳＷ２ｇがオフとなり、メインスイッチＳＷ２がオフの場合にサブスイッチＳＷ２ｇがオンとなる。

　また、メインスイッチＳＷ２のオン及びオフがメインスイッチＳＷ１のオン及びオフに制約されないとは、メインスイッチＳＷ１のオン及びオフにかかわらず、メインスイッチＳＷ２がオン及びオフのいずれにもなり得ることである。つまり、メインスイッチＳＷ１とメインスイッチＳＷ２とは、互いに独立にオン及びオフする。

　このように構成されたスイッチ回路１０によれば、共通端子１１１と選択端子１１２との間のメインスイッチＳＷ１がオンの時、選択端子１１２とグランド端子との間のサブスイッチＳＷ１ｇがオフとなることにより、共通端子１１１と選択端子１１２との間の接続を得る。一方、共通端子１１１と選択端子１１２との間のメインスイッチＳＷ１がオフの時、選択端子１１２とグランド端子との間のサブスイッチＳＷ１ｇがオンとなることにより、共通端子１１１と選択端子１１２との間が非接続になると共に、共通端子１１１と選択端子１１２との間のアイソレーションを得る。これらの事項は、選択端子１１２に接続されているメインスイッチＳＷ１及びサブスイッチＳＷ１ｇに限らず、選択端子１１３に接続されているメインスイッチＳＷ２及びサブスイッチＳＷ２ｇについても同様である。

　このようなスイッチ回路１０を構成する各スイッチ（メインスイッチＳＷ１及びＳＷ２、サブスイッチＳＷ１ｇ及びＳＷ２ｇ）としては、例えば、ＧａＡｓもしくはＣＭＯＳ（Complementary Metal Oxide Semiconductor）からなるＦＥＴ（Field Effect Transistor）スイッチ、または、ダイオードスイッチが挙げられる。また、スイッチ回路１０は、複数のスイッチを有するスイッチＩＣ（Integrated Circuit）として構成されていてもかまわない。また、各スイッチは、半導体基板に形成された半導体スイッチに限らず、ＭＥＭＳ（Micro Electro Mechanical Systems）で構成された機械式スイッチであってもかまわない。

　なお、高周波フロントエンド回路１等の高周波回路で使用されるスイッチ回路１０は、一般的に、図２Ａ及び図２Ｂに示すようなブロック図で表される。図２Ａは、本実施の形態におけるスイッチ回路１０を表すブロック図の一例である。図２Ｂは、当該ブロック図の他の一例である。これらのブロック図に示すようなＳＰＤＴ型のスイッチ回路１０であっても、内部構成としては、図１に示す２つのメインスイッチＳＷ１及びＳＷ２と２つのサブスイッチＳＷ１ｇ及びＳＷ２ｇとを備える。つまり、スイッチ回路１０には、２つのメインスイッチＳＷ１及びＳＷ２と２つのサブスイッチＳＷ１ｇ及びＳＷ２ｇとを明示的に備える構成に限らず、その一部が図２Ａ及び図２Ｂに示すように省略されている構成も含まれる。

　具体的には、図２Ａに示すスイッチ回路１０は、メインスイッチＳＷ１とメインスイッチＳＷ２とが互いに独立にオン及びオフとなる構成である。つまり、同図に示すスイッチ回路１０は、メインスイッチＳＷ１及びＳＷ２の一方のみがオンとなる接続形態、メインスイッチＳＷ１及びＳＷ２の双方がオンとなる接続形態、ならびに、メインスイッチＳＷ１及びＳＷ２の双方がオフとなる接続形態のいずれも実現することができる。

　図２Ｂに示すスイッチ回路１０は、共通端子１１１と２つの選択端子１１２及び１１３の一方のみが接続される構成として示されることが多い。言い換えると、同図に示すスイッチ回路１０は、メインスイッチＳＷ１及びＳＷ２の一方のみがオンとなる接続形態を実現できるものの、メインスイッチＳＷ１及びＳＷ２の双方がオンとなる接続形態、ならびに、メインスイッチＳＷ１及びＳＷ２の双方がオフとなる接続形態については実現できない構成として示されることが多い。ただし、同図に示すスイッチ回路１０であっても、実際の構成として２つのメインスイッチＳＷ１及びＳＷ２と２つのサブスイッチＳＷ１ｇ及びＳＷ２ｇとを備えていれば図１あるいは図２Ａに示したスイッチ回路１０と同様の接続形態を実現することができる。このため、本実施の形態におけるスイッチ回路１０は、ブロック図等に示されるシンボル表記によって限定されるものではなく、内部の回路構成もしくは接続形態によって限定される。

　デュプレクサ２０は、本実施の形態ではＢａｎｄ２６に対応し、Ｂａｎｄ２６のＴｘ帯を通過帯域に含み、かつ、Ｂａｎｄ２６のＲｘ帯を減衰帯域に含む送信フィルタ２１と、Ｂａｎｄ２６のＲｘ帯を通過帯域に含み、かつ、Ｂａｎｄ２６のＴｘ帯を減衰帯域に含む受信フィルタ２２とからなる。これら送信フィルタ２１の一方の入出力端子（ここでは出力端子）及び受信フィルタ２２の一方の入出力端子（ここでは入力端子）は、デュプレクサ２０の共通端子で共通接続されて（束ねられて）、スイッチ回路１０の選択端子１１２に接続されている。また、送信フィルタ２１の他方の入出力端子（ここでは入力端子）は、Ｂ２６Ｔｘ端子１０２Ｔｘに接続されている。また、受信フィルタ２２の他方の入出力端子（ここでは出力端子）は、Ｂ２６Ｒｘ端子１０２Ｒｘに接続されている。

　デュプレクサ３０は、デュプレクサ２０とは異なる通過帯域を有し、本実施の形態ではＢａｎｄ１２に対応する。このデュプレクサ３０は、Ｂａｎｄ１２のＴｘ帯を通過帯域に含み、かつ、Ｂａｎｄ１２のＲｘ帯を減衰帯域に含む送信フィルタ３１と、Ｂａｎｄ１２のＲｘ帯を通過帯域に含み、かつ、Ｂａｎｄ１２のＴｘ帯を減衰帯域に含む受信フィルタ３２とからなる。これら送信フィルタ３１の一方の入出力端子（ここでは出力端子）及び受信フィルタ３２の一方の入出力端子（ここでは入力端子）は、デュプレクサ３０の共通端子で共通接続されて（束ねられて）、スイッチ回路１０の選択端子１１３に接続されている。また、送信フィルタ３１の他方の入出力端子（ここでは入力端子）は、Ｂ１２Ｔｘ端子１０３Ｔｘに接続されている。また、受信フィルタ３２の他方の入出力端子（ここでは出力端子）は、Ｂ１２Ｒｘ端子１０３Ｒｘに接続されている。

　これらデュプレクサ２０及び３０（第１フィルタ及び第２フィルタ）は、本実施の形態では、弾性波共振子を有する弾性波フィルタである。具体的には、デュプレクサ２０を構成する送信フィルタ２１及び受信フィルタ２２のそれぞれ、ならびに、デュプレクサ３０を構成する送信フィルタ３１及び受信フィルタ３２のそれぞれは、弾性波共振子を含む回路によって構成される弾性波フィルタである。弾性波共振子は、例えば、弾性表面波、バルク波あるいは弾性境界波を用いた共振子によって構成される。

　また、デュプレクサ２０の通過帯域とデュプレクサ３０の通過帯域とは、互いに異なっており周波数が重複しない。つまり、スイッチ回路１０によって共通接続され得る２以上のフィルタ（本実施の形態では、デュプレクサ２０を構成する送信フィルタ２１及び受信フィルタ２２とデュプレクサ３０を構成する送信フィルタ３１及び受信フィルタ３２からなる４つのフィルタ）は、通過帯域の周波数が互いに異なっており重複しない。

　キャパシタＣは、選択端子１１２（第１選択端子）と選択端子１１３（第２選択端子）とを接続する第１インピーダンス素子である。ここで、キャパシタＣが「選択端子１１２と選択端子１１３とを接続する」とは、キャパシタＣの一端が選択端子１１２に直接接続され、キャパシタＣの他端が選択端子１１３に直接接続されている構成に限らない。例えば、キャパシタＣは、一端が選択端子１１２とデュプレクサ２０とを結ぶ伝送線路に接続され、他端が選択端子１１３とデュプレクサ３０とを結ぶ伝送線路に接続されていてもかまわない。つまり、キャパシタＣは、選択端子１１２とデュプレクサ２０を結ぶ経路上のノードと選択端子１１３とデュプレクサ３０を結ぶ経路上のノードとに接続されていればよい。

　インダクタＬは、共通端子１１１とグランドとを接続する第２インピーダンス素子である。ここで、インダクタＬが「共通端子１１１とグランドとを接続する」とは、インダクタＬの一端が共通端子１１１に直接接続され、キャパシタＣの他端がグランドに直接接続されている構成に限らない。例えばインダクタＬは、一端がＡＮＴ端子１０１と共通端子１１１とを結ぶ伝送線路に接続されていてもかまわない。

　以上、高周波フロントエンド回路１の構成について説明したが、当該高周波フロントエンド回路１の構成はこれに限らない。例えば、高周波フロントエンド回路１が対応するＢａｎｄは、Ｂａｎｄ２６及び１２に限らず、他のＢａｎｄであってもかまわないし、対応するＢａｎｄの数も２つに限らず、３以上であってもかまわない。このため、スイッチ回路１０の選択端子の個数、デュプレクサ（あるいはフィルタ）の個数、及び、高周波フロントエンド回路１の個別端子の個数、等は、上述した個数に限らない。つまり、スイッチ回路１０は、ｎ個（ｎは３以上の整数）のメインスイッチとｎ個のサブスイッチとを有してもかまわない。

　［１－２．動作］
　以上のように構成された高周波フロントエンド回路１は、ＲＦＩＣ等の制御部（図示せず）からの制御信号にしたがって、次のように動作する。

　すなわち、スイッチ回路１０は、メインスイッチＳＷ１（第１メインスイッチ）及びメインスイッチＳＷ２（第２メインスイッチ）の一方のみがオンとなる第１接続形態、ならびに、メインスイッチＳＷ１及びＳＷ２の双方がオンとなる第２接続形態とが切り替えられる。

　具体的には、スイッチ回路１０は、デュプレクサ２０（第１フィルタ）の通過帯域に割り当てられたＢａｎｄ２６（第１周波数帯域）とデュプレクサ３０（第２フィルタ）の通過帯域に割り当てられたＢａｎｄ１２（第２周波数帯域）とを同時に送信または受信するＣＡを行うときに、上述した第２接続形態となる。つまり、ＣＡ時には、スイッチ回路１０においてメインスイッチＳＷ１及びＳＷ２の双方がオンとなることにより、複数のデバイス（ここでは２つのデバイスであるデュプレクサ２０及び３０、以下では「複数デバイス」と称する）が選択される。その結果、高周波フロントエンド回路１は、アンテナ素子（図示せず）とＲＦＩＣ（図示せず）との間を伝送する高周波信号を、選択した２つのデュプレクサ２０及び３０でフィルタリングして伝送する。

　一方、スイッチ回路１０は、Ｂａｎｄ２６及び１２のいずれか一方を送信または受信するｎｏｎ－ＣＡを行うときに、上述した第１接続形態となる。つまり、ｎｏｎ－ＣＡ時には、スイッチ回路１０においてメインスイッチＳＷ１及びＳＷ２の一方のみがオンとなることにより、単一のデバイス（ここではデュプレクサ２０及び３０の一方、以下では「単一デバイス」と称する）が選択される。その結果、高周波フロントエンド回路１は、アンテナ素子（図示せず）とＲＦＩＣ（図示せず）との間を伝送する高周波信号を、選択した１つのデュプレクサ２０または３０でフィルタリングして伝送する。

　図３Ａは、複数のデバイス（ここでは２つのデュプレクサ２０及び３０）が選択された場合の実施の形態１に係る高周波フロントエンド回路１の構成を模式的に示す図である。図３Ｂは、図３Ａの等価回路図である。なお、図３Ａでは、回路的に作用している部分について実線で表し、回路的に作用してない部分については破線で表している。このことは、以降の同様の図においても同じである。また、簡明のため、以下では、スイッチ回路１０においてオンとなるスイッチの端子間に入るインダクタ及び抵抗をゼロとして説明する。このため、実際の回路設計においては、キャパシタＣ（第１インピーダンス素子）及びインダクタＬ（第２インピーダンス素子）等の定数が以下で説明する値とは異なる場合がある。

　これらの図に示すように、２つのデュプレクサ２０及び３０が選択された場合、キャパシタＣの両端は、２つのメインスイッチＳＷ１及びＳＷ２を介して短絡される。このため、当該場合には、キャパシタＣは作用せず、選択された２つのデュプレクサ２０及び３０の共通端子（ＡＮＴ端子１０１側の端子）とグランドとはインダクタＬ（第２インピーダンス素子）のみで接続されることになる。つまり、スイッチ回路１０が第２接続形態（すなわち、メインスイッチＳＷ１及びＳＷ２の双方がオン）のとき、キャパシタＣ（第１インピーダンス素子）及びインダクタＬ（第２インピーダンス素子）のうちインダクタＬのみによって、ＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路はインダクタＬによって構成される。

　図４Ａは、単一のデバイス（ここではデュプレクサ２０）が選択された場合の実施の形態１に係る高周波フロントエンド回路１の構成を模式的に示す図である。図４Ｂは、図４Ａの等価回路図である。

　ここで、本実施の形態では、単一のデバイスが選択された場合の接続形態は、デュプレクサ２０が選択された場合とデュプレクサ３０が選択された場合とで、オン及びオフとなるメインスイッチＳＷ１及びＳＷ２ならびにサブスイッチＳＷ１ｇ及びＳＷ２ｇが入れ替わる点を除き、同様となる。このため、以下では、デュプレクサ２０が選択された場合について説明し、デュプレクサ３０が選択された場合については、説明を省略する。

　これらの図に示すように、１つのデュプレクサ２０のみが選択された場合、キャパシタＣは、未選択のデュプレクサ３０に対応するサブスイッチＳＷ２ｇを介してグランドに接続（シャントに接続）されることになる。このため、当該場合には、選択されたデュプレクサ２０の共通端子とグランドとはキャパシタＣ（第１インピーダンス素子）及びインダクタＬ（第２インピーダンス素子）の並列回路によって接続されることになる。つまり、スイッチ回路１０が第１接続形態（すなわち、メインスイッチＳＷ１及びＳＷ２の一方のみがオン）のとき、キャパシタＣ（第１インピーダンス素子）及びインダクタＬ（第２インピーダンス素子）の並列回路によって、ＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路はキャパシタＣ及びインダクタＬの並列回路によって構成される。

　このように、本実施の形態によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、複数デバイスが選択された場合と単一デバイスのみが選択された場合とで、インピーダンス整合（インピーダンス整合回路）を変更することができる。つまり、複数デバイスが選択された場合には、キャパシタＣ（第１インピーダンス素子）及びインダクタＬ（第２インピーダンス素子）のうちインダクタＬのみをインピーダンス整合回路として作用させ、複数のデバイスが選択された場合には、キャパシタＣ（第１インピーダンス素子）及びインダクタＬ（第２インピーダンス素子）の双方をインピーダンス整合回路として作用させる。

　［１－３．インピーダンス整合］
　以下、本実施の形態におけるインピーダンス整合の原理について説明する。

　図５は、本実施の形態におけるインピーダンス整合を説明するためのスミスチャートである。なお、以下では、スミスチャートを用いて、インピーダンスの逆数であるアドミッタンスについて説明する場合がある。このため、以下では、アドミッタンスの虚数成分であるサセプタンス成分について説明したり、本来であればスミスチャートには表記されずアドミッタンスチャートに表記される等コンダクタンス円等の表現を用いて説明したりする場合がある。また、以下では、ＡＮＴ端子１０１側から見たインピーダンス及びアドミッタンスについて説明する。すなわち、選択端子１１２に接続される側の端子から見たデュプレクサ２０単体のサセプタンス成分を、デュプレクサ２０単体のサセプタンス成分、あるいは、選択端子１１２側から見たデュプレクサ２０単体のサセプタンス成分として説明する。同様に、選択端子１１３に接続される側の端子から見たデュプレクサ３０単体のサセプタンス成分を、デュプレクサ３０単体のサセプタンス成分、あるいは、選択端子１１３側から見たデュプレクサ２０単体のサセプタンス成分として説明する。

　弾性波フィルタにより構成されるデュプレクサ２０及び３０のそれぞれは、その構造上、インピーダンスが容量性を示す。具体的には、デュプレクサ２０及び３０の単体でのインピーダンス（以下、「ＤＰＸ単体特性」と称する）は、図５のスミスチャート上で「ＤＰＸ単体特性」で示される矩形部分で設計される。

　このため、これら２つのデュプレクサ２０及び３０の共通端子を共通接続した（束ねた）インピーダンス（以下、「ＤＰＸ束ね特性」と称する）は、図５のスミスチャート上で「ＤＰＸ束ね特性」で示される円形部分に位置する。具体的には、弾性波フィルタにより構成されるデュプレクサ２０及び３０のそれぞれは、自身の通過帯域（自帯域）において、束ねられた相手側デュプレクサがキャパシタとして作用する。つまり、デュプレクサ２０及び３０は、一方のデュプレクサの自帯域が他方のデュプレクサの減衰帯域となっている。このため、ＤＰＸ束ね特性は、ＤＰＸ単体特性よりもさらに容量性を示し、理想的にはスミスチャート上で等サセプタンス円に沿って時計回りにシフトして位置する。

　一般的には、これらＤＰＸ単体特性のインピーダンス及びＤＰＸ束ね特性のインピーダンスを基準化インピーダンス（例えば５０Ω）に整合するには、インピーダンス整合回路としてデュプレクサの共通端子とグランドとを接続するインダクタを設ける。ただし、ＤＰＸ単体特性とＤＰＸ束ね特性とはスミスチャート上でずれているため、１つのデュプレクサが選択された場合と２つのデュプレクサが選択された場合とでインダクタのインダクタンス値を可変する必要がある。

　このため、例えば、インピーダンス整合回路として、互いに異なるインダクタンス値を有する複数のインダクタを設け、スイッチによって当該複数のインダクタを切り替える構成が考えられるが、このようなインピーダンス整合回路では小型化が難しい。

　これに対して、本実施の形態では、インピーダンス整合回路となるインピーダンス素子を追加することなく、１つのデュプレクサが選択された場合と２つのデュプレクサが選択された場合とでインピーダンス整合（インピーダンス整合回路）を変更することができるため、小型化が図られる。

　具体的には、インダクタＬは、２つのデュプレクサ２０及び３０が選択されたときにインピーダンス整合がとれる（すなわち、基準化インピーダンスに整合する）ように、インダクタンス値が設定されている。

　例えば、共通端子（ＡＮＴ端子１０１側の端子）とグランド間にインダクタＬを付加することによるサセプタンスのシフト量（変化量）であるＬシフト｜ΔＢ_Ｌ｜は、インダクタＬのインダクタンス値をＬとすると、周波数ｆにおいて、｜ΔＢ_Ｌ｜＝｜－ｊ（１／（２πｆＬ））｜で表される。つまり、当該インダクタＬを付加すると、インピーダンスはスミスチャート上で反時計回りにＬシフト｜ΔＢ_Ｌ｜分だけシフトする。したがって、ＤＰＸ束ね特性のサセプタンス（アドミッタンスの虚数成分）をＢ_１とすると、インダクタＬに次式を満たすようなインダクタンス値Ｌを設定することにより、２つのデュプレクサ２０及び３０が選択されたときにインピーダンス整合をとることができる。

　　　Ｂ_１＝｜－ｊ（１／（２πｆＬ）））｜

　一方、１つのデュプレクサ２０または３０のみが選択されたときには、当該インダクタＬによるＬシフト｜ΔＢ_Ｌ｜によってインピーダンスが基準化インピーダンスより誘導性にシフトしてしまう。しかし、１つのデュプレクサ２０または３０のみが選択されるときには、キャパシタＣが作用するため、このキャパシタＣの容量値（キャパシタンス値）を適切に設定することにより、インピーダンス整合をとることができる。

　具体的には、グランドにシャントされたキャパシタＣを付加することによるサセプタンスのシフト量であるＣシフト｜ΔＢ_Ｃ｜は、キャパシタＣの容量値をＣとすると、周波数ｆにおいて、｜ΔＢ_Ｃ｜＝｜ｊ２πｆＣ｜で表される。つまり、当該キャパシタＣを付加すると、インピーダンスはスミスチャート上で時計回りにＣシフト｜ΔＢ_Ｃ｜分だけシフトする。したがって、ＤＰＸ単体特性のサセプタンスをＢ_２とすると、キャパシタＣに次式を満たすような容量値Ｃを設定することにより、１つのデュプレクサ２０または３０のみが選択されたときにインピーダンス整合をとることができる。

　　　Ｂ_２＋｜ｊ２πｆＣ｜＝｜－ｊ（１／（２πｆＬ））｜

　このように、本実施の形態によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、２つのインピーダンス状態（ＤＰＸ束ね特性及びＤＰＸ単体特性）に合わせたインピーダンス整合回路を構成することができる。

　言い換えると、このように構成されたインピーダンス整合回路によって、ＡＮＴ端子１０１からデュプレクサ２０及び３０側を見たインピーダンスは、次のように変化する。

　図６Ａは、複数デバイス選択時（２つのデュプレクサ２０及び３０が選択されたとき）のインピーダンス整合回路によるインピーダンスの変化を示すスミスチャートである。図６Ｂは、単一デバイス選択時（デュプレクサ２０及び３０の一方が選択されたとき）のインピーダンス整合回路によるインピーダンスの変化を示すスミスチャートである。

　図６Ａに示すように、２つのデュプレクサ２０及び３０が選択された場合、ＤＰＸ束ね特性のインピーダンスは、インピーダンス整合回路を構成するインダクタＬによってＬシフト｜ΔＢ_Ｌ｜分シフトされることにより、基準化インピーダンスに整合される。このため、２つのデュプレクサ２０及び３０が選択された場合、高周波フロントエンド回路１は、インピーダンス不整合によるロスを抑制できるので、低ロス化を図ることができる。

　一方、図６Ｂに示すように、１つのデュプレクサ２０または３０が選択された場合、ＤＰＸ単体特性のインピーダンスは、インピーダンス整合回路を構成するキャパシタＣによってＣシフト｜ΔＢ_Ｃ｜分シフトされることにより、ＤＰＸ束ね特性とほぼ同じインピーダンスにシフトされる。つまり、キャパシタＣは、２つのデュプレクサ２０及び３０が選択された場合のインピーダンス（ＤＰＸ束ね特性）と１つのデュプレクサ２０または３０が選択された場合のインピーダンス（ＤＰＸ単体特性）とのインピーダンスのずれを補償するような容量値を有する。次いで、Ｃシフト｜ΔＢ_Ｃ｜分シフトされたＤＰＸ単体特性のインピーダンスは、インピーダンス整合回路を構成するインダクタＬによってＬシフト｜ΔＢ_Ｌ｜分シフトされることにより、基準化インピーダンスにシフトされる。このため、１つのデュプレクサ２０または３０が選択された場合であっても、２つのデュプレクサ２０及び３０が選択された場合と同様に、高周波フロントエンド回路１は、インピーダンス不整合によるロスを抑制できるので、低ロス化を図ることができる。

　［２．実施例］
　以下、具体的な実施例を用いて、本実施の形態に係る高周波フロントエンド回路１について、詳細に説明する。

　図７は、実施例においてＢａｎｄ２６に対応するデュプレクサ２０単体の特性を示す図である。具体的には、同図の（ａ）は、デュプレクサ２０単体の構成図である。同図の（ｂ）は、デュプレクサ２０単体の通過特性を示すグラフであり、Ｂ２６Ｔｘ端子１０２ＴｘとＢ２６Ｃｏｍ端子１０２Ｃｏｍの間の挿入損失（図中の実線）、及び、Ｂ２６Ｃｏｍ端子１０２ＣｏｍとＢ２６Ｒｘ端子１０２Ｒｘの間の挿入損失（図中の破線）が示されている。同図の（ｃ－１）は、Ｂ２６Ｔｘ帯におけるＢ２６Ｃｏｍ端子１０２Ｃｏｍのインピーダンス特性（図中の実線）、及び、Ｂ２６Ｔｘ帯におけるＢ２６Ｔｘ端子１０２Ｔｘのインピーダンス特性（図中の破線）を示すスミスチャートである。同図の（ｃ－２）は、Ｂ２６Ｒｘ帯におけるＢ２６Ｃｏｍ端子１０２Ｃｏｍのインピーダンス特性（図中の実線）、及び、Ｂ２６Ｒｘ帯におけるＢ２６Ｒｘ端子１０２Ｒｘのインピーダンス特性（図中の破線）を示すスミスチャートである。ここで、上記のＢ２６Ｃｏｍ端子１０２Ｃｏｍは、デュプレクサ２０の共通端子である。

　図８は、実施例においてＢａｎｄ１２に対応するデュプレクサ３０単体の特性を示す図である。具体的には、同図の（ａ）は、デュプレクサ３０単体の構成図である。同図の（ｂ）は、デュプレクサ３０単体の通過特性を示すグラフであり、Ｂ１２Ｔｘ端子１０３ＴｘとＢ１２Ｃｏｍ端子１０３Ｃｏｍの間の挿入損失（図中の実線）、及び、Ｂ１２Ｃｏｍ端子１０３ＣｏｍとＢ１２Ｒｘ端子１０３Ｒｘの間の挿入損失（図中の破線）が示されている。同図の（ｃ－１）は、Ｂ１２Ｔｘ帯におけるＢ１２Ｃｏｍ端子１０３Ｃｏｍのインピーダンス特性（図中の実線）、及び、Ｂ１２Ｔｘ帯におけるＢ１２Ｔｘ端子１０３Ｔｘのインピーダンス特性（図中の破線）を示すスミスチャートである。同図の（ｃ－２）は、Ｂ１２Ｒｘ帯におけるＢ１２Ｃｏｍ端子１０３Ｃｏｍのインピーダンス特性（図中の実線）、及び、Ｂ１２Ｒｘ帯におけるＢ１２Ｒｘ端子１０３Ｒｘのインピーダンス特性（図中の破線）を示すスミスチャートである。ここで、上記のＢ１２Ｃｏｍ端子１０３Ｃｏｍは、デュプレクサ３０の共通端子である。

　図７に示すように、デュプレクサ２０単体のインピーダンス、具体的にはＢ２６Ｃｏｍ端子１０２Ｃｏｍから見た当該インピーダンスは、デュプレクサ２０の通過帯域内であるＢａｎｄ２６において容量性を示す。また、図８に示すように、デュプレクサ３０単体のインピーダンス、具体的にはＢ１２Ｃｏｍ端子１０３Ｃｏｍから見た当該インピーダンスは、デュプレクサ３０の通過帯域内であるＢａｎｄ１２において容量性を示す。本実施例では、これらのインピーダンスは、スミスチャート上のほぼ同じ領域に位置する。つまり、デュプレクサ２０単体のインピーダンスとデュプレクサ３０単体のインピーダンスとは、同等となるように設計されている。このため、デュプレクサ２０単体のサセプタンス成分とデュプレクサ３０単体のサセプタンス成分とは、同等である。ここで、「同等」とは、完全に同じであることだけでなく、多少の誤差も含む。

　このような特性を有する２つのデュプレクサ２０及び３０を束ねると、次のような特性を示す。

　図９Ａ及び図９Ｂは、実施例において２つのデュプレクサ２０及び３０を束ねた状態での特性を示す図である。具体的には、図９Ａの（ａ）は、デュプレクサ２０及び３０の共通端子（つまり、Ｂ２６Ｃｏｍ端子１０２Ｃｏｍ及びＢ１２Ｃｏｍ端子１０３Ｃｏｍ）を束ねた状態の構成図である。図９Ａの（ｂ）は、デュプレクサ２０及び３０の共通端子を束ねた状態でのデュプレクサ２０の通過特性を示すグラフであり、Ｂ２６Ｔｘ端子１０２ＴｘとＣｏｍ端子１０１Ｃｏｍの間の挿入損失（図中の実線）、及び、Ｃｏｍ端子１０１ＣｏｍとＢ２６Ｒｘ端子１０２Ｒｘの間の挿入損失（図中の破線）が示されている。図９Ａの（ｃ－１）は、Ｂ２６Ｔｘ帯におけるＣｏｍ端子１０１Ｃｏｍのインピーダンス特性（図中の実線）、及び、Ｂ２６Ｔｘ帯におけるＢ２６Ｔｘ端子１０２Ｔｘのインピーダンス特性（図中の破線）を示すスミスチャートである。図９Ａの（ｃ－２）は、Ｂ２６Ｒｘ帯におけるＣｏｍ端子１０１Ｃｏｍのインピーダンス特性（図中の実線）、及び、Ｂ２６Ｒｘ帯におけるＢ２６Ｒｘ端子１０２Ｒｘのインピーダンス特性（図中の破線）を示すスミスチャートである。図９Ｂの（ｄ）は、デュプレクサ２０及び３０の共通端子を束ねた状態でのデュプレクサ３０の通過特性を示すグラフであり、Ｂ１２Ｔｘ端子１０３ＴｘとＣｏｍ端子１０１Ｃｏｍの間の挿入損失（図中の実線）、及び、Ｃｏｍ端子１０１ＣｏｍとＢ１２Ｒｘ端子１０３Ｒｘの間の挿入損失（図中の破線）が示されている。図９Ｂの（ｅ－１）は、Ｂ１２Ｔｘ帯におけるＣｏｍ端子１０１Ｃｏｍのインピーダンス特性（図中の実線）、及び、Ｂ１２Ｔｘ帯におけるＢ１２Ｔｘ端子１０３Ｔｘのインピーダンス特性（図中の破線）を示すスミスチャートである。図９Ｂの（ｅ－２）は、Ｂ１２Ｒｘ帯におけるＣｏｍ端子１０１Ｃｏｍのインピーダンス特性（図中の実線）、及び、Ｂ１２Ｒｘ帯におけるＢ１２Ｒｘ端子１０３Ｒｘのインピーダンス特性（図中の破線）を示すスミスチャートである。ここで、上記のＣｏｍ端子１０１Ｃｏｍは、デュプレクサ２０のＢ２６Ｃｏｍ端子１０２Ｃｏｍとデュプレクサ３０のＢ１２Ｃｏｍ端子１０３Ｃｏｍとを束ねた（共通接続した）端子である。

　図９Ａ及び図９Ｂに示すように、デュプレクサ２０及び３０の共通端子を束ねた状態でのインピーダンス、具体的にはＣｏｍ端子１０１Ｃｏｍから見た当該インピーダンスは、デュプレクサ２０の通過帯域内であるＢａｎｄ２６及びデュプレクサ３０の通過帯域内であるＢａｎｄ１２の双方において容量性を示す。具体的には、当該インピーダンスは、デュプレクサ２０単体でのインピーダンス（図７の（ｃ－１）及び（ｃ－２）参照）ならびにデュプレクサ３０単体でのインピーダンス（図８の（ｃ－１）及び（ｃ－２）参照）に比べて、等コンダクタンス円（図示せず）上を時計回りにシフトした領域に位置する。つまり、当該束ねた状態でのインピーダンスは、デュプレクサ２０単体でのサセプタンス成分とデュプレクサ３０単体でのサセプタンス成分との合計に相当するサセプタンス成分を有する。

　このような特性を有する本実施例に係る高周波フロントエンド回路において、キャパシタＣ（第１インピーダンス素子）の容量値を５．８ｐＦ、インダクタＬ（第２インピーダンス素子）のインダクタンス値を３．７ｎＨに設定した。

　以下、実施例に係る高周波フロントエンド回路の特性について、複数のデバイス（ここでは２つのデュプレクサ２０及び３０）が選択された場合の特性（すなわちＢａｎｄ２６とＢａｎｄ１２とのＣＡ時の特性）、及び、単一のデバイスが選択された場合の特性（すなわちＢａｎｄ２６のｎｏｎ－ＣＡ時の特性とＢａｎｄ１２のｎｏｎ－ＣＡ時の特性）について、説明する。

　図１０Ａ及び図１０Ｂは、実施例に係る高周波フロントエンド回路において、Ｂａｎｄ２６とＢａｎｄ１２とのＣＡ時の特性を示す図である。具体的には、図１０Ａの（ａ）は、当該特性を得たときの実施例に係る高周波フロントエンド回路の構成図であり、メインスイッチＳＷ１及びメインスイッチＳＷ２が共にオン、サブスイッチＳＷ１ｇ及びサブスイッチＳＷ２ｇが共にオフになっている。図１０Ａの（ｂ）は、このときの実施例に係る高周波フロントエンド回路の通過特性を示すグラフであり、Ｂ２６Ｔｘ端子１０２ＴｘとＡＮＴ端子１０１の間の挿入損失（図中の実線）、及び、ＡＮＴ端子１０１とＢ２６Ｒｘ端子１０２Ｒｘの間の挿入損失（図中の破線）が示されている。図１０Ａの（ｃ－１）は、Ｂ２６Ｔｘ帯におけるＡＮＴ端子１０１のインピーダンス特性（図中の実線）、及び、Ｂ２６Ｔｘ帯におけるＢ２６Ｔｘ端子１０２Ｔｘのインピーダンス特性（図中の破線）を示すスミスチャートである。図１０Ａの（ｃ－２）は、Ｂ２６Ｒｘ帯におけるＡＮＴ端子１０１のインピーダンス特性（図中の実線）、及び、Ｂ２６Ｒｘ帯におけるＢ２６Ｒｘ端子１０２Ｒｘのインピーダンス特性（図中の破線）を示すスミスチャートである。図１０Ｂの（ｄ）は、このときの実施例に係る高周波フロントエンド回路の通過特性を示すグラフであり、Ｂ１２Ｔｘ端子１０３ＴｘとＡＮＴ端子１０１の間の挿入損失（図中の実線）、及び、ＡＮＴ端子１０１とＢ１２Ｒｘ端子１０３Ｒｘの間の挿入損失（図中の破線）が示されている。図１０Ｂの（ｅ－１）は、Ｂ１２Ｔｘ帯におけるＡＮＴ端子１０１のインピーダンス特性（図中の実線）、及び、Ｂ１２Ｔｘ帯におけるＢ１２Ｔｘ端子１０３Ｔｘのインピーダンス特性（図中の破線）を示すスミスチャートである。図１０Ｂの（ｅ－２）は、Ｂ１２Ｒｘ帯におけるＡＮＴ端子１０１のインピーダンス特性（図中の実線）、及び、Ｂ１２Ｒｘ帯におけるＢ１２Ｒｘ端子１０３Ｒｘのインピーダンス特性（図中の破線）を示すスミスチャートである。

　図１０Ａ及び図１０Ｂに示すように、実施例に係る高周波フロントエンド回路は、２つのデュプレクサ２０及び３０が選択された場合、ＡＮＴ端子１０１、Ｂ２６Ｔｘ端子１０３Ｔｘ、Ｂ２６Ｒｘ端子１０３Ｒｘ、Ｂ１２Ｔｘ端子１０２Ｔｘ及びＢ１２Ｒｘ端子１０２Ｒｚは、それぞれ、基準化インピーダンスである５０Ωに整合されている。

　図１１Ａは、実施例に係る高周波フロントエンド回路において、Ｂａｎｄ２６のｎｏｎ－ＣＡ時の特性を示す図である。具体的には、同図の（ａ）は、当該特性を得たときの実施例に係る高周波フロントエンド回路の構成図であり、メインスイッチＳＷ１がオン、サブスイッチＳＷ１ｇがオフ、メインスイッチＳＷ２がオフ、サブスイッチＳＷ２ｇがオンになっている。同図の（ｂ）は、このときの実施例に係る高周波フロントエンド回路の通過特性を示すグラフであり、Ｂ２６Ｔｘ端子１０２ＴｘとＡＮＴ端子１０１の間の挿入損失（図中の実線）、及び、ＡＮＴ端子１０１とＢ２６Ｒｘ端子１０２Ｒｘの間の挿入損失（図中の破線）が示されている。同図の（ｃ－１）は、Ｂ２６Ｔｘ帯におけるＡＮＴ端子１０１のインピーダンス特性（図中の実線）、及び、Ｂ２６Ｔｘ帯におけるＢ２６Ｔｘ端子１０２Ｔｘのインピーダンス特性（図中の破線）を示すスミスチャートである。同図の（ｃ－２）は、Ｂ２６Ｒｘ帯におけるＡＮＴ端子１０１のインピーダンス特性（図中の実線）、及び、Ｂ２６Ｒｘ帯におけるＢ２６Ｒｘ端子１０２Ｒｘのインピーダンス特性（図中の破線）を示すスミスチャートである。

　図１１Ｂは、実施例に係る高周波フロントエンド回路において、Ｂａｎｄ１２のｎｏｎ－ＣＡ時の特性を示す図であり、メインスイッチＳＷ１がオフ、サブスイッチＳＷ１ｇがオン、メインスイッチＳＷ２がオン、サブスイッチＳＷ２ｇがオフになっている。具体的には、同図の（ａ）は、当該特性を得たときの実施例に係る高周波フロントエンド回路の構成図である。同図の（ｂ）は、このときの実施例に係る高周波フロントエンド回路の通過特性を示すグラフであり、Ｂ１２Ｔｘ端子１０３ＴｘとＡＮＴ端子１０１の間の挿入損失（図中の実線）、及び、ＡＮＴ端子１０１とＢ１２Ｒｘ端子１０３Ｒｘの間の挿入損失（図中の破線）が示されている。同図の（ｃ－１）は、Ｂ１２Ｔｘ帯におけるＡＮＴ端子１０１のインピーダンス特性（図中の実線）、及び、Ｂ１２Ｔｘ帯におけるＢ１２Ｔｘ端子１０３Ｔｘのインピーダンス特性（図中の破線）を示すスミスチャートである。同図の（ｃ－２）は、Ｂ１２Ｒｘ帯におけるＡＮＴ端子１０１のインピーダンス特性（図中の実線）、及び、Ｂ１２Ｒｘ帯におけるＢ１２Ｒｘ端子１０３Ｒｘのインピーダンス特性（図中の破線）を示すスミスチャートである。

　図１１Ａに示すように、Ｂａｎｄ２６に対応するデュプレクサ２０が選択されたＢａｎｄ２６のｎｏｎ－ＣＡ時、ＡＮＴ端子１０１、Ｂ２６Ｔｘ端子１０２Ｔｘ及びＢ２６Ｒｘ端子１０２Ｒｘは、それぞれ、基準化インピーダンスである５０Ωに整合されている。また、図１１Ｂに示すように、Ｂａｎｄ１２に対応するデュプレクサ２０が選択されたＢａｎｄ１２のｎｏｎ－ＣＡ時、ＡＮＴ端子１０１、Ｂ１２Ｔｘ端子１０３Ｔｘ及びＢ１２Ｒｘ端子１０３Ｒｘは、それぞれ、基準化インピーダンスである５０Ωに整合されている。

　［３．効果等］
　以上のように、本実施の形態に係る高周波フロントエンド回路１によれば、選択端子１１２（第１選択端子）と選択端子１１３（第２選択端子）とを接続するキャパシタＣ（第１インピーダンス素子）を備える。

　これにより、スイッチ回路１０がメインスイッチＳＷ１（第１メインスイッチ）及びメインスイッチＳＷ２（第２メインスイッチ）の一方のみがオンとなる第１接続形態となっているとき（本実施の形態では単一デバイス選択時）には、キャパシタＣは、サブスイッチＳＷ１ｇ（第１サブスイッチ）及びサブスイッチＳＷ２ｇ（第２サブスイッチ）の一方を介してグランドに接続されることになる。このため、このときにはキャパシタＣはインピーダンス整合回路のインピーダンス素子として作用することになる。一方、スイッチ回路１０がメインスイッチＳＷ１及びＳＷ２の双方がオンとなる第２接続形態となっているとき（本実施の形態では複数デバイス選択時）には、キャパシタＣの両端はメインスイッチＳＷ１及びメインスイッチＳＷ２を介して短絡されることになる。このため、このときにはキャパシタＣは作用しないことになる。つまり、本実施の形態によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、スイッチ回路の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。

　ここで、キャパシタＣは、スイッチ回路１０が第１接続形態のときのみ、ＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させる。このように、第１接続形態と第２接続形態とでキャパシタＣによる整合の有無が切り替わることにより、１つのインピーダンス素子（ここではキャパシタＣ）で２つのインピーダンス整合回路を構成するに等しいことになる。よって、インピーダンス整合回路を構成する素子数を削減できるため、小型化を図ることができる。

　また、本実施の形態に係る高周波フロントエンド回路１によれば、さらに、共通端子１１１とグランドとを接続するインダクタＬ（第２インピーダンス素子）を備える。

　これにより、スイッチ回路１０が第１接続形態の場合には、キャパシタＣ及びインダクタＬの並列回路によって構成されるインピーダンス整合回路によってＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させて、スイッチ回路１０が第２接続形態の場合には、インダクタＬによって構成されるインピーダンス整合回路によってＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させることができる。このため、スイッチ回路１０が第１接続形態及び第２接続形態のいずれの場合であっても、低ロス化を図ることができる。

　また、本実施の形態に係る高周波フロントエンド回路１によれば、デュプレクサ２０（第１フィルタ）及びデュプレクサ３０（第２フィルタ）が弾性波フィルタであることにより、急峻性に優れた（高選択度の）フィルタ特性を有する小型かつ低背のデュプレクサ２０及び３０を得ることができる。つまり、本実施の形態によれば、さらなる小型化を図りつつ、低ロスかつ高選択度の高周波フロントエンド回路１を実現できる。

　また、本実施の形態に係る高周波フロントエンド回路１によれば、第１インピーダンス素子はキャパシタＣであり、第２インピーダンス素子はインダクタＬである。ここで、デュプレクサ２０（第１フィルタ）及びデュプレクサ３０（第２フィルタ）を構成する弾性波フィルタは、構造上、インピーダンスが容量性を示すことが多い。このため、第１インピーダンス素子としてキャパシタＣを用い、第２インピーダンス素子としてインダクタＬを用いることにより、スイッチ回路１０が第１接続形態及び第２接続形態のいずれにおいても、ＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させることができるので、低ロス化が図られる。つまり、本実施の形態によれば、小型化を図りつつ、低ロスかつ高選択度の高周波フロントエンド回路１を実現できる。

　また、本実施の形態に係る高周波フロントエンド回路１によれば、選択端子１１２から見たデュプレクサ２０（第１フィルタ）単体の通過帯域内のサセプタンス成分と選択端子１１３から見たデュプレクサ３０（第２フィルタ）単体の通過帯域内のサセプタンス成分とは、同等である。これにより、スイッチ回路１０がメインスイッチＳＷ１のみオンとなる第１接続形態のとき、あるいは、メインスイッチＳＷ２のみオンとなる第１接続形態のとき、のいずれであっても、キャパシタＣ（第１インピーダンス素子）の付加によりＡＮＴ端子１０１におけるインピーダンスをスミスチャート上のほぼ同じ位置にシフトさせることができる。つまり、ＡＮＴ端子１０１におけるアドミッタンスをアドミッタンスチャート上のほぼ同じ位置にシフトさせることができる。このため、キャパシタＣの定数を適宜調整することにより、上記いずれの場合であってもＡＮＴ端子１０１におけるインピーダンスを基準化インピーダンスに整合させることができる。よって、部品点数の増加を抑制できるため、さらなる小型化が図られる。

　また、本実施の形態に係る高周波フロントエンド回路１によれば、デュプレクサ２０及びデュプレクサ３０の少なくとも一方（本実施の形態では双方）は、複数のフィルタからなるため、例えば、ＣＡに対応した送受信用の高周波フロントエンド回路を実現することができる。

　（実施の形態１の変形例１）
　上記実施の形態では、第１フィルタ及び第２フィルタは、いずれもデュプレクサであった。このため、第１フィルタ単体の通過帯域内のサセプタンス成分と第２フィルタ単体の通過帯域内のサセプタンス成分とは同等に設計することが可能であった。これに対し、本変形例では、第１フィルタが１つのフィルタからなり、第２フィルタが２つのフィルタからなるデュプレクサである。このため、第１フィルタ及び第２フィルタをそれぞれ弾性波フィルタで構成すると、第１フィルタ単体の通過帯域内のサセプタンス成分と第２フィルタ単体の通過帯域内のサセプタンス成分とを同等に設計することは難しく、第１フィルタ単体のサセプタンス成分が第２フィルタ単体のサセプタンス成分よりも小さくなる。本変形例では、このような高周波フロントエンド回路について説明する。

　図１２は、実施の形態１の変形例１に係る高周波フロントエンド回路１Ａの構成図である。

　同図に示す高周波フロントエンド回路１Ａは、上記実施の形態に係る高周波フロントエンド回路１に比べて、Ｂａｎｄ２６に代わり、受信専用のＢａｎｄであるＢａｎｄ２９に対応し、Ｂａｎｄ１２に代わり、Ｂａｎｄ２９とのＣＡが可能なＢａｎｄ５に対応する。このため、高周波フロントエンド回路１Ａは、第１フィルタとして、Ｂａｎｄ２６に対応するデュプレクサ２０に代わり、Ｂａｎｄ２９に対応するフィルタ４０を備え、第２フィルタとして、Ｂａｎｄ１２に対応するデュプレクサ３０に代わり、Ｂａｎｄ５に対応するデュプレクサ５０を備える。

　フィルタ４０は、Ｂａｎｄ２９のＲｘ帯を通過帯域に含む受信フィルタである。このフィルタ４０の一方の入出力端子（ここでは入力端子）は、スイッチ回路１０の選択端子１１２に接続され、他方の入出力端子（ここでは出力端子）は、Ｂ２９Ｒｘ端子１０４Ｒｘに接続されている。

　デュプレクサ５０は、Ｂａｎｄ５のＴｘ帯を通過帯域に含み、かつ、Ｂａｎｄ５のＲｘ帯を減衰帯域に含む送信フィルタ５１と、Ｂａｎｄ５のＲｘ帯を通過帯域に含み、かつ、Ｂａｎｄ５のＴｘ帯を減衰帯域に含む受信フィルタ５２とからなる。これら送信フィルタ５１の一方の入出力端子（ここでは出力端子）及び受信フィルタ５２の一方の入出力端子（ここでは入力端子）は、デュプレクサ５０の共通端子で共通接続されて（束ねられて）、スイッチ回路１０の選択端子１１３に接続されている。また、送信フィルタ５１の他方の入出力端子（ここでは入力端子）は、Ｂ５Ｔｘ端子１０５Ｔｘに接続されている。また、受信フィルタ５２の他方の入出力端子（ここでは出力端子）は、Ｂ５Ｒｘ端子１０５Ｒｘに接続されている。

　これらフィルタ４０及びデュプレクサ５０（第１フィルタ及び第２フィルタ）は、本実施の形態では、弾性波共振子によって構成される弾性波フィルタである。具体的には、デュプレクサ５０を構成する送信フィルタ５１及び受信フィルタ５２のそれぞれは、弾性波フィルタである。このため、１つの弾性波フィルタからなるフィルタ４０単体のサセプタンス成分は、２つの弾性波フィルタからなるデュプレクサ５０単体のサセプタンス成分よりも小さくなっている。

　そこで、本変形例に係る高周波フロントエンド回路１Ａは、実施の形態１におけるキャパシタＣに相当するキャパシタＣ１（第１インピーダンス素子）に加え、さらに、選択端子１１２（第１選択端子）とグランドとを接続するキャパシタＣ２（第３インピーダンス素子）を備える。このキャパシタＣ２は、インダクタＬとともに、あるいは、さらにキャパシタＣ２とともに、ＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させるインピーダンス整合回路を構成する。以下、このことについて、図１３Ａ～図１５Ｂを用いて、詳細に説明する。

　図１３Ａは、複数のデバイス（ここではフィルタ４０及びデュプレクサ５０）が選択された場合の本変形例に係る高周波フロントエンド回路１Ａの構成を模式的に示す図である。図１３Ｂは、図１３Ａの等価回路図である。

　これらの図に示すように、フィルタ４０及びデュプレクサ５０が選択された場合、キャパシタＣ１の両端は、２つのメインスイッチＳＷ１及びＳＷ２を介して短絡される。このため、当該場合には、キャパシタＣ１は作用せず、選択されたフィルタ４０及びデュプレクサ５０のＡＮＴ端子１０１側の端子とグランドとは、インダクタＬ（第２インピーダンス素子）及びキャパシタＣ２（第３インピーダンス素子）の並列回路で接続されることになる。つまり、スイッチ回路１０が第２接続形態（すなわち、メインスイッチＳＷ１及びＳＷ２の双方がオン）のとき、インダクタＬ及びキャパシタＣ２の並列回路が、ＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路は上記並列回路によって構成される。

　図１４Ａは、単一のデバイスとしてフィルタ４０（第１フィルタ）が選択された場合の本変形例に係る高周波フロントエンド回路１Ａの構成を模式的に示す図である。図１４Ｂは、図１４Ａの等価回路図である。

　これらの図に示すように、１つのフィルタ４０のみが選択された場合、キャパシタＣ１は、未選択のデュプレクサ５０に対応するサブスイッチＳＷ２ｇを介してグランドに接続されることになる。このため、当該場合には、選択されたフィルタ４０のＡＮＴ端子１０１側の端子とグランドとは、キャパシタＣ１（第１インピーダンス素子）、キャパシタＣ２（第３インピーダンス素子）及びインダクタＬ（第２インピーダンス素子）の並列回路によって接続されることになる。つまり、スイッチ回路１０がメインスイッチＳＷ１（第１メインスイッチ）のみオンとなる第１接続形態のとき、キャパシタＣ１、キャパシタＣ２及びインダクタＬの並列回路が、ＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路は上記並列回路によって構成される。

　図１５Ａは、単一のデバイスとしてデュプレクサ５０（第２フィルタ）が選択された場合の本変形例に係る高周波フロントエンド回路１Ａの構成を模式的に示す図である。図１５Ｂは、図１５Ａの等価回路図である。

　これらの図に示すように、１つのデュプレクサ５０のみが選択された場合、キャパシタＣ１は、未選択のフィルタ４０に対応するサブスイッチＳＷ１ｇを介してグランドに接続されることになる。このため、当該場合には、選択されたデュプレクサ５０のＡＮＴ端子１０１側の端子とグランドとは、キャパシタＣ１（第１インピーダンス素子）及びインダクタＬ（第２インピーダンス素子）の並列回路によって接続されることになる。つまり、スイッチ回路１０がメインスイッチＳＷ２（第２メインスイッチ）のみオンとなる第１接続形態のとき、キャパシタＣ１及びインダクタＬの並列回路が、ＡＮＴ端子１０１のインピーダンスを基準化インピーダンスに整合させる。言い換えると、このとき、インピーダンス整合回路は上記並列回路によって構成される。

　このように、本変形例によれば、複数デバイスが選択された場合と単一デバイスとして第１フィルタが選択された場合と単一デバイスとして第２フィルタが選択された場合とで、インピーダンス整合（インピーダンス整合回路）を変更することができる。

　以下、本変形例におけるインピーダンス整合の原理について説明する。

　図１６は、本変形例におけるインピーダンス整合を説明するためのスミスチャートである。

　弾性波フィルタにより構成されるフィルタ４０及びデュプレクサ５０のそれぞれは、その構造上、インピーダンスが容量性を示し、１つのフィルタからなるフィルタ４０は２つのフィルタ（送信フィルタ５１及び受信フィルタ５２）からなるデュプレクサ５０に比べ、小さい容量性を示す。具体的には、フィルタ４０の単体でのインピーダンス（以下、「Ｆｉｌｔｅｒ単体特性」と称する）は、図１６のスミスチャート上で「Ｆｉｌｔｅｒ単体特性」で示される三角形部分で設計される。また、デュプレクサ５０の単体でのインピーダンス（以下、「ＤＰＸ単体特性」と称する）は、図１６のスミスチャート上で「ＤＰＸ単体特性」で示される矩形部分で設計される。

　このため、これら２つのフィルタ４０及びデュプレクサ５０の共通端子を共通接続したインピーダンス（以下、「Ｆｉｌｔｅｒ＋ＤＰＸ束ね特性」と称する）は、図１６のスミスチャート上で「Ｆｉｌｔｅｒ＋ＤＰＸ束ね特性」で示される円形部分に位置する。

　したがって、１つのフィルタで構成されたときの特性である「Ｆｉｌｔｅｒ単体特性」、２つのフィルタで構成されたときの特性である「ＤＰＸ単体特性」、３つのフィルタで構成されたときの特性である「Ｆｉｌｔｅｒ＋ＤＰＸ束ね特性」の順にサセプタンス成分が大きくなっている。なぜなら、自身の通過帯域（自帯域）において、束ねられたフィルタは減衰帯域となっているため、キャパシタとして作用するため、束ねるフィルタが多くなるほどサセプタンス成分が大きくなる。

　本変形例では、フィルタ４０のみが選択された場合と、デュプレクサ５０のみが選択された場合と、フィルタ４０及びデュプレクサ５０の双方が選択された場合とでインピーダンス整合（インピーダンス整合回路）を変更することができるため、小型化が図られる。

　具体的には、キャパシタＣ１及びＣ２の容量値、ならびに、インダクタＬのインダクタンス値は、例えば、以下を満たすように設定されている。

　　Ｂ_１１＋｜ｊ２πｆＣ_２｜＝｜－ｊ（１／（２πｆＬ））｜
　　Ｂ_１２＋｜ｊ２πｆＣ_１｜＝｜－ｊ（１／（２πｆＬ））｜
　　Ｂ_１３＋｜ｊ２πｆ（Ｃ_１＋Ｃ_２）｜＝｜－ｊ（１／（２πｆＬ））｜

　ここで、Ｂ_１１、Ｂ_１２、Ｂ_１３は、この順に、Ｆｉｌｔｅｒ＋ＤＰＸ束ね特性のサセプタンス値、ＤＰＸ単体特性のサセプタンス値、Ｆｉｌｔｅｒ単体特性のサセプタンス値である。また、Ｃ_１、Ｃ_２、Ｌは、この順に、キャパシタＣ１の容量値、キャパシタＣ２の容量値、インダクタＬのインダクタンス値である。また、ｆは、通過帯域の例えば中心周波数である。なお、Ｂ_１１＞Ｂ_１２＞Ｂ_１３であるため、Ｃ_２＜Ｃ_１の関係が成り立つ。

　これにより、本変形例によれば、インピーダンス整合回路となるインピーダンス素子を追加することなく、３つのインピーダンス状態（Ｆｉｌｔｅｒ＋ＤＰＸ束ね特性、ＤＰＸ単体特性、Ｆｉｌｔｅｒ単体特性）に合わせたインピーダンス整合回路を構成することができる。

　このように、本変形例に係る高周波フロントエンド回路１Ａによれば、選択端子１１２（第１選択端子）と選択端子１１３（第２選択端子）とを接続するキャパシタＣ１（第１インピーダンス素子）を備えることにより、実施の形態１と同様に、小型化かつ低ロス化を図ることができる。

　また、本変形例に係る高周波フロントエンド回路１Ａによれば、さらに、選択端子１１２（第１選択端子）とグランドとを接続するキャパシタＣ２（第３インピーダンス素子）を備えることにより、フィルタ４０（第１フィルタ）単体のサセプタンス成分がデュプレクサ（第２フィルタ）単体のサセプタンス成分よりも小さい場合であっても、スイッチ回路の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。

　このような構成は、高周波フロントエンド回路１Ａが次のような構成の場合に、特に有用である。すなわち、スイッチ回路１０が３以上の選択端子を有し、高周波フロントエンド回路１Ａが、さらに、デュプレクサ５０単体のサセプタンス成分よりも大きいサセプタンス成分を有するデバイス（例えば、デュプレクサ等のマルチプレクサ）を備える。ここで、当該デバイスとスイッチ回路１０の選択端子とを結ぶ経路にはインピーダンス素子が接続されず、かつ、当該デバイスは単体のみで使用される（選択される）。

　このような構成において、当該デバイスが選択されたときにインピーダンス整合がとれるように、インダクタＬのインダクタンス値を設定することにより、３つのインピーダンス素子（キャパシタＣ１、キャパシタＣ２、インダクタＬ）により、４つのインピーダンス状態（Ｆｉｌｔｅｒ＋ＤＰＸ束ね特性、ＤＰＸ単体特性、Ｆｉｌｔｅｒ単体特性、上記デバイス単体特性）に合わせたインピーダンス整合回路を構成することができる。

　特に、本変形例では、第１インピーダンス素子（キャパシタＣ１）及び第２インピーダンス素子（キャパシタＣ２）がキャパシタであり、第３インピーダンス素子の容量値が第１インピーダンス素子の容量値よりも小さい。これにより、フィルタ４０単体及びデュプレクサ５０単体それぞれの通過帯域内のサセプタンス成分がｊ０より大きいとき、すなわち通過帯域内においてフィルタ４０単体及びデュプレクサ５０単体それぞれが容量性を示すときに、小型化かつ低ロス化を図ることができる。

　（実施の形態１の変形例２）
　なお、上記実施の形態１の変形例１における選択端子１１２とグランドとを接続するキャパシタＣ２に代わり、サブスイッチＳＷ１ｇのオフ容量を用いることにより、同様の効果を奏することができる。そこで、本変形例では、このような高周波フロントエンド回路について説明する。

　図１７は、実施の形態１の変形例２に係る高周波フロントエンド回路１Ｂの構成図である。なお、同図では、サブスイッチＳＷ１ｇ（第１サブスイッチ）のオフ容量及びサブスイッチＳＷ２ｇ（第２サブスイッチ）のオフ容量についても、図示している。ここで、スイッチのオフ容量とは、スイッチがオフとなっているときにスイッチ端子間に入る容量である。例えば、サブスイッチＳＷ１ｇのオフ容量とは、サブスイッチＳＷ１ｇがオフとなっているときに選択端子１１２に接続された第１端子とグランドに接続された第２端子との間に生じる容量である。

　同図に示す高周波フロントエンド回路１Ｂは、上記実施の形態１の変形例１に係る高周波フロントエンド回路１Ａに比べて、キャパシタＣ２（第３インピーダンス素子）を備えず、サブスイッチＳＷ１ｇのオフ容量がサブスイッチＳＷ２ｇのオフ容量よりも大きい点が異なる。

　具体的には、キャパシタＣ１の容量値、サブスイッチＳＷ１ｇのオフ容量の容量値、サブスイッチＳＷ２ｇのオフ容量の容量値、ならびに、インダクタＬのインダクタンス値は、例えば、以下を満たすように設定されている。

　Ｂ_１１＋｜ｊ２πｆ（Ｃ_ｏｆｆ１＋Ｃ_ｏｆｆ２）｜＝｜－ｊ（１／（２πｆＬ））｜
　Ｂ_１２＋｜ｊ２πｆ（Ｃ_１＋Ｃ_ｏｆｆ２）｜＝｜－ｊ（１／（２πｆＬ））｜
　Ｂ_１３＋｜ｊ２πｆ（Ｃ_１＋Ｃ_ｏｆｆ１）｜＝｜－ｊ（１／（２πｆＬ））｜

　ここで、Ｂ_１１、Ｂ_１２、Ｂ_１３は、この順に、Ｆｉｌｔｅｒ＋ＤＰＸ束ね特性のサセプタンス値、ＤＰＸ単体特性のサセプタンス値、Ｆｉｌｔｅｒ単体特性のサセプタンス値である。また、Ｃ_１、Ｌ、Ｃ_ｏｆｆ１、Ｃ_ｏｆｆ２は、この順に、キャパシタＣ１の容量値、インダクタＬのインダクタンス値、サブスイッチＳＷ１ｇのオフ容量の容量値、サブスイッチＳＷ２ｇのオフ容量の容量値である。また、ｆは、通過帯域の例えば中心周波数である。なお、Ｂ_１１＞Ｂ_１２＞Ｂ_１３であるため、Ｃ_ｏｆｆ２＜Ｃ_ｏｆｆ１の関係が成り立つ。

　つまり、本変形例によれば、フィルタ４０及びデュプレクサ５０が選択された場合、選択されたフィルタ４０及びデュプレクサ５０のＡＮＴ端子１０１側の端子とグランドとは、サブスイッチＳＷ１ｇ（第１サブスイッチ）のオフ容量、サブスイッチＳＷ２ｇ（第２サブスイッチ）のオフ容量及びインダクタＬ（第２インピーダンス素子）の並列回路によって接続されることになる。また、１つのデュプレクサ５０のみが選択された場合、選択されたデュプレクサ５０のＡＮＴ端子１０１側の端子とグランドとは、キャパシタＣ１（第１インピーダンス素子）、サブスイッチＳＷ２ｇのオフ容量及びインダクタＬの並列回路によって接続されることになる。また、１つのフィルタ４０のみが選択された場合、選択されたフィルタ４０のＡＮＴ端子１０１側の端子とグランドとは、キャパシタＣ１、サブスイッチＳＷ１ｇのオフ容量及びインダクタＬの並列回路によって接続されることになる。

　このように構成された本変形例に係る高周波フロントエンド回路１Ｂであっても、上記実施の形態１の変形例１と同様の効果を奏することができる。つまり、インピーダンス整合回路となるインピーダンス素子を追加することなく、フィルタ４０のみが選択された場合と、デュプレクサ５０のみが選択された場合と、フィルタ４０及びデュプレクサ５０の双方が選択された場合とでインピーダンス整合（インピーダンス整合回路）を変更することができる。

　また、本変形例に係る高周波フロントエンド回路１Ｂによれば、サブスイッチＳＷ１ｇ（第１サブスイッチ）のオフ容量がサブスイッチＳＷ２ｇ（第２サブスイッチ）のオフ容量よりも大きいことにより、インピーダンス素子の個数を削減しつつ、上記実施の形態１の変形例１と同様の効果を奏することができるため、さらなる小型化を図ることができる。

　（実施の形態２）
　以上の実施の形態１及びその変形例で説明した高周波フロントエンド回路の構成は、さらなるマルチバンドに対応する高周波フロントエンド回路に適用することができる。

　図１８は、実施の形態２に係る高周波フロントエンド回路１００の構成図である。

　同図に示す高周波フロントエンド回路１００は、共通端子１１１及び選択端子１１２～１１５を有するスイッチ回路１１０と、フィルタ１２０と、デュプレクサ１３０、１４０及び１５０と、インダクタＬ（第２インピーダンス素子）と、キャパシタＣ１１～Ｃ１４（第１インピーダンス素子）と、を備える。

　フィルタ１２０は、Ｂａｎｄ２９のＲｘ帯を通過帯域に含み、選択端子１１２に接続されている。デュプレクサ１３０は、Ｂａｎｄ１２及び１７のＴｘ帯及びＲｘ帯を通過帯域に含み、選択端子１１３に接続されている。デュプレクサ１４０は、Ｂａｎｄ１３及び１４のＴｘ帯及びＲｘ帯を通過帯域に含み、選択端子１１４に接続されている。デュプレクサ１５０は、Ｂａｎｄ２６のＴｘ帯及びＲｘ帯を通過帯域に含み、選択端子１１５に接続されている。

　キャパシタＣ１１は選択端子１１２と選択端子１１５とを接続し、キャパシタＣ１２は選択端子１１３と選択端子１１５とを接続し、キャパシタＣ１３は選択端子１１４と選択端子１１５とを接続し、キャパシタＣ１４は選択端子１１２と選択端子１１３とを接続する。

　ここで、スイッチ回路１１０は、選択端子１１２～１１５に個別に対応し、オン及びオフにより、共通端子１１１と対応する選択端子１１２～１１５との接続及び非接続を切り替えるメインスイッチＳＷ１１～ＳＷ１４を有する。また、スイッチ回路１１０は、さらに、選択端子１１２～１１５に個別に対応し、対応するメインスイッチとの排他的なオン及びオフにより、対応する選択端子１１２～１１５とグランドとの接続及び非接続を切り替えるサブスイッチＳＷ１１ｇ～ＳＷ１４ｇを有する。

　このように構成された本実施の形態に係る高周波フロントエンド回路１００であっても、上記実施の形態１と同様の効果を奏することができる。つまり、３以上のデバイス（本実施の形態では、フィルタ１２０とデュプレクサ１３０、１４０及び１５０とからなる４つのデバイス）を備える高周波フロントエンド回路１００であっても、３以上の選択端子（本実施の形態では４つの選択端子１１２～１１５）のうち任意の２つの選択端子を接続する第１インピーダンス素子（本実施の形態ではキャパシタＣ１１～Ｃ１４）を設けることにより、インピーダンス整合回路となるインピーダンス素子を追加することなく、スイッチ回路１１０の接続形態に応じてインピーダンス整合回路を変更することができるので、小型化かつ低ロス化を図ることができる。

　（実施の形態３）
　以上の実施の形態１及び２ならびにその変形例で説明した高周波フロントエンド回路は、少なくとも１つのフィルタとして、通過帯域また減衰帯域等の周波数を可変できるチューナブルフィルタを備えてもかまわない。

　図１９は、実施の形態３に係る高周波フロントエンド回路１００Ａ及びその周辺回路の構成図である。同図には、高周波フロントエンド回路１００Ａと、アンテナ素子２と、ＲＦ信号処理回路（ＲＦＩＣ）３とが示されている。高周波フロントエンド回路１００Ａ、アンテナ素子２及びＲＦＩＣ３は、通信装置４を構成している。アンテナ素子２、高周波フロントエンド回路１００Ａ、及びＲＦＩＣ３は、例えば、マルチモード／マルチバンド対応の携帯電話のフロントエンド部に配置される。

　アンテナ素子２は、高周波信号を送受信する、例えばＬＴＥ等の通信規格に準拠したマルチバンド対応のアンテナである。なお、アンテナ素子２は、例えば通信装置４の全バンドに対応しなくてもよく、低周波数帯域群または高周波数帯域群のバンドのみに対応していてもかまわない。また、アンテナ素子２は、通信装置４に内蔵されておらず、通信装置４とは別に設けられていてもかまわない。

　ＲＦＩＣ３は、アンテナ素子２で送受信される高周波信号を処理するＲＦ信号処理回路である。具体的には、ＲＦＩＣ３は、アンテナ素子２から高周波フロントエンド回路１００Ａの受信側信号経路を介して入力された高周波受信信号を、ダウンコンバートなどにより信号処理し、当該信号処理して生成された受信信号をベースバンド信号処理回路（図示せず）へ出力する。また、ＲＦＩＣ３は、ベースバンド信号処理回路から入力された送信信号をアップコンバートなどにより信号処理し、当該信号処理して生成された高周波送信信号を高周波フロントエンド回路１００Ａの送信側信号経路（図示せず）に出力する。

　高周波フロントエンド回路１００Ａは、アンテナ素子２とＲＦＩＣ３との間で高周波信号を伝達する回路である。具体的には、高周波フロントエンド回路１００Ａは、ＲＦＩＣ３から出力された高周波送信信号を、送信側信号経路（図示せず）を介してアンテナ素子２に伝達する。また、高周波フロントエンド回路１００Ａは、アンテナ素子２で受信された高周波受信信号を、受信側信号経路を介してＲＦＩＣ３に伝達する。

　高周波フロントエンド回路１００Ａは、アンテナ素子２側から順に、インダクタＬ（第２インピーダンス素子）と、スイッチ回路１１０と、フィルタ１２０Ａ、１３０Ａ、１４０Ａ及び１５０Ａと、スイッチ１８０Ａ及び１８０Ｂと、受信増幅回路群１９０とを備える。また、高周波フロントエンド回路１００Ａは、さらに、キャパシタＣ２１（第１インピーダンス素子）とキャパシタＣ２２及びＣ２３（第３インピーダンス素子）を備える。

　スイッチ回路１１０は、本実施の形態では、ＲＦＩＣ３からの制御信号φＣＴＬにしたがって、メインスイッチＳＷ１１～１４及びサブスイッチＳＷ１１ｇ～１４ｇをオン及びオフする。つまり、本実施の形態では、ＲＦＩＣ３は、ＣＡを行うときにスイッチ回路１１０を第２接続形態（２以上のメインスイッチを同時にオン）にさせ、ｎｏｎ－ＣＡを行うときにスイッチ回路１１０を第１接続形態（１つのメインスイッチのみをオン）にさせる制御部として機能する。なお、制御部は、ＲＦＩＣ３とは別に設けられていてもかまわない。

　フィルタ１２０Ａ、１３０Ａ、１４０Ａはチューナブルフィルタによって構成され、フィルタ１５０Ａは周波数固定のフィルタによって構成されている。具体的には、フィルタ１２０Ａは、（i）Ｂａｎｄ２９、（ii）Ｂａｎｄ１２及び１７、あるいは（iii）Ｂａｎｄ１３及び１４、の高周波受信信号に対応可能なチューナブルフィルタであり、選択端子１１２に接続されている。フィルタ１３０Ａは、（i）Ｂａｎｄ２８あるいは（ii）Ｂａｎｄ２０、の高周波受信信号に対応可能なチューナブルフィルタであり、選択端子１１３に接続されている。フィルタ１４０Ａは、（i）Ｂａｎｄ２７あるいは（ii）Ｂａｎｄ２６、の高周波受信信号に対応可能なチューナブルフィルタであり、選択端子１１４に接続されている。フィルタ１５０Ａは、Ｂａｎｄ８の高周波受信信号に対応する周波数固定のフィルタであり、選択端子１１５に接続されている。

　スイッチ１８０Ａ及び１８０Ｂは、制御部（図示せず）からの制御信号にしたがって、所定のバンドに対応するフィルタと、受信増幅回路群１９０のうち当該所定のバンドに対応する受信増幅回路とを接続する１以上のスイッチ（本実施の形態では複数のスイッチ）によって構成される。なお、受信増幅回路と接続されるフィルタは１つに限らず、複数であってもかまわない。

　受信増幅回路群１９０は、スイッチ１８０Ａ及び１８０Ｂから入力された高周波受信信号を電力増幅する１以上のローノイズアンプ（本実施の形態では複数のローノイズアンプ）によって構成される。

　このように構成された高周波フロントエンド回路１００Ａは、アンテナ素子２から入力された高周波受信信号を、所定のフィルタでフィルタリングし、かつ、所定のローノイズアンプで増幅して、ＲＦＩＣ３に出力する。なお、ローバンドに対応するＲＦＩＣとハイバンドに対応するＲＦＩＣとは、個別に設けられていてもかまわない。

　ここで、キャパシタＣ２１は選択端子１１２と選択端子１１４とを接続し、キャパシタＣ２２は選択端子１１３とグランドとを接続し、キャパシタＣ２３は選択端子１１５とグランドとを接続する。

　このように構成された本実施の形態に係る高周波フロントエンド回路１００Ａであっても、上記実施の形態２と同様の効果を奏することができる。

　また、高周波フロントエンド回路１００Ａは、フィルタ１２０Ａ、１３０Ａ及び１４０Ａがチューナブルフィルタで構成されていることにより、周波数が固定のフィルタを設ける場合に比べてフィルタの個数を削減できるため、さらなる小型化を図ることができる。

　なお、本実施の形態では、高周波フロントエンド回路１００Ａとして、受信側信号経路に複数のフィルタ（受信フィルタ）が設けられた受信ダイバーシチ用の構成について説明した。しかし、高周波フロントエンド回路の構成はこれに限らず、送信側信号経路に複数のフィルタ（送信フィルタ）が設けられた送信ダイバーシチ用の構成であってもかまわない。

　（その他の実施の形態）
　以上、本発明の実施の形態に係る高周波フロントエンド回路について、実施の形態１～３を挙げて説明したが、本発明は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る高周波フロントエンド回路を内蔵した各種機器も本発明に含まれる。

　例えば、上述した高周波フロントエンド回路とＲＦＩＣ３（ＲＦ信号処理回路）とを備える通信装置４も本発明に含まれる。このような通信装置４によれば、小型化かつ低ロス化を図ることができる。

　また、上記説明では、スイッチ回路１０の共通端子１１１に接続される高周波フロントエンド回路の端子として、アンテナ素子に接続されるＡＮＴ端子１０１を例に説明した。しかし、共通端子１１１に接続される高周波フロントエンド回路の端子は、アンテナ素子に接続される端子に限らず、ローノイズアンプ等の受信増幅回路に接続される入出力端子（ここでは出力端子）またはパワーアンプ等の送信増幅回路に接続される入出力端子（ここでは入力端子）であってかまわない。つまり、複数のフィルタがスイッチ回路によって共通接続されたマルチプレクサも本発明に含まれる。

　また、例えば、高周波フロントエンド回路は、上記説明した第１スイッチ回路及び第１インピーダンス回路で構成される回路が多段に接続された構成を備えてもかまわない。

　図２０は、このように構成された高周波フロントエンド回路１００Ｂの構成図である。

　同図に示す高周波フロントエンド回路１００Ｂは、それぞれがスイッチ回路１０及びキャパシタＣを有する第１段目の回路１１と第２段目の回路１２Ａ及び１２Ｂを備える。ここで、第１段目の回路１１は、共通端子１１１がＡＮＴ端子１０１に接続される第１段目に位置し、第２段目の回路１２Ａ及び１２Ｂのそれぞれは、共通端子１１１が第１段目の回路１１を介してＡＮＴ端子１０１に接続される第２段目に位置する。

　具体的には、第１段目の回路１１は、上記説明した第１スイッチ回路に相当する第２スイッチ回路の一例であるスイッチ回路１０と、上記説明した第１インピーダンス素子に相当する第４インピーダンス素子の一例であるキャパシタＣと、を備える。スイッチ回路１０が有する選択端子１１２は、このスイッチ回路１０が有する共通端子１１１及びグランド端子のいずれか一方に選択的に接続される。また、スイッチ回路１０が有する選択端子１１３は、このスイッチ回路１０が有する共通端子１１１及びグランド端子のいずれか一方に選択的に接続される。

　また、第２段目の回路１２Ａは、第１スイッチ回路であるスイッチ回路１０及び第１インピーダンス素子であるキャパシタＣを有し、第１フィルタの一例であるフィルタ２２０Ａ及び第２フィルタの一例であるフィルタ２３０Ａと接続される。また、第２段目の回路１２Ｂは、第１スイッチ回路であるスイッチ回路１０及び第１インピーダンス素子であるキャパシタＣを有し、第１フィルタの他の一例であるフィルタ２２０Ｂ及び第２フィルタの他の一例であるフィルタ２３０Ｂと接続される。すなわち、高周波フロントエンド回路１００Ｂは、第１スイッチ回路、第１フィルタ、第２フィルタ、及び、第１インピーダンス素子を有する組を複数組（ここでは２組）備える。

　ここで、上記複数組のうち一の組における第１スイッチ回路である第２段目の回路１２Ａのスイッチ回路１０が有する共通端子１１１は、第１段目の回路１１のスイッチ回路１０が有する選択端子１１２に接続されている。また、上記複数組のうち他の一の組における第１スイッチ回路である第２段目の回路１２Ｂのスイッチ回路１０が有する共通端子１１１は、第１段目の回路１１のスイッチ回路１０が有する選択端子１１３に接続されている。

　また、第４インピーダンス素子である第１段目の回路１１のキャパシタＣは、第１段目の回路１１の選択端子１１２と第２段目の回路１２Ａの共通端子１１１とを結ぶ経路上のノードと、第１段目の回路１１の選択端子１１３と第２段目の回路１２Ｂの共通端子１１１とを結ぶ経路上のノードとに接続される。

　このように構成された高周波フロントエンド回路１００Ｂによれば、小型化かつ低ロス化を図りつつ、４以上の周波数帯域（ここでは４つの周波数帯域）に対応することができる。

　なお、第１段目の回路の選択端子の個数は２つ限らず、３以上であってもかまわない。すなわち、高周波フロントエンド回路１００Ｂは、第１スイッチ回路、第１フィルタ、第２フィルタ、及び、第１インピーダンス素子を有する組を３組以上備えてもかまわない。このように構成された高周波フロントエンド回路１００Ｂによれば、より多くの周波数帯域に対応することができる。

　また、各組の第１インピーダンス素子は、同じに限らず、異なっていてもかまわない。すなわち、一の組の第１インピーダンス素子と他の一の組の第１インピーダンス素子とは、素子値が異なっていてもかまわないし、そもそも、一方がインダクタであり他方がキャパシタであってもかまわない。

　また、上記説明では、メインスイッチ及びサブスイッチの各々について、オン及びオフにより接続及び非接続を切り替える個別のスイッチとして説明した。しかし、メインスイッチ及びサブスイッチは、スイッチ回路の選択端子を共通端子とし、スイッチ回路の共通端子及びグランド端子を選択端子とする１つのスイッチによって構成されていてもかまわない。

　図２１は、このように構成された高周波フロントエンド回路１Ｃの構成図である。

　同図に示すスイッチ回路１０Ｃは、上記実施の形態１におけるスイッチ回路１０に比べて、メインスイッチＳＷ１及びＳＷ２とサブスイッチＳＷ１ｇ及びＳＷ２ｇに代わり、選択端子１１２（第１選択端子）を共通端子１１１及びグランド端子１１２ｇのいずれか一方に選択的に接続するスイッチＳＷ１１ｃ（第１スイッチ）と、選択端子１１３（第２選択端子）を共通端子１１１及びグランド端子１１３ｇのいずれか一方に選択的に接続するスイッチＳＷ１２ｃ（第２スイッチ）と、を有する。具体的には、スイッチＳＷ１１ｃは、選択端子１１２に接続された共通端子１１２ｃと、共通端子１１１に接続された選択端子１１１ａと、グランドに接続されたグランド端子１１２ｇと、を有し、共通端子１１２ｃを選択端子１１１ａ及びグランド端子１１２ｇのいずれか一方に選択的に接続する。スイッチＳＷ１２ｃは、選択端子１１３に接続された共通端子１１３ｃと、共通端子１１１に接続された選択端子１１１ｂと、グランドに接続されたグランド端子１１３ｇと、を有し、共通端子１１３ｃを選択端子１１１ｂ及びグランド端子１１３ｇのいずれか一方に選択的に接続する。

　このように構成された高周波フロントエンド回路１Ｃであっても、選択端子１１２（第１選択端子）と選択端子１１３（第２選択端子）とを接続するキャパシタＣ１（第１インピーダンス素子）を備えることにより、上記説明した高周波フロントエンド回路と同様に、小型化かつ低ロス化を図ることができる。また、このように構成された高周波フロントエンド回路１Ｃによれば、スイッチ回路１０に比べて、スイッチ回路１０Ｃを構成するスイッチの数を減らすことができるため、小型化を図ることができる。

　また、例えば、キャパシタは、ＤＴＣ（Digital Tunable Capacitor）、もしくは、ＭＥＭＳを応用したバラクタコンデンサ、もしくは、ＢＳＴ（Ba_1-xSr_xTiO₃：バリウム・ストロンチウム・チタン酸塩）を用いた可変コンデンサ、もしくは、バリキャップであってもかまわない。また、例えば、インダクタは、ＭＥＭＳを用いた可変インダクタであってもかまわない。

　これにより、インピーダンス整合の精度を高めることができるため、さらなる低ロス化が図られる。また、インピーダンス素子の個数を増やすことなく、より多くのインピーダンス状態に合わせたインピーダンス整合回路を構成することができるため、小型化しつつより多くのフィルタの整合に対応することができる。

　また、フィルタは、弾性波フィルタに限らず、ＬＣフィルタあるいは誘電体フィルタであってもかまわない。このため、フィルタ単体のインピーダンス特性は、必ずしも容量性を示すとは限らない。よって、第１インピーダンス素子または第３インピーダンス素子はキャパシタに限らずインダクタであってもかまわないし、第２インピーダンス素子はキャパシタであってもかまわない。

　また、例えば第１フィルタ単体のインピーダンスと第２フィルタ単体のインピーダンスとが共役関係にある場合等、第１フィルタと第２フィルタとを束ねたインピーダンスが実数成分のみを有する場合、第２インピーダンス素子は設けられていなくてもかまわない。

　また、基準化インピーダンスは、５０Ωに限らず、例えば、高周波フロントエンド回路が適用される通信装置等の要求仕様等に応じて適宜設定され得る。

　また、例えば、高周波フロントエンド回路または通信装置において、各構成要素の間に、各構成要素間を繋ぐ配線によるインダクタもしくは伝送線路が含まれてもよい。

　本発明は、小型かつ低ロスのフロントエンド回路及び通信装置として、携帯電話などの通信機器に広く利用できる。

　１、１Ａ、１Ｂ、１Ｃ、１００、１００Ａ　　高周波フロントエンド回路
　２　　アンテナ素子
　３　　ＲＦＩＣ（ＲＦ信号処理回路）
　４　　通信装置
　１０、１０Ｃ、１１０　　スイッチ回路
　１１　　第１段目の回路
　１２Ａ、１２Ｂ　　第２段目の回路
　２０、３０、５０、１３０、１４０、１５０　　　デュプレクサ
　２１、３１、５１　　送信フィルタ
　２２、３２、５２　　受信フィルタ
　４０、１２０、１２０Ａ、１３０Ａ、１４０Ａ、１５０Ａ、２２０Ａ、２２０Ｂ、２３０Ａ、２３０Ｂ　　フィルタ
　１０１　　ＡＮＴ端子（入出力端子）
　１１１、１１２ｃ、１１３ｃ　　共通端子
　１１２～１１５、１１１ａ、１１１ｂ　　選択端子
　１１２ｇ、１１３ｇ　　グランド端子
　１８０Ａ、１８０Ｂ、ＳＷ１１ｃ、ＳＷ１２ｃ　　スイッチ
　１９０　　受信増幅回路群
　Ｃ、Ｃ１、Ｃ１１～Ｃ１４、Ｃ２１　　キャパシタ（第１インピーダンス素子）
　Ｃ２、Ｃ２２、Ｃ２３　　キャパシタ（第３インピーダンス素子）
　Ｌ　　インダクタ（第２インピーダンス素子）
　ＳＷ１、ＳＷ２、ＳＷ１１～ＳＷ１４　　メインスイッチ
　ＳＷ１ｇ、ＳＷ２ｇ、ＳＷ１１ｇ～ＳＷ１４ｇ　　サブスイッチ

Claims

　入出力端子に接続される共通端子、及び、前記共通端子と選択的に接続される複数の選択端子を有するスイッチ回路と、
　前記複数の選択端子のうち第１選択端子に接続された第１フィルタと、
　前記複数の選択端子のうち第２選択端子に接続され、前記第１フィルタの通過帯域と異なる通過帯域を有する第２フィルタと、
　第１インピーダンス素子と、を備え、
　前記スイッチ回路は、
　　オン及びオフにより、前記共通端子と前記第１選択端子との接続及び非接続を切り替える第１メインスイッチと、
　　前記第１メインスイッチのオン及びオフとの排他的なオン及びオフにより、前記第１選択端子とグランドとの接続及び非接続を切り替える第１サブスイッチと、
　　前記第１メインスイッチのオン及びオフに制約されないオン及びオフにより、前記共通端子と前記第２選択端子との接続及び非接続を切り替える第２メインスイッチと、
　　前記第２メインスイッチとの排他的なオン及びオフにより、前記第２選択端子とグランドとの接続及び非接続を切り替える第２サブスイッチと、を有し、
　前記第１インピーダンス素子は、前記第１選択端子と前記第１フィルタを結ぶ経路上のノードと、前記第２選択端子と前記第２フィルタを結ぶ経路上のノードとに接続される、
　高周波フロントエンド回路。
　前記スイッチ回路は、前記第１メインスイッチ及び前記第２メインスイッチの一方のみがオンとなる第１接続形態、ならびに、前記第１メインスイッチ及び前記第２メインスイッチの双方がオンとなる第２接続形態が切り替えられ、
　前記第１インピーダンス素子は、前記スイッチ回路が前記第１接続形態及び前記第２接続形態のうち前記第１接続形態のときのみ、前記入出力端子のインピーダンスを基準化インピーダンスに整合させる、
　請求項１に記載の高周波フロントエンド回路。
　前記高周波フロントエンド回路は、さらに、前記共通端子とグランドとを接続する第２インピーダンス素子を備え、
　前記スイッチ回路において前記第１メインスイッチ及び前記第２メインスイッチの一方のみがオンとなる第１接続形態のとき、前記第１インピーダンス素子及び前記第２インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを基準化インピーダンスに整合させ、
　前記スイッチ回路において前記第１メインスイッチ及び前記第２メインスイッチの双方がオンとなる第２接続形態のとき、前記第１インピーダンス素子及び前記第２インピーダンス素子のうち前記第２インピーダンス素子のみが、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させる、
　請求項１または２に記載の高周波フロントエンド回路。
　前記第１フィルタ及び前記第２フィルタは、弾性波共振子を有する弾性波フィルタである、
　請求項３に記載の高周波フロントエンド回路。
　前記第１インピーダンス素子は、キャパシタであり、
　前記第２インピーダンス素子は、インダクタである、
　請求項４に記載の高周波フロントエンド回路。
　前記第１選択端子側から見た前記第１フィルタ単体の通過帯域内のサセプタンス成分は、前記第２選択端子側から見た前記第２フィルタ単体の通過帯域内のサセプタンス成分よりも小さく、
　前記高周波フロントエンド回路は、さらに、前記第１選択端子とグランドとを接続する第３インピーダンス素子を備え、
　前記スイッチ回路が前記第１メインスイッチのみオンとなる前記第１接続形態のとき、前記第１インピーダンス素子、前記第２インピーダンス素子及び前記第３インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させ、
　前記スイッチ回路が前記第２メインスイッチのみオンとなる前記第１接続形態のとき、前記第１インピーダンス素子及び前記第２インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させ、
　前記スイッチ回路が前記第２接続形態のとき、前記第２インピーダンス素子及び前記第３インピーダンス素子の並列回路が、前記入出力端子のインピーダンスを前記基準化インピーダンスに整合させる、
　請求項３～５のいずれか１項に記載の高周波フロントエンド回路。
　前記第３インピーダンス素子は、キャパシタであり、
　前記第１インピーダンス素子がキャパシタである場合、前記第３インピーダンス素子の容量値は、前記第１インピーダンス素子の容量値よりも小さい、
　請求項６に記載の高周波フロントエンド回路。
　前記第１選択端子側から見た前記第１フィルタ単体の通過帯域内のサセプタンス成分は、前記第２選択端子側から見た前記第２フィルタ単体の通過帯域内のサセプタンス成分よりも小さく、
　前記第１サブスイッチのオフ容量は、前記第２サブスイッチのオフ容量よりも大きい、
　請求項３～５のいずれか１項に記載の高周波フロントエンド回路。
　前記第１選択端子側から見た前記第１フィルタ単体の通過帯域内のサセプタンス成分と前記第２選択端子側から見た前記第２フィルタ単体の通過帯域内のサセプタンス成分とは、同等である、
　請求項１～５のいずれか１項に記載の高周波フロントエンド回路。
　前記第１フィルタ及び前記第２フィルタの少なくとも一方は、複数のフィルタからなり、
　当該複数のフィルタは、各々の一方の端子が共通接続されて前記スイッチ回路に接続されているマルチプレクサである、
　請求項１～９のいずれか１項に記載の高周波フロントエンド回路。
　前記スイッチ回路は、前記第１メインスイッチ及び前記第２メインスイッチの一方のみがオンとなる第１接続形態、ならびに、前記第１メインスイッチ及び前記第２メインスイッチの双方がオンとなる第２接続形態が切り替えられ、
　前記高周波フロントエンド回路は、さらに、前記第１フィルタの通過帯域に割り当てられた第１周波数帯域と前記第２フィルタの通過帯域に割り当てられた第２周波数帯域とを同時に送信または受信するキャリアアグリゲーションを行うときに、前記スイッチ回路を前記第２接続形態にさせ、前記第１周波数帯域及び前記第２周波数帯域のいずれか一方を送信または受信する非キャリアアグリゲーションを行うときに、前記スイッチ回路を前記第１接続形態にさせる制御部を備える、
　請求項１～１０のいずれか１項に記載の高周波フロントエンド回路。
　入出力端子に接続される共通端子、及び、前記共通端子と選択的に接続される複数の選択端子を有するスイッチ回路と、
　前記複数の選択端子のうち第１選択端子に接続された第１フィルタと、
　前記複数の選択端子のうち第２選択端子に接続された第２フィルタと、
　第１インピーダンス素子と、を備え、
　前記スイッチ回路は、
　　前記第１選択端子を前記共通端子及びグランド端子のいずれか一方に選択的に接続する第１スイッチと、
　　前記第２選択端子を前記共通端子及びグランド端子のいずれか一方に選択的に接続する第２スイッチと、を有し、
　前記第１インピーダンス素子は、前記第１選択端子と前記第１フィルタを結ぶ経路上のノードと、前記第２選択端子と前記第２フィルタを結ぶ経路上のノードとに接続される、
　高周波フロントエンド回路。
　前記高周波フロントエンド回路は、
　　前記スイッチ回路である第１スイッチ回路、前記第１フィルタ、前記第２フィルタ及び前記第１インピーダンス素子を有する組を複数組備え、
　　さらに、
　　共通端子、第１選択端子及び第２選択端子を有する第２スイッチ回路と、
　　第４インピーダンス素子と、を備え、
　前記第２スイッチ回路が有する前記第１選択端子は、当該第２スイッチ回路が有する前記共通端子及びグランド端子のいずれか一方に選択的に接続され、
　前記第２スイッチ回路が有する前記第２選択端子は、当該第２スイッチ回路が有する前記共通端子及びグランド端子のいずれか一方に選択的に接続され、
　前記複数組のうち一の組における前記第１スイッチ回路が有する前記共通端子は、前記第２スイッチ回路が有する前記第１選択端子に接続され、
　前記複数組のうち他の一の組における前記第１スイッチ回路が有する前記共通端子は、前記第２スイッチ回路が有する前記第２選択端子に接続され、
　前記第４インピーダンス素子は、前記第２スイッチ回路が有する前記第１選択端子と前記一の組における前記第１スイッチ回路が有する前記共通端子とを結ぶ経路上のノードと、前記第２スイッチ回路が有する前記第２選択端子と前記他の一の組における前記第１スイッチ回路が有する前記共通端子とを結ぶ経路上のノードとに接続される、
　請求項１～１２のいずれか１項に記載の高周波フロントエンド回路。
　アンテナ素子で送受信される高周波信号を処理するＲＦ信号処理回路と、
　前記アンテナ素子と前記ＲＦ信号処理回路との間で前記高周波信号を伝達する請求項１～１３のいずれか１項に記載の高周波フロントエンド回路と、を備える、
　通信装置。