WO2018004074A1 - 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기 - Google Patents

콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기 Download PDF

Info

Publication number
WO2018004074A1
WO2018004074A1 PCT/KR2016/012763 KR2016012763W WO2018004074A1 WO 2018004074 A1 WO2018004074 A1 WO 2018004074A1 KR 2016012763 W KR2016012763 W KR 2016012763W WO 2018004074 A1 WO2018004074 A1 WO 2018004074A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
gate
circuit
paired
cascode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2016/012763
Other languages
English (en)
French (fr)
Inventor
박성민
박민선
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ewha Womans University
Original Assignee
Ewha Womans University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020160080187A external-priority patent/KR101766586B1/ko
Priority claimed from KR1020160099512A external-priority patent/KR101787276B1/ko
Application filed by Ewha Womans University filed Critical Ewha Womans University
Publication of WO2018004074A1 publication Critical patent/WO2018004074A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Definitions

  • the present invention relates to a constant transconductance current source and an operational amplifier using the same.
  • CMOS op-amps are basic analog circuits and are one of the most important components in mixed-signal ultra-high integrated circuit systems. do.
  • VLSI very high integrated circuit
  • a current source circuit that supplies a direct current
  • it is designed as a simple current mirror, which is a cascode current mirror to prevent a direct current change caused by a channel-length modulation effect. Design a stable current source circuit using.
  • a rail to rail voltage difference which is a difference between a supply power supply voltage and a reference voltage, must be provided at a predetermined voltage or higher so that the transistors included in the circuit operate in a saturation region. Perform the action.
  • VLSI very high integrated circuit
  • the present embodiment is one of the technical problems to be solved by providing a constant transconductance current source that operates smoothly despite the low voltage headroom compared to the prior art and an operational amplifier using the same.
  • the constant transconductance current source includes a modified cascode circuit of the first conductive MOS transistor and a current mirror circuit of the second conductive MOS transistor connected with the modulated cascode circuit.
  • a first transistor and a second transistor having gate electrodes connected to each other, a third transistor and a fourth transistor having gate electrodes connected to each other are connected by cascode, and a first The gate electrodes of the transistor and the second transistor are connected to the drain electrode of the fourth transistor, and a bias voltage is provided to the gate electrodes of the third transistor and the fourth transistor.
  • the operational amplifier according to the present embodiment is an operational amplifier including a constant transconductance current source and a differential operational amplifier including an NMOS modified cascode circuit and a PMOS current mirror circuit, and the differential operational amplifier is a constant transconductance current. It receives the voltage provided by the source and mirrors the current.
  • the constant transconductance current source includes a first paired gate circuit including a gate paired first transistor and a second transistor, a first pair including a gate paired third transistor and a fourth transistor.
  • a first conductivity type MOS modified cascode circuit comprising a two paired gate circuit and a third paired gate circuit including a gate paired fifth transistor and a sixth transistor, and a gated seventh transistor
  • a second conductive MOS modified cascode circuit comprising a fourth paired gate circuit comprising an eighth transistor and a first conductive MOS modified cascode circuit comprising: a first conductive MOS modified cascode circuit;
  • the two-conducting MOS modulated cascode current mirror circuit is cascoded.
  • the operational amplifier according to the present embodiment includes a constant transconductance current source including a first conductive MOS modified cascode circuit and a second conductive MOS modified cascode circuit connected by cascode;
  • An op amp that includes a differential op amp, which receives a voltage provided by a constant transconductance current source and mirrors the current.
  • the constant transconductance current source and the operational amplifier including the same provide the advantage of smooth operation even at a low driving voltage.
  • a separate circuit may be configured to provide a bias voltage required in a conventional cascode current source circuit. This eliminates the need for a smaller area to form a circuit, which also provides economic advantages.
  • the constant transconductance current source according to the present embodiment provides a constant voltage and current even in the manufacturing process, provided voltage and temperature change, and also forms a Complementary To Absolute Temperature (CTAT) in which the voltage decreases linearly with temperature Has the advantage of being able to provide a voltage of.
  • CAT Complementary To Absolute Temperature
  • FIG. 1 is a circuit diagram showing an outline of a constant trans-conductance current source circuit according to the present embodiment.
  • Fig. 2 is a circuit diagram showing an outline of a two stage operational amplifier including the constant transconductance current source 1 and the differential amplification stage 2 according to the present embodiment.
  • FIG. 3 (a) shows the layout of an operational amplifier of a two stage operational amplifier using a conventional constant transconductance current source
  • FIG. 3 (b) shows a two stage operational amplifier using a constant transconductance current source according to the present embodiment. Is a diagram showing the layout of?
  • FIG. 4 is a simulation result of voltage gain when a power supply voltage is changed from 1.0 V to 1.5 V in a two stage operational amplifier using a conventional constant transconductance current source and a constant stage transconductance current source according to the present embodiment.
  • Figure is a diagram.
  • FIG. 5 is a diagram illustrating a voltage gain change simulation result generated when the power supply voltage of the two-stage operational amplifier is kept constant at 1.2 V and the temperature is changed from ⁇ 45 to 125 ° C.
  • Fig. 6 is a circuit diagram showing an outline of a constant transconductance current source circuit according to the present embodiment.
  • Fig. 7 is a circuit diagram showing an outline of a two stage operational amplifier including a constant transconductance current source and a differential amplification stage according to the present embodiment.
  • first and second are intended to distinguish one component from another component, and the scope of rights should not be limited by these terms.
  • first component may be named a second component, and similarly, the second component may also be named a first component.
  • each step may occur differently from the stated order unless the context clearly dictates the specific order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
  • the constant transconductance current source 1 is a circuit diagram showing an outline of a constant trans-conductance current source circuit according to the present embodiment.
  • the constant transconductance current source 1 according to the present embodiment may include an NMOS modified cascode circuit 10 and a PMOS current mirror circuit connected to the NMOS modified cascode circuit 10. And 20.
  • the NMOS modified cascode circuit 10 includes a first transistor Q1, a gate transistor connected to each other, a second transistor Q2, and a third transistor Q3 and a fourth transistor Q4 connected to each other.
  • the first transistor Q1, the second transistor Q2, the third transistor Q3, and the second transistor Q4 are connected by cascode.
  • the gate electrode is connected to the drain electrode of one transistor.
  • the gate electrodes of the first transistor Q1 and the second transistor Q2 are connected to the drain electrode of the second transistor Q2, and the gate electrodes of the third transistor Q3 and the fourth transistor Q4 are It is connected to the drain electrode of the fourth transistor Q4.
  • the gate electrodes of the first transistor Q1 and the second transistor Q2 electrically connected to each other are connected to the drain electrode of the fourth transistor Q4, and the third A drain voltage of the seventh transistor Q7 diode-connected to the gate electrodes of the transistor Q3 and the fourth transistor Q4 provides a bias voltage V BIAS .
  • the bias voltage V BIAS is a sum of twice the overdrive voltage (Vov) value of the first to fourth transistors and the threshold voltage (Vt) of the first to fourth transistors. Same as
  • the bias voltage V BIAS is provided to the gate electrodes of the third transistor Q3 and the fourth transistor Q4.
  • a seventh transistor to provide a bias voltage (V BIAS) (Q7) has been provided with a voltage through a resistor (not shown) from an external circuit to form a bias voltage (V BIAS).
  • V BIAS bias voltage
  • the current flowing through the drain and the source of the diode-connected seventh transistor Q7 and the current flowing through the drain and the source of the fourth transistor Q4 are the same, and the channel width / length of the seventh transistor Q7 is the same.
  • the bias voltage V BIAS becomes an overdrive voltage (Vov) value. It is formed by the sum of the double and the threshold voltage (Vt) of the first to fourth transistors.
  • the NMOS modified cascode circuit 10 further includes a feedback resistor Rf connected to the source electrode of the first transistor.
  • the feedback resistor Rf changes the voltage of the source electrode of the first transistor Q1 when a fluctuation occurs in the current flowing through the first transistor, and as a result, the gate- provided to the first transistor Q1- It performs the function of negative feedback that changes the source voltage to stabilize the current.
  • the current value flowing through the first, third and fifth transistors and the current value flowing through the second, fourth and sixth transistors are preferably matched with each other. Therefore, the current value can be matched by varying the ratio of the channel length to the channel width (W / L ratio) of the first transistor and the ratio of the channel length to the channel width of the second transistor. You can adjust the current value by adjusting.
  • the current width may be matched by forming a channel width / length ratio (W / L ratio) of the second transistor as 1/4 of the channel width / length ratio (W / L ratio) of the first transistor (Q1). .
  • the PMOS current mirror circuit 20 includes a fifth transistor Q5 and a sixth transistor Q6 having gate electrodes connected to each other, and the gate electrode is connected to the drain electrode of the fifth transistor Q5.
  • the output voltage Vb is formed at the gate electrodes of the fifth transistor Q5 and the sixth transistor Q6.
  • the constant transconductance current source 1 of the present embodiment has a constant transfer conductance in spite of the PVT deviation according to the circuit forming process, voltage and temperature, thereby providing a constant output voltage Vb despite the PVT deviation described above. .
  • V BIAS bias voltage
  • the drain electrode voltage V D3 of the third transistor Q3 is a voltage obtained by subtracting the threshold voltage V t from the bias voltage V BIAS . Therefore, the drain electrode voltage V D3 of the third transistor Q3 is equal to twice the overdrive voltage 2Vov as summarized in Equation 2.
  • the drain voltage of the cascoded transistor is 2Vov + Vt.
  • the minimum value of the third transistor drain voltage V D3 in which the third transistor Q3 operates in the saturation region is 2V OV , the driving voltage Vdd value is increased by the threshold voltage Vt. Reduction of this provides an advantage that both the first to fourth transistors can operate in the saturation region.
  • Fig. 2 is a circuit diagram showing an outline of a two stage operational amplifier including the constant transconductance current source 1 and the differential amplification stage 2 according to the present embodiment.
  • the constant transconductance current source 1 according to the present embodiment provides the output voltage Vb to the differential amplification stage 2.
  • the Q10 and Q11 transistors included in the differential amplification stage 2 are each provided with an output voltage Vb and mirror the current flowing between the drain sources of Q5.
  • FIG. 3 (a) shows the layout of an op amp of a two stage operational amplifier using a conventional constant transconductance current source
  • Each embodiment used the same 0.13- ⁇ m CMOS process, and the core area of each circuit was 0.048 mm 2 .
  • FIG. 4 is a simulation result of voltage gain when a power supply voltage is changed from 1.0 V to 1.5 V in a two stage operational amplifier using a conventional constant transconductance current source and a constant stage transconductance current source according to the present embodiment. Shows.
  • the circuit does not operate because the tenth transistor Q10 is out of the saturation region at a supply voltage smaller than 1.2 V (see solid line below).
  • the two-stage operational amplifier using the constant transconductance current source 1 according to the present embodiment shown by the thick line above operates smoothly even at 1.0 V, and is 5 to 13 dB compared to the conventional operational amplifier. It can be seen that it has a high voltage gain.
  • FIG. 5 is a diagram illustrating a voltage gain change simulation result generated when the power supply voltage of the two-stage operational amplifier is kept constant at 1.2 V and the temperature is changed from ⁇ 45 to 125 ° C.
  • FIG. In the conventional two-stage operational amplifier using a constant transconductance current source, the voltage gain (solid line) is changed by approximately 23% from 89.2 dB to 68.8 dB. (Dotted line) changed by about 14.4% from 90 dB to 77 dB.
  • the constant transconductance current source and the operational amplifier using the same according to the present embodiment can be seen that the conventional technology operates in a voltage range in which the conventional technology does not operate. It can be seen that the change in voltage gain is lower than that in comparison.
  • the constant transconductance current source 1 includes a first paired gate circuit 110 including a gate-paired first transistor Q1 and a second transistor Q2. And a first conductivity type MOS modified cascode current mirror circuit comprising a second paired gate circuit 120 comprising a gate paired third transistor Q3 and a fourth transistor Q4. And a third paired gate circuit 210 including a gate paired fifth transistor Q5 and a sixth transistor Q6, and a gated seventh transistor Q7 and an eighth transistor Q8.
  • a second conductive MOS modified cascode current mirror circuit 200 including a fourth paired gate circuit 220 including a first conductive MOS modified cascode comprising a first conductive MOS modified cascode Current Mirror Circuit and Second Conducting MOS Modified Cascode Current circuits are connected in cascade.
  • the first conductivity type MOS modified cascode current mirror circuit 100 includes a second paired gate circuit 120 connected to the first paired gate circuit 110 and cascode by a first paired gate circuit ( 110 includes MOS transistors Q1 and Q2 of the first conductivity type to which the gate is connected, and second paired gate circuit 120 includes MOS transistors Q3 and Q4 of the first conductivity type.
  • the drain electrodes of the first transistor Q1 and the second transistor Q2 of the first paired gate circuit are respectively the sources of the third transistor Q3 and the fourth transistor Q4 of the second paired gate circuit 120.
  • the first paired gate circuit 110 and the second paired gate circuit 120 are connected to the electrodes by cascodes.
  • the second conductivity type MOS modified cascode current mirror circuit 200 includes a fourth paired gate circuit 220 connected to the third paired gate circuit 210 by cascode, and includes a third paired gate circuit ( 210 includes second conductive MOS transistors Q5 and Q6 connected to a gate, and fourth paired gate circuit 220 includes second conductive MOS transistors Q7 and Q8.
  • the drain electrodes of the fifth transistor Q5 and the sixth transistor Q6 of the third paired gate circuit 210 are respectively the seventh transistor Q7 and the eighth transistor Q8 of the fourth paired gate circuit 220.
  • the third paired gate circuit 210 and the fourth paired gate circuit 220 are connected by cascode by being connected to the source electrodes of.
  • Gate electrodes of the first transistor Q1 and the second transistor Q2 included in the first paired gate circuit 110 are drain electrodes of the fourth transistor Q4 included in the second paired gate circuit 120. Is electrically connected to the Gate electrodes of the fifth transistor Q5 and the sixth transistor Q6 included in the third paired gate circuit 210 are electrically connected to the drain electrodes of the eighth transistor Q8 of the fourth paired gate circuit 220. Is connected.
  • the drain-source voltage of each transistor corresponds to the overdrive voltage, and thus the third transistor Q3.
  • the fourth transistor drain electrode have a minimum voltage value equal to 2Vov.
  • the drain electrode of the Qd transistor of the cascode configuration must be provided with a voltage equal to or greater than 2Vov + Vt (Vov: overdrive voltage, Vt: threshold voltage) so that the transistors included in the cascode circuit are all It operated in a saturation region.
  • all transistors included in the cascode circuit operate in the saturation region even when 2V OV , which is a voltage lower than the threshold voltage Vt, is required. Therefore, even if 2VoV, which is lower than the voltage value required in the prior art, is provided, all the transistors included in the modified cascode current mirror circuit operate in the saturation region.
  • the first conductivity type MOS modulated cascode current mirror circuit 100 and the second conductivity type MOS modulated cascode current mirror circuit 200 operate only as provided below.
  • Equation 4 When the transistors included in the first conductivity type MOS modified cascode current mirror circuit 100 and the second conductivity type MOS modified cascode current mirror circuit 200 operate in a saturation region, Equation 4 below As indicated by, the source-gate voltage V SG of the seventh transistor Q7 is equal to the sum of the overdrive voltage and the threshold voltage. Since the voltage V G of the gate electrode of the seventh transistor Q7 is the overdrive voltage value Vov as shown in Equation 4, the two equations are combined to obtain the voltage V S of the source electrode of the seventh transistor Q7. Equation 4 is the same as the equation.
  • the voltage value formed at the source electrode of the seventh transistor Q7 is equal to the sum of twice the overdrive voltage and the threshold voltage, which is a voltage provided to the gate electrode of the second paired gate circuit 120, as shown in Equation 4 below. same. Accordingly, the bias voltage V BIAS1 may be provided to the second paired gate circuit 120 by connecting the source electrode of the seventh transistor Q7 and the gate electrode of the second paired gate circuit 120.
  • the voltage value of the drain electrode of the second transistor Q2 is equal to the overdrive voltage V OV value, the voltage value of the drain electrode of the second transistor Q2 is provided to the gate electrode of the fourth paired gate circuit 220 to provide the second conductivity type MOS modifier.
  • the bias voltage V BIAS2 may be provided to the cascode circuit 200.
  • a bias circuit can be separately formed to provide a bias voltage by itself without the need to provide a bias to the constant transconductance current source 1.
  • the first conductivity type MOS modified cascode current mirror circuit 100 further includes a current matching resistor Rf coupled to the source electrode of the first transistor.
  • the current matching resistor Rf fluctuates the voltage of the source electrode of the first transistor Q1 when fluctuation occurs in the current flowing through the first transistor Q1, and as a result, the current matching resistor Rf changes the first transistor Q1. It performs the function of negative feedback to stabilize the current by varying the provided gate-source voltage.
  • the current width may be matched by forming a channel width / length ratio (W / L ratio) of the second transistor as 1/4 of the channel width / length ratio (W / L ratio) of the first transistor (Q1). .
  • FIG. 7 is a circuit diagram showing an outline of a two stage operational amplifier including a constant transconductance current source 1 and a differential amplification stage 2 according to the present embodiment.
  • the constant transconductance current source 1 according to the present embodiment provides the output voltage V BIAS1 to the differential amplification stage 2.
  • the Q10 and Q11 transistors included in the differential amplification stage 2 are each provided with an output voltage V BIAS1 and mirror the current flowing between the drain sources of Q5.
  • Vb1 represents the gate voltages of the first transistor Q1 and the second transistor Q2
  • V BIAS1 represents the gate voltages of the third transistor Q3 and the fourth transistor Q4,
  • V BIAS2 represents the eighth voltage.
  • the gate voltages of the transistors Q8 and the seventh transistor Q7 are shown, and Vb2 represents the gate voltages of the fifth transistor Q5 and the sixth transistor Q6, respectively.
  • the change rate of each voltage according to the temperature change is up to 6.8%, 35.7% in order of 25b, Vb1, VBIAS1, VBIAS2, and Vb2. 15.5%, 9.5% change.
  • the voltages of the drain electrodes of the fourth transistor Q4 and the eighth transistor Q8 have a small change rate according to temperature change, and thus stable voltage supply is possible.
  • the third transistor (Q3) and a fourth transistor (Q4) gate voltage (V BIAS1), and the seventh transistor (Q7) and gate voltage (V BIAS2) of the eighth transistor (Q8) of the voltage according to the temperature increase It has a decreasing CTAT (Complementary To Absolute Temperature) form.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)

Abstract

본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류 소스는 제1 도전형 MOS 트랜지스터의 모디파이드 캐스코드(modified cascode) 회로 및 모디파이드 캐스코드 회로와 연결된 제2 도전형 MOS 트랜지스터의 전류 미러 회로를 포함하며, 모디파이드 캐스코드 회로는, 게이트(gate) 전극이 서로 연결된 제1 트랜지스터 및 제2 트랜지스터와, 게이트(gate) 전극이 서로 연결된 제3 트랜지스터 및 제4 트랜지스터가 캐스코드(cascode)로 연결되고, 제1 트랜지스터 및 제2 트랜지스터의 게이트 전극이 제4 트랜지스터의 드레인 전극에 연결되며, 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에는 바이어스 전압이 제공된다.

Description

콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기
본 발명은 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기에 관한 것이다.
초고집적회로(VLSI) 시스템의 급격한 발전과 더불어 집적회로 내의 공급 전원 전압은 점점 감소하는 추세이다. 이에 따라 저전압에서 동작하는 아날로그 및 디지털 집적회로에 대한 연구가 활발히 진행되고 있다. 특히, CMOS 연산증폭기(OP-AMP)는 기본적인 아날로그 회로로서, 혼합신호 초고집적회로 시스템 내의 매우 중요한 구성요소 중 하나로, 전류 소스 스테이지와 증폭 스테이지의 두 단을 연결한 CMOS OP-AMP회로를 많이 사용된다.
초고집적회로(VLSI) 시스템의 급격한 발전과 더불어 집적회로 내의 공급 전원 전압은 점점 감소하는 추세이다. 이에 따라 저전압에서 동작하는 아날로그 및 디지털 집적 회로에 대한 연구가 활발히 진행되고 있다. 특히 MOSFET 소자의 채널 길이가 수십 나노급으로 줄어 들고, 전력소모(power consumption)도 낮추기 위해 사용하는 전원전압의 크기를 1.0-V 이하로 줄어야 할 필요성이 점점 커지고 있다. 이에 따라, 메모리 및 아날로그/디지털 회로에 반드시 사용되는 전류소스 회로를 1.0-V 이하의 전원전압에서 동작하게 할 필요가 있다.
직류 전류를 공급하는 전류 소스 회로의 경우, 간단한 전류 미러(current mirror)로 설계하는데, 채널 길이 변조 효과(channel-length modulation effect)에 의한 직류 전류 변화를 막기 위하여 캐스코드 전류 미러(cascode current mirror)를 이용하여 안정적인 전류소스 회로를 설계한다.
캐스코드 회로는 공급 전원전압과 기준전압과의 차이인 레일 투 레일 전압차(rail to rail voltage difference)가 일정 전압 이상으로 제공되어야 회로에 포함된 트랜지스터들이 포화 영역(saturation region)에서 동작하여 목적하는 동작을 수행한다. 그러나, 회로의 공급 전원 전압값의 크기와 레일 투 레일 전압차가 감소하는 요즈음의 초고집적회로(VLSI) 시스템에서 캐스코드 회로를 사용하는 것은 무리가 있다.
본 실시예는 종래 기술에 비하여 낮은 전압 헤드룸에도 불구하고 원활하게 동작하는 의한 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용하는 연산 증폭기를 제공하는 것이 해결하고자 하는 기술적 과제 중 하나이다.
본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류 소스는 제1 도전형 MOS 트랜지스터의 모디파이드 캐스코드(modified cascode) 회로 및 모디파이드 캐스코드 회로와 연결된 제2 도전형 MOS 트랜지스터의 전류 미러 회로를 포함하며, 모디파이드 캐스코드 회로는, 게이트(gate) 전극이 서로 연결된 제1 트랜지스터 및 제2 트랜지스터와, 게이트(gate) 전극이 서로 연결된 제3 트랜지스터 및 제4 트랜지스터가 캐스코드(cascode)로 연결되고, 제1 트랜지스터 및 제2 트랜지스터의 게이트 전극이 제4 트랜지스터의 드레인 전극에 연결되며, 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에는 바이어스 전압이 제공된다.
본 실시예에 의한 연산 증폭기는 NMOS 모디파이드 캐스코드(modified cascode) 회로 및 PMOS 전류미러 회로를 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스 및 차동 연산 증폭기를 포함하는 연산 증폭기로, 차동 연산 증폭기는 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전압을 제공받아 전류를 미러링한다.
본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류 소스는 게이트 페어된 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 페어드 게이트(paried gate) 회로와, 게이트 페어된 제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 페어드 게이트 회로를 포함하는 제1 도전형 MOS 모디파이드 캐스코드(modified cascode) 회로 및 게이트 페어된 제5 트랜지스터와 제6 트랜지스터를 포함하는 제3 페어드 게이트 회로와, 게이트 페어된 제7 트랜지스터와 제8 트랜지스터를 포함하는 제4 페어드 게이트 회로를 포함하는 제2 도전형 MOS 모디파이드 캐스코드(modified cascode) 회로를 포함하며, 제1 도전형 MOS 모디파이드 캐스코드(modified cascode) 회로와 제2 도전형 MOS 모디파이드 캐스코드 전류 미러 회로는 캐스코드로 연결된다.
본 실시예에 의한 연산 증폭기는 캐스코드로 연결된 제1 도전형 MOS 모디파이드 캐스코드(modified cascode) 회로와 제2 도전형 MOS 모디파이드 캐스코드(modified cascode) 회로를 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스 및 차동 연산 증폭기를 포함하는 연산 증폭기로, 차동 연산 증폭기는 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전압을 제공받아 전류를 미러링한다.
본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원 및 이를 포함하는 연산 증폭기에 의하면 낮은 구동 전압에도 원활하게 동작한다는 장점이 제공되며, 종래 캐스코드전류원 회로에서 필요했던 바이어스 전압을 제공하기 위하여 별도의 회로를 구성할 필요 없어 회로를 형성하기 위한 면적이 적어지므로 경제적이라는 장점도 제공된다. 나아가, 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원은 제조 공정, 제공되는 전압 및 온도 변화에도 일정한 전압 및 전류를 제공하며 또한 온도에 따라 전압이 선형적으로 완만하게 감소하는 CTAT(Complementary To Absolute Temperature) 형태의 전압을 제공할 수 있다는 장점을 가진다.
도 1은 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(constant trans-conductance current source) 회로의 개요를 도시한 회로도이다.
도 2는 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)과 차동 증폭 스테이지(2)를 포함하는 2 스테이지 연산 증폭기의 개요를 도시한 회로도이다.
도 3(a)는 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기의 연산 증폭기의 레이아웃을 도시한 도면이고, 도 3(b)는 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기의 레이아웃을 도시한 도면이다.
도 4는 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기와 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기에서, 전원전압을 1.0 V에서 1.5 V까지 변화시킬 때 전압이득의 시뮬레이션 결과를 도시한 도면이다.
도 5는 2 스테이지 연산 증폭기의 전원전압을 1.2 V로 일정하게 유지하고, 온도를 -45 ~ 125℃로 변화시킬 때 발생하는 전압 이득 변화 시뮬레이션 결과를 도시한 도면이다.
도 6은 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원 회로의 개요를 도시한 회로도이다.
도 7는 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원과차동 증폭 스테이지를 포함하는 2 스테이지 연산 증폭기의 개요를 도시한 회로도이다.
도 8은 본 실시예에 의한 전류 소스에 제공되는 전원전압을 0.7V 로 고정한 후, 온도를 -45 ~ 125℃ 변화시키면서, 회로 내에서 발생하는 게이트 전압 값의 변화를 모의 실험한 결과이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "상부에" 또는 "위에"있다고 언급된 때에는, 그 다른 구성요소의 바로 위에 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "접촉하여" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "개재하여"와 "바로 ~개재하여", "~사이에"와 "바로 ~ 사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 개시의 실시예들을 설명하기 위하여 참조되는 도면은 설명의 편의 및 이해의 용이를 위하여 의도적으로 크기, 높이, 두께 등이 과장되어 표현되어 있으며, 비율에 따라 확대 또는 축소된 것이 아니다. 또한, 도면에 도시된 어느 구성요소는 의도적으로 축소되어 표현하고, 다른 구성요소는 의도적으로 확대되어 표현될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
제1 실시예
도 1은 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(constant trans-conductance current source) 회로의 개요를 도시한 회로도이다. 도 1을 참조하면, 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)은 NMOS 모디파이드 캐스코드(modified cascode) 회로(10)와, 상기 NMOS 모디파이드 캐스코드 회로(10)와 연결된 PMOS 전류미러 회로(20)를 포함한다.
NMOS 모디파이드 캐스코드 회로(10)는 게이트 전극이 서로 연결된 제1 트랜지스터(Q1), 제2 트랜지스터(Q2) 및 게이트 전극이 서로 연결된 제3 트랜지스터(Q3), 제4 트랜지스터(Q4)를 포함하며, 제1 트랜지스터(Q1), 제2 트랜지스터(Q2) 와 제3 트랜지스터(Q3), 제2 트랜지스터(Q4)가 캐스코드(cascode)로 연결된다.
종래의 캐스코드 회로는 게이트 전극이 서로 연결된 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)에서, 게이트 전극은 어느 한 트랜지스터의 드레인 전극에 연결된다. 일 예로, 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)의 게이트 전극은 제2 트랜지스터(Q2)의 드레인 전극에 연결되고, 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 게이트 전극은 제4 트랜지스터(Q4)의 드레인 전극에 연결된다.
그러나, 본 실시예에 의한 NMOS 모디파이드 캐스코드 회로는 서로 전기적으로 연결된 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)의 게이트 전극은 제4 트랜지스터(Q4)의 드레인 전극에 연결되고, 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 게이트 전극에는 다이오드 연결된 제7 트랜지스터(Q7)의 드레인 전압이 바이어스 전압(VBIAS)을 제공한다. 일 실시예로, 바이어스 전압(VBIAS)은 제1 내지 제4 트랜지스터의 과구동 전압(overdrive voltage, Vov)값의 두 배와 제1 내지 제4 트랜지스터의 문턱 전압(threshold voltage, Vt)의 합과 같다.
제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 게이트 전극에는 바이어스 전압(VBIAS)이 제공된다. 바이어스 전압(VBIAS)을 제공하는 제7 트랜지스터(Q7)는 회로 외부로부터 저항(미도시)을 거쳐 전압을 제공받고 바이어스 전압(VBIAS)을 형성한다. 일 예로, 다이오드 결선된 제7 트랜지스터(Q7)의 드레인과 소스를 흐르는 전류와 제4 트랜지스터(Q4)의 드레인과 소스를 흐르는 전류를 동일하게 형성하고, 제7 트랜지스터(Q7)의 채널 폭/길이비(W/L ratio)를 제4 트랜지스터(Q4) 채널 폭/길이비(W/L ratio)의 1/4로 형성하면 바이어스 전압(VBIAS)은 과구동 전압(overdrive voltage, Vov)값의 두 배와 제1 내지 제4 트랜지스터의 문턱 전압(threshold voltage, Vt)의 합으로 형성된다.
일 실시예에서, 본 실시예에 의한 NMOS 모디파이드 캐스코드 회로(10)는 제1 트랜지스터의 소스 전극에 연결된 피드백 저항(Rf)를 더 포함한다. 피드백 저항(Rf)은 제1 트랜지스터를 관통하여 흐르는 전류에 변동(fluctuation)이 발생하면 제1 트랜지스터(Q1)의 소스 전극의 전압을 변동시키고, 결과적으로 제1 트랜지스터(Q1)에 제공되는 게이트-소스 전압을 변화시켜 전류를 안정화시키는 네거티브 피드백(negative feedback)의 기능을 수행한다.
제1, 제3 및 제5 트랜지스터들을 관통하여 흐르는 전류값과 제2, 제4 및 제6 트랜지스터를 관통하여 흐르는 전류값은 서로 정합(match)되는 것이 바람직하다. 따라서, 제1 트랜지스터의 채널 길이 대 채널 폭의 비(W/L ratio)와 제2 트랜지스터의 채널 길이 대 채널 폭의 비를 서로 달리하여 전류값을 정합시킬 수 있으며, 나아가 피드백 저항(Rf) 값을 조절하여 전류값을 정합시킬 수 있다. 일 예로, 제2 트랜지스터의 채널 폭/길이비(W/L ratio)를 제1 트랜지스터(Q1) 채널 폭/길이비(W/L ratio)의 1/4로 형성하여 전류값을 정합시킬 수 있다.
PMOS 전류미러 회로(20)는 게이트 전극이 서로 연결된 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)를 포함하며, 게이트 전극은 제5 트랜지스터(Q5)의 드레인 전극에 연결된다. 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)의 게이트 전극에는 출력 전압(Vb)이 형성된다.
본 실시예의 콘스탄트 트랜스 컨덕턴스 전류원(1)은 회로의 형성 공정, 전압 및 온도에 따른 PVT 편차에도 불구하고 일정한 전달 컨덕턴스를 가지며, 그에 따라 상기한 PVT 편차에도 불구하고 일정한 출력 전압(Vb)을 제공한다.
도 1을 참조하여 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)의 동작을 설명한다. 바이어스 전압(VBIAS)을 수학식으로 표현하면 아래의 수학식 1과 같다.
Figure PCTKR2016012763-appb-M000001
(Vov: 과구동 전압(overdrive voltage, Vt: 문턱 전압(threshold voltage, Vgs: 게이트 소스 전압)
① 식에서 과구동 전압(Vov)는 게이트 소스 전압에서 문턱 전압을 뺀 전압값이므로, Vov = Vgs - Vt로 치환가능하며, 이를 정리하면 ② 식과 같다.
Figure PCTKR2016012763-appb-M000002
제3 트랜지스터(Q3) 드레인 전극 전압(VD3)은 바이어스 전압(VBIAS)에서 문턱전압(Vt)를 뺀 전압이다. 따라서, 제 3 트랜지스터(Q3) 드레인전극전압(VD3)은 수학식 2에서 정리된 바와 같이 과구동 전압의 2배(2Vov)와 같다.
종래의 콘스탄트 트랜스 컨덕턴스 회로에서 캐스코드된 트랜지스터의 드레인 전압은 2Vov + Vt다. 그러나, 본 실시예에서, 제3 트랜지스터(Q3)가 포화영역(saturation region)에서 동작하는 제3 트랜지스터 드레인 전압(VD3)의 최소값은 2VOV이므로 문턱 전압(Vt)만큼 구동 전압(Vdd) 값을 감소하여도 제1 내지 제4 트랜지스터 모두 포화 영역에서 동작할 수 있다는 장점이 제공된다.
구현예
도 2는 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)과 차동 증폭 스테이지(2)를 포함하는 2 스테이지 연산 증폭기의 개요를 도시한 회로도이다. 도 2를 참조하면, 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)은 출력 전압(Vb)를 차동 증폭 스테이지(2)에 제공한다. 차동 증폭 스테이지(2)에 포함된 Q10 트랜지스터와 Q11 트랜지스터는 각각 출력 전압(Vb)를 제공받고 Q5의 드레인 소스 사이를 흐르는 전류를 미러링하여 제공한다.
도 3(a)는 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기의 연산 증폭기의 레이아웃을 도시한 도면이고, 도 3(b)는 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)을 이용한 2 스테이지 연산 증폭기의 레이아웃을 도시한 도면이다. 각 구현예는 모두 동일한 0.13-μm CMOS공정을 이용하였고, 각 회로의 코어면적은 모두 0.048 mm2 이다.
도 4는 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기와 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기에서, 전원전압을 1.0 V에서 1.5 V까지 변화시킬 때 전압이득의 시뮬레이션 결과를 도시한다. 종래 기술에 의한 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기는 1.2 V 보다 작은 전원전압에서는 제10 트랜지스터(Q10)가 포화 영역(saturation region)에서 벗어나 회로가 동작하지 않았다(아래 실선 참조). 그러나, 위의 굵은 선으로 도시된 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)을 이용한 2 스테이지 연산 증폭기는 1.0 V에서도 회로가 원활하게 동작하였으며, 종래 기술에 의한 연산 증폭기에 비하여 5~13 dB 높은 전압이득을 가지는 것을 확인할 수 있다.
도 5는 2 스테이지 연산 증폭기의 전원전압을 1.2 V로 일정하게 유지하고, 온도를 -45 ~ 125℃로 변화시킬 때 발생하는 전압 이득 변화 시뮬레이션 결과를 도시한 도면이다. 종래의 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기는 전압이득(실선)이 89.2 dB에서 68.8 dB로 약 23 % 변화하였으나, 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원을 이용한 2 스테이지 연산 증폭기는, 전압이득(점선)이 90 dB에서 77 dB로 약 14.4 % 변화하였다.
위의 구현예에서 확인할 수 있는 바와 같이 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기는 종래 기술이 동작하지 않는 전압 범위에서도 동작하는 것을 확인할 수 있으며, 나아가 온도 변화 시에도 종래 기술에 비하여 전압 이득의 변화가 낮은 것을 확인할 수 있다.
제2 실시예
도 6은 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(constant trans-conductance current source, 1) 회로의 개요를 도시한 회로도이다. 도 6을 참조하면, 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)은 게이트 페어된 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)를 포함하는 제1 페어드 게이트(paired gate) 회로(110)와, 게이트 페어된 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)를 포함하는 제2 페어드 게이트 회로(120)를 포함하는 제1 도전형 MOS 모디파이드 캐스코드(modified cascode) 전류 미러 회로(100) 및 게이트 페어된 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)를 포함하는 제3 페어드 게이트 회로(210)와, 게이트 페어된 제7 트랜지스터(Q7)와 제8 트랜지스터(Q8)를 포함하는 제4 페어드 게이트 회로(220)를 포함하는 제2 도전형 MOS 모디파이드 캐스코드(modified cascode) 전류 미러 회로(200)를 포함하며, 제1 도전형 MOS 모디파이드 캐스코드(modified cascode) 전류 미러 회로와 제2 도전형 MOS 모디파이드 캐스코드 전류 회로는 캐스코드로 연결된다.
제1 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(100)는 제1 페어드 게이트 회로(110)와 캐스코드로 연결된 제2 페어드 게이트 회로(120)를 포함하며, 제1 페어드 게이트 회로(110)는 게이트가 연결된 제1 도전형의 MOS 트랜지스터들(Q1, Q2)을 포함하며, 제2 페어드 게이트 회로(120)는 제1 도전형의 MOS 트랜지스터들(Q3, Q4)를 포함한다. 제1 페어드 게이트 회로의 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)의 드레인 전극들은 각각 제2 페어드 게이트 회로(120)의 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 소스 전극들에 연결되어 제1 페어드 게이트 회로(110)와 제2 페어드 게이트 회로(120)는 캐스코드로 연결된다.
제2 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(200)는 제3 페어드 게이트 회로(210)와 캐스코드로 연결된 제4 페어드 게이트 회로(220)를 포함하며, 제3 페어드 게이트 회로(210)는 게이트가 연결된 제2 도전형의 MOS 트랜지스터들(Q5, Q6)을 포함하며, 제4 페어드 게이트 회로(220)는 제2 도전형의 MOS 트랜지스터들(Q7, Q8)을 포함한다. 제3 페어드 게이트 회로(210)의 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)의 드레인 전극들은 각각 제4 페어드 게이트 회로(220)의 제7 트랜지스터(Q7)와 제8 트랜지스터(Q8)의 소스 전극들에 연결되어 제3 페어드 게이트 회로(210)와 제4 페어드 게이트 회로(220)는 캐스코드로 연결된다.
제1 페어드 게이트 회로(110)에 포함된 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)의 게이트 전극은 제2 페어드 게이트 회로(120)에 포함된 제4 트랜지스터(Q4)의 드레인 전극에 전기적으로 연결된다. 제3 페어드 게이트 회로(210)에 포함된 제5 트랜지스터(Q5)와 제6 트랜지스터(Q6)의 게이트 전극은 제4 페어드 게이트 회로(220)의 제8 트랜지스터(Q8)의 드레인 전극에 전기적으로 연결된다.
본 실시예의 제1 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(100)에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작한다고 가정한다. 포화영역에서 동작하는 제2 트랜지스터(Q2)의 게이트-소스 전압(VGS)은 수학식 3의 식과 같고, 제2 트랜지스터(Q2)의 드레인-소스 전압(VDS)은 식과 같다. 제2 트랜지스터(Q2)가 포화영역에서 동작할 때, 식과 식을 연립하여 제2 트랜지스터(Q2) 드레인 전극 전압 VD의 최소값을 구하면 식으로 표시된 바와 같이 과구동 전압(VOV)과 같다.
Figure PCTKR2016012763-appb-M000003
캐스코드된 제1 페어드 게이트 회로(110)와 제2 페어드 게이트 회로(120)가 모두 포화영역에서 동작할 때, 각 트랜지스터의 드레인-소스 전압은 과구동 전압에 상응하므로 제3 트랜지스터(Q3) 및 제4 트랜지스터 드레인 전극의 최소 전압값은 2Vov 값과 같다.
종래의캐스코드 전류 미러 회로는 일 예로, 게이트 커플된 Qa 트랜지스터와 Qb 트랜지스터 및 게이트 커플된 Qc 트랜지스터와 Qd 트랜지스터가 캐스코드로 연결되되, Qa 트랜지스터와 Qc 트랜지스터는 다이오드 연결되었다. 종래 캐스코드 회로에서, 캐스코드 구성의 Qd 트랜지스터의 드레인 전극에는 2Vov + Vt (Vov: 과구동 전압, Vt: 문턱 전압)에 상응하는 전압값 이상의 전압이 제공되어야 캐스코드 회로에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작하였다.
그러나 본 실시예에 의하면, 종래기술에서 요청되었던 전압값 보다 문턱 전압(Vt)만큼 더 낮은 전압인 2VOV을 제공하여도 캐스코드 회로에 포함된 트랜지스터들이 모두 포화 영역(saturation region)에서 동작한다. 따라서, 종래기술에서 요청되었던 전압값에 비하여 낮은 전압인 2VoV가 제공되어도 모디파이드 캐스코드 전류 미러 회로에 포함된 트랜지스터들이 모두 포화영역에서 동작한다는 장점이 제공된다.
상술한 설명은 비록 제1 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(100)를 예를 들어 설명하였으나, 이는 제2 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(200)의 경우에도 마찬가지이다.
제2 페어드 게이트 회로(120)의 게이트 전극에 바이어스 전압(VBIAS1)으로 2Vov + Vt의 전압값이 제공되고, 제4 페어드 게이트 회로(220)의 게이트 전극에 Vov 의 바이어스 전압(VBIAS2)이 제공되어야 제1 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(100) 및 제2 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(200)가 동작하며, 아래에 설명되는 바와 같이 제공된다.
제1 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(100)와 제2 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(200)에 포함된 트랜지스터들이 모두 포화영역에서 동작할 때, 아래 수학식 4의 식에 표시된 바와 같이 제7 트랜지스터(Q7)의 소스-게이트 전압 VSG은 과구동 전압과 문턱 전압의 합과 같다. 제7 트랜지스터(Q7)의 게이트 전극의 전압 VG은 수학식 4의 식에 표시된 바와 같이 과구동 전압값 Vov이므로, 두 식을 연립하여 제7 트랜지스터(Q7)의 소스 전극의 전압 VS를 구하면 수학식 4의 식과 같다.
제7 트랜지스터(Q7)의 소스 전극에 형성되는 전압값은 수학식 4의 식과 같이 제2 페어드 게이트 회로(120)의 게이트 전극에 제공되는 전압인 두 배의 과구동 전압과 문턱 전압의 합과 같다. 따라서, 제7 트랜지스터(Q7)의 소스 전극과 제2 페어드 게이트 회로(120)의 게이트 전극을 연결하여 제2 페어드 게이트 회로(120)에 바이어스 전압(VBIAS1)를 제공할 수 있다.
Figure PCTKR2016012763-appb-M000004
마찬가지로, 제2 트랜지스터(Q2)의 드레인 전극의 전압값은 과구동 전압(VOV)값과 같으므로, 이를 제4 페어드 게이트 회로(220)의 게이트 전극에 제공하여 제2 도전형 MOS 모디파이드 캐스코드(modified cascode) 회로(200)에 바이어스 전압(VBIAS2)을 제공할 수 있다.
상술한 구성을 통하여 바이어스 회로를 별도로 형성하여 콘스탄트 트랜스 컨덕턴스 전류원(1)에 바이어스를 제공할 필요없이 스스로 바이어스 전압을 제공할 수 있다.
일 실시예에서, 제1 도전형 MOS 모디파이드 캐스코드 전류 미러 회로(100)는 제1 트랜지스터의 소스 전극에 연결된 전류 정합 저항(current matching resistor, Rf)을 더 포함한다. 전류 정합 저항(Rf)은 제1 트랜지스터(Q1)를 관통하여 흐르는 전류에 변동(fluctuation)이 발생하면 제1 트랜지스터(Q1)의 소스 전극의 전압을 변동시키고, 결과적으로 제1 트랜지스터(Q1)에 제공되는 게이트-소스 전압을 변화시켜 전류를 안정화시키는 네거티브 피드백(negative feedback)의 기능을 수행한다.
제1, 제3, 제8, 제6 트랜지스터들(Q1, Q3, Q8, Q6)을 관통하여 흐르는 전류의 전류값과 제2, 제4, 제7 및 제5 트랜지스터들(Q2, Q4, Q7, Q5)를 관통하여 흐르는 전류의 전류값은 서로 정합(match)되는 것이 바람직하다. 따라서, 제1 트랜지스터의 채널 길이 대 채널 폭의 비(W/L ratio)와 제2 트랜지스터의 채널 길이 대 채널 폭의 비를 서로 달리하여 전류값을 정합시킬 수 있으며, 나아가 피드백 저항(Rf) 값을 조절하여 전류값을 정합시킬 수 있다. 일 예로, 제2 트랜지스터의 채널 폭/길이비(W/L ratio)를 제1 트랜지스터(Q1) 채널 폭/길이비(W/L ratio)의 1/4로 형성하여 전류값을 정합시킬 수 있다.
도 7은 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)과 차동증폭 스테이지(2)를 포함하는 2 스테이지 연산 증폭기의 개요를 도시한 회로도이다. 도 7을 참조하면, 본 실시예에 의한 콘스탄트 트랜스 컨덕턴스 전류원(1)은 출력 전압 (VBIAS1)를 차동 증폭 스테이지(2)에 제공한다. 차동 증폭 스테이지(2)에 포함된 Q10 트랜지스터와 Q11 트랜지스터는 각각 출력 전압(VBIAS1)를 제공받고 Q5의 드레인 소스 사이를 흐르는 전류를 미러링하여 제공한다.
모의실험예
도 8은 본 실시예에 의한 전류 소스에 제공되는 전원전압을 0.7V 로 고정한 후, 온도를 -45 ~ 125℃ 변화시키면서, 회로 내에서 발생하는 게이트 전압 값의 변화를 모의 실험한 결과이다. 여기서, Vb1은 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)의 게이트 전압을 나타내며, VBIAS1는 제3 트랜지스터(Q3) 및 제4 트랜지스터(Q4)의 게이트 전압을 나타내고, VBIAS2은 제8 트랜지스터(Q8) 및 제7 트랜지스터(Q7)의 게이트 전압을 나타내며, Vb2는 제5 트랜지스터(Q5) 및 제6 트랜지스터(Q6)의 게이트 전압을 각각 나타낸다.
온도 변화에 따른 각 전압의 변화율은 25℃를 기준으로 Vb1, VBIAS1, VBIAS2, Vb2 순으로 최대 6.8%, 35.7%. 15.5%, 9.5% 변화한다. 제4 트랜지스터(Q4)와 제8 트랜지스터(Q8) 드레인 전극의 전압은 온도 변화에 따른 변화율이 작아 안정적인 전압공급이 가능하다. 제3 트랜지스터(Q3)와 제4 트랜지스터(Q4)의 게이트 전압(VBIAS1) 및 제7 트랜지스터(Q7)와 제8 트랜지스터(Q8)의 게이트 전압(VBIAS2)의 경우, 온도 증가에 따라 전압이 감소하는 CTAT(Complementary To Absolute Temperature) 형태를 갖는다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
상기에 기재되어 있음

Claims (26)

  1. 제1 도전형 MOS 트랜지스터의 모디파이드 캐스코드(modified cascode) 회로 및 상기 모디파이드 캐스코드 회로와 연결된 제2 도전형 MOS 트랜지스터의 전류 미러 회로를 포함하며,
    상기 모디파이드 캐스코드 회로는,
    게이트(gate) 전극이 서로 연결된 제1 트랜지스터 및 제2 트랜지스터와,
    게이트(gate) 전극이 서로 연결된 제3 트랜지스터 및 제4 트랜지스터가 캐스코드(cascode)로 연결되고, 상기 제1 트랜지스터 및 제2 트랜지스터의 상기 게이트 전극이 상기 제4 트랜지스터의 드레인 전극에 연결되며,
    상기 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에는 바이어스 전압이 제공되는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  2. 제1항에 있어서,
    상기 바이어스 전압은 상기 제1 트랜지스터 내지 제4 트랜지스터의 과구동 전압(Vov)의 두 배에 상응하는 전압값과 제1 트랜지스터 내지 제4 트랜지스터의 문턱 전압(threshold voltage)값이 합산된 전압값을 가지는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  3. 제1항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전류를 제어하도록 모디파이드 캐스코드(modified cascode) 회로와 기준 전위 사이에 형성된 전류 제어 저항을 더 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  4. 제3항에 있어서,
    상기 전류 제어 저항은 상기 제1 트랜지스터의 소스 전극에 연결되며,
    상기 제1 트랜지스터의 사이즈는 상기 제2 트랜지스터의 사이즈와 서로 다른 콘스탄트 트랜스 컨덕턴스 전류 소스.
  5. 제1항에 있어서,
    상기 전류 미러 회로는,
    게이트 전극이 서로 연결된 제5 트랜지스터와 제6 트랜지스터를 포함하며,
    상기 게이트 전극은 상기 콘스탄트 트랜스 컨덕턴스 회로에 연결된 콘스탄트 트랜스 컨덕턴스 전류 소스.
  6. 제5항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는 상기 제5 트랜지스터와 상기 제6 트랜지스터가 연결된 게이트 전극으로 전압을 출력하며,
    외부 회로에 상기 전압을 제공하여 미러링된 전류를 제공하는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  7. 제1항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는
    상기 바이어스 전압을 제공하는 제7 트랜지스터를 더 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  8. 모디파이드 캐스코드(modified cascode) 회로 및 상기 모디파이드 캐스코드 회로와 연결된 전류 미러 회로를 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스 및
    차동 연산 증폭기를 포함하는 연산 증폭기로, 상기 차동 연산 증폭기는 상기 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전압을 제공받아 전류를 미러링하는 연산 증폭기.
  9. 제8항에 있어서,
    상기 모디파이드 캐스코드 회로는,
    게이트(gate) 전극이 서로 연결된 제1 트랜지스터 및 제2 트랜지스터와,
    게이트(gate) 전극이 서로 연결된 제3 트랜지스터 및 제4 트랜지스터가 캐스코드(cascode)로 연결되고, 상기 제1 트랜지스터 및 제2 트랜지스터의 상기 게이트 전극이 상기 제4 트랜지스터의 드레인 전극에 연결되며,
    상기 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에는 바이어스 전압이 제공되는 연산 증폭기.
  10. 제9항에 있어서,
    상기 바이어스 전압은 상기 제1 트랜지스터 내지 제4 트랜지스터의 과구동 전압(Vov)의 두 배에 상응하는 전압값과 제1 트랜지스터 내지 제4 트랜지스터의 문턱 전압(threshold voltage)값이 합산된 전압값을 가지는 연산 증폭기.
  11. 제8항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전류를 제어하도록 모디파이드 캐스코드(modified cascode) 회로와 기준 전위 사이에 형성된 전류 제어 저항을 더 포함하는 연산 증폭기.
  12. 제11항에 있어서,
    상기 전류 제어 저항은 상기 제1 트랜지스터의 소스 전극에 연결되며,
    상기 제1 트랜지스터의 사이즈는 상기 제2 트랜지스터의 사이즈와 서로 다른 연산 증폭기.
  13. 제8항에 있어서,
    상기 모디파이드 캐스코드(modified cascode) 회로는,
    게이트 전극이 서로 연결된 제5 트랜지스터와 제6 트랜지스터를 포함하며,
    상기 게이트 전극은 상기 콘스탄트 트랜스 컨덕턴스 회로에 연결된 연산 증폭기.
  14. 제13항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는 상기 제5 트랜지스터와 상기 제6 트랜지스터가 연결된 게이트 전극으로 전압을 출력하며,
    외부 회로에 상기 전압을 제공하여 미러링된 전류를 제공하는 연산 증폭기.
  15. 제8항에 있어서,
    상기 연산 증폭기는,
    상기 바이어스 전압을 제공하는 제7 트랜지스터를 더 포함하는 연산 증폭기.
  16. 게이트 페어된 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 페어드 게이트(paried gate) 회로와, 게이트 페어된 제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 페어드 게이트 회로를 포함하는 제1 도전형 MOS 모디파이드 캐스코드(modified cascode) 전류 미러 회로 및
    게이트 페어된 제5 트랜지스터와 제6 트랜지스터를 포함하는 제3 페어드 게이트 회로와, 게이트 페어된 제7 트랜지스터와 제8 트랜지스터를 포함하는 제4 페어드 게이트 회로를 포함하는 제2 도전형 MOS 모디파이드 캐스코드(modified cascode) 전류 미러 회로를 포함하며,
    상기 제1 도전형 MOS 모디파이드 캐스코드(modified cascode) 전류 미러 회로와 상기 제2 도전형 MOS 모디파이드 캐스코드 전류 미러 회로는 캐스코드로 연결된 콘스탄트 트랜스 컨덕턴스 전류 소스(constant trans-conductance current source).
  17. 제16항에 있어서,
    상기 제1 페어드 게이트 회로와 상기 제2 페어드 게이트 회로는 캐스코드로 연결되고,
    상기 제3 페어드 게이트 회로와 상기 제4 페어드 게이트 회로는 캐스코드로 연결된 콘스탄트 트랜스 컨덕턴스 전류 소스.
  18. 제16항에 있어서,
    상기 제1 트랜지스터와 제2 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 드레인 전극에 연결되고,
    상기 제5 트랜지스터와 제6 트랜지스터의 게이트 전극은 상기 제8 트랜지스터의 드레인 전극에 연결된 콘스탄트 트랜스 컨덕턴스 전류 소스.
  19. 제16항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트 전극은 상기 제7 트랜지스터의 소스 전극에 연결되고,
    상기 제7 트랜지스터 및 상기 제8 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 소스 전극에 연결된 콘스탄트 트랜스 컨덕턴스 전류 소스.
  20. 제16항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는 제1 트랜지스터의 소스 전극에 연결된 전류 정합 저항(current matching resistor)을 더 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스.
  21. 캐스코드로 연결된 제1 도전형 MOS 모디파이드 캐스코드(modified cascode) 전류 미러 회로와 제2 도전형 MOS 모디파이드 캐스코드(modified cascode) 전류 미러 회로를 포함하는 콘스탄트 트랜스 컨덕턴스 전류 소스 및
    차동 연산 증폭기를 포함하는 연산 증폭기로, 상기 차동 연산 증폭기는 상기 콘스탄트 트랜스 컨덕턴스 전류 소스가 제공하는 전압을 제공받아 전류를 미러링하는 연산 증폭기.
  22. 제21항에 있어서,
    상기 모디파이드 캐스코드 전류 미러 회로는,
    상기 제1 도전형모디파이드 캐스코드 전류 미러 회로는 게이트 페어된 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 페어드 게이트 (paired gate) 회로와, 게이트 페어된 제3 트랜지스터와 제4 트랜지스터를 포함하며,
    상기 제2 도전형모디파이드 캐스코드 전류 미러 회로는 게이트 페어된 제5 트랜지스터와 제6 트랜지스터를 포함하는 제3 페어드 게이트 회로와, 게이트 페어된 제7 트랜지스터와 제8 트랜지스터를 포함하는 연산 증폭기.
  23. 제22항에 있어서,
    상기 제1 페어드 게이트 회로와 상기 제2 페어드 게이트 회로는 캐스코드로 연결되고,
    상기 제3 페어드 게이트 회로와 상기 제4 페어드 게이트 회로는 캐스코드로 연결된 연산 증폭기.
  24. 제22항에 있어서,
    상기 제1 트랜지스터와 제2 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 드레인 전극에 연결되고,
    상기 제5 트랜지스터와 제6 트랜지스터의 게이트 전극은 상기 제8 트랜지스터의 드레인 전극에 연결된 연산 증폭기.
  25. 제22항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터의 게이트 전극은 상기 제7 트랜지스터의 소스 전극에 연결되고,
    상기 제7 트랜지스터 및 상기 제8 트랜지스터의 게이트 전극은 상기 제4 트랜지스터의 소스 전극에 연결된 연산 증폭기.
  26. 제22항에 있어서,
    상기 콘스탄트 트랜스 컨덕턴스 전류 소스는 제4 트랜지스터의 소스 전극에 연결되어 전류 정합 저항(current matching resistor)을 더 포함하는 연산 증폭기.
PCT/KR2016/012763 2016-06-27 2016-11-08 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기 Ceased WO2018004074A1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2016-0080187 2016-06-27
KR1020160080187A KR101766586B1 (ko) 2016-06-27 2016-06-27 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기
KR10-2016-0099512 2016-08-04
KR1020160099512A KR101787276B1 (ko) 2016-08-04 2016-08-04 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기

Publications (1)

Publication Number Publication Date
WO2018004074A1 true WO2018004074A1 (ko) 2018-01-04

Family

ID=60785426

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2016/012763 Ceased WO2018004074A1 (ko) 2016-06-27 2016-11-08 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기

Country Status (1)

Country Link
WO (1) WO2018004074A1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114094948A (zh) * 2021-10-19 2022-02-25 道崇电子科技(浙江)股份有限公司 轨到轨放大器共模感知控制常数跨导输入方法
US20220253086A1 (en) * 2021-02-09 2022-08-11 Socle Technology Corp. Current mirror circuit
CN115133888A (zh) * 2022-08-11 2022-09-30 四川和芯微电子股份有限公司 运算跨导放大器
CN117348662A (zh) * 2023-10-18 2024-01-05 上海芯鳍集成电路有限公司 一种自偏置共源共栅电流镜

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762646B1 (en) * 2002-10-02 2004-07-13 National Semiconductor Corporation Modified folded cascode amplifier
KR20070076274A (ko) * 2006-01-18 2007-07-24 삼성전자주식회사 가변 게인 저잡음 증폭기 회로 및 이를 구비하는 무선 통신수신기
CN101064497A (zh) * 2006-04-24 2007-10-31 中国科学院电子学研究所 互补金属氧化物半导体共源共栅高增益电流电压转换器
US7358795B2 (en) * 2005-03-11 2008-04-15 Rfstream Corporation MOSFET temperature compensation current source
US20100019806A1 (en) * 2008-07-28 2010-01-28 Freescale Semiconductor, Inc. Stacked cascode current source

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762646B1 (en) * 2002-10-02 2004-07-13 National Semiconductor Corporation Modified folded cascode amplifier
US7358795B2 (en) * 2005-03-11 2008-04-15 Rfstream Corporation MOSFET temperature compensation current source
KR20070076274A (ko) * 2006-01-18 2007-07-24 삼성전자주식회사 가변 게인 저잡음 증폭기 회로 및 이를 구비하는 무선 통신수신기
CN101064497A (zh) * 2006-04-24 2007-10-31 中国科学院电子学研究所 互补金属氧化物半导体共源共栅高增益电流电压转换器
US20100019806A1 (en) * 2008-07-28 2010-01-28 Freescale Semiconductor, Inc. Stacked cascode current source

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PARK, MIN-SEON ET AL.: "Two Stage Operational Amplifier of 1.0-V Operation using Improved Constant-gm Current Source Circuit and 0.13-µm CMOS Technology", THE INSTITUTE OF ELECTRONICS AND INFORMATION ENGINEERS SOC CONFERENCE, 28 May 2016 (2016-05-28), pages l-4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220253086A1 (en) * 2021-02-09 2022-08-11 Socle Technology Corp. Current mirror circuit
CN114094948A (zh) * 2021-10-19 2022-02-25 道崇电子科技(浙江)股份有限公司 轨到轨放大器共模感知控制常数跨导输入方法
CN114094948B (zh) * 2021-10-19 2024-05-24 道崇电子科技(浙江)股份有限公司 轨到轨放大器共模感知控制常数跨导输入方法
CN115133888A (zh) * 2022-08-11 2022-09-30 四川和芯微电子股份有限公司 运算跨导放大器
CN117348662A (zh) * 2023-10-18 2024-01-05 上海芯鳍集成电路有限公司 一种自偏置共源共栅电流镜

Similar Documents

Publication Publication Date Title
Kulej et al. A compact 0.3-V class AB bulk-driven OTA
WO2018004074A1 (ko) 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기
CN107390767B (zh) 一种具有温度补偿的宽温度全mos电压基准源
EP2652872B1 (en) Current mirror and high-compliance single-stage amplifier
Yavari et al. A single-stage operational amplifier with enhanced transconductance and slew rate for switched-capacitor circuits
Torralba et al. Output stage for low supply voltage, high-performance CMOS current mirrors
KR20010014373A (ko) 고속도 및 고이득 연산 증폭회로
Xu et al. A novel 0.84 ppm/° C CMOS curvature-compensated bandgap with 1.2 V supply voltage
EP1279223A2 (en) Boosted high gain, very wide common mode range, self-biased operational amplifier
Aminzadeh et al. 0.7-V supply, 21-nW All–MOS voltage reference using a MOS-Only current-driven reference core in digital CMOS
WO2020103725A1 (zh) 差分输入电路及放大电路、显示装置
Veldandi et al. Low-voltage PVT-insensitive bulk-driven OTA with enhanced DC gain in 65-nm CMOS process
KR101333421B1 (ko) 저전압 저전력 ａ/ｂ급 출력단
US10175272B2 (en) Remote differential voltage sensing
US20100007417A1 (en) Differential amplifier with symmetric circuit topology
Singh et al. Design and implementation of MOSFET based folded cascode current mirror
CN216774725U (zh) 用于输入级的差分对和运算放大器
Palmisano et al. Design strategies for class A CMOS CCIIs
Baez-Villegas et al. Quasi rail-to-rail very low-voltage OPAMP with a single pMOS input differential pair
US20220077831A1 (en) Operational amplifier
KR101766586B1 (ko) 콘스탄트 트랜스 컨덕턴스 전류 소스 및 이를 이용한 연산 증폭기
CN1436400A (zh) 一个高增益、很宽共模范围、自偏置运算放大器
Xie et al. A novel active‐input cascode current mirror with high precision and low power dissipation
US9231540B2 (en) High performance class AB operational amplifier
US7323934B2 (en) Operational transconductance amplifier

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16907439

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16907439

Country of ref document: EP

Kind code of ref document: A1