WO2018003050A1 - 不揮発メモリデバイスを有する装置、および、誤り訂正制御方法 - Google Patents

不揮発メモリデバイスを有する装置、および、誤り訂正制御方法 Download PDF

Info

Publication number
WO2018003050A1
WO2018003050A1 PCT/JP2016/069380 JP2016069380W WO2018003050A1 WO 2018003050 A1 WO2018003050 A1 WO 2018003050A1 JP 2016069380 W JP2016069380 W JP 2016069380W WO 2018003050 A1 WO2018003050 A1 WO 2018003050A1
Authority
WO
WIPO (PCT)
Prior art keywords
read
data
transitions
read threshold
error correction
Prior art date
Application number
PCT/JP2016/069380
Other languages
English (en)
French (fr)
Inventor
森野　東海
彬史 鈴木
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to PCT/JP2016/069380 priority Critical patent/WO2018003050A1/ja
Publication of WO2018003050A1 publication Critical patent/WO2018003050A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory

Definitions

  • the present invention generally relates to error correction of data read from an electrically rewritable nonvolatile memory.
  • a flash memory is generally known as an electrically rewritable nonvolatile memory.
  • the flash memory has a first characteristic in which the stored data gradually changes according to an elapsed time after data storage, and a second characteristic in which the read data gradually changes by reading data a plurality of times. Has characteristics.
  • a semiconductor storage device including a flash memory as a storage medium generally adds an ECC (Error Correcting Code) having a correction capability of multiple bits at the time of writing and stores the data in the flash memory.
  • ECC Error Correcting Code
  • this ECC can be used to correct an error bit changed from the original data. In this way, the semiconductor memory device can realize accurate data retention.
  • a method for reducing the number of errors in data to be read there is a method of changing a read threshold (threshold voltage).
  • a read threshold threshold voltage
  • the stored data is scrambled to eliminate interference between cells, and the number of “1” and “0” is substantially equal.
  • a method for optimizing the read threshold is disclosed.
  • a flash memory (typically a NAND flash memory) generally has a plurality of blocks, and each block has a plurality of pages. Data is erased in units of blocks, and data is written and read in units of pages.
  • the non-volatile memory device reads data from the read source area of the non-volatile memory using a set read threshold value, and executes error correction on the data. If the error correction fails, the non-volatile memory device determines the read threshold used based on the number of transitions for the type of read threshold used, out of the number of transitions for each of the one or more read threshold types. Optimize.
  • the read threshold value type is a threshold value between corresponding voltage distribution levels.
  • the number of transitions for the read threshold value type is the number of values that have changed between voltage distribution levels corresponding to the read threshold value type.
  • the schematic block diagram of the apparatus containing FM device. 1 is a schematic configuration diagram of an FM (flash memory) chip.
  • FIG. The schematic block diagram of a block.
  • the figure which shows an example of a reading threshold value change table. 10 is a flowchart of second read processing.
  • a flash memory (FM) is adopted as an electrically rewritable nonvolatile memory, and an FM device having FM is adopted as a storage device having the nonvolatile memory.
  • FM flash memory
  • non-volatile memories other than FM such as PRAM (Phase-change Random Access Memory), MRAM (Magnetoresistive Random Access Memory), ReRAM (Resistive Random Access Memory) or FeRAM (Ferroelectric Random Access Memory) may be employed.
  • the “interface unit” includes one or more interfaces.
  • the one or more interfaces may be one or more similar interface devices (for example, one or more NIC (Network Interface Card)) or two or more different interface devices (for example, NIC and HBA (Host Bus Adapter)). There may be.
  • NIC Network Interface Card
  • HBA Home Bus Adapter
  • the “storage unit” includes one or more memories.
  • the at least one memory may be a volatile memory or a non-volatile memory.
  • the storage unit is mainly used during processing by the processor unit.
  • the “processor unit” includes one or more processors.
  • the at least one processor is typically a CPU (Central Processing Unit).
  • the processor may include a hardware circuit that performs part or all of the processing.
  • information may be described using an expression such as “xxx table”, but the information may be expressed in any data structure. That is, in order to show that the information does not depend on the data structure, the “xxx table” can be referred to as “xxx information”.
  • the configuration of each table is an example, and one table may be divided into two or more tables, or all or part of the two or more tables may be a single table. Good.
  • the “read threshold” is a voltage used at the time of reading.
  • the read threshold value may be one parameter in a so-called read option (an option associated with one or more parameters) used at the time of reading.
  • FIG. 1 is a schematic configuration diagram of an apparatus including an FM device.
  • the device 2001 includes a plurality of (or one) FM device 1 and a host device 2002 connected to them.
  • the FM device 1 is an example of a storage device.
  • the device 2001 is a storage device that executes data I / O (write / read) in response to an I / O (Input / Output) request from a computer.
  • the plurality of FM devices 1 may be a RAID (Redundant Array of Independent (or Inexpensive) Disks) group.
  • the host device 2002 may be a storage controller that processes I / O requests from computers.
  • the device 2001 may be a computer such as a server. In this case, the host device 2001 may be a processor unit in the computer.
  • the FM device 1 includes a control circuit 10, a plurality (or one) DRAM (Dynamic Random Access Memory) 15, one (or a plurality) ROM (Read Only Memory) 17, and a plurality (or one) FM 19. .
  • DRAM Dynamic Random Access Memory
  • ROM Read Only Memory
  • FM 19 is an example of a nonvolatile memory.
  • management information is stored in the DRAM 15.
  • the management information is information related to management of the FM device 1, and includes, for example, the number of times of erasing each block of the FM 19, a conversion table between the logical address and physical address of the FM 19, and a physical area configuration (for example, the relationship between the FM 19, the block, and the page).
  • Information including information indicating at least one of the correspondence between the physical address and the physical area (for example, page).
  • the ROM 19 stores programs and the like.
  • the control circuit 10 includes a host interface 11, a CPU 12, a buffer (internal buffer memory) 13, a DRAM controller 14, a ROM controller 16, an FM controller 18, an error correction circuit 20, and a correction bit count circuit 21. They are connected to the internal bus 22 in the control circuit 10.
  • the host interface 11 is an example of a host interface.
  • the FM controller 18 is an example of a lower interface.
  • the error correction circuit 20 corrects the data by using the ECC associated with the data if there is an error in the data.
  • the error correction circuit 20 is a circuit that performs correction using an LLR (log likelihood ratio).
  • LLR log likelihood ratio
  • the present invention can also be applied to error correction other than correction using LLR (Log-likelihood ratio).
  • LLRs are typically used in corrections using LDPC (Low Density Parity Check) codes.
  • the correction bit count circuit 21 determines the number of 1 ⁇ 0 bits (the number of bits corrected from “1” to “0”) and 0 ⁇ 1 for each read threshold type (for each threshold between threshold voltage distribution levels). The number of bits (the number of bits corrected from “0” to “1”) is counted. As a result, the correction bit count circuit 21 counts the first to sixth transition numbers described later.
  • the host interface 11 mediates communication of commands and data with the host device 2002.
  • the CPU 12 reads a program stored in the ROM 17 via the ROM controller 16, controls each module connected to the internal bus 22 in accordance with a command from the host device 2002, generates a command response and data, Transfer to device 2002.
  • a plurality of FMs 19 are connected to the FM controller 18.
  • the FM device 1 receives write data and a write command from the host device 2002
  • the following processing is performed. That is, the write data and the write command are temporarily stored in the internal buffer 13 via the host interface 11.
  • the CPU 12 interprets the write command stored in the internal buffer 13.
  • the CPU 12 transfers the write data to the error correction circuit 20 based on the interpretation result.
  • the CPU 12 generates an ECC (Error-Correcting Code) based on the interpretation result and transfers the ECC to the DRAM 15 via the DRAM controller 14.
  • the CPU 12 determines a write data write destination area (a page in the FM 19) based on the management information in the DRAM 15, and controls the FM controller 18 to store the write data and ECC stored in the DRAM 15 in the FM 19. Write to the write destination area and return a write completion response (response to the write command) to the host device 2002.
  • ECC is an example of parity data necessary for error correction.
  • the FM device 1 receives a read command from the higher-level device 2002
  • the following processing is performed. That is, the read command is temporarily stored in the internal buffer 13 via the host interface 11.
  • the CPU 12 interprets the read command stored in the internal buffer 13.
  • the CPU 12 specifies a read source area (a physical area (a page in the FM 19) where read data according to the read command is stored) based on the interpretation result and the management information in the DRAM 15.
  • the CPU 12 controls the FM controller 18. Then, read data is read from the specified read source area, and the read data read is transferred to the error correction circuit 20 by the CPU 12.
  • the error correction circuit 20 An error is corrected using the ECC associated with the read data, and the read data (read data corrected if there is an error) is stored in the DRAM 15 by the CPU 12.
  • the correction bit count circuit 21 For each read threshold type, count the number of 1 ⁇ 0 bits and the number of 0 ⁇ 1 bits. Tosuru.
  • CPU12 transfers the read data in the DRAM15 to the host device 2002.
  • FM19 has a plurality of FM chips. A schematic configuration of the FM chip will be described.
  • FIG. 2 is a schematic configuration diagram of the FM chip.
  • the FM chip 101 has a storage area composed of a plurality of blocks (physical blocks) 111.
  • the erase unit of the FM chip 101 is a block unit.
  • the FM chip 101 has an I / O register 102 as an interface with the outside. Write data and read data are transmitted via the I / O register 102.
  • the I / O register has a storage capacity larger than the page size.
  • FIG. 3 is a schematic configuration diagram of the block of FM19.
  • the block 111 has a storage area composed of a plurality of pages 121.
  • the writing unit of the FM chip 101 is a page unit.
  • MLC Multi-Level Cell
  • each page has a pair of page pairs as shown in FIG.
  • the “page pair” is composed of two pages that are paired.
  • page 1 and page 3 constitute a page pair.
  • Page 1 stores LSB (Least Significant Bit) data
  • Page 3 stores MSB (Most Significant Bit) data.
  • Page 1 is an example of an LSB page
  • page 3 is an example of an MSB page.
  • a page storing LSB data can be called an “LSB page”, and a page storing MSB data can be called an “MSB page”.
  • a page pair is composed of the LSB page and the MSB page. In a page pair, one page is a pair page of the other page. For example, page 1 is a pair page of page 3, and page 3 is a pair page of page 1.
  • FIG. 4 is a schematic configuration diagram of a page of FM19.
  • the page 121 stores a plurality (or one) of ECC CW (ECC Code Word) 141.
  • ECC CW is an example of a unit of error correction.
  • the ECC CW includes data 131 and an ECC 132 for the data 131.
  • the read threshold (threshold voltage) for the LSB page is referred to as “LSB read threshold”, and the read threshold for the MSB page is referred to as “MSB read threshold”.
  • FIG. 5 is a schematic diagram of cell threshold voltage distribution in MLC-FM.
  • the threshold voltage distribution is divided into four levels.
  • the four levels are L11 (LSB “1” and MSB “1”), L01 (LSB “1” and MSB “0”), L00 (LSB “0” and MSB “0”), from the lowest voltage.
  • L10 LSB “0” and MSB “1”.
  • the LSB read threshold value Vth0 is between L01 and L00.
  • the first MSB read threshold Vth1 is between L11 and L01
  • the second MSB read threshold Vth2 is between L00 and L10.
  • the distribution of each level is completely separated. When an appropriate read threshold is set, the number of error bits at the time of reading is zero.
  • the distributions of the respective levels partially overlap each other, and are observed as errors during reading. That is, in the case of the LSB page, a portion of the L00 distribution to the left of the LSB read threshold Vth0 (low voltage side portion) and a portion of the L01 distribution to the right of the LSB read threshold Vth0 (high voltage side portion). An error is observed for. Further, this distribution overlap increases as the number of times of writing and erasing increases, and as a result, the oxide film that is the insulating layer of the floating gate deteriorates.
  • FIG. 6 is a diagram showing a state in which the LSB read threshold is shifted.
  • a portion 161 observed as an error of L00 is a portion on the left side of the LSB read threshold Vth0 in the distribution of L00.
  • a portion 162 observed as an error of L01 is a portion on the right side of the LSB read threshold Vth0 in the distribution of L01.
  • the state shown in FIG. 6 is a state in which the LSB read threshold value Vth0 is deviated when time passes after writing and the distribution of each level moves to the left. At this time, the portion 161 is larger than the portion 162. If the distribution shape of each level is symmetrical and the number of cells belonging to each level is equal, the number of error bits is minimized when the portion 161 and the portion 162 are equal.
  • the portion 161 is larger than the portion 162, it is possible to reduce errors by setting the LSB read threshold value Vth0 to the left side, that is, a small value, and performing reading with the changed threshold value Vth0.
  • the number of 0 ⁇ 1 bits is larger than the number of 1 ⁇ 0 bits during error correction.
  • the larger the ratio of 0 ⁇ 1 bit number the larger the deviation of the LSB read threshold value Vth0.
  • LLR for example, its absolute value
  • the absolute value of the LLR is corrected as the importance. For this reason, it is possible to improve the correction capability by optimizing the LLR (that is, setting the LLR appropriately) instead of or in addition to the optimization of the read threshold.
  • ⁇ n0 which is an LLR when the read data is “0”, is a positive value
  • the larger the absolute value the smaller the probability of error.
  • ⁇ n1 which is an LLR when the read data is “1”
  • the correction capability can be obtained by making the absolute value of ⁇ n1 as the LLR when the read data is “1” smaller than the absolute value of ⁇ n0 as the LLR when the read data is “0”. Can be raised.
  • FIG. 7 is a flowchart of the inspection lead process.
  • the inspection lead process is executed once a day, for example.
  • the inspection lead may be performed periodically, or may be performed irregularly such as when the FM device 10 is activated or when access to the FM device 10 is low.
  • the inspection target read source
  • the inspection target is all pages, but some pages may be used. Reading data for inspection from one inspection target page can be called “inspection lead”.
  • inspection lead is performed for each inspection target page.
  • the CPU 12 initializes the numbers of chips, blocks, and pages to be inspected.
  • the CPU 12 reads data from the inspection target page. That is, inspection lead is performed.
  • the inspection lead is performed using a set read threshold value.
  • a common LSB reading threshold value and first and second reading threshold values are set for all pages.
  • the LSB read threshold value and the first and second read threshold values may be set for each storage area unit in the FM device 1 (for example, for each chip, each block, and each page).
  • the read threshold is set for each page
  • the LSB read threshold is set for the LSB page
  • the first or second MSB read threshold is set for the MSB page.
  • the error correction circuit 20 performs error correction on each of all the ECCs CW in the read data.
  • the correction bit count circuit 21 counts the number of 1 ⁇ 0 bits and the number of 0 ⁇ 1 bits for each read threshold type.
  • control circuit 10 (for example, the CPU 12) updates the error transition number table based on the result of S103 (count value).
  • the CPU 12 updates the numbers of chips, blocks, and pages to be inspected.
  • the CPU 12 determines whether or not the inspection read has been completed for the blocks and pages of all the chips. If the determination result is false (S106: No), the process returns to S102 and the inspection lead process continues. If the determination result is true (S106: Yes), the inspection lead process ends.
  • the above is the inspection lead processing.
  • the error transition number table is updated by the inspection read process.
  • the blocks and pages of all chips may be inspection targets.
  • the inspection target page is the same as the read source page according to the read command from the host apparatus 2002, the performance of the FM device 2001 is affected. Therefore, the inspection target in one inspection lead process may be only a part of blocks or pages in the FM device 1.
  • error transition number table is a table representing the number of error transitions.
  • Error transition number means either the number of bits corrected (transitioned) from “0” to “1” or the number of bits corrected from “1” to “0”.
  • the number of error transitions includes a first transition number to a sixth transition number, which will be described later.
  • the error transition number table may be information included in the above-described management information stored in the DRAM 15.
  • FIG. 8 is a diagram showing an example of an error transition number table indicating the number of error transitions for each ECC-CW.
  • an error transition number table 201 indicating the number of error transitions for each ECCECCW includes a chip number 211, a block number 212, a page pair number 213, an ECC CW number 214, transition numbers 215 to 220, and , State 221 is held.
  • Chip number 221 represents the number of the chip storing ECCECCW.
  • the block number 212 represents the number of the block that stores ECC CW.
  • the page pair number 213 represents the number of the page pair to which the page storing ECC CW belongs.
  • the ECC CW number 214 represents the number of ECC CW.
  • the transition number 215 represents the first transition number, that is, the number of bits corrected (transitioned) from “1” to “0” with respect to the LSB read threshold.
  • the number of transitions 216 represents the second number of transitions, that is, the number of bits corrected from “0” to “1” with respect to the LSB read threshold.
  • the transition number 217 represents the third transition number, that is, the number of bits corrected from “1” to “0” with respect to the first MSB read threshold.
  • the transition number 218 represents the fourth transition number, that is, the number of bits corrected from “0” to “1” for the first MSB read threshold.
  • the number of transitions 219 represents the third number of transitions, that is, the number of bits corrected from “1” to “0” for the second MSB read threshold.
  • the transition number 220 represents the fourth transition number, that is, the number of bits corrected from “0” to “1” for the second MSB read threshold.
  • Each of the transition numbers 215 to 220 represents the total number of bits counted for the corresponding ECC CW.
  • the state 221 indicates whether correction has failed in error correction.
  • the states 221 include correction success, LSB correction impossible (correction failure for LSB), MSB correction impossible (correction failure for MSB), and correction failure (correction failure for both LSB and MSB).
  • the table 201 is generated, for example, when error correction is performed in units of pages in S104 of FIG.
  • the table 201 is updated according to the number of error transitions for the ECC CW to be corrected.
  • the table 201 is stored in, for example, the DRAM 15, but the table 201 has a record size for each ECCWCW, so the table size is enormous. For this reason, when the inspection read processing in a certain storage area range unit (for example, block unit) is completed, the storage area range corresponds to a predetermined error situation (for example, a certain number of errors or uncorrectable errors). Only in the case of the storage area range unit, a table indicating the number of error transitions for each ECC / CW may be stored in the DRAM 15.
  • FIG. 9 is a diagram showing an example of an error transition table indicating the number of error transitions for each page pair.
  • an error transition number table 231 indicating the number of error transitions for each page pair includes a chip number 241, a block number 242, a page pair number 243, transition numbers 244 to 249, and a reference table 250 for each page pair. Hold.
  • Chip number 241 represents the number of a chip having a page pair.
  • the block number 242 represents the number of a block having a page pair.
  • the page pair number 243 represents a page pair number.
  • the transition numbers 244 to 249 represent the first to sixth transition numbers, respectively. The number represented by each of the transition numbers 244 to 249 may be the total number of bits counted for the corresponding page pair.
  • the reference table 250 represents an address to the above-described table 201 that holds information about the corresponding page pair.
  • a record is added when error correction is performed in units of pages in S ⁇ b> 104 of FIG. 7, and the table 231 corresponds to the number of error transitions for the page pair corresponding to the added record. Is updated.
  • the table 231 is stored in, for example, the DRAM 15, but the table 231 has a record for each page pair W, so the table size is large. For this reason, when the inspection read in a certain storage area range unit (for example, block unit) is completed, the storage area range corresponds to a predetermined error situation (for example, a certain number of errors or uncorrectable errors exist). Only when the page pair record may be held in the table 231 for the storage area range unit.
  • FIG. 10 is a diagram showing an example of an error transition number table indicating the number of error transitions for each block.
  • an error transition number table 261 representing the number of error transitions for each block holds a chip number 271, a block number 272, transition numbers 273 to 278, and a reference table 279 for each block.
  • Chip number 271 represents the number of a chip having a block.
  • the block number 272 represents a block number.
  • the transition numbers 273 to 278 represent the first to sixth transition numbers, respectively.
  • the number represented by each of the transition numbers 273 to 278 is a plurality corresponding to a plurality of storage area ranges in the corresponding block (here, ECC CW, but other ranges such as page pairs may be used).
  • the total number of bits counted for the corresponding block may be used.
  • the reference table 279 is information that is retained when at least one of the tables 201 and 231 that retain information about the corresponding block exists, and is information that represents an address to the table.
  • the number of transitions of the LSB read threshold (that is, the first and the first) Only 2 transition numbers) may be recorded. That is, the inspection lead may be only the LSB page.
  • the inspection target is only the LSB page, as shown in FIG. 5, since there is only one LSB read threshold value as the read threshold type, the set LSB read threshold may be used for the inspection lead.
  • the inspection target is only the MSB page, as shown in FIG.
  • FIG. 11 is a schematic configuration diagram of the correction bit count circuit 21.
  • the correction bit count circuit 21 includes an uncorrected LSB buffer 321 that stores uncorrected LSB data, an uncorrected MSB buffer 322 that stores MSB data before correction, an corrected LSB buffer 323 that stores corrected LSB data, and a correction.
  • Comparator for inputting and comparing one bit at a time from the corrected MSB buffer 324 for storing the subsequent MSB data, the pre-correction LSB buffer 321, the pre-correction MSB buffer 322, the post-correction LSB buffer 323, and the post-correction MSB buffer 324 331 to 336, a counter register 341 to 346 that counts the number that is true as a result of comparison, a pre-correction LSB buffer 321, a pre-correction MSB buffer 322, a post-correction LSB buffer 323, a post-correction MSB buffer 324, and a counter register 341-346 entered And an interface 311 for performing power.
  • the operation of the correction bit count circuit 21 is as follows, for example. That is, the correction bit count circuit 21 stores the LSB data from the LSB page in the pre-correction LSB buffer 321 and stores the MSB data from the MSB page (a pair page of the LSB page) in the pre-correction MSB buffer 322.
  • the correction bit count circuit 21 stores the corrected LSB data (the LSB data stored in the buffer 321 corrected by the error correction circuit 20) in the corrected LSB buffer 323, and the corrected MSB data (buffer 322). Stored in the MSB buffer 322 after correction). Then, the correction bit count circuit 21 transfers data from the buffers 321 to 324 to the comparators 331 to 336 bit by bit.
  • Comparators 331 to 336 respectively compare the input data. Each of the comparators 331 to 336 adds 1 to the count value in the counter register (any one of the registers 341 to 346) corresponding to the comparator when the comparison result is true. In addition, the count value in each of the counter registers 341 to 346 is reset to a predetermined value (for example, 0) before starting the processing. For example, in the comparator 333 and the counter register 341, the data before correction is “01” (LSB data is “1” and MSB data is “0”), but the data after correction is “00” (LSB data is The number of “0” and MSB data “0”) is counted. That is, the number of cells in the portion 161 in FIG. 6 is counted.
  • the correction bit count circuit 21 is independent of the error correction circuit 20, but the correction bit count circuit 21 may be integrated with the error correction circuit 20. In this embodiment, both the error correction and the correction bit count are performed by hardware such as the circuits 20 and 21, but at least one of the error correction and the correction bit count is executed by the CPU 12 executing the program. It may be done.
  • FIG. 12 is a flowchart of the first read process.
  • the first read process is started when a read command is received from the host device 102.
  • the reading source is specified by the above-described processing.
  • the CPU 12 controls the FM controller 18 to read data from the read source page.
  • the CPU 12 performs this reading using a reading threshold value of a type corresponding to the page type (LSB page or MSB page) of the reading source page.
  • the read threshold type used is referred to as “target threshold type” in the description of FIG.
  • the CPU 12 transfers the read data (data composed of one or more ECC CW) to the error correction circuit 20. Error correction is performed by the error correction circuit 20.
  • the CPU 12 determines whether or not the error correction in S202 is successful.
  • S203 If the determination result in S203 is true (S203: Yes), the process proceeds to S221.
  • S ⁇ b> 221 the CPU 12 transfers data (for example, data from which ECC has been removed) to the higher-level device 102.
  • the CPU 12 refers to an error transition number table (for example, at least one of the tables 261, 231 and 201 described above), and transitions corresponding to the corresponding ECC CW (ECC CW of correction failure) and the target threshold type.
  • the number of transitions (that is, two transition numbers (0 ⁇ 1, 1 ⁇ 0)) is specified. If the table 201 does not have the information on the number of transitions corresponding to the relevant ECC CW and the target threshold type, the CPU 12 reads the page pair including the relevant ECC CW from the upper table 231 of the table 201. If the information of the transition number set corresponding to the target threshold value type is found, S204 ends. When there is no information, the CPU 12 specifies a transition number set corresponding to the block including the relevant ECC CW and the target threshold type from the upper table 261 of the table 231.
  • the CPU 12 executes LLR optimization. That is, the CPU 12 calculates the 0 ⁇ 1 ratio based on the transition number set specified in S204, and optimizes the LLR according to the calculated 0 ⁇ 1 ratio.
  • the “0 ⁇ 1 ratio” is the ratio of the number of transitions (0 ⁇ 1), specifically, for example, the ratio of the number of transitions (0 ⁇ 1) to the total of the specified transition number set.
  • CPU 12 increases the absolute value of the LLR corresponding to the data “1” and decreases the absolute value of the LLR corresponding to the data “0” for the target threshold type.
  • LLR optimization for example, adjustment of the absolute value of the LLR
  • FIG. 13 is a diagram illustrating an example of the LLR conversion table.
  • the LLR conversion table 401 may be information included in the management information described above, and may be stored in the DRAM 15, for example.
  • the LLR conversion table 401 may be prepared for each read threshold type, or may be common to all read threshold types.
  • the LLR conversion table 401 holds a 0 ⁇ 1 ratio range 411, an “1” LLR 412, and an “0” LLR 413 for each 0 ⁇ 1 ratio range.
  • the 0 ⁇ 1 ratio range 411 represents a range of 0 ⁇ 1 ratio.
  • the “1” LLR 412 represents an LLR corresponding to the data “1”.
  • An LLR 413 of “0” represents an LLR corresponding to data of “0”.
  • the smaller the 0 ⁇ 1 ratio the larger the absolute value of the LLR corresponding to the data “1” and the smaller the absolute value of the LLR corresponding to the data “0”.
  • the LLR corresponding to the data “1” is set to “ ⁇ 7”, and the LLR corresponding to the data “0” is “2”. "Is set.
  • ECC CW is the LSB page of chip number 1, block number 2, page pair number 2, ECC CW number 3, there is a record including chip number 1 and block number 2 in the table 261 of FIG.
  • “addr1” is stored as the reference table 279.
  • the “addr1” indicates the upper table 231 of the table 216.
  • the table 231 stores a reference table 250 “addr3” corresponding to chip number 1, block number 2, and page pair number 2.
  • “Addr3” indicates the upper table 201 of the table 231. From the table 201, it is specified from the record L203 storing the chip number 1, the block number 2, the page pair number 2, and the ECC CW number 3.
  • the first and second transition numbers are specified.
  • the first transition number (1 ⁇ 0) is “2”
  • the second transition number (0 ⁇ 1) is “25”. Therefore, the ratio of 0 ⁇ 1 is about 93% (100 ⁇ 25 / (2 + 25)).
  • the LLR corresponding to the data “1” is “ ⁇ 2”
  • the LLR corresponding to the data “0” is “7”.
  • the absolute value of the LLR of “1” becomes small and the absolute value of the LLR of “0” becomes large in this S205. .
  • the LLR optimization is executed by referring to the information on the number of transitions of the pair page (MSB page) or the information on the number of transitions corresponding to other ECC CW numbers that have been successfully corrected. It's okay.
  • transition number information referred to with the successful correction corresponds to the area closest to the reading source area (for example, the area where the EEC CW is stored or the reading source page including the area). Transition number information may be used. This is because a closer transition region (threshold voltage distribution) is expected in a closer region.
  • 0 ⁇ 1 ratio is a ratio of 1 ⁇ 0, that is, a ratio of the number of transitions (0 ⁇ 1) with respect to the total of the number of transition sets.
  • the error correction circuit 20 executes error correction again using the LLR optimized by the CPU 12 in S205.
  • S207 the CPU 12 determines whether or not the error correction in S206 is successful. If the determination result in S206 is true (S207: Yes), the process proceeds to S221. If the determination result in S207 is false (S207: No), the process proceeds to S208.
  • the CPU 12 executes read threshold optimization. That is, the CPU 12 optimizes the read threshold according to the 0 ⁇ 1 ratio calculated in S205. For example, when the 0 ⁇ 1 ratio decreases, the CPU 12 shifts the read threshold value of the target threshold value type in the positive direction (that is, increases the threshold value). Conversely, for example, when the 0 ⁇ 1 ratio increases, the CPU 12 shifts the read threshold value of the target threshold value type in the negative direction (that is, decreases the threshold value).
  • FIG. 14 is a diagram illustrating an example of the read threshold value change table.
  • the read threshold value change table 421 may be information included in the management information described above, and may be stored in the DRAM 15, for example.
  • the read threshold change table 421 may be prepared for each read threshold type, or may be common to all read threshold types.
  • the read threshold value change table 421 may be prepared in advance based on information such as FM chip characteristics.
  • the read threshold update table 421 holds a 0 ⁇ 1 ratio range 431 and a read threshold offset 432 for each 0 ⁇ 1 ratio range.
  • the read threshold offset 432 represents the shift direction and shift width of the read threshold. According to the example of FIG. 14, for example, when the 0 ⁇ 1 ratio is 80%, the read threshold value is shifted by 80 mV in the negative direction.
  • the CPU 12 reads data from the same read source page using the read threshold optimized in S208 (changed read threshold), and transfers the read data to the error correction circuit 20. . Error correction is performed by the error correction circuit 20.
  • the CPU 12 determines whether or not the error correction in S209 is successful. If the determination result in S203 is true (S210: Yes), the process proceeds to S221. If the determination result in S210 is false (S210: No), the process proceeds to S211.
  • the CPU 12 determines whether or not the readout threshold used in S209 can be finely adjusted. Specifically, for example, the CPU 12 determines whether or not fine adjustment according to the fine adjustment definition can be executed.
  • the fine adjustment definition is a definition related to fine adjustment, for example, a threshold range in which fine adjustment is possible, a direction in which the readout threshold is shifted by the fine adjustment (positive direction or negative direction), and a width to be shifted (added to or added to the threshold). Value to be subtracted).
  • the fine adjustment definition may be determined in advance, or may be determined by the CPU 12 based on some value such as the 0 ⁇ 1 ratio calculated in S205.
  • S212 the CPU 12 finely adjusts the read threshold used in S209 according to the fine adjustment definition. Thereafter, in S209, reading using the read threshold after fine adjustment is executed.
  • S208 is executed when S207 is No (that is, LLR optimization is performed only once), but when S207 is No, the LLR is adjusted. Thereafter, the data read from the DRAM 15 may be corrected using the adjusted LLR, and the success or failure of the correction may be determined again. If the determination result is false, S208 may be executed. A loop that repeats the adjustment of the LLR and the determination of the success or failure of the next correction N times at most (N is a natural number) may be executed. When the correction success / failure determination result is true, the loop may be terminated and S221 may be executed. If the correction success / failure determination result remains false even after repeating N times, S208 may be executed.
  • the read threshold is changed with a predetermined shift width in a predetermined shift direction, and reading and correction success / failure determination are executed each time the change is made.
  • the reading threshold value may be changed from the beginning to the end of the reading threshold range.
  • the shift direction and the shift width of the read threshold differ depending on the transition state (an example is a ratio of 0 ⁇ 1). For this reason, the read threshold value may be greatly changed or slightly changed by one optimization. Since such read threshold optimization is performed according to the transition status, the number of read threshold changes (optimization) for setting a read threshold for successful correction can be reduced. Therefore, the frequency of occurrence of reads can be reduced, and as a result, read latency can be reduced.
  • Example 2 will be described. At that time, differences from the first embodiment will be mainly described, and description of common points with the first embodiment will be omitted or simplified.
  • the second read process is adopted instead of the first read process in the first embodiment.
  • FIG. 15 is a flowchart of the second read process.
  • S301 to S306 are the same as S202 to S207 in FIG.
  • the second error correction process is a process composed of S303 to S311.
  • the CPU 12 determines whether the pair page of the read source page is in a predetermined state. For example, when the read source page is an LSB page, the first condition that the data stored in the pair page (MSB page) is stored as cache data in the DRAM 15 is satisfied, or the host device 2002 It is determined whether a second condition that a read command (hereinafter referred to as a target read command) having a pair page (MSB page) as a read source is accumulated in a queue in which the read command is accumulated is satisfied.
  • a target read command a read command having a pair page (MSB page) as a read source
  • the reason why the first condition is adopted is as follows. That is, data in the DRAM (MSB data) can be transferred to the error correction circuit 20, and no new reading to the FM 19 occurs.
  • the reason why the second condition is adopted is as follows. That is, the fact that the target read command is accumulated in the queue means that the read for the pair page will be performed. Therefore, if the read according to the target read command is performed at this stage (before the processing order of the target read command is reached), the response performance of the target read command may be reduced, but the response performance of the target read command is improved. As a result, a decrease in the response performance of the FM device 1 can be reduced overall.
  • the CPU 12 performs LLR optimization.
  • the read source page is an LSB page
  • the pair page is an MSB page
  • the 0 ⁇ 1 ratio is large (for example, the 0 ⁇ 1 ratio calculated in S304 is larger than the previous one).
  • the CPU 12 sets the absolute value of the LLR of L01 to a small value.
  • the read source page is an MSB page
  • the pair page is also an MSB page
  • the 0 ⁇ 1 ratio is large for the first MSB read threshold and the 0 ⁇ 1 ratio is small for the second MSB read threshold.
  • the CPU 12 sets the absolute value of the LLR of L11 and L00 to a small value.
  • the ratio of the read source page (read source according to the read command being processed), the type of the pair page, and the read threshold type corresponding to the type of the read source page and the pair page 0 ⁇ 1 ratio.
  • the level at which the error rate increases is specified based on the magnitude of the LLR, and the absolute value of the LLR at the specified level is reduced.
  • the error correction circuit 20 executes error correction again using the LLR optimized by the CPU 12 in S309.
  • the data subject to error correction is data according to the read command being processed, that is, data read in S301.
  • S311 the CPU 12 determines whether the error correction in S310 is successful. If the determination result in S310 is true (S311: Yes), the process proceeds to S321. S321 is the same process as S221. If the determination result in S311 is false (S311: No), S208 to S212 are performed.
  • the second embodiment by using pair page data in addition to the read source page data, it is possible to determine which level of the four levels, and to set the LLR value more accurately, and the error correction capability. Will improve.
  • reading of data from the pair page is limited to when a read command is received from the host device 2002, the time required for reading is not wasted even if correction fails.
  • the FM storing 2 bits in one cell has been described.
  • the present invention can also be applied to a nonvolatile memory storing a number of bits larger than 2 bits.
  • At least one of the read threshold value and the LLR may be prepared for each storage area range unit (for example, ECC CW, page, block, cell, FM chip, or die), or a plurality of storage areas It may be common to a range (for example, all storage area ranges). If both the read threshold and the LLR are in each small storage area range unit, it is considered that the probability of successful correction increases. However, in that case, there are many read thresholds and LLRs as management targets, and therefore the size of management information is large. On the other hand, if both the read threshold value and the LLR are common to many or wide storage area ranges, the read threshold value and LLR as management targets are small, and therefore the size of the management information is small.
  • both the read threshold value and the LLR can be efficiently changed (optimized). That is, in both optimization of the read threshold and the LLR, the change width (the magnitude of the value to be increased or decreased) differs depending on the 0 ⁇ 1 ratio (transition status) corresponding to the target threshold type. That is, it can be expected that the read threshold and LLR that can be corrected successfully are obtained with a small amount of optimization (preferably one optimization). For this reason, it is possible to reduce the frequency of reading with respect to the FM.
  • the optimization of the LLR is executed prior to the optimization of the read threshold, and if the correction is successful as a result of the optimization of the LLR, the optimization of the read threshold is skipped. As a result, it is possible to further reduce the frequency of occurrence of reading with respect to the FM.
  • error transition number table may be updated in the normal read process instead of or in addition to the inspection read process.
  • the optimization target LLR is an LLR used for error correction of the data read in S202 or S301 (data read from the read source page).
  • a non-volatile memory device having non-volatile memory with a plurality of voltage distribution levels;
  • a host device that is a device for transmitting a read command to the nonvolatile memory device;
  • the non-volatile memory device is (A) Reading data from a read source area according to the read command in the nonvolatile memory using a set read threshold, (B) performing error correction using a log likelihood ratio on the read data; (C) If the error correction fails, based on the number of transitions for the type of read threshold used when reading data from the read source area, of the number of transitions for each of one or more read threshold types.
  • Each of the one or more read threshold types is a threshold between corresponding voltage distribution levels;
  • the number of transitions for each of the one or more read threshold types is the number of values transitioned between voltage distribution levels corresponding to the read threshold types. apparatus.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

不揮発メモリデバイスが、不揮発メモリのうちの読み出し元領域から、設定されている読み出し閾値を用いて、データを読み出し、そのデータについて誤り訂正を実行する。その誤り訂正に失敗した場合、不揮発メモリデバイスが、１以上の読み出し閾値種類の各々についての遷移数のうちの、使用された読み出し閾値の種類についての遷移数を基に、使用された読み出し閾値を最適化する。読み出し閾値種類は、対応する電圧分布レベル間の閾値である。読み出し閾値種類についての遷移数は、その読み出し閾値種類に対応した電圧分布レベル間で遷移した値の数である。

Description

不揮発メモリデバイスを有する装置、および、誤り訂正制御方法
　本発明は、概して、電気的に書き換え可能な不揮発メモリから読み出されたデータの誤り訂正に関する。
　電気的に書き換え可能な不揮発メモリとして、一般に、フラッシュメモリが知られている。フラッシュメモリは、データ記憶後の経過時間に応じてその記憶されたデータが徐々に変化する第１の特性と、複数回のデータの読み出しによってその読み出されたデータが徐々に変化する第２の特性を持つ。
　このため、フラッシュメモリを記憶媒体として備える半導体記憶デバイスは、一般に、ライト時には複数ビットの訂正能力を持つＥＣＣ（Error Correcting Code）をデータに付加してフラッシュメモリに格納する。これにより、リード時には、このＥＣＣを用いて、元データから変化した誤りビットを訂正することができる。このようにして、半導体記憶デバイスは、正確なデータ保持の実現を可能としている。
　また、読み出すデータのエラー数を減らすための方法として、読み出し閾値（閾値電圧）を変化させる方法がある。特許文献１には、格納されるデータはセル間の干渉をなくすためスクランブルが施され、“１”と“０”の数がほぼ等しいとして、“１”と“０”の数の変化により、読み出し閾値を最適化する方法が開示されている。
特開２０１４－１５４１６９号公報
　フラッシュメモリ（典型的にはＮＡＮＤフラッシュメモリ）は、一般に、複数のブロックを有し、各ブロックは、複数のページを有する。ブロック単位でデータの消去が行われ、ページ単位でデータの書き込みおよび読み出しが行われる。
　特許文献１で開示されている技術では、相対的に大きなデータ単位（例えばブロック単位又はそれより大きな単位）であれば、読み出し閾値の最適化の効果が期待できる。
　しかし、相対的に小さなデータ単位（例えば、誤り訂正の単位又はページ単位）では、“１”と“０”の数を保証するスクランブルは困難であり、故に、読み出し閾値の最適化は困難であり、その最適化の効果は期待できない。
　この種の問題は、フラッシュメモリ以外の不揮発メモリにもあり得る。
　不揮発メモリデバイスが、不揮発メモリのうちの読み出し元領域から、設定されている読み出し閾値を用いて、データを読み出し、そのデータについて誤り訂正を実行する。その誤り訂正に失敗した場合、不揮発メモリデバイスが、１以上の読み出し閾値種類の各々についての遷移数のうちの、使用された読み出し閾値の種類についての遷移数を基に、使用された読み出し閾値を最適化する。読み出し閾値種類は、対応する電圧分布レベル間の閾値である。読み出し閾値種類についての遷移数は、その読み出し閾値種類に対応した電圧分布レベル間で遷移した値の数である。
　読み出し閾値の最適化のための読み出しを少なくすることが可能となる。
ＦＭデバイスを含んだ装置の概略構成図。 ＦＭ（フラッシュメモリ）チップの概略構成図。 ブロックの概略構成図。 ページの概略構成図。 ＭＬＣ ＦＭにおけるセルの閾値電圧分布の模式図。 ＬＳＢ読み出し閾値がずれた状態を示す図。 検査リード処理のフローチャート。 ＥＣＣ ＣＷ毎のエラー遷移数を表すエラー遷移数テーブルの一例を示す図。 ページペア毎のエラー遷移数を表すエラー遷移数テーブルの一例を示す図。 ブロック毎のエラー遷移数を表すエラー遷移数テーブルの一例を示す図。 訂正ビットカウント回路の概略構成図。 第１のリード処理のフローチャート。 ＬＬＲ変換テーブルの一例を示す図。 読み出し閾値変更テーブルの一例を示す図。 第２のリード処理のフローチャート。
　以下、幾つかの実施例を説明する。
　なお、以下の実施例では、電気的に書き換え可能な不揮発メモリとして、フラッシュメモリ（ＦＭ）が採用され、不揮発メモリを有する記憶デバイスとして、ＦＭを有するＦＭデバイスが採用される。しかし、ＦＭ以外の不揮発メモリ、例えばＰＲＡＭ（Phase-change Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）又はＦｅＲＡＭ（Ferroelectric Random Access Memory）が採用されてもよい。
　また、以下の説明では、「インターフェース部」は、１以上のインターフェースを含む。１以上のインターフェースは、１以上の同種のインターフェースデバイス（例えば１以上のＮＩＣ（Network Interface Card））であってもよいし２以上の異種のインターフェースデバイス（例えばＮＩＣとＨＢＡ（Host Bus Adapter））であってもよい。
　また、以下の説明では、「記憶部」は、１以上のメモリを含む。少なくとも１つのメモリは、揮発性メモリであってもよいし不揮発性メモリであってもよい。記憶部は、主に、プロセッサ部による処理の際に使用される。
　また、以下の説明では、「プロセッサ部」は、１以上のプロセッサを含む。少なくとも１つのプロセッサは、典型的には、ＣＰＵ（Central Processing Unit）である。プロセッサは、処理の一部または全部を行うハードウェア回路を含んでもよい。
　また、以下の説明では、「ｘｘｘテーブル」といった表現にて情報を説明することがあるが、情報は、どのようなデータ構造で表現されていてもよい。すなわち、情報がデータ構造に依存しないことを示すために、「ｘｘｘテーブル」を「ｘｘｘ情報」と言うことができる。また、以下の説明において、各テーブルの構成は一例であり、１つのテーブルは、２以上のテーブルに分割されてもよいし、２以上のテーブルの全部又は一部が１つのテーブルであってもよい。
　また、「読み出し閾値」は、読み出しのときに使用される電圧である。読み出し閾値は、読み出しのときに使用されるいわゆるリードオプション（１以上のパラメータが関連付けられたオプション）における１つのパラメータでよい。
　（１－１）ＦＭデバイスの構成
　図１は、ＦＭデバイスを含んだ装置の概略構成図である。
　装置２００１は、複数（又は１つ）のＦＭデバイス１の他に、それらに接続された上位装置２００２を有する。ＦＭデバイス１が、記憶デバイスの一例である。
　本実施例では、装置２００１は、計算機からのＩ／Ｏ（Input/Output）要求に応答してデータのＩ／Ｏ（書き込み／読み出し）を実行するストレージ装置である。複数のＦＭデバイス１が、ＲＡＩＤ（Redundant Array of Independent (or Inexpensive) Disks）グループでよい。上位装置２００２は、計算機からのＩ／Ｏ要求を処理するストレージコントローラでよい。なお、装置２００１は、サーバのような計算機であってもよく、その場合、上位装置２００１は、計算機内のプロセッサ部でよい。
　ＦＭデバイス１は、制御回路１０、複数（又は１つ）のＤＲＡＭ（Dynamic Random Access Memory）１５、１つ（又は複数）のＲＯＭ（Read Only Memory）１７、複数（又は１つ）のＦＭ１９を有する。ＤＲＡＭ１５およびＲＯＭ１７のうちの少なくとも１つが、制御回路１０にとっての外部メモリの一例である。ＦＭ１９が、不揮発メモリの一例である。
　ＤＲＡＭ１５には、例えば管理情報が格納される。管理情報は、ＦＭデバイス１の管理に関する情報であり、例えば、ＦＭ１９の各ブロックの消去回数、ＦＭ１９の論理アドレスと物理アドレスとの変換テーブル、物理領域構成（例えば、ＦＭ１９、ブロックおよびページの関係）、物理アドレスと物理領域（例えばページ）との対応関係のうちの少なくとも１つを表す情報を含んだ情報である。
　ＲＯＭ１９には、プログラム等が格納される。
　制御回路１０は、ホストインターフェース１１、ＣＰＵ１２、バッファ（内部バッファメモリ）１３、ＤＲＡＭコントローラ１４、ＲＯＭコントローラ１６、ＦＭコントローラ１８、誤り訂正回路２０、および、訂正ビットカウント回路２１を有する。それらが、制御回路１０において、内部バス２２に接続されている。ホストインターフェース１１が、上位インターフェースの一例である。ＦＭコントローラ１８が、下位インターフェースの一例である。
　誤り訂正回路２０は、データに誤りがあればそのデータに関連付いたＥＣＣを用いてそのデータを訂正する。本実施例では、誤り訂正回路２０は、ＬＬＲ（対数尤度比）を用いた訂正を行う回路である。しかし、本発明は、ＬＬＲ（Log-likelihood ratio）を用いた訂正以外の誤り訂正にも適用可能である。ＬＬＲは、典型的には、ＬＤＰＣ（低密度パリティチェック）コードを用いた訂正において使用される。
　訂正ビットカウント回路２１は、読み出し閾値種類毎（閾値電圧分布レベル間の閾値毎）に、１→０ビット数（“１”から“０”に訂正されたビットの数）、および、０→１ビット数（“０”から“１”に訂正されたビットの数）をカウントする。結果として、訂正ビットカウント回路２１は、後述の第１～第６遷移数をカウントする。
　ホストインターフェース１１は、上位装置２００２とのコマンドやデータの通信を仲介する。ＣＰＵ１２は、ＲＯＭ１７に格納されたプログラム等をＲＯＭコントローラ１６経由で読み出し、上位装置２００２からのコマンドに従い、内部バス２２に接続された各モジュールを制御して、コマンドの応答やデータを生成し、上位装置２００２に転送する。また、ＦＭコントローラ１８には、複数のＦＭ１９が接続される。
　例えば、ＦＭデバイス１が上位装置２００２からライトデータおよびライトコマンドを受信した場合、次の処理が行われる。すなわち、ホストインターフェース１１を介して、ライトデータおよびライトコマンドが一旦内部バッファ１３に格納される。ＣＰＵ１２は、内部バッファ１３に格納されたライトコマンドを解釈する。ＣＰＵ１２は、解釈の結果に基づき、誤り訂正回路２０にライトデータを転送する。また、ＣＰＵ１２は、解釈の結果に基づき、ＥＣＣ（Error-Correcting Code）を生成し、そのＥＣＣをＤＲＡＭ１５にＤＲＡＭコントローラ１４を介して転送する。次に、ＣＰＵ１２は、ＤＲＡＭ１５内の管理情報を基に、ライトデータの書き込み先領域（ＦＭ１９におけるページ）を決定し、ＦＭコントローラ１８を制御して、ＤＲＡＭ１５に格納されたライトデータとＥＣＣをＦＭ１９における書き込み先領域に書き込み、上位装置２００２に書き込み完了の応答（ライトコマンドに対する応答）を返す。なお、ＥＣＣは、誤り訂正に必要なパリティデータの一例である。
　また、例えば、ＦＭデバイス１が上位装置２００２からリードコマンドを受信した場合、次の処理が行われる。すなわち、ホストインターフェース１１を介して、リードコマンドが一旦内部バッファ１３に格納される。ＣＰＵ１２は、内部バッファ１３に格納されたリードコマンドを解釈する。ＣＰＵ１２は、解釈の結果と、ＤＲＡＭ１５内の管理情報とに基づき、読み出し元領域（リードコマンドに従うリードデータが格納されている物理領域（ＦＭ１９におけるページ）を特定する。ＣＰＵ１２は、ＦＭコントローラ１８を制御して、特定された読み出し元領域からリードデータを読み出す。読み出されたリードデータは、ＣＰＵ１２により誤り訂正回路２０に転送される。誤り訂正回路２０は、そのリードデータに誤りがあれば、そのリードデータに関連付いたＥＣＣを用いて誤りを訂正する。リードデータ（誤りがあればそれが訂正されたリードデータ）が、ＣＰＵ１２により、ＤＲＡＭ１５に格納される。このとき、訂正ビットカウント回路２１が、読み出し閾値種類毎に、１→０ビット数、および、０→１ビット数をカウントする。誤り訂正が正常に行われたら、ＣＰＵ１２が、ＤＲＡＭ１５内のリードデータを上位装置２００２に転送する。
　ＦＭ１９は、複数のＦＭチップを有する。ＦＭチップの概略構成について説明する。
　図２は、ＦＭチップの概略構成図である。
　ＦＭチップ１０１は、複数のブロック（物理ブロック）１１１で構成された記憶領域を有している。ＦＭチップ１０１の消去単位は、ブロック単位となる。また、ＦＭチップ１０１は、外部とのインターフェースとしてＩ／Ｏレジスタ１０２を有している。ライトデータおよびリードデータは、このＩ／Ｏレジスタ１０２を介して行われる。Ｉ／Ｏレジスタは、ページサイズ以上の記憶容量を持っている。
　次に、ＦＭ１９のブロックについて説明する。
　図３は、ＦＭ１９のブロックの概略構成図である。
　ブロック１１１は、複数のページ１２１で構成された記憶領域を有している。ＦＭチップ１０１の書き込み単位は、ページ単位となる。また、ＭＬＣ（Multi-Level Cell）においては、１つのセルに２ビットの情報を記憶できるため、図３に示すように、各ページには、対をなすページペアが存在する。本実施例において、「ページペア」は、対となった２つのページで構成されている。例えば、ページ１とページ３はページペアを構成している。ページ１は、ＬＳＢ（Least significant bit）データを格納しており、ページ３は、ＭＳＢ（Most significant bit）データを格納している。ページ１は、ＬＳＢページの一例であり、ページ３は、ＭＳＢページの一例である。ＬＳＢデータを格納したページを「ＬＳＢページ」と呼び、ＭＳＢデータを格納したページを「ＭＳＢページ」と呼ぶことができる。ＬＳＢページとＭＳＢページでページペアが構成される。ページペアにおいて、一方のページは、他方のページのペアページである。例えば、ページ１は、ページ３のペアページであり、ページ３は、ページ１のペアページである。
　次に、ＦＭ１９のページについて説明する。
　図４は、ＦＭ１９のページの概略構成図である。
　ページ１２１には、複数（又は１つ）のＥＣＣ ＣＷ（ECC Code Word）１４１が格納される。ＥＣＣ ＣＷは、誤り訂正の単位の一例である。ＥＣＣ ＣＷは、データ１３１とそのデータ１３１用のＥＣＣ１３２で構成される。
　（１－２）誤り訂正の最適化
　次に、ＭＬＣ ＦＭのエラーについて説明する。なお、以下の説明では、ＬＳＢページの読み出し閾値（閾値電圧）を、「ＬＳＢ読み出し閾値」と呼び、ＭＳＢページの読み出し閾値を「ＭＳＢ読み出し閾値」と呼ぶ。
　図５は、ＭＬＣ ＦＭにおけるセルの閾値電圧分布の模式図である。
　ＭＬＣの場合、閾値電圧の分布は、４つのレベルに分かれる。４つのレベルは、電圧の低い方から、Ｌ１１（ＬＳＢ“１”およびＭＳＢ“１”）、Ｌ０１（ＬＳＢ“１”およびＭＳＢ“０”）、Ｌ００（ＬＳＢ“０”およびＭＳＢ“０”）、および、Ｌ１０（ＬＳＢ“０”およびＭＳＢ“１”）である。このような場合、ＬＳＢ読み出し閾値Ｖｔｈ０は、Ｌ０１とＬ００間にある。一方で、ＭＳＢ読み出し閾値は２つあり、第１のＭＳＢ読み出し閾値Ｖｔｈ１は、Ｌ１１とＬ０１間にあり、第２のＭＳＢ読み出し閾値Ｖｔｈ２は、Ｌ００とＬ１０間にある。各レベルの分布が完全に分かれている。適切な読み出し閾値が設定された場合は、読み出し時のエラービット数は０となる。しかし、実際には、図５に示すように、各レベルの分布は一部か重なっており、読み出し時のエラーとして観測される。つまり、ＬＳＢページの場合は、Ｌ００の分布のうちＬＳＢ読み出し閾値Ｖｔｈ０より左の部分（低電圧側の部分）と、Ｌ０１の分布のうちＬＳＢ読み出し閾値Ｖｔｈ０より右の部分（高電圧側の部分）について、エラーが観測される。また、この分布の重なりは、書き込み回数および消去回数が増えるごとに、フローティングゲートの絶縁層である酸化膜が劣化し、結果として、大きくなる。そのほかに、酸化膜の劣化によりフローティングゲートに格納された電子が抜けることで、分布自体が左側に移動し、読み出し閾値がずれることでも、エラービットが増加する。また、読み出し時に、読み出し元となるページ以外に電圧が印加されるが、この電圧により、ごく弱い書き込み状態となり、フローティングゲートに電子が注入されることで、分布自体が右側に移動し、読み出し閾値電圧がずれることでも、エラービットが増加する。更に、温度の影響でこれらの状態の変化が加速されたりする。このように、様々な要因でエラーが増加され、ＦＭチップ１０１毎、ブロック１１１毎、又は、ページ１２１毎に、エラービットの増減は異なることになる。
　読み出し時のエラービットを最小にするためには、正確な読み出し閾値を設定することが重要となる。
　図６は、ＬＳＢ読み出し閾値がずれた状態を示す図である。
　Ｌ００のエラーとして観測される部分１６１は、Ｌ００の分布のうちＬＳＢ読み出し閾値Ｖｔｈ０より左の部分である。Ｌ０１のエラーとして観測される部分１６２は、Ｌ０１の分布のうちＬＳＢ読み出し閾値Ｖｔｈ０より右の部分である。図６に示した状態は、書き込みから時間が経過して、各レベルの分布が、左方向に移動した場合で、ＬＳＢ読み出し閾値Ｖｔｈ０がずれた状態である。この時、部分１６１は、部分１６２より大きい。各レベルの分布の形状が左右対称かつ各レベルに属するセルの数が等しければ、エラービットの数が最も少なくなるのは、部分１６１と部分１６２が等しいときである。したがって、部分１６１は、部分１６２より大きい場合は、ＬＳＢ読み出し閾値Ｖｔｈ０を左側すなわち小さい値に設定し変更後の閾値Ｖｔｈ０で読み出しを行うことで、エラーを少なくすることが可能となる。また、図６のような場合、誤り訂正時には、０→１ビット数が、１→０ビット数より多くなる。また、０→１ビット数の比率が大きくなるほど、ＬＳＢ読み出し閾値Ｖｔｈ０のずれが大きい。
　また、ＬＬＲを用いた訂正では、訂正がＬＬＲという値（例えばその絶対値）を基に行われる。例えば、ＬＬＲの絶対値が重要度として訂正が行われる。このため、読み出し閾値の最適化に代えて又は加えて、ＬＬＲの最適化（つまりＬＬＲを適正に設定すること）により訂正能力を上げることが可能である。ＬＬＲは、下記に示す式を用いる。
λn0= ln{(1-p01)/p01}   yn=0 のとき    （式１）
λn1= ln{p10/(1-p10)}   yn=1 のとき    （式２）
但し、p01は、“０”が“１”になる確率である。p10は、“１”が“０”になる確率である。ynは、読み出したデータの値である。
　読み出したデータが“０”の場合のＬＬＲであるλn0は、正の値となり絶対値が大きい方が誤る確率は小さい。読み出したデータが“１”の場合のＬＬＲであるλn1は、負の値となる。絶対値が大きい方が誤る確率は小さい。誤る確率が正確なほど訂正の能力を上げることが可能となる。図６の場合は、読み出したデータが“１”の場合のＬＬＲであるλn1の絶対値を、読み出したデータが“０”の場合のＬＬＲであるλn0の絶対値より小さくすることで、訂正能力を上げることができる。
　（１－３）検査リード処理
　次に、検査リード処理について説明する。
　図７は、検査リード処理のフローチャートである。
　検査リード処理は、例えば１日に１度実行される。なお、検査リードは定期的に行ってもよいし、ＦＭデバイス１０の起動時やＦＭデバイス１０へのアクセスが低いときなど不定期に行ってもよい。１回の検査リード処理において、検査の対象（読み出し元）は、全てのページであるが、一部のページでもよい。１つの検査対象ページから検査のためにデータを読み出すことを、「検査リード」と呼ぶことができる。１回の検査リード処理では、各検査対象ページについて検査リードが行われる。
　Ｓ１０１では、ＣＰＵ１２は、検査対象となるチップ、ブロックおよびページの番号を初期化する。
　Ｓ１０２では、ＣＰＵ１２は、検査対象ページからデータを読み出す。つまり、検査リードが行われる。検査リードは、設定されている読み出し閾値を用いて行われる。本実施例では、全ページに共通のＬＳＢ読み出し閾値、第１および第２の読み出し閾値が設定されている。しかし、それに代えて、ＦＭデバイス１における記憶領域単位毎に（例えば、チップ毎、ブロック毎、ページ毎）に、ＬＳＢ読み出し閾値、第１および第２の読み出し閾値が設定されてもよい。ページ毎に読み出し閾値が設定されている場合、ＬＳＢページについてはＬＳＢ読み出し閾値が設定されており、ＭＳＢページについては第１または第２のＭＳＢ読み出し閾値が設定されている。
　Ｓ１０３では、読み出したデータにおける全てのＥＣＣ ＣＷの各々について、誤り訂正回路２０により、誤り訂正が実行される。訂正ビットカウント回路２１が、読み出し閾値種類毎に、１→０ビット数、および、０→１ビット数をカウントする。
　Ｓ１０４では、制御回路１０（例えばＣＰＵ１２）が、Ｓ１０３の結果（カウント値）に基づき、エラー遷移数テーブルの更新を行う。
　Ｓ１０５では、ＣＰＵ１２が、検査の対象となるチップ、ブロック、ページの番号の更新を行う。
　Ｓ１０６では、ＣＰＵ１２が、全チップのブロック、ページについて検査リードが終了したかを判断する。判断結果が偽の場合（Ｓ１０６：Ｎｏ）、Ｓ１０２に戻り検査リード処理が継続する。判断結果が真であれば（Ｓ１０６：Ｙｅｓ）、検査リード処理が終了する。
　以上が、検査リード処理である。検査リード処理により、エラー遷移数テーブルが更新される。なお、上述したように、全チップのブロック、ページが検査対象でよいがが、検査対象ページが、上位装置２００２からのリードコマンドに従う読み出し元ページと同じ場合、ＦＭデバイス２００１の性能に影響が出るため、１回の検査リード処理における検査対象は、ＦＭデバイス１における一部のブロックやページだけでもよい。
　次に、図８～１０を用いてエラー遷移数テーブルについて説明する。「エラー遷移数テーブル」とは、エラー遷移数を表すテーブルである。「エラー遷移数」とは、“０”から“１”へ訂正（遷移）されたビット数と“１”から“０”へ訂正されたビット数のいずれかを意味する。エラー遷移数として、本実施例では、後述の第１遷移数～第６遷移数がある。また、エラー遷移数テーブルは、ＤＲＡＭ１５に格納される上述の管理情報に含まれる情報でよい。
　図８は、ＥＣＣ ＣＷ毎のエラー遷移数を表すエラー遷移数テーブルの一例を示す図である。
　図８において、ＥＣＣ ＣＷ毎のエラー遷移数を表すエラー遷移数テーブル２０１は、ＥＣＣ ＣＷ毎に、チップ番号２１１、ブロック番号２１２、ページペア番号２１３、ＥＣＣ ＣＷ番号２１４、遷移数２１５～２２０、および、状態２２１を保持する。
　チップ番号２２１は、ＥＣＣ ＣＷを格納したチップの番号を表す。ブロック番号２１２は、ＥＣＣ ＣＷを格納したブロックの番号を表す。ページペア番号２１３は、ＥＣＣ ＣＷを格納したページが属するページペアの番号を表す。ＥＣＣ ＣＷ番号２１４は、ＥＣＣ ＣＷの番号を表す。遷移数２１５は、第１遷移数、すなわち、ＬＳＢ読み出し閾値について“１”から“０”に訂正（遷移）されたビットの数を表す。遷移数２１６は、第２遷移数、すなわち、ＬＳＢ読み出し閾値について“０”から“１”に訂正されたビットの数を表す。遷移数２１７は、第３遷移数、すなわち、第１のＭＳＢ読み出し閾値について“１”から“０”に訂正されたビットの数を表す。遷移数２１８は、第４遷移数、すなわち、第１のＭＳＢ読み出し閾値について“０”から“１”に訂正されたビットの数を表す。遷移数２１９は、第３遷移数、すなわち、第２のＭＳＢ読み出し閾値について“１”から“０”に訂正されたビットの数を表す。遷移数２２０は、第４遷移数、すなわち、第２のＭＳＢ読み出し閾値について“０”から“１”に訂正されたビットの数を表す。遷移数２１５～２２０の各々は、対応するＥＣＣ ＣＷについてカウントされた総ビット数を表す。状態２２１は、誤り訂正において訂正が失敗したかである。状態２２１としては、訂正成功、ＬＳＢ訂正不可（ＬＳＢについて訂正失敗）、ＭＳＢ訂正不可（ＭＳＢについて訂正失敗）、および、訂正不可（ＬＳＢ及びＭＳＢのどちらについても訂正失敗）がある。
　テーブル２０１は、例えば、図７のＳ１０４において、ページ単位での誤り訂正が行われた場合に生成される。訂正対象のＥＣＣ ＣＷについてのエラー遷移数に応じて、テーブル２０１が更新される。また、テーブル２０１は、例えばＤＲＡＭ１５に格納されるが、テーブル２０１はＥＣＣ ＣＷ毎にレコードを有するためテーブルサイズが膨大である。このため、或る記憶領域範囲単位（例えばブロック単位）での検査リード処理が終了した時に、その記憶領域範囲について、所定の誤り状況に該当する場合（例えば、一定数以上の誤りや訂正不可があった場合）にのみ、その記憶領域範囲単位について、ＥＣＣ・ＣＷ毎のエラー遷移数を表すテーブルがＤＲＡＭ１５に格納されてもよい。
　図９は、ページペア毎のエラー遷移数を表すエラー遷移テーブルの一例を示す図である。
　図９において、ページペア毎のエラー遷移数を表すエラー遷移数テーブル２３１は、ページペア毎に、チップ番号２４１、ブロック番号２４２、ページペア番号２４３、遷移数２４４～２４９、および、参照テーブル２５０を保持する。
　チップ番号２４１は、ページペアを有するチップの番号を表す。ブロック番号２４２は、ページペアを有するブロックの番号を表す。ページペア番号２４３は、ページペアの番号を表す。遷移数２４４～２４９は、それぞれ、第１遷移数～第６遷移数を表す。遷移数２４４～２４９の各々が表す数は、対応するページペアについてカウントされた総ビット数でよい。参照テーブル２５０は、該当するページペアについての情報を保持した上述のテーブル２０１へのアドレスを表す。なお、該当するページペアについて情報を保持したテーブル２０１が存在しない場合でも、そのページペアについて所定の誤り状況が検出された場合（例えば、そのページペア内の全てのＥＣＣ ＣＷについて訂正に失敗した場合）、その旨の情報がテーブル２０１に書き込まれ且つ参照テーブル２５０が保持されてもよいし、その旨の情報が参照テーブル２５０として保持されてもよい。
　テーブル２３１は、例えば、図７のＳ１０４において、ページ単位での誤り訂正が行われた場合にレコードが追加され、その追加されたレコードに対応したページペアについてのエラー遷移数に応じて、テーブル２３１が更新される。また、テーブル２３１は、例えばＤＲＡＭ１５に格納されるが、テーブル２３１はページペアＷ毎にレコードを有するためテーブルサイズが大きい。このため、或る記憶領域範囲単位（例えばブロック単位）での検査リードが終了した時に、その記憶領域範囲について、所定の誤り状況に該当する場合（例えば、一定数以上の誤りや訂正不可があった場合）にのみ、その記憶領域範囲単位について、ページペアのレコードがテーブル２３１に保持されてもよい。
　図１０は、ブロック毎のエラー遷移数を表すエラー遷移数テーブルの一例を示す図である。
　図１０において、ブロック毎のエラー遷移数を表すエラー遷移数テーブル２６１は、ブロック毎に、チップ番号２７１、ブロック番号２７２、遷移数２７３～２７８、および、参照テーブル２７９を保持する。
　チップ番号２７１は、ブロックを有するチップの番号を表す。ブロック番号２７２は、ブロックの番号を表す。遷移数２７３～２７８は、それぞれ、第１遷移数～第６遷移数を表す。遷移数２７３～２７８の各々が表す数は、本実施例では、対応するブロックにおける複数の記憶領域範囲（ここではＥＣＣ ＣＷであるがページペアのように他の範囲でもよい）にそれぞれ対応した複数の値（遷移数）の平均であるが、それに代えて、対応するブロックについてカウントされた総ビット数でもよい。参照テーブル２７９は、該当するブロックについて情報を保持したテーブル２０１及び２３１のうちの少なくとも１つが存在する場合に保持される情報であって、そのテーブルへのアドレスを表す情報である。
　上述したエラー遷移数テーブル２０１、２３１および２６１の全てがあることが望ましいが、処理量が多くなり性能に影響が出る可能性があるため、例えば、ＬＳＢ読み出し閾値の遷移数（つまり第１および第２遷移数）のみが記録されてもよい。つまり、検査リードの対象は、ＬＳＢページのみでもよい。検査対象がＬＳＢページだけの場合、図５に示すように、読み出し閾値種類はＬＳＢ読み出し閾値の１つしかないため、検査リードでは、設定されているＬＳＢ読み出し閾値が使用されればよい。一方、検査対象がＭＳＢページだけの場合、図５に示すように、読み出し閾値種類は第１および第２ＭＳＢ読み出し閾値の２つであるが、検査対象のＭＳＢページだけでは、２つのＭＳＢ読み出し閾値の区別をすることが出来ない。その区別をするためには、ＬＳＢページのデータも読み出す必要がある。本実施例では、ＬＳＢページの読み出し閾値種類が１つしかない例を説明したが、ＦＭの種類によっては、ＭＳＢページの読み出し閾値種類が１つしかない場合もあり、その場合は、ＭＳＢページのみを検査対象とすることもできる。
　次に、訂正ビットカウント回路２１について説明する。
　図１１は、訂正ビットカウント回路２１の概略構成図である。
　訂正ビットカウント回路２１は、訂正前のＬＳＢデータを格納する訂正前ＬＳＢバッファ３２１、訂正前のＭＳＢデータを格納する訂正前ＭＳＢバッファ３２２、訂正後のＬＳＢデータを格納する訂正後ＬＳＢバッファ３２３、訂正後のＭＳＢデータを格納する訂正後ＭＳＢバッファ３２４、訂正前ＬＳＢバッファ３２１と訂正前ＭＳＢバッファ３２２と訂正後ＬＳＢバッファ３２３と訂正後ＭＳＢバッファ３２４からデータを１ビットずつ入力して比較を行う比較器３３１～３３６、比較の結果、真であった数をカウントするカウンタレジスタ３４１～３４６、および、訂正前ＬＳＢバッファ３２１と訂正前ＭＳＢバッファ３２２と訂正後ＬＳＢバッファ３２３と訂正後ＭＳＢバッファ３２４およびカウンタレジスタ３４１～３４６の入出力を行うインターフェース３１１を有する。
　訂正ビットカウント回路２１の動作は、例えば次の通りである。すなわち、訂正ビットカウント回路２１は、ＬＳＢページからのＬＳＢデータを訂正前ＬＳＢバッファ３２１に格納し、ＭＳＢページ（当該ＬＳＢページのペアページ）からのＭＳＢデータを訂正前ＭＳＢバッファ３２２に格納する。訂正ビットカウント回路２１は、訂正されたＬＳＢデータ（バッファ３２１に格納されるＬＳＢデータが誤り訂正回路２０により訂正されたもの）を訂正後ＬＳＢバッファ３２３に格納し、訂正されたＭＳＢデータ（バッファ３２２に格納されるＭＳＢデータが誤り訂正回路２０により訂正されたもの）を、訂正後ＭＳＢバッファ３２２に格納する。そして、訂正ビットカウント回路２１は、バッファ３２１～３２４からそれぞれ１ビットずつ比較器３３１～３３６にデータを転送する。比較器３３１～３３６が、それぞれ、入力されたデータの比較を行う。比較器３３１～３３６の各々は、比較の結果が真であった場合に、その比較器に対応したカウンタレジスタ（レジスタ３４１～３４６のいずれか）におけるカウント値に１を加算する。また、カウンタレジスタ３４１～３４６の各々におけるカウント値は、処理を始める前に所定値（例えば０）にリセットされている。例えば、比較器３３３とカウンタレジスタ３４１では、訂正前のデータが“０１”（ＬＳＢデータが“１”、ＭＳＢデータが“０”）であったが訂正後のデータが“００”（ＬＳＢデータが“０”、ＭＳＢデータが“０”）となった数をカウントする。つまり、図６における部分１６１のセルの数をカウントすることになる。このような構成及び動作により、読み出し閾値種類毎の遷移数をカウントすることが可能である。本実施例では、訂正ビットカウント回路２１は、誤り訂正回路２０と独立しているが、訂正ビットカウント回路２１は、誤り訂正回路２０と一体であってもよい。また、本実施例では、誤り訂正も訂正ビットカウントも、回路２０及び２１のようなハードウェアにより行われるが、誤り訂正も訂正ビットカウントのうちの少なくとも１つが、ＣＰＵ１２がプログラムを実行することにより行われてもよい。
　（１－４）第１のリード処理
　次に、第１のリード処理について説明する。
　図１２は、第１のリード処理のフローチャートである。第１のリード処理は、上位装置１０２からリードコマンドを受信した場合に、開始される。リードコマンドを受信した場合、上述した処理により、読み出し元が特定される。
　Ｓ２０２では、ＣＰＵ１２は、ＦＭコントローラ１８を制御して、読み出し元ページからデータを読み出す。ＣＰＵ１２は、この読み出しを、読み出し元ページのページ種類（ＬＳＢページまたはＭＳＢページ）に対応した種類の読み出し閾値を用いて行う。使用される読み出し閾値種類を、図１２の説明において、「対象閾値種類」と呼ぶ。ＣＰＵ１２は、読み出されたデータ（１以上のＥＣＣ ＣＷで構成されたデータ）を、誤り訂正回路２０に転送する。誤り訂正回路２０により、誤り訂正が実行される。
　Ｓ２０３では、ＣＰＵ１２は、Ｓ２０２での誤り訂正が成功か否かを判断する。
　Ｓ２０３の判断結果が真の場合（Ｓ２０３：Ｙｅｓ）、Ｓ２２１に進む。Ｓ２２１では、ＣＰＵ１２は、上位装置１０２にデータ（例えばＥＣＣが除かれたデータ）を転送する。
　Ｓ２０３の判断結果が偽の場合（Ｓ２０３：Ｎｏ）、第１の誤り訂正処理、すなわち、Ｓ２０４～Ｓ２１２が実行される。
　Ｓ２０４では、ＣＰＵ１２は、エラー遷移数テーブル（例えば、上述したテーブル２６１、２３１および２０１のうちの少なくとも１つ）を参照し、該当ＥＣＣ ＣＷ（訂正失敗のＥＣＣ ＣＷ）且つ対象閾値種類に対応した遷移数セット（つまり２つの遷移数（０→１、１→０）を特定する。具体的には、例えば、テーブル２０１に該当ＥＣＣ ＣＷ且つ対象閾値種類に対応した遷移数セットの情報があれば、Ｓ２０４は終了する。もし、テーブル２０１に該当ＥＣＣ ＣＷ且つ対象閾値種類に対応した遷移数セットの情報がない場合は、ＣＰＵ１２は、テーブル２０１の上位テーブル２３１から、該当ＥＣＣ ＣＷを含んだページペアと対象閾値種類とに対応した遷移数セットの情報を探す。その情報があれば、Ｓ２０４は終了する。その情報がない場合は、ＣＰＵ１２は、テーブル２３１の上位テーブル２６１から、該当ＥＣＣ ＣＷを含んだブロックと対象閾値種類とに対応した遷移数セットを特定する。
　Ｓ２０５では、ＣＰＵ１２は、ＬＬＲ最適化を実行する。すなわち、ＣＰＵ１２は、Ｓ２０４で特定された遷移数セットを基に、０→１比率を算出し、算出された０→１比率に従い、ＬＬＲを最適化する。「０→１比率」とは、遷移数（０→１）の比率、具体的には、例えば、特定された遷移数セットの合計に対する、遷移数（０→１）の比率である。例えば、対象閾値種類についての０→１比率が、所定の比率低下状況の場合（例えば、０→１比率が基準値以下となった場合、または、０→１比率の低下幅が一定値を超えた場合）、ＣＰＵ１２は、対象閾値種類について、“１”のデータに対応するＬＬＲの絶対値を大きくし、“０”のデータに対応するＬＬＲの絶対値を小さくする。このようなＬＬＲ最適化（例えば、ＬＬＲの絶対値の調整）は、０→１比率の低下状況に応じて計算により算出されてもよいが、本実施例では、ＬＬＲ変換テーブルを参照することにより行われる。
　図１３は、ＬＬＲ変換テーブルの一例を示す図である。
　ＬＬＲ変換テーブル４０１は、上述した管理情報に含まれる情報でよく、例えばＤＲＡＭ１５に格納されてよい。ＬＬＲ変換テーブル４０１は、例えば、読み出し閾値種類毎に用意されてもよいし、全ての読み出し閾値種類に共通であってもよい。ＬＬＲ変換テーブル４０１は、０→１比率範囲毎に、０→１比率範囲４１１、“１”のＬＬＲ４１２、および、“０”のＬＬＲ４１３を保持する。０→１比率範囲４１１は、０→１比率の範囲を表す。“１”のＬＬＲ４１２は、“１”のデータに対応するＬＬＲを表す。“０”のＬＬＲ４１３は、“０”のデータに対応するＬＬＲを表す。
　図１３の例によれば、０→１比率が小さいほど、“１”のデータに対応するＬＬＲの絶対値が大きく、“０”のデータに対応するＬＬＲの絶対値が小さい傾向にある。図１３の例によれば、０→１比率が、１％未満の場合、“１”のデータに対応するＬＬＲは“－７”に設定され、“０”のデータに対応するＬＬＲは“２”に設定される。
　図８～１０を用いた例で説明する。誤り訂正の対象ＥＣＣ ＣＷがチップ番号１、ブロック番号２、ページペア番号２、ＥＣＣ ＣＷ番号３のＬＳＢページの場合、図１０のテーブル２６１に、チップ番号１及びブロック番号２を含んだレコードがあり、そのレコードに、参照テーブル２７９として“ａｄｄｒ１”が格納されている。その“ａｄｄｒ１”は、テーブル２１６の上位のテーブル２３１を指す。テーブル２３１には、チップ番号１、ブロック番号２、ページペア番号２に対応した参照テーブル２５０“ａｄｄｒ３”が格納されている。“ａｄｄｒ３”は、テーブル２３１の上位のテーブル２０１を指す。テーブル２０１から、チップ番号１、ブロック番号２、ページペア番号２、および、ＥＣＣ ＣＷ番号３を格納したレコードＬ２０３から特定される。レコードＬ２０３から、第１および第２遷移数が特定される。図８のレコードＬ２０３によれば、第１遷移数（１→０）は、“２”であり、第２遷移数（０→１）は、“２５”である。そのため、０→１比率は、約９３％（１００ｘ２５／（２＋２５））となる。０→１比率が９３％の場合、“１”のデータに対応するＬＬＲは“－２”であり、“０”のデータに対応するＬＬＲが“７”である。例えば、前回の０→１比率が１％未満のように小さかった場合、今回のＳ２０５において、結果として、“１”のＬＬＲの絶対値が小さくなり、“０”のＬＬＲの絶対値が大きくなる。また他の例では、ＥＣＣ ＣＷ番号２を格納したレコードＬ２０２（図８参照）によれば、検査リードで、ＬＳＢページについて訂正が不可であったため、ＬＳＢページの遷移数の情報がない。このような場合は、ペアページ（ＭＳＢページ）の遷移数の情報、または、訂正が成功している他のＥＣＣ ＣＷ番号に対応した遷移数の情報を参照して、ＬＬＲの最適化が実行されてよい。
　なお、訂正成功が関連付いた参照される遷移数情報は、読出し元領域（例えば、当該ＥＥＣ ＣＷが格納されている領域、または、その領域を含んだ読み出し元ページ）から最も近い領域に対応した遷移数情報でよい。近い領域ほど同様の遷移状況（閾値電圧分布）であることが期待されるためである。
　また、「０→１比率」は、見方を変えれば、１→０比率、すなわち、遷移数セットの合計に対する、遷移数（０→１）の比率である。
　さて、次に、Ｓ２０６では、誤り訂正回路２０は、Ｓ２０５でＣＰＵ１２により最適化されたＬＬＲを用いて再度誤り訂正を実行する。
　Ｓ２０７では、ＣＰＵ１２は、Ｓ２０６での誤り訂正が成功か否かを判断する。Ｓ２０６の判断結果が真の場合（Ｓ２０７：Ｙｅｓ）、Ｓ２２１に処理が進む。Ｓ２０７の判断結果が偽の場合（Ｓ２０７：Ｎｏ）、Ｓ２０８に処理が進む。
　Ｓ２０８では、ＣＰＵ１２は、読み出し閾値最適化を実行する。すなわち、ＣＰＵ１２は、Ｓ２０５で算出された０→１比率に従い、読み出し閾値を最適化する。例えば、０→１比率が小さくなった場合、ＣＰＵ１２は、対象閾値種類の読み出し閾値を正の方向にシフトする（つまり閾値を大きくする）。逆に、例えば、０→１比率が大きくなった場合、ＣＰＵ１２は、対象閾値種類の読み出し閾値を負の方向にシフトする（つまり閾値を小さくする）。
　図１４は、読み出し閾値変更テーブルの一例を示す図である。
　読み出し閾値変更テーブル４２１は、上述した管理情報に含まれる情報でよく、例えばＤＲＡＭ１５に格納されてよい。読み出し閾値変更テーブル４２１は、例えば、読み出し閾値種類毎に用意されてもよいし、全ての読み出し閾値種類に共通であってもよい。読み出し閾値変更テーブル４２１は、ＦＭチップ特性のような情報を基に予め用意されてもよい。読み出し閾値更新テーブル４２１は、０→１比率範囲毎に、０→１比率範囲４３１、および、読み出し閾値オフセット４３２を保持する。読み出し閾値オフセット４３２は、読み出し閾値のシフト方向とシフト幅を表す。図１４の例によれば、例えば、０→１比率が８０％の場合は、読み出し閾値が負の方向に８０ｍＶシフトする。
　さて、次に、Ｓ２０９では、ＣＰＵ１２は、Ｓ２０８で最適化された読み出し閾値（変更した読み出し閾値）を用いて、同一の読み出し元ページからデータを読み出し、読み出したデータを誤り訂正回路２０に転送する。誤り訂正回路２０により、誤り訂正が実行される。
　Ｓ２１０では、ＣＰＵ１２は、Ｓ２０９での誤り訂正が成功か否かを判断する。Ｓ２０３の判断結果が真の場合（Ｓ２１０：Ｙｅｓ）、Ｓ２２１に処理が進む。Ｓ２１０の判断結果が偽の場合（Ｓ２１０：Ｎｏ）、Ｓ２１１に処理が進む。
　Ｓ２１１で、ＣＰＵ１２は、Ｓ２０９で使用した読み出し閾値を微調整可能な否かを判断する。具体的には、例えば、ＣＰＵ１２は、微調整定義に従う微調整の実行が可能か否かを判断する。微調整定義は、微調整に関する定義であり、例えば、微調整可能な閾値範囲、微調整によって読出し閾値がシフトする方向（正の方向または負の方向）、および、シフトする幅（閾値に加算又は減算される値）、のうちの少なくとも１つを含む。微調整定義は、あらかじめ決められておいてもよいし、Ｓ２０５で算出された０→１比率のような何らかの値を基にＣＰＵ１２により決定されてもよい。
　Ｓ２１１の判断結果が真の場合（Ｓ２１１：Ｙｅｓ）、Ｓ２１２で、ＣＰＵ１２は、Ｓ２０９で使用した読み出し閾値を、微調整定義に従い微調整する。その後、Ｓ２０９で、微調整後の読み出し閾値を用いた読み出しが実行される。
　一方、Ｓ２１１の判断結果が偽の場合（Ｓ２１１：Ｎｏ）、リード不可として処理が終了する。訂正不可だったためである。この場合、ＣＰＵ１２は、上位装置に対してエラーを通知する。
　以上が、第１のリード処理の説明である。
　なお、第１のリード処理では、Ｓ２０７：Ｎｏの場合にＳ２０８が実行されるが（すなわち、ＬＬＲ最適化は１度しか行われないが）、Ｓ２０７：ＮｏであったときにＬＬＲの調整が行われ、その後、調整後のＬＬＲを用いて、ＤＲＡＭ１５内の読み出されたデータの訂正が実行され、再度、訂正の成否が判断されてもよい。その判断結果が偽の場合に、Ｓ２０８が実行されてもよい。ＬＬＲの調整とその次の訂正成否の判断を最大Ｎ回繰り返すループが実行されてよい（Ｎは自然数）。訂正成否の判断結果が真となったら、そのループが終了し、Ｓ２２１が実行されてよい。Ｎ回繰り返しても訂正成否の判断結果が偽のままであったら、Ｓ２０８が実行されてよい。
　（１－５）実施例１の効果
　一比較例によれば、読み出し閾値は、所定のシフト方向に所定のシフト幅で変更され、変更の都度に、リードと訂正成否判断とが実行される。読み出し閾値の変更は、読み出し閾値範囲の先頭から終端にかけて行われることもあり得る。
　一方、実施例１によれば、遷移状況（一例が、０→１比率）に応じて読み出し閾値のシフト方向およびシフト幅が異なる。このため、読み出し閾値は、一回の最適化で、大きく変更されることもあれば、わずかに変更されることもある。このような読み出し閾値最適化が遷移状況に応じて行われるため、訂正成功のための読み出し閾値を設定するための読み出し閾値変更（最適化）の回数を削減することができる。故に、リードの発生頻度を削減することができ、結果として、読み出しのレイテンシを小さくすることが可能となる。
　以下、実施例２を説明する。その際、実施例１との相違点を主に説明し、実施例１との共通点については説明を省略又は簡略する。
　実施例２では、実施例１の第１のリード処理に代えて、第２のリード処理が採用される。
　図１５は、第２のリード処理のフローチャートである。
　Ｓ３０１～Ｓ３０６は、図１２のＳ２０２～Ｓ２０７とそれぞれ同じである。なお、第２の誤り訂正処理は、Ｓ３０３～Ｓ３１１で構成された処理である。
　Ｓ３０７では、ＣＰＵ１２は、読み出し元ページのペアページが所定の状態か否かを判断する。例えば、読み出し元ページがＬＳＢページの場合、ペアページ（ＭＳＢページ）に格納されているデータがキャッシュデータとしてＤＲＡＭ１５に格納されているという第１の条件が満たされているか、あるいは、上位装置２００２からのリードコマンドが蓄積されるキューにペアページ（ＭＳＢページ）を読み出し元としたリードコマンド（以下、対象リードコマンド）が蓄積されているという第２の条件が満たされているかを判断する。
　第１の条件が採用されている理由は、次の通りである。すなわち、ＤＲＡＭ内のデータ（ＭＳＢデータ）を誤り訂正回路２０に転送可能だからであり、また、ＦＭ１９に対する新たな読み出しは発生しないからである。
　第２の条件が採用されている理由は、次の通りである。すなわち、キューに対象リードコマンドが蓄積されているということは、ペアページに対するリードがいずれ行われるということである。故に、この段階で（対象リードコマンドの処理順番になる前に）、対象リードコマンドに従う読み出しが行われれば、処理中のリードコマンドの応答性能は低下し得るものの、対象リードコマンドの応答性能は向上することになり、結果として、全体的には、ＦＭデバイス１の応答性能の低下を削減できるからである。
　Ｓ３０７の判断結果が偽の場合（Ｓ３０７：Ｎｏ）、リード処理が終了する。Ｓ３０７の判断結果が真の場合（Ｓ３０７：Ｙｅｓ）、Ｓ３０８に処理が進む。
　Ｓ３０８では、ペアページ（ＭＳＢページ）に格納されているデータがキャッシュデータとしてＤＲＡＭ１５にある場合、ＣＰＵ１２は、ＤＲＡＭ１５からペアページのデータを誤り訂正回路２０に転送する。対象リードコマンドがキューに蓄積されている場合は、ＣＰＵ１２は、対象リードコマンドに従い、ペアページからデータを読み出し、読み出したデータを誤り訂正回路２０に転送する。
　次に、Ｓ３０９では、ＣＰＵ１２は、ＬＬＲ最適化を行う。例えば、読み出し元ページがＬＳＢページであり、ペアページがＭＳＢページであり、０→１比率が大きいとする（例えば、Ｓ３０４で算出された０→１比率が前回よりも大きいとする）。この場合、Ｌ００からＬ０１への遷移が多いため（図５参照）、Ｌ０１の誤り率が大きくなることになる。したがって、ＣＰＵ１２は、Ｌ０１のＬＬＲの絶対値を小さい値にする。また、例えば、読み出し元ページがＭＳＢページであり、ペアページもＭＳＢページであり、第１のＭＳＢ読み出し閾値について０→１比率が大きく、第２のＭＳＢ読み出し閾値について０→１比率が小さいとする。この場合、Ｌ１１とＬ００に含まれる誤り率が大きくなることになる。したがって、ＣＰＵ１２は、Ｌ１１とＬ００のＬＬＲの絶対値を小さい値にする。このように、Ｓ３０９では、読出し元ページ（処理中のリードコマンドに従う読み出し元）の種類と、ペアページの種類と、読出し元ページ及びペアページの種類に対応した読み出し閾値種類についての０→１比率の大きさと、に基づいて、誤り率が大きくなるレベル（閾値電圧分布におけるレベル）が特定され、特定されたレベルのＬＬＲの絶対値が小さくされる。
　次に、Ｓ３１０では、誤り訂正回路２０は、Ｓ３０９でＣＰＵ１２により最適化されたＬＬＲを用いて再度誤り訂正を実行する。なお、この誤り訂正の対象となるデータは、処理中のリードコマンドに従うデータ、すなわち、Ｓ３０１で読み出されたデータである。
　Ｓ３１１では、ＣＰＵ１２は、Ｓ３１０での誤り訂正が成功か否かを判断する。Ｓ３１０の判断結果が真の場合（Ｓ３１１：Ｙｅｓ）、Ｓ３２１に処理が進む。Ｓ３２１は、Ｓ２２１と同じ処理である。Ｓ３１１の判断結果が偽の場合（Ｓ３１１：Ｎｏ）、Ｓ２０８～Ｓ２１２が行われる。
　以上が、第２のリード処理である。
　実施例２によれば、読み出し元ページデータの他にペアページのデータを用いることで、４つのレベルのどのレベルかが判断できより正確にＬＬＲの値を設定することが可能となり、誤り訂正能力が向上する。また、ペアページからのデータの読み出しも、上位装置２００２からリードコマンドがあった場合に限られるので、訂正に失敗した場合でも、読み出しにかかる時間を無駄にすることがない。
　以上、幾つかの実施例を説明したが、これらは本発明の説明のための例示であって、本発明の範囲をこれらの実施例にのみ限定する趣旨ではない。本発明は、他の種々の形態でも実行することが可能である。
　例えば、上述の本実施例では、１つのセルに２ビットを格納するＦＭについて説明したが、２ビットより多くのビット数を格納する不揮発メモリにも本発明を適用可能である。
　また、読み出し閾値とＬＬＲとのうちの少なくとも１つは、記憶領域範囲単位（例えば、ＥＣＣ ＣＷ、ページ、ブロック、セル、ＦＭチップ、あるいはダイ）毎に用意されてもよいし、複数の記憶領域範囲（例えば全ての記憶領域範囲）に共通であってもよい。読み出し閾値もＬＬＲも、小さな記憶領域範囲単位毎にあれば、訂正成功の確率が高まると考えられる。しかし、その場合、管理対象としての読み出し閾値およびＬＬＲが多く、故に、管理情報のサイズが大きい。一方、読み出し閾値もＬＬＲも、多くの又は広い記憶領域範囲に共通であれば、管理対象としての読み出し閾値およびＬＬＲが少なく、故に、管理情報のサイズが小さい。しかし、読み出し閾値およびＬＬＲについて変更の回数が多くなり得る。上述したいずれの実施例でも、読み出し閾値およびＬＬＲのいずれも、変更（最適化）を、効率的に行うことができる。すなわち、読み出し閾値とＬＬＲのいずれの最適化においても、対象閾値種類に対応した０→１比率（遷移状況）に応じて、変化幅（増減する値の大きさ）が異なる。つまり、少ない最適化（好ましくは一回の最適化）で、訂正成功可能な読み出し閾値およびＬＬＲを取得することが期待できる。このため、ＦＭに対する読み出しの発生頻度を削減できる。さらに、いずれの実施例でも、読み出し閾値の最適化よりも先にＬＬＲの最適化が実行され、ＬＬＲの最適化の結果として訂正が成功すれば、読み出し閾値の最適化はスキップされる。結果として、一層、ＦＭに対する読み出しの発生頻度を削減できる。
　また、例えば、エラー遷移数テーブルは、検査リード処理に代えて又は加えて、通常のリード処理において更新されてもよい。
　また、図１２及び１５の説明において、最適化対象のＬＬＲは、Ｓ２０２又はＳ３０１で読み出されたデータ（読み出し元ページから読み出されたデータ）の誤り訂正で使用されるＬＬＲである。
　また、上述の説明によれば、例えば、下記の表現が可能である。
複数の電圧分布レベルがある不揮発メモリを有する不揮発メモリデバイスと、
前記不揮発メモリデバイスにリードコマンドを送信する装置である上位装置と
を有し、
前記不揮発メモリデバイスが、
（Ａ）前記不揮発メモリのうちの前記リードコマンドに従う読み出し元領域から、設定されている読み出し閾値を用いて、データを読み出し、
（Ｂ）前記読み出されたデータについて、対数尤度比を用いた誤り訂正を実行し、
（Ｃ）前記誤り訂正に失敗した場合、１以上の読み出し閾値種類の各々についての遷移数のうちの、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数を基に、前記対数尤度比を最適化し、
前記１以上の読み出し閾値種類の各々は、対応する電圧分布レベル間の閾値であり、
前記１以上の読み出し閾値種類の各々についての遷移数は、その読み出し閾値種類に対応した電圧分布レベル間で遷移した値の数である、
装置。
１…フラッシュメモリデバイス

Claims (13)

  1. 　複数の電圧分布レベルがある不揮発メモリを有する不揮発メモリデバイスと、
    　前記不揮発メモリデバイスにリードコマンドを送信する装置である上位装置と
    を有し、
    　前記不揮発メモリデバイスが、
    　　（Ａ）前記不揮発メモリのうちの前記リードコマンドに従う読み出し元領域から、設定されている読み出し閾値を用いて、データを読み出し、
    　　（Ｂ）前記読み出されたデータについて誤り訂正を実行し、
    　　（Ｃ）前記誤り訂正に失敗した場合、
    　　　　（ｃ１１）１以上の読み出し閾値種類の各々についての遷移数のうちの、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数を基に、その使用された読み出し閾値を最適化し、
    　　　　　　前記１以上の読み出し閾値種類の各々は、対応する電圧分布レベル間の閾値であり、
    　　　　　　前記１以上の読み出し閾値種類の各々についての遷移数は、その読み出し閾値種類に対応した電圧分布レベル間で遷移した値の数である、
    装置。
  2. 　（ｃ１１）の最適化前後の読み出し閾値の差は、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数によって異なる、
    請求項１記載の装置。
  3. 　前記不揮発メモリデバイスは、
    　　（ｃ１２）（ｃ１１）の最適化後の読み出し閾値を用いて、前記読み出し元領域から、データを読み出し、
    　　（ｃ１３）（ｃ１２）で読み出されたデータについて誤り訂正を実行し、
    　前記誤り訂正は、対数尤度比を用いた誤り訂正であり、
    　（Ｃ）において、前記不揮発メモリデバイスが、
    　　（ｃ００）前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数を基に、前記読み出し元領域から読み出されたデータの誤り訂正で使用される対数尤度比を最適化し、
    　　（ｃ０１）（ｃ００）での最適化後の対数尤度比を用いて、前記読み出し元領域から読み出されたデータについて誤り訂正を実行し、
    　前記不揮発メモリデバイスは、（ｃ０１）の誤り訂正に失敗した場合、（ｃ１１）を実行する、
    請求項２記載の装置。
  4. 　前記不揮発メモリデバイスは、（ｃ０１）の誤り訂正に失敗した場合、
    　　（ｃ３１）前記読出し元領域から読み出されたデータの誤り訂正で使用される対数尤度比を、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数の他に、前記不揮発メモリのうちの前記読み出し元領域のペア領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数に基づいて、最適化し、
    　　（ｃ３２）（ｃ３１）での最適化後の対数尤度比を用いて、前記読出し元領域から読み出されたデータについて誤り訂正を実行し、
    　前記不揮発メモリデバイスは、（ｃ３２）の誤り訂正に失敗した場合、（ｃ１１）を実行する、
    請求項３記載の装置。
  5. 　（ｃ３１）では、誤り率が大きくなる電圧分布レベルについての対数尤度比の絶対値が小さくされ、
    　　前記誤り率が大きくなる電圧分布レベルは、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数と、前記ペア領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数とに従う、
    請求項４記載の装置。
  6. 　前記不揮発メモリデバイスは、前記ペア領域からデータを読み出すリードコマンドである対象リードコマンドがリードコマンドのキューに蓄積されている場合に、（ｃ３１）を実行する、
    請求項４記載の装置。
  7. 　前記不揮発メモリデバイスは、前記ペア領域から読み出されたデータがキャッシュデータとして存在する場合に、（ｃ３１）を実行する、
    請求項４記載の装置。
  8. 　（ｃ３１）の最適化前後の対数尤度比の差は、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数と、前記ペア領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数とによって異なる、
    請求項４記載の装置。
  9. 　（ｃ００）の最適化前後の対数尤度比の差は、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数によって異なる、
    請求項３記載の装置。
  10. 　（ｃ００）の最適化は、遷移元の電圧分布レベルに対応した対数尤度比と遷移先の電圧分布レベルに対応した対数尤度比とのうちの少なくとも１つの絶対値を変更することである、
    請求項３記載の装置。
  11. 　前記不揮発メモリデバイスは、検査リード処理を実行し、
    　前記検査リード処理は、
    　　前記不揮発メモリのうちの複数の検査対象領域の各々からデータを読み出すことと、
    　　前記不揮発メモリのうちの複数の検査対象領域の各々について、読み出されたデータの誤り訂正を実行することと、
    　　前記不揮発メモリのうちの複数の検査対象領域の各々についての誤り訂正の結果に基づき、前記１以上の読み出し閾値種類の各々についての遷移数を記録することと
    を含み、
    　（ｃ１１）において、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数は、前記検査リード処理において記録された遷移数である、
    請求項１記載の装置。
  12. 　複数の電圧分布レベルがある不揮発メモリから読み出されたデータの誤り訂正制御の方法であって、
    　（Ａ）前記不揮発メモリのうちの読み出し元領域から、設定されている読み出し閾値を用いて、データを読み出し、
    　（Ｂ）前記読み出されたデータについて誤り訂正を実行し、
    　（Ｃ）前記誤り訂正に失敗した場合、
    　　（ｃ１１）１以上の読み出し閾値種類の各々についての遷移数のうちの、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数を基に、その使用された読み出し閾値を最適化し、
    　　　　前記１以上の読み出し閾値種類の各々は、対応する電圧分布レベル間の閾値であり、
    　　　　前記１以上の読み出し閾値種類の各々についての遷移数は、その読み出し閾値種類に対応した電圧分布レベル間で遷移した値の数である、
    方法。
  13. 　複数の電圧分布レベルがある不揮発メモリと、
    　前記不揮発メモリに接続されたコントローラと
    を有し、
    　前記コントローラが、
    　　（Ａ）前記不揮発メモリのうちの読み出し元領域から、設定されている読み出し閾値を用いて、データを読み出し、
    　　（Ｂ）前記読み出されたデータについて誤り訂正を実行し、
    　　（Ｃ）前記誤り訂正に失敗した場合、
    　　　　（ｃ１１）１以上の読み出し閾値種類の各々についての遷移数のうちの、前記読み出し元領域からデータを読み出すときに使用された読み出し閾値の種類についての遷移数を基に、その使用された読み出し閾値を最適化し、
    　　　　　　前記１以上の読み出し閾値種類の各々は、対応する電圧分布レベル間の閾値であり、
    　　　　　　前記１以上の読み出し閾値種類の各々についての遷移数は、その読み出し閾値種類に対応した電圧分布レベル間で遷移した値の数である、
    不揮発メモリデバイス。
PCT/JP2016/069380 2016-06-30 2016-06-30 不揮発メモリデバイスを有する装置、および、誤り訂正制御方法 WO2018003050A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/069380 WO2018003050A1 (ja) 2016-06-30 2016-06-30 不揮発メモリデバイスを有する装置、および、誤り訂正制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/069380 WO2018003050A1 (ja) 2016-06-30 2016-06-30 不揮発メモリデバイスを有する装置、および、誤り訂正制御方法

Publications (1)

Publication Number Publication Date
WO2018003050A1 true WO2018003050A1 (ja) 2018-01-04

Family

ID=60786239

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/069380 WO2018003050A1 (ja) 2016-06-30 2016-06-30 不揮発メモリデバイスを有する装置、および、誤り訂正制御方法

Country Status (1)

Country Link
WO (1) WO2018003050A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019194841A (ja) * 2018-04-09 2019-11-07 インテル・コーポレーション 片側ソフト読み出し
JP2020047318A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 メモリシステム
US11817154B2 (en) 2021-03-23 2023-11-14 Western Digital Technologies, Inc. Optimized threshold translation from serialized pipeline

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011203833A (ja) * 2010-03-24 2011-10-13 Toshiba Corp メモリシステム
US8351258B1 (en) * 2010-01-22 2013-01-08 Marvell International Ltd. Adapting read reference voltage in flash memory device
WO2014113402A1 (en) * 2013-01-21 2014-07-24 Sandisk Technologies Inc. Systems and methods of updating read voltages
US20140347923A1 (en) * 2013-05-23 2014-11-27 Seagate Technology Llc Threshold voltage calibration using reference pattern detection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8351258B1 (en) * 2010-01-22 2013-01-08 Marvell International Ltd. Adapting read reference voltage in flash memory device
JP2011203833A (ja) * 2010-03-24 2011-10-13 Toshiba Corp メモリシステム
WO2014113402A1 (en) * 2013-01-21 2014-07-24 Sandisk Technologies Inc. Systems and methods of updating read voltages
US20140347923A1 (en) * 2013-05-23 2014-11-27 Seagate Technology Llc Threshold voltage calibration using reference pattern detection

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019194841A (ja) * 2018-04-09 2019-11-07 インテル・コーポレーション 片側ソフト読み出し
JP7321717B2 (ja) 2018-04-09 2023-08-07 タホ リサーチ リミテッド 片側ソフト読み出し
JP2020047318A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 メモリシステム
JP7158965B2 (ja) 2018-09-14 2022-10-24 キオクシア株式会社 メモリシステム
US11817154B2 (en) 2021-03-23 2023-11-14 Western Digital Technologies, Inc. Optimized threshold translation from serialized pipeline

Similar Documents

Publication Publication Date Title
US10896123B2 (en) Enhancing the effectiveness of read scan performance and reliability for non-volatile memory
US9858996B2 (en) Memory access module for performing sensing operations on storage cells of a storage device to obtain soft information and executing a program mode to control access to the storage device
CN112783685B (zh) 快速收敛的低密度奇偶校验码的位翻转解码器
US8332726B2 (en) Non-volatile semiconductor memory device
US10545819B1 (en) Soft-decision input generation for data storage systems
US9092350B1 (en) Detection and handling of unbalanced errors in interleaved codewords
US9502117B2 (en) Cell-level statistics collection for detection and decoding in flash memories
US20100251075A1 (en) Memory controller and semiconductor memory apparatus
US10108490B1 (en) Decoding method, memory storage device and memory control circuit unit
JP7039298B2 (ja) メモリシステム
US10803973B2 (en) Memory management method and storage controller
JP2021111826A (ja) 復号装置及び復号方法
CN112860474B (zh) 快速收敛的低密度奇偶校验码的软位翻转解码器
JP2018163707A (ja) 半導体記憶装置及びそのリード制御方法
WO2018003050A1 (ja) 不揮発メモリデバイスを有する装置、および、誤り訂正制御方法
US11057058B2 (en) Quality of service of an adaptive soft decoder
US9009576B1 (en) Adaptive LLR based on syndrome weight
US20210407598A1 (en) Dual Sense Bin Balancing In NAND Flash
US9959166B2 (en) Error correction for non-volatile memory
TW201435892A (zh) 具有受配置以防止過度校正之錯誤校正的記憶體
US11349495B2 (en) Recovering from hard decoding errors by remapping log likelihood ratio values read from NAND memory cells
US11146295B1 (en) Decoding method, memory storage device, and memory controlling circuit unit
WO2018119900A1 (zh) 数据读取方法及闪存设备
CN107025940B (zh) 非易失性存储器装置及其实时自适应读取电压调整方法
US20240103727A1 (en) Out-of-order bit-flipping decoders for non-volatile memory devices

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16907283

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16907283

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP