WO2017199436A1 - 電子部品内蔵基板およびその製造方法 - Google Patents

電子部品内蔵基板およびその製造方法 Download PDF

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core substrate
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buried layer
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服部　和生
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Murata Manufacturing Co Ltd
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the present invention relates to an electronic component built-in substrate including a core substrate, an electronic component mounted on one main surface of the core substrate, and an embedded layer provided by embedding the electronic component, and a manufacturing method thereof. .
  • Patent Document 1 An electronic component-embedded substrate that has been made thinner by embedding electronic components inside the substrate.
  • FIG. 8 is a cross-sectional view of the electronic component built-in substrate 100 described in Patent Document 1.
  • the electronic components 101 and 102 are mounted on the core substrate 108, and the embedded layer 109 is formed so that the electronic components 101 and 102 are embedded.
  • Such an electronic component built-in substrate 100 is light in weight and does not involve high-temperature firing like a ceramic substrate, and therefore has an advantage that there are few restrictions on the built-in electronic components.
  • a multilayer ceramic capacitor is considered as the electronic components 101 and 102 embedded in the embedded layer 109 of the electronic component built-in substrate 100 described in Patent Document 1.
  • FIG. 9 shows a cross-sectional view of the multilayer ceramic capacitor 201.
  • the multilayer ceramic capacitor 201 includes a ceramic multilayer body 202 and a first external electrode 203 and a second external electrode 204 provided on the surface of the ceramic multilayer body 202.
  • the ceramic laminate 202 is a laminate in which capacitor elements each having a ceramic dielectric layer 205 inserted between a first internal electrode 206 and a second internal electrode 207 are connected in parallel.
  • Such a multilayer ceramic capacitor 201 is excellent in reliability and durability, and can realize a small size and a large capacity.
  • the small-sized and large-capacity monolithic ceramic capacitor 201 often uses a high dielectric constant ceramic material based on barium titanate as the material of the ceramic dielectric layer 205 constituting the ceramic laminate 202.
  • a voltage is applied to the multilayer ceramic capacitor 201 including such a ceramic multilayer body 202, a distortion corresponding to the magnitude of the applied voltage is generated in the ceramic multilayer body 202 due to the electrostrictive effect and the inverse piezoelectric effect.
  • the ceramic laminate 202 repeatedly expands in the stacking direction and contracts in the plane direction orthogonal to the stacking direction.
  • Such vibration of the substrate B may cause malfunction of the acceleration sensor when an acceleration sensor such as a shock sensor is mounted on the substrate B.
  • both the solder S and the embedded layer cause the distortion of the ceramic multilayer body 202 to the substrate. It is possible to transmit to B. In that case, there is a concern that the vibration of the substrate B described above becomes large and the audible sound becomes large.
  • an object of the present invention is to reduce vibration even if distortion due to application of voltage occurs in an electronic component embedded in an embedded layer including a resin material portion, and further prevent or reduce generation of audible sound due to vibration.
  • An electronic component built-in substrate and a manufacturing method thereof are provided.
  • the embedded component is reduced in order to reduce vibration of the electronic component built-in substrate and to prevent or reduce generation of audible sound due to vibration. Improvements in layer thickness are achieved.
  • An electronic component built-in substrate includes a core substrate having one parallel main surface and the other main surface, at least one electronic component mounted on one main surface of the core substrate, and an embedded layer. .
  • the electronic component is a multilayer capacitor including a multilayer body, and a first external electrode and a second external electrode provided on the surface of the multilayer body.
  • the multilayer body includes a capacitance developing portion in which a capacitor element in which a dielectric layer is inserted between a first internal electrode and a second internal electrode is stacked, and a first sandwiching the capacitance developing portion.
  • the protection part and the second protection part are included.
  • the first external electrode is connected to the first internal electrode.
  • the second external electrode is connected to the second internal electrode.
  • the material of the dielectric in the multilayer capacitor is not particularly limited as long as it can be distorted by applying a voltage.
  • the embedded layer is provided so that an electronic component is embedded in one main surface of the core substrate and the outer surface is parallel to the one main surface of the core substrate.
  • the buried layer thickness T R the buried layer elastic modulus E R , the core substrate thickness T B , the core substrate elastic modulus E B, and the static when the one principal surface of the core substrate is the reference plane.
  • the height T C of the center of the capacity expression unit thereby satisfying the expression (1).
  • the buried layer thickness T R In the electronic component built-in substrate, the buried layer thickness T R , the buried layer elastic modulus E R , the core substrate thickness T B , the core substrate elastic modulus E B, and the center of the capacitance developing portion
  • the height T C satisfies the relationship represented by the formula (1).
  • the electronic component built-in substrate includes a core substrate, a first portion of an embedded layer having a thickness T C above and below the center of the electrostatic capacity developing portion of the electronic component, and an embedded portion obtained by subtracting the first portion from the thickness of the entire embedded layer.
  • the first portion of the embedded layer is substantially symmetrical on the top and bottom of the center surface of the capacitance developing portion, and even if distortion occurs in the electronic component, It is considered that the layer and the lower layer vibrate so as to cancel each other's vibrations.
  • the relationship represented by the above formula (1) is that the core substrate and the second portion of the buried layer include the interaction with the first portion of the buried layer, as seen from the center plane of the capacitance developing portion. It is inferred that it represents a condition that vibrates so as to cancel each other's vibrations.
  • each component in the electronic component built-in substrate satisfies the relationship expressed by the expression (1), thereby reducing vibration of the electronic component built-in substrate and preventing or reducing generation of audible sound due to vibration. it can.
  • the first preferred embodiment of the electronic component built-in substrate according to the present invention includes a buried layer thickness T R , a buried layer elastic modulus E R , a core substrate thickness T B, and a core substrate elastic modulus E B.
  • the buried layer thickness T R the buried layer elastic modulus E R , the core substrate thickness T B , the core substrate elastic modulus E B, and the center of the capacitance developing portion and height T C is, which satisfies the relationship represented by equation (1) to (4) below.
  • each component in the electronic component built-in substrate as represented by the above formulas (2) to (4), the above-mentioned core substrate and the second portion of the buried layer are connected to the first portion of the buried layer. It is inferred that they vibrate so as to surely cancel each other's vibrations, as seen from the center plane of the capacitance developing part, including the interaction with the.
  • the thickness of the first protective part of the electronic component is thicker than the thickness of the second protective part. Furthermore, the electronic component is mounted such that the first protection portion is on the one main surface side of the core substrate.
  • the center of the electrostatic capacity developing portion of the electronic component is more from one main surface of the core substrate than when the first protective portion and the second protective portion have the same thickness. It is in a high position.
  • the dimensions of each component in the electronic component built-in substrate satisfy the relationship between the above-described embodiment and the first preferred embodiment, and thus the electronic component built-in substrate has already been reduced to some extent even when there is no embedded layer. Vibration can be further reduced, and generation of audible sound due to vibration can be more reliably prevented or reduced.
  • the present invention is also directed to a method for manufacturing an electronic component built-in substrate.
  • a method of manufacturing an electronic component built-in substrate according to the present invention includes a core substrate having one parallel main surface and the other main surface, at least one electronic component mounted on one main surface of the core substrate, an embedded layer, The manufacturing method of the electronic component built-in board
  • the electronic component is a multilayer capacitor including a multilayer body, and a first external electrode and a second external electrode provided on the surface of the multilayer body.
  • the multilayer body includes a capacitance developing portion in which a capacitor element in which a dielectric layer is inserted between a first internal electrode and a second internal electrode is stacked, and a first sandwiching the capacitance developing portion.
  • the protection part and the second protection part are included.
  • the first external electrode is connected to the first internal electrode.
  • the second external electrode is connected to the second internal electrode.
  • the embedded layer is provided so that an electronic component is embedded in one main surface of the core substrate and the outer surface is parallel to the one main surface of the core substrate.
  • the method for manufacturing an electronic component built-in substrate according to the present invention includes a mounting step and a buried layer forming step.
  • the mounting process is a process of mounting an electronic component on one main surface of the core substrate.
  • the buried layer forming step is a step of providing a buried layer for embedding the electronic component on one main surface of the core substrate.
  • the buried layer R includes the thickness T R of the buried layer, the elastic modulus E R of the buried layer, the thickness T B of the core substrate, the elastic modulus E B of the core substrate, and one of the core substrates. and height T C of the center of the electrostatic capacity developing unit upon a reference plane surface is provided so as to satisfy the expression (1).
  • the embedded layer is formed so that each component in the electronic component built-in substrate satisfies the relationship represented by the formula (1).
  • a first preferred embodiment of the method of manufacturing an electronic component-embedded substrate according to the present invention the buried layer forming step, the buried layer R has a thickness T R of the buried layer, and the elastic modulus E R of the buried layer, the core substrate
  • the thickness T B of the core substrate, the elastic modulus E B of the core substrate, and the center height T C of the capacitance developing portion when one main surface of the core substrate is used as a reference surface are expressed by the above equation (1).
  • it is provided so as to further satisfy the expressions (2) to (4).
  • the embedded layer is formed so that each component in the electronic component built-in substrate satisfies the relationship expressed by the equations (1) to (4). .
  • the buried layer thickness T R the buried layer elastic modulus E R , the core substrate thickness T B , the core substrate elastic modulus E B, and the capacitance developing portion
  • the center height T C satisfies the relationship expressed by the above formula (1).
  • the embedded layer is formed so that each component in the electronic component built-in substrate satisfies the relationship represented by the above formula (1). To do.
  • FIG. 1 is a top view of an electronic component built-in substrate 1 according to an embodiment of the present invention.
  • 1 is a cross-sectional view of an electronic component built-in substrate 1 according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view taken along the line Y1-Y1 in FIG.
  • FIG. 2B is a cross-sectional view taken along the line X1-X1 in FIG.
  • It is an external appearance perspective view for demonstrating the deflection amount h when the external force F acts on plate-shaped member PM.
  • It is a graph which shows the result of having calculated
  • FIG. 1 is a top view of an electronic component built-in substrate 1 according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view taken along the line Y1-Y1 in FIG. 2B is a cross-sectional view taken along the line X1-X1 in FIG.
  • the electronic component built-in substrate 1 includes a core substrate B, an electronic component 10, and an embedded layer R.
  • the electronic component 10 is mounted on one main surface of the core substrate B having one main surface and the other main surface that are parallel in the error range.
  • the embedded layer R is provided so that the electronic component 10 is embedded in one main surface of the core substrate B, and the outer surface is parallel to the one main surface of the core substrate B in an error range.
  • the buried layer R includes a resin material portion.
  • the resin material portion is formed using a resin material in which a glass material, silica, or the like is dispersed as a filler.
  • the buried layer R may further include a conductive material part provided on the surface of the resin material part in addition to the resin material part (not shown in FIGS. 1 and 2).
  • the core substrate B is a multilayer substrate corresponding to the above-described FIG. 6, and is illustrated in a simplified manner with internal electrodes and vias not shown.
  • the size relationship between the core substrate B and the electronic component 10 is different from the actual one.
  • the electronic component 10 is a multilayer ceramic capacitor including a ceramic multilayer body 11, a first external electrode 12, and a second external electrode 13.
  • the ceramic multilayer body 11 includes a capacitance developing portion CP in which a capacitor element in which a ceramic dielectric layer 14 is inserted between a first internal electrode 15 and a second internal electrode 16 is laminated. The structure is sandwiched between the ceramic protection part P1 and the second ceramic protection part P2.
  • the ceramic laminate 11 has two end faces facing each other and a side face connecting the two end faces.
  • the first external electrode 12 is connected to the first internal electrode 15, and the second external electrode 13 is connected to the second internal electrode 16.
  • the first external electrode 12 and the second external electrode 13 are each provided on the surface of the ceramic laminate 11.
  • the dielectric material may be a ceramic material as long as it can be distorted by voltage application.
  • the present invention can also be applied to a multilayer metallized film capacitor which is a multilayer capacitor using a resin material as a dielectric material other than a ceramic material.
  • the electronic component 10 is mounted on the mounting lands L11 and L12 using the solder S.
  • the material of the mounting lands L11 and L12 and the material of the solder S can be appropriately selected from existing ones.
  • the mounting lands L11 and L12 are on a wiring including a conductive pattern (not shown). A voltage is applied to the electronic component 10 through this wiring.
  • the electronic component built-in substrate 1 may have a plurality of electronic components 10 mounted thereon. Similarly, electronic components other than the multilayer ceramic capacitor may be mounted on the electronic component built-in substrate 1.
  • the electronic component 10 which is a multilayer ceramic capacitor is often made of a high dielectric constant ceramic material based on barium titanate, it may vibrate due to distortion during voltage application. This vibration is transmitted to the substrate B fixed to the electronic component 10 through the solder S. When the electronic component 10 is embedded in the embedded layer R, the substrate B is also transmitted through the embedded layer R. Is transmitted to.
  • Buried layer R has a thickness T R of the buried layer, and the elastic modulus E R of the buried layer, the thickness T B of the core substrate, and the elastic modulus E B of the core substrate, and the reference plane of the one main surface of the core board B
  • the height T C of the center of the capacitance developing portion satisfies the expression (1), and preferably satisfies the expressions (2) to (4).
  • the electronic component built-in substrate 1 includes the core substrate B, the first portion R 1 of the embedded layer having a thickness T C above and below the center of the electrostatic capacity developing portion CP of the electronic component 10, and the embedded layer. It is configured to include three parts, a second part R 2 of the buried layer obtained by subtracting the first part from the entire thickness.
  • the first portion R 1 includes the mounting lands L11 and L12 and the solder S, precisely, the top and bottom thereof are symmetrical with respect to the center plane of the electrostatic capacitance developing portion CP of the electronic component 10. Absent. However, the mounting lands L11 and L12 and the solder S are thinner than the thickness of the buried layer R, and can be ignored in order to simplify the structure.
  • the upper layer and the lower layer on the center plane of the capacitance developing portion CP are substantially symmetric. In that case, even if distortion occurs due to the application of voltage to the electronic component 10 in the first portion R 1 , the upper layer and the lower layer on the center plane of the capacitance developing part CP mutually vibrate. Will vibrate so as to cancel each other.
  • the second portion R 2 of the embedded layer and the core substrate B cancel each other's vibration when viewed from the center plane of the capacitance developing portion CP. It only has to vibrate to fit.
  • a single plate-like member PM having a distance L, a width W, a thickness T, and an elastic modulus E between fulcrums as shown in FIG. 3A is caused by the action of an external force F as shown in FIG.
  • the deflection amount h is expressed by equation (5).
  • Equation (7) indicates that when the deflection of the core substrate B and the second portion R 2 of the buried layer is the same size and in the opposite direction, that is, the core substrate B and the second portion R 2 of the buried layer are It represents the case of vibrating so as to cancel out the vibrations.
  • the second portion R 2 and the upper layer of the first portion R 1 influence each other due to factors that are not taken into account when vibrating.
  • the core substrate B and the lower layer of the first portion R1 influence each other due to factors that are not taken into account when vibrating. For this reason, the second portion R 2 and the core substrate B cannot be handled as being individually vibrated.
  • the thickness T R of the buried layer and the thickness T B of the core substrate are variables, and the ratio E B / B between the elastic modulus E B of the core substrate and the elastic modulus E R of the buried layer.
  • a linear equation was assumed in which E R and the center height T C of the capacitance developing portion were constant.
  • the actual vibration is obtained using the exponent m of the ratio E B / E R of the elastic modulus E B of the core substrate and the elastic modulus E R of the buried layer as a fitting parameter. Based on the state, a vibration conditional expression was obtained. That is, the above linear equation is expressed by equation (8).
  • the vibration parameter VP indicating the vibration of the electronic component built-in substrate 1 is expressed by the equation (9) obtained by dividing the right side of the equation (8) by the elastic modulus E R of the buried layer.
  • the vibration parameter VP When the vibration parameter VP is 1, the vibration of the electronic component built-in substrate 1 is the smallest. On the other hand, as the vibration parameter VP is further away from 1, the vibration of the electronic component built-in substrate 1 increases.
  • the present inventor has found that by controlling the vibration parameter VP, it is possible to control the vibration of the electronic component built-in substrate and the generation of an audible sound based on the vibration, thereby achieving the present invention.
  • the magnitude of the sound pressure corresponding to the vibration of the substrate in the state where the electronic component 10 is not embedded in the embedded layer R is set as the reference sound pressure, and the range of the vibration parameter VP corresponding to the range smaller than the reference sound pressure.
  • the sound pressure is a value obtained by converting the largest amplitude among vibrations generated in the audible range into a loudness.
  • the inventor of the present invention has defined an upper limit value A and a lower limit value B of the vibration parameter VP that is smaller than the reference sound pressure, and a power exponent m value based on the above technical idea.
  • the thickness T R of the electronic component built-buried layer provided on the major surface one substrate 1 the relationship between the sound pressure corresponding to the magnitude of the vibration, based on the finite element method for elastic modulus E R of various buried layer Obtained by simulation. Then, by comparing with the simulation result, the upper limit value A and the lower limit value B of the vibration parameter VP and the power exponent m were determined.
  • the thickness T R of the electronic components provided on one main surface of the built-in substrate 1 buried layer the relationship between the sound pressure corresponding to the magnitude of the vibration, the results obtained by simulation based on the finite element method It is a graph to show.
  • the sound pressure represents the magnitude of a sound (so-called “squeal”) generated in the L direction of the electronic component 10 (a direction parallel to the core substrate B in FIG. 2B).
  • squeal a sound generated in the L direction of the electronic component 10 (a direction parallel to the core substrate B in FIG. 2B).
  • the electronic component 10 is mounted such that the internal electrodes 15 and 16 are parallel to the core substrate B.
  • the thickness T B of the core substrate is 0.8 mm
  • the elastic modulus E B of the core substrate is 20 GPa
  • the center height T C of the capacitance developing portion is 0.315 mm.
  • Modulus E B of the core substrate B uses a value plausible as the elastic modulus generally glass epoxy substrate used (flexural modulus).
  • Electronic component 10 as the length of the L direction is embedded in the buried layer R of 24 mm, and calculating the change in sound pressure due to the change of the thickness T R of the buried layer.
  • FIG. 4 shows three simulation results when the elastic modulus E R of the buried layer is 15 GPa, 25 GPa, and 35 GPa.
  • the thickness T R was focused on.
  • the thickness T R of the buried layer at which the sound pressure is a minimum value is about 1.6 mm, about 1.3 mm, and about 1.15 mm, respectively.
  • the exponent m is 3/4
  • the upper limit value A of the vibration parameter VP is 1.2
  • the lower limit value B is 0.8. I understood.
  • the thickness T R of the buried layer, and the elastic modulus E R of the buried layer, the thickness T B of the core substrate, and the elastic modulus E B of the core substrate, when a reference plane one major surface of the core board B When the relationship with the center height T C of the electrostatic capacity developing portion satisfies the expression (1), vibration of the electronic component built-in substrate 1 is reduced, and generation of audible sound due to vibration is prevented or reduced. The Therefore, the sound pressure of the audible sound due to the vibration of the electronic component built-in substrate 1 becomes smaller than the reference sound pressure.
  • FIG. 5 is a cross-sectional view of Modification 1A of the electronic component built-in substrate according to the embodiment of the present invention.
  • FIG. 5A corresponds to an arrow cross-sectional view (FIG. 2A) of a plane including a Y1-Y1 line in FIG.
  • FIG. 5B corresponds to an arrow cross-sectional view (FIG. 2B) of the plane including the line X1-X1 in FIG.
  • the thickness of the first ceramic protection portion P1 of the electronic component 10 is larger than the thickness of the second ceramic protection portion P2. Further, the electronic component 10 is mounted such that the first ceramic protection portion P1 is on the one main surface side of the core substrate B.
  • the core substrate B is illustrated in a simplified manner as in the above-described embodiment.
  • the center of the electrostatic capacity developing portion CP of the electronic component 10 is the same thickness as the first ceramic protective portion P1 and the second ceramic protective portion P2. Compared with the case where it has, it is a higher position from the one main surface of the core substrate B.
  • Japanese Patent Laid-Open No. 2013-65820 describes that vibration of an electronic component built-in substrate can be effectively reduced by mounting the electronic component 10 having the above structure on a core substrate B.
  • FIGS. 6 and 7 are diagrams schematically showing a mounting process and a buried layer forming process sequentially performed in the example of the method for manufacturing the electronic component built-in substrate 1.
  • FIGS. 6 and 7 corresponds to an arrow sectional view (FIG. 2A) of a plane including the Y1-Y1 line of FIG.
  • ⁇ Mounting process> 6A and 6B are diagrams schematically showing a mounting process of the method for manufacturing the electronic component built-in substrate 1. Through the mounting process, the electronic component 10 is mounted on one main surface of the core substrate B.
  • FIG. 6A shows a stage of preparing the electronic component 10 and the core substrate B on which the electronic component 10 is mounted.
  • the electronic component 10 is a multilayer ceramic capacitor having the above-described structure and generating distortion when a voltage is applied.
  • the core substrate 10 includes mounting lands L11 and L12 (L12 not shown) for joining the electronic component 10 on one main surface.
  • FIG. 6B shows a stage in which the electronic component 10 is mounted on one main surface of the core substrate 10 by joining the mounting lands L11 and L12 using the solder S.
  • the center plane of the capacitance developing part CP has a height T C when one main surface of the core substrate B is used as a reference plane.
  • ⁇ Embedded layer formation process> 7A and 7B are diagrams schematically showing a buried layer forming step of the method for manufacturing the electronic component built-in substrate 1.
  • the embedded layer R is provided on one main surface of the core substrate B so that the electronic component 10 is embedded.
  • FIG. 7A shows a step of applying a liquid resin LR to one main surface of the core substrate B on which the electronic component 10 is mounted, for example, with a dispenser D so as to have a predetermined thickness represented by a one-dot chain line. Indicates.
  • the apparatus used for coating is not limited to the dispenser D described above, and an existing coating apparatus can be used.
  • various coaters such as a curtain coater and a spin coater may be used.
  • liquid resin LR is not limited to a single resin material, and a resin material containing a filler such as a glass material or silica as a filler can be used.
  • the embedded layer R is not limited to the method of applying the liquid resin LR as shown in FIG. 7A, but a sheet-like prepreg is placed on one main surface of the core substrate B in a semi-cured state, and an electronic component You may form by pressing so that 10 may be embedded.
  • FIG. 7B shows a stage in which the liquid resin LR in which the electronic component 10 is embedded is heated and cured to obtain a buried layer R after curing.
  • the embedded layer R after curing has its thickness T R , the elastic modulus E R of the embedded layer, the thickness T B of the core substrate, the elastic modulus E B of the core substrate, and the center of the capacitance developing portion. of the height T C is formed so as to satisfy the expression (1).
  • the relationship represented by the above formula (1) is that the core substrate B and the second portion R 2 of the buried layer include the interaction between the first portion R 1 of the buried layer and the electrostatic capacitance.
  • the core substrate B and the second portion R 2 of the buried layer include the interaction between the first portion R 1 of the buried layer and the electrostatic capacitance.
  • the embedded layer R is formed so that each component in the electronic component built-in substrate 1 satisfies the relationship represented by the expression (1), so that the vibration in the audible frequency range described above is generated.
  • An electronic component-embedded substrate that is smaller and reliably prevents or reduces the generation of audible sound can be efficiently manufactured.
  • the embedded layer R is provided so that each component in the electronic component built-in substrate 1 further satisfies the expressions (2) to (4) in addition to the above expression (1). It is preferred that
  • the embedded layer forming step by forming the embedded layer R so that each component in the electronic component built-in substrate 1 satisfies the relationship expressed by the formulas (1) to (4), the above-mentioned audible frequency range is obtained. Therefore, it is possible to efficiently manufacture an electronic component built-in substrate in which the vibration of the electronic component is smaller and the generation of audible sound is reliably prevented or reduced.
  • Adjustment of the thickness T R of the buried layer, in anticipation of volume change upon curing of the resin LR liquid, after curing the resin LR liquid may be applied to a thickness of T R. Further, the resin LR liquid was coated in advance larger amount, by removing the excess resin after curing, the thickness T R of the buried layer may be a desired value.
  • substrate 10 Electronic component (multilayer ceramic capacitor), 11 Ceramic laminated body, 12 1st external electrode, 13 2nd external electrode, 14 Ceramic dielectric layer, 15 1st internal electrode, 16 2nd internal electrodes, B core substrate, CP capacitance expression of, P1 first ceramic protective part, P2 second ceramic protective part, R buried layer, T C capacitance expression unit center height, T B the thickness of the core substrate, the elastic modulus of E B core substrate, the thickness of T R buried layer, the elastic modulus of E R buried layer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

電子部品内蔵基板(１)は、コア基板(Ｂ)と、コア基板(Ｂ)の一方主面に実装された電子部品(１０)と、電子部品(１０)を埋設して設けられた埋設層(Ｒ)とを備える。電子部品(１０)は、セラミック積層体(１１)を備える積層セラミックコンデンサである。セラミック積層体(１１)は、セラミック誘電体層(１４)が第１の内部電極(１５)と第２の内部電極(１６)との間に挿入されてなるコンデンサ素子が積層された静電容量発現部(ＣＰ)を含む。埋設層(Ｒ)の厚み(ＴR)と、埋設層(Ｒ)の弾性率(ＥR)と、コア基板(Ｂ)の厚み(ＴB)と、コア基板(Ｂ)の弾性率(ＥB)と、コア基板(Ｂ)の一方主面を基準面としたときの静電容量発現部(ＣＰ)の中心の高さ(ＴC)とは、【数１】を満足する。

Description

電子部品内蔵基板およびその製造方法
　この発明は、コア基板と、コア基板の一方主面に実装された電子部品と、その電子部品を埋設して設けられた埋設層とを備える電子部品内蔵基板、およびその製造方法に関するものである。
　近年、携帯型電子機器の薄型化を受けて、国際公開第２０１１／１３５９２６号（特許文献１）のように、基板内部に電子部品を埋設することにより基板の薄型化を図った電子部品内蔵基板が提案されている。
　図８は、特許文献１に記載されている電子部品内蔵基板１００の断面図である。図８に記載の電子部品内蔵基板１００では、コア基板１０８に電子部品１０１、１０２が実装され、それらの電子部品１０１、１０２が埋設されるように埋設層１０９が形成されている。
　このような電子部品内蔵基板１００は、軽量であり、かつセラミック基板のように高温焼成を伴わないため、内蔵する電子部品に制約が少ないという利点がある。
　ここで、特許文献１に記載の電子部品内蔵基板１００の埋設層１０９に埋設される電子部品１０１、１０２として、積層セラミックコンデンサを考える。図９に、積層セラミックコンデンサ２０１の断面図を示す。
　積層セラミックコンデンサ２０１は、セラミック積層体２０２と、セラミック積層体２０２の表面に設けられる第１の外部電極２０３および第２の外部電極２０４とを備える。セラミック積層体２０２は、セラミック誘電体層２０５が第１の内部電極２０６と第２の内部電極２０７との間に挿入されてなるコンデンサ素子が、並列接続されて積層されたものである。そのような積層セラミックコンデンサ２０１は、信頼性および耐久性に優れ、小型大容量を実現することができる。
　小型大容量の積層セラミックコンデンサ２０１は、セラミック積層体２０２を構成するセラミック誘電体層２０５の材料として、チタン酸バリウムを基本材料とする高誘電率のセラミック材料を用いることが多い。そのようなセラミック積層体２０２を備える積層セラミックコンデンサ２０１に電圧を印加すると、電歪効果および逆圧電効果により、印加された電圧の大きさに応じた歪みがセラミック積層体２０２に発生する。それに伴い、セラミック積層体２０２が、積層方向への膨張、積層方向と直交する面方向への収縮を繰り返す。
　近年、積層セラミックコンデンサ２０１の小型化・薄層化の進展に伴い、誘電体に印加される電界強度が高くなったため、上記のセラミック積層体２０２の歪みの度合いも大きくなっている。
　ここで、図１０（Ａ）に示すように、積層セラミックコンデンサ２０１が、はんだＳにより基板Ｂに実装された場合を考える。積層セラミックコンデンサ２０１に電圧が印加されると、図１０（Ｂ）に示すように、セラミック積層体２０２に発生した歪みが、はんだＳを介して積層セラミックコンデンサ２０１に固着されている基板Ｂを振動させる。
　このような基板Ｂの振動は、基板Ｂに例えばショックセンサなどの加速度センサが実装されていた場合、加速度センサの誤作動を引き起こす可能性がある。
　また、その振動数が可聴域である２０Ｈｚ～２０ｋＨｚである場合、可聴音として人間の耳に認識される。この現象は「鳴き（ａｃｏｕｓｔｉｃ　ｎｏｉｓｅ）」とも言われ、電子機器の静寂化に伴い、ノートパソコン、携帯電話、デジタルカメラなどの様々なアプリケーションの電源回路などにおける設計の課題となっている。
国際公開第２０１１／１３５９２６号
　積層セラミックコンデンサ２０１を上記のように基板ＢにはんだＳにより実装し、さらに特許文献１に記載のように埋設層に埋設した場合、はんだＳと埋設層とが共にセラミック積層体２０２の歪みを基板Ｂに伝達することが考えられる。その場合、前述の基板Ｂの振動が大きくなり、また可聴音が大きくなることが懸念される。
　そこで、この発明の目的は、樹脂材料部を含む埋設層に埋設されている電子部品に電圧の印加による歪みが発生したとしても、振動が低減され、さらに振動による可聴音の発生が防止または低減された電子部品内蔵基板、およびその製造方法を提供することである。
　この発明では、埋設層に埋設されている電子部品に電圧の印加による歪みが発生したとしても、電子部品内蔵基板の振動を低減し、さらに振動による可聴音の発生を防止または低減するため、埋設層の厚みについての改良が図られる。
　この発明は、まず電子部品内蔵基板に向けられる。
　この発明に係る電子部品内蔵基板は、平行な一方主面と他方主面とを有するコア基板と、コア基板の一方主面に実装された、少なくとも１つの電子部品と、埋設層と、を備える。
　上記の電子部品は、積層体と、積層体の表面に設けられる第１の外部電極および第２の外部電極と、を備える積層コンデンサである。
　積層体は、誘電体層が第１の内部電極と第２の内部電極との間に挿入されてなるコンデンサ素子が積層された静電容量発現部と、その静電容量発現部を挟む第１の保護部および第２の保護部とを含む。第１の外部電極は、第１の内部電極と接続される。第２の外部電極は、第２の内部電極と接続される。
　なお、上記の積層コンデンサにおける誘電体の材質は、電圧の印加により歪みが発生し得るものであれば特に問わない。
　上記の埋設層は、コア基板の一方主面に、電子部品を埋設し、かつ外表面が前記コア基板の一方主面と平行となるように設けられている。
　そして、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとは、（１）式を満足する。
Figure JPOXMLDOC01-appb-M000005
　上記の電子部品内蔵基板では、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、静電容量発現部の中心の高さＴCとが、（１）式で表される関係を満足している。
　電子部品内蔵基板は、コア基板と、電子部品の静電容量発現部の中心から上下にそれぞれ厚みＴCを有する埋設層の第１部分と、埋設層全体の厚みから第１部分を差し引いた埋設層の第２部分と、の３つの部分を含んで構成される。
　ここで、埋設層の第１部分は、静電容量発現部の中心面の上下が実質的に対称であり、電子部品に歪みが発生したとしても、静電容量発現部の中心面の上側の層と下側の層とは、互いの振動を打ち消し合うように振動すると考えられる。
　上記の（１）式で表される関係は、コア基板と埋設層の第２部分とが、埋設層の第１部分との相互作用を含め、静電容量発現部の中心面から見て、互いの振動を打ち消し合うように振動する条件を表していると推察される。
　したがって、電子部品内蔵基板における各構成要素が（１）式で表される関係を満足することにより、電子部品内蔵基板の振動を低減し、さらに振動による可聴音の発生を防止または低減することができる。
　この発明に係る電子部品内蔵基板における第１の好ましい実施形態は、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、上記の（１）式に加えて、（２）式～（４）式をさらに満足する。
Figure JPOXMLDOC01-appb-M000006
　上記の電子部品内蔵基板では、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、静電容量発現部の中心の高さＴCとが、（１）式～（４）式で表される関係を満足している。
　電子部品内蔵基板における各構成要素を上記の（２）式～（４）式で表されるように定めることにより、前述のコア基板と埋設層の第２部分とが、埋設層の第１部分との相互作用を含め、静電容量発現部の中心面から見て、互いの振動を確実に打ち消し合うように振動すると推察される。
　したがって、電子部品内蔵基板における各構成要素が（１）式～（４）式で表される関係を満足することにより、電子部品内蔵基板の振動を確実に低減し、さらに振動による可聴音の発生を確実に防止または低減することができる。
　この発明に係る電子部品内蔵基板における第２の好ましい実施形態は、電子部品の第１の保護部の厚みが、第２の保護部の厚みより厚くなっている。さらに、電子部品は、第１の保護部がコア基板の一方主面側となるように実装されている。
　上記の電子部品内蔵基板では、電子部品の静電容量発現部の中心が、第１の保護部と第２の保護部とが同じ厚みを有する場合と比べて、コア基板の一方主面からより高い位置となっている。
　上記の構造を有する電子部品をコア基板に実装することにより、効果的に電子部品内蔵基板の振動を低減できることが、別途確認されている。
　したがって、電子部品内蔵基板における各構成要素の寸法が前述の実施形態および第１の好ましい実施形態の関係を満足することにより、埋設層がない場合でも、既にある程度まで低減されている電子部品内蔵基板の振動をさらに低減させ、振動による可聴音の発生をさらに確実に防止または低減することができる。
　また、この発明は、電子部品内蔵基板の製造方法にも向けられる。
　この発明に係る電子部品内蔵基板の製造方法は、平行な一方主面と他方主面とを有するコア基板と、コア基板の一方主面に実装された、少なくとも１つの電子部品と、埋設層と、を備える電子部品内蔵基板の製造方法である。
　上記の電子部品は、積層体と、積層体の表面に設けられる第１の外部電極および第２の外部電極と、を備える積層コンデンサである。
　積層体は、誘電体層が第１の内部電極と第２の内部電極との間に挿入されてなるコンデンサ素子が積層された静電容量発現部と、その静電容量発現部を挟む第１の保護部および第２の保護部とを含む。第１の外部電極は、第１の内部電極と接続される。第２の外部電極は、第２の内部電極と接続される。
　上記の埋設層は、コア基板の一方主面に、電子部品を埋設し、かつ外表面が前記コア基板の一方主面と平行となるように設けられている。
　この発明に係る電子部品内蔵基板の製造方法は、実装工程と、埋設層形成工程と、を備える。
　実装工程は、コア基板の一方主面に、電子部品を実装する工程である。
　埋設層形成工程は、コア基板の一方主面に、電子部品を埋設する埋設層を設ける工程である。埋設層形成工程において、埋設層Ｒは、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、（１）式を満足するように設けられる。
Figure JPOXMLDOC01-appb-M000007
　上記の電子部品内蔵基板の製造方法では、埋設層形成工程において、電子部品内蔵基板における各構成要素が（１）式で表される関係を満足するように埋設層を形成する。
　したがって、前述の可聴周波数域内での振動が小さく、可聴音の発生が防止または低減された電子部品内蔵基板を、効率的に製造することができる。
　この発明に係る電子部品内蔵基板の製造方法における第１の好ましい実施形態は、埋設層形成工程において、埋設層Ｒは、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、上記の（１）式に加えて、（２）式～（４）式をさらに満足するように設けられる。
Figure JPOXMLDOC01-appb-M000008
　上記の電子部品内蔵基板の製造方法では、埋設層形成工程において、電子部品内蔵基板における各構成要素が（１）式～（４）式で表される関係を満足するように埋設層を形成する。
　したがって、前述の可聴周波数域内での振動がより小さく、可聴音の発生が確実に防止または低減された電子部品内蔵基板を、効率的に製造することができる。
　この発明に係る電子部品内蔵基板では、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、静電容量発現部の中心の高さＴCとが、上記の（１）式で表される関係を満足している。
　したがって、埋設層に埋設されている電子部品に電圧の印加による歪みが発生したとしても、電子部品内蔵基板の振動を低減し、さらに振動による可聴音の発生を防止または低減することができる。
　また、この発明に係る電子部品内蔵基板の製造方法では、埋設層形成工程において、電子部品内蔵基板における各構成要素が上記の（１）式で表される関係を満足するように埋設層を形成する。
　したがって、前述の可聴周波数域内での振動が小さく、可聴音の発生が防止または低減された電子部品内蔵基板を、効率的に製造することができる。
この発明の実施形態に係る電子部品内蔵基板１の上面図である。 この発明の実施形態に係る電子部品内蔵基板１の断面図である。（Ａ）は図１のＹ１－Ｙ１線を含む面の矢視断面図である。（Ｂ）は図１のＸ１－Ｘ１線を含む面の矢視断面図である。 板状部材ＰＭに外力Ｆが作用したときのたわみ量ｈを説明するための外観斜視図である。 電子部品内蔵基板１に設けられた埋設層Ｒの厚みと音圧との関係を、シミュレーションにより求めた結果を示すグラフである。 この発明の実施形態に係る電子部品内蔵基板の変形例１Ａの、図１に相当する断面図である。 図１および図２に示した電子部品内蔵基板１の製造方法の一例を説明するためのもので、実装工程を模式的に示す図である。 図１および図２に示した電子部品内蔵基板１の製造方法の一例を説明するためのもので、埋設層形成工程を模式的に示す図である。 背景技術の電子部品内蔵基板１００の断面図である。 この発明が解決しようとする課題を説明するための、積層セラミックコンデンサの断面図である。 この発明が解決しようとする課題を説明するための、積層セラミックコンデンサを基板に実装した状態の断面図である。（Ａ）は電圧が印加されていない状態である。（Ｂ）は電圧が印加されたときの歪みの状態を説明する概略断面図である。
　以下にこの発明の実施形態を示して、本発明の特徴とするところをさらに詳しく説明する。
　－電子部品内蔵基板の実施形態－
　この発明の実施形態に係る電子部品内蔵基板１について、図１および図２を用いて説明する。
　＜電子部品内蔵基板の構造＞
　図１は、この発明の実施形態に係る電子部品内蔵基板１の上面図である。図２（Ａ）は図１のＹ１－Ｙ１線を含む面の矢視断面図である。図２（Ｂ）は図１のＸ１－Ｘ１線を含む面の矢視断面図である。
　この発明の実施形態に係る電子部品内蔵基板１は、コア基板Ｂと、電子部品１０と、埋設層Ｒとを備える。電子部品１０は、誤差範囲において平行な一方主面と他方主面とを有するコア基板Ｂの一方主面に実装されている。埋設層Ｒは、コア基板Ｂの一方主面に、電子部品１０を埋設し、かつ外表面がコア基板Ｂの一方主面と誤差範囲において平行となるように設けられている。
　この発明の実施形態に係る電子部品内蔵基板１において、埋設層Ｒは樹脂材料部を含む。樹脂材料部は、後述するようにフィラーとしてガラス材料やシリカなどを分散させた樹脂材料を用いて形成される。なお、埋設層Ｒは、樹脂材料部に加えて、樹脂材料部の表面に設けられた導電材料部をさらに含んでいてもよい（図１および図２では不図示）。
　なお、コア基板Ｂは、前述の図６に相当する多層基板であり、内部電極やビアなどを不図示として、簡略化して図示されている。また、この発明の実施形態では、電子部品１０を強調するため、コア基板Ｂと、電子部品１０との大きさの関係は、実際のものとは異なっている。
　電子部品１０は、セラミック積層体１１と、第１の外部電極１２および第２の外部電極１３とを備える積層セラミックコンデンサである。セラミック積層体１１は、セラミック誘電体層１４が第１の内部電極１５と第２の内部電極１６との間に挿入されてなるコンデンサ素子が積層された静電容量発現部ＣＰが、第１のセラミック保護部Ｐ１および第２のセラミック保護部Ｐ２で挟まれた構造となっている。
　セラミック積層体１１は、互いに対向する２つの端面と、２つの端面を接続する側面とを有する。第１の外部電極１２は第１の内部電極１５と接続され、第２の外部電極１３は、第２の内部電極１６と接続されている。第１の外部電極１２および第２の外部電極１３は、それぞれセラミック積層体１１の表面に設けられる。
　なお、上記の実施形態では、電子部品１０が積層セラミックコンデンサである場合について説明したが、前述のように、誘電体の材質は、電圧の印加により歪みが発生し得るものであればセラミック材料に限られない。例えば、セラミック材料以外の誘電体材料として樹脂材料を用いた積層コンデンサである積層型金属化フィルムコンデンサに対しても、この発明を適用することができる。
　図２（Ａ）および（Ｂ）において、電子部品１０は、実装ランドＬ１１およびＬ１２上にはんだＳを用いて実装されている。実装ランドＬ１１およびＬ１２の材質ならびにはんだＳの材質は、既存のものから適宜選択して用いることができる。実装ランドＬ１１およびＬ１２は、不図示の導電パターンを含んでなる配線上にある。電子部品１０には、この配線を通じて電圧が印加されることになる。
　なお、この発明の実施形態に係る電子部品内蔵基板１は、複数の電子部品１０が実装されていてもよい。また、同様に電子部品内蔵基板１には、積層セラミックコンデンサ以外の電子部品が実装されていてもよい。
　積層セラミックコンデンサである電子部品１０は、チタン酸バリウムを基本材料とする高誘電率のセラミック材料が用いられることが多いため、電圧印加時の歪みにより振動する虞がある。この振動は、はんだＳを介して電子部品１０に固着されている基板Ｂに伝達されるが、電子部品１０が埋設層Ｒに埋設されている場合には、埋設層Ｒを介しても基板Ｂに伝達される。
　埋設層Ｒは、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板Ｂの一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが（１）式を満足し、好ましくは（２）式～（４）式をさらに満足するように形成されている。
Figure JPOXMLDOC01-appb-M000009
Figure JPOXMLDOC01-appb-M000010
　電子部品内蔵基板１は、前述のように、コア基板Ｂと、電子部品１０の静電容量発現部ＣＰの中心から上下にそれぞれ厚みＴCを有する埋設層の第１部分Ｒ1と、埋設層全体の厚みから第１部分を差し引いた埋設層の第２部分Ｒ2と、の３つの部分を含んで構成される。
　ここで、第１部分Ｒ1は、実装ランドＬ１１およびＬ１２とはんだＳとを含んでいるため、正確には、電子部品１０の静電容量発現部ＣＰの中心面に対してその上下が対称ではない。しかしながら、実装ランドＬ１１およびＬ１２とはんだＳとは、埋設層Ｒの厚みに比べて薄く、構造の簡略化して考えるために無視しても差し支えない。
　すなわち、第１部分Ｒ1では、静電容量発現部ＣＰの中心面の上側の層と下側の層とが、実質的に対称であると考えられる。その場合、第１部分Ｒ1の内部の電子部品１０に電圧の印加による歪みが発生したとしても、静電容量発現部ＣＰの中心面の上側の層と下側の層とは、互いの振動を打ち消し合うように振動することになる。
　したがって、電子部品内蔵基板１の振動が低減されるためには、埋設層の第２部分Ｒ2とコア基板Ｂとが、静電容量発現部ＣＰの中心面から見て、互いの振動を打ち消し合うように振動すればよい。
　一般に、図３（Ａ）に示すような支点間の距離Ｌ、幅Ｗ、厚みＴおよび弾性率Ｅを有する単独の板状部材ＰＭが、図３（Ｂ）に示すように外力Ｆの作用によってたわみを生じる際、そのたわみ量ｈは（５）式で表される。
Figure JPOXMLDOC01-appb-M000011
　そして、第２部分Ｒ2およびコア基板Ｂのたわみ量ｈが、同じ大きさで逆方向であるとして（５）式を適用すると（６）式となる。
Figure JPOXMLDOC01-appb-M000012
　コア基板Ｂの長さＬBと埋設層Ｒの長さＬR、およびコア基板の幅ＷBと埋設層Ｒの幅ＷRとが等しいとして、（６）式をＴRについて解くと（７）式となる。
Figure JPOXMLDOC01-appb-M000013
　（７）式は、コア基板Ｂおよび埋設層の第２部分Ｒ2のたわみが、同じ大きさで逆方向であるとき、すなわちコア基板Ｂと埋設層の第２部分Ｒ2とが、互いの振動を打ち消し合うように振動する場合を表す。
　ただし、実際には、第２部分Ｒ2と第１部分Ｒ1の上側の層とは、振動する際に、考慮されていない要因により相互に影響を及ぼし合う。同様にコア基板Ｂと第１部分Ｒ１の下側の層とは、振動する際に、考慮されていない要因により相互に影響を及ぼし合う。そのため、第２部分Ｒ2とコア基板Ｂとは、それぞれ単独に振動するものとして扱うことができない。
　そのため、上記の相互作用を考慮して、埋設層の厚みＴRおよびコア基板の厚みＴBが変数であり、コア基板の弾性率ＥBと埋設層の弾性率ＥRとの比ＥB／ＥRおよび静電容量発現部の中心の高さＴCが定数である一次方程式を仮定した。そして、（７）式では１／３となっているコア基板の弾性率ＥBと埋設層の弾性率ＥRとの比ＥB／ＥRの累乗の指数ｍをフィッティングパラメータとして、実際の振動状態に基づき、振動条件式を求めた。すなわち、上記の一次方程式は（８）式によって表される。
Figure JPOXMLDOC01-appb-M000014
　ここで、電子部品内蔵基板１の振動を示す振動パラメータＶＰは、（８）式の右辺を埋設層の弾性率ＥRで除した（９）式によって表される。
Figure JPOXMLDOC01-appb-M000015
　振動パラメータＶＰが１のとき、電子部品内蔵基板１の振動が最も小さくなる。一方、振動パラメータＶＰが１から離れるほど、電子部品内蔵基板１の振動が大きくなる。
　本件発明者は、鋭意研究を重ねた結果、振動パラメータＶＰを制御することによって、電子部品内蔵基板の振動と、それに基づく可聴音の発生を制御できることを見出し、この発明を為すに至った。その際、電子部品１０が埋設層Ｒに埋設されていない状態の基板の振動に対応する音圧の大きさを基準音圧とし、基準音圧よりも小さくなる範囲に対応する振動パラメータＶＰの範囲を規定した。音圧とは、可聴域内に発生する振動のうち、最も大きな振幅を音の大きさに変換したものである。
　すなわち、本件発明者は、この発明において、上記の技術思想に基づき、基準音圧よりも小さくなる振動パラメータＶＰの上限値をＡおよび下限値をＢ、ならびに累乗の指数ｍの値を規定した。
　上記の振動パラメータＶＰの上限値Ａおよび下限値Ｂ、ならびに累乗の指数ｍの値の規定の仕方について、以下で具体的に説明する。
　電子部品内蔵基板１の一方主面に設けられた埋設層の厚みＴRと、振動の大きさに対応する音圧との関係を、種々の埋設層の弾性率ＥRについて有限要素法に基づくシミュレーションにより求めた。そして、シミュレーション結果と対比することにより、振動パラメータＶＰの上限値Ａおよび下限値Ｂ、ならびに累乗の指数ｍの値を決定した。
　図４は、電子部品内蔵基板１の一方主面に設けられた埋設層の厚みＴRと、振動の大きさに対応する音圧との関係を、有限要素法に基づくシミュレーションにより求めた結果を示すグラフである。
　音圧は、電子部品１０のＬ方向（図２（Ｂ）においてコア基板Ｂと水平な方向）に発生した音（いわゆる「鳴き」）の大きさを表している。シミュレーションにおいて、電子部品１０は、内部電極１５、１６がコア基板Ｂと平行となるように実装されたものと仮定されている。
　また、コア基板の厚みＴBは０．８ｍｍ、コア基板の弾性率ＥBは２０ＧＰａ、静電容量発現部の中心の高さＴCは０．３１５ｍｍとしている。コア基板Ｂの弾性率ＥBは、一般的に用いられるガラスエポキシ基板の弾性率（曲げ弾性率）として妥当と思われる値を用いている。電子部品１０は、Ｌ方向の長さが２４ｍｍの埋設層Ｒ内に埋設されているとして、埋設層の厚みＴRの変化による音圧の変化を計算した。
　図４では、埋設層の弾性率ＥRを１５ＧＰａ、２５ＧＰａおよび３５ＧＰａとしたときの３通りのシミュレーション結果が示されている。まず、振動パラメータＶＰの累乗の指数ｍの値を決定するために、コア基板Ｂと埋設層の第２部分Ｒ2とが、互いの振動を打ち消し合って音圧の極小となっている埋設層の厚みＴRに着目した。埋設層の弾性率ＥRが上記の各値であるとき、音圧が極小値となる埋設層の厚みＴRはそれぞれ約１．６ｍｍ、約１．３ｍｍおよび約１．１５ｍｍである。
　ここで、累乗の指数ｍを３／４とし、埋設層の弾性率ＥRを１５ＧＰａ、２５ＧＰａおよび３５ＧＰａとして（９）式により埋設層の厚みＴRを計算すると、それぞれ１．６２ｍｍ、１．３１ｍｍおよび１．１６ｍｍとなり、シミュレーション結果を非常によく再現している。
　また、互いの振動を完全に打ち消し合わなくても、電子部品内蔵基板１の振動の大きさ（それに伴う音の大きさ）は、厚みＴRの埋設層Ｒが形成されることにより、埋設層Ｒがない状態よりも小さくなればよい。
　そのような埋設層の厚みＴRの範囲を図４に示したシミュレーション結果から求めた。その結果、埋設層の弾性率ＥRを１５ＧＰａとしたとき、ＴRが１．３～２．１のとき、電子部品内蔵基板１の振動の大きさが、埋設層Ｒがない状態よりも小さくなることが分かった。同様に、埋設層の弾性率ＥRを２５ＧＰａおよび３５ＧＰａとしたとき、それぞれＴRが１.１～１．５５および１．０～１．３のとき、電子部品内蔵基板１の振動の大きさが、埋設層Ｒがない状態よりも小さくなることが分かった。
　以上のようにして振動パラメータＶＰを図４のシミュレーション結果に合わせ込むと、累乗の指数ｍが３／４、振動パラメータＶＰの上限値Ａが１．２、下限値Ｂが０．８となることが分かった。
　これらの値は、簡略化された構造において、コア基板Ｂと埋設層の第２部分Ｒ2とが、前述の埋設層の第１部分Ｒ1との相互作用を含め、静電容量発現部ＣＰの中心面から見て、互いの振動を打ち消し合うように振動する条件を表していると考えられる。
　すなわち、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板Ｂの一方主面を基準面としたときの静電容量発現部の中心の高さＴCとの関係が、（１）式を満足するときに、電子部品内蔵基板１の振動が低減され、さらに振動による可聴音の発生が防止または低減される。したがって、電子部品内蔵基板１の振動による可聴音の音圧が、基準音圧よりも小さくなる。
Figure JPOXMLDOC01-appb-M000016
　また、上記のＴRおよびＥRの範囲、ならびにＴB、ＴCおよびＥBの値から、埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、上記の（１）式に加えて、（２）式～（４）式をさらに満足するときに、電子部品内蔵基板１の振動は確実に低減され、さらに振動による可聴音の発生が確実に防止または低減される。
Figure JPOXMLDOC01-appb-M000017
　＜実施形態の変形例＞
　この発明の実施形態に係る電子部品内蔵基板の変形例１Ａについて、図５を用いて説明する。
　図５は、この発明の実施形態に係る電子部品内蔵基板の変形例１Ａの断面図である。図５（Ａ）は図１のＹ１－Ｙ１線を含む面の矢視断面図（図２（Ａ））に相当する。図５（Ｂ）は図１のＸ１－Ｘ１線を含む面の矢視断面図（図２（Ｂ））に相当する。
　この発明の実施形態に係る電子部品内蔵基板の変形例１Ａは、電子部品１０の第１のセラミック保護部Ｐ１の厚みが、第２のセラミック保護部Ｐ２の厚みより厚くなっている。さらに、電子部品１０は、第１のセラミック保護部Ｐ１がコア基板Ｂの一方主面側となるように実装されている。なお、コア基板Ｂは、前述の実施形態と同様に、簡略化して図示されている。
　この発明の実施形態に係る電子部品内蔵基板の変形例１Ａでは、電子部品１０の静電容量発現部ＣＰの中心が、第１のセラミック保護部Ｐ１と第２のセラミック保護部Ｐ２とが同じ厚みを有する場合と比べて、コア基板Ｂの一方主面からより高い位置となっている。
　例えば、特開２０１３－６５８２０号公報には、上記の構造を有する電子部品１０をコア基板Ｂに実装することにより、効果的に電子部品内蔵基板の振動を低減できることが記載されている。
　したがって、電子部品内蔵基板１Ａにおける各構成要素の寸法が上記の関係を満足することにより、埋設層Ｒがない場合でも、既にある程度まで低減されている電子部品内蔵基板の振動をさらに低減させ、振動による可聴音の発生をさらに確実に防止または低減することができる。
　＜電子部品内蔵基板の製造方法＞
　この発明の実施形態に係る電子部品内蔵基板１の製造方法の一例について、図６および図７を用いて説明する。図６および図７は、電子部品内蔵基板１の製造方法の一例において順次行なわれる実装工程および埋設層形成工程をそれぞれ模式的に示す図である。なお、図６および図７の各図は、図１のＹ１－Ｙ１線を含む面の矢視断面図（図２（Ａ））に相当する。
　＜実装工程＞
　図６（Ａ）および（Ｂ）は、電子部品内蔵基板１の製造方法の実装工程を模式的に示す図である。実装工程により、電子部品１０は、コア基板Ｂの一方主面に実装された状態となる。
　図６（Ａ）は、電子部品１０と、電子部品１０を実装するコア基板Ｂとを準備する段階を示す。電子部品１０は、前述の構造を有し、電圧印加時に歪みが発生する積層セラミックコンデンサである。コア基板１０は、電子部品１０を接合するための実装ランドＬ１１およびＬ１２（Ｌ１２は不図示）を一方主面に備えている。
　図６（Ｂ）は、電子部品１０を、はんだＳを用いて実装ランドＬ１１およびＬ１２に接合することにより、コア基板１０の一方主面に実装した段階を示す。
　このとき、静電容量発現部ＣＰの中心面は、コア基板Ｂの一方主面を基準面としたとき、高さＴCとなっている。
　＜埋設層形成工程＞
　図７（Ａ）および（Ｂ）は、電子部品内蔵基板１の製造方法の埋設層形成工程を模式的に示す図である。埋設層形成工程により、コア基板Ｂの一方主面に、電子部品１０が埋設されるように埋設層Ｒが設けられた状態となる。
　図７（Ａ）は、電子部品１０が実装されたコア基板Ｂの一方主面に、例えばディスペンサＤにより、一点鎖線で表される所定の厚みとなるように、液状の樹脂ＬＲを塗布する段階を示す。
　塗布に用いる装置は、上記のディスペンサＤに限らず、既存の塗布装置を用いることができる。例えば、カーテンコーターやスピンコーターなどの種々のコーターを用いてもよい。
　また、液状の樹脂ＬＲは、単一の樹脂材料からなるものに限らず、樹脂材料中にフィラーとしてガラス材料やシリカなどのフィラーを含むものを用いることができる。
　さらに、埋設層Ｒは、図７（Ａ）のような液状の樹脂ＬＲを塗布する方法に限らず、半硬化状態でシート状のプリプレグをコア基板Ｂの一方主面に載置し、電子部品１０が埋設されるように押圧することにより形成してもよい。
　図７（Ｂ）は、電子部品１０が埋設された液状の樹脂ＬＲを加熱し、硬化させることにより、硬化後の埋設層Ｒとした段階を示す。
　このとき、硬化後の埋設層Ｒは、その厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、静電容量発現部の中心の高さＴCとが、（１）式を満足するように形成される。
Figure JPOXMLDOC01-appb-M000018
　上記の（１）式で表される関係は、前述のように、コア基板Ｂと埋設層の第２部分Ｒ2とが、埋設層の第１部分Ｒ1との相互作用を含め、静電容量発現部ＣＰの中心面から見て、互いの振動を打ち消し合うように振動する条件を表していると考えられる。
　すなわち、電子部品内蔵基板１における各構成要素が（１）式で表される関係を満足することにより、電子部品内蔵基板１の振動が低減され、さらに振動による可聴音の発生が防止または低減される。
　したがって、埋設層形成工程において、電子部品内蔵基板１における各構成要素が（１）式で表される関係を満足するように埋設層Ｒを形成することにより、前述の可聴周波数域内での振動がより小さく、可聴音の発生が確実に防止または低減された電子部品内蔵基板を、効率的に製造することができる。
　また、埋設層形成工程において、埋設層Ｒは、電子部品内蔵基板１における各構成要素が、上記の（１）式に加えて、（２）式～（４）式をさらに満足するように設けられることが好ましい。
Figure JPOXMLDOC01-appb-M000019
　埋設層形成工程において、電子部品内蔵基板１における各構成要素が（１）式～（４）式で表される関係を満足するように埋設層Ｒを形成することにより、前述の可聴周波数域内での振動がより小さく、可聴音の発生が確実に防止または低減された電子部品内蔵基板を、効率的に製造することができる。
　埋設層の厚みＴRの調整は、液状の樹脂ＬＲの硬化時の体積変化を見込んで、液状の樹脂ＬＲを硬化後に厚みＴRとなるように塗布してもよい。また、予め多めに液状の樹脂ＬＲを塗布し、硬化後に余分な樹脂を除去することにより、埋設層の厚みＴRを所望の値としてもよい。
　なお、この発明は上記の実施形態に限定されるものではなく、この発明の範囲内において、種々の応用、変形を加えることが可能である。
１　電子部品内蔵基板、１０　電子部品（積層セラミックコンデンサ）、１１　セラミック積層体、１２　第１の外部電極、１３　第２の外部電極、１４　セラミック誘電体層、１５　第１の内部電極、１６　第２の内部電極、Ｂ　コア基板、ＣＰ　静電容量発現部、Ｐ１　第１のセラミック保護部、Ｐ２　第２のセラミック保護部、Ｒ　埋設層、ＴC　静電容量発現部の中心の高さ、ＴB　コア基板の厚み、ＥB　コア基板の弾性率、ＴR　埋設層の厚み、ＥR　埋設層の弾性率。

Claims (5)

  1. 　平行な一方主面と他方主面とを有するコア基板と、
    　前記コア基板の一方主面に実装された、少なくとも１つの電子部品と、
    　前記コア基板の一方主面に、前記電子部品を埋設し、かつ外表面が前記コア基板の一方主面と平行となるように設けられた埋設層と、を備える電子部品内蔵基板であって、
    　前記電子部品は、誘電体層が第１の内部電極と第２の内部電極との間に挿入されてなるコンデンサ素子が積層された静電容量発現部と、前記静電容量発現部を挟む第１の保護部および第２の保護部とを含む積層体と、前記積層体の表面に設けられ、前記第１の内部電極と接続される第１の外部電極および前記第２の内部電極と接続される第２の外部電極と、を備える積層コンデンサであり、
    　埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、前記コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、
    Figure JPOXMLDOC01-appb-M000001
     　を満足することを特徴とする、電子部品内蔵基板。
  2. 　前記埋設層の厚みＴRと、前記埋設層の弾性率ＥRと、前記コア基板の厚みＴBと、前記コア基板の弾性率ＥBと、前記コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、
    Figure JPOXMLDOC01-appb-M000002
     　をさらに満足することを特徴とする、請求項１に記載の電子部品内蔵基板。
  3. 　前記電子部品の前記第１の保護部の厚みは、前記第２の保護部の厚みより厚く、
    　前記電子部品は、前記第１の保護部が前記コア基板の一方主面側となるように実装されていることを特徴とする、請求項１または２に記載の電子部品内蔵基板。
  4. 　平行な一方主面と他方主面とを有するコア基板と、前記コア基板の一方主面に実装された、少なくとも１つの電子部品と、前記コア基板の一方主面に、前記電子部品を埋設し、かつ外表面が前記コア基板の一方主面と平行となるように設けられた埋設層と、を備える電子部品内蔵基板の製造方法であって、
    　前記電子部品は、誘電体層が第１の内部電極と第２の内部電極との間に挿入されてなるコンデンサ素子が積層された静電容量発現部と、前記静電容量発現部を挟む第１の保護部および第２の保護部とを含む積層体と、前記積層体の表面に設けられ、前記第１の内部電極と接続される第１の外部電極および前記第２の内部電極と接続される第２の外部電極と、を備える積層コンデンサであり、
    　前記コア基板の一方主面に、前記電子部品を実装する実装工程と、
    　埋設層の厚みＴRと、埋設層の弾性率ＥRと、コア基板の厚みＴBと、コア基板の弾性率ＥBと、前記コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、
    Figure JPOXMLDOC01-appb-M000003
     　を満足するように、前記コア基板の一方主面に前記電子部品を埋設する埋設層を設ける埋設層形成工程と、
    　を備えることを特徴とする、電子部品内蔵基板の製造方法。
  5. 　前記埋設層形成工程において、前記埋設層は、前記埋設層の厚みＴRと、前記埋設層の弾性率ＥRと、前記コア基板の厚みＴBと、前記コア基板の弾性率ＥBと、前記コア基板の一方主面を基準面としたときの静電容量発現部の中心の高さＴCとが、
    Figure JPOXMLDOC01-appb-M000004
     　をさらに満足するように設けられることを特徴とする、請求項４に記載の電子部品内蔵基板の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142355A (ja) * 2005-10-18 2007-06-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
JP2012248581A (ja) * 2011-05-25 2012-12-13 Tdk Corp 積層コンデンサ及び積層コンデンサの製造方法
WO2016035590A1 (ja) * 2014-09-01 2016-03-10 株式会社 村田製作所 電子部品内蔵基板
JP2016092176A (ja) * 2014-11-04 2016-05-23 株式会社村田製作所 電子部品内蔵基板およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142355A (ja) * 2005-10-18 2007-06-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
JP2012248581A (ja) * 2011-05-25 2012-12-13 Tdk Corp 積層コンデンサ及び積層コンデンサの製造方法
WO2016035590A1 (ja) * 2014-09-01 2016-03-10 株式会社 村田製作所 電子部品内蔵基板
JP2016092176A (ja) * 2014-11-04 2016-05-23 株式会社村田製作所 電子部品内蔵基板およびその製造方法

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