WO2017164617A1 - 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 - Google Patents

트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 Download PDF

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심재우
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Definitions

  • the present invention relates to a negative differential resistance element including a trap layer and a method of manufacturing the same.
  • Negative differential resistance (NDR) devices have a characteristic that the current decreases despite the increase in applied voltage as opposed to the conventional case.
  • Such devices exhibiting NDR characteristics include Esaki diodes, resonant tunneling diodes, and single electron transistors. These devices have the advantage of high-speed operation and implementation of multi-valued logic circuits because of the use of tunneling.
  • Resonant tunneling diode devices fabricated using these materials have been reported, but most of them have observed NDR characteristics at cryogenic temperatures (less than 50K).
  • Korean Patent Laid-Open Publication No. 2013-0138045 discloses an NDR device and a manufacturing process thereof.
  • Korean Patent No. 10-0935827 which is a prior art, discloses a two-terminal electronic device having a negative differential resistance and a manufacturing method thereof.
  • an embodiment of the present invention is to form a trap layer (oxide layer) having a large number of trap sites between the first semiconductor layer and the second semiconductor layer having a large Fermi level difference, It is an object of the present invention to provide a negative differential resistance element which reduces the influence on the hot electron emission current and increases the current ratio (PVCR) by controlling the internal electric field formed by the carrier trapped in the oxide layer.
  • a negative differential resistance element which reduces the influence on the hot electron emission current and increases the current ratio (PVCR) by controlling the internal electric field formed by the carrier trapped in the oxide layer.
  • a negative differential resistance device for achieving the above technical problem is a substrate; A degenerate first semiconductor layer formed on the substrate and having a first polarity; A degenerate second semiconductor layer formed on the substrate and having a second polarity; A first electrode coupled to one end of the first semiconductor layer; A second electrode coupled to one end of the second semiconductor layer; And a trap layer located between the contact region of the first semiconductor layer and the second semiconductor layer, wherein the trap layer is an oxide layer and allows the carrier to be trapped in the trap layer during operation of the negative differential resistance element.
  • a method of manufacturing a negative differential resistance device includes forming a degenerate first semiconductor layer having a first polarity on a substrate; Forming a degenerate second semiconductor layer having a second polarity on the substrate and the first semiconductor layer; Forming a first electrode and a second electrode at one end of the first semiconductor layer and at one end of the second semiconductor layer, respectively; And applying a voltage to the first electrode and the second electrode to form a trap layer between the contact region of the first semiconductor layer and the second semiconductor layer.
  • the method of manufacturing a negative differential resistance device may include forming a degenerate first semiconductor layer having a first polarity on a substrate; Forming a trap layer on one region of the first semiconductor layer; Forming a degenerate second semiconductor layer having a second polarity on the substrate and the trap layer of the first semiconductor layer; And forming a first electrode and a second electrode at one end of the first semiconductor layer and at one end of the second semiconductor layer, respectively.
  • the PVCR is increased by forming a trap layer (oxide layer) having many trap sites between the first semiconductor layer and the second semiconductor layer having a large Fermi level difference.
  • the negative differential resistance (NDR) device has an effect of improving noise margin when applied to a high-speed switching circuit or a multi-valued logic circuit.
  • FIG. 1 is a cross-sectional view of a negative differential resistance device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a flowchart illustrating a method of manufacturing a negative differential resistance device according to an exemplary embodiment of the present invention.
  • FIG. 3 is a diagram illustrating a detailed process for explaining in detail the manufacturing method of the negative differential resistance device according to an embodiment of the present invention.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a negative differential resistance device according to another exemplary embodiment of the present invention.
  • 5 to 8 are detailed views illustrating a method of manufacturing a negative differential resistance device according to still another embodiment of the present invention in detail.
  • 9A and 9B are diagrams showing electrical measurement results for explaining the effect of a trap layer (oxide layer) having many trap sites on negative differential resistance characteristics.
  • FIG. 10 is a view showing the structure of a negative differential resistance device according to an embodiment of the present invention.
  • 11A to 11C are diagrams comparing electrical measurement results of a trap layer (oxide layer) which is different according to an increase in voltage when a voltage is applied to a negative differential resistance device according to an exemplary embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a negative differential resistance device according to an exemplary embodiment of the present invention.
  • the negative differential resistance device of the present invention includes a substrate 110, a first semiconductor layer 120, a second semiconductor layer 130, a first electrode 140, a second electrode 150, and a trap.
  • Layer 160 is positioned between the contact regions of the first semiconductor layer 120 and the second semiconductor layer 130, and is applied by applying a voltage to the first electrode 140 and the second electrode 150.
  • It may be an oxide layer formed using (Joule) heat.
  • the oxide layer has many trap sites, and the peak-to-valley current ratio (PVCR) can be increased by adjusting the internal electric field formed by the carrier trapped in the oxide layer. Therefore, as the PVCR is increased, there is an effect of improving the noise margin when the negative differential resistance element of the present invention is applied to a high speed switching circuit or a multi-value logic circuit.
  • the substrate 110 is a silicon (Si) substrate on which an insulating layer is formed of at least one of silicon dioxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), and hafnium oxide (HfO 2 ), and germanium.
  • the substrate may be formed of at least one of a (Ge) substrate, a glass substrate, and a polyethylene terephthalate (PET) substrate, but is not limited thereto.
  • the first semiconductor layer 120 is formed on the substrate 110, has a first polarity, and may be degenerate. At this time, the concentration of impurities in the semiconductor is so high that the Fermi level is formed higher than the conduction band in the case of the n-type semiconductor, and the state formed lower than the valence band in the p-type semiconductor is degenerate.
  • the concentration of impurities to form the degenerate semiconductor is 10 19 cm -3 or more for silicon (Si), 10 18 cm -3 or more for germanium (Ge), 10 17 cm -3 for gallium arsenide (GaAs) That's it.
  • the second semiconductor layer 130 is formed on the substrate 110, has a second polarity different from the first polarity, and may be degenerate.
  • the degenerate first and second semiconductor layers 120 and 130 may be doped at a high concentration according to each polarity.
  • the first semiconductor layer 120 may be a p-type semiconductor layer, and the second semiconductor layer 120 may be an n-type semiconductor layer. In another example, the first semiconductor layer 120 may be an n-type semiconductor layer. The second semiconductor layer 120 may be a p-type semiconductor layer.
  • the p-type semiconductor layer may be formed of silicon, germanium (Ge), a semiconductor of group III-V elements of the periodic table, an organic semiconductor, an oxide semiconductor of inorganic matters, a transition metal dichalcogenide, and black phosphorus (phosphorene). It may be made of at least one of, but is not limited thereto.
  • the n-type semiconductor layer may be formed of silicon, germanium (Ge), semiconductors of Group III-V elements of the periodic table, organic semiconductors, oxide semiconductors of inorganic matters, transition metal dichalcogenides, and rhenium disulfide (ReS). 2 ) but may be made of at least one, but is not limited thereto.
  • the first electrode 140 may be coupled to one end of the first semiconductor layer 120.
  • the first electrode 140 may be formed of at least one of titanium (Ti), aluminum (Al), erbium (Er), platinum (Pt), gold (Au), and palladium (Pd), but is not limited thereto.
  • the second electrode 150 may be coupled to one end of the second semiconductor layer 130.
  • the second electrode 150 may be formed of at least one of titanium (Ti), aluminum (Al), erbium (Er), platinum (Pt), gold (Au), and palladium (Pd), but is not limited thereto.
  • the trap layer 160 is located between the contact regions of the first semiconductor layer 120 and the second semiconductor layer 130, and may be an oxide layer formed by oxidation of a metal layer stacked on the first semiconductor layer 120. have.
  • the metal layer may be formed of at least one of titanium (Ti) and aluminum (Al), but is not limited thereto.
  • the trap layer 160 may be formed by a joule column generated by voltages applied to the first electrode 140 and the second electrode 150.
  • the trap layer 160 (ie, the oxide layer) is stacked between the contact regions of the first semiconductor layer 120 and the second semiconductor layer 130 (that is, the upper portion of the first semiconductor layer 120).
  • One metal layer may be formed by oxidizing by Joule heat generated by the voltage applied to the first electrode 140 and the second electrode 150.
  • the trap layer 160 may cause the carrier to be trapped in the trap layer 160 when the negative differential resistance device of the present invention operates.
  • FIG. 2 is a flowchart illustrating a method of manufacturing a negative differential resistance device according to an exemplary embodiment of the present invention
  • FIG. 3 is a detail for explaining a method of manufacturing a negative differential resistance device according to an exemplary embodiment of the present invention.
  • a degenerate first semiconductor layer 120 having a first polarity is formed on the substrate 110 (S110).
  • Forming the first semiconductor layer 120 may include depositing a first semiconductor layer 120 having a first polarity on the substrate 110 and degenerating the first semiconductor layer 120. It may include.
  • a degenerate second semiconductor layer 130 having a second polarity is formed on the substrate 110 and the first semiconductor layer 120 (S120).
  • Forming the second semiconductor layer 130 may include depositing a second semiconductor layer 130 having a second polarity on the substrate 110 and degenerating the second semiconductor layer 130. It may include.
  • the first electrode 140 and the second electrode 150 are formed at one end of the first semiconductor layer 120 and one end of the second semiconductor layer 130 (S130).
  • the trap layer 160 may be an oxide layer formed by a joule column generated by voltages applied to the first electrode 140 and the second electrode 150.
  • a lithography process and an etching process may be performed to have a predetermined pattern when forming each semiconductor layer, and a detailed description thereof will be omitted.
  • germanium germanium
  • semiconductors for group III-V elements of the periodic table organic semiconductors
  • oxide semiconductors that are inorganic and the like
  • the first semiconductor layer 120 and the second semiconductor layer 130 are formed by thermal evaporation, e-beam evaporation, sputtering, or chemical vapor deposition. Can be formed.
  • two-dimensional semiconductor materials such as transition metal chalcogen compounds, black phosphorus and rhenium disulfide may be grown by using a peeling method using a tape and a chemical vacuum deposition method such as chemical vapor deposition (CVD).
  • CVD chemical vapor deposition
  • FIG. 3A a first degenerate on the substrate 110 is described.
  • the semiconductor layer 120 may be formed.
  • the degenerate second semiconductor layer 130 may be formed on the degenerate first semiconductor layer 120.
  • the degenerate first semiconductor layer 120 and the second semiconductor layer 130 may be formed in various thicknesses from several tens of nm to several hundred um.
  • the degenerate first semiconductor layer 120 and the second semiconductor layer 130 may use a semiconductor material that is naturally degenerate, such as bulk black phosphorus and rhenium disulfide, or the growth of the semiconductor layer. Alternatively, it may be used to form a degenerate semiconductor layer using an in-situ doping method during deposition.
  • the second semiconductor layer 130 is an n-type semiconductor layer
  • the second semiconductor layer 130 may be a p-type semiconductor layer. That is, the formation order of the p-type semiconductor layer and the n-type semiconductor layer may be reversed.
  • the first electrode 140 and the second electrode 150 are disposed at one end of the degenerate first semiconductor layer 120 and the second semiconductor layer 130, respectively. Can be combined.
  • a metal such as titanium (Ti,), aluminum (Al), or erbium (Er) having a low work function energy is n-type. It may be used to form ohmic junctions in the semiconductor layer, and when the first semiconductor layer 120 is a p-type semiconductor, platinum (Pt), gold (Au), and palladium (Pd) having high work function energy may be used.
  • a metal such as) may be used to form an ohmic junction in the p-type semiconductor layer.
  • the second electrode 150 is an n-type semiconductor such as titanium (Ti), aluminum (Al), erbium (Er), or the like having low work function energy. It can be used to form ohmic junctions in the layer, and when the second semiconductor layer 130 is a p-type semiconductor, platinum (Pt), gold (Au), and palladium (Pd) having high work function energy Metals such as these may be used when forming ohmic junctions in the p-type semiconductor layer.
  • a transparent electrode such as graphene or indium tin oxide (ITO) may be used for the first electrode 140 and the second electrode 150.
  • the first semiconductor layer degenerates by applying a voltage to the first electrode 140 and the second electrode 150 to generate Joule heat inside the device.
  • the trap layer 160 may be formed between the 120 and the second semiconductor layer 130.
  • the voltage applied to form the oxide layer 160 is 4V to 10V, and the time for which the voltage is applied is 1 second to 10 times. It may be a second, but is not limited thereto.
  • the carrier is forcibly trapped in the trap layer 160 during the operation of the negative differential resistance element, so that the inside of the negative differential resistance element
  • the high PVCR can be obtained by changing the electric field of.
  • FIGS. 5 to 8 illustrate a method of manufacturing a negative differential resistance device according to another exemplary embodiment of the present invention. It is a diagram showing a detailed process for doing this.
  • a degenerate first semiconductor layer 220 having a first polarity is formed on the substrate 210 (S210).
  • Forming the first semiconductor layer 220 may include depositing a first semiconductor layer 220 having a first polarity on the substrate 210 and degenerating the first semiconductor layer 220. It may include.
  • a trap layer 260 is formed in one region of the first semiconductor layer 220 (S220).
  • Forming the second semiconductor layer 230 may include depositing a second semiconductor layer 230 having a second polarity on the substrate 210 and degenerating the second semiconductor layer 230. It may include.
  • a degenerate second semiconductor layer 230 having a second polarity is formed on the substrate 210 and the trap layer 260 of the first semiconductor layer 220 (S230).
  • Forming the trap layer 260 includes depositing a metal layer on the first semiconductor layer 220 and then oxidizing the metal layer. That is, the trap layer 260 may be an oxide layer.
  • first electrode 240 and the second electrode 250 are formed at one end of the first semiconductor layer 220 and one end of the second semiconductor layer 230 (S240).
  • a method of manufacturing a negative differential resistance device will be described.
  • a first semiconductor layer 220 that is degenerate may be formed on a substrate 210.
  • a metal layer 261 that easily oxidizes may be deposited on the degenerate first semiconductor layer 220.
  • the metal layer 261 that is easily oxidized may be titanium (Ti) or aluminum (Al), which reacts well with oxygen.
  • the thickness of the metal layer 261 may be 0.5 nm to 3 nm.
  • the first semiconductor layer 220 may be formed by thermal evaporation, e-beam evaporation, sputtering, chemical vapor deposition, or the like.
  • a metal layer 261 that easily oxidizes may be formed as a trap layer 260.
  • the trap layer 260 may be formed by exposing the metal layer 261 that is easily oxidized for 1 to 24 hours to air or oxygen atmosphere.
  • the second semiconductor layer 230 may be formed on the trap layer 260.
  • the first electrode 240 and the second electrode 250 may be coupled to one end of the degenerate first semiconductor layer 220 and the second semiconductor layer 230, respectively.
  • a method of manufacturing a negative differential resistance device will be described.
  • a first semiconductor layer 320 that is degenerate may be formed on a substrate 310.
  • a trap layer 360 may be formed on the degenerate first semiconductor layer 320.
  • the trap layer 360 may be an oxide layer mainly used in a general semiconductor process, such as silicon dioxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), titanium oxide (TiO 2 ). have.
  • the thickness of the trap layer 360 may be 0.5nm to 3nm.
  • the second semiconductor layer 330 may be formed on the trap layer 360. Subsequently, as illustrated in FIG. 6D, the first electrode 340 and the second electrode 350 are respectively disposed at one end of the degenerate first semiconductor layer 320 and the second semiconductor layer 330. Can be combined.
  • a method of manufacturing a negative differential resistance device will be described.
  • a first semiconductor layer 421 may be deposited on a substrate 410.
  • the first semiconductor layer 421 may be formed of the first semiconductor layer 420 degenerate through a doping process.
  • the doping process of the first semiconductor layer 421 may be an ion implantation process generally used in a p-type semiconductor process or a doping method using a gas such as nitrogen dioxide (NO 2 ).
  • a metal layer 461 that easily oxidizes may be deposited on the degenerate first semiconductor layer 420.
  • a metal layer 461 that easily oxidizes may be formed as a trap layer 460.
  • the second semiconductor layer 431 may be deposited on the trap layer 460.
  • the second semiconductor layer 431 may be formed as the second semiconductor layer 430 degenerated through the doping process.
  • the doping process of the second semiconductor layer 430 may generally use an ion implantation process used in an n-type semiconductor process or a gold chloride (AuCl 3 ) doping method.
  • the first electrode 440 and the second electrode 450 are disposed at one end of the degenerate first semiconductor layer 420 and the second semiconductor layer 430, respectively. Can be combined.
  • a method of manufacturing a negative differential resistance device will be described.
  • a first semiconductor layer 521 may be deposited on a substrate 510.
  • the first semiconductor layer 521 may be formed as the first semiconductor layer 520 degenerate through the doping process.
  • the trap layer 560 may be formed on the degenerate first semiconductor layer 520.
  • the second semiconductor layer 531 may be deposited on the trap layer 560.
  • the second semiconductor layer 531 may be formed as the second semiconductor layer 530 degenerated through the doping process.
  • the first electrode 540 and the second electrode 550 at one end of the degenerate first semiconductor layer 520 and the second semiconductor layer 530, respectively. Can be combined.
  • the carrier may be trapped in the oxide layer during the operation of the negative differential resistance device according to another embodiment of the present invention. This makes it possible to create an electric field opposite to the applied voltage, which greatly reduces the valley current value. This greatly reduced valley current can increase the PVCR of the negative differential resistance (NDR) and improve the noise margin when these NDR devices are applied to high-speed switching circuits or multivalued logic circuits. .
  • 9A and 9B are diagrams showing electrical measurement results for explaining the effect of a trap layer (oxide layer) having many trap sites on negative differential resistance characteristics.
  • a hafnium oxide (HfO 2 ) layer having a thickness of 20 nm is inserted between a metal electrode of platinum (Pt) and copper (Cu).
  • an NDR characteristic having one peak current and a valley current between 3V and 4V is shown. That is, a trap layer with a large number of traps (hafnium oxide) is formed between the electrodes at both ends, and the internal electric field is adjusted to show NDR characteristics.
  • a trap layer with a large number of traps hafnium oxide
  • the carrier tunnels the trap layer (hafnium oxide), and the current may increase.
  • the trap layer hafnium oxide
  • electrons may be trapped and trapped in the trap layer.
  • the electrons trapped in the trap layer form an electric field inside the device having a direction opposite to the voltage applied from the outside, and may disturb the flow of the carrier. This allows the current to decrease despite the increase in the applied voltage.
  • an electric field larger than the internal electric field formed by the electrons trapped in the trap layer may be formed.
  • the carriers can easily tunnel the trap layer and the current can increase again as the voltage increases.
  • FIG 10 is a diagram illustrating a structure of a negative differential resistance device according to an embodiment of the present invention
  • FIGS. 11A to 11C illustrate an increase in voltage when a voltage is applied to the negative differential resistance device according to an embodiment of the present invention.
  • a negative differential resistance device may include a degenerate first semiconductor layer (phosphorene), a degenerate second semiconductor layer (ReS 2 ), and a degenerate layer formed on a substrate (SiO 2 ).
  • black phosphorus (phorphorene oxide) oxidized by Joule heat generated by a voltage applied to an electrode coupled to each of the trapped first semiconductor layer and one end of the second semiconductor layer is used.
  • 11A to 11C are electrical specific results of NDRs that appear differently with increasing voltage to determine the effect on the trap layer (oxide layer) formed between the degenerate first and second semiconductor layers.
  • a trap layer (oxidized black phosphorus) is formed.
  • the measurement results show that two peak and valley currents are formed, respectively, unlike typical Esaki diodes.
  • the first peak and valley currents formed between 0.5 V and 0.8 V are due to the inter-band tunneling currents observed in typical Esaki diodes.
  • the second peak and valley currents formed between 0.9 V and 1.3 V are formed by oxidized black phosphorus.
  • a thicker trap layer (oxidized black phosphorus) is formed.
  • a thick trap layer is formed between the degenerate first and second semiconductor layers, more and more electrons are trapped in the trap layer.
  • the magnitude of the internal electric field created by the electrons trapped in the trap layer is further increased. This results in a high PVCR of 2.4 at room temperature.
  • Esaki diodes generate one peak and valley current due to the interband tunneling current, and the current continues to increase as the voltage applied by the diffusion current increases.
  • carriers are trapped in the trap layer when a trap layer having many trap sites is formed between the inter-semiconductor junctions.
  • an electron is trapped in the trap layer, an electric field having a direction opposite to the electric field formed by an externally applied voltage is formed inside the device.
  • the applied voltage is further increased, electrons can easily tunnel the trap layer because an electric field larger than an internal electric field formed by electrons trapped in the trap layer is formed.
  • the current can increase again as the applied voltage increases.
  • NDR negative differential resistance

Landscapes

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  • Thin Film Transistor (AREA)

Abstract

본 발명의 일 실시예에 따른 부성 미분 저항(negative differential resistance) 소자는 기판; 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층; 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층; 제 1 반도체층의 일측 단부에 결합된 제 1 전극; 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되, 트랩층은 산화물층이고, 부성 미분 저항 소자의 동작시 캐리어가 트랩층에 트랩되도록 한다.

Description

트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법
본 발명은 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법에 관한 것이다.
부성 미분 저항(negative differential resistance, NDR) 소자는 통상적인 경우와 반대로 인가된 전압이 증가함에도 불구하고 전류가 오히려 감소하는 특성을 보인다. 이와 같이 NDR 특성을 보이는 소자는 에사키 다이오드 (Esaki diode), 공명 터널링 다이오드 (resonant tunneling diode) 및 단전자 트랜지스터 (single electron transistor) 등이 있다. 이러한 소자들은 터널링을 이용하기 때문에 고속 동작 특성을 가지며, 다치 논리 회로의 구현이 가능하다는 장점이 있다. 이와 관련하여, 실리콘(Si), 실리콘 게르마늄(SixGey), 인듐비소(InAs), 알루미늄안티몬(AlSb), 이중층 그래핀(bilayer grapheme), 삼중층 이황화몰리브덴(tri layer MoS2) 등을 이용하여 제조된 공명 터널링 다이오드 소자가 보고되었으나 대부분 극저온(50K 이하)에서 NDR 특성이 관찰되었다.
최근에 이황화몰리브덴(MoS2) 반도체와 이셀레늄화텅스텐(WSe2) 반도체를 이용하여 에사키 다이오드를 구현한 것이 보고되었으나, NDR 특성을 얻기 위해서는 이황화몰리브덴(MoS2) 반도체와 이셀레늄화텅스텐(WSe2)을 각각 다른 게이트 전극을 이용하여 각 반도체의 페르미 준위(Fermi level)를 제어해야 하기 때문에 공정이 어렵다. 또한, 열전자 방출 전류(thermionic emission current)에 대한 영향을 줄여야 하기 때문에 77K 이하의 온도에서만 동작한다는 단점이 있다.
이러한 NDR 특성을 보이는 소자와 관련하여, 선행기술인 한국공개특허 제 2013-0138045호는 NDR 소자 및 그 제작공정에 대해 개시하고 있다. 또한, 선행기술인 한국등록특허 제10-0935827호는 부성 미분 저항을 갖는 2단자 전자소자 및 그 제조방법에 대해 개시하고 있다.
다만, 지금까지 보고된 대부분의 NDR 소자는 이론적인 계산에만 머물러 있는 경우가 많으며, 실제 제작된 소자도 저온에서만 동작하거나 비록 상온에서 동작하더라도 피크(peak)와 벨리(valley)간 전류 비(peak-to-valley current ratio, PVCR)가 매우 낮다는 문제가 있다.
본 발명은 전술한 문제점을 해결하기 위하여, 본 발명의 일 실시예는 페르미 준위 차이가 큰 제 1 반도체층과 제 2 반도체층 사이에 많은 트랩 사이트를 가지고 있는 트랩층(산화물층)을 형성시킴으로써, 열전자 방출 전류에 대한 영향을 줄이고, 산화물층 내에 트랩된 캐리어에 의해 형성된 내부 전기장을 조절하여 전류 비(PVCR)를 증가시킨 부성 미분 저항 소자를 제공하는 데에 그 목적이 있다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 더 존재할 수 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 부성 미분 저항(negative differential resistance) 소자는 기판; 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층; 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층; 제 1 반도체층의 일측 단부에 결합된 제 1 전극; 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되, 트랩층은 산화물층이고, 부성 미분 저항 소자의 동작시 캐리어가 트랩층에 트랩되도록 한다.
또한, 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제조 방법은 기판 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층을 형성하는 단계; 기판 및 제 1 반도체층 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층을 형성하는 단계; 제 1 반도체층의 일측 단부 및 제 2 반도체층의 일측 단부에 각각 제 1 전극 및 제 2 전극을 형성하는 단계; 및 제 1 전극과 제 2 전극에 전압을 인가하여, 상기 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 트랩층을 형성하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 부성 미분 저항 소자의 제조 방법은 부성 미분 저항 소자의 제조 방법은 기판 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층을 형성하는 단계; 제 1 반도체층의 일 영역에 트랩층을 형성하는 단계; 기판 및 제 1 반도체층의 트랩층 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층을 형성하는 단계; 및 제 1 반도체층의 일측 단부 및 제 2 반도체층의 일측 단부에 각각 제 1 전극 및 제 2 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 부성 미분 저항 소자에 의하면, 많은 트랩 사이트를 가지고 있는 트랩층(산화물층)을 페르미 준위 차이가 큰 제 1 반도체층과 제 2 반도체층 사이에 형성시킴으로써, PVCR이 증가되며, 부성 미분 저항(NDR) 소자가 고속 스위칭 회로 또는 다치 논리 회로에 응용되었을 때 잡음 여유(noise margin)를 향상 시키는 효과가 있다.
도1은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 단면도이다.
도2는 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도3은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도4는 본 발명의 다른 실시예에 따른 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도5 내지 도8은 본 발명의 또 다른 실시예에 따른 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도9a 및 도9b는 트랩 사이트가 많은 트랩층(산화물층)이 부성 미분 저항 특성에 미치는 영향을 설명하기 위한 전기적 측정 결과를 도시한 도면이다.
도10은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 구조를 나타낸 도면이다.
도11a 내지 도11c는 본 발명의 일 실시예에 따른 부성 미분 저항 소자에 전압이 인가되는 경우, 전압의 증가에 따라 다르게 나타나는 트랩층(산화물층)의 전기적 측정 결과를 비교한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 단면도이다.
도 1을 참조하면, 본 발명의 부성 미분 저항 소자는 기판(110), 제 1 반도체층(120), 제 2 반도체층(130), 제 1 전극(140), 제 2 전극(150) 및 트랩층(160)을 포함한다. 여기서, 트랩층(160)은 제 1 반도체층(120)과 제 2 반도체층(130)의 접촉 영역 사이에 위치하며, 제 1 전극(140) 및 제 2 전극(150)에 전압을 인가함으로써 줄(Joule) 열을 이용하여 형성된 산화물층일 수 있다. 이때, 산화물층은 많은 트랩 사이트를 가지며, 산화물층 내에 트랩된 캐리어에 의해 형성된 내부 전기장을 조절하여 피크(peak)와 벨리(valley)간 전류 비(PVCR)를 증가시킬 수 있다. 따라서, PVCR이 증가됨에 따라 본 발명의 부성 미분 저항 소자가 고속 스위칭 회로 또는 다치 논리 회로에 응용되었을 때 잡음 여유를 향상시키는 효과가 있다.
도 1을 참조하면, 기판(110)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)중 적어도 하나로 구성된 절연층이 증착된 실리콘(Si) 기판, 저마늄(Ge) 기판, 유리(glass) 기판 및 PET(polyethylene terephthalate) 기판 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제 1 반도체층(120)은 기판(110) 상에 형성되고, 제 1 극성을 가지며, 축퇴(degenerate)될 수 있다. 이때, 반도체 내의 불순물의 농도가 매우 높아서 n형 반도체의 경우 페르미 레벨이 전도대보다 높게 형성되고, p형 반도체의 경우 가전자대보다 낮게 형성된 상태를 축퇴(degenerate)되었다고 표현한다. 축퇴된 반도체를 형성하기 위한 불순물의 농도는 실리콘(Si)의 경우 1019 cm-3 이상, 저마늄(Ge)의 경우 1018 cm-3 이상, 비화갈륨(GaAs)의 경우 1017 cm-3이상이다.
제 2 반도체층(130)은 기판(110) 상에 형성되고, 제1 극성과 상이한 제 2 극성을 가지며, 축퇴될 수 있다. 이때, 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130)은 각 극성에 맞게 고농도로 도핑된 것을 의미한다.
일 예로, 제 1 반도체층(120)은 p형 반도체층이고, 제 2 반도체층(120)은 n형 반도체층일 수 있으며, 다른 예로, 제 1 반도체층(120)은 n형 반도체층이고, 제 2 반도체층(120)은 p형 반도체층일 수 있다.
여기서, p형 반도체층은 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 흑린(phosphorene) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
또한, n형 반도체층은 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 이황화레늄(ReS2) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제 1 전극(140)은 제 1 반도체층(120)의 일측 단부에 결합될 수 있다.
제 1 전극(140)은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제 2 전극(150)은 제 2 반도체층(130)의 일측 단부에 결합될 수 있다.
제 2전극(150)은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
트랩층(160)은 제 1 반도체층(120)과 제 2 반도체층(130)의 접촉 영역 사이에 위치하며, 제 1 반도체층(120)의 상부에 적층한 금속층의 산화에 의하여 형성된 산화물층일 수 있다. 이때, 금속층은 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 이러한 트랩층(160)은 제 1 전극(140)과 제 2 전극(150)에 인가된 전압에 의하여 발생된 줄(joule)열에 의하여 형성될 수 있다.
예시적으로, 트랩층(160)(즉, 산화물층)은 제 1 반도체층(120)과 제2 반도체층(130)의 접촉 영역 사이(즉, 제 1 반도체층(120)의 상부)에 적층한 금속층이 제 1 전극(140)과 제 2 전극(150)에 인가된 전압에 의하여 발생된 줄 열에 의하여 산화됨으로써 형성될 수 있다.
트랩층(160)은 본 발명의 부성 미분 저항 소자의 동작시 캐리어가 트랩층(160)에 트랩되도록 할 수 있다.
제 1 전극(140)과 제 2 전극(150)에 인가되는 전압의 증가에 따라 트랩층(160)에 트랩되는 캐리어가 증가하게 되고, 트랩된 캐리어의 증가에 따라 전압과 반대 방향의 전기장이 형성될 수 있다.
트랩층(160)의 역할에 대한 구체적인 설명은 다른 도면들을 참고하여 후술하기로 한다.
이하에서는 부성 미분 저항 소자의 제조 방법에 대하여 설명하고자 한다.
도2는 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이고, 도 3은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
우선, 기판(110) 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층(120)을 형성한다(S110).
제 1 반도체층(120)을 형성하는 단계(S110)는 기판(110) 상에 제 1 극성을 갖는 제 1 반도체층(120)을 증착하는 단계 및 제 1 반도체층(120)을 축퇴시키는 단계를 포함할 수 있다.
이어서, 기판(110) 및 제 1 반도체층(120) 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층(130)을 형성한다(S120).
제 2 반도체층(130)을 형성하는 단계(S120)는 기판(110) 상에 제 2 극성을 갖는 제 2 반도체층(130)을 증착하는 단계 및 제 2 반도체층(130)을 축퇴시키는 단계를 포함할 수 있다.
다음으로, 제 1 반도체층(120)의 일측 단부 및 제 2 반도체층(130)의 일측 단부에 각각 제 1 전극(140) 및 제 2 전극(150)을 형성한다(S130).
마지막으로, 제 1 전극(140)과 제 2 전극(150)에 전압을 인가하여, 제 1 반도체층(120)과 제 2 반도체층(130)의 접촉 영역 사이에 트랩층(160)을 형성한다(S140). 여기서, 트랩층(160)은 제 1 전극(140)과 제 2 전극(150)에 인가된 전압에 의하여 발생된 줄(joule)열에 의하여 형성된 산화물층일 수 있다.
여기서, 각 반도체층의 형성 시에 소정의 패턴을 갖도록하는 리소그래피 공정과 식각 공정 등이 수행될 수 있으며, 이에 대한 상세한 설명은 생략하도록 한다.
예를 들어, 제 1 반도체층(120) 및 제 2 반도체층(130)을 형성하는 경우, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체 등을 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition)에 의하여 형성함으로써 제 1 반도체층(120) 및 제 2 반도체층(130)을 형성시킬 수 있다.
또한, 전이금속 칼코겐 화합물, 흑린 및 이황화레늄과 같은 2차원 반도체 물질은 테이프를 이용한 박리법과 CVD(chemical vapor deposition)와 같은 화학적 진공 증착법을 사용하여 성장시키는 방법으로 제 1 반도체층(120) 및 제 2 반도체층(130)을 형성시킬 수 있다.
도 3을 참고하여, 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제조 방법을 구체적으로 설명하면 우선, 도 3의 (a)에 도시된 바와 같이, 기판(110) 상에 축퇴된 제 1 반도체층(120)을 형성시킬 수 있다. 이어서, 도 3의 (b)에 도시된 바와 같이, 축퇴된 제 1 반도체층(120) 상에 축퇴된 제 2 반도체층(130)을 형성시킬 수 있다. 이러한 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130)은 수십 nm 내지 수백 um까지 다양한 두께로 형성될 수 있다. 여기서, 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130)은 벌크(bulk) 상태의 흑린 및 이황화레늄과 같이 자연적으로 축퇴된 형태로 존재하는 반도체 물질이 사용되거나, 반도체층의 성장 또는 증착시 인시츄(in-situ) 도핑 방법을 이용하여 축퇴된 반도체 층을 형성하여 사용될 수 있다.
또한, 제 1 반도체층(120)이 p형 반도체층인 경우, 제 2 반도체층(130)은 n형 반도체층이고, 제 1 반도체층(120)이 n형 반도체층인 경우, 제 2 반도체층(130)은 p형 반도체층일 수 있다. 즉, p형 반도체층과 n 형 반도체층의 형성 순서가 뒤 바뀔 수 있다.
다음으로, 도 3의 (c)에 도시된 바와 같이, 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130)의 일측 단부에 각각 제 1 전극(140) 및 제 2 전극(150)을 결합시킬 수 있다. 이때, 제 1 전극(140)은 제 1 반도체층(120)이 n형 반도체인 경우, 낮은 일함수 에너지를 갖는 티타늄(Ti,), 알루미늄(Al), 에르븀(Er) 등의 금속이 n형 반도체층에 옴접합(Ohmic Junction)을 형성시킬 때 사용될 수 있고, 제 1 반도체층(120)이 p 형 반도체인 경우, 높은 일함수에너지를 갖는 플레티늄(Pt), 금(Au), 팔라듐(Pd) 등의 금속이 p형 반도체층에 옴접합(Ohmic Junction)을 형성시킬 때 사용될 수 있다. 또한, 제 2 전극(150)은 제 2 반도체층(130)이 n형 반도체인 경우, 낮은 일함수 에너지를 갖는 티타늄(Ti), 알루미늄(Al), 에르븀(Er) 등의 금속이 n형 반도체층에 옴접합(Ohmic Junction)을 형성시킬 때 사용될 수 있고, 제 2 반도체층(130)이 p 형 반도체인 경우, 높은 일함수에너지를 갖는 플레티늄(Pt), 금(Au), 팔라듐(Pd) 등의 금속이 p형 반도체층에 옴접합(Ohmic Junction)을 형성시킬 때 사용될 수 있다. 또한, 제 1 전극(140) 및 제 2 전극(150)은 그래핀 또는 인듐 주석 산화물(ITO)과 같은 투명 전극이 사용될 수 있다.
이어서, 도 3의 (d)에 도시된 바와 같이, 제 1 전극(140) 및 제 2 전극(150)에 전압을 인가하여 소자 내부에 줄(Joule)열을 발생시킴으로써, 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130) 사이에 트랩층(160)을 형성시킬 수 있다. 이때, 트랩층(160)은 금속이 산화된 산화물층(160)이므로, 이러한 산화물층(160)을 형성시키기 위해 인가되는 전압의 크기는 4V 내지 10V이며, 전압이 인가되는 시간은 1초 내지 10초일 수 있으나, 이에 한정되는 것은 아니다.
따라서, 이러한 방법을 통하여 본 발명의 부성 미분 저항 소자에 인위적으로 트랩층(160)을 형성시킴으로써, 부성 미분 저항 소자의 동작시 캐리어가 트랩층(160)에 강제적으로 트랩되도록 하여 부성 미분 저항 소자 내부의 전기장을 변화시켜서 높은 PVCR을 얻을 수 있다.
도4는 본 발명의 다른 실시예에 따른 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이고, 도5 내지 도8은 본 발명의 다른 실시예에 따른 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
상술한 도 1내지 도3에 도시된 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.
우선, 기판(210) 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층(220)을 형성한다(S210).
제 1 반도체층(220)을 형성하는 단계(S210)는 기판(210) 상에 제 1 극성을 갖는 제 1 반도체층(220)을 증착하는 단계 및 제 1 반도체층(220)을 축퇴시키는 단계를 포함할 수 있다.
이어서, 제 1 반도체층(220)의 일 영역에 트랩층(260)을 형성한다(S220).
제 2 반도체층(230)을 형성하는 단계(S230)는 기판(210) 상에 제 2 극성을 갖는 제 2 반도체층(230)을 증착하는 단계 및 제 2 반도체층(230)을 축퇴시키는 단계를 포함할 수 있다.
다음으로, 기판(210) 및 제 1 반도체층(220)의 트랩층(260) 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층(230)을 형성한다(S230).
트랩층(260)을 형성하는 단계(S220)는 제 1 반도체층(220)의 상부에 금속층을 증착한 후, 금속층을 산화시키는 단계를 포함한다. 즉, 트랩층(260)은 산화물층이 될 수 있다.
마지막으로, 제 1 반도체층(220)의 일측 단부 및 제 2 반도체층(230)의 일측 단부에 각각 제 1 전극(240) 및 제 2 전극(250)을 형성한다(S240).
이하에서는 본 발명의 또 다른 실시예에 따른 부성 미분 저항 소자의 제조 방법을 구체적으로 설명하고자 한다.
도 5를 참조하여, 부성 미분 저항 소자의 제조 방법을 설명하면 우선, 도 5의 (a)에 도시된 바와 같이, 기판(210) 상에 축퇴된 제 1 반도체층(220)을 형성시킬 수 있다. 이어서, 도 5의 (b)에 도시된 바와 같이, 축퇴된 제 1 반도체층(220) 위에 산화가 잘 일어나는 금속층(261)을 증착시킬 수 있다. 이때, 산화가 잘 일어나는 금속층(261)은 산소와 반응이 잘 일어나는 티타늄(Ti), 알루미늄(Al)일 수 있다. 또한, 금속층(261)의 두께는 0.5 nm 내지 3 nm일 수 있다. 여기서, 제 1 반도체층(220)은 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposion) 등에 의하여 형성될 수 있다. 다음으로, 도 5의 (c)에 도시된 바와 같이, 산화가 잘 일어나는 금속층(261)을 트랩층(260)으로 형성시킬 수 있다. 여기서, 트랩층(260)은 1시간 내지 24시간 동안 산화가 잘 일어나는 금속층(261)을 공기 중이나 산소 분위기에 노출시킴으로써, 형성시킬 수 있다. 이어서, 도 5의 (d)에 도시된 바와 같이, 트랩층(260) 위에 축퇴된 제 2 반도체층(230)을 형성시킬 수 있다. 마지막으로, 축퇴된 제 1 반도체층(220) 및 제 2 반도체층(230)의 일측 단부에 각각 제 1 전극(240) 및 제 2 전극(250)을 결합시킬 수 있다.
도 6을 참조하여, 부성 미분 저항 소자의 제조 방법을 설명하면 우선, 도 6의 (a)에 도시된 바와 같이, 기판(310) 상에 축퇴된 제 1 반도체층(320)을 형성시킬 수 있다. 이어서, 도 6의 (b)에 도시된 바와 같이, 축퇴된 제 1 반도체층(320) 위에 트랩층(360)을 형성시킬 수 있다. 이때, 트랩층(360)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화티타늄(TiO2) 등 일반적인 반도체 공정에서 주로 사용되는 산화물 층이 사용될 수 있다. 또한, 트랩층(360)의 두께는 0.5nm 내지 3nm일 수 있다. 다음으로, 도 6의 (c)에 도시된 바와 같이, 트랩층(360) 위에 축퇴된 제 2 반도체층(330)을 형성시킬 수 있다. 이어서, 도 6의 (d)에 도시된 바와 같이, 축퇴된 제 1 반도체층(320) 및 제 2 반도체층(330)의 일측 단부에 각각 제 1 전극(340) 및 제 2 전극(350)을 결합시킬 수 있다.
도 7을 참조하여, 부성 미분 저항 소자의 제조 방법을 설명하면 우선, 도 7의 (a)에 도시된 바와 같이, 기판(410) 상에 제 1 반도체층(421)을 증착시킬 수 있다. 이어서, 도 7의 (b)에 도시된 바와 같이, 제 1 반도체층(421)을 도핑 공정을 통하여 축퇴된 제 1 반도체층(420)으로 형성시킬 수 있다. 여기서, 제 1 반도체층(421)의 도핑 공정은 일반적으로 p형 반도체 공정에서 사용되는 이온 임플랜테이션(ion implantation) 공정을 사용하거나 이산화질소(NO2)와 같은 가스를 이용한 도핑 방법이 사용될 수 있다. 다음으로, 도 7의(c)에 도시된 바와 같이, 축퇴된 제 1 반도체층(420) 위에 산화가 잘 일어나는 금속층(461)을 증착시킬 수 있다. 이어서, 도 7의 (d)에 도시된 바와 같이, 산화가 잘 일어나는 금속층(461)을 트랩층(460)으로 형성시킬 수 있다. 다음으로, 도 7의 (e)에 도시된 바와 같이, 트랩층(460) 위에 제 2 반도체층(431)을 증착시킬 수 있다. 이어서, 도 7의 (f)에 도시된 바와 같이, 제 2 반도체 층(431)을 도핑 공정을 통하여 축퇴된 제 2 반도체층(430)으로 형성시킬 수 있다. 여기서, 제 2 반도체층(430)의 도핑 공정은 일반적으로 n형 반도체 공정에서 사용되는 이온 임플랜테이션 공정을 사용하거나 염화금염(AuCl3) 도핑 방법이 사용될 수 있다. 마지막으로, 도 7의 (g)에 도시된 바와 같이, 축퇴된 제 1 반도체층(420) 및 제 2 반도체층(430)의 일측 단부에 각각 제 1 전극(440) 및 제 2 전극(450)을 결합시킬 수 있다.
도 8을 참조하여, 부성 미분 저항 소자의 제조 방법을 설명하면 우선, 도 8의 (a)에 도시된 바와 같이, 기판(510) 상에 제 1 반도체층(521)을 증착시킬 수 있다. 이어서, 도 8의 (b)에 도시된 바와 같이, 제 1 반도체층(521)을 도핑 공정을 통하여 축퇴된 제 1 반도체층(520)으로 형성시킬 수 있다. 다음으로, 도 8의 (c)에 도시된 바와 같이, 축퇴된 제 1 반도체층(520) 위에 트랩층(560)을 형성시킬 수 있다. 이어서, 도 8의 (d)에 도시된 바와 같이, 트랩층(560) 위에 제 2 반도체층(531)을 증착시킬 수 있다. 다음으로, 도 8의 (e)에 도시된 바와 같이, 제 2 반도체층(531)을 도핑 공정을 통하여 축퇴된 제 2 반도체층(530)으로 형성시킬 수 있다. 마지막으로, 도 8의 (f)에 도시된 바와 같이, 축퇴된 제 1 반도체층(520) 및 제 2 반도체층(530)의 일측 단부에 각각 제 1 전극(540) 및 제 2 전극(550)을 결합시킬 수 있다.
따라서, 상술한 방법에 따르면, 축퇴된 제 1 반도체층(220, 320, 420, 520) 및 제 2 반도체층(230, 330, 430, 530) 사이에 트랩층(260, 360, 460, 560)을 형성시킴으로써, 본 발명의 다른 실시예에 따른 부성 미분 저항소자 동작시 캐리어가 산화물 층에 트랩되도록 할 수 있다. 이로 인해, 인가된 전압에 반대되는 전기장을 형성시켜서 벨리(valley) 전류 값을 크게 감소시킬 수 있다. 이렇게 크게 감소된 벨리(valley) 전류는 부성 미분 저항(NDR)의 PVCR을 증가시킬 수 있으며, 이러한 NDR 소자가 고속 스위칭 회로 또는 다치 논리 회로에 응용될 때 잡음 여유(noise margin)를 향상시킬 수 있다.
도9a 및 도9b는 트랩 사이트가 많은 트랩층(산화물층)이 부성 미분 저항 특성에 미치는 영향을 설명하기 위한 전기적 측정 결과를 도시한 도면이다.
도 9a를 참조하면, 백금(Pt)과 구리(Cu)의 금속 전극 사이에 삽입된 20 nm의 두께를 갖는 산화하프늄(HfO2)층이 나타난다.
도 9b를 참조하면, 3V에서 4V 사이에 한 개의 피크(peak) 전류와 벨리(valley) 전류를 갖는 NDR 특성이 나타난다. 즉, 트랩이 많은 트랩층(산화하프늄)을 양단의 전극 사이에 형성시키고, 내부 전기장을 조절하여, NDR 특성이 나타난다.
구체적으로, 전압을 인가하는 경우, 캐리어는 트랩층(산화하프늄)을 터널링하며, 전류가 증가할 수 있다. 여기서, 트랩층에 전자 트랩 사이트가 많이 존재하는 경우, 전자는 트랩층 내에 트랩되어 갇힐 수 있다. 트랩층 내에 갇힌 전자는 외부에서 인가된 전압과 반대 방향을 갖는 전기장을 소자 내부에 형성시키며, 캐리어의 흐름을 방해할 수 있다. 이로 인해, 인가된 전압은 증가함에도 불구하고, 전류는 감소할 수 있다. 또한, 외부에서 인가된 전압의 크기를 점점 더 증가시킬 경우, 트랩층 내에 갇힌 전자에 의해 형성된 내부 전기장 보다 더 큰 전기장이 형성될 수 있다. 따라서, 캐리어들은 쉽게 트랩층을 터널링할 수 있으며, 전압이 증가함에 따라 전류가 다시 증가할 수 있다.
도10은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 구조를 나타낸 도면이고, 도11a 내지 도11c는 본 발명의 일 실시예에 따른 부성 미분 저항 소자에 전압이 인가되는 경우, 전압의 증가에 따라 다르게 나타나는 트랩층(산화물층)의 전기적 측정 결과를 비교한 도면이다.
이하에서는 NDR 소자 중 하나인 에사키 다이오드의 PVCR을 증가시키기 위해 축퇴된 p형 반도체와 축퇴된 n형 반도체 사이에 트랩층을 형성하기 위하여, 전압 인가할 때, 전압의 증가에 따라 다르게 나타나는 트랩층의 전기적 측정 결과를 설명하고자 한다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 부성 미분 저항 소자는 기판(SiO2) 상에 형성된 축퇴된 제 1 반도체층(phosphorene), 축퇴된 제 2 반도체층(ReS2), 축퇴된 제 1 반도체층 및 제 2 반도체층의 일측 단부에 각각에 결합된 제 1 전극 및 제 2 전극(전극), 축퇴된 제 1 반도체층 및 제 2 반도체층 사이에 위치한 트랩층(phosphorene oxide)을 포함한다. 여기서, 트랩층은 축퇴된 제 1 반도체층 및 제 2 반도체층의 일측 단부에 각각에 결합된 전극에 인가된 전압에 의해 발생한 줄(Joule) 열로 인해 산화된 흑린(phorphorene oxide)이 사용된다.
도 11a 내지 11c는 축퇴된 제1 반도체층 및 제 2 반도체층 사이에 형성된 트랩층(산화물층)에 대한 영향을 알아보기 위해 전압을 증가함에 따라 다르게 나타나는NDR의 전기적 특정 결과이다.
도 11a를 참조하면, 낮은 전압이 인가되는 경우, 흑린을 산화시킬 정도로 충분한 줄(Joule) 열이 발생하지 않기 때문에, 트랩층(산화물층)이 형성되지 않고, 상온에서 1.4 정도의 낮은 PVCR이 나타난다.
도 11b를 참조하면, 전압을 2 V 까지 증가시켜 인가하는 경우, 트랩층(산화된 흑린)이 형성된다. 트랩층이 형성된 후의 측정 결과는 일반적인 에사키 다이오드의 특성과 다르게 피크(peak)와 벨리(valley) 전류가 각각 두 개씩 형성된 것이 나타난다. 여기서, 0.5 V에서 0.8V 사이에 형성된 첫 번째 피크(peak)와 벨리(valley) 전류는 일반적인 에사키 다이오드에서 관찰 할 수 있는 밴드간 터널링 전류로 인해 발생된 것이다. 반면, 0.9 V에서 1.3 V 사이에 형성된 두 번째 피크(peak)와 벨리(valley) 전류는 산화된 흑린에 의해 형성된 것이다.
도 11c를 참조하면, 전압을 5 V까지 증가시켜 인가하는 경우, 더 두꺼운 트랩층(산화된 흑린)이 형성된다. 여기서, 축퇴된 제 1 반도체층 및 제 2 반도체층 사이에 두꺼운 트랩층이 형성되었기 때문에, 더욱 더 많은 전자들이 트랩층 내에 갇히게 된다. 따라서, 트랩층 내에 갇힌 전자에 의해 형성된 내부 전기장의 크기는 더욱 증가하게 된다. 이로 인해, 상온에서 2.4의 높은 PVCR이 나타난다.
일반적으로, 에사키 다이오드는 밴드간 터널링 전류로 인해 한 개의 피크(peak)와 벨리(valley) 전류를 발생시키며, 확산 전류(diffusion current)에 의해 인가된 전압이 증가할수록 전류는 계속해서 증가한다. 반면, 트랩 사이트가 많은 트랩층이 반도체간 접합 사이에 형성되어 있을 때는 캐리어들이 트랩층 내에 트랩된다. 여기서, 트랩층 내에 전자(electron)가 갇히게 된다면 외부에서 인가된 전압에 의해 형성된 전기장과 반대 방향을 갖는 전기장이 소자 내부에 형성된다. 결과적으로, 전자의 흐름을 방해하게 되어 전류가 다시 감소하는 현상이 발생하게 된다. 다만, 인가된 전압을 더 증가시키는 경우, 트랩층 내에 갇힌 전자에 의해 형성된 내부 전기장보다 큰 전기장이 형성되기 때문에 전자는 트랩층을 쉽게 터널링 할 수 있다. 따라서, 인가된 전압이 증가함에 따라 전류는 다시 증가할 수 있다.
다시 말해서, 축퇴된 제 1 반도체층 및 제 2 반도체층 사이에 트랩층을 형성시킴으로써, 두 개의 피크(peak)와 벨리(valley) 전류를 갖는 부성 미분 저항(NDR) 소자를 얻을 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 부성 미분 저항(negative differential resistance) 소자에 있어서,
    기판;
    상기 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층;
    상기 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층;
    상기 제 1 반도체층의 일측 단부에 결합된 제 1 전극;
    상기 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및
    상기 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되,
    상기 트랩층은 산화물층이고, 상기 부성 미분 저항 소자의 동작시 캐리어가 상기 트랩층에 트랩되도록 하는 부성 미분 저항 소자.
  2. 제 1항에 있어서,
    제 1 전극과 제 2 전극에 인가되는 전압의 증가에 따라 상기 트랩층에 트랩되는 캐리어가 증가하게 되고, 트랩된 캐리어의 증가에 따라 상기 전압과 반대 방향의 전기장이 형성되는 부성 미분 저항 소자.
  3. 제 1항에 있어서,
    상기 제 1 반도체층은 p형 반도체층이고, 제 2 반도체층은 n형 반도체층이거나
    상기 제 1 반도체층은 n형 반도체층이고, 상기 제2 반도체층은 p형 반도체층인 것인 부성 미분 저항 소자.
  4. 제 3항에 있어서,
    상기 p형 반도체층은 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 흑린(phosphorene) 중 적어도 하나로 이루어지고,
    상기 n형 반도체층은 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 이황화레늄(ReS2) 중 적어도 하나로 이루어지는 것인 부성 미분 저항 소자.
  5. 제 4항에 있어서,
    상기 제 1 전극 및 제 2 전극은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어지는 것인 부성 미분 저항 소자.
  6. 제 1항에 있어서,
    상기 트랩층은 상기 제 1 전극과 제 2 전극에 인가된 전압에 의하여 발생된 줄(joule)열에 의하여 형성된 산화물층인 부성 미분 저항 소자.
  7. 제 1항에 있어서,
    상기 트랩층은 상기 제 1 반도체층의 상부에 적층한 금속층의 산화에 의하여 형성된 산화물층인 부성 미분 저항 소자.
  8. 제 7항에 있어서,
    상기 금속층은 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나로 이루어지는 것인 부성 미분 저항 소자.
  9. 제 1항에 있어서,
    상기 기판은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 중 적어도 하나로 구성된 절연층이 증착된 실리콘(Si) 기판, 저마늄(Ge) 기판, 유리(glass) 기판 및 PET(polyethylene terephthalate) 기판 중 적어도 하나로 이루어지는 것인 부성 미분 저항 소자.
  10. 부성 미분 저항(negative differential resistance) 소자의 제조 방법에 있어서,
    기판 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층을 형성하는 단계;
    상기 기판 및 제 1 반도체층 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층을 형성하는 단계;
    상기 제 1 반도체층의 일측 단부 및 제 2 반도체층의 일측 단부에 각각 제 1 전극 및 제 2 전극을 형성하는 단계; 및
    상기 제 1 전극과 제 2 전극에 전압을 인가하여, 상기 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 트랩층을 형성하는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 반도체층을 형성하는 단계는
    상기 기판 상에 제 1 극성을 갖는 제 1 반도체층을 증착하는 단계 및
    상기 제 1 반도체층을 축퇴시키는 단계를 포함하고,
    상기 제 2 반도체층을 형성하는 단계는
    상기 기판 상에 제 2 극성을 갖는 제 2 반도체층을 증착하는 단계 및
    상기 제 2 반도체층을 축퇴시키는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 트랩층은 상기 제 1 전극과 제 2 전극에 인가된 전압에 의하여 발생된 줄(joule)열에 의하여 형성된 산화물층인 것인 부성 미분 저항 소자의 제조 방법.
  13. 부성 미분 저항(negative differential resistance) 소자의 제조 방법에 있어서,
    기판 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층을 형성하는 단계;
    상기 제 1 반도체층의 일 영역에 트랩층을 형성하는 단계;
    상기 기판 및 제 1 반도체층의 트랩층 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층을 형성하는 단계; 및
    상기 제 1 반도체층의 일측 단부 및 제 2 반도체층의 일측 단부에 각각 제 1 전극 및 제 2 전극을 형성하는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 반도체층을 형성하는 단계는
    상기 기판 상에 제 1 극성을 갖는 제 1 반도체층을 증착하는 단계 및
    상기 제 1 반도체층을 축퇴시키는 단계를 포함하고,
    상기 제 2 반도체층을 형성하는 단계는
    상기 기판 상에 제 2 극성을 갖는 제 2 반도체층을 증착하는 단계 및
    상기 제 2 반도체층을 축퇴시키는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.
  15. 제 13항에 있어서,
    상기 트랩층을 형성하는 단계는
    상기 제 1 반도체층의 상부에 금속층을 증착하는 단계 및
    상기 금속층을 산화시키는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.
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