WO2017154227A1 - シンク装置、及び制御方法 - Google Patents

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WO2017154227A1
WO2017154227A1 PCT/JP2016/064190 JP2016064190W WO2017154227A1 WO 2017154227 A1 WO2017154227 A1 WO 2017154227A1 JP 2016064190 W JP2016064190 W JP 2016064190W WO 2017154227 A1 WO2017154227 A1 WO 2017154227A1
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WO
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msa
data
link
sink device
signal
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Application number
PCT/JP2016/064190
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English (en)
French (fr)
Inventor
一壽 水頭
Original Assignee
株式会社アクセル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to JP2017550259A priority Critical patent/JP6742635B2/ja
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
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    • H04N21/442—Monitoring of processes or resources, e.g. detecting the failure of a recording device, monitoring the downstream bandwidth, the number of times a movie has been viewed, the storage space available from the internal hard disk

Definitions

  • the present invention relates to a technique suitable for a case where, for example, a source device and a sink device in the DisplayPort interface standard are connected via a signal line based on the standard.
  • VGA Video Graphics Array
  • HDMI High-Definition Multimedia Interface
  • LVDS Low Voltage Differential Signaling
  • DP interface standard which is a video interface for serial transfer as a micropacket using an internal clock without using an external clock
  • DP DisplayPort
  • the DP interface standard stipulates that audio can be transferred at the same time as the HDMI interface.
  • eDP embedded DP
  • FIG. 10 is a schematic diagram for explaining the outline of the DP interface standard.
  • an image signal transmission path is provided between a source device 100 that is a logical device on the image data output side and a sink device 200 that is a logical device on the display device side.
  • a certain main link ML is logically connected to two sub-channels called an auxiliary (AUX) channel AC and a hot plug detection HPD.
  • AUX auxiliary
  • the hot plug detection HPD is a signal for notifying the source device 100 side of the power supply when the sink device 200 side is turned on initially, and the source device 100 and the sink device 200 for some reason during transmission. This is a signal for requesting a relink from the sink device 200 side when the link state between and sinks is down (also referred to as link loss or unlock).
  • the AUX channel AC is a low-speed bidirectional side channel, and is a signal for link setup and management by link training, which will be described later, status and functional configuration control, main link operation support, and the like. .
  • the sink device 200 includes a configuration parameter information storage unit (DPCD: Display Port Configuration Data) 2001 and a display device function information storage unit (EDID: Extended Display Identification Data) 2002.
  • the configuration parameter information storage unit 2001 stores the link speed, the number of corresponding lanes, the determined number of lanes, the link speed, the down spread control, the main link channel code, and the like.
  • the display device function information storage unit 2002 stores function information (resolution, size, timing information (frequency, synchronization signal parameter), etc.) of physical display devices that constitute the sink device 200.
  • the hot plug detection HPD signal is activated by the initial operation such as power-on on the sink device 200 side, and the source device 100 side detects it.
  • an initial link establishment process for determining conditions for transmitting a frame signal such as an image from the source device 100 side to the sink device 200 side via the main link ML is performed thereafter.
  • FIGS. 11A and 11B are flowcharts showing the procedure at the time of establishing the initial link.
  • the hot plug detection HPD signal becomes active (High in the standard) (step S251), and the source device 100 side detects it (step S151).
  • the sink device 200 also activates the hot plug detection HPD signal in the same way at the time of a link loss, which will be described later, but a new power-on (new device connection and simple re-power supply) on the source device 100 side. Whether the link is lost or not) is determined by how much inactive time has existed before the signal detection. That is, when there is an inactive period for a predetermined time or more, it is determined that a new power is turned on, and the following initial link establishment procedure is executed.
  • sink device characteristics detection Sink Capabilities Discovery
  • sink device function configuration Sink Configuration
  • the source device 100 reads the link speed, the number of corresponding lanes, and the like from the configuration parameter information storage unit 2001 of the sink device 200 via the AUX channel AC, and the resolution of the liquid crystal display from the display device function information storage unit 2002.
  • Size and timing information are read (step S152).
  • the source device 100 determines the number of lanes, link speed, down spread control, and main link channel code based on the transmission request (data amount of image data to be transmitted, etc.), and via the AUX channel AC.
  • the determined information is sent to the sink device 200 and stored in a predetermined area of the configuration parameter information storage unit 2001 (step S252).
  • the transmission of image / audio data via the main link ML is configured by selecting the number of lanes from 1, 2 or 4 and the bandwidth of each lane is 2.7 Gbps or 1.62 Since it is selectable at Gbps, the maximum bandwidth is 10.8 Gbps.
  • FIGS. 11C and 11D are flowcharts for explaining the flow and contents of link training.
  • the link training generally includes a clock recovery process (steps S1531, S2531) and an equalization process (steps S1532, S2532).
  • step S1531 and S2531 In the clock recovery process (steps S1531 and S2531), (a1) a pre-emphasis level and (a2) a voltage amplitude level (Voltage swing Level) are exchanged between the source device 100 and the sink device 200. And (a3) (a4) Clock recovery (ClockRecovery) is attempted while adjusting the sink-side equalization parameter (Rx equalizer parameter).
  • the clock recovery simply means securing the necessary synchronization when converting an image signal as an analog signal on the main link ML into a digital signal.
  • a training pattern for clock recovery (D10.2 data symbol (0101010... In transmission scheme 8b / 10b)) is sent from the source device 100 to the sink device 200 via the main link ML and the AUX channel AC.
  • clock recovery is realized by phase-shifting the VCO output by a PLL circuit and locking a data symbol. Whether or not the clock recovery has succeeded in the sink device 200 is determined by the source device 100 reading the information indicating success or failure written by the sink device 200 in a predetermined area of the configuration parameter information storage unit 2001 via the AUX channel AC. Is recognized by the source device 100.
  • the pre-emphasis level is a signal transition portion (rising edge) in order to cope with an increase in bit error due to attenuation depending on the frequency of the transmission signal according to the attenuation characteristic specific to the transmission path.
  • Part and the falling part is a parameter representing how much to emphasize the non-transition signal period, and is determined according to the success or failure result of the clock recovery while the source device 100 adjusts. Note that the information on the determined prior emphasis level is held in the source device 100.
  • the voltage amplitude level (Voltage swing Level) is a parameter indicating the voltage amplitude at which the signal is transmitted according to the attenuation characteristic of the transmission path, and the success or failure of the clock recovery is adjusted while the source device 100 adjusts. Decide according to the results. Information on the determined voltage amplitude level is held in the source device 100.
  • the sink-side equalization parameter (Rx equalizer parameter) is a parameter that represents filtering characteristics for returning the input transmission signal to a waveform suitable for decoding, and is determined by the sink device 200.
  • the determined sink-side equalization parameter information is held in the sink device 200.
  • step S1532 and S2532 symbol lock and (b2) inter-lane time adjustment (Inter-) are performed by the exchange between the source device 100 and the sink device 200.
  • lane de-skewing simply means establishing synchronization so that serial data received from the source device 100 can be converted into parallel data.
  • the inter-lane time adjustment is to eliminate a signal time difference (skew) between signal lines (lanes) due to differences in wiring length of signal lines, relative permittivity between PCB layers, and the like.
  • the symbol lock training pattern (K28.5 (0011111010/1100000101) + D11.6 (1101000110) + D10.2 in the transmission scheme 8b / 10b) is transmitted from the source device 100 via the main link ML and the AUX channel AC. (0101010101)) is sent, the sink device 200 searches for K28.5, locks the position where K28.5 is found as a symbol boundary, and deserializes serial data based on the locked boundary position ( De-serialize) to perform symbol lock. In addition, the sink device 200 searches for K28.5 for each lane, and adjusts the time between lanes by locking the position of K28.5 found for each lane as a time difference (skew) adjustment position. Whether or not the equalization processing is completed in the sink device 200 is determined by the source device 100 reading the status information written in the predetermined area of the configuration parameter information storage unit 2001 by the sink device 200 via the AUX channel AC. Is recognized.
  • an idle pattern / scrambler reset process is performed (steps S154 and S254).
  • the source device 100 sends an idle pattern to the sink device 200.
  • the idle pattern is composed of a BS symbol sequence (BS + BF + BF + BS followed by a VB-ID set No VideoStream_Frag bit set to one).
  • the 512th BS symbol sequence is replaced with a scrambler reset symbol sequence (SR + BF + BF + SR).
  • the source device 100 serializes, scrambles, encodes the image data (frame data), and then transmits the data to the sink device 200 via the main link ML (steps S155 and S255). ).
  • ⁇ Link loss> By the way, after the link establishment of the main link ML described above between the source device 100 and the sink device 200, the link state of the main link ML is lost due to the influence of noise or the like due to the operating environment in the image signal transmission process. In some cases, a so-called link loss (also referred to as link down or unlock) state occurs.
  • This unlocked state is simply a state in which even if the source device 100 transmits an image signal to the sink device 200, the sink device 200 cannot receive it. More specifically, the sink device 200 is in a state where the analog signal cannot be converted into a digital signal, or even when the conversion can be performed, serial data cannot be converted into parallel data. Therefore, in the unlocked state, on the sink device 200 side, an image is not displayed on the display device, which is a so-called blackout (dark state) or whiteout state.
  • FIG. 12 is a flowchart showing a processing procedure at the time of such a link loss.
  • the source device 100 is performing stream transmission of image data to the sink device 200 (step S161, step S171)
  • the sink device 200 detects a link loss (step S172, Yes)
  • the sink device 200 The hot plug detection HPD signal is activated (step S173).
  • the sink device 200 activates the hot plug detection HPD signal through an inactive state for less than a predetermined time. For this reason, the source device 100 recognizes it as an HPD_IRQ (Interrupt ReQuest) signal.
  • HPD_IRQ Interrupt ReQuest
  • step S162 it is recognized that a link loss has occurred on the sink device 200 side even when it is not at the time of initial connection or power-on (step S162, Yes).
  • the source device 100 interrupts the stream transmission of the image data via the main link ML (step S163), and then performs link training again with the sink device 200 (steps S164 and S174).
  • the link training here is the same process as the link training at the time of initial connection (step S153).
  • the image data stream transmission through the main link ML is temporarily interrupted, and the main link ML and the AUX channel AC are transmitted.
  • this link training period corresponds to a period such as darkening. Therefore, the longer the link training period, the longer the darkening time, which affects the effectiveness of image display.
  • devices operating in a noisy environment for example, gaming machines such as pachinko machines and pachislot machines
  • Patent Document 1 A technique that solves such a drawback is disclosed in Patent Document 1. Differences between the relink method described in this document and the relink method based on the DP interface standard will be described below. (1) The source device 100 always sends a training pattern embedded in a blanking period in a video signal format including image data. (2) Even if a link loss occurs, the sink device 200 does not inform the source device 100 of the fact, and uses link training autonomously using a training pattern embedded in a blanking period in the video signal format. I do. However, the sink device 200 does not confirm the success / failure result with the source device 100. (3) The source device 100 continues the stream transmission of the image data regardless of the occurrence of the link loss on the sink device 200 side (necessary because the fact of the occurrence of the link loss is not known).
  • MSA main stream attribute
  • the MSA is transmitted from the source device 10 to the sink device 20 for each frame, and the sink device 20 generates display data based on the received MSA.
  • not all MSA data is transmitted, but at least the total number of pixels (Htotal) of horizontal lines and the total number of lines (Vtotal) of video frames are transmitted from the source device 10 to the sink device 20 as essential information.
  • Patent Document 1 has a drawback in that the source apparatus 100 is forced to perform a new process in which a training pattern must be constantly embedded and embedded in a blanking period in a video signal format.
  • the total number of pixels (Htotal) of the horizontal lines and the total number of lines (Vtotal) of the video frames sent in the MSA packet in the normal state are 640 and 480, respectively, but errors occur in these data.
  • the total number of pixels in the horizontal line (Htotal) and the total number of lines in the video frame (Vtotal) change to 800, 500, etc., as shown in FIG. Is displayed from the point P and is stretched in the lower right direction.
  • the quality of the moving image is so low that the viewer can visually confirm flickering due to enlargement or reduction of the screen, the image becomes troublesome for the viewer.
  • the present invention has been made in view of the above, and an object thereof is to quickly return from a link loss state to a normal state in a sink device connected to a source device via a signal line, influence of noise, and the like. This is to prevent flickering of the screen.
  • the invention according to claim 1 is a sink device connected to the source device via a signal line, and a hot plug detection signal indicating that a link loss has occurred after the initial link is established.
  • Control means for controlling the output to the source device to be in an invalid state, link loss detecting means for detecting occurrence of a link loss during reception of a data stream continuously transmitted from the source device, and the link Clock recovery means for extracting a clock signal embedded in the data stream when occurrence of loss is detected, and blanking start symbol embedded in the data stream when occurrence of link loss is detected.
  • a blanking start signal detecting means for detecting the signal, and a storage means for storing a signal reception condition at the time of link establishment, Serial extracted clock signal, said storage means the stored signal reception condition, and characterized by establishing a re-linked by the detected blanking start signal.
  • the sink device connected to the source device via the signal line, it is possible to quickly return from the link loss state to the normal state and to prevent the screen from flickering due to the influence of noise or the like.
  • the present invention has the following configuration in order to quickly return from a link loss state to a normal state in a sink device connected to a source device via a signal line. That is, the sink device of the present invention is a sink device connected to the source device via a signal line, and outputs the hot plug detection signal HPD indicating that a link loss has occurred to the source device after the initial link is established.
  • the control means for controlling the state to become invalid
  • the link loss detection means for detecting the occurrence of link loss during the reception of the data stream continuously transmitted from the source device
  • a clock recovery means for extracting a clock signal embedded in the data stream
  • a blanking start signal detection means for detecting a blanking start symbol embedded in the data stream when occurrence of a link loss is detected
  • Storage means for storing signal reception conditions at the time of link establishment, and the extracted clock signal and storage means ⁇ signal reception condition, and characterized by establishing a relink the detected blanking start signal.
  • FIG. 1 is a block diagram showing a configuration of a data transmission system according to the first embodiment of the present invention.
  • a data transmission system 1 has a configuration in which a source device 10 and a sink device 20 are connected via a plurality of signal lines, and the sink device 20 is a source.
  • This is a so-called built-in system configured to be fixed to the device 10.
  • the source device 10 is a so-called graphic controller on the transmission side, and includes an AV processor 2, a display port transmitter DPTX4, and a CPU 6.
  • the AV processor 2 outputs the video data, audio data, and control signal to the display port transmitter DPTX4.
  • the display port transmitter DPTX4 encrypts the main link data (video data, audio data) and transmits it to the display port receiver DPRX22.
  • the CPU 6 controls the AV processor 2 and the display port transmitter DPTX4 via I 2 C.
  • the CPU 6 includes a ROM and a RAM therein, reads the operating system OS from the ROM, expands the operating system OS on the RAM and starts the OS, and reads various programs from the ROM and executes various processes under the management of the OS.
  • the DPTX 4 of the source device 10 has a register (not shown) for storing data such as a pre-emphasis level and a voltage amplitude level, which are signal transmission / reception conditions necessary for data transmission with the sink device 20.
  • the sink device 20 is a so-called graphic controller on the receiving side, and includes a display port receiver DPRX 22, an AV processor 24, a Video_I / F 25, an Audio_I / F 26, an EDID 27, and a CPU 28.
  • the display port receiver DPRX22 has a DPCD 22a, an HPD driver 22b, and an HPD register 22c, receives the main links ML0 to ML3 and AUX channel AC transmitted from the display port transmitter DPTX4, and receives a video signal, an audio signal, and a control signal.
  • the data is output to the AV processor 24.
  • the DPCD 22a is a register that stores information such as the number of main link lanes and the bit rate, which is the capability of the sink device.
  • the DPRX 22 has a physical layer that transmits / receives main link ML0 to ML3 signals, AUX channel signals, and HPD signals, and a link layer that performs functions related to main link data generation, AUX channel communication, and AUX channel links. is doing.
  • the physical layer of the main link has functions such as descrambling, decoding, link training, equalization processing, clock data recovery, deserializer, etc. for the received signal.
  • control means is a function of the CPU 28
  • clock recovery means is a function in the physical layer of the DPRX 22
  • bladenking start signal detection means is a function in the link layer of the DPRX 22
  • link loss detection means "Indicates the physical layer and link layer of DPRX 22, or the physical layer or link layer.
  • the AV processor 24 outputs a video signal to the display device 34 via the Video_I / F 25 and the Audio_I / F 26, and outputs an audio signal to the speaker 36.
  • the EDID 27 stores function information (resolution, size, timing information (frequency, synchronization signal parameter), etc.) of the physical display device that constitutes the sink device 20.
  • the CPU 28 controls the DPRX 22, the AV processor 24, and the EDID 27 via I 2 C.
  • the CPU 28 has a ROM and a RAM therein, reads the operating system OS from the ROM, expands it on the RAM, starts up the OS, and reads various programs from the ROM under the OS management to execute various processes.
  • the HPD driver 22b is, for example, a tri-state driver circuit, and outputs a hot plug detection signal HPD indicating that a link loss has occurred to the source device 10 when the HPD register 22c is set to an enable state (valid).
  • the HPD driver 22b cannot output the hot plug detection signal HPD to the source device 10 when it is set to the disabled state (invalid) from the HPD register 22c.
  • the HPD register 22c stores data according to control by the CPU 28, and sets the HPD driver 22b to an enabled state or a disabled state.
  • FIG. 2 is a block diagram showing a DP interface standard layer configuration for providing video information from the source device 10 to the sink device 20.
  • the DP interface standard provides three different channels consisting of main links 10P1, 20P1, auxiliary channels 10P2, 20P2, and hot-plug detection HPDs 10P3, 20P3 as AC-coupled voltage differential interfaces.
  • the main links 10P1 and 20P1 have one, two, or four pairs of scalable lanes that can operate at different speeds (Gbit / second), and are implemented by settings in the physical layers 10P and 20P. .
  • the main links 10P1 and 20P1 are used for transmission of a stream from the stream source source 10SS.
  • the main link speed is determined by several factors including the capabilities of the source device 10, the capabilities of the sink device 20, cable quality, and noise generated in the system.
  • the stream transmitted from the source device 10 is finally supplied to the stream sink 20SS in the sink device 20.
  • Stream policy makers 10SP and 20SP each manage the transmission of streams.
  • the stream policy makers 10SP and 20SP initialize the stream transmission using the auxiliary channel device services 10R3 and 20R3, acquire necessary link information from the link policy makers 10LP and 20LP, and prepare for the stream transmission.
  • the link policy makers 10LP and 20LP manage the establishment and maintenance of links as operations compliant with the DP interface standard.
  • the link policy makers 10LP and 20LP use the auxiliary channel link services 10R2 and 20R2 to perform link initialization, link detection, and link maintenance.
  • the link policy maker 20LPb provided only in the sink device 20 manages the establishment and maintenance of each link as a non-standard operation that characterizes the present invention.
  • the link policy maker 20LPb performs link initialization, link detection, and link maintenance using the auxiliary channel link services 10R2 and 20R2.
  • the RT register 32 includes at least a sync-side equalization parameter as a parameter managed by the link policy maker 20LPb, among a pre-emphasis level, a voltage amplitude level, and a sync-side equalization parameter as signal transmission / reception conditions used in clock recovery processing. Is stored.
  • the sink device 20 includes the RT register 32 that stores the sink-side equalization parameter that is a part of the signal transmission / reception conditions.
  • the clock signal embedded in the data stream can be extracted by omitting the determination of the pre-enhancement level, the determination of the voltage amplitude level, and the determination of the sink-side equalization parameter in the clock recovery process executed in step S1.
  • parameters such as the pre-emphasis level and voltage amplitude level included in the signal transmission / reception conditions are stored in the register of the source device 10, and it is not necessary to determine these parameters anew. Thereby, the relink can be quickly established from the link loss state by the extracted clock signal.
  • the signal transmission / reception conditions are the pre-emphasis level, the voltage amplitude level, and the sink-side equalization parameter.
  • the link loss state Can quickly establish a relink.
  • the control unit 20c is configured by the CPU 28, and controls non-standard operations when the contact of the switch SW1 is switched to the closed state.
  • the link layer is involved in the services of isochronous transport services 10R1, 20R1, auxiliary channel link services 10R2, 20R2, and auxiliary channel device services 10R3, 20R3.
  • the isochronous transport service 10R1 maps the video stream and the audio stream to a format having a set of rules understood by the main links 10P1 and 20P1, so that the data is transmitted in the main links 10P1 and 20P1. It is configured to be able to scale beyond the number of available lanes. Also, when the data reaches the sink device 20, the rule reconstructs the stream into the original format.
  • the auxiliary channel link services 10R2 and 20R2 are used to discover, configure, and maintain a link with a connected device.
  • the auxiliary channel link services 10R2 and 20R2 execute this using the DPCD 22a via the auxiliary channels 10P2 and 20P2.
  • the source device 10 reads the function of the sink device 20 at least partially embodied in the EDID 27 via the DPCD 22a.
  • the link training is a signal output from the source device 10 so that the transmission path characteristics between the source device 10 and the sink device 20 are grasped and data output from the source device 10 can be appropriately received by the sink device 20. Is a process performed to extract the data bits from the data transmitted through the main link in the sink device 20 and regenerate the clock by the PLL.
  • FIG. 3 is a flowchart for explaining a processing procedure by the data transmission system according to the first embodiment of the present invention.
  • the CPU 28 of the sink device 20 first sets the HPD signal to be valid (step S50).
  • the CPU 28 sets a value “1” indicating validity in the HPD register 22 c in order to set the output state of the driver 22 b to the enable state (valid).
  • steps S51 to S55 the CPU 28 performs the initial link establishment procedure similar to the processing (steps S251 to S255) shown in FIG. For this reason, the sink device 20 outputs the HPD signal to the source device 10 (step S51).
  • the DPTX 4 of the source device 10 stores (a1) pre-emphasis level and (a2) voltage amplitude level appropriate for the transmission path characteristics.
  • the RT register 32 of the sink device 20 stores an appropriate (a3) sink side equalization parameter.
  • (a1) pre-emphasis level, (a2) voltage amplitude level, and (a3) sink-side equalization parameters are known in advance at the time of mode setting included in the initial setting stage, link training clock recovery processing is performed. Some become unnecessary.
  • the CPU 28 performs control so that the output of the hot plug detection signal HPD is enabled when the power is turned on. Therefore, the display port interface standard between the source device 10 and the own sink device 20 is controlled.
  • the control part 20c comprised by CPU28 can utilize when performing re-link establishment from the state of link loss. it can.
  • the control unit 20c shown in FIG. 2 includes an external pin and includes a switch SW1 that switches between at least two voltage states.
  • the control unit 20c is configured when the switch SW1 switches the voltage state to the first voltage state.
  • the clock recovery may be performed using information on the signal transmission / reception conditions acquired from the RT register 32.
  • a switch SW1 switches between at least two voltage states.
  • the control unit 20c can perform clock recovery in the physical layer of the DPRX 22 using information acquired from the RT register 32. Thereby, the relink can be quickly established from the link loss state by the extracted clock signal.
  • FIG. 4 is a flowchart for explaining a processing procedure when a link loss occurs during transmission of image data in the data transmission system according to the first embodiment of the present invention.
  • the CPU 28 invalidates the HPD signal (step S91).
  • the CPU 28 sets a value “0” representing invalidity in the HPD register 22 c in order to set the output state of the driver 22 b to a disabled state (invalid).
  • step S81, step S92 when link loss occurs due to the influence of noise or the like in a state where image data stream transmission is performed from the source device 10 to the sink device 20 via the main link ML (step S81, step S92), The sink device 20 detects a link loss (step S93, Yes), and proceeds to the next step S94.
  • relink is established by the following procedure without performing link training by a training pattern. Since the HPD signal is set to be invalid in step S91, when the link loss is detected (Yes in step S93), the sink device 20 does not activate the hot plug detection HPD signal.
  • the source device 10 can stream image data and audio data to the sink device 20 even after detecting a link loss on the sink device 20 side. Continue transmission.
  • the link policy maker 20LPb of the sink device 20 performs the clock recovery processing in step S94.
  • the source device 10 determines (a1) the pre-emphasis level and (a2) the voltage amplitude level that are performed in the normal clock recovery processing.
  • the parameter determined at the time of the initial link processing according to the pin state of the switch SW1 or the one previously stored in the RT register 32 is read and used as it is, and these parameters are re-determined at the time of this link loss. Absent.
  • (a4) clock recovery itself if the transmission method is 8b / 10b, the clock signal is embedded in the serial data itself. Therefore, the clock signal can be extracted from the serial data received by the physical layer of DPRX 22 and reproduced. In this manner, the clock signal embedded in the data stream is extracted using the signal transmission / reception conditions determined in the process related to the initial link establishment according to the transmission path characteristics and the function characteristics of the own sink device. The re-link can be quickly established from the link loss state by the clock signal thus generated.
  • step S95 the equalization processing shown in step S95 is performed in the physical layer 20P of the sink device 20, and K28.
  • a control code necessary for both (b1) symbol lock and (b2) inter-lane time adjustment processing. 5 is included in the BS symbol, which is a blanking start symbol in the stream transmission format, regardless of the symbol pattern for training. Therefore, the control code K28.5 is detected from the serial data stream received and used. . That is, in (b1) symbol lock, the position of K28.5 detected from the serial data string is locked as a symbol boundary, and serial data is deserialized based on the locked boundary position. In (b2) inter-lane time adjustment, the position of each K28.5 detected for each lane is locked as a time difference (skew) adjustment position.
  • the clock recovery process and the equalization process are performed under a predetermined condition without using the training pattern, and the relink is realized from the link loss state.
  • the source device 10 is in a state in which serial data continues to be transmitted at that stage, so that the sink device 20 can immediately recognize the serial data. (Step S92).
  • the sink device 20 is set to invalidate the HPD signal for notifying the source device 10 of the fact even if a link loss occurs. 10 continues the image serial data stream transmission.
  • the link recovery process (a1) the pre-emphasis level, (a2) the voltage amplitude level, and (a3) the sink-side equalization parameters are read from the RAM and used.
  • clock recovery itself uses a clock signal embedded in the serial data itself regardless of the training pattern of link training.
  • the control code K28.5 necessary for both the (b1) symbol lock and (b2) inter-lane time adjustment processing is used for the BS symbol of the stream received serial data, regardless of the training pattern.
  • the sink device 20 does not transmit the link recovery result to the source device 10. In this way, even if a link loss occurs, there is no exchange between the source device 10 and the sink device 20, and the sink device 20 autonomously recovers the link, so that a relink is quickly secured, darkening, etc. Can be shortened as much as possible.
  • the source device 10 can reduce the burden because there is no exchange with the sink device 20 at the time of link loss, and further, it is only necessary to continuously transmit the image data in the stream, so the DPTX of the source device 10 is customized. There is no need and no new burden is imposed.
  • the present invention has the following configuration in order to prevent screen flickering due to the influence of noise or the like in a sink device connected to a source device via a signal line. That is, the sink device of the present invention is a sink device connected to the source device via a signal line, and decodes the MSA packet received in the vertical blanking period after the initial link is established or after the relink is established.
  • MSA decoding means MSA data storage means for storing decoded MSA data, and determining whether or not the MSA data related to the current frame and the MSA data related to the previous frame acquired from the MSA data storage means are the same MSA determination means, and control means for controlling whether or not to provide MSA data to the video processor based on the determination result by the MSA determination means.
  • the control means includes the same MSA data for which the MSA determination means is the same multiple times. If it is determined, the MSA data is provided as new MSA data to the video processor. And wherein the Rukoto.
  • a sink device of a data transmission system will be described.
  • the first embodiment after the initial link is established, non-recovery for a case where a link loss occurs due to the influence of noise or the like in a situation where a data stream can be normally transmitted from the source device 10 to the sink device 20.
  • the standard processing method has been described.
  • the MSA data is converted into the MSA data due to the influence of noise or the like in a situation where the data stream can be normally transmitted from the source device 10 to the sink device 20.
  • a non-standard processing method when an error occurs will be described.
  • FIG. 5 is a block diagram for explaining the internal configuration of the sink device of the data transmission system according to the second embodiment of the present invention.
  • the sink device 20 includes a DPRX 22, an EDID 27, a CPU 28, an AV processor 24, a Video_I / F 25, and an Audio_I / F 26.
  • the DPRX 22 exchanges information such as link management and link training with the source device 10 via the AUX channel AC.
  • the DPRX 22 receives information such as video data, audio data, video format, screen size, and video timing information transmitted from the source device 10 via the main link ML, and decodes the received data in the DPRX 22 to obtain various data.
  • the DPRX 22 includes a video data decoding unit 22d, an audio data decoding unit 22e, an InfoFrame packet decoding unit 22f, an MSA decoding unit 22g, a VBID decoding unit 22h, and a DPCD 22a.
  • the video data decoding unit 22d decodes the input video data.
  • the audio data decoding unit 22e decodes the input audio data.
  • the InfoFrame packet decoding unit 22f decodes the InfoFrame packet received during the data island period.
  • the MSA decoding unit 22g decodes and outputs the MSA from the MSA packet received during the vertical blanking period.
  • the VBID decoding unit 22h decodes a vertical blanking ID (Vertical Blanking ID) to generate VBID decoded data.
  • This vertical blanking ID includes a vertical blanking flag. Since the DPCD 22a has been described above, its description is omitted.
  • the AV processor 24 processes the video data based on the InfoFrame decode data, the packet decode data, the MSA decode data, and the VBID decode data (MSA data is as described above), and the video data is displayed on the display device via the Video_I / F 25. 34.
  • FIG. 6 is a diagram showing a frame structure of the DP interface standard.
  • information such as image size and synchronization timing is transmitted using an MSA packet for each frame in the vertical blanking period.
  • the MSA packet is transmitted from the source device 10 to the sink device 20 for each frame, and the sink device 20 generates display data based on the received MSA packet.
  • FIG. 7 is a diagram showing the definition of the MSA packet.
  • Mvid and Nvid are used to reproduce the video stream clock of the display.
  • Htotal is the total number of pixels in the horizontal line
  • Vtotal is the total number of lines in the video frame.
  • HSP / HSW represents the HSYNC polarity / HSYNC width in terms of the number of pixels.
  • VSP / VSW expresses VSYNC polarity / VSYNC width in number of lines.
  • Hstart represents the start of the active video pixel for HSYNC.
  • Vstart represents the start of the active video line for VSYNC.
  • MISC1: 0 represents other video related information.
  • In the DP interface standard not all MSA data is transmitted, but some data is optional, but at least the total number of pixels in the horizontal line (Htotal) and the total number of lines in the video frame (Vtotal) are mandatory. Information.
  • FIG. 8 is a functional block diagram for explaining the internal configuration of the DPRX and AV processor of the sink device according to the second embodiment of the present invention.
  • the MSA decoding unit 22g provided in the DPRX 22 includes an MSA register 22gr.
  • the MSA decoding unit 22g decodes MSA from the MSA packet received in the vertical blanking period, and updates the MSA data in the MSA register 22gr.
  • the MSA decoding unit 22g enables the update completion status ST indicating that the update has been performed in the MSA register 22gr, and outputs it to the MSA determination unit 24a.
  • the update completion status ST is output High when reception of data from SS to SE (FIG.
  • the “MSA decoding unit” in the claims is the MSA decoding unit 22g
  • the “MSA data storage unit” is the MSA register 22gr
  • the “MSA determination unit” is the MSA determination unit 24a
  • the “control unit” is the control unit 24b.
  • the DPRX 22 of the second embodiment includes the driver 22b and the HPD register 22c as in the first embodiment. However, in order to prevent flickering of the screen due to an error in the MSA data, the driver 22b The HPD register 22c may not be included.
  • the AV processor 24 includes an MSA determination unit 24a, a control unit 24b, and a video processor 24c.
  • the MSA determination unit 24a and the control unit 24b are configured by the CPU 28 of the sink device 20.
  • the MSA determination unit 24a reads MSA data from the MSA register 22gr of the MSA decoding unit 22g and stores it in the memory 24ar when the update completion status ST of the MSA decoding unit 22g is in a high state. As a result, each data constituting the MSA data shown in FIG. 7 is stored in the memory 24ar.
  • the memory 24ar has a capacity for storing MSA data for two frames. By dividing the capacity of the memory 24ar by one frame unit by two, MSA data is alternately received in one frame unit.
  • the MSA data (t) of the current frame and the MSA data (t-1) of the previous frame are stored, but the MSA data (t-2) of the previous frame disappears. To do.
  • it may be configured to store MSA data of three frames or more by increasing the capacity of the memory 24ar.
  • the MSA determination unit 24a reads the MSA data (t) of the current frame from the memory 24ar and the MSA data (t-1) of the previous frame from the memory 24ar during the vertical blanking period, and compares both of them to compare two frames or more. When the same MSA data is detected, information indicating that the determination results are the same is output to the control unit 24b.
  • the MSA determination unit 24a reads the MSA data (t) of the current frame and the MSA data (t-1) of the previous frame from the memory 24ar, compares them, and the MSA data is different for only one frame. Does not output information indicating that the above-described determination results are the same.
  • the control unit 24b When the control unit 24b receives information indicating that the above-described determination results are the same, the control unit 24b receives the MSA data (t) of the current frame or the MSA data (t ⁇ 1) of the previous frame from the memory 24ar of the MSA determination unit 24a. ) And stores the acquired MSA data in the MSA register 24br.
  • the video processor 24c reads MSA data for each frame from the MSA register 24br of the control unit 24b in the vertical blanking period, and configures an angle of view for one frame based on the acquired MSA data.
  • FIG. 9 is a flowchart showing operations of the DPRX and the AV processor of the sink device according to the second embodiment of the present invention.
  • the MSA decoding unit 22g provided in the DPRX 22 decodes the MSA from the MSA packet received in the vertical blanking period, stores the MSA data in the MSA register 22gr, and updates the update completion status ST indicating that the MSA register 22gr is updated. The state is changed from the Low state to the High state and output to the MSA determination unit 24a.
  • the update completion status ST (High state) output from the MSA decoding unit 22g is in the High state when reception of data from SS to SE (FIG. 6) constituting the MSA data is completed in the vertical blanking period.
  • it may be configured to switch to the low state and be released when the vertical blanking period ends.
  • the MSA determination unit 24a provided in the AV processor 24 reads the update completion status ST output from the MSA decoding unit 22g (step S101).
  • the MSA determination unit 24a determines whether or not the update completion status ST of the MSA decoding unit 22g is switched from the low state (0) to the high state (1) in the vertical blanking period (step S102).
  • the MSA determination unit 24a adds 1 to the counter X.
  • X is a natural number.
  • the MSA determination unit 24a determines whether or not the value of the counter X is an even number (step S104).
  • step S104 When the value of the counter X is an even number (step S104, Yes), the MSA data is read from the MSA register 22gr of the MSA decoding unit 22g, and the MSA data is stored in the memory A of the memory 24ar (step S105). On the other hand, when the value of the counter X is an odd number (step S104, No), the MSA data is read from the MSA register 22gr of the MSA decoding unit 22g, and the MSA data is stored in the memory B of the memory 24ar (step S106). Next, the MSA determination unit 24a determines whether or not the data values read from both the memories A and B of the memory 24ar are the same (step S107).
  • step S107 When the MSA determination unit 24a determines that the data values are not the same (No in step S107), the process proceeds to step S112. As a result, even if the MSA packet being transmitted changes to data differing by one frame due to noise, the changed MSA data is not used, but the MSA data stored in the MSA register 24br of the control unit 24b is used. A video signal can be generated and MSA data errors can be removed. Note that the control unit 24b maintains the data in the MSA register 24br unless it is determined that the MSA data different from the currently used MSA data is received a plurality of times.
  • control unit 24b transmits the memory 24ar provided in the MSA determination unit 24a.
  • the data values stored in the memory A and the memory (C) 24bc of the control unit 24 are acquired (step S108).
  • the control unit 24b stores the MSA data provided to the video processor 24c until the previous time in the memory 24bc.
  • control unit 24b determines whether or not the data values read from both the memories A and C are the same (step S109). When the control unit 24b determines that the data values of both are the same (step S109, Yes), the process proceeds to step S112. On the other hand, when it is determined that the data values of the memories A and C are not the same (step S109, No), the control unit 24b obtains the data value from the memory A of the memory 24ar provided in the MSA determination unit 24a. Acquired and stored in the memory C of the memory 24bc (step S110).
  • the control unit 24b acquires the data value of the memory C and stores the data value in the MSA register (D) 24br, whereby the latest MSA data stored in the register (D) 24br is stored in the video processor 24c. Is provided (step S111). Next, the process proceeds to step S112. In the vertical blanking period, the video processor 24c reads (polls) MSA data for each frame from the MSA register 24br of the control unit 24b, and configures an angle of view for one frame based on the acquired MSA data.
  • control unit 24b determines that the MSA data is determined when the MSA determination unit 24a determines that the MSA data is the same multiple times and when the MSA data is different from the MSA data provided to the video processor 24c until the previous time. To the video processor 24c as new MSA data.
  • an image of a desired size (Htotal, Vtotal) is displayed on the display device 34 without being affected by data garbled data due to noise or the like. , Flickering of the screen can be prevented.
  • the control unit 24b reads the update completion status ST output from the MSA decoding unit 22g (step S112). The control unit 24b determines whether or not the update completion status ST output from the MSA decoding unit 22g has switched from the high state (1) to the low state (0) (step S102). If the update completion status ST is in the high state (1), it is determined that the vertical blanking period is in progress (step S113, No), the process returns to step S112, and the process is repeated. On the other hand, when the update completion status ST is switched to the low state (0), it is determined that the display period is in progress (step S113, Yes), the process returns to step S101, and the process is repeated.
  • the video processor 24c reads (polls) the MSA data for each frame from the register 24br of the control unit 24b in the vertical blanking period, and configures an angle of view for one frame based on the acquired MSA data.
  • errors such as the total number of pixels of the horizontal line and the total number of lines of the video frame have occurred. It has occurred.
  • the screen resolution is VGA
  • the total number of pixels (Htotal) of the horizontal lines and the total number of lines (Vtotal) of the video frames sent in the MSA packet in the normal state are 640 and 480, respectively, but errors occur in these data.
  • the AV processor 24 includes the MSA determination unit 24a, compares the data value of the received MSA packet between two frames, and receives different MSA data continuously for two frames or more. In this case, the MSA data information is reflected on the display. For this reason, even when the data of the MSA packet changes to an incorrect value due to the influence of noise or the like, as shown in FIG. 10 (a), data such as the total number of pixels of the horizontal line and the total number of lines of the video frame.
  • control unit 24b may be configured to provide the MSA data to the video processor 24c as new MSA data when the MSA determination unit 24a determines the same MSA data a plurality of times. . Thereby, in the sink device connected to the source device via the signal line, flickering of the screen due to the influence of noise or the like can be prevented.
  • the sink device 20 of this aspect is a sink device 20 connected to the source device 10 via a signal line, After the initial link is established, the CPU 28 that controls the output of the hot plug detection signal HPD indicating that a link loss has occurred to the source device 10 is invalidated, and the data stream continuously transmitted from the source device 10
  • the CPU 28 that controls the output of the hot plug detection signal HPD indicating that a link loss has occurred to the source device 10 is invalidated, and the data stream continuously transmitted from the source device 10
  • the physical layer of DPRX 22 that detects the occurrence of link loss during reception and / or in the physical layer of DPRX 22 that extracts the clock signal embedded in the data stream when the occurrence of link loss is detected
  • the CPU 28 performs control so that the output of the hot plug detection signal HPD indicating that a link loss has occurred to the source device 10 becomes invalid.
  • a function in the physical layer and / or link layer of the DPRX 22 detects the occurrence of a link loss during reception of a data stream continuously transmitted from the source device 10.
  • the function in the physical layer of DPRX 22 extracts a clock signal embedded in the data stream when the occurrence of link loss is detected.
  • the function in the link layer of DPRX 22 detects the blanking start symbol embedded in the data stream when the occurrence of link loss is detected.
  • the RT register 32 stores signal reception conditions at the time of link establishment. Then, a relink is established based on the extracted clock signal, the signal reception condition stored in the RT register 32, and the detected blanking start signal.
  • the sink device connected to the source device via the signal line, it is possible to quickly return to the normal state from the link loss state. Specifically, even if a link loss occurs, the sink device autonomously recovers the link without exchanging between the source device and the sink device. Can be made as short as possible.
  • the source device simply continues to transmit the image data in a stream, and is not forced to create another burden.
  • the signal transmission / reception condition of this aspect is a sink-side equalization parameter.
  • the signal transmission / reception condition is the sink-side equalization parameter, the re-link is quickly established from the link loss state in the sink device connected to the source device via the signal line. can do.
  • the control unit 20c of this aspect controls the output of the hot plug detection signal HPD to be in an effective state when the power is turned on, and conforms to the display port interface standard between the source device 10 and the own sink device 20. It is characterized in that processing related to initial link establishment is performed. According to this aspect, the control unit 20c controls the display of the display port interface between the source device 10 and the own sink device 20 by controlling so that the output of the hot plug detection signal HPD is enabled when the power is turned on. It is possible to perform processing related to the initial link establishment conforming to the above.
  • the sink device 20 of this aspect includes switch means for switching at least two voltage states, and the control unit 20c receives information acquired from the RT register 32 when the switch means switches the voltage state to the first voltage state. It is characterized in that the clock recovery is performed by the function in the physical layer of DPRX22. According to this aspect, the switch SW1 switches between at least two voltage states. When the switch SW1 switches the voltage state to the first voltage state, the control unit 20c can cause the function in the physical layer of the DPRX 22 to perform clock recovery using the information acquired from the register 32. Thereby, the relink can be quickly established from the link loss state by the extracted clock signal.
  • the sink device 20 of this aspect includes an MSA decoding unit 22g that decodes an MSA packet received in the vertical blanking period after the initial link establishment or after the relink establishment, an MSA register 22er that stores the decoded MSA data, Based on the determination result by the MSA determination unit 24a and the MSA determination unit 24a that determines whether or not the MSA data related to the current frame acquired from the MSA register 22er and the MSA data related to the previous frame are the same, the MSA data is converted into video.
  • a control unit 24b that controls whether or not to provide to the processor 24c. When the MSA determination unit 24a determines that the MSA data is the same multiple times, the control unit 24b sets the MSA data as new MSA data.
  • the MSA decoding unit 22g decodes the MSA packet received in the vertical blanking period after the initial link is established or after the relink is established.
  • the MSA register 22er stores the decoded MSA data.
  • the MSA determination unit 24a determines whether the MSA data related to the current frame acquired from the MSA register 22er is the same as the MSA data related to the previous frame.
  • the control unit 24b controls whether to provide the MSA data to the video processor 24c based on the determination result by the MSA determination 24a.
  • the control unit 24b provides the MSA data to the video processor 24c as new MSA data.
  • the sink device 20 of the present aspect is a sink device 20 connected to the source device 10 via a signal line, and decodes an MSA packet received in a vertical blanking period after initial link establishment or relink establishment.
  • a determination unit 24a and a control unit 24b that controls whether or not to provide the MSA data to the video processor 24c based on a determination result by the MSA determination unit 24a.
  • the control unit 24b includes a plurality of MSA determination units 24a.
  • the MSA decoding unit 22g decodes the MSA packet received in the vertical blanking period after the initial link is established or after the relink is established.
  • the MSA register 22er stores the decoded MSA data.
  • the MSA determination unit 24a determines whether the MSA data related to the current frame acquired from the MSA register 22er is the same as the MSA data related to the previous frame.
  • the control unit 24b controls whether to provide the MSA data to the video processor 24c based on the determination result by the MSA determination unit 24a.
  • the control unit 24b When the MSA determination unit 24a determines the same MSA data a plurality of times, the control unit 24b provides the MSA data to the video processor 24c as new MSA data. Thereby, in the sink device connected to the source device via the signal line, it is possible to prevent the screen from flickering due to the influence of noise or the like.
  • the control unit 24b of this aspect maintains the MSA data provided to the video processor 24c until the previous time when the MSA determination unit 24a determines that there is no same MSA data a plurality of times. According to this aspect, when the MSA determination unit 24a determines that there is no same MSA data a plurality of times, the control unit 24b maintains the MSA data provided to the video processor 24c until the previous time. As a result, in the sink device connected to the source device via the signal line, it is possible to remove the data error of the MSA packet being transmitted due to the influence of noise.
  • the MSA data of this aspect is characterized in that it is the total number of pixels related to the horizontal lines for forming a video frame, and / or the total number of lines.
  • the MSA data is a total number of pixels related to a horizontal line for constituting a video frame, and / or a total number of lines.
  • the control method of this aspect is a control method by the sink device 20 connected to the source device 10 through a signal line, and the source device of the hot plug detection signal HPD indicating that a link loss has occurred after the initial link establishment.
  • Control step (S91) for controlling the output to 10 to be in an invalid state
  • link loss detection step (S93) for detecting the occurrence of link loss during reception of the data stream continuously transmitted from the source device 10
  • a clock recovery step (S94) for extracting a clock signal embedded in the data stream when occurrence of a link loss is detected, and a block embedded in the data stream when occurrence of a link loss is detected.
  • a storage step (S53) for storing the reception condition in the RT register 32 is executed, and a relink is established by the extracted clock signal, the signal reception condition stored in the RT register 32 and the detected blanking start signal. It is characterized by that. Since the operation and effect of the tenth aspect are the same as those of the first aspect, description thereof will be omitted.
  • the control method of this aspect is a control method by the sink device 20 connected to the source device 10 through a signal line, and the MSA packet received in the vertical blanking period in the data stream transmitted from the source device 10 is received.
  • MSA decoding step for decoding by the MSA decoding unit 22e
  • a storing step for storing the decoded MSA data in the MSA register 22gr by the MSA decoding unit 22e, the MSA data related to the current frame acquired from the MSA register 22gr and the previous frame
  • An MSA determination step (S107) for determining whether or not the MSA data is the same
  • a control step (S109) for controlling whether or not to provide the MSA data to the video processor based on the determination result of the MSA determination step.
  • the sink device and the control method of the present invention can be adopted or installed in a gaming machine such as a pachinko machine, for example.

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Abstract

リンクロスの状態から迅速に正常状態に復帰すること、ノイズ等の影響による画面のちらつきを防止することにある。ＣＰＵ２８が、初期リンク確立後に、リンクロスが発生したことを表すホットプラグ検知信号ＨＰＤのソース装置１０への出力が無効状態になるように制御する。ＤＰＲＸ２２における機能が、ソース装置１０から継続して伝送されるデータストリームの受信中にリンクロスの発生を検出する。ＤＰＲＸ２２における機能が、リンクロスの発生が検出された場合に、データストリームに埋め込まれたクロック信号を抽出する。ＤＰＲＸ２２における機能が、リンクロスの発生が検出された場合に、データストリームに埋め込まれたブランキング開始シンボルを検出する。ＲＴレジスタ３２が、リンク確立時の信号受信条件を記憶する。抽出されたクロック信号、信号受信条件、及び検出されたブランキング開始信号により再リンクを確立する。

Description

シンク装置、及び制御方法
　本発明は、例えば、DisplayPortインターフェース規格におけるソース装置とシンク装置とが、当該規格に基づく信号線を介して接続されている場合に好適な技術に関する。
＜第１の背景技術＞
　画像データ出力機器と表示機器との間を接続するための外部ビデオインタフェースとしては、アナログ外部インターフェースとしてのＶＧＡ（Video Graphics Array）規格から始まり、主としてパーソナルコンピュータと表示機器の間のインターフェースとして発展してきたアナログデジタル双方用のＤＶＩ（Digital Visual Interface）規格や、主としてＡＶ機器を対象として開発されたＨＤＭＩ（High-Definition Multimedia Interface）（登録商標）規格等がある。
　また、表示機器（デバイス）が画像データ処理装置に組み込まれている場合に用いる内部ビデオインタフェースとしては、ＬＶＤＳ（Low Voltage Differential Signaling）規格が主流となっていた。
＜ＤＰインターフェース規格＞
　加えて、最近では、外部クロックを用いず、内蔵クロックを利用したマイクロパケットとしてシリアル転送するビデオインタフェースであるDisplayPort（以下、「ＤＰ」と称す）規格が普及してきている。
　このインターフェース規格によれば、転送されるデータからクロックを生成しているので、データ転送が高速であり、機能拡張が容易であるという利点がある。
　また、ＤＰインターフェース規格は、ＨＤＭＩインターフェースと同様、音声も同時に転送できることを規定している。更に、そのＤＰインターフェース規格を、内部インターフェースとして規定したものが、embedded ＤＰ（以下、「ｅＤＰ」と称す）である。
　図１０は、ＤＰインターフェース規格の概要を説明するための概要図である。
　同図に示すように、ＤＰインターフェース規格においては、画像データ出力側としての論理デバイスであるソース装置１００と、表示機器側の論理デバイスであるシンク装置２００との間を、画像信号の伝送路であるメインリンクＭＬと、補助（ＡＵＸ）チャネルＡＣ、及びホットプラグ検知（Hot Plug Detect）ＨＰＤという２本のサブチャネルとで論理的に接続している。
＜ホットプラグ検知ＨＰＤ＞
　ここで、ホットプラグ検知ＨＰＤは、初期的にシンク装置２００側の電源投入に伴ってそれをソース装置１００側に通知するため信号であると共に、伝送途中で何らかの理由によりソース装置１００とシンク装置２００との間のリンク状態がダウン（リンクロス、アンロックとも称す）した場合等に、シンク装置２００側から再リンクを要求するための信号である。
　また、ＡＵＸチャネルＡＣは、低速双方向のサイドチャネルであり、後述のリンクトレーニングによるリンクのセットアップ及びその管理、ステータス及び機能構成（configuration）の制御、メインリンクの動作サポート等のための信号である。
＜ＤＰＣＤ、ＥＤＩＤ＞
　また、シンク装置２００は、構成パラメータ情報格納部（DPCD: Display Port Configuration Data）２００１、及び表示デバイス機能情報格納部（EDID: Extended Display Identification Data）２００２を有している。
　構成パラメータ情報格納部２００１には、リンク速度、対応レーン数、更に、決定されたレーン数、リンク速度、ダウンスプレッド制御、及びメインリンクチャネルコード等が格納される。
　また、表示デバイス機能情報格納部２００２には、シンク装置２００を構成する物理的な表示デバイスの機能情報（解像度、大きさ、タイミング情報（周波数、同期信号パラメータ）等）が格納されている。
　そこで、ＤＰインターフェース規格においては、シンク装置２００側の電源投入等の初期動作により、ホットプラグ検知ＨＰＤの信号がアクティブとなり、それをソース装置１００側が検知する。これにより、以降、メインリンクＭＬを介して、ソース装置１００側からシンク装置２００側へ画像等のフレーム信号を伝送するための条件を決定するための初期リンク確立処理が行われる。
＜初期リンク確立時の手順＞
　図１１（ａ）（ｂ）は、この初期リンク確立時の手順を示すフローチャートである。
　まず、シンク装置２００側の電源が投入されると、ホットプラグ検知ＨＰＤの信号がアクティブ（規格上はHigh）となり（ステップＳ２５１）、それをソース装置１００側が検知する（ステップＳ１５１）。
　なお、後述するリンクロス時にも、シンク装置２００は、全く同様に、ホットプラグ検知ＨＰＤの信号をアクティブにするが、ソース装置１００側での、新たな電源投入（新たな機器接続及び単なる再電源投入の双方を含む）か、又はリンクロスかの判断は、当該信号検知の前にどの程度非アクティブの時間があったかにより判定する。すなわち、所定時間以上非アクティブの期間があった場合に、新たな電源投入であると判定し、以下の、初期リンク確立時手順を実行する。
　具体的には、まず、ＡＵＸチャネルＡＣを利用して、シンクデバイス特性検知（Sink Capabilities Discovery）、及びシンクデバイス機能構成（Sink Configuration）の各処理が行われる。
　すなわち、ソース装置１００は、ＡＵＸチャネルＡＣを介して、シンク装置２００の構成パラメータ情報格納部２００１から、リンク速度、対応レーン数等を読み出すとともに、表示デバイス機能情報格納部２００２から、液晶ディスプレイの解像度、大きさ、タイミング情報（周波数、同期信号パラメータ等）を読み出す（ステップＳ１５２）。
　そして、ソース装置１００は、伝送要求（伝送すべき画像データのデータ量等）に基づいて、レーン数、リンク速度、ダウンスプレッド制御、及びメインリンクチャネルコードを決定し、ＡＵＸチャネルＡＣを介して、逆に、決定したそれらの情報をシンク装置２００に送って構成パラメータ情報格納部２００１の所定領域に記憶させる（ステップＳ２５２）。例えばＤＰv1.1aの規格においては、メインリンクＭＬを介した画像／音声データの伝送は、レーン数が１本／２本／４本から選択構成され、また各レーンの帯域幅は2.7Gbps又は1.62Gbpsで選択可能であるので、最大帯域幅は10.8Gbpsとなる。
＜リンクトレーニング＞
　次に、ソース装置１００とシンク装置２００との間において、リンクトレーニングが行われる（ステップＳ１５３、Ｓ２５３）。図１１（ｃ）（ｄ）は、リンクトレーニングの流れ及び内容を説明するためのフローチャートである。同図に示すように、リンクトレーニングは、概して、クロックリカバリ（Clock Recovery）処理（ステップＳ１５３１、Ｓ２５３１）と等化（Equalization）処理（ステップＳ１５３２、Ｓ２５３２）とで構成される。
　クロックリカバリ処理（ステップＳ１５３１、Ｓ２５３１）においては、ソース装置１００とシンク装置２００との間のやり取りにより、（ａ１）事前強調レベル（Pre-emphasis Level）、（ａ２）電圧振幅レベル（Voltage swing Level）、及び（ａ３）シンク側等化パラメータ（Rx equalizer parameter）を調整しつつ、（ａ４）クロックリカバリ（ClockRecovery）が試みられる。
　ここで、クロックリカバリとは、簡単には、メインリンクＭＬ上でのアナログ信号としての画像信号をデジタル信号に変換する際の必要な同期を確保することである。
　詳細には、メインリンクＭＬ、及びＡＵＸチャネルＡＣを介してソース装置１００からシンク装置２００へクロックリカバリ用のトレーニングパターン（伝送方式8b/10bにおけるD10.2データシンボル(0101010…)）が送られる。シンク装置２００では、例えば、そのＶＣＯ出力をＰＬＬ回路により位相シフトしてデータシンボルをロックすることによりクロックリカバリが実現される。
　なお、シンク装置２００においてクロックリカバリが成功したか否かは、シンク装置２００が構成パラメータ情報格納部２００１の所定領域に書き込んだ成否を表す情報を、ソース装置１００がＡＵＸチャネルＡＣを介して読み出すことにより、ソース装置１００により認知される。
＜事前強調レベル＞
　ここで、事前強調レベル（Pre-emphasis Level）とは、伝送路に固有の減衰特性に応じた伝送信号の周波数に依存した減衰によるビットエラーの増大に対処するために、信号の遷移部分（立上り部、及び立下り部）を無遷移信号期間に対してどの程度強調するかを表すパラメータであり、ソース装置１００が調整しながらクロックリカバリの成否結果に応じて決定する。なお、決定された事前強調レベルの情報は、ソース装置１００に保持される。
＜電圧振幅レベル＞
　また、電圧振幅レベル（Voltage swing Level）とは、伝送路の減衰特性に応じて、どの程度の電圧振幅で信号を送信するかを表すパラメータであり、ソース装置１００が調整しながらクロックリカバリの成否結果に応じて決定する。なお、決定された電圧振幅レベルの情報は、ソース装置１００において保持される。
＜シンク側等化パラメータ＞
　また、シンク側等化パラメータ（Rx equalizer parameter）は、入力した伝送信号を復号に適した波形に戻すためのフィルタリング特性を表すパラメータであり、シンク装置２００が決定する。なお、決定されたシンク側等化パラメータの情報は、シンク装置２００に保持される。
＜シンボルロック、レーン間時間調整＞
　次に、等化処理（ステップＳ１５３２、Ｓ２５３２）においては、ソース装置１００とシンク装置２００との間のやり取りにより、（ｂ１）シンボルロック（Symbol Lock）、及び（ｂ２）レーン間時間調整（Inter-lane de-skewing）が行われる。
　シンボルロックとは、簡単には、ソース装置１００から受信したシリアルデータをパラレルデータに変換できるような同期を確立することである。
　レーン間時間調整とは、信号線の配線長やＰＣＢ層間の比誘電率等の違いに起因する信号線（レーン）間の信号の時間差（スキュー）をなくすことである。
　詳細には、メインリンクＭＬ及びＡＵＸチャネルＡＣを介してソース装置１００からシンボルロック用のトレーニングパターン（伝送方式8b/10bにおけるK28.5(0011111010/1100000101)+D11.6(1101000110)+D10.2(0101010101)）が送られ、シンク装置２００は、K28.5を探索し、そのK28.5を発見した位置をシンボルの境界としてロックし、そのロックした境界位置に基づいてシリアルデータをデシリアライズ（de-serialize）することにより、シンボルロックを行う。
　また、シンク装置２００は、各レーンについて、K28.5を探索し、各レーンについて発見されたK28.5の位置を時間差（スキュー）調整位置としてロックすることにより、レーン間時間調整を行う。なお、シンク装置２００において等化処理が終了したか否かは、シンク装置２００が構成パラメータ情報格納部２００１の所定領域に書き込んだ当該ステータスの情報を、ソース装置１００がＡＵＸチャネルＡＣを介して読み出すことにより認知される。
＜アイドルパターン／スクランブラーリセット＞
　図１１（ａ）（ｂ）に戻り、リンクトレーニングの次に、アイドルパターン／スクランブラーリセット（IDLE Pattern/Scrambler Reset）の処理が行われる（ステップＳ１５４、Ｓ２５４）。
　当該処理においては、ソース装置１００がアイドルパターンをシンク装置２００に送る。アイドルパターンは、ＢＳシンボルシーケンス（BS+BF+BF+BSに、VB-IDセットのNo VideoStream_Frag bitが１つにセットされたものが続いたもの）からなる。なお、５１２番目のＢＳシンボルシーケンスは、スクランブラーリセットシンボルシーケンス（SR+BF+BF+SR）に置き換えられる。
＜ストリーム伝送＞
　以上の初期処理の後、ソース装置１００は、画像データ（フレームデータ）を、シリアル化し、スクランブルを掛け、符号化した後に、シンク装置２００にメインリンクＭＬを介してストリーム伝送する（ステップＳ１５５、Ｓ２５５）。
＜リンクロス＞
　ところで、ソース装置１００とシンク装置２００との間における上述したメインリンクＭＬのリンク確立の後、画像信号伝送過程において、動作環境に起因したノイズ等の影響により、メインリンクＭＬのリンク状態が失われる、いわゆるリンクロス（リンクダウン、アンロックとも称す）状態に陥ることがある。
　このアンロック状態とは、簡単には、ソース装置１００がシンク装置２００へ画像信号を送信しても、シンク装置２００がそれを受け取れない状態のことである。詳細には、シンク装置２００が前述のアナログ信号をデジタル信号に変換できない状態であるか、当該変換が行えてもシリアルデータからパラレルデータに変換できない状態をいう。従って、アンロック状態においては、シンク装置２００側では、表示デバイス上では、画像が表示されない、いわゆるブラックアウト（暗転）又はホワイトアウトの状態となってしまう。
＜再リンク確立処理＞
　このようなリンクロス状態に陥った場合、ソース装置１００とシンク装置２００との間で、再度リンクトレーニングが行われる。図１２は、かかるリンクロス時の処理手順を示すフローチャートである。
　すなわち、ソース装置１００がシンク装置２００へ画像データのストリーム伝送を行っている状態（ステップＳ１６１、ステップＳ１７１）において、シンク装置２００がリンクロスを検知すると（ステップＳ１７２、Ｙｅｓ）、シンク装置２００は、ホットプラグ検知ＨＰＤの信号をアクティブにする（ステップＳ１７３）。
　この場合、シンク装置２００が、所定時間未満の非アクティブの状態を経てホットプラグ検知ＨＰＤの信号をアクティブにする。
　このため、ソース装置１００側では、それをＨＰＤ＿ＩＲＱ（Interrupt ReQuest）信号として認知する。すなわち、初期接続時や電源投入時ではない場合でも、シンク装置２００側でリンクロスが発生したと認識する（ステップＳ１６２、Ｙｅｓ）。
　その時点で、ソース装置１００は、メインリンクＭＬを介した画像データのストリーム伝送を中断し（ステップＳ１６３）、その後、シンク装置２００との間で、再度のリンクトレーニングを行う（ステップＳ１６４、ステップＳ１７４）。
　なお、ここでのリンクトレーニングは、前述の初期接続時のリンクトレーニング（ステップＳ１５３）と同一の処理である。
　上述したように、ＤＰインターフェース規格においては、メインリンクＭＬがリンクロスの状態に陥るたびに、メインリンクＭＬを介した画像データのストリーム伝送は一旦中断され、メインリンクＭＬ、及びＡＵＸチャネルＡＣを介したリンクトレーニングを行うように構成されている。
　ここで、ＡＵＸチャネルＡＣは、比較的低速であるため、リンクトレーニングに比較的時間を要するという欠点がある。
　特に、前述したようにこのリンクトレーニングの期間は暗転等の期間に相当するので、リンクトレーニングの期間が長ければ長いほど暗転時間は長くなり、画像の表示の実効性に影響を及ぼすことになる。特に、ノイズの多い環境において動作される機器（例えば、パチンコ機やパチスロ機等の遊技機）においては暗転の頻度が多くなる傾向にあるが、暗転期間が長いと、表示の有効性（遊技機においては遊興性）に大きな影響を与えかねない。従って、暗転期間に相当するリンクトレーニングは短時間で完了することが望ましい。
＜特許文献１＞
　かかる欠点を解決した技術が特許文献１に開示されている。当該文献に記述された再リンク方法と、ＤＰインターフェース規格に基づく再リンクの方法との相違点について以下に説明する。
（１）ソース装置１００は、常に、トレーニングパターンを、画像データが含まれるビデオ信号フォーマット内のブランキング期間に埋め込んで、送っている。
（２）シンク装置２００は、リンクロスが発生しても、ソース装置１００にその事実を伝えず、ビデオ信号フォーマット内のブランキング期間に埋め込まれたトレーニングパターンを利用して、自律的にリンクトレーニングを行う。しかし、シンク装置２００は、ソース装置１００との間において、その成否結果の確認も行わない。
（３）ソース装置１００は、シンク装置２００側でのリンクロスの発生に拘わらず、画像データのストリーム伝送を継続している（リンクロス発生の事実を知らされないので必然的なこと）。
　以上から、特許文献１の発明であっても、リンクロス状態では画像データが受け取れず、暗転状態になっている。
　このとき、シンク装置２００側においてリンクロスが発生しているにも拘わらず、ソース装置１００は画像データのストリーム伝送を継続しており、かつ、ソース装置１００はリンクロスから回復する処理において、低速のＡＵＸチャネルＡＣを介した再リンクの成否の確認を行っていないので、ＤＰインターフェース規格に基づく処理よりもリンクロスに起因した暗転期間は短い。
＜第２の背景技術＞
　パチンコ台のような金属の衝突に起因したノイズが多く発生する環境において、ＤＰインターフェース規格を採用した機器を用いると、ノイズに起因した通信エラーが発生する虞があった。
　第１の背景技術において説明した初期リンク確立時以外に、ケーブル挿抜時や、通信エラー時にネゴシエーションが行われるが、ネゴシエーション中は液晶ディスプレイ等の表示装置はブラックアウトあるいはホワイトアウト状態となるのが一般的である。
　重度な通信エラーが発生している場合、通信エラーを回復するためのネゴシエーションの間にブラックアウト、あるいはホワイトアウトが発生する虞があった。一方、軽度な通信エラーが発生している場合、遊技機の液晶ディスプレイ上の表示画面が乱れる虞があった。
＜ＭＳＡ＞
　ＤＰインターフェース規格では、ブランキング期間において、１フレーム分の画像サイズや同期タイミングなどの情報をメインストリームアットリビュート（Main Stream Attribute)（以下、ＭＳＡという）というパケットで送信している。
　ＭＳＡは、フレーム毎にソース装置１０からシンク装置２０に伝送され、シンク装置２０では受信したＭＳＡに基づいて表示データを生成している。
　ＤＰインターフェース規格では、全てのＭＳＡデータが送信されるのではなく、少なくとも水平ラインのピクセル総数（Htotal）、ビデオフレームのライン総数（Vtotal）は必須の情報としてソース装置１０からシンク装置２０に伝送される。
特許第５７９９３２０号公報
＜第１の課題＞
　しかしながら、特許文献１においては、ソース装置１００が、トレーニングパターンを、ビデオ信号フォーマット内のブランキング期間に埋め込んで、常に送り続けなければならないという新たな処理を強いられるという欠点がある。
＜第２の課題＞
　また、上述したノイズ等の影響によりＭＳＡパケットのデータが誤った値に変化して伝送された場合、水平ラインのピクセル総数やビデオフレームのライン総数等のデータに誤りが生じるので、画面にちらつきが発生する。
　具体的には、図１３（ｂ）に示すように、画像データそのものはほぼ問題なくデコードできるのに対して、ＭＳＡパケットにより伝送された水平ラインのピクセル総数（Htotal）、ビデオフレームのライン総数（Vtotal）が１フレーム分でも誤っている場合、画面が瞬間的にちらつくことになる。
　例えば、画面解像度がＶＧＡの場合、正常時にＭＳＡパケットで送られる水平ラインのピクセル総数（Htotal）、ビデオフレームのライン総数（Vtotal）はそれぞれ６４０、４８０であるが、これらのデータに誤りが生じることで、例えば、水平ラインのピクセル総数（Htotal）、ビデオフレームのライン総数（Vtotal）が夫々に８００、５００等に変化すると、図１３（ｂ）に示すように、画面左上を起点として、画像全体がＰ点から表示され、右下方向に引き伸ばされたような状況となる。
　動画を構成するフレーム数にもよるが、画面の引き伸ばしや縮小によるちらつきが視聴者に目視確認できるほど動画の品質が低下した場合、視聴者にとっては煩わしい映像となる。
　本発明は、上記に鑑みてなされたもので、その目的は、ソース装置と信号線を介して接続されたシンク装置において、リンクロスの状態から迅速に正常状態に復帰すること、ノイズ等の影響による画面のちらつきを防止することにある。
　請求項１記載の発明は、上記課題を解決するため、ソース装置と信号線を介して接続されたシンク装置であって、初期リンク確立後に、リンクロスが発生したことを表すホットプラグ検知信号の前記ソース装置への出力が無効状態になるように制御する制御手段と、前記ソース装置から継続して伝送されるデータストリームの受信中にリンクロスの発生を検出するリンクロス検出手段と、前記リンクロスの発生が検出された場合に、前記データストリームに埋め込まれたクロック信号を抽出するクロックリカバリ手段と、前記リンクロスの発生が検出された場合に、前記データストリームに埋め込まれたブランキング開始シンボルを検出するブランキング開始信号検出手段と、リンク確立時の信号受信条件を記憶する記憶手段と、を備え、前記抽出されたクロック信号、前記記憶手段に記憶された信号受信条件、及び前記検出されたブランキング開始信号により再リンクを確立することを特徴とする。
　本発明によれば、ソース装置と信号線を介して接続されたシンク装置において、リンクロスの状態から迅速に正常状態に復帰すること、ノイズ等の影響による画面のちらつきを防止することにある。
本発明の第１実施形態に係るデータ伝送システムの構成を示すブロック図である。 本発明の第１実施形態に係るソース装置１０からシンク装置２０に映像情報を提供するためのＤＰインターフェース規格のレイヤ構成を示すブロック図である。 本発明の第１実施形態に係る制御方法による処理手順を説明するためのフローチャートである。 本発明の第１実施形態に係るデータ伝送システムにおいて、画像データの伝送中にリンクロスが発生した場合の処理手順を説明するためのフローチャートである。 本発明の第２実施形態に係るデータ伝送システムのシンク装置の内部構成を説明するためのブロック図である。 DisplayPort規格のフレーム構造を示す図である。 ＭＳＡパケットの定義を示す図である。 本発明の第２実施形態に係るシンク装置のＤＰＲＸとＡＶプロセッサの内部構成を説明するための機能ブロック図である。 本発明の第２実施形態に係るシンク装置のＤＰＲＸとＡＶプロセッサの動作を示すフローチャートである。 従来のＤＰインターフェース規格の概要を説明するための概要図である。 従来のＤＰインターフェース規格における処理を説明するためのフローチャートであり、（ａ）がソース装置の初期リンク確立時の手順を示すフローチャートであり、（ｂ）がシンク装置の初期リンク確立時の手順を示すフローチャートであり、（ｃ）がシンク装置のリンクトレーニングの流れ及び内容を説明するためのフローチャートであり、（ｄ）がシンク装置のリンクトレーニングの流れ及び内容を説明するためのフローチャートである。 従来のリンクロス時の処理手順を示すフローチャートであり、（ａ）がソース装置のリンクロス時の処理手順を示すフローチャートであり、（ｂ）がシンク装置のリンクロス時の処理手順を示すフローチャートである。 従来のシンク装置が表示する画面を示す模式図であり、（ａ）が正常時の画面を示す模式図であり、（ｂ）がＭＳＡデータに異常が発生した時の画面を示す模式図である。
　以下、本発明を図面に示した実施の形態により詳細に説明する。
　本発明は、ソース装置と信号線を介して接続されたシンク装置において、リンクロスの状態から迅速に正常状態に復帰するために、以下の構成を有する。
　すなわち、本発明のシンク装置は、ソース装置と信号線を介して接続されたシンク装置であって、初期リンク確立後に、リンクロスが発生したことを表すホットプラグ検知信号ＨＰＤのソース装置への出力が無効状態になるように制御する制御手段と、ソース装置から継続して伝送されるデータストリームの受信中にリンクロスの発生を検出するリンクロス検出手段と、リンクロスの発生が検出された場合に、データストリームに埋め込まれたクロック信号を抽出するクロックリカバリ手段と、リンクロスの発生が検出された場合に、データストリームに埋め込まれたブランキング開始シンボルを検出するブランキング開始信号検出手段と、リンク確立時の信号受信条件を記憶する記憶手段と、を備え、抽出されたクロック信号、記憶手段に記憶された信号受信条件、及び検出されたブランキング開始信号により再リンクを確立することを特徴とする。
　以上の構成を備えることにより、ソース装置と信号線を介して接続されたシンク装置において、リンクロスの状態から迅速に正常状態に復帰することができる。
　上記の本発明の特徴に関して、以下、図面を用いて詳細に説明する。
　以下、図面を参照して、本発明の実施形態について詳細に説明する。
＜第１実施形態＞
　図１は、本発明の第１実施形態に係るデータ伝送システムの構成を示すブロック図である。
＜ハードウエア構成＞
　図１を参照して、本発明の第１実施形態に係るデータ伝送システム１は、ソース装置１０とシンク装置２０とが複数の信号線を介して接続された構成であり、シンク装置２０がソース装置１０に対して固定的に構成されたいわゆる組込み型のシステムである。
＜ソース装置の構成＞
　ソース装置１０は、所謂送信側のグラフィックコントローラであり、ＡＶプロセッサ２、ディスプレイポートトランスミッタＤＰＴＸ４、ＣＰＵ６を備えている。
　ＡＶプロセッサ２は、映像データ、音声データ、及び制御信号をディスプレイポートトランスミッタＤＰＴＸ４に出力する。
　ディスプレイポートトランスミッタＤＰＴＸ４は、メインリンクデータ（映像データ、音声データ）を暗号化してディスプレイポートレシーバＤＰＲＸ２２に送信する。
　ＣＰＵ６は、ＡＶプロセッサ２、及びディスプレイポートトランスミッタＤＰＴＸ４をＩ２Ｃを介して制御する。ＣＰＵ６は、内部にＲＯＭ、及びＲＡＭを有し、ＲＯＭからオペレーティングシステムＯＳを読み出してＲＡＭ上に展開してＯＳを起動し、ＯＳ管理下において、ＲＯＭからプログラムを読み出して各種処理を実行する。
　なお、ソース装置１０のＤＰＴＸ４にはシンク装置２０とのデータ伝送時に必要な信号送受信条件である、事前強調レベル、電圧振幅レベル等のデータを格納するレジスタ（図示省略）を有している。
＜シンク装置の構成＞
　シンク装置２０は、所謂受信側のグラフィックコントローラであり、ディスプレイポートレシーバＤＰＲＸ２２、ＡＶプロセッサ２４、Ｖｉｄｅｏ＿Ｉ／Ｆ２５、Ａｕｄｉｏ＿Ｉ／Ｆ２６、ＥＤＩＤ２７、ＣＰＵ２８を備えている。
　ディスプレイポートレシーバＤＰＲＸ２２は、ＤＰＣＤ２２ａ、ＨＰＤドライバ２２ｂ、ＨＰＤレジスタ２２ｃを有し、ディスプレイポートトランスミッタＤＰＴＸ４から送信されたメインリンクＭＬ０～ＭＬ３、ＡＵＸチャネルＡＣを受信し、映像信号、音声信号、及び制御信号をＡＶプロセッサ２４に出力する。
　ＤＰＣＤ２２ａは、シンク装置の能力である、メインリンクのレーン数やビットレートなどの情報を格納するレジスタである。
　ＤＰＲＸ２２にはメインリンクＭＬ０～ＭＬ３の信号、ＡＵＸチャネルの信号、及びＨＰＤ信号の送受信を行う物理層と、メインリンクのデータ生成やＡＵＸチャネルの通信及びＡＵＸチャネルのリンクに関する機能を担うリンク層を有している。メインリンクの物理層は受信信号のデスクランブル、デコード、リンクトレーニング、等化処理、クロックデータリカバリ、デシリアライザ等の機能を有し、メインリンクのリンク層では受信信号からフレームデータを作るための各種シンボルを生成したり、メインリンクのレーン間のタイミングスキューを設定したり、ＭＳＡ（Main Stream Attribute）データを生成したりする機能を有している。なお、特許請求の範囲における「制御手段」はＣＰＵ２８の機能、「クロックリカバリ手段」はＤＰＲＸ２２の物理層における機能、「ブランキング開始信号検出手段」はＤＰＲＸ２２のリンク層における機能、「リンクロス検出手段」はＤＰＲＸ２２の物理層及びリンク層、あるいは物理層またはリンク層を示している。
　ＡＶプロセッサ２４は、Ｖｉｄｅｏ＿Ｉ／Ｆ２５及びＡｕｄｉｏ＿Ｉ／Ｆ２６を介して映像信号を表示装置３４に出力し、音声信号をスピーカ３６に出力する。
　ＥＤＩＤ２７は、シンク装置２０を構成する物理的な表示デバイスの機能情報（解像度、大きさ、タイミング情報（周波数、同期信号パラメータ）等）を格納する。
　ＣＰＵ２８は、ＤＰＲＸ２２、ＡＶプロセッサ２４、ＥＤＩＤ２７をＩ２Ｃを介して制御する。ＣＰＵ２８は、内部にＲＯＭ、及びＲＡＭを有し、ＲＯＭからオペレーティングシステムＯＳを読み出してＲＡＭ上に展開してＯＳを起動し、ＯＳ管理下において、ＲＯＭからプログラムを読み出して各種処理を実行する。
　ＨＰＤドライバ２２ｂは、例えばトライステートドライバ回路であり、ＨＰＤレジスタ２２ｃからイネーブル状態（有効）に設定された場合に、リンクロスが発生したことを表すホットプラグ検知信号ＨＰＤをソース装置１０へ出力する。一方、ＨＰＤドライバ２２ｂは、ＨＰＤレジスタ２２ｃからディスエイブル状態（無効）に設定された場合に、ホットプラグ検知信号ＨＰＤをソース装置１０へ出力できない。
　ＨＰＤレジスタ２２ｃは、ＣＰＵ２８による制御に応じたデータを記憶して、ＨＰＤドライバ２２ｂをイネーブル状態、又はディスイネーブル状態に設定する。
　図２は、ソース装置１０からシンク装置２０に映像情報を提供するためのＤＰインターフェース規格のレイヤ構成を示すブロック図である。
　ＤＰインターフェース規格では、ＡＣ結合の電圧差動式インターフェースとして、主リンク１０Ｐ１、２０Ｐ１、補助チャネル１０Ｐ２、２０Ｐ２、及びホットプラグ検出ＨＰＤ１０Ｐ３、２０Ｐ３から構成されている３つの異なるチャネルを提供する。
　主リンク１０Ｐ１、２０Ｐ１は、異なる速度（Ｇｂｉｔ／秒）で動作が可能な１対、２対、又は４対のスケーラブルなレーンを有しており、物理層１０Ｐ、２０Ｐ内の設定によって実装される。主リンク１０Ｐ１、２０Ｐ１は、ストリーム発信元ソース１０ＳＳからのストリームの送信に用いられる。
　主リンク速度は、ソース装置１０の能力、シンク装置２０の能力、ケーブルの品質、及びシステム内に発生するノイズを含むいくつかの要因によって決定される。ソース装置１０から送信されたストリームは、最終的にシンク装置２０内のストリームシンク２０ＳＳに供給される。
　ＤＰＣＤ２２ａ、ＥＤＩＤ２７については、上述したのでその説明を省略する。
　ストリームポリシーメーカ１０ＳＰ、２０ＳＰは、それぞれストリームの伝送を管理する。ストリームポリシーメーカ１０ＳＰ、２０ＳＰは、補助チャネルディバイスサービス１０Ｒ３、２０Ｒ３を用いてストリーム伝送を初期化し、必要なリンク情報をリンクポリシーメーカ１０ＬＰ、２０ＬＰから取得し、ストリーム伝送を準備する。
　リンクポリシーメーカ１０ＬＰ、２０ＬＰは、ＤＰインターフェース規格に準拠した動作として、それぞれリンクの確立と維持を管理する。リンクポリシーメーカ１０ＬＰ、２０ＬＰは、補助チャネルリンクサービス１０Ｒ２、２０Ｒ２を用いて、リンクの初期化、リンクの検出、リンクのメンテナンスを行う。
　一方、シンク装置２０のみに設けられたリンクポリシーメーカ２０ＬＰｂは、本発明の特徴とする非標準の動作として、それぞれリンクの確立と維持を管理する。リンクポリシーメーカ２０ＬＰｂは、補助チャネルリンクサービス１０Ｒ２、２０Ｒ２を用いて、リンクの初期化、リンクの検出、リンクのメンテナンスを行う。
　ＲＴレジスタ３２には、リンクポリシーメーカ２０ＬＰｂが管理するパラメータとして、クロックリカバリ処理で用いられる信号送受信条件としての事前強調レベル、電圧振幅レベル、及びシンク側等化パラメータのうち、少なくともシンク側等化パラメータが格納される。
　このように、シンク装置２０は、信号送受信条件の一部であるシンク側等化パラメータを記憶するＲＴレジスタ３２を備えているので、ＲＴレジスタ３２からデータを読み出して利用すれば、通常のリンクトレーニングで実行されるクロックリカバリ処理の事前強調レベルの決定、電圧振幅レベルの決定、シンク側等化パラメータの決定の各処理を省略してデータストリームに埋め込まれたクロック信号を抽出することができる。なお、信号送受信条件に含まれる事前強調レベル、電圧振幅レベル等のパラメータはソース装置１０のレジスタに格納されており、それらのパラメータを改めて決定する必要はない。
　これにより、抽出されたクロック信号によりリンクロスの状態から迅速に再リンクを確立することができる。
　このように、信号送受信条件は、事前強調レベル、電圧振幅レベル、及びシンク側等化パラメータであることで、ソース装置と信号線を介して対向して接続されたシンク装置において、リンクロスの状態から迅速に再リンクを確立することができる。
　制御部２０ｃは、ＣＰＵ２８により構成され、スイッチＳＷ１の接点が閉結状態に切り替わっている場合に、非標準の動作を制御する。
　リンク層は、等時性トランスポートサービス１０Ｒ１、２０Ｒ１、補助チャネルリンクサービス１０Ｒ２、２０Ｒ２および補助チャネルディバイスサービス１０Ｒ３、２０Ｒ３のサービスに関与する。
　ソース装置１０では、等時性トランスポートサービス１０Ｒ１は、映像ストリームおよび音声ストリームを、主リンク１０Ｐ１、２０Ｐ１が理解する規則の集合を有する形式にマッピングすることにより、データが主リンク１０Ｐ１、２０Ｐ１内で利用可能なレーンの数を超えて拡大縮小することが可能になるように構成する。
　また、データがシンク装置２０に到達するときに、当該規則は、ストリームを、オリジナルの形式に再構築する。
　補助チャネルリンクサービス１０Ｒ２、２０Ｒ２は、接続先のデバイスとのリンクを発見し、構成し、維持するのに用いられる。補助チャネルリンクサービス１０Ｒ２、２０Ｒ２は、補助チャネル１０Ｐ２、２０Ｐ２を経由してＤＰＣＤ２２ａを用いてこれを実行する。
　ホットプラグがホットプラグチャネルを介して検出される場合に、ソース装置１０は、ＤＰＣＤ２２ａを介して、ＥＤＩＤ２７において少なくとも部分的に具現化されたシンク装置２０の機能を読み取る。
　リンクトレーニングとは、ソース装置１０とシンク装置２０との間の伝送路特性を把握し、ソース装置１０から出力されたデータがシンク装置２０で適切に受信できるようにソース装置１０から出力される信号の電圧振幅等を決定すると共に、シンク装置２０においてメインリンクで伝送されるデータからデータビットを抽出し、ＰＬＬでクロックを再生するために行われる処理である。
＜初期リンク確立時手順＞
　図３は、本発明の第１実施形態に係るデータ伝送システムによる処理手順を説明するためのフローチャートである。
　図３に示す処理手順において、電源投入時等に、シンク装置２０のＣＰＵ２８は、まずＨＰＤ信号を有効に設定する（ステップＳ５０）。この際、ＣＰＵ２８は、ドライバ２２ｂの出力状態をイネーブル状態（有効）に設定するために、有効を表す値「１」をＨＰＤレジスタ２２ｃに設定する。
　次いで、ステップＳ５１～Ｓ５５では、ＣＰＵ２８は、図１１（ｂ）に示した処理（ステップＳ２５１～Ｓ２５５）と同様の初期リンク確立時手順を行うので、その説明を省略する。
　このため、シンク装置２０はＨＰＤ信号をソース装置１０に出力する（ステップＳ５１）。
　故に、初期リンク確立後は、ソース装置１０のＤＰＴＸ４には、伝送路特性に応じた適切な（ａ１）事前強調レベル及び（ａ２）電圧振幅レベルが記憶されている。また、シンク装置２０のＲＴレジスタ３２には、適切な（ａ３）シンク側等化パラメータが記憶されている。
　なお、初期設定の段階に含まれるモード設定時に、予め（ａ１）事前強調レベル、（ａ２）電圧振幅レベル、及び（ａ３）シンク側等化パラメータが分かっていれば、リンクトレーニングのクロックリカバリ処理の一部が不要になる。
　このように、ステップＳ５０において、ＣＰＵ２８は、電源投入時に、ホットプラグ検知信号ＨＰＤの出力が有効状態になるように制御するので、ソース装置１０と自シンク装置２０との間において、ディスプレイポートインタフェース規格に準拠した初期リンク確立に係る処理を行わせることができる。
　ここで、ＣＰＵ２８により構成している制御部２０ｃは、初期リンク確立時に取得した信号送受信条件をＲＴレジスタ３２に記憶しておけば、リンクロスの状態から再リンク確立を行う際に利用することができる。
＜スイッチＳＷ１＞
　なお、図２に示す制御部２０ｃは、外部ピンにより構成され、少なくとも２つの電圧状態を切り替えるスイッチＳＷ１を備え、制御部２０ｃは、スイッチＳＷ１が電圧状態を第１の電圧状態に切り替えた場合に、ＲＴレジスタ３２から取得した信号送受信条件についての情報を用いてクロックリカバリを行わせるように構成してもよい。
　スイッチＳＷ１が、少なくとも２つの電圧状態を切り替える。制御部２０ｃは、スイッチＳＷ１が電圧状態を第１の電圧状態に切り替えた場合に、ＲＴレジスタ３２から取得した情報を用いてＤＰＲＸ２２の物理層にてクロックリカバリを行わせることができる。
　これにより、抽出されたクロック信号によりリンクロスの状態から迅速に再リンクを確立することができる。
＜リンクロス＞
　次に、本発明の第１実施形態に係るデータ伝送システムにおいて、画像データの伝送中にリンクロスが発生した場合の処理手順について説明する。図４は、本発明の第１実施形態に係るデータ伝送システムにおいて、画像データの伝送中にリンクロスが発生した場合の処理手順を説明するためのフローチャートである。
　ＣＰＵ２８は、まずＨＰＤ信号を無効に設定する（ステップＳ９１）。この際、ＣＰＵ２８は、ドライバ２２ｂの出力状態をディスエーブル状態（無効）に設定するために、無効を表す値「０」をＨＰＤレジスタ２２ｃに設定する。
　すなわち、ソース装置１０からメインリンクＭＬを介してシンク装置２０へ画像データのストリーム伝送が行われている状態（ステップＳ８１、ステップＳ９２）において、ノイズ等の影響に起因してリンクロスが発生すると、シンク装置２０はリンクロスを検知して（ステップＳ９３、Ｙｅｓ）、次のステップＳ９４に移行する。
　本願実施形態においては、通常のＤＰインターフェース規格とは異なり、トレーニングパターンによるリンクトレーニングを行うことなく、以下の手順により、再リンクを確立する。
　なお、ステップＳ９１において、ＨＰＤ信号を無効に設定しているので、リンクロスを検知した場合に（ステップＳ９３、Ｙｅｓ）、シンク装置２０は、ホットプラグ検知ＨＰＤの信号をアクティブにすることない。
　そのため、ＨＰＤ信号がシンク装置２０からソース装置１０に対して出力されないので、シンク装置２０側でリンクロスを検知した後も、ソース装置１０は、シンク装置２０に対して画像データ、音声データのストリーム伝送を継続する。
＜クロックリカバリ処理＞
　一方、シンク装置２０のリンクポリシーメーカ２０ＬＰｂは、ステップＳ９４において、クロックリカバリ処理を行うが、通常のクロックリカバリ処理で行われる（ａ１）事前強調レベル、（ａ２）電圧振幅レベルについてはソース装置１０がリンクトレーニングの状態とならず、初期リンク確立時に決定した（ａ１）事前強調レベル、（ａ２）電圧振幅レベルにて画像データや音声データのストリーム伝送を継続し、また（ａ３）シンク側等化パラメータについては、スイッチＳＷ１のピン状態に応じて初期リンク処理時において決定したもの、又は予めＲＴレジスタ３２に記憶させたものを読み出してそのまま使用するものとし、このリンクロス時にこれらパラメータの再決定は行わない。
　また、（ａ４）クロックリカバリ自体も、伝送方式8b/10bであれば、クロック信号がシリアルデータ自体に埋め込まれている。そこで、ＤＰＲＸ２２の物理層で受信したシリアルデータからクロック信号を抽出して再生できる。
　このように、伝送路特性、及び自シンク装置の機能特性に応じて初期リンク確立に係る処理において決定された信号送受信条件を使用して、データストリームに埋め込まれたクロック信号を抽出するので、抽出されたクロック信号によりリンクロスの状態から迅速に再リンクを確立することができる。
＜等化処理＞
　次に、シンク装置２０の物理層２０ＰにおいてステップＳ９５に示した等化処理を行うのであるが、（ｂ１）シンボルロック及び（ｂ２）レーン間時間調整の両処理に必要な制御コードであるK28.5は、トレーニング用のシンボルパターンによらなくとも、ストリーム伝送フォーマットにおけるブランキング開始シンボルであるＢＳシンボルに含まれているので、ストリーム受信したシリアルデータ列からコントロールコードK28.5を検出して利用する。
　すなわち、（ｂ１）シンボルロックにおいては、シリアルデータ列から検出したK28.5の位置をシンボルの境界としてロックし、そのロックした境界位置に基づいてシリアルデータをデシリアライズする。また、（ｂ２）レーン間時間調整においては、各レーンについて検出した各K28.5の位置を、時間差（スキュー）調整位置としてロックする。
　以上のように、本発明の実施形態のおいては、所定条件下で、トレーニングパターンを使用せずに、クロックリカバリ処理及び等化処理を行って、リンクロスの状態から再リンクを実現する。シンク装置２０側で再リンクが実現されると、その段階で、ソース装置１０はシリアルデータをストリーム伝送し続けいている状態であるので、シンク装置２０は、その後即座にシリアルデータを認識可能な状態で受信できる（ステップＳ９２）。
　なお、リンクロス時においては、原則的に上述のような処理を行うこととし、必要に応じて、ＤＰインターフェース規格の通常の処理を行うようにスイッチＳＷ１を切り換えてもよい。
　以上のように、第１実施形態によれば、シンク装置２０は、リンクロスが発生しても、ソース装置１０にその事実を通知するためのＨＰＤ信号を無効に設定してあるので、ソース装置１０は引き続き画像シリアルデータのストリーム伝送を継続する。
　リンクの回復処理において、（ａ１）事前強調レベル、（ａ２）電圧振幅レベル、及び（ａ３）シンク側等化パラメータについては、初期接続時に決定されたそれらをＲＡＭから読み出して使用する。
　また、（ａ４）クロックリカバリ自体も、リンクトレーニングのトレーニングパターンによらず、シリアルデータ自体に埋め込まれているクロック信号を利用する。
　更に（ｂ１）シンボルロック、及び（ｂ２）レーン間時間調整の両処理に必要な制御コードK28.5は、トレーニングパターンによらなくとも、ストリーム受信したシリアルデータのＢＳシンボルに利用されているのでそれを利用し、更に、リンク回復の結果をシンク装置２０はソース装置１０に伝えない。
　このように、リンクロスが発生しても、ソース装置１０とシンク装置２０との間でやりとりはなく、シンク装置２０が自律的にリンクを回復させるので、迅速に再リンクが確保され、暗転等の時間を極力短くできる。
　加えて、ソース装置１０は、リンクロス時にシンク装置２０との間でやり取りがない分、負担が軽減され、更に、画像データをストリーム伝送し続けるだけで良いので、ソース装置１０のＤＰＴＸをカスタマイズする必要もなく、新たな負担を強いられることもない。
＜第２実施形態＞
　本発明は、ソース装置と信号線を介して接続されたシンク装置において、ノイズ等の影響による画面のちらつきを防止するために、以下の構成を有する。
　すなわち、本発明のシンク装置は、ソース装置と信号線を介して接続されたシンク装置であって、初期リンク確立後、又は前記再リンク確立後の垂直ブランキング期間において受信したＭＳＡパケットをデコードするＭＳＡデコード手段と、デコードされたＭＳＡデータを記憶するＭＳＡデータ記憶手段と、ＭＳＡデータ記憶手段から取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定するＭＳＡ判定手段と、ＭＳＡ判定手段による判定結果に基づいて、ＭＳＡデータをビデオプロセッサに提供するか否かを制御する制御手段と、を備え、制御手段は、ＭＳＡ判定手段が複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサに提供することを特徴とする。
　以上の構成を備えることにより、ソース装置と信号線を介して接続されたシンク装置において、ノイズ等の影響による画面のちらつきを防止することができる。
　本発明の第２実施形態に係るデータ伝送システムのシンク装置について説明する。
　第１実施形態では、初期リンクが確立した後に、ソース装置１０からシンク装置２０に正常にデータストリームを伝送できている状況下において、ノイズ等の影響に起因してリンクロスが発生した場合に対する非標準の処理手法について説明した。
　これに対して、第２実施形態では、初期リンクが確立した後に、ソース装置１０からシンク装置２０に正常にデータストリームを伝送できている状況下において、ノイズ等の影響に起因してＭＳＡデータに誤りが発生した場合に対する非標準の処理手法について説明する。
＜シンク装置の機能ブロック図＞
　図５は、本発明の第２実施形態に係るデータ伝送システムのシンク装置の内部構成を説明するためのブロック図である。
　シンク装置２０は、図５に示すように、ＤＰＲＸ２２、ＥＤＩＤ２７、ＣＰＵ２８、ＡＶプロセッサ２４、Ｖｉｄｅｏ＿Ｉ／Ｆ２５、Ａｕｄｉｏ＿Ｉ／Ｆ２６を備えている。
　ＤＰＲＸ２２は、ソース装置１０との間でリンク管理やリンクトレーニング等の情報をＡＵＸチャネルＡＣを介して交換する。一方、ＤＰＲＸ２２は、ソース装置１０から伝送される映像データ、音声データ、映像フォーマット、画面サイズ、映像タイミング情報等の情報をメインリンクＭＬを介して受信し、ＤＰＲＸ２２において受信データをデコードし、各種データをＡＶプロセッサ２４に出力する。
　第２実施形態においては、図１に示す第１実施形態において説明したＤＰＲＸ２２について詳しく説明する。
　詳しくは、ＤＰＲＸ２２は、映像データデコード部２２ｄ、音声データデコード部２２ｅ、InfoFrameパケットデコード部２２ｆ、ＭＳＡデコード部２２ｇ、ＶＢＩＤデコード部２２ｈ、ＤＰＣＤ２２ａを備えている。
　映像データデコード部２２ｄは、入力された映像データをデコードする。音声データデコード部２２ｅは、入力された音声データをデコードする。
　InfoFrameパケットデコード部２２ｆは、データアイランド期間において受信したInfoFrameパケットをデコードする。
　ＭＳＡデコード部２２ｇは、垂直ブランキング期間において受信したＭＳＡパケットからＭＳＡをデコードして出力する。
　ＶＢＩＤデコード部２２ｈは、バーチカルブランキングＩＤ（Vertical Blanking ID）をデコードして、ＶＢＩＤデコードデータを生成する。このバーチカルブランキングＩＤには、バーチカルブランキングフラグが含まれている。
　ＤＰＣＤ２２ａについては、上述したのでその説明を省略する。
　ＡＶプロセッサ２４では、InfoFrameデコードデータ、パケットデコードデータ、ＭＳＡデコードデータ、VBIDデコードデータに基づいて、映像データを処理し（ＭＳＡデータについては前述の通り）、映像データはＶｉｄｅｏ＿Ｉ／Ｆ２５を介して表示装置３４に表示される。
＜ＤＰインターフェース規格のフレーム構造＞
　図６は、ＤＰインターフェース規格のフレーム構造を示す図である。
　ＤＰインターフェース規格では、画像サイズや同期タイミングなどの情報を１フレーム毎に垂直ブランキング期間においてＭＳＡパケットを用いて送信している。
　ＭＳＡパケットは、フレーム毎にソース装置１０からシンク装置２０に伝送され、シンク装置２０は受信したＭＳＡパケットに基づいて表示データを生成している。
＜ＭＳＡパケット＞
　図７は、ＭＳＡパケットの定義を示す図である。
　図７に示すように、Mvid及びNvidはディスプレイのビデオストリームクロックの再生に使用される。
　Htotalは水平ラインのピクセル総数、Vtotalはビデオフレームのライン総数である。
　HSP／HSWはHSYNC極性／HSYNC幅を画素数で表す。VSP／VSWはVSYNC極性／VSYNC幅をライン数で表す。HstartはHSYNCに関するアクティブビデオ画素の開始を表す。VstartはVSYNCに関するアクティブビデオラインの開始を表す。MISC1:0はその他、映像関連情報を表す。
　なお、ＤＰインターフェース規格では、全てのＭＳＡデータが送信されるのではなく、一部のデータはオプションであるが、少なくとも水平ラインのピクセル総数（Htotal）、ビデオフレームのライン総数（Vtotal）は必須の情報である。
＜ＤＰＲＸ＞
　図８は、本発明の第２実施形態に係るシンク装置のＤＰＲＸとＡＶプロセッサの内部構成を説明するための機能ブロック図である。
　第２実施形態では、図８に示すように、ＤＰＲＸ２２内に設けられているＭＳＡデコード部２２ｇは、ＭＳＡレジスタ２２ｇｒを備えている。
　ＭＳＡデコード部２２ｇは、垂直ブランキング期間において受信したＭＳＡパケットからＭＳＡをデコードしてＭＳＡデータをＭＳＡレジスタ２２ｇｒに更新する。ＭＳＡデコード部２２ｇは、ＭＳＡレジスタ２２ｇｒに更新したことを表す更新完了ステータスＳＴをイネーブル状態にしてＭＳＡ判定部２４ａに出力する。
　なお、更新完了ステータスＳＴは、垂直ブランキング期間においてＭＳＡデータを構成するＳＳからＳＥ（図６）までのデータの受信が完了した時点でＨｉｇｈが出力され、バーチカルブランキングフラグが有効な期間にＨｉｇｈ状態が維持され、アクティブビデオ期間が開始された時点でＬｏｗが出力される。特許請求の範囲における「ＭＳＡデコード手段」はＭＳＡデコード部２２ｇを、「ＭＳＡデータ記憶手段」はＭＳＡレジスタ２２ｇｒを、「ＭＳＡ判定手段」はＭＳＡ判定部２４ａを、「制御手段」は制御部２４ｂをそれぞれ示している。また、第２実施形態のＤＰＲＸ２２には第１実施形態と同様にドライバ２２ｂ及びＨＰＤレジスタ２２ｃを含めて記載しているが、ＭＳＡデータの誤りに起因する画面のチラつきを防止するためにはドライバ２２ｂ及びＨＰＤレジスタ２２ｃは含まなくても良い。
＜ＡＶプロセッサ＞
　ＡＶプロセッサ２４は、ＭＳＡ判定部２４ａ、制御部２４ｂ、ビデオプロセッサ２４ｃを備えている。なお、ＭＳＡ判定部２４ａ、制御部２４ｂはシンク装置２０のＣＰＵ２８により構成している。
　ＭＳＡ判定部２４ａは、ＭＳＡデコード部２２ｇの更新完了ステータスＳＴがＨｉｇｈ状態になった場合に、ＭＳＡデコード部２２ｇのＭＳＡレジスタ２２ｇｒからＭＳＡデータを読み込み、メモリ２４ａｒに記憶する。この結果、図７に示すＭＳＡデータを構成する各データがメモリ２４ａｒに記憶される。このメモリ２４ａｒは、２フレーム分のＭＳＡデータを記憶する容量を有しており、メモリ２４ａｒの容量を１／２ずつ１フレーム単位に分割することで、受信した１フレーム単位で交互にＭＳＡデータを記憶するように構成されており、今回のフレームのＭＳＡデータ（ｔ）と前回のフレームのＭＳＡデータ（ｔ－１）とが記憶されるが、前々回のフレームのＭＳＡデータ（ｔ－２）は消滅する。なお、メモリ２４ａｒの容量を増設することで、３フレーム以上のＭＳＡデータを記憶するように構成してもよい。
　さらに、ＭＳＡ判定部２４ａは、垂直ブランキング期間において、メモリ２４ａｒから今回のフレームのＭＳＡデータ（ｔ）と前回のフレームのＭＳＡデータ（ｔ－１）とを読み出して両者を比較し、２フレーム以上同じＭＳＡデータを検出した場合に、判定結果が同一である旨の情報を制御部２４ｂに出力する。
　なお、ＭＳＡ判定部２４ａは、メモリ２４ａｒから今回のフレームのＭＳＡデータ（ｔ）と前回のフレームのＭＳＡデータ（ｔ－１）とを読み出して両者を比較し、１フレーム分のみＭＳＡデータが異なる場合には、上述した判定結果が同一である旨の情報を出力しない。
　制御部２４ｂは、上述した判定結果が同一である旨の情報を受け付けた場合に、ＭＳＡ判定部２４ａのメモリ２４ａｒから今回のフレームのＭＳＡデータ（ｔ）又は前回のフレームのＭＳＡデータ（ｔ－１）を読み出し、取得したＭＳＡデータをＭＳＡレジスタ２４ｂｒに記憶する。
　ビデオプロセッサ２４ｃは、垂直ブランキング期間において、制御部２４ｂのＭＳＡレジスタ２４ｂｒから１フレーム毎にＭＳＡデータを読み出し、取得したＭＳＡデータに基づいて１フレーム分の画角を構成する。
＜動作説明＞
　図９は、本発明の第２実施形態に係るシンク装置のＤＰＲＸとＡＶプロセッサの動作を示すフローチャートである。
＜ＭＳＡデコード部＞
　ＤＰＲＸ２２に設けられたＭＳＡデコード部２２ｇは、垂直ブランキング期間において受信したＭＳＡパケットからＭＳＡをデコードしてＭＳＡデータをＭＳＡレジスタ２２ｇｒに記憶し、ＭＳＡレジスタ２２ｇｒに更新したことを表す更新完了ステータスＳＴをＬｏｗ状態からＨｉｇｈ状態に変更してＭＳＡ判定部２４ａに出力する。
　この際、ＭＳＡデコード部２２ｇから出力される更新完了ステータスＳＴ（Ｈｉｇｈ状態）は、垂直ブランキング期間においてＭＳＡデータを構成するＳＳからＳＥ（図６）までのデータの受信が完了した時点においてＨｉｇｈ状態になり、垂直ブランキング期間が終了した時点でＬｏｗ状態に切り替わって解除されるように構成してもよい。
＜ＭＳＡ判定部＞
　ＡＶプロセッサ２４に設けられたＭＳＡ判定部２４ａは、ＭＳＡデコード部２２ｇから出力される更新完了ステータスＳＴを読み込む（ステップＳ１０１）。
　ＭＳＡ判定部２４ａは、垂直ブランキング期間においてＭＳＡデコード部２２ｇの更新完了ステータスＳＴがＬｏｗ状態（０）からＨｉｇｈ状態（１）に切り替わったか否かを判断する（ステップＳ１０２）。
　更新完了ステータスＳＴがＨｉｇｈ状態（１）に切り替わった場合に（ステップＳ１０２、Ｙｅｓ）、ＭＳＡ判定部２４ａは、カウンタＸに１を加算する。なお、Ｘは自然数である。
　次いで、ＭＳＡ判定部２４ａは、カウンタＸの値が偶数か否かを判断する（ステップＳ１０４）。
　カウンタＸの値が偶数である場合は（ステップＳ１０４、Ｙｅｓ）、ＭＳＡデコード部２２ｇのＭＳＡレジスタ２２ｇｒからＭＳＡデータを読み込み、メモリ２４ａｒのメモリＡにＭＳＡデータを記憶する（ステップＳ１０５）。
　一方、カウンタＸの値が奇数である場合は（ステップＳ１０４、Ｎｏ）、ＭＳＡデコード部２２ｇのＭＳＡレジスタ２２ｇｒからＭＳＡデータを読み込み、メモリ２４ａｒのメモリＢにＭＳＡデータを記憶する（ステップＳ１０６）。
　次いで、ＭＳＡ判定部２４ａは、メモリ２４ａｒのメモリＡ、Ｂの両者から読み出したデータ値が同一か否かを判断する（ステップＳ１０７）。ＭＳＡ判定部２４ａは、両者のデータ値が同一ではないと判断した場合には（ステップＳ１０７、Ｎｏ）、ステップＳ１１２に進む。これにより、ノイズにより伝送中のＭＳＡパケットが１フレーム分のみ異なるデータに変化しても、その変化したＭＳＡデータを利用せず、制御部２４ｂのＭＳＡレジスタ２４ｂｒに格納されているＭＳＡデータを用いて映像信号を生成し、ＭＳＡデータ誤りを除去することができる。
　なお、制御部２４ｂは、現在利用しているＭＳＡデータと異なるＭＳＡデータを複数回受信したと判断しない限り、ＭＳＡレジスタ２４ｂｒのデータを維持する。
＜制御部＞
　一方、ＭＳＡ判定部２４ａのメモリＡ、Ｂに格納されているデータ値が同一であると判断した場合には（ステップＳ１０７、Ｙｅｓ）、制御部２４ｂは、ＭＳＡ判定部２４ａに設けられたメモリ２４ａｒのメモリＡと制御部２４のメモリ（Ｃ）２４ｂｃから夫々に記憶されているデータ値を取得する（ステップＳ１０８）。
　なお、ステップＳ１０８において、制御部２４ｂは、メモリ２４ｂｃに前回までビデオプロセッサ２４ｃに提供しているＭＳＡデータを記憶している。
　次いで、制御部２４ｂは、メモリＡ、Ｃの両者から読み出したデータ値が同一か否かを判断する（ステップＳ１０９）。制御部２４ｂは、両者のデータ値が同一であると判断した場合には（ステップＳ１０９、Ｙｅｓ）、ステップＳ１１２に進む。
　一方、メモリＡ、Ｃの両者のデータ値が同一ではないと判断した場合には（ステップＳ１０９、Ｎｏ）、制御部２４ｂは、ＭＳＡ判定部２４ａに設けられたメモリ２４ａｒのメモリＡからデータ値を取得して、メモリ２４ｂｃのメモリＣに記憶する（ステップＳ１１０）。
　次いで、制御部２４ｂは、メモリＣのデータ値を取得して、当該データ値をＭＳＡレジスタ（Ｄ）２４ｂｒに記憶することで、ビデオプロセッサ２４ｃにレジスタ（Ｄ）２４ｂｒに記憶された最新のＭＳＡデータを提供する（ステップＳ１１１）。次いで、ステップＳ１１２に進む。
　ビデオプロセッサ２４ｃは、垂直ブランキング期間において、制御部２４ｂのＭＳＡレジスタ２４ｂｒから１フレーム毎にＭＳＡデータを読み出し（ポーリング）、取得したＭＳＡデータに基づいて１フレーム分の画角を構成する。
　このように、制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータと判定した場合、かつ当該ＭＳＡデータが前回までビデオプロセッサ２４ｃに提供しているＭＳＡデータと異なる場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサ２４ｃに提供する。
　これにより、ソース装置と信号線を介して接続されたシンク装置において、ノイズ等によるＭＳＡパケットのデータ化けに影響を受けず、所望のサイズ（Htotal、Vtotal）の画像を表示装置３４に表示するので、画面のちらつきを防止することができる。
＜表示期間動作排除処理＞
　制御部２４ｂは、ＭＳＡデコード部２２ｇから出力される更新完了ステータスＳＴを読み込む（ステップＳ１１２）。
　制御部２４ｂは、ＭＳＡデコード部２２ｇから出力される更新完了ステータスＳＴがＨｉｇｈ状態（１）からＬｏｗ状態（０）に切り替わったか否かを判断する（ステップＳ１０２）。更新完了ステータスＳＴがＨｉｇｈ状態（１）である場合は垂直ブランキング期間中であると判断し（ステップＳ１１３、Ｎｏ）、ステップＳ１１２に戻り、処理を繰り返す。
　一方、更新完了ステータスＳＴがＬｏｗ状態（０）に切り替わった場合は表示期間中であると判断し（ステップＳ１１３、Ｙｅｓ）、ステップＳ１０１に戻り、処理を繰り返す。
　ビデオプロセッサ２４ｃは、垂直ブランキング期間において、制御部２４ｂのレジスタ２４ｂｒから１フレーム毎にＭＳＡデータを読み出し（ポーリング）、取得したＭＳＡデータに基づいて１フレーム分の画角を構成する。
　従来、ノイズ等の影響によりＭＳＡパケットのデータが誤った値に変化して伝送された場合、水平ラインのピクセル総数やビデオフレームのライン総数等のデータに誤りが生じていたので、画面にちらつきが発生していた。
　例えば、画面解像度がＶＧＡの場合、正常時にＭＳＡパケットで送られる水平ラインのピクセル総数（Htotal）、ビデオフレームのライン総数（Vtotal）はそれぞれ６４０、４８０であるが、これらのデータに誤りが生じることで、例えば、水平ラインのピクセル総数（Htotal）、ビデオフレームのライン総数（Vtotal）が夫々に８００、５００等に変化すると、図１０（ｂ）に示すように、画面左上を起点として、画像全体が右下方向に引き伸ばされたような状況となる。
　これに対して、第２実施形態では、ＡＶプロセッサ２４にＭＳＡ判定部２４ａを備え、受信したＭＳＡパケットのデータ値を２フレーム間で比較し、２フレーム以上連続して異なるＭＳＡデータを受信した場合に限り、ＭＳＡデータの情報を表示に反映させることとした。
　このため、ノイズ等の影響によりＭＳＡパケットのデータが誤った値に変化して伝送された場合でも、図１０（ａ）に示すように、水平ラインのピクセル総数やビデオフレームのライン総数等のデータに生じた１フレーム分限りのデータ誤りに起因した画面にちらつきの発生を抑制することができる。
　これにより、ビデオフレームを構成するための水平ラインに係るピクセル総数、又は／及びライン総数を含むＭＳＡパケットのデータ誤りを除去することができる。
　なお、ステップＳ１０７において、制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサ２４ｃに提供するように構成してもよい。
　これにより、ソース装置と信号線を介して接続されたシンク装置において、ノイズ等の影響による画面のちらつきを防止することができる。
＜本発明の実施態様例の構成、作用、効果＞
＜第１態様＞
　本態様のシンク装置２０は、ソース装置１０と信号線を介して接続されたシンク装置２０であって、
　初期リンク確立後に、リンクロスが発生したことを表すホットプラグ検知信号ＨＰＤのソース装置１０への出力が無効状態になるように制御するＣＰＵ２８と、ソース装置１０から継続して伝送されるデータストリームの受信中にリンクロスの発生を検出するＤＰＲＸ２２の物理層又は／及びリンク層における機能と、リンクロスの発生が検出された場合に、データストリームに埋め込まれたクロック信号を抽出するＤＰＲＸ２２の物理層における機能と、リンクロスの発生が検出された場合に、データストリームに埋め込まれたブランキング開始シンボルを検出するＤＰＲＸ２２のリンク層における機能と、リンク確立時の信号受信条件を記憶するＲＴレジスタ３２とを備え、抽出されたクロック信号、及び検出されたブランキング開始信号により再リンクを確立することを特徴とする。
　本態様によれば、ＣＰＵ２８が、初期リンク確立後に、リンクロスが発生したことを表すホットプラグ検知信号ＨＰＤのソース装置１０への出力が無効状態になるように制御する。ＤＰＲＸ２２の物理層又は／及びリンク層における機能が、ソース装置１０から継続して伝送されるデータストリームの受信中にリンクロスの発生を検出する。ＤＰＲＸ２２の物理層における機能が、リンクロスの発生が検出された場合に、データストリームに埋め込まれたクロック信号を抽出する。ＤＰＲＸ２２のリンク層における機能が、リンクロスの発生が検出された場合に、データストリームに埋め込まれたブランキング開始シンボルを検出する。ＲＴレジスタ３２が、リンク確立時の信号受信条件を記憶する。そして、抽出されたクロック信号、ＲＴレジスタ３２に記憶された信号受信条件及び検出されたブランキング開始信号により再リンクを確立する。
　このように、ソース装置と信号線を介して接続されたシンク装置において、リンクロスの状態から迅速に正常状態に復帰することができる。
　詳しくは、リンクロスが発生しても、ソース装置とシンク装置との間でやりとりを行うことなく、シンク装置が自律的にリンクを回復させるので、迅速に再リンクが確保され、暗転等の時間を極力短くできる。また、ソース装置は、画像データをストリーム伝送し続けるだけで、新たな別の負担を強いられることもない。
＜第２態様＞
　本態様の信号送受信条件は、シンク側等化パラメータであることを特徴とする。
　本態様によれば、信号送受信条件は、シンク側等化パラメータであることで、ソース装置と信号線を介して対向して接続されたシンク装置において、リンクロスの状態から迅速に再リンクを確立することができる。
＜第３態様＞
　本態様の制御部２０ｃは、電源投入時に、ホットプラグ検知信号ＨＰＤの出力が有効状態になるように制御して、ソース装置１０と自シンク装置２０との間において、ディスプレイポートインタフェース規格に準拠した初期リンク確立に係る処理を行わせることを特徴とする。
　本態様によれば、制御部２０ｃは、電源投入時に、ホットプラグ検知信号ＨＰＤの出力が有効状態になるように制御して、ソース装置１０と自シンク装置２０との間において、ディスプレイポートインタフェース規格に準拠した初期リンク確立に係る処理を行わせることができる。
＜第４態様＞
　本態様のシンク装置２０は、少なくとも２つの電圧状態を切り替えるスイッチ手段を備え、制御部２０ｃは、スイッチ手段が電圧状態を第１の電圧状態に切り替えた場合に、ＲＴレジスタ３２から取得した情報を用いてＤＰＲＸ２２の物理層における機能にクロックリカバリを行わせることを特徴とする。
　本態様によれば、スイッチＳＷ１が、少なくとも２つの電圧状態を切り替える。制御部２０ｃは、スイッチＳＷ１が電圧状態を第１の電圧状態に切り替えた場合に、レジスタ３２から取得した情報を用いてＤＰＲＸ２２の物理層における機能にクロックリカバリを行わせることができる。
　これにより、抽出されたクロック信号によりリンクロスの状態から迅速に再リンクを確立することができる。
＜第５態様＞
　本態様のシンク装置２０は、初期リンク確立後、又は再リンク確立後の垂直ブランキング期間において受信したＭＳＡパケットをデコードするＭＳＡデコード部２２ｇと、デコードされたＭＳＡデータを記憶するＭＳＡレジスタ２２ｅｒと、ＭＳＡレジスタ２２ｅｒから取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定するＭＳＡ判定部２４ａと、ＭＳＡ判定２４ａによる判定結果に基づいて、ＭＳＡデータをビデオプロセッサ２４ｃに提供するか否かを制御する制御部２４ｂと、を備え、制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサ２４ｃに提供することを特徴とする。
　本態様によれば、ＭＳＡデコード部２２ｇが、初期リンク確立後、又は再リンク確立後の垂直ブランキング期間において受信したＭＳＡパケットをデコードする。ＭＳＡレジスタ２２ｅｒが、デコードされたＭＳＡデータを記憶する。ＭＳＡ判定部２４ａが、ＭＳＡレジスタ２２ｅｒから取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定する。制御部２４ｂが、ＭＳＡ判定２４ａによる判定結果に基づいて、ＭＳＡデータをビデオプロセッサ２４ｃに提供するか否かを制御する。制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサ２４ｃに提供する。
　これによりソース装置と信号線を介して接続されたシンク装置において、ノイズ等の影響による画面のちらつきを防止することができる。
＜第６態様＞
　本態様のシンク装置２０は、ソース装置１０と信号線を介して接続されたシンク装置２０であって、初期リンク確立後、又は再リンク確立後の垂直ブランキング期間において受信したＭＳＡパケットをデコードするＭＳＡデコード部２２ｇと、デコードされたＭＳＡデータを記憶するＭＳＡレジスタ２２ｅｒと、ＭＳＡレジスタ２２ｅｒから取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定するＭＳＡ判定部２４ａと、ＭＳＡ判定部２４ａによる判定結果に基づいて、ＭＳＡデータをビデオプロセッサ２４ｃに提供するか否かを制御する制御部２４ｂと、を備え、制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサ２４ｃに提供することを特徴とする。
　本態様によれば、ＭＳＡデコード部２２ｇが、初期リンク確立後、又は再リンク確立後の垂直ブランキング期間において受信したＭＳＡパケットをデコードする。ＭＳＡレジスタ２２ｅｒが、デコードされたＭＳＡデータを記憶する。ＭＳＡ判定部２４ａが、ＭＳＡレジスタ２２ｅｒから取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定する。制御部２４ｂが、ＭＳＡ判定部２４ａによる判定結果に基づいて、ＭＳＡデータをビデオプロセッサ２４ｃに提供するか否かを制御する。制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサ２４ｃに提供する。
　これによりソース装置と信号線を介して接続されたシンク装置において、ノイズ等の影響による画面のちらつきを防止することができる。
＜第７態様＞
　本態様の制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータと判定した場合、かつ当該ＭＳＡデータが前回までビデオプロセッサ２４ｃに提供しているＭＳＡデータと異なる場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサ２４ｃに提供することを特徴とする。
　本態様によれば、制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータと判定した場合、かつ当該ＭＳＡデータが前回までビデオプロセッサ２４ｃに提供しているＭＳＡデータと異なる場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサ２４ｃに提供する。
　これによりソース装置と信号線を介して接続されたシンク装置において、ノイズ等の影響による画面のちらつきを防止することができる。
＜第８態様＞
　本態様の制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータがないと判定した場合に、前回までビデオプロセッサ２４ｃに提供しているＭＳＡデータを維持することを特徴とする。
　本態様によれば、制御部２４ｂは、ＭＳＡ判定部２４ａが複数回同一のＭＳＡデータがないと判定した場合に、前回までビデオプロセッサ２４ｃに提供しているＭＳＡデータを維持する。
　これにより、ソース装置と信号線を介して接続されたシンク装置において、ノイズによる影響に起因した伝送中のＭＳＡパケットのデータ誤りを除去することができる。
＜第９態様＞
　本態様のＭＳＡデータは、ビデオフレームを構成するための水平ラインに係るピクセル総数、又は／及びライン総数であることを特徴とする。
　本態様によれば、ＭＳＡデータは、ビデオフレームを構成するための水平ラインに係るピクセル総数、又は／及びライン総数である。
　これにより、ビデオフレームを構成するための水平ラインに係るピクセル総数、又は／及びライン総数であるＭＳＡパケットのデータ誤りを除去することができる。
＜第１０態様＞
　本態様の制御方法は、ソース装置１０と信号線を介して接続されたシンク装置２０による制御方法であって、初期リンク確立後に、リンクロスが発生したことを表すホットプラグ検知信号ＨＰＤのソース装置１０への出力が無効状態になるように制御する制御ステップ（Ｓ９１）と、ソース装置１０から継続して伝送されるデータストリームの受信中にリンクロスの発生を検出するリンクロス検出ステップ（Ｓ９３）と、リンクロスの発生が検出された場合に、データストリームに埋め込まれたクロック信号を抽出するクロックリカバリステップ（Ｓ９４）と、リンクロスの発生が検出された場合に、データストリームに埋め込まれたブランキング開始シンボルを検出するブランキング開始信号検出ステップ（Ｓ９５）と、リンク確立時の信号受信条件をＲＴレジスタ３２に記憶する記憶ステップ（Ｓ５３）と、を実行し、抽出されたクロック信号、ＲＴレジスタ３２に記憶された信号受信条件及び検出されたブランキング開始信号により再リンクを確立することを特徴とする。
　第１０態様の作用、及び効果は第１態様と同様であるので、その説明を省略する。
＜第１１態様＞
　本態様の制御方法は、ソース装置１０と信号線を介して接続されたシンク装置２０による制御方法であって、ソース装置１０から伝送されたデータストリーム中の垂直ブランキング期間において受信したＭＳＡパケットをＭＳＡデコード部２２ｅによりデコードするＭＳＡデコードステップと、デコードされたＭＳＡデータをＭＳＡデコード部２２ｅによりＭＳＡレジスタ２２ｇｒに記憶する記憶ステップと、ＭＳＡレジスタ２２ｇｒから取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定するＭＳＡ判定ステップ（Ｓ１０７）と、ＭＳＡ判定ステップによる判定結果に基づいて、ＭＳＡデータをビデオプロセッサに提供するか否かを制御する制御ステップ（Ｓ１０９）と、を実行し、制御ステップは、ＭＳＡ判定ステップが複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとしてビデオプロセッサに提供することを特徴とする。
　第１１態様の作用、及び効果は第６態様と同様であるので、その説明を省略する。
　本発明のシンク装置、及び制御方法は、例えば、パチンコ機等の遊技機に採用又は搭載できる。
２…ＡＶプロセッサ、４…ディスプレイポートトランスミッタＤＰＴＸ、６…ＣＰＵ、１０…ソース装置、１０ＳＰ、２０ＳＰ…ストリームポリシーメーカ、１０Ｒ１、２０Ｒ１…等時性トランスポートサービス、１０Ｒ２、２０Ｒ２…補助チャネルリンクサービス、１０Ｒ３、２０Ｒ３…補助チャネルディバイスサービス、１０ＬＰ、２０ＬＰ…リンクポリシーメーカ、１０Ｐ２、２０Ｐ２…補助チャネル、１０Ｐ１、２０Ｐ１…主リンク、２０…シンク装置、２２…ディスプレイポートレシーバＤＰＲＸ、２２ａ…ＤＰＣＤ、２２ｄ…映像データデコード部、２２ｅ…音声データデコード部、２２ｆ…InfoFrameパケットデコード部、２２ｇ…ＭＳＡデコード部、２２ｇｒ…ＭＳＡレジスタ、２２ｈ…ＶＢＩＤデコード部、２４…ＡＶプロセッサ、２４ａ…ＭＳＡ判定部、２４ａｒ…メモリ、２４ｂ…制御部、２４ｂｒ…レジスタ、２４ｃ…ビデオプロセッサ、２６…ＥＤＩＤ、２８…ＣＰＵ、３０…ドライバ、３２…ＲＴレジスタ、３４…表示装置、３６…スピーカ、ＳＷ１…スイッチ

Claims (11)

  1. 　ソース装置と信号線を介して接続されたシンク装置であって、
    　初期リンク確立後に、リンクロスが発生したことを表すホットプラグ検知信号の前記ソース装置への出力が無効状態になるように制御する制御手段と、
    　前記ソース装置から継続して伝送されるデータストリームの受信中にリンクロスの発生を検出するリンクロス検出手段と、
    　前記リンクロスの発生が検出された場合に、前記データストリームに埋め込まれたクロック信号を抽出するクロックリカバリ手段と、
    　前記リンクロスの発生が検出された場合に、前記データストリームに埋め込まれたブランキング開始シンボルを検出するブランキング開始信号検出手段と、
    　リンク確立時の信号受信条件を記憶する記憶手段と、を備え、
    　前記抽出されたクロック信号、前記記憶手段に記憶された信号受信条件、及び前記検出されたブランキング開始信号により再リンクを確立することを特徴とするシンク装置。
  2. 　前記信号送受信条件は、シンク側等化パラメータであることを特徴とする請求項１に記載のシンク装置。
  3. 　前記制御手段は、電源投入時に、前記ホットプラグ検知信号の出力が有効状態になるように制御して、前記ソース装置と自シンク装置との間において、ディスプレイポートインタフェース規格に準拠した初期リンク確立に係る処理を行わせることを特徴とする請求項１に記載のシンク装置。
  4. 　少なくとも２つの電圧状態を切り替えるスイッチ手段を備え、
    　前記制御手段は、前記スイッチ手段が電圧状態を第１の電圧状態に切り替えた場合に、前記記憶手段から取得した情報を用いて前記クロックリカバリ手段にクロックリカバリを行わせることを特徴とする請求項１に記載のシンク装置。
  5. 　前記初期リンク確立後、又は前記再リンク確立後の垂直ブランキング期間において受信したＭＳＡパケットをデコードするＭＳＡデコード手段と、
    　前記デコードされたＭＳＡデータを記憶するＭＳＡデータ記憶手段と、
    　前記ＭＳＡデータ記憶手段から取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定するＭＳＡ判定手段と、
    　前記ＭＳＡ判定手段による判定結果に基づいて、前記ＭＳＡデータをビデオプロセッサに提供するか否かを制御する制御手段と、を備え、
    　前記制御手段は、前記ＭＳＡ判定手段が複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとして前記ビデオプロセッサに提供することを特徴とする請求項１乃至４の何れか１項に記載のシンク装置。
  6. 　ソース装置と信号線を介して接続されたシンク装置であって、
    　初期リンク確立後、又は前記再リンク確立後の垂直ブランキング期間において受信したＭＳＡパケットをデコードするＭＳＡデコード手段と、
    　前記デコードされたＭＳＡデータを記憶するＭＳＡデータ記憶手段と、
    　前記ＭＳＡデータ記憶手段から取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定するＭＳＡ判定手段と、
    　前記ＭＳＡ判定手段による判定結果に基づいて、前記ＭＳＡデータをビデオプロセッサに提供するか否かを制御する制御手段と、を備え、
    　前記制御手段は、前記ＭＳＡ判定手段が複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとして前記ビデオプロセッサに提供することを特徴とするシンク装置。
  7. 　前記制御手段は、前記ＭＳＡ判定手段が複数回同一のＭＳＡデータと判定した場合、かつ当該ＭＳＡデータが前回まで前記ビデオプロセッサに提供している前記ＭＳＡデータと異なる場合に、当該ＭＳＡデータを新たなＭＳＡデータとして前記ビデオプロセッサに提供することを特徴とする請求項５又は６に記載のシンク装置。
  8. 　前記制御手段は、前記ＭＳＡ判定手段が複数回同一のＭＳＡデータがないと判定した場合に、前回まで前記ビデオプロセッサに提供している前記ＭＳＡデータを維持することを特徴とする請求項５又は６に記載のシンク装置。
  9. 　前記ＭＳＡデータは、ビデオフレームを構成するための水平ラインに係るピクセル総数、又は／及びライン総数であることを特徴とする請求項５又は６に記載のシンク装置。
  10. 　ソース装置と信号線を介して接続されたシンク装置による制御方法であって、
    　初期リンク確立後に、リンクロスが発生したことを表すホットプラグ検知信号の前記ソース装置への出力が無効状態になるように制御する制御ステップと、
    　前記ソース装置から継続して伝送されるデータストリームの受信中にリンクロスの発生を検出するリンクロス検出ステップと、
    　前記リンクロスの発生が検出された場合に、前記データストリームに埋め込まれたクロック信号を抽出するクロックリカバリステップと、
    　前記リンクロスの発生が検出された場合に、前記データストリームに埋め込まれたブランキング開始シンボルを検出するブランキング開始信号検出ステップと、
    　リンク確立時の信号受信条件を記憶手段に記憶する記憶ステップと、を実行し、
    　前記抽出されたクロック信号、前記記憶手段に記憶された信号受信条件及び前記検出されたブランキング開始信号により再リンクを確立することを特徴とする制御方法。
  11. 　ソース装置と信号線を介して接続されたシンク装置による制御方法であって、
    　前記ソース装置から伝送されたデータストリーム中の垂直ブランキング期間において受信したＭＳＡパケットをデコードするＭＳＡデコードステップと、
    　前記デコードされたＭＳＡデータをＭＳＡデータ記憶手段に記憶する記憶ステップと、
    　前記ＭＳＡデータ記憶手段から取得した今回のフレームに係るＭＳＡデータと前回のフレームに係るＭＳＡデータとが同一か否かを判定するＭＳＡ判定ステップと、
    　前記ＭＳＡ判定ステップによる判定結果に基づいて、前記ＭＳＡデータをビデオプロセッサに提供するか否かを制御する制御ステップと、を実行し、
    　前記制御ステップは、前記ＭＳＡ判定ステップが複数回同一のＭＳＡデータと判定した場合に、当該ＭＳＡデータを新たなＭＳＡデータとして前記ビデオプロセッサに提供することを特徴とする制御方法。
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