WO2017145514A1 - 超音波探触子およびその製造方法 - Google Patents

超音波探触子およびその製造方法 Download PDF

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WO2017145514A1
WO2017145514A1 PCT/JP2016/088621 JP2016088621W WO2017145514A1 WO 2017145514 A1 WO2017145514 A1 WO 2017145514A1 JP 2016088621 W JP2016088621 W JP 2016088621W WO 2017145514 A1 WO2017145514 A1 WO 2017145514A1
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insulating film
electrode
film
ultrasonic probe
silicon oxide
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PCT/JP2016/088621
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English (en)
French (fr)
Inventor
峰　利之
俊太郎 町田
Original Assignee
株式会社日立製作所
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    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B8/00—Diagnosis using ultrasonic, sonic or infrasonic waves
    • A61B8/13—Tomography
    • A61B8/14—Echo-tomography
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N29/00—Investigating or analysing materials by the use of ultrasonic, sonic or infrasonic waves; Visualisation of the interior of objects by transmitting ultrasonic or sonic waves through the object
    • G01N29/22—Details, e.g. general constructional or apparatus details
    • G01N29/24—Probes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R19/00—Electrostatic transducers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R31/00—Apparatus or processes specially adapted for the manufacture of transducers or diaphragms therefor

Definitions

  • the present invention relates to an ultrasonic probe and a manufacturing method thereof, and more particularly, to a technique effective when applied to an ultrasonic transducer used therein and a manufacturing method thereof.
  • Ultrasonic probes using ultrasonic transducers are used for various purposes such as diagnosis of tumors in the human body and inspection of cracks in buildings by transmitting and receiving ultrasonic waves.
  • CMUT Capacitive Micromachined Ultrasonic Transducer
  • This CMUT has advantages such as a wider frequency band of ultrasonic waves that can be used or higher sensitivity than conventional ultrasonic transducers using piezoelectric materials.
  • CMUT since it can be manufactured using LSI processing technology, there is an advantage that fine processing is possible.
  • FIG. 29 of Patent Document 1 describes a CMUT cell.
  • the CMUT cell includes a lower electrode 103, a lower insulating film 104 on the lower electrode 103, an upper insulating film 106 on the lower insulating film 104, and a lower insulating layer.
  • a cavity 105 between the film 104 and the upper insulating film 106 and an upper electrode 107 on the upper insulating film 106 are provided.
  • FIG. 18 of Patent Document 2 describes a CMUT cell.
  • the CMUT cell includes a lower electrode 1008, an insulating film 1010 on the lower electrode 1008, a cavity 1009 between the lower electrode 1008 and the insulating film 1010, In addition, an upper electrode 1011 over the insulating film 1010 is provided.
  • CMUT cell studied by the inventor of the present application also has the same structure as that of Patent Document 1, but the following facts have been clarified by the inventor's investigation.
  • CMUT cell In the CMUT cell, a bias voltage and a drive voltage signal are applied between the upper electrode and the lower electrode to vibrate the membrane of the CMUT cell and transmit ultrasonic waves. On the other hand, at the time of reception, the membrane is vibrated by the ultrasonic wave that reaches the CMUT, so that the capacitance between the upper electrode and the lower electrode changes. The received ultrasonic wave is detected by the change in capacitance.
  • the present invention provides an ultrasonic probe with improved ultrasonic detection accuracy.
  • An ultrasonic probe is formed on a substrate, a first electrode formed on the substrate, a first insulating film formed on the first electrode, a first insulating film, A second insulating film that forms a cavity with the first insulating film; and a second electrode that is formed on the second insulating film.
  • FIG. 8 is an essential part cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG.
  • FIG. 9 is an essential part cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG. 8;
  • FIG. 10 is an essential part cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG. 9;
  • FIG. 11 is a fragmentary cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG. 10;
  • FIG. 12 is an essential part cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG. 11; It is principal part sectional drawing in the manufacturing process of the ultrasonic probe following FIG.
  • FIG. 14 is an essential part cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG. 13;
  • FIG. 14 is principal part sectional drawing in the manufacturing process of the ultrasonic probe following FIG. 13;
  • FIG. 14 is an essential part cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG. 13;
  • FIG. 13 is principal part sectional drawing in the manufacturing process of the
  • FIG. 15 is an essential part cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG. 14;
  • FIG. 16 is an essential part cross-sectional view of the ultrasonic probe during a manufacturing step following that of FIG. 15; It is drawing which shows the effect of this Embodiment.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • the ultrasonic probe of the present embodiment has a structure called CMUT, and a plurality of CMUT cells are provided on the substrate.
  • FIG. 1 shows a cross-sectional structure of a basic CMUT cell.
  • a lower electrode 102 is formed on an upper layer of the substrate 101 via an insulating film 104a, and a cavity 103 surrounded by a lower insulating film 104b and an upper insulating film 104c is formed on the lower electrode 102.
  • An upper electrode 105 is formed on the upper portion of the cavity 103 via an upper insulating film 104 c, an insulating film 104 d is formed so as to cover the upper electrode 105, and an upper insulating film 104 c on the upper layer of the cavity 103 is formed.
  • the membrane 106 is composed of the upper electrode 105 and the insulating film 104d.
  • the upper electrode 105, the lower electrode 102, and the dielectric layer composed of the lower insulating film 104b, the cavity 103, and the upper insulating film 104c constitute a variable capacitance element.
  • a bias voltage source 108 Between the upper electrode 105 and the lower electrode 102, a bias voltage source 108, a drive voltage signal source 109, and a switch 111 are connected in series.
  • a bias voltage source 108, a current detection unit 110, and a switch 112 are connected in series between the upper electrode 105 and the lower electrode 102.
  • the switch 112 At the time of transmission, the switch 112 is turned off and the switch 111 is turned on.
  • a bias voltage (DC voltage) and a drive voltage signal (AC voltage) are applied between the upper electrode 105 and the lower electrode 102.
  • an electrostatic force acts between the upper electrode 105 (positive electrode) and the lower electrode 102 (negative electrode), and the membrane 106 vibrates at the frequency of the applied drive voltage signal, thereby transmitting ultrasonic waves.
  • the switch 111 when receiving ultrasonic waves, the switch 111 is turned off and the switch 112 is turned on.
  • the capacitance value of the variable capacitance element changes due to the change in the width (thickness) of the cavity 103. That is, a change in the capacitance between the upper electrode 105 and the lower electrode 102 generates a current signal corresponding to the ultrasonic wave.
  • the received ultrasonic wave is detected by detecting this current signal by the current detection means 110.
  • the transmission efficiency and reception efficiency of ultrasonic waves are also related to the bias voltage applied between the upper electrode 105 and the lower electrode 102.
  • the bias voltage By increasing the bias voltage, the conversion efficiency between vibration energy and electric energy of the CMUT membrane 106 is increased, so that the bias voltage tends to increase.
  • the maximum electric field applied to the upper insulating film 104c and the lower insulating film 104b is 5 MV / cm or more, and the insulating film between the upper and lower electrodes is applied to the insulating film.
  • An electric field through which an FN (Fowler Nordheim) tunnel current flows is reached.
  • the upper electrode 105 is a positive electrode and the lower electrode 102 is a negative electrode
  • electrons move in the lower insulating film 104b toward the upper insulating film 104c, and some electrons are captured in the lower insulating film 104b and trapped electrons 107a. It becomes.
  • Some electrons are injected into the upper insulating film 104c by the discharge of the cavity 103, and are captured in the upper insulating film 104c to become trapped electrons 107b.
  • the number of trapped electrons 107b in the upper insulating film 104c on the upper electrode (positive electrode) 105 side on which electrons accelerated by high energy collide is equal to the number of trapped electrons 107a in the lower insulating film 104b on the lower electrode (negative electrode) 103 side. More than the number. That is, the number of electrons trapped in each of the upper insulating film 104c and the lower insulating film 104b is unbalanced, and the amount of accumulated charge in the upper insulating film 104c is larger than the amount of accumulated charge in the lower insulating film 104b.
  • the main cause is as follows.
  • the cavity 103 since the cavity 103 is discharged, electrons accelerated with high energy collide with the upper insulating film 104c. This is because new defect levels are generated in the surface portion of the upper insulating film 104c (surface portion on the cavity 103 side), and electrons are successively captured in the new levels.
  • the trapped electrons 107b trapped in the deep level are not easily detrapped (disappeared) by the upper electrode 105, which is the positive electrode, and the amount of trapped electrons 107b in the upper insulating film 104c continues to increase. That is, the accumulated charge amount of the upper insulating film 104c is increased as compared with the lower insulating film 104b.
  • FIG. 2 is a diagram showing the relationship between the capacitance between the upper and lower electrodes of the CMUT and the voltage (Vdc).
  • Graph (a) shows an initial state before charges are accumulated in upper insulating film 104c and lower insulating film 104b
  • graph (b) shows a case where there is a large amount of electric charge 107b accumulated on upper insulating film 104c
  • (C) shows a case where the charge 107a accumulated on the lower insulating film 104b side is large.
  • the minimum voltage between the electrodes is shifted to the positive side compared to the initial state
  • the graph (c) the minimum voltage is shifted to the negative side. Even if the number of trapped electrons increases, voltage shift does not occur if the number of electrons accumulated in each of the upper insulating film 104c and the lower insulating film 104b is the same.
  • the portion with the largest upper and lower operating range is the central portion of the cavity 103.
  • the central portion has a moment when the cavity height is maximized and a moment when the cavity height is minimized compared to the other portions.
  • the electric field applied to this region is maximized, so that the electrons accelerated by the high energy are intensively trapped in a part of the upper insulating film 104c.
  • the trapped electrons 107b cannot move in the lateral direction in the upper insulating film 104c, the trapped electrons 107b are intensively distributed in the central portion of the upper insulating film 104c. Due to the self-electric field of the trapped electrons 107b, the central portion of the cavity is likely to have a shape like the recess 103a as compared to before the operation.
  • the ultrasonic probe of the present embodiment has a plurality of CMUT cells. ⁇ Configuration of CMUT Cell in Embodiment>
  • the basic idea in this embodiment is that the number of electrons (charge amount) accumulated in the upper insulating film 104c on the positive electrode side is reduced in the CMUT cell, and the number of electrons (charge) accumulated in the lower insulating film 104b on the negative electrode side is reduced.
  • the difference in the accumulated charge amount is reduced within an allowable range.
  • the upper insulating film 104c is a film having a larger leakage current than the lower insulating film 104b.
  • the upper insulating film 104c and the lower insulating film 104b are configured with different film thicknesses, different film qualities, or both.
  • FIG. 3 is a cross-sectional view of a main part of the ultrasonic probe according to the present embodiment. Specifically, it is a cross-sectional view of the main part of the CMUT cell.
  • a lower electrode 102 of a CMUT cell is disposed on an insulating film 302 made of a silicon oxide film formed on a semiconductor substrate (substrate) 301.
  • a cavity 103 is disposed above the lower electrode 102 with a lower insulating film 303 made of a silicon oxide film interposed therebetween. The cavity 103 is disposed so as to overlap the lower electrode 102.
  • An upper insulating film 305 made of a silicon oxide film is disposed so as to surround the cavity 103, and an upper electrode 105 and insulating films 306, 308, and 309 covering the upper electrode 105 are disposed on the upper insulating film 305. ing.
  • the upper electrode 105 overlaps the cavity 103 and the lower electrode 102.
  • the CMUT cell shown in FIG. 3 also operates with the upper electrode 103 as a positive electrode and the lower electrode 102 as a negative electrode, as in FIG. Although not shown, a recess 103 a similar to that shown in FIG. 1 is formed in the center of the cavity 103.
  • the upper electrode 105, the lower electrode 102, and the dielectric layer formed between the lower insulating film 303, the cavity 103, and the upper insulating film 305 located therebetween constitute a variable capacitance element.
  • the membrane 106 includes an upper insulating film 305, an upper electrode 104, and insulating films 306, 308, and 309.
  • the upper electrode 105 and the lower electrode 102 are formed of a metal conductor layer, for example, an aluminum film or an aluminum alloy film or the like as a main conductor film, and a barrier made of, for example, a titanium nitride film or a tungsten nitride film above and below the main conductor film. It consists of the laminated structure which arrange
  • the silicon oxide film constituting the lower insulating film 303 is a PTEOS film formed by plasma CVD (Chemical Vapor Deposition) method using TEOS (tetraethoxysilane) as an organic source gas.
  • the lower insulating film 303 may be a PSiO film formed by a plasma CVD method using monosilane gas and oxidizing gas.
  • the silicon oxide film constituting the upper insulating film 305 is preferably a silicon-rich oxide film having a large leakage current, and its film thickness is 100 nm, which is thinner than the lower insulating film 303.
  • the silicon-rich oxide film means, for example, a silicon oxide film having a larger silicon composition ratio in the film than the PTEOS film.
  • the silicon-rich oxide film can be expressed as SiOX (X ⁇ 1.8), and the PTEOS film used as the lower insulating film 303 can be expressed as SiOX (1.9 ⁇ X ⁇ 2.0).
  • the silicon composition ratio means [Si] / [O].
  • FIG. 4 is a graph showing the leakage current characteristics of the silicon-rich oxide film of the present embodiment.
  • the optical film thickness is the same.
  • FIG. 5 is a graph showing the refractive index of the silicon-rich oxide film of the present embodiment.
  • the silicon-rich oxide film was formed by a plasma CVD method using SiH 4 gas and N 2 O gas. 4 and 5 show leakage current characteristics and refractive indexes of various silicon-rich oxide films produced by changing the SiH 4 gas flow rate while keeping the N 2 O gas flow rate constant. As shown in FIG. 5, since the silicon content in the film increases as the monosilane gas flow rate increases, the refractive index of the silicon-rich oxide film also increases.
  • FIG. 5 since the silicon content in the film increases as the monosilane gas flow rate increases, the refractive index of the silicon-rich oxide film also increases.
  • FIG. 5 since the silicon content in the film increases as the monosilane gas flow rate increases, the refractive index of the silicon-rich oxide film also increases.
  • a silicon oxide film having a refractive index higher than that of the PTEOS film is a silicon-rich oxide film.
  • the leakage current of the silicon-rich oxide film having a monosilane (SiH 4 ) gas flow rate of 600 cc or more is larger than the leakage current of the PTEOS film.
  • the refractive index of the silicon-rich oxide film having a monosilane gas flow rate of 600 cc is slightly smaller than 1.6 but larger than the refractive index of the PTEOS film. That is, it can be seen from FIGS. 4 and 5 that the leakage current of the silicon-rich oxide film having a refractive index of 1.6 or more is larger than the leakage current of the PTEOS film.
  • a silicon oxide film having a refractive index of 1.5 or less can be said to be a film having a small leakage current.
  • the PTEOS film is classified as a film having a small leakage current.
  • the silicon-rich oxide film has a feature that the wet etching rate for dilute hydrofluoric acid is lower than that of the PTEOS film.
  • the upper insulating film 305 is preferably a silicon oxide film having a refractive index of 1.6 or more.
  • the thickness of the upper insulating film 305 be smaller than that of the lower insulating film 303.
  • the thickness of the upper insulating film 305 be smaller than that of the lower insulating film 303.
  • the upper electrode 105 may be a negative electrode and the lower electrode 102 may be a positive electrode.
  • the upper insulating film 305 and the lower insulating film 303 need to be interchanged.
  • the upper insulating film 305 located on the upper electrode 105 side serving as the positive electrode is a film having a larger leakage current than the lower insulating film 303 located on the lower electrode 102 side serving as the negative electrode with respect to the cavity 103. That is, the upper insulating film 305 is relatively an insulating film with a large leakage current, and the lower insulating film 303 is an insulating film with a small leakage current. Thereby, the electrons captured by the upper insulating film 305 can be easily detrapped to the upper electrode 105 which is a positive electrode.
  • FIG. 17 is a graph showing the stress test result of the CMUT cell according to the present embodiment.
  • the stress conditions are set as follows.
  • the switch 111 shown in FIG. 1 is turned on, and only the bias voltage (DC voltage) 108 is applied to check the DC voltage (collapse voltage) at which the upper and lower sides of the membrane are in contact.
  • the stress voltage condition is selected and applied so that a value obtained by dividing the maximum voltage of the bias voltage (DC voltage) and the drive voltage signal (AC voltage) by the collapse voltage is 1.1 to 1.2.
  • the minimum voltage shift amount ( ⁇ Vdc) between the electrodes increases rapidly at first, but then remains constant after that.
  • the upper insulating film 305 is a film having a high trap level density and a shallow trap level trap depth. Initially, the amount of stored charge trapped in the upper insulating film 305 on the positive electrode side increases, but immediately, the charge stored in the upper insulating film 305 is detrapped, so that it does not increase beyond a certain level. Therefore, the accumulated charge amount of the upper insulating film 305 and the lower insulating film is saturated in a balanced state.
  • FIG. 17 (e) relates to a CMUT cell in which an upper insulating film and a lower insulating film are composed of PTEOS films having the same film thickness.
  • charges (electrons) accumulated in the upper insulating film on the positive electrode side are not easily detrapped because they are trapped in deep trap levels. For this reason, the accumulated charge of the upper insulating film continues to increase, and the minimum voltage shift amount ( ⁇ Vdc) between the electrodes also continues to increase.
  • the leakage current of the upper insulating film 305 can be made larger than that of the lower insulating film 303 by making the upper insulating film 305 thinner than the lower insulating film 303.
  • the upper insulating film 305 is a film having a large leakage current and is a thin film, the trapped electrons captured in the new defect order described above are easily detrapped by the upper electrode 105, and the upper insulating film 305 The accumulated charge can be reduced.
  • the withstand voltage of the variable capacitance element can be improved and the leakage current of the upper insulating film 305 can be increased.
  • the leakage current of the upper insulating film 305 can be made larger than that of the lower insulating film 303.
  • the upper insulating film 305 is a silicon oxide film having a refractive index of 1.6 or more
  • the lower insulating film 303 is a silicon oxide film having a refractive index of 1.5 or less. It can be larger than the film 303.
  • a conductor layer 601 is added between the upper insulating film 305 and the cavity 103 in FIG. 3 of the above embodiment.
  • Other parts are the same as those in the above embodiment.
  • FIG. 6 is a cross-sectional view of a main part of a modified ultrasonic probe. Specifically, it is a sectional view of a CMUT cell of a modification.
  • a conductor layer 601 having an outer shape substantially equal to the cavity 103 is disposed on the cavity 103 and below the upper insulating film 305.
  • the conductor layer 601 is made of an amorphous silicon film or a metal film such as a tungsten film or a molybdenum film.
  • the conductor layer 601 is electrically floating.
  • the conductor layer 601 has a function of receiving electrons accelerated by high energy by the discharge of the cavity 103 and a function of diffusing the received electrons in the planar direction. Since the accelerated electrons are received by the conductor layer 601, the accelerated electrons do not collide with the upper insulating film 305. Accordingly, a new defect order is not generated on the surface of the upper insulating film 305, and the accumulated charge of the upper insulating film 305 can be reduced. Further, since the electrons received by the conductor layer 601 are diffused in the plane direction, a phenomenon in which charges are accumulated only in the central portion of the cavity 103 can be suppressed as shown in FIG. Therefore, the conductor layer 601 is preferably disposed on the cavity 103 side of the upper insulating film 305.
  • An amorphous silicon film is precisely a semiconductor, and the mobility of electrons in the film is considerably lower than that of a silicon single crystal or the like.
  • the conductor layer 601 is used because electrons can move.
  • FIG. 7 to 16 are cross-sectional views of the main part during the manufacturing process of the ultrasonic probe of the present embodiment.
  • a manufacturing method of a CMUT cell having a conductor layer 601 of a modification which is a part of the present embodiment will be described.
  • an insulating film 302 made of a silicon oxide film is deposited on the main surface of a semiconductor substrate (semiconductor wafer) 301 by a plasma CVD method (Chemical Vapor Deposition) to a thickness of 1000 nm.
  • a titanium nitride film, an aluminum alloy film, and a titanium nitride film are stacked over the insulating film 302 by a sputtering method to a thickness of 100 nm, 600 nm, and 100 nm, respectively.
  • the lower electrode 102 is formed by patterning using a photolithography technique and a dry etching technique.
  • the aluminum alloy film is a film obtained by adding a small amount of silicon and copper to aluminum.
  • a PTEOS film which is a silicon oxide film serving as the lower insulating film 303, is deposited by 3000 nm on the main surface of the semiconductor substrate 301 including the lower electrode 102 by plasma CVD.
  • the lower insulating film 303 on the lower electrode 102 is formed by polishing the PTEOS film using a CMP technique (Chemical Mechanical Polishing).
  • the film thickness of the lower insulating film 303 is 400 nm, for example.
  • a 300 nm metal film such as aluminum is deposited on the upper surface of the lower insulating film 303 by, for example, sputtering, and then an amorphous silicon film is deposited on the metal film by, for example, plasma CVD.
  • the sacrificial layer 1003 made of a metal film and the conductor layer 601 made of an amorphous silicon film are formed on the lower insulating film 303 by patterning the amorphous silicon film and the metal film using a photolithography technique and a dry etching technique. To do. That is, the sacrificial layer 1003 and the conductor layer 601 that overlap with the lower electrode 102 in plan view are formed.
  • the conductor layer 601 and the sacrificial layer 1003 have the same planar pattern. This sacrificial layer 1003 becomes a cavity in a subsequent process.
  • a silicon-rich oxide film is deposited to a thickness of 100 nm by plasma CVD so as to cover the conductor layer 601, the sacrificial film 1003, and the lower insulating film 303. That is, the upper insulating film 305 made of a silicon-rich oxide film is formed on the lower insulating film 303 so as to cover the conductor layer 601 and the sacrificial layer 1003. Since the upper insulating film 305 has a larger leakage current than the lower insulating film 303, it is important to make the film thickness thinner than the lower insulating film 303.
  • a laminated film of a titanium nitride film, an aluminum alloy film, and a titanium nitride film is deposited by sputtering to a thickness of 50 nm, 100 nm, and 50 nm, respectively.
  • the upper electrode 105 is formed by patterning the laminated film using a photolithography technique and a dry etching technique.
  • an insulating film 306 made of a silicon nitride film is deposited to a thickness of 200 nm so as to cover the upper insulating film 305 and the upper electrode 105 by using a plasma CVD method.
  • an opening 307 reaching the sacrificial layer 1003 is formed in the insulating film 306, the upper insulating film 305, and the conductor layer 601 by using a photolithography technique and a dry etching technique.
  • the sacrificial layer 1003 is removed with hydrochloric acid through the opening 307 to form the cavity 103.
  • the sacrificial layer 1003 may be a film that can be selectively removed with respect to the insulating film covering the sacrificial layer 1003.
  • any metal film that can be removed with hydrochloric acid, sulfuric acid, nitric acid, hydrogen peroxide, or a mixed solution thereof that does not etch a silicon nitride insulating film, a silicon oxide film, or a silicon film may be used.
  • an organic film such as a photoresist can be used as the sacrificial layer 1003, and the sacrificial layer 1003 in that case can be removed by an ashing method using ozone gas or oxygen plasma.
  • the sacrificial layer 1003 is an organic film
  • a metal film such as a tungsten film or a molybdenum film can be used as the conductor layer 601.
  • an insulating film 308 made of a silicon oxide film is deposited by a plasma CVD method to 400 nm.
  • the cavity 103 which is a closed space is formed as shown in FIG.
  • the cavity 103 is a space surrounded by the lower insulating film 303, the upper insulating film 305, the conductor layer 601, and the insulating film 308.
  • an insulating film 309 made of a silicon nitride film is deposited by 400 nm using a plasma CVD method.
  • the insulating film 309 is a protective film for protecting the CMUT from the external atmosphere or stress.
  • the CMUT according to the modification of the present embodiment can be manufactured.
  • the step of forming the conductor layer 601 is omitted.
  • the cavity 103 is a space closed by the lower insulating film 303, the upper insulating film 305, and the insulating film 308.

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Abstract

基板３０１と、基板３０１上に形成された下部電極１０２と、下部電極１０２上に形成された下層絶縁膜３０３と、下層絶縁膜３０３上に形成され、下層絶縁膜３０３との間に空洞部１０３を形成する上層絶縁膜３０５と、上層絶縁膜３０５上に形成された上部電極１０５と、を有し、空洞部１０３は、下部電極１０２と重なり、上部電極１０５は、空洞部１０３および下部電極１０２と重なり、上層絶縁膜３０５は、下層絶縁膜３０３よりもリーク電流の大きい絶縁膜とした超音波探触子。

Description

超音波探触子およびその製造方法
　本発明は、超音波探触子およびその製造方法に関し、特に、それに使用される超音波トランスデューサおよびその製造方法に適用して有効な技術に関する。
　超音波トランスデューサを用いた超音波探触子は、超音波を送受信することにより、人体内の腫瘍の診断や建造物に発生した亀裂の検査などの様々な用途に用いられている。
　これまでは、圧電体の振動を利用した超音波探触子が用いられてきたが、近年のＭＥＭＳ（Micro Electro Mechanical Systems）技術の進歩により、振動部をシリコン基板上に作製した容量検出型超音波トランスデューサ（ＣＭＵＴ：Capacitive Micromachined Ultrasonic Transducer）が開発されている。
　このＣＭＵＴは、従来の圧電体を用いた超音波トランスデューサと比較して、使用できる超音波の周波数帯域が広い、あるいは、高感度であるなどの利点を有している。また、ＬＳＩ加工技術を用いて作製することができるので、微細加工が可能である利点も有している。
　例えば、特許文献１の図２９には、ＣＭＵＴセルが記載されており、ＣＭＵＴセルは、下部電極１０３、下部電極１０３上の下層絶縁膜１０４、下層絶縁膜１０４上の上層絶縁膜１０６、下層絶縁膜１０４と上層絶縁膜１０６の間の空洞部１０５、および、上層絶縁膜１０６上の上部電極１０７を有している。
　また、特許文献２の図１８には、ＣＭＵＴセルが記載されており、ＣＭＵＴセルは、下部電極１００８、下部電極１００８上の絶縁膜１０１０、下部電極１００８と絶縁膜１０１０の間の空洞部１００９、および、絶縁膜１０１０上の上部電極１０１１を有している。
国際公開第２００９／１５４０９１号 特開２００６－２１１１８５号公報
　本願発明者が検討しているＣＭＵＴセルも上記特許文献１と同様の構造を有しているが、本願発明者の検討によって、以下の事実が明らかになった。
　ＣＭＵＴセルでは、上部電極と下部電極間にバイアス電圧および駆動電圧信号を印加することでＣＭＵＴセルのメンブレンを振動させて、超音波を発信する。逆に受信時には、ＣＭＵＴに到達した超音波によってメンブレンが振動することで上部電極と下部電極間の静電容量が変化する。この静電容量の変化により受信した超音波を検出している。
　近年、バイアス電圧の上昇に伴って、上部電極と下部電極間に印加される最大電界は、電極間の絶縁膜にＦＮ（Fowler Nordheim）トンネル電流が流れる電界に達している。後述するが、この電界により、例えば、電子は下層絶縁膜中を上層絶縁膜に向かって移動し、一部の電子が上層絶縁膜に捕獲されることにより、下層絶縁膜と上層絶縁膜の蓄積電荷量にアンバランスが生じる。その為、受診の際の超音波の検出精度が低下し、超音波に応じた電流信号の検出が正常に行えないことが判明した。
　本発明は、超音波の検出精度を向上させた超音波探触子を提供する。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態における超音波探触子は、基板と、基板上に形成された第１電極と、第１電極上に形成された第１絶縁膜と、第１絶縁膜上に形成され、第１絶縁膜との間に空洞部を形成する第２絶縁膜と、第２絶縁膜上に形成された第２電極と、を有する。そして、空洞部は、第１電極と重なり、第２電極は、空洞部および第１電極と重なり、第２絶縁膜は、第１絶縁膜よりもリーク電流の高い絶縁膜とする。
　一実施の形態によれば、ＣＭＵＴを有する超音波探触子において、超音波の検出精度を向上させることができる。
基本的なＣＭＵＴの構成例を示す断面図である。 ＣＭＵＴの上下電極間の静電容量と電圧の関係を示す図である。 本実施の形態の超音波探触子の要部断面図である。 本実施の形態のシリコンリッチ酸化膜のリーク電流特性を示すグラフである。 本実施の形態のシリコンリッチ酸化膜の屈折率を示すグラフである。 変形例の超音波探触子の要部断面図である。 本実施の形態の超音波探触子の製造工程中の要部断面図である。 図７に続く超音波探触子の製造工程中の要部断面図である。 図８に続く超音波探触子の製造工程中の要部断面図である。 図９に続く超音波探触子の製造工程中の要部断面図である。 図１０に続く超音波探触子の製造工程中の要部断面図である。 図１１に続く超音波探触子の製造工程中の要部断面図である。 図１２に続く超音波探触子の製造工程中の要部断面図である。 図１３に続く超音波探触子の製造工程中の要部断面図である。 図１４に続く超音波探触子の製造工程中の要部断面図である。 図１５に続く超音波探触子の製造工程中の要部断面図である。 本実施の形態の効果を示す図面である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
　（実施の形態）
　＜ＣＭＵＴの基本構造および動作＞
　本実施の形態の超音波探触子は、ＣＭＵＴと呼ばれる構造を有しており、基板上には、複数のＣＭＵＴセルが設けられている。
　図１を用いて、ＣＭＵＴの基本的な構造および動作を説明する。図１は、基本的なＣＭＵＴセルの断面構造を示している。基板１０１の上層に絶縁膜１０４ａを介して下部電極１０２が形成され、この下部電極１０２の上部に、下層絶縁膜１０４ｂおよび上層絶縁膜１０４ｃに囲まれた空洞部１０３が形成されている。空洞部１０３の上部には、上層絶縁膜１０４ｃを介して上部電極１０５が形成されており、上部電極１０５を覆うように絶縁膜１０４ｄが形成されており、空洞部１０３の上層の上層絶縁膜１０４ｃ、上部電極１０５、および、絶縁膜１０４ｄでメンブレン１０６が構成される。また、上部電極１０５、下部電極１０２、ならびに、下層絶縁膜１０４ｂ、空洞部１０３、および、上層絶縁膜１０４ｃからなる誘電体層、で可変容量素子が構成される。
　上部電極１０５と下部電極１０２の間には、バイアス電圧源１０８、駆動電圧信号源１０９、および、スイッチ１１１が直列接続されている。また、上部電極１０５と下部電極１０２の間には、バイアス電圧源１０８、電流検出手段１１０、および、スイッチ１１２が直列接続されている。送信時には、スイッチ１１２をオフし、スイッチ１１１をオンする。そして、バイアス電圧（直流電圧）と駆動電圧信号（交流電圧）を、上部電極１０５と下部電極１０２の間に印加する。すると、上部電極１０５（正極）と下部電極１０２（負極）の間に静電気力が働き、メンブレン１０６が印加された駆動電圧信号の周波数で振動することで、超音波を発信する。
　また、超音波を受信する場合は、スイッチ１１１をオフし、スイッチ１１２をオンする。メンブレン１０６の表面に到達した超音波の圧力により、メンブレン１０６が振動すると、空洞部１０３の幅（厚さ）が変化することで、可変容量素子の容量値が変化する。つまり、上部電極１０５と下部電極１０２との間の静電容量が変化することで、超音波に応じた電流信号が発生する。この電流信号を電流検出手段１１０で検出することにより受信した超音波を検出する。
　超音波の送信効率および受信効率は、上部電極１０５と下部電極１０２との間に印加するバイアス電圧にも関係する。バイアス電圧を高くすることで、ＣＭＵＴのメンブレン１０６の振動エネルギーと電気エネルギーの変換効率が高くなるため、バイアス電圧が高くなる傾向にある。
　＜改善の検討＞
　上部電極１０５と下部電極１０２との間に印加するバイアス電圧が高くなることにより、上層絶縁膜１０４ｃおよび下層絶縁膜１０４ｂに印加される最大電界は５ＭＶ／ｃｍ以上となり、上下電極間の絶縁膜にＦＮ（Fowler Nordheim）トンネル電流が流れる電界に達している。上部電極１０５を正極、下部電極１０２を負極とした場合、電子は下層絶縁膜１０４ｂ中を上層絶縁膜１０４ｃに向かって移動し、一部の電子は、下層絶縁膜１０４ｂ中に捕獲され捕獲電子１０７ａとなる。また、一部の電子は、空洞部１０３の放電により上層絶縁膜１０４ｃ中へ注入され、上層絶縁膜１０４ｃ中に捕獲され捕獲電子１０７ｂとなる。
　通常は、高エネルギーで加速された電子が衝突する上部電極（正極）１０５側の上層絶縁膜１０４ｃの捕獲電子１０７ｂの数が、下層電極（負極）１０３側の下層絶縁膜１０４ｂの捕獲電子１０７ａの数よりも多くなる。つまり、上層絶縁膜１０４ｃと下層絶縁膜１０４ｂの各々に捕獲される電子数にアンバランスが生じ、上層絶縁膜１０４ｃの蓄積電荷量が、下層絶縁膜１０４ｂの蓄積電荷量よりも多くなる。この主原因は、以下の通りである。つまり、空洞部１０３が放電していることで、高エネルギーで加速された電子が、上層絶縁膜１０４ｃに衝突する。そして、上層絶縁膜１０４ｃの表面部分（空洞部１０３側の表面部分）に新たな欠陥準位が生成され、その新たな準位に電子が次々と捕獲されるためである。深い準位に捕獲された捕獲電子１０７ｂは、正極である上部電極１０５にデトラップ（消失）され難く、上層絶縁膜１０４ｃの捕獲電子１０７ｂの量は増加し続けることとなる。つまり、下層絶縁膜１０４ｂに比べ、上層絶縁膜１０４ｃの蓄積電荷量が増大することとなる。
　このように、上層絶縁膜１０４ｃと下層絶縁膜１０４ｂの各々に蓄積された電子数（電荷）にアンバランスが生じることで、電極間の静電容量が最小となる電圧がシフトし、超音波の検出精度が低下してしまうという問題が発生することが確認された。
　図２は、ＣＭＵＴの上下電極間の静電容量と電圧（Ｖｄｃ）の関係を示す図である。グラフ（ａ）は、上層絶縁膜１０４ｃおよび下層絶縁膜１０４ｂに電荷が蓄積する前の初期状態であり、グラフ（ｂ）は、上層絶縁膜１０４ｃ側に蓄積した電荷１０７ｂが多い場合であり、グラフ（ｃ）は、下層絶縁膜１０４ｂ側に蓄積した電荷１０７ａが多い場合である。グラフ（ｂ）では、電極間の最小電圧が、初期状態に比べ正側にシフトし、グラフ（ｃ）では、負側にシフトしている。なお、捕獲される電子数が増加しても、上層絶縁膜１０４ｃと下層絶縁膜１０４ｂの各々に蓄積された電子数が同数であれば電圧シフトは発生しない。
　また、本願発明者の検討により、次の事実も明らかになった。メンブレンが振動する場合、最も上下の稼動範囲が大きい部分は空洞部１０３の中央部である。言い換えれば、この中央部分は、他の部分に比べ空洞高さが最大になる瞬間と最小になる瞬間がある。空洞高さが最小となった時，この領域に掛かる電界は最大になるため、前述の高エネルギーで加速された電子は、上層絶縁膜１０４ｃの一部に集中的に捕獲される。また、捕獲電子１０７ｂは、上層絶縁膜１０４ｃ中を横方向に移動することは出来ないので、上層絶縁膜１０４ｃの中央部は捕獲電子１０７ｂが集中的に分布する。この捕獲電子１０７ｂの自己電界で、空洞の中央部分は動作前に比べ凹部１０３ａのような形状に成り易い。
　以下に、本実施の形態における技術的思想について説明する。
　本実施の形態の超音波探触子は、複数のＣＭＵＴセルを有している。
　＜実施の形態におけるＣＭＵＴセルの構成＞
　本実施の形態における基本思想は、ＣＭＵＴセルにおいて、正極側の上層絶縁膜１０４ｃに蓄積される電子数（電荷量）を減少させて、負極側の下層絶縁膜１０４ｂに蓄積される電子数（電荷量）とバランスさせ、蓄積電荷量の差を許容範囲内に減少させるものである。具体的には、上層絶縁膜１０４ｃを、下層絶縁膜１０４ｂに比べてリーク電流が大きい膜とするものである。そして、リーク電流を異ならせるために、上層絶縁膜１０４ｃと下層絶縁膜１０４ｂとを、異なる膜厚、異なる膜質、または、その両者で構成するものである。
　図３は、本実施の形態の超音波探触子の要部断面図である。具体的には、ＣＭＵＴセルの要部断面図である。図３に示すように、半導体基板（基板）３０１上に形成された酸化シリコン膜からなる絶縁膜３０２上にＣＭＵＴセルの下部電極１０２が配置されている。下部電極１０２の上層には酸化シリコン膜からなる下層絶縁膜３０３を介して空洞部１０３が配置されている。空洞部１０３は、下部電極１０２と重なるように配置されている。空洞部１０３を囲むように酸化シリコン膜からなる上層絶縁膜３０５が配置され、上層絶縁膜３０５の上層に上部電極１０５と、上部電極１０５を覆う絶縁膜３０６、３０８、および、３０９とが配置されている。上部電極１０５は、空洞部１０３および下部電極１０２と重なっている。なお、図３に示すＣＭＵＴセルも、図１の場合と同様に、上部電極１０３が正極として、下部電極１０２が負極として動作する。また、図示していないが、空洞部１０３の中央部には、図１と同様の凹部１０３ａが形成されている。上部電極１０５と、下部電極１０２と、その間に位置する、下層絶縁膜３０３、空洞部１０３、および、上層絶縁膜３０５からなる誘電体層と、で可変容量素子が構成される。また、メンブレン１０６は、上層絶縁膜３０５、上部電極１０４、ならびに、絶縁膜３０６、３０８、および、３０９で構成されている。
　上部電極１０５と下部電極１０２は、金属導体層で形成されており、例えば、アルミニウム膜またはアルミニウム合金膜等を主導体膜とし、その上下に、例えば、窒化チタン膜または窒化タングステン膜等からなるバリア膜を配置した積層構造体からなる。
　下層絶縁膜３０３を構成する酸化シリコン膜は、ＴＥＯＳ（tetraethoxysilane）を有機ソースガスとして用いてプラズマＣＶＤ（Chemical Vapor Deposition）法で形成したＰＴＥＯＳ膜であり、例えば、その膜厚を４００ｎｍとする。また、下層絶縁膜３０３は、モノシランガスと酸化性ガスを用いたプラズマＣＶＤ法で形成したＰＳｉＯ膜としてもよい。
　上層絶縁膜３０５を構成する酸化シリコン膜は、リーク電流が大きいシリコンリッチ酸化膜とするのが好適であり、その膜厚は、下層絶縁膜３０３よりも薄い１００ｎｍとする。ここで、シリコンリッチ酸化膜とは、例えば、ＰＴＥＯＳ膜よりも膜中のシリコン組成比が大きい酸化シリコン膜を意味する。シリコンリッチ酸化膜は、ＳｉＯＸ（Ｘ＜１．８）、下層絶縁膜３０３として用いるＰＴＥＯＳ膜は、ＳｉＯＸ（１．９≦Ｘ≦２．０）と表すことができる。ここで、シリコン組成比とは、［Ｓｉ］／［Ｏ］を意味する。
　図４は、本実施の形態のシリコンリッチ酸化膜のリーク電流特性を示すグラフである。ここでは、光学的膜厚を同じ膜厚としている。図５は、本実施の形態のシリコンリッチ酸化膜の屈折率を示すグラフである。ここでは、シリコンリッチ酸化膜を、ＳｉＨ４ガスおよびＮ２Ｏガスを用いたプラズマＣＶＤ法で形成した。図４および図５は、Ｎ２Ｏガス流量を一定として、ＳｉＨ４ガス流量を変化させて作製した多種のシリコンリッチ酸化膜のリーク電流特性と屈折率を示している。図５に示すように、モノシランガス流量が増加するにつれて膜中のシリコン含有量が増加するため、シリコンリッチ酸化膜の屈折率も増加している。図５において、ＰＴＥＯＳ膜の屈折率よりも高い屈折率を有する酸化シリコン膜が、シリコンリッチ酸化膜である。なお、屈折率は、Ｈｅ－Ｎｅレーザ（波長λ＝６３３ｎｍ）光源を用いたエリプソメトリ法で測定した。
　図４に示すように、例えば、電界５．３ＭＶ／ｃｍの位置で比較すると、モノシラン（ＳｉＨ４）ガス流量が６００ｃｃ以上のシリコンリッチ酸化膜のリーク電流は、ＰＴＥＯＳ膜のリーク電流よりも大きくなっている。モノシランガス流量が６００ｃｃのシリコンリッチ酸化膜の屈折率は、１．６より若干小さいが、ＰＴＥＯＳ膜の屈折率よりも大きい。つまり、図４および図５から、屈折率が１．６以上のシリコンリッチ酸化膜であれば、そのリーク電流が、ＰＴＥＯＳ膜のリーク電流よりも大きいことが分かる。また、屈折率が１．５以下の酸化シリコン膜は、リーク電流が小さい膜とも言える。そして、ＰＴＥＯＳ膜は、リーク電流が小さい膜に分類される。なお、シリコンリッチ酸化膜は、ＰＴＥＯＳ膜に比べ、希フッ酸に対するウェットエッチングレートが小さいという特徴を有している。
　従って、リーク電流を増加せるために、上層絶縁膜３０５には、屈折率が１．６以上のシリコンリッチ酸化膜を用いることが好適である。言い換えると、上層絶縁膜３０５には、屈折率が１．６以上の酸化シリコン膜を用いることが好適である。
　また、上層絶縁膜３０５の膜厚は、下層絶縁膜３０３の膜厚よりも薄くすることが好適である。上層絶縁膜３０５の膜厚を薄くすることで、よりリーク電流の高い膜とすることができる。また、下層絶縁膜３０３の膜厚を厚くすることにより、上層絶縁膜３０５の膜厚を薄くしても可変容量素子の耐圧を向上させることができる。
　なお、上部電極１０５を正極とし、下部電極１０２を負極とする例で説明したが、上部電極１０５を負極とし、下部電極１０２を正極としても良い。その場合、上層絶縁膜３０５と下層絶縁膜３０３とを入れ替える必要がある。
　＜実施の形態における特徴＞
　空洞部１０３に対して、正極となる上部電極１０５側に位置する上層絶縁膜３０５を、負極となる下部電極１０２側に位置する下層絶縁膜３０３よりもリーク電流が大きい膜とする。つまり、相対的に、上層絶縁膜３０５は、リーク電流が大きい絶縁膜とし、下層絶縁膜３０３は、リーク電流が小さい絶縁膜とする。これにより、上層絶縁膜３０５に捕獲された電子を、容易に、正極である上部電極１０５にデトラップできる。つまり、上層絶縁膜３０５の蓄積電荷量が低減することで、上層絶縁膜３０５と下層絶縁膜３０３の蓄積電荷量のアンバランスを低減できるため、超音波の検出精度を向上することができる。
　図１７は、本実施の形態のＣＭＵＴセルのストレス試験結果を示すグラフである。
　ストレス条件は、以下のように設定する。図１に示したスイッチ１１１をオンさせ、バイアス電圧（直流電圧）１０８のみを印加し、メンブレンの上下が接触する直流電圧（コラプス電圧）を確認する。ストレス電圧条件は、バイアス電圧（直流電圧）と駆動電圧信号（交流電圧）の最大電圧をコラプス電圧で割った値が、１．１～１．２になるように選択して印加する。
　図１７（ｄ）に示すように、本実施の形態のＣＭＵＴセルでは、電極間の最小電圧シフト量（△Ｖｄｃ）が、最初は急激に増えるが、その後は一定に落ち着いている。上層絶縁膜３０５は、捕獲準位密度が大きく、捕獲準位のトラップ深さが浅い膜である。最初は、正極側である上層絶縁膜３０５に捕獲される蓄積電荷量が増加するが、すぐに、上層絶縁膜３０５に蓄積された電荷がデトラップされるため、一定以上は増加しなくなる。従って、上層絶縁膜３０５と下層絶縁膜の蓄積電荷量がバランスした状態で飽和する。
　図１７（ｅ）は、上層絶縁膜と下層絶縁膜を等しい膜厚のＰＴＥＯＳ膜で構成したＣＭＵＴセルに関するものである。図１７（ｅ）に示すように、正電極側の上層絶縁膜に蓄積される電荷（電子）は、深いトラップ準位に捕獲されるため容易にデトラップされない。この為、上層絶縁膜の蓄積電荷は増加を続け、電極間の最小電圧シフト量（△Ｖｄｃ）も増加し続ける。
　上層絶縁膜３０５の膜厚を、下層絶縁膜３０３の膜厚よりも薄くすることで、上層絶縁膜３０５のリーク電流を、下層絶縁膜３０３よりも大きくすることができる。また、上層絶縁膜３０５が、リーク電流の大きい膜であり、かつ、薄膜であるため、前述の、新たな欠陥順位に捕獲される捕獲電子も上部電極１０５にデトラップされ易くなり、上層絶縁膜３０５の蓄積電荷を低減することができる。
　下層絶縁膜３０３の膜厚を、上層絶縁膜３０５の膜厚よりも厚くすることにより、可変容量素子の耐圧を向上させるとともに、上層絶縁膜３０５のリーク電流を増加することができる。
　上層絶縁膜３０５を、下層絶縁膜３０３よりもシリコン組成比が大きい酸化シリコン膜とすることで、上層絶縁膜３０５のリーク電流を、下層絶縁膜３０３よりも大きくすることができる。
　上層絶縁膜３０５を屈折率が１．６以上の酸化シリコン膜とし、下層絶縁膜３０３を屈折率が１．５以下の酸化シリコン膜とすることで、上層絶縁膜３０５のリーク電流を、下層絶縁膜３０３よりも大きくすることができる。
　＜変形例＞
　変形例は、上記実施の形態の図３において、上層絶縁膜３０５と空洞部１０３の間に、導体層６０１を追加した点が特徴である。その他の部分は、上記実施の形態と同様である。
　図６は、変形例の超音波探触子の要部断面図である。具体的には、変形例のＣＭＵＴセルの断面図である。図６に示すように、空洞部１０３とほぼ等しい外形を有する導体層６０１が、空洞部１０３の上であって、上層絶縁膜３０５の下に配置されている。導体層６０１は、アモルファスシリコン膜、あるいは、タングステン膜またはモリブデン膜等の金属膜からなる。導体層６０１は、電気的にはフローティングである。
　導体層６０１は、空洞部１０３の放電により、高エネルギーで加速された電子を受け止める機能と、受け止めた電子を平面方向に拡散させる機能を有している。加速された電子が、導体層６０１で受け止められるため、加速された電子が、上層絶縁膜３０５に衝突することが無い。従って、上層絶縁膜３０５の表面に新たな欠陥順位が生成されることがなく、上層絶縁膜３０５の蓄積電荷を低減することができる。また、導体層６０１で受け止めた電子を平面方向に拡散するため、図１に示したように、空洞部１０３の中央部分だけに電荷が蓄積される現象を抑制できる。従って、導体層６０１は、上層絶縁膜３０５の空洞部１０３側に配置することが好適である。
　アモルファスシリコン膜は、正確には半導体であり、膜中の電子の移動度は、シリコン単結晶等に比べるとかなり低い。しかしながら、電子が移動可能という点で、本変形例では導体層６０１としている。
　＜本実施の形態におけるＣＭＵＴセルの製造方法＞
　次に、本実施の形態における超音波探触子のＣＭＵＴセルの製造方法について、図面を参照しながら説明する。図７～図１６は、本実施の形態の超音波探触子の製造工程中の要部断面図である。ここでは、本実施の形態の一部である変形例の導体層６０１を有するＣＭＵＴセルの製造方法を説明する
　まず、図７に示すように、半導体基板（半導体ウェハ）３０１の主面上に、プラズマＣＶＤ法（Chemical Vapor Deposition）で酸化シリコン膜からなる絶縁膜３０２を１０００ｎｍ堆積する。次に、絶縁膜３０２上に、スパッタリング法を用いて、窒化チタン膜とアルミニウム合金膜と窒化チタン膜とをそれぞれ１００ｎｍ、６００ｎｍ、１００ｎｍ積層する。その後、フォトリソグラフィ技術およびドライエッチング技術を使用してパターニングすることにより、下部電極１０２を形成する。なお、アルミニウム合金膜とは、アルミニウムに微量のシリコンおよび銅が添加された膜である。
　続いて、図８に示すように、プラズマＣＶＤ法により、下部電極１０２上を含む半導体基板３０１の主面上に、下層絶縁膜３０３となる酸化シリコン膜であるＰＴＥＯＳ膜を３０００ｎｍ堆積する。そして、図９に示すように、ＣＭＰ技術（Chemical Mechanical Polishing）を用いてＰＴＥＯＳ膜を研磨することにより、下部電極１０２上の下層絶縁膜３０３を形成する。下層絶縁膜３０３の膜厚は、例えば、４００ｎｍとする。
　その後、図１０に示すように、下層絶縁膜３０３の上面に、例えば、スパッタリング法でアルミニウム等の金属膜を３００ｎｍ堆積し、次に、金属膜上に、例えば、プラズマＣＶＤ法で、アモルファスシリコン膜を堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、アモルファスシリコン膜および金属膜をパターニングすることで、下層絶縁膜３０３上に金属膜からなる犠牲層１００３およびアモルファスシリコン膜からなる導体層６０１を形成する。すなわち、平面視において下部電極１０２と重なる犠牲層１００３および導体層６０１を形成する。導体層６０１と犠牲層１００３は、等しい平面パターンを有している。この犠牲層１００３は、その後の工程で空洞部となる。
　次に、図１１に示すように、導体層６０１、犠牲膜１００３および下層絶縁膜３０３を覆うように、プラズマＣＶＤ法により、シリコンリッチ酸化膜を１００ｎｍ堆積する。つまり、導体層６０１および犠牲層１００３を覆うように、下層絶縁膜３０３上にシリコンリッチ酸化膜からなる上層絶縁膜３０５を形成する。上層絶縁膜３０５は、下層絶縁膜３０３よりもリーク電流が大きい膜とするため、その膜厚を下層絶縁膜３０３よりも薄くすることが肝要である。
　続いて、図１２に示すように、ＣＭＵＴセルの上部電極１０５を形成するため、スパッタリング法により、窒化チタン膜とアルミニウム合金膜と窒化チタン膜との積層膜をそれぞれ５０ｎｍ、１００ｎｍ、５０ｎｍ堆積する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いて、積層膜をパターニングして上部電極１０５を形成する。
　そして、図１３に示すように、プラズマＣＶＤ法を用いて、窒化シリコン膜からなる絶縁膜３０６を上層絶縁膜３０５と上部電極１０５を覆うように２００ｎｍ堆積する。
　次に、図１４に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜３０６、上層絶縁膜３０５、および、導体層６０１に、犠牲層１００３に到達する開口３０７を形成する。
　その後、図１５に示すように、開口３０７を介して、犠牲層１００３を塩酸で除去することにより、空洞部１０３を形成する。
　なお、犠牲層１００３は、犠牲層１００３を覆う絶縁膜に対して、選択的に除去できる膜であれば良い。例えば、窒化絶縁膜シリコン膜、酸化シリコン膜、シリコン膜がエッチングされない、塩酸、硫酸、硝酸、過酸化水素、及びそれらの混合液で除去できる金属膜であれば良い。また、犠牲層１００３としてフォトレジスト等の有機膜を用いることもでき、その場合の犠牲層１００３は、オゾンガスや酸素プラズマを用いたアッシング法で除去することができる。さらに、犠牲層１００３を有機膜とした場合には、タングステン膜またはモリブデン膜等の金属膜を導体層６０１とすることができる。犠牲層１００３と導体層６０１を、上記の組合せとすることで、犠牲層１００３を除去する際に導体層６０１が除去されるのを防止できるため、製造歩留りを向上できる。
　続いて、図１６に示すように、開口３０７を埋め込むために、プラズマＣＶＤ法を用いて、酸化シリコン膜からなる絶縁膜３０８を４００ｎｍ堆積する。こうして、図１６に示すように閉じられた空間である空洞部１０３が形成される。空洞部１０３は、下層絶縁膜３０３、上層絶縁膜３０５、導体層６０１、および、絶縁膜３０８によって囲まれた空間である。
　その後、図６に示すように、プラズマＣＶＤ法を用いて、窒化シリコン膜からなる絶縁膜３０９を４００ｎｍ堆積する。絶縁膜３０９は、ＣＭＵＴを外部の雰囲気または応力から保護するための保護膜である。
　以上のようにして、本実施の形態の変形例におけるＣＭＵＴを製造することができる。なお、導体層６０１を有さない本実施の形態のＣＭＵＴセルの場合には、導体層６０１の形成工程を省略する。そして、空洞部１０３は、下層絶縁膜３０３、上層絶縁膜３０５、および、絶縁膜３０８によって閉じられた空間となる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。すなわち、本発明は、上述した実施の形態に限定されるものではなく、様々な変形例が含まれる。
　１０１　基板
　１０２　下部電極
　１０３　空洞部
　１０３ａ　凹部
　１０４ａ　絶縁膜
　１０４ｂ　下層絶縁膜
　１０４ｃ　上層絶縁膜
　１０４ｄ　絶縁膜
　１０５　上部電極
　１０６　メンブレン
　１０７ａ、１０７ｂ　捕獲電子
　１０８　バイアス電圧源
　１０９　駆動電圧信号源
　１１０　電流検出手段
　１１１　スイッチ
　１１２　スイッチ
　３０１　半導体基板（基板）
　３０２　絶縁膜
　３０３　下層絶縁膜
　３０５　上層絶縁膜
　３０６　絶縁膜
　３０７　開口
　３０８　絶縁膜
　３０９　絶縁膜
　６０１　導体層
　１１０３　犠牲層

Claims (15)

  1. 　基板と、
    　前記基板上に形成された第１電極と、
    　前記第１電極上に形成された第１絶縁膜と、
    　前記第１絶縁膜上に形成され、前記第１絶縁膜との間に空洞部を形成する第２絶縁膜と、
    　前記第２絶縁膜上に形成された第２電極と、
    　を有し、
    　前記空洞部は、前記第１電極と重なり、前記第２電極は、前記空洞部および前記第１電極と重なり、
    　前記第２絶縁膜は、前記第１絶縁膜よりもリーク電流が大きい膜である、超音波探触子。
  2. 　請求項１に記載の超音波探触子において、
    　前記第１絶縁膜は、第１酸化シリコン膜からなり、前記第２絶縁膜は、第２酸化シリコン膜からなる、超音波探触子。
  3. 　請求項２に記載の超音波探触子において、
    　前記第２酸化シリコン膜のシリコン組成比は、前記第１酸化シリコン膜のシリコン組成比よりも大きい、超音波探触子。
  4. 　請求項２に記載の超音波探触子において、
    　前記第２酸化シリコン膜の屈折率は、前記第１酸化シリコン膜の屈折率よりも大きい、超音波探触子。
  5. 　請求項１に記載の超音波探触子において、
    　前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも大きい、超音波探触子。
  6. 　請求項１に記載の超音波探触子において、さらに、
    　前記第２電極が正極となり、前記第１電極が負極となるように、前記第１電極および前記第２電極間に接続されたバイアス電圧源を有する、超音波探触子。
  7. 　請求項１に記載の超音波探触子において、さらに、
    　前記第２絶縁膜と接触するように、前記空洞部と前記第２絶縁膜との間に形成された導体層を有する、超音波探触子。
  8. 　請求項７に記載の超音波探触子において、
    　前記前記導体層は、アモルファスシリコン膜である、超音波探触子。
  9. 　請求項７に記載の超音波探触子において、
    　前記前記導体層は、金属膜である、超音波探触子。
  10. 　基板と、
    　前記基板上に形成された第１電極と、
    　前記第１電極上に形成された第１酸化シリコン膜と、
    　前記第１酸化シリコン膜上に形成され、前記第１酸化シリコン膜との間に空洞部を形成する第２酸化シリコン膜と、
    　前記第２酸化シリコン膜上に形成された第２電極と、
    　を有し、
    　前記空洞部は、前記第１電極と重なり、前記第２電極は、前記空洞部および前記第１電極と重なり、
    　前記第２酸化シリコン膜は、前記第１絶縁膜よりもリーク電流が大きい膜で、かつその膜厚は、前記第１酸化シリコン膜の膜厚よりも薄い、超音波探触子。
  11. 　請求項１０に記載の超音波探触子において、さらに、
    　前記第２電極が正極となり、前記第１電極が負極となるように、前記第１電極および前記第２電極間に接続されたバイアス電圧源を有する、超音波探触子。
  12. 　請求項１０に記載の超音波探触子において、
    　前記第２酸化シリコン膜のリーク電流は、前記第１酸化シリコン膜のリーク電流よりも大きい、超音波探触子。
  13. 　（ａ）基板を準備する工程、
    　（ｂ）前記基板上に第１金属膜からなる第１電極を形成する工程、
    　（ｃ）前記第１電極上に第１酸化シリコン膜を形成する工程、
    　（ｄ）前記第１酸化シリコン膜上に、犠牲層を形成する工程、
    　（ｅ）前記犠牲層を覆うように、前記第１酸化シリコン膜上に第２酸化シリコン膜を形成する工程、
    　（ｆ）前記第２酸化シリコン膜上に、前記犠牲層と重なるように第２電極を形成する工程、
    　（ｇ）前記第２電極を覆うように、前記第２酸化シリコン膜上に第１絶縁膜を形成する工程、
    　（ｈ）前記第１絶縁膜および前記第２酸化シリコン膜を貫通して前記犠牲層に達する開口を形成する工程、
    　（ｉ）前記開口を介して、前記犠牲層を除去することにより、空洞部を形成する工程、
    　（ｊ）前記（ｉ）工程後、前記開口を塞ぐように第２絶縁膜を形成する工程、
    　を有し、
    　前記第２酸化シリコン膜の膜厚を、前記第１酸化シリコン膜の膜厚よりも薄くする、超音波探触子の製造方法。
  14. 　請求項１３に記載の超音波探触子の製造方法において、
    　前記第２酸化シリコン膜のシリコン組成比は、前記第１酸化シリコン膜のシリコン組成比よりも大きい、超音波探触子の製造方法。
  15. 　請求項１３に記載の超音波探触子の製造方法において、
    　前記（ｄ）工程と（ｅ）工程との間に、さらに、
    　（ｋ）前記犠牲層の上に、アモルファスシリコン膜を形成する工程、
    　を有する、超音波探触子の製造方法。
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